JP3931100B2 - ターボ復号器並びにターボ符号器及びターボ符号器、復号器を含む無線基地局 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ターボ符号器並びに符号化データを受信し、誤り訂正して復号するターボ復号器、及びターボ符号器、復号器を含む無線基地局に関する。
【０００２】
【従来の技術】
次世代無線通信においては、ランダム性、バースト性の雑音耐力を持たせるためにターボ符号を用いて通信が行われる。ターボ符号はデータＸsを畳み込み符号化してパケット列（データ系列）Ｘ１…Ｘｎを生成する他、該データＸsを２０００年１０月２７日に発行された３ＧＰＰ２のＣ．Ｓ００２４（ｖ２．０）“ｃｄｍａ２０００ Ｈｉｇｈ Ｒａｔｅ Ｐａｃｋｅｔ Ｄａｔａ Ａｉｒ Ｉｎｔｅｒｆａｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ”の第９−４３〜４４頁（以下、文献１と略す）に記載された、所定のルールで順序を入れ替えたデータＹsを畳み込み符号化して別のパケット列（データ系列）Ｙ１…Ｙmを生成し、これらのパケット列も送受信（符号化・復号化）して通信を行う。尚、このデータ系列順序の変換をインタリーブ、逆変換をデインタリーブと呼ぶ。
【０００３】
文献１では上記インタリーブの手法が示されており、図9.2.1.3.4.2.3-1にはインタリーブするためにデータ系列をメモリに書き込み／読み出しを行うアドレス生成法、補正もしくは再計算方法が決められている。例えば、データ系列のデータ長をＮ（ビット）、テイルビットを除いたデータ系列のデータ長をＮ'（ビット）とし、データ系列のデータ長Ｎ'＝２５０をインタリーブする場合、カウンタで０〜２４９までのシーケンシャルアドレスを発行して、順次データ系列をメモリに書き込めばよい。しかし、文献１の規定では耐雑音性を守るためにランダム性を増すべくメモリのランダム読み出しアドレスを特殊な方法で計算している。この計算方法では２５１、２５２等の、メモリ上にデータが存在しないアドレスが算出されるので文献１では補正もしくは再計算を行うようにしている。
【０００４】
従って、上記アドレス生成部を実現する場合、アドレス補正機能を備えるようにして、メモリからの読み出しアドレスを再生成する必要がある。このようなアドレス再生成処理を行う場合、アドレス生成の処理構成が複雑になる上、処理時間を余分に必要とし、ターボ復号器の処理遅延が大きくなる。
【０００５】
上記アドレス生成部を具体的に構成しようとした場合、補正も兼ねて、予め補正後の読み出しアドレスをテーブル化しておき、文献１で計算された読み出しアドレスと該テーブルを引用して正しい読み出しアドレスを提供するのが一般的である。例えば特開２００１−５３６２４号公報（以下、文献２と略す）に記載の技術は、インタリーバ／デインタリーバのデータの書き込み／読み出しアドレスをメモリに記憶する方法を採用している。
【０００６】
【発明が解決しようとする課題】
上記文献２のターボ符号器、復号器においては、インタリーブ読み出しアドレス或いはデインタリーブ書き込みアドレスをメモリに持つ必要がある。このようなアドレス格納用のメモリは、以下の容量を必要とする。データ系列のデータ長Ｎ＝２５６の場合、メモリの容量は８×２５６＝２０４８ビットである。データ系列のデータ長Ｎ＝５１２の場合、メモリの容量は９×５１２＝４６０８ビットである。データ系列のデータ長Ｎ＝１０２４の場合、メモリの容量は１０×１０２４＝１０２４０ビットである。データ系列のデータ長Ｎ＝２０４８の場合、メモリの容量は１１×２０４８＝２２５２８ビットである。データ系列のデータ長Ｎ＝３０７２の場合、メモリの容量は１２×３０７２＝３６８６４ビットである。データ系列のデータ長Ｎ＝４０９６の場合、メモリの容量は１２×４０９６＝４９１５２である。このように、文献２のターボ符号器、復号器においては、上述のような各々のデータ系列のデータ長に対応した全てのアドレスが格納されるメモリが必要なため、回路規模を増大させることとなり、消費電力の増加を生じることとなる。
【０００７】
さらに、通信システムによっては、通信状態に応じてデータ伝送速度を可変する方式がある。この通信状態に応じてデータ伝送速度を可変する方式において、上り回線のデータ伝送速度は、例えば９．６ｋｂｉｔ／ｓ〜１５３．６ｋｂｉｔ／ｓの間で５段階に可変であり、下り回線のデータ伝送速度は、例えば３８．４ｋｂｉｔ／ｓ〜２４５７．６ｋｂｉｔ／ｓの間で１２段階に可変である。この場合、インタリーブ／デインタリーブを行うデータ系列のデータ長Ｎは、上り回線と下り回線との各データ伝送速度に応じて異なる。例えば、上り回線のデータ伝送速度が９．６ｋｂｉｔ／ｓの場合、データ系列のデータ長Ｎは２５６であり、データ伝送速度が変更されるに従い、データ系列のデータ長Ｎは５１２、１０２４、２０４８、４０９６と変更される。下り回線においてもデータ伝送速度が３８．４ｋｂｉｔ／ｓの場合、データ系列のデータ長Ｎは１０２４であり、データ伝送速度が変更されるに従って、データ系列のデータ長Ｎは２０４８、３０７２、４０９６と変更される。
【０００８】
したがって、データ伝送速度を可変する方式の通信システムにおいて、データ系列のデータ長Ｎ＝１０２４、２０４８、３０７２、４０９６の全てに対応させようとすると、文献２のターボ符号器は、合計１１８７８４ビットのメモリの容量を必要とする。同様に、データ系列のデータ長Ｎ＝２５６、５１２、１０２４、２０４８、４０９６の全てに対応させようとすると、文献２のターボ復号器は、合計８８５７６ビットのメモリの容量を必要とする。このように、文献２のターボ符号器、復号器は、各々のデータ系列の全てに対応するアドレス格納用のメモリが必要なため、回路規模が格段に増大し、多大な消費電力を生じることとなる。
【０００９】
以上の従来技術の課題を考慮すると、本発明の目的は、インタリーブ読み出しアドレス生成部或いはデインタリーブ書き込みアドレス生成部を少ない回路規模で実現できるターボ符号器及びターボ復号器、並びにこれを有する無線基地局を提供することにある。
【００１０】
また、本発明の別の目的は、インタリーブ読み出しアドレス生成部とデインタリーブ書き込みアドレス生成部とを共用化することで更に小さい回路規模を実現でき、消費電力を低減しうる、ターボ符号器及びターボ復号器、及びこれを有する無線基地局を提供することにある。
【００１１】
【課題を解決するための手段】
上述の目的を達成するために、本発明は、以下の手段を有する。
【００１２】
本発明の無線基地局は、アンテナ、無線周波数処理部、ベースバンド部、及び通信インタフェースを有する。無線周波数処理部は、アンテナに接続されており、例えば、ＲＦ部である。ベースバンド部は、ＲＦ部に接続されており、ターボ復号器を有する。通信インタフェースは、ベースバンド部と通信網とのインタフェースを行う。ターボ復号器は、符号化されたデータを復号するものであり、誤り訂正復号部、第１のメモリ、及びアドレス生成部とを有する。誤り訂正復号部は、無線周波数処理部を介して入力されるデータ系列に対して誤り訂正復号を行う。第１のメモリは、例えばインタリーバメモリであり、誤り訂正復号部によって誤り訂正復号化されたデータ系列が書き込まれる。アドレス生成部は、例えばインタリーブアドレス生成部である。アドレス生成部は、誤り訂正復号化されたデータ系列、例えばインタリーバ入力系列をインタリーバメモリに対して書き込むに際して、書き込みアドレス、例えばインタリーブ書き込みアドレスを供給する。また、インタリーブアドレス生成部は、インタリーバメモリに書き込まれるデータ系列をインタリーバメモリからランダムに読み出すに際して、ランダムな読み出しアドレス、例えばインタリーブアドレスを供給する。さらに、インタリーブアドレス生成部は、所定の規則に従った値をインタリーブアドレスへ変換するものであり、インタリーブ読み出しアドレスがインタリーバメモリのデータ格納部分に対応するものであるか否かを判定する。ここでいう所定の規則に従った値とは、例えば、出力シンボル番号である。ここでいう判定は、例えば、インタリーバ入力系列の情報ビット数からテイルビットを除いたビット数を超えるか否かを判定するものである。
【００１３】
インタリーブアドレス生成部は、判定の結果、インタリーブアドレスがインタリーバメモリのデータ格納部分に対応するものである場合、インタリーブアドレスを用いて、インタリーバメモリに書き込まれるデータ系列を読み出す。他方、インタリーブアドレス生成部は、インタリーブアドレスがインタリーバメモリのデータ格納部分に対応するものでない場合、当該インタリーブアドレスに代わる他のインタリーブアドレスを用いて、インタリーバメモリに書き込まれるデータ系列、例えばインタリーバ出力系列をランダムに読み出す。
【００１４】
具体的には、インタリーブアドレス生成部は、アドレス変換部、第２のメモリ、及びアドレス制御部とを有する。アドレス変換部は、出力シンボル番号をインタリーブアドレスへ変換する。第２のメモリは、例えばアドレス保管用メモリであり、アドレス変換部で変換されたインタリーブアドレスを格納する。アドレス制御部は、例えば書き込み／読み出しアドレス制御部であり、インタリーブアドレスをアドレス保管用メモリに対して書き込むことを制御する。また、書き込み／読み出しアドレス制御部は、アドレス保管用メモリからインタリーブアドレスを読み出すことを制御する。書き込み／読み出しアドレス制御部は、インタリーブアドレスがインタリーバメモリのデータ格納部分に対応するものでない場合、当該インタリーブアドレスの直後のインタリーブアドレスによって、既にアドレス保管用メモリに書き込まれている当該インタリーブアドレスを上書きする。書き込み／読み出しアドレス制御部は、インタリーバメモリに対して書き込みを開始した後の所定の期間、アドレス保管用メモリからインタリーブアドレスを読み出すことを休止し、所定の期間が経過した後、アドレス保管用メモリからインタリーブアドレスの読み出しを開始する。
【００１５】
また、別の例としては、インタリーブアドレス生成部は、複数のアドレス変換部、補正部、アドレス判定部、及びアドレス選択部を有する。補正部は、例えばシンボル番号補正部であり、複数のアドレス変換部の各々に対して、相互に異なるシンボル番号を入力させる。アドレス判定部は、複数のアドレス変換部の各々によって変換されたインタリーブアドレスに対して、インタリーバメモリのデータ格納部分に対応するものであるか否かを判定する。アドレス選択部は、例えばセレクタであり、アドレス判定部の判定結果に従って、複数のアドレス変換部の各々によって変換されたインタリーブアドレスのうち、いずれか１つのインタリーブアドレスを選択する。この場合、アドレス変換部の各々には優先度があり、セレクタは、インタリーバメモリのデータ格納部分に対応するものであると判定されたインタリーブアドレスのうち、より優先度の高いアドレス変換部によって変換されたインタリーブアドレスを選択する。優先度としては、例えば、シンボル番号に対して加算される固定値が小さいアドレス変換部ほど、より優先度が高いものとする。インタリーバ出力系列は、選択されたインタリーブアドレスを用いて、ランダムに読み出される。
【００１６】
また、別の例としては、インタリーブアドレス生成部は、アドレス変換部、アドレス判定部、及びアドレス制御部を有する。アドレス制御部は、例えば読み出しアドレス制御部であり、アドレス判定部の判定結果に従って、インタリーバ出力系列の読み出しを一時的に休止させるように制御し、かつ、インタリーバメモリの周辺回路の処理をも一時的に休止させるように制御する。
【００１７】
また、本発明の無線基地局のベースバンド部は、ターボ符号器を有する。ターボ符号器は、通信インタフェースを介して送られる送信データを符号化する。ターボ符号器は、ターボ復号器と同様に、インタリーバメモリ、及びインタリーブアドレス生成部を有する。ターボ符号器は、さらに、畳み込み符号部を有する。畳み込み符号部は、インタリーバメモリからランダムに読み出される送信データに対して、畳み込み符号化を行う。
【００１８】
【発明の実施の形態】
以下、本発明のターボ復号器、符号器及びこれらを備えた無線基地局の実施例を添付図面を参照して詳細に説明する。以下の説明及び各図面において、同様の機能を有する構成要素については同一の符号を用い、その重複説明を省略する。
【００１９】
図１は本発明におけるターボ復号器、符号器を備えた無線基地局を含む無線通信システム全体の構成例を示すブロック図である。無線通信システムは無線基地局１００と、無線端末１、２等と、無線回線３，４等と、無線基地局１００と他の通信装置とを接続する通信網５と、無線基地局１００を管理、制御する管理装置６とから構成される。本発明の無線基地局１００は、無線端末１、２等の間での相互通信を無線回線３、４等を介して行う。無線基地局１００は、アンテナ７、高周波の送受信を行うＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）部８、データの符号化、復号化などを行うベースバンド部９、通信路インターフェース１０、基地局全体を制御する制御部（ＣＴＲＬ）１１で構成される。より詳細には、ベースバンド部９は、端末から受信した系列の復調処理を行う受信復調部１２、パケット情報（例えば、符号化率Ｒ，データ長Ｎ等）を元に受信データＸｒ（データ系列Ｘ１…Ｘｎ）、Ｙｒ（データ系列Ｙ１…Ｙｍ）（ｎ、ｍは２以上の整数）の誤り訂正復号化を行うターボ復号器１３、データＸｓ（１≦ｓ≦ｎ）に対して誤り訂正符号化を行うターボ符号器１４、送信データＸｓ（データ系列Ｘ１…Ｘｎ）、Ｙｓ（データ系列Ｙ１…Ｙｍ）に対して送信信号を作成する送信変調部１５とで構成する。ターボ符号化、復号化に必要なパケット情報には符号化率Ｒやデータ長Ｎが含まれている。ここでは、”パケット情報のデータ”は”情報ビット”に相当し、“データ長Ｎ”は“情報ビット数”に相当する。尚、管理装置６は無線基地局１００に含まれる場合もあるし、通信網５の管理装置（図示せず）がこの機能を代行することもある。
【００２０】
図２は本発明におけるターボ復号器１３の構成例を示すブロック図である。ターボ復号器１３は、データ系列Ｘｒを畳み込み符号化したデータ系列Ｘ１…Ｘｎに対して誤り訂正復号を行う誤り訂正復号部１６と、インタリーブされたデータ系列Ｙｒを畳み込み符号化したデータ系列Ｙ１…Ｙｍに対して誤り訂正復号を行う誤り訂正復号部１７と、インタリーバメモリ１８と、デインタリーバメモリ１９とを備え、更に、インタリーブアドレス生成部２０と、デインタリーブアドレス生成部２１とを備える。
【００２１】
インタリーブアドレス生成部２０は、インタリーバメモリ１８に対して書き込み／読み出しアドレスの管理を行う。インタリーバメモリ１８に対して書き込みアドレスを生成する入力シンボル番号生成部２２は、外部より供給される入力シンボルクロックを受け、このクロックに従ってシーケンシャルな入力シンボル番号を生成し、入力系列をインタリーバメモリ１８に書き込むためのインタリーブ書き込みアドレスを生成する。内蔵のカウンタが生成するシンボル番号を出力する出力シンボル番号生成部２３は、入力シンボル番号生成部２２に供給される入力シンボルクロックと同様の、外部より供給される出力シンボルクロックを受け、この出力シンボルクロックに従ってシーケンシャルな出力シンボル番号を生成する。
【００２２】
詳細な構成と動作は後述するが、インタリーブアドレス生成部２０は、ランダムな読み出しアドレスを生成するものである。即ち、インタリーブ読み出しアドレス生成部２４は、出力シンボル番号生成部２３で生成された出力シンボル番号に対して、文献１の規定で計算されたメモリ上にデータが存在する範囲のインタリーブ読み出しアドレスを出力する。ここで生成される出力シンボル番号並びにインタリーブ書き込みアドレス及びインタリーブ読み出しアドレスはパケット単位（データ系列Ｘ１…Ｘｎ或いはＹ１…Ｙｍ）で処理される。
【００２３】
デインタリーブアドレス生成部２１は、デインタリーバメモリ１９に対して書き込み／読み出しアドレスの管理を行う。内蔵のカウンタが生成するシンボル番号を出力する入力シンボル番号生成部２５は、外部より入力シンボルクロックの供給を受け、このクロックに従ってシーケンシャルな番号（入力シンボル番号）を生成する。詳細な構成と動作は後述するが、デインタリーブアドレス生成部２１は、ランダムな書き込みアドレスを生成するものである。即ち、デインタリーブ書き込みアドレス生成部２６は、入力シンボル番号生成部２５で生成された入力シンボル番号に対して、文献１の規定で計算されたメモリ上にデータが存在する範囲のデインタリーブ書き込みアドレスを出力する。デインタリーバメモリ１９に対して読み出しアドレスを生成する出力シンボル番号生成部２７は、入力シンボル番号生成部２５に供給される入力シンボルクロックと同様に外部より供給される出力シンボルクロックを受け、このクロックに従ってシーケンシャルな番号を生成し、デインタリーバメモリ１９に格納されたデータ系列を読み出すデインタリーブ読み出しアドレスを生成する。ここで生成される入力シンボル番号並びにデインタリーブ書き込みアドレス及びインタリーブ読み出しアドレスはパケット単位（データ系列Ｘ１…Ｘｎ或いはＹ１…Ｙｍ）で処理される。
【００２４】
図３は、文献１の規定に従って生成されたメモリ上にデータが存在しないアドレスを、テイルビット部分を除いたデータ系列のデータ長Ｎ’毎に示した説明図である。ここでいう、メモリ上にデータが存在しないアドレスは、インタリーバメモリ１８上のデータ格納部分に対応しないインタリーブアドレスである。例えば、テイルビット部分を除いたデータ系列のデータ長Ｎ’が２５０である場合、２５１、２５４、２５２等である。インタリーブアドレスが文献１の規定に従って生成された場合、図３のように、シンボル番号に対応して、インタリーバメモリ１８上のデータ格納部分に対応しないインタリーブアドレスをも生成される。この場合、既に述べたように、再度、文献１の規定に基づきアドレスを補正又は再生成する必要があるので、アドレス生成の処理構成が複雑になる上、処理時間を余分に必要であるためターボ復号器の処理遅延が大きくなる。
【００２５】
図４は、本発明におけるインタリーブ読み出しアドレス生成部２４の構成例を示すブロック図である。インタリーブ読み出しアドレス生成部２４は、アドレス変換部２８、アドレス判定部２９、アドレス保管用メモリ３０及び書き込み／読み出しアドレス制御部３１を有する。アドレス変換部２８は、出力シンボル番号生成部２３で生成された出力シンボル番号に対して、文献１の規定に従ってインタリーブアドレスを計算し、生成する。アドレス判定部２９は、アドレス変換部２８で生成されたインタリーブアドレスについて、インタリーバメモリ１８上のデータ格納部分に対応するか否かを判定して、判定結果を判定信号という形で書き込み／読み出しアドレス制御部３１に対して送る。アドレス保管用メモリ３０は、アドレス変換部２８で生成されたインタリーブアドレスを保管する。書き込み／読み出しアドレス制御部３１は、アドレス保管用メモリ３０に対してインタリーブアドレスを書き込む際に、書き込み先アドレスの決定、生成等を制御する。さらに、書き込み／読み出しアドレス制御部３１は、アドレス保管用メモリ３０からインタリーブアドレスを読み出す際に、読み出し元アドレスの決定、生成等を制御する。具体的には、書き込み／読み出しアドレス制御部３１は以下のように動作する。書き込み／読み出しアドレス制御部３１は、アドレス保管用メモリ３０に対する書き込み先アドレス及び読み出し元アドレスを生成する。アドレス判定部２９の判定結果がインタリーバメモリ１８上のデータ格納部分に対応することを示している場合、書き込み先アドレスは、予め決められた順序で繰り返し生成される。これに対して、アドレス判定部２９の判定結果がインタリーバメモリ１８上のデータ格納部分に対応しないことを示している場合、書き込み／読み出しアドレス制御部３１は、直後のインタリーブアドレスに対する書き込み先アドレスの出力に際して、書き込み先アドレスの生成を休止し、直前に生成された書き込み先アドレスと同じ書き込み先アドレスをもう一度出力する。これにより、インタリーバメモリ１８上のデータ格納部分に対応しないインタリーブアドレスは、必ず直後に生成されたインタリーブアドレスによって上書きされることとなる。したがって、アドレス保管用メモリ３０から読み出されるインタリーブ読み出しアドレスは、必ずインタリーバメモリ１８上のデータ格納部分に対応するものとなり、不要なインタリーブ読み出しアドレスが出力されることはない。なお、読み出し元アドレスは、予め決められた順序で繰り返し生成される。
【００２６】
以下、図５及び図６を用いて、データ系列のデータ長Ｎが２５６である場合を例に、インタリーブアドレス生成の処理動作を説明する。この場合、テイルビット部分を除いたデータ系列のデータ長Ｎ’は、２５０である。図５は、本発明におけるインタリーバ入力系列、インタリーブアドレス又はインタリーバ出力系列の関係を示す図である。図６は、本発明におけるインタリーブ読み出しアドレス生成部２４の一連の処理動作を示す図である。
【００２７】
インタリーバ入力系列（５０１）は、インタリーバメモリ１８へ書き込まれるデータ系列であり、例えば、Ｄ０、Ｄ１、Ｄ２、Ｄ３、…Ｄ２４７、Ｄ２４８、Ｄ２４９とする。入力シンボル番号生成部２２は、入力シンボルクロックに応じて、インタリーバ入力系列（５０１）に対応する入力シンボル番号を生成する。入力シンボル番号（５０２）は、Ｄ０、Ｄ１、Ｄ２、Ｄ３、…Ｄ２４７、Ｄ２４８、Ｄ２４９の各々に対応しており、例えば、０、１、２、３、・・・２４７、２４８、２４９とする。インタリーバ入力系列（５０１）は、入力シンボル番号（５０２）をインタリーブ書き込みアドレス（５０３）として、インタリーバメモリ１８に格納される。例えば、インタリーバ入力系列（５０１）は、０、１、２、３、・・・２４７、２４８、２４９をインタリーブ書き込みアドレス（５０３）として、Ｄ０、Ｄ１、Ｄ２、Ｄ３、…Ｄ２４７、Ｄ２４８、Ｄ２４９の順序でインタリーバメモリ１８に格納される。
【００２８】
一方、出力シンボル番号生成部２３は、出力シンボルクロックに応じて、出力シンボル番号（５０４）の生成を開始する。出力シンボル番号（５０４）は、例えば、０、１、２、・・・２５５とする。出力シンボル番号（５０４）に対して、インタリーブ読み出しアドレス生成部２４は、前段処理と後段処理を行う。ここでいう前段処理は、インタリーブアドレスの再計算による処理遅延をなくすために、特定の数出力シンボル番号（５０４）に対応するインタリーブアドレスを、アドレス保管用メモリ３０に対して予め保管しておく処理である。前段処理は、アドレス保管用メモリ３０に対する書き込み処理が主であり、アドレス保管用メモリ３０からのインタリーブ読み出しアドレス（５０６）の読み出しが開始されるまでをいう。一方、後段処理は、アドレス保管用メモリ３０へ格納されているインタリーブアドレスのうち最も古いインタリーブアドレスの読み出しを開始し、それとともに、前段処理に用いられた出力シンボル番号（５０４）の後続の出力シンボル番号（５０４）に対応するインタリーブアドレスを、アドレス保管用メモリ３０に対して書き込む処理である。アドレス変換部２８は、出力シンボル番号（５０４）を受けると、文献１の規定に従ってインタリーブアドレスを計算し、生成する。例えば、アドレス変換部２８によって生成、出力されたインタリーブアドレス（５０５）は、１、１２９、６７、…２４８とする。
【００２９】
前段処理において、アドレス変換部２８は、出力シンボル番号（５０４）の各々に対応するインタリーブアドレス（５０５）を生成し、出力する。例えば、アドレス変換部２８は、０、１、…６という７つの数の出力シンボル番号（５０４）を受けて、１、１２９、…９７という７つの数のインタリーブアドレス（５０５）を生成し、出力する。１、１２９、…９７という７つの数のインタリーブアドレス（５０５）のいずれも０〜２４９の範囲内に該当していることより、アドレス判定部２９は、アドレス変換部２８から順番に出力されるインタリーブアドレス（５０５）の各々について、インタリーバメモリ１８上のデータ格納部分に対応すると判定（６０１）する。アドレス判定部２９は、インタリーブアドレス（５０５）の出力の度に、インタリーバメモリ１８上のデータ格納部分に対応することを示す判定結果（６０１）を、書き込み／読み出しアドレス制御部３１に対して送る。図６においては、アドレス変換部２８からの出力（５０５）がインタリーバメモリ１８上のデータ格納部分に対応するため、アドレス判定部２９の表示は、ＯＫとしている。書き込み／読み出しアドレス制御部３１は、書き込み先アドレス（６０３）を予め決められた順序で生成する。書き込み先アドレス（６０３）は、例えば、[０]、[１]、[２]、・・・[７]とする。１、１２９、…９７という７つの数のインタリーブアドレス（５０５）は、書き込み先アドレス（６０３）に従って、アドレス保管用メモリ３０に対して書き込まれる。前段処理において、インタリーブ読み出しアドレス（５０６）は、アドレス保管用メモリ３０から読み出されることはなく、インタリーバ出力系列（５０７）も読み出されることはない。したがって、前段処理において、書き込み／読み出しアドレス制御部３１は、読み出し元アドレス（６０４）を生成することもない。
【００３０】
前段処理終了後、後段処理が開始される。後段処理においても、出力シンボル番号生成部２３の処理、アドレス変換部２８の処理、アドレス判定部２９の処理、書き込み／読み出しアドレス制御部３１の書き込み先アドレス（６０３）の生成、及びアドレス保管用メモリ３０へのインタリーブアドレス（５０５）の書き込みは、前段処理から引き続き継続される。アドレス変換部２８は、出力シンボル番号（５０４）の各々に対応するインタリーブアドレス（５０５）を生成する。例えば、アドレス変換部２８は、７、８、９…２５５という出力シンボル番号（５０４）を受けて、２２９、１９、１４９・・・２４８というインタリーブアドレス（５０５）を生成する。例えば、出力シンボル番号（５０４）が３１の場合、アドレス変換部２８で生成されるインタリーブアドレス（５０５）は、２５１とする。このとき、インタリーブアドレス（５０５）は０〜２４９の範囲内に該当していないことより、アドレス判定部２９は、インタリーブアドレス（５０５）について、インタリーバメモリ１８上のデータ格納部分に対応しないと判定（６０１）する。アドレス判定部２９は、インタリーバメモリ１８上のデータ格納部分に対応しないことを示す判定結果（６０１）を、書き込み／読み出しアドレス制御部３１に対して送る。図６においては、アドレス変換部２８からの出力（５０５）がインタリーバメモリ１８上のデータ格納部分に対応しないため、アドレス判定部２９の表示は、ＮＧとしている。書き込み／読み出しアドレス制御部３１は、書き込み先アドレス（６０３）を予め決められた順序で生成する。書き込み先アドレス（６０３）は、例えば、[７]とする。２５１というインタリーブアドレス（５０５）は、[７]という書き込み先アドレス（６０３）に従って、アドレス保管用メモリ３０に対して書き込まれる。ここで、書き込み／読み出しアドレス制御部３１は、直後のインタリーブアドレス（５０５）に対して、書き込み先アドレス（６０３）の生成を休止し、直前に生成された書き込み先アドレス（６０３）と同じ書き込み先アドレス（６０３）をもう一度出力する。例えば、直後のインタリーブアドレス（５０５）は、２とする。書き込み／読み出しアドレス制御部３１は、２５１の直後の２というインタリーブアドレス（５０５）に対して、書き込み先アドレス（６０３）の生成を休止し、[７]という直前に生成された書き込み先アドレス（６０３）をもう一度出力する。これにより、アドレス保管用メモリ３０において、２というインタリーブアドレス（５０５）は、[７]という書き込み先アドレス（６０３）に書き込まれていた２５１へ上書きされる。したがって、アドレス保管用メモリ３０から２５１というインタリーブ読み出しアドレス（５０６）が読み出されることはない。
【００３１】
後段処理において、書き込み／読み出しアドレス制御部３１は、上述したアドレス保管用メモリ３０へのインタリーブアドレス（５０５）の書き込み処理とともに、アドレス保管用メモリ３０からインタリーブ読み出しアドレス（５０６）を読み出す。アドレス保管用メモリ３０から読み出されるインタリーブ読み出しアドレス（５０６）は、アドレス保管用メモリ３０に対して書き込まれたインタリーブアドレス（５０５）のうち最も古いインタリーブアドレス（５０５）から順番に読み出される。書き込み／読み出しアドレス制御部３１は、最も古いインタリーブアドレス（５０５）が保管されているアドレスから順番に、予め決められた順序で読み出し元アドレス（６０４）を生成する。したがって、例えば、[０]、[１]、[２]、・・・[７]、[０]、[１]、・・・という読み出し元アドレス（６０４）の各々に従って、１、１２９、６７、…２４８の順序でインタリーブ読み出し元アドレス（５０６）が読み出される。
【００３２】
上述のように、アドレス保管用メモリ３０において、２５１というインタリーブアドレス（５０５）は、既に２というインタリーブアドレス（５０５）によって上書きされている。したがって、アドレス保管用メモリ３０から２５１という不要なインタリーブ読み出しアドレス（５０６）が読み出されることはなく、２というインタリーブアドレス（５０５）は、書き込まれたときと比べて一つ順序を繰り上げて読み出される。
【００３３】
以上のようにして、例えば、最終的に２５５という出力シンボル番号（５０４）に対応する２４８というインタリーブアドレス（５０５）が生成され、かつアドレス保管用メモリ３０へ書き込まれることにより、一連の書き込み処理は、終了する。一方、アドレス保管用メモリ３０に格納されており、かつ未だに読み出されていない２４８を、インタリーブ読み出しアドレス（５０６）として読み出すことにより、一連の読み出し処理は、終了する。
【００３４】
インタリーバ出力系列（５０７）は、インタリーブ読み出しアドレス（５０６）の各々に対応するデータ格納部分に格納されているデータであり、インタリーバメモリ１８から読み出される。例えば、１、１２９、６７、…２４８というインタリーブ読み出しアドレス（５０６）の各々に対応して、Ｄ１、Ｄ１２９、Ｄ６７、…Ｄ２４８というインタリーバ出力系列（５０７）が読み出される。
【００３５】
本発明によれば、インタリーブアドレス生成部２０は、必ず、インタリーバメモリ１８上のデータ格納部分に対応するインタリーブ読み出しアドレスを読み出すことができる。
【００３６】
なお、アドレス保管用メモリ３０は、上述のように上書き処理がなされるため、インタリーバメモリ１８上のデータ格納部分に対応しないインタリーブ読み出しアドレスの総数分以上の領域が必要である。具体的には、アドレス保管用メモリ３０の大きさは、読み出し処理と書き込み処理とが別々に行われる場合、上書き処理が行われる総数分である６以上の領域が必要である。更に、上書き処理中も読み出し処理が行われる場合、インタリーバメモリ１８上のデータ格納部分に対応しないインタリーブ読み出しアドレスの総数分にさらに１を加算した７以上の領域が必要である。更に、書き込み処理と読み出し処理とが略同時に行われる場合、インタリーバメモリ１８上のデータ格納部分に対応しないインタリーブ読み出しアドレスの総数分にさらに１を加算した８以上の領域が必要である。図６に示した処理動作例は、特に、上書き処理中に読み出しが行われ、かつ書き込み処理と読み出し処理とが略同時に行われる場合であり、アドレス保管用メモリ３０の大きさは、８の領域を有する。なお、同様にして、上述の前段処理が行われる期間も、インタリーバメモリ１８上のデータ格納部分に対応しないインタリーブ読み出しアドレスの総数分に対応する。
【００３７】
また、テイルビット部分を除いたデータ系列のデータ長Ｎ'が、５０６、１０１８、２０４２、４０９０である場合も、Ｎ'が２５０と同様の処理により、同様のインタリーブが実現できる。
【００３８】
デインタリーブアドレス生成部２１は、インタリーブアドレス生成部２０と同様な構成とすることにより実現できる。具体的には、デインタリーブアドレス生成部２１は、インタリーブアドレス生成部２０の書き込み処理と読み出し処理とを逆にして、デインタリーブ書き込みアドレス生成部２６をインタリーブ読み出しアドレス生成部２４と同様の構成及び処理動作とすることが好ましい。
【００３９】
従って、本発明によれば、従来技術のように、インタリーブ読み出しアドレス、デインタリーブ書き込みアドレスの全てのアドレスを格納するメモリを持つ必要がなく、また、インタリーバメモリ１８上のデータ格納部分に対応しないインタリーブアドレスが算出されることによる補正又は再計算の必要もない。さらに、本発明によれば、インタリーブ読み出しアドレス生成部２４又はデインタリーブ書き込みアドレス生成部２６を、簡単な論理回路であって、かつ少ない回路規模で実現できる。
【００４０】
以下、本発明の別の実施例について説明する。本実施例は、上述の実施例と比べると、出力シンボル番号が入力されてからインタリーバメモリ１８上の全てのデータが読み出されるまでの遅延が少ないものである。なお、上述の実施例は、アドレス変換部を複数有する必要がなく、本実施例と比べると回路規模が小さいものである。
【００４１】
図７は、本発明におけるインタリーブ読み出しアドレス生成部２４の構成例を示すブロック図である。インタリーブ読み出しアドレス生成部２４は、シンボル番号補正部３２、アドレス変換部３３、アドレス変換部３４、アドレス判定部３５及びセレクタ３６を有する。シンボル番号補正部３２は、出力シンボル番号に対して補正値が加算された後の番号を、アドレス変換部３３に対して送る。さらに、シンボル番号補正部３２は、出力シンボル番号に補正値が加算された後の番号に対して固定値１を加算した補正番号を、アドレス変換部３４に対して送る。アドレス変換部３３及びアドレス変換部３４は、並列に構成される。アドレス変換部３３又はアドレス変換部３４は、上述のアドレス変換部２８と同様に、入力された番号に対して、文献１の規定に従ってインタリーブアドレスを計算し、生成する。アドレス判定部３５は、上述のアドレス判定部２９と同様に、アドレス変換部で生成されたインタリーブアドレスについて、インタリーバメモリ１８上のデータ格納部分に対応するか否かを判定する。アドレス判定部３５は、上述のアドレス判定部２９と一部異なり、アドレス変換部３３及びアドレス変換部３４という複数のアドレス変換部で生成されたインタリーブアドレスについて判定して、判定結果を判定信号という形でセレクタ３６に送る。アドレス判定部３５は、アドレス変換部３３からの出力がインタリーバメモリ１８上のデータ格納部分に対応しない事態が生じた回数を累積して補正値として保存しておく。アドレス判定部３５は、出力シンボル番号２３から出力シンボル番号が生成される度に、出力シンボル番号に対して補正値を加算する。セレクタ３６は、アドレス判定部３５の判定結果に従って、アドレス変換部３３又はアドレス変換部３４の出力を切り替える。具体的には、アドレス判定部３５又はセレクタ３６は、以下のように動作する。セレクタ３６は、アドレス変換部３３及びアドレス変換部３４によって出力されたインタリーブアドレスを受け、優先的にアドレス変換部３３からの出力をインタリーブ読み出しアドレスとして出力する。しかし、アドレス変換部３３からの出力がインタリーバメモリ１８上のデータ格納部分に対応しないインタリーブアドレスであり、そのことがアドレス判定部３５によって知らされた場合、セレクタ３６は、アドレス変換部３３からの出力に代えて、アドレス変換部３４からの出力をインタリーブ読み出しアドレスとして出力する。以後のインタリーブ読み出しアドレスの出力においても、セレクタ３６は、優先的に、アドレス変換部３３からの出力をインタリーブ読み出しアドレスとして出力する。アドレス変換部は優先度を有しており、加算される固定値が小さいアドレス変換部ほど、より優先度が高いものとする。したがって、アドレス変換部３４よりアドレス変換部３３の方がより優先度が高いため、アドレス変換部３３及びアドレス変換部３４によって出力されたインタリーブアドレスが、ともにインタリーバメモリ１８上のデータ格納部分に対応するインタリーブアドレスである場合、アドレス変換部３３によって出力されたインタリーブアドレスを、優先的に出力する。
【００４２】
以下、図８及び図９を用いて、データ系列のデータ長Ｎが２５６である場合を例に、インタリーブアドレス生成の処理動作を説明する。テイルビット部分を除いたデータ系列のデータ長Ｎ’は、上述のとおり、２５０である。図８は、本発明におけるインタリーバ入力系列、インタリーブアドレス、又はインタリーバ出力系列の関係を示す図である。図９は、本発明におけるインタリーブ読み出しアドレス生成部２４の一連の処理動作を示す図である。
【００４３】
図８において、インタリーバ入力系列（５０１）、入力シンボル番号（５０２）及びインタリーブ書き込みアドレス（５０３）は、図５と同様である。出力シンボル番号（９０１）は、上述の出力シンボル番号（５０４）と同様の方法で生成されており、例えば、０、１、２、・・・２４９とする。シンボル番号補正部３２は、出力シンボル番号（５０４）に対して補正値が加算された後の番号をアドレス変換部３３に対して送るとともに、出力シンボル番号（５０４）に補正値が加算された後の番号に対して固定値１を加算した補正番号を、アドレス変換部３４に対して送る。例えば、アドレス変換部３３の入力（８０１）は、０、１、２、・・・である場合、アドレス変換部３４の入力（８０３）は、１、２、３、・・・である。アドレス変換部３３は、アドレス変換部３３の入力（８０１）の各々に対応するインタリーブアドレス（８０２）を生成し、出力する。例えば、アドレス変換部３３は、０、１、２、・・・という入力（８０１）を受けて、１、１２９、６７、・・・というインタリーブアドレス（８０２）を生成し、出力する。アドレス変換部３４は、アドレス変換部３４の入力（８０３）の各々に対応するインタリーブアドレス（８０４）を生成し、出力する。例えば、アドレス変換部３４は、１、２、３、・・・という入力（８０３）を受けて、１２９、６７、１９７．・・・というインタリーブアドレス（８０４）を生成し、出力する。
【００４４】
アドレス判定部３５は、アドレス変換部３３及びアドレス変換部３４で生成されたインタリーブアドレスについて、インタリーバメモリ１８上のデータ格納部分に対応するか否かを判定する。例えば、１、１２９、６７というアドレス変換部３３の出力（８０２）、及び１２９、６７、１９７というアドレス変換部３４の出力（８０４）はいずれも０〜２４９の範囲内に該当していることより、アドレス判定部３５は、インタリーバメモリ１８上のデータ格納部分に対応すると判定（９０３）する。アドレス判定部３５は、アドレス変換部３３及びアドレス変換部３４の出力の度に、インタリーバメモリ１８上のデータ格納部分に対応することを判定し、判定結果（９０３）をセレクタ３６に対して送る。図９においては、アドレス変換部３３からの出力（８０２）がインタリーバメモリ１８上のデータ格納部分に対応するため、アドレス判定部３５の表示は、ＯＫとしている。セレクタ３６は、インタリーバメモリ１８上のデータ格納部分に対応することを示す判定結果（９０３）に応じて、アドレス変換部３３からの出力（８０２）を、優先的に選択（９０４）する。図９においては、アドレス変換部３３からの出力（８０２）が選択されているため、セレクタ３６の表示は、０としている。この場合、セレクタ３６は、アドレス変換部３３からの出力（８０２）をインタリーブ読み出しアドレス（８０５）として出力する。例えば、アドレス変換部３３からの出力（８０２）が１、１２９、６７である場合、インタリーブ読み出しアドレス（８０５）の各々も、１、１２９、６７である。
【００４５】
例えば、出力シンボル番号（９０１）が３１の場合、アドレス変換部３３からの出力（８０２）は２５１とし、アドレス変換部３４からの出力（８０４）は２とする。このとき、２５１というアドレス変換部３３の出力（８０２）は０〜２４９の範囲内に該当していないことより、アドレス判定部３５は、アドレス変換部３３の出力（８０２）について、インタリーバメモリ１８上のデータ格納部分に対応しないと判定（９０３）する。アドレス判定部３５は、アドレス変換部３３からの出力（８０２）がインタリーバメモリ１８上のデータ格納部分に対応しないという判定結果（９０３）を、セレクタ３６に送る。図９においては、アドレス変換部３３からの出力（８０２）がインタリーバメモリ１８上のデータ格納部分に対応しないため、アドレス判定部３５の表示は、ＮＧとしている。セレクタ３６は、アドレス判定部３５の判定結果（９０３）に応じて、アドレス変換部３３からの出力（８０２）に代えて、アドレス変換部３４からの出力（８０４）をインタリーブ読み出しアドレス（８０５）として出力する。図９においては、アドレス変換部３４からの出力（８０４）が選択されているため、セレクタ３６の表示は、１としている。そして、インタリーブ読み出しアドレス（８０５）は、例えば、アドレス変換部３４からの出力（８０４）としての２となる。
【００４６】
この例において、アドレス変換部３４から出力（８０４）されたインタリーブ読み出しアドレス（８０５）は、直後の出力シンボル番号（９０１）に対応するアドレス変換部３３からの出力（８０２）になる。例えば、出力シンボル番号（９０１）が３１の場合に、アドレス変換部３４から出力されるインタリーブアドレス（８０４）は２である。これは、３１の直後の３２という出力シンボル番号（９０１）に対して、アドレス変換部３３から出力されるインタリーブアドレス（８０２）の２と同じである。したがって、アドレス判定部３５は、アドレス変換部３３からの出力（８０２）がインタリーバメモリ１８上のデータ格納部分に対応しない場合、直後の出力シンボル番号（９０１）に対して補正値（９０２）としての１を加算しなくてはならない。例えば、３１の直後の出力シンボル番号（９０１）である３２に対して補正値（９０２）としての１が加算されて、補正後の番号である３３が、シンボル番号補正部３２へ入力されることが好ましい。
【００４７】
以上より、補正値（９０２）は、初期値として０が与えられており、出力シンボル番号（９０１）に対して常に加算されることが好ましい。補正値（９０２）は、アドレス変換部３３からの出力（８０２）がインタリーバメモリ１８上のデータ格納部分に対応しない事態が生ずる度に、１が加算される。すなわち、補正値は、アドレス変換部３３からの出力（８０２）がインタリーバメモリ１８上のデータ格納部分に対応しない事態が生じた回数の累積値である。出力シンボル番号（９０１）が常に補正値（９０２）によって補正されるため、インタリーブ読み出しアドレス生成部２４は、同じインタリーブ読み出しアドレス（８０５）を複数回生成するということは生じない。なお、アドレス判定部３５は、アドレス変換部３３からの出力（８０２）がインタリーバメモリ１８上のデータ格納部分に対応しない事態が生じる度に、補正値（９０２）に対して１を加算する。
【００４８】
結果的に、例えば、１、１２９、６７、…２４８というインタリーブ読み出しアドレス（８０５）の各々に対応して、Ｄ１、Ｄ１２９、Ｄ６７、…Ｄ２４８というインタリーバ出力系列（８０６）が読み出される。
【００４９】
本実施例によっても、インタリーブアドレス生成部２０は、必ず、インタリーバメモリ１８上のデータ格納部分に対応するインタリーブ読み出しアドレスを出力することができる。
【００５０】
なお、本実施例は、アドレス変換部３３及びアドレス変換部３４という２つのアドレス変換部に限定されるものでなく、より多くのアドレス変換部を並列に構成するものも好ましい。この場合、アドレス変換部の数は、インタリーバメモリ１８上のデータ格納部分に対応しないインタリーブアドレスが連続して生成され得る最大数に依存する。図１０は、本発明におけるインタリーブ読み出しアドレス生成部２４の構成例を示すブロック図であり、図７のアドレス変換部の数を増やした実施例である。図１０において、アドレス変換部は（ｎ＋１）個存在し、インタリーバメモリ１８上のデータ格納部分に対応しないインタリーブアドレスを連続ｎ回生成され得る場合に対応できる。シンボル番号補正部３７、アドレス変換部３８、アドレス判定部３９、セレクタ４０は、それぞれシンボル番号補正部３２、アドレス変換部３３、アドレス判定部３５、セレクタ３６と同様の処理を行う。アドレス変換部３８を上から０段、１段、２段、・・・ｎ段目とした場合、ｎ段目のアドレス変換部３８に入力される番号は、出力シンボル番号に対して補正値が加算された後の番号に対して固定値ｎが加算された補正番号となる。アドレス変換部毎の優先度としては、加算される固定値が小さいアドレス変換部ほど、より優先度が高いものとする。この場合、補正値は、セレクタ４０によってインタリーブ読み出しアドレスとして選択されたインタリーブアドレスを出力したアドレス変換部３８の段数であるｎの累積値となる。
【００５１】
本発明の別の実施例について説明する。本実施例は、アドレス変換部及びアドレス判定部の他に読み出しアドレス制御部を有するのみであり、上述の実施例と比べると回路規模が最も小さいものである。なお、上述の実施例は、インタリーバメモリからのデータ系列の読み出しを休止するようなことはなく、本実施例と比べると周辺回路への影響が生じないものである。
【００５２】
図１１は、本発明におけるインタリーブ読み出しアドレスを生成する場合のシステム構成例を示すブロック図である。図１１は、インタリーバメモリ１８、入力シンボル番号生成部２２、出力シンボル番号生成部２３、アドレス変換部４１、アドレス判定部４２及び読み出しアドレス制御部５４を有する。インタリーバメモリ１８、入力シンボル番号生成部２２及び出力シンボル番号生成部２３は、上述の実施例で述べたものと同様である。アドレス変換部４１は、上述のアドレス変換部２８と同様に、出力シンボル番号に対して、文献１の規定に従ってインタリーブアドレスを計算し、生成する。アドレス判定部４２は、上述のアドレス判定部２９と同様に、アドレス変換部で生成されたインタリーブアドレスについて、インタリーバメモリ１８上のデータ格納部分に対応するか否かを判定する。アドレス判定部４２は、上述のアドレス判定部２９と一部異なり、判定結果を判定信号という形で読み出しアドレス制御部５４に対して送る。読み出しアドレス制御部５４は、インタリーバメモリ１８からインタリーブ読み出しアドレスを読み出す際に、読み出し元アドレスの決定、生成等を制御する。読み出しアドレス制御部５４は、アドレス判定部４２の判定結果に応じて、インタリーブ読み出しアドレスの生成を休止し、直前に出力されたインタリーブ読み出しアドレスと同じインタリーブ読み出しアドレスをもう一度出力する。
【００５３】
以下、図１２及び図１３を用いて、データ系列のデータ長Ｎが２５６である場合を例に、インタリーブアドレス生成の処理動作を説明する。テイルビット部分を除いたデータ系列のデータ長Ｎ’は、上述のとおり、２５０である。図１２は、本発明におけるインタリーバ入力系列、インタリーブアドレス又はインタリーバ出力系列の関係を示す図である。図１３は、本発明におけるインタリーブアドレス生成の一連の処理動作を示す図である。
【００５４】
図１２において、インタリーバ入力系列（５０１）、入力シンボル番号（５０２）、インタリーブ書き込みアドレス（５０３）及び出力シンボル番号（５０４）は、図５と同様である。出力シンボル番号（５０４）は、上述の方法で生成されており、例えば、０、１、２、・・・２５５とする。アドレス変換部４１は、上述のアドレス変換部２８と同様に、入力された出力シンボル番号（５０４）の各々に対応するインタリーブアドレス（１３０１）を生成し、出力する。例えば、アドレス変換部４１は、０、１、２、・・・２５５という入力（５０４）を受けて、１、１２９、６７、・・・２４８というインタリーブアドレス（１３０１）を生成し、出力する。アドレス判定部４２は、上述のアドレス判定部２９と同様に、アドレス変換部４１で生成されたインタリーブアドレス（１３０１）について、インタリーバメモリ１８上のデータ格納部分に対応するか否かを判定する。上述の実施例と同様に、例えば、１、１２９、６７というアドレス変換部４１からの出力（１３０１）の各々について、アドレス判定部４１は、インタリーバメモリ１８上のデータ格納部分に対応すると判定する（１３０２）。この場合、図１３において、アドレス判定部４２の表示は、ＯＫとしている。また、上述の実施例と同様に、例えば、２５１、２５４、２５３というアドレス変換部４１からの出力（１３０１）の各々について、アドレス判定部４２は、インタリーバメモリ１８上のデータ格納部分に対応しないと判定する（１３０２）。この場合、図１３において、アドレス判定部４２の表示は、ＮＧとしている。アドレス判定部４２は、判定結果（１３０２）を読み出しアドレス制御部５４に送る。
【００５５】
読み出しアドレス制御部５４は、判定結果（１３０２）がインタリーバメモリ１８上のデータ格納部分に対応することを示す場合、アドレス変換部４１からの出力（１３０１）をインタリーブ読み出しアドレス（１２０１）として生成し、出力する。例えば、読み出しアドレス制御部５４は、１、１２９、６７という入力（１３０１）を受けて、それぞれ１、１２９、６７というインタリーブ読み出しアドレス（１２０１）を生成し、出力する。読み出しアドレス制御部５４は、判定結果（１３０２）がインタリーバメモリ１８上のデータ格納部分に対応しないことを示す場合、アドレス変換部４１からの出力（１３０１）をインタリーブ読み出しアドレス（１２０１）として生成することなく、その代わりに、直前に出力されたインタリーブ読み出しアドレス（１２０１）と同じインタリーブ読み出しアドレス（１２０１）をもう一度出力する。例えば、読み出しアドレス制御部５４は、２５１という入力（１３０１）を受けた場合、２５１をインタリーブ読み出しアドレス（１２０１）として生成することなく、１２５という直前に出力されたインタリーブ読み出しアドレス（１２０１）を生成し、出力する。同様に、例えば、読み出しアドレス制御部５４は、２５４、２５３という入力（１３０１）を受けた場合、それぞれ１２２、１２３という直前に出力されたインタリーブ読み出しアドレス（１２０１）と同じインタリーブ読み出しアドレス（１２０１）をもう一度出力する。なお、本発明はこの場合に限定されるものでなく、読み出しアドレス制御部５４は、判定結果（１３０２）がインタリーバメモリ１８上のデータ格納部分に対応しないことを示す場合、アドレス変換部４１からの出力（１３０１）をインタリーブ読み出しアドレス（１２０１）として生成することなく、かつ何れのインタリーブ読み出しアドレス（１２０１）をも出力しないものであっても良い。
【００５６】
直前に出力されたインタリーブ読み出しアドレス（１２０１）と同じインタリーブ読み出しアドレス（１２０１）がもう一度出力された場合、又は何れのインタリーブ読み出しアドレス（１２０１）をも出力されない場合、インタリーバメモリ１８は、何れのデータも読み出されない。したがって、この場合、インタリーバメモリ１８の周辺回路においても、一時的に処理動作を停止させることが好ましい。周辺回路の処理動作を一時的に停止させるための構成例を、図１４に示す。図１４において、インタリーバメモリ１８、入力シンボル番号生成部２２、出力シンボル番号生成部２３、アドレス変換部４１及び読み出しアドレス制御部５４は、図１１のそれらと同様の処理動作をする。アドレス判定部４２は、図１１のそれと同様の処理動作に加えて、周辺回路４３に対しても、判定結果（１３０２）を判定信号という形で送る。判定結果（１３０２）がインタリーバメモリ１８上のデータ格納部分に対応しないことを示す場合、アドレス判定部４２は、読み出しアドレス制御部５４及び周辺回路４３に判定結果を送ることにより、インタリーバメモリ１８からの読み出し処理及び周辺回路４３の処理を休止させる。この場合、周辺回路４３に含まれる周辺回路１、２、３、・・・ｎは、各々時間をずらして休止させていくことが好ましい。インタリーバメモリ１８からの読み出し処理を休止させたインタリーブ読み出しアドレス（１２０１）に対応する時間間隔だけ、周辺回路１、２、３、・・・ｎの各々を順番に休止させていくことにより、周辺回路４３へ生じる影響を防止することができるからである。周辺回路１、２、３、・・・ｎの各々を順番に休止させるには、アドレス判定部４２は、周辺回路１、２、３、・・・ｎの各々毎に判定結果（１３０２）を送るタイミングをずらすことが好ましい。また別の方法として、アドレス判定部４２は、周辺回路（１３０２）の処理を休止させるタイミングを計算して、計算結果を周辺回路１、２、３、・・・ｎの各々に通知する。そして、周辺回路１、２、３、・・・ｎの各々は、通知された計算結果に応じて処理を休止させることも好ましい。なお、ここでいう周辺回路４３は、インタリーバメモリ１８から読み出されたデータ系列について何らかの処理を行う電子機器である。
【００５７】
結果的に、例えば、１、１２９、６７、…２４８というインタリーブ読み出しアドレス（１２０１）の各々に対応して、Ｄ１、Ｄ１２９、Ｄ６７、…Ｄ２４８というインタリーバ出力系列（１２０２）が読み出される。
【００５８】
図２に示すインタリーブ読み出しアドレス生成部２４とデインタリーブ書き込みアドレス生成部２６は、１つのターボ復号器の中では同一回路構成であるため共用化が可能である。図１５は本発明におけるターボ復号器の別の構成例を示すブロック図であり、図２のインタリーブ読み出しアドレス生成部２４とデインタリーブ書き込みアドレス生成部２６を共用化した構成である。入力シンボル番号生成部４４では、インタリーバメモリ４５に対するインタリーブ書き込みアドレスを生成する。出力シンボル番号生成部４６は出力シンボル番号を出力し、アドレス生成部４７では出力シンボル番号をもとに、インタリーバメモリ４５に対するインタリーブ読み出しアドレスを生成する。一方、入力シンボル番号生成部５０は入力シンボル番号を出力し、アドレス生成部４７は入力シンボル番号をもとに、デインタリーバメモリ４９に対するデインタリーブ書き込みアドレスを生成する。また、出力シンボル番号生成部４８は、デインタリーバメモリ４９に対するデインタリーブ読み出しアドレスを生成する。
【００５９】
本発明の実施例で示した構成は、前述の実施の形態のみに限定されるものではなく、種々付加変更することが可能である。例えば、畳み込み符号器の内部構成では、拘束長Ｋ＝５、符号化率Ｒ＝１／３の場合、テイルビットは８ビットとなる。この場合、アドレス判定部に、データ系列のデータ長Ｎを設定し、メモリ上にデータが存在しないアドレスの判定を行い、メモリ上に存在しないアドレスの時に処理をしないようにする。これにより、ランダム性を維持しつつメモリ上にデータが存在する範囲のみで処理を行うことができる。
【００６０】
通信システムにおいて、ターボ符号器とターボ復号器の処理内容は、畳み込み符号器の拘束長Ｋ、符号化率Ｒなど予め定めたパラメータで決定される。またターボ復号器のインタリーバ、ターボ符号器のインタリーバの処理すべき内容は同一である。すなわち、上述した本発明のターボ復号器のインタリーバを用いればターボ符号器のインタリーバを実現できる。図１６は本発明におけるターボ符号器１４の構成例を示すブロック図である。ターボ符号器１４はデータ系列Ｘｓを畳み込み符号化する畳み込み符号器５１と、インタリーブされたデータ系列Ｙｓを畳み込み符号化する畳み込み符号器５３と、インタリーバメモリ５２とを備え、更に、インタリーバメモリ５２に対して書き込み/読み出しアドレスの管理を行うインタリーブアドレス生成部２０を備える。インタリーバメモリ５２に対する書き込みアドレスを生成する入力シンボル番号生成部２２は、外部より供給される入力シンボルクロックを受け、このクロックに従ってシーケンシャルな番号を生成し、入力系列をインタリーバメモリ５２に書き込むためのインタリーブ書き込みアドレスを生成する。内蔵のカウンタが生成するシンボル番号を出力する出力シンボル番号生成部２３は、入力シンボル番号生成部２２に供給される入力シンボルクロックと同様の、外部からの出力シンボルクロックの供給を受け、このクロックをカウンタでカウントし、カウント値に従ってシーケンシャルな番号（出力シンボル番号）を生成する。本発明の図４、図７又は図１０の構成例におけるインタリーブアドレス生成部２０は、出力シンボル番号に対して、文献１の規定で計算されたインタリーバメモリ１８上のデータ格納部分に対応するランダムなインタリーブアドレスを生成する。図１１又は図１４の構成例では、文献１の規定で計算されたメモリ上にデータが存在する範囲のランダムなアドレスを生成しているときのみ処理を行う。以下の構成を備えているので、本発明のターボ復号器のインタリーバを用いればターボ符号器のインタリーバを実現できる。
【００６１】
【発明の効果】
以上のように、本発明によれば、インタリーブ読み出しアドレス生成部或いはデインタリーブ書き込みアドレス生成部を少ない回路規模で実現できる。また、インタリーブ読み出しアドレス生成部或いはデインタリーブ書き込みアドレス生成部を共用化することで更に小さい回路規模で実現できるとともに、消費電力を低減できる。更に、図１に示すようなターボ符号を用いた無線通信を行う際にはアドレス生成の再計算を行う必要がないので、高速通信が可能となる。
【図面の簡単な説明】
【図１】本発明におけるターボ復号器、符号器を備えた無線基地局を含む無線通信システム全体の構成例を示すブロック図である。
【図２】本発明におけるターボ復号器１３の構成例を示すブロック図である。
【図３】文献１の規定に従って生成されたメモリ上にデータが存在しないアドレスを示した説明図である。
【図４】本発明におけるインタリーブ読み出しアドレス生成部２４の構成例を示すブロック図である。
【図５】本発明におけるインタリーバ入力系列、インタリーブアドレス又はインタリーバ出力系列の関係を示す図である。
【図６】本発明におけるインタリーブ読み出しアドレス生成部２４の一連の処理動作を示す図である。
【図７】本発明におけるインタリーブ読み出しアドレス生成部２４の構成例を示すブロック図である。
【図８】本発明におけるインタリーバ入力系列、インタリーブアドレス、又はインタリーバ出力系列の関係を示す図である。
【図９】本発明におけるインタリーブ読み出しアドレス生成部２４の一連の処理動作を示す図である。
【図１０】本発明におけるインタリーブ読み出しアドレス生成部２４の構成例を示すブロック図である。
【図１１】本発明におけるインタリーブ読み出しアドレスを生成する場合のシステム構成例を示すブロック図である。
【図１２】本発明におけるインタリーバ入力系列、インタリーブアドレス又はインタリーバ出力系列の関係を示す図である。
【図１３】本発明におけるインタリーブアドレス生成の一連の処理動作を示す図である。
【図１４】本発明におけるインタリーバメモリ１８の周辺回路の処理動作を一時的に停止させるための構成例を示すブロック図である。
【図１５】本発明におけるターボ復号器の別の構成例を示すブロック図である。
【図１６】本発明におけるターボ符号器１４の構成例を示すブロック図である。
【符号の説明】
１００・・・無線基地局
１・・・無線端末
２・・・無線端末
６・・・管理装置
７・・・アンテナ
８・・・ＲＦ部
９・・・ベースバンド部
１０・・・通信インターフェース
１１・・・制御部（ＣＴＲＬ）
１２・・・受信復調部
１３・・・ターボ復号器
１４・・・ターボ符号器
１５・・・送信変調部
１６・・・誤り訂正復号部
１７・・・誤り訂正復号部
１８・・・インタリーバメモリ
１９・・・デインタリーバメモリ
２０・・・インタリーブアドレス生成部
２１・・・デインタリーブアドレス生成部
２２・・・入力シンボル番号生成部
２３・・・出力シンボル番号生成部
２４・・・インタリーブ読み出しアドレス生成部
２６・・・デインタリーブ書き込みアドレス生成部
２８・・・アドレス変換部
２９・・・アドレス判定部
３０・・・アドレス保管用メモリ
３１・・・書き込み／読み出しアドレス制御部
５１・・・畳み込み符号器
３２・・・シンボル番号補正部
３６・・・セレクタ
４３・・・周辺回路
４７・・・アドレス生成部
５４・・・読み出しアドレス制御部
【発明の属する技術分野】
本発明は、ターボ符号器並びに符号化データを受信し、誤り訂正して復号するターボ復号器、及びターボ符号器、復号器を含む無線基地局に関する。
【０００２】
【従来の技術】
次世代無線通信においては、ランダム性、バースト性の雑音耐力を持たせるためにターボ符号を用いて通信が行われる。ターボ符号はデータＸsを畳み込み符号化してパケット列（データ系列）Ｘ１…Ｘｎを生成する他、該データＸsを２０００年１０月２７日に発行された３ＧＰＰ２のＣ．Ｓ００２４（ｖ２．０）“ｃｄｍａ２０００ Ｈｉｇｈ Ｒａｔｅ Ｐａｃｋｅｔ Ｄａｔａ Ａｉｒ Ｉｎｔｅｒｆａｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ”の第９−４３〜４４頁（以下、文献１と略す）に記載された、所定のルールで順序を入れ替えたデータＹsを畳み込み符号化して別のパケット列（データ系列）Ｙ１…Ｙmを生成し、これらのパケット列も送受信（符号化・復号化）して通信を行う。尚、このデータ系列順序の変換をインタリーブ、逆変換をデインタリーブと呼ぶ。
【０００３】
文献１では上記インタリーブの手法が示されており、図9.2.1.3.4.2.3-1にはインタリーブするためにデータ系列をメモリに書き込み／読み出しを行うアドレス生成法、補正もしくは再計算方法が決められている。例えば、データ系列のデータ長をＮ（ビット）、テイルビットを除いたデータ系列のデータ長をＮ'（ビット）とし、データ系列のデータ長Ｎ'＝２５０をインタリーブする場合、カウンタで０〜２４９までのシーケンシャルアドレスを発行して、順次データ系列をメモリに書き込めばよい。しかし、文献１の規定では耐雑音性を守るためにランダム性を増すべくメモリのランダム読み出しアドレスを特殊な方法で計算している。この計算方法では２５１、２５２等の、メモリ上にデータが存在しないアドレスが算出されるので文献１では補正もしくは再計算を行うようにしている。
【０００４】
従って、上記アドレス生成部を実現する場合、アドレス補正機能を備えるようにして、メモリからの読み出しアドレスを再生成する必要がある。このようなアドレス再生成処理を行う場合、アドレス生成の処理構成が複雑になる上、処理時間を余分に必要とし、ターボ復号器の処理遅延が大きくなる。
【０００５】
上記アドレス生成部を具体的に構成しようとした場合、補正も兼ねて、予め補正後の読み出しアドレスをテーブル化しておき、文献１で計算された読み出しアドレスと該テーブルを引用して正しい読み出しアドレスを提供するのが一般的である。例えば特開２００１−５３６２４号公報（以下、文献２と略す）に記載の技術は、インタリーバ／デインタリーバのデータの書き込み／読み出しアドレスをメモリに記憶する方法を採用している。
【０００６】
【発明が解決しようとする課題】
上記文献２のターボ符号器、復号器においては、インタリーブ読み出しアドレス或いはデインタリーブ書き込みアドレスをメモリに持つ必要がある。このようなアドレス格納用のメモリは、以下の容量を必要とする。データ系列のデータ長Ｎ＝２５６の場合、メモリの容量は８×２５６＝２０４８ビットである。データ系列のデータ長Ｎ＝５１２の場合、メモリの容量は９×５１２＝４６０８ビットである。データ系列のデータ長Ｎ＝１０２４の場合、メモリの容量は１０×１０２４＝１０２４０ビットである。データ系列のデータ長Ｎ＝２０４８の場合、メモリの容量は１１×２０４８＝２２５２８ビットである。データ系列のデータ長Ｎ＝３０７２の場合、メモリの容量は１２×３０７２＝３６８６４ビットである。データ系列のデータ長Ｎ＝４０９６の場合、メモリの容量は１２×４０９６＝４９１５２である。このように、文献２のターボ符号器、復号器においては、上述のような各々のデータ系列のデータ長に対応した全てのアドレスが格納されるメモリが必要なため、回路規模を増大させることとなり、消費電力の増加を生じることとなる。
【０００７】
さらに、通信システムによっては、通信状態に応じてデータ伝送速度を可変する方式がある。この通信状態に応じてデータ伝送速度を可変する方式において、上り回線のデータ伝送速度は、例えば９．６ｋｂｉｔ／ｓ〜１５３．６ｋｂｉｔ／ｓの間で５段階に可変であり、下り回線のデータ伝送速度は、例えば３８．４ｋｂｉｔ／ｓ〜２４５７．６ｋｂｉｔ／ｓの間で１２段階に可変である。この場合、インタリーブ／デインタリーブを行うデータ系列のデータ長Ｎは、上り回線と下り回線との各データ伝送速度に応じて異なる。例えば、上り回線のデータ伝送速度が９．６ｋｂｉｔ／ｓの場合、データ系列のデータ長Ｎは２５６であり、データ伝送速度が変更されるに従い、データ系列のデータ長Ｎは５１２、１０２４、２０４８、４０９６と変更される。下り回線においてもデータ伝送速度が３８．４ｋｂｉｔ／ｓの場合、データ系列のデータ長Ｎは１０２４であり、データ伝送速度が変更されるに従って、データ系列のデータ長Ｎは２０４８、３０７２、４０９６と変更される。
【０００８】
したがって、データ伝送速度を可変する方式の通信システムにおいて、データ系列のデータ長Ｎ＝１０２４、２０４８、３０７２、４０９６の全てに対応させようとすると、文献２のターボ符号器は、合計１１８７８４ビットのメモリの容量を必要とする。同様に、データ系列のデータ長Ｎ＝２５６、５１２、１０２４、２０４８、４０９６の全てに対応させようとすると、文献２のターボ復号器は、合計８８５７６ビットのメモリの容量を必要とする。このように、文献２のターボ符号器、復号器は、各々のデータ系列の全てに対応するアドレス格納用のメモリが必要なため、回路規模が格段に増大し、多大な消費電力を生じることとなる。
【０００９】
以上の従来技術の課題を考慮すると、本発明の目的は、インタリーブ読み出しアドレス生成部或いはデインタリーブ書き込みアドレス生成部を少ない回路規模で実現できるターボ符号器及びターボ復号器、並びにこれを有する無線基地局を提供することにある。
【００１０】
また、本発明の別の目的は、インタリーブ読み出しアドレス生成部とデインタリーブ書き込みアドレス生成部とを共用化することで更に小さい回路規模を実現でき、消費電力を低減しうる、ターボ符号器及びターボ復号器、及びこれを有する無線基地局を提供することにある。
【００１１】
【課題を解決するための手段】
上述の目的を達成するために、本発明は、以下の手段を有する。
【００１２】
本発明の無線基地局は、アンテナ、無線周波数処理部、ベースバンド部、及び通信インタフェースを有する。無線周波数処理部は、アンテナに接続されており、例えば、ＲＦ部である。ベースバンド部は、ＲＦ部に接続されており、ターボ復号器を有する。通信インタフェースは、ベースバンド部と通信網とのインタフェースを行う。ターボ復号器は、符号化されたデータを復号するものであり、誤り訂正復号部、第１のメモリ、及びアドレス生成部とを有する。誤り訂正復号部は、無線周波数処理部を介して入力されるデータ系列に対して誤り訂正復号を行う。第１のメモリは、例えばインタリーバメモリであり、誤り訂正復号部によって誤り訂正復号化されたデータ系列が書き込まれる。アドレス生成部は、例えばインタリーブアドレス生成部である。アドレス生成部は、誤り訂正復号化されたデータ系列、例えばインタリーバ入力系列をインタリーバメモリに対して書き込むに際して、書き込みアドレス、例えばインタリーブ書き込みアドレスを供給する。また、インタリーブアドレス生成部は、インタリーバメモリに書き込まれるデータ系列をインタリーバメモリからランダムに読み出すに際して、ランダムな読み出しアドレス、例えばインタリーブアドレスを供給する。さらに、インタリーブアドレス生成部は、所定の規則に従った値をインタリーブアドレスへ変換するものであり、インタリーブ読み出しアドレスがインタリーバメモリのデータ格納部分に対応するものであるか否かを判定する。ここでいう所定の規則に従った値とは、例えば、出力シンボル番号である。ここでいう判定は、例えば、インタリーバ入力系列の情報ビット数からテイルビットを除いたビット数を超えるか否かを判定するものである。
【００１３】
インタリーブアドレス生成部は、判定の結果、インタリーブアドレスがインタリーバメモリのデータ格納部分に対応するものである場合、インタリーブアドレスを用いて、インタリーバメモリに書き込まれるデータ系列を読み出す。他方、インタリーブアドレス生成部は、インタリーブアドレスがインタリーバメモリのデータ格納部分に対応するものでない場合、当該インタリーブアドレスに代わる他のインタリーブアドレスを用いて、インタリーバメモリに書き込まれるデータ系列、例えばインタリーバ出力系列をランダムに読み出す。
【００１４】
具体的には、インタリーブアドレス生成部は、アドレス変換部、第２のメモリ、及びアドレス制御部とを有する。アドレス変換部は、出力シンボル番号をインタリーブアドレスへ変換する。第２のメモリは、例えばアドレス保管用メモリであり、アドレス変換部で変換されたインタリーブアドレスを格納する。アドレス制御部は、例えば書き込み／読み出しアドレス制御部であり、インタリーブアドレスをアドレス保管用メモリに対して書き込むことを制御する。また、書き込み／読み出しアドレス制御部は、アドレス保管用メモリからインタリーブアドレスを読み出すことを制御する。書き込み／読み出しアドレス制御部は、インタリーブアドレスがインタリーバメモリのデータ格納部分に対応するものでない場合、当該インタリーブアドレスの直後のインタリーブアドレスによって、既にアドレス保管用メモリに書き込まれている当該インタリーブアドレスを上書きする。書き込み／読み出しアドレス制御部は、インタリーバメモリに対して書き込みを開始した後の所定の期間、アドレス保管用メモリからインタリーブアドレスを読み出すことを休止し、所定の期間が経過した後、アドレス保管用メモリからインタリーブアドレスの読み出しを開始する。
【００１５】
また、別の例としては、インタリーブアドレス生成部は、複数のアドレス変換部、補正部、アドレス判定部、及びアドレス選択部を有する。補正部は、例えばシンボル番号補正部であり、複数のアドレス変換部の各々に対して、相互に異なるシンボル番号を入力させる。アドレス判定部は、複数のアドレス変換部の各々によって変換されたインタリーブアドレスに対して、インタリーバメモリのデータ格納部分に対応するものであるか否かを判定する。アドレス選択部は、例えばセレクタであり、アドレス判定部の判定結果に従って、複数のアドレス変換部の各々によって変換されたインタリーブアドレスのうち、いずれか１つのインタリーブアドレスを選択する。この場合、アドレス変換部の各々には優先度があり、セレクタは、インタリーバメモリのデータ格納部分に対応するものであると判定されたインタリーブアドレスのうち、より優先度の高いアドレス変換部によって変換されたインタリーブアドレスを選択する。優先度としては、例えば、シンボル番号に対して加算される固定値が小さいアドレス変換部ほど、より優先度が高いものとする。インタリーバ出力系列は、選択されたインタリーブアドレスを用いて、ランダムに読み出される。
【００１６】
また、別の例としては、インタリーブアドレス生成部は、アドレス変換部、アドレス判定部、及びアドレス制御部を有する。アドレス制御部は、例えば読み出しアドレス制御部であり、アドレス判定部の判定結果に従って、インタリーバ出力系列の読み出しを一時的に休止させるように制御し、かつ、インタリーバメモリの周辺回路の処理をも一時的に休止させるように制御する。
【００１７】
また、本発明の無線基地局のベースバンド部は、ターボ符号器を有する。ターボ符号器は、通信インタフェースを介して送られる送信データを符号化する。ターボ符号器は、ターボ復号器と同様に、インタリーバメモリ、及びインタリーブアドレス生成部を有する。ターボ符号器は、さらに、畳み込み符号部を有する。畳み込み符号部は、インタリーバメモリからランダムに読み出される送信データに対して、畳み込み符号化を行う。
【００１８】
【発明の実施の形態】
以下、本発明のターボ復号器、符号器及びこれらを備えた無線基地局の実施例を添付図面を参照して詳細に説明する。以下の説明及び各図面において、同様の機能を有する構成要素については同一の符号を用い、その重複説明を省略する。
【００１９】
図１は本発明におけるターボ復号器、符号器を備えた無線基地局を含む無線通信システム全体の構成例を示すブロック図である。無線通信システムは無線基地局１００と、無線端末１、２等と、無線回線３，４等と、無線基地局１００と他の通信装置とを接続する通信網５と、無線基地局１００を管理、制御する管理装置６とから構成される。本発明の無線基地局１００は、無線端末１、２等の間での相互通信を無線回線３、４等を介して行う。無線基地局１００は、アンテナ７、高周波の送受信を行うＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）部８、データの符号化、復号化などを行うベースバンド部９、通信路インターフェース１０、基地局全体を制御する制御部（ＣＴＲＬ）１１で構成される。より詳細には、ベースバンド部９は、端末から受信した系列の復調処理を行う受信復調部１２、パケット情報（例えば、符号化率Ｒ，データ長Ｎ等）を元に受信データＸｒ（データ系列Ｘ１…Ｘｎ）、Ｙｒ（データ系列Ｙ１…Ｙｍ）（ｎ、ｍは２以上の整数）の誤り訂正復号化を行うターボ復号器１３、データＸｓ（１≦ｓ≦ｎ）に対して誤り訂正符号化を行うターボ符号器１４、送信データＸｓ（データ系列Ｘ１…Ｘｎ）、Ｙｓ（データ系列Ｙ１…Ｙｍ）に対して送信信号を作成する送信変調部１５とで構成する。ターボ符号化、復号化に必要なパケット情報には符号化率Ｒやデータ長Ｎが含まれている。ここでは、”パケット情報のデータ”は”情報ビット”に相当し、“データ長Ｎ”は“情報ビット数”に相当する。尚、管理装置６は無線基地局１００に含まれる場合もあるし、通信網５の管理装置（図示せず）がこの機能を代行することもある。
【００２０】
図２は本発明におけるターボ復号器１３の構成例を示すブロック図である。ターボ復号器１３は、データ系列Ｘｒを畳み込み符号化したデータ系列Ｘ１…Ｘｎに対して誤り訂正復号を行う誤り訂正復号部１６と、インタリーブされたデータ系列Ｙｒを畳み込み符号化したデータ系列Ｙ１…Ｙｍに対して誤り訂正復号を行う誤り訂正復号部１７と、インタリーバメモリ１８と、デインタリーバメモリ１９とを備え、更に、インタリーブアドレス生成部２０と、デインタリーブアドレス生成部２１とを備える。
【００２１】
インタリーブアドレス生成部２０は、インタリーバメモリ１８に対して書き込み／読み出しアドレスの管理を行う。インタリーバメモリ１８に対して書き込みアドレスを生成する入力シンボル番号生成部２２は、外部より供給される入力シンボルクロックを受け、このクロックに従ってシーケンシャルな入力シンボル番号を生成し、入力系列をインタリーバメモリ１８に書き込むためのインタリーブ書き込みアドレスを生成する。内蔵のカウンタが生成するシンボル番号を出力する出力シンボル番号生成部２３は、入力シンボル番号生成部２２に供給される入力シンボルクロックと同様の、外部より供給される出力シンボルクロックを受け、この出力シンボルクロックに従ってシーケンシャルな出力シンボル番号を生成する。
【００２２】
詳細な構成と動作は後述するが、インタリーブアドレス生成部２０は、ランダムな読み出しアドレスを生成するものである。即ち、インタリーブ読み出しアドレス生成部２４は、出力シンボル番号生成部２３で生成された出力シンボル番号に対して、文献１の規定で計算されたメモリ上にデータが存在する範囲のインタリーブ読み出しアドレスを出力する。ここで生成される出力シンボル番号並びにインタリーブ書き込みアドレス及びインタリーブ読み出しアドレスはパケット単位（データ系列Ｘ１…Ｘｎ或いはＹ１…Ｙｍ）で処理される。
【００２３】
デインタリーブアドレス生成部２１は、デインタリーバメモリ１９に対して書き込み／読み出しアドレスの管理を行う。内蔵のカウンタが生成するシンボル番号を出力する入力シンボル番号生成部２５は、外部より入力シンボルクロックの供給を受け、このクロックに従ってシーケンシャルな番号（入力シンボル番号）を生成する。詳細な構成と動作は後述するが、デインタリーブアドレス生成部２１は、ランダムな書き込みアドレスを生成するものである。即ち、デインタリーブ書き込みアドレス生成部２６は、入力シンボル番号生成部２５で生成された入力シンボル番号に対して、文献１の規定で計算されたメモリ上にデータが存在する範囲のデインタリーブ書き込みアドレスを出力する。デインタリーバメモリ１９に対して読み出しアドレスを生成する出力シンボル番号生成部２７は、入力シンボル番号生成部２５に供給される入力シンボルクロックと同様に外部より供給される出力シンボルクロックを受け、このクロックに従ってシーケンシャルな番号を生成し、デインタリーバメモリ１９に格納されたデータ系列を読み出すデインタリーブ読み出しアドレスを生成する。ここで生成される入力シンボル番号並びにデインタリーブ書き込みアドレス及びインタリーブ読み出しアドレスはパケット単位（データ系列Ｘ１…Ｘｎ或いはＹ１…Ｙｍ）で処理される。
【００２４】
図３は、文献１の規定に従って生成されたメモリ上にデータが存在しないアドレスを、テイルビット部分を除いたデータ系列のデータ長Ｎ’毎に示した説明図である。ここでいう、メモリ上にデータが存在しないアドレスは、インタリーバメモリ１８上のデータ格納部分に対応しないインタリーブアドレスである。例えば、テイルビット部分を除いたデータ系列のデータ長Ｎ’が２５０である場合、２５１、２５４、２５２等である。インタリーブアドレスが文献１の規定に従って生成された場合、図３のように、シンボル番号に対応して、インタリーバメモリ１８上のデータ格納部分に対応しないインタリーブアドレスをも生成される。この場合、既に述べたように、再度、文献１の規定に基づきアドレスを補正又は再生成する必要があるので、アドレス生成の処理構成が複雑になる上、処理時間を余分に必要であるためターボ復号器の処理遅延が大きくなる。
【００２５】
図４は、本発明におけるインタリーブ読み出しアドレス生成部２４の構成例を示すブロック図である。インタリーブ読み出しアドレス生成部２４は、アドレス変換部２８、アドレス判定部２９、アドレス保管用メモリ３０及び書き込み／読み出しアドレス制御部３１を有する。アドレス変換部２８は、出力シンボル番号生成部２３で生成された出力シンボル番号に対して、文献１の規定に従ってインタリーブアドレスを計算し、生成する。アドレス判定部２９は、アドレス変換部２８で生成されたインタリーブアドレスについて、インタリーバメモリ１８上のデータ格納部分に対応するか否かを判定して、判定結果を判定信号という形で書き込み／読み出しアドレス制御部３１に対して送る。アドレス保管用メモリ３０は、アドレス変換部２８で生成されたインタリーブアドレスを保管する。書き込み／読み出しアドレス制御部３１は、アドレス保管用メモリ３０に対してインタリーブアドレスを書き込む際に、書き込み先アドレスの決定、生成等を制御する。さらに、書き込み／読み出しアドレス制御部３１は、アドレス保管用メモリ３０からインタリーブアドレスを読み出す際に、読み出し元アドレスの決定、生成等を制御する。具体的には、書き込み／読み出しアドレス制御部３１は以下のように動作する。書き込み／読み出しアドレス制御部３１は、アドレス保管用メモリ３０に対する書き込み先アドレス及び読み出し元アドレスを生成する。アドレス判定部２９の判定結果がインタリーバメモリ１８上のデータ格納部分に対応することを示している場合、書き込み先アドレスは、予め決められた順序で繰り返し生成される。これに対して、アドレス判定部２９の判定結果がインタリーバメモリ１８上のデータ格納部分に対応しないことを示している場合、書き込み／読み出しアドレス制御部３１は、直後のインタリーブアドレスに対する書き込み先アドレスの出力に際して、書き込み先アドレスの生成を休止し、直前に生成された書き込み先アドレスと同じ書き込み先アドレスをもう一度出力する。これにより、インタリーバメモリ１８上のデータ格納部分に対応しないインタリーブアドレスは、必ず直後に生成されたインタリーブアドレスによって上書きされることとなる。したがって、アドレス保管用メモリ３０から読み出されるインタリーブ読み出しアドレスは、必ずインタリーバメモリ１８上のデータ格納部分に対応するものとなり、不要なインタリーブ読み出しアドレスが出力されることはない。なお、読み出し元アドレスは、予め決められた順序で繰り返し生成される。
【００２６】
以下、図５及び図６を用いて、データ系列のデータ長Ｎが２５６である場合を例に、インタリーブアドレス生成の処理動作を説明する。この場合、テイルビット部分を除いたデータ系列のデータ長Ｎ’は、２５０である。図５は、本発明におけるインタリーバ入力系列、インタリーブアドレス又はインタリーバ出力系列の関係を示す図である。図６は、本発明におけるインタリーブ読み出しアドレス生成部２４の一連の処理動作を示す図である。
【００２７】
インタリーバ入力系列（５０１）は、インタリーバメモリ１８へ書き込まれるデータ系列であり、例えば、Ｄ０、Ｄ１、Ｄ２、Ｄ３、…Ｄ２４７、Ｄ２４８、Ｄ２４９とする。入力シンボル番号生成部２２は、入力シンボルクロックに応じて、インタリーバ入力系列（５０１）に対応する入力シンボル番号を生成する。入力シンボル番号（５０２）は、Ｄ０、Ｄ１、Ｄ２、Ｄ３、…Ｄ２４７、Ｄ２４８、Ｄ２４９の各々に対応しており、例えば、０、１、２、３、・・・２４７、２４８、２４９とする。インタリーバ入力系列（５０１）は、入力シンボル番号（５０２）をインタリーブ書き込みアドレス（５０３）として、インタリーバメモリ１８に格納される。例えば、インタリーバ入力系列（５０１）は、０、１、２、３、・・・２４７、２４８、２４９をインタリーブ書き込みアドレス（５０３）として、Ｄ０、Ｄ１、Ｄ２、Ｄ３、…Ｄ２４７、Ｄ２４８、Ｄ２４９の順序でインタリーバメモリ１８に格納される。
【００２８】
一方、出力シンボル番号生成部２３は、出力シンボルクロックに応じて、出力シンボル番号（５０４）の生成を開始する。出力シンボル番号（５０４）は、例えば、０、１、２、・・・２５５とする。出力シンボル番号（５０４）に対して、インタリーブ読み出しアドレス生成部２４は、前段処理と後段処理を行う。ここでいう前段処理は、インタリーブアドレスの再計算による処理遅延をなくすために、特定の数出力シンボル番号（５０４）に対応するインタリーブアドレスを、アドレス保管用メモリ３０に対して予め保管しておく処理である。前段処理は、アドレス保管用メモリ３０に対する書き込み処理が主であり、アドレス保管用メモリ３０からのインタリーブ読み出しアドレス（５０６）の読み出しが開始されるまでをいう。一方、後段処理は、アドレス保管用メモリ３０へ格納されているインタリーブアドレスのうち最も古いインタリーブアドレスの読み出しを開始し、それとともに、前段処理に用いられた出力シンボル番号（５０４）の後続の出力シンボル番号（５０４）に対応するインタリーブアドレスを、アドレス保管用メモリ３０に対して書き込む処理である。アドレス変換部２８は、出力シンボル番号（５０４）を受けると、文献１の規定に従ってインタリーブアドレスを計算し、生成する。例えば、アドレス変換部２８によって生成、出力されたインタリーブアドレス（５０５）は、１、１２９、６７、…２４８とする。
【００２９】
前段処理において、アドレス変換部２８は、出力シンボル番号（５０４）の各々に対応するインタリーブアドレス（５０５）を生成し、出力する。例えば、アドレス変換部２８は、０、１、…６という７つの数の出力シンボル番号（５０４）を受けて、１、１２９、…９７という７つの数のインタリーブアドレス（５０５）を生成し、出力する。１、１２９、…９７という７つの数のインタリーブアドレス（５０５）のいずれも０〜２４９の範囲内に該当していることより、アドレス判定部２９は、アドレス変換部２８から順番に出力されるインタリーブアドレス（５０５）の各々について、インタリーバメモリ１８上のデータ格納部分に対応すると判定（６０１）する。アドレス判定部２９は、インタリーブアドレス（５０５）の出力の度に、インタリーバメモリ１８上のデータ格納部分に対応することを示す判定結果（６０１）を、書き込み／読み出しアドレス制御部３１に対して送る。図６においては、アドレス変換部２８からの出力（５０５）がインタリーバメモリ１８上のデータ格納部分に対応するため、アドレス判定部２９の表示は、ＯＫとしている。書き込み／読み出しアドレス制御部３１は、書き込み先アドレス（６０３）を予め決められた順序で生成する。書き込み先アドレス（６０３）は、例えば、[０]、[１]、[２]、・・・[７]とする。１、１２９、…９７という７つの数のインタリーブアドレス（５０５）は、書き込み先アドレス（６０３）に従って、アドレス保管用メモリ３０に対して書き込まれる。前段処理において、インタリーブ読み出しアドレス（５０６）は、アドレス保管用メモリ３０から読み出されることはなく、インタリーバ出力系列（５０７）も読み出されることはない。したがって、前段処理において、書き込み／読み出しアドレス制御部３１は、読み出し元アドレス（６０４）を生成することもない。
【００３０】
前段処理終了後、後段処理が開始される。後段処理においても、出力シンボル番号生成部２３の処理、アドレス変換部２８の処理、アドレス判定部２９の処理、書き込み／読み出しアドレス制御部３１の書き込み先アドレス（６０３）の生成、及びアドレス保管用メモリ３０へのインタリーブアドレス（５０５）の書き込みは、前段処理から引き続き継続される。アドレス変換部２８は、出力シンボル番号（５０４）の各々に対応するインタリーブアドレス（５０５）を生成する。例えば、アドレス変換部２８は、７、８、９…２５５という出力シンボル番号（５０４）を受けて、２２９、１９、１４９・・・２４８というインタリーブアドレス（５０５）を生成する。例えば、出力シンボル番号（５０４）が３１の場合、アドレス変換部２８で生成されるインタリーブアドレス（５０５）は、２５１とする。このとき、インタリーブアドレス（５０５）は０〜２４９の範囲内に該当していないことより、アドレス判定部２９は、インタリーブアドレス（５０５）について、インタリーバメモリ１８上のデータ格納部分に対応しないと判定（６０１）する。アドレス判定部２９は、インタリーバメモリ１８上のデータ格納部分に対応しないことを示す判定結果（６０１）を、書き込み／読み出しアドレス制御部３１に対して送る。図６においては、アドレス変換部２８からの出力（５０５）がインタリーバメモリ１８上のデータ格納部分に対応しないため、アドレス判定部２９の表示は、ＮＧとしている。書き込み／読み出しアドレス制御部３１は、書き込み先アドレス（６０３）を予め決められた順序で生成する。書き込み先アドレス（６０３）は、例えば、[７]とする。２５１というインタリーブアドレス（５０５）は、[７]という書き込み先アドレス（６０３）に従って、アドレス保管用メモリ３０に対して書き込まれる。ここで、書き込み／読み出しアドレス制御部３１は、直後のインタリーブアドレス（５０５）に対して、書き込み先アドレス（６０３）の生成を休止し、直前に生成された書き込み先アドレス（６０３）と同じ書き込み先アドレス（６０３）をもう一度出力する。例えば、直後のインタリーブアドレス（５０５）は、２とする。書き込み／読み出しアドレス制御部３１は、２５１の直後の２というインタリーブアドレス（５０５）に対して、書き込み先アドレス（６０３）の生成を休止し、[７]という直前に生成された書き込み先アドレス（６０３）をもう一度出力する。これにより、アドレス保管用メモリ３０において、２というインタリーブアドレス（５０５）は、[７]という書き込み先アドレス（６０３）に書き込まれていた２５１へ上書きされる。したがって、アドレス保管用メモリ３０から２５１というインタリーブ読み出しアドレス（５０６）が読み出されることはない。
【００３１】
後段処理において、書き込み／読み出しアドレス制御部３１は、上述したアドレス保管用メモリ３０へのインタリーブアドレス（５０５）の書き込み処理とともに、アドレス保管用メモリ３０からインタリーブ読み出しアドレス（５０６）を読み出す。アドレス保管用メモリ３０から読み出されるインタリーブ読み出しアドレス（５０６）は、アドレス保管用メモリ３０に対して書き込まれたインタリーブアドレス（５０５）のうち最も古いインタリーブアドレス（５０５）から順番に読み出される。書き込み／読み出しアドレス制御部３１は、最も古いインタリーブアドレス（５０５）が保管されているアドレスから順番に、予め決められた順序で読み出し元アドレス（６０４）を生成する。したがって、例えば、[０]、[１]、[２]、・・・[７]、[０]、[１]、・・・という読み出し元アドレス（６０４）の各々に従って、１、１２９、６７、…２４８の順序でインタリーブ読み出し元アドレス（５０６）が読み出される。
【００３２】
上述のように、アドレス保管用メモリ３０において、２５１というインタリーブアドレス（５０５）は、既に２というインタリーブアドレス（５０５）によって上書きされている。したがって、アドレス保管用メモリ３０から２５１という不要なインタリーブ読み出しアドレス（５０６）が読み出されることはなく、２というインタリーブアドレス（５０５）は、書き込まれたときと比べて一つ順序を繰り上げて読み出される。
【００３３】
以上のようにして、例えば、最終的に２５５という出力シンボル番号（５０４）に対応する２４８というインタリーブアドレス（５０５）が生成され、かつアドレス保管用メモリ３０へ書き込まれることにより、一連の書き込み処理は、終了する。一方、アドレス保管用メモリ３０に格納されており、かつ未だに読み出されていない２４８を、インタリーブ読み出しアドレス（５０６）として読み出すことにより、一連の読み出し処理は、終了する。
【００３４】
インタリーバ出力系列（５０７）は、インタリーブ読み出しアドレス（５０６）の各々に対応するデータ格納部分に格納されているデータであり、インタリーバメモリ１８から読み出される。例えば、１、１２９、６７、…２４８というインタリーブ読み出しアドレス（５０６）の各々に対応して、Ｄ１、Ｄ１２９、Ｄ６７、…Ｄ２４８というインタリーバ出力系列（５０７）が読み出される。
【００３５】
本発明によれば、インタリーブアドレス生成部２０は、必ず、インタリーバメモリ１８上のデータ格納部分に対応するインタリーブ読み出しアドレスを読み出すことができる。
【００３６】
なお、アドレス保管用メモリ３０は、上述のように上書き処理がなされるため、インタリーバメモリ１８上のデータ格納部分に対応しないインタリーブ読み出しアドレスの総数分以上の領域が必要である。具体的には、アドレス保管用メモリ３０の大きさは、読み出し処理と書き込み処理とが別々に行われる場合、上書き処理が行われる総数分である６以上の領域が必要である。更に、上書き処理中も読み出し処理が行われる場合、インタリーバメモリ１８上のデータ格納部分に対応しないインタリーブ読み出しアドレスの総数分にさらに１を加算した７以上の領域が必要である。更に、書き込み処理と読み出し処理とが略同時に行われる場合、インタリーバメモリ１８上のデータ格納部分に対応しないインタリーブ読み出しアドレスの総数分にさらに１を加算した８以上の領域が必要である。図６に示した処理動作例は、特に、上書き処理中に読み出しが行われ、かつ書き込み処理と読み出し処理とが略同時に行われる場合であり、アドレス保管用メモリ３０の大きさは、８の領域を有する。なお、同様にして、上述の前段処理が行われる期間も、インタリーバメモリ１８上のデータ格納部分に対応しないインタリーブ読み出しアドレスの総数分に対応する。
【００３７】
また、テイルビット部分を除いたデータ系列のデータ長Ｎ'が、５０６、１０１８、２０４２、４０９０である場合も、Ｎ'が２５０と同様の処理により、同様のインタリーブが実現できる。
【００３８】
デインタリーブアドレス生成部２１は、インタリーブアドレス生成部２０と同様な構成とすることにより実現できる。具体的には、デインタリーブアドレス生成部２１は、インタリーブアドレス生成部２０の書き込み処理と読み出し処理とを逆にして、デインタリーブ書き込みアドレス生成部２６をインタリーブ読み出しアドレス生成部２４と同様の構成及び処理動作とすることが好ましい。
【００３９】
従って、本発明によれば、従来技術のように、インタリーブ読み出しアドレス、デインタリーブ書き込みアドレスの全てのアドレスを格納するメモリを持つ必要がなく、また、インタリーバメモリ１８上のデータ格納部分に対応しないインタリーブアドレスが算出されることによる補正又は再計算の必要もない。さらに、本発明によれば、インタリーブ読み出しアドレス生成部２４又はデインタリーブ書き込みアドレス生成部２６を、簡単な論理回路であって、かつ少ない回路規模で実現できる。
【００４０】
以下、本発明の別の実施例について説明する。本実施例は、上述の実施例と比べると、出力シンボル番号が入力されてからインタリーバメモリ１８上の全てのデータが読み出されるまでの遅延が少ないものである。なお、上述の実施例は、アドレス変換部を複数有する必要がなく、本実施例と比べると回路規模が小さいものである。
【００４１】
図７は、本発明におけるインタリーブ読み出しアドレス生成部２４の構成例を示すブロック図である。インタリーブ読み出しアドレス生成部２４は、シンボル番号補正部３２、アドレス変換部３３、アドレス変換部３４、アドレス判定部３５及びセレクタ３６を有する。シンボル番号補正部３２は、出力シンボル番号に対して補正値が加算された後の番号を、アドレス変換部３３に対して送る。さらに、シンボル番号補正部３２は、出力シンボル番号に補正値が加算された後の番号に対して固定値１を加算した補正番号を、アドレス変換部３４に対して送る。アドレス変換部３３及びアドレス変換部３４は、並列に構成される。アドレス変換部３３又はアドレス変換部３４は、上述のアドレス変換部２８と同様に、入力された番号に対して、文献１の規定に従ってインタリーブアドレスを計算し、生成する。アドレス判定部３５は、上述のアドレス判定部２９と同様に、アドレス変換部で生成されたインタリーブアドレスについて、インタリーバメモリ１８上のデータ格納部分に対応するか否かを判定する。アドレス判定部３５は、上述のアドレス判定部２９と一部異なり、アドレス変換部３３及びアドレス変換部３４という複数のアドレス変換部で生成されたインタリーブアドレスについて判定して、判定結果を判定信号という形でセレクタ３６に送る。アドレス判定部３５は、アドレス変換部３３からの出力がインタリーバメモリ１８上のデータ格納部分に対応しない事態が生じた回数を累積して補正値として保存しておく。アドレス判定部３５は、出力シンボル番号２３から出力シンボル番号が生成される度に、出力シンボル番号に対して補正値を加算する。セレクタ３６は、アドレス判定部３５の判定結果に従って、アドレス変換部３３又はアドレス変換部３４の出力を切り替える。具体的には、アドレス判定部３５又はセレクタ３６は、以下のように動作する。セレクタ３６は、アドレス変換部３３及びアドレス変換部３４によって出力されたインタリーブアドレスを受け、優先的にアドレス変換部３３からの出力をインタリーブ読み出しアドレスとして出力する。しかし、アドレス変換部３３からの出力がインタリーバメモリ１８上のデータ格納部分に対応しないインタリーブアドレスであり、そのことがアドレス判定部３５によって知らされた場合、セレクタ３６は、アドレス変換部３３からの出力に代えて、アドレス変換部３４からの出力をインタリーブ読み出しアドレスとして出力する。以後のインタリーブ読み出しアドレスの出力においても、セレクタ３６は、優先的に、アドレス変換部３３からの出力をインタリーブ読み出しアドレスとして出力する。アドレス変換部は優先度を有しており、加算される固定値が小さいアドレス変換部ほど、より優先度が高いものとする。したがって、アドレス変換部３４よりアドレス変換部３３の方がより優先度が高いため、アドレス変換部３３及びアドレス変換部３４によって出力されたインタリーブアドレスが、ともにインタリーバメモリ１８上のデータ格納部分に対応するインタリーブアドレスである場合、アドレス変換部３３によって出力されたインタリーブアドレスを、優先的に出力する。
【００４２】
以下、図８及び図９を用いて、データ系列のデータ長Ｎが２５６である場合を例に、インタリーブアドレス生成の処理動作を説明する。テイルビット部分を除いたデータ系列のデータ長Ｎ’は、上述のとおり、２５０である。図８は、本発明におけるインタリーバ入力系列、インタリーブアドレス、又はインタリーバ出力系列の関係を示す図である。図９は、本発明におけるインタリーブ読み出しアドレス生成部２４の一連の処理動作を示す図である。
【００４３】
図８において、インタリーバ入力系列（５０１）、入力シンボル番号（５０２）及びインタリーブ書き込みアドレス（５０３）は、図５と同様である。出力シンボル番号（９０１）は、上述の出力シンボル番号（５０４）と同様の方法で生成されており、例えば、０、１、２、・・・２４９とする。シンボル番号補正部３２は、出力シンボル番号（５０４）に対して補正値が加算された後の番号をアドレス変換部３３に対して送るとともに、出力シンボル番号（５０４）に補正値が加算された後の番号に対して固定値１を加算した補正番号を、アドレス変換部３４に対して送る。例えば、アドレス変換部３３の入力（８０１）は、０、１、２、・・・である場合、アドレス変換部３４の入力（８０３）は、１、２、３、・・・である。アドレス変換部３３は、アドレス変換部３３の入力（８０１）の各々に対応するインタリーブアドレス（８０２）を生成し、出力する。例えば、アドレス変換部３３は、０、１、２、・・・という入力（８０１）を受けて、１、１２９、６７、・・・というインタリーブアドレス（８０２）を生成し、出力する。アドレス変換部３４は、アドレス変換部３４の入力（８０３）の各々に対応するインタリーブアドレス（８０４）を生成し、出力する。例えば、アドレス変換部３４は、１、２、３、・・・という入力（８０３）を受けて、１２９、６７、１９７．・・・というインタリーブアドレス（８０４）を生成し、出力する。
【００４４】
アドレス判定部３５は、アドレス変換部３３及びアドレス変換部３４で生成されたインタリーブアドレスについて、インタリーバメモリ１８上のデータ格納部分に対応するか否かを判定する。例えば、１、１２９、６７というアドレス変換部３３の出力（８０２）、及び１２９、６７、１９７というアドレス変換部３４の出力（８０４）はいずれも０〜２４９の範囲内に該当していることより、アドレス判定部３５は、インタリーバメモリ１８上のデータ格納部分に対応すると判定（９０３）する。アドレス判定部３５は、アドレス変換部３３及びアドレス変換部３４の出力の度に、インタリーバメモリ１８上のデータ格納部分に対応することを判定し、判定結果（９０３）をセレクタ３６に対して送る。図９においては、アドレス変換部３３からの出力（８０２）がインタリーバメモリ１８上のデータ格納部分に対応するため、アドレス判定部３５の表示は、ＯＫとしている。セレクタ３６は、インタリーバメモリ１８上のデータ格納部分に対応することを示す判定結果（９０３）に応じて、アドレス変換部３３からの出力（８０２）を、優先的に選択（９０４）する。図９においては、アドレス変換部３３からの出力（８０２）が選択されているため、セレクタ３６の表示は、０としている。この場合、セレクタ３６は、アドレス変換部３３からの出力（８０２）をインタリーブ読み出しアドレス（８０５）として出力する。例えば、アドレス変換部３３からの出力（８０２）が１、１２９、６７である場合、インタリーブ読み出しアドレス（８０５）の各々も、１、１２９、６７である。
【００４５】
例えば、出力シンボル番号（９０１）が３１の場合、アドレス変換部３３からの出力（８０２）は２５１とし、アドレス変換部３４からの出力（８０４）は２とする。このとき、２５１というアドレス変換部３３の出力（８０２）は０〜２４９の範囲内に該当していないことより、アドレス判定部３５は、アドレス変換部３３の出力（８０２）について、インタリーバメモリ１８上のデータ格納部分に対応しないと判定（９０３）する。アドレス判定部３５は、アドレス変換部３３からの出力（８０２）がインタリーバメモリ１８上のデータ格納部分に対応しないという判定結果（９０３）を、セレクタ３６に送る。図９においては、アドレス変換部３３からの出力（８０２）がインタリーバメモリ１８上のデータ格納部分に対応しないため、アドレス判定部３５の表示は、ＮＧとしている。セレクタ３６は、アドレス判定部３５の判定結果（９０３）に応じて、アドレス変換部３３からの出力（８０２）に代えて、アドレス変換部３４からの出力（８０４）をインタリーブ読み出しアドレス（８０５）として出力する。図９においては、アドレス変換部３４からの出力（８０４）が選択されているため、セレクタ３６の表示は、１としている。そして、インタリーブ読み出しアドレス（８０５）は、例えば、アドレス変換部３４からの出力（８０４）としての２となる。
【００４６】
この例において、アドレス変換部３４から出力（８０４）されたインタリーブ読み出しアドレス（８０５）は、直後の出力シンボル番号（９０１）に対応するアドレス変換部３３からの出力（８０２）になる。例えば、出力シンボル番号（９０１）が３１の場合に、アドレス変換部３４から出力されるインタリーブアドレス（８０４）は２である。これは、３１の直後の３２という出力シンボル番号（９０１）に対して、アドレス変換部３３から出力されるインタリーブアドレス（８０２）の２と同じである。したがって、アドレス判定部３５は、アドレス変換部３３からの出力（８０２）がインタリーバメモリ１８上のデータ格納部分に対応しない場合、直後の出力シンボル番号（９０１）に対して補正値（９０２）としての１を加算しなくてはならない。例えば、３１の直後の出力シンボル番号（９０１）である３２に対して補正値（９０２）としての１が加算されて、補正後の番号である３３が、シンボル番号補正部３２へ入力されることが好ましい。
【００４７】
以上より、補正値（９０２）は、初期値として０が与えられており、出力シンボル番号（９０１）に対して常に加算されることが好ましい。補正値（９０２）は、アドレス変換部３３からの出力（８０２）がインタリーバメモリ１８上のデータ格納部分に対応しない事態が生ずる度に、１が加算される。すなわち、補正値は、アドレス変換部３３からの出力（８０２）がインタリーバメモリ１８上のデータ格納部分に対応しない事態が生じた回数の累積値である。出力シンボル番号（９０１）が常に補正値（９０２）によって補正されるため、インタリーブ読み出しアドレス生成部２４は、同じインタリーブ読み出しアドレス（８０５）を複数回生成するということは生じない。なお、アドレス判定部３５は、アドレス変換部３３からの出力（８０２）がインタリーバメモリ１８上のデータ格納部分に対応しない事態が生じる度に、補正値（９０２）に対して１を加算する。
【００４８】
結果的に、例えば、１、１２９、６７、…２４８というインタリーブ読み出しアドレス（８０５）の各々に対応して、Ｄ１、Ｄ１２９、Ｄ６７、…Ｄ２４８というインタリーバ出力系列（８０６）が読み出される。
【００４９】
本実施例によっても、インタリーブアドレス生成部２０は、必ず、インタリーバメモリ１８上のデータ格納部分に対応するインタリーブ読み出しアドレスを出力することができる。
【００５０】
なお、本実施例は、アドレス変換部３３及びアドレス変換部３４という２つのアドレス変換部に限定されるものでなく、より多くのアドレス変換部を並列に構成するものも好ましい。この場合、アドレス変換部の数は、インタリーバメモリ１８上のデータ格納部分に対応しないインタリーブアドレスが連続して生成され得る最大数に依存する。図１０は、本発明におけるインタリーブ読み出しアドレス生成部２４の構成例を示すブロック図であり、図７のアドレス変換部の数を増やした実施例である。図１０において、アドレス変換部は（ｎ＋１）個存在し、インタリーバメモリ１８上のデータ格納部分に対応しないインタリーブアドレスを連続ｎ回生成され得る場合に対応できる。シンボル番号補正部３７、アドレス変換部３８、アドレス判定部３９、セレクタ４０は、それぞれシンボル番号補正部３２、アドレス変換部３３、アドレス判定部３５、セレクタ３６と同様の処理を行う。アドレス変換部３８を上から０段、１段、２段、・・・ｎ段目とした場合、ｎ段目のアドレス変換部３８に入力される番号は、出力シンボル番号に対して補正値が加算された後の番号に対して固定値ｎが加算された補正番号となる。アドレス変換部毎の優先度としては、加算される固定値が小さいアドレス変換部ほど、より優先度が高いものとする。この場合、補正値は、セレクタ４０によってインタリーブ読み出しアドレスとして選択されたインタリーブアドレスを出力したアドレス変換部３８の段数であるｎの累積値となる。
【００５１】
本発明の別の実施例について説明する。本実施例は、アドレス変換部及びアドレス判定部の他に読み出しアドレス制御部を有するのみであり、上述の実施例と比べると回路規模が最も小さいものである。なお、上述の実施例は、インタリーバメモリからのデータ系列の読み出しを休止するようなことはなく、本実施例と比べると周辺回路への影響が生じないものである。
【００５２】
図１１は、本発明におけるインタリーブ読み出しアドレスを生成する場合のシステム構成例を示すブロック図である。図１１は、インタリーバメモリ１８、入力シンボル番号生成部２２、出力シンボル番号生成部２３、アドレス変換部４１、アドレス判定部４２及び読み出しアドレス制御部５４を有する。インタリーバメモリ１８、入力シンボル番号生成部２２及び出力シンボル番号生成部２３は、上述の実施例で述べたものと同様である。アドレス変換部４１は、上述のアドレス変換部２８と同様に、出力シンボル番号に対して、文献１の規定に従ってインタリーブアドレスを計算し、生成する。アドレス判定部４２は、上述のアドレス判定部２９と同様に、アドレス変換部で生成されたインタリーブアドレスについて、インタリーバメモリ１８上のデータ格納部分に対応するか否かを判定する。アドレス判定部４２は、上述のアドレス判定部２９と一部異なり、判定結果を判定信号という形で読み出しアドレス制御部５４に対して送る。読み出しアドレス制御部５４は、インタリーバメモリ１８からインタリーブ読み出しアドレスを読み出す際に、読み出し元アドレスの決定、生成等を制御する。読み出しアドレス制御部５４は、アドレス判定部４２の判定結果に応じて、インタリーブ読み出しアドレスの生成を休止し、直前に出力されたインタリーブ読み出しアドレスと同じインタリーブ読み出しアドレスをもう一度出力する。
【００５３】
以下、図１２及び図１３を用いて、データ系列のデータ長Ｎが２５６である場合を例に、インタリーブアドレス生成の処理動作を説明する。テイルビット部分を除いたデータ系列のデータ長Ｎ’は、上述のとおり、２５０である。図１２は、本発明におけるインタリーバ入力系列、インタリーブアドレス又はインタリーバ出力系列の関係を示す図である。図１３は、本発明におけるインタリーブアドレス生成の一連の処理動作を示す図である。
【００５４】
図１２において、インタリーバ入力系列（５０１）、入力シンボル番号（５０２）、インタリーブ書き込みアドレス（５０３）及び出力シンボル番号（５０４）は、図５と同様である。出力シンボル番号（５０４）は、上述の方法で生成されており、例えば、０、１、２、・・・２５５とする。アドレス変換部４１は、上述のアドレス変換部２８と同様に、入力された出力シンボル番号（５０４）の各々に対応するインタリーブアドレス（１３０１）を生成し、出力する。例えば、アドレス変換部４１は、０、１、２、・・・２５５という入力（５０４）を受けて、１、１２９、６７、・・・２４８というインタリーブアドレス（１３０１）を生成し、出力する。アドレス判定部４２は、上述のアドレス判定部２９と同様に、アドレス変換部４１で生成されたインタリーブアドレス（１３０１）について、インタリーバメモリ１８上のデータ格納部分に対応するか否かを判定する。上述の実施例と同様に、例えば、１、１２９、６７というアドレス変換部４１からの出力（１３０１）の各々について、アドレス判定部４１は、インタリーバメモリ１８上のデータ格納部分に対応すると判定する（１３０２）。この場合、図１３において、アドレス判定部４２の表示は、ＯＫとしている。また、上述の実施例と同様に、例えば、２５１、２５４、２５３というアドレス変換部４１からの出力（１３０１）の各々について、アドレス判定部４２は、インタリーバメモリ１８上のデータ格納部分に対応しないと判定する（１３０２）。この場合、図１３において、アドレス判定部４２の表示は、ＮＧとしている。アドレス判定部４２は、判定結果（１３０２）を読み出しアドレス制御部５４に送る。
【００５５】
読み出しアドレス制御部５４は、判定結果（１３０２）がインタリーバメモリ１８上のデータ格納部分に対応することを示す場合、アドレス変換部４１からの出力（１３０１）をインタリーブ読み出しアドレス（１２０１）として生成し、出力する。例えば、読み出しアドレス制御部５４は、１、１２９、６７という入力（１３０１）を受けて、それぞれ１、１２９、６７というインタリーブ読み出しアドレス（１２０１）を生成し、出力する。読み出しアドレス制御部５４は、判定結果（１３０２）がインタリーバメモリ１８上のデータ格納部分に対応しないことを示す場合、アドレス変換部４１からの出力（１３０１）をインタリーブ読み出しアドレス（１２０１）として生成することなく、その代わりに、直前に出力されたインタリーブ読み出しアドレス（１２０１）と同じインタリーブ読み出しアドレス（１２０１）をもう一度出力する。例えば、読み出しアドレス制御部５４は、２５１という入力（１３０１）を受けた場合、２５１をインタリーブ読み出しアドレス（１２０１）として生成することなく、１２５という直前に出力されたインタリーブ読み出しアドレス（１２０１）を生成し、出力する。同様に、例えば、読み出しアドレス制御部５４は、２５４、２５３という入力（１３０１）を受けた場合、それぞれ１２２、１２３という直前に出力されたインタリーブ読み出しアドレス（１２０１）と同じインタリーブ読み出しアドレス（１２０１）をもう一度出力する。なお、本発明はこの場合に限定されるものでなく、読み出しアドレス制御部５４は、判定結果（１３０２）がインタリーバメモリ１８上のデータ格納部分に対応しないことを示す場合、アドレス変換部４１からの出力（１３０１）をインタリーブ読み出しアドレス（１２０１）として生成することなく、かつ何れのインタリーブ読み出しアドレス（１２０１）をも出力しないものであっても良い。
【００５６】
直前に出力されたインタリーブ読み出しアドレス（１２０１）と同じインタリーブ読み出しアドレス（１２０１）がもう一度出力された場合、又は何れのインタリーブ読み出しアドレス（１２０１）をも出力されない場合、インタリーバメモリ１８は、何れのデータも読み出されない。したがって、この場合、インタリーバメモリ１８の周辺回路においても、一時的に処理動作を停止させることが好ましい。周辺回路の処理動作を一時的に停止させるための構成例を、図１４に示す。図１４において、インタリーバメモリ１８、入力シンボル番号生成部２２、出力シンボル番号生成部２３、アドレス変換部４１及び読み出しアドレス制御部５４は、図１１のそれらと同様の処理動作をする。アドレス判定部４２は、図１１のそれと同様の処理動作に加えて、周辺回路４３に対しても、判定結果（１３０２）を判定信号という形で送る。判定結果（１３０２）がインタリーバメモリ１８上のデータ格納部分に対応しないことを示す場合、アドレス判定部４２は、読み出しアドレス制御部５４及び周辺回路４３に判定結果を送ることにより、インタリーバメモリ１８からの読み出し処理及び周辺回路４３の処理を休止させる。この場合、周辺回路４３に含まれる周辺回路１、２、３、・・・ｎは、各々時間をずらして休止させていくことが好ましい。インタリーバメモリ１８からの読み出し処理を休止させたインタリーブ読み出しアドレス（１２０１）に対応する時間間隔だけ、周辺回路１、２、３、・・・ｎの各々を順番に休止させていくことにより、周辺回路４３へ生じる影響を防止することができるからである。周辺回路１、２、３、・・・ｎの各々を順番に休止させるには、アドレス判定部４２は、周辺回路１、２、３、・・・ｎの各々毎に判定結果（１３０２）を送るタイミングをずらすことが好ましい。また別の方法として、アドレス判定部４２は、周辺回路（１３０２）の処理を休止させるタイミングを計算して、計算結果を周辺回路１、２、３、・・・ｎの各々に通知する。そして、周辺回路１、２、３、・・・ｎの各々は、通知された計算結果に応じて処理を休止させることも好ましい。なお、ここでいう周辺回路４３は、インタリーバメモリ１８から読み出されたデータ系列について何らかの処理を行う電子機器である。
【００５７】
結果的に、例えば、１、１２９、６７、…２４８というインタリーブ読み出しアドレス（１２０１）の各々に対応して、Ｄ１、Ｄ１２９、Ｄ６７、…Ｄ２４８というインタリーバ出力系列（１２０２）が読み出される。
【００５８】
図２に示すインタリーブ読み出しアドレス生成部２４とデインタリーブ書き込みアドレス生成部２６は、１つのターボ復号器の中では同一回路構成であるため共用化が可能である。図１５は本発明におけるターボ復号器の別の構成例を示すブロック図であり、図２のインタリーブ読み出しアドレス生成部２４とデインタリーブ書き込みアドレス生成部２６を共用化した構成である。入力シンボル番号生成部４４では、インタリーバメモリ４５に対するインタリーブ書き込みアドレスを生成する。出力シンボル番号生成部４６は出力シンボル番号を出力し、アドレス生成部４７では出力シンボル番号をもとに、インタリーバメモリ４５に対するインタリーブ読み出しアドレスを生成する。一方、入力シンボル番号生成部５０は入力シンボル番号を出力し、アドレス生成部４７は入力シンボル番号をもとに、デインタリーバメモリ４９に対するデインタリーブ書き込みアドレスを生成する。また、出力シンボル番号生成部４８は、デインタリーバメモリ４９に対するデインタリーブ読み出しアドレスを生成する。
【００５９】
本発明の実施例で示した構成は、前述の実施の形態のみに限定されるものではなく、種々付加変更することが可能である。例えば、畳み込み符号器の内部構成では、拘束長Ｋ＝５、符号化率Ｒ＝１／３の場合、テイルビットは８ビットとなる。この場合、アドレス判定部に、データ系列のデータ長Ｎを設定し、メモリ上にデータが存在しないアドレスの判定を行い、メモリ上に存在しないアドレスの時に処理をしないようにする。これにより、ランダム性を維持しつつメモリ上にデータが存在する範囲のみで処理を行うことができる。
【００６０】
通信システムにおいて、ターボ符号器とターボ復号器の処理内容は、畳み込み符号器の拘束長Ｋ、符号化率Ｒなど予め定めたパラメータで決定される。またターボ復号器のインタリーバ、ターボ符号器のインタリーバの処理すべき内容は同一である。すなわち、上述した本発明のターボ復号器のインタリーバを用いればターボ符号器のインタリーバを実現できる。図１６は本発明におけるターボ符号器１４の構成例を示すブロック図である。ターボ符号器１４はデータ系列Ｘｓを畳み込み符号化する畳み込み符号器５１と、インタリーブされたデータ系列Ｙｓを畳み込み符号化する畳み込み符号器５３と、インタリーバメモリ５２とを備え、更に、インタリーバメモリ５２に対して書き込み/読み出しアドレスの管理を行うインタリーブアドレス生成部２０を備える。インタリーバメモリ５２に対する書き込みアドレスを生成する入力シンボル番号生成部２２は、外部より供給される入力シンボルクロックを受け、このクロックに従ってシーケンシャルな番号を生成し、入力系列をインタリーバメモリ５２に書き込むためのインタリーブ書き込みアドレスを生成する。内蔵のカウンタが生成するシンボル番号を出力する出力シンボル番号生成部２３は、入力シンボル番号生成部２２に供給される入力シンボルクロックと同様の、外部からの出力シンボルクロックの供給を受け、このクロックをカウンタでカウントし、カウント値に従ってシーケンシャルな番号（出力シンボル番号）を生成する。本発明の図４、図７又は図１０の構成例におけるインタリーブアドレス生成部２０は、出力シンボル番号に対して、文献１の規定で計算されたインタリーバメモリ１８上のデータ格納部分に対応するランダムなインタリーブアドレスを生成する。図１１又は図１４の構成例では、文献１の規定で計算されたメモリ上にデータが存在する範囲のランダムなアドレスを生成しているときのみ処理を行う。以下の構成を備えているので、本発明のターボ復号器のインタリーバを用いればターボ符号器のインタリーバを実現できる。
【００６１】
【発明の効果】
以上のように、本発明によれば、インタリーブ読み出しアドレス生成部或いはデインタリーブ書き込みアドレス生成部を少ない回路規模で実現できる。また、インタリーブ読み出しアドレス生成部或いはデインタリーブ書き込みアドレス生成部を共用化することで更に小さい回路規模で実現できるとともに、消費電力を低減できる。更に、図１に示すようなターボ符号を用いた無線通信を行う際にはアドレス生成の再計算を行う必要がないので、高速通信が可能となる。
【図面の簡単な説明】
【図１】本発明におけるターボ復号器、符号器を備えた無線基地局を含む無線通信システム全体の構成例を示すブロック図である。
【図２】本発明におけるターボ復号器１３の構成例を示すブロック図である。
【図３】文献１の規定に従って生成されたメモリ上にデータが存在しないアドレスを示した説明図である。
【図４】本発明におけるインタリーブ読み出しアドレス生成部２４の構成例を示すブロック図である。
【図５】本発明におけるインタリーバ入力系列、インタリーブアドレス又はインタリーバ出力系列の関係を示す図である。
【図６】本発明におけるインタリーブ読み出しアドレス生成部２４の一連の処理動作を示す図である。
【図７】本発明におけるインタリーブ読み出しアドレス生成部２４の構成例を示すブロック図である。
【図８】本発明におけるインタリーバ入力系列、インタリーブアドレス、又はインタリーバ出力系列の関係を示す図である。
【図９】本発明におけるインタリーブ読み出しアドレス生成部２４の一連の処理動作を示す図である。
【図１０】本発明におけるインタリーブ読み出しアドレス生成部２４の構成例を示すブロック図である。
【図１１】本発明におけるインタリーブ読み出しアドレスを生成する場合のシステム構成例を示すブロック図である。
【図１２】本発明におけるインタリーバ入力系列、インタリーブアドレス又はインタリーバ出力系列の関係を示す図である。
【図１３】本発明におけるインタリーブアドレス生成の一連の処理動作を示す図である。
【図１４】本発明におけるインタリーバメモリ１８の周辺回路の処理動作を一時的に停止させるための構成例を示すブロック図である。
【図１５】本発明におけるターボ復号器の別の構成例を示すブロック図である。
【図１６】本発明におけるターボ符号器１４の構成例を示すブロック図である。
【符号の説明】
１００・・・無線基地局
１・・・無線端末
２・・・無線端末
６・・・管理装置
７・・・アンテナ
８・・・ＲＦ部
９・・・ベースバンド部
１０・・・通信インターフェース
１１・・・制御部（ＣＴＲＬ）
１２・・・受信復調部
１３・・・ターボ復号器
１４・・・ターボ符号器
１５・・・送信変調部
１６・・・誤り訂正復号部
１７・・・誤り訂正復号部
１８・・・インタリーバメモリ
１９・・・デインタリーバメモリ
２０・・・インタリーブアドレス生成部
２１・・・デインタリーブアドレス生成部
２２・・・入力シンボル番号生成部
２３・・・出力シンボル番号生成部
２４・・・インタリーブ読み出しアドレス生成部
２６・・・デインタリーブ書き込みアドレス生成部
２８・・・アドレス変換部
２９・・・アドレス判定部
３０・・・アドレス保管用メモリ
３１・・・書き込み／読み出しアドレス制御部
５１・・・畳み込み符号器
３２・・・シンボル番号補正部
３６・・・セレクタ
４３・・・周辺回路
４７・・・アドレス生成部
５４・・・読み出しアドレス制御部
Claims (14)
- 入力されるデータ系列に対して誤り訂正復号を行う誤り訂正復号部と、
前記誤り訂正復号部によって誤り訂正復号化されたデータ系列が書き込まれる第１のメモリと、
前記誤り訂正復号化されたデータ系列を前記第１のメモリに対して書き込むに際して、書き込みアドレスを供給し、かつ、前記第１のメモリに書き込まれるデータ系列を前記第１のメモリからランダムに読み出すに際して、ランダムな読み出しアドレスを供給するアドレス生成部とを有することを特徴とするターボ復号器であって、
前記アドレス生成部は、所定の規則に従った値を前記ランダムな読み出しアドレスへ変換するものであり、前記ランダムな読み出しアドレスが前記第１のメモリのデータ格納部分に対応するものであるか否かを判定するものであって、
前記所定の規則に従った値を前記ランダムな読み出しアドレスへ変換するアドレス変換部と、前記アドレス変換部で変換されたランダムな読み出しアドレスを格納する第２のメモリと、前記変換されたランダムな読み出しアドレスを前記第２のメモリに対して書き込むことを制御し、又は前記第２のメモリからランダムな読み出しアドレスを読み出すことを制御するアドレス制御部とを有するものであり、
前記アドレス制御部は、前記判定の結果、前記ランダムな読み出しアドレスが前記第１のメモリのデータ格納部分に対応するものでない場合、前記ランダムな読み出しアドレスの直後に前記変換されたランダムな読み出しアドレスによって、既に前記第２のメモリに書き込まれている前記ランダムな読み出しアドレスを上書きするものであることを特徴とするターボ復号器。 - 請求項１記載のターボ復号器において、
前記アドレス制御部は、前記第２のメモリに対して書き込みを開始した後の所定の期間、前記第２のメモリからランダムな読み出しアドレスを読み出すことを休止し、前記所定の期間が経過した後、前記第２のメモリからランダムな読み出しアドレスの読み出しを開始するものであり、
前記所定の期間は、前記第１のメモリのデータ格納部分に対応するものでないランダムな読み出しアドレスの総数に応じたものであることを特徴とするターボ復号器。 - 入力されるデータ系列に対して誤り訂正復号を行う誤り訂正復号部と、
前記誤り訂正復号部によって誤り訂正復号化されたデータ系列が書き込まれる第１のメモリと、
前記誤り訂正復号化されたデータ系列を前記第１のメモリに対して書き込むに際して、書き込みアドレスを供給し、かつ、前記第１のメモリに書き込まれるデータ系列を前記第１のメモリからランダムに読み出すに際して、ランダムな読み出しアドレスを供給するアドレス生成部とを有することを特徴とするターボ復号器であって、
前記アドレス生成部は、所定の規則に従った値を前記ランダムな読み出しアドレスへ変換するものであり、前記ランダムな読み出しアドレスが前記第１のメモリのデータ格納部分に対応するものであるか否かを判定するものであって、
前記所定の規則に従った値を前記ランダムな読み出しアドレスへ変換する複数のアドレス変換部と、前記複数のアドレス変換部の各々に対して、相互に異なる前記所定の規則に従った値を入力させる補正部と、前記複数のアドレス変換部の各々によって変換されるランダムな読み出しアドレスに対して、前記第１のメモリのデータ格納部分に対応するものであるか否かを判定するアドレス判定部と、前記アドレス判定部の判定結果に従って、前記複数のアドレス変換部の各々によって変換されるランダムな読み出しアドレスのうち、いずれか１つのランダムな読み出しアドレスを選択するアドレス選択部とを有するものであり、
前記アドレス選択部によって選択されたランダムな読み出しアドレスを用いて、前記第１のメモリに書き込まれるデータ系列をランダムに読み出すことを特徴とするターボ復号器。 - 請求項３記載のターボ復号器において、
前記複数のアドレス変換部の各々には優先度があり、
前記アドレス選択部は、前記第１のメモリのデータ格納部分に対応するものであると前記アドレス判定部によって判定されたランダムな読み出しアドレスのうち、より前記優先度の高いアドレス変換部によって変換されたランダムな読み出しアドレスを選択するものであり、
前記アドレス判定部は、前記選択されたランダムな読み出しアドレスを変換したアドレス変換部の優先度に応じて、前記補正部に入力させる値を補正するものであり、
前記補正部は、前記補正された値に対して相互に異なる複数の固有値を加算した値を、前記所定の規則に従った値として、前記複数のアドレス変換部の各々に対して入力させるものであることを特徴とするターボ復号器。 - 入力されるデータ系列に対して誤り訂正復号を行う誤り訂正復号部と、
前記誤り訂正復号部によって誤り訂正復号化されたデータ系列が書き込まれる第１のメモリと、
前記誤り訂正復号化されたデータ系列を前記第１のメモリに対して書き込むに際して、書き込みアドレスを供給し、かつ、前記第１のメモリに書き込まれるデータ系列を前記第１のメモリからランダムに読み出すに際して、ランダムな読み出しアドレスを供給するアドレス生成部とを有することを特徴とするターボ復号器であって、
前記アドレス生成部は、所定の規則に従った値を前記ランダムな読み出しアドレスへ変換するものであり、前記ランダムな読み出しアドレスが前記第１のメモリのデータ格納部分に対応するものであるか否かを判定するものであって、
前記所定の規則に従った値を前記ランダムな読み出しアドレスへ変換するアドレス変換部と、前記アドレス変換部によって変換される前記ランダムな読み出しアドレスに対して、前記第１のメモリのデータ格納部分に対応するものであるか否かを判定するアドレス判定部と、前記アドレス判定部の判定結果に従って、前記第１のメモリに書き込まれるデータ系列の読み出しを一時的に休止させるように制御し、かつ、前記第１のメモリの周辺回路の処理をも一時的に休止させるように制御するアドレス制御部とを有するものであることを特徴とするターボ復号器。 - 請求項５記載のターボ復号器において、
前記アドレス制御部は、前記判定の結果、前記ランダムな読み出しアドレスが前記第１のメモリのデータ格納部分に対応するものである場合、前記ランダムな読み出しアドレスを用いて、前記第１のメモリに書き込まれるデータ系列を読み出すように制御するものであり、前記ランダムな読み出しアドレスが前記第１のメモリのデータ格納部分に対応するものでない場合、前記ランダムな読み出しアドレスの出力を休止し、前記ランダムな読み出しアドレスの直前に出力されたランダムな読み出しアドレスを用いて、前記第１のメモリに書き込まれるデータ系列をランダムに読み出すように制御するものであることを特徴とするターボ復号器。 - 請求項１乃至６記載のターボ復号器において、
前記ランダムな読み出しアドレスが前記第１のメモリのデータ格納部分に対応するものであるか否かの判定は、前記ランダムな読み出しアドレスが前記誤り訂正復号化されたデータ系列の情報ビット数からテイルビットを除いたビット数を超えるか否かを判定するものであることを特徴とするターボ復号器。 - アンテナと、前記アンテナに接続される無線周波数処理部と、前記無線周波数処理部に 接続されるベースバンド部と、前記ベースバンド部と通信網とのインタフェースを行う通信インタフェースとを備えた無線基地局において、
前記ベースバンド部は、符号化されたデータを復号するターボ復号器を備え、
前記ターボ復号器は、
前記無線周波数処理部を介して入力されるデータ系列に対して誤り訂正復号を行う誤り訂正復号部と、
前記誤り訂正復号部によって誤り訂正復号化されたデータ系列が書き込まれる第１のメモリと、
前記誤り訂正復号化されたデータ系列を前記第１のメモリに対して書き込むに際して、書き込みアドレスを供給し、かつ、前記第１のメモリに書き込まれるデータ系列を前記第１のメモリからランダムに読み出すに際して、ランダムな読み出しアドレスを供給するアドレス生成部とを有するものであり、
前記アドレス生成部は、所定の規則に従った値を前記ランダムな読み出しアドレスへ変換するものであり、前記ランダムな読み出しアドレスが前記第１のメモリのデータ格納部分に対応するものであるか否かを判定するものであって、
前記所定の規則に従った値を前記ランダムな読み出しアドレスへ変換するアドレス変換部と、前記アドレス変換部で変換されたランダムな読み出しアドレスを格納する第２のメモリと、前記変換されたランダムな読み出しアドレスを前記第２のメモリに対して書き込むことを制御し、又は前記第２のメモリからランダムな読み出しアドレスを読み出すことを制御するアドレス制御部とを有するものであり、
前記アドレス制御部は、前記判定の結果、前記ランダムな読み出しアドレスが前記第１のメモリのデータ格納部分に対応するものでない場合、前記ランダムな読み出しアドレスの直後に前記変換されたランダムな読み出しアドレスによって、
既に前記第２のメモリに書き込まれている前記ランダムな読み出しアドレスを上書きするものであることを特徴とする無線基地局。 - アンテナと、前記アンテナに接続される無線周波数処理部と、前記無線周波数処理部に接続されるベースバンド部と、前記ベースバンド部と通信網とのインタフェースを行う通信インタフェースとを備えた無線基地局において、
前記ベースバンド部は、符号化されたデータを復号するターボ復号器を備え、
前記ターボ復号器は、
前記無線周波数処理部を介して入力されるデータ系列に対して誤り訂正復号を行う誤り訂正復号部と、
前記誤り訂正復号部によって誤り訂正復号化されたデータ系列が書き込まれる第１のメモリと、
前記誤り訂正復号化されたデータ系列を前記第１のメモリに対して書き込むに際して、書き込みアドレスを供給し、かつ、前記第１のメモリに書き込まれるデータ系列を前記第１のメモリからランダムに読み出すに際して、ランダムな読み出しアドレスを供給するアドレス生成部とを有するものであり、
前記アドレス生成部は、所定の規則に従った値を前記ランダムな読み出しアドレスへ変換するものであり、前記ランダムな読み出しアドレスが前記第１のメモリのデータ格納部分に対応するものであるか否かを判定するものであって、
前記所定の規則に従った値を前記ランダムな読み出しアドレスへ変換する複数のアドレス変換部と、前記複数のアドレス変換部の各々に対して、相互に異なる前記所定の規則に従った値を入力させる補正部と、前記複数のアドレス変換部の各々によって変換されるランダムな読み出しアドレスに対して、前記第１のメモリのデータ格納部分に対応するものであるか否かを判定するアドレス判定部と、前記アドレス判定部の判定結果に従って、前記複数のアドレス変換部の各々によって変換されるランダムな読み出しアドレスのうち、いずれか１つのランダムな読み出しアドレスを選択するアドレス選択部とを有するものであり、
前記アドレス選択部によって選択されたランダムな読み出しアドレスを用いて、前記第１のメモリに書き込まれるデータ系列をランダムに読み出すことを特徴と
する無線基地局。 - アンテナと、前記アンテナに接続される無線周波数処理部と、前記無線周波数処理部に接続されるベースバンド部と、前記ベースバンド部と通信網とのインタフェースを行う通信インタフェースとを備えた無線基地局において、
前記ベースバンド部は、符号化されたデータを復号するターボ復号器を備え、
前記ターボ復号器は、
前記無線周波数処理部を介して入力されるデータ系列に対して誤り訂正復号を行う誤り訂正復号部と、
前記誤り訂正復号部によって誤り訂正復号化されたデータ系列が書き込まれる第１のメモリと、
前記誤り訂正復号化されたデータ系列を前記第１のメモリに対して書き込むに際して、書き込みアドレスを供給し、かつ、前記第１のメモリに書き込まれるデータ系列を前記第１のメモリからランダムに読み出すに際して、ランダムな読み出しアドレスを供給するアドレス生成部とを有するものであり、
前記アドレス生成部は、所定の規則に従った値を前記ランダムな読み出しアドレスへ変換するものであり、前記ランダムな読み出しアドレスが前記第１のメモリのデータ格納部分に対応するものであるか否かを判定するものであって、
前記所定の規則に従った値を前記ランダムな読み出しアドレスへ変換するアドレス変換部と、前記アドレス変換部によって変換される前記ランダムな読み出しアドレスに対して、前記第１のメモリのデータ格納部分に対応するものであるか否かを判定するアドレス判定部と、前記アドレス判定部の判定結果に従って、前記第１のメモリに書き込まれるデータ系列の読み出しを一時的に休止させるように制御し、かつ、前記第１のメモリの周辺回路の処理をも一時的に休止させるように制御するアドレス制御部とを有するものであることを特徴とする無線基地局。 - 請求項８乃至１０記載の無線基地局において、
前記ランダムな読み出しアドレスが前記第１のメモリのデータ格納部分に対応するものであるか否かの判定は、前記ランダムな読み出しアドレスが前記誤り訂正復号化されたデータ系列の情報ビット数からテイルビットを除いたビット数を超えるか否かを判定するものであることを特徴とする無線基地局。 - 送信データが書き込まれる第１のメモリと、
前記送信データを前記第１のメモリに対して書き込むに際して、書き込みアドレスを供給し、かつ、前記第１のメモリに書き込まれる前記送信データを前記第１のメモリからランダムに読み出すに際して、ランダムな読み出しアドレスを供給するアドレス生成部と、
前記アドレス生成部によって前記第１のメモリからランダムに読み出される送信データに対して、畳み込み符号化を行う畳み込み符号部とを有するものであり、前記アドレス生成部は、所定の規則に従った値を前記ランダムな読み出しアドレスへ変換するものであり、前記ランダムな読み出しアドレスが前記第１のメモリのデータ格納部分に対応するものであるか否かを判定するものであることを特徴とするターボ符号器であって、
前記アドレス生成部は、
前記所定の規則に従った値を前記ランダムな読み出しアドレスへ変換するアドレス変換部と、
前記アドレス変換部で変換されたランダムな読み出しアドレスを格納する第２のメモリと、
前記変換されたランダムな読み出しアドレスを前記第２のメモリに対して書き込むことを制御し、又は前記第２のメモリからランダムな読み出しアドレスを読み出すことを制御するアドレス制御部とを有するものであり、
前記アドレス制御部は、前記判定の結果、前記ランダムな読み出しアドレスが前記第１のメモリのデータ格納部分に対応するものでない場合、前記ランダムな読み出しアドレスの直後に前記変換されたランダムな読み出しアドレスによって、
既に前記第２のメモリに書き込まれている前記ランダムな読み出しアドレスを上書きするものであることを特徴とするターボ符号器。 - 送信データが書き込まれる第１のメモリと、
前記送信データを前記第１のメモリに対して書き込むに際して、書き込みアドレスを供給し、かつ、前記第１のメモリに書き込まれる前記送信データを前記第１のメモリからランダムに読み出すに際して、ランダムな読み出しアドレスを供給するアドレス生成部と、
前記アドレス生成部によって前記第１のメモリからランダムに読み出される送信データに対して、畳み込み符号化を行う畳み込み符号部とを有するものであり、前記アドレス生成部は、所定の規則に従った値を前記ランダムな読み出しアドレスへ変換するものであり、前記ランダムな読み出しアドレスが前記第１のメモリのデータ格納部分に対応するものであるか否かを判定するものであることを特徴とするターボ符号器であって、
前記アドレス生成部は、
前記所定の規則に従った値を前記ランダムな読み出しアドレスへ変換する複数のアドレス変換部と、
前記複数のアドレス変換部の各々に対して、相互に異なる前記所定の規則に従った値を入力させる補正部と、
前記複数のアドレス変換部の各々によって変換されるランダムな読み出しアドレスに対して、前記第１のメモリのデータ格納部分に対応するものであるか否かを判定するアドレス判定部と、
前記アドレス判定部の判定結果に従って、前記複数のアドレス変換部の各々によって変換されるランダムな読み出しアドレスのうち、いずれか１つのランダムな読み出しアドレスを選択するアドレス選択部とを有するものであり、
前記アドレス選択部によって選択されたランダムな読み出しアドレスを用いて、前記第１のメモリに書き込まれる送信データをランダムに読み出すことを特徴とするターボ符号器。 - 送信データが書き込まれる第１のメモリと、
前記送信データを前記第１のメモリに対して書き込むに際して、書き込みアドレスを供給し、かつ、前記第１のメモリに書き込まれる前記送信データを前記第１のメモリからランダムに読み出すに際して、ランダムな読み出しアドレスを供給するアドレス生成部と、
前記アドレス生成部によって前記第１のメモリからランダムに読み出される送信データに対して、畳み込み符号化を行う畳み込み符号部とを有するものであり、前記アドレス生成部は、所定の規則に従った値を前記ランダムな読み出しアドレスへ変換するものであり、前記ランダムな読み出しアドレスが前記第１のメモリのデータ格納部分に対応するものであるか否かを判定するものであることを特徴とするターボ符号器であって、
前記アドレス生成部は、
前記所定の規則に従った値を前記ランダムな読み出しアドレスへ変換するアドレス変換部と、
前記アドレス変換部によって変換される前記ランダムな読み出しアドレスに対して、前記第１のメモリのデータ格納部分に対応するものであるか否かを判定するアドレス判定部と、
前記アドレス判定部の判定結果に従って、前記第１のメモリに書き込まれる前記送信データの読み出しを一時的に休止させるように制御し、かつ、前記第１のメモリの周辺回路の処理をも一時的に休止させるように制御するアドレス制御部とを有するものであることを特徴とするターボ符号器。
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| EP1095460A4 (en) * | 1999-04-02 | 2002-04-03 | Samsung Electronics Co Ltd | INTERLEAVING / DE-INTERLACING SYSTEM AND METHOD IN A COMMUNICATION SYSTEM |
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| US6789218B1 (en) * | 2000-01-03 | 2004-09-07 | Icoding Technology, Inc. | High spread highly randomized generatable interleavers |
| US6516437B1 (en) * | 2000-03-07 | 2003-02-04 | General Electric Company | Turbo decoder control for use with a programmable interleaver, variable block length, and multiple code rates |
| US6845482B2 (en) * | 2001-02-28 | 2005-01-18 | Qualcomm Incorporated | Interleaver for turbo decoder |
| JP4451008B2 (ja) * | 2001-04-04 | 2010-04-14 | 三菱電機株式会社 | 誤り訂正符号化方法および復号化方法とその装置 |
| JP2003234696A (ja) * | 2002-02-06 | 2003-08-22 | Mitsubishi Electric Corp | 送信電力補正方法、移動通信システムおよび移動局 |
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