JP2003264533A - ターボ復号器並びにターボ符号器及びターボ符号器、復号器を含む無線基地局 - Google Patents
ターボ復号器並びにターボ符号器及びターボ符号器、復号器を含む無線基地局Info
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】 （修正有）
【課題】小回路規模で実現できるターボ符号器及びター
ボ復号器、並びにこれを有する無線基地局を提供する。 【解決手段】アドレス判定部は、アドレス変換部で生成
されたインタリーブアドレスについてインタリーバメモ
リ上のデータ格納部分に対応／否かを判定して書き込み
／読み出しアドレス制御部に送る。アドレス保管用メモ
リは、アドレス変換部で生成されたインタリーブアドレ
スを保管する。書き込み／読み出しアドレス制御部は、
アドレス保管用メモリに対してインタリーブアドレスを
書き込む際に、書き込み先アドレスの決定、生成等を制
御する。さらに、書き込み／読み出しアドレス制御部
は、アドレス保管用メモリからインタリーブアドレスを
読み出す際に、読み出し元アドレスの決定、生成等を制
御。書き込み／読み出しアドレス制御部は、インタリー
バメモリ上のデータ格納部分に対応しないインタリーブ
アドレスを、必ず直後に生成されたもので上書。
ボ復号器、並びにこれを有する無線基地局を提供する。 【解決手段】アドレス判定部は、アドレス変換部で生成
されたインタリーブアドレスについてインタリーバメモ
リ上のデータ格納部分に対応／否かを判定して書き込み
／読み出しアドレス制御部に送る。アドレス保管用メモ
リは、アドレス変換部で生成されたインタリーブアドレ
スを保管する。書き込み／読み出しアドレス制御部は、
アドレス保管用メモリに対してインタリーブアドレスを
書き込む際に、書き込み先アドレスの決定、生成等を制
御する。さらに、書き込み／読み出しアドレス制御部
は、アドレス保管用メモリからインタリーブアドレスを
読み出す際に、読み出し元アドレスの決定、生成等を制
御。書き込み／読み出しアドレス制御部は、インタリー
バメモリ上のデータ格納部分に対応しないインタリーブ
アドレスを、必ず直後に生成されたもので上書。
Description
【０００１】
【発明の属する技術分野】本発明は、ターボ符号器並び
に符号化データを受信し、誤り訂正して復号するターボ
復号器、及びターボ符号器、復号器を含む無線基地局に
関する。
に符号化データを受信し、誤り訂正して復号するターボ
復号器、及びターボ符号器、復号器を含む無線基地局に
関する。
【０００２】
【従来の技術】次世代無線通信においては、ランダム
性、バースト性の雑音耐力を持たせるためにターボ符号
を用いて通信が行われる。ターボ符号はデータＸsを畳
み込み符号化してパケット列（データ系列）Ｘ１…Ｘｎ
を生成する他、該データＸsを２０００年１０月２７日
に発行された３ＧＰＰ２のＣ．Ｓ００２４（ｖ２．０）
“ｃｄｍａ２０００ Ｈｉｇｈ Ｒａｔｅ Ｐａｃｋｅ
ｔ Ｄａｔａ Ａｉｒ Ｉｎｔｅｒｆａｃｅ Ｓｐｅｃ
ｉｆｉｃａｔｉｏｎ”の第９−４３〜４４頁（以下、文
献１と略す）に記載された、所定のルールで順序を入れ
替えたデータＹsを畳み込み符号化して別のパケット列
（データ系列）Ｙ１…Ｙmを生成し、これらのパケット
列も送受信（符号化・復号化）して通信を行う。尚、こ
のデータ系列順序の変換をインタリーブ、逆変換をデイ
ンタリーブと呼ぶ。
性、バースト性の雑音耐力を持たせるためにターボ符号
を用いて通信が行われる。ターボ符号はデータＸsを畳
み込み符号化してパケット列（データ系列）Ｘ１…Ｘｎ
を生成する他、該データＸsを２０００年１０月２７日
に発行された３ＧＰＰ２のＣ．Ｓ００２４（ｖ２．０）
“ｃｄｍａ２０００ Ｈｉｇｈ Ｒａｔｅ Ｐａｃｋｅ
ｔ Ｄａｔａ Ａｉｒ Ｉｎｔｅｒｆａｃｅ Ｓｐｅｃ
ｉｆｉｃａｔｉｏｎ”の第９−４３〜４４頁（以下、文
献１と略す）に記載された、所定のルールで順序を入れ
替えたデータＹsを畳み込み符号化して別のパケット列
（データ系列）Ｙ１…Ｙmを生成し、これらのパケット
列も送受信（符号化・復号化）して通信を行う。尚、こ
のデータ系列順序の変換をインタリーブ、逆変換をデイ
ンタリーブと呼ぶ。
【０００３】文献１では上記インタリーブの手法が示さ
れており、図9.2.1.3.4.2.3-1にはインタリーブするた
めにデータ系列をメモリに書き込み／読み出しを行うア
ドレス生成法、補正もしくは再計算方法が決められてい
る。例えば、データ系列のデータ長をＮ（ビット）、テ
イルビットを除いたデータ系列のデータ長をＮ'（ビッ
ト）とし、データ系列のデータ長Ｎ'＝２５０をインタ
リーブする場合、カウンタで０〜２４９までのシーケン
シャルアドレスを発行して、順次データ系列をメモリに
書き込めばよい。しかし、文献１の規定では耐雑音性を
守るためにランダム性を増すべくメモリのランダム読み
出しアドレスを特殊な方法で計算している。この計算方
法では２５１、２５２等の、メモリ上にデータが存在し
ないアドレスが算出されるので文献１では補正もしくは
再計算を行うようにしている。
れており、図9.2.1.3.4.2.3-1にはインタリーブするた
めにデータ系列をメモリに書き込み／読み出しを行うア
ドレス生成法、補正もしくは再計算方法が決められてい
る。例えば、データ系列のデータ長をＮ（ビット）、テ
イルビットを除いたデータ系列のデータ長をＮ'（ビッ
ト）とし、データ系列のデータ長Ｎ'＝２５０をインタ
リーブする場合、カウンタで０〜２４９までのシーケン
シャルアドレスを発行して、順次データ系列をメモリに
書き込めばよい。しかし、文献１の規定では耐雑音性を
守るためにランダム性を増すべくメモリのランダム読み
出しアドレスを特殊な方法で計算している。この計算方
法では２５１、２５２等の、メモリ上にデータが存在し
ないアドレスが算出されるので文献１では補正もしくは
再計算を行うようにしている。
【０００４】従って、上記アドレス生成部を実現する場
合、アドレス補正機能を備えるようにして、メモリから
の読み出しアドレスを再生成する必要がある。このよう
なアドレス再生成処理を行う場合、アドレス生成の処理
構成が複雑になる上、処理時間を余分に必要とし、ター
ボ復号器の処理遅延が大きくなる。
合、アドレス補正機能を備えるようにして、メモリから
の読み出しアドレスを再生成する必要がある。このよう
なアドレス再生成処理を行う場合、アドレス生成の処理
構成が複雑になる上、処理時間を余分に必要とし、ター
ボ復号器の処理遅延が大きくなる。
【０００５】上記アドレス生成部を具体的に構成しよう
とした場合、補正も兼ねて、予め補正後の読み出しアド
レスをテーブル化しておき、文献１で計算された読み出
しアドレスと該テーブルを引用して正しい読み出しアド
レスを提供するのが一般的である。例えば特開２００１
−５３６２４号公報（以下、文献２と略す）に記載の技
術は、インタリーバ／デインタリーバのデータの書き込
み／読み出しアドレスをメモリに記憶する方法を採用し
ている。
とした場合、補正も兼ねて、予め補正後の読み出しアド
レスをテーブル化しておき、文献１で計算された読み出
しアドレスと該テーブルを引用して正しい読み出しアド
レスを提供するのが一般的である。例えば特開２００１
−５３６２４号公報（以下、文献２と略す）に記載の技
術は、インタリーバ／デインタリーバのデータの書き込
み／読み出しアドレスをメモリに記憶する方法を採用し
ている。
【０００６】
【発明が解決しようとする課題】上記文献２のターボ符
号器、復号器においては、インタリーブ読み出しアドレ
ス或いはデインタリーブ書き込みアドレスをメモリに持
つ必要がある。このようなアドレス格納用のメモリは、
以下の容量を必要とする。データ系列のデータ長Ｎ＝２
５６の場合、メモリの容量は８×２５６＝２０４８ビッ
トである。データ系列のデータ長Ｎ＝５１２の場合、メ
モリの容量は９×５１２＝４６０８ビットである。デー
タ系列のデータ長Ｎ＝１０２４の場合、メモリの容量は
１０×１０２４＝１０２４０ビットである。データ系列
のデータ長Ｎ＝２０４８の場合、メモリの容量は１１×
２０４８＝２２５２８ビットである。データ系列のデー
タ長Ｎ＝３０７２の場合、メモリの容量は１２×３０７
２＝３６８６４ビットである。データ系列のデータ長Ｎ
＝４０９６の場合、メモリの容量は１２×４０９６＝４
９１５２である。このように、文献２のターボ符号器、
復号器においては、上述のような各々のデータ系列のデ
ータ長に対応した全てのアドレスが格納されるメモリが
必要なため、回路規模を増大させることとなり、消費電
力の増加を生じることとなる。
号器、復号器においては、インタリーブ読み出しアドレ
ス或いはデインタリーブ書き込みアドレスをメモリに持
つ必要がある。このようなアドレス格納用のメモリは、
以下の容量を必要とする。データ系列のデータ長Ｎ＝２
５６の場合、メモリの容量は８×２５６＝２０４８ビッ
トである。データ系列のデータ長Ｎ＝５１２の場合、メ
モリの容量は９×５１２＝４６０８ビットである。デー
タ系列のデータ長Ｎ＝１０２４の場合、メモリの容量は
１０×１０２４＝１０２４０ビットである。データ系列
のデータ長Ｎ＝２０４８の場合、メモリの容量は１１×
２０４８＝２２５２８ビットである。データ系列のデー
タ長Ｎ＝３０７２の場合、メモリの容量は１２×３０７
２＝３６８６４ビットである。データ系列のデータ長Ｎ
＝４０９６の場合、メモリの容量は１２×４０９６＝４
９１５２である。このように、文献２のターボ符号器、
復号器においては、上述のような各々のデータ系列のデ
ータ長に対応した全てのアドレスが格納されるメモリが
必要なため、回路規模を増大させることとなり、消費電
力の増加を生じることとなる。
【０００７】さらに、通信システムによっては、通信状
態に応じてデータ伝送速度を可変する方式がある。この
通信状態に応じてデータ伝送速度を可変する方式におい
て、上り回線のデータ伝送速度は、例えば９．６ｋｂｉ
ｔ／ｓ〜１５３．６ｋｂｉｔ／ｓの間で５段階に可変で
あり、下り回線のデータ伝送速度は、例えば３８．４ｋ
ｂｉｔ／ｓ〜２４５７．６ｋｂｉｔ／ｓの間で１２段階
に可変である。この場合、インタリーブ／デインタリー
ブを行うデータ系列のデータ長Ｎは、上り回線と下り回
線との各データ伝送速度に応じて異なる。例えば、上り
回線のデータ伝送速度が９．６ｋｂｉｔ／ｓの場合、デ
ータ系列のデータ長Ｎは２５６であり、データ伝送速度
が変更されるに従い、データ系列のデータ長Ｎは５１
２、１０２４、２０４８、４０９６と変更される。下り
回線においてもデータ伝送速度が３８．４ｋｂｉｔ／ｓ
の場合、データ系列のデータ長Ｎは１０２４であり、デ
ータ伝送速度が変更されるに従って、データ系列のデー
タ長Ｎは２０４８、３０７２、４０９６と変更される。
態に応じてデータ伝送速度を可変する方式がある。この
通信状態に応じてデータ伝送速度を可変する方式におい
て、上り回線のデータ伝送速度は、例えば９．６ｋｂｉ
ｔ／ｓ〜１５３．６ｋｂｉｔ／ｓの間で５段階に可変で
あり、下り回線のデータ伝送速度は、例えば３８．４ｋ
ｂｉｔ／ｓ〜２４５７．６ｋｂｉｔ／ｓの間で１２段階
に可変である。この場合、インタリーブ／デインタリー
ブを行うデータ系列のデータ長Ｎは、上り回線と下り回
線との各データ伝送速度に応じて異なる。例えば、上り
回線のデータ伝送速度が９．６ｋｂｉｔ／ｓの場合、デ
ータ系列のデータ長Ｎは２５６であり、データ伝送速度
が変更されるに従い、データ系列のデータ長Ｎは５１
２、１０２４、２０４８、４０９６と変更される。下り
回線においてもデータ伝送速度が３８．４ｋｂｉｔ／ｓ
の場合、データ系列のデータ長Ｎは１０２４であり、デ
ータ伝送速度が変更されるに従って、データ系列のデー
タ長Ｎは２０４８、３０７２、４０９６と変更される。
【０００８】したがって、データ伝送速度を可変する方
式の通信システムにおいて、データ系列のデータ長Ｎ＝
１０２４、２０４８、３０７２、４０９６の全てに対応
させようとすると、文献２のターボ符号器は、合計１１
８７８４ビットのメモリの容量を必要とする。同様に、
データ系列のデータ長Ｎ＝２５６、５１２、１０２４、
２０４８、４０９６の全てに対応させようとすると、文
献２のターボ復号器は、合計８８５７６ビットのメモリ
の容量を必要とする。このように、文献２のターボ符号
器、復号器は、各々のデータ系列の全てに対応するアド
レス格納用のメモリが必要なため、回路規模が格段に増
大し、多大な消費電力を生じることとなる。
式の通信システムにおいて、データ系列のデータ長Ｎ＝
１０２４、２０４８、３０７２、４０９６の全てに対応
させようとすると、文献２のターボ符号器は、合計１１
８７８４ビットのメモリの容量を必要とする。同様に、
データ系列のデータ長Ｎ＝２５６、５１２、１０２４、
２０４８、４０９６の全てに対応させようとすると、文
献２のターボ復号器は、合計８８５７６ビットのメモリ
の容量を必要とする。このように、文献２のターボ符号
器、復号器は、各々のデータ系列の全てに対応するアド
レス格納用のメモリが必要なため、回路規模が格段に増
大し、多大な消費電力を生じることとなる。
【０００９】以上の従来技術の課題を考慮すると、本発
明の目的は、インタリーブ読み出しアドレス生成部或い
はデインタリーブ書き込みアドレス生成部を少ない回路
規模で実現できるターボ符号器及びターボ復号器、並び
にこれを有する無線基地局を提供することにある。
明の目的は、インタリーブ読み出しアドレス生成部或い
はデインタリーブ書き込みアドレス生成部を少ない回路
規模で実現できるターボ符号器及びターボ復号器、並び
にこれを有する無線基地局を提供することにある。
【００１０】また、本発明の別の目的は、インタリーブ
読み出しアドレス生成部とデインタリーブ書き込みアド
レス生成部とを共用化することで更に小さい回路規模を
実現でき、消費電力を低減しうる、ターボ符号器及びタ
ーボ復号器、及びこれを有する無線基地局を提供するこ
とにある。
読み出しアドレス生成部とデインタリーブ書き込みアド
レス生成部とを共用化することで更に小さい回路規模を
実現でき、消費電力を低減しうる、ターボ符号器及びタ
ーボ復号器、及びこれを有する無線基地局を提供するこ
とにある。
【００１１】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明は、以下の手段を有する。
めに、本発明は、以下の手段を有する。
【００１２】本発明の無線基地局は、アンテナ、無線周
波数処理部、ベースバンド部、及び通信インタフェース
を有する。無線周波数処理部は、アンテナに接続されて
おり、例えば、ＲＦ部である。ベースバンド部は、ＲＦ
部に接続されており、ターボ復号器を有する。通信イン
タフェースは、ベースバンド部と通信網とのインタフェ
ースを行う。ターボ復号器は、符号化されたデータを復
号するものであり、誤り訂正復号部、第１のメモリ、及
びアドレス生成部とを有する。誤り訂正復号部は、無線
周波数処理部を介して入力されるデータ系列に対して誤
り訂正復号を行う。第１のメモリは、例えばインタリー
バメモリであり、誤り訂正復号部によって誤り訂正復号
化されたデータ系列が書き込まれる。アドレス生成部
は、例えばインタリーブアドレス生成部である。アドレ
ス生成部は、誤り訂正復号化されたデータ系列、例えば
インタリーバ入力系列をインタリーバメモリに対して書
き込むに際して、書き込みアドレス、例えばインタリー
ブ書き込みアドレスを供給する。また、インタリーブア
ドレス生成部は、インタリーバメモリに書き込まれるデ
ータ系列をインタリーバメモリからランダムに読み出す
に際して、ランダムな読み出しアドレス、例えばインタ
リーブアドレスを供給する。さらに、インタリーブアド
レス生成部は、所定の規則に従った値をインタリーブア
ドレスへ変換するものであり、インタリーブ読み出しア
ドレスがインタリーバメモリのデータ格納部分に対応す
るものであるか否かを判定する。ここでいう所定の規則
に従った値とは、例えば、出力シンボル番号である。こ
こでいう判定は、例えば、インタリーバ入力系列の情報
ビット数からテイルビットを除いたビット数を超えるか
否かを判定するものである。
波数処理部、ベースバンド部、及び通信インタフェース
を有する。無線周波数処理部は、アンテナに接続されて
おり、例えば、ＲＦ部である。ベースバンド部は、ＲＦ
部に接続されており、ターボ復号器を有する。通信イン
タフェースは、ベースバンド部と通信網とのインタフェ
ースを行う。ターボ復号器は、符号化されたデータを復
号するものであり、誤り訂正復号部、第１のメモリ、及
びアドレス生成部とを有する。誤り訂正復号部は、無線
周波数処理部を介して入力されるデータ系列に対して誤
り訂正復号を行う。第１のメモリは、例えばインタリー
バメモリであり、誤り訂正復号部によって誤り訂正復号
化されたデータ系列が書き込まれる。アドレス生成部
は、例えばインタリーブアドレス生成部である。アドレ
ス生成部は、誤り訂正復号化されたデータ系列、例えば
インタリーバ入力系列をインタリーバメモリに対して書
き込むに際して、書き込みアドレス、例えばインタリー
ブ書き込みアドレスを供給する。また、インタリーブア
ドレス生成部は、インタリーバメモリに書き込まれるデ
ータ系列をインタリーバメモリからランダムに読み出す
に際して、ランダムな読み出しアドレス、例えばインタ
リーブアドレスを供給する。さらに、インタリーブアド
レス生成部は、所定の規則に従った値をインタリーブア
ドレスへ変換するものであり、インタリーブ読み出しア
ドレスがインタリーバメモリのデータ格納部分に対応す
るものであるか否かを判定する。ここでいう所定の規則
に従った値とは、例えば、出力シンボル番号である。こ
こでいう判定は、例えば、インタリーバ入力系列の情報
ビット数からテイルビットを除いたビット数を超えるか
否かを判定するものである。
【００１３】インタリーブアドレス生成部は、判定の結
果、インタリーブアドレスがインタリーバメモリのデー
タ格納部分に対応するものである場合、インタリーブア
ドレスを用いて、インタリーバメモリに書き込まれるデ
ータ系列を読み出す。他方、インタリーブアドレス生成
部は、インタリーブアドレスがインタリーバメモリのデ
ータ格納部分に対応するものでない場合、当該インタリ
ーブアドレスに代わる他のインタリーブアドレスを用い
て、インタリーバメモリに書き込まれるデータ系列、例
えばインタリーバ出力系列をランダムに読み出す。
果、インタリーブアドレスがインタリーバメモリのデー
タ格納部分に対応するものである場合、インタリーブア
ドレスを用いて、インタリーバメモリに書き込まれるデ
ータ系列を読み出す。他方、インタリーブアドレス生成
部は、インタリーブアドレスがインタリーバメモリのデ
ータ格納部分に対応するものでない場合、当該インタリ
ーブアドレスに代わる他のインタリーブアドレスを用い
て、インタリーバメモリに書き込まれるデータ系列、例
えばインタリーバ出力系列をランダムに読み出す。
【００１４】具体的には、インタリーブアドレス生成部
は、アドレス変換部、第２のメモリ、及びアドレス制御
部とを有する。アドレス変換部は、出力シンボル番号を
インタリーブアドレスへ変換する。第２のメモリは、例
えばアドレス保管用メモリであり、アドレス変換部で変
換されたインタリーブアドレスを格納する。アドレス制
御部は、例えば書き込み／読み出しアドレス制御部であ
り、インタリーブアドレスをアドレス保管用メモリに対
して書き込むことを制御する。また、書き込み／読み出
しアドレス制御部は、アドレス保管用メモリからインタ
リーブアドレスを読み出すことを制御する。書き込み／
読み出しアドレス制御部は、インタリーブアドレスがイ
ンタリーバメモリのデータ格納部分に対応するものでな
い場合、当該インタリーブアドレスの直後のインタリー
ブアドレスによって、既にアドレス保管用メモリに書き
込まれている当該インタリーブアドレスを上書きする。
書き込み／読み出しアドレス制御部は、インタリーバメ
モリに対して書き込みを開始した後の所定の期間、アド
レス保管用メモリからインタリーブアドレスを読み出す
ことを休止し、所定の期間が経過した後、アドレス保管
用メモリからインタリーブアドレスの読み出しを開始す
る。
は、アドレス変換部、第２のメモリ、及びアドレス制御
部とを有する。アドレス変換部は、出力シンボル番号を
インタリーブアドレスへ変換する。第２のメモリは、例
えばアドレス保管用メモリであり、アドレス変換部で変
換されたインタリーブアドレスを格納する。アドレス制
御部は、例えば書き込み／読み出しアドレス制御部であ
り、インタリーブアドレスをアドレス保管用メモリに対
して書き込むことを制御する。また、書き込み／読み出
しアドレス制御部は、アドレス保管用メモリからインタ
リーブアドレスを読み出すことを制御する。書き込み／
読み出しアドレス制御部は、インタリーブアドレスがイ
ンタリーバメモリのデータ格納部分に対応するものでな
い場合、当該インタリーブアドレスの直後のインタリー
ブアドレスによって、既にアドレス保管用メモリに書き
込まれている当該インタリーブアドレスを上書きする。
書き込み／読み出しアドレス制御部は、インタリーバメ
モリに対して書き込みを開始した後の所定の期間、アド
レス保管用メモリからインタリーブアドレスを読み出す
ことを休止し、所定の期間が経過した後、アドレス保管
用メモリからインタリーブアドレスの読み出しを開始す
る。
【００１５】また、別の例としては、インタリーブアド
レス生成部は、複数のアドレス変換部、補正部、アドレ
ス判定部、及びアドレス選択部を有する。補正部は、例
えばシンボル番号補正部であり、複数のアドレス変換部
の各々に対して、相互に異なるシンボル番号を入力させ
る。アドレス判定部は、複数のアドレス変換部の各々に
よって変換されたインタリーブアドレスに対して、イン
タリーバメモリのデータ格納部分に対応するものである
か否かを判定する。アドレス選択部は、例えばセレクタ
であり、アドレス判定部の判定結果に従って、複数のア
ドレス変換部の各々によって変換されたインタリーブア
ドレスのうち、いずれか１つのインタリーブアドレスを
選択する。この場合、アドレス変換部の各々には優先度
があり、セレクタは、インタリーバメモリのデータ格納
部分に対応するものであると判定されたインタリーブア
ドレスのうち、より優先度の高いアドレス変換部によっ
て変換されたインタリーブアドレスを選択する。優先度
としては、例えば、シンボル番号に対して加算される固
定値が小さいアドレス変換部ほど、より優先度が高いも
のとする。インタリーバ出力系列は、選択されたインタ
リーブアドレスを用いて、ランダムに読み出される。
レス生成部は、複数のアドレス変換部、補正部、アドレ
ス判定部、及びアドレス選択部を有する。補正部は、例
えばシンボル番号補正部であり、複数のアドレス変換部
の各々に対して、相互に異なるシンボル番号を入力させ
る。アドレス判定部は、複数のアドレス変換部の各々に
よって変換されたインタリーブアドレスに対して、イン
タリーバメモリのデータ格納部分に対応するものである
か否かを判定する。アドレス選択部は、例えばセレクタ
であり、アドレス判定部の判定結果に従って、複数のア
ドレス変換部の各々によって変換されたインタリーブア
ドレスのうち、いずれか１つのインタリーブアドレスを
選択する。この場合、アドレス変換部の各々には優先度
があり、セレクタは、インタリーバメモリのデータ格納
部分に対応するものであると判定されたインタリーブア
ドレスのうち、より優先度の高いアドレス変換部によっ
て変換されたインタリーブアドレスを選択する。優先度
としては、例えば、シンボル番号に対して加算される固
定値が小さいアドレス変換部ほど、より優先度が高いも
のとする。インタリーバ出力系列は、選択されたインタ
リーブアドレスを用いて、ランダムに読み出される。
【００１６】また、別の例としては、インタリーブアド
レス生成部は、アドレス変換部、アドレス判定部、及び
アドレス制御部を有する。アドレス制御部は、例えば読
み出しアドレス制御部であり、アドレス判定部の判定結
果に従って、インタリーバ出力系列の読み出しを一時的
に休止させるように制御し、かつ、インタリーバメモリ
の周辺回路の処理をも一時的に休止させるように制御す
る。
レス生成部は、アドレス変換部、アドレス判定部、及び
アドレス制御部を有する。アドレス制御部は、例えば読
み出しアドレス制御部であり、アドレス判定部の判定結
果に従って、インタリーバ出力系列の読み出しを一時的
に休止させるように制御し、かつ、インタリーバメモリ
の周辺回路の処理をも一時的に休止させるように制御す
る。
【００１７】また、本発明の無線基地局のベースバンド
部は、ターボ符号器を有する。ターボ符号器は、通信イ
ンタフェースを介して送られる送信データを符号化す
る。ターボ符号器は、ターボ復号器と同様に、インタリ
ーバメモリ、及びインタリーブアドレス生成部を有す
る。ターボ符号器は、さらに、畳み込み符号部を有す
る。畳み込み符号部は、インタリーバメモリからランダ
ムに読み出される送信データに対して、畳み込み符号化
を行う。
部は、ターボ符号器を有する。ターボ符号器は、通信イ
ンタフェースを介して送られる送信データを符号化す
る。ターボ符号器は、ターボ復号器と同様に、インタリ
ーバメモリ、及びインタリーブアドレス生成部を有す
る。ターボ符号器は、さらに、畳み込み符号部を有す
る。畳み込み符号部は、インタリーバメモリからランダ
ムに読み出される送信データに対して、畳み込み符号化
を行う。
【００１８】
【発明の実施の形態】以下、本発明のターボ復号器、符
号器及びこれらを備えた無線基地局の実施例を添付図面
を参照して詳細に説明する。以下の説明及び各図面にお
いて、同様の機能を有する構成要素については同一の符
号を用い、その重複説明を省略する。
号器及びこれらを備えた無線基地局の実施例を添付図面
を参照して詳細に説明する。以下の説明及び各図面にお
いて、同様の機能を有する構成要素については同一の符
号を用い、その重複説明を省略する。
【００１９】図１は本発明におけるターボ復号器、符号
器を備えた無線基地局を含む無線通信システム全体の構
成例を示すブロック図である。無線通信システムは無線
基地局１００と、無線端末１、２等と、無線回線３，４
等と、無線基地局１００と他の通信装置とを接続する通
信網５と、無線基地局１００を管理、制御する管理装置
６とから構成される。本発明の無線基地局１００は、無
線端末１、２等の間での相互通信を無線回線３、４等を
介して行う。無線基地局１００は、アンテナ７、高周波
の送受信を行うＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃ
ｙ）部８、データの符号化、復号化などを行うベースバ
ンド部９、通信路インターフェース１０、基地局全体を
制御する制御部（ＣＴＲＬ）１１で構成される。より詳
細には、ベースバンド部９は、端末から受信した系列の
復調処理を行う受信復調部１２、パケット情報（例え
ば、符号化率Ｒ，データ長Ｎ等）を元に受信データＸｒ
（データ系列Ｘ１…Ｘｎ）、Ｙｒ（データ系列Ｙ１…Ｙ
ｍ）（ｎ、ｍは２以上の整数）の誤り訂正復号化を行う
ターボ復号器１３、データＸｓ（１≦ｓ≦ｎ）に対して
誤り訂正符号化を行うターボ符号器１４、送信データＸ
ｓ（データ系列Ｘ１…Ｘｎ）、Ｙｓ（データ系列Ｙ１…
Ｙｍ）に対して送信信号を作成する送信変調部１５とで
構成する。ターボ符号化、復号化に必要なパケット情報
には符号化率Ｒやデータ長Ｎが含まれている。ここで
は、”パケット情報のデータ”は”情報ビット”に相当
し、“データ長Ｎ”は“情報ビット数”に相当する。
尚、管理装置６は無線基地局１００に含まれる場合もあ
るし、通信網５の管理装置（図示せず）がこの機能を代
行することもある。
器を備えた無線基地局を含む無線通信システム全体の構
成例を示すブロック図である。無線通信システムは無線
基地局１００と、無線端末１、２等と、無線回線３，４
等と、無線基地局１００と他の通信装置とを接続する通
信網５と、無線基地局１００を管理、制御する管理装置
６とから構成される。本発明の無線基地局１００は、無
線端末１、２等の間での相互通信を無線回線３、４等を
介して行う。無線基地局１００は、アンテナ７、高周波
の送受信を行うＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃ
ｙ）部８、データの符号化、復号化などを行うベースバ
ンド部９、通信路インターフェース１０、基地局全体を
制御する制御部（ＣＴＲＬ）１１で構成される。より詳
細には、ベースバンド部９は、端末から受信した系列の
復調処理を行う受信復調部１２、パケット情報（例え
ば、符号化率Ｒ，データ長Ｎ等）を元に受信データＸｒ
（データ系列Ｘ１…Ｘｎ）、Ｙｒ（データ系列Ｙ１…Ｙ
ｍ）（ｎ、ｍは２以上の整数）の誤り訂正復号化を行う
ターボ復号器１３、データＸｓ（１≦ｓ≦ｎ）に対して
誤り訂正符号化を行うターボ符号器１４、送信データＸ
ｓ（データ系列Ｘ１…Ｘｎ）、Ｙｓ（データ系列Ｙ１…
Ｙｍ）に対して送信信号を作成する送信変調部１５とで
構成する。ターボ符号化、復号化に必要なパケット情報
には符号化率Ｒやデータ長Ｎが含まれている。ここで
は、”パケット情報のデータ”は”情報ビット”に相当
し、“データ長Ｎ”は“情報ビット数”に相当する。
尚、管理装置６は無線基地局１００に含まれる場合もあ
るし、通信網５の管理装置（図示せず）がこの機能を代
行することもある。
【００２０】図２は本発明におけるターボ復号器１３の
構成例を示すブロック図である。ターボ復号器１３は、
データ系列Ｘｒを畳み込み符号化したデータ系列Ｘ１…
Ｘｎに対して誤り訂正復号を行う誤り訂正復号部１６
と、インタリーブされたデータ系列Ｙｒを畳み込み符号
化したデータ系列Ｙ１…Ｙｍに対して誤り訂正復号を行
う誤り訂正復号部１７と、インタリーバメモリ１８と、
デインタリーバメモリ１９とを備え、更に、インタリー
ブアドレス生成部２０と、デインタリーブアドレス生成
部２１とを備える。
構成例を示すブロック図である。ターボ復号器１３は、
データ系列Ｘｒを畳み込み符号化したデータ系列Ｘ１…
Ｘｎに対して誤り訂正復号を行う誤り訂正復号部１６
と、インタリーブされたデータ系列Ｙｒを畳み込み符号
化したデータ系列Ｙ１…Ｙｍに対して誤り訂正復号を行
う誤り訂正復号部１７と、インタリーバメモリ１８と、
デインタリーバメモリ１９とを備え、更に、インタリー
ブアドレス生成部２０と、デインタリーブアドレス生成
部２１とを備える。
【００２１】インタリーブアドレス生成部２０は、イン
タリーバメモリ１８に対して書き込み／読み出しアドレ
スの管理を行う。インタリーバメモリ１８に対して書き
込みアドレスを生成する入力シンボル番号生成部２２
は、外部より供給される入力シンボルクロックを受け、
このクロックに従ってシーケンシャルな入力シンボル番
号を生成し、入力系列をインタリーバメモリ１８に書き
込むためのインタリーブ書き込みアドレスを生成する。
内蔵のカウンタが生成するシンボル番号を出力する出力
シンボル番号生成部２３は、入力シンボル番号生成部２
２に供給される入力シンボルクロックと同様の、外部よ
り供給される出力シンボルクロックを受け、この出力シ
ンボルクロックに従ってシーケンシャルな出力シンボル
番号を生成する。
タリーバメモリ１８に対して書き込み／読み出しアドレ
スの管理を行う。インタリーバメモリ１８に対して書き
込みアドレスを生成する入力シンボル番号生成部２２
は、外部より供給される入力シンボルクロックを受け、
このクロックに従ってシーケンシャルな入力シンボル番
号を生成し、入力系列をインタリーバメモリ１８に書き
込むためのインタリーブ書き込みアドレスを生成する。
内蔵のカウンタが生成するシンボル番号を出力する出力
シンボル番号生成部２３は、入力シンボル番号生成部２
２に供給される入力シンボルクロックと同様の、外部よ
り供給される出力シンボルクロックを受け、この出力シ
ンボルクロックに従ってシーケンシャルな出力シンボル
番号を生成する。
【００２２】詳細な構成と動作は後述するが、インタリ
ーブアドレス生成部２０は、ランダムな読み出しアドレ
スを生成するものである。即ち、インタリーブ読み出し
アドレス生成部２４は、出力シンボル番号生成部２３で
生成された出力シンボル番号に対して、文献１の規定で
計算されたメモリ上にデータが存在する範囲のインタリ
ーブ読み出しアドレスを出力する。ここで生成される出
力シンボル番号並びにインタリーブ書き込みアドレス及
びインタリーブ読み出しアドレスはパケット単位（デー
タ系列Ｘ１…Ｘｎ或いはＹ１…Ｙｍ）で処理される。
ーブアドレス生成部２０は、ランダムな読み出しアドレ
スを生成するものである。即ち、インタリーブ読み出し
アドレス生成部２４は、出力シンボル番号生成部２３で
生成された出力シンボル番号に対して、文献１の規定で
計算されたメモリ上にデータが存在する範囲のインタリ
ーブ読み出しアドレスを出力する。ここで生成される出
力シンボル番号並びにインタリーブ書き込みアドレス及
びインタリーブ読み出しアドレスはパケット単位（デー
タ系列Ｘ１…Ｘｎ或いはＹ１…Ｙｍ）で処理される。
【００２３】デインタリーブアドレス生成部２１は、デ
インタリーバメモリ１９に対して書き込み／読み出しア
ドレスの管理を行う。内蔵のカウンタが生成するシンボ
ル番号を出力する入力シンボル番号生成部２５は、外部
より入力シンボルクロックの供給を受け、このクロック
に従ってシーケンシャルな番号（入力シンボル番号）を
生成する。詳細な構成と動作は後述するが、デインタリ
ーブアドレス生成部２１は、ランダムな書き込みアドレ
スを生成するものである。即ち、デインタリーブ書き込
みアドレス生成部２６は、入力シンボル番号生成部２５
で生成された入力シンボル番号に対して、文献１の規定
で計算されたメモリ上にデータが存在する範囲のデイン
タリーブ書き込みアドレスを出力する。デインタリーバ
メモリ１９に対して読み出しアドレスを生成する出力シ
ンボル番号生成部２７は、入力シンボル番号生成部２５
に供給される入力シンボルクロックと同様に外部より供
給される出力シンボルクロックを受け、このクロックに
従ってシーケンシャルな番号を生成し、デインタリーバ
メモリ１９に格納されたデータ系列を読み出すデインタ
リーブ読み出しアドレスを生成する。ここで生成される
入力シンボル番号並びにデインタリーブ書き込みアドレ
ス及びインタリーブ読み出しアドレスはパケット単位
（データ系列Ｘ１…Ｘｎ或いはＹ１…Ｙｍ）で処理され
る。
インタリーバメモリ１９に対して書き込み／読み出しア
ドレスの管理を行う。内蔵のカウンタが生成するシンボ
ル番号を出力する入力シンボル番号生成部２５は、外部
より入力シンボルクロックの供給を受け、このクロック
に従ってシーケンシャルな番号（入力シンボル番号）を
生成する。詳細な構成と動作は後述するが、デインタリ
ーブアドレス生成部２１は、ランダムな書き込みアドレ
スを生成するものである。即ち、デインタリーブ書き込
みアドレス生成部２６は、入力シンボル番号生成部２５
で生成された入力シンボル番号に対して、文献１の規定
で計算されたメモリ上にデータが存在する範囲のデイン
タリーブ書き込みアドレスを出力する。デインタリーバ
メモリ１９に対して読み出しアドレスを生成する出力シ
ンボル番号生成部２７は、入力シンボル番号生成部２５
に供給される入力シンボルクロックと同様に外部より供
給される出力シンボルクロックを受け、このクロックに
従ってシーケンシャルな番号を生成し、デインタリーバ
メモリ１９に格納されたデータ系列を読み出すデインタ
リーブ読み出しアドレスを生成する。ここで生成される
入力シンボル番号並びにデインタリーブ書き込みアドレ
ス及びインタリーブ読み出しアドレスはパケット単位
（データ系列Ｘ１…Ｘｎ或いはＹ１…Ｙｍ）で処理され
る。
【００２４】図３は、文献１の規定に従って生成された
メモリ上にデータが存在しないアドレスを、テイルビッ
ト部分を除いたデータ系列のデータ長Ｎ’毎に示した説
明図である。ここでいう、メモリ上にデータが存在しな
いアドレスは、インタリーバメモリ１８上のデータ格納
部分に対応しないインタリーブアドレスである。例え
ば、テイルビット部分を除いたデータ系列のデータ長
Ｎ’が２５０である場合、２５１、２５４、２５２等で
ある。インタリーブアドレスが文献１の規定に従って生
成された場合、図３のように、シンボル番号に対応し
て、インタリーバメモリ１８上のデータ格納部分に対応
しないインタリーブアドレスをも生成される。この場
合、既に述べたように、再度、文献１の規定に基づきア
ドレスを補正又は再生成する必要があるので、アドレス
生成の処理構成が複雑になる上、処理時間を余分に必要
であるためターボ復号器の処理遅延が大きくなる。
メモリ上にデータが存在しないアドレスを、テイルビッ
ト部分を除いたデータ系列のデータ長Ｎ’毎に示した説
明図である。ここでいう、メモリ上にデータが存在しな
いアドレスは、インタリーバメモリ１８上のデータ格納
部分に対応しないインタリーブアドレスである。例え
ば、テイルビット部分を除いたデータ系列のデータ長
Ｎ’が２５０である場合、２５１、２５４、２５２等で
ある。インタリーブアドレスが文献１の規定に従って生
成された場合、図３のように、シンボル番号に対応し
て、インタリーバメモリ１８上のデータ格納部分に対応
しないインタリーブアドレスをも生成される。この場
合、既に述べたように、再度、文献１の規定に基づきア
ドレスを補正又は再生成する必要があるので、アドレス
生成の処理構成が複雑になる上、処理時間を余分に必要
であるためターボ復号器の処理遅延が大きくなる。
【００２５】図４は、本発明におけるインタリーブ読み
出しアドレス生成部２４の構成例を示すブロック図であ
る。インタリーブ読み出しアドレス生成部２４は、アド
レス変換部２８、アドレス判定部２９、アドレス保管用
メモリ３０及び書き込み／読み出しアドレス制御部３１
を有する。アドレス変換部２８は、出力シンボル番号生
成部２３で生成された出力シンボル番号に対して、文献
１の規定に従ってインタリーブアドレスを計算し、生成
する。アドレス判定部２９は、アドレス変換部２８で生
成されたインタリーブアドレスについて、インタリーバ
メモリ１８上のデータ格納部分に対応するか否かを判定
して、判定結果を判定信号という形で書き込み／読み出
しアドレス制御部３１に対して送る。アドレス保管用メ
モリ３０は、アドレス変換部２８で生成されたインタリ
ーブアドレスを保管する。書き込み／読み出しアドレス
制御部３１は、アドレス保管用メモリ３０に対してイン
タリーブアドレスを書き込む際に、書き込み先アドレス
の決定、生成等を制御する。さらに、書き込み／読み出
しアドレス制御部３１は、アドレス保管用メモリ３０か
らインタリーブアドレスを読み出す際に、読み出し元ア
ドレスの決定、生成等を制御する。具体的には、書き込
み／読み出しアドレス制御部３１は以下のように動作す
る。書き込み／読み出しアドレス制御部３１は、アドレ
ス保管用メモリ３０に対する書き込み先アドレス及び読
み出し元アドレスを生成する。アドレス判定部２９の判
定結果がインタリーバメモリ１８上のデータ格納部分に
対応することを示している場合、書き込み先アドレス
は、予め決められた順序で繰り返し生成される。これに
対して、アドレス判定部２９の判定結果がインタリーバ
メモリ１８上のデータ格納部分に対応しないことを示し
ている場合、書き込み／読み出しアドレス制御部３１
は、直後のインタリーブアドレスに対する書き込み先ア
ドレスの出力に際して、書き込み先アドレスの生成を休
止し、直前に生成された書き込み先アドレスと同じ書き
込み先アドレスをもう一度出力する。これにより、イン
タリーバメモリ１８上のデータ格納部分に対応しないイ
ンタリーブアドレスは、必ず直後に生成されたインタリ
ーブアドレスによって上書きされることとなる。したが
って、アドレス保管用メモリ３０から読み出されるイン
タリーブ読み出しアドレスは、必ずインタリーバメモリ
１８上のデータ格納部分に対応するものとなり、不要な
インタリーブ読み出しアドレスが出力されることはな
い。なお、読み出し元アドレスは、予め決められた順序
で繰り返し生成される。
出しアドレス生成部２４の構成例を示すブロック図であ
る。インタリーブ読み出しアドレス生成部２４は、アド
レス変換部２８、アドレス判定部２９、アドレス保管用
メモリ３０及び書き込み／読み出しアドレス制御部３１
を有する。アドレス変換部２８は、出力シンボル番号生
成部２３で生成された出力シンボル番号に対して、文献
１の規定に従ってインタリーブアドレスを計算し、生成
する。アドレス判定部２９は、アドレス変換部２８で生
成されたインタリーブアドレスについて、インタリーバ
メモリ１８上のデータ格納部分に対応するか否かを判定
して、判定結果を判定信号という形で書き込み／読み出
しアドレス制御部３１に対して送る。アドレス保管用メ
モリ３０は、アドレス変換部２８で生成されたインタリ
ーブアドレスを保管する。書き込み／読み出しアドレス
制御部３１は、アドレス保管用メモリ３０に対してイン
タリーブアドレスを書き込む際に、書き込み先アドレス
の決定、生成等を制御する。さらに、書き込み／読み出
しアドレス制御部３１は、アドレス保管用メモリ３０か
らインタリーブアドレスを読み出す際に、読み出し元ア
ドレスの決定、生成等を制御する。具体的には、書き込
み／読み出しアドレス制御部３１は以下のように動作す
る。書き込み／読み出しアドレス制御部３１は、アドレ
ス保管用メモリ３０に対する書き込み先アドレス及び読
み出し元アドレスを生成する。アドレス判定部２９の判
定結果がインタリーバメモリ１８上のデータ格納部分に
対応することを示している場合、書き込み先アドレス
は、予め決められた順序で繰り返し生成される。これに
対して、アドレス判定部２９の判定結果がインタリーバ
メモリ１８上のデータ格納部分に対応しないことを示し
ている場合、書き込み／読み出しアドレス制御部３１
は、直後のインタリーブアドレスに対する書き込み先ア
ドレスの出力に際して、書き込み先アドレスの生成を休
止し、直前に生成された書き込み先アドレスと同じ書き
込み先アドレスをもう一度出力する。これにより、イン
タリーバメモリ１８上のデータ格納部分に対応しないイ
ンタリーブアドレスは、必ず直後に生成されたインタリ
ーブアドレスによって上書きされることとなる。したが
って、アドレス保管用メモリ３０から読み出されるイン
タリーブ読み出しアドレスは、必ずインタリーバメモリ
１８上のデータ格納部分に対応するものとなり、不要な
インタリーブ読み出しアドレスが出力されることはな
い。なお、読み出し元アドレスは、予め決められた順序
で繰り返し生成される。
【００２６】以下、図５及び図６を用いて、データ系列
のデータ長Ｎが２５６である場合を例に、インタリーブ
アドレス生成の処理動作を説明する。この場合、テイル
ビット部分を除いたデータ系列のデータ長Ｎ’は、２５
０である。図５は、本発明におけるインタリーバ入力系
列、インタリーブアドレス又はインタリーバ出力系列の
関係を示す図である。図６は、本発明におけるインタリ
ーブ読み出しアドレス生成部２４の一連の処理動作を示
す図である。
のデータ長Ｎが２５６である場合を例に、インタリーブ
アドレス生成の処理動作を説明する。この場合、テイル
ビット部分を除いたデータ系列のデータ長Ｎ’は、２５
０である。図５は、本発明におけるインタリーバ入力系
列、インタリーブアドレス又はインタリーバ出力系列の
関係を示す図である。図６は、本発明におけるインタリ
ーブ読み出しアドレス生成部２４の一連の処理動作を示
す図である。
【００２７】インタリーバ入力系列（５０１）は、イン
タリーバメモリ１８へ書き込まれるデータ系列であり、
例えば、Ｄ０、Ｄ１、Ｄ２、Ｄ３、…Ｄ２４７、Ｄ２４
８、Ｄ２４９とする。入力シンボル番号生成部２２は、
入力シンボルクロックに応じて、インタリーバ入力系列
（５０１）に対応する入力シンボル番号を生成する。入
力シンボル番号（５０２）は、Ｄ０、Ｄ１、Ｄ２、Ｄ
３、…Ｄ２４７、Ｄ２４８、Ｄ２４９の各々に対応して
おり、例えば、０、１、２、３、・・・２４７、２４８、
２４９とする。インタリーバ入力系列（５０１）は、入
力シンボル番号（５０２）をインタリーブ書き込みアド
レス（５０３）として、インタリーバメモリ１８に格納
される。例えば、インタリーバ入力系列（５０１）は、
０、１、２、３、・・・２４７、２４８、２４９をインタ
リーブ書き込みアドレス（５０３）として、Ｄ０、Ｄ
１、Ｄ２、Ｄ３、…Ｄ２４７、Ｄ２４８、Ｄ２４９の順
序でインタリーバメモリ１８に格納される。
タリーバメモリ１８へ書き込まれるデータ系列であり、
例えば、Ｄ０、Ｄ１、Ｄ２、Ｄ３、…Ｄ２４７、Ｄ２４
８、Ｄ２４９とする。入力シンボル番号生成部２２は、
入力シンボルクロックに応じて、インタリーバ入力系列
（５０１）に対応する入力シンボル番号を生成する。入
力シンボル番号（５０２）は、Ｄ０、Ｄ１、Ｄ２、Ｄ
３、…Ｄ２４７、Ｄ２４８、Ｄ２４９の各々に対応して
おり、例えば、０、１、２、３、・・・２４７、２４８、
２４９とする。インタリーバ入力系列（５０１）は、入
力シンボル番号（５０２）をインタリーブ書き込みアド
レス（５０３）として、インタリーバメモリ１８に格納
される。例えば、インタリーバ入力系列（５０１）は、
０、１、２、３、・・・２４７、２４８、２４９をインタ
リーブ書き込みアドレス（５０３）として、Ｄ０、Ｄ
１、Ｄ２、Ｄ３、…Ｄ２４７、Ｄ２４８、Ｄ２４９の順
序でインタリーバメモリ１８に格納される。
【００２８】一方、出力シンボル番号生成部２３は、出
力シンボルクロックに応じて、出力シンボル番号（５０
４）の生成を開始する。出力シンボル番号（５０４）
は、例えば、０、１、２、・・・２５５とする。出力シン
ボル番号（５０４）に対して、インタリーブ読み出しア
ドレス生成部２４は、前段処理と後段処理を行う。ここ
でいう前段処理は、インタリーブアドレスの再計算によ
る処理遅延をなくすために、特定の数出力シンボル番号
（５０４）に対応するインタリーブアドレスを、アドレ
ス保管用メモリ３０に対して予め保管しておく処理であ
る。前段処理は、アドレス保管用メモリ３０に対する書
き込み処理が主であり、アドレス保管用メモリ３０から
のインタリーブ読み出しアドレス（５０６）の読み出し
が開始されるまでをいう。一方、後段処理は、アドレス
保管用メモリ３０へ格納されているインタリーブアドレ
スのうち最も古いインタリーブアドレスの読み出しを開
始し、それとともに、前段処理に用いられた出力シンボ
ル番号（５０４）の後続の出力シンボル番号（５０４）
に対応するインタリーブアドレスを、アドレス保管用メ
モリ３０に対して書き込む処理である。アドレス変換部
２８は、出力シンボル番号（５０４）を受けると、文献
１の規定に従ってインタリーブアドレスを計算し、生成
する。例えば、アドレス変換部２８によって生成、出力
されたインタリーブアドレス（５０５）は、１、１２
９、６７、…２４８とする。
力シンボルクロックに応じて、出力シンボル番号（５０
４）の生成を開始する。出力シンボル番号（５０４）
は、例えば、０、１、２、・・・２５５とする。出力シン
ボル番号（５０４）に対して、インタリーブ読み出しア
ドレス生成部２４は、前段処理と後段処理を行う。ここ
でいう前段処理は、インタリーブアドレスの再計算によ
る処理遅延をなくすために、特定の数出力シンボル番号
（５０４）に対応するインタリーブアドレスを、アドレ
ス保管用メモリ３０に対して予め保管しておく処理であ
る。前段処理は、アドレス保管用メモリ３０に対する書
き込み処理が主であり、アドレス保管用メモリ３０から
のインタリーブ読み出しアドレス（５０６）の読み出し
が開始されるまでをいう。一方、後段処理は、アドレス
保管用メモリ３０へ格納されているインタリーブアドレ
スのうち最も古いインタリーブアドレスの読み出しを開
始し、それとともに、前段処理に用いられた出力シンボ
ル番号（５０４）の後続の出力シンボル番号（５０４）
に対応するインタリーブアドレスを、アドレス保管用メ
モリ３０に対して書き込む処理である。アドレス変換部
２８は、出力シンボル番号（５０４）を受けると、文献
１の規定に従ってインタリーブアドレスを計算し、生成
する。例えば、アドレス変換部２８によって生成、出力
されたインタリーブアドレス（５０５）は、１、１２
９、６７、…２４８とする。
【００２９】前段処理において、アドレス変換部２８
は、出力シンボル番号（５０４）の各々に対応するイン
タリーブアドレス（５０５）を生成し、出力する。例え
ば、アドレス変換部２８は、０、１、…６という７つの
数の出力シンボル番号（５０４）を受けて、１、１２
９、…９７という７つの数のインタリーブアドレス（５
０５）を生成し、出力する。１、１２９、…９７という
７つの数のインタリーブアドレス（５０５）のいずれも
０〜２４９の範囲内に該当していることより、アドレス
判定部２９は、アドレス変換部２８から順番に出力され
るインタリーブアドレス（５０５）の各々について、イ
ンタリーバメモリ１８上のデータ格納部分に対応すると
判定（６０１）する。アドレス判定部２９は、インタリ
ーブアドレス（５０５）の出力の度に、インタリーバメ
モリ１８上のデータ格納部分に対応することを示す判定
結果（６０１）を、書き込み／読み出しアドレス制御部
３１に対して送る。図６においては、アドレス変換部２
８からの出力（５０５）がインタリーバメモリ１８上の
データ格納部分に対応するため、アドレス判定部２９の
表示は、ＯＫとしている。書き込み／読み出しアドレス
制御部３１は、書き込み先アドレス（６０３）を予め決
められた順序で生成する。書き込み先アドレス（６０
３）は、例えば、[０]、[１]、[２]、・・・[７]とする。
１、１２９、…９７という７つの数のインタリーブアド
レス（５０５）は、書き込み先アドレス（６０３）に従
って、アドレス保管用メモリ３０に対して書き込まれ
る。前段処理において、インタリーブ読み出しアドレス
（５０６）は、アドレス保管用メモリ３０から読み出さ
れることはなく、インタリーバ出力系列（５０７）も読
み出されることはない。したがって、前段処理におい
て、書き込み／読み出しアドレス制御部３１は、読み出
し元アドレス（６０４）を生成することもない。
は、出力シンボル番号（５０４）の各々に対応するイン
タリーブアドレス（５０５）を生成し、出力する。例え
ば、アドレス変換部２８は、０、１、…６という７つの
数の出力シンボル番号（５０４）を受けて、１、１２
９、…９７という７つの数のインタリーブアドレス（５
０５）を生成し、出力する。１、１２９、…９７という
７つの数のインタリーブアドレス（５０５）のいずれも
０〜２４９の範囲内に該当していることより、アドレス
判定部２９は、アドレス変換部２８から順番に出力され
るインタリーブアドレス（５０５）の各々について、イ
ンタリーバメモリ１８上のデータ格納部分に対応すると
判定（６０１）する。アドレス判定部２９は、インタリ
ーブアドレス（５０５）の出力の度に、インタリーバメ
モリ１８上のデータ格納部分に対応することを示す判定
結果（６０１）を、書き込み／読み出しアドレス制御部
３１に対して送る。図６においては、アドレス変換部２
８からの出力（５０５）がインタリーバメモリ１８上の
データ格納部分に対応するため、アドレス判定部２９の
表示は、ＯＫとしている。書き込み／読み出しアドレス
制御部３１は、書き込み先アドレス（６０３）を予め決
められた順序で生成する。書き込み先アドレス（６０
３）は、例えば、[０]、[１]、[２]、・・・[７]とする。
１、１２９、…９７という７つの数のインタリーブアド
レス（５０５）は、書き込み先アドレス（６０３）に従
って、アドレス保管用メモリ３０に対して書き込まれ
る。前段処理において、インタリーブ読み出しアドレス
（５０６）は、アドレス保管用メモリ３０から読み出さ
れることはなく、インタリーバ出力系列（５０７）も読
み出されることはない。したがって、前段処理におい
て、書き込み／読み出しアドレス制御部３１は、読み出
し元アドレス（６０４）を生成することもない。
【００３０】前段処理終了後、後段処理が開始される。
後段処理においても、出力シンボル番号生成部２３の処
理、アドレス変換部２８の処理、アドレス判定部２９の
処理、書き込み／読み出しアドレス制御部３１の書き込
み先アドレス（６０３）の生成、及びアドレス保管用メ
モリ３０へのインタリーブアドレス（５０５）の書き込
みは、前段処理から引き続き継続される。アドレス変換
部２８は、出力シンボル番号（５０４）の各々に対応す
るインタリーブアドレス（５０５）を生成する。例え
ば、アドレス変換部２８は、７、８、９…２５５という
出力シンボル番号（５０４）を受けて、２２９、１９、
１４９・・・２４８というインタリーブアドレス（５０
５）を生成する。例えば、出力シンボル番号（５０４）
が３１の場合、アドレス変換部２８で生成されるインタ
リーブアドレス（５０５）は、２５１とする。このと
き、インタリーブアドレス（５０５）は０〜２４９の範
囲内に該当していないことより、アドレス判定部２９
は、インタリーブアドレス（５０５）について、インタ
リーバメモリ１８上のデータ格納部分に対応しないと判
定（６０１）する。アドレス判定部２９は、インタリー
バメモリ１８上のデータ格納部分に対応しないことを示
す判定結果（６０１）を、書き込み／読み出しアドレス
制御部３１に対して送る。図６においては、アドレス変
換部２８からの出力（５０５）がインタリーバメモリ１
８上のデータ格納部分に対応しないため、アドレス判定
部２９の表示は、ＮＧとしている。書き込み／読み出し
アドレス制御部３１は、書き込み先アドレス（６０３）
を予め決められた順序で生成する。書き込み先アドレス
（６０３）は、例えば、[７]とする。２５１というイン
タリーブアドレス（５０５）は、[７]という書き込み先
アドレス（６０３）に従って、アドレス保管用メモリ３
０に対して書き込まれる。ここで、書き込み／読み出し
アドレス制御部３１は、直後のインタリーブアドレス
（５０５）に対して、書き込み先アドレス（６０３）の
生成を休止し、直前に生成された書き込み先アドレス
（６０３）と同じ書き込み先アドレス（６０３）をもう
一度出力する。例えば、直後のインタリーブアドレス
（５０５）は、２とする。書き込み／読み出しアドレス
制御部３１は、２５１の直後の２というインタリーブア
ドレス（５０５）に対して、書き込み先アドレス（６０
３）の生成を休止し、[７]という直前に生成された書き
込み先アドレス（６０３）をもう一度出力する。これに
より、アドレス保管用メモリ３０において、２というイ
ンタリーブアドレス（５０５）は、[７]という書き込み
先アドレス（６０３）に書き込まれていた２５１へ上書
きされる。したがって、アドレス保管用メモリ３０から
２５１というインタリーブ読み出しアドレス（５０６）
が読み出されることはない。
後段処理においても、出力シンボル番号生成部２３の処
理、アドレス変換部２８の処理、アドレス判定部２９の
処理、書き込み／読み出しアドレス制御部３１の書き込
み先アドレス（６０３）の生成、及びアドレス保管用メ
モリ３０へのインタリーブアドレス（５０５）の書き込
みは、前段処理から引き続き継続される。アドレス変換
部２８は、出力シンボル番号（５０４）の各々に対応す
るインタリーブアドレス（５０５）を生成する。例え
ば、アドレス変換部２８は、７、８、９…２５５という
出力シンボル番号（５０４）を受けて、２２９、１９、
１４９・・・２４８というインタリーブアドレス（５０
５）を生成する。例えば、出力シンボル番号（５０４）
が３１の場合、アドレス変換部２８で生成されるインタ
リーブアドレス（５０５）は、２５１とする。このと
き、インタリーブアドレス（５０５）は０〜２４９の範
囲内に該当していないことより、アドレス判定部２９
は、インタリーブアドレス（５０５）について、インタ
リーバメモリ１８上のデータ格納部分に対応しないと判
定（６０１）する。アドレス判定部２９は、インタリー
バメモリ１８上のデータ格納部分に対応しないことを示
す判定結果（６０１）を、書き込み／読み出しアドレス
制御部３１に対して送る。図６においては、アドレス変
換部２８からの出力（５０５）がインタリーバメモリ１
８上のデータ格納部分に対応しないため、アドレス判定
部２９の表示は、ＮＧとしている。書き込み／読み出し
アドレス制御部３１は、書き込み先アドレス（６０３）
を予め決められた順序で生成する。書き込み先アドレス
（６０３）は、例えば、[７]とする。２５１というイン
タリーブアドレス（５０５）は、[７]という書き込み先
アドレス（６０３）に従って、アドレス保管用メモリ３
０に対して書き込まれる。ここで、書き込み／読み出し
アドレス制御部３１は、直後のインタリーブアドレス
（５０５）に対して、書き込み先アドレス（６０３）の
生成を休止し、直前に生成された書き込み先アドレス
（６０３）と同じ書き込み先アドレス（６０３）をもう
一度出力する。例えば、直後のインタリーブアドレス
（５０５）は、２とする。書き込み／読み出しアドレス
制御部３１は、２５１の直後の２というインタリーブア
ドレス（５０５）に対して、書き込み先アドレス（６０
３）の生成を休止し、[７]という直前に生成された書き
込み先アドレス（６０３）をもう一度出力する。これに
より、アドレス保管用メモリ３０において、２というイ
ンタリーブアドレス（５０５）は、[７]という書き込み
先アドレス（６０３）に書き込まれていた２５１へ上書
きされる。したがって、アドレス保管用メモリ３０から
２５１というインタリーブ読み出しアドレス（５０６）
が読み出されることはない。
【００３１】後段処理において、書き込み／読み出しア
ドレス制御部３１は、上述したアドレス保管用メモリ３
０へのインタリーブアドレス（５０５）の書き込み処理
とともに、アドレス保管用メモリ３０からインタリーブ
読み出しアドレス（５０６）を読み出す。アドレス保管
用メモリ３０から読み出されるインタリーブ読み出しア
ドレス（５０６）は、アドレス保管用メモリ３０に対し
て書き込まれたインタリーブアドレス（５０５）のうち
最も古いインタリーブアドレス（５０５）から順番に読
み出される。書き込み／読み出しアドレス制御部３１
は、最も古いインタリーブアドレス（５０５）が保管さ
れているアドレスから順番に、予め決められた順序で読
み出し元アドレス（６０４）を生成する。したがって、
例えば、[０]、[１]、[２]、・・・[７]、[０]、[１]、・・・
という読み出し元アドレス（６０４）の各々に従って、
１、１２９、６７、…２４８の順序でインタリーブ読み
出し元アドレス（５０６）が読み出される。
ドレス制御部３１は、上述したアドレス保管用メモリ３
０へのインタリーブアドレス（５０５）の書き込み処理
とともに、アドレス保管用メモリ３０からインタリーブ
読み出しアドレス（５０６）を読み出す。アドレス保管
用メモリ３０から読み出されるインタリーブ読み出しア
ドレス（５０６）は、アドレス保管用メモリ３０に対し
て書き込まれたインタリーブアドレス（５０５）のうち
最も古いインタリーブアドレス（５０５）から順番に読
み出される。書き込み／読み出しアドレス制御部３１
は、最も古いインタリーブアドレス（５０５）が保管さ
れているアドレスから順番に、予め決められた順序で読
み出し元アドレス（６０４）を生成する。したがって、
例えば、[０]、[１]、[２]、・・・[７]、[０]、[１]、・・・
という読み出し元アドレス（６０４）の各々に従って、
１、１２９、６７、…２４８の順序でインタリーブ読み
出し元アドレス（５０６）が読み出される。
【００３２】上述のように、アドレス保管用メモリ３０
において、２５１というインタリーブアドレス（５０
５）は、既に２というインタリーブアドレス（５０５）
によって上書きされている。したがって、アドレス保管
用メモリ３０から２５１という不要なインタリーブ読み
出しアドレス（５０６）が読み出されることはなく、２
というインタリーブアドレス（５０５）は、書き込まれ
たときと比べて一つ順序を繰り上げて読み出される。
において、２５１というインタリーブアドレス（５０
５）は、既に２というインタリーブアドレス（５０５）
によって上書きされている。したがって、アドレス保管
用メモリ３０から２５１という不要なインタリーブ読み
出しアドレス（５０６）が読み出されることはなく、２
というインタリーブアドレス（５０５）は、書き込まれ
たときと比べて一つ順序を繰り上げて読み出される。
【００３３】以上のようにして、例えば、最終的に２５
５という出力シンボル番号（５０４）に対応する２４８
というインタリーブアドレス（５０５）が生成され、か
つアドレス保管用メモリ３０へ書き込まれることによ
り、一連の書き込み処理は、終了する。一方、アドレス
保管用メモリ３０に格納されており、かつ未だに読み出
されていない２４８を、インタリーブ読み出しアドレス
（５０６）として読み出すことにより、一連の読み出し
処理は、終了する。
５という出力シンボル番号（５０４）に対応する２４８
というインタリーブアドレス（５０５）が生成され、か
つアドレス保管用メモリ３０へ書き込まれることによ
り、一連の書き込み処理は、終了する。一方、アドレス
保管用メモリ３０に格納されており、かつ未だに読み出
されていない２４８を、インタリーブ読み出しアドレス
（５０６）として読み出すことにより、一連の読み出し
処理は、終了する。
【００３４】インタリーバ出力系列（５０７）は、イン
タリーブ読み出しアドレス（５０６）の各々に対応する
データ格納部分に格納されているデータであり、インタ
リーバメモリ１８から読み出される。例えば、１、１２
９、６７、…２４８というインタリーブ読み出しアドレ
ス（５０６）の各々に対応して、Ｄ１、Ｄ１２９、Ｄ６
７、…Ｄ２４８というインタリーバ出力系列（５０７）
が読み出される。
タリーブ読み出しアドレス（５０６）の各々に対応する
データ格納部分に格納されているデータであり、インタ
リーバメモリ１８から読み出される。例えば、１、１２
９、６７、…２４８というインタリーブ読み出しアドレ
ス（５０６）の各々に対応して、Ｄ１、Ｄ１２９、Ｄ６
７、…Ｄ２４８というインタリーバ出力系列（５０７）
が読み出される。
【００３５】本発明によれば、インタリーブアドレス生
成部２０は、必ず、インタリーバメモリ１８上のデータ
格納部分に対応するインタリーブ読み出しアドレスを読
み出すことができる。
成部２０は、必ず、インタリーバメモリ１８上のデータ
格納部分に対応するインタリーブ読み出しアドレスを読
み出すことができる。
【００３６】なお、アドレス保管用メモリ３０は、上述
のように上書き処理がなされるため、インタリーバメモ
リ１８上のデータ格納部分に対応しないインタリーブ読
み出しアドレスの総数分以上の領域が必要である。具体
的には、アドレス保管用メモリ３０の大きさは、読み出
し処理と書き込み処理とが別々に行われる場合、上書き
処理が行われる総数分である６以上の領域が必要であ
る。更に、上書き処理中も読み出し処理が行われる場
合、インタリーバメモリ１８上のデータ格納部分に対応
しないインタリーブ読み出しアドレスの総数分にさらに
１を加算した７以上の領域が必要である。更に、書き込
み処理と読み出し処理とが略同時に行われる場合、イン
タリーバメモリ１８上のデータ格納部分に対応しないイ
ンタリーブ読み出しアドレスの総数分にさらに１を加算
した８以上の領域が必要である。図６に示した処理動作
例は、特に、上書き処理中に読み出しが行われ、かつ書
き込み処理と読み出し処理とが略同時に行われる場合で
あり、アドレス保管用メモリ３０の大きさは、８の領域
を有する。なお、同様にして、上述の前段処理が行われ
る期間も、インタリーバメモリ１８上のデータ格納部分
に対応しないインタリーブ読み出しアドレスの総数分に
対応する。
のように上書き処理がなされるため、インタリーバメモ
リ１８上のデータ格納部分に対応しないインタリーブ読
み出しアドレスの総数分以上の領域が必要である。具体
的には、アドレス保管用メモリ３０の大きさは、読み出
し処理と書き込み処理とが別々に行われる場合、上書き
処理が行われる総数分である６以上の領域が必要であ
る。更に、上書き処理中も読み出し処理が行われる場
合、インタリーバメモリ１８上のデータ格納部分に対応
しないインタリーブ読み出しアドレスの総数分にさらに
１を加算した７以上の領域が必要である。更に、書き込
み処理と読み出し処理とが略同時に行われる場合、イン
タリーバメモリ１８上のデータ格納部分に対応しないイ
ンタリーブ読み出しアドレスの総数分にさらに１を加算
した８以上の領域が必要である。図６に示した処理動作
例は、特に、上書き処理中に読み出しが行われ、かつ書
き込み処理と読み出し処理とが略同時に行われる場合で
あり、アドレス保管用メモリ３０の大きさは、８の領域
を有する。なお、同様にして、上述の前段処理が行われ
る期間も、インタリーバメモリ１８上のデータ格納部分
に対応しないインタリーブ読み出しアドレスの総数分に
対応する。
【００３７】また、テイルビット部分を除いたデータ系
列のデータ長Ｎ'が、５０６、１０１８、２０４２、４
０９０である場合も、Ｎ'が２５０と同様の処理によ
り、同様のインタリーブが実現できる。
列のデータ長Ｎ'が、５０６、１０１８、２０４２、４
０９０である場合も、Ｎ'が２５０と同様の処理によ
り、同様のインタリーブが実現できる。
【００３８】デインタリーブアドレス生成部２１は、イ
ンタリーブアドレス生成部２０と同様な構成とすること
により実現できる。具体的には、デインタリーブアドレ
ス生成部２１は、インタリーブアドレス生成部２０の書
き込み処理と読み出し処理とを逆にして、デインタリー
ブ書き込みアドレス生成部２６をインタリーブ読み出し
アドレス生成部２４と同様の構成及び処理動作とするこ
とが好ましい。
ンタリーブアドレス生成部２０と同様な構成とすること
により実現できる。具体的には、デインタリーブアドレ
ス生成部２１は、インタリーブアドレス生成部２０の書
き込み処理と読み出し処理とを逆にして、デインタリー
ブ書き込みアドレス生成部２６をインタリーブ読み出し
アドレス生成部２４と同様の構成及び処理動作とするこ
とが好ましい。
【００３９】従って、本発明によれば、従来技術のよう
に、インタリーブ読み出しアドレス、デインタリーブ書
き込みアドレスの全てのアドレスを格納するメモリを持
つ必要がなく、また、インタリーバメモリ１８上のデー
タ格納部分に対応しないインタリーブアドレスが算出さ
れることによる補正又は再計算の必要もない。さらに、
本発明によれば、インタリーブ読み出しアドレス生成部
２４又はデインタリーブ書き込みアドレス生成部２６
を、簡単な論理回路であって、かつ少ない回路規模で実
現できる。
に、インタリーブ読み出しアドレス、デインタリーブ書
き込みアドレスの全てのアドレスを格納するメモリを持
つ必要がなく、また、インタリーバメモリ１８上のデー
タ格納部分に対応しないインタリーブアドレスが算出さ
れることによる補正又は再計算の必要もない。さらに、
本発明によれば、インタリーブ読み出しアドレス生成部
２４又はデインタリーブ書き込みアドレス生成部２６
を、簡単な論理回路であって、かつ少ない回路規模で実
現できる。
【００４０】以下、本発明の別の実施例について説明す
る。本実施例は、上述の実施例と比べると、出力シンボ
ル番号が入力されてからインタリーバメモリ１８上の全
てのデータが読み出されるまでの遅延が少ないものであ
る。なお、上述の実施例は、アドレス変換部を複数有す
る必要がなく、本実施例と比べると回路規模が小さいも
のである。
る。本実施例は、上述の実施例と比べると、出力シンボ
ル番号が入力されてからインタリーバメモリ１８上の全
てのデータが読み出されるまでの遅延が少ないものであ
る。なお、上述の実施例は、アドレス変換部を複数有す
る必要がなく、本実施例と比べると回路規模が小さいも
のである。
【００４１】図７は、本発明におけるインタリーブ読み
出しアドレス生成部２４の構成例を示すブロック図であ
る。インタリーブ読み出しアドレス生成部２４は、シン
ボル番号補正部３２、アドレス変換部３３、アドレス変
換部３４、アドレス判定部３５及びセレクタ３６を有す
る。シンボル番号補正部３２は、出力シンボル番号に対
して補正値が加算された後の番号を、アドレス変換部３
３に対して送る。さらに、シンボル番号補正部３２は、
出力シンボル番号に補正値が加算された後の番号に対し
て固定値１を加算した補正番号を、アドレス変換部３４
に対して送る。アドレス変換部３３及びアドレス変換部
３４は、並列に構成される。アドレス変換部３３又はア
ドレス変換部３４は、上述のアドレス変換部２８と同様
に、入力された番号に対して、文献１の規定に従ってイ
ンタリーブアドレスを計算し、生成する。アドレス判定
部３５は、上述のアドレス判定部２９と同様に、アドレ
ス変換部で生成されたインタリーブアドレスについて、
インタリーバメモリ１８上のデータ格納部分に対応する
か否かを判定する。アドレス判定部３５は、上述のアド
レス判定部２９と一部異なり、アドレス変換部３３及び
アドレス変換部３４という複数のアドレス変換部で生成
されたインタリーブアドレスについて判定して、判定結
果を判定信号という形でセレクタ３６に送る。アドレス
判定部３５は、アドレス変換部３３からの出力がインタ
リーバメモリ１８上のデータ格納部分に対応しない事態
が生じた回数を累積して補正値として保存しておく。ア
ドレス判定部３５は、出力シンボル番号２３から出力シ
ンボル番号が生成される度に、出力シンボル番号に対し
て補正値を加算する。セレクタ３６は、アドレス判定部
３５の判定結果に従って、アドレス変換部３３又はアド
レス変換部３４の出力を切り替える。具体的には、アド
レス判定部３５又はセレクタ３６は、以下のように動作
する。セレクタ３６は、アドレス変換部３３及びアドレ
ス変換部３４によって出力されたインタリーブアドレス
を受け、優先的にアドレス変換部３３からの出力をイン
タリーブ読み出しアドレスとして出力する。しかし、ア
ドレス変換部３３からの出力がインタリーバメモリ１８
上のデータ格納部分に対応しないインタリーブアドレス
であり、そのことがアドレス判定部３５によって知らさ
れた場合、セレクタ３６は、アドレス変換部３３からの
出力に代えて、アドレス変換部３４からの出力をインタ
リーブ読み出しアドレスとして出力する。以後のインタ
リーブ読み出しアドレスの出力においても、セレクタ３
６は、優先的に、アドレス変換部３３からの出力をイン
タリーブ読み出しアドレスとして出力する。アドレス変
換部は優先度を有しており、加算される固定値が小さい
アドレス変換部ほど、より優先度が高いものとする。し
たがって、アドレス変換部３４よりアドレス変換部３３
の方がより優先度が高いため、アドレス変換部３３及び
アドレス変換部３４によって出力されたインタリーブア
ドレスが、ともにインタリーバメモリ１８上のデータ格
納部分に対応するインタリーブアドレスである場合、ア
ドレス変換部３３によって出力されたインタリーブアド
レスを、優先的に出力する。
出しアドレス生成部２４の構成例を示すブロック図であ
る。インタリーブ読み出しアドレス生成部２４は、シン
ボル番号補正部３２、アドレス変換部３３、アドレス変
換部３４、アドレス判定部３５及びセレクタ３６を有す
る。シンボル番号補正部３２は、出力シンボル番号に対
して補正値が加算された後の番号を、アドレス変換部３
３に対して送る。さらに、シンボル番号補正部３２は、
出力シンボル番号に補正値が加算された後の番号に対し
て固定値１を加算した補正番号を、アドレス変換部３４
に対して送る。アドレス変換部３３及びアドレス変換部
３４は、並列に構成される。アドレス変換部３３又はア
ドレス変換部３４は、上述のアドレス変換部２８と同様
に、入力された番号に対して、文献１の規定に従ってイ
ンタリーブアドレスを計算し、生成する。アドレス判定
部３５は、上述のアドレス判定部２９と同様に、アドレ
ス変換部で生成されたインタリーブアドレスについて、
インタリーバメモリ１８上のデータ格納部分に対応する
か否かを判定する。アドレス判定部３５は、上述のアド
レス判定部２９と一部異なり、アドレス変換部３３及び
アドレス変換部３４という複数のアドレス変換部で生成
されたインタリーブアドレスについて判定して、判定結
果を判定信号という形でセレクタ３６に送る。アドレス
判定部３５は、アドレス変換部３３からの出力がインタ
リーバメモリ１８上のデータ格納部分に対応しない事態
が生じた回数を累積して補正値として保存しておく。ア
ドレス判定部３５は、出力シンボル番号２３から出力シ
ンボル番号が生成される度に、出力シンボル番号に対し
て補正値を加算する。セレクタ３６は、アドレス判定部
３５の判定結果に従って、アドレス変換部３３又はアド
レス変換部３４の出力を切り替える。具体的には、アド
レス判定部３５又はセレクタ３６は、以下のように動作
する。セレクタ３６は、アドレス変換部３３及びアドレ
ス変換部３４によって出力されたインタリーブアドレス
を受け、優先的にアドレス変換部３３からの出力をイン
タリーブ読み出しアドレスとして出力する。しかし、ア
ドレス変換部３３からの出力がインタリーバメモリ１８
上のデータ格納部分に対応しないインタリーブアドレス
であり、そのことがアドレス判定部３５によって知らさ
れた場合、セレクタ３６は、アドレス変換部３３からの
出力に代えて、アドレス変換部３４からの出力をインタ
リーブ読み出しアドレスとして出力する。以後のインタ
リーブ読み出しアドレスの出力においても、セレクタ３
６は、優先的に、アドレス変換部３３からの出力をイン
タリーブ読み出しアドレスとして出力する。アドレス変
換部は優先度を有しており、加算される固定値が小さい
アドレス変換部ほど、より優先度が高いものとする。し
たがって、アドレス変換部３４よりアドレス変換部３３
の方がより優先度が高いため、アドレス変換部３３及び
アドレス変換部３４によって出力されたインタリーブア
ドレスが、ともにインタリーバメモリ１８上のデータ格
納部分に対応するインタリーブアドレスである場合、ア
ドレス変換部３３によって出力されたインタリーブアド
レスを、優先的に出力する。
【００４２】以下、図８及び図９を用いて、データ系列
のデータ長Ｎが２５６である場合を例に、インタリーブ
アドレス生成の処理動作を説明する。テイルビット部分
を除いたデータ系列のデータ長Ｎ’は、上述のとおり、
２５０である。図８は、本発明におけるインタリーバ入
力系列、インタリーブアドレス、又はインタリーバ出力
系列の関係を示す図である。図９は、本発明におけるイ
ンタリーブ読み出しアドレス生成部２４の一連の処理動
作を示す図である。
のデータ長Ｎが２５６である場合を例に、インタリーブ
アドレス生成の処理動作を説明する。テイルビット部分
を除いたデータ系列のデータ長Ｎ’は、上述のとおり、
２５０である。図８は、本発明におけるインタリーバ入
力系列、インタリーブアドレス、又はインタリーバ出力
系列の関係を示す図である。図９は、本発明におけるイ
ンタリーブ読み出しアドレス生成部２４の一連の処理動
作を示す図である。
【００４３】図８において、インタリーバ入力系列（５
０１）、入力シンボル番号（５０２）及びインタリーブ
書き込みアドレス（５０３）は、図５と同様である。出
力シンボル番号（９０１）は、上述の出力シンボル番号
（５０４）と同様の方法で生成されており、例えば、
０、１、２、・・・２４９とする。シンボル番号補正部３
２は、出力シンボル番号（５０４）に対して補正値が加
算された後の番号をアドレス変換部３３に対して送ると
ともに、出力シンボル番号（５０４）に補正値が加算さ
れた後の番号に対して固定値１を加算した補正番号を、
アドレス変換部３４に対して送る。例えば、アドレス変
換部３３の入力（８０１）は、０、１、２、・・・である
場合、アドレス変換部３４の入力（８０３）は、１、
２、３、・・・である。アドレス変換部３３は、アドレス
変換部３３の入力（８０１）の各々に対応するインタリ
ーブアドレス（８０２）を生成し、出力する。例えば、
アドレス変換部３３は、０、１、２、・・・という入力
（８０１）を受けて、１、１２９、６７、・・・というイ
ンタリーブアドレス（８０２）を生成し、出力する。ア
ドレス変換部３４は、アドレス変換部３４の入力（８０
３）の各々に対応するインタリーブアドレス（８０４）
を生成し、出力する。例えば、アドレス変換部３４は、
１、２、３、・・・という入力（８０３）を受けて、１２
９、６７、１９７．・・・というインタリーブアドレス
（８０４）を生成し、出力する。
０１）、入力シンボル番号（５０２）及びインタリーブ
書き込みアドレス（５０３）は、図５と同様である。出
力シンボル番号（９０１）は、上述の出力シンボル番号
（５０４）と同様の方法で生成されており、例えば、
０、１、２、・・・２４９とする。シンボル番号補正部３
２は、出力シンボル番号（５０４）に対して補正値が加
算された後の番号をアドレス変換部３３に対して送ると
ともに、出力シンボル番号（５０４）に補正値が加算さ
れた後の番号に対して固定値１を加算した補正番号を、
アドレス変換部３４に対して送る。例えば、アドレス変
換部３３の入力（８０１）は、０、１、２、・・・である
場合、アドレス変換部３４の入力（８０３）は、１、
２、３、・・・である。アドレス変換部３３は、アドレス
変換部３３の入力（８０１）の各々に対応するインタリ
ーブアドレス（８０２）を生成し、出力する。例えば、
アドレス変換部３３は、０、１、２、・・・という入力
（８０１）を受けて、１、１２９、６７、・・・というイ
ンタリーブアドレス（８０２）を生成し、出力する。ア
ドレス変換部３４は、アドレス変換部３４の入力（８０
３）の各々に対応するインタリーブアドレス（８０４）
を生成し、出力する。例えば、アドレス変換部３４は、
１、２、３、・・・という入力（８０３）を受けて、１２
９、６７、１９７．・・・というインタリーブアドレス
（８０４）を生成し、出力する。
【００４４】アドレス判定部３５は、アドレス変換部３
３及びアドレス変換部３４で生成されたインタリーブア
ドレスについて、インタリーバメモリ１８上のデータ格
納部分に対応するか否かを判定する。例えば、１、１２
９、６７というアドレス変換部３３の出力（８０２）、
及び１２９、６７、１９７というアドレス変換部３４の
出力（８０４）はいずれも０〜２４９の範囲内に該当し
ていることより、アドレス判定部３５は、インタリーバ
メモリ１８上のデータ格納部分に対応すると判定（９０
３）する。アドレス判定部３５は、アドレス変換部３３
及びアドレス変換部３４の出力の度に、インタリーバメ
モリ１８上のデータ格納部分に対応することを判定し、
判定結果（９０３）をセレクタ３６に対して送る。図９
においては、アドレス変換部３３からの出力（８０２）
がインタリーバメモリ１８上のデータ格納部分に対応す
るため、アドレス判定部３５の表示は、ＯＫとしてい
る。セレクタ３６は、インタリーバメモリ１８上のデー
タ格納部分に対応することを示す判定結果（９０３）に
応じて、アドレス変換部３３からの出力（８０２）を、
優先的に選択（９０４）する。図９においては、アドレ
ス変換部３３からの出力（８０２）が選択されているた
め、セレクタ３６の表示は、０としている。この場合、
セレクタ３６は、アドレス変換部３３からの出力（８０
２）をインタリーブ読み出しアドレス（８０５）として
出力する。例えば、アドレス変換部３３からの出力（８
０２）が１、１２９、６７である場合、インタリーブ読
み出しアドレス（８０５）の各々も、１、１２９、６７
である。
３及びアドレス変換部３４で生成されたインタリーブア
ドレスについて、インタリーバメモリ１８上のデータ格
納部分に対応するか否かを判定する。例えば、１、１２
９、６７というアドレス変換部３３の出力（８０２）、
及び１２９、６７、１９７というアドレス変換部３４の
出力（８０４）はいずれも０〜２４９の範囲内に該当し
ていることより、アドレス判定部３５は、インタリーバ
メモリ１８上のデータ格納部分に対応すると判定（９０
３）する。アドレス判定部３５は、アドレス変換部３３
及びアドレス変換部３４の出力の度に、インタリーバメ
モリ１８上のデータ格納部分に対応することを判定し、
判定結果（９０３）をセレクタ３６に対して送る。図９
においては、アドレス変換部３３からの出力（８０２）
がインタリーバメモリ１８上のデータ格納部分に対応す
るため、アドレス判定部３５の表示は、ＯＫとしてい
る。セレクタ３６は、インタリーバメモリ１８上のデー
タ格納部分に対応することを示す判定結果（９０３）に
応じて、アドレス変換部３３からの出力（８０２）を、
優先的に選択（９０４）する。図９においては、アドレ
ス変換部３３からの出力（８０２）が選択されているた
め、セレクタ３６の表示は、０としている。この場合、
セレクタ３６は、アドレス変換部３３からの出力（８０
２）をインタリーブ読み出しアドレス（８０５）として
出力する。例えば、アドレス変換部３３からの出力（８
０２）が１、１２９、６７である場合、インタリーブ読
み出しアドレス（８０５）の各々も、１、１２９、６７
である。
【００４５】例えば、出力シンボル番号（９０１）が３
１の場合、アドレス変換部３３からの出力（８０２）は
２５１とし、アドレス変換部３４からの出力（８０４）
は２とする。このとき、２５１というアドレス変換部３
３の出力（８０２）は０〜２４９の範囲内に該当してい
ないことより、アドレス判定部３５は、アドレス変換部
３３の出力（８０２）について、インタリーバメモリ１
８上のデータ格納部分に対応しないと判定（９０３）す
る。アドレス判定部３５は、アドレス変換部３３からの
出力（８０２）がインタリーバメモリ１８上のデータ格
納部分に対応しないという判定結果（９０３）を、セレ
クタ３６に送る。図９においては、アドレス変換部３３
からの出力（８０２）がインタリーバメモリ１８上のデ
ータ格納部分に対応しないため、アドレス判定部３５の
表示は、ＮＧとしている。セレクタ３６は、アドレス判
定部３５の判定結果（９０３）に応じて、アドレス変換
部３３からの出力（８０２）に代えて、アドレス変換部
３４からの出力（８０４）をインタリーブ読み出しアド
レス（８０５）として出力する。図９においては、アド
レス変換部３４からの出力（８０４）が選択されている
ため、セレクタ３６の表示は、１としている。そして、
インタリーブ読み出しアドレス（８０５）は、例えば、
アドレス変換部３４からの出力（８０４）としての２と
なる。
１の場合、アドレス変換部３３からの出力（８０２）は
２５１とし、アドレス変換部３４からの出力（８０４）
は２とする。このとき、２５１というアドレス変換部３
３の出力（８０２）は０〜２４９の範囲内に該当してい
ないことより、アドレス判定部３５は、アドレス変換部
３３の出力（８０２）について、インタリーバメモリ１
８上のデータ格納部分に対応しないと判定（９０３）す
る。アドレス判定部３５は、アドレス変換部３３からの
出力（８０２）がインタリーバメモリ１８上のデータ格
納部分に対応しないという判定結果（９０３）を、セレ
クタ３６に送る。図９においては、アドレス変換部３３
からの出力（８０２）がインタリーバメモリ１８上のデ
ータ格納部分に対応しないため、アドレス判定部３５の
表示は、ＮＧとしている。セレクタ３６は、アドレス判
定部３５の判定結果（９０３）に応じて、アドレス変換
部３３からの出力（８０２）に代えて、アドレス変換部
３４からの出力（８０４）をインタリーブ読み出しアド
レス（８０５）として出力する。図９においては、アド
レス変換部３４からの出力（８０４）が選択されている
ため、セレクタ３６の表示は、１としている。そして、
インタリーブ読み出しアドレス（８０５）は、例えば、
アドレス変換部３４からの出力（８０４）としての２と
なる。
【００４６】この例において、アドレス変換部３４から
出力（８０４）されたインタリーブ読み出しアドレス
（８０５）は、直後の出力シンボル番号（９０１）に対
応するアドレス変換部３３からの出力（８０２）にな
る。例えば、出力シンボル番号（９０１）が３１の場合
に、アドレス変換部３４から出力されるインタリーブア
ドレス（８０４）は２である。これは、３１の直後の３
２という出力シンボル番号（９０１）に対して、アドレ
ス変換部３３から出力されるインタリーブアドレス（８
０２）の２と同じである。したがって、アドレス判定部
３５は、アドレス変換部３３からの出力（８０２）がイ
ンタリーバメモリ１８上のデータ格納部分に対応しない
場合、直後の出力シンボル番号（９０１）に対して補正
値（９０２）としての１を加算しなくてはならない。例
えば、３１の直後の出力シンボル番号（９０１）である
３２に対して補正値（９０２）としての１が加算され
て、補正後の番号である３３が、シンボル番号補正部３
２へ入力されることが好ましい。
出力（８０４）されたインタリーブ読み出しアドレス
（８０５）は、直後の出力シンボル番号（９０１）に対
応するアドレス変換部３３からの出力（８０２）にな
る。例えば、出力シンボル番号（９０１）が３１の場合
に、アドレス変換部３４から出力されるインタリーブア
ドレス（８０４）は２である。これは、３１の直後の３
２という出力シンボル番号（９０１）に対して、アドレ
ス変換部３３から出力されるインタリーブアドレス（８
０２）の２と同じである。したがって、アドレス判定部
３５は、アドレス変換部３３からの出力（８０２）がイ
ンタリーバメモリ１８上のデータ格納部分に対応しない
場合、直後の出力シンボル番号（９０１）に対して補正
値（９０２）としての１を加算しなくてはならない。例
えば、３１の直後の出力シンボル番号（９０１）である
３２に対して補正値（９０２）としての１が加算され
て、補正後の番号である３３が、シンボル番号補正部３
２へ入力されることが好ましい。
【００４７】以上より、補正値（９０２）は、初期値と
して０が与えられており、出力シンボル番号（９０１）
に対して常に加算されることが好ましい。補正値（９０
２）は、アドレス変換部３３からの出力（８０２）がイ
ンタリーバメモリ１８上のデータ格納部分に対応しない
事態が生ずる度に、１が加算される。すなわち、補正値
は、アドレス変換部３３からの出力（８０２）がインタ
リーバメモリ１８上のデータ格納部分に対応しない事態
が生じた回数の累積値である。出力シンボル番号（９０
１）が常に補正値（９０２）によって補正されるため、
インタリーブ読み出しアドレス生成部２４は、同じイン
タリーブ読み出しアドレス（８０５）を複数回生成する
ということは生じない。なお、アドレス判定部３５は、
アドレス変換部３３からの出力（８０２）がインタリー
バメモリ１８上のデータ格納部分に対応しない事態が生
じる度に、補正値（９０２）に対して１を加算する。
して０が与えられており、出力シンボル番号（９０１）
に対して常に加算されることが好ましい。補正値（９０
２）は、アドレス変換部３３からの出力（８０２）がイ
ンタリーバメモリ１８上のデータ格納部分に対応しない
事態が生ずる度に、１が加算される。すなわち、補正値
は、アドレス変換部３３からの出力（８０２）がインタ
リーバメモリ１８上のデータ格納部分に対応しない事態
が生じた回数の累積値である。出力シンボル番号（９０
１）が常に補正値（９０２）によって補正されるため、
インタリーブ読み出しアドレス生成部２４は、同じイン
タリーブ読み出しアドレス（８０５）を複数回生成する
ということは生じない。なお、アドレス判定部３５は、
アドレス変換部３３からの出力（８０２）がインタリー
バメモリ１８上のデータ格納部分に対応しない事態が生
じる度に、補正値（９０２）に対して１を加算する。
【００４８】結果的に、例えば、１、１２９、６７、…
２４８というインタリーブ読み出しアドレス（８０５）
の各々に対応して、Ｄ１、Ｄ１２９、Ｄ６７、…Ｄ２４
８というインタリーバ出力系列（８０６）が読み出され
る。
２４８というインタリーブ読み出しアドレス（８０５）
の各々に対応して、Ｄ１、Ｄ１２９、Ｄ６７、…Ｄ２４
８というインタリーバ出力系列（８０６）が読み出され
る。
【００４９】本実施例によっても、インタリーブアドレ
ス生成部２０は、必ず、インタリーバメモリ１８上のデ
ータ格納部分に対応するインタリーブ読み出しアドレス
を出力することができる。
ス生成部２０は、必ず、インタリーバメモリ１８上のデ
ータ格納部分に対応するインタリーブ読み出しアドレス
を出力することができる。
【００５０】なお、本実施例は、アドレス変換部３３及
びアドレス変換部３４という２つのアドレス変換部に限
定されるものでなく、より多くのアドレス変換部を並列
に構成するものも好ましい。この場合、アドレス変換部
の数は、インタリーバメモリ１８上のデータ格納部分に
対応しないインタリーブアドレスが連続して生成され得
る最大数に依存する。図１０は、本発明におけるインタ
リーブ読み出しアドレス生成部２４の構成例を示すブロ
ック図であり、図７のアドレス変換部の数を増やした実
施例である。図１０において、アドレス変換部は（ｎ＋
１）個存在し、インタリーバメモリ１８上のデータ格納
部分に対応しないインタリーブアドレスを連続ｎ回生成
され得る場合に対応できる。シンボル番号補正部３７、
アドレス変換部３８、アドレス判定部３９、セレクタ４
０は、それぞれシンボル番号補正部３２、アドレス変換
部３３、アドレス判定部３５、セレクタ３６と同様の処
理を行う。アドレス変換部３８を上から０段、１段、２
段、・・・ｎ段目とした場合、ｎ段目のアドレス変換部３
８に入力される番号は、出力シンボル番号に対して補正
値が加算された後の番号に対して固定値ｎが加算された
補正番号となる。アドレス変換部毎の優先度としては、
加算される固定値が小さいアドレス変換部ほど、より優
先度が高いものとする。この場合、補正値は、セレクタ
４０によってインタリーブ読み出しアドレスとして選択
されたインタリーブアドレスを出力したアドレス変換部
３８の段数であるｎの累積値となる。
びアドレス変換部３４という２つのアドレス変換部に限
定されるものでなく、より多くのアドレス変換部を並列
に構成するものも好ましい。この場合、アドレス変換部
の数は、インタリーバメモリ１８上のデータ格納部分に
対応しないインタリーブアドレスが連続して生成され得
る最大数に依存する。図１０は、本発明におけるインタ
リーブ読み出しアドレス生成部２４の構成例を示すブロ
ック図であり、図７のアドレス変換部の数を増やした実
施例である。図１０において、アドレス変換部は（ｎ＋
１）個存在し、インタリーバメモリ１８上のデータ格納
部分に対応しないインタリーブアドレスを連続ｎ回生成
され得る場合に対応できる。シンボル番号補正部３７、
アドレス変換部３８、アドレス判定部３９、セレクタ４
０は、それぞれシンボル番号補正部３２、アドレス変換
部３３、アドレス判定部３５、セレクタ３６と同様の処
理を行う。アドレス変換部３８を上から０段、１段、２
段、・・・ｎ段目とした場合、ｎ段目のアドレス変換部３
８に入力される番号は、出力シンボル番号に対して補正
値が加算された後の番号に対して固定値ｎが加算された
補正番号となる。アドレス変換部毎の優先度としては、
加算される固定値が小さいアドレス変換部ほど、より優
先度が高いものとする。この場合、補正値は、セレクタ
４０によってインタリーブ読み出しアドレスとして選択
されたインタリーブアドレスを出力したアドレス変換部
３８の段数であるｎの累積値となる。
【００５１】本発明の別の実施例について説明する。本
実施例は、アドレス変換部及びアドレス判定部の他に読
み出しアドレス制御部を有するのみであり、上述の実施
例と比べると回路規模が最も小さいものである。なお、
上述の実施例は、インタリーバメモリからのデータ系列
の読み出しを休止するようなことはなく、本実施例と比
べると周辺回路への影響が生じないものである。
実施例は、アドレス変換部及びアドレス判定部の他に読
み出しアドレス制御部を有するのみであり、上述の実施
例と比べると回路規模が最も小さいものである。なお、
上述の実施例は、インタリーバメモリからのデータ系列
の読み出しを休止するようなことはなく、本実施例と比
べると周辺回路への影響が生じないものである。
【００５２】図１１は、本発明におけるインタリーブ読
み出しアドレスを生成する場合のシステム構成例を示す
ブロック図である。図１１は、インタリーバメモリ１
８、入力シンボル番号生成部２２、出力シンボル番号生
成部２３、アドレス変換部４１、アドレス判定部４２及
び読み出しアドレス制御部５４を有する。インタリーバ
メモリ１８、入力シンボル番号生成部２２及び出力シン
ボル番号生成部２３は、上述の実施例で述べたものと同
様である。アドレス変換部４１は、上述のアドレス変換
部２８と同様に、出力シンボル番号に対して、文献１の
規定に従ってインタリーブアドレスを計算し、生成す
る。アドレス判定部４２は、上述のアドレス判定部２９
と同様に、アドレス変換部で生成されたインタリーブア
ドレスについて、インタリーバメモリ１８上のデータ格
納部分に対応するか否かを判定する。アドレス判定部４
２は、上述のアドレス判定部２９と一部異なり、判定結
果を判定信号という形で読み出しアドレス制御部５４に
対して送る。読み出しアドレス制御部５４は、インタリ
ーバメモリ１８からインタリーブ読み出しアドレスを読
み出す際に、読み出し元アドレスの決定、生成等を制御
する。読み出しアドレス制御部５４は、アドレス判定部
４２の判定結果に応じて、インタリーブ読み出しアドレ
スの生成を休止し、直前に出力されたインタリーブ読み
出しアドレスと同じインタリーブ読み出しアドレスをも
う一度出力する。
み出しアドレスを生成する場合のシステム構成例を示す
ブロック図である。図１１は、インタリーバメモリ１
８、入力シンボル番号生成部２２、出力シンボル番号生
成部２３、アドレス変換部４１、アドレス判定部４２及
び読み出しアドレス制御部５４を有する。インタリーバ
メモリ１８、入力シンボル番号生成部２２及び出力シン
ボル番号生成部２３は、上述の実施例で述べたものと同
様である。アドレス変換部４１は、上述のアドレス変換
部２８と同様に、出力シンボル番号に対して、文献１の
規定に従ってインタリーブアドレスを計算し、生成す
る。アドレス判定部４２は、上述のアドレス判定部２９
と同様に、アドレス変換部で生成されたインタリーブア
ドレスについて、インタリーバメモリ１８上のデータ格
納部分に対応するか否かを判定する。アドレス判定部４
２は、上述のアドレス判定部２９と一部異なり、判定結
果を判定信号という形で読み出しアドレス制御部５４に
対して送る。読み出しアドレス制御部５４は、インタリ
ーバメモリ１８からインタリーブ読み出しアドレスを読
み出す際に、読み出し元アドレスの決定、生成等を制御
する。読み出しアドレス制御部５４は、アドレス判定部
４２の判定結果に応じて、インタリーブ読み出しアドレ
スの生成を休止し、直前に出力されたインタリーブ読み
出しアドレスと同じインタリーブ読み出しアドレスをも
う一度出力する。
【００５３】以下、図１２及び図１３を用いて、データ
系列のデータ長Ｎが２５６である場合を例に、インタリ
ーブアドレス生成の処理動作を説明する。テイルビット
部分を除いたデータ系列のデータ長Ｎ’は、上述のとお
り、２５０である。図１２は、本発明におけるインタリ
ーバ入力系列、インタリーブアドレス又はインタリーバ
出力系列の関係を示す図である。図１３は、本発明にお
けるインタリーブアドレス生成の一連の処理動作を示す
図である。
系列のデータ長Ｎが２５６である場合を例に、インタリ
ーブアドレス生成の処理動作を説明する。テイルビット
部分を除いたデータ系列のデータ長Ｎ’は、上述のとお
り、２５０である。図１２は、本発明におけるインタリ
ーバ入力系列、インタリーブアドレス又はインタリーバ
出力系列の関係を示す図である。図１３は、本発明にお
けるインタリーブアドレス生成の一連の処理動作を示す
図である。
【００５４】図１２において、インタリーバ入力系列
（５０１）、入力シンボル番号（５０２）、インタリー
ブ書き込みアドレス（５０３）及び出力シンボル番号
（５０４）は、図５と同様である。出力シンボル番号
（５０４）は、上述の方法で生成されており、例えば、
０、１、２、・・・２５５とする。アドレス変換部４１
は、上述のアドレス変換部２８と同様に、入力された出
力シンボル番号（５０４）の各々に対応するインタリー
ブアドレス（１３０１）を生成し、出力する。例えば、
アドレス変換部４１は、０、１、２、・・・２５５という
入力（５０４）を受けて、１、１２９、６７、・・・２４
８というインタリーブアドレス（１３０１）を生成し、
出力する。アドレス判定部４２は、上述のアドレス判定
部２９と同様に、アドレス変換部４１で生成されたイン
タリーブアドレス（１３０１）について、インタリーバ
メモリ１８上のデータ格納部分に対応するか否かを判定
する。上述の実施例と同様に、例えば、１、１２９、６
７というアドレス変換部４１からの出力（１３０１）の
各々について、アドレス判定部４１は、インタリーバメ
モリ１８上のデータ格納部分に対応すると判定する（１
３０２）。この場合、図１３において、アドレス判定部
４２の表示は、ＯＫとしている。また、上述の実施例と
同様に、例えば、２５１、２５４、２５３というアドレ
ス変換部４１からの出力（１３０１）の各々について、
アドレス判定部４２は、インタリーバメモリ１８上のデ
ータ格納部分に対応しないと判定する（１３０２）。こ
の場合、図１３において、アドレス判定部４２の表示
は、ＮＧとしている。アドレス判定部４２は、判定結果
（１３０２）を読み出しアドレス制御部５４に送る。
（５０１）、入力シンボル番号（５０２）、インタリー
ブ書き込みアドレス（５０３）及び出力シンボル番号
（５０４）は、図５と同様である。出力シンボル番号
（５０４）は、上述の方法で生成されており、例えば、
０、１、２、・・・２５５とする。アドレス変換部４１
は、上述のアドレス変換部２８と同様に、入力された出
力シンボル番号（５０４）の各々に対応するインタリー
ブアドレス（１３０１）を生成し、出力する。例えば、
アドレス変換部４１は、０、１、２、・・・２５５という
入力（５０４）を受けて、１、１２９、６７、・・・２４
８というインタリーブアドレス（１３０１）を生成し、
出力する。アドレス判定部４２は、上述のアドレス判定
部２９と同様に、アドレス変換部４１で生成されたイン
タリーブアドレス（１３０１）について、インタリーバ
メモリ１８上のデータ格納部分に対応するか否かを判定
する。上述の実施例と同様に、例えば、１、１２９、６
７というアドレス変換部４１からの出力（１３０１）の
各々について、アドレス判定部４１は、インタリーバメ
モリ１８上のデータ格納部分に対応すると判定する（１
３０２）。この場合、図１３において、アドレス判定部
４２の表示は、ＯＫとしている。また、上述の実施例と
同様に、例えば、２５１、２５４、２５３というアドレ
ス変換部４１からの出力（１３０１）の各々について、
アドレス判定部４２は、インタリーバメモリ１８上のデ
ータ格納部分に対応しないと判定する（１３０２）。こ
の場合、図１３において、アドレス判定部４２の表示
は、ＮＧとしている。アドレス判定部４２は、判定結果
（１３０２）を読み出しアドレス制御部５４に送る。
【００５５】読み出しアドレス制御部５４は、判定結果
（１３０２）がインタリーバメモリ１８上のデータ格納
部分に対応することを示す場合、アドレス変換部４１か
らの出力（１３０１）をインタリーブ読み出しアドレス
（１２０１）として生成し、出力する。例えば、読み出
しアドレス制御部５４は、１、１２９、６７という入力
（１３０１）を受けて、それぞれ１、１２９、６７とい
うインタリーブ読み出しアドレス（１２０１）を生成
し、出力する。読み出しアドレス制御部５４は、判定結
果（１３０２）がインタリーバメモリ１８上のデータ格
納部分に対応しないことを示す場合、アドレス変換部４
１からの出力（１３０１）をインタリーブ読み出しアド
レス（１２０１）として生成することなく、その代わり
に、直前に出力されたインタリーブ読み出しアドレス
（１２０１）と同じインタリーブ読み出しアドレス（１
２０１）をもう一度出力する。例えば、読み出しアドレ
ス制御部５４は、２５１という入力（１３０１）を受け
た場合、２５１をインタリーブ読み出しアドレス（１２
０１）として生成することなく、１２５という直前に出
力されたインタリーブ読み出しアドレス（１２０１）を
生成し、出力する。同様に、例えば、読み出しアドレス
制御部５４は、２５４、２５３という入力（１３０１）
を受けた場合、それぞれ１２２、１２３という直前に出
力されたインタリーブ読み出しアドレス（１２０１）と
同じインタリーブ読み出しアドレス（１２０１）をもう
一度出力する。なお、本発明はこの場合に限定されるも
のでなく、読み出しアドレス制御部５４は、判定結果
（１３０２）がインタリーバメモリ１８上のデータ格納
部分に対応しないことを示す場合、アドレス変換部４１
からの出力（１３０１）をインタリーブ読み出しアドレ
ス（１２０１）として生成することなく、かつ何れのイ
ンタリーブ読み出しアドレス（１２０１）をも出力しな
いものであっても良い。
（１３０２）がインタリーバメモリ１８上のデータ格納
部分に対応することを示す場合、アドレス変換部４１か
らの出力（１３０１）をインタリーブ読み出しアドレス
（１２０１）として生成し、出力する。例えば、読み出
しアドレス制御部５４は、１、１２９、６７という入力
（１３０１）を受けて、それぞれ１、１２９、６７とい
うインタリーブ読み出しアドレス（１２０１）を生成
し、出力する。読み出しアドレス制御部５４は、判定結
果（１３０２）がインタリーバメモリ１８上のデータ格
納部分に対応しないことを示す場合、アドレス変換部４
１からの出力（１３０１）をインタリーブ読み出しアド
レス（１２０１）として生成することなく、その代わり
に、直前に出力されたインタリーブ読み出しアドレス
（１２０１）と同じインタリーブ読み出しアドレス（１
２０１）をもう一度出力する。例えば、読み出しアドレ
ス制御部５４は、２５１という入力（１３０１）を受け
た場合、２５１をインタリーブ読み出しアドレス（１２
０１）として生成することなく、１２５という直前に出
力されたインタリーブ読み出しアドレス（１２０１）を
生成し、出力する。同様に、例えば、読み出しアドレス
制御部５４は、２５４、２５３という入力（１３０１）
を受けた場合、それぞれ１２２、１２３という直前に出
力されたインタリーブ読み出しアドレス（１２０１）と
同じインタリーブ読み出しアドレス（１２０１）をもう
一度出力する。なお、本発明はこの場合に限定されるも
のでなく、読み出しアドレス制御部５４は、判定結果
（１３０２）がインタリーバメモリ１８上のデータ格納
部分に対応しないことを示す場合、アドレス変換部４１
からの出力（１３０１）をインタリーブ読み出しアドレ
ス（１２０１）として生成することなく、かつ何れのイ
ンタリーブ読み出しアドレス（１２０１）をも出力しな
いものであっても良い。
【００５６】直前に出力されたインタリーブ読み出しア
ドレス（１２０１）と同じインタリーブ読み出しアドレ
ス（１２０１）がもう一度出力された場合、又は何れの
インタリーブ読み出しアドレス（１２０１）をも出力さ
れない場合、インタリーバメモリ１８は、何れのデータ
も読み出されない。したがって、この場合、インタリー
バメモリ１８の周辺回路においても、一時的に処理動作
を停止させることが好ましい。周辺回路の処理動作を一
時的に停止させるための構成例を、図１４に示す。図１
４において、インタリーバメモリ１８、入力シンボル番
号生成部２２、出力シンボル番号生成部２３、アドレス
変換部４１及び読み出しアドレス制御部５４は、図１１
のそれらと同様の処理動作をする。アドレス判定部４２
は、図１１のそれと同様の処理動作に加えて、周辺回路
４３に対しても、判定結果（１３０２）を判定信号とい
う形で送る。判定結果（１３０２）がインタリーバメモ
リ１８上のデータ格納部分に対応しないことを示す場
合、アドレス判定部４２は、読み出しアドレス制御部５
４及び周辺回路４３に判定結果を送ることにより、イン
タリーバメモリ１８からの読み出し処理及び周辺回路４
３の処理を休止させる。この場合、周辺回路４３に含ま
れる周辺回路１、２、３、・・・ｎは、各々時間をずらし
て休止させていくことが好ましい。インタリーバメモリ
１８からの読み出し処理を休止させたインタリーブ読み
出しアドレス（１２０１）に対応する時間間隔だけ、周
辺回路１、２、３、・・・ｎの各々を順番に休止させてい
くことにより、周辺回路４３へ生じる影響を防止するこ
とができるからである。周辺回路１、２、３、・・・ｎの
各々を順番に休止させるには、アドレス判定部４２は、
周辺回路１、２、３、・・・ｎの各々毎に判定結果（１３
０２）を送るタイミングをずらすことが好ましい。また
別の方法として、アドレス判定部４２は、周辺回路（１
３０２）の処理を休止させるタイミングを計算して、計
算結果を周辺回路１、２、３、・・・ｎの各々に通知す
る。そして、周辺回路１、２、３、・・・ｎの各々は、通
知された計算結果に応じて処理を休止させることも好ま
しい。なお、ここでいう周辺回路４３は、インタリーバ
メモリ１８から読み出されたデータ系列について何らか
の処理を行う電子機器である。
ドレス（１２０１）と同じインタリーブ読み出しアドレ
ス（１２０１）がもう一度出力された場合、又は何れの
インタリーブ読み出しアドレス（１２０１）をも出力さ
れない場合、インタリーバメモリ１８は、何れのデータ
も読み出されない。したがって、この場合、インタリー
バメモリ１８の周辺回路においても、一時的に処理動作
を停止させることが好ましい。周辺回路の処理動作を一
時的に停止させるための構成例を、図１４に示す。図１
４において、インタリーバメモリ１８、入力シンボル番
号生成部２２、出力シンボル番号生成部２３、アドレス
変換部４１及び読み出しアドレス制御部５４は、図１１
のそれらと同様の処理動作をする。アドレス判定部４２
は、図１１のそれと同様の処理動作に加えて、周辺回路
４３に対しても、判定結果（１３０２）を判定信号とい
う形で送る。判定結果（１３０２）がインタリーバメモ
リ１８上のデータ格納部分に対応しないことを示す場
合、アドレス判定部４２は、読み出しアドレス制御部５
４及び周辺回路４３に判定結果を送ることにより、イン
タリーバメモリ１８からの読み出し処理及び周辺回路４
３の処理を休止させる。この場合、周辺回路４３に含ま
れる周辺回路１、２、３、・・・ｎは、各々時間をずらし
て休止させていくことが好ましい。インタリーバメモリ
１８からの読み出し処理を休止させたインタリーブ読み
出しアドレス（１２０１）に対応する時間間隔だけ、周
辺回路１、２、３、・・・ｎの各々を順番に休止させてい
くことにより、周辺回路４３へ生じる影響を防止するこ
とができるからである。周辺回路１、２、３、・・・ｎの
各々を順番に休止させるには、アドレス判定部４２は、
周辺回路１、２、３、・・・ｎの各々毎に判定結果（１３
０２）を送るタイミングをずらすことが好ましい。また
別の方法として、アドレス判定部４２は、周辺回路（１
３０２）の処理を休止させるタイミングを計算して、計
算結果を周辺回路１、２、３、・・・ｎの各々に通知す
る。そして、周辺回路１、２、３、・・・ｎの各々は、通
知された計算結果に応じて処理を休止させることも好ま
しい。なお、ここでいう周辺回路４３は、インタリーバ
メモリ１８から読み出されたデータ系列について何らか
の処理を行う電子機器である。
【００５７】結果的に、例えば、１、１２９、６７、…
２４８というインタリーブ読み出しアドレス（１２０
１）の各々に対応して、Ｄ１、Ｄ１２９、Ｄ６７、…Ｄ
２４８というインタリーバ出力系列（１２０２）が読み
出される。
２４８というインタリーブ読み出しアドレス（１２０
１）の各々に対応して、Ｄ１、Ｄ１２９、Ｄ６７、…Ｄ
２４８というインタリーバ出力系列（１２０２）が読み
出される。
【００５８】図２に示すインタリーブ読み出しアドレス
生成部２４とデインタリーブ書き込みアドレス生成部２
６は、１つのターボ復号器の中では同一回路構成である
ため共用化が可能である。図１５は本発明におけるター
ボ復号器の別の構成例を示すブロック図であり、図２の
インタリーブ読み出しアドレス生成部２４とデインタリ
ーブ書き込みアドレス生成部２６を共用化した構成であ
る。入力シンボル番号生成部４４では、インタリーバメ
モリ４５に対するインタリーブ書き込みアドレスを生成
する。出力シンボル番号生成部４６は出力シンボル番号
を出力し、アドレス生成部４７では出力シンボル番号を
もとに、インタリーバメモリ４５に対するインタリーブ
読み出しアドレスを生成する。一方、入力シンボル番号
生成部５０は入力シンボル番号を出力し、アドレス生成
部４７は入力シンボル番号をもとに、デインタリーバメ
モリ４９に対するデインタリーブ書き込みアドレスを生
成する。また、出力シンボル番号生成部４８は、デイン
タリーバメモリ４９に対するデインタリーブ読み出しア
ドレスを生成する。
生成部２４とデインタリーブ書き込みアドレス生成部２
６は、１つのターボ復号器の中では同一回路構成である
ため共用化が可能である。図１５は本発明におけるター
ボ復号器の別の構成例を示すブロック図であり、図２の
インタリーブ読み出しアドレス生成部２４とデインタリ
ーブ書き込みアドレス生成部２６を共用化した構成であ
る。入力シンボル番号生成部４４では、インタリーバメ
モリ４５に対するインタリーブ書き込みアドレスを生成
する。出力シンボル番号生成部４６は出力シンボル番号
を出力し、アドレス生成部４７では出力シンボル番号を
もとに、インタリーバメモリ４５に対するインタリーブ
読み出しアドレスを生成する。一方、入力シンボル番号
生成部５０は入力シンボル番号を出力し、アドレス生成
部４７は入力シンボル番号をもとに、デインタリーバメ
モリ４９に対するデインタリーブ書き込みアドレスを生
成する。また、出力シンボル番号生成部４８は、デイン
タリーバメモリ４９に対するデインタリーブ読み出しア
ドレスを生成する。
【００５９】本発明の実施例で示した構成は、前述の実
施の形態のみに限定されるものではなく、種々付加変更
することが可能である。例えば、畳み込み符号器の内部
構成では、拘束長Ｋ＝５、符号化率Ｒ＝１／３の場合、
テイルビットは８ビットとなる。この場合、アドレス判
定部に、データ系列のデータ長Ｎを設定し、メモリ上に
データが存在しないアドレスの判定を行い、メモリ上に
存在しないアドレスの時に処理をしないようにする。こ
れにより、ランダム性を維持しつつメモリ上にデータが
存在する範囲のみで処理を行うことができる。
施の形態のみに限定されるものではなく、種々付加変更
することが可能である。例えば、畳み込み符号器の内部
構成では、拘束長Ｋ＝５、符号化率Ｒ＝１／３の場合、
テイルビットは８ビットとなる。この場合、アドレス判
定部に、データ系列のデータ長Ｎを設定し、メモリ上に
データが存在しないアドレスの判定を行い、メモリ上に
存在しないアドレスの時に処理をしないようにする。こ
れにより、ランダム性を維持しつつメモリ上にデータが
存在する範囲のみで処理を行うことができる。
【００６０】通信システムにおいて、ターボ符号器とタ
ーボ復号器の処理内容は、畳み込み符号器の拘束長Ｋ、
符号化率Ｒなど予め定めたパラメータで決定される。ま
たターボ復号器のインタリーバ、ターボ符号器のインタ
リーバの処理すべき内容は同一である。すなわち、上述
した本発明のターボ復号器のインタリーバを用いればタ
ーボ符号器のインタリーバを実現できる。図１６は本発
明におけるターボ符号器１４の構成例を示すブロック図
である。ターボ符号器１４はデータ系列Ｘｓを畳み込み
符号化する畳み込み符号器５１と、インタリーブされた
データ系列Ｙｓを畳み込み符号化する畳み込み符号器５
３と、インタリーバメモリ５２とを備え、更に、インタ
リーバメモリ５２に対して書き込み/読み出しアドレス
の管理を行うインタリーブアドレス生成部２０を備え
る。インタリーバメモリ５２に対する書き込みアドレス
を生成する入力シンボル番号生成部２２は、外部より供
給される入力シンボルクロックを受け、このクロックに
従ってシーケンシャルな番号を生成し、入力系列をイン
タリーバメモリ５２に書き込むためのインタリーブ書き
込みアドレスを生成する。内蔵のカウンタが生成するシ
ンボル番号を出力する出力シンボル番号生成部２３は、
入力シンボル番号生成部２２に供給される入力シンボル
クロックと同様の、外部からの出力シンボルクロックの
供給を受け、このクロックをカウンタでカウントし、カ
ウント値に従ってシーケンシャルな番号（出力シンボル
番号）を生成する。本発明の図４、図７又は図１０の構
成例におけるインタリーブアドレス生成部２０は、出力
シンボル番号に対して、文献１の規定で計算されたイン
タリーバメモリ１８上のデータ格納部分に対応するラン
ダムなインタリーブアドレスを生成する。図１１又は図
１４の構成例では、文献１の規定で計算されたメモリ上
にデータが存在する範囲のランダムなアドレスを生成し
ているときのみ処理を行う。以下の構成を備えているの
で、本発明のターボ復号器のインタリーバを用いればタ
ーボ符号器のインタリーバを実現できる。
ーボ復号器の処理内容は、畳み込み符号器の拘束長Ｋ、
符号化率Ｒなど予め定めたパラメータで決定される。ま
たターボ復号器のインタリーバ、ターボ符号器のインタ
リーバの処理すべき内容は同一である。すなわち、上述
した本発明のターボ復号器のインタリーバを用いればタ
ーボ符号器のインタリーバを実現できる。図１６は本発
明におけるターボ符号器１４の構成例を示すブロック図
である。ターボ符号器１４はデータ系列Ｘｓを畳み込み
符号化する畳み込み符号器５１と、インタリーブされた
データ系列Ｙｓを畳み込み符号化する畳み込み符号器５
３と、インタリーバメモリ５２とを備え、更に、インタ
リーバメモリ５２に対して書き込み/読み出しアドレス
の管理を行うインタリーブアドレス生成部２０を備え
る。インタリーバメモリ５２に対する書き込みアドレス
を生成する入力シンボル番号生成部２２は、外部より供
給される入力シンボルクロックを受け、このクロックに
従ってシーケンシャルな番号を生成し、入力系列をイン
タリーバメモリ５２に書き込むためのインタリーブ書き
込みアドレスを生成する。内蔵のカウンタが生成するシ
ンボル番号を出力する出力シンボル番号生成部２３は、
入力シンボル番号生成部２２に供給される入力シンボル
クロックと同様の、外部からの出力シンボルクロックの
供給を受け、このクロックをカウンタでカウントし、カ
ウント値に従ってシーケンシャルな番号（出力シンボル
番号）を生成する。本発明の図４、図７又は図１０の構
成例におけるインタリーブアドレス生成部２０は、出力
シンボル番号に対して、文献１の規定で計算されたイン
タリーバメモリ１８上のデータ格納部分に対応するラン
ダムなインタリーブアドレスを生成する。図１１又は図
１４の構成例では、文献１の規定で計算されたメモリ上
にデータが存在する範囲のランダムなアドレスを生成し
ているときのみ処理を行う。以下の構成を備えているの
で、本発明のターボ復号器のインタリーバを用いればタ
ーボ符号器のインタリーバを実現できる。
【００６１】
【発明の効果】以上のように、本発明によれば、インタ
リーブ読み出しアドレス生成部或いはデインタリーブ書
き込みアドレス生成部を少ない回路規模で実現できる。
また、インタリーブ読み出しアドレス生成部或いはデイ
ンタリーブ書き込みアドレス生成部を共用化することで
更に小さい回路規模で実現できるとともに、消費電力を
低減できる。更に、図１に示すようなターボ符号を用い
た無線通信を行う際にはアドレス生成の再計算を行う必
要がないので、高速通信が可能となる。
リーブ読み出しアドレス生成部或いはデインタリーブ書
き込みアドレス生成部を少ない回路規模で実現できる。
また、インタリーブ読み出しアドレス生成部或いはデイ
ンタリーブ書き込みアドレス生成部を共用化することで
更に小さい回路規模で実現できるとともに、消費電力を
低減できる。更に、図１に示すようなターボ符号を用い
た無線通信を行う際にはアドレス生成の再計算を行う必
要がないので、高速通信が可能となる。
【図１】本発明におけるターボ復号器、符号器を備えた
無線基地局を含む無線通信システム全体の構成例を示す
ブロック図である。
無線基地局を含む無線通信システム全体の構成例を示す
ブロック図である。
【図２】本発明におけるターボ復号器１３の構成例を示
すブロック図である。
すブロック図である。
【図３】文献１の規定に従って生成されたメモリ上にデ
ータが存在しないアドレスを示した説明図である。
ータが存在しないアドレスを示した説明図である。
【図４】本発明におけるインタリーブ読み出しアドレス
生成部２４の構成例を示すブロック図である。
生成部２４の構成例を示すブロック図である。
【図５】本発明におけるインタリーバ入力系列、インタ
リーブアドレス又はインタリーバ出力系列の関係を示す
図である。
リーブアドレス又はインタリーバ出力系列の関係を示す
図である。
【図６】本発明におけるインタリーブ読み出しアドレス
生成部２４の一連の処理動作を示す図である。
生成部２４の一連の処理動作を示す図である。
【図７】本発明におけるインタリーブ読み出しアドレス
生成部２４の構成例を示すブロック図である。
生成部２４の構成例を示すブロック図である。
【図８】本発明におけるインタリーバ入力系列、インタ
リーブアドレス、又はインタリーバ出力系列の関係を示
す図である。
リーブアドレス、又はインタリーバ出力系列の関係を示
す図である。
【図９】本発明におけるインタリーブ読み出しアドレス
生成部２４の一連の処理動作を示す図である。
生成部２４の一連の処理動作を示す図である。
【図１０】本発明におけるインタリーブ読み出しアドレ
ス生成部２４の構成例を示すブロック図である。
ス生成部２４の構成例を示すブロック図である。
【図１１】本発明におけるインタリーブ読み出しアドレ
スを生成する場合のシステム構成例を示すブロック図で
ある。
スを生成する場合のシステム構成例を示すブロック図で
ある。
【図１２】本発明におけるインタリーバ入力系列、イン
タリーブアドレス又はインタリーバ出力系列の関係を示
す図である。
タリーブアドレス又はインタリーバ出力系列の関係を示
す図である。
【図１３】本発明におけるインタリーブアドレス生成の
一連の処理動作を示す図である。
一連の処理動作を示す図である。
【図１４】本発明におけるインタリーバメモリ１８の周
辺回路の処理動作を一時的に停止させるための構成例を
示すブロック図である。
辺回路の処理動作を一時的に停止させるための構成例を
示すブロック図である。
【図１５】本発明におけるターボ復号器の別の構成例を
示すブロック図である。
示すブロック図である。
【図１６】本発明におけるターボ符号器１４の構成例を
示すブロック図である。
示すブロック図である。
１００・・・無線基地局
１・・・無線端末
２・・・無線端末
６・・・管理装置
７・・・アンテナ
８・・・ＲＦ部
９・・・ベースバンド部
１０・・・通信インターフェース
１１・・・制御部（ＣＴＲＬ）
１２・・・受信復調部
１３・・・ターボ復号器
１４・・・ターボ符号器
１５・・・送信変調部
１６・・・誤り訂正復号部
１７・・・誤り訂正復号部
１８・・・インタリーバメモリ
１９・・・デインタリーバメモリ
２０・・・インタリーブアドレス生成部
２１・・・デインタリーブアドレス生成部
２２・・・入力シンボル番号生成部
２３・・・出力シンボル番号生成部
２４・・・インタリーブ読み出しアドレス生成部
２６・・・デインタリーブ書き込みアドレス生成部
２８・・・アドレス変換部
２９・・・アドレス判定部
３０・・・アドレス保管用メモリ
３１・・・書き込み／読み出しアドレス制御部
５１・・・畳み込み符号器
３２・・・シンボル番号補正部
３６・・・セレクタ
４３・・・周辺回路
４７・・・アドレス生成部
５４・・・読み出しアドレス制御部
フロントページの続き
(72)発明者 井上 貴夫
神奈川県横浜市戸塚区戸塚町216番地 株
式会社日立製作所通信事業部内
Ｆターム(参考） 5B001 AA10 AB05 AC05 AD06 AE04
AE07
5J065 AA01 AA03 AB05 AC02 AD10
AE06 AF03 AG06 AH15 AH19
5K014 AA01 BA10 FA11 FA16
Claims (20)
- 【請求項１】入力されるデータ系列に対して誤り訂正復
号を行う誤り訂正復号部と、前記誤り訂正復号部によっ
て誤り訂正復号化されたデータ系列が書き込まれる第１
のメモリと、前記誤り訂正復号化されたデータ系列を前
記第１のメモリに対して書き込むに際して、書き込みア
ドレスを供給し、かつ、前記第１のメモリに書き込まれ
るデータ系列を前記第１のメモリからランダムに読み出
すに際して、ランダムな読み出しアドレスを供給するア
ドレス生成部とを有することを特徴とするターボ復号
器。 - 【請求項２】請求項１記載のターボ復号器において、前
記アドレス生成部は、所定の規則に従った値を前記ラン
ダムな読み出しアドレスへ変換するものであり、前記ラ
ンダムな読み出しアドレスが前記第１のメモリのデータ
格納部分に対応するものであるか否かを判定するもので
あることを特徴とするターボ復号器。 - 【請求項３】請求項２記載のターボ復号器において、前
記アドレス生成部は、前記判定の結果、前記ランダムな
読み出しアドレスが前記第１のメモリのデータ格納部分
に対応するものである場合、前記ランダムな読み出しア
ドレスを用いて、前記第１のメモリに書き込まれるデー
タ系列をランダムに読み出すものであり、前記ランダム
な読み出しアドレスが前記第１のメモリのデータ格納部
分に対応するものでない場合、前記ランダムな読み出し
アドレスに代わる他のランダムな読み出しアドレスを用
いて、前記第１のメモリに書き込まれるデータ系列をラ
ンダムに読み出すものであることを特徴とするターボ復
号器。 - 【請求項４】請求項２記載のターボ復号器において、前
記アドレス生成部は、前記所定の規則に従った値を前記
ランダムな読み出しアドレスへ変換するアドレス変換部
と、前記アドレス変換部で変換されたランダムな読み出
しアドレスを格納する第２のメモリと、前記変換された
ランダムな読み出しアドレスを前記第２のメモリに対し
て書き込むことを制御し、又は前記第２のメモリからラ
ンダムな読み出しアドレスを読み出すことを制御するア
ドレス制御部とを有するものであり、前記アドレス制御
部は、前記判定の結果、前記ランダムな読み出しアドレ
スが前記第１のメモリのデータ格納部分に対応するもの
でない場合、前記ランダムな読み出しアドレスの直後に
前記変換されたランダムな読み出しアドレスによって、
既に前記第２のメモリに書き込まれている前記ランダム
な読み出しアドレスを上書きするものであることを特徴
とするターボ復号器。 - 【請求項５】請求項４記載のターボ復号器において、前
記アドレス制御部は、前記第２のメモリに対して書き込
みを開始した後の所定の期間、前記第２のメモリからラ
ンダムな読み出しアドレスを読み出すことを休止し、前
記所定の期間が経過した後、前記第２のメモリからラン
ダムな読み出しアドレスの読み出しを開始するものであ
り、前記所定の期間は、前記第１のメモリのデータ格納
部分に対応するものでないランダムな読み出しアドレス
の総数に応じたものであることを特徴とするターボ復号
器。 - 【請求項６】請求項２記載のターボ復号器において、前
記アドレス生成部は、前記所定の規則に従った値を前記
ランダムな読み出しアドレスへ変換する複数のアドレス
変換部と、前記複数のアドレス変換部の各々に対して、
相互に異なる前記所定の規則に従った値を入力させる補
正部と、前記複数のアドレス変換部の各々によって変換
されるランダムな読み出しアドレスに対して、前記第１
のメモリのデータ格納部分に対応するものであるか否か
を判定するアドレス判定部と、前記アドレス判定部の判
定結果に従って、前記複数のアドレス変換部の各々によ
って変換されるランダムな読み出しアドレスのうち、い
ずれか１つのランダムな読み出しアドレスを選択するア
ドレス選択部とを有するものであり、前記アドレス選択
部によって選択されたランダムな読み出しアドレスを用
いて、前記第１のメモリに書き込まれるデータ系列をラ
ンダムに読み出すことを特徴とするターボ復号器。 - 【請求項７】請求項６記載のターボ復号器において、前
記複数のアドレス変換部の各々には優先度があり、前記
アドレス選択部は、前記第１のメモリのデータ格納部分
に対応するものであると前記アドレス判定部によって判
定されたランダムな読み出しアドレスのうち、より前記
優先度の高いアドレス変換部によって変換されたランダ
ムな読み出しアドレスを選択するものであり、前記アド
レス判定部は、前記選択されたランダムな読み出しアド
レスを変換したアドレス変換部の優先度に応じて、前記
補正部に入力させる値を補正するものであり、前記補正
部は、前記補正された値に対して相互に異なる複数の固
有値を加算した値を、前記所定の規則に従った値とし
て、前記複数のアドレス変換部の各々に対して入力させ
るものであることを特徴とするターボ復号器。 - 【請求項８】請求項２記載のターボ復号器において、前
記アドレス生成部は、前記所定の規則に従った値を前記
ランダムな読み出しアドレスへ変換するアドレス変換部
と、前記アドレス変換部によって変換される前記ランダ
ムな読み出しアドレスに対して、前記第１のメモリのデ
ータ格納部分に対応するものであるか否かを判定するア
ドレス判定部と、前記アドレス判定部の判定結果に従っ
て、前記第１のメモリに書き込まれるデータ系列の読み
出しを一時的に休止させるように制御し、かつ、前記第
１のメモリの周辺回路の処理をも一時的に休止させるよ
うに制御するアドレス制御部とを有するものであること
を特徴とするターボ復号器。 - 【請求項９】請求項８記載のターボ復号器において、前
記アドレス制御部は、前記判定の結果、前記ランダムな
読み出しアドレスが前記第１のメモリのデータ格納部分
に対応するものである場合、前記ランダムな読み出しア
ドレスを用いて、前記第１のメモリに書き込まれるデー
タ系列を読み出すように制御するものであり、前記ラン
ダムな読み出しアドレスが前記第１のメモリのデータ格
納部分に対応するものでない場合、前記ランダムな読み
出しアドレスの出力を休止し、前記ランダムな読み出し
アドレスの直前に出力されたランダムな読み出しアドレ
スを用いて、前記第１のメモリに書き込まれるデータ系
列をランダムに読み出すように制御するものであること
を特徴とするターボ復号器。 - 【請求項１０】請求項２乃至９記載のターボ復号器にお
いて、前記ランダムな読み出しアドレスが前記第１のメ
モリのデータ格納部分に対応するものであるか否かの判
定は、前記ランダムな読み出しアドレスが前記誤り訂正
復号化されたデータ系列の情報ビット数からテイルビッ
トを除いたビット数を超えるか否かを判定するものであ
ることを特徴とするターボ復号器。 - 【請求項１１】アンテナと、前記アンテナに接続される
無線周波数処理部と、前記無線周波数処理部に接続され
るベースバンド部と、前記ベースバンド部と通信網との
インタフェースを行う通信インタフェースとを備えた無
線基地局において、前記ベースバンド部は、符号化され
たデータを復号するターボ復号器を備え、前記ターボ復
号器は、前記無線周波数処理部を介して入力されるデー
タ系列に対して誤り訂正復号を行う誤り訂正復号部と、
前記誤り訂正復号部によって誤り訂正復号化されたデー
タ系列が書き込まれる第１のメモリと、前記誤り訂正復
号化されたデータ系列を前記第１のメモリに対して書き
込むに際して、書き込みアドレスを供給し、かつ、前記
第１のメモリに書き込まれるデータ系列を前記第１のメ
モリからランダムに読み出すに際して、ランダムな読み
出しアドレスを供給するアドレス生成部とを有するもの
であり、前記アドレス生成部は、所定の規則に従った値
を前記ランダムな読み出しアドレスへ変換するものであ
り、前記ランダムな読み出しアドレスが前記第１のメモ
リのデータ格納部分に対応するものであるか否かを判定
するものであることを特徴とする無線基地局。 - 【請求項１２】請求項１１記載の無線基地局において、
前記アドレス生成部は、前記所定の規則に従った値を前
記ランダムな読み出しアドレスへ変換するアドレス変換
部と、前記アドレス変換部で変換されたランダムな読み
出しアドレスを格納する第２のメモリと、前記変換され
たランダムな読み出しアドレスを前記第２のメモリに対
して書き込むことを制御し、又は前記第２のメモリから
ランダムな読み出しアドレスを読み出すことを制御する
アドレス制御部とを有するものであり、前記アドレス制
御部は、前記判定の結果、前記ランダムな読み出しアド
レスが前記第１のメモリのデータ格納部分に対応するも
のでない場合、前記ランダムな読み出しアドレスの直後
に前記変換されたランダムな読み出しアドレスによっ
て、既に前記第２のメモリに書き込まれている前記ラン
ダムな読み出しアドレスを上書きするものであることを
特徴とする無線基地局。 - 【請求項１３】請求項１１記載の無線基地局において、
前記アドレス生成部は、前記所定の規則に従った値を前
記ランダムな読み出しアドレスへ変換する複数のアドレ
ス変換部と、前記複数のアドレス変換部の各々に対し
て、相互に異なる前記所定の規則に従った値を入力させ
る補正部と、前記複数のアドレス変換部の各々によって
変換されるランダムな読み出しアドレスに対して、前記
第１のメモリのデータ格納部分に対応するものであるか
否かを判定するアドレス判定部と、前記アドレス判定部
の判定結果に従って、前記複数のアドレス変換部の各々
によって変換されるランダムな読み出しアドレスのう
ち、いずれか１つのランダムな読み出しアドレスを選択
するアドレス選択部とを有するものであり、前記アドレ
ス選択部によって選択されたランダムな読み出しアドレ
スを用いて、前記第１のメモリに書き込まれるデータ系
列をランダムに読み出すことを特徴とする無線基地局。 - 【請求項１４】請求項１１記載の無線基地局において、
前記アドレス生成部は、前記所定の規則に従った値を前
記ランダムな読み出しアドレスへ変換するアドレス変換
部と、前記アドレス変換部によって変換される前記ラン
ダムな読み出しアドレスに対して、前記第１のメモリの
データ格納部分に対応するものであるか否かを判定する
アドレス判定部と、前記アドレス判定部の判定結果に従
って、前記第１のメモリに書き込まれるデータ系列の読
み出しを一時的に休止させるように制御し、かつ、前記
第１のメモリの周辺回路の処理をも一時的に休止させる
ように制御するアドレス制御部とを有するものであるこ
とを特徴とする無線基地局。 - 【請求項１５】請求項１１乃至１４記載の無線基地局に
おいて、前記ランダムな読み出しアドレスが前記第１の
メモリのデータ格納部分に対応するものであるか否かの
判定は、前記ランダムな読み出しアドレスが前記誤り訂
正復号化されたデータ系列の情報ビット数からテイルビ
ットを除いたビット数を超えるか否かを判定するもので
あることを特徴とする無線基地局。 - 【請求項１６】送信データが書き込まれる第１のメモリ
と、前記送信データを前記第１のメモリに対して書き込
むに際して、書き込みアドレスを供給し、かつ、前記第
１のメモリに書き込まれる前記送信データを前記第１の
メモリからランダムに読み出すに際して、ランダムな読
み出しアドレスを供給するアドレス生成部と、前記アド
レス生成部によって前記第１のメモリからランダムに読
み出される送信データに対して、畳み込み符号化を行う
畳み込み符号部とを有するものであり、前記アドレス生
成部は、所定の規則に従った値を前記ランダムな読み出
しアドレスへ変換するものであり、前記ランダムな読み
出しアドレスが前記第１のメモリのデータ格納部分に対
応するものであるか否かを判定するものであることを特
徴とするターボ符号器。 - 【請求項１７】請求項１６記載のターボ符号器におい
て、前記アドレス生成部は、前記所定の規則に従った値
を前記ランダムな読み出しアドレスへ変換するアドレス
変換部と、前記アドレス変換部で変換されたランダムな
読み出しアドレスを格納する第２のメモリと、前記変換
されたランダムな読み出しアドレスを前記第２のメモリ
に対して書き込むことを制御し、又は前記第２のメモリ
からランダムな読み出しアドレスを読み出すことを制御
するアドレス制御部とを有するものであり、前記アドレ
ス制御部は、前記判定の結果、前記ランダムな読み出し
アドレスが前記第１のメモリのデータ格納部分に対応す
るものでない場合、前記ランダムな読み出しアドレスの
直後に前記変換されたランダムな読み出しアドレスによ
って、既に前記第２のメモリに書き込まれている前記ラ
ンダムな読み出しアドレスを上書きするものであること
を特徴とするターボ符号器。 - 【請求項１８】請求項１６記載のターボ符号器におい
て、前記アドレス生成部は、前記所定の規則に従った値
を前記ランダムな読み出しアドレスへ変換する複数のア
ドレス変換部と、前記複数のアドレス変換部の各々に対
して、相互に異なる前記所定の規則に従った値を入力さ
せる補正部と、前記複数のアドレス変換部の各々によっ
て変換されるランダムな読み出しアドレスに対して、前
記第１のメモリのデータ格納部分に対応するものである
か否かを判定するアドレス判定部と、前記アドレス判定
部の判定結果に従って、前記複数のアドレス変換部の各
々によって変換されるランダムな読み出しアドレスのう
ち、いずれか１つのランダムな読み出しアドレスを選択
するアドレス選択部とを有するものであり、前記アドレ
ス選択部によって選択されたランダムな読み出しアドレ
スを用いて、前記第１のメモリに書き込まれる送信デー
タをランダムに読み出すことを特徴とするターボ符号
器。 - 【請求項１９】請求項１６記載のターボ符号器におい
て、前記アドレス生成部は、前記所定の規則に従った値
を前記ランダムな読み出しアドレスへ変換するアドレス
変換部と、前記アドレス変換部によって変換される前記
ランダムな読み出しアドレスに対して、前記第１のメモ
リのデータ格納部分に対応するものであるか否かを判定
するアドレス判定部と、前記アドレス判定部の判定結果
に従って、前記第１のメモリに書き込まれる前記送信デ
ータの読み出しを一時的に休止させるように制御し、か
つ、前記第１のメモリの周辺回路の処理をも一時的に休
止させるように制御するアドレス制御部とを有するもの
であることを特徴とするターボ符号器。 - 【請求項２０】通信網との間のインタフェースを行う通
信インタフェースと、前記通信インタフェースに接続さ
れるベースバンド部と、前記ベースバンド部に接続され
る無線周波数処理部と、前記無線周波数処理部に接続さ
れるアンテナとを備えた無線基地局において、前記ベー
スバンド部は、前記通信インタフェースを介して送られ
る送信データを符号化するターボ符号器を備え、前記タ
ーボ符号器は、前記送信データが書き込まれる第１のメ
モリと、前記送信データを前記第１のメモリに対して書
き込むに際して、書き込みアドレスを供給し、かつ、前
記第１のメモリに書き込まれる前記送信データを前記第
１のメモリからランダムに読み出すに際して、ランダム
な読み出しアドレスを供給するアドレス生成部と、前記
アドレス生成部によって前記第１のメモリからランダム
に読み出される送信データに対して、畳み込み符号化を
行う畳み込み符号部とを有するものであり、前記アドレ
ス生成部は、所定の規則に従った値を前記ランダムな読
み出しアドレスへ変換するものであり、かつ、前記ラン
ダムな読み出しアドレスが前記第１のメモリのデータ格
納部分に対応するものであるか否かを判定するものであ
ることを特徴とする無線基地局。
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