JP2002084200A - ターボ符号器およびターボ符号器におけるデータ処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 ターボ符号器の処理の高速化を図り、
また、符号器と復号器のメモリの共用化を可能とするこ
と。 【解決手段】 ２つの要素符号化回路（１０１，１０
２）の前後にバッファレジスタ１０９，１１０，１１１
を設ける。バッファレジスタ１０９には、メモリ１０３
から、１ワード分の情報ビットを一度に読み出し、蓄積
する。そして、メモリ１０３から攪拌したデータ（イン
ターリーブしたデータ）を読み出すと同時に、バッファ
レジスタ１０９からもデータを出力する。これにより、
２つの要素符号化回路へのデータの並列供給が可能とな
る。また、要素符号化回路１０１，１０２から出力され
る符号および情報ビットについては、レジスタ１１０，
１１１に所定量だけ蓄積した後、区切りのよい位置でデ
ータを切り出してバッファメモリ１０４に書き込み、メ
モリ間のワード幅の不整合を解消する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ターボ符号器、お
よびターボ符号器におけるデータ処理方法に関する。

【０００２】

【従来の技術】近年、移動体通信の普及に伴い、通信の
高精度化、高速化への期待が高まりつつあり、誤り訂正
においてもその処理の高精度、高速化が求められてい
る。高精度という点で現在注目され、次世代携帯電話で
の導入も決定しているのが、ターボ符号（TURBO符号）
という誤り訂正符号である。

【０００３】ターボ符号器（送信側）は、２つの再帰的
組織的符号器（畳込み符号器）をもち、一方の畳込み符
号器には、情報系列をそのまま入力し、他方の畳込み符
号器には、情報系列をインターリーバを介して無秩序化
（データビットの順番を不規則化に攪拌すること）した
ものを入力する。ターボ符号器の出力は、情報系列自体
と、２つの畳込み符号器から出力される符号である。各
畳込み符号器から出力される符号は、連続する前後のビ
ットの情報を含む冗長ビットである。

【０００４】ターボ符号器の基本的な構成を図８に示
す。参照符号８０１，８０２が要素符号器（畳込み符号
器）であり、参照符号８０３がインターリーバである。

【０００５】ターボ符号器では、２系統の畳込み符号
（インターリーブを行ったものと、行わないもの）を生
成しているため、移動体通信におけるフェージングの影
響を受けて、送信情報が抜け落ちるような事態が発生し
た場合でも、情報を復元できる可能性を高めることがで
きる。

【０００６】一方、受信側に設けられるターボ復号器
は、２つの軟出力復号器をもち、一方の復号器の軟判定
結果を他方の復号器の入力にフィードバックしながら、
繰り返し復号を行う。ループを何回も回すことにより、
復元の精度を高めることができる。

【０００７】

【発明が解決しようとする課題】ターボ符号については
種々、理論的な検討はされている。本発明の発明者は、
ターボ符号を移動体通信に適用するべく、具体的な回路
構成等について検討した。移動体通信では、回路の小規
模化、高速処理が求められる。よって、ターボ符号器に
おいてもそれらは課題となり、このような観点からの検
討が必須である。本発明者の検討の結果、以下のような
問題が明らかとなった。

【０００８】一つの問題は、２つの畳込み符号器から符
号を並列に取り出すための構成に関する。このことは、
符号化対象の情報系列の出力と、その情報系列に対して
インターリーブ処理を施した結果の情報の出力とを、い
かに同時に行うかという問題でもある。

【０００９】他の問題は、２つの符号器から並列に符号
を出力できたとして、そのような一組のデータ（情報系
列および２つの符号器から出力される符号）をバッファ
リングする際、そのバッファメモリのデータ幅が一組の
データのビット数と合致（整合）しない場合に、どのよ
うにその不整合を解消して迅速・効率的なバッファリン
グを実現するか、という問題である。

【００１０】本発明者がこのような問題を検討するに際
し、想定したターボ符号器の構成を図１０（ａ）に示
す。

【００１１】図示されるように、このターボ符号器は、
符号化対象の情報系列を保存しているメモリ（情報ソー
スとなるメモリ）１０３と、このメモリ１０３のリード
アドレスを与えるアドレス回路（アドレス発生回路１０
５とセレクタ１０６とからなる）と、要素符号器１０
１，１０２と、パラレル／シリアル変換器（Ｐ／Ｓ変換
器）１１２と、バッファメモリ１０４と、を含む。アド
レス発生回路１０５は、アドレス順にデータを読み出す
ためのアドレス（昇順アドレス）と、インタリーブを行
うために、乱数を用いて生成される攪乱されたアドレス
（入替アドレス）とを、並行して生成することができ
る。セレクタ１０６は、いずれかのアドレスを選択して
メモリ１０３に与える。

【００１２】１０（ａ）に示されるターボ符号器におけ
る要素符号化回路１０１，１０２は、例えば、図９に示
すような構成の畳込み符号器である。図９において、参
照符号９０１，９０２は遅延器を示し、参照符号９０３
〜９０５は加算器を示す。なまず、メモリ１０３からの
データの読み出しに伴う問題（処理の高速化を妨げる問
題）について具体的に述べる。

【００１３】ターボ符号器では、例えば、二つの要素符
号器を互い違いに動作させる（つまり、同時に処理を行
わない）ことによっても符号化処理を実現できる。

【００１４】しかしながら、この構成では１ビットの符
号を生成するのに１クロック必要とする。よって、符号
化率１／３のターボ符号では、処理対象となる情報系列
長（以下処理ビット長）の約３倍のクロック数を要して
おり処理時間の長さが問題になっている。これは２つの
要素符号器を同時動作させない構成をとっていることに
よるが、その要因としては、入力側要因と出力側要因の
二つが存在する。まず入力側要因について説明する。

【００１５】インタリーブを回路において実現しようと
する場合、図１０（ａ）に示すように、インタリーブの
対象となる長さの情報系列を全てメモリ１０３に蓄えて
おく必要がある。しかしメモリ１０３に蓄えられたデー
タは、一度に１ビットしか読み出すことができない。よ
って要素符号化回路１０１、１０２への入力を同時に読
み出すことができず、２つの要素符号器が同時に動作す
ることはできない。そのため少なくとも処理ビット長の
２倍のクロック数を要する。これが入力側の要因であ
る。

【００１６】次に出力側要因について説明する。生成さ
れた符号系列を符号系列保存メモリ（バッファメモリ）
１０４に書き込む場合、符号系列をメモリのワード幅数
ごとに区切って書き込む必要がある。

【００１７】仮に入力側の要因が解決し、要素符号器回
路の同時動作が実現した場合、１クロックで３データが
生成される。仮に、バッファメモリ１０４のワード幅数
が３の倍数であれば、複数回数だけ連続的に要素符号器
を動作させてメモリへの書き込みを行なって行けばよ
い。たとえばワード幅数が”６”であれば、要素符号器
の２回動作に一回の割合で、得られる出力｛Ｘｎ，Ｙ
ｎ，Ｙ’ｎ，Ｘｎ＋１，Ｙｎ＋１，Ｙ’ｎ＋１｝の書き
込みを行なえばよい。

【００１８】しかし、ワード幅数が３の倍数でなかった
場合には、２つの点で処理が非常に複雑になる。以下、
ワード幅数が４であった例について説明する。

【００１９】第一点がワード毎にビットの配置が異なる
点である。例えばあるワードにおいて｛Ｘｎ，Ｙｎ，
Ｙ’ｎ，Ｘｎ＋１｝と配置されていた場合、次のワード
では｛Ｙｎ＋１，Ｙ’ｎ＋１，Ｘｎ＋２，Ｙｎ＋２｝、
更に次では｛Ｙ’ｎ＋２，Ｘｎ＋３，Ｙｎ＋３，Ｙ’ｎ
＋３｝と、ワード毎にＸ、Ｙ、Ｙ’の配置が異なり、書
き込みの制御が複雑になることが考えられる。

【００２０】第二点が書き込みタイミングが一定でない
点である。従来の要素符号器互い違い動作の場合、１ク
ロックで１データが生成されるため書き込みは４クロッ
クに一度で一定である。しかし仮に要素符号器を同時に
動作させた場合、１クロックで３データが生成される。
よってまず最初の書き込みを行なうにはｎおよびｎ＋１
番目のデータを作成しなければならないので前回書き込
みから２クロック後に書き込みが行なわれる。続く書き
込みではｎ＋１番目およびｎ＋２番目のデータが書き込
まれるが、ｎ＋１番目のデータは既に生成されているの
で要素符号器の動作は１回でよく、前回書き込みから１
クロック後に書き込みを行なう。更に次では、同様に考
えて前回書き込み後１クロック動作時に書き込みを行な
う。このように書き込みタイミングが毎回異なることも
制御の複雑化を招くと思われる。以上２点が出力側要因
である。

【００２１】次に、小規模化の観点からの考察結果につ
いて述べる。ターボ符号では、前述のとおり、インター
リーブ（入れ替え）処理が存在するため、処理を行う系
列を一旦メモリに蓄える必要があり、回路の大規模化を
招く。

【００２２】ここで、メモリの小規模化を実現するため
には、メモリの共用化を図ることが重要である。ターボ
符号においては符号化部と復号部とのメモリ共用が考え
られる。メモリ共用においては、それぞれの機能のメモ
リサイズが問題になるが、ターボ符号回路においては誤
り訂正の特性にかかわってくる復号部におけるメモリサ
イズへの制約が支配的である。よって、符号化部はそれ
に合わせる必要があるが、高速処理を実現する上で符号
化部においてもメモリサイズに制約が存在する。したが
って、このようなメモリの共用化に伴うメモリサイズの
不整合から、前述したワード幅の問題等が生じてくるの
である。

【００２３】このような２つの要因から、要素符号器を
互い違いに動作させ、１クロックで１符号を生成する構
成を採るのが無難である。その結果は、符号化処理に処
理ビット長の３倍のクロックを要することになる。この
ような１クロックで１符号化を行う場合の動作を図１０
（ｂ）に示す。なお、図中、ダッシュ記号をつけて示さ
れる情報ビットはインターリーブ処理を受けるデータ系
列であることを示している。

【００２４】また、上述した出力側要因によって、符号
系列保存メモリ（バッファメモリ）のワード幅は３の倍
数であることが求められており、これが符号化部におけ
るメモリサイズへの制約となって、他機能とのメモリ共
用を困難にしている。

【００２５】本発明は、このような考察に基づいてなさ
れたものであり、要素符号器の並列動作を実現すると共
にメモリ間のサイズの不整合による不都合を解消して、
処理の高速化および符号化部と復号部とのメモリ共用化
による回路規模の縮小を実現することを目的とする。

【００２６】

【課題を解決するための手段】本発明のターボ符号器で
は、情報系列を保存しているメモリと、一方の要素符号
器との間にバッファレジスタを設ける。そして、複数回
の符号化処理に対応する昇順データをそのバッファレジ
スタに一時的に蓄積しておく。そして、情報系列を保存
しているメモリに入替アドレス（攪拌されたアドレス）
を与えてランダムにデータを読み出して他方の要素符号
器に入力し、これと並行して、バッファレジスタから情
報ビットを読み出して一方の要素符号器に入力する。こ
のような情報ビットの読み出しの並列化を図ることによ
り、高速な動作が実現する。

【００２７】また、本発明のターボ符号器では、並列に
取り出される一組のデータビット（具体的には、生の情
報ビットと、２つの要素符号器の各々から出力される符
号ビットを一組のデータビットとする）の総ビット数の
ｎ倍（ｎは２以上の自然数）以上のビット数をもつレジ
スタを設け、そのレジスタに、複数組のデータビットを
一時的に蓄積した後、そのレジスタに蓄積されているデ
ータビットの中から選択的にデータを切り出して、バッ
ファメモリに一度に書き込んで符号のバッファリングを
行う。

【００２８】つまり、複数組のデータ（符号等）をレジ
スタに一時記憶した後、所望のタイミングでデータを切
り出して符号バッファリングするものであり、これによ
り、バッファメモリのサイズ（ワード幅）の不整合の問
題は解消され、任意のワード幅のメモリへの書き込みが
可能になり他機能とのメモリ共有が容易になる。

【００２９】

【発明の実施の形態】本発明の一つの態様では、昇順に
符号化する要素符号器の手前に、バッファレジスタを設
ける。そして、例えば、情報系列を格納しているメモリ
に対する１度のアクセスでもって、１ワード線に接続さ
れている複数のセルの情報を全部読み出し、そのバッフ
ァレジスタに蓄積しておく。そして、第一の要素符号器
がレジスタに蓄えられた系列を符号化し、これと併行し
て、メモリから入れ替えられた系列情報を読み出し、第
二の要素符号器に供給して符号化を行う。これにより、
２つの符号器を同時に動作させることができる。

【００３０】また、本発明の他の態様では、生成された
一組の符号（元の情報系列を含む）をレジスタに保持
し、この処理を少なくとも２回繰り返して複数組の符号
ビットを確保する。そして、セレクタにより、その確保
された符号ビットの中から任意のビット数を切り出し、
バッファメモリに格納する。この構成によれば、ターボ
符号器から一度に複数ビットの符号系列が出力されても
任意のワード幅のメモリへ無駄なく符号系列を保存でき
るとともに、それによって符号系列保存メモリのワード
幅の制約がなくなり、他機能との共用も容易になる。

【００３１】本発明を移動体通信機器に適用すると、要
素符号器の同時動作が可能なことによる高速通信が可能
なうえに、復号器とのメモリ共用による小規模化も実現
される。

【００３２】以下、本発明の実施の形態について、図面
を参照して具体的に説明する。

【００３３】（実施の形態１）図１は、本実施の形態１
にかかるターボ符号器の構成を示すブロック図である。
図１において、参照符号１０１、１０２は要素符号化回
路であり、１０３は情報系列保存メモリ（図中、単にメ
モリと記載してある）であり、１０４は符号系列保存メ
モリ（バッファメモリ）であり、１０５はアドレス生成
器である。アドレス生成器１０５は、アドレス順にデー
タを読み出すためのアドレス（昇順アドレス）と、イン
タリーブを行うために、乱数を用いて生成される攪乱さ
れたアドレス（入替アドレス）とを、並行して生成する
ことができる。また、参照符号１０６，１０７，１０８
はセレクタである。

【００３４】また、参照符号１０９は、情報系列保存メ
モリ１０３のワード幅と等しい個数のレジスタ（１０９
ａ〜１０９ｆ）からなるバッファレジスタである。

【００３５】また、参照符号１１０、１１１はそれぞれ
３個のレジスタ（１１０ａ〜１１０ｃ，１１１ａ〜１１
１ｃ）からなるバッファレジスタである。このレジスタ
の個数は、バッファメモリ（符号系列保存メモリ）１０
４のワード幅に依存し、（ワード幅／３）より大きな最
小の整数で与えられる。

【００３６】図１に図示されるように、バッファメモリ
１０４は、ターボ符号器１０とターボ復号器２０により
共用されるメモリであり、ターボ復号器２０から制約を
多く受けることになる。

【００３７】以上のように構成された本実施の形態のタ
ーボ符号器について、以下、その動作を要素符号器への
入力動作、符号器からの出力動作の順に説明する。

【００３８】まず、要素符号器への入力側においてはア
ドレス生成器１０５から生成されるアドレスのうち、昇
順のものをセレクタ１０６においてセレクトする。

【００３９】アドレスを受け取った情報系列保存メモリ
１０３は、アドレスに対応するデータを含む１ワード分
のデータを全て出力し、データは、バッファレジスタ１
０９に一時的に蓄積される本実施の形態では、情報系列
保存メモリ１０３は、１ワード８ビットとする。つま
り、メモリ１０３のワード幅は８ビットである。バッフ
ァレジスタ１０９に蓄積されているデータのうち、所望
のアドレスに対応したデータがセレクタ１０７において
順次、セレクトされ、要素符号器１０１に供給されて符
号化される。

【００４０】この時、アドレスが指定したデータが１ワ
ードの先頭にあった場合、続く、７つのクロックに関し
ては、レジスタブロック１０９に保存されたデータを順
番にセレクタ１０７がセレクトすることによって符号化
を行なう。

【００４１】一方、最初に昇順アドレスをセレクトした
セレクタ１０６においては、続く８クロック間では入替
アドレスをセレクトし、それに対応した情報系列保存メ
モリのデータは要素符号器１０２に入力され符号化が行
なわれる。こうして２つの要素符号器がほぼ同時に動作
する。

【００４２】この動作を具体的に示すのが図２（ａ），
（ｂ）である。図２（ａ）は図１の中から、要素符号器
に情報ビットを並列に供給するための構成を抜き出して
示すものである。情報系列を保存しているメモリ１０３
は、１ワードが８ビット構成であり、各ワードには、ｘ
０〜ｘ７，ｘ８〜ｘ１５，ｘ１６〜ｘ２３という順番で
データが記憶されている。

【００４３】図２（ｂ）は、各ステップで処理されるデ
ータを具体的に示すタイミング図である。ステップで
は、メモリ１０３よりｘ０〜ｘ７が読み出され、各ビッ
トはバッファレジスタ１０９ａ〜１０９ｆに蓄積され
る。以後、ステップ〜ステップでは、メモリ１０３
から、攪拌されたデータが順次、読み出される。攪拌さ
れたデータは、ダッシュ記号が付されている。

【００４４】ステップからは、要素符号器１０１およ
び１０２が併行して動作して符号化が開始され、ステッ
プ〜ステップでは、３ビットを一組とするデータビ
ット（元の情報ビットおよび２つの符号ビットからな
る）が出力される。こうして２つの要素符号器がほぼ同
時に動作する。

【００４５】次に、図１の要素符号器の出力側における
構成について説明する。図３（ａ）に該当する部分の構
成を抜き出して示す。

【００４６】図３（ａ）（および図１）に示されるよう
に、要素符号化回路１０１，１０２とバッファメモリ１
０４との間には、レジスタ１１０（記憶要素１１０ａ〜
１１０を有する）と、レジスタ１１１（記憶要素１１１
ａ〜１１１ｃを有する）が設けられている。このレジス
タの総ビット数は、符号系列を保存するためのバッファ
メモリ（図中では、単にバッファメモリと記載してい
る）１０４のワード幅に依存し、ワード幅／３より大き
な最小整数で与えられる。

【００４７】以下、その動作を具体的に説明する。

【００４８】要素符号化回路１０１は情報系列Ｘn入力
に対し符号系列Ｙnを出力し、要素符号化回路１０２は
入れ替えられた情報系列出力Ｘ’nに対し符号系列Ｙ’n
を出力する。こうして得られたＸn、Ｙn、Ｙ’nは、タ
イミング（ｎ値）が揃うように調整されてレジスタブロ
ック１１０に送られ、保存される。

【００４９】次のクロックでは、レジスタブロック１１
０のデータはそのままレジスタブロック１１１にシフト
され、レジスタブロック１１０には新たな符号データが
書き込まれる。続いてセレクタ１０８では、符号系列保
存メモリ１０４のワード幅が、例えば”４”であった場
合、レジスタブロック１１０、１１１の出力計６ビット
から４ビットをセレクトして出力する。

【００５０】このように、レジスタ１１０，１１１に、
複数組（上述の例では２組（＝６ビットのデータ））を
レジスタに蓄えてから、必要なデータビットをセレクタ
１０８により切り出してバッファメモリに書き込む。こ
れにより、バッファメモリ１０４への書き込みが非常に
容易となる。

【００５１】図３（ｂ）に示すように、バッファメモリ
１０４のワード幅が”４ビット”であり、符号は”３ビ
ット”を一組（一つの単位）として出力されるとする
と、ワード幅の境界と、３ビットの符号の区切りとの相
対位置が周期的に変化し、そのままでは、書き込みタイ
ミングを調整するのが困難になるなど、整合をとるのが
むずかしい。よって、複数組の符号のバッファリング
と、セレクタによる切り出しという手法を採用して、不
整合を解消するものである。

【００５２】以下、図４（ａ）〜（ｆ）を用いて、レジ
スタに蓄積されたデータをセレクトする方法を具体的に
説明する。

【００５３】まず、符号器が１クロック動作した結果が
レジスタ１１０および１１１に書き込まれた時、そのデ
ータは図４（ａ）のようになる。

【００５４】更に１クロック動作すると図４（ｂ）のよ
うになる。ここでセレクタ１０８は図４（ｂ）の矢印に
示すようにレジスタ１１０の全データおよびレジスタ１
１１の上位１ビットをセレクトして符号系列保存用のバ
ッファメモリ１０４に書き込む。続いて１クロック動作
するとレジスタブロック１１０および１１１のデータは
図４（ｃ）のようになる。

【００５５】ここではセレクタ１０８はレジスタブロッ
ク１１０の下位２ビットおよびレジスタ１１１の上位２
ビットをセレクトして符号系列保存用のバッファメモリ
１０４に書き込む。更に続いて１クロック動作するとレ
ジスタブロック１１０および１１１のデータは図４
（ｄ）のようになる。

【００５６】ここではセレクタ１０８はレジスタブロッ
ク１１０の下位１ビットおよびレジスタブロック１１１
の全データをセレクトして符号系列保存用のバッファメ
モリ１０４に書き込む。更に１クロック動作するとレジ
スタブロック１１０および１１１のデータは図４（ｅ）
のようになるがここでは符号系列保存メモリ１０４への
書き込みは行わない。

【００５７】続いて１クロック動作するとレジスタブロ
ック１１０および１１１のデータは図４（ｆ）のように
なる。ここではセレクタ１０８はレジスタブロック１１
０の全データおよびレジスタブロック１１１の上位１ビ
ットをセレクトして符号系列保存メモリに書き込むが、
これは図４（ｂ）におけるセレクトと同じである。すな
わちセレクタ１０８の動作は周期４で繰り返される。

【００５８】（実施の形態２）図５は、本発明の実施の
形態２にかかる移動体通信装置（本発明のターボ符号器
を搭載している）の構成を示すブロック図である。

【００５９】図５の移動体通信装置は、データの送受信
を行なうアンテナ部５０１と、周波数変換を行なうＲＦ
部５０２と、受信データをＡ／Ｄ変換するＡ／Ｄ変換部
５０３と、送信データをＤ／Ａ変換するＤ／Ａ変換部５
０４と、受信データの音声などへの変換および逆変換を
行なうコーデック部５０６と、ターボ処理回路５０７,
５０８と、を備えている。

【００６０】まず、データ送信時には送りたい音声など
のデータをコーデック部５０５でデジタルデータ化し、
ターボ処理回路５０６でターボ符号化する。符号化され
たデータは、Ｄ／Ａ変換部５０４でアナログデータ化さ
れ、ＲＦ部５０２で周波数変換されたあとアンテナ５０
１から送信される。

【００６１】次に、データ受信時にはアンテナ５０１で
受信したデータをＲＦ部５０２で周波数変換し、Ａ／Ｄ
変換部５０３でデジタルデータ化したあと、ターボ処理
回路５０６でターボ復号を行ない、コーデック部５０５
で元の音声などのデータに変換する。この回路ではター
ボ処理回路５０６において符号化部，復号部とでメモリ
の共用がなされているため回路が小規模になっている上
に、送信時の符号化処理も要素符号化回路の同時動作に
より従来の約１／３の時間で行えるため高速な通信が実
現される。

【００６２】（実施の形態３）図６は、本発明の実施の
形態３にかかる移動体通信装置の構成を示すブロック図
である。

【００６３】本実施の形態の移動体通信装置は、データ
の送受信を行なうアンテナ部５０１と、周波数変換を行
なうＲＦ部５０２と、受信データをＡ／Ｄ変換するＡ／
Ｄ変換部５０３と、送信データをＤ／Ａ変換するＤ／Ａ
変換部５０４と、受信データの音声などへの変換および
逆変換を行なうコーデック部５０５と、ターボ復号回路
５０７と、ターボ符号化回路５０８と、を備えている。

【００６４】まず、データ送信時には送りたい音声など
のデータをコーデック部５０５でデジタルデータ化し、
ターボ符号化回路５０８でターボ符号化する。符号化さ
れたデータはＤ／Ａ変換部５０４でアナログデータ化さ
れ、ＲＦ部５０２で周波数変換されたあとアンテナ５０
１から送信される。

【００６５】次に、データ受信時にはアンテナ５０１で
受信したデータをＲＦ部５０２で周波数変換し、Ａ／Ｄ
変換部５０３でデジタルデータ化したあと、ターボ復号
回路５０７でターボ復号を行ない、コーデック部５０５
で元の音声などのデータに変換する。

【００６６】この回路では、ターボ符号化回路において
要素符号化回路の同時動作が実現しているため符号化処
理が従来の約１／３の時間で行え、高速な通信を実現す
ることができる。

【００６７】（実施の形態４）図７は、本発明の実施の
形態４にかかる移動体通信装置の構成を示すブロック図
である。

【００６８】本実施の形態の移動体通信装置は、データ
の送受信を行なうアンテナ部５０１と、周波数変換を行
なうＲＦ部５０２と、受信データをＡ／Ｄ変換するＡ／
Ｄ変換部５０３と、送信データをＤ／Ａ変換するＤ／Ａ
変換部５０４と、受信データの音声などへの変換および
逆変換を行なうコーデック部５０５と、ターボ処理回路
５０７および５０８と、を備えている。

【００６９】まず、データ送信時には送りたい音声など
のデータをコーデック部５０５でデジタルデータ化し、
ターボ処理回路５０７でターボ符号化する。符号化され
たデータはＤ／Ａ変換部５０４でアナログデータ化さ
れ、ＲＦ部５０２で周波数変換されたあとアンテナ５０
１から送信される。

【００７０】次に、データ受信時にはアンテナ５０１で
受信したデータをＲＦ部５０２で周波数変換し、Ａ／Ｄ
変換部５０３でデジタルデータ化したあとターボ処理回
路５０８でターボ復号を行ない、コーデック部５０５で
元の音声などのデータに変換する。

【００７１】この回路ではターボ処理回路５０６におい
て符号化部、復号部とでメモリの共用がなされているた
め回路が小規模になっており、より小型の通信装置が実
現できる。

【００７２】

【発明の効果】以上説明したように本発明によれば、タ
ーボ符号器の要素符号器の前後にレジスタを設けること
により要素符号器の同時動作を実現し、ワード幅ｂの情
報系列保存メモリを用いていた場合、従来ビット長Ｌに
対して約３＊Ｌの時間を要していた符号化処理を、約
（ｂ＋１ ）＊Ｌ／ｂ＝（Ｌ＊（１＋１／ｂ））クロッ
クで行う符号器を実現するとともに、符号系列保存メモ
リのワード幅に関する制約をなくして、他機能との共用
を容易化し、回路規模の削減を実現することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１にかかるターボ符号器の
構成を示すブロック図

【図２】（ａ）情報系列を読み出し、要素符号化回路に
並列に供給するための構成を示すブロック図 （ｂ）情報系列を読み出し、要素符号化回路に並列に供
給するための動作を説明するためのタイミング図

【図３】（ａ）要素符号化回路から出力された符号をバ
ッファリングするための回路の構成を示す示すブロック
図 （ｂ）並列に出力される符号の総ビット数と、バッファ
メモリのワード数との不整合による不都合を説明するた
めの図

【図４】（ａ）レジスタに蓄積された複数組の符号から
所望のものをセレクトする動作を説明するための、レジ
スタにおける第１の状態を示す図 （ｂ）レジスタに蓄積された複数組の符号から所望のも
のをセレクトする動作を説明するための、レジスタにお
ける第２の状態を示す図 （ｃ）レジスタに蓄積された複数組の符号から所望のも
のをセレクトする動作を説明するための、レジスタにお
ける第３の状態を示す図 （ｄ）レジスタに蓄積された複数組の符号から所望のも
のをセレクトする動作を説明するための、レジスタにお
ける第４の状態を示す図 （ｅ）レジスタに蓄積された複数組の符号から所望のも
のをセレクトする動作を説明するための、レジスタにお
ける第５の状態を示す図 （ｆ）レジスタに蓄積された複数組の符号から所望のも
のをセレクトする動作を説明するための、レジスタにお
ける第６の状態を示す図

【図５】本発明の実施の形態２にかかる移動体通信装置
の構成を示すブロック図

【図６】本発明の実施の形態３にかかる移動体通信装置
の構成を示すブロック図

【図７】本発明の実施の形態４にかかる移動体通信装置
の構成を示すブロック図

【図８】ターボ符号器の基本的構成を示すブロック図

【図９】畳み込み符号器（要素符号化回路）の構成例を
示すブロック図

【図１０】（ａ）本発明者が本発明前に検討した、ター
ボ符号化回路の構成を示すブロック図 （ｂ）ターボ符号化回路の動作を示すタイミング図

【符号の説明】

１０１ 要素符号化回路（要素符号器） １０２ 要素符号化回路（要素符号器） １０３ 情報系列保存メモリ １０４ 符号系列保存メモリ（バッファメモリ） １０５ アドレス生成器 １０６〜１０８ セレクタ １０９ バッファレジスタ １１０，１１１ レジスタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 再帰的畳み込み符号化処理を行う第１お
   よび第２の要素符号器を設け、前記第１の要素符号器に
   は符号化対象の情報系列をそのまま入力し、前記第２の
   要素符号器には前記符号化対象の情報系列にインターリ
   ーブ処理を施したものを入力し、前記符号化対象の情報
   系列と、前記第１の要素符号器から出力される符号と、
   前記第２の要素符号器から出力される符号とを一組とし
   て並列に取り出すターボ符号器におけるデータ処理方法
   であって、 前記符号化対象の情報系列を蓄積しているメモリから、
   前記第１の要素符号器における、複数回の符号化処理分
   の情報ビットを読み出して、バッファレジスタに一時的
   に蓄積しておき、このバッファレジスタから前記第１の
   要素符号器に情報ビットを与えて符号化する動作を行う
   と共に、これと併行して、前記メモリに対して非規則的
   なアドレスに基づくリードアクセスを行い、読み出され
   た情報ビットを前記第２の要素符号器に与えて符号化す
   る動作を実行することを特徴とするターボ符号器におけ
   るデータ処理方法。
2. 【請求項２】 符号化対象の情報系列を格納しているメ
   モリと、 このメモリに対するリードアドレスを発生させるリード
   アドレス発生手段と、 再帰的畳み込み符号化処理を行う第１および第２の要素
   符号器と、 前記メモリから読み出される、連続する複数の情報ビッ
   トを一時的に蓄積するためのレジスタと、を有し、 前記リードアドレス発生手段から発生する非規則的なア
   ドレスに従って前記メモリにアクセスして読み出され
   る、インターリーブ処理がなされた情報ビットを前記第
   ２の要素符号器に入力する動作と併行して、前記レジス
   タから情報ビットを読み出して、その読み出した情報ビ
   ットを前記第１の要素符号器に入力する動作を行い、前
   記レジスタから読み出した情報ビットと、前記第１およ
   び第２の要素符号器のそれぞれから出力される符号ビッ
   トとを一組として並列に取り出すことを特徴とするター
   ボ符号器。
3. 【請求項３】 再帰的畳み込み符号化処理を行う第１お
   よび第２の要素符号器を設け、前記第１の要素符号器に
   は符号化対象の情報系列をそのまま入力し、前記第２の
   要素符号器には前記符号化対象の情報系列にインターリ
   ーブ処理を施したものを入力し、前記符号化対象の情報
   系列と、前記第１の要素符号器から出力される符号と、
   前記第２の要素符号器から出力される符号とを一組とし
   て並列に取り出し、その取り出した一組のデータビット
   をバッファメモリに蓄積するターボ符号器におけるデー
   タ処理方法であって、 前記並列に取り出された一組のデータビットの総ビット
   数のｎ倍（ｎは２以上の自然数）以上のビット数をもつ
   レジスタを設け、そのレジスタに、複数組のデータビッ
   トを一時的に蓄積した後、前記レジスタに蓄積されてい
   るデータビットの中から選択的にデータビットを取り出
   して、前記バッファメモリに一度に書き込むことを特徴
   とするターボ符号器におけるデータ処理方法。
4. 【請求項４】 符号化対象の情報系列を格納しているメ
   モリと、 このメモリに対するリードアドレスを発生させるリード
   アドレス発生手段と、 再帰的畳み込み符号化処理を行う第１および第２の要素
   符号器と、 前記メモリから読み出される、連続する複数の情報ビッ
   トを一時的に蓄積するための第１のレジスタと、 前記メモリから読み出された符号化対象の情報系列と、
   前記第１の要素符号器から出力される符号と、前記第２
   の要素符号器から出力される符号とを一組として取り出
   されたデータビットを一時的に蓄積するための第２のレ
   ジスタと、 この第２のレジスタから出力されるデータビットを蓄積
   するためのバッファメモリと、を有し、 前記第２のバッファメモリは、前記並列に取り出された
   一組のデータビットの総ビット数のｎ倍（ｎは２以上の
   自然数）以上のビット数をもっており、 前記リードアドレス発生手段から発生する非規則的なア
   ドレスに従って前記メモリにアクセスして読み出され
   る、インターリーブ処理がなされた情報ビットを前記第
   １の要素符号器に入力する動作と併行して、前記レジス
   タから情報ビットを読み出して、その読み出した情報ビ
   ットを前記第２の要素符号器に入力する動作を行い、前
   記レジスタから読み出した情報ビットと、前記第１およ
   び第２の要素符号器のそれぞれから出力される符号ビッ
   トとを一組として並列に取り出し、 その並列に取り出した一組のデータビットを前記第２の
   レジスタに一時的に蓄積し、前記第２のレジスタに複数
   組のデータビットが蓄積された後、前記第２のレジスタ
   に蓄積されているデータビットの中から選択的にデータ
   ビットを取り出し、前記バッファメモリに一度に書き込
   むことを特徴とするターボ符号器。
5. 【請求項５】 請求項４において、 前記バッファメモリのビット幅は、前記並列に取り出さ
   れた一組のデータビットの総ビット数とは合致しないこ
   とを特徴とするターボ符号器。
6. 【請求項６】 請求項４において、 前記バッファメモリは、ターボ復号器のためのメモリも
   兼ねていることを特徴とするターボ符号器。