JP2009518931A - 移動通信システムにおけるインタリーバ／デインタリーバメモリ制御装置及び方法 - Google Patents

Abstract

本発明は、移動通信システムにおけるデインタリーバメモリ制御装置及び方法を提供し、特に、不必要なメモリ削除動作による不必要な時間及び電力消費を低減できる装置及び方法を提供する。書き込みアドレスを生成する書き込みアドレス発生器と、書き込みアドレスにマッピングされる値を格納するメモリと、入力信号が発生した場合に、値が以前のパケットに記録された値であると、入力信号が書き込みアドレスに格納された値に累積され、書き込みアドレスに記録されるようにメモリを制御し、上記値が現在のパケットの有効値であると、入力信号が書き込みアドレスに記録されるようにメモリを制御するメモリ制御器とを含む上記装置及び方法を提供する。

Description

本発明は、移動通信システムに関するもので、特に移動通信システムにおけるインタリーバ／デインタリーバメモリを制御する装置及び方法に関する。

回路ベース(circuit-based)の音声サービスを提供する移動通信システムは、ＦＤＭＡ(Frequency Division Multiple Access)方式、ＴＤＭＡ(Time Division Multiple Access)方式、及びＣＤＭＡ(Code Division Multiple Access)方式に分けられる。ＦＤＭＡ方式において、予め定められた周波数帯域は、加入者ごとにそれぞれの周波数チャンネルが割り当てられて複数のチャンネルに分割される。ＴＤＭＡ方式において、周波数チャンネルは、加入者ごとにそれぞれの時間帯域が割り当てられて複数の加入者によって共有される。ＣＤＭＡ方式において、周波数帯域及び時間帯域は、加入者ごとにそれぞれの符号が割り当てられて複数の加入者によって共有される。
通信技術の発展に伴って、現在の移動通信システムは、従来の音声通信サービスだけでなく、Ｅメール、静止画像(still image)、及び動画像(motion image)のようなマルチメディアサービスを有する移動端末を提供できる高速パケットデータサービスを提供している。

第３世代(３Ｇ)移動通信システムは、通常の音声サービスとパケットサービスをすべてサポートする。第３世代移動通信システムとしては、高速パケット伝送及び非同期方式のＵＭＴＳ(Universal Mobile Telecommunications System)をサポートするためのＣＤＭＡ２０００ 1ｘ及び１ｘＥＶ-ＤＯ(1x Evolution Data Only)、ＥＶ-ＤＶ(Evolution of Data and Voice)などがある。
デジタル信号が移動通信システムで伝送される場合に、従来のビタビ(Viterbi)またはリードソロモン(Reed-Solomon)デコーダは、優れたエラー訂正能力を有する。しかしながら、上記デコーダが引き続き発生させる所定のサイズ以上のバーストエラー(burst error)を訂正することは難しい。この短所に対処するために、インタリーバ／デインタリーバ(interleaver/deinterleaver)は入力信号の順序を変えて、バーストエラーを分散させる。それによって、デコーダは、エラーを効率的に訂正することができる。

図１Ａは、一般的なインタリーバ／デインタリーバを用いるデジタル送信器／受信器(transmitter/receiver)の構成を示し、図１Ｂは、図１Ａのインタリーバ／デインタリーバからの例示的な信号を示す。
図１Ａを参照すれば、送信器のエンコーダ１１０は、受信器によって、エラー訂正のために信号に付加情報を加え、あるいは信号形態を変化させる。図１Ｂにおいて、参照番号１０５は、エンコーダ１１０によって符号化される信号を表す。インタリーバ１２０は、符号化された信号１０５の順序を変える。図１Ｂにおいて、参照番号１０６は、インタリーバ１２０によって順序が変更された信号を表す。インタリーバ１２０を通った後に、信号１０６は、外部のエラー又はノイズの影響を受けることによって、参照番号１０７で表されたように、Ａ１，Ａ１４，Ａ１１に３つの連続したエラーが発生する。エンコーダ／デコーダ１４０で訂正可能なバーストエラーの数が２個であると、３個の連続的なエラーは正しく訂正することができない。受信器のインタリーバ／デインタリーバ１３０が信号を元の順序に戻す場合には、上記信号が参照番号１０８で表されたように分散され、デコーダ１４０はエラーを正しく訂正できるようになる。

図２は、一般的なデインタリーバの構成を示す図である。
デインタリーバ１３０は、入力信号が記録されるアドレスを生成する書き込みアドレス(write address)発生器２２０と、この入力信号を格納するメモリ２１０と、デインタリービング規則に基づいてデータを読み取るアドレスを生成する読み出しアドレス(read address)発生器２３０とを含む。
入力信号は、メモリ２１０に順次に記録される。有効記憶領域(valid storage area)は、受信されたパケットのサイズによって設定(set)される。この有効記憶領域の開始アドレスはＳＴ_ＡＤＤＲと定義され、終了アドレスはＥＮＤ_ＡＤＤＲと定義される。書き込みアドレス発生器２２０は、入力信号が受信されるたびに書き込みアドレス値ＷＤ_ＡＤＤＲを一つずつ順次に増加させる。ＷＤ_ＡＤＤＲがＥＮＤ_ＡＤＤＲより大きい場合に、ＷＤ_ＡＤＤＲは、ＳＴ_ＡＤＤＲ、すなわちＷＤ_ＡＤＤＲ＝ＳＴ_ＡＤＤＲにリセット(reset)する。

通常、新たに受信されるパケットは、書き込みアドレス発生器２２０によって指定されたアドレスＷＤ_ＡＤＤＲのコンテンツ(content)に累積及び記録されるため、制御器(図示せず)によるメモリの書き込み動作は単純であった。パケットの受信が終了した場合に、制御器は、次のパケット受信に対して所定の時点でインタリーバ／デインタリーバメモリのコンテンツ要素をすべて削除しなければならない。しかしながら、メモリの削除は、有効なメモリアドレス、すなわちＳＴ_ＡＤＤＲからＥＮＤ_ＡＤＤＲまでのすべてのメモリアドレスに“０”を記録する動作であるため、時間と電力が、すべての有効アドレスにアクセスし、このアクセスされたアドレスに“０”を記録するために要求される。

続いて受信されるパケットのサイズが受信終了したパケットより小さい場合に、メモリ領域の全体を削除するより、メモリ領域の一部だけを削除する方が時間と電力の側面で有利である。
一方、その次に受信されるパケットのサイズが受信終了したパケットより大きい場合には、メモリ領域の全体を削除するより、受信終了したパケットによって使用されたメモリ領域のみを削除する方が、時間と電力の側面で有利である。
しかしながら、次に受信されるパケットのサイズは、予め検出することができない。そのため、一般に、制御器は、受信終了したパケットによって使用されたメモリ領域または全体メモリ領域を削除し、その結果、不必要な時間と電力が消耗される。
また、受信終了したパケットと続いて受信されるパケットとの間の時間間隔がメモリ削除時間より短い場合には、デインタリービング動作を適用することが困難であった。

したがって、上記した従来技術の問題点に鑑みて提案された本発明の目的は、移動通信システムのインタリーバ／デインタリーバにおいて、入力信号をインタリーバ／デインタリーバメモリに書き込む場合に、メモリ削除過程で不必要なメモリ削除を除去することができるインタリーバ／デインタリーバメモリ制御装置及び方法を提供することにある。
本発明の他の目的は、移動通信システムにおいて、インタリーバ／デインタリーバメモリのアクセスを減少させることができるインタリーバ／デインタリーバメモリ制御装置及び方法を提供することにある。
さらに、本発明の目的は、電力消耗を低減することができる移動通信システムにおけるインタリーバ／デインタリーバメモリ制御装置及び方法を提供することにある。

上記のような目的を達成するために、本発明の一態様によれば、移動通信システムにおけるインタリーバ／デインタリーバメモリ制御装置であって、書き込みアドレスを生成する書き込みアドレス発生器と、書き込みアドレスにマッピングされる値を格納するメモリと、入力信号が発生した場合に、値が以前のパケットに記録された値であると、入力信号が書き込みアドレスに格納された値に累積され、書き込みアドレスに記録されるようにメモリを制御し、上記値が現在のパケットの有効値であると、入力信号が書き込みアドレスに記録されるようにメモリを制御するメモリ制御器とを含むことを特徴とする。

本発明の他の態様によれば、移動通信システムにおけるインタリーバ／デインタリーバメモリ制御装置であって、メモリと、メモリに記録されたデータを読み取るための読み出しアドレスを生成する読み出しアドレス発生器と、読み出しアドレスに格納された値が現在のパケットの有効値である場合には、読み出しアドレスが書き込みアドレスより大きいかまたは等しいかを判定し、読み出しアドレスが書き込みアドレスより大きいかまたは等しいと、“０”の制御信号をメモリに出力するメモリ制御器とを含むことを特徴とする。

本発明のもう一つの態様によれば、移動通信システムにおけるインタリーバ／デインタリーバメモリ制御方法であって、入力信号が発生した場合に、書き込みアドレスに格納された値が以前のパケットに記録された値であるか、あるいは現在のパケットの有効値であるかを判定するステップと、上記値が以前のパケットに記録された場合には、入力信号が書き込みアドレスに格納された値に累積され、書き込みアドレスに記録されるようにメモリを制御するステップと、書き込みアドレスに格納された値が現在のパケットの有効値である場合には、入力信号が書き込みアドレスに記録されるようにメモリを制御するステップとを有することを特徴とする。

さらに、本発明の他の態様によれば、移動通信システムにおけるインタリーバ／デインタリーバメモリ制御方法であって、読み出しアドレスに格納された値が以前のパケットに記録された値であるか、あるいは現在のパケットの有効値であるかを判定するステップと、読み出しアドレスに格納された値が以前のパケットに記録された値であると、読み出しアドレスが書き込みアドレスより大きいかまたは等しいかを判定するステップと、読み出しアドレスが書き込みアドレスより大きいかまたは等しいと、“０”の制御信号をメモリに出力するステップとを有することを特徴とする。

本発明は、メモリ削除に付加的な時間が必要でないため、伝送パケット間の時間間隔が短い場合でもインタリーバ／デインタリーバの動作に影響を与えない効果がある。
また、本発明は、インタリーバ／デインタリーバメモリのアクセスを減少させることによって電力消耗を低減する効果もある。

本発明の他の目的、利点、及び顕著な特徴は、添付の図面及び本発明の実施形態からなされる以下の詳細な説明から、この分野の熟練者に明確になるはずである。
以下、本発明の好ましい実施形態を添付の図面を参照して詳細に説明する。
下記に、本発明の実施形態において、本発明の範囲及び精神を外れることなく、多様な変形が可能であることは、当該技術分野における通常の知識を有する者には明らかである。また、本発明に関連した公知の機能または構成に関する具体的な説明が本発明の要旨を不明にすると判断された場合に、その詳細な説明を省略する。

図３は、本発明の実施形態によるインタリーバ／デインタリーバの構成を示す図である。図２に示したインタリーバ／デインタリーバのように、図３のインタリーバ／デインタリーバは、メモリ３１０と、書き込みアドレス発生器３２０と、読み出しアドレス発生器３３０とを含む。メモリ３１０を制御するためのメモリ制御器３４０が、さらに提供される。書き込みアドレス発生器３２０は、ＲＥＰ_ＣＮＴ(又は、ＲＥＰＥＴＩＴＩＯＮ_ＣＯＵＮＴＥＲ)を追加的に出力する。このＲＥＰ_ＣＮＴは、メモリ３１０のすべての有効領域に少なくとも一回以上記録を行ったか否かを示す値であり、０または１で表示される。書き込みアドレス発生器３２０の新たな出力ＲＥＰ_ＣＮＴは、新たなパケットが受信される前に、０、すなわちＲＥＰ_ＣＮＴ＝０にリセットされる。入力値があるたびに、書き込みアドレス発生器３２０は、従来の技術のように、書き込みアドレス値ＷＤ_ＡＤＤＲを一つずつ増加する。この書き込みアドレス値ＷＤ_ＡＤＤＲが有効なメモリアドレス値を超えた場合に、書き込みアドレス発生器３２０は、メモリ領域の開始アドレス値にリセットしつつ、ＲＥＰ_ＣＮＴ＝１に設定する。一方で、書き込みアドレス値ＷＤ_ＡＤＤＲが有効なメモリアドレス値を超えていない場合には、書き込みアドレス発生器３２０が、ＲＥＰ_ＣＮＴ＝０に設定する。すなわち、メモリ制御器３４０は、ＲＥＰ_ＣＮＴ値によって、現在の書き込みアドレスに格納された値が以前のパケットに記録された値であるか、若しくは現在のパケットの有効値であるかを判定することができる。メモリ制御器３４０は、ＲＷ信号を用いてメモリ３１０に入力信号を記録し、ＯｕｔＣｔｒｌ信号を用いてメモリ３１０の出力信号を制御する。

ＲＷ信号は、メモリ３１０に入力信号を記録するための方法を示す。ＲＷ＝０である場合には、入力信号がメモリ３１０のＷＤ_ＡＤＤＲアドレスに格納される。ＲＷ＝１である場合には、入力信号がメモリ３１０のＷＤ_ＡＤＤＲアドレスに格納された値に累積され、その結果はＷＤ_ＡＤＤＲアドレスに格納される。
ＯｕｔＣｔｒｌ信号は、メモリ出力値を制御する。ＯｕｔＣｔｒｌ＝０である場合に、ＲＤ_ＡＤＤＲアドレスからの出力信号は“０”である。ＯｕｔＣｔｒｌ＝１である場合には、ＲＤ_ＡＤＤＲアドレスに格納されたコンテンツが出力される。ここで、“０”の出力信号は、メモリ３１０から読み取られたシンボル値がデコーダに入力されるＬＬＲ(Log Likelihood Ratio)値を計算するのに使用されるときに、デコーダの入力ＬＬＲ値をパンクチャ過程(puncturing process)のように“０”に設定することを意味する。
メモリ３１０に入力信号を記録するための動作は、図４を参照して説明する。ここで、メモリ３１０の有効領域の開始アドレス値はＳＴ_ＡＤＤＲであり、終了アドレス値はＥＮＤ_ＡＤＤＲであると仮定する。
制御器(図示せず)は、現在のパケットが受信されているか否か、又は受信されたパケットが以前に受信されたパケットと異なるフォーマットを有する新たなパケットであるか、若しくは以前に受信されたパケットの連続であるかを示す情報を書き込みアドレス発生器３２０及び読み出しアドレス発生器３３０に提供すると仮定する。

図４は、本発明の実施形態による移動通信システムのインタリーバ／デインタリーバメモリ制御方法を示すフローチャートである。すなわち、図４は、インタリーバ／デインタリーバメモリの書き込み動作を示すフローチャートである。
まず、新たなパケットが受信され始めると、制御器(図示せず)からパケット受信情報を受信した書き込みアドレス発生器３２０は、ＷＤ_ＡＤＤＲ＝ＳＴ_ＡＤＤＲに設定し、ＲＥＰ_ＣＮＴ＝０にリセットする。以後、入力信号があるたびに、次のような動作が反復される。

メモリ制御器３４０は、ステップ４０１で、書き込みアドレス発生器３２０から発生したＲＥＰ_ＣＮＴが“１”であるか否かを判定する。ＲＥＰ_ＣＮＴが“１”であると、メモリ制御器３４０は、ステップ４０３で、ＲＷ＝１に設定し、メモリ３１０にＲＷ制御信号を出力した後に、ＷＤ_ＡＤＤＲアドレスに格納された値に入力信号を累積し、ＷＤ_ＡＤＤＲアドレスにこの入力信号を記録するように制御する。その後、書き込みアドレス発生器３２０は、ステップ４０５で、メモリ３１０のＷＤ_ＡＤＤＲアドレス値を一つずつ増加させる。
しかしながら、ステップ４０１でＲＥＰ_ＣＮＴが“１”でないと判定されると、メモリ制御器３４０は、ステップ４０７で、ＲＷ＝０に設定し、メモリ３１０にＲＷ制御信号を出力した後に、ＷＤ_ＡＤＤＲアドレスに入力信号を記録するように制御する。その後、書き込みアドレス発生器３２０は、ステップ４０５で、メモリ３１０のＷＤ_ＡＤＤＲアドレス値を一つずつ増加させる。

ステップ４０５の以後に、書き込みアドレス発生器３２０は、ステップ４０９で、制御器(図示せず)から受信したパケット受信情報を用いてパケット受信が終了したか否かを判定する。パケット受信が終了していないと、書き込みアドレス発生器３２０は、ステップ４１１で、メモリ３１０にアクセスし、ＷＤ_ＡＤＤＲ＞ＥＮＤ_ＡＤＤＲであるか否かを判定する。ＷＤ_ＡＤＤＲ＞ＥＮＤ_ＡＤＤＲ、すなわちＷＤ_ＡＤＤＲが有効なメモリアドレス値を超えた場合には、書き込みアドレス発生器３２０は、ステップ４１３で、メモリ３１０の開始アドレス値にリセットしつつ、ＷＤ_ＡＤＤＲ＝ＳＴ_ＡＤＤＲ、ＲＥＰ_ＣＮＴ＝１に設定する。しかしながら、ＷＤ_ＡＤＤＲ＜＝ＥＮＤ_ＡＤＤＲであると、上記動作はステップ４０１に戻る。
ステップ４０９でパケット受信が終了したと判定される場合に、書き込みアドレス発生器３２０は、ステップ４１５で、ＷＤ_ＡＤＤＲ＝ＳＴ_ＡＤＤＲ、ＲＥＰ_ＣＮＴ＝０に設定した後に終了する。

図５は、本発明の他の実施形態による移動通信システムのインタリーバ／デインタリーバメモリ制御方法を示すフローチャートである。すなわち、図５は、インタリーバ／デインタリーバメモリの読み出し動作を示すフローチャートである。
図５において、読み出しアドレス発生器３３０は、読み出し要求があるたびに、メモリ制御器３４０にＲＤ_ＡＤＤＲを出力し、次の手順を繰り返す。
メモリ制御器３４０は、ステップ５０１で、書き込みアドレス発生器３２０から発生したＲＥＰ_ＣＮＴが“０”であるか否かを判定する。ＲＥＰ_ＣＮＴが“０”でないと、メモリ制御器３４０は、ステップ５０９で、ＯｕｔＣｔｒｌ＝１に設定し、メモリ３１０にＯｕｔＣｔｒｌ信号を出力した後に、デコーダ(図示せず)がＲＤ_ＡＤＤＲアドレスに記録されたコンテンツを読み取るように制御する。

しかしながら、ＲＥＰ_ＣＮＴ＝０であると、メモリ制御器３４０は、ステップ５０３で、メモリ３１０を用いてＲＤ_ＡＤＤＲ＞＝ＷＤ_ＡＤＤＲであるか否かを判定する。ＲＤ_ＡＤＤＲ＜ＷＤ_ＡＤＤＲであると、メモリ制御器３４０は、ステップ５０９で、ＯｕｔＣｔｒｌ＝１に設定し、このＯｕｔＣｔｒｌ信号をメモリ３１０に出力した後に、デコーダ(図示せず)がＲＤ_ＡＤＤＲアドレスに記録されたコンテンツを読み取るように制御する。しかしながら、ＲＤ_ＡＤＤＲ＞＝ＷＤ_ＡＤＤＲであると、メモリ制御器３４０は、ステップ５０７で、ＯｕｔＣｔｒｌ信号を“０”に設定し、メモリＲＤ_ＡＤＤＲアドレスから“０”の信号を出力する。
ステップ５０７及び５０９の以後に、読み出しアドレス発生器３３０は、ステップ５１１で、制御器(図示せず)から受信したパケット受信情報を用いてパケット受信が終了したか否かを判定する。パケット受信が終了した場合に、メモリ制御器３４０は、インタリーバ／デインタリーバメモリを制御するための動作を終了する。しかしながら、パケット受信が終了していない場合には、メモリ制御器３４０がステップ５０１に戻る。

本発明の実施形態によるメモリ制御方法において、メモリ制御器３４０は、メモリ３１０に記録を行う場合に、ＲＥＰ_ＣＮＴ値を参照して現在の書き込みアドレスに格納された値が以前の値であるか、あるいは現在の有効値であるかを判定する。メモリ３１０のコンテンツを読み取るとき、メモリ制御器３４０は、現在のＲＤ_ＡＤＤＲアドレス値がＲＥＰ_ＣＮＴ、ＷＤ_ＡＤＤＲ、及びＲＤ_ＡＤＤＲ値を参照して有効であるか否かを判定する。したがって、メモリ３１０のコンテンツを削除する動作が、メモリ３１０にコンテンツを書き込む過程とメモリ３１０からコンテンツを読み取る過程とに含まれているため、追加的なメモリ削除動作による電力及び時間消費を除去することができる利点がある。

以上、本発明の詳細な説明においては具体的な実施形態に関して説明したが、特許請求の範囲を外れることなく、様々な変更が可能であることは、当該技術分野における通常の知識を持つ者には明らかである。したがって、本発明の範囲は、前述の実施形態に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。

一般的なインタリーバ／デインタリーバを用いるデジタル送信器／受信器の構成を示す図である。 図１Ａのインタリーバ／デインタリーバからの信号を示す図である。 一般的なインタリーバ／デインタリーバの構成を示す図である。 本発明の実施形態によるインタリーバ／デインタリーバの構成を示す図である。 本発明の実施形態によるインタリーバ／デインタリーバメモリの書き込み動作を示すフローチャートである。 本発明の他の実施形態によるインタリーバ／デインタリーバメモリの読み出し動作を示すフローチャートである。

符号の説明

１３０ デインタリーバ
３１０ メモリ
３２０ 書き込みアドレス発生器
３３０ 読み出しアドレス発生器
３４０ メモリ制御器

Claims (19)

1. 移動通信システムにおけるインタリーバ／デインタリーバメモリ制御装置であって、
   書き込みアドレスを生成する書き込みアドレス発生器と、
   前記書き込みアドレスにマッピングされる値を格納するメモリと、
   入力信号が発生した場合に、前記値が以前のパケットに記録された値であると、前記入力信号が前記書き込みアドレスに格納された値に累積され、前記書き込みアドレスに記録されるように前記メモリを制御し、前記値が現在のパケットの有効値であると、前記入力信号が前記書き込みアドレスに記録されるように前記メモリを制御するメモリ制御器と、
   を含むことを特徴とする装置。
2. 前記書き込みアドレス発生器は、前記入力信号が前記メモリに記録された場合に、前記書き込みアドレスを一つずつ増加させることを特徴とする請求項１に記載の装置。
3. 前記書き込みアドレス発生器は、パケット受信が終了した場合に、前記書き込みアドレスを開始アドレスに設定し、前記書き込みアドレスに格納された値を以前のパケットに記録された値に設定することを特徴とする請求項１に記載の装置。
4. 前記書き込みアドレス発生器は、パケット受信が終了しない場合に、前記書き込みアドレスが終了アドレスより大きいか否かを判定し、前記書き込みアドレスが終了アドレスより大きい場合には、前記書き込みアドレスを開始アドレスに設定し、前記書き込みアドレスに格納された値を現在のパケットの有効値に設定することを特徴とする請求項１に記載の装置。
5. 前記メモリ制御器は、前記書き込みアドレス発生器から出力される反復カウンタを用いて、前記書き込みアドレスに格納された値が以前のパケットに記録された値であるか、あるいは現在のパケットの有効値であるかを判定することを特徴とする請求項１に記載の装置。
6. 移動通信システムにおけるインタリーバ／デインタリーバメモリ制御装置であって、
   メモリと、
   前記メモリに記録されたデータを読み取るための読み出しアドレスを生成する読み出しアドレス発生器と、
   読み出しアドレスに格納された値が現在のパケットの有効値である場合には、読み出しアドレスが書き込みアドレスより大きいかまたは等しいかを判定し、前記読み出しアドレスが前記書き込みアドレスより大きいかまたは等しいと、“０”の制御信号を前記メモリに出力するメモリ制御器と、
   を含むことを特徴とする装置。
7. 前記メモリ制御器は、前記読み出しアドレスが前記書き込みアドレスより小さいと、前記メモリの前記読み出しアドレスから値を読み取るための動作を制御することを特徴とする請求項６に記載の装置。
8. 前記メモリ制御器は、前記読み出しアドレスに格納された値が以前のパケットに記録された値である場合は、前記メモリの読み出しアドレスから値を読み取るための動作を制御することを特徴とする請求項６に記載の装置。
9. 前記メモリ制御器は、前記書き込みアドレス発生器から出力される反復カウンタを用いて、前記書き込みアドレスに格納された値が以前のパケットに記録された値であるか、あるいは現在のパケットの有効値であるかを判定することを特徴とする請求項６に記載の装置。
10. 移動通信システムにおけるインタリーバ／デインタリーバメモリ制御方法であって、
    入力信号が発生した場合に、書き込みアドレスに格納された値が以前のパケットに記録された値であるか、あるいは現在のパケットの有効値であるかを判定するステップと、
    前記値が前記以前のパケットに記録された場合には、前記入力信号が前記書き込みアドレスに格納された値に累積され、前記書き込みアドレスに記録されるように前記メモリを制御するステップと、
    前記書き込みアドレスに格納された値が現在のパケットの有効値である場合には、前記入力信号が前記書き込みアドレスに記録されるように前記メモリを制御するステップと、
    を有することを特徴とする方法。
11. 前記入力信号が前記メモリに記録された場合は、書き込みアドレス発生器によって、前記メモリの書き込みアドレス値が一つずつ増加するステップをさらに有することを特徴とする請求項１０に記載の方法。
12. 前記パケット受信が終了した場合に、書き込みアドレス発生器によって、前記書き込みアドレスを開始アドレスに設定し、前記書き込みアドレスに格納された値を以前のパケットに記録された値に設定するステップをさらに有することを特徴とする請求項１０に記載の方法。
13. 前記パケット受信が終了しない場合には、書き込みアドレス発生器によって、前記書き込みアドレス(ＷＤ_ＡＤＤＲ)が終了アドレス(ＥＮＤ_ＡＤＤＲ)より大きいか否かを判定するステップと、
    前記書き込みアドレスが終了アドレスより大きいと、前記書き込みアドレスを開始アドレスに設定し、前記書き込みアドレスに格納された値を現在のパケットの有効値に設定するステップと、
    をさらに有することを特徴とする請求項１０に記載の方法。
14. 書き込みアドレス発生器から出力される反復カウンタを用いて、前記書き込みアドレスに格納された値が以前のパケットに記録された値であるか、あるいは現在のパケットの有効値であるかを判定するステップをさらに有することを特徴とする請求項１０に記載の方法。
15. 移動通信システムにおけるインタリーバ／デインタリーバメモリ制御方法であって、
    読み出しアドレスに格納された値が以前のパケットに記録された値であるか、あるいは現在のパケットの有効値であるかを判定するステップと、
    前記読み出しアドレスに格納された値が以前のパケットに記録された値であると、前記読み出しアドレスが書き込みアドレスより大きいかまたは等しいかを判定するステップと、
    前記読み出しアドレスが前記書き込みアドレスより大きいかまたは等しいと、“０”の制御信号をメモリに出力するステップと、
    を有することを特徴とする方法。
16. 前記読み出しアドレスが前記書き込みアドレスより小さいと、前記メモリの読み出しアドレスから値を読み取るための動作を制御するステップをさらに有することを特徴とする請求項１５に記載の方法。
17. 前記読み出しアドレスに格納された値が以前のパケットに記録された値であると、前記メモリの読み出しアドレスから前記値を読み取るための動作を制御するステップをさらに有することを特徴とする請求項１５に記載の方法。
18. 書き込みアドレス発生器から出力される反復カウンタを用いて、前記書き込みアドレスに格納された値が以前のパケットで記録された値であるか、あるいは現在のパケットの有効値であるかを判定するステップをさらに有することを特徴とする方法。
19. 移動通信システムにおけるインタリーバ／デインタリーバメモリ制御装置であって、
    書き込みアドレスを生成する書き込みアドレス発生器と、
    前記書き込みアドレスにマッピングされる値を格納するメモリと、
    前記メモリに記録されたデータを読み取る読み出しアドレスを生成する読み出しアドレス発生器と、
    入力信号が発生した場合に、前記値が以前のパケットに記録された値であると、前記入力信号が前記書き込みアドレスに格納された値に累積され、前記書き込みアドレスに記録されるように前記メモリを制御し、前記値が現在のパケットの有効値であると、前記入力信号が前記書き込みアドレスに記録されるように前記メモリを制御し、前記読み出しアドレスに格納された値が現在のパケットの有効値である場合に、前記読み出しアドレスが前記書き込みアドレスより大きいかまたは等しいかを判定し、前記読み出しアドレスが前記書き込みアドレスより大きいかまたは等しいと、“０”の制御信号をメモリに出力するメモリ制御器と、
    を含むことを特徴とする装置。

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