TWI597951B - 時間解交錯電路與執行時間解交錯處理的方法 - Google Patents

Description

時間解交錯電路與執行時間解交錯處理的方法

本發明是關於時間解交錯的電路與方法，尤其是關於可避免資訊單元被不當地覆寫的時間解交錯電路與執行時間解交錯處理的方法。

一般而言，地面數位視訊廣播（digital video broadcasting- Second Generation terrestrial, DVB-T2）的廣播訊號在發送之前會先將資料經過單元交錯（Cell-interleaving, CI）運算及時間交錯（Time-interleaving, TI）運算以儘可能降低傳輸過程中各種干擾對傳輸資料的影響，接收端才可以取得正確的傳輸資料，而訊號接收端在接收訊號後必須先經過時間解交錯（Time de-interleaving）運算及單元解交錯（Cell de-interleaving）運算才能將資料正確解碼。

DVB-T2除採用時間解交錯技術以改善對於脈衝性干擾的抵抗能力，也增加通道傳輸能力以符合高解析度影像與三維影像的傳輸頻寬需求，同時DVB-T2採用多重實體層管道（Physical Layer Pipe, PLP）技術以提供因應不同商業模式的彈性，從而提供以服務為導向的因應能力。

當一DVB-T2接收端使用多個PLP，此接收端的接收訊號中有一部分是供給個別PLP的資料（簡稱為Data PLP，由複數資訊單元構成），另有一部分是供給所有PLP的資料（簡稱為Common PLP，由複數資訊單元構成），例如中心頻率、單頻網路/多輸入單輸出（Single Frequency Network/Multiple Input Single Output, SFN/MISO）參數、頻寬等等，目前技術在存取Data PLP與Common PLP方面有下列幾種作法： (1)  使用非共用的（或說分開的）記憶體空間來分別存取Data PLP與Common PLP： 此作法雖可避免Data PLP的存取與Common PLP的存取相互影響，但需分別為Data PLP及Common PLP之存取準備足夠的空間，例如為每一PLP的Data PLP之寫入與讀出準備容量為2×Memory _{data_max}之記憶體空間（例如2×(2 ¹⁹+2 ¹⁵)個資訊單元的儲存空間），以及為每一PLP的Common PLP之寫入與讀出準備容量為2×Memory _{common_max}之記憶體空間（例如2×2 ¹⁶個資訊單元的儲存空間），但因每筆Data PLP的資料量與每筆Common PLP的資料量通常不會達到最大資料量，尤其不會同時達到最大資料量，因此Data PLP與Common PLP的儲存空間經常會有一部分處於閒置狀態，而造成浪費。 (2)  透過乒乓緩衝（Ping-Pong Buffering）方法以使用共用的記憶體空間來存取Data PLP與Common PLP： 如圖1a至1d所示，一記憶體空間100的一第一部分110與一第二部分120用來供一個PLP的Data PLP與Common PLP之存取。當第一部分110被用來寫入Data PLP時，第二部分120即被用來讀出先前寫入的Data PLP；類似地，當第一部分110被用來寫入Common PLP時，第二部分120即被用來讀出先前寫入的Common PLP。由於Data PLP與Common PLP之資料量不一定相同，二者之存取所需的時間也不見得相同，因此Data PLP與Common PLP之存取隨著時間經過可能有下列四種情形： (i)            如圖1a所示，第一部分110被用來寫入目前待寫入的Data PLP與Common PLP，第二部分120被用來讀出先前寫入的Data PLP與Common PLP； (ii)          如圖1b所示，第一部分110被用來讀出Data PLP與Common PLP，第二部分120被用來寫入Data PLP與Common PLP； (iii)        如圖1c所示，第一部分110被用來讀出Data PLP與寫入Common PLP，第二部分120被用來寫入Data PLP與讀出Common PLP；以及 (iv)        如圖1d所示，第一部分110被用來寫入Data PLP與讀出Common PLP，第二部分120被用來讀出Data PLP與寫入Common PLP。 由圖1a至1d可知，目前技術是按記憶體位址的順序來存取Data PLP與Common PLP（亦即Data PLP之存取結束位址後緊接著Common PLP的存取開始位址），因此被使用的記憶體空間的位址順序是連續的，然而，由於前後二筆Data PLP的資料量不一定相同，若後一筆的Data PLP的資料量大於前一筆Data PLP的資料量，寫入此後一筆Data PLP時，其資料會覆寫尚未被讀出的Common PLP，如圖1e所示，從而造成資料遺失的問題。

由上述說明可知，在處理Data PLP與Common PLP之存取方面，目前技術會造成記憶體空間的浪費，或會造成尚未被讀出的資料被覆寫的問題。

鑑於先前技術之不足，本發明之一目的在於提供一種時間解交錯電路及一種執行時間解交錯處理的方法，以減少時間解交錯程序對記憶體容量的需求，並避免資料被不當地覆寫的問題。

本發明揭露了一種時間解交錯電路，位於一通訊系統之一訊號接收端，用來對一交錯訊號進行一時間解交錯處理，該交錯訊號包含複數資訊單元，該複數資訊單元包含複數資料單元與複數共用單元，該時間解交錯電路之一實施例包含：一資料單元存取位址產生器，用來依據一第一位址順序產生複數資料單元存取位址，以據以存取該複數資料單元於一記憶體；以及一共用單元存取位址產生器，用來依據一第二位址順序產生複數共用單元存取位址，以據以存取該複數共用單元於該記憶體，其中該第二位址順序為該第一位址順序的一反向順序。

本發明另揭露了一種執行時間解交錯處理的方法，應用於一通訊系統之一訊號接收端，用來對一交錯訊號進行一時間解交錯處理，該交錯訊號包含複數資訊單元，該複數資訊單元包含複數資料單元與複數共用單元，該方法之一實施例包含下列步驟：依據一第一位址順序產生複數資料單元存取位址；依據一第二位址順序產生複數共用單元存取位址，其中該些共用單元存取位址中二相鄰位址的變化趨向不同於該些資料單元存取位址中二相鄰位址的變化趨向；以及依據該些資料單元存取位址存取該些資料單元於一記憶體，並依據該些共用單元存取位址存取該些共用單元於該記憶體。

有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

本發明揭露了一種時間解交錯電路與執行時間解交錯處理的方法，能夠於一時間解交錯程序中有效地減少對記憶體容量的需求，並避免資料被不當地覆寫的問題。

請參閱圖2，其是本發明之時間解交錯電路之一實施例的示意圖。圖2之時間解交錯電路200位於一通訊系統之一訊號接收端，用來對一交錯訊號進行一時間解交錯處理，該交錯訊號包含複數資訊單元，該複數資訊單元包含供給一實體層管道（Physical Layer Pipe, PLP）的複數資料單元（簡稱Data PLP）與供給該實體層管道的複數共用單元（簡稱Common PLP），該時間解交錯電路200包含一資料單元存取位址產生器210、一共用單元存取位址產生器220以及一記憶體230。上述Data PLP與Common PLP的定義可參見本說明書之先前技術的說明。

資料單元存取位址產生器210用來依據一第一位址順序產生複數資料單元存取位址，此第一位址順序例如是一位址增加/減少順序，其可採用位址連續遞增/遞減的規則或其它實施本發明者自行定義的規則來做為位址增加/減少的規則，一旦該第一位址順序被決定，本領域具有通常知識者即可依本發明之揭露來設計並製做資料單元存取位址產生器210。資料單元存取位址產生器210之一實施例如圖3所示，包含一資料單元寫入位址產生器212，用來產生該些資料單元存取位址的複數資料單元寫入位址，並包含一資料單元讀出位址產生器214，用來產生該些資料單元存取位址的複數資料單元讀出位址。

共用單元存取位址產生器220用來依據一第二位址順序產生複數共用單元存取位址，此第二位址順序為前述第一位址順序的一反向順序，可採用位址連續遞減/遞增的規則或其它實施本發明者自行定義的規則來做為位址減少/增加的規則，類似地，一旦該第二位址順序被決定，本領域具有通常知識者即可依本發明之揭露來設計並製做共用單元存取位址產生器220。共用單元存取位址產生器220之一實施例如圖3所示，包含一共用單元寫入位址產生器222，用來產生該些共用單元存取位址的複數共用單元寫入位址，並包含一共用單元讀出位址產生器224，用來產生該些共用單元存取位址的複數共用單元讀出位址。

記憶體230用來依據資料單元存取位址存取前述資訊單元中的資料單元，並用來依據共用單元存取位址存取該些資訊單元中的共用單元。舉例而言，如圖4所示，記憶體230包含一第一部分記憶體410與一第二部分記憶體420，第一部分記憶體410之儲存容量由一第一起始位置412與一第一結束位址414來決定，第二部分記憶體420之儲存容量由一第二起始位址422與一第二結束位址424來決定，當第一部分記憶體410用於Data PLP之寫入與讀出操作的其中之一時，第二部分記憶體420用於其中另一；當第一部分記憶體410用於Common PLP之寫入與讀出操作的其中之一時，第二部分記憶體420用於其中另一。

請參閱圖3與圖4，倘前述第一位址順序為一位址增加順序與一位址減少順序的其中之一時，第二位址順序即為其中另一，據此，於一第 K次存取操作時，資料單元寫入位址產生器212會依據一第一位址（例如第一起始位址412）與該第一位址順序產生複數資料單元寫入位址，資料單元讀出位址產生器214會依據一第二位址（例如第二起始位址422）與該第一位址順序產生複數資料單元讀出位址，而資料單元寫入位址產生器212及/或資料單元讀出位址產生器214在產生該些資料單元寫入位址及/或該些資料單元讀出位址時更依據資料單元所對應的時間交錯規則，以使該些資料單元存取於記憶體230後，完成對該些資料單元之時間解交錯處理。而於該第 K次存取操作時，共用單元寫入位址產生器222會依據一第三位址（例如第一結束位址414）與該第二位址順序產生複數共用單元寫入位址，共用單元讀出位址產生器224會依據一第四位址（例如第二結束位址424）與該第二位址順序產生複數共用單元讀出位址，同樣地，共用單元寫入位址產生器222及/或共用單元讀出位址產生器224在產生該些共用單元寫入位址及/或該些共用單元讀出位址時更依據共用單元所對應的時間交錯規則，以使該些共用單元存取於記憶體230後，完成對該些共用單元之時間解交錯處理。上述第一、第二、第三與第四位址均不同，該 K為正整數；另外，於一第( K+1)次存取操作時，資料單元讀出位址產生器214會依據該第一位址與該第一位址順序產生複數資料單元讀出位址，資料單元寫入位址產生器212會依據該第二位址與該第一位址順序產生複數資料單元寫入位址，而於該第( K+1)次存取操作時，共用單元讀出位址產生器224會依據該第三位址與該第二位址順序產生複數共用單元讀出位址，共用單元寫入位址產生器222會依據該第四位址與該第二位址順序產生複數共用單元寫入位址。簡言之，資料單元存取位址產生器210會分別從第一與第二部分記憶體410、420的第一與第二位址（例如均為起始位址）存取資料單元，共用單元存取位址產生器220會分別從第一與第二部分記憶體410、420的第三與第四位址（例如均為結束位址）存取共用單元，基於如前所述的第一、第二、第三與第四位址的適當安排以及第一與第二位址順序的相反設定，資料單元於寫入時不會覆寫待讀出的共用單元，反之亦然。值得注意的是，第一、第二、第三與第四位址的每一個不限定為起始與結束位址的其中之一，只要第一與第三位址間有足夠的緩衝位址以及第二與第四位址間有足夠的緩衝位址以避免覆寫問題即可。另請注意，圖4之箭頭虛線用來示意寫入或讀取的順序。

請參閱圖5，其是本發明之時間解交錯電路之另一實施例的示意圖。圖5之時間解交錯電路500與圖3之時間解交錯電路200的差異在於電路500進一步包含一訊框去映射器（Frame Demapper）510，訊框去映射器510用來判斷前述交錯訊號的每一單元是一資料單元或一共用單元，再據以產生一資料單元旗標（簡稱Data PLP Flag）以對應所述資料單元或產生一共用單元旗標（簡稱Common PLP Flag）以對應所述共用單元，而資料單元存取位址產生器210是依據該資料單元旗標以及該第一位址順序產生一資料單元存取位址給記憶體230，共用單元存取位址產生器220是依據該共用單元旗標以及該第二位址順序產生一共用單元存取位址給記憶體230，從而記憶體230依據該資料單元存取位址存取所述資料單元或依據該共用單元存取位址存取所述共用單元。由於訊框去映射器510單獨而言屬習知技術，且旗標的處理單獨而言也屬習知技術，因此細節在此不予贅述。

由前述說明可知，本發明之時間解交錯電路藉由記憶體共用的方式來存取Data PLP與Common PLP以節省記憶體之使用量，並藉由記憶體存取順序與位址的安排來避免Data PLP與Common PLP之間的覆寫問題，從而在單純可行的方案下解決業界長久以來面對的難題。

除前述電路外，本發明另揭露一種執行時間解交錯處理的方法，該方法應用於一通訊系統之一訊號接收端，用來對一交錯訊號進行一時間解交錯處理，該交錯訊號包含複數資訊單元，該複數資訊單元包含複數資料單元與複數共用單元。該方法之一實施例如圖6所示，包含下列步驟： 步驟S610：依據一第一位址順序產生複數資料單元存取位址。本步驟可由圖2之資料單元存取位址產生器210或其均等來實現。 步驟S620：依據一第二位址順序產生複數共用單元存取位址，其中該些共用單元存取位址中二相鄰位址的變化趨向不同於該些資料單元存取位址中二相鄰位址的變化趨向。上述變化趨向例如是二相鄰位址中後一位址與前一位址的差。本步驟可由圖2之共用單元存取位址產生器220或其均等來實現。 步驟S630：使用一記憶體以依據該些資料單元存取位址存取該些資料單元，並依據該些共用單元存取位址存取該些共用單元。該記憶體例如是圖2之記憶體230或其均等。

由於本領域具有通常知識者能夠參酌前述電路發明之揭露來瞭解本方法發明之實施細節與變化，亦即前述電路發明之技術特徵均可合理應用於本方法發明中，因此，在不影響本方法發明之揭露要求與可實施性的前提下，重複及冗餘之說明在此予以節略。

綜上所述，本發明之時間解交錯電路與執行時間解交錯處理的方法可以減少時間解交錯程序對於記憶體的需求量，並可避免待讀出之資料被覆寫的問題，從而提高成本效益與解交錯處理的正確性。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

100‧‧‧記憶體空間
110‧‧‧記憶體空間的第一部分
120‧‧‧記憶體空間的第二部分
200‧‧‧時間解交錯電路
210‧‧‧資料單元存取位址產生器
212‧‧‧資料單元寫入位址產生器
214‧‧‧資料單元讀出位址產生器
220‧‧‧共用單元存取位址產生器
222‧‧‧共用單元寫入位址產生器
224‧‧‧共用單元讀出位址產生器
230‧‧‧記憶體
410‧‧‧第一部分記憶體
412‧‧‧第一起始位置
414‧‧‧第一結束位址
420‧‧‧第二部分記憶體
422‧‧‧第二起始位址
424‧‧‧第二結束位址
500‧‧‧時間解交錯電路
510‧‧‧訊框去映射器
S610~S630‧‧‧步驟

［圖1a］至［圖1e］為習知技術存取一實體層管道之非共用資料與共用資料的示意圖； ［圖2］為本發明之時間解交錯電路的一實施例的功能方塊圖； ［圖3］為圖2之時間解交錯電路之一詳細實施例的示意圖； ［圖4］為圖2之記憶體的一實施例的示意圖； ［圖5］為本發明之時間解交錯電路的另一實施例的功能方塊圖；以及 ［圖6］為本發明之執行時間解交錯處理的方法的一實施例的流程圖。

200‧‧‧時間解交錯電路

210‧‧‧資料單元存取位址產生器

220‧‧‧共用單元存取位址產生器

230‧‧‧記憶體

Claims (13)

1. 一種時間解交錯電路，位於一通訊系統之一訊號接收端，用來對一交錯訊號進行一時間解交錯處理，該交錯訊號包含複數資訊單元，該複數資訊單元包含複數資料單元與複數共用單元，該時間解交錯電路包含： 一資料單元存取位址產生器，用來依據一第一位址順序產生複數資料單元存取位址，以據以存取該複數資料單元於一記憶體；以及 一共用單元存取位址產生器，用來依據一第二位址順序產生複數共用單元存取位址，以據以存取該複數共用單元於該記憶體，其中該第二位址順序為該第一位址順序的一反向順序。
2. 如申請專利範圍第1項所述之時間解交錯電路，其中該資料單元存取位址產生器於一第 K次存取操作時，依據一第一位址與該第一位址順序產生複數資料單元寫入位址，並依據一第二位址與該第一位址順序產生複數資料單元讀出位址，該共用單元存取位址產生器於該第 K次存取操作時，依據一第三位址與該第二位址順序產生複數共用單元寫入位址，並依據一第四位址與該第二位址順序產生複數共用單元讀出位址，該第一、第二、第三與第四位址均不同，該 K為正整數。
3. 如申請專利範圍第2項所述之時間解交錯電路，其中該資料單元存取位址產生器於一第( K+1)次存取操作時，依據該第一位址與該第一位址順序產生複數資料單元讀出位址，並依據該第二位址與該第一位址順序產生複數資料單元寫入位址，該共用單元存取位址產生器於該第( K+1)次存取操作時，依據該第三位址與該第二位址順序產生複數共用單元讀出位址，並依據該第四位址與該第二位址順序產生複數共用單元寫入位址。
4. 如申請專利範圍第2項或第3項所述之時間解交錯電路，其中該第一位址順序為一增加（increment）順序與一減少（decrement）順序的其中之一，該第二位址順序為該增加順序與該減少順序的其中另一。
5. 如申請專利範圍第2項所述之時間解交錯電路，其中該記憶體包含一第一部分記憶體與一第二部分記憶體，該第一部分記憶體之一第一起始位址與該第二部分記憶體之一第二起始位址分別為該第一位址與該第二位址，該第三與第四位址的其中之一為該第一部分記憶體之一第一結束位址，該第三與第四位址的其中另一為該第二部分記憶體之一第二結束位址，該第一起始位址與該第一結束位址決定該第一部分記憶體之儲存容量，該第二起始位址與該第二結束位址決定該第二部分記憶體之儲存容量。
6. 如申請專利範圍第1項所述之時間解交錯電路，進一步包含： 一訊框去映射器（Frame Demapper），用來依據該交錯訊號產生複數資料單元旗標（Flag）與複數共用單元旗標， 其中該資料單元存取位址產生器依據該些資料單元旗標以及該第一位址順序產生該些資料單元存取位址，該共用單元存取位址產生器依據該些共用單元旗標以及該第二位址順序產生該些共用單元存取位址。
7. 如申請專利範圍第1項所述之時間解交錯電路，其中該資料單元存取位址產生器包含： 一資料單元寫入位址產生器，用來產生該些資料單元存取位址的複數資料單元寫入位址；以及 一資料單元讀出位址產生器用來產生該些資料單元存取位址的複數資料單元讀出位址， 以及該共用單元存取位址產生器包含： 一共用單元寫入位址產生器，用來產生該些共用單元存取位址的複數共用單元寫入位址；以及 一共用單元讀出位址產生器用來產生該些共用單元存取位址的複數共用單元讀出位址。
8. 一種執行時間解交錯處理的方法，應用於一通訊系統之一訊號接收端，用來對一交錯訊號進行一時間解交錯處理，該交錯訊號包含複數資訊單元，該複數資訊單元包含複數資料單元與複數共用單元，該方法包含下列步驟： 依據一第一位址順序產生複數資料單元存取位址； 依據一第二位址順序產生複數共用單元存取位址，其中該些共用單元存取位址中二相鄰位址的變化趨向不同於該些資料單元存取位址中二相鄰位址的變化趨向；以及 依據該些資料單元存取位址存取該些資料單元於一記憶體，並依據該些共用單元存取位址存取該些共用單元於該記憶體。
9. 如申請專利範圍第8項所述的方法，其中產生該些資料單元存取位址之步驟包含： 於一第 K次存取操作時，依據一第一位址與該第一位址順序產生複數資料單元寫入位址，並依據一第二位址與該第一位址順序產生複數資料單元讀出位址， 以及產生該些共用單元存取位址之步驟包含： 於該第 K次存取操作時，依據一第三位址與該第二位址順序產生複數共用單元寫入位址，並依據一第四位址與該第二位址順序產生複數共用單元讀出位址，該第一、第二、第三與第四位址均不同，該 K為正整數。
10. 如申請專利範圍第9項所述的方法，其中產生該些資料單元存取位址之步驟包含： 於一第( K+1)次存取操作時，依據該第一位址與該第一位址順序產生複數資料單元讀出位址，並依據該第二位址與該第一位址順序產生複數資料單元寫入位址， 以及產生該些共用單元存取位址之步驟包含： 於該第( K+1)次存取操作時，依據該第三位址與該第二位址順序產生複數共用單元讀出位址，並依據該第四位址與該第二位址順序產生複數共用單元寫入位址。
11. 如申請專利範圍第9項所述的方法，其中該第一位址順序為一增加順序與一減少順序的其中之一，該第二位址順序為該增加順序與該減少順序的其中另一。
12. 如申請專利範圍第9項所述的方法，其中該記憶體包含一第一部分記憶體與一第二部分記憶體，該第一部分記憶體之一第一起始位址與該第二部分記憶體之一第二起始位址分別為該第一位址與該第二位址，該第三與第四位址的其中之一為該第一部分記憶體之一第一結束位址，該第三與第四位址的其中另一為該第二部分記憶體之一第二結束位址，該第一起始位址與該第一結束位址決定該第一部分記憶體之儲存容量，該第二起始位址與該第二結束位址決定該第二部分記憶體之儲存容量。
13. 如申請專利範圍第8項所述的方法，進一步包含： 依據該交錯訊號產生複數資料單元旗標與複數共用單元旗標， 其中產生該些資料單元存取位址之步驟包含依據該些資料單元旗標的至少一部分與該第一位址順序產生該些資料單元存取位址，以及產生該些共用單元存取位址之步驟包含依據該些共用單元旗標的至少一部分以及該第二位址順序產生該些共用單元存取位址。