TWI617138B - 時間解交錯電路與方法 - Google Patents

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Abstract

本發明揭露一種時間解交錯方法，應用於一通訊系統之訊號接收端，用來對一交錯訊號進行時間解交錯處理，該交錯訊號包含一第一時間交錯區塊及一第二時間交錯區塊，其包含：自一記憶體中讀出該第一時間交錯區塊之一第一部分單元；釋放該第一部分單元於該記憶體中所對應之一記憶體空間；以及自該記憶體將該第一時間交錯區塊完全讀出前，將該第二時間交錯區塊之一第二部分單元寫入該記憶體空間。

Description

時間解交錯電路與方法
本發明是關於時間解交錯電路與方法，尤其是關於行列（row-column）或區塊（block）解交錯電路與方法。
為避免造成短時間內大量的位元錯誤，導致無法使用錯誤更正來還原傳送的資料，通訊系統中經常利用交錯處理將欲傳送的資料打散，使得原本是連續性的錯誤進而變成隨機性的錯誤，因此可以藉由錯誤更正的處理，更正大部分的錯誤，進而降低錯誤率。時間交錯處理(time-interleaving process)是通訊系統中常見的一種交錯處理，其係於傳送端將一資料區塊一列一列地依序寫入一記憶體中，再一行一行地依序自記憶體中讀出，使得資料區塊的資料重新分佈而形成一時間交錯區塊，由於時間交錯處理係以區塊為單位進行處理，故又稱為區塊交錯處理。而通訊系統的接收端再進行對應的時間解交錯處理。
一個時間交錯（time-interleaving，以下簡稱TI）區塊包含NFEC 個向前錯誤校正（forward error correction，以下簡稱FEC）區塊，每個FEC區塊包含Ncell 個單元（cell），NFEC 及Ncell 由相關通訊標準所定義。習知的時間解交錯電路通常需要預留2個記憶體區塊，在某個操作階段其中一者供寫入資料另一供讀取資料，下個階段時兩者角色互換。請參閱圖1a及圖1b，其係習知用於時間解交錯之記憶體配置的示意圖。圖1a及圖1b各包含2個記憶體區塊110及120，每塊記憶體配置為Nr（=Ncell /5，此例中Ncell =20，因此Nr=4）行及Nc（= NFEC ×5，此例中NFEC =2，因此Nc=10）列，亦即每塊記憶體可儲存一個TI區塊的資料量（此例中一個TI區塊包含NFEC ×Ncell =2×20=40個單元）。圖1a的狀態為記憶體區塊110正好寫入一個TI區塊A的所有單元（a0~a39），原本儲存於記憶體區塊120的所有單元正好被讀取完畢。下個階段將從記憶體區塊110讀取資料，新進的資料則寫入記憶體區塊120。圖1b為記憶體區塊110與記憶體區塊120各經過20次讀取及寫入後的配置示意圖，由圖1a及圖1b可以發現，任何時間點皆有等同於一個TI區塊的資料量的記憶體空間（亦即等效於一個記憶體區塊110或120的大小）處於閒置狀態，此乃因為無論是記憶體區塊110或記憶體區塊120皆以一個TI區塊的資料量為單位做設計，因而降低記憶體的使用效率。
鑑於先前技術之不足，本發明之一目的在於提供一種時間解交錯電路與方法，以節省記憶體。
本發明揭露一種時間解交錯方法，應用於一通訊系統之訊號接收端，用來對一交錯訊號進行時間解交錯處理，該交錯訊號包含一第一時間交錯區塊及一第二時間交錯區塊，其包含：自一記憶體中讀出該第一時間交錯區塊之一第一部分單元；釋放該第一部分單元於該記憶體中所對應之一記憶體空間；以及自該記憶體將該第一時間交錯區塊完全讀出前，將該第二時間交錯區塊之一第二部分單元寫入該記憶體空間。
本發明另揭露一種時間解交錯電路，應用於一通訊系統之訊號接收端，用來對一交錯訊號進行時間解交錯處理，該訊號接收端包含一記憶體，該交錯訊號包含一第一時間交錯區塊及一第二時間交錯區塊，其包含：一讀取位址產生器，用來產生一讀取位址；一寫入位址產生器，用來產生一寫入位址；以及一記憶體控制單元，用來依據該讀取位址自該記憶體之一記憶體空間讀出該第一時間交錯區塊之一第一部分單元，以及於完全讀出該第一時間交錯區塊前，依據該寫入位址於該記憶體空間寫入一第二時間交錯區塊之一第二部分單元。
本發明之時間解交錯電路與方法利用小於一個TI區塊之資料量的記憶體子區塊為存取單位，使記憶體更能靈活運用，從而減少時間解交錯處理對記憶體的需求。
有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。
本發明所揭露內容包含時間解交錯電路與方法，在實施為可能的前提下，本技術領域具有通常知識者能夠依本說明書之揭露內容來選擇等效之元件或步驟來實現本發明，亦即本發明之實施並不限於後敘之實施例。
圖2為本發明之時間解交錯電路之一實施方式的功能方塊圖。時間解交錯電路200包含記憶體221、記憶體控制單元222、寫入位址產生器223、讀取位址產生器224、位址對應表226以及使用狀態表228。寫入位址產生器223及讀取位址產生器224依據位址對應表226及/或使用狀態表228分別產生寫入位址及讀取位址，而記憶體控制單元222則依據寫入位址及讀取位址將交錯資料中的TI區塊寫入及讀出記憶體221，以進行時間解交錯處理。在另一實施例中，本發明的時間解交錯電路係可利用一外接的記憶體來進行時間解交錯處理。
圖3為本發明之時間解交錯方法之一實施例的流程圖，以下配合圖4a~圖4m之記憶體配置的示意圖，來說明時間解交錯電路200的動作原理。步驟S310決定記憶體子區塊的大小，在此實施例中，以子區塊的列數c=5以及行數r=2為例，因此每個子區塊可儲存2行×5列共10個單元。接著依據TI區塊的大小及記憶體子區塊的大小，決定記憶體子區塊的需求個數（步驟S320）。子區塊的個數k可依據以下的算式決定：(1) 延續圖1的例子（即Ncell =20， NFEC =2），可得到本發明所需的子區塊個數為k=(5×2/5+1) ×(20/5/2)=3×2=6。如圖4a所示，記憶體221包含6個大小相同的記憶體子區塊410~460。事實上，方程式(1)可以改寫為：(2) 其中(Nc/c)×(Nr/r)即為圖1中記憶體區塊110或記憶體區塊120等效的子區塊個數，因此習知的解交錯處理共需2×(Nc/c)×(Nr/r)=2×(10/5)×(4/2)=8個子區塊，較本發明多了(Nc/c-1)×(Nr/r)個子區塊。由此可見，以同樣大小的TI區塊而言（即Nc及Nr相同），當本發明採用的子區塊數愈多（亦即每個子區塊愈小，也就是r值或c值愈小），本發明所省下的記憶體就愈多。
接下來提供一使用狀態表228（步驟S330）。使用狀態表228用來指示各個記憶體子區塊的使用狀態，在一個實施例中，使用狀態表228具有k個位元，每個位元對應一個子區塊，以邏輯值1/0分別代表子區塊為未使用或使用中。接下來提供一位址對應表226（步驟S340）。位址對應表226用以記錄存取記憶體221時的邏輯子區塊之邏輯位址與實體子區塊之實體位址的對應關係，寫入位址產生器223及讀取位址產生器224可以據以產生寫入位址及讀取位址。寫入位址產生器223及讀取位址產生器224在操作時先假設共可存取2×(Nc/c)×(Nr/r)個邏輯子區塊（或稱虛擬子區塊），再透過位址對應表226對應到實體的子區塊位址。承上例，因此位址對應表226的欄位數目等於2×(Nc/c)×(Nr/r)=8，而每個欄位必須有足夠的位元數來指示對應的實體子區塊，其所需的位元數為。實施上，使用狀態表228及位址對應表226儲存於記憶體中，例如儲存於靜態隨機存取記憶體（SRAM）。
以下以表1所顯示的位址對應表226及使用狀態表228的變化順序說明本發明的操作流程。圖4a顯示時間解交錯電路200正好將一個完整的TI區塊A（單元a0~a39）的寫入記憶體221以及讀取完畢先前存入的另一個TI區塊，此時對應表1的第0次讀寫操作（round=0）可以得到使用狀態表228為{0,0,0,0,1,1}（由左至右分別代表子區塊410~460，此例中子區塊410~440的狀態為使用中，子區塊450~460的狀態為未使用）及位址對應表226為{0,1,2,3, x,x,x,x}（欄位數值在此以十進位表示，0代表子區塊410、1代表子區塊420，以此類推）。請注意，表1所顯示的使用狀態表228、位址對應表226及對應圖式均為該次讀寫操作後的結果（底線為當次操作更改的部分），且表1所列的讀寫操作順序為簡化後的表示，亦即只舉例說明讀取一個完整的TI區塊A及寫入一個完整的TI區塊B（單元b0~b39）的操作順序，本技術領域具有通常知識者可以由以下的說明推廣至更多TI區塊的操作。另外，寫入位址產生器223及讀取位址產生器224實際上包含計數器，分別依據時脈訊號CLK1及CLK2計數（兩者分別與單元寫入及讀出記憶體221的速度有關），且寫入位址產生器223及讀取位址產生器224更各自包含判斷單元，其依據計數值、位址對應表226及/或使用狀態表228分別產生寫入位址及讀取位址（步驟S350），更決定是否需更新使用狀態表228及/或位址對應表226（步驟S360）。更詳細地說，在步驟S360中，寫入位址產生器223的判斷單元依據TI區塊大小（即Ncell 、NFEC ）、子區塊大小（即c值、r值）及計數值可得知目前是否正要寫入一個空的子區塊，如果是，則在步驟S370中從使用狀態表228尋找空的子區塊，並且在找到後對應修改使用狀態表228及位址對應表226；另一方面，讀取位址產生器224的判斷單元依據TI區塊大小、子區塊大小及計數值可得知目前是否正在讀取一個子區塊的最後一個單元，如果是，則在步驟S370中更新使用狀態表228。在不同的實施例中，更新使用狀態表228及/或位址對應表226的動作可由記憶體控制單元222依據寫入位址產生器223及/或讀取位址產生器224的輸出來執行。事實上，表1的讀寫操作順序（round）與計數值（CNT）的關係為：round = CNT mod (Ncell ×NFEC )，故以下雖以round作說明，然而實際上round即代表計數值。 表1：
以下列舉說明當位址對應表226及/或使用狀態表228有變化時，該次操作的細節及記憶體221的配置情形(圖4a~4m) round= 1：依據TI區塊大小、子區塊大小及計數值，寫入位址產生器223得知目前需寫入一個新的子區塊，並且從使用狀態表228得知子區塊450為空，於是產生對應子區塊450之位址(C0,R0)的寫入位址，另一方面讀取位址產生器224產生對應子區塊410之位址(C0,R0) 的讀取位址（步驟S350）；之後步驟S360判斷為是，接下來（步驟S370），寫入位址產生器223將使用狀態表228中對應子區塊450的邏輯值由1改為0，並且將位址對應表226中對應第5邏輯子區塊位址的值填入4（對應子區塊450）； round= 2：依據TI區塊大小、子區塊大小及計數值，讀取位址產生器224及寫入位址產生器223分別產生對應子區塊410之位址(C1,R0) 的讀取位址及對應子區塊450之位址(C0,R1)的寫入位址（步驟S350），之後步驟S360判斷為否； round=3：依據TI區塊大小、子區塊大小及計數值，寫入位址產生器223得知目前需寫入一個新的子區塊，並且從使用狀態表228得知子區塊460為空，於是產生對應子區塊460之位址(C0,R0) 的寫入位址，另一方面讀取位址產生器224產生對應子區塊410之位址(C2,R0) 的讀取位址（步驟S350）；之後步驟S360判斷結果為是，接下來（步驟S370），寫入位址產生器223將使用狀態表228中對應子區塊460的邏輯值由1改為0，並且將位址對應表226中對應第6邏輯子區塊位址的值填入5（對應子區塊460）； …… round=6：依據TI區塊大小、子區塊大小及計數值，讀取位址產生器224可以決定下一個要讀取的邏輯子區塊為2，而依據位址對應表226，邏輯子區塊2對應實體子區塊2（即子區塊430），於是產生對應子區塊430之位址(C0,R0) 的讀取位址，另一方面寫入位址產生器223產生對應子區塊450之位址(C1,R1) 的寫入位址（步驟S350）；步驟S360判斷結果為否； …… round=15：依據TI區塊大小、子區塊大小及計數值，讀取位址產生器224得知此次操作將讀取子區塊410的最後一個單元a17（即位址(C4,R1)），另一方面，寫入位址產生器223產生對應子區塊460之位址(C3,R0) 的寫入位址（步驟S350）；步驟S360判斷結果為是，讀取位址產生器224將使用狀態表228中對應子區塊410的旗標改成1（步驟S370），亦即表示記憶體控制單元222釋放子區塊410； …… round=20：與round=15類似，讀取位址產生器224得知此次操作將讀取子區塊430的最後一個單元a37（即位址(C4,R1)），另一方面，寫入位址產生器223產生對應子區塊460之位址(C4,R1) 的寫入位址（步驟S350）；步驟S360判斷結果為是，讀取位址產生器224將使用狀態表228中對應子區塊430的旗標改成1（步驟S370），亦即表示記憶體控制單元222釋放子區塊430； round=21：與round=1類似，讀取位址產生器224產生對應子區塊420之位址(C0,R0)的讀取位址，寫入位址產生器223產生對應子區塊410之位址(C0,R0)的寫入位址（步驟S350）；步驟S360判斷結果為是，接下來（步驟S370），寫入位址產生器223在使用狀態表228中對應子區塊410的邏輯值由1改為0，並且在位址對應表226中將邏輯子區塊7對應至實體子區塊0（即子區塊410）； …… round=23：與round=3類似，讀取位址產生器224產生對應子區塊420之位址(C2,R0)的讀取位址，寫入位址產生器223產生對應子區塊430之位址(C0,R0)的寫入位址（步驟S350）；步驟S360判斷結果為是，接下來（步驟S370），寫入位址產生器223在使用狀態表228中對應子區塊430的邏輯值由1改為0，並且在位址對應表226中將邏輯子區塊8對應至實體子區塊2（即子區塊430）； …… round=35：與round=15類似，讀取位址產生器224得知此次操作將讀取子區塊420的最後一個單元a19（即位址(C4,R1)），寫入位址產生器223產生對應子區塊430之位址(C3,R0) 的寫入位址（步驟S350）；步驟S360判斷結果為是，因此在步驟S370中將使用狀態表228中對應子區塊420的旗標改成1； …… round=40：與round=35類似，讀取位址產生器224得知此次操作將讀取子區塊440的最後一個單元a39（即位址(C4,R1)），寫入位址產生器223產生對應子區塊430之位址(C4,R1) 的寫入位址（步驟S350）；步驟S360判斷結果為是，因此在步驟S370中將使用狀態表228中對應子區塊440的旗標改成1。
至此已完成TI區塊A的讀取及TI區塊B的寫入程序，接下重覆以上的流程來讀寫其他的TI區塊。由表2及圖4l與圖4m可以推知接下來讀取TI區塊B及寫入TI區塊C的詳細流程，故不再贅述。最後當所有的TI區塊都處理完畢，即結束本發明的時間解交錯流程（步驟S380、步驟S390）。上述的TI區塊C於時間上緊接於該TI區塊B之後，TI區塊B於時間上緊接於該TI區塊A之後 表2：
上述的記憶體子區塊可以設計為記憶體221的一個同列存取記憶單位（簡稱為Tile），可進一步降低對記憶體221的存取次數。本發明可適用但不限於DVB-T2（Digital Video Broadcasting，數位視訊廣播）及DVB-C2的傳輸標準，根據其規範，一個TI區塊至多可包含219 +215 個單元，因此可以算出下表中的NFEC_TI_MAX =(219 +215 )/Ncell ，列數及最大行數可分別依據Ncell ­及NFEC_TI_MAX 算出。 表3：
表4為本發明與習知方法所需記憶體大小的比較。假設一個單元的大小為32位元，本發明一個記憶體子單元的大小設計為r=c=16，也就是可以儲存256個單元，因此一個記憶體子單元的大小為256×32=8192位元=1KB。以Nldpc =64800且Nr=6480為例，習知方法所需記憶體的大小為4,860KB，而本發明的記憶體221的大小為2,835KB，加上位址對應表226及使用狀態表228所佔的大小（(2,835+58,320)/8/1024=7.5KB）共需2,842.5KB，僅需習知方法的58.5%左右的記憶體，可見本發明確實有效減少對記憶體的需求。 表4：
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
110、120‧‧‧記憶體區塊
210‧‧‧頻率解交錯電路
200‧‧‧時間解交錯電路
221‧‧‧記憶體
222‧‧‧記憶體控制單元
223‧‧‧寫入位址產生器
224‧‧‧讀取位址產生器
226‧‧‧位址對應表
228‧‧‧使用狀態表
230‧‧‧單元解交錯電路
410、420、430、440、450、460‧‧‧記憶體子區塊
S310～S390‧‧‧步驟
［圖1a~1b］為習知用於時間解交錯之記憶體配置的示意圖； ［圖2］為本發明之時間解交錯電路之一實施方式的功能方塊圖； ［圖3］為本發明之時間解交錯方法之一實施例的流程圖；以及 ［圖4a~4m］為本發明用於時間解交錯之記憶體配置的示意圖
S310~S390‧‧‧步驟

Claims (13)

  1. 一種時間解交錯方法，應用於一通訊系統之訊號接收端，用來對一交錯訊號進行時間解交錯處理，該交錯訊號包含一第一時間交錯區塊及一第二時間交錯區塊，其包含：自一記憶體中讀出該第一時間交錯區塊之一第一部分單元；釋放該第一部分單元於該記憶體中所對應之一記憶體空間；自該記憶體將該第一時間交錯區塊完全讀出前，將該第二時間交錯區塊之一第二部分單元寫入該記憶體空間；決定一記憶體子區塊之大小；依據該第一時間交錯區塊之大小及該記憶體子區塊之大小，決定進行該時間解交錯處理所需要的記憶體子區塊之個數；以及建立一使用狀態表，用來指示該些記憶體子區塊之使用狀態；其中該記憶體子區塊之大小係等於該記憶體之一同列存取記憶單位，且釋放該第一部分單元於該記憶體中所對應之該記憶體空間之步驟係藉由變更該使用狀態表所達成。
  2. 如申請專利範圍第1項所述之方法，其中該第二時間交錯區塊於時間上緊鄰該第一時間交錯區塊。
  3. 如申請專利範圍第2項所述之方法，其中該記憶體用於該時間解交錯處理之大小係小於該第一時間交錯區塊及該第二時間交錯區塊之數據量的總和。
  4. 如申請專利範圍第1項所述之方法，其中該記憶體空間之大小係等於該記憶體子區塊之大小。
  5. 如申請專利範圍第1項所述之方法，更包含：建立一位址對應表，用來指示該第一時間交錯區塊及該第二時間交錯區塊之各子區塊與該記憶體之各記憶體子區塊之對應關係；以及因應將該第二時間交錯區塊之該第二部分單元寫入該記憶體空間之步驟，對應地變更該位址對應表。
  6. 一種時間解交錯方法，應用於一通訊系統之訊號接收端，用來對一交錯訊號進行時間解交錯處理，該交錯訊號包含一第一時間交錯區塊及一第二時間交錯區塊，其包含：自一記憶體中讀出該第一時間交錯區塊之一第一部分單元；釋放該第一部分單元於該記憶體中所對應之一記憶體空間；自該記憶體將該第一時間交錯區塊完全讀出前，將該第二時間交錯區塊之一第二部分單元寫入該記憶體空間；決定一記憶體子區塊之大小；以及依據該第一時間交錯區塊之大小及該記憶體子區塊之大小，決定進行該時間解交錯處理所需要的記憶體子區塊之個數；其中該記憶體空間之大小係等於該記憶體子區塊之大小。
  7. 一種時間解交錯電路，應用於一通訊系統之訊號接收端，用來對一交錯訊號進行時間解交錯處理，該訊號接收端包含一記憶體，該交錯訊號包含一第一時間交錯區塊及一第二時間交錯區塊，其包含：一讀取位址產生器，用來產生一讀取位址； 一寫入位址產生器，用來產生一寫入位址；以及一記憶體控制單元，用來依據該讀取位址自該記憶體之一記憶體空間讀出該第一時間交錯區塊之一第一部分單元，以及於完全讀出該第一時間交錯區塊前，依據該寫入位址於該記憶體空間寫入該第二時間交錯區塊之一第二部分單元；其中該記憶體係包含複數記憶體子區塊，用於該時間解交錯處理，該些記憶體子區塊之個數係與該第一或第二時間交錯區塊之大小及該記憶體子區塊之大小有關，且該記憶體空間之大小係等於該記憶體子區塊之大小。
  8. 一種時間解交錯電路，應用於一通訊系統之訊號接收端，用來對一交錯訊號進行時間解交錯處理，該訊號接收端包含一記憶體，該交錯訊號包含一第一時間交錯區塊及一第二時間交錯區塊，其包含：一讀取位址產生器，用來產生一讀取位址；一寫入位址產生器，用來產生一寫入位址；一記憶體控制單元，用來依據該讀取位址自該記憶體之一記憶體空間讀出該第一時間交錯區塊之一第一部分單元，以及於完全讀出該第一時間交錯區塊前，依據該寫入位址於該記憶體空間寫入該第二時間交錯區塊之一第二部分單元；以及一儲存單元，用來儲存一使用狀態表；其中該記憶體係包含複數記憶體子區塊，用於該時間解交錯處理，該些記憶體子區塊之個數係與該第一或第二時間交錯區塊之大小及該記憶體子區塊之大小有關，該記憶體子區塊之大小係等於該記 憶體之一同列存取記憶單位，且該使用狀態表係用來指示該些記憶體子區塊之使用狀態。
  9. 如申請專利範圍第8項所述之時間解交錯電路，其中該第二時間交錯區塊於時間上緊鄰該第一時間交錯區塊。
  10. 如申請專利範圍第9項所述之時間解交錯電路，其中該記憶體用於該時間解交錯處理之大小係小於該第一時間交錯區塊及該第二時間交錯區塊之數據量的總和。
  11. 如申請專利範圍第8項所述之時間解交錯電路，其中該記憶體空間之大小係等於該記憶體子區塊之大小。
  12. 如申請專利範圍第8項所述之時間解交錯電路，其中該讀取位址產生器包含依據一第一時脈計數之一第一計數器，該寫入位址產生器包含依據一第二時脈計數之一第二計數器，該第一時脈與自該記憶體讀取該第一時間交錯區塊之速度有關，該第二時脈與將該第二時間交錯區塊寫入該記憶體之速度有關，且該讀取位址產生器及該寫入位址產生器係耦接該儲存單元，該讀取位址產生器依據該第一計數器之計數值產生該讀取位址，該寫入位址產生器依據該第二計數器之計數值及該使用狀態表產生該寫入位址，該讀取位址產生器及該寫入位址產生器分別依據該第一計數器之計數值及該第二計數器之計數值決定是否更新該使用狀態表。
  13. 如申請專利範圍第12項所述之時間解交錯電路，其中該儲存單元更儲存一位址對應表，用來指示該第一時間交錯區塊及該第二時間交錯區塊之各子區塊與該記憶體之各記憶體子區塊之對應關係，該讀取位址產生 器更依據該位址對應表產生該讀取位址，該寫入位址產生器參考該使用狀態表更新該位址對應表。
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