TWI565253B - 時間解交錯電路與執行時間解交錯處理之方法 - Google Patents

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Description

時間解交錯電路與執行時間解交錯處理之方法
本發明是關於時間解交錯的電路與方法，尤其是關於可以減少對系統記憶體的存取次數之時間解交錯的電路與方法。
一般而言，地面數位視訊廣播(digital video broadcasting-Second Generation terrestrial,DVB-T2)的廣播訊號在發送之前會先將資料經過單元交錯(Cell-interleaving,CI)運算及時間交錯(Time-interleaving,TI)運算以儘可能降低傳輸過程中各種干擾對傳輸資料的影響，接收端才可以取得正確的傳輸資料，而訊號接收端在接收訊號後必須先經過時間解交錯(Time de-interleaving)運算及單元解交錯(Cell de-interleaving)運算才能將資料正確解碼。請參閱圖1，其係習知訊號接收端之功能方塊圖。訊號接收端100包含解調變電路(demodulator)110、頻率解交錯(frequency de-interleaving)電路120、時間解交錯電路130、單元解交錯電路140、去映射(de-mapping)電路150以及解碼電路160。輸入訊號為調變過後的訊號(例如基於正交分頻多工(orthogonal frequency division multiplexing,OFDM)的正交振幅調變(quadrature amplitude modulation,QAM)訊號)，經過解調變電路110處理後所得到的交錯訊號包含兩個正交的分量(I、Q)及訊號雜訊比(signal to noise ratio,SNR)等資訊，之後經由頻率解交錯電路120、時間解交錯電路130、單元解交錯電路140的解交錯運算後，使該些資訊以正確的順序重新排列，再經過去映射電路150的運算後還原成位元資訊，最後經由解碼電路160的運算後(例如低密度奇偶檢查(Low-density parity-check,LDPC)及BCH解碼)得到傳輸資料。
時間交錯之運算係以一個TI區塊為單位，每一個TI區塊包含NFEC個向前錯誤校正(forward error correction，以下簡稱FEC)區塊，而每個FEC區塊包含Ncell個單元(cell)。假設一個TI區塊包含4個FEC區塊(NFEC=4)，每個FEC區塊包含40個單元(Ncell=40)，在傳送端執行時間交錯運算時，其動態隨機存取記憶體(dynamic random access memory,DRAM)的大小設定為Nr列及Nc欄，其中Nr為Ncell/5(此例中等於8)，Nc為NFEC×5(此例中等於20)。請參閱圖2a及圖2b，其係習知用於時間交錯運算之記憶體的配置圖。記憶體的大小為Nr×Nc個單元，每一格的數字代表所寫入/讀出(圖2a為寫入之順序，圖2b為讀出之順序)之記憶體位置的順序。在此例中，記憶體每次寫入/讀出的字組(word)大小等於一個單元的大小(例如都為32bits)，在圖2a的寫入程序中，從左上角開始直向依序寫入單元，寫滿一欄後再換至下一欄，而在圖2b的讀出程序中，從左上角開始橫向依序讀出單元，讀完一列後再換下一列，若圖2a中寫入之位址順序亦代表寫入之單元的編號，則寫入之單元的編號順序為：0、1、2、 3、...、79、80、...、158、159，而讀出之單元的編號順序為：0、8、16、24、...、155、4、...、151、159，因此達到將單元分散的效果。
請參閱圖3，其係習知訊號接收端之時間解交錯電路及單元解交錯電路之功能方塊圖。時間解交錯電路130包含DRAM 132、寫入位址產生器134及讀取位址產生器136。藉由寫入位址產生器134及讀取位址產生器136的控制，寫入TI區塊的每個單元時從DRAM 132的左上角開始直向依序寫入，滿一欄後再換至下一欄，而讀取時從DRAM 132的左上角開始橫向依序讀出，讀完一列後再換下一列，以完成時間解交錯運算，然而其欄與列之個數分別等於傳送端之列與欄之個數，因此DRAM 132之大小設計為Nc×Nr(如果以橫向的順序寫入DRAM 132，而以直向的順序讀出，則DRAM 132之大小為Nr×Nc)。請參閱圖4a及圖4b，其係習知用於時間解交錯運算且記憶體頻寬與單元大小相同時之記憶體讀寫位置的順序。同樣的，每一格的數字代表所寫入/讀出(圖4a為寫入之順序，圖4b為讀出之順序)之記憶體位址的順序，而且DRAM 132每次寫入/讀出的字組大小同樣等於一個單元的大小。因此在圖4a的寫入程序中，從左上角開始直向依序寫入單元，寫滿一欄後再換至下一欄，而在圖4b的讀出程序中，從左上角開始橫向依序讀出單元，讀完一列後再換下一列。DRAM 132所收到的單元編號的順序即為單元交錯後的順序：0、8、16、24、...、155、4、...、151、159，以圖4a之順序寫入DRAM 132後，單元編號在DRAM 132中的排列正好與圖4b所示的讀取順序的號碼相同，因此從DRAM 132所讀出之單元的編號順序為：0、1、2、3、...、79、80、...、158、159，而完成時間解交錯之運算(共需對DRAM 132寫入/讀取160+160=320次)。之 後單元解交錯電路140再以FEC區塊為單位(單元編號0~39為第0個FEC區塊、單元編號40~79為第1個FEC區塊，以此類推)，利用CDI(Cell De-interleaving，單元解交錯)暫存器142(一般以SRAM實作)依據交換函數(permutation function)進行單元解交錯之運算。
為了因應系統單晶片(system on chip,SoC)設計之潮流，時間解交錯電路130所使用之DRAM 132必須與系統之其他電路共用，然而因為DRAM 132的頻寬有限，因此每個電路皆必須儘可能減少對DRAM 132的存取次數，才不致於拖累系統的效能。減少DRAM 132存取次數的方法之一，便是增加其頻寬，使每次讀寫的字組增大。假設DRAM 132的頻寬變為原來的4倍(字組變為128bits，每次讀寫4個單元)，記憶體之配置雖不變(同樣為20×8)，但其寫入/讀出之位址順序則會改變。請參閱圖5a及圖5b，其係習知用於時間解交錯處理且記憶體頻寬為單元大小之4倍時記憶體中單元之儲存位址及讀寫順序之一示意圖。直向的數字(0~159)代表單元的編號，橫向的數字(圖5a為0~39，圖5b為0~159)代表寫入/讀取的順序。圖5a為寫入DRAM 132之順序，寫入時同樣從左上角開始直向依序寫入字組，第0次寫入時寫入包含單元編號0、8、16、24之字組，第1次寫入時寫入包含單元編號32、40、48、56之字組，以此類推，因此160個單元總共需要對DRAM 132進行40次的寫入操作；圖5b為讀取DRAM 132之順序，讀取時從左上角開始橫向依序讀取字組，但需以單元編號為0、1、2、3、...的順序讀出單元，所以第0次讀取包含單元編號0、8、16、24的字組，但只取單元編號0使用，第1次讀取包含單元編號1、9、17、25的字組，但只取單元編號1使用，以此類推，所以寫入時的 每個字組於讀取時皆要被讀取4次，40個字組共需讀取160次，因此，以此方法對160個單元進行解交錯處理共需對DRAM 132進行的寫入/讀取次數為40+160=200次。請參閱圖6a及圖6b，其係習知用於時間解交錯處理且記憶體頻寬為單元大小之4倍時記憶體中單元之儲存位址及讀寫順序之另一示意圖。圖6a為寫入DRAM 132之順序，在這個操作方法中，雖然每次傳送4個單元的資料給DRAM 132，但只寫入一個單元，也就是包含單元編號0、8、16、24的字組分4次寫入(對應寫入次數第0次、第1次、第2次、第3次)，包含單元編號32、40、48、56的字組分4次寫入(對應寫入次數第4次、第5次、第6次、第7次)，以此類推，所以40個字組分160次寫入；圖6b為讀取DRAM 132之順序，讀取時則依所需之單元編號的順序進行讀取，因此第0次讀取包含單元編號0、1、2、3的字組，第1次讀取包含單元編號4、5、6、7的字組，以此類推，160個單元共需讀取40次。因此以此方法對160個單元進行解交錯處理共需對DRAM 132進行的寫入/讀取次數為160+40=200次。
雖然提高DRAM的頻寬(圖5a/5b及圖6a/6b的方法)可以減少對DRAM 132的寫入或讀取次數，但對於記憶體使用頻率高的系統，若能進一步減少進行時間解交錯處理時對記憶體的讀寫次數，有助提升系統的整體效能。
鑑於先前技術之不足，本發明之一目的在於提供一種時間解交錯電路及時間解交錯之方法，以減少時間解交錯程序對記憶體的讀寫次數。
本發明揭露了一種時間解交錯電路，位於一通訊系統之訊號接收端，用來對一交錯訊號進行時間解交錯處理，該交錯訊號包含複數單元，該時間解交錯電路包含：一記憶體模組，用來儲存該些單元，該些單元以複數個單元為單位形成複數單元組，該記憶體模組之讀寫係以一單元組為單位；以及一暫存記憶體模組，自該記憶體模組暫存該些單元之部分，以安排該些單元之輸出順序。
本發明另揭露了一種時間解交錯電路，位於一通訊系統之訊號接收端，用來對一交錯訊號進行時間解交錯處理，該交錯訊號包含複數單元，該時間解交錯電路包含：一記憶體模組，用來儲存該些單元，該些單元以複數個單元為單位形成複數單元組，該記憶體模組之讀寫係以一單元組為單位；以及一暫存記憶體模組，用來暫存欲寫入至該記憶體模組之該些單元之部分，以安排該些單元寫入至該記憶體模組之順序。
本發明另揭露了一種時間解交錯之方法，應用於一通訊系統之一時間解交錯電路，用來對一交錯訊號進行時間解交錯處理，該交錯訊號包含複數單元，該時間解交錯電路包含一記憶體模組，該記憶體模組之讀寫係以一單元組為單位，每一單元組包含複數個單元，該方法包含：將該交錯訊號之該些單元寫入該記憶體模組；以及自該記憶體模組讀取該些單元之後，選擇性地暫存該些單元；其中，在該時間解交錯處理的 過程中，對同一單元組而言，對該記憶體模組之寫入操作及讀取操作各為一次。
本發明另揭露了一種時間解交錯之方法，應用於一通訊系統之一時間解交錯電路，用來對一交錯訊號進行時間解交錯處理，該交錯訊號包含複數單元，該時間解交錯電路包含一記憶體模組，該記憶體模組之讀寫係以一單元組為單位，每一單元組包含複數個單元，該方法包含：於接收該交錯訊號之該些單元之後及將該些單元寫入該記憶體模組之前，選擇性地暫存該些單元；選取該些暫存單元之部分以組成一單元組；將該單元組寫入該記憶體模組；以及自該記憶體模組讀取該單元組；其中，在該時間解交錯處理的過程中，對該單元組而言，對該記憶體模組之寫入操作及讀取操作各為一次。
本發明之時間解交錯電路及執行時間解交錯運算之方法利用額外的暫存記憶體來減少時間解交錯程序對系統之主記憶體的讀寫次數。相較於習知技術，本發明中由同樣單元所組成的單元組對主記憶體的寫入及讀取次數各為一次，因此可以更有效地減少對系統之主記憶體的讀寫次數，使系統效能獲得提升。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
100‧‧‧訊號接收端
110‧‧‧解調變電路
120‧‧‧頻率解交錯電路
130‧‧‧時間解交錯電路
140‧‧‧單元解交錯電路
150‧‧‧去映射電路
160‧‧‧解碼電路
132‧‧‧動態隨機存取記憶體
134、713、1313‧‧‧寫入位址產生器
136、715、1315‧‧‧讀取位址產生器
142‧‧‧CDI暫存器
700、1300‧‧‧時間解交錯電路
710、1310‧‧‧儲存電路
711、716、1311‧‧‧緩存單元
712、1312‧‧‧記憶體模組
714、721、1314、1321‧‧‧記憶體
720、1320‧‧‧暫存記憶體模組
722、1322‧‧‧位址產生器
730、1330‧‧‧選擇單元
S1910~S1930、S2010~S2050‧‧‧步驟
〔圖1〕為習知訊號接收端之功能方塊圖； 〔圖2a〕及〔圖2b〕為習知用於時間交錯處理之記憶體的配置圖；〔圖3〕為習知訊號接收端之時間解交錯電路及單元解交錯電路之功能方塊圖；〔圖4a〕及〔圖4b〕為習知用於時間解交錯處理當記憶體頻寬與單元大小相同時之記憶體讀寫位置的順序；〔圖5a〕及〔圖5b〕為習知用於時間解交錯處理當記憶體頻寬為單元大小之4倍時記憶體中單元之儲存位址及讀寫順序之一示意圖；〔圖6a〕及〔圖6b〕為習知用於時間解交錯處理當記憶體頻寬為單元大小之4倍時記憶體中單元之儲存位址及讀寫順序之另一示意圖；〔圖7〕為本發明時間解交錯電路之一實施例的功能方塊圖；〔圖8a〕及〔圖8b〕為本發明用於時間解交錯處理當記憶體頻寬為單元大小之4倍時記憶體714及記憶體721中的單元編號及讀寫順序之示意圖。
〔圖9a〕~〔圖9d〕為本發明用於時間解交錯處理當記憶體頻寬為單元大小之4倍時記憶體714及記憶體721中的記憶體位址、單元編號及讀寫順序之另一示意圖；〔圖10a〕~〔圖10d〕為本發明用於時間解交錯處理當記憶體頻寬為單元大小之2倍時記憶體714及記憶體721中的記憶體位址、單元編號及讀寫順序之示意圖；〔圖11a〕~〔圖11d〕為本發明用於時間解交錯處理當記憶體頻寬為單元大小之8倍時記憶體714及記憶體721中的記憶體位址、單元編號及讀寫順序之示意圖； 〔圖12a〕及〔圖12b〕為本發明在不同LDPC區塊長度及不同調變模式下之記憶體的使用量及記憶體的讀寫次數；〔圖13〕為本發明時間解交錯電路之另一實施例的功能方塊圖；〔圖14a〕及〔圖14b〕為其係本發明用於時間解交錯處理當記憶體頻寬為單元大小之4倍時記憶體1314及記憶體1321中的單元編號及讀寫順序之一示意圖。
〔圖15a〕~〔圖15d〕為本發明用於時間解交錯處理當記憶體頻寬為單元大小之4倍時記憶體1314及記憶體1321中的記憶體位址、單元編號及讀寫順序之另一示意圖；〔圖16a〕~〔圖16d〕為係本發明用於時間解交錯處理當記憶體頻寬為單元大小之2倍時記憶體1314及記憶體1321中的記憶體位址、單元編號及讀寫順序之示意圖；〔圖17a〕~〔圖17d〕為係本發明用於時間解交錯處理當記憶體頻寬為單元大小之8倍時記憶體1314及記憶體1321中的記憶體位址、單元編號及讀寫順序之示意圖；〔圖18a〕及〔圖18b〕為本發明在不同LDPC區塊長度及不同調變模式下之記憶體的使用量及記憶體的讀寫次數；〔圖19〕為本發明之時間解交錯之方法之一實施例的流程圖；以及〔圖20〕為本發明之時間解交錯之方法之另一實施例的流程圖。
以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。
本發明之揭露內容包含時間解交錯電路及時間解交錯之方法，能夠減少時間解交錯程序對記憶體的讀寫次數。在實施為可能的前提下，本技術領域具有通常知識者能夠依本說明書之揭露內容來選擇等效之元件或步驟來實現本發明，亦即本發明之實施並不限於後敘之實施例。由於本發明之時間解交錯電路所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。此外，本發明之時間解交錯之方法可藉由本發明之時間解交錯電路或其等效裝置來執行，在不影響該方法發明之充分揭露及可實施性的前提下，以下方法發明之說明將著重於步驟內容而非硬體。
請參閱圖7，其係本發明時間解交錯電路之一實施例的功能方塊圖。時間解交錯電路700包含儲存電路710、暫存記憶體模組720以及選擇單元730。儲存電路710包含緩存單元711、記憶體模組712以及緩存單元716。在此實施例中，記憶體模組712的頻寬為w個位元(bit)(亦即每次讀寫的字組為w個位元)，而一個單元的大小為c個位元，當緩存單元711(例如是先進先出暫存器)儲存w/c個單元(w個元位)後，再一併寫入記憶體模組712的記憶體714；同理，從記憶體模組712讀出的字組也先暫存至緩存單元716(例如是先進先出暫存器)，之後再以單元為單位輸出至暫存記憶體模組720及選擇單元730。記憶體模組712包含寫入位址產生器713 及讀取位址產生器715，分別用來對記憶體714的寫入及讀取操作時產生目標記憶體位址；同理，暫存記憶體模組720包含位址產生器722，用來產生記憶體721的讀寫位址。在一個較佳的實施例中，記憶體714為DRAM，記憶體721為靜態隨機存取記憶體(static random access memory,SRAM)。選擇單元730選擇性地以儲存電路710的直接輸出或是以暫存記憶體模組720的暫存資料作為時間解交錯電路700的輸出。
請參閱圖8a，其係本發明用於時間解交錯處理且記憶體頻寬為單元大小之4倍時記憶體714中的單元編號及寫入順序之一示意圖。同樣的，直向的號碼代表單元編號(0~159)，橫向的數字(0~39)為寫入記憶體714的順序。160個單元分佈在20列及8欄，寫入時以一個單元組為單位，從左上角開始直向依序寫入單元組，寫滿一欄後再換至下一欄。此實施例中一個單元組(即一個字組)包含4個單元，160個單元共被分為40個單元組，所以總共需要40次的寫入操作。請參閱圖8b，其係本發明用於時間解交錯處理且記憶體頻寬為單元大小之4倍時記憶體714及記憶體721中的單元編號及讀取順序之一示意圖。單元自記憶體714讀出時同樣以一個單元組為單位，因此160個單元需要40次的讀取操作，但讀取的順序為從左上角開始橫向依序讀取單元組，讀完一列後再換至下一列。第0次讀取的單元編號為0、8、16、24(如圖中斜線區塊所示之單元組)，此單元組先暫存在緩存單元716(未繪示)，緩存單元716以一個單元大小為單位輸出資料，輸出的單元部分進到暫存記憶體模組720的記憶體721，部分直接輸出給選擇單元730。由圖可見，在第0次的讀取，編號為0的單元直接輸出給選擇單元730，其他編號的單元則寫入記憶體721的第一列；同理， 在第1次的讀取中，編號為1的單元直接輸出給選擇單元730，其他編號的單元(9、17、25)則寫入記憶體721的第2列；以此類推。待第7次讀取後(此時編號為7的單元已直接輸出給選擇單元730，其他編號的單元(15、23、31)則寫入記憶體721的第8列)，選擇單元130選擇從記憶體721輸出暫存的單元(輸出的順序為單元編號8、9、10、11、...、15、16、17...、30、31)，並且連續輸出24個後(即輸出記憶體721中的所有暫存單元)，於接下來的對記憶體714的讀取操作中，再繼續選擇以緩存單元716的部分輸出直接作為時間解交錯電路700的輸出，而其他未直接輸出的部分則暫存至記憶體721。上述的操作將一直重覆直到將記憶體714中的所有單元讀取完畢，時間解交錯電路700所輸出的單元順序即為解交錯處理後的結果。綜上所述，在本實施例中，藉由記憶體721的輔助，可安排或改變該些單元的輸出順序，對同一個單元組而言，只需對記憶體714進行各一次的寫入操作及讀取操作，即可完成解交錯處理。所以本實施例的時間解交錯電路700只需對記憶體714總共進行40+40=80次的讀寫操作，相較於習知技術大幅減少對記憶體714的讀寫次數。
以下將進一步以不同的單元個數(64個)及頻寬與單元大小之比值(w/c)來說明本發明對記憶體714及721進行讀寫操作的細節。請參閱圖9a、圖9b、圖9c及圖9d，其係本發明用於時間解交錯處理且記憶體頻寬為單元大小之4倍時記憶體714及記憶體721中的記憶體位址、單元編號及讀寫順序之另一示意圖。圖9a為記憶體714之位址編號，共有16個(0~15)位址，每個位址可以寫入一個單元組(包含4個單元)。圖9b 為寫入記憶體714之順序，從左上角開始橫向依序寫入單元組，寫滿一列後再換至下一列，寫入位址產生器713係遵循以下的規則產生位址： 其中i代表緩存單元711依序輸出之單元組的編號，共有個單元組(除數4代表一個字組包含4個單元)，mod為取餘數之運算子，div為取商之運算子，WRi為寫入之位址，因此寫入位址及寫入的內容如下：第0次在記憶體位址0寫入包含編號{0、8、16、24}等單元的單元組；第1次在記憶體位址8寫入包含編號{32、40、48、56}等單元的單元組；第2次在記憶體位址1寫入包含編號{1、9、17、25}等單元的單元組；...第14次在記憶體位址7寫入包含編號{7、15、23、31}等單元的單元組；第15次在記憶體位址15寫入包含編號{39、47、55、63}等單元的單元組。
圖9c為讀取記憶體714之順序，從左上角開始直向依序讀取單元組，讀完一欄後再換至下一欄，讀取位址產生器715係遵循以下的規則產生位址： RDi為讀取之位址，因此讀取位址及讀取的內容如下：第0次在記憶體位址0讀取包含編號{0、8、16、24}的單元組，編號為0的單元直接輸出，編號8、16、24的單元暫存至記憶體721；第1次在記憶體位址1讀取包含編號{1、9、17、25}的單元組，編號為1的單元直接輸出，編號9、17、25的單元暫存至記憶體721；第2次在記憶體位址2讀取包含編號{2、10、18、26}的單元組，編號為2的單元直接輸出，編號10、18、26的單元暫存至記憶體721；...第14次在記憶體位址14讀取包含編號{38、46、54、62}的單元組，編號為38的單元直接輸出，編號46、54、62的單元暫存至記憶體721；第15次在記憶體位址15讀取包含編號{39、47、55、63}的單元組，編號為39的單元直接輸出，編號47、55、63的單元暫存至記憶體721。
記憶體721可以同時儲存個單元(w代表一個字組的資料量，c代表一個單元的資料量)，本實施例w/c=4，因此記憶體721可同時儲存Nr×3(=24)個單元。圖9d為記憶體721之位址編號，共有24個(0~23)位址，寫入時位址產生器722係遵循以下的規則產生位址： }
讀取記憶體721時位址產生器722係遵循以下的規則產生位址：
在此實施中，選擇單元730每次選擇從緩存單元716連續輸出Nr(=8)個單元後，便接著從記憶體721連續輸出(w/c-1)×Nr個單元，也就是輸出所有暫存於記憶體721中的單元。
請參閱圖10a、圖10b、圖10c及圖10d，其係本發明用於時間解交錯處理當記憶體頻寬為單元大小之2倍時記憶體714及記憶體721中的記憶體位址、單元編號及讀寫順序之示意圖。圖10a為記憶體714之位址編號，共有32個(0~31)位址，每個位址可以寫入一個單元組(包含2個單元)。圖10b為寫入記憶體714之順序，從左上角開始橫向依序寫入單元組，寫滿一列後再換至下一列，寫入位址產生器713係遵循以下的規則產生位址： 其中i代表緩存單元711依序輸出之單元組的編號，共有個單元組(除數2代表一個字組包含2個單元)。
圖10c為讀取記憶體714之順序，從左上角開始直向依序讀取單元組，讀完一欄後再換至下一欄，讀取位址產生器715係遵循以下的規則產生位址：
記憶體721可以同時儲存個單元，本實施例w/c=2，因此記憶體721可同時儲存Nr(=8)個單元。圖10d為記憶體721之位址編號，共有8個(0~7)位址，寫入時位址產生器722係遵循以下的規則產生位址：
讀取記憶體721時位址產生器722係遵循以下的規則產生位址：
在此實施中，選擇單元730每次選擇從緩存單元716連續輸出Nr(=8)個單元後，便接著從記憶體721連續輸出(w/c-1)×Nr個單元。
請參閱圖11a、圖11b、圖11c及圖11d，其係本發明用於時間解交錯處理且當記憶體頻寬為單元大小之8倍時記憶體714及記憶體 721中的記憶體位址、單元編號及讀寫順序之示意圖。圖11a為記憶體714之位址編號，共有8個(0~7)位址，每個位址可以寫入一個單元組(包含8個單元)。圖11b為寫入記憶體714之順序，寫入位址產生器713係遵循以下的規則產生位址： 其中i代表緩存單元711依序輸出之單元組的編號，共有個單元組(除數8代表一個字組包含8個單元)。
圖11c為讀取記憶體714之順序，讀取位址產生器715係遵循以下的規則產生位址：
記憶體721可以同時儲存個單元，本實施例w/c=8，因此記憶體721可同時儲存Nr×7(=56)個單元。圖11d為記憶體721之位址編號，共有56個(0~55)位址，寫入時位址產生器722係遵循以下的規則產生位址：for(i=0；i<7N r ；i=i+1){
讀取記憶體721時位址產生器722係遵循以下的規則產生位址：
在此實施中，選擇單元730選擇從緩存單元716連續輸出完Nr(=8)個單元後，便接著從記憶體721連續輸出(w/c-1)×Nr個單元。
請參閱圖12a及圖12b，其係本發明在不同LDPC區塊長度及不同調變模式下之記憶體的使用量及記憶體的讀寫次數。圖12a顯示不同的LDPC區塊長度及不同的調變模式下記憶體714與記憶體721所需的大小，其中記憶體721又細分為上面所討論的三種態樣(頻寬大小為單元大小的2倍、4倍及8倍)。圖12b顯示不同的LDPC區塊長度及不同的調變模式下記憶體714的讀寫次數(同樣細分為上述的三種態樣)，以及與習知記憶體讀寫次數的比值。結果顯示，在同一種LDPC區塊長度及同一種調變模式下，不論頻寬大小與單元大小的倍數(w/c)為何，相較於習知的方法，皆能有效降低記憶體的讀寫次數，尤其當w/c愈大時，效果愈顯著。
請參閱圖13，其係本發明時間解交錯電路之另一實施例的功能方塊圖。時間解交錯電路1300包含儲存電路1310、暫存記憶體模組1320以及選擇單元1330。儲存電路1310包含緩存單元1311以及記憶體模組1312。當交錯訊號之各單元輸入時間解交錯電路1300時，一部分會直接傳送至選擇單元1330，而一部分則儲存至暫存記憶體模組1320，選擇單元 1330用以決定選取直接輸入的單元或是暫存的單元傳送給儲存電路1310的緩存單元1311。當緩存單元1311(例如是先進先出暫存器)儲存w/c個單元(即一個單元組)後，再一併寫入記憶體模組1312的記憶體714。記憶體模組1312包含寫入位址產生器1313及讀取位址產生器1315，分別用來對記憶體1314的寫入及讀取操作時產生目標記憶體位址；同理，暫存記憶體模組1320包含位址產生器1322，用來產生記憶體1321的讀寫位址。在一個較佳的實施例中，記憶體1314為DRAM，記憶體1321為SRAM。
請參閱圖14a，其係本發明用於時間解交錯處理且當記憶體頻寬為單元大小之4倍時記憶體1314及記憶體1321中的單元編號及寫入順序之一示意圖。同樣的，直向的數字(0~159)代表單元編號，橫向的數字(0~39)為寫入記憶體1314的順序。單元進入時間解交錯電路1300的編號順序為0、8、16、24、...、152、1、9、153、2、10、...、154，依序暫存至記憶體1321，待單元編號3進入時間解交錯電路1300後，選擇單元1330從記憶體讀取編號0、1、2的單元，並且連同編號3的單元傳送給緩存單元1311(未繪示)，該4個單元在緩存單元1311構成一個單元組，之後寫入記憶體1314；同理，當單元編號11進入時間解交錯電路1300後，選擇單元1330從記憶體讀取編號8、9、10的單元，該4個單元在緩存單元1311構成一個單元組，之後寫入記憶體1314；其餘類推。因此160個單元以每4個為一單元組的形式寫入，共對記憶體1314進行40次的寫入操作。請參閱圖14b，其係本發明用於時間解交錯處理當記憶體頻寬為單元大小之4倍時記憶體1314中單元編號及讀取順序之一示意圖。讀取的順序如圖中橫向的數字所示，讀取時同樣以一個單元組為單位，160個單元共需讀取40次，而 輸出單元的編號依序為0、1、2、...、79、80、81、...158、159，達到時間解交錯處理的效果。綜上所述，在本實施例中，藉由記憶體1321的輔助，對同一個單元組而言，只需對記憶體1314進行各一次的寫入操作及讀取操作，即可完成解交錯處理。所以本實施例的時間解交錯電路1300只需對記憶體1314進行40+40=80次的讀寫操作，相較於習知技術大幅減少對記憶體1314的讀寫次數。
以下將進一步以不同的單元個數(64個)及頻寬與單元大小之比值(w/c)來說明本發明對記憶體1314及1321讀寫的操作細節。請參閱圖15a、圖15b、圖15c及圖15d，其係本發明用於時間解交錯處理當記憶體頻寬為單元大小之4倍時記憶體1314及記憶體1321中的記憶體位址、單元編號及讀寫順序之另一示意圖。圖15a為將輸入之單元暫存於記憶體1321及將單元組寫入記憶體1314之順序。圖15b為記憶體1321之位址編號，記憶體1321可以同時儲存個單元，所以共有24個(0~23)位址，寫入記憶體1321時位址產生器1322係遵循以下的規則產生位址：
讀取記憶體1321時位址產生器1322係遵循以下的規則產生位址：
圖15c為記憶體1314之位址編號，共有16個(0~15)位址，每個位址可以寫入一個單元組(包含4個單元)。寫入記憶體1314時(請參閱圖15a)從左上角開始橫向依序寫入單元組，寫滿一列後再換至下一列，寫入位址產生器1313係遵循以下的規則產生位址： 共有個單元組(除數4代表一個字組包含4個單元)，寫入位址及寫入的內容如下：第0次從記憶體1321讀取編號0、1、2的單元，連同直接輸入的編號3的單元寫入記憶體1314的位址0；第1次從記憶體1321讀取編號8、9、10的單元，連同直接輸入的編號11的單元寫入記憶體1314的位址2；第2次從記憶體1321讀取編號16、17、18的單元，連同直接輸入的編號19的單元寫入記憶體1314的位址4；...第14次從記憶體1321讀取編號52、53、54的單元，連同直接輸入的編號55的單元寫入記憶體1314的位址13；第15次從記憶體1321讀取編號60、61、62的單元，連同直接輸入的編號63的單元寫入記憶體1314的位址15。
圖15d為讀取記憶體1314之順序，從左上角開始直向依序讀取單元組，讀完一欄後再換至下一欄，讀取位址產生器1315係遵循以下的規則產生位址： 讀取位址及讀取的內容如下：第0次在記憶體位址0讀取包含單元編號{0、1、2、3}的單元組；第1次在記憶體位址1讀取包含單元編號{4、5、6、7}的單元組；第2次在記憶體位址2讀取包含單元編號{8、9、10、11}的單元組；...第14次在記憶體位址14讀取包含單元編號{56、57、58、59}的單元組；第15次在記憶體位址15讀取包含單元編號{60、61、62、63}的單元組。
請參閱圖16a、圖16b、圖16c及圖16d，其係本發明用於時間解交錯處理當記憶體頻寬為單元大小之2倍時記憶體1314及記憶體1321中的記憶體位址、單元編號及讀寫順序之示意圖。圖16a為將輸入之單元暫存於記憶體1321及將單元組寫入記憶體1314之順序。圖16b為記憶體1321之位址編號，記憶體1321可以同時儲存個單元，共有8 個(0~7)位址，寫入記憶體1321時位址產生器1322係遵循以下的規則產生位址：
讀取記憶體1321時位址產生器1322係遵循以下的規則產生位址：
圖16c為記憶體1314之位址編號，共有32個(0~31)位址，每個位址可以寫入一個單元組(包含2個單元)。寫入記憶體1314時(請參閱圖16a)寫入位址產生器1313係遵循以下的規則產生位址： 共有個單元組(除數2代表一個字組包含2個單元)。
圖16d為讀取記憶體1314之順序，從左上角開始直向依序讀取單元組，讀完一欄後再換至下一欄，讀取位址產生器1315係遵循以下的規則產生位址：
請參閱圖17a、圖17b、圖17c及圖17d，其係本發明用於時間解交錯處理當記憶體頻寬為單元大小之8倍時記憶體1314及記憶體1321中的記憶體位址、單元編號及讀寫順序之示意圖。圖17a為將輸入之單元暫存於記憶體1321及將單元組寫入記憶體1314之順序。圖17b為記憶體1321之位址編號，記憶體1321可以同時儲存個單元，共有56個(0~55)位址，寫入記憶體1321時位址產生器1322係遵循以下的規則產生位址：
讀取記憶體1321時位址產生器1322係遵循以下的規則產生位址：
圖17c為記憶體1314之位址編號，共有8個(0~7)位址，每個位址可以寫入一個單元組(包含8個單元)。寫入記憶體1314時(請參閱圖17a)寫入位址產生器1313係遵循以下的規則產生位址： 共有個單元組(除數8代表一個字組包含8個單元)
圖17d為讀取記憶體1314之順序，讀取位址產生器1315係遵循以下的規則產生位址：
請參閱圖18a及圖18b，其係本發明在不同LDPC區塊長度及不同調變模式下之記憶體的使用量及記憶體的讀寫次數。圖18a顯示不同的LDPC區塊長度及不同的調變模式下記憶體1314與記憶體1321所需的大小，其中記憶體1321又細分為上面所討論的三種態樣(頻寬大小為單元大小的2倍、4倍及8倍)。圖18b顯示不同的LDPC區塊長度及不同的調變模式下記憶體1314的讀寫次數(同樣細分為上述的三種態樣)，以及與習知記憶體讀寫次數的比值。結果顯示，在同一種LDPC區塊長度及同一種調變模式下，不論頻寬大小與單元大小的倍數(w/c)為何，相較於習知的方法，皆能有效降低記憶體的讀寫次數，尤其當w/c愈大時，效果愈顯著。
請參閱圖19，其係本發明之時間解交錯之方法之一實施例的流程圖。除前述之時間解交錯電路外，本發明亦相對應地揭露了一種時間解交錯之方法，應用於通訊系統的訊號接收端。本方法由前揭時間解交錯電路700或其等效電路來執行。如圖19所示，本發明執行時間解交錯之方法之一實施例包含下列步驟：步驟S1910：提供一儲存電路，該儲存電路包含一記憶體模組。該記憶體模組的讀寫操作以一個字組為單位，一個字組包含K個單元，K為大於1的正整數，例如是前述實施例之2、4、8，但不以此為限；步驟S1920：將複數個單元寫入該儲存電路，每次寫入一個單元組。一個單元組之大小即為一個字組之大小，以圖8a為例，每次寫入的單元組包含4個單元；以及步驟S1930：於自該儲存電路讀取該些單元之後及將該些單元輸出之前，選擇性地暫存該些單元。每次讀取一個單元組的資料量，為了使單元以時間解交錯後之順序輸出，每次從儲存電路讀出的數個單元其中有些不會立即輸出，而是先暫存以待稍後使用，以減少對記憶體模組的讀取次數。
步驟S1930中暫存該單元組的單元時可以選擇輸出其中一個，而暫存其他的(K-1)個，如圖8b的示意圖所示。而且如圖8b、圖9c、圖10c、圖11c所示，當從該儲存電路連續輸出Nr個單元後，接下來連續輸出Nr×(K-1)個暫存的單元。事實上，在不同的實施方式中，步驟S1930可以於每次讀取一個單元組後，暫存全部的單元，而不立即輸出，待暫存Nr個 單元組後(對應圖8a、圖9c、圖10c及圖11c之記憶體721的大小分別調整為8×4、8×4、8×2及8×8個)，再連續輸出所有的暫存的單元。
請參閱圖20，其係本發明之時間解交錯之方法之另一實施例的流程圖。本方法由前揭時間解交錯電路1300或其等效電路來執行。如圖20所示，本發明時間解交錯之方法之一實施例包含下列步驟：步驟S2010：提供一儲存電路，該儲存電路包含一記憶體模組。該記憶體模組的讀寫操作以一個字組為單位，一個字組包含K個單元，K為大於1的正整數，例如是前述實施例之2、4、8，但不以此為限；步驟S2020：於接收單元之後及將單元寫入該儲存電路之前，選擇性地暫存單元。為了在之後的讀取流程中每次讀取的單元組的單元符合時間解交錯之順序，在將接收到的單元寫入儲存電路前，必須先將部分的單元暫存，以調整單元寫入儲存電路的順序。如圖14a、圖15a、圖16a及圖17a所示，共有連續Nc×(K-1)個單元被暫存；步驟S2030：選取該些暫存單元之部分以組成一單元組。連續暫存Nc×(K-1)個單元之後，每當有新接收的單元，即從暫存的單元中選取(K-1)個來跟新接收的單元組成一個單元組；步驟S2040：將該單元組寫入該儲存電路。一個單元組之大小即為記憶體模組的一個字組的大小，以圖14a為例，每次寫入的單元組包含4個單元；以及 步驟S2050：自該儲存電路讀取該單元組。讀取時每次讀取一個單元組，因為每個單元組的單元順序於寫入該儲存電路之前已經過調整，所以讀出的單元組的單元順序即是時間解交錯後的單元順序。
步驟S2020暫存該單元組的單元時可以連續暫存Nc×(K-1)個，如圖14a的示意圖所示。而且如圖14a、圖15a、圖16a及圖17a所示，當連續暫存Nc×(K-1)個單元後，每接收一個新單元，便輸出(K-1)個暫存的單元，來與新接收的單元組成一個單元組。事實上，在不同的實施方式中，步驟S2020可以連續暫存Nc×K個單元(對應圖14a、圖15a、圖16a及圖17a之記憶體1321的大小分別調整為20×4、8×4、8×2及8×8個)，之後再連續輸出Nc個單元組至該儲存電路。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
700‧‧‧時間解交錯電路
710‧‧‧儲存電路
711、716‧‧‧緩存單元
712‧‧‧記憶體模組
714、721‧‧‧記憶體
720‧‧‧暫存記憶體模組
722‧‧‧位址產生器
730‧‧‧選擇單元
713‧‧‧寫入位址產生器
715‧‧‧讀取位址產生器

Claims (14)

  1. 一種時間解交錯電路，位於一通訊系統之訊號接收端，用來對一交錯訊號進行時間解交錯處理，該交錯訊號包含複數單元，該時間解交錯電路包含：一記憶體模組，用來儲存該些單元，該些單元以複數個單元為單位形成複數單元組，該記憶體模組之讀寫係以一單元組為單位；以及一暫存記憶體模組，自該記憶體模組暫存該些單元之部分，以安排該些單元之輸出順序；其中在該時間解交錯處理的過程中，對同一單元組而言，對該記憶體模組之寫入及讀取操作次數各為一次，該記憶體模組為一動態隨機存取記憶體，而該暫存記憶體模組為一靜態隨機存取記憶體。
  2. 如申請專利範圍第1項所述之時間解交錯電路，更包含：一選擇單元，用來選擇該記憶體模組及該暫存記憶體模組二者之一之輸出以作為該時間解交錯電路之輸出。
  3. 如申請專利範圍第2項所述之時間解交錯電路，其中該等單元組之每一者包含K個單元，K為大於1之正整數，當該記憶體模組輸出該等單元組之一者時，該被輸出的單元組的其中一個單元直接由該選擇單元輸出，其他(K-1)個單元則存入該暫存記憶體模組。
  4. 如申請專利範圍第3項所述之時間解交錯電路，其中該交錯訊號包含複數向前錯誤校正區塊，每一向前錯誤校正區塊包含N個單元，N為大於1之正整數，該暫存記憶體模組之大小與N×(K-1)呈比例關係。
  5. 如申請專利範圍第4項所述之時間解交錯電路，其中該選擇單元於自該記憶體模組連續輸出個單元後，係自該暫存記憶體模組連續輸出該 個單元。
  6. 一種時間解交錯電路，位於一通訊系統之訊號接收端，用來對一交錯訊號進行時間解交錯處理，該交錯訊號包含複數單元，該時間解交錯電路包含：一記憶體模組，用來儲存該些單元，該些單元以複數個單元為單位形成複數單元組，該記憶體模組之讀寫係以一單元組為單位；以及一暫存記憶體模組，用來暫存欲寫入至該記憶體模組之該些單元之部分，以安排該些單元寫入至該記憶體模組之順序；其中在該時間解交錯處理的過程中，對同一單元組而言，對該記憶體模組之寫入及讀取操作次數各為一次，該記憶體模組為一動態隨機存取記憶體，而該暫存記憶體模組為一靜態隨機存取記憶體。
  7. 如申請專利範圍第6項所述之時間解交錯電路，更包含：一選擇單元，用來選擇將該交錯訊號之該等單元直接寫入至該記憶體模組及暫存於該暫存記憶體模組二者其中之一。
  8. 如申請專利範圍第6項所述之時間解交錯電路，其中該等單元組之每一者包含K個單元，K為大於1之正整數，當將該等單元組之一者輸入至該記憶體模組時，該被輸入的單元組的其中一個單元係直接由該選擇單元輸出至該記憶體模組，其他(K-1)個單元則存入該暫存記憶體模組。
  9. 一種時間解交錯之方法，應用於一通訊系統之一時間解交錯電路，用來對一交錯訊號進行時間解交錯處理，該交錯訊號包含複數單元，該時間 解交錯電路包含一記憶體模組，該記憶體模組之讀寫係以一單元組為單位，每一單元組包含複數個單元，該方法包含：將該交錯訊號之該些單元寫入該記憶體模組；以及自該記憶體模組讀取該些單元之後，選擇性地暫存該些單元；其中，在該時間解交錯處理的過程中，對同一單元組而言，對該記憶體模組之寫入操作及讀取操作各為一次，該記憶體模組為一動態隨機存取記憶體，而該些暫存單元係暫存於一靜態隨機存取記憶體。
  10. 如申請專利範圍第9項所述之方法，其中每一單元組包含K個單元，K為大於1之正整數，該選擇性地暫存該些單元之步驟係儲存每一單元組之(K-1)個單元。
  11. 如申請專利範圍第10項所述之方法，其中該交錯訊號包含複數向前錯誤校正區塊，每一向前錯誤校正區塊包含N個單元，N為大於1之正整數，輸出該些單元時係自該記憶體模組連續輸出個單元後，連續輸出 個該暫存之單元。
  12. 一種時間解交錯之方法，應用於一通訊系統之一時間解交錯電路，用來對一交錯訊號進行時間解交錯處理，該交錯訊號包含複數單元，該時間解交錯電路包含一記憶體模組，該記憶體模組之讀寫係以一單元組為單位，每一單元組包含複數個單元，該方法包含：於接收該交錯訊號之該些單元之後及將該些單元寫入該記憶體模組之前，選擇性地暫存該些單元；選取該些暫存單元之部分以組成一單元組； 將該單元組寫入該記憶體模組；以及自該記憶體模組讀取該單元組；其中，在該時間解交錯處理的過程中，對該單元組而言，對該記憶體模組之寫入操作及讀取操作各為一次，該記憶體模組為一動態隨機存取記憶體，而該些暫存單元係暫存於一靜態隨機存取記憶體。
  13. 如申請專利範圍第12項所述之方法，其中每一單元組包含K個單元，K為大於1之正整數，該交錯訊號包含複數時間交錯區塊，每一時間交錯區塊包含N個向前錯誤校正區塊，N為大於1之正整數，該選擇性地暫存該些單元之步驟所連續儲存的單元個數係與N×(K-1)呈比例關係。
  14. 如申請專利範圍第13項所述之時間解交錯電路，其中當該選擇性地暫存該些單元之步驟儲存5×N×(K-1)個單元之後，每當接收一新輸入之單元，該選取該些暫存單元之部分以組成一單元組之步驟自暫存的單元中選取(K-1)個單元。
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