TWI617190B - 解交錯電路與解交錯方法 - Google Patents

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Abstract

本發明揭露了一種解交錯電路與一種解交錯方法，是對一交錯訊號之一時間交錯區塊執行一時間解交錯處理，該時間交錯區塊包含複數資訊單元，該解交錯電路之一實施例包含：一輸入緩衝記憶體，用以暫存該些資訊單元；一寫入位址產生器，用來依據一預設規則產生複數寫入位址，以將暫存於該輸入緩衝記憶體之該些資訊單元寫入一記憶體；一讀出位址產生器，用來依據該預設規則產生複數讀出位址，以將儲存於該記憶體之該些資訊單元讀出；以及一輸出緩衝記憶體，用以暫存自該記憶體讀出之該些資訊單元。該些資訊單元儲存於該記憶體之複數拼磚中，該些拼磚按該預設規則對應於該時間交錯區塊之複數區域，該複數區域包含一第一區域與一第二區域，該第一區域中的每該拼磚的尺寸不同於該第二區域中的每該拼磚的尺寸。

Description

解交錯電路與解交錯方法
本發明是關於時間解交錯電路與方法，尤其是關於可減少記憶體存取次數的時間解交錯電路與方法。
一般而言，地面數位視訊廣播（digital video broadcasting- Second Generation terrestrial, DVB-T2）的廣播訊號在發送之前會先將資料經過單元交錯（Cell-interleaving, CI）運算及時間交錯（Time-interleaving, TI）運算以儘可能降低傳輸過程中各種干擾對傳輸資料的影響，接收端才可以取得正確的傳輸資料，而訊號接收端在接收訊號後必須先經過時間解交錯（Time de-interleaving）運算及單元解交錯（Cell de-interleaving）運算才能將資料正確解碼。請參閱圖1，其是習知訊號接收端之功能方塊圖。訊號接收端100包含解調變電路（demodulator）110、頻率解交錯（frequency de-interleaving）電路120、時間解交錯電路130、單元解交錯電路140、去映射（de-mapping）電路150以及解碼電路160。輸入訊號為調變過後的訊號（例如基於正交分頻多工（orthogonal frequency division multiplexing, OFDM）的正交振幅調變 （quadrature amplitude modulation, QAM）訊號），經過解調變電路110處理後所得到的交錯訊號包含兩個正交的分量（I、Q）及訊號雜訊比（signal to noise ratio, SNR）等資訊，之後經由頻率解交錯電路120、時間解交錯電路130、單元解交錯電路140的解交錯運算後，使該些資訊以正確的順序重新排列，再經過去映射電路150的運算後還原成位元資訊，最後經由解碼電路160的運算後（例如低密度奇偶檢查（Low-density parity-check, LDPC）及BCH解碼）得到傳輸資料。
時間解交錯運算是以一個TI區塊為單位，每一個TI區塊包含 N FEC 個向前錯誤校正（forward error correction, 以下簡稱FEC）區塊，而每個FEC區塊包含 N cell 個單元（cell）。在接收端執行時間解交錯運算時，所使用的動態隨機存取記憶體（dynamic random access memory, DRAM）的大小為 N r 列與 N c 欄，其中 N r 為 N cell /5， N c 為 N FEC ×5。圖1之時間解交錯電路130是對上述TI區塊所包含之 N FEC × N cell 個單元執行解交錯處理。
根據上述說明所提供的資訊，時間解交錯處理涉及大量的記憶體存取作業，記憶體存取的效率愈高，時間解交錯處理的效能愈好。基於一般記憶體的設計，從一記憶體的同一列（row）存取N筆資料所需的時間明顯少於從該記憶體的不同列存取N筆資料所需的時間，因此，為增進記憶體存取效率，拼磚（tile）技術被採用。
關於拼磚技術，請參見以下說明。舉例而言，假定一TI區塊所需的記憶體大小為18列與13欄，一時間解交錯處理以第一方向順序（本例中第一方向順序為縱向順序）寫入資料如圖2a所示，其中第0筆寫入資料至第17筆寫入資料構成一第一縱向資料群組、第18筆寫入資料至第35筆寫入資料構成一第二縱向資料群組、…、以及第216筆寫入資料至第233筆寫入資料構成一第十三縱向資料群組；該時間解交錯處理作業另以第二方向順序（本例中第二方向順序為橫向順序）讀出資料如圖2b所示，其中第0筆讀出資料至第12筆讀出資料（對應圖2a的第0、18、36、…、198以及216筆寫入資料）構成一第一橫向資料群組、第13筆讀出資料至第25筆讀出資料（對應圖2a的第1、19、37、…、199以及217筆寫入資料）構成一第二橫向資料群組、…、以及第221筆讀出資料至第233筆讀出資料（對應圖2a的第17、35、53、…、215以及233筆寫入資料）構成一第十八橫向資料群組。若上述時間解交錯處理所採用之記憶體的大小為20列與16行，為避免換列存取所造成的大量時間消耗，同一列的16個儲存單位可規劃為一記憶體拼磚，則存取圖2a與圖2b的資料所需的記憶體拼磚（即Tile 0至Tile 19，如圖3所示）的總數為： 其中 N c 為前述縱向資料群組的數目（本例中 N c =13）、 N r 為前述橫向資料群組的數目（本例中 N r =18）、 T c 為每個記憶體拼磚的縱向大小（本例中 T c =4）、 T r 為每個記憶體拼磚的橫向大小（本例中 T r =4）以及運算符號 代表上取整函數。據上所述，圖3之Tile 0至Tile 19所儲存的寫入資料如圖4a所示，其中第0至3筆寫入資料被寫入Tile 0、第4至7筆寫入資料被寫入Tile 1、第8至11筆寫入資料被寫入Tile 2、第12至15筆寫入資料被寫入Tile 3、第16至17筆寫入資料被寫入Tile 4、第18至21筆寫入資料被寫入Tile 0、…、以及第232至233筆寫入資料被寫入Tile 19，因此，寫入操作所涉及的拼磚更換次數（或說換列次數，因同一拼磚的所有儲存單位是位於記憶體的同一列）總計為65次；另外，圖3之Tile 0至Tile 19所儲存的讀出資料如圖4b所示，其中第0至3筆讀出從Tile 0讀出、第4至7筆讀出資料由Tile 5讀出、第8至11筆讀出資料由Tile 10讀出、第12筆讀出資料由Tile 15讀出、第13至16筆讀出資料由Tile 0讀出、…、第229至232筆讀出資料由Tile 14讀出、以及第233筆讀出資料由Tile 19讀出，因此，讀出操作所涉及的拼磚更換次（或說換列次數）總計為72次。
由上述說明及圖4a、4b可知，Tile 4、Tile 9以及Tile 14至Tile 19均有未被利用的儲存空間，這表示目前的拼磚技術會造成過多記憶體空間的浪費；此外，寫入與讀出操作所涉及的換列次數合計為137次，仍待進一步減少，以增進時間解交錯處理作業的效能。
鑑於先前技術之不足，本發明之一目的在於提供一種時間解交錯電路及一種執行時間解交錯處理的方法，以減少時間解交錯程序存取記憶體的次數，並提高時間解交錯程序之記憶體空間利用率。
本發明揭露了一種解交錯電路，用來對一交錯訊號之一時間交錯區塊執行一時間解交錯處理，該時間交錯區塊包含複數資訊單元，該解交錯電路之一實施例包含：一輸入緩衝記憶體，用以暫存該些資訊單元；一寫入位址產生器，用來依據一預設規則產生複數寫入位址，以將暫存於該輸入緩衝記憶體之該些資訊單元寫入一記憶體；一讀出位址產生器，用來依據該預設規則產生複數讀出位址，以將儲存於該記憶體之該些資訊單元讀出；以及一輸出緩衝記憶體，用以暫存自該記憶體讀出之該些資訊單元。上述資訊單元儲存於該記憶體時是儲存於複數拼磚中，每該拼磚為該記憶體之一列的一部分或全部儲存單位，每該拼磚所關聯的一記憶體位址不同於其它任一該拼磚所關聯的一記憶體位址，該些拼磚按該預設規則對應於該時間交錯區塊之複數區域，該複數區域包含一第一區域與一第二區域，該第一區域中的每該拼磚的尺寸不同於該第二區域中的每該拼磚的尺寸。
本發明另揭露了一種解交錯方法，應用於一訊號接收裝置，用來對一交錯訊號執行一時間解交錯處理，該交錯訊號之一時間交錯區塊包含複數資訊單元，該方法之一實施例包含：依據一預設規則產生複數寫入位址；依據該預設規則產生複數讀出位址；以及依據該些寫入位址儲存該複數資訊單元於一記憶體，並依據該些讀出位址從該記憶體輸出該複數資訊單元。上述資訊單元儲存於該記憶體時是儲存於複數拼磚中，每該拼磚為該記憶體之一列的一部分或全部儲存單位，每該拼磚所關聯的一記憶體位址不同於其它任一該拼磚所關聯的一記憶體位址，該複數拼磚按該預設規則對應於該時間交錯區塊之複數區域，該複數區域包含一第一區域與一第二區域，於一不換列的寫入操作裡該第一區域中的每該拼磚所允許的連續寫入的該資訊單元的數目不同於該第二區域中的每該拼磚所允許的連續寫入的該資訊單元的數目。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本發明揭露了一種時間解交錯電路與執行時間解交錯處理的方法，以有效地減少一時間解交錯程序存取記憶體的次數，並減少用於該時間解交錯程序的記憶體容量，使效能與成本效益獲得提升。
請參閱圖5，其是本發明之時間解交錯電路之一實施例的示意圖。圖5之時間解交錯電路500位於一通訊系統之一訊號接收端，用來對一交錯訊號執行一時間解交錯處理，此交錯訊號包含一時間交錯（TI）區塊，其包含複數資訊單元，時間解交錯電路500則包含一輸入緩衝記憶體510、一寫入位址產生器520、一讀出位址產生器530以及一輸出緩衝記憶體540。輸入緩衝記憶體510用來暫存該些資訊單元；寫入位址產生器520用來依據一預設規則產生複數寫入位址，以將暫存於輸入緩衝記憶體510之資訊單元寫入一記憶體50，記憶體50可包含於時間解交錯電路500，或設於時間解交錯電路500之外；讀出位址產生器530用來依據該預設規則產生複數讀出位址，以將儲存於記憶體50之資訊單元讀出；輸出緩衝記憶體540用來暫存自記憶體50讀出之資訊單元。
更詳細地說，上述資訊單元為 N r 列（row）乘以 N c 欄（column）個資訊單元， N r 與 N c 定義了前述TI區塊所需之記憶體大小，且 N r 關聯一縱向讀出/寫入順序下的最多連續資訊單元數（圖6a中 N r 所關聯之縱向讀出/寫入順序下的最多連續資訊單元數為18）， N c 關聯一橫向讀出/寫入順序下的最多連續資訊單元數（圖6a中 N c 所關聯之縱向讀出/寫入順序下的最多連續資訊單元數為13）， N r 與 N c 均為正整數。該些資訊單元被劃分為複數部分，每一部分儲存於一記憶體拼磚（tile）中，每個拼磚為前述記憶體50之一列（row）的部分或全部儲存單位，因此存取同一拼磚中的資訊單元時不涉及記憶體50的換列存取操作。另外，每個拼磚所關聯的記憶體位址不同於其它任一拼磚所關聯的記憶體位址，該些拼磚按前述預設規則分屬於複數區域，每一區域中任一拼磚的尺寸（dimension）不同於其它任一區域中任一拼磚的尺寸。拼磚的尺寸可以理解為 T r 乘以 T c 個資訊單元的所構成的尺寸， T r 關聯對同一拼磚執行存取時（例如寫入時）一縱向存取操作下的最多可連續寫入的資訊單元數（例如圖7中Tile 0之 T r 所關聯之該縱向存取操作下的最多可連續寫入的資訊單元數為4、Tile 4之 T r 所關聯之該縱向存取操作下的最多可連續寫入的資訊單元數為2以及Tile 14之 T r 所關聯之該縱向存取操作下的最多可連續寫入的資訊單元數為16）， T c 關聯對同一拼磚執行存取時（例如讀取時）一橫向存取操作下的最多可連續讀出的資訊單元數（例如圖7中Tile 0之 T c 所關聯之該橫向存取操作下的最多可連續讀取的資訊單元數為4、Tile 4之 T c 所關聯之該橫向存取操作下的最多可連續讀取的資訊單元數為8以及Tile 14之 T c 所關聯之該橫向存取操作下的最多可連續讀取的資訊單元數為1），因此，於一不換列的存取操作中（亦即對同一拼磚內的資訊單元執行存取時），不同尺寸的二拼磚所允許的連續寫入及/或讀取的資訊單元的數目不同，其中不同尺寸的二拼磚例如是尺寸為 T r1 × T c1 個資訊單元的一拼磚以及尺寸為 T r2 × T c2 個資訊單元的另一拼磚，所述 T r1 × T c1 可等於 T r2 × T c2 ，但 T r1 不等於 T r2 及/或 T c1 不等於 T c2 。值得注意的是，為簡化存取操作，每個拼磚所對應的儲存單位的數目與其它任一拼磚所對應的儲存單位的數目相同，換言之，每個拼磚所對應的儲存容量均相同，然此並非實施限制。另請注意，「縱向」、「橫向」等用語是為了便於瞭解而採用的，非指實際空間的方向。
承上所述，舉例而言，前述 N r 列乘以 N c 欄個資訊單元為18列乘以13欄個資訊單元（亦即 N r =18， N c =13），其寫入與讀出順序的示意圖分別如圖6a與6b所示，該些資訊單元儲存於複數個拼磚中如圖7所示。圖7的拼磚Tile 0至Tile 14依前述預設規則分屬於區域0、區域1與區域2等三個區域，區域0由該18列中的第0至15列與該13欄中的第0至11欄構成，當中每個拼磚為一基礎拼磚，其尺寸為4列×4欄，且每個基礎拼磚的每一儲存單位儲存至少一資訊單元；區域1包含該18列中的第0至15列與該13欄中的第12欄所構成的區域，當中每個拼磚的尺寸為16列×1欄，由於欄數不足4欄，因此區域1的拼磚無法形成前述基礎拼磚；區域2包含該18列中的第16至17列與該13欄中的第0至12欄所構成的區域，當中每個拼磚的尺寸為2列×8欄，由於列數不足4列，因此區域2的拼磚無法形成前述基礎拼磚。
更詳細地說，根據本例中資訊單元的列數（ N r =18）與欄數（ N c =13）以及該基礎拼磚的尺寸 T r × T c （於本例中為4×4），下列公式可應用於前述預設規則中以決定區域0中的拼磚數目： 最多連續橫向拼磚數 N c _0： 最多連續縱向拼磚數 N r _0： 區域0中的拼磚數： N c _0× N r _0=12 其中 代表下取整函數；另外，令區域1中的拼磚尺寸為 T r 1 × T c 1 ，下列公式可應用於前述預設規則中以決定區域1中的拼磚數目： 區域1中的拼磚數： 其中 代表上取整函數；再者，令區域2中的拼磚尺寸為 T r 2 × T c 2 ，下列公式可應用於前述預設規則中以決定區域2中的拼磚數目： 區域2中的拼磚數： 因此，三個區域的拼磚數總和如下所示： × + + =12+1+2=15 請注意，本例中每個拼磚的儲存單位的數目為2的冪次方；另外，該基礎拼磚的尺寸不限於本說明書所載之範例，可由實施本發明者依需求自行決定。
請繼續參閱圖6a、圖6b與圖7。如前所述，圖6a顯示資訊單元的一縱向寫入順序，圖中方格裡的數字代表資訊單元被寫入的次序，該些次序所關聯的資訊單元與拼磚間的對應關係可由圖6a與圖7之位置對應關係得知，例如圖6a之第0至3列與第0至3欄所構成的區塊中的資訊單元對應圖7的Tile 0，其餘可依此類推；圖6b顯示資料單元的一橫向讀出順序，圖中每個方格裡的數字代表讀出的次序，該些次序所關聯的資訊單元與拼磚間的對應關係可由圖6b與圖7之位置對應關係得知，例如圖6b之第0至3列與第0至3欄所構成的區塊中的資訊單元對應圖7的Tile 0，其餘可依此類推。值得注意的是，圖6a與圖6b相對應位置的二方格（例如圖6a與圖6b中第1列與第1欄所交錯構成的二方格）所關聯的資訊單元相同。
如前所述，每個拼磚為記憶體之一列的部分或全部儲存單位，存取同一拼磚中的資訊單元時不涉及記憶體的換列操作，因此，若將圖7之各個拼磚以同一記憶體列中的儲存單位來表示，圖6a與圖6b可分別表示如圖8a與圖8b。
如圖8a所示，依據寫入順序，各筆資訊單元被寫入至拼磚的情形如下： ● 第0至3筆資訊單元被寫入Tile 0； ● 第4至7筆資訊單元被寫入Tile 1； ● 第8至11筆資訊單元被寫入Tile 2； ● 第12至15筆資訊單元被寫入Tile 3； ● 第16至17筆資訊單元被寫入Tile 4； ● 第18至21筆資訊單元被寫入Tile 0； ● …（依序類推） ● 第34至35筆資訊單元被寫入Tile 4； ● …（依序類推） ● 第72至75筆資訊單元被寫入Tile 5； ● 第76至79筆資訊單元被寫入Tile 6； ● 第80至83筆資訊單元被寫入Tile 7； ● 第84至87筆資訊單元被寫入Tile 8； ● 第88至89筆資訊單元被寫入Tile 4； ● …（依序類推） ● 第216至231筆資訊單元被寫入Tile 14；以及 ● 第232至233筆寫入資料被寫入Tile 13。 因此，上列寫入操作所涉及的拼磚更換次數（或說換列次數，因同一拼磚的所有儲存單位是位於記憶體的同一列）總計為62次。
如圖8b，依據讀出順序，各筆資訊單元由拼磚讀出的情形如下： ● 第0至3筆資訊單元由Tile 0讀出； ● 第4至7筆資訊單元由Tile 5讀出； ● 第8至11筆資訊單元由Tile 9讀出； ● 第12筆資訊單元由Tile 14讀出； ● 第13至16筆資訊單元由Tile 0讀出； ● …（依序類推） ● 第208至215筆資訊單元由Tile 4讀出； ● 第216至220筆資訊單元由Tile 13讀出； ● 第221至228筆資訊單元由Tile 4讀出；以及 ● 第229至233筆資訊單元由Tile 13讀出。 因此，上列讀出操作所涉及的拼磚更換次數（或說換列次數）總計為68次。
由圖8a、8b與前述說明可知，本例中解交錯處理所涉及的拼磚更換次數（或說換列次數）總計為62+68=130次，且僅有一個拼磚（即Tile 13）尚有未儲存資訊單元的儲存空間，故相較於先前技術，本例之存取效率與儲存空間的使用率均較高。
請注意，本領域人士能夠依本說明書的揭露來修飾用來決定拼磚區域的預設規則，以將修飾後的預設規則應用於時間解交錯處理。舉例而言，時間解交錯電路500所接收之資訊單元為19列乘以13欄個資訊單元（亦即 N r =19， N c =13），其寫入與讀出順序的示意圖分別如圖9a與9b所示，該些資訊單元儲存於複數個拼磚中如圖10所示。圖10的拼磚Tile 0至Tile 15依修飾後的預設規則分屬於區域0、區域1與區域2等三個區域，區域0由該19列中的第0至15列與該13欄中的第0至11欄構成，當中每個拼磚為一基礎拼磚，其尺寸為4列×4欄，且每個基礎拼磚的每一儲存單位儲存至少一資訊單元；區域1包含該19列中的第0至15列與該13欄中的第12欄所構成的區域，當中每個拼磚之尺寸為16列×1欄，由於欄數不足4欄，因此區域1的拼磚無法形成前述基礎拼磚；區域2包含該19列中的第16至18列與該13欄中的第0至12欄所構成的區域，當中每個拼磚包含16個儲存單位，但當中不同拼磚的尺寸不一定相同，且當中每個拼磚之尺寸可以不是矩形尺寸，所對應的最大列數小於4，同樣不足以形成前述基礎拼磚。
更詳細地說，根據本例中資訊單元的列數（ N r =19）與欄數（ N c =13）以及該基礎拼磚的尺寸 T r × T c （於本例中為4×4），下列公式可應用於前述修飾後的預設規則中以決定區域0中的拼磚數目： 最多連續橫向拼磚數 N c _0： 最多連續縱向拼磚數 N r _0： 區域0中的拼磚數： N c _0× N r _0=12 另外，下列公式可應用於前述修飾後的預設規則中以決定區域1中的拼磚數目： 再者，下列公式可應用於前述修飾後的預設規則中以決定區域2中的拼磚數目： 因此，三個區域的拼磚數總和： 請注意，本例中每個拼磚的儲存單位的數目為2的冪次方；另外，該基礎拼磚的尺寸不限於本說明書所載之範例，可由實施本發明者依需求自行決定。
請繼續參閱圖9a、圖9b與圖10。如前所述，圖9a顯示資訊單元的一縱向寫入順序，圖中列與欄所交錯構成的每個方格裡的數字代表資訊單元被寫入的次序，該些次序所關聯的資訊單元與拼磚間的對應關係可由圖9a與圖10之位置對應關係得知；圖9b顯示資料單元的一橫向讀出順序，圖中每個方格裡的數字代表讀出的次序，該些次序所關聯的資訊單元與拼磚間的對應關係可由圖9b與圖10之位置對應關係得知。值得注意的是，圖9a與圖9b中相對應位置的二方格所關聯的資訊單元相同。
如前所述，每個拼磚為記憶體之一列的部分或全部儲存單位，存取同一拼磚中的資訊單元時不涉及記憶體的換列操作，因此，若將圖10之各個拼磚以同一記憶體列中的儲存單位來表示，圖9a與圖9b可分別表示如圖11a與圖11b。
如圖11a所示，依據寫入順序，各筆資訊單元被寫入至拼磚的情形如下： ● 第0至3筆資訊單元被寫入Tile 0； ● 第4至7筆資訊單元被寫入Tile 1； ● 第8至11筆資訊單元被寫入Tile 2； ● 第12至15筆資訊單元被寫入Tile 3； ● 第16至18筆資訊單元被寫入Tile 4； ● …（依序類推） ● 第76至79筆資訊單元被寫入Tile 5； ● 第80至83筆資訊單元被寫入Tile 6； ● 第84至87筆資訊單元被寫入Tile 7； ● 第88至91筆資訊單元被寫入Tile 8； ● 第92筆資訊單元被寫入Tile 4； ● 第93至94筆資訊單元被寫入Tile 9； ● …（依序類推） ● 第209至212筆資訊單元被寫入Tile 10； ● 第213至216筆資訊單元被寫入Tile 11； ● 第217至220筆資訊單元被寫入Tile 12； ● 第221至224筆資訊單元被寫入Tile 13； ● 第225至226筆資訊單元被寫入Tile 9； ● 第227筆資訊單元被寫入Tile 14； ● …（依序類推） ● 第228至243筆資訊單元被寫入Tile 15；以及 ● 第244至246筆寫入資料被寫入Tile 14。 因此，上列寫入操作所涉及的拼磚更換次數（或說換列次數）總計為70次。
如圖11b所示，依據讀出順序，各筆資訊單元由拼磚讀出的情形如下： ● 第0至3筆資訊單元由Tile 0讀出； ● 第4至7筆資訊單元由Tile 5讀出； ● 第8至11筆資訊單元由Tile 10讀出； ● 第12筆資訊單元由Tile 15讀出； ● 第13至16筆資訊單元由Tile 0讀出； ● …（依序類推） ● 第208至215筆資訊單元由Tile 4讀出； ● 第216至219筆資訊單元由Tile 9讀出； ● 第220筆資訊單元由Tile 14讀出； ● 第221至224筆資訊單元由Tile 4讀出； ● 第225至232筆資訊單元由Tile 9讀出； ● 第233筆資訊單元由Tile 14讀出； ● 第234至237筆資訊單元由Tile 4讀出； ● 第238至241筆資訊單元由Tile 9讀出；以及 ● 第242至246筆資訊單元由Tile 14讀出。 因此，上列讀出操作所涉及的拼磚更換次數（或說換列次數）總計為73次。
由圖11a、11b與前述說明可知，本例中解交錯處理所涉及的拼磚更換次數（或說換列次數）總計為70+73=143次，且僅有一個拼磚（即Tile 14）尚有未儲存資訊單元的儲存空間，故相較於先前技術，本例之存取效率與儲存空間的使用率均較高。
除前述電路外，本發明另揭露一種執行時間解交錯處理的方法，該方法應用於一通訊系統之一訊號接收端，用來對一交錯訊號之一時間交錯區塊執行一時間解交錯處理，該時間交錯區塊包含複數資訊單元，該時間解交錯方法之一實施例如圖12所示，包含下列步驟： 步驟S1210：依據一預設規則產生複數寫入位址； 步驟S1220：依據該預設規則產生複數讀出位址；以及 步驟S1230：依據該寫入位址儲存該複數資訊單元於一記憶體，並用來依據該讀出位址從該記憶體輸出該複數資訊單元，其中該複數資訊單元儲存於複數拼磚中，每該拼磚為該記憶體之一列的一部分或全部儲存單位，每該拼磚所關聯的一記憶體位址不同於其它任一該拼磚所關聯的一記憶體位址，該複數拼磚按該預設規則分屬於複數區域，該複數區域包含一第一區域與一第二區域，於一不換列的寫入操作裡該第一區域中的每該拼磚所允許的連續寫入的該資訊單元的數目不同於該第二區域中的每該拼磚所允許的連續寫入的該資訊單元的數目。
由於本領域具有通常知識者能夠參酌前述電路發明之揭露來瞭解本方法發明之實施細節與變化，亦即前述電路發明之技術特徵均可合理應用於本方法發明中，因此，在不影響本方法發明之揭露要求與可實施性的前提下，重複及冗餘之說明在此予以節略。
值得注意的是，前述時間解交錯電路可直接做為時間交錯電路，而前述執行時間解交錯處理的方法可直接做為執行時間交錯處理的方法。
綜上所述，本發明之時間解交錯電路與執行時間解交錯處理的方法可以減少時間解交錯程序存取記憶體的次數，並減少時間解交錯程序對於記憶體的需求量，從而改善效能與提高成本效益。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100‧‧‧訊號接收端
110‧‧‧解調變電路
120‧‧‧頻率解交錯電路
130‧‧‧時間解交錯電路
140‧‧‧單元解交錯電路
150‧‧‧去映射電路
160‧‧‧解碼電路
Nr ‧‧‧列數
Nc ‧‧‧欄數
Tile 0~Tile 19‧‧‧拼磚
50‧‧‧記憶體
500‧‧‧時間解交錯電路
510‧‧‧輸入緩衝記憶體
520‧‧‧寫入位址產生器
530‧‧‧讀出位址產生器
540‧‧‧輸出緩衝記憶體
S1210~S1230‧‧‧步驟
［圖1］是習知訊號接收端之功能方塊圖； ［圖2a］是時間解交錯處理之資料寫入順序的示意圖； ［圖2b］是時間解交錯處理之資料讀出順序的示意圖； ［圖3］是存取圖2a與圖2b的資料所需的記憶體拼磚的示意圖； ［圖4a］是依資料寫入順序所顯示之圖3的記憶體拼磚用於寫入操作的示意圖； ［圖4b］是依資料讀出順序所顯示之圖3的記憶體拼磚用於讀出操作的示意圖； ［圖5］是本發明之時間解交錯電路之一實施例的示意圖； ［圖6a］是時間解交錯處理之資料寫入順序的示意圖； ［圖6b］是時間解交錯處理之資料讀出順序的示意圖； ［圖7］是圖5之時間解交錯電路存取圖6a與圖6b的資料所需的記憶體拼磚的示意圖； ［圖8a］是依資料寫入順序所顯示之圖7的記憶體拼磚用於寫入操作的示意圖； ［圖8b］是依資料讀出順序所顯示之圖7的記憶體拼磚用於讀出操作的示意圖； ［圖9a］是時間解交錯處理之資料寫入順序的示意圖； ［圖9b］是時間解交錯處理之資料讀出順序的示意圖； ［圖10］是圖5之時間解交錯電路存取圖9a與圖9b的資料所需的記憶體拼磚的示意圖； ［圖11a］是依資料寫入順序所顯示之圖10的記憶體拼磚用於寫入操作的示意圖； ［圖11b］是依資料讀出順序所顯示之圖10的記憶體拼磚用於讀出操作的示意圖；以及 ［圖12］是本發明之執行時間解交錯處理的方法之一實施例的示意圖。

Claims (17)

  1. 一種解交錯電路，用來對一交錯訊號之一時間交錯區塊執行一時間解交錯處理，該時間交錯區塊包含複數資訊單元，該解交錯電路包含：一輸入緩衝記憶體，用以暫存該些資訊單元；一寫入位址產生器，用來依據一預設規則產生複數寫入位址，以將暫存於該輸入緩衝記憶體之該些資訊單元寫入一記憶體；一讀出位址產生器，用來依據該預設規則產生複數讀出位址，以將儲存於該記憶體之該些資訊單元讀出；以及一輸出緩衝記憶體，用以暫存自該記憶體讀出之該些資訊單元，其中該些資訊單元儲存於複數拼磚(tile)中，每該拼磚為該記憶體之一列(row)的一部分或全部儲存單位，每該拼磚所關聯的一記憶體位址不同於其它任一該拼磚所關聯的一記憶體位址，該些拼磚按該預設規則對應於該時間交錯區塊之複數區域，該複數區域包含一第一區域與一第二區域，該第一區域中的每該拼磚的尺寸(dimension)不同於該第二區域中的每該拼磚的尺寸；其中該時間交錯區塊包括N r 乘以N c 個資訊單元，N r 與N c 均為正整數，該複數區域包含該第一區域、該第二區域與一第三區域，該第一區域中的每該拼磚的尺寸不同於該第三區域中的每該拼磚的尺寸。
  2. 如申請專利範圍第1項所述之解交錯電路，其中於一不換列的寫入操作中，不同尺寸的任二該拼磚所允許的連續寫入的該資訊單元的數目不同。
  3. 如申請專利範圍第1項所述之解交錯電路，其中於一不換列的讀出操作中，不同尺寸的任二該拼磚所允許的連續讀出的該資訊單元的數目不同。
  4. 如申請專利範圍第1項所述之解交錯電路，其中每該拼磚的儲存單位的數目與其它任一該拼磚的儲存單位的數目相同。
  5. 如申請專利範圍第1項所述之解交錯電路，其中每該拼磚的儲存單位的數目為2的冪次方。
  6. 如申請專利範圍第1項所述之解交錯電路，其中該第一區域中的每該拼磚的每個儲存單位儲存該複數資訊單元的至少一個。
  7. 如申請專利範圍第1項所述之解交錯電路，其中該第二區域中的至少一該拼磚的至少一儲存單位未儲存該複數資訊單元的任一個。
  8. 如申請專利範圍第1項所述之解交錯電路，其中該第一區域中的所有該拼磚的數目大於該第二區域中所有該拼磚的數目。
  9. 如申請專利範圍第8項所述之解交錯電路，其中該複數區域包含該第一區域、該第二區域與一第三區域，該第一區域中的每該拼磚的尺寸不同於該第三區域中的每該拼磚的尺寸，且該第一區域中的所有該拼磚的數目大於該第三區域中所有該拼磚的數目。
  10. 如申請專利範圍第1項所述之解交錯電路，其中該記憶體儲存該複數資訊單元的順序不同於該記憶體輸出該複數資訊單元的順序。
  11. 一種解交錯電路，用來對一交錯訊號之一時間交錯區塊執行一時間解交錯處理，該時間交錯區塊包含複數資訊單元，該解交錯電路包含：一輸入緩衝記憶體，用以暫存該些資訊單元； 一寫入位址產生器，用來依據一預設規則產生複數寫入位址，以將暫存於該輸入緩衝記憶體之該些資訊單元寫入一記憶體；一讀出位址產生器，用來依據該預設規則產生複數讀出位址，以將儲存於該記憶體之該些資訊單元讀出；以及一輸出緩衝記憶體，用以暫存自該記憶體讀出之該些資訊單元，其中該些資訊單元儲存於複數拼磚(tile)中，每該拼磚為該記憶體之一列(row)的一部分或全部儲存單位，每該拼磚所關聯的一記憶體位址不同於其它任一該拼磚所關聯的一記憶體位址，該些拼磚按該預設規則對應於該時間交錯區塊之複數區域，該複數區域包含一第一區域與一第二區域，該第一區域中的每該拼磚的尺寸(dimension)不同於該第二區域中的每該拼磚的尺寸；其中該第一區域中的每該拼磚為T r 乘以T c 個儲存單位，該第二區域中的每該拼磚為T r1 乘以T c1 個儲存單位，於一不換列的寫入操作裡該T r 之值決定該第一區域中的每該拼磚所允許的連續寫入的該資訊單元的數目，於一不換列的讀出操作裡該T c 之值決定該第一區域中的每該拼磚所允許的連續讀出的該資訊單元的數目，於一不換列的寫入操作裡該T r1 之值決定該第二區域中的每該拼磚所允許的連續寫入的該資訊單元的數目，於一不換列的讀出操作裡該T c1 之值決定該第二區域中的每該拼磚所允許的連續讀出的該資訊單元的數目，該T r1 不等於該T r ，該T c1 不等於該T c ，T r 乘以T c 等於T r1 乘以T c1 ，該T r 、T r1 、T c 與T c1 為正整數。
  12. 如申請專利範圍第11項所述之解交錯電路，其中該複數區域包含該第一區域、該第二區域與一第三區域，該第三區域中的每該拼磚為T r2 乘以 T c2 個儲存單位，於一不換列的寫入操作裡該T r2 之值決定該第三區域中的每該拼磚所允許的連續寫入的該資訊單元的數目，於一不換列的讀出操作裡該T c2 之值決定該第三區域中的每該拼磚所允許的連續讀出的該資訊單元的數目，該T r2 不等於該T r ，該T c2 不等於該T c ，T r 乘以T c 等於T r2 乘以T c2 ，該T r2 與T c2 為正整數。
  13. 如申請專利範圍第12項所述之解交錯電路，其中該T r2 不等於該T r1 ，該T c2 不等於該T c1 。
  14. 一種解交錯方法，應用於一訊號接收裝置，用來對一交錯訊號執行一時間解交錯處理，該交錯訊號之一時間交錯區塊包含複數資訊單元，該方法包含：依據一預設規則產生複數寫入位址；依據該預設規則產生複數讀出位址；以及依據該些寫入位址儲存該複數資訊單元於一記憶體，並依據該些讀出位址從該記憶體輸出該複數資訊單元，其中該複數資訊單元儲存於複數拼磚(tile)中，每該拼磚為該記憶體之一列(row)的一部分或全部儲存單位，每該拼磚所關聯的一記憶體位址不同於其它任一該拼磚所關聯的一記憶體位址，該複數拼磚按該預設規則對應於該時間交錯區塊之複數區域，該複數區域包含一第一區域與一第二區域，於一不換列的寫入操作裡該第一區域中的每該拼磚所允許的連續寫入的該資訊單元的數目不同於該第二區域中的每該拼磚所允許的連續寫入的該資訊單元的數目； 其中該複數資訊單元為N r 乘以N c 個資訊單元，N r 與N c 均為正整數，該複數區域包含該第一區域、該第二區域與一第三區域，於一不換列的寫入操作裡該第三區域中的每該拼磚所允許的連續寫入的該資訊單元的數目不同於該第一區域中的每該拼磚所允許的連續寫入的該資訊單元的數目。
  15. 一種解交錯方法，應用於一訊號接收裝置，用來對一交錯訊號執行一時間解交錯處理，該交錯訊號之一時間交錯區塊包含複數資訊單元，該方法包含：依據一預設規則產生複數寫入位址；依據該預設規則產生複數讀出位址；以及依據該些寫入位址儲存該複數資訊單元於一記憶體，並依據該些讀出位址從該記憶體輸出該複數資訊單元，其中該複數資訊單元儲存於複數拼磚(tile)中，每該拼磚為該記憶體之一列(row)的一部分或全部儲存單位，每該拼磚所關聯的一記憶體位址不同於其它任一該拼磚所關聯的一記憶體位址，該複數拼磚按該預設規則對應於該時間交錯區塊之複數區域，該複數區域包含一第一區域與一第二區域，於一不換列的寫入操作裡該第一區域中的每該拼磚所允許的連續寫入的該資訊單元的數目不同於該第二區域中的每該拼磚所允許的連續寫入的該資訊單元的數目；其中該第一區域中的每該拼磚為T r 乘以T c 個儲存單位，該第二區域中的每該拼磚為T r1 乘以T c1 個儲存單位，於一不換列的寫入操作裡該T r 之值決定該第一區域中的每該拼磚所允許的連續寫入的該資訊單元的數目，於一不換列的讀出操作裡該T c 之值決定該第一區域中的每該拼磚所允許的連 續讀出的該資訊單元的數目，於一不換列的寫入操作裡該T r1 之值決定該第二區域中的每該拼磚所允許的連續寫入的該資訊單元的數目，於一不換列的讀出操作裡該T c1 之值決定該第二區域中的每該拼磚所允許的連續讀出的該資訊單元的數目，該T r1 不等於該T r ，該T c1 不等於該T c ，T r 乘以T c 等於T r1 乘以T c1 ，該T r 、T r1 、T c 與T c1 為正整數。
  16. 如申請專利範圍第15項所述的方法，其中該複數區域包含該第一區域、該第二區域與一第三區域，該第三區域中的每該拼磚為T r2 乘以T c2 個儲存單位，於一不換列的寫入操作裡該T r2 之值決定該第三區域中的每該拼磚所允許的連續寫入的該資訊單元的數目，於一不換列的讀出操作裡該T c2 之值決定該第三區域中的每該拼磚所允許的連續讀出的該資訊單元的數目，該T r2 不等於該T r ，該T c2 不等於該T c ，T r 乘以T c 等於T r2 乘以T c2 ，該T r2 與T c2 為正整數。
  17. 如申請專利範圍第16項所述的方法，其中該T r2 不等於該T r1 ，該T c2 不等於該T c1 。
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