MX2013002215A - Dispositivo de procesamiento de datos y metodo de procesamiento de datos. - Google Patents

Dispositivo de procesamiento de datos y metodo de procesamiento de datos.

Info

Publication number
MX2013002215A
MX2013002215A MX2013002215A MX2013002215A MX2013002215A MX 2013002215 A MX2013002215 A MX 2013002215A MX 2013002215 A MX2013002215 A MX 2013002215A MX 2013002215 A MX2013002215 A MX 2013002215A MX 2013002215 A MX2013002215 A MX 2013002215A
Authority
MX
Mexico
Prior art keywords
bits
code
bit
symbol
column
Prior art date
Application number
MX2013002215A
Other languages
English (en)
Inventor
Yuji Shinohara
Atsushi Kikuchi
Makiko Yamamoto
Takashi Yokokawa
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of MX2013002215A publication Critical patent/MX2013002215A/es

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/033—Theoretical methods to calculate these checking codes
    • H03M13/036—Heuristic code construction methods, i.e. code construction or code search based on using trial-and-error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H03M13/1165—QC-LDPC codes as defined for the digital video broadcasting [DVB] specifications, e.g. DVB-Satellite [DVB-S2]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
    • H03M13/255—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with Low Density Parity Check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/2707—Simple row-column interleaver, i.e. pure block interleaving
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/271—Row-column interleaver with permutations, e.g. block interleaving with inter-row, inter-column, intra-row or intra-column permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/35—Unequal or adaptive error protection, e.g. by providing a different level of protection according to significance of source information or by adapting the coding according to the change of transmission channel characteristics
    • H03M13/356—Unequal error protection [UEP]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6522—Intended application, e.g. transmission or communication standard
    • H03M13/6552—DVB-T2
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/36—Modulator circuits; Transmitter circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Multimedia (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)

Abstract

La presente invención se refiere a un dispositivo de procesamiento de datos y a un método de procesamiento de datos que puede mejorar la solidez de datos contra errores. Un codificador de LDPC (115) realiza codificación con uno de los códigos de LDPC que tiene una longitud de código de 4320 bits y una de las cuatro proporciones de codificación de 1/2, 7/12, 2/3, o 3/4. La matriz de comprobación de paridad (H) para cada código de LDPC tiene una estructura en la cual los elementos con el valor 1 en la matriz de información de la matriz de comprobación de paridad (H) se disponen en ciclos de 72 columnas en la dirección de columna, la matriz de información se determina por una tabla de valores iniciales de matriz de comprobación de paridad que indica las posiciones de los elementos con el valor 1 en la matriz de información en ciclos de 72 columnas, la matriz de información corresponde con la longitud de información la cual es una función de la longitud de código y la proporción de codificación. La tabla de valores iniciales de matriz de comprobación de paridad, por ejemplo, se diseña para difusión digital para terminales móviles. La presente invención se puede aplicar a codificación de LDPC.

Description

DISPOSITIVO DE PROCESAMIENTO DE DATOS Y MÉTODO DE PROCESAMIENTO DE DATOS CAMPO TÉCNICO La presente invención se refiere a un dispositivo de procesamiento de datos y a un método de procesamiento de datos, y, más particularmente, por ejemplo, a un dispositivo de procesamiento de datos y a un método de procesamiento de datos que son capaces de mejorar la resistencia al error de datos.
TÉCNICA ANTECEDENTE Un código de LDPC (Comprobación de Paridad de Baja Densidad) tiene una alta capacidad de corrección de errores y, recientemente, por ejemplo, se ha comenzado a utilizar ampliamente para un sistema de transmisión que incluye difusión digital por satélite, tal como DVB (Difusión de Video Digital) -S.2 (por ejemplo, véase Documento que No es Patente 1) que se emplea en Europa. Además, se revisa el código de LDPC para el empleo del mismo en la difusión digital terrestre de siguiente generación.
De acuerdo con investigaciones recientes, puede entenderse, al utilizar el código de LDPC, de manera similar a un código Turbo o similar, una capacidad cercana al limite de Shannon puede adquirirse conforme incrementa la longitud de código. Además, puesto que el código de LDPC tiene la propiedad de que una distancia mínima se encuentra en proporción con la longitud de código, la LDPC tiene un buena característica de probabilidad de errores de bloque como su característica y tiene la ventaja de que un fenómeno denominado umbral de error, el cual se observa en las características de descodificación del código Turbo o similares, no se produce en su mayor parte.
En lo sucesivo, el código de LDPC se describirá más específicamente. El código de LDPC es un código lineal y, aquí, se describirá como teniendo dimensiones, lo cual no es necesario .
El código de LDPC tiene una característica distintiva de que una matriz de comprobación de paridad que define el código de LDPC es dispersa. Aquí, una matriz dispersa es una matriz en la cual el número de "l"s de elementos de la matriz es muy pequeño (una matriz en la cual la mayoría de elementos son "0"s) .
La Figura 1 ilustra un ejemplo de una matriz H de comprobación de paridad de un código de LDPC.
En la matriz H de comprobación de paridad ilustrada en la Figura 1, el peso (el número de "l"s) (peso de columna) de cada columna es "3", y el peso (peso de fila) de cada fila es "6".
En la codificación (codificación de LDPC) de acuerdo con el código de LDPC, por ejemplo, una matriz G de generación se genera basándose en la matriz H de comprobación de paridad, y una palabra código (código de LDPC) se genera al multiplicar los bits de información de dos dimensiones de la matriz G de generación.
Más específicamente, un dispositivo de codificación que realiza codificación de LDPC, primero, calcula una matriz G generación que satisface la Ecuación GHT = 0 con HT que es una matriz transpuesta de la matriz H de comprobación de paridad. Aquí, en un caso en donde la matriz G de generación es una matriz de K x N, el dispositivo de codificación genera una palabra código c (= uG) formada por N bits al multiplicar la matriz G de generación por una fila de bits (vector u) de bits de información formada por K bits. La palabra código (Código de LDPC) que se genera por el dispositivo de codificación, se recibe en el lado de recepción a través de un canal de comunicación predeterminado.
La descodificación del código de LDPC es un algoritmo propuesto por Gallager que lo denomina como descodificación probabilística y puede realizarse de acuerdo con un algoritmo de paso de mensajes que se basa en la propagación de creencia en una gráfica llamada Tanner que se encuentra formada por un nodo variable (también llamado nodo de mensaje) y un nodo de comprobación. En lo sucesivo, el nodo variable y el nodo de comprobación simplemente se denominarán como nodos como sea adecuado.
La Figura 2 ilustra la secuencia de descodificación de un código de LDPC.
En lo sucesivo, un valor real (LLR recibida) que se adquiere al representar la probabilidad de "0" del valor del bit de código i-ésimo del código de LDPC (una palabra código) que se recibe en el lado de recepción como una relación de probabilidad logarítmica también se denominará como valor recibido u0i, cuando sea adecuado. Además, un mensaje que se produce desde un nodo de comprobación se denota por U , y un mensaje que se produce desde un nodo variable se denota por Vi.
En primer lugar, en la descodificación de un código de LDPC, como se ilustra en la Figura 2, en la Etapa Sil, el código de LDPC se recibe, el mensaje (mensaje de nodo de comprobación) Uj se inicia en "0", una variable k. que toma un entero como un contador de un proceso de repetición se inicia en "0", y el proceso pasa a la Etapa S12. En la Etapa S12, de acuerdo con un valor recibido u0i que se adquiere al recibir el código de LDPC, un mensaje (mensaje de nodo variable) vi se adquiere al realizar un cálculo (cálculo de nodo variable) representado en la Ecuación (1), y un mensaje U se adquiere al realizar un cálculo (cálculo de nodo de comprobación) representado en la Ecuación (2) basado en el mensaje vi.
Ecuación 1 Aquí, dv y dc representadas en las Ecuaciones (1) y (2) son parámetros que representan los números de "l"s de la matriz H de comprobación de paridad en la dirección vertical (columna) y la dirección horizontal (fila), que puede seleccionarse de manera arbitraria, y, por ejemplo, en el caso de un código (3, 6), dv = 3, y dc = 6.
Además, en el cálculo de nodo variable representado en la Ecuación (1) y el cálculo de nodo de comprobación representado en la Ecuación (2), cada mensaje ingresado desde una ramificación (borde) (una linea que une el nodo variable y el nodo de comprobación) en la cual se producirá un mensaje no se establece como objetivo de cálculo, y en consecuencia, los márgenes de cálculo son 1 a dv-l y 1 a dc-l. El cálculo de nodo de comprobación representado en la Ecuación (2) se realiza realmente al disponer una tabla de una función R(vif v2) representada en la Ecuación (3) que se define como una salida para dos entradas vi y v2 con anticipación y de forma consecutiva (recursiva) utilizando la tabla como se representa en la Ecuación (4) .
Ecuación 3 x=2tanh"1 {tanh tanh (v2/2) } =R(v!. v2) (3) Ecuación 4 u j =R (vt , R (v2, R (v3, ¦ · -R (vdc-2. vdo-i ) ) ) ) (4) Además, en la Etapa S12, una variable incrementa por uno, y el proceso pasa a la Etapa S13. En la Etapa S13, se determina si la variable k es mayor o no que un número de veces C de descodificación de repetición predeterminada. En la Etapa S13, en un caso en donde se determina que la variable k no sea mayor que C, el proceso se regresa a la Etapa S12, y el mismo proceso se repite.
Por otro lado, en un caso en donde se determina que la variable k es mayor que C en la Etapa S13, el proceso pasa a la Etapa S14, un mensaje v¿ como resultado de la descodificación que se produce finalmente se adquiere al realizar un cálculo representado en la Ecuación (5) y se produce, por lo que el proceso de descodificación del código. de LDPC finaliza.
Ecuación 5 V j = U0 ¡ + ? Uj (5) Aquí, el cálculo representado en la Ecuación de manera diferente al cálculo de nodo variable representado en la Ecuación (1) , se realiza al utilizar mensajes Uj suministrados desde todas las ramificaciones que se conectan al nodo variable.
La Figura 3 ilustra un ejemplo de la matriz H de comprobación de paridad de un código de LDPC (3, 6) (proporción codificada de 1/2, longitud de código de 12) .
En la matriz H de comprobación de paridad ilustrada en la Figura 3, de manera similar a la ilustrada en la Figura 1, el peso de una columna es 3, y el peso de una fila es 6.
La Figura 4 ilustra una gráfica de Tanner de la matriz H de comprobación de paridad ilustrada en la Figura 3.
Aquí, en la Figura 4, un nodo que se denota por un signo de más "+" es un nodo de comprobación, y un nodo que se denota por un signo igual "=" es un nodo variable. El nodo de comprobación y el nodo variable corresponden con una fila y una columna de la matriz H de comprobación de paridad. Una linea unida entre un nodo de comprobación y un nodo variable es una ramificación (borde) y corresponde a "1" del elemento de la matriz de comprobación de paridad.
En otras palabras, en un caso en donde un elemento de la fila j-ésima y la columna i-ésima de la matriz de comprobación de paridad es "1", en la Figura 4, un nodo variable i-ésimo (un nodo de "=") desde la parte superior y un nodo de comprobación j-ésima (un nodo de "+") desde la parte superior se conectan a través de una ramificación. Una ramificación representa que un bit de código correspondiente al nodo variable tiene una condición de restricción correspondiente al nodo de comprobación. 1 En un algoritmo de producto suma que es un método de descodificación de un código de LDPC, un cálculo de nodo variable y un cálculo de nodo de comprobación se realizan repetidamente .
La Figura 5 ilustra un cálculo de nodo variable que se realiza en un nodo variable.
En el nodo variable, un mensaje vi que corresponde a una ramificación que es un objetivo de cálculo se adquiere por el cálculo de nodo variable que se representa en la Ecuación (1) utilizando los mensajes ui y U2 suministrados desde las ramificaciones restantes conectadas al nodo variable y un valor recibido UOÍ. Los mensajes que corresponden a las otras ramificaciones se adquieren de la misma manera.
La Figura 6 ilustra un cálculo de nodo de comprobación que se realiza en un nodo de comprobación.
Aquí, el cálculo de nodo de comprobación representado en la Ecuación (2) puede reescribirse en la Ecuación (6) al utilizar la relación de una Ecuación de a x b = exp {ln(|a|) + ln ( | b | ) } x signo(a) x signo(b). Aquí, signo (x) es 1 cuando x = 0, y es -1 cuando x < 0.
Ecuación 6 (6) En un caso en donde x = 0, cuando una función f(?) se define como una Ecuación de f(?) = ln (tanh(x/2)), una Ecuación de f_1(?) = 2tanh_1 (e"x) se cumple, y por consiguiente, la Ecuación (6) puede transformarse en la Ecuación ( 7 ) . s i gn (v¡) (7) En un nodo de comprobación, el cálculo de nodo de comprobación representado en la Ecuación (2) se realiza basándose en la Ecuación (7) .
En otras palabras, en un nodo de comprobación, como se ilustra en la Figura 6, un mensaje Uj que corresponde a una ramificación que es un objetivo de cálculo puede adquirirse a través del cálculo de nodo de comprobación representado en la Ecuación (7) utilizando mensajes vi, v2, 3, v4, v5 y suministrados desde las ramificaciones restantes conectadas al nodo de comprobación. Los mensajes correspondientes a las otras ramificaciones se adquieren de la misma manera.
Adicionalmente, la función f(?) representada en la Ecuación (7) puede representarse como una Ecuación de f(?) = ln((ex + l)/(ex - 1)), y f(?) = f_1(?) para x > 0. Para implementar las funciones f(?) y f_1(?) en hardware, existen casos donde las funciones se implementan utilizando las LUT (tablas de consulta), y las LUT son las mismas para ambas funciones .
LISTA DE CITAS DOCUMENTO QUE NO ES PATENTE Documento que no es patente 1: DVB-S.2: ,ETSI EN 302 307 VI.1.2 (2006-06) COMPENDIO DE LA INVENCIÓN PROBLEMAS QUE SERÁN RESUELTOS POR LA INVENCIÓN Un código de LDPC se emplea en DVB-S.2 que es un estándar de la difusión digital por satélite o DVB T.2, que es un estándar de la difusión digital terrestre de siguiente generación. Además, el código de LDPC se planea para emplearse en DVB-C.2 que es un estándar de difusión digital de CATV (Televisión por Cable) de siguiente generación.
En la difusión digital que es compatible con un estándar de DVB tal como DVB-S.2, un código de LDPC se establece (simboliza) como símbolo de modulación ortogonal (modulación digital) tal como QPSK (Modulación por Desplazamiento de Fase en Cuadratura), y el símbolo se mapea en un punto de señal y se transmite.
En la simbolización del código de LDPC, el intercambio de bits de código del código de LDPC se realiza en unidades de dos o más bits de código, y los bits de código después del intercambio son considerados como bits de un símbolo .
Como sistemas para intercambiar los bits de código para la simbolización de un código de LDPC, se proponen varios sistemas, y, por ejemplo, tal sistema se define también en DVB-T.2.
Sin embargo, DVB-T.2 es un estándar de difusión digital que se utiliza de manera dedicada para terminales fijas tales como receptores de televisión instalados en casas o similares y pueden no ser adecuados para difusión digital que se utiliza de manera dedicada para terminales móviles.
En otras palabras, la escala de circuito de una terminal móvil necesita ser menor que aquella de una terminal fija, y bajo consumo de energía del terminal móvil necesita lograrse. Por consiguiente, en difusión digital que se utiliza de manera dedicada para terminales móviles, para disminuir una carga que es necesaria para un proceso tal como codificación de un código de LDPC o similar en una terminal móvil, por ejemplo, existen casos en que el número de veces de repetición de la descodificación de un código de LDPC (en número C de veces de repetición) o la longitud de código del código de LDPC se limita más que la de difusión digital que se utiliza de manera dedicada para terminales fijas.
Sin embargo, aún bajo tal limitación, la resistencia al error necesita mantenerse a cierto grado.
La presente invención se idea en consideración de tal situación y es para mejorar la resistencia al error de datos, tales como un código de LDPC.
SOLUCIONES A LOS PROBLEMAS De acuerdo con un primer aspecto de la presente invención, se proporciona un dispositivo de procesamiento de datos o un método de procesamiento de datos que incluye un medio de codificación que realiza codificación utilizando un código de LDPC que tiene una longitud de código de 4320 bits y una proporción codificada de 1/2 o realiza codificación utilizando un código de LDPC que tiene una longitud de código de 4320 bits y una proporción codificada de 1/2, en donde una matriz de comprobación de paridad del código de LDPC se configura el disponer los elementos de l's de una matriz de información, la cual se determina basándose en una tabla de valores iniciales de la matriz de comprobación de paridad de las posiciones de representación de matriz de comprobación de paridad de elementos de l's de la matriz de información que corresponde con una longitud de información de acuerdo con la longitud de código y la proporción codificada para cada 72 columnas, en una dirección de columna en un periodo de 72 columnas, y la tabla de valores iniciales de la matriz de comprobación de paridad se forma como sigue: 142 150 213 247 507 538 578 828 969 1042 1107 1315 1509 1584 1612 1781 1934 2106 2117 3 17 20 31 97 466 571 580 842 983 1152 1226 1261 1392 1413 1465 1480 2047 2125 49 169 258 548 582 839 873 881 931 995 1145 1209 1639 1654 1776 1826 1865 1906 1956 148 393 396 486 568 806 909 965 1203 1256 1306 1371 1402 1534 1664 1736 1844 1947 2055 185 191 263 290 384 769 981 1071 1202 1357 1554 1723 1769 1815 1842 1880 1910 1926 1991 424 444 923 1679 91 436 535 978 362 677 821 1695 1117 1392 1454 2030 35 840 1477 2152 1061 1202 1836 1879 242 286 1140 1538 111 '240 481 760 59 1268 1899 2144 737 1299 1395 2072 34 288 810 1903 232 1013 1365 1729 410 783 1066 1187 113 885 1423 1560 760 909 1475 2048 68 254 420 1867 283 325 334 970 168 321 479 554 378 836 1913 1928 101 238 964 1393 304 460 1497 1588 151 192 1075 1614 297 313 677 1303 329 447 1348 1832 582 831 984 1900.
De acuerdo con un segundo aspecto de la presente invención, se proporciona un dispositivo de procesamiento de datos o un método para procesar datos que incluye un medio de codificación que realiza codificación utilizando un código de LDPC que tiene una longitud de código de 4320 bits y una proporción codificada de 7/12 o realiza codificación utilizando un código de LDPC que tiene una longitud de código de 4320 bits y una proporción codificada de 7/12, en donde una matriz de comprobación de paridad del código de LDPC se configura el disponer elementos de l's de una matriz de información, la cual se determina basándose en una tabla de valores iniciales de la matriz de comprobación de paridad de las posiciones que representa la matriz de comprobación de paridad de los elementos de l's de la matriz de información que corresponde con una longitud de información de acuerdo con la longitud de código y la proporción codificada para cada 72 columnas, en una dirección de columna en un periodo de 72 columnas, y la tabla de valores iniciales de la matriz de comprobación de paridad se forma como sigue: 96 246 326 621 668 748 874 965 1022 1108 1117 1142 1300 1469 1481 1627 1702 22 79 122 127 339 359 516 587 1025 1143 1294 1478 1484 1594 1651 1681 1794 80 426 429 506 599 810 892 1016 1117 1246 1277 1281 1316 1384 1713 1729 1753 15 145 182 305 451 563 570 635 781 827 983 1123 1204 1244 1311 1317 1348 11 157 164 292 301 360 636 859 871 895 1138 1164 1206 1268 1454 1613 1783 455 610 1123 1603 631 914 1424 1461 14 9 507 1275 1468 5 1078 1415 1735 169 772 775 1516 1207 1315 1683 1688 19 1053 1221 1260 933 1095 1597 1628 893 1209 1360 1740 1222 1486 1675 1737 897 1074 1651 1728 115 730 1363 1752 1552 1672 1734 1795 75 1087 1371 1712 123 438 839 1074 4 203 1407 1798 441 476 658 1400 380 134 1 1741 1774 974 1487 1664 1756 7 273 834 1658 798 1475 1653 1686 12 1237 1539 1709 211 1494 1618 1624 367 1036 1390 1587 18 166 1645 1679 530 1092 1571 1707 588 1593 1689 1707 980 1104 1522 1701 1025 1510 1552 1683 270 340 1326 1770.
De acuerdo con un tercer aspecto de la presente invención, se proporciona un dispositivo de procesamiento de datos o un método para procesar datos que incluye un medio de codificación que realiza codificación utilizando un código de LDPC que tiene una longitud de código de 4320 bits y una proporción codificada de 2/3 o realiza codificación utilizando un código de LDPC que tiene una longitud de código de 4320 bits y una proporción codificada de 2/3, en donde una matriz de comprobación de paridad del código de LDPC se configura el disponer los elementos de l's de una matriz de información, la cual se determina basándose en una tabla de valores iniciales de la matriz de comprobación de paridad de las posiciones que representa la matriz de comprobación de paridad de elementos de l's de la matriz de información que corresponde con una longitud de información de acuerdo con la longitud de código y la proporción codificada para cada 72 columnas, en una dirección de columna en un periodo de 72 columnas, y la tabla de valores iniciales de la matriz de comprobación de paridad se forma como sigue: 56 291 315 374 378 665 682 713 740 884 923 927 1193 1203 1293 1372 1419 1428 1 17 113 402 406 504 559 597 686 697 817 878 983 1034 1142 1231 1431 2 205 350 428 538 605 866 973 1008 1182 1252 1303 1337 1346 1387 1417 1422 50 158 244 424 455 597 830 889 900 945 978 1040 1059 1101 1150 1254 1382 41 53 269 316 44 9 604 704 752 937 952 1021 1031 1068 1104 1265 1327 1348 601 911 1020 1260 151 674 732 1240 1099 1250 1348 1366 1115 1124 1394 1414 66 250 875 1040 525 603 916 1402 529 561 913 1089 1110 1243 1280 1372 137 656 1316 1369 5 458 1043 1381 1122 1171 1187 1335 18 130 312 1209 30 534 705 1294 272 727 955 1192 925 1287 1385 1437 11 44 6 1281 1408 614 716 787 1340 615 1147 1411 1416 284 865 1151 1414 202 689 1088 1144 459 633 838 941 46 301 1229 1367 476 1031 1120 1418 138 336 560 1419 168 357 536 938 1001 1052 1162 1414 349 1039 1353 1426 146 203 530 549 510 545 979 1108 479 1069 1106 1244 743 1019 1275 1348 427 721 1023 1435 73 842 1296 1435 323 1106 1140 1428 1074 1235 1353 1391.
De acuerdo con un cuarto aspecto de la presente invención, se proporciona un dispositivo de procesamiento de datos o un método para procesar datos que incluye un medio de codificación que realiza codificación utilizando un código de LDPC que tiene una longitud de código de 4320 bits y una proporción codificada de 3/4 o realiza codificación utilizando un código de LDPC que tiene una longitud de código de 4320 bits y una proporción codificada de 3/4, en donde una matriz de comprobación de paridad del código de LDPC se configura el disponer los elementos de l's de una matriz de información, la cual se determina basándose en una tabla de valores iniciales de la matriz de comprobación de paridad de las posiciones que representa la matriz de comprobación de paridad de elementos de l's de la matriz de información que corresponde con una longitud de información de acuerdo con la longitud de código y la proporción codificada para cada- 72 columnas, en una dirección de columna en un periodo de 72 columnas, y la tabla de valores iniciales de la matriz de comprobación de paridad se forma como sigue: 3 14 207 304 349 414 577 587 748 761 772 855 920 976 1009 1058 1069 4 61 81 86 136 146 257 392 402 594 812 959 972 1037 1055 1064 1076 0 68 160 237 437 512 624 629 652 702 818 858 943 998 1035 1044 1064 10 42 159 215 254 320 373 382 410 492 630 887 889 911 916 975 1069 12 32 298 302 318 425 558 621 670 779 964 967 970 975 1054 1067 1072 124 381 715 981 503 610 633 1030 321 874 900 1020 509 817 902 978 3 118 688 911 515 644 848 1067 13 75 721 970 9 464 756 1023 26 219 304 672 5 310 410 695 0 7 267 1040 76 822 873 1043 7 129 1010 1065 115 156 714 1003 163 480 505 1079 238 601 743 1046 216 702 738 912 13 20 166 97 9 11 14 261 1051 186 476 595 843 13 237 451 532 7 11 594 738 10 225 495 851 520 675 1018 1045 9 352 514 543 60 917 1071 1074 471 556 673 1062 345 350 1043 1076 5 539 788 1061 704 851 883 1049 211 233 242 1072 9 1047 1057 1076 18 172 473 1042 365 488 921 968 211 216 554 824 1 709 923 1074 576 647 901 963 71 676 1053 1073 265 738 958 969 66 274 774 811.
De acuerdo con un quinto aspecto de la presente invención, se proporciona un dispositivo de procesamiento de datos que realiza la descodificación de un código de LDPC (Comprobación de Paridad de Baja Densidad) , el dispositivo de procesamiento de datos que incluye: un . medio de descodificación que realiza descodificación de un código de LDPC que tiene una longitud de código de 4320 bits y una proporción codificada de 1/2, en donde una matriz de comprobación de paridad del código de LDPC se configura el disponer los elementos de l's de una matriz de información, los cuales se determinan basándose en una tabla de valores iniciales de la matriz de comprobación de paridad de las posiciones que representa la matriz de comprobación de paridad de los elementos de l's de la matriz de información que corresponde con una longitud de información de acuerdo con la longitud de código y la proporción codificada para cada 72 columnas, en una dirección de columna en un periodo de 72 columnas, y en donde la tabla de valores iniciales de la matriz de comprobación de paridad se forma como sigue: 142 150 213 247 507 538 578 828 969 1042 1107 1315 1509 1584 1612 1781 1934 2106 2117 3 17 20 31 97 466 571 580 842 983 1152 1226 1261 1392 1413 1465 1480 2047 2125 49 169 258 548 582 839 873 881 931 995 1145 1209 163.9 1654 1776 1826 1865 1906 1956 148 393 396 486 568 806 909 965 1203 1256 1306 1371 1402 1534 1664 1736 1844 1947 2055 185 191 263 290 384 769 981 1071 1202 1357 1554 1723 1769 1815 1842 1880 1910 1926 1991 424 444 923 1679 91 436 535 978 362 677 821 1695 1117 1392 1454 2030 35 840 1477 2152 1061 1202 1836 1879 242 286 1140 1538 111 240 481 760 59 1268 1899 2144 737 1299 1395 2072 34 288 810 1903 232 1013 1365 1729 410 783 1066 1187 113 885 1423 1560 760 909 1475 2048 68 254 420 1867 283 325 334 970 168 321 479 554 378 836 1913 1928 101 238 964 1393 304 460 1497 1588 151 192 1075 1614 297 313 677 1303 329 447 1348 1832 582 831 984 1900.
De acuerdo con un sexto aspecto de [ la presente invención, se proporciona un dispositivo de procesamiento de datos que realiza la descodificación de un código de LDPC (Comprobación de Paridad de Baja Densidad) , el dispositivo de procesamiento de datos que incluye: un medio de descodificación que realiza descodificación de un código de LDPC que tiene una longitud de código de 4320 bits y una proporción codificada de 7/12, en donde una matriz de comprobación de paridad del código de LDPC se configura el disponer los elementos de l's de una matriz de información, los cuales se determinan basándose en una tabla de valores iniciales de la matriz de comprobación de paridad de las posiciones que representa la matriz de comprobación de paridad de los elementos de l's de la matriz de información que corresponde con una longitud de información de acuerdo con la longitud de código y la proporción codificada para cada 72 columnas, en una dirección de columna en un período de 72 columnas, y en donde la tabla de valores iniciales de la matriz de comprobación de paridad se forma como sigue: 96 246 326 621 668 748 874 965 1022 1108 1117 1142 1300 1469 1481 1627 1702 22 79 122 127 339 359 516 587 1025 1143 1294 1478 1484 1594 1651 1681 1794 80 426 429 506 599 810 892 1016 1117 1246 1277 1281 1316 1384 1713 1729 1753 15 145 182 305 451 563 570 635 781 827 983 1123 1204 1244 1311 1317 1348 11 157 164 292 301 360 636 859 871 895 1138 1164 1206 1268 1454 1613 1783 455 610 1123 1603 631 914 1424 1461 149 507 1275 1468 5 1078 1415 1735 169 772 775 1516 1207 1315 1683 1688 19 1053 1221 1260 933 1095 1597 1628 893 1209 1360 1740 1222 1486 1675 1737 897 1074 1651 1728 115 730 1363 1752 1552 1672 1734 1795 75 1087 1371 1712 123 438 839 1074 4 203 1407 1798 441 47 6 658 1400 380 1341 174 1 1774 974 1487 1664 1756 7 273 834 1658 798 1475 1653 1686 12 1237 1539 1709 211 1494 1618 1624 367 1036 1390 1587 18 166 1645 1679 530 1092 1571 1707 588 1593 1689 1707 980 1104 1522 1701 1025 1510 1552 1683 270 340 1326 1770 .
De acuerdo con un séptimo aspecto de la presente invención, se proporciona un dispositivo de procesamiento de datos que realiza la descodificación de un código de LDPC (Comprobación de Paridad de Baja Densidad) , el dispositivo de procesamiento de datos que incluye: un medio de descodificación que realiza descodificación de un código de LDPC que tiene una longitud de código de 4320 bits y una proporción codificada de 2/3, en donde una matriz de comprobación de paridad del código de LDPC se configura el disponer los elementos de 1' s de una matriz de información, los cuales se determinan basándose en una tabla de valores iniciales de la matriz de comprobación de paridad de las posiciones que representa la ' matriz de comprobación de paridad de los elementos de l's de la matriz de información que corresponde con una longitud de información de acuerdo con la longitud de código y la proporción codificada para cada 72 columnas, en una dirección de columna en un periodo de 72 columnas, y en donde la tabla de valores iniciales de la matriz de comprobación de paridad se forma como sigue: 56 291 315 374 378 665 682 713 740 884 923 927 1193 1203 1293 1372 1419 1428 1 17 113 402 406 504 559 597 686 697 817 878 983 1007 1034 1142 1231 1431 2 205 350 428 538 605 866 973 1008 1182 1252 1303 1319 1337 1346 1387 1417 1422 50 158 244 424 455 597 830 889 900 945 978 1040 1101 1150 1254 1382 1 53 269 316 44 9 604 704 752 937 952 1021 1031 1104 1265 1327 1348 601 911 1020 1260 151 674 732 1240 1099 1250 1348 1366 1115 1124 1394 1414 66 250 875 1040 25 603 916 1402 29 561 913 108 9 110 1243 1280 1372 37 656 1316 1369 458 1043 1381 122 1171 1187 1335 8 130 312 1209 0 534 705 1294 72 727 955 1192 25 1287 1385 1437 1 44 6 1281 1408 14 716 787 1340 15 1147 1411 1416 84 8 65 1151 14 14 02 689 1088 1144 59 633 838 941 6 301 1229 1367 476 1031 1120 1418 138 336 560 1419 168 357 536 938 1001 1052 1162 1414 349 1039 1353 1426 146 203 530 549 510 545 979 1108 479 1069 1106 1244 743 1019 1275 1348 427 721 1023 1435 73 842 1296 1435 323 1106 1140 1428 1074 1235 1353 1391.
De acuerdo con un octavo aspecto de la presente invención, se proporciona un dispositivo de procesamiento de datos que realiza la descodificación de un código de LDPC (Comprobación de Paridad de Baja Densidad) , el dispositivo de procesamiento de datos que incluye: un medio de descodificación que realiza descodificación de un código de LDPC que tiene una longitud de código de 4320 bits y una proporción codificada de 3/4, en donde una matriz de comprobación de paridad del código de LDPC se configura el disponer los elementos de 1' s de una matriz de información, la cual se determina basándose en una tabla de valores iniciales de la matriz de comprobación de paridad de las posiciones que representa la matriz de comprobación de paridad de los elementos de 1' s de la matriz de información que corresponde con una longitud de información de acuerdo con la longitud de código y la proporción codificada para cada 72 columnas, en una dirección de columna en un periodo de 72 columnas, y en donde la tabla de valores iniciales de la matriz de comprobación de paridad se forma como sigue: 3 14 207 304 349 414 577 587 748 761 772 855 920 976 1009 1058 1069 4 61 81 86 136 146 257 392 402 594 812 959 972 1037 1055 1064 1076 0 68 160 237 437 512 624 629 652 702 818 858 943 998 1035 1044 1064 10 42 159 215 254 320 373 382 410 492 630 887 889 911 916 975 1069 12 32 298 302 318 425 558 621 670 779, 964 967 970 975 1054 1067 1072 124 381 715 981 503 610 633 1030 321 874 900 1020 509 817 902 978 3 118 688 911 515 644 848 1067 13 75 721 970 9 464 756 1023 26 219 304 672 5 310 410 695 0 7 267 1040 76 822 873 1043 7 129 1010 1065 115 156 714 1003 163 480 505 1079 238 601 743 104 6 216 702 738 912 13 20 166 979 11 14 261 1051 186 47 6 595 843 13 237 451 532 7 11 594 738 10 225 495 851 520 675 1018 1045 9 352 514 543 60 917 1071 1074 471 556 673 1062 345 350 1043 107 6 5 539 788 1061 704 851 883 104 9 211 233 242 1072 9 1047 1057 1076 18 172 473 1042 365 488 921 968 211 216 554 824 1 709 923 1074 576 647 901 963 71 676 1053 1073 265 738 958 969 66 274 774 811.
De acuerdo con el primer al cuarto aspecto de la presente invención, la codificación se realiza utilizando un código de LDPC que tiene una longitud de código de 4320 bits y una proporción codificada de 1/2, 7/12, 2/3, o 3/4.
De acuerdo con el quinto a octavo aspectos de la presente invención, la descodificación de un código de LDPC que tiene una longitud de código de 4320 bits y una proporción codificada de 1/2, 7/12, 2/3, o 3/4 se realiza.
Una matriz de comprobación de paridad de código de LDPC se configura el disponer los elementos de l's de una matriz de información, la cual se determina basándose en una tabla de valores iniciales de la matriz de comprobación de paridad de las ' posiciones que representa la matriz de comprobación de paridad de elementos de l's de la matriz de información que corresponde con una longitud de información de acuerdo con la longitud de código y la proporción codificada para cada 72 columnas, en una dirección de columna en un periodo de 72 columnas, y la tabla de valores iniciales de la matri z de comprobación de paridad del código de LDPC que tiene una proporción codificada de 1 /2 se forma como sigue : 142 150 213 247 507 538 578 828 969 1042 1107 1315 1509 1584 1612 1781 1934 2106 2117 3 17 20 31 97 466 571 580 842 983 1152 1226 1261 1392 1413 1465 1480 2047 2125 49 169 258 548 582 839 873 881 931 995 1145 1209 1639 1654 1776 1826 1865 1906 1956 148 393 396 486 568 806 909 965 1203 1256 1306 1371 1402 1534 1664 1736 1844 1947 2055 185 191 263 290 384 769 981 1071 1202 1357 1554 1723 1769 1815 1842 1880 1910 1926 1991 424 444 923 1679 91 436 535 978 362 677 821 1695 1117 1392 1454 2030 35 840 1477 2152 1061 1202 1836 1879 242 286 1140 1538 111 240 481 760 59 1268 1899 2144 737 1299 1395 2072 34 288 810 1903 232 1013 1365 1729 410 783 1066 1187 113 885 1423 1560 760 909 1475 2048 68 254 420 1867 283 325 334 970 168 321 479 554 378 836 1913 1928 101 238 964 1393 304 460 1497 1588 151 192 1075 1614 297 313 677 1303 329 447 1348 1832 582 831 984 1900.
Además, la tabla de valores iniciales de la matriz de comprobación de paridad del código de LDPC que tiene una proporción codificada de 7/12 se forma como sigue: 96 246 326 621 668 748 874 965 1022 1108 1117 1142 1300 1469 1481 1627 1702 22 79 122 127 339 359 516 587 1025 1143 1294 1478 1484 1594 1651 1681 1794 80 426 429 506 599 810 892 1016 1117 1246 1277 1281 1316 1384 1713 1729 1753 15 145 182 305 451 563 570 635 781 827 983 1123 1204 1244 1311 1317 1348 11 157 164 292 301 360 636 859 871 895 1138 1164 1454 1613 1783 455 610 1123 1603 631 914 1424 1461 14 9 507 1275 14 68 5 1078 1415 1735 169 772 775 1516 1207 1315 1683 1688 19 1053 1221 1260 933 1095 1597 1628 8 93 1209 1360 1740 1222 1486 1675 1737 897 1074 1651 1728 115 730 1363 1752 1552 1672 1734 1795 75 1087 1371 1712 123 438 839 1074 4 203 1407 17 98 44 1 47 6 658 1400 380 1341 174 1 1774 974 1487 1664 1756 7 273 834 1658 798 1475 1653 1686 12 1237 1539 1709 211 14 94 1618 1624 367 1036 1390 1587 18 166 1645 1679 530 1092 1571 1707 588 1593 1689 1707 980 1104 1522 1701 1025 1510 1552 1683 270 340 1326 1770.
Además, la tabla de valores iniciales de la matriz de comprobación de paridad del código de LDPC que tiene una proporción codificada de 2/3 se forma como sigue: 56 291 315 374 378 665 682 713 740 884 923 927 1193 1203 1293 1372 1419 1428 1 17 113 402 406 504 559 597 686 697 817 878 983 1007 1034 1142 1231 1431 2 205 350 428 538 605 866 973 1008 1182 1252 1303 1319 1337 1346 1387 1417 1422 50 158 244 424 455 597 830 889 900 945 978 1040 1052 1059 1101 1150 1254 1382 41 53 269 316 449 604 704 752 937 952 1021 1031 1044 1068 1104 1265 1327 1348 601 911 1020 1260 151 674 732 1240 1099 1250 1348 1366 1115 1124 1394 1414 66 250 875 1040 525 603 916 1402 529 561 913 1089 1110 1243 1280 1372 137 656 1316 1369 5 458 1043 1381 1122 1171 1187 1335 18 130 312 1209 30 534 705 1294 272 727 955 1192 925 1287 1385 1437 11 446 1281 1408 614 716 787 1340 615 1147 1411 1416 284 865 1151 1414 202 689 1088 1144 459 633 838 941 46 301 1229 1367 476 1031 1120 1418 138 336 560 1419 168 357 536 938 1001 1052 1162 1414 349 1039 1353 1426 146 203 530 549 510 545 979 1108 479 1069 1106 1244 743 1019 1275 1348 427 721 1023 1435 73 842 1296 1435 323 1106 1140 1428 1074 1235 1353 1391.
Además, la tabla de valores iniciales de la matriz de comprobación de paridad del código de LDPC que tiene una proporción codificada de 3/4 se forma como sigue: 3 14 207 304 349 414 577 587 748 761 772 855 920 976 1009 1058 1069 4 61 81 86 136 146 257 392 402 594 812 959 972 1037 1055 1064 1076 0 68 160 237 437 512 624 629 652 702 818 858 943 998 1035 1044 1064 10 42 159 215 254 320 373 382 410 492 630 887 889 911 916 975 1069 12 32 298 302 318 425 558 621 670 779 964 967 970 975 1054 1067 1072 124 381 715 981 503 610 633 1030 321 874 900 1020 509 817 902 978 3 118 688 911 515 644 848 1067 13 75 721 970 9 464 756 1023 26 219 304 672 5 310 410 695 0 7 267 1040 7 6 822 873 1043 7 129 1010 1065 115 156 714 1003 163 480 505 107 9 238 601 743 104 6 216 702 738 912 13 20 166 979 11 14 261 1051 186 476 595 843 13 237 451 532 7 11 594 738 10 225 4 95 851 520 675 1018 1045 9 352 514 543 60 917 1071 1074 471 556 673 1062 345 350 1043 1076 5 539 788 1061 704 851 883 104 9 211 233 242 1072 9 1047 1057 107 6 18 172 473 1042 365 488 921 968 211 216 554 824 1 709 923 1074 576 647 901 963 71 676 1053 1073 265 738 958 969 66 274 774 811.
Aqui, el dispositivo de procesamiento de datos puede ser un dispositivo independiente o un bloque interno que configura un dispositivo.
EFECTOS DE LA INVENCIÓN De acuerdo con el primer a octavo aspectos, la resistencia al error puede mejorarse.
BREVE DESCRIPCIÓN DE LOS DIBUJOS La Figura 1 es un diagrama que ilustra una matriz H de comprobación de paridad de un código de LDPC.
La Figura 2 es un diagrama de flujo que ilustra la secuencia de descodificación de un código de LDPC.
La Figura 3 es un diagrama que ilustra un ejemplo de una matriz de comprobación de paridad de un código de LDPC.
La Figura 4 es un diagrama que ilustra una gráfica de Tanner de matriz de comprobación de paridad.
La Figura 5 es un diagrama que ilustra un nodo de vibración .
La Figura 6 es un diagrama que ilustra un nodo de comprobación .
La Figura 7 es un diagrama que ilustra un ejemplo de configuración de un sistema de transmisión de acuerdo con una modalidad de la presente invención.
La Figura 8 es un diagrama de bloques que ilustra un ejemplo de configuración de un dispositivo 11 de transmisión .
La Figura 9 es un diagrama de bloque que ilustra un ejemplo de configuración de un intercalador 116 de bit.
La Figura 10 es un diagrama que ilustra una matriz de comprobación de paridad.
La Figura 11 es un diagrama que ilustra una matriz de paridad.
La Figura 12 es un diagrama que ilustra una matriz de comprobación de paridad de un código de LDPC que se define en el estándar de DVB-S.2.
La Figura 13 es un diagrama que ilustra una matriz de comprobación de paridad de un código de LDPC que se define en el estándar de DVB-S.2.
La Figura 14 es un diagrama que ilustra la disposición de puntos de señal de 16 QAM.
La Figura 15 es un diagrama que ilustra la disposición de puntos de señal de 64 QAM.
La Figura 16 es un diagrama que ilustra la disposición de puntos de señal de 64 QAM.
La Figura 17 es un diagrama que ilustra la disposición de puntos de señal de 64 QAM.
La Figura 18 es un diagrama que ilustra el proceso de un desmultiplexor 25.
La Figura 19 es un diagrama que ilustra el proceso del desmultiplexor 25.
La Figura 20 es un diagrama que ilustra una gráfica de Tanner para la descodificación de un código de LDPC.
La Figura 21 representa diagramas que ilustran una matriz de paridad HT que tiene una estructura de escalera y una gráfica de Tanner que corresponde con la matriz de paridad HT.
La Figura 22 es un diagrama que ilustra la matriz de paridad HT de la matriz H de comprobación de paridad que corresponde con el código de LDPC después del intercalado de paridad .
La Figura 23 es un diagrama que ilustra una matriz de comprobación de paridad transformada.
La Figura 24 es un diagrama que ilustra el proceso de un intercalador 24 de transposición de columna; La Figura 25 es un diagrama que ilustra el número de columnas de una memoria 31 que es necesaria para el intercalado de transposición de columna y direcciones de posiciones de inicio de escritura de las mismas.
La Figura 26 es un diagrama que ilustra el número de columnas de la memoria 31 que es necesaria para el intercalado de transposición de columna y direcciones de posiciones de inicio de escritura de las mismas.
La Figura 27 es un diagrama de flujo que ilustra el proceso realizado por el intercalador 116 de bit y un codificador 117 QAM.
La Figura 28 es un diagrama que ilustra un modelo de un canal de comunicación empleado en una simulación.
La Figura 29 es un diagrama que ilustra la relación entre una proporción de error y una frecuencia Doppler fd de una fluctuación que se adquiere a través de una simulación.
La Figura 30 es un diagrama que ilustra la relación entre una proporción de error y una frecuencia Doppler fd de una fluctuación que se adquiere a través de una simulación.
La Figura 31 es un diagrama de bloque que ilustra un ejemplo de configuración de un codificador 115 de LDPC.
La Figura 32 es un diagrama de flujo que ilustra el proceso del codificador 115 de LDPC.
La Figura 33 es un diagrama que ilustra un ejemplo de una tabla de valores iniciales de una matriz de comprobación de paridad que tiene una proporción codificada de 1/4 y una longitud de código de 16200.
La Figura 34 es un diagrama que ilustra un método para adquirir una matriz H de comprobación de paridad de una tabla de valores iniciales de la matriz de comprobación de paridad .
La Figura 35 es un diagrama que ilustra un ejemplo de una tabla de valores iniciales de una matriz de comprobación de paridad que tiene una proporción codificada de 1/4 y una longitud de código de 4320.
La Figura 36 es un diagrama que ilustra un ejemplo de una tabla de valores iniciales de una matriz de comprobación de paridad que tiene una proporción codificada de 1/3 y una longitud de código de 4320.
La Figura 37 es un diagrama que ilustra un ejemplo de una tabla de valores iniciales de una matriz de comprobación de paridad que tiene una proporción codificada de 5/12 y una longitud de código de 4320.
La Figura 38 es un diagrama que ilustra un ejemplo de una tabla de valores ¦ iniciales de una matriz de comprobación de paridad que tiene una proporción codificada de 1/2 y una longitud de código de 4320.
La Figura 39 es un diagrama que ilustra un ejemplo de una tabla de valores iniciales de una matriz de comprobación de paridad que tiene una proporción codificada de 7/12 y una longitud de código de 4320.
La Figura 40 es un diagrama que ilustra un ejemplo de una tabla de valores iniciales de una matriz de comprobación de paridad que tiene una proporción codificada de 2/3 y una longitud de código de 4320.
La Figura 41 es un diagrama que ilustra un ejemplo de una tabla de valores iniciales de una matriz de comprobación de paridad que tiene una proporción codificada de 3/4 y una longitud de código de 4320.
La Figura 42 es un diagrama que ilustra un ejemplo de una tabla de valores iniciales de una matriz de comprobación de paridad que tiene una proporción codificada de 5/6 y una longitud de código de 4320.
La Figura 43 es un diagrama que ilustra un ejemplo de una tabla de valores iniciales de una matriz de comprobación de paridad que tiene una proporción codificada de 11/12 y una longitud de código de 4320.
La Figura 44 es un diagrama que ilustra un ejemplo de una gráfica de Tanner de un ensamble de una secuencia de grado que tiene un peso de columna de 3 y un peso de fila de 6.
La Figura 45 es un diagrama que ilustra un ejemplo de una gráfica de Tanner de un ensamble de un tipo de borde múltiple .
La Figura 46 es un diagrama que ilustra una longitud de ciclo mínima y un umbral de rendimiento de una matriz de comprobación de paridad de un código de LDPC que tiene una longitud de código de 4320.
La Figura 47 es un diagrama que ilustra una matriz de comprobación de paridad de un código de LDPC que tiene una longitud de código de 4320.
La Figura 48 es un diagrama que ilustra una matriz de comprobación de paridad de un código de LDPC que tiene una longitud de código de 4320.
La Figura 49 es un diagrama que ilustra el número de columnas de la memoria 31 que es necesaria para el intercalado de transposición de columna y direcciones de posiciones de inicio de escritura de las mismas.
La Figura 50 es un diagrama que ilustra un resultado de simulación de una BER en un caso en donde se realiza el intercalado de transposición de columna.
La Figura 51 es un diagrama que ilustra un proceso de intercambio de acuerdo con el modo actual .
La Figura 52 es un diagrama que ilustra un proceso de intercambio de acuerdo con el modo actual.
La Figura 53 es un diagrama que ilustra los grupos de bits de código y los grupos de bits de símbolo en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/4 se modula en 64 QAM, y un múltiplo b es dos.
La Figura 54 es un diagrama que ilustra una regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/4 se modula en 64 QA , y el múltiplo b es dos.
La Figura 55 es un diagrama que ilustra el intercambio de bits de código de acuerdo con la regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/4 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 56 es un diagrama que ilustra un grupo de bits de código y un grupo de bit de símbolo en un caso en donde un código de LDPC que tiene una longitud de código de k y una proporción codificada de 1/3 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 57 es un diagrama que ilustra una regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/3 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 58 es un diagrama que ilustra el intercambio de bits de código de acuerdo con la regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/3 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 59 es un diagrama que ilustra un grupo de bits de código y un grupo de bit de símbolo en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 5/12 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 60 es un diagrama que ilustra una regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 5/12 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 61 es un diagrama que ilustra el intercambio de bits de código de acuerdo con la regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 5/12 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 62 es un diagrama que ilustra un grupo de bits de código y un grupo de bit de símbolo en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/2 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 63 es un diagrama que ilustra una regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/2 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 64 es un diagrama que ilustra el intercambio de bits de código de acuerdo con la regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/2 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 65 es un diagrama que ilustra un grupo de bits de código y un grupo de bit de símbolo en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 7/12 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 66 es un diagrama que ilustra una regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 7/12 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 67 es un diagrama que ilustra el intercambio de bits de código de acuerdo con la regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 7/12 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 68 es un diagrama que ilustra un grupo de bits de código y un grupo de bit de símbolo en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 2/3 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 69 es un diagrama que ilustra una regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 2/3 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 70 es un diagrama que ilustra el intercambio de bits de código de acuerdo con la regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 2/3 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 71 es un diagrama que ilustra un grupo de bits de código y un grupo de bit de símbolo en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 3/4 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 72 es un diagrama que ilustra una regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 3/4 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 73 es un diagrama que ilustra el intercambio de bits de código de acuerdo con la regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 3/4 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 74 es un diagrama que ilustra un grupo de bits de código y un grupo de bit de símbolo en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 5/6 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 75 es un diagrama que ilustra una regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 5/6 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 76 es un diagrama que ilustra el intercambio de bits de código de acuerdo con la regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 5/6 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 77 es un diagrama que ilustra un grupo de bits de código y un grupo de bit de símbolo en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 11/12 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 78 es un diagrama que ilustra una regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 11/12 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 79 es un diagrama que ilustra el intercambio de bits de código de acuerdo con ,1a regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 11/12 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 80 es un diagrama que ilustra un grupo de bits de código y un grupo de bit de símbolo en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/4 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 81 es un diagrama que ilustra una regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/4 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 82 es un diagrama que ilustra el intercambio de bits de código de acuerdo con la regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/4 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 83 es un diagrama que ilustra un grupo de bits de código y un grupo de bit de símbolo en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/3 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 84 es un diagrama que ilustra una regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/3 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 85 es un diagrama que ilustra el intercambio de bits de código de acuerdo con la regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/3 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 86 es un diagrama que ilustra un grupo de bits de código y un grupo de bit de símbolo en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 5/12 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 87 es un diagrama que ilustra una regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 5/12 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 88 es un diagrama que ilustra el intercambio de bits de código de acuerdo con la regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 5/12 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 89 es un diagrama que ilustra un grupo de bits de código y un grupo de bit de símbolo en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/2 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 90 es un diagrama que ilustra una regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/2 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 91 es un diagrama que ilustra el intercambio de bits de código de acuerdo con la regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/2 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 92 es un diagrama que ilustra un grupo de bits de código y un grupo de bit de símbolo en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 7/12 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 93 es un diagrama que ilustra una regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 7/12 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 94 es un diagrama que ilustra el intercambio de bits de código de acuerdo con la regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 7/12 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 95 es un diagrama que ilustra un grupo de bits de código y un grupo de bit de símbolo en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 2/3 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 96 es un diagrama que ilustra una regla de asignación en un caso . en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 2/3 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 97 es un diagrama que ilustra el intercambio de bits de código de acuerdo con la regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 2/3 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 98 es un diagrama que ilustra un grupo de bits de código y un grupo de bit de símbolo en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 3/4 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 99 es un diagrama que ilustra una regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 3/4 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 100 es un diagrama que ilustra el intercambio de bits de código de acuerdo con la regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 3/4 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 101 es un diagrama que ilustra un grupo de bits de código y un grupo de bit de símbolo en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 5/6 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 102 es un diagrama que ilustra una regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 5/6 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 103 es un diagrama que ilustra el intercambio de bits de código de acuerdo con la regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 5/6 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 104 es un diagrama que ilustra un grupo de bits de código y un grupo de bit de símbolo en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 11/12 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 105 es un diagrama que ilustra una regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 11/12 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 106 es un diagrama que ilustra el intercambio de bits de código de acuerdo con la regla de asignación en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 11/12 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 107 es un diagrama que ilustra un resultado de simulación de una BER en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/4 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 108 es un diagrama que ilustra un resultado de simulación de una BER en un caso en donde un código de LDPC que tiene una longitud de código de k y una proporción codificada de 1/3 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 109 es un diagrama que ilustra un resultado de simulación de una BER en un caso en donde un código de LDPC que tiene una longitud de código de k y una proporción codificada de 5/12 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 110 es un diagrama que ilustra un resultado de simulación de una BER en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/2 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 111 es un diagrama que ilustra un resultado de simulación de una BER en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 7/12 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 112 es un diagrama que ilustra un resultado de simulación de una BER en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 2/3 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 113 es un diagrama que ilustra un resultado de simulación de una BER en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 3/4 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 114 es un diagrama que ilustra un resultado de simulación de una BER en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 5/6 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 115 es un diagrama que ilustra un resultado de simulación de una BER en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 11/12 se modula en 64 QAM, y el múltiplo b es dos.
La Figura 116 es un diagrama que . ilustra un resultado de simulación de una BER en un caso en donde un código de LDPC que tiene una longitud de código de k y una proporción codificada de 1/4 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 117 es un diagrama que ilustra un resultado de simulación de una BER en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/3 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 118 es un diagrama que ilustra un resultado de simulación de una BER en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 5/12 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 119 es un diagrama que ilustra un resultado de simulación de una BER en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 1/2 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 120 es un diagrama que ilustra un resultado de simulación de una BER en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 7/12 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 121 es un diagrama que ilustra un resultado de simulación de una BER en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 2/3 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 122 es un diagrama que ilustra un resultado de simulación de una BER en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 3/4 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 123 es un diagrama que ilustra un resultado de simulación de una BER en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 5/6 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 124 es un diagrama que ilustra un resultado de simulación de una BER en un caso en donde un código de LDPC que tiene una longitud de código de 4k y una proporción codificada de 11/12 se modula en 16 QAM, y el múltiplo b es dos.
La Figura 125 es un diagrama que ilustra un ejemplo de una tabla de valores iniciales de una matriz de comprobación de paridad que tiene una proporción codificada de 1/2 y una longitud de código de 4320.
La Figura 126 es un diagrama que ilustra un ejemplo de una tabla de valores iniciales de una matriz de comprobación de paridad que tiene una proporción codificada de 7/12 y una longitud de código de 4320.
La Figura 127 es un diagrama que ilustra un ejemplo de una tabla de valores iniciales de una matriz de comprobación de paridad que tiene una proporción codificada de 2/3 y una longitud de código de 4320.
La Figura 128 es un diagrama que ilustra un ejemplo de una tabla de valores iniciales de una matriz de comprobación de paridad que tiene una proporción codificada de 3/4 y una longitud de código de 4320.
La Figura 129 es un diagrama que ilustra una longitud de ciclo mínima y un umbral de rendimiento de una matriz de comprobación de paridad de un código de LDPC que tiene una longitud de código de 4320.
La Figura 130 es un diagrama¦ que ilustra una matriz de comprobación de paridad de un código de LDPC que tiene una longitud de código de 4320.
La Figura 131 es un diagrama que ilustra un resultado de simulación de una BER.
La Figura 132 es un diagrama de bloque que ilustra un ejemplo de configuración de un dispositivo 12 de recepción .
La Figura 133 es un diagrama de bloque que ilustra un ejemplo de configuración de un desintercalador 165 de bit.
La Figura 134 es un diagrama de flujo de un proceso que se realiza por un descodificador 164 QAM, el desintercalador 165 de bits y un descodificador 166 de LDPC.
La Figura 135 es un diagrama que ilustra un ejemplo de una matriz de comprobación de paridad de un código de LDPC.
La Figura 136 es un diagrama que ilustra una matriz (matriz de comprobación de paridad transformada) , que se adquiere al realizar remplazo de fila y remplazo de columna para una matriz de comprobación de paridad.
La Figura 137 es un diagrama que ilustra una matriz de comprobación de paridad transformada que se divide en unidades de 5 x 5.
La Figura 138 es un diagrama de bloque que ilustra un ejemplo de configuración de un dispositivo de descodificación que realiza cálculos de nodo P juntos.
La Figura 139 es un diagrama de bloque que ilustra un ejemplo de configuración de un descodificador 166 de LDPC.
La Figura 140 es un diagrama que ilustra el proceso de un multiplexor 54 que configura el desintercalador 165 de bit.
La Figura 141 es un diagrama que ilustra el proceso de un desintercalador 55 de transposición de columna.
La Figura 142 es un diagrama de bloque que ilustra otro ejemplo de configuración del desintercalador 165 de bit.
La Figura 143 es un diagrama de bloque que ilustra un primer ejemplo de configuración y un sistema de recepción al cual puede aplicarse el dispositivo 12 de recepción.
La Figura 144 es un diagrama de bloque que ilustra un segundo ejemplo de configuración y un sistema de recepción al cual puede aplicarse el dispositivo 12 de recepción.
La Figura 145 es un diagrama de bloque que ilustra un tercer ejemplo de configuración y un sistema de recepción al cual puede aplicarse el dispositivo 12 de recepción.
La Figura 146 es un diagrama de bloque que ilustra un ejemplo de configuración de una computadora de acuerdo con una modalidad de la presente invención.
MODO PARA LLEVAR A CABO LA INVENCIÓN Ejemplo de Configuración del Sistema de Transmisión de Acuerdo con la Presente Invención La Figura 7 ilustra un ejemplo de configuración de un sistema de transmisión (aquí, un sistema que representa una adición lógica de una pluralidad de dispositivos, sin importar si los dispositivos de las configuraciones se disponen o no en la misma carcasa) de acuerdo con una modalidad de la presente invención.
En la Figura 7, el sistema de transmisión se configura por un dispositivo 11 de transmisión y un dispositivo 12 de recepción.
El dispositivo 11 de transmisión envía (difunde) (transmite) un programa que se utiliza de manera dedicada para una terminal fija o una terminal móvil. En otras palabras, el dispositivo 11 de transmisión, por ejemplo, codifica los datos objetivo que es un objetivo de transmisión, tales como datos de video o datos de audio, como un programa que se utiliza de manera dedicada para una terminal fija o una terminal móvil en un código de LDPC y transmite el código de LDPC, por ejemplo, a través de un canal 13 de comunicación que es una onda terrestre.
El dispositivo 12 de recepción, por ejemplo, es una terminal móvil, recibe el código de LDPC que se transmite desde el dispositivo 11 de transmisión a través del canal 13 de comunicación, descodifica el código de LDPC en los datos objetivo y produce los datos objetivo.
Aqui, el código de LDPC que se utiliza en el sistema de transmisión ilustrado en la Figura 7 se sabe que muestran una capacidad extremadamente elevada en un canal de comunicación AWGN (Ruido Gaussiano Blanco Aditivo) .
Sin embargo, en el canal 13 de comunicación de una onda terrestre o similar, existe un caso en donde un error de ráfaga o borrado ocurre. Por ejemplo, en un sistema de OFDM (Multiplexión por División de Frecuencia Ortogonal) , bajo un ambiente de varias trayectorias en el cual una D/U relación (Relación Deseada e Indeseada) es 0 dB (la potencia de indeseada = eco es la misma que la potencia de deseada = trayectoria principal) , existe un caso en donde la potencia de un símbolo específico es cero (borrado) de acuerdo con un retardo de un eco (una trayectoria distinta a la trayectoria principal) .
Además, también en una fluctuación (un canal de comunicación al cual un eco una frecuencia Doppler se agrega con un retardo de cero) , en un caso en donde la D/U es 0 dB, existe un caso en donde la potencia de todos los símbolos de la OFDM en un tiempo específico es cero (borrado) debido a la frecuencia Doppler.
Además, existe un caso en donde un error de ráfaga ocurre basado en el estado de un cableado formado a partir de una unidad de recepción (no ilustrado en la figura) en el lado del dispositivo 12 de recepción, tal como una antena que recibe una señal transmitida desde el dispositivo 11 de transmisión hasta el dispositivo 12 de recepción o la inestabilidad de la potencia del dispositivo 12 de recepción.
Mientras tanto, en la descodificación de un código de LDPC, en una columna de la matriz H de comprobación de paridad y, además, en un nodo variable que corresponde por el bit de código del código de LDPC, como se ilustra en la Figura 5 descrita en lo anterior, el cálculo de nodo variable de representada en la Ecuación (1) se realiza, el cual acompaña la adición del bit de código (el valor recibido UOÍ del mismo) del código de LDPC, y por consiguiente, cuando ocurre un error en el bit de código que se utiliza para el cálculo de nodo variable, la precisión de un mensaje solicitado disminuye.
Además, en la descodificación de un código de LDPC, en un nodo de comprobación, el cálculo de nodo de comprobación representado en la Ecuación (7) se realiza utilizando mensajes adquiridos en los nodos variables conectados al nodo de comprobación y, por consiguiente, cuando el número de nodos de comprobación que tienen errores (incluyendo borrado) que ocurre al mismo tiempo en una pluralidad de nodos variables (bits de código del código de LDPC que corresponde al mismo) conectado al mismo incrementa, la capacidad de descodificación se degrada.
En otras palabras, por ejemplo, cuando dos o más nodos variables conectadas a un nodo de comprobación se han borrado al mismo tiempo, el nodo de comprobación regresa un mensaje de una probabilidad igual para una probabilidad de un valor de cero y una probabilidad de un valor de uno a todos los nodos variables. En tal caso, el nodo de comprobación que regresa el mensaje de una probabilidad igual no contribuye a un proceso de descodificación (un conjunto de un cálculo de nodo variable y un cálculo de nodo de comprobación) , y, como resultado, el número de repeticiones del proceso de descodificación necesita ser grande, por lo que la capacidad de descodificación se degrada, y el consumo de energía del dispositivo 12 de recepción que descodifica el código de LDPC incrementa .
Por lo tanto, en el sistema de transmisión ilustrado en la Figura 7, la resistencia a un error de ráfaga o borrado se mejora mientras la capacidad de un canal de comunicación de AWGN se mantiene.
Ejemplo de Configuración del Dispositivo 11 de Transmisión La Figura 8 es un diagrama de bloque que ilustra un ejemplo de configuración del dispositivo 11 de transmisión ilustrado en la Figura 7.
En el dispositivo 11 de transmisión, una o más corrientes de entrada como datos objetivo se suministran a una adaptación de modo/multiplexor 111.
La adaptación del modo/multiplexor 111 realiza selección modo y multiplexión de una o más ' corrientes de entrada suministradas al mismo y suministra los datos adquiridos como resultado del mismo a un elemento de relleno 112.
El elemento de relleno 112 realiza el relleno de cero (inserción de elementos Nulos) , la cual es necesaria, para los datos suministrados desde la adaptación de modo/multiplexor 111 y suministra los datos adquiridos como resultado del mismo a un aleatorizador 113 de BB.
El aleatorizador 113 BB realiza un proceso de difusión de energía para los datos suministrados desde el elemento de relleno 112 y suministra los datos adquiridos como resultados del mismo a un codificador 114 de BCH.
El codificador 114 de BCH realiza codificación de BCH para los datos suministrados desde el aleatorizador 113 de BB y suministra los datos adquiridos como resultado del mismo a un codificador 115 de LDPC como datos objetivo de LDPC que son un objetivo para codificación de LDPC.
El codificador 115 de LDPC realiza codificación de LDPC para los datos objetivo de LDPC suministrados desde el codificador 114 de BCH de acuerdo con una matriz de comprobación de paridad en la cual una matriz de paridad que es parte del código de LDPC que corresponde con un bit de paridad tiene una estructura de escalera y produce un código de LDPC en el cual los datos objetivo de LDPC se establecen como bits de información.
En otras palabras, el codificador 115 de LDPC realiza codificación de LDPC para codificar los datos objetivos de LDPC en un código de LDPC tal como un código de LDPC, por ejemplo, definido en el estándar de DVB-T.2 y produce el código de LDPC adquirido como resultado del mismo.
Aquí, en el estándar de DVB-T.2, un código de LDPC definido en el estándar de DVB-S.2 se emplea excepto para un caso en donde una longitud de código es de 16200 bits, y una proporción codificada es 3/5. El código de LDPC definido en el estándar del DVB-T.2 es un código de IRA (Acumulación de Repetición Irregular) , y una matriz de paridad de la matriz de comprobación de paridad del código de LDPC tiene una estructura de escalera. La matriz de paridad y la estructura de escalera se describirán a continuación. El código de IRA, por ejemplo, se describe, "Códigos de Acumulación de Repetición Irregular", H. Jin, A. Khandekar, y R. J. McEliece, en Procedimientos del Segundo Simposio Internacional sobre Códigos de Turbo y temas relacionados, pp 1-8, septiembre de 2000.
El código de LDPC que se produce desde el codificador 115 de LDPC se suministra a un intercalador 116 de bits.
El intercalador 116 de bit se realiza en intercalado de bits que se describirá a continuación para el código de LDPC suministrado desde el codificador 115 de LDPC y suministra el código de LDPC después del intercalado de bits a un codificador 117 QAM.
El codificador 117 QAM realiza modulación ortogonal (modulación de varios valores) al mapear el código de LDPC suministrado desde el intercalador 116 de bits hacia un punto de señal de la modulación ortogonal que representa un símbolo en unidades (unidades de símbolos) de bits de código del código de LDPC de un bit o más.
En otras palabras, el codificador 117 QAM realiza modulación ortogonal al mapear el código de LDPC suministrado desde el intercalador 116 bits hacia un punto de señal definido en un modo de modulación utilizado para realizar modulación ortogonal del código de LDPC en un plano de IQ (constelación de IQ) definido por un eje I que representa un componente I que se encuentra en fase con una onda portadora y un eje Q que representa un componente Q ortogonal a la onda portadora .
Aquí, como modos de modulación de la modulación ortogonal realizada por el codificador 117 QA , por ejemplo, existen modos de modulación que incluyen modos de modulación definidos en la estándar de DVB-T, en otras palabras, por ejemplo, existen QPSK (Modulación por Desplazamiento de Fase en Cuadratura) , 16 QAM (Modulación por Amplitud de Cuadratura), 64 QAM, 256 QAM, 1024 QAM, y 4096 QAM. En el codificador 117 QAM, el modo de modulación de la modulación ortogonal, por ejemplo, se establece con anticipación, por ejemplo, de acuerdo con una operación de un operador del dispositivo 11 de transmisión. Además, en el codificador 117 QAM, por ejemplo, un PAM 4 (modulación por amplitud de pulso) y cualquier otro tipo de modulación ortogonal puede realizarse .
Los datos (símbolos mapeados en puntos de señales) adquiridos por el proceso realizado en el codificador 117 QAM se suministra a un intercalador 118 de tiempo.
El intercalador 118 de tiempo realiza el intercalado de tiempo (intercalado en la dirección de tiempo) en unidades de símbolos para los datos (símbolos) suministrada desde el codificador 117 QAM y suministra los datos adquiridos como resultado de la misma a un codificador 119 de MISO/MIMO.
El codificador 119 de MISO/MIMO realiza codificación de tiempo de un espacio para los datos (símbolos) suministrados desde el intercalador 118 de tiempo y suministra los datos resultantes a un intercalador 120 de frecuencia .
El intercalador 120 de frecuencia realiza intercalado de frecuencia (intercalado en la dirección de frecuencia) en unidades de símbolos para los datos (símbolos) suministrados desde el codificador 119 de MISO/MIMO y suministra los datos resultantes a un formador de tramas/unidad 131 de asignación de recurso 131.
Mientras tanto, por ejemplo, los datos de control (señalización) utilizados para el control de transmisión tal como un preámbulo denominado Ll o similar se suministran a un codificador 121 de BCH.
El codificador 121 de BCH realiza codificación de BCH para los datos de control suministrados al mismo, similarmente al codificador 114 de BCH, y suministra los datos adquiridos como resultado del mismo a un codificador 122 de LDPC.
El codificador 122 de LDPC realiza codificación de LDPC para los datos suministrados desde el codificador 121 de BCH como datos objetivo de LDPC, similarmente al codificador 115 de LDPC, y suministra un código de LDPC adquirido como resultado del mismo a un codificador 123 QAM.
El codificador 123 QAM, similarmente al codificador 117 QAM, mapea el código de LDPC suministrado desde el codificador 122 de LDPC en unidades (en unidades de símbolos) de bits de código de uno o más bits de código de LDPC en un punto de señal de modulación ortogonal que representa un símbolo, realiza modulación ortogonal para datos resultantes, y suministra datos (símbolos) adquiridos como resultado del mismo a un intercalador 124 de frecuencia.
El intercalador 124 de frecuencia, similarmente al intercalador 120 de frecuencia, realiza intercalado de frecuencia para los datos (símbolos) suministrados desde el codificador 123 QAM en unidades de símbolos y suministra los datos resultantes al formador de tramas/unidad 131 de asignación de recurso.
El formador de trama/unidad de 131 de asignación de recursos inserta símbolos piloto en posiciones necesarias de los datos (símbolos) suministrados desde los intercaladores 120 y 124 de frecuencia, configura una trama configurada por símbolos de un número predeterminado utilizando los datos resultantes (símbolos) y suministra la trama a una unidad 132 de generación de OFDM.
La unidad 132 de generación de OFDM genera una señal de OFDM que corresponde con la trama suministrada desde el formador de trama/unidad 131 de asignación de recurso basada en la trama y transmite la señal de OFDM a través del canal 13 de comunicación (Figura 7) .
La Figura 9 ilustra un ejemplo de configuración del intercalador 116 de bit ilustrado en la Figura 8.
El intercalador 116 de bit es un dispositivo de procesamiento de datos que intercala datos y se configura por un intercalador 23 de paridad, un intercalador 24 de transposición de columna, y un desmultiplexor 25 (DEMUX) .
El intercalador 23 de paridad realiza intercalado de paridad en el cual un bit de paridad de código de LDPC suministrado desde el codificador 115 de LDPC se intercala en una posición de otro bit de paridad y suministra un código de LDPC después del intercalado de paridad al intercalador 24 de transposición de columna.
El intercalador 24 de transposición de columna realiza intercalado de transposición de columna para el código de LDPC suministrado desde el intercalador 23 de paridad y suministra el código de LDPC después del intercalado de transposición de columna al desmultiplexor 25.
En otras palabras, en el codificador 117 QAM ilustrado en la Figura 8, el código de LDPC se transmite con los bits de código de uno o más bits de código de LDPC que se mapea en un punto de señal que representa un símbolo de la modulación ortogonal.
En el intercalador 24 de transposición de columna, por ejemplo, el intercalado de transposición de columna como se describirá a continuación se realiza como proceso de clasificación en el cual los bits de código del código de LDPC suministrado desde el intercalador 23 de paridad se clasifican de modo que una pluralidad de bits de código del código de LDPC que corresponden con "1" que se presentan en una fila arbitraria de la matriz de comprobación de paridad utilizada por el codificador 115 de LDPC no se incluyen en un símbolo.
El desmultiplexor 25 adquiere un código de LDPC del cual la resistencia al AWGN se mejora' al realizar un proceso de intercambio en el cual las posiciones de dos o más bits de código del código de LDPC que forman un símbolo se intercambian para el código de LDPC suministrado desde el intercalador 24 de transposición de columna. Después, el desmultiplexor 25 suministra dos o más bits de código del código de LDPC adquirido por el proceso de intercambio al codificador 117 QAM (Figura 8) como símbolo.
Después, la Figura 10 ilustra una matriz H de comprobación de paridad que se utiliza para codificar un LDPC por el codificador 115 de LDPC ilustrado en la Figura 8.
La matriz H de comprobación de paridad tiene una estructura de LDGM (matriz de generación de baja densidad) y puede representarse en la Ecuación H = [HA|HT] (una matriz en la cual los elementos de una matriz de información HA se establecen como elementos del lado izquierdo, y elementos de una matriz de paridad HT se establecen como elementos del lado derecho) al utilizar la matriz de información de HA de la parte de los bits de código del código de LDPC que corresponde con bits de información y la matriz de paridad HT que corresponde con los bits de paridad.
Aquí, de los bits de código de un código de LDPC (una palabra código) , el número de bits de información y el número de bits de paridad se denominan como longitud de información K y una longitud de paridad M, respectivamente, y el número de bits de código de un código de LDPC se denominan como longitud de código N (= K + M) .
La longitud de información K y la longitud de paridad M con respecto a un código de LDPC específico de una longitud de código N se determinan basándose en la proporción codificada. Además, la matriz H de comprobación de paridad es la matriz de M filas x N columnas. Además, la matriz de información HA es una matriz de M x K, y la matriz de paridad HT es una matriz de M x .
La Figura 11 ilustra una matriz de paridad HT de una matriz H de comprobación de paridad de un código de LDPC definido en el estándar de DVB-T.2 (y DVB-S.2).
En la matriz de paridad HT de la matriz H de comprobación de paridad de un código de LDPC definido en el estándar de DVB-T.2, como se ilustra en la Figura 11, los elementos de l's tienen una estructura de escalera en la cual los elementos se alinean en un patrón de escalera y en un sentido. El peso de fila de la matriz de paridad HT es 1 para una primera fila y 2 para todas las filas restantes. Además, el peso de columna es 1 para la última columna y es 2 para todas las columnas restantes.
Como lo anterior, el código de LDPC de la matriz H de comprobación de paridad en la cual la matriz de paridad HT tiene una estructura de escalera puede generarse fácilmente al utilizar la matriz H de comprobación de paridad.
En otras palabras, el código de LDPC (una palabra código) se representa como un vector de fila c, y el vector de columna adquirido al transponer el vector de fila se representa como CT. En el vector de fila c que es un código de LDPC, la parte de bits de información se representa como vector de fila A, y la parte de los bits de paridad se representa como vector de fila T.
En tal caso, el vector de fila c puede representarse en la Ecuación c = [A|T] (un vector de fila en el cual los elementos del vector de fila A se establecen como elementos del lado izquierdo, y los elementos del vector de fila T se establecen como elementos del lado derecho) utilizando el vector de fila A. como bits de información y el vector de fila T como bits de paridad.
La matriz H de comprobación de paridad y el vector de fila c = [A|T] como código de LDPC necesita cumplir con la Ecuación HCT = 0, y el vector fila T como bits de paridad que configuran el vector de fila c = [A|T] que cumple con la Ecuación HCT = 0 puede adquirirse de manera secuencial (en por turnos) al establecer los elementos de cada fila en 0 en orden desde los elementos de la primera fila del vector de columna HCT representada en la Ecuación HCT = 0 en un caso en donde la matriz de paridad HT de la matriz H de comprobación de paridad = [H¾|HT] tiene una estructura de escalera ilustrada en la Figura 11.
La Figura 12 es un diagrama que ilustra la matriz H de comprobación de paridad de un código de LDPC que se define en el estándar de DVB-T.2.
En la matriz H de comprobación de paridad del código de LDPC definido en el estándar de DVB-T.2, el peso de columna se establece en X para KX columnas de la primera columna, el peso de columna se establece en 3 para las 3 columnas subsiguientes, el peso de columna se establece en 2 para las columnas (M - 1) , y el peso de columna se establece en 1 para la última columna 1.
Aquí, KX + K3 + M - 1 + 1 es lo mismo que la longitud de código N.
La Figura 13 es un diagrama que ilustra los números de columna KX, K3, y M y el peso de columna X para cada proporción codificada r del código de LDPC definido en el estándar de DVB-T.2.
En el estándar de DVB-T.2, los códigos de LDPC de longitudes de código N de los 64800 bits y los 16200 bits se definen.
Para el código de LDPC del cual la longitud de código N es 64800 bits, 11 proporciones codificadas (proporciones nominales) de 1/4,. 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9, y 9/10 se definen, y, para el código de LDPC del cual la longitud de código N es de 16200 bits, 10 proporciones codificadas de 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, y 8/9 se definen.
En lo sucesivo, la longitud de código N de 64800 bits también se denomina como 64 k bits, y la longitud de código N de 16200 bits también se denomina como 16 k bits.
En un código de LDPC, se sabe que un bit de código que corresponde con la columna mayor de la matriz H de comprobación de paridad tiene una proporción de error menor.
En la matriz H de comprobación de paridad definida en el estándar de DVB-T.2 ilustrado en las Figuras 12 y 13, cuando una columna se ubica en el lado frontal más alejado (lado izquierdo) , el peso de columna tiende a ser mayor, y, por consiguiente, en un código de LDPC que corresponde con la matriz H de comprobación de paridad, un bit de código ubicado en el lado frontal más alejado es más fuerte para el error (tiene resistencia al error) , y el último bit de código tiende a ser débil para error.
La Figura 14 ilustra la disposición de 16 símbolos (puntos de señal que corresponden a la misma) en un plano de IQ en un caso en donde 16 QAM se realiza por el codificador 117 QAM por ilustrado en la Figura 8.
En otras palabras, A de la Figura 14 ilustra símbolos de 16 QAM definido en DVB-T.2.
En la 16 QAM, un símbolo se representa utilizando cuatro bits, y 16 = (24) símbolos se presentan. Los 16 símbolos se disponen con el punto de origen del plano de IQ establecido como el centro del mismo de modo que la dirección I x la dirección Q tiene una forma de 4 x 4 cuadrados.
Cuando un (i + l)-ésimo bit del bit más significativo de una fila de bit representada por un símbolo se denota por un bit yi, cuatro bits representados por un símbolo de 16 QAM pueden representarse como bits y0, yi, y2, e y3 en orden desde el bit más significativo. En un caso en donde el modo de modulación es de 16 QAM, 4 bits de los bits de código del código de LDPC se forman como un símbolo (valor de símbolo) de 4 bits Yo a Y3 (simbolizado) .
B de la Figura 14 ilustra los límites de bits desde 4 bits (en lo sucesivo, también denominados como bits de símbolos) Yo a Y3 representados por símbolos de 16 QAM.
Aquí, el límite de bit de un bit de símbolo y± (en la Figura 14, i = 0, 1, 2, o 3) representa un límite entre un símbolo del cual el bit de símbolo yi es 0 y un símbolo del cual el bit de símbolo es yi es 1.
Como se ilustra en B de la Figura 14, para el bit y0 de símbolo más significativo de cuatro bits de símbolo yo a y3 representados por un símbolo de 16 QAM, sólo una posición en el eje Q del plano IQ forma un límite bit, y, para el segundo bit de símbolo yi (segundo del bit más significativo), sólo una posición en el eje I del plano IQ forma un límite bit.
Además, para el tercer bit de símbolo y2, en los símbolos de 4 x 4 , dos posiciones incluyen una posición entre la primera y segunda columnas de la izquierda y una posición entre la tercera y cuarta columnas forman los límites de bits.
Además, para el cuarto bit de símbolo y^ , en los símbolos de 4 x 4 , dos posiciones incluyen una posición entre la primera y segunda filas desde la parte superior y una posición entre la tercera y cuarta filas forman los límites de bits.
Es difícil que un símbolo yi representado por un símbolo tenga un error como el número de símbolos ubicados alejados del límite de bit incrementa (la probabilidad de errores es baja), y es fácil que el bit de símbolo y tenga un error conforme el número de símbolos ubicados muy cercanos al límite de bit incrementa (la probabilidad de errores es alta) .
Cuando un bit en el cual un error es difícil que ocurra (fuerte para error) se denomina como "bit fuerte", y un bit en el cual un error es fácil que ocurra (débil para error) se denomina como "bit débil", de cuatro bits de símbolos yo a y3 de un símbolo de 16 QAM, el bit de símbolo yo más significativo y el segundo bit de símbolo yi son bits fuertes, y el tercer bit de símbolo y2 y el cuarto bit de símbolo y3 son bits débiles.
Las Figuras 15 a 17 ilustran las disposiciones de 64 símbolos (puntos de señales que corresponden a los mismos) en un plano de IQ en un caso en donde 64 QAM se realiza por el codificador 117 QAM ilustrado en la Figura 8, en otras palabras, símbolos de 16 QAM de DVB-T .2.
En el 64 QAM, un símbolo se representa utilizando seis bits, y 64 = (26) símbolos se presentan. Los 64 símbolos se disponen con el punto de origen del plano de IQ establecido como el centro del mismo de modo que la dirección I x la dirección Q tiene una forma de 8 x 8 cuadrados.
Los bits de símbolo de un símbolo de 64 QAM pueden representarse como bits yo, yi, y2, Y3 r Yit e ys en orden desde el bit más significativo. En un caso en donde el modo de modulación Es el 64 QAM, 6 bits de los bits de código del código de LDPC se forman como un símbolo de 6 bits yo a ys .
Aquí, la Figura 15 ilustra los límites de bit del bit de símbolo yo más significativo y el segundo bit símbolo yi de los símbolos de bits yo a ys de los símbolo de 64 QAM, respectivamente, la Figura 16 ilustra los límites de bit del tercer bit de símbolo y2 y el cuarto bit de símbolo y3, respectivamente, y la Figura 17 ilustra los limites de bit del quinto bit de símbolo y4 y el sexto bit de símbolo ys, respectivamente .
Como se ilustra en la Figura 15, para cada uno de los bits de símbolo y0 más significativo y el segundo bit de símbolo yi, sólo una posición forma un límite bit, como se ilustra en la Figura 16, para cada uno del tercer bit de símbolo y2 y el cuarto bit de símbolo y3, dos posiciones forman los límites de bit, y, como se ilustra en la Figura 17, para cada uno del quinto bit de símbolo y4 y el sexto bit de símbolo ys, cuatro posiciones formar límites de bits.
De este modo, de los bits de símbolo y0 a ys de símbolos de 64 QAM, el bit de símbolo y0 más significativo y el segundo bit de símbolo yi son bits fuertes, y el tercer bit de símbolo y2 y el cuarto bit de símbolo y3 son bits fuertes cercanos a los mismos. Además, el quinto bit de símbolo y y el sexto bit de símbolo y5 son bits débiles.
Basados en las Figuras 14 y 15 a 17, puede entenderse que, de los bits de símbolo de símbolos de modulación ortogonal, los bits de mayor orden tienden a ser bits fuertes, y los bits de menor orden tienden a ser los bits débiles.
Aquí, como se describe con referencia a las Figuras 12 y 13, de los códigos de LDPC producidos por el codificador 115 de LDPC (Figura 8), existen bits de código que son fuertes para error y bits de código que son débiles para error .
Además, como se describe con referencia a las Figuras 14 a 17, de los bits de símbolo de símbolos de modulación ortogonal realizada por el codificador 117 QAM, existen bits fuertes y bits débiles.
De este modo, cuando los bits de código del código de LDPC que son débiles para error se asignan a bits de símbolo débiles de símbolos de la modulación ortogonal, la resistencia al error disminuye como un todo.
De este modo, en una tendencia para asignar bits de código del código de LDPC que son débiles para error para bits fuertes (bits de símbolos) de símbolos de la modulación ortogonal, un intercalador que intercala bits de código del código de LDPC se propone.
El desmultiplexor 25 ilustrado en la Figura 9 puede realizar el proceso del intercalador.
La Figura 18 es un diagrama que ilustra el proceso del desmultiplexor 25 ilustrado en la Figura 9.
En otras palabras, A de la Figura 18 ilustra un ejemplo de configuración funcional del desmultiplexor 25.
El desmultiplexor 25 se configura por una memoria 31 y una unidad 32 de intercambio.
Un código de LDPC se suministra a la memoria 31 desde el codificador 115 de LDPC.
La memoria 31 tiene una capacidad de memoria de mb bits en la fila (horizontal) y N/ (mb) bits en la dirección de columna (vertical), escribe bits de código del código de LDPC suministrados al mismo en la dirección de columna, lee los bits de código en la dirección de fila, y suministra los bits de código a la unidad 32 de intercambio.
Aqui, N (= longitud de información K + longitud de paridad M) , como se describe en lo anterior, representa la longitud de código del código de LDPC.
Además, m representa el número de bits de los bits de código del código de LDPC que forma un símbolo, y b es un entero positivo predeterminado y es un múltiplo utilizado para multiplicación integral de m. El desmultiplexor 25, como se describe en lo anterior, forma los bits de código del código de LDPC como un símbolo (simboliza), y el múltiplo b representa el número de símbolos adquiridos por proceso de simbolización desde el desmultiplexor 25 en un sentido.
A de la Figura 18 representa un ejemplo de configuración del desmultiplexor 25 en un caso en donde el modo de modulación es 64 QAM, y, por consiguiente, el número m de bits de los bits de código del código de LDPC que forman un símbolo es seis bits.
En A de la Figura 18, el múltiplo b es uno, y, por consiguiente, la memoria 31 tiene una capacidad de memoria de N/(6 x 1) x (6 x 1) bits en la dirección de columna x la dirección de fila.
En lo sucesivo, un área de memoria de la memoria 31 que tiene un bit en la dirección de fila y se extiende en la dirección de columna se denominará como columna cuando es adecuado. En A de la Figura 18, la memoria 31 se configura por 6 columnas (= 6 x 1) .
En el desmultiplexor 25, la escritura de los bits de código del código de LDPC desde el lado superior de las columnas que configuran la memoria 31 hasta el lado inferior (dirección de columna) se realiza desde el lado izquierdo hacia la columna ubicada en el lado derecho.
Después, cuando la escritura de los bits de código hasta la parte inferior de la columna derecha se completa, los bits de código se leen en unidades de seis bits (mb bits) en la dirección de fila desde la primera fila de todas las columnas que configuran la memoria 31, y los bits de código se suministran hasta la unidad 32 de intercambio.
La unidad 32 de intercambio realiza un proceso de intercambio en el cual las posiciones de los bits de código de 6 bits suministrados desde la memoria 31 se intercambian y producen 6 bits adquiridos como resultado del mismo como 6 bits de símbolo yo, yi, ¡2, Y3r ir e y5 que representan un símbolo de 64 QAM.
En otras palabras, los bits de código de los mb bits (aquí, 6 bits) se leen de la memoria 31 en la dirección de fila, y, cuando un i-ésimo bit (i = 0, 1, mb-1) desde el bit más significativo de los bits de código de los mb bits leídos de la memoria 31 se representa como bit bi, los bits de código de 6 bits leídos de la memoria 31 en la dirección de fila pueden representarse como bits bo, bi, b2, b3, bu, y bs en orden desde el bit más significativo.
Basado en el peso de columna descrito con referencia a las Figuras 12 y 13, los bits de código ubicados en el lado del bit b0 son bits de código que son fuertes para error, y los bits de código ubicados en el lado del bit bs son los bits de código que son débiles para error.
La unidad 32 de intercambio puede realizar un proceso de intercambio en el cual las posiciones de los bits de código de 6 bits bo a bs suministrado desde la memoria 31 se intercambian de manera que los bits de código que son débiles para error de los bits de código de 6 bits bo a b5 suministrado desde la memoria 31 se asignan a bits fuertes fuera de los bits de símbolo y0 a ys de un símbolo de 64 QAM.
Aquí, como modos de intercambio para intercambiar los bits de código de 6 bits b0 a bs suministrados desde la memoria 31 y que asignan los bits de código a 6 bits de símbolo yo a ys que representan un símbolo de 64 QAM, se proponen varios modos por compañías.
B de la Figura 18 ilustra un primer modo de intercambio, C de la Figura 18 ilustra un segundo modo de intercambio, y D de la Figura 18 ilustra un tercer modo de intercambio .
En B a D de la Figura 18 (similar también en el caso de la Figura 19 que se describirá posteriormente) , un segmento que une bits bi y yj representan la asignación del bit de código bi al bit de símbolo yj de un símbolo (intercambio de la posición del bit de código con la posición del bit de símbolo yj) .
Como el primer modo de intercambio ilustrado en B de la Figura 18, se propone un modo en el cual cualquiera de tres tipos de métodos de intercambio se emplea, y, como el segundo modo de intercambio ilustrado en C de la Figura 18, se propone un modo en el cual cualquiera de dos tipos de métodos de intercambio se emplea.
Como el tercer modo de intercambio ilustrado en D de la Figura 18, se propone un modo en el cual seis tipos de métodos de intercambio se seleccionan de manera secuencial y se utilizan.
La Figura 19 ilustra un ejemplo de configuración del desmultiplexor 25 y un cuarto modo de intercambio en un caso en donde el modo de modulación es 64 QAM (por consiguiente, el número m de bits de los bits de código de un código de LDPC que se mapean en un símbolo, de manera similar al caso ilustrado en la Figura 18, es de 6 bits) y el múltiplo b es 2.
En un caso en donde el múltiplo b es 2, la memoria 31 tiene una capacidad de memoria de N/(6 x 2) x (6 x 2) bits en la dirección de columna x por la dirección de fila y se configura por 12 (= 6 x 2) columnas.
A de la Figura 19 ilustra la secuencia de escritura en el código de LDPC en la memoria 31.
En el desmultiplexor 25, como se describe con referencia a la Figura 18, la escritura de los bits de código del código de LDPC desde el lado superior de las columnas que configuran la memoria 31 en el lado inferior (dirección de columna) se realiza desde el lado izquierdo hacia la columna ubicada en el lado derecho.
Después, cuando la escritura de los bits de código hasta la parte inferior de la columna de la derecha se completa, los bits de código se leen en unidades de 12 bits (mb bits) en la dirección de fila desde la primera fila de todas las columnas que configuran la memoria 31, y los bits de código se suministran hasta la unidad 32 de intercambio.
La unidad 32 de intercambio realiza un proceso de intercambio en el cual las posiciones de los bits de código de 12 bits suministrados desde la memoria 31 se intercambian de acuerdo con el cuarto modo de intercambio y producen 12 bits adquiridos como resultado del mismo como 12 bits que representan dos símbolos (b símbolos) de 64 QAM, en otras palabras, 6 bits de símbolo y0, yi, 2, ?3? y<w e ys que representan un símbolo de 64 QAM, y 6 bits de símbolos yo, yi, Y2f Y3i Yi e Y5, que representan el siguiente símbolo uno.
Aquí, B de la Figura 19 ilustra el cuarto modo de intercambio del proceso de intercambio realizado por la unidad 32 de intercambio ilustrada en A de la Figura 19.
En un caso en donde el múltiplo b es 2 (similar incluso en un caso en donde el múltiplo es tres o más) , en el proceso de intercambio, los bits de código de mb bits se asignan a bits de símbolo de mb bits de símbolos b consecutivos. En lo sucesivo, incluyendo un caso ilustrado en la Figura 19, para conveniencia de descripción, un (i + 1)-ésimo bit de los bits de símbolo de mb bit de símbolos b consecutivos del bit más significativo se representaran como bit (bit de símbolo) yi.
Además, un método de intercambio adecuado, en otras palabras, si se mejora adicionalmente o no una proporción de error en el canal de comunicación de AWGN se determina de manera diferente basándose en la proporción codificada y la longitud de código del código de LDPC, el modo de modulación, y similares.
Intercalado de Paridad Después, el intercalado de paridad realizado por el intercalador 23 de paridad ilustrado en la Figura 9 se describirá con referencia a las Figuras 20 a 22.
La Figura 20 ilustra una gráfica de Tanner (una parte de la misma) de una matriz de comprobación de paridad de un código de LDPC.
Como se ilustra en la Figura 20, cuando una pluralidad de, por ejemplo, dos nodos variables (bits de código que corresponden a los mismos) conectados a un nodo de comprobación tiene errores tales como que se ha borrado al mismo tiempo, el nodo de comprobación regresa un mensaje de una probabilidad igual para una probabilidad de un valor de cero y una probabilidad de un valor de uno para todos los nodos variables conectados al nodo de comprobación. Por consiguiente, cuando una probabilidad de nodos variables conectados al mismo nodo de comprobación se borra al mismo tiempo o similar, la capacidad de descodificación se degrada.
Un código de LDPC definido en el estándar de DVB- T.2, el cual se produce por el codificador 115 de LDPC ilustrado en la Figura 8, es un código de IRA, y la matriz de paridad HT de la matriz H de comprobación de paridad, como se ilustra en la Figura 11, tiene una estructura de escalera.
La Figura 21 ilustra una matriz de paridad HT que tiene una estructura de escalera y una gráfica de Tanner que corresponde con la matriz de paridad HT.
En otras palabras, A de la Figura 21 ilustra una matriz de paridad HT que tiene una estructura de escalera, y B de la Figura 21 ilustra una gráfica de Tanner que corresponde con la matriz de paridad HT ilustrada en A de la Figura 21.
En la matriz de paridad HT que tiene la estructura de escalera, en cada fila, los elementos de l's se someten entre si (excepto para la primera fila) . Por consiguiente, en la gráfica de Tanner de la matriz de paridad HT, dos nodos variables adyacentes entre si que corresponden a las filas de dos elementos adyacentes entre si de los cuales los valores de la matriz de paridad HT son 1 se conectan al mismo nodo de comprobación.
De este modo, cuando los bits de paridad corresponden con dos nodos variables adyacentes entre si descritos en lo anterior tienen errores al mismo tiempo debido a un error de ráfaga, borrable, y similares, el nodo de comprobación conectado a dos nodos variables (nodos variables que adquieren mensajes utilizando bits de paridad) que corresponden con dos bits de paridad que tiene errores regresan un mensaje de una probabilidad igual para una probabilidad de un valor de 0 y una probabilidad de un valor de 1 a los nodos variables conectados al nodo de comprobación y, por consiguiente, la capacidad de descodificación se degrada. Después, cuando una longitud de ráfaga (el número de bits de los bits de paridad que tienen errores consecutivos) es grande, el número de nodos de comprobación que regresan los mensajes de una probabilidad igual incrementa, y la capacidad de descodificación se degrada adicionalmente .
Por lo tanto, para evitar la degradación de la capacidad de descodificación descrita en lo anterior, el intercalador 23 de paridad (Figura 9) realiza intercalado de paridad en el cual el bit de paridad del código de LDPC suministrado desde el codificador 115 de LDPC se intercala en la posición del otro bit de paridad.
La Figura 22 ilustra la matriz de paridad HT de la matriz H de comprobación de paridad que corresponde con el código de LDPC después del intercalado de paridad realizado por el intercalador 23 de paridad ilustrado en la Figura 9.
Aquí, la matriz de información HA de la matriz H de comprobación de paridad que corresponde con código de LDPC definido en el estándar de DVB-T.2, el cual se produce por el codificador 115 de LDPC, tiene una estructura cíclica.
La estructura cíclica representa una estructura en la cual una columna coincide con otra columna cuando se desplaza de manera cíclica y, por ejemplo, también incluye una estructura en la cual, para cada columna P, la posición de la estructura en la cual la columna P, la posición de "1" de cada fila de las columnas P es una posición adquirida al desplazar cíclicamente la primera columna de la columna P en la dirección de columna por un valor que es proporcional a un valor q adquirido al dividir la longitud de paridad M. En lo sucesivo, cuando es adecuado, las columnas P en la estructura cíclica se denominan como el número de columnas de unidad de la estructura cíclica.
Como códigos de LDPC definidos en el estándar de DVB-T.2, como se describe con referencia a las Figuras 12 y 13, existen dos tipos de códigos de LDPC que tienen longitudes de código N de 64800 bits y 16200 bits, y, para cualquiera de los dos tipos de códigos de LDPC, el número P de columnas de unidad de la estructura cíclica se define como 360 que es uno de los divisores excepto para "1" y M de los divisores de la longitud de paridad .
Además, la longitud de paridad M es un valor distinto a un número primo que se representa por la Ecuación M = q x P = q x 360 utilizando un valor q que es diferente de acuerdo con la proporción codificada. Por consiguiente, el valor q, similarmente al número P de columnas de unidad de la estructura cíclica, es uno de divisores excepto para "1" y M de los divisores de la longitud de paridad M y pueden adquirirse al dividir la longitud de paridad M por el número P de columnas de unidad de la estructura cíclica (el producto de P y q que son divisores de la longitud de paridad sería la longitud de paridad ) .
Como se describe en lo anterior, cuando la longitud de información es K, un entero que es igual o más que cero y menor que P es x, y un entero que es igual o mayor que cero y menor que q es y, el intercalador 23 de paridad intercala un bit de código (K + qx + y + l)-ésimo de los bits de código de un código de LDPC de N-bits en la posición de un bit de código ( + Py + x + l)-ésimo como intercalado de paridad.
Dado que el bit de código (K + qx + y + l)-ésimo y el bit de código (K + Py + x + l)-ésimo son bits de código después del bit de código (K + l)-ésimo, los bits de código son bits de paridad, y por consiguiente, las posiciones de los bits de paridad del código de LDPC se mueven de acuerdo con el intercalo de paridad.
De acuerdo con el intercalado de paridad, el número de nodos variables (bits de paridad que corresponden a los mismos) conectados al mismo nodo de comprobación disminuyen por el número P de columnas de unidad de la estructura cíclica, es decir, aquí, 360 bits, y por consiguiente, en un caso en donde la longitud de ráfaga es menos a 360 bits, una situación puede evitarse en la cual una pluralidad de nodos variables conectados al mismo nodo de comprobación tienen errores al mismo tiempo, por consiguiente la resistencia a un error de ráfaga puede mejorarse.
Además, el código de LDPC después del intercalado de paridad en el cual el código (K + qx + y + l)-ésimo se intercala en la posición del bit de código (K + Py + x + 1)-ésimo coincide con un código de LDPC de una matriz de comprobación de paridad (en lo sucesivo, también denominada como matriz de comprobación de paridad transformada) adquirida por el remplazo de columna en la cual la columna (K + qx + y +l)-ésimo de la matriz H de comprobación de paridad original se remplaza con la columna (K + Py + x + l)-ésimo.
En la matriz de paridad de la matriz de comprobación de paridad transformada, como se ilustra en la Figura 22, una estructura pseudo-ciclica en unidades de P columnas (en la Figura 22, 360 columnas) aparece.
Aquí, la estructura pseudo-cíclica representa una estructura en la cual una estructura se forma excepto para una parte de la misma.
En la matriz de comprobación de paridad transformada adquirida para realizar el remplazo de columna que corresponde con el intercalado de paridad para la matriz de comprobación de paridad de un código de LDPC definido en el estándar de DVB-T.2, el número de elementos de l's es menor que uno (un elemento de 0 se encuentra presente) en una posición (una matriz de desplazamiento que se describe posteriormente) de la fila 360-ésima x columna 360-ésima de la porción de esquina derecha, y, en esa posición, no una estructura cíclica (completa) pero una estructura pseudo-cíclica en un sentido se forma.
Además, la matriz de comprobación de paridad transformada ilustrada en la Figura 22 es una matriz adquirida al realizar para la matriz H de comprobación de paridad original no sólo el remplazo de columna que corresponde con el intercalado de paridad, sino también el remplazo de fila (remplazo de fila) de modo que la matriz de paridad de comprobación transformada se configura como matriz constitutiva que se describe posteriormente.
Intercalado de Transposición de Columna Después, el intercalado de transposición de columna como el proceso de clasificación realizado por el intercalador 24 de transposición de columna ilustrado en la Figura 9 se describirá con referencia a las Figuras 23 a 26.
El dispositivo 11 de transmisión ilustrado en la Figura 8 transmite uno o más bits de los bits de código del código de LDPC como un símbolo. En otras palabras, por ejemplo, en un caso en donde dos bits de los bits de código se configuran como un símbolo, por ejemplo, QPSK se utiliza como el modo de modulación, y, en un caso en donde cuatro bits de los bits de código se configuran como un símbolo, por ejemplo, 16 QAM se utiliza como el modo de modulación.
En un caso en donde dos o más bits de los bits de código se transmiten como un símbolo, cuando un borrado o similar ocurre en un símbolo, todos los bits de código del símbolo tienen errores (borrados) .
Por consiguiente, para mejorar la capacidad de descodificación, para disminuir una probabilidad de la ocurrencia de borrados al mismo tiempo en una pluralidad de nodos variables (bits de código que corresponden con el mismo) conectados al mismo nodo de comprobación, es necesario evitar una conexión de nodos variables que corresponde con bits de código de un símbolo al mismo nodo de comprobación.
Mientras tanto, como se describe en lo anterior, en la matriz H de comprobación de paridad de un código de LDPC definido en el estándar de DVB-T.2, la cual se produce por el codificador 115 de LDPC, la matriz de información de HA tiene una estructura cíclica, y la matriz de paridad HT tiene una estructura de escalera. Como se describe con referencia a la Figura 22, en la matriz de comprobación de paridad transformada que es una matriz de comprobación de paridad de un código de LDPC después del intercalado de paridad, una estructura cíclica (de manera más precisa, la estructura pseudo-cíclica como se describe en lo anterior) aparece también en la matriz de paridad.
La Figura 23 ilustra una matriz de comprobación de paridad transformada.
En otras palabras, A de la Figura 23 ilustra una matriz de comprobación de paridad transformada de una matriz H de comprobación de paridad de un código de LDPC que tiene una longitud de código N de 64800 bits y una proporción codificada (r) de 3/4.
En A de la Figura 23, en la matriz de comprobación de paridad transformada, la posición de un elemento que tiene un valor de 1 se representa como un punto ( . ) · B de la Figura 23 ilustra un proceso realizado por el desmultiplexor 25 (Figura 9) para un código de LDPC de la matriz de comprobación de paridad transformada ilustrada en A de la Figura 23, es decir, un código de LDPC después del intercalado de paridad como objetivo.
En B de la Figura 23, los bits de código del código de LDPC después del intercalado de paridad se escriben en cuatro columnas que configuran la memoria 31 del desmultiplexor 25 en la dirección de columna al utilizar el modo de modulación como 16 QA .
Los bits de código escritos en las cuatro columnas que configuran la memoria 31 en la dirección de columna se leen en unidades de cuatro bits en la dirección de fila para formar un símbolo.
En este caso, los bits de código Bo, Bi, , B2, y B3 de cuatro bits que forman un símbolo pueden ser bits de código que corresponden con l's presentes en una fila arbitraria uno de la matriz de comprobación de paridad transformada de A ilustrada en la Figura 23, y, en tal caso, los nodos variables que corresponden a los bits de código Bo, Bi, B2, y B3 se conectan al mismo nodo de comprobación.
Por consiguiente, en un caso en donde los bits de código Bo, Bi, B2, y B3 de cuatro bits que forman un símbolo son bits de código que corresponden con l's presentes en una fila arbitraria uno de la matriz de comprobación de paridad transformada, cuando ocurre un borrado en el símbolo, un mensaje adecuado no puede adquirirse en el mismo nodo de comprobación al cual los nodos variables que corresponden con los bits de código BQ, BI, B2, y B3 se conectan, por lo que la capacidad de descodificación se degrada.
También, para una proporción codificada distinta a la proporción codificada de 3/4, similarmente, una pluralidad de bits de código que corresponden con una pluralidad de nodos variables conectados a un mismo nodo de comprobación pueden formarse como un símbolo de 16 QAM.
De esta manera, el intercalador 24 de transposición de columna realiza el intercalado de transposición de columna en el cual los bits de código del código de LDPC después de intercalado de paridad, los cuales se suministran desde el intercalador 23 de paridad, se intercalan de manera que una pluralidad de bits de código que corresponden con l's presentes en una fila arbitraria uno de la matriz de comprobación de paridad transformada no se incluyen en un símbolo.
La Figura 24 es un diagrama que ilustra el intercalado de transposición de columna.
En otras palabras, la Figura 24 ilustra la memoria 31 (Figuras 18 y 19) del desmultiplexor 25.
La memoria 31, como se ilustra en la Figura 18, tiene capacidad de memoria para almacenar Mb bits en dirección de columna (vertical) y N/ (mb) bits en la dirección de fila (horizontal) y se configura por mb columnas. Después, el intercalador 24 de transposición de columna escribe bits de código del código de LDPC en la memoria 31 en la dirección de columna y controla la posición de inicio de escritura al momento de la lectura en la dirección de fila, por lo que realiza el intercalado de transposición de columna.
En otras palabras, el intercalador 24 de transposición de columna cambia adecuadamente la posición de inicio de escritura de la cual la escritura de un bit de código se inicia para cada una de la pluralidad de columnas, por lo que configura una pluralidad de bits de código que forman un símbolo, los cuales se leen en la dirección de fila, no para ser los bits de código que corresponden con l's presentes en una fila arbitraria uno de la , matriz de comprobación de paridad transformada (los bits de código del código de LDPC se clasifican de manera que una pluralidad de bits de código que corresponden con 1' presente en una fila arbitraria uno de la matriz de comprobación de paridad no se incluyen en el mismo símbolo) .
Aquí, la Figura 24 ilustra un ejemplo de configuración de la memoria 31 en un caso en donde el modo de modulación es 16 QAM, y el múltiplo b descrito con referencia a la Figura 18 es 1. Por consiguiente, el número m de bits de los bits de código de un código de LDPC que forman un símbolo es cuatro bits, y la memoria 31 se configura por cuatro (=mb) columnas .
El intercalador 24 de transposición de columna (en lugar del desmultiplexor 25 ilustrado en la Figura 18) realiza la escritura de los bits de código del código de LDPC desde el lado superior de las cuatro columnas que configuran la memoria 31 hasta el lado inferior (dirección de columna) desde el lado izquierdo hacia la columna ubicada en el lado derecho.
Después, cuando la escritura de los bits de código hasta la columna derecha se completa, el intercalador 24 de transposición de columna lee los bits de código en unidades de cuatro bits (Mb bits) en la dirección de fila desde la primera fila de todas las columnas que configuran la memoria 31 y produce los bits de código como un código de LDPC después el intercalado de transposición de columna a la unidad 32 de intercambio (Figuras 18 y 19) del desmultiplexor 25.
Sin embargo, cuando la dirección de la posición del principal (superior) de cada columna es 0, y la dirección de cada posición en la dirección de columna se representa como un entero en el orden ascendente, en el intercalador 24 de transposición de columna, la posición de inicio de escritura se establece en una posición de dirección 0 para la columna izquierda, la posición de inicio de escritura se establece en una posición de dirección 2 para la segunda columna (desde el lado izquierdo) , la posición de inicio de escritura se establece en una posición de dirección 4 para la tercera columna, y la posición de inicio de escritura se establece en una posición de dirección 7 para la cuarta columna.
Para cada columna que tiene la posición de inicio de escritura distinta de la posición de dirección 0, después que se escribe el bit de código en la posición inferior, la posición de escritura se regresa al principal (la posición de dirección 0) , y la escritura se realiza hasta una posición inmediatamente antes de la posición de inicio de escritura. Después de esto, una escritura para la siguiente columna (del lado derecho) se realiza.
Al realizar el intercalado de transposición de columna como en lo anterior, para un código de LDPC definido en el estándar de DVB-T.2, puede evitarse que una pluralidad de bits de código que corresponde con una pluralidad de nodos variables conectados al mismo nodo de comprobación formen un símbolo (se incluyen en el mismo símbolo) de 16 QAM, por lo que la capacidad de descodificación en un canal de comunicación que tiene un borrado puede mejorarse.
La Figura 25 ilustra el número de columnas de la memoria 31 necesarios para el intercalado de transposición de columna y las direcciones de las posiciones de inicio de escritura de las mismas para cada modo de modulación para los códigos de LDPC, los cuales se definen en el estándar de DVB-T.2, que tiene una longitud de código N de 64800 bits y 11 proporciones codificadas Al emplear un múltiplo b de 1 y al emplear, por ejemplo, QPSK como el modo de modulación, en un caso en donde el número m de bits de un símbolo es dos bits, como se ilustra en la Figura 25, la memoria 31 tiene dos columnas que almacenan 2 x 1 (=mb) bits en la dirección de fila y almacena 64800/(2 x 1) bits en la dirección de columna.
Una de las dos columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, y la posición de inicio de escritura de una segunda columna es la posición de dirección 2.
Por ejemplo, en un caso en donde uno del primero al tercer modos de intercambio ilustrados en la Figura 18 se emplean como el modo de intercambio del proceso de intercambio realizado por el desmultiplexor 25 (Figura 9) o similares, el múltiplo b es 1.
Al emplear un múltiplo b de 2 y al emplear, por ejemplo, QPSK como el modo de modulación, en un caso en donde el número m de bits de un símbolo es de dos bits, como se ilustra en la Figura 25, la memoria 31 tiene cuatro columnas que almacenan 2 x 2 bits en la dirección de fila y almacenan 64800/(2 x 2) bits en la dirección de columna.
De las cuatro columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 2, la posición de inicio de escritura de una tercera columna es la posición de dirección 4, y la posición de inicio de escritura de una cuarta columna es la posición de dirección 1.
Por ejemplo, en un caso en donde el cuarto modo de intercambio ilustrado en la Figura 19 se emplea como el modo de intercambio del proceso de intercambio realizado por el desmultiplexor 25 (Figura 9) o similares, el múltiplo b es 2.
Al emplear un múltiplo b de 1 y al emplear, por ejemplo, 16 QAM como el modo de modulación, en un caso en donde el número m de bits de un símbolo es cuatro bits, como se ilustra en la Figura 25, la memoria 31 tiene cuatro columnas que almacenan 4 x 1 bits en la dirección de fila y almacenan 64800/(4 x 1) bits en la dirección de columna.
De las cuatro columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 2, la posición de inicio de escritura de una tercera columna es la posición de dirección 4, y la posición de inicio de escritura de una cuarta columna es la posición de dirección 7.
Al emplear un múltiplo b de 2 y al emplear, por ejemplo, 16 QAM como el modo de modulación, en un caso en donde el número m de bits de un símbolo es cuatro bits, como se ilustra en la Figura 25, la memoria 31 tiene ocho columnas que almacena 4 x 2 bits en la dirección de fila y almacena 64800/(4 x 2) bits en la dirección de columna.
De las ocho columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 0, la posición de inicio de escritura de una tercera columna es la posición de dirección 2, la posición de inicio de escritura de una cuarta columna es la posición de dirección 4, la posición de inicio de escritura de una quinta columna es la posición de dirección 4, la posición de inicio de escritura de una sexta columna es la posición de dirección 5, la posición de inicio de escritura de una séptima columna es la posición de dirección 7, y la posición de inicio de escritura de una octava columna es la posición de dirección 7.
Al emplear un múltiplo b de 1 y al emplear, por ejemplo, 64 QAM como el modo de modulación, en un caso en donde el número m de bits de un símbolo es seis bits, como se ilustra en la Figura 25, la memoria 31 tiene seis columnas que almacenan 6 x 1 bits en la dirección de fila y almacenan 64800/(6 x 1) bits en la dirección de columna.
De las seis columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 2, la posición de inicio de escritura de una tercera columna es la posición de dirección 5, la posición de inicio de escritura de una cuarta columna es la posición de dirección 9, la posición de inicio de escritura de una quinta columna es la posición de dirección 10, y la posición de inicio de escritura de una sexta columna es la posición de dirección 13.
Al emplear un múltiplo b de 2 y al emplear, por ejemplo, 64 QAM como el modo de modulación, en un caso en donde el número m de bits de un símbolo es de seis bits, como se ilustra en la Figura 25, la memoria 31 tiene 12 columnas que almacenan 6 x 2 bits en la dirección de fila y almacenan 64800/(6 x 2) bits en la dirección de columna.
De las doce columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 0, la posición de inicio de escritura de una tercera columna es la posición de dirección 2, la posición de inicio de escritura de una cuarta columna es la posición de dirección 2, la posición de inicio de escritura de una quinta columna es la posición de dirección 3, la posición de inicio de escritura de una sexta columna es la posición de dirección 4, la posición de inicio 1Q7 de escritura de una séptima columna es la posición de dirección 4, la posición de inicio de escritura de una octava columna es la posición de dirección 5, la posición de inicio de escritura de una novena columna es la posición de dirección 5, la posición de inicio de escritura de una décima columna es la posición de dirección 7, la posición de inicio de escritura de una undécima columna es la posición de dirección 8, y la posición de inicio de escritura de una duodécima columna es la posición de dirección 9.
Al emplear un múltiplo b de 1 y al emplear, por ejemplo, 256 QAM como el modo de modulación, en un caso en donde el número m de bits de un símbolo es ocho bits, como se ilustra en la Figura 25, la memoria 31 tiene 8 columnas que almacenan 8 1 bits en la dirección de fila y almacenan 64800/(8 x 1) bits en la dirección de columna.
De las ocho columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 0, la posición de inicio de escritura de una tercera columna es la posición de dirección 2, la posición de inicio de escritura de una cuarta columna es la posición de dirección 4, la posición de inicio de escritura de una quinta columna es la posición de dirección 4, la posición de inicio de escritura de una sexta columna es la posición de dirección 5, la posición de inicio de escritura de una séptima columna es la posición de dirección 7, y la posición de inicio de escritura de una octava columna es la posición de dirección 7.
Al emplear un múltiplo b de 2 y al emplear, por ejemplo, 256 QAM como el modo de modulación, en un caso en donde el número m de bits de un símbolo es de ocho bits, como se ilustra en la Figura 25, la memoria 31 tiene 16 columnas que almacenan 8 x 2 bits en la dirección de fila y almacenan 64800/(8 x 2) bits en la dirección de columna.
De las dieciséis columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 2, la posición de inicio de escritura de una tercera columna es la posición de dirección 2, la posición de inicio de escritura de una cuarta columna es la posición de dirección 2, la posición de inicio de escritura de una quinta columna es la posición de dirección 2, la posición de inicio de escritura de una sexta columna es la posición de dirección 3, la posición de inicio de escritura de una séptima columna es la posición de dirección 7, y la posición de inicio de escritura de una octava columna es la posición de dirección 15, la posición de inicio de escritura de una novena columna es la posición de dirección 16, la posición de inicio de escritura de una décima columna es la posición de dirección 20, la posición de inicio de escritura de una undécima columna es la posición de dirección 22, la posición de inicio de escritura de una duodécima columna es la posición de dirección 22, la posición de inicio de escritura de una decimotercer columna es la posición de dirección 27, la posición de inicio de escritura de una decimocuarta columna es la posición de dirección 27, la posición de inicio de escritura de una decimoquinta columna es la posición de dirección 28, y la posición de inicio de escritura de una decimosexta columna es la posición de dirección 32.
Al emplear un múltiplo b de 1 y al emplear, por ejemplo, 1024 QAM como el modo de modulación, en un caso en donde el número m de bits de un símbolo es diez bits, como se ilustra en la Figura 25, la memoria 31 tiene diez columnas que almacenan 10 x 1 bits en la dirección de fila y almacenan 64800/(10 x 1) bits en la dirección de columna.
De las diez columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 3, la posición de inicio de escritura de una tercera columna es la posición de dirección 6, la posición de inicio de escritura de una cuarta columna es la posición de dirección 8, la posición de inicio de escritura de una quinta columna es la posición de dirección 11, la posición de inicio de escritura de una sexta columna es la posición de dirección 13, la posición de inicio de escritura de una séptima columna es la posición de dirección 15, la posición de inicio de escritura de una octava columna es la posición de dirección 17, la posición de inicio de escritura de una novena columna es la posición de dirección 18, y la posición de inicio de escritura de una décima columna es la posición de dirección 20.
Al emplear un múltiplo b de 2 y al emplear, por ejemplo, 1024 QAM como el modo de modulación, en un caso en donde el número m de bits de un símbolo es diez bits, como se ilustra en la Figura 25, la memoria 31 tiene 20 columnas que almacenan 10 x 2 bits en la dirección de fila y almacenan 64800/(10 x 2) bits en la dirección de columna.
De las 20 columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 1, la posición de inicio de escritura de una tercera columna es la posición de dirección 3, la posición de inicio de escritura de una cuarta columna es la posición de dirección 4, la posición de inicio de escritura de una quinta columna es la posición de dirección 5, la posición de inicio de escritura de una sexta columna es la posición de dirección 6, la posición de inicio de escritura de una séptima columna es la posición de dirección 6, la posición de inicio de escritura de una octava columna es la posición de dirección 9, la posición de inicio de escritura de una novena columna es la posición de dirección 13, la posición de inicio de escritura de una décima columna es la posición de dirección 14, la posición de inicio de escritura de una undécima columna es la posición de dirección 14, la posición de inicio de escritura de una duodécima columna es la posición de dirección 16, la posición de inicio de escritura de una decimotercera columna es la posición de dirección 21, la posición de inicio de escritura de una decimocuarta columna es la posición de dirección 21, la posición de inicio de escritura de una decimoquinta columna es la posición de dirección 23, la posición de inicio de escritura de una decimosexta columna es la posición de dirección 25, la posición de inicio de escritura de una decimoséptima columna es la posición de dirección 25, la posición de inicio de escritura de una decimoctava columna es la posición de dirección 26, la posición de inicio de escritura de una decimonovena columna es la posición de dirección 28, y la posición de inicio de escritura de una vigésima columna es la posición de dirección 30.
Al emplear un múltiplo b de 1 y al emplear, por ejemplo, 4096 QAM como el modo de modulación, en un caso en donde el número m de bits de un símbolo es de 12 bits, como se ilustra en la Figura 25, la memoria 31 tiene 12 columnas que almacenan 12 x 1 bits en la dirección de fila que almacenan 64800/(12 x 1) bits en la dirección de columna.
De las 12 columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 0, la posición de inicio de escritura de una tercera columna es la posición de dirección 2, la posición de inicio de escritura de una cuarta columna es la posición de dirección 2, la posición de inicio de escritura de una quinta columna es la posición de dirección 3, la posición de inicio de escritura de una sexta columna es la posición de dirección 4, la posición de inicio de escritura de una séptima columna es la posición de dirección 4, y la posición de inicio de escritura de una octava columna es la posición de dirección 5, la posición de inicio de escritura de una novena columna es la posición de dirección 5, la posición de inicio de escritura de una décima columna es la posición de dirección 7, la posición de inicio de escritura de una undécima columna es la posición de dirección 8, y la posición de inicio de escritura de una duodécima columna es la posición de dirección 9.
Al emplear un múltiplo b de 2 y al emplear, por ejemplo, 4096 QA como el modo de modulación, en un caso en donde el número m de bits de un símbolo es de 12 bits, como se ilustra en la Figura 25, la memoria 31 tiene 24 columnas que almacenan 12 x 2 bits en la dirección de fila y almacenan 64800/(12 x 2) bits en la dirección de columna.
De las 24 columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 5, la posición de inicio de escritura de una tercera columna es la posición de dirección 8, la posición de inicio de escritura de una cuarta columna es la posición de dirección 8, la posición de inicio de escritura de una quinta columna es la posición de dirección 8, la posición de inicio de escritura de una sexta columna es la posición de dirección 8, la posición de inicio de escritura de una séptima columna es la posición de dirección 10, la posición de inicio de escritura de una octava columna es la posición de dirección 10, la posición de inicio de escritura de una novena columna es la posición de dirección 10, la posición de inicio de escritura de una décima columna es la posición de dirección 12, la posición de inicio de escritura de una undécima columna es la posición de dirección 13, la posición de inicio de escritura de una duodécima columna es la posición de dirección 16, la posición de inicio de escritura de una decimotercer columna es la posición de dirección 17, la posición de inicio de escritura de una decimocuarta columna es la posición de dirección 19, la posición de inicio de escritura de una decimoquinta columna es la posición de dirección 21, la posición de inicio de escritura de una decimosexta columna es la posición de dirección 22, la posición de inicio de escritura de una decimoséptima columna es la posición de dirección 23, la posición de inicio de escritura de una decimoctava columna es la posición de dirección 26, la posición de inicio de escritura de una decimonovena columna es la posición de dirección 37, la posición de inicio de escritura de una vigésima columna es la posición de dirección 39, la posición de inicio de escritura de una 21a columna es la posición de dirección 40, la posición de inicio de escritura de una 22a columna es la posición de dirección 41, la posición de inicio de escritura de una 23a columna es la posición de dirección 41, y la posición de inicio de escritura de una 24a columna es la posición de dirección 41.
La Figura 26 ilustra el número de columnas de la memoria 31 necesarias para el intercalado de transposición de columna y las direcciones de las posiciones de inicio de escritura de las mismas para cada modo de modulación para los códigos de LDPC, los cuales se definen en el estándar de DVB-T.2, que tienen una longitud de código N de 16200 y 10 proporciones codificadas.
Al emplear un múltiplo b de 1 y al emplear, por ejemplo, QPSK como el modo de modulación, en un caso en donde el número m de bits de un símbolo es dos bits, como se ilustra en la Figura 26, la memoria 31 tiene dos columnas que almacenan 2 x 1 bits en la dirección de fila y almacenan 16200/(2 x 1) bits en la dirección de columna.
De las dos columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, y la posición de inicio de escritura de una segunda columna es la posición de dirección 0.
Al emplear un múltiplo b de 2 y al emplear, por ejemplo, QPSK como el modo de modulación, en un caso en donde el número m de bits de un símbolo es de dos bits, como se ilustra en la Figura 26, la memoria 31 tiene cuatro columnas que almacenan 2 x 2 bits en la dirección de fila y almacenan 16200/(2 x 2) bits en la dirección de columna.
De las cuatro columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 2, la posición de inicio de escritura de una tercera columna es la posición de dirección 3, y la posición de inicio de escritura de una cuarta columna es la posición de dirección 3.
Al emplear un múltiplo b de 1 y al emplear, por ejemplo, 16 QAM como el modo de modulación, en un caso en donde el número m de bits de un símbolo es de cuatro bits, como se ilustra en la Figura 26, la memoria 31 tiene cuatro columnas que almacenan x 1 bits en la dirección de fila y almacenan 16200/(4 x 1) bits en la dirección de columna.
De las cuatro columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 2, la posición de inicio de escritura de una tercera columna es la posición de dirección 3, y la posición de inicio de escritura de una cuarta columna es la posición de dirección 3.
Al emplear un múltiplo b de 2 y al emplear, por ejemplo, 16 QAM como el modo de modulación, en un caso en donde el número m de bits de un símbolo es de cuatro bits, como se ilustra en la Figura 26, la memoria 31 tiene ocho columnas que almacenan 4 x 2 bits en la dirección de fila y almacenan 16200/(4 x 2) bits en la dirección de columna.
De las ocho columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 0, la posición de inicio de escritura de. una tercera columna es la posición de dirección 0, la posición de inicio de escritura de una cuarta columna es la posición de dirección 1, la posición de inicio de escritura de una quinta columna es la posición de dirección 7, la posición de inicio de escritura de una sexta columna es la posición de dirección 20, la posición de inicio de escritura de una séptima columna es la posición de dirección 20, y la posición de inicio de escritura de una octava columna es la posición de dirección 21.
Al emplear un múltiplo b de 1 y al emplear, por ejemplo, 64 QAM como el modo de modulación, en un caso en donde el número m de bits de un símbolo es de seis bits, como se ilustra en la Figura 26, la memoria 31 tiene seis columnas que almacenan 6 x 1 bits en la dirección de fila y almacenan 16200/(6 x 1) bits en la dirección de columna.
De las seis columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 0, la posición de inicio de escritura de una tercera columna es la posición de dirección 2, la posición de inicio de escritura de una cuarta columna es la posición de dirección 3, la posición de inicio de escritura de una quinta columna es la posición de dirección 7, y la posición de inicio de escritura de una sexta columna es la posición de dirección 7.
Al emplear un múltiplo b de 2 y al emplear, por ejemplo, 64 QAM como el modo de modulación, en un caso en donde el número m de bits de un símbolo es de seis bits, como se ilustra en la Figura 26, la memoria 31 tiene 12 columnas que almacenan 6 x 2 bits en la dirección de fila y almacenan 16200/(6 x 2) bits en la dirección de columna.
De las doce columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección O, la posición de inicio de escritura de una segunda columna es la posición de dirección 0, la posición de inicio de escritura de una tercera columna es la posición de dirección 0, la posición de inicio de escritura de una cuarta columna es la posición de dirección 2, la posición de inicio de escritura de una quinta columna es la posición de dirección 2, la posición de inicio de escritura de una sexta columna es la posición de dirección 2, la posición de inicio de escritura de una séptima columna es la posición de dirección 3, la posición de inicio de escritura de una octava columna es la posición de dirección 3, la posición de inicio de escritura de una novena columna es la posición de dirección 3, la posición de inicio de escritura de una décima columna es la posición de dirección 6, la posición de inicio de escritura de una undécima columna es la posición de dirección 7, y la posición de inicio de escritura de una duodécima columna es la posición de dirección 7.
Al emplear un múltiplo b de 1 y al emplear, por ejemplo, 256 QAM como el modo de modulación, en un caso en donde el número m de bits de un símbolo es de ocho bits, como se ilustra en la Figura 26, la memoria 31 tiene 8 columnas que almacenan 8 x 1 bits en la dirección de fila y almacenan 16200/(8 x 1) bits en la dirección de columna.
De las ocho columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección O, la posición de inicio de escritura de una segunda columna es la posición de dirección 0, la posición de inicio de escritura de una tercera columna es la posición de dirección 0, la posición de inicio de escritura de una cuarta columna es la posición de dirección 1, la posición de inicio de escritura de una quinta columna es la posición de dirección 7, la posición de inicio de escritura de una sexta columna es la posición de dirección 20, la posición de inicio de escritura de una séptima columna es la posición de dirección 20 y la posición de inicio de escritura de una octava columna es la posición de dirección 21.
Al emplear un múltiplo b de 1 y al emplear, por ejemplo, 1024 QAM como el modo de modulación, en un caso en donde el. número m de bits de un símbolo es diez bits, como se ilustra en la Figura 26, la memoria 31 tiene diez columnas que almacenan 10 x 1 bits en la dirección de fila y almacenan 16200/(10 x 1) bits en la dirección de columna.
De las diez columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 1, la posición de inicio de escritura de una tercera columna es la posición de dirección 2, la posición de inicio de escritura de una cuarta columna es la posición de dirección 2, la posición de inicio de escritura de una quinta columna es la posición de dirección 3, la posición de inicio de escritura de una sexta columna es la posición de dirección 3, la posición de inicio de escritura de una séptima columna es la posición de dirección 4, la posición de inicio de escritura de una octava columna es la posición de dirección 4, la posición de inicio de escritura de una novena columna es la posición de dirección 5, y la posición de inicio de escritura de la décima columna es la posición de dirección 7.
Al emplear un múltiplo b de 2 y al emplear, por ejemplo, 1024 QAM como el modo de modulación, en un caso en donde el número m de bits de un símbolo es diez bits, como se ilustra en la Figura 26, la memoria 31 tiene 20 columnas que almacenan 10 x 2 bits en la dirección de fila y almacenan 16200/(10 x 2) bits en la dirección de columna.
De las 20 columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 0, la posición de inicio de escritura de una tercera columna es la posición de dirección 0, la posición de inicio de escritura de una cuarta columna es la posición de dirección 2, la posición de inicio de escritura de una quinta columna es la posición de dirección 2, la posición de inicio de escritura de una sexta columna es la posición de dirección 2, la posición de inicio de escritura de una séptima columna es la posición de dirección 2, la posición de inicio de escritura de una octava columna es la posición de dirección 2, la posición de inicio de escritura de una novena columna es la posición de dirección 5, la posición de inicio de escritura de una décima columna es la posición de dirección 5, la posición de inicio de escritura de una undécima columna es la posición de dirección 5, la posición de inicio de escritura de una duodécima columna es la posición de dirección 5, la posición de inicio de escritura de una decimotercera columna es la posición de dirección 5, la posición de inicio de escritura de una decimocuarta columna es la posición de dirección 7, la posición de inicio de escritura de una decimoquinta columna es la posición de dirección 7, la posición de inicio de escritura de una decimosexta columna es la posición de dirección 7, la posición de inicio de escritura de una decimoséptima columna es la posición de dirección 7, la posición de inicio de escritura de una decimoctava columna es la posición de dirección 8, la posición de inicio de escritura de una decimonovena columna es la posición de dirección 8, y la posición de inicio de escritura de la vigésima columna es la posición de dirección 10.
Al emplear un múltiplo b de 1 y al emplear, por ejemplo, 4096 QAM como el modo de modulación, en un caso en donde el número m de bits de un símbolo es de 12 bits, como se ilustra en la Figura 26, la memoria 31 tiene 12 columnas que almacenan 12 x 1 bits en la dirección de fila y almacenan 16200/(12 x 1) bits en la dirección de columna.
De las 12 columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 0, la posición de inicio de escritura de una tercera columna es la posición de dirección 0, la posición de inicio de escritura de una cuarta columna es la posición de dirección 2, la posición de inicio de escritura de una quinta columna es la posición de dirección 2, la posición de inicio de escritura de una sexta columna es la posición de dirección 2, la posición de inicio de escritura de una séptima columna es la posición de dirección 3, la posición de inicio de escritura de una octava columna es la posición de dirección 3, la posición de inicio de escritura de una novena columna es la posición de dirección 3, la posición de inicio de escritura de una décima columna es la posición de dirección 6, la posición de inicio de escritura de una undécima columna es la posición de dirección 7, y la posición de inicio de escritura de una duodécima columna es la posición de dirección 7.
Al emplear un múltiplo b de 2 y al emplear, por ejemplo, 4096 QAM como el modo de modulación, en un caso en donde el número m de bits de un símbolo es de 12 bits, como se ilustra en la Figura 26, la memoria 31 tiene 24 columnas que almacenan 12 x 2 bits en la dirección de fila y almacenan 16200/(12 x 2) bits en la dirección de columna.
De las 24 columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 0, la posición de inicio de escritura de una tercera columna es la posición de dirección 0, la posición de inicio de escritura de una cuarta columna es la posición de dirección 0, la posición de inicio de escritura de una quinta columna es la posición de dirección 0, la posición de inicio de escritura de una sexta columna es la posición de dirección 0, la posición de inicio de escritura de una séptima columna es la posición de dirección 0, la posición de inicio de escritura de una octava columna es la posición de dirección 1, la posición de inicio de escritura de una novena columna es la posición de dirección 1, la posición de inicio de escritura de una décima columna es la posición de dirección 1, la posición de inicio de escritura de una undécima columna es la posición de dirección 2, la posición de inicio de escritura de una duodécima columna es la posición de dirección 2, la posición de inicio de escritura de una decimotercera columna es la posición de dirección 2, la posición de inicio de escritura de una decimocuarta columna es la posición de dirección 3, la posición de inicio de escritura de una decimoquinta columna es la posición de dirección 7, la posición de inicio de escritura, de una decimosexta columna es la posición de dirección 9, la posición de inicio de escritura de una decimoséptima columna es la posición de dirección 9, la posición de inicio de escritura de una decimoctava columna es la posición de dirección 9, la posición de inicio de escritura de una decimonovena columna es la posición de dirección 10, la posición de inicio de escritura de una vigésima columna es la posición de dirección 10, la posición de inicio de escritura de una 21a columna es la posición de dirección 10, la posición de inicio de escritura de una 22a columna es la posición de dirección 10, la posición de inicio de escritura de una 23a columna es la posición de dirección 10, y la posición de inicio de escritura de una 24a columna es la posición de dirección 11.
La Figura 27 es un diagrama de flujo que ilustra el proceso realizado por el codificador 115 de LDPC, el intercalador 116 de bits, y el codificador 117 de QAM ilustrado en la Figura 8.
El codificador 115 de LDPC espera el suministro de datos objetivo de LDPC del codificador 114 de BCH, en la Etapa S101, se codifican los datos objetivo de LDPC en un código de LDPC, suministra el código de LDPC al intercalador 116 de bits, y el proceso procede a la Etapa S102.
El intercalador 116 de bits, en la Etapa S102, realiza el intercalado de bits para el código de LDPC suministrado desde el codificador 115 de LDPC como objetivo, suministra un símbolo adquirido al simbolizar el código de LDPC después del intercalado de bits al codificador 117 de QA , y el proceso procede a la Etapa S103.
En otras palabras, en la Etapa S102, en el intercalador 116 de bit (Figura 9), el intercalador 23 de paridad realiza el intercalado de paridad para el código de LDPC suministrado desde el codificador 115 de LDPC como objetivo y suministra el código de LDPC después del intercalado de paridad al intercalador 24 de transposición de columna .
El intercalador 24 de transposición de columna realiza intercalado de transposición de columna para el código de LDPC suministrado desde el intercalador 23 de paridad como un objetivo y suministra el código de LDPC intercalado al desmultiplexor 25.
El desmultiplexor 25 intercambia los bits de código del código de LDPC después del intercalado de transposición de columna realizado por el intercalador 24 de transposición de columna y realiza un proceso de intercambio en el cual los bits de código después del intercambio se establecen como bits de símbolos (bits que representan un símbolo) de un símbolo .
Aquí, el proceso de intercambio realizado por el desmultiplexor 25 puede realizarse de acuerdo con no sólo el primero a cuarto modos de intercambio ilustrados en las Figuras 18 y 19 pero también una regla de asignación. La regla de asignación es una regla utilizada para asignar los bits de código de un código de LDPC a los bits de símbolos que representan un símbolo y se describirán posteriormente en detalle .
El símbolo adquirido por el proceso de intercambio realizado por el desmultiplexor 25 se suministra desde el desmultiplexor 25 hasta el codificador 117 de QAM.
El codificador 117 de QAM, en la Etapa S103, mapea el símbolo suministrado desde el desmultiplexor 25 en un punto de señal determinado en el modo de modulación de la modulación ortogonal realizada por el codificador 117 de QAM para que se module ortogonalmente y suministre datos adquiridos como resultado del mismo al intercalador 118 de tiempo .
Al realizar el intercalado de paridad y el intercalado de transposición de columna como en lo anterior, la resistencia a un borrado o un error de ráfaga en un caso en donde una pluralidad de bits de código de un código de LDPC se transmite como un símbolo, puede mejorarse.
Aquí, en la Figura 9, para la conveniencia de la descripción, aunque el intercalador 23 de paridad que es un bloque que realiza el intercalado de paridad y el intercalador 24 de transposición de columna que es un bloque que realiza el intercalado de transposición de columna se configuran por separado, el intercalador 23 de paridad y el intercalador 24 de transposición de columna pueden configurarse integralmente.
En otras palabras, tanto el intercalado de paridad y el intercalado de transposición de columna puede realizarse al escribir y leer un bit de código en/desde una memoria y pueden representarse por una matriz que transforma una dirección (dirección de escritura) para escribir un bit de código en una dirección (leer dirección) para leer un bit de código .
Por consiguiente, cuando una matriz adquirida al multiplexar una matriz que representa el intercalado de paridad y una matriz que representa el intercalado de transposición de columna se adquiere, al transformar un bit de código utilizando la matriz, el intercalado de paridad se realiza, y como resultado del intercalado de transposición de columna de un código de LDPC después el intercalado de paridad puede adquirirse.
Adicionalmente, además del intercalador 23 de paridad y el intercalador 24 de transposición de columna, el desmultiplexor 25 puede configurarse de manera integral.
En otras palabras, el proceso de intercambio realizado por el desmultiplexor 25 también puede representarse por una matriz que transforma una dirección de escritura de la memoria 31 que almacena un código de LDPC en una dirección de lectura.
Por consiguiente, una matriz que se adquiere al multiplicar una matriz que representa el intercalado de paridad, una matriz que representa el intercalado de transposición de columna, y una matriz que representa el proceso de intercambio en conjunto se adquiere, el intercalado de paridad, el intercalado de transposición de columna, y el proceso de intercambio pueden realizarse juntos utilizando la matriz.
Además, cualquiera del intercalado de paridad y el intercalado de transposición de columna puede realizarse o ambos pueden no realizarse.
A continuación, una simulación para medir una proporción de error (proporción de error de bits) realizada para el dispositivo 11 de transmisión ilustrada en la Figura 8 se describirá con referencia a las Figuras 28 a 30.
La simulación se realiza al emplear un canal de comunicación que tiene una fluctuación que tiene un D/U de 0 dB.
La Figura 28 ilustra un modelo de un canal de comunicación empleado en la simulación.
En otras palabras, A de la Figura 28 ilustra un modelo de una fluctuación empleada en la simulación.
Además, B de la Figura 28 ilustra un modelo de un canal de comunicación que tiene una fluctuación representada por el modelo ilustrado en A de la Figura 28.
En B de la figura 28, H ilustra un modelo de la fluctuación ilustrada en A de la Figura 28. En B de la Figura 28, N representa ICI (Interferencia Entre Portadoras), y un valor esperado E[N2] de la potencia se aproxima en el AWGN por simulación.
Las Figuras 29 y 30 ilustran la relación entre una proporción de error y una frecuencia Doppler fd de una fluctuación que se adquiere a través de una simulación.
La Figura 29 ilustra la relación entre una proporción de error y una frecuencia Doppler fd en un caso en donde el modo de modulación es 16 QAM, la proporción codificada (r) es (3/4), y el modo de intercambio es el primer modo de intercambio. La Figura 30 ilustra la relación entre una proporción de error y una frecuencia Doppler fd en un caso en donde el modo de modulación es 64 QAM, la proporción codificada (r) es (6.5), y el modo de intercambio es el primer modo de intercambio.
Además, en las Figuras 29 y 30, una linea gruesa representa la relación entre una proporción de error y una frecuencia Doppler fd en un caso en donde se realiza todo el intercalado de paridad, el intercalado de transposición de columna, y el proceso de intercambio, y una linea delgada representa la relación entre una proporción de error y una frecuencia Doppler fd en un caso en donde sólo se realiza el proceso de intercambio del intercalado de paridad, el intercalado de transposición de columna, y el proceso de intercambio.
En cualquiera de las Figuras 29 y 30, puede entenderse que la proporción de error se mejora (disminuye) en el caso en que se realiza todo el intercalado de paridad, el intercalado de transposición de columna, y el proceso de intercambio que en el caso en donde sólo se realiza el proceso de intercambio.
Ejemplo de Configuración de Codificador 115 de LDPC La Figura 31 es un diagrama de bloque que ilustra un ejemplo de configuración del codificador 115 de LDPC ilustrado en la Figura 8.
Además, el codificador de LDPC 122 ilustrado en la Figura 8 se configura de manera similar.
Como se ilustra con referencia a las Figuras 12 y 13, en el estándar de DVB-T.2, se definen los códigos de LDPC que tienen dos tipos de longitudes de código N que incluyen 64800 bits y 16200 bits.
Para el código de LDPC que tiene una longitud de código N de 64800 bits, 11 proporciones codificadas de 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9, y 9/10 se definen, y, para el código de LDPC que tiene una longitud de código N de 16200 bits, 10 proporciones codificadas de 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, y 8/9 se definen (Figuras 12 y 13) .
El codificador 115 de LDPC, por ejemplo, puede realizar la codificación (codificación de corrección de errores) de acuerdo con los códigos de LDPC, que tienen longitudes de código N de 64800 bits, y 16200 bits de cada proporción codificada de acuerdo con una matriz H de comprobación de paridad preparada para cada longitud de código N y cada proporción codificada.
El codificador 115 de LDPC se configura por una unidad 601 de procesamiento de codificación y una unidad 602 de almacenamiento.
La unidad 601 de procesamiento de codificación se configura por una unidad 611 de ajuste de proporción codificada, una unidad 612 de lectura de tabla de valores iniciales, una unidad 613 de generación de matriz de comprobación de paridad, una unidad 614 de lectura de bits de información, una unidad 615 de cálculo de paridad de codificación, y una unidad 616 de control, realiza la codificación de LDPC de los datos objetivo de LDPC suministrados al codificador 115 de LDPC, y suministra un código de LDPC adquirido como resultado de los mismos al intercalador 116 de bits (Figura 8).
En otras palabras, la unidad 611 de ajuste de proporción codificada, por ejemplo, establece una longitud de código N y una proporción codificada del código de LDPC de acuerdo con la operación de un operador o similares.
La unidad 612 de lectura de tabla de valores iniciales lee una tabla de valores iniciales de matriz de comprobación de paridad, que se describirá más adelante, correspondiente al longitud de código N y la proporción codificada establecida por la unidad 611 de ajuste de proporción codificada desde la unidad 602 de almacenamiento.
La unidad 613 de generación de matriz de comprobación de paridad genera una matriz H de comprobación de paridad al disponer elementos de l's de la matriz de información HA correspondiente a la longitud de información K (= longitud de código N - longitud de paridad M) de acuerdo con la longitud de código N y la proporción codificada establecida por la unidad 611 de ajuste de proporción codificada en la dirección de columna en el período de 360 columnas (el número P de columnas de unidad de la estructura cíclica) basada en la tabla de valores iniciales de matriz de comprobación de paridad leída por la unidad 612 de lectura de tabla de valores iniciales y almacena la matriz de comprobación de paridad generada en la unidad 602 de almacenamiento .
El unidad 614 de lectura de bits de información lee (extrae) bits de información correspondientes a la longitud de información K de los datos objetivo de LDPC suministrados desde el codificador 115 de LDPC.
La unidad 615 de cálculo de paridad de codificación lee la matriz H de comprobación de paridad generada por la unidad 613 de generación de matriz de comprobación de paridad de la unidad 602 de almacenamiento y calcula un bit de paridad para los bits de información leídos por la unidad 614 de lectura de bits de información basándose en una ecuación predeterminada utilizando la matriz H de comprobación de paridad, por lo que se genera una palabra código (códigos de LDPC) .
La unidad 616 de control controla cada bloque que configura la unidad 601 de procesamiento de codificación.
En la unidad 602 de almacenamiento, una pluralidad de tablas de valores iniciales de matriz de comprobación de paridad correspondientes a una pluralidad de proporciones codificadas ilustradas en las Figuras 12 y 13 y similares, por ejemplo, para longitudes de código N de 64800 bits y 16200 bits se almacenan. Además, la unidad 602 de almacenamiento almacena temporalmente los datos necesarios para el proceso de la unidad 601 de procesamiento de codificación .
La Figura 32 es un diagrama de flujo que ilustra el proceso del codificador 115 de LDPC ilustrado en la Figura 31.
En la Etapa S201, la unidad 611 de ajuste de proporción codificada determina (establece) una longitud de código N y una proporción codificada r para realizar la codificación de LDPC.
En la Etapa S202, la unidad 612 de lectura de tabla de valores iniciales lee una tabla de valores iniciales de matriz de comprobación de paridad, que se establece con anticipación, que corresponde a la longitud de código N y la proporción codificada r determinada por la unidad 611 de ajuste de proporción codificada desde la unidad 602 de almacenamiento .
En la Etapa S203, la unidad 613 de generación de matriz de comprobación de paridad adquiere (genera) una matriz H de comprobación de paridad de un código de LDPC que tiene la longitud de código N y la proporción codificada r determinada por la unidad 611 de ajuste de proporción codificada al utilizar la tabla de valores iniciales de matriz de comprobación de paridad leída de la unidad 602 de almacenamiento por la unidad 612 de lectura de tabla de valores iniciales y almacena la matriz de comprobación de paridad en la unidad 602 de almacenamiento al suministrar la matriz de comprobación de paridad a los mismos.
En la Etapa S204, la unidad 614 de lectura de bits de información lee los bits de información de una longitud de información K (= N x r) correspondiente al longitud de código N y la proporción codificada r determinada por la unidad 611 de ajuste de proporción codificada de los datos objetivo de LDPC suministrados desde el codificador 115 de LDPC y lee la matriz H de comprobación de paridad adquirida por la unidad 613 de generación de matriz de comprobación de paridad de la unidad 602 de almacenamiento y suministra los bits de información y la matriz de comprobación de paridad a la unidad 615 de cálculo de paridad de codificación.
En la Etapa S205, la unidad 615 de cálculo de paridad de codificación secuencialmente calcula los bits de paridad de la palabra código c que cumple con la Ecuación (8) .
Ecuación (8) HCT = 0 En la Ecuación (8), c representa un vector de fila como una palabra código (código de LDPC) , y la CT representa la transposición del vector de fila c.
Aqui, como se ha descrito anteriormente, en un caso en donde, en el vector de fila c como el código de LDPC (una palabra código) , se representa la parte de bits de información por un vector de fila A, y la parte de bits de paridad se representa por un vector de fila T, el vector de fila c puede representarse por la Ecuación c = [A|T] utilizando el vector de fila A como los bits de información y el vector de fila T como los bits de paridad.
La matriz H de comprobación de paridad y el vector de fila c = [A|T] como un código de LDPC necesitan cumplir la Ecuación HCr = 0, y el vector de fila T como bits de paridad que configura el vector de fila c = [A IT] que cumple la Ecuación HCT = 0 puede adquirirse de forma secuencial al establecer los elementos de cada fila en cero en orden de los elementos de la primera fila del vector de columna HCT incluido en la Ecuación HCT = 0 en un caso en donde la matriz de paridad HT de la matriz H de comprobación de paridad = [HA|HT] tiene la estructura de escalera ilustrada en la Figura 11.
Cuando se adquieren los bits de paridad T para los bits de información A, la unidad 615 de cálculo de paridad de codificación produce una palabra código c = [A|T] representada al utilizar los bits de información A y los bits de paridad T como resultado de la codificación de LDPC de los bits de información A.
En lo sucesivo, en la Etapa S206, la unidad 616 de control determina si finaliza o no la codificación de LDPC. En un caso en donde se determina que la codificación de LDPC no finaliza en la Etapa S206, en otras palabras, por ejemplo, en un caso en donde todavía hay datos objetivo de LDPC para los cuales debe realizarse la codificación de LDPC, el proceso se regresa a la Etapa S201 (o Etapa S204) y, a continuación, el proceso de la Etapa S201 (o Etapa S204) a la Etapa S206 se repite.
Por otro lado, en un caso en donde se determina que la codificación de LDPC finaliza en la Etapa S206, en otras palabras, por ejemplo, en un caso en donde no existen datos objetivo de LDPC para la codificación de LDPC que debe realizarse, el codificador 115 de LDPC finaliza el proceso.
Como en lo anterior, se prepara la tabla de valores iniciales de matriz de comprobación de paridad correspondiente a cada longitud de código N y cada proporción codificada r, y el codificador 115 de LDPC realiza la codificación de LDPC para una longitud de código N y una proporción codificada r predeterminada utilizando la matriz H de comprobación de paridad generada a partir de la tabla de valores iniciales de matriz de comprobación de paridad correspondiente a la longitud de código N predeterminado y la proporción codificada r predeterminada.
Ejemplo de Tabla de Valores Iniciales de Matriz de Comprobación de Paridad La tabla de valores iniciales de matriz de comprobación de paridad es una tabla que representa las posiciones de elementos de l's de la matriz de información HA (Figura 10) de la matriz H de comprobación de paridad correspondiente a la longitud de información K de acuerdo con la longitud de código N y la proporción codificada r del código de LDPC (el código de LDPC definido por la matriz H de comprobación de paridad) para cada 360 columnas (el número P de columnas de unidades de la estructura cíclica) y se prepara con anticipación para cada matriz H de comprobación de paridad de cada longitud de código N y cada proporción codificada r.
La Figura 33 es un diagrama que ilustra un ejemplo de la tabla de valores iniciales de matriz de comprobación de paridad.
En otras palabras, la Figura 33 ilustra una tabla de valores iniciales de matriz de comprobación de paridad para una matriz H de comprobación de paridad que tiene una longitud de código N de 16200 bits y una proporción codificada r de 1/4 definida en el estándar de DVB-T.2.
La unidad 613 de generación de .matriz de comprobación de paridad (Figura 31) adquiere una matriz H de comprobación de paridad de la siguiente manera al utilizar la tabla de valores iniciales de matriz de paridad.
La Figura 34 ilustra un método para adquirir la matriz H de comprobación de paridad de la tabla de valores iniciales de matriz de comprobación de paridad.
La tabla de valores iniciales de matriz de comprobación de paridad ilustrada en la Figura 34 representa una tabla de valores iniciales de matriz de comprobación de paridad para una matriz H de comprobación de paridad que tiene una longitud de código N de 16200 bits y una proporción codificada r de 2/3 definida en el estándar de DVB-T 0.2.
La tabla de valores iniciales de matriz de comprobación de paridad, como se describe anteriormente, es una tabla que representa las posiciones de los elementos de l's de la matriz de información HA (Figura 10) correspondiente a la longitud de información K de acuerdo con la longitud de código N y la proporción codificada r del código de LDPC para cada 360 columnas (el número P de columnas de unidades de la estructura cíclica) y, en la fila i-ésima, un número de. fila (un número de fila, cuando el número de fila de la primera fila de la matriz H de comprobación de paridad es 0) del elemento (1 + 360 x (i -l))-ésimo de "1" de la matriz de comprobación de paridad correspondiente al número de los pesos de columna incluido en la columna (1 + 360 x (i - l))-ésima se alinea.
Aquí, dado que la matriz de paridad Hr (Figura 10) de la matriz H de comprobación de paridad correspondiente a la longitud de paridad M se determina como se ilustra en la Figura 21, de acuerdo con la tabla de valores iniciales de matriz de comprobación de paridad, se adquiere la matriz de información HA (Figura 10) de la matriz H de comprobación de paridad correspondiente a la longitud de información K.
El número de fila k + 1 de la tabla de valores iniciales de matriz de comprobación de paridad difiere de acuerdo con la longitud de información K.
Entre la longitud de información K y el número de fila k + 1 de la tabla de valores iniciales de matriz de comprobación de paridad, se cumple la relación de la Ecuación (9) .
Ecuación (9) K = (k + 1) x 360 Aquí, 360 representado en la Ecuación (9) es el número P de columnas de unidades de la estructura cíclica descrita con referencia a la Figura 22.
En la tabla de valores iniciales de matriz de comprobación de paridad ilustrada en la Figura 34, 13 valores numéricos se alinean desde la primera fila hasta la tercera fila, y tres valores numéricos se alinean desde la cuarta fila hasta la fila (k + l)-ésima (la 30-ésima en la Figura 34) .
En consecuencia, el peso de columna de la matriz H de comprobación de paridad adquirido de la tabla de valores iniciales de matriz de comprobación de paridad ilustrada en la Figura 34 es 13 desde la primera columna a la columna ( (1 + 360) x (3 - 1 - l))-ésima y es 3 desde la columna ((1 + 360) x (3 - l))-ésima la columna K-ésima.
En la primera fila de la tabla de valores iniciales de matriz de comprobación de paridad ilustrada en la Figura 34, O, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620, y 2622 se disponen, y esto representa que , en la primera columna de la matriz de comprobación de paridad, los elementos de filas que tienen números de fila de 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620, y 2622 son l's (adicionalmente, los otros elementos son 0's) .
Además, en la segunda fila de la tabla de valores iniciales de matriz de comprobación de paridad ilustrada en la Figura 34, 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358, y 3108 se disponen, y esto representa que, en la 361-ésima columna (= 1 + 360 x (2 - 1) ) de la matriz H de comprobación de paridad, los elementos de filas que tienen números de fila de 1, 122, 1516, 3448, 2880, 1407, 1847, 3799 , 3529, 373, 971, 4358, y 3108 son l's.
Como en lo anterior, la tabla de valores iniciales de matriz de comprobación de paridad representa las posiciones de elementos de l's de la matriz de información HA de la matriz H de comprobación de paridad para cada 360 columnas .
En cada columna distinta a la columna (1 + 360 x (i - l))-ésima de la matriz H de comprobación de paridad, en otras palabras, cada una de la columna (2 + 360 x (i - 1))-ésima a la columna (360 x i)-ésima, el elemento (1 + 360 x (i - l))-ésimo de "1" determinado de acuerdo con la tabla de valores iniciales de matriz de comprobación de paridad se dispone al ser desplazado cíclica y periódicamente de acuerdo con la longitud de paridad hasta el lado inferior (lado inferior de la columna) .
En otras palabras, por ejemplo, la columna (2 + 360 x (i - l))-ésima se adquiere al desplazar cíclicamente la columna (1 + 360 x (i - l))-ésima por M/360 (= q) al lado inferior, y la siguiente columna (3 + 360 x (i - l))-ésima se adquiere al desplazar cíclicamente la columna (1 + 360 x (i -l))-ésima por 2 x M/360 (= 2 x q) al lado inferior (desplazar cíclicamente la columna (2 + 360 x (i - l))-ésima por M/360 (= q) al lado inferior) .
Cuando la columna j-ésima (j-ésima desde el lado izquierdo) valor numérico de la fila i-ésima (i-ésima desde el lado superior) de la tabla de valores iniciales de matriz de comprobación de paridad se representa como hj.(j, y el número de fila del elemento j-ésimo de "1" de la columna w-ésima de la matriz H de comprobación de paridad se representa como Hw_j, el número de fila Hw_j del elemento de "1" de la columna -ésima de la matriz H de comprobación de paridad distinta de la columna (1 + 360 x (i - l))-ésima puede adquirirse de la Ecuación (10) . representa el resto adquirido dividir x por y.
Además, P es el número de columnas de unidades de la estructura cíclica descrita anteriormente, y, por ejemplo, es 360 como se describe anteriormente en el estándar de DVB-T.2. Además, q es un valor de M/360 adquirido dividiendo la longitud de paridad M por el número P (= 360) de las columnas de unidades de la estructura cíclica.
La unidad 613 de generación de matriz de comprobación de paridad (Figura 31) especifica un número de fila del elemento (1 + 360 x (i - l))-ésimo de "1" de la matriz H de comprobación de paridad basado en la tabla de valores iniciales de matriz de comprobación de paridad.
Además, la unidad 613 de generación de matriz de comprobación de paridad (Figura 31) adquiere el número de fila Hw-j del elemento de "1" de la columna w-ésima de la matriz de comprobación de paridad distinta de la columna (1 + 360 x (i H - l))-ésima basada en la Ecuación (10) y genera una matriz H de comprobación de paridad en la cual los elementos de los números de fila adquiridos como en lo anterior son l's.
Código de LDPC Que Tiene una Longitud de Código N de 4320 Bits En un caso en donde la difusión digital utilizada de manera dedicada para terminales móviles puede realizarse mientras que las especificaciones de un dispositivo de transmisión y un dispositivo de recepción cumplan con DVB-T.2, que es un estándar de transmisión digital utilizado de manera dedicada para terminales fijas, no se modifican tanto como puede ser posible, es ventajoso en términos de costos.
Sin embargo, de acuerdo con DVB-T.2, aunque se definen los códigos de LDPC que tienen longitudes de código N de 64k bits y 16k bits, un código de LDPC que tiene una longitud de código más corta no se define.
Mientras tanto, la cantidad de memoria y un retardo requerido para descodificar un código de LDPC o similares son más pequeños para un código de LDPC de una longitud de código corta que los de un código de LDPC de una longitud de código larga, y por consiguiente, el código de LDPC de una longitud de código corta puede ser útil para la difusión digital utilizada de manera dedicada para terminales móviles.
Por lo tanto, el dispositivo 11 de transmisión (Figura 7) puede realizar difusión digital utilizada de manera dedicada para terminales móviles al utilizar un código de LDPC de una longitud de código más corta que la longitud de código del código de LDPC (códigos de LDPC que tienen longitudes de código N de 64k bits y 16k bits) definido en DVB-T.2 como un código de LDPC (en adelante, también definido como código de LDPC móvil) para la difusión digital utilizada de manera dedicada para terminales móviles.
Además, en el código de LDPC móvil, desde el punto de vista de mantener la compatibilidad con DVB-T.2 tanto como pueda ser posible, similarmente al código de LDPC definido en el estándar de DVB-T.2, la matriz de paridad HT de la matriz H de comprobación de paridad tiene una estructura de escalera (Figura 11) .
Por otra parte, en el código de LDPC móvil, similarmente al código de LDPC definido en el estándar de DVB-T.2, la matriz de información HA de la matriz H de comprobación de paridad tiene una estructura cíclica, y el número P de columnas de unidades de la estructura cíclica es 360.
Además, la longitud de código N del código de LDPC móvil que es más corta que la del código de LDPC definido en DVB-T.2 y (similarmente al código de LDPC definido en DVB-T.2) es un múltiplo del número P de columnas de unidades de la estructura cíclica, por ejemplo, se emplean 4320 bits (en lo sucesivo, también denominado como 4K bits) .
Las Figuras 35 a 43 son diagramas que ilustran ejemplos de la tabla de valores iniciales de matriz de comprobación de paridad de un código de LDPC que tiene una longitud de código N de 4K bits (para móviles) como se describe anteriormente.
En otras palabras, la Figura 35 ilustra una tabla de valores iniciales de matriz de comprobación de paridad para una matriz H de comprobación de paridad que tiene una longitud de código N de 4k bits y una proporción codificada r de 1/4.
La Figura 36 ilustra una tabla de valores iniciales de matriz de comprobación de paridad para una matriz H de comprobación de paridad que tiene una longitud de código N de 4k bits y una proporción codificada r de 1/3.
La Figura 37 ilustra una tabla de valores iniciales de matriz de comprobación de paridad para una matriz H de comprobación de paridad que tiene una longitud de código N de 4k bits y una proporción codificada r de 5/12.
La Figura 38 ilustra una tabla de valores iniciales de matriz de comprobación de paridad para una matriz H de comprobación de paridad que tiene una longitud de código N de 4k bits y una proporción codificada r de 1/2.
La Figura 39 muestra una tabla de valores iniciales de matriz de comprobación de paridad para una matriz H de comprobación de paridad que tiene una longitud de código N de 4k bits y una proporción codificada r de 7/12.
La Figura 40 ilustra una tabla de valores iniciales de matriz de comprobación de paridad para una matriz H de comprobación de paridad que tiene una longitud de código N de 4k bits y una proporción codificada r de 2/3.
La Figura 41 ilustra una tabla de valores iniciales de matriz de comprobación de paridad para una matriz H de comprobación de paridad que tiene una longitud de código N de 4k bits y una proporción codificada r de 3/4.
La Figura 42 ilustra una tabla de valores iniciales de matriz de comprobación de paridad para una matriz H de comprobación de paridad que tiene una longitud de código N de 4k bits y una proporción codificada r de 5/6.
La Figura 43 muestra una tabla de valores iniciales de matriz de comprobación de paridad para una matriz H de comprobación de paridad que tiene una longitud de código N de 4k bits y una proporción codificada r de 11/12.
Para la difusión digital utilizada de manera dedicada para terminales móviles, el codificador 115 de LDPC ¦ (Figuras 8 y 31) realiza la codificación en un código de LDPC que tiene una longitud de código N de 4k bits y una proporción codificada r de uno de los nueve tipos de 1/4, 1/3, 5/12, 1/2, 7/12, 2/3, 3/4, 5/6, y, 11/12 al utilizar la matriz H de comprobación de paridad adquirida de la tabla de valores iniciales de matriz de comprobación de paridad ilustrada en las Figuras 35 a 43.
Los códigos de LDPC adquiridos al utilizar la matriz H de comprobación de paridad adquirida de la tabla de valores iniciales de matriz de comprobación de paridad ilustrados en las Figuras 35 a 43 son códigos de LDPC que tienen alta capacidad.
Aquí, un código de LDPC que tiene alta capacidad es un código de LDPC que se adquiere a partir de una matriz H de comprobación de paridad adecuada.
Además, cuando un código de LDPC adquirido de la matriz H de comprobación de paridad se transmite a un bajo Es/N0 (una relación de potencia de señal a potencia de ruido por símbolo) o un bajo Eb/N0 (una relación de potencia de señal a potencia de ruido por bit), una matriz H de comprobación de paridad adecuada es una matriz de comprobación de paridad que cumplen una condición predeterminada en la cual la BER (Proporción de Bits Erróneos) es pequeña.
La matriz H de comprobación de paridad adecuada puede adquirirse, por ejemplo, al realizar una simulación para medir la BER cuando los códigos de LDPC adquiridos de diversas matrices de comprobación de paridad que cumplen una condición predeterminada se transmiten a un bajo Es/N0.
Como la condición predeterminada que será cumplida por una matriz H de comprobación de paridad adecuada, por ejemplo, existe una condición de que es bueno un resultado de análisis adquirido al utilizar un método para analizar la capacidad de un código llamado evolución de densidad, una condición en la que un bucle de elementos de l's llamado 4 ciclos no existe, o similar.
Aquí, cuando los elementos de l's se presentan densamente en la matriz de información HA, como 4 ciclos, se sabe que la capacidad de descodificación del código de LDPC se degrada, y por consiguiente, como una condición predeterminada que será cumplida por una matriz H de comprobación de paridad adecuada, se requiere que no exista 4 ciclos .
La condición predeterminada que se satisface por una matriz H de comprobación de paridad adecuada puede determinarse de manera apropiada desde un punto de vista de la mejora de la capacidad de descodificación del código de LDPC, idoneidad (simplificación) del proceso de descodificación del código de LDPC, y similares.
Las Figuras 44 y 45 son diagramas que ilustran una evolución de densidad adquirida como resultado de análisis como la condición predeterminada que será cumplida por una matriz H de comprobación de paridad adecuada.
La evolución de densidad es un método de análisis de códigos para calcular un valor esperado de una probabilidad de errores para todos los códigos de LDPC (ensamble) que tienen una longitud de código N de infinidad que se especifica por una secuencia de grados que se describirá posteriormente.
Por ejemplo, cuando el valor de varianza de ruido se incrementa a más de cero en un canal de AWGN, en primer lugar, el valor esperado de la probabilidad de errores de un ensamble es cero, y, cuando el valor de varianza de ruido es igual a o mayor que un umbral, el valor esperado' no es cero.
De acuerdo con la evolución de densidad, al comparar los umbrales (en lo sucesivo, también denominados como umbrales de capacidad) del valor de varianza de ruido para el cual el valor esperado de la probabilidad de errores no es cero, la capacidad (el grado de idoneidad de una matriz de comprobación de paridad) de un ensamble puede determinarse .
Además, para un código de LDPC especifico, al determinar un ensamble al cual pertenece el código de LDPC y al realizar la evolución de densidad para el ensamble, puede estimarse una capacidad aproximada del código de LDPC.
Por lo tanto, cuando se encuentra un ensamble que tiene una alta capacidad, puede encontrarse un código de LDPC que tiene una alta capacidad de entre los códigos de LDPC que pertenecen al ensamble.
Aquí, la secuencia de grados descrita anteriormente representa, para una longitud de código N de un código de LDPC, una relación de nodos variables o nodos de comprobación que tienen un peso de cada valor.
Por ejemplo, una código de LDPC regular (3,6) que tiene una proporción codificada de 1/2 pertenece a un ensamble que se especifica por una secuencia de grados en la cual el peso (peso de columna) de todos los nodos variables es 3, y el peso (peso de fila) de todos los nodos de comprobación es 6.
La Figura 44 ilustra una gráfica de Tanner de tal ensamble .
En la gráfica de Tanner ilustrada en la Figura 44, el número de nodos variables cada uno representado por un circulo blanco (marca 0) en la figura que se presenta es N que es el mismo que la longitud de código N, y el número de nodos de comprobación cada uno representado por un cuadrado (marca ?) en la figura que se presenta es N/2 que es el mismo que un valor adquirido al multiplicar la longitud de código N por la proporción codificada de 1/2.
Tres ramificaciones (bordes), de las cuales el número es el mismo que el peso de columna, se conectan a cada nodo variable, y de este modo un total de 3N ramificaciones conectadas a los N nodos variables se presenta.
Además, seis ramificaciones, de la cuales el número los cuales es el mismo que el peso de fila, se conectan a cada nodo de comprobación, y de este modo un total de 3N ramificaciones conectadas a N/2 nodos de comprobación se presenta.
Además, en la gráfica de Tanner ilustrada en la Figura 44, se presenta un intercalador .
El intercalador redispone aleatoriamente las 3N ramificaciones conectadas a los N nodos variables y conecta cada ramificación después de la redisposición a una de las 3N ramificaciones conectadas a los N/2 nodos de comprobación.
En el intercalador , sólo existen (3N) ! (=(3N) x (3N - 1) x · · · x 1) tipos de patrones de redisposición para redisponer las 3N ramificaciones conectadas a los N nodos variables. En consecuencia, un ensamble especificado por una secuencia de grados en la cual el peso de todos los nodos variables es 3, y el peso de todos los nodos de comprobación es 6 es un conjunto de (3N) ! códigos de LDPC.
En una simulación para adquirir un código de LDPC que tiene una alta capacidad (matriz de comprobación de paridad adecuada) , se utiliza un ensamble tipo borde múltiple en la evolución de densidad.
En el tipo borde múltiple, el intercalador a través del cual pasan las ramificaciones conectadas a los nodos variables y las ramificaciones conectadas a los nodos de comprobación se divide en una pluralidad de partes (bordes múltiples) , y por consiguiente, la especificación del ensamble se realiza de manera más precisa.
La Figura 45 es un diagrama que ilustra un ejemplo de una Gráfica de Tanner de un ensamble de tipo borde múltiple.
En la gráfica de Tanner ilustrada en la Figura 45, se presentan dos intercaladores que incluyen un primer intercalador y un segundo intercalador.
Además, en la gráfica de Tanner ilustrada en la Figura 45, sólo se presentan los el nodos de comprobación, cada uno teniendo dos ramificaciones conectadas al primer intercalador y cero ramificaciones conectadas al segundo intercalador, sólo se presentan los c2 nodos de comprobación, cada uno teniendo dos ramificaciones conectadas al primer intercalador y dos ramificaciones conectadas al segundo intercalador, y sólo se presentan los c3 nodos de comprobación cada uno teniendo cero ramificaciones conectadas al primer intercalador y tres ramificaciones conectadas al segundo intercalador.
Aquí, la evolución de densidad y la implementación de la misma, por ejemplo, se escriben en "Sobre el Diseño de los Códigos de Comprobación de Paridad de Baja Densidad dentro de 0.0045 dB del limite de Shannon", SY Chung, G. D. Forney, T.J. Richardson, R. Urbanke, IEEE Comunications Leggers, VOL. 5, NO. 2 de febrero de 2001.
En una simulación para adquirir un código de LDPC móvil (la tabla de valores iniciales de matriz de comprobación de paridad de la misma) ilustrada en las Figuras 35 a 43, de la cual se busca un ensamble del umbral de capacidad, el cual es Eb/N0, en el cual la BER comienza a caer (disminuir) de acuerdo con la evolución de densidad del tipo de borde múltiple es un valor predeterminado o menos, y, entre los códigos de LDPC que pertenecen al ensamble, un código de LDPC que disminuye la BER en una pluralidad de modos de modulación utilizados para la difusión digital utilizada de manera dedicada para terminales móviles, tales como 16 QAM o 64 QAM se selecciona como código de LDPC que tiene una alta capacidad.
Aquí, como se describe en lo anterior, en la difusión digital utilizada de manera dedicada para terminales móviles, un código de LDPC de 4k bits del cual la longitud de código N es más corta que la de los códigos de LDPC (códigos de LDPC que tienen longitudes de código N de 16K y 64 bits) definidos en DVB-T.2 tiene resistencia al error en el canal 13 de comunicación (Figura 7) que es menor que un código de LDPC que tiene una longitud de código N larga definida en DVB-T.2.
Por consiguiente, en la difusión digital utilizada de manera dedicada para terminales móviles, para mejorar la resistencia al error, un modo de modulación en el cual el número de puntos de señal es relativamente pequeño, tal como QPSK, 16 QAM o 64 QAM se emplean.
Las tablas de valores iniciales de la matriz de comprobación de paridad ilustradas en las Figuras 35 a 43 descritas en lo anterior son las tablas de valores iniciales de la matriz de comprobación de paridad en un código de LDPC que tiene una longitud de código N de 4k bits que se adquieren a través de la simulación como se describe en lo anterior.
La Figura 46 es un diagrama que ilustra una longitud de ciclo mínima y un umbral de capacidad de la matriz H de comprobación de paridad que se adquiere a partir de las tablas de valores iniciales de la matriz de comprobación de paridad de nueve tipos de códigos de LDPC que tienen una longitud de código N de 4k bits y proporciones codificadas r de 1/4, 1/3, 5/12, 1/2, 7/12, 2/3, 3/4, 5/6, y 11/12 ilustradas en las Figuras 35 a 43.
En la matriz H de comprobación de paridad adquirida de las tablas de valores iniciales de la matriz de comprobación de paridad ilustradas en las Figuras 35 a 43, la longitud del ciclo mínima de las matrices H de comprobación de paridad que tiene proporciones codificadas r de 1/4 y 1/3 es 8 ciclos, y la longitud de ciclo mínima de las matrices H de comprobación de paridad que tienen proporciones codificadas r de 5/12, 1/2, 7/12, 2/3, 3/4, 5/6, y 11/12 es 6 ciclos .
Por consiguiente, en la matriz H de comprobación de paridad adquirida de las tablas de valores iniciales de la matriz de comprobación de paridad ilustrada en las Figuras 35 a 43, no se presenta el ciclo 4.
Además, conforme disminuye la proporción codificada r, la redundancia del código de LDPC incrementa, y por consiguiente, el umbral de capacidad se mejora (disminuye) cuando disminuye la proporción codificada r.
La Figura 47 es un diagrama que ilustra la matriz H de comprobación de paridad (en lo sucesivo, también denominada como matriz H de comprobación de paridad en un código de LDPC móvil) de las Figuras 35 a 43 (adquiridas de las tablas de valores iniciales de la matriz de comprobación de paridad) .
En la matriz H de comprobación de paridad del código de LDPC móvil, un peso de columna se establece en X para KX columnas de la primera columna, un peso de columna se establece en Y para las KY columnas subsiguientes, un peso de columna se establece en dos para las columnas (M-l) subsiguientes, y un peso de columna se establece en uno para la última columna.
Aquí, KX + KY + M - 1 + 1 es lo mismo que la longitud de código N = 4320 bits.
La Figura 48 es un diagrama que ilustra el número de columnas KX, KY, y M y los pesos de columna X e Y para cada proporción codificada r (= 1/4, 1/3, 5/12, 1/2, 7/12, 2/3, 3/4, 5/6, y 11/12) del código de LDPC móvil.
Para una matriz H de comprobación de paridad en un código de LDPC móvil que tiene una longitud de código N de 4k, similarmente a la matriz de comprobación de paridad definida en DVB-T.2 descrita con referencia a las Figuras 12 y 13, cuando una columna se ubica en el lado frontal más alejado (lado izquierdo), el peso de columna tiende a ser grande, y por consiguiente, un bit de código del código de LDPC móvil que se ubica en el lado frontal más alejado tiende a ser fuerte para error (tiene resistencia de error) .
Intercalado de Transposición de Columna del Código de LDPC que tiene Longitud de Código N de 4320 Bits En el codificador 115 de LDPC (Figuras 8 y 31), en un caso en donde la codificación de LDPC en un código de código de LDPC móvil se realiza utilizando las matrices H de comprobación de paridad ilustradas en las Figuras 35 a 43 (adquiridas de las tablas de valores iniciales de matriz de comprobación de paridad) , la posición de inicio de escritura de cada columna (Figura 24) de la memoria 31 en el intercalado de transposición de columna como proceso de redisposición realizado por el intercalador 24 de transposición de columna (Figura 9) es diferente de la posición de inicio de escritura (Figuras 25 y 26) en el caso de un código de LDPC definido en DVB- .2.
La Figura 49 es un diagrama que ilustra el número de columnas de la memoria 31 que son necesarias para el intercalado de transposición de columna y las direcciones de las posiciones de inicio de escritura de las mismas para los códigos de LDPC móviles.
En otras palabras, la Figura 49 ilustra el número de columnas de la memoria 31 necesarias para el intercalado de transposición de columna y las direcciones de las posiciones de inicio de escritura de las mismas para cada modo de modulación para códigos de LDPC móviles, los cuales se ilustran en las Figuras 35 a 43, que tienen una longitud de código N de 4k bits y nueve tipos (puede adquirirse desde la matriz H de comprobación de paridad adquirida de las tablas de valores iniciales de la matriz de comprobación de paridad) de proporciones codificadas r de 1/4, 1/3, 5/12, 1/2, 7/12, 2/3, 3/4, 5/6, y 11/12.
Además, para los códigos de LDPC móviles, como los modos de modulación, como se describe en lo anterior, QPSK, 16 QAM, y 64 QAM que tienen números relativamente pequeños de puntos de señal se emplean.
Al emplear un múltiplo b de 1 y al emplear la QPSK como el modo de modulación, en un caso en donde el número m de bits de un símbolo es dos bits, la memoria 31 tiene dos columnas de almacenamiento de 2 x 1 bits en la dirección de fila y almacena N/ (mb) = 4320/(2 x 1) bits en la dirección de columna .
De las dos columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, y la posición de inicio de escritura de una segunda columna es la posición de dirección 2.
Al emplear un múltiplo b de 2 y emplear la QPSK como el modo de modulación, en un caso en donde el número m de bits de un símbolo es dos bits, la memoria 31 tiene cuatro columnas que almacenan 2 x 2 bits en la dirección de fila y almacenan N/ (mb) = 4320/(2 x 2) bits en la dirección de columna .
De las cuatro columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 0, la posición de inicio de escritura de una tercera columna es la posición de dirección 1, y la posición de inicio de escritura de una cuarta columna es la posición de dirección 0.
Al emplear un múltiplo b de 1 y al emplear 16 QAM como el modo de modulación, en un caso en donde el número m de bits de un símbolo es de cuatro bits, la memoria 31 tiene cuatro columnas que almacenan x 1 bits en la dirección de fila y almacenan N/ (mb) = 4320/(4 x 1) bits en la dirección de columna.
Las posiciones de inicio de escritura de cuatro columnas de la memoria 31 son las mismas que aquellas de un caso en donde el múltiplo b es 2, y la QPSK se emplea como el modo de modulación.
En otras palabras, de las cuatro columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 0, la posición de inicio de escritura de un tercera columna es la posición de dirección 1, y la posición de inicio de escritura de una cuarta columna es la posición de dirección 0.
Al emplear un múltiplo b de 2 y al emplear 16 QAM como el modo de modulación, en un caso en donde el número m de bits de un símbolo es cuatro bits, la memoria 31 tiene ocho columnas que almacenan 4 x 2 bits en la dirección de fila y almacenan N/ (mb) = 4320/(4 x 2) bits en la dirección de columna.
De las ocho columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 8, la posición de inicio de escritura de una tercera columna es la posición de dirección 10, la posición de inicio de escritura de una cuarta columna es la posición de dirección 10, la posición de inicio de escritura de una quinta columna es la posición de dirección 25, la posición de inicio de escritura de una sexta columna es la posición de dirección 54, la posición de inicio de escritura de una séptima columna es la posición de dirección 62, y la posición de inicio de escritura de una octava columna es la posición de dirección 69.
Al emplear un múltiplo b de 1 y al emplear 64 QAM como el modo de modulación, en un caso en donde el número m de bits de un símbolo es seis bits, la memoria 31 tiene seis columnas que almacenan 6 x 1 bit en la dirección de fila y almacenan N/ (mb) = 4320/(6 x 1) bits en la dirección de columna .
De las seis columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 0, la posición de inicio de escritura de una tercera columna es la posición de dirección 1, la posición de inicio de escritura de una cuarta columna es la posición de dirección 10, la posición de inicio de escritura de una quinta columna es la posición de dirección 1, la posición de inicio de escritura de una sexta columna es la posición de dirección 0.
Al emplear un múltiplo b de 2 y empleando, por ejemplo, 64 QA como el modo de modulación, en un caso en donde el número m de bits de un símbolo es de seis bits, como se ilustra en la Figura 49, la memoria 31 tiene 12 columnas que almacenan 6 x 2 bits en la dirección de fila y almacenes de 4320/(6 x 2) bits en la dirección de columna.
De las doce columnas de la memoria 31, la posición de inicio de escritura de una primera columna es la posición de dirección 0, la posición de inicio de escritura de una segunda columna es la posición de dirección 2, la posición de inicio de escritura de una tercera columna es la posición de dirección 10, la posición de inicio de escritura de una cuarta columna es la posición de dirección 12, la posición de inicio de escritura de una quinta columna es la posición de dirección 15, la posición de inicio de escritura de una sexta columna es la posición de dirección 17, la posición de inicio de escritura de una séptima columna es la posición de dirección 20, y la posición de inicio de escritura de una octava columna es la posición de dirección 21, la posición de inicio de escritura de una novena columna es la posición de dirección 23, la posición de inicio de escritura de una décima columna es la posición de dirección 25, la posición de inicio de escritura de una undécima columna es la posición de dirección 26, y la posición de inicio de escritura de una duodécima columna duodécima la posición de dirección 30.
Al realizar el intercalado de transposición de columna como en lo anterior para el código de LDPC móvil que tiene una longitud de código N de 4k bits ilustrados en las Figuras 35 a 43, puede evitarse que una pluralidad de bits de código que corresponden con una pluralidad de nodos variables conectados al mismo nodo de comprobación formen un símbolo (se incluyen en el mismo símbolo) de la QPSK, la 16 QAM, o la 64 QAM, por lo que la capacidad de descodificación en un canal de comunicación que tiene un borrado puede mejorarse.
La Figura 50 es un diagrama que ilustra un resultado de simulación de una BER en un caso en donde el intercalado de transposición de columna se realiza para un código de LDPC móvil.
En la simulación, un canal de comunicación (canal) en el cual la atenuación Rayleigh que tiene una probabilidad de borrado de 0.167, en la cual se borra un símbolo, se considera, un código de LDPC (Figura 40) que tiene una longitud de código N de 4 k bits y una proporción codificada de 2/3 se emplea como el código de LDPC móvil, y la QPSK se emplea como el modo de modulación.
En la Figura 50, el eje horizontal representa Es/N0 (una relación de potencia de señal a potencia de ruido por símbolo) , y el eje vertical representa la BER.
Además, en la Figura 50, una línea sólida representa una BER en un caso en donde el intercalado de paridad y el intercalado de transposición de columna se realizan, y una línea punteada representa una BER en un caso en donde el intercalado de paridad se realiza sin realizar el intercalado de transposición de columna.
Basándose en la Figura 50, en el caso donde el intercalado de transposición columna se realiza, en comparación con el caso en donde el intercalado de transposición columna no se realiza, la BER se mejora como un todo, y por consiguiente, se entiende que la resistencia de error se mejora.
Proceso de Intercambio del Código de LDPC que -tiene Longitud de Código N de 4320 Bits En un caso en donde un código de LDPC móvil que tiene una longitud de código N corta descrita en lo anterior, es decir, un código de LDPC que tiene una longitud de código N de 4k bits se emplea en difusión digital utilizada de manera dedicada para terminales móviles, la resistencia al error en el canal 13 de comunicación (Figura 7) disminuye.
De este modo, en la difusión digital utilizada de manera dedicada para terminales móviles, es preferible tomar una contramedida para mejorar la resistencia al error.
Como contramedida para mejorar la resistencia al error, distinto a un método para emplear un modo de modulación en el cual el número de puntos de señal es relativamente pequeño tal como 16 QAM o 64 QAM como se describe en anterior, por ejemplo, existe un proceso de intercambio realizado por el desmultiplexor 25 (Figura 9).
En el proceso de intercambio, aunque ahí, por ejemplo, existen del primer al cuarto modos de intercambio descritos en lo anterior y los modos de intercambio definido en el estándar de DVB-T.2 y similares como los modos de intercambio en los cuales los bits de código de un código de LDPC definido en el estándar de DVB-T.2 o similares se intercambian, en un caso en donde la difusión digital utilizada de manera dedicada para terminales móviles se realiza utilizando el código de LDPC antes descrito (código de LDPC móvil) que tiene una longitud de código N de 4k bits , es necesario emplear un proceso de intercambio que es el adecuado para el código de LDPC que tiene una longitud de código N 4k bits.
Además, cuando un proceso de intercambio empleado para código de LDPC que tiene una longitud de código N de 4k bits, es preferible que un proceso de intercambio de un tipo para mejorar adicionalmente la resistencia al error se emplee .
De este modo, el desmultiplexor 25 (Figura 9) , como se describe con referencia a la Figura 27, se configura para realizar un proceso de intercambio de acuerdo con una regla de asignación.
En lo sucesivo, un proceso de intercambio de acuerdo con una regla de asignación se describirá, y, por lo tanto, antes de la descripción, un proceso de intercambio de acuerdo con un modo de intercambio (en lo sucesivo, denominado como modo actual) que ya se ha propuesto, se describirá .
En un caso en donde un proceso de intercambio se realiza de acuerdo con el modo actual para un código de LDPC (en lo sucesivo, denominado como código definido) definido en DVB-T.2 o similar por el desmultiplexor 25, el proceso de intercambio se describirá con referencia a las Figuras 51 y 52.
La Figura 51 ilustra un ejemplo de un proceso de intercambio del modo actual en un caso en donde el código de LDPC es un código de LDPC que tiene una longitud de código N de 64800 bits y una proporción codificada de 3/5 definida en DVB-T.2.
En otras palabras, A de la Figura 51 ilustra un ejemplo del proceso de intercambio del modo actual en un caso en donde el código de LDPC es un código definido que tiene una longitud de código N de 64800 bits y una proporción codificada de 3/5, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En un caso en donde el modo de modulación es 16 QAM, 4 (= m) bits de los bits de código se mapean en cualquiera de 16 puntos de señales definidas en 16 QAM como un símbolo.
Además, en un caso en donde la longitud de código N es 64800 bits, y el múltiplo b es 2, la memoria 31 (Figuras 18 y 19) del desmultiplexor 25 tiene 8 columnas que almacenan 4 x 2 (= mb) bits en la dirección de fila y almacenan 64800/(4 x 2) bits en la dirección de columna.
En el desmultiplexor 25, cuando los bits de código de un código de LDPC se escriben en la dirección de columna de la memoria 31, y la escritura de los bits de código (una palabra código) de 64800 bits se completa, los bits de código escritos en la memoria 31 se leen en unidades de 4 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bo a b7 de 4 x 2 (= mb) bits de manera que los bits de código bo, bi, b2, b3, b4, bs, be y b7, de 4 x 2 (0 mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en A de la Figura 51, se asignan a los bits de símbolo y0, yi, y2, y3, Yit Y5r Y6 r e y7 de 2 (= mb) bits de 2 símbolos (= b) consecutivos .
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código b0 se asigna al bit de símbolo y7; el bit de código bi al bit de símbolo yi; el bit de código b2 al bit de símbolo y ; el bit de código b3 al bit de símbolo y2; el bit de código b4 al bit de símbolo y$; el bit de código s al bit de símbolo y3; el bit de código be al bit de símbolo y , y el bit de código b7 al bit de símbolo yo- B de la Figura 51 ilustra un ejemplo del proceso de intercambio del modo actual en un caso en donde el código de LDPC es un código definido gue tiene una longitud de código N de 64800 bits y una proporción codificada de 3/5, el modo de modulación es el 64 QA , y el múltiplo b es 2.
En un caso en donde el modo de modulación es 64 QAM, 6 (= m) bits de los bits de código se mapean en cualquiera de 64 puntos de señal definidos en 64 QAM como un símbolo .
Además, en un caso en donde la longitud de código N es 64800 bits, y el múltiplo b es 2, la memoria 31 (Figuras 18 y 19) del desmultiplexor 25 tiene 12 columnas que almacenan 6 x 2 (= mb) bits en la dirección de fila y almacena 64800/(6 x 2) bits en la dirección de columna.
En el desmultiplexor 25, cuando los bits de código de un código de LDPC se escriben en la dirección de columna de la memoria 31, y la escritura de los bits de código (una palabra código) de los 64800 bits se completa, los bits de código escritos en la memoria 31 se leen en unidades de 6 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bo a u de 6 x 2 (= mb) bits de modo que los bits de código b0, bx, b2, b3, b4, b5, b6, b7, b8, b9, bi0, bu de 6 x 2 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en B de la Figura 51, se asignan a los bits de símbolo y0, yi, y2, y3, Y Ys, Ye, Yi, Ye, Ys, Yio, e yn de 6 x 2 (= mb) bits de 2 símbolos (= b) consecutivos.
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código bo se asigna al bit de símbolo yn; el bit de código bi al bit de símbolo yv; el bit de código b2 al bit de símbolo ya; el bit de código b3 al bit de símbolo yio; el bit de código b4 al bit de símbolo ye; el bit de código b5 al bit de símbolo el bit de código b6 al bit de símbolo y<>; el bit de código b7 al bit de símbolo ys; el bit de código b8 al bit de símbolo yi; el bit de código b9 al bit de código y ; el bit de código bio al bit de símbolo yi; y el bit de código bu al bit de símbolo yo- C de la Figura 51 ilustra un ejemplo del proceso de intercambio del modo actual en un caso en donde el código de LDPC es un código definido que tiene una longitud de código N de 64800 bits y una proporción codificada de 3/5, el modo de modulación es el de 256 QAM, y el múltiplo b es 2.
En un caso en donde el modo de modulación es el de 256 QAM, 8 (= m) bits de los bits de código se mapean en cualquiera de los 256 puntos de señales definidos en 256 QAM como un símbolo.
Además, en un caso en donde la longitud de código N es 64800 bits, y el múltiplo b es 2, la memoria 31 (Figuras 18 y 19) del desmultiplexor 25 tiene 16 columnas que almacenan 8 x 2 (= mb) bits en la dirección de fila y almacenan 64800/(8 x 2) bits en la dirección de columna.
En el desmultiplexor 25, cuando los bits de código de un código de LDPC se escriben en la dirección de columna de la memoria 31, y la escritura de bits de código (una palabra código) de 64800 bits se completa, los bits de código escritos en la memoria 31 se leen en unidades de 8 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código b0 a bis de 8 x 2 (= mb) bits de manera que los bits de código b0, bi, b2, b3, b4, b5, b6, b7, b8, b9, b10, bu, bi2, bi3, i4, y bis de 8 x 2 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en C de la Figura 51, se asignan a los bits de símbolo y0, yi, y2, y3, Yi, ys ye, Yir ys, y , Yio, Yiir yi2/ yi3/ Yiir e yis de 8 x 2 (= mb) bits de 2 símbolos ( = b) consecutivos.
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código b0 se asigna al bit de símbolo yis; el bit de código bi al bit de símbolo yi; el bit de código b2 al bit de símbolo yi3; el bit de código b3 al bit de símbolo y3; el bit de código b4 al bit de símbolo ye; el bit de código b5 al bit de símbolo yn; el bit de código b6 al bit de símbolo yg; el bit de código b7 al bit de símbolo ys; el bit de código bg al bit de símbolo yio; el bit de código bg al bit de símbolo y6; el bit de código bio al bit de símbolo y ; el bit de código b al bit de símbolo y ; el bit de código bi2 al bit de símbolo yi2; el bit de código bi3 al bit de símbolo y2," el bit de código bi al bit de símbolo yi ; y el bit de código bis al bit de símbolo y0.
La Figura 52 ilustra un ejemplo del proceso de intercambio del modo actual en un caso en donde el código de LDPC es un código definido que tiene una longitud de código N de 16200 bits y una proporción codificada de 3/5.
En otras palabras, A de la Figura 52 ilustra un ejemplo del proceso de intercambio del modo actual en un caso en donde el código de LDPC es un código de LDPC que tiene una longitud de código N de 16200 bits y una proporción codificada de 3/5, el modo de modulación es del 16 QAM, y el múltiplo b es 2.
En un caso en donde el modo de modulación es de 16 QAM, 4 (= m) bits de los bits de código se mapean en cualquiera de los 16 puntos de señal definidos en la 16 QAM como un símbolo.
Además, en un caso en donde la longitud de código N es 16200 bits, y el múltiplo b es 2, la memoria 31 (Figuras 18 y 19) del desmultiplexor 25 tiene 8 columnas que almacenan 4 x 2 (= mb) bits en la dirección de fila y almacenan 16200/(4 x 2) bits en la dirección de columna.
En el desmultiplexor 25, cuando los bits de código de un código de LDPC se escriben en la dirección de columna de la memoria 31, y la escritura de bits de código (una palabra código) de 16200 bits se completa, los bits de código escritos en la memoria 31 se leen en unidades de 4 x 2 (= mb) bits en la dirección de fila y se suministran hasta la unidad 32 de intercambio (Figuras 18 y 19).
La unidad 32 de intercambio intercambia los bits de código bo a b7 de 4 x 2 (= mb) bits de manera que los bits de código bo, bx, b2, b3, b4, bs, b¾ y b7, de 4 x 2 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en A de la Figura 52, se asignan a bits de símbolo yo, yi, yz , y3, y4, ys, /(,, e y7 de 4 x 2 (= mb) bits de 2 símbolos (= b) consecutivos .
En otras palabras, la unidad 32 de intercambio, similarmente al caso de A de la Figura 51 descrita en lo anterior, realiza un proceso de intercambio en el cual los bits de código b0 a b7 se asigna a los bits de símbolos y0 a B de la Figura 52 ilustra un ejemplo del proceso de intercambio del modo actual en un caso en donde el código de LDPC es un código definido que tiene una longitud de código N de 16200 bits y una proporción codificada de 3/5, el modo de modulación es el 64 QAM, y el múltiplo b es 2.
En un caso en donde el modo de modulación es la 64 QAM, 6 (= m) bits de los bits de código se mapean en cualquiera de 64 puntos de señal definidos en la 64 QAM como un símbolo.
Además, en un caso en donde la longitud de código N es 16200 bits, y el múltiplo b es 2, la memoria 31 (Figuras 18 y 19) del desmultiplexor 25 tiene 12 columnas que almacenan 6 x 2 (= mb) bits en la dirección de fila y almacena 16200/(6 x 2) bits en la dirección de columna.
En el desmultiplexor 25, cuando los bits de código de un código de LDPC se escriben en la dirección de columna de la memoria 31, y la escritura de bits de código (una palabra código) de 16200 bits se completa, los bits de código escritos en la memoria 31 se leen en unidades de 6 x 2 (= mb) bits en la dirección de fila y se suministran hasta la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bo a bu de 6 x 2 (= mb) bits de manera que los bits de código b0, bi, b2, b3, b4, b5, b6, b7, b8, b9, bi0, y bu de 6 x 2 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en B de la Figura 52, se asignan a los bits de símbolo y0, yi, y2, y3, YA, YS, Ye, Yi, Ya, Ys, Yio, e yn de 6 x 2 (= mb) bits de 2 símbolos (= b) consecutivos.
En otras palabras, la unidad 32 de intercambio, de manera similar. al caso de la B de la Figura 51 descrito en lo anterior, realiza un proceso de intercambio en donde los bits b0 a bu de código se asignan a los bits de símbolos yo a y .
C de la Figura 52 ilustra un ejemplo del proceso de intercambio del modo actual en un caso en donde el código de LDPC es un código definido que tiene una longitud de código N de 16200 bits y una proporción codificada de 3/5, el modo de modulación es el de 256 QAM, y el múltiplo b es 1.
En. un caso en donde el modo de modulación es el de 256 QAM, 8 (= m) bits de los bits de código se mapean a uno cualquiera de los puntos de señal 256 definidos en 256 QAM como un símbolo.
Además, en un caso en donde la longitud de código N es 16200 bits, y el múltiplo b es 1, la memoria 31 (Figuras 18 y 19) del desmultiplexor 25 tiene 8 columnas que almacenan 8 x 1 (= mb) bits en la dirección de fila y almacena 16200/(8 x 1) bits en la dirección de columna.
En el desmultiplexor 25, cuando los bits de código de un código de LDPC se escriben en la dirección de columna de la memoria 31, y se completa la escritura de los bits de código (una palabra código) de 16200 bits, los bits de código escrito en la memoria 31 se leen en unidades de 8 x 1 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código fc>o a b7, de 8 x 1 (= mb) bits de modo que los bits de código b0, bi, b2, b3, b4, b5, be y b7, de 8 x 1 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en C de la Figura 52, se asignan a bits de símbolo yo, yi, ??, y3 y<w Ysr Y6 e y7, de 8 x 1 (= mb) bits de 1 símbolo (= b) .
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código b0 se asigna al bit de símbolo y7; el bit de código bi al bit de símbolo y3; el bit de código b2 al bit de símbolo yi; el bit de código b3 al bit de símbolo y5; el bit de código b4 al bit de símbolo y2; el bit de código b5 al bit de símbolo y6; el bit de código be al bit de símbolo y4; y el bit de código b7 al bit de símbolo y0; A continuación, se describirá un proceso de intercambio (en lo sucesivo, también denominado como proceso de intercambio de acuerdo con un nuevo modo de intercambio) de acuerdo con una regla de asignación.
Además, en la difusión digital utilizada de manera dedicada para terminales móviles, se emplea un modo de modulación en el cual el número de puntos de señal es pequeño, tal como QPSK, 16 QAM o 64 QAM, y, aquí, el nuevo modo de intercambio se describirá para el caso de 16 QAM y el caso de 64 QAM .
En un caso en donde el modo de modulación es la QPSK, no existe superioridad o inferioridad de la resistencia para error descrita con referencia a las Figuras 14 a 17 entre los bits de símbolo yo e yi de los dos bits que representan los cuatro símbolos (puntos de señal) de la QPSK, y por consiguiente, el proceso de intercambio no necesita realizarse (aun cuando se realice el proceso de intercambio, la resistencia al error no cambia) .
Las Figuras 53 a 55 son diagramas que ilustran el nuevo modo de intercambio.
En el nuevo modo de intercambio, la unidad 32 de intercambio del desmultiplexor 25 realiza el intercambio de bits de códigos de mb bits de acuerdo con una regla de asignación determinada con anticipación.
La regla de asignación es una regla utilizada para asignar bits de código de un código de LDPC a bits de símbolo. En la regla de asignación, se define un conjunto de grupos que es una combinación de un grupo de bits de código de bits de código y un grupo de bits de símbolo de bits de símbolo que asigna bits de código del grupo de bits de código, el grupo de bits de código del conjunto de grupos, los bits de código de cada grupo de bits de símbolo, y el número de bits (en lo sucesivo, también denominado como número de bits de grupo) de los bits de símbolo.
Aquí, entre los bits de código, como se describe anteriormente, existe una diferencia en la probabilidad de errores, y existe una diferencia en la probabilidad de errores también entre los bits de símbolo. Un grupo de bits de código es un grupo en cual los bits de código se dividen basándose en la probabilidad de errores, y un grupo de bits de símbolo es un grupo en el cual los bits de símbolo se dividen basándose en la probabilidad de errores.
La Figura 53 es un diagrama que ilustra los grupos de bits de código y los grupos de bits de símbolo en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/4, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En este caso, los bits de código de 6 x 2 (= mb) bits leídos de la memoria 31 pueden dividirse en tres grupos de bits de código Gbl, Gb2, y Gb3 como se ilustra en A de la Figura 53 basándose en las diferencias en la probabilidad de errores .
Aquí, un grupo de bits de código Gb#i es un grupo en el cual la probabilidad de errores de bits de código que pertenecen al grupo de bits de código Gb#i es buena (baja) a medida que el sufijo #i se hace más pequeño.
En lo sucesivo, el bit (#i + l)-ésimo desde el bit más significativo de los bits de código de mb bits leídos en la dirección de fila de la memoria 31 se representa como un bit b#i, y el bit (#i + l)-ésimo del bit más significativo de los bits de símbolo de mb bits de símbolos b consecutivos b se representa como un bit y#i.
En A de la Figura 53, un bit de código bO pertenece al grupo de bits de código Gbl, los bits de código bl y b2 pertenecen al grupo de bits de código Gb2 , y los bits de código b3, b4, b5, b6, b7,- b8, b9, blO, y bll pertenecen al grupo de bits de código Gb3.
En un caso en donde el modo de modulación es 64 QAM, y el múltiplo b es 2, los bits de símbolo de 6 x 2 (= mb) bits pueden dividirse en tres grupos de bits de símbolo Gyl, Gy2 y Gy3, como se ilustra en B de la Figura 53, basado en las diferencias en la probabilidad de errores.
Aquí, un grupo de bits de símbolo Gy#i, de manera similar a los grupos de bits de código, es un grupo en el cual la probabilidad de errores de bits de símbolo que pertenecen al grupo de bits de símbolo Gy#i es buena a medida que el sufijo #i se hace más pequeño.
En B de la Figura 53, los bits de símbolo yO, yl, y6 e y7, pertenecen al grupo de bits de símbolo Gyl, los bits de símbolo y2, y3, y8 , e y9 pertenecen al grupo de bits de símbolo Gy2, y los bits de símbolo y4, y5, ylO y yll pertenecen al grupo de bits de símbolo Gy3.
La Figura 54 ilustra una regla de asignación en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/4, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En la regla de asignación ilustrada en la Figura 54, se define una combinación del grupo de bits de código Gbl y el grupo de bits de símbolo Gy3 como conjunto de grupos. Además, el número de bit de grupo del conjunto de grupos se define como un bit.
En lo sucesivo, el conjunto de grupos y el número de bit de grupo se denominan colectivamente como información de conjunto de grupos. Además, por ejemplo, un conjunto de grupos del grupo de bits de código Gbl y el grupo de bits de símbolo Gy3 y un bit que es el número de bit de grupo del conjunto de grupos se escriben como la información de conjunto de grupos (Gbl, Gy3, 1) .
En la regla de asignación ilustrada en la Figura 54, además de la información de conjunto de grupos (Gbl, Gy3, 1), se definen la información de conjunto de grupos (Gb2, Gy3, 2), (Gb3, Gy3, 1), (Gb3, Gy2, 4), y (Gb3, Gyl, 4).
Por ejemplo, la información de conjunto de grupos (Gbl, Gy3, 1) representa que un bit de los bits de código que pertenecen al grupo de bits de código Gbl se asigna a un bit de los bits de símbolo que pertenecen al grupo de bits de símbolo Gy3.
Por consiguiente, en la regla de asignación ilustrada en la Figura 54, de acuerdo con la información de conjunto de grupos (Gbl, Gy3, 1), se define la asignación de un bit de los bits de código del grupo de bits de código Gbl de los cuales la probabilidad de errores es la mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy3 de la cual la probabilidad de errores es la tercera mejor, de acuerdo con la información de conjunto de grupos (Gb2, Gy3, 2) , se define la asignación de dos bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor de dos bits de los bits de símbolo del grupo de bits de símbolo Gy3 de la cual la probabilidad de errores es la tercera mejor, de acuerdo con la información de conjunto de grupos (Gb3, Gy3, 1), se define la asignación de un bit de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy3 de la cual la probabilidad de errores es la tercera mejor, de acuerdo con la información de conjunto de grupos (Gb3, Gy2, 4), se define la asignación de cuatro bits de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para cuatro bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, y, de acuerdo con la información de conjunto de grupos (Gb3, Gyl, 4), se define la asignación de cuatro bits de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para cuatro bits de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor.
Como se describe anteriormente, los grupos de bits de código son grupos en los cuales los bits de código se dividen basándose en la probabilidad de errores, y los grupos de bits de símbolo son grupos en los cuales los bits de símbolo se dividen basándose en la probabilidad de errores. Por consiguiente, la regla de asignación puede considerarse como definiendo una combinación de una probabilidad de errores de un bit de código y una probabilidad de errores de un bit de símbolo a la cual se asigna el bit de código.
De este modo, la regla de asignación que define una combinación de una probabilidad de errores de un bit de código y una probabilidad de errores de un bit de símbolo a la cual se asigna el bit de código, por ejemplo, se determina a través de una simulación para medir la BER o similar de modo que la resistencia al error (resistencia a ruido) se mej ora .
Además, aun cuando un destino de asignación de un bit de código de un grupo de bits de código se cambia dentro de los bits que pertenecen al mismo grupo de bits de símbolo, la resistencia al error no se ve influenciada (en su mayoría) .
Por consiguiente, con el fin de mejorar la resistencia al error, la información de conjunto de grupos que reduce la BER (Proporción de Bits Erróneos), en otras palabras, una combinación (conjunto de grupos) de un grupo de bits de código de los bits de código y un grupo de bits de símbolo de los bits de símbolo a los cuales se asignan los bits de código del grupo de bits de código, los grupos de bits de código del conjunto de grupos, el bit de código de cada grupo de bits de símbolo, y el número de bits (números de bits de grupo) de los bits de símbolo se definen como regla de asignación, y los bits de código pueden intercambiarse de acuerdo con la regla de asignación de modo que los bits de código se asignen a los bits de símbolo.
Sin embargo, un método de asignación específico para asignar un bit de código específico a un bit de símbolo de acuerdo con la regla de asignación necesita determinarse con anticipación entre el dispositivo 11 de transmisión y el dispositivo 12 de recepción (Figura 7) .
La Figura 55 ilustra un ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 54.
En otras palabras, A de la Figura 55 ilustra un primer ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 54 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/4, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/4, el modo de modulación es 64 QAM, y el múltiplo b es 2, en el desmultiplexor 25, los bits de código escritos en la memoria 31 de (4320/(6 x 2)) x (6 x 2) bits en la dirección de columna x la dirección de fila se leen en unidades de 6 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bO a bll de 6 x 2 (= mb) bits de acuerdo con la regla de asignación ilustrada en la Figura 54 de modo que los bits de código bO a bll de 6 x 2 (= mb) bits leídos de la memoria 31 por ejemplo, como se ilustra en A de la Figura 55, se asignan a los bits de símbolo yO a yll de 6 x 2 (= mb) bits de dos símbolos (= b) .
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código bO se asigna al bit de símbolo yll; el bit de código bl al bit de símbolo ylO; el bit de código b2 al bit de símbolo y4 ; el bit de código b3 al bit de símbolo y5; el bit de código b4 al bit de símbolo y2; el bit de código b5 al bit de símbolo y3; el bit de código b6 al bit de símbolo y8; el bit de código b7 al bit de símbolo y9; el bit de código b8 al bit de símbolo y6; el bit de código b9 al bit de símbolo y7; el bit de código blO al bit de símbolo yl; y el bit de código bll al bit de símbolo yO .
B de la Figura 55 ilustra un segundo ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 54 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/4, el modo de modulación es 64 QAM, y el múltiplo b es 2.
Como se ilustra en B de la Figura 55, la unidad 32 de intercambio realiza un proceso de intercambio para los bits de código bO a bll de 6 x 2 (= mb) bits leídos de la memoria 31, de acuerdo con la regla de asignación ilustrada en la Figura 54, en la cual: el bit de código bO se asigna al bit de símbolo yll; el bit de código bl al bit de símbolo ylO; el bit de código b2 al bit de símbolo y4 ; el bit de código b3 al bit de símbolo y5; el bit de código b4 al bit de símbolo y9; el bit de código b5 al bit de símbolo y8; el bit de código b6 al bit de símbolo y3; el bit de código b7 al bit de símbolo y2 ; el bit de código b8 al bit de símbolo yO; el bit de código b9 al bit de símbolo yl; el bit de código blO al bit de símbolo y6; y el bit de código bll al bit de símbolo y7.
Aquí, todos los métodos para asignar un bit de código b#i para un bit de símbolo y#i ilustrados en A de la Figura 55 y B de la Figura 55 se encuentran de acuerdo con la regla de asignación (después de la regla de asignación) ilustrada en la Figura 54.
La Figura 56 es un diagrama que ilustra los grupos de bits de código y los grupos de bits de símbolo en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/3, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En este caso, los bits de código de 6 x 2 (= mb) bits leídos de la memoria 31 pueden dividirse en tres grupos de bits de código Gbl, Gb2, y Gb3 como se ilustra en A de la Figura 56 basándose en las diferencias en la probabilidad de errores .
En A de la Figura 56, un bit de código bO pertenece al grupo de bits de código Gbl, los bits de código bl a b3 pertenecen al grupo de bits de código Gb2, y los bits de código b4 a bll pertenecen al grupo de bits de código Gb3.
En un caso en donde el modo de modulación es 64 QAM, y el múltiplo b es 2, los bits de símbolo de 6 x 2 ( = mb) bits pueden dividirse en tres grupos de bits de símbolo Gyl, Gy2 y Gy3, como se ilustra en B de la Figura 56, basándose en las diferencias en la probabilidad de errores.
En B de la Figura 56, similarmente a B de la Figura 53, los bits de símbolo yO, yl, y6 e y7 , pertenecen al grupo de bits de símbolo Gyl, los bits de símbolo y2, y3, y8, e y9 pertenecen al grupo de bits de símbolo Gy2 , y los bits de símbolo y4, y5, ylO, yll pertenecen al grupo de bits de símbolo Gy3.
La Figura 57 ilustra una regla de asignación en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/3, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En la regla de asignación ilustrada en la Figura 57, la información de conjunto de grupos (Gbl, Gyl, 1) , (Gb2, Gy3, 2), (Gb2, Gyl, 1), (Gb3, Gy3, 2), (Gb3, Gy2, 4), y (Gb3, Gyl, 2) se definen.
En otras palabras, en la regla de asignación ilustrada en la Figura 57, de acuerdo con la información de conjunto de grupos (Gbl, Gyl, 1), .la asignación de un bit de los bits de código del grupo de bits de código Gbl de la cual la probabilidad de errores es la mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy3, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para dos bits de los bits de símbolo del grupo de bits de símbolo Gy3 de la cual la probabilidad de errores es la tercera mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gyl, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gy3, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para los dos bits de los bits de símbolo del grupo de bits de símbolo Gy3 de la cual la probabilidad de errores es la tercera mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gy2, 4), la asignación de cuatro bits de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para los cuatro bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, y, de acuerdo con la información de conjunto de grupos (Gb3, Gyl, 2), la asignación para los dos bits de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para dos bits de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define.
La Figura 58 ilustra un ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 57.
En otras palabras, A de la Figura 58 ilustra un primer ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 57 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/3, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/3, el modo de modulación es 64 QAM, y el múltiplo b es 2, en el desmultiplexor 25, los bits de código escritos en la memoria 31 de (4320/(6 x 2)) x (6 x 2) bits en la dirección de columna x la dirección de fila se leen en unidades de 6 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bO a bll de 6 x 2 (= mb) bits de acuerdo con la regla de asignación ilustrada en la Figura 57 de modo que los bits de código bO a bll de 6 x 2 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en A de la Figura 58, se asignan a los bits de símbolo yO a yll de 6 x 2 (= mb) bits de dos símbolos (= b) .
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código bO se asigna al bit de símbolo el bit de código bl al bit de símbolo yll; el bit de código b2 al bit de símbolo yi el bit de código b3 al bit de símbolo ylO; el bit de código b4 al bit de símbolo y4; el bit de código b5 al bit de símbolo y8; el bit de código b6 al bit de símbolo y2; el bit de código b7 al bit de símbolo y9; el bit de código b8 al bit de símbolo y3; el bit de código b9 al bit de símbolo yl; el bit de código blC ) al bit de i símbolo y5; y el bit de código bll al bit de símbolo y6.
B de la Figura 58 ilustra un segundo ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 57 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/3, el modo de modulación es 64 QAM, y el múltiplo b es 2.
Como se ilustra en B de la Figura 58, la unidad 32 de intercambio realiza un proceso de intercambio para bits de código bO a bll de 6 x 2 (= mb) bits leídos de la memoria 31, de acuerdo con la regla de asignación ilustrada en la Figura 57, en la cual: el bit de código bO se asigna al bit de símbolo el bit de código bl al bit de símbolo ylO; el bit de código b2 al bit de símbolo yi el bit de código b3 al bit de símbolo yll; el bit de código b4 al bit de símbolo y5; el bit de código b5 al bit de símbolo y3; el bit de código b6 al bit de símbolo y9; el bit de código b7 al bit de símbolo y2; el bit de código b8 al bit de símbolo y8; el bit de código b9 al bit de símbolo y6; el bit de código blCi al bit : dei símbolo y4; y el bit de código bll . al bit : de : símbolo y7.
La Figura 59 es un diagrama que ilustra los grupos de bits de código y los grupos de bits de símbolo en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 5/12, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En este caso, los bits de código de 6 x 2 (= mb) bits leídos de la memoria 31 pueden dividirse en tres grupos de bits de código Gbl, Gb2, y Gb3 como se ilustra en A de la Figura 59 basados en las diferencias en la probabilidad de errores .
En A de la Figura 59, un bit de código bO pertenece al grupo de bits de código Gbl, los bits de código bl a b4 pertenecen al grupo de bits de código Gb2 , y los bits de código b5 a bll pertenecen al grupo de bits de código Gb3.
En un caso en donde el modo de modulación es 64 QAM, y el múltiplo b es 2, los bits de símbolo de 6 x 2 (= mb) bits pueden dividirse en tres grupos de bits de símbolo Gyl, Gy2 y Gy3, como se ilustra en B de la Figura 59, basados en las diferencias en la probabilidad de errores.
En B de la Figura 59, similarmente a B de la Figura 53, los bits de símbolo yO, yl, y6 e y7 , pertenecen al grupo de bits de símbolo Gyl, bits de símbolo y2, y3, y8, e y9 pertenecen al grupo de bits de símbolo Gy2 , y los bits de símbolo y4, y5, ylO, e yll pertenecen al grupo de bits de símbolo Gy3.
La Figura 60 ilustra una regla de asignación en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 5/12, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En la regla de asignación ilustrada en la Figura 60, la información de conjunto de grupos (Gbl, Gyl, 1) , (Gb2, Gy3, 3), (Gb2, Gyl, 1), (Gb3, Gy2, 4), (Gb3, Gyl, 2), y (Gb3, Gy3, 1) se definen.
En otras palabras, en la regla de asignación ilustrada en la Figura 60, de acuerdo con la información de conjunto de grupos (Gbl, Gyl, 1) , la asignación de un bit de los bits de código del grupo de bits de código Gbl de la cual la probabilidad de errores es la mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy3, 3), la asignación de tres bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para los tres bits de los bits de símbolo del grupo de bits de símbolo Gy3 de la cual la probabilidad de errores es la tercera mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gyl, 1), la asignación del bit de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gy2, 4), la asignación de cuatro bits de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para los cuatro bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gyl, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para dos bits de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, y de acuerdo con la información de conjunto de grupos (Gb3, Gy3, 1) , la asignación de un bit de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy3 de la cual la probabilidad de errores es la tercera mejor, se define.
La Figura 61 ilustra un ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 60.
En otras palabras, A de la Figura 61 ilustra un primer ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 60 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 5/12, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 5/12, el modo de modulación es 64 QAM, y el múltiplo b es 2, en el desmultiplexor 25, los bits de código escritos en la memoria 31 de (4320/ (6 x 2)) x (6 x 2) bits en la dirección de columna x la dirección de fila se leen en unidades de 6 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bO a bll de 6 x 2 (= mb) bits de acuerdo con la regla de asignación ilustrada en la Figura 60 de modo que los bits de código bO a bll de 6 x 2 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en A de la Figura 61, se asignan a los bits de símbolo yO a yll de 6 x 2 (= mb) bits de dos símbolos (= b) .
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código bO se asigna al bit de símbolo yO; el bit de código bl al bit de símbolo yll; el bit de código b2 al bit de símbolo yi el bit de código b3 al bit de símbolo ylO; el bit de código b4 al bit de símbolo y4; el bit de código b5 al bit de símbolo y8; el bit de código b6 al bit de símbolo y2; el bit de código b7 al bit de símbolo y9; el bit de código b8 al bit de símbolo y3; el bit de código b9 al bit de símbolo y7; el bit de código el bit de código • B de la Figura 61 ilustra un segundo ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 60 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 5/12, el modo de modulación es 64 QA , y el múltiplo b es 2.
Como se ilustra en B de la Figura 61, la unidad 32 de intercambio realiza un proceso de intercambio para los bits de código bO a bll de 6 x 2 (= mb) bits leídos de la memoria 31, de acuerdo con la regla de asignación ilustrada en la Figura 60, en la cual: el bit de código bO se asigna al bit de símbolo yO; el bit de código bl al bit de símbolo y4; el bit de código b2 al bit de símbolo yl; el bit de código b3 al bit de símbolo yll; el bit de código b4 al bit de símbolo ylO; el bit de código b5 al bit de símbolo y3; el bit de código b6 al bit de símbolo y9; el bit de código b7 al bit de símbolo y2; el bit de código b8 al bit de símbolo y8; el bit de código b9 al bit de símbolo y6; el bit de código blO al bit de símbolo y5; y el bit de código bll al bit de símbolo y7.
La Figura 62 es un diagrama que ilustra los grupos de bits de código y los grupos de bits de símbolo en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/2, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En este caso, los bits de código de 6 x 2 (= mb) bits leídos de la memoria 31 pueden dividirse en tres grupos de bits de código Gbl, Gb2, y Gb3 como se ilustra en A de la Figura 62 basándose en las diferencias en la probabilidad de errores .
En A de la Figura 62, un bit de código bO pertenece al grupo de bits de código Gbl, los bits de código bl a b5 pertenecen al grupo de bits de código Gb2, y los bits de código B6 a Bll pertenecen al grupo de bits de código Gb3.
En un caso en donde el modo de modulación es 64 QAM, y el múltiplo b es 2, los bits de símbolo de 6 x 2 (= mb) bits pueden dividirse en tres grupos de bits de símbolo Gyl, Gy2 y Gy3, como se ilustra en B de la Figura 62, basándose en las diferencias en la probabilidad de errores.
En B de la Figura 62, similarmente a B de la Figura 53, los bits de símbolo yO, yl, y6, e y7 pertenecen al grupo de bits de símbolo Gyl, los bits de símbolo y2, y3, y8, e y9 pertenecen al grupo de bits de símbolo Gy2, y los bits de símbolo y4, y5, ylO, e yll pertenecen al grupo de bits de símbolo Gy3.
La Figura 63 ilustra una regla de asignación en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/2, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En la regla de asignación ilustrada en la Figura 63, la información de conjunto de grupos (Gbl, Gyl, 1), (Gb2, Gy3, 3), (Gb2, Gyl, 1), (Gb2, Gy2, 1), (Gb3, Gy2, 3), (Gb3, Gyl, 2), y (Gb3, Gy3, 1) se definen.
En otras palabras, en la regla de asignación ilustrada en la Figura 63, de acuerdo con la información de conjunto de grupos (Gbl, Gyl, 1) , la asignación de un bit de los bits de código del grupo de bits de código Gbl de la cual la probabilidad de errores es la mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy3, 3), la asignación de tres bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para los tres bits de los bits de símbolo del grupo de bits de símbolo Gy3 de la cual la probabilidad de errores es la tercera mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gyl, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy2, 1) , la asignación de un bit de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gy2, 3), la asignación de tres bits de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para los tres bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gyl, 2) , la asignación de dos bits de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para dos bits de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, y, de acuerdo con la información de conjunto de grupos (Gb3, Gy3, 1) , la asignación de un bit de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy3 de la cual la probabilidad de errores es la tercera mejor, se define.
La Figura 64 ilustra un ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 63.
En otras palabras, A de la Figura 64 ilustra un primer ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 63 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/2, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/2, el modo de modulación es 64 QAM, y el múltiplo b es 2, en el desmultiplexor 25, los bits de código escritos en la memoria 31 de (4320/(6 x 2)) x (6 x 2) bits en la dirección de columna x la dirección de fila se leen en unidades de 6 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bO a bll de 6 x 2 (= mb) bits de acuerdo con la regla de asignación ilustrada en la Figura 63 de modo que los bits de código bO a bll de 6 x 2 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en A de la Figura 64, se asignan a los bits de símbolo yO a yll de 6 x 2 (= mb) bits de dos símbolos (= b) .
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código bO se asigna al bit de símbolo yO; el bit de código bl al bit de símbolo yll; el bit de código b2 al bit de símbolo yl; el bit de código b3 al bit de símbolo ylO; el bit de código b4 al bit de símbolo y ; el bit de código b5 al bit de símbolo y8; el bit de código b6 al bit de símbolo y2 ; ¦ el bit de código bl al bit de símbolo y9; el bit de código b8 al bit de símbolo y3; el bit de código b9 al bit de símbolo y7 ; el bit de código blO al bit de símbolo y5; y el bit de código bll al bit de símbolo y6. B de la Figura 64 ilustra un segundo ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 63 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/2, el modo de modulación es 64 QAM, y el múltiplo b es 2.
Como se ilustra en B de la Figura 64, la unidad 32 de intercambio realiza un proceso de intercambio de los bits de código bO a bll de 6 x 2 (= mb) bits leídos de la memoria 31, de acuerdo con la regla de asignación ilustrada en la Figura 63, en la cual: el bit de código bO se asigna al bit de símbolo yO; el bit de código bl al bit de símbolo y4 ; el bit de código b2 al bit de símbolo yi; el bit de código b3 al bit de símbolo yll; el bit de código b4 al bit de símbolo ylO; el bit de código b5 al bit de símbolo y8; el bit de código b6 al bit de símbolo y9; el bit de código b7 al bit de símbolo y2; el bit de código b8 al bit de símbolo y3; el bit de código b9 al bit de símbolo y7; el bit de código blCl al bit : dei símbolo y5; y el bit de código bll al bit de símbolo y6.
La Figura 65 es un diagrama que ilustra los grupos de bits de código y los grupos de bits de símbolo en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 7/12, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En este caso, los bits de código de 6 x 2 (= mb) bits leídos de la memoria 31 pueden dividirse en tres grupos de bits de código Gbl, Gb2, y Gb3 como se ilustra en A de la Figura 65 basándose en las diferencias en la probabilidad de errores.
En A de la Figura 65, un bit de código bO pertenece al grupo de bits de código Gbl, los bits de código bl a b6 pertenecen al grupo de bits de código Gb2, y bits de código b7 a bll pertenecen al grupo de bits de código Gb3.
En un caso en donde el modo de modulación es 64 QAM, y el múltiplo b es 2, los bits de símbolo de 6 x 2 ( = mb) bits pueden dividirse en tres grupos de bits de símbolo Gyl, Gy2 y Gy3, como se ilustra en B de la Figura 65, basándose en las diferencias en la probabilidad de errores.
En B de la Figura 65, similarmente a B de la Figura 53, los bits de símbolo yO, yl, y6, e y7, pertenecen al grupo de bits de símbolo Gyl, los bits de símbolo y2, y3, y8, e y9 pertenecen al grupo de bits de símbolo Gy2, y los bits de símbolo y4 , y5, ylO, e yll y pertenecen al grupo de bits de símbolo Gy3.
La Figura 66 ilustra una regla de asignación en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 7/12, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En la regla de asignación ilustrada en la Figura 66, la información de conjunto de grupos (Gbl, Gyl, 1), (Gb2, Gy3, 3), (Gb2, Gyl, 1), (Gb2, Gy2, 2), (Gb3, Gy2, 2), (Gb3, Gyl, 2), y (Gb3, Gy3, 1) se definen.
En otras palabras, en la regla de asignación ilustrada en la Figura 66, de acuerdo con la información de conjunto de grupos (Gbl, Gyl, 1), la asignación de un bit de los bits de código del grupo de bits de código Gbl de la cual la probabilidad de errores es la mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy3, 3), la asignación de tres bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para los tres bits de los bits de símbolo del grupo de bits de símbolo Gy3 de la cual la probabilidad de errores es la tercera mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gyl, 1), la asignación del bit de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos ( Gb2, Gy2, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para dos bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gy2, 2) , la asignación de dos bits de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para dos bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gyl, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para dos bits de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, y, de acuerdo con la información de conjunto de grupos (Gb3, Gy3, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy3 de la cual la probabilidad de errores es la tercera mejor, se define.
La Figura 67 ilustra un ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 66.
En otras palabras, A de la Figura 67 ilustra un primer ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 66 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 7/12, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 7/12, el modo de modulación es 64 QAM, y el múltiplo b es 2, en el desmultiplexor 25, los bits de código escritos en la memoria 31 de (4320/(6 x 2)) x (6 x 2) bits en la dirección de columna x la dirección de fila se leen en unidades de 6 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bO a bll de 6 x 2 (= mb) bits de acuerdo con la regla de asignación ilustrada en la Figura 66 de modo que los bits de código bO a bll de 6 x 2 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en A de la Figura 67, se asignan a los bits de símbolo yO a yll de 6 x 2 (= mb) bits de dos símbolos (= b) .
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código bO se asigna al bit de símbolo el bit de código bl al bit de símbolo yll; el bit de código b2 al bit de símbolo yi; el bit de código b3 al bit de símbolo ylO; el bit de código b4 al bit de símbolo y4; el bit de código b5 al bit de símbolo y8; el bit de código b6 al bit de símbolo y2; el bit de código b7 al bit de símbolo y9; el bit de código b8 al bit de símbolo y3; el bit de código b9 al bit de símbolo y7; el bit de código blCi al bit ; dei símbolo y5; y el bit de código bll . al bit : de ? símbolo y6.
B de la Figura 67 ilustra un segundo ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 66 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 7/12, el modo de modulación es 64 QAM, y el múltiplo b es Como se ilustra en B de la Figura 67, la unidad 32 de intercambio realiza un proceso de intercambio para bits de código bO a bll de 6 x 2 (= mb) bits leídos de la memoria 31, de acuerdo con la regla de asignación ilustrada en la Figura 66, en la cual: el bit de código bO se asigna al bit de símbolo yO; el bit de código bl al bit de símbolo y4; el bit de código b2 al bit de símbolo yi; el bit de código b3 al bit de símbolo yll; el bit de código b4 al bit de símbolo ylO; el bit de código b5 al bit de símbolo y2; el bit de código b6 al bit de símbolo y8; el bit de código b7 al bit de símbolo y3; el bit de código b8 al bit de símbolo y9; el bit de código b9 al bit de símbolo y7; el bit de código blC 1 al bit : de : símbolo y5; y el bit de código bll . al bit ; dei símbolo y6.
La Figura 68 es un diagrama que ilustra los grupos de bits de código y los grupos de bits de símbolo en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 2/3, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En este caso, los bits de código de 6 x 2 (= mb) bits leídos de la memoria 31 pueden dividirse en tres grupos de bits de código Gbl, Gb2, y Gb3 como se ilustra en A de la Figura 68 basándose en las diferencias en la probabilidad de errores .
En A de la Figura 68, un bit de código bO pertenece al grupo de bits de código Gbl, los bits de código bl a b7 pertenecen al grupo de bits de código Gb2, y los bits de código b8 a bll pertenecen al grupo de bits de código Gb3.
En un caso en donde el modo de modulación es 64 QAM, y el múltiplo b es 2, los bits de símbolo de 6 x 2 (= mb) bits pueden dividirse en tres grupos de bits de símbolo Gyl, Gy2 y Gy3, como se ilustra en B de la Figura 68, basándose en las diferencias en la probabilidad de errores.
En B de la Figura 68, similarmente a B de la Figura 53, los bits de símbolo yO, yl, y6, e y7 y pertenecen al grupo de bits de símbolo Gyl, los bits de símbolo y2, y3, y8, e y9 pertenecen al grupo de bits de símbolo Gy2, y los bits de símbolo y4, y5, ylO, e yll pertenecen al grupo de bits de símbolo Gy3.
La Figura 69 ilustra una regla de asignación en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 2/3, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En la regla de asignación ilustrada en la Figura 69, la información de conjunto de grupos (Gbl, Gy2, 1) , (Gb2, Gy2, 1), (Gb2, Gy3, 3), (Gb2, Gyl, 3), (Gb3, Gy3, 1), (Gb3, Gy2, 2), y (Gb3, Gyl, 1) se definen.
En otras palabras, en la regla de asignación ilustrada en la Figura 69, de acuerdo con la información de conjunto de grupos (Gbl, Gy2, 1), la asignación de un bit de los bits de código del grupo de bits de código Gbl de la cual la probabilidad de errores es la mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy2, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy3, 3), la asignación de tres bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para los tres bits de los bits de símbolo del grupo de bits de símbolo Gy3 de la cual la probabilidad de errores es la tercera mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gyl, 3), la asignación de tres bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para los tres bits de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gy3, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy3 de la cual la probabilidad de errores es la tercera mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gy2, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para dos bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, y, de acuerdo con la información de conjunto de grupos (Gb3, Gyl, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define.
La Figura 70 ilustra un ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 69.
En otras palabras, A de la Figura 70 ilustra un primer ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 69 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 2/3, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 2/3, el modo de modulación es 64 QAM, y el múltiplo b es 2, en el desmultiplexor 25, los bits de código escritos en la memoria 31 de (4320/(6 x 2)) x (6 x 2) bits en la dirección de columna x la dirección de fila se leen en unidades de 6 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bO a bll de 6 x 2 (= mb) bits de acuerdo con la regla de asignación ilustrada en la Figura 69 de modo que los bits de código bO a bll de 6 x 2 (= mb) bits leídos de la memoria 31 por ejemplo, como se ilustra en A de la Figura 70, se asignan a los bits de símbolo yO a yll de 6 x 2 (= mb) bits de dos símbolos (= b) .
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código bO se asigna al bit de símbolo y2; el bit de código bl al bit de símbolo y8; el bit de código b2 al bit de símbolo y5; el bit de código b3 al bit de símbolo yll; el bit de código b4 al bit de símbolo yO; el bit de código b5 al bit de símbolo y6; el bit de código b6 al bit de símbolo yl; el bit de código b7 al bit de símbolo ylO; el bit de código b8 al bit de símbolo y4; el bit de código b9 al bit de símbolo y9; el bit de código blO al bit de símbolo y3; y el bit de código bll al bit de símbolo y7.
B de la Figura 70 ilustra un segundo ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 69 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 2/3, el modo de modulación es 64 QAM, y el múltiplo b es 2.
Como se ilustra en B de la Figura 70, la unidad 32 de intercambio realiza un proceso de intercambio para los bits de código bO a bll de 6 x 2 (= mb) bits leídos de la memoria 31, de acuerdo con la regla de asignación ilustrada en la Figura 69, en la cual: el bit de código bO se asigna al bit de símbolo y2 ; el bit de código bl al bit de símbolo y8; el bit de código b2 al bit de símbolo yll; el bit de código b3 al bit de símbolo y5; el bit de código b4 al bit de símbolo yO; el bit de código b5 al bit de símbolo y6; el bit de código b6 al bit de símbolo yl; el bit de código b7 al bit de símbolo ylO; el bit de código b8 al bit de símbolo y4; el bit de código b9 al bit de símbolo y3; el bit de código blO al bit de símbolo y9; y el bit de código bll al bit de símbolo y7.
La Figura 71 es un diagrama que ilustra los grupos de bits de código y los grupos de bits de símbolo en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 3/4, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En este caso, los bits de código de 6 x 2 (= mb) bits leídos de la memoria 31 pueden dividirse en tres grupos de bits de código Gbl, Gb2, y Gb3 como se ilustra en A de la Figura 71 basándose en las diferencias en la probabilidad de errores .
En A de la Figura 71, un bit de código bO pertenece al grupo de bits de código Gbl, los bits de código bl a b8 pertenecen al grupo de bits de código Gb2, y los bits de código b9 a bll pertenecen al grupo de bits de código Gb3.
En un caso en donde el modo de modulación es 64 QAM, y el múltiplo b es 2, los bits de símbolo de 6 x 2 ( = mb) bits pueden dividirse en tres grupos de bits de símbolo Gyl, Gy2 y Gy3, como se ilustra en B de la Figura 71, basándose en las diferencias en la probabilidad de errores.
En B de la Figura 71, similarmente a B de la Figura 53, los bits de símbolo yO, yl, y6, e y7, pertenecen al grupo de bits de símbolo Gyl, los bits de símbolo y2, y3, y8, e y9 pertenecen al grupo de bits de símbolo Gy2, y los bits de símbolo y4, y5, ylO, e yll pertenecen al grupo de bits de símbolo Gy3.
La Figura 72 ilustra una regla de asignación en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 3/4, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En la regla de asignación ilustrada en la Figura 72, la información de conjunto de grupos (Gbl, Gy2., 1), (Gb2, Gy2, 1), (Gb2, Gy3, 4), (Gb3, Gyl, 3), (Gb3, Gy2, 2), y (Gb3, Gyl, 1) se definen.
En otras palabras, en la regla de asignación ilustrada en la Figura 72, de acuerdo con la información de conjunto de grupos (Gbl, Gy2, 1) , la asignación de un bit de los bits de código del grupo de bits de código Gbl de la cual la probabilidad de errores es la mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy2, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy3, 4), la asignación de cuatro bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para cuatro bits de los bits de símbolo del grupo de bits de símbolo Gy3 de la cual la probabilidad de errores es la tercera mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gyl, 3), la asignación de tres bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para los tres bits de los. bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gy2, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para los dos bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, y, de acuerdo con la información de conjunto de grupos (Gb3, Gyl, 1), la asignación para un bit de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define.
La Figura 73 ilustra un ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 72.
En otras palabras, A de la Figura 73 ilustra un primer ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 72 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 3/4, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 3/4, el modo de modulación es 64 QAM, y el múltiplo b es 2, en el desmultiplexor 25, los bits de código escritos en la memoria 31 de (4320/(6 x 2)) x (6 x 2) bits en la dirección de columna x la dirección de fila se leen en unidades de 6 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bO a bll de 6 x 2 (= mb) bits de acuerdo con la regla de asignación ilustrada en la Figura 72 de modo que los bits de código bO a bll de 6 x 2 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en A de la Figura 73, se asignan a los bits de símbolo yO a yll de 6 x 2 (= mb) bits de dos símbolos (= b) .
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código bO se asigna al bit de símbolo y2; el bit de código bl al bit de símbolo y8; el bit de código b2 al bit de símbolo y5; el bit de código b3 al bit de símbolo yll; el bit de código b4 al bit de símbolo yO; el bit de código b5 al bit de símbolo y6; el bit de código b6 al bit de símbolo yl; el bit de código b7 al bit de símbolo ylO; el bit de código b8 al bit de símbolo y ; el bit de código b9 al bit de símbolo y9; el bit de código blO al bit de símbolo y3; y el bit de código bll al bit de símbolo y7.
B de la Figura 73 ilustra un segundo ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 72 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 3/4, el modo de modulación es 64 QA , y el múltiplo b es 2.
Como se ilustra en B de la Figura 73, la unidad 32 de intercambio realiza un proceso de intercambio para bits de código bO a bll de 6 x 2 (= mb) bits leídos de la memoria 31, de acuerdo con la regla de asignación ilustrada en la Figura 72, en la cual: el bit de código el bit de código el bit de código el bit de código el bit de código el bit de código el bit de código el bit de código el bit de código el bit de código el bit de código el bit de código La Figura 74 es de bits de código y los grupos de bits de símbolo en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 5/6, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En este caso, los bits de código de 6 x 2 (= mb) bits leídos de la memoria 31 pueden dividirse en tres grupos de bits de código Gbl, Gb2, y Gb3 como se ilustra en. A de la Figura 74 basados en las diferencias en la probabilidad de errores.
En A de la Figura 74, los bits de código bO y bl pertenecen al grupo de bits de código Gbl, los bits de código b2 a b9 pertenecen al grupo de bits de código Gb2, y los bits de código blO y bll pertenecen al grupo de bits de código Gb3.
En un caso en donde el modo de modulación es 64 QAM, y el múltiplo b es 2, los bits de símbolo de 6 x 2 (= mb) bits pueden dividirse en tres grupos de bits de símbolo Gyl, Gy2 y Gy3, como se ilustra en B de la Figura 74, basados en las diferencias en la probabilidad de errores.
En B de la Figura 74, similarmente a B de la Figura 53, los bits de símbolo yO, yl, y6, e y7, pertenecen al grupo de bits de símbolo Gyl, bits de símbolo y2 , y3, y8 , e y9 pertenecen al grupo de bits de símbolo Gy2, y los bits de símbolo y4, y5, ylO, yll pertenecen al grupo de bits de símbolo Gy3.
La Figura 75 ilustra una regla de asignación en un caso en donde el código de LDPC es un código de LDPC móvil gue tiene una longitud de código N de 4320 bits y una proporción codificada de 5/6, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En la regla de asignación ilustrada en la Figura 75, la información de conjunto de grupos (Gbl, Gy2, 2), (Gb2, Gy3, 4), (Gb2, Gyl, 3), (Gb2, Gy2, 1), (Gb3, Gy2, 1), y (Gb3, Gyl, 1) se definen.
En otras palabras, en la regla de asignación ilustrada en la Figura 75, de acuerdo con la información de conjunto de grupos (Gbl, Gy2, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gbl de la cual la probabilidad de errores es la mejor para dos bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy3, 4), la asignación de cuatro bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para los cuatro bits de los bits de símbolo del grupo de bits de símbolo Gy3 de la cual la probabilidad de errores es la tercera mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gyl, 3) , la asignación de tres bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para tres bits de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy2, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gy2, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, y de acuerdo con la información de conjunto de grupos (Gb3, Gyl, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define.
La Figura 76 ilustra un ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 75.
En otras palabras, A de la Figura 76 ilustra un primer ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 75 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 5/6, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 5/6, el modo de modulación es 64 QAM, y el múltiplo b es 2, en el desmultiplexor 25, los bits de código escritos en la memoria 31 de (4320/(6 x 2)) x (6 x 2) bits en la dirección de columna x la dirección de fila se leen en unidades de 6 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bO a bll de 6 x 2 (= mb) bits de acuerdo con la regla de asignación ilustrada en la Figura 75 de modo que los bits de código bO a bll de 6 x 2 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en A de la Figura 76, se asignan a los bits de símbolo yO a yll de 6 x 2 (= mb) bits de dos símbolos (= b) .
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código bO se asigna al bit de símbolo y2; el bit de código bl al bit de símbolo y8; el bit de código b2 al bit de símbolo y5; el bit de código b3 al bit de símbolo yll; el bit de código b4 al bit de símbolo yO; el bit de código b5 al bit de símbolo y6; el bit de código b6 al bit de símbolo yl; el bit de código b7 al bit de símbolo ylO; el bit de código b8 al bit de símbolo y4; el bit de código b9 al bit de símbolo y9; el bit de código blO al bit de símbolo y3; y el bit de código bll al bit de símbolo y7.
B de la Figura 76 ilustra un segundo ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 75 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 5/6, el modo de modulación es 64 QAM, y el múltiplo b es 2.
Como se ilustra en B de la Figura 76, la unidad 32 de intercambio realiza un proceso de intercambio para los bits de código bO a bll de 6 x 2 (= mb) bits leídos de la memoria 31, de acuerdo con la regla de asignación ilustrada en la Figura 75, en la cual: el bit de código bO se asigna al bit de símbolo y8 ; el bit de código bl al bit de símbolo y2 ; el bit de código b2 al bit de símbolo y4; el bit de código b3 al bit de símbolo ylO; el bit de código b4 al bit de símbolo y6; el bit de código b5 al bit de símbolo yO; el bit de código b6 al bit de símbolo yl; el bit de código b7 al bit de símbolo yll; el bit de código b8 al bit de símbolo y5; el bit de código b9 al bit de símbolo y9; el bit de código blO al bit de símbolo y3; y el bit de código bll al bit de símbolo y7.
La Figura 77 es un diagrama que ilustra los grupos de bits de código y los grupos de bits de símbolo en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 11/12, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En este caso, los bits de código de 6 x 2 (= mb) bits leídos de la memoria 31 pueden dividirse en tres grupos de bits de código Gbl, Gb2, y Gb3 como se ilustra en A de la Figura 77 basándose en las diferencias en la probabilidad de errores .
En A de la Figura 77, un bit de código bO pertenece al grupo de bits de código Gbl, los bits de código bl a blO pertenecen al grupo de bits de código Gb2, y un bit de código Bll pertenece al grupo de bits de código Gb3.
En un caso en donde el modo de modulación es 64 QAM, y el múltiplo b es 2, los bits de símbolo de 6 x 2 ( = mb) bits pueden dividirse en tres grupos de bits de símbolo Gyl, Gy2 y Gy3, como se ilustra en B de la Figura 77, basándose en las diferencias en la probabilidad de errores.
En B de la Figura 77, similarmente a B de la Figura 53, los bits de símbolo yO, yl, y6, e y7 pertenecen al grupo de bits de símbolo Gyl, los bits de símbolo y2, y3, y8, e y9 pertenecen al grupo de bits de símbolo Gy2, y los bits de símbolo y4, y5, ylO, e yll pertenecen al grupo de bits de símbolo Gy3.
La Figura 78 ilustra una regla de asignación en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 11/12, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En la regla de asignación ilustrada en la Figura 78, la información de conjunto de grupos (Gbl, Gy2, 1), (Gb2, Gy2, 3), (Gb2, Gy3, 4), (Gb2, Gyl, 3), (Gb3, Gyl, 1), se definen.
En otras palabras, en la regla de asignación ilustrada en la Figura 78, de acuerdo con la información de conjunto de grupos (Gbl, Gy2, 1), la asignación de un bit de los bits de código del grupo de bits de código Gbl de la cual la probabilidad de errores es la mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy2 de la' cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy2, 3), la asignación de tres bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para los tres bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy3, 4), la asignación de cuatro bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para cuatro bits de los bits de símbolo del grupo de bits de símbolo Gy3 de la cual la probabilidad de errores es la tercera mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gyl, 3) , la asignación de tres bit de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para tres bits de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gyl, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad'^de errores es la tercera mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define.
La Figura 79 ilustra un ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 78.
En otras palabras, A de la Figura 79 ilustra un primer ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 78 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 11/12, el modo de modulación es 64 QAM, y el múltiplo b es 2.
En un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 11/12, el modo de modulación es 64 QAM, y el múltiplo b es 2, en el desmultiplexor 25, los bits de código escritos en la memoria 31 de (4320/(6 x 2)) x (6 x 2) bits en la dirección de columna x la dirección de fila se leen en unidades de 6 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bO a bll de 6 x 2 (= mb) bits de acuerdo con la regla de asignación ilustrada en la Figura 78 de modo que los bits de código bO a bll de 6 x 2 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en A de la Figura 79, se asignan a los bits de símbolo yO a yll de 6 x 2 (= mb) bits de dos símbolos (= b) .
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código bO se asigna al bit de símbolo y2 ; el bit de código bl al bit de símbolo y8 ; el bit de código b2 al bit de símbolo y5; el bit de código b3 al bit de símbolo yll; el bit de código b4 al bit de símbolo yO; el bit de código b5 al bit de símbolo y6; el bit de código b6 al bit de símbolo yl; el bit de código b7 al bit de símbolo ylO; el bit de código b8 al bit de símbolo y4 ; el bit de código b9 al bit de símbolo y9; el bit de código blO al bit de símbolo y3; y el bit de código bll al bit de símbolo y7.
B de la Figura 79 ilustra un segundo ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 78 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 11/12, el modo de modulación es 64 QAM, y el múltiplo b es 2.
Como se ilustra en B de la Figura 79, la unidad 32 de intercambio realiza un proceso de intercambio de los bits de código bO a bll de 6 x 2 (= mb) bits leídos de la memoria 31, de acuerdo con la regla de asignación ilustrada en la Figura 78, en la cual: el bit de código bO se asigna al bit de símbolo y2; el bit de código bl al bit de símbolo y3; el bit de código b2 al bit de símbolo ylO; el bit de código b3 al bit de simbolo y4; el bit de código b4 al bit de simbolo y6; el bit de código b5 al bit de simbolo yl; el bit de código b6 al bit de simbolo yO; el bit de código b7 al bit de simbolo yll; el bit de código b8 al bit de simbolo y5; el bit de código b9 al bit de simbolo y8; el bit de código blO al bit de simbolo y9; y el bit de código bll al bit de simbolo y7. La Figura 80 es un diagrama que ilustra los grupos de bits de código y los grupos de bits de simbolo en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/4, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En este caso, los bits de código de 4 x 2 (= mb) bits leídos de la memoria 31 pueden dividirse en tres grupos de bits de código Gbl, Gb2, y Gb3 como se ilustra en A de la Figura 80 basándose en las diferencias en la probabilidad de errores.
En A de la Figura 80, un bit de código bO pertenece al grupo de bits de código Gbl, un bit de código bl pertenece al grupo de bits de código Gb2, y bits de código b2 a b7 pertenecen al grupo de bits de código Gb3.
En un caso en donde el modo de modulación es 16 QAM, y el múltiplo b es 2, los bits de símbolo de 4 x 2 (= mb) bits pueden dividirse en dos grupos de bits de símbolo Gyl, Gy2, como se ilustra en B de la Figura 80, basándose en las diferencias en la probabilidad de errores.
En B de la Figura 80, los bits de símbolo yO, yl, y4, e y5, pertenecen al grupo de bits de símbolo Gyl, y los bits de símbolo y2, y3, y6, e y7 pertenecen al grupo de bits de símbolo Gy2.
La Figura 81 ilustra una regla de asignación en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/4, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En la regla de asignación ilustrada en la Figura 81, la información de conjunto de grupos (Gbl, Gy2, 1), (Gb2, Gy2, 1), (Gb3, Gy2, 2), y (Gb3, Gyl, 4), se definen.
En otras palabras, en la regla de asignación ilustrada en la Figura 81, de acuerdo con la información de conjunto de grupos (Gbl, Gy2, 1), la asignación de un bit de los bits de código del grupo de bits de código Gbl de la cual la probabilidad de errores es la mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy2, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gy2, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para dos bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, y de acuerdo con la información de conjunto de grupos (Gb3, Gyl, 4), la asignación de cuatro bits de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para cuatro bits de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define.
La Figura 82 ilustra un ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 81.
En otras palabras, A de la Figura 82 ilustra un primer ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 81 en un caso en donde el código de LDPC es un código de LDPC móvil gue tiene una longitud de código N de 4320 bits y una proporción codificada de 1/4, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/4, el modo de modulación es 16 QAM, y el múltiplo b es 2, en el desmultiplexor 25, los bits de código escritos en la memoria 31 de (4320/(4 x 2)) x (4 x 2) bits en la dirección de columna x la dirección de fila se leen en unidades de 4 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bO a b7 de 4 x 2 (= mb) bits de acuerdo con la regla de asignación ilustrada en la Figura 81 de modo que los bits de código bO a b7 de 4 x 2 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en A de la Figura 82, se asignan a los bits de símbolo yO a y7 de 4 x 2 (= mb) bits de dos símbolos (= b) .
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código bO se asigna al bit de símbolo y7 ; el bit de código bl al bit de símbolo y6; el bit de código b2 al bit de símbolo y4; el bit de código b3 al bit de símbolo y3; el bit de código b4 al bit de símbolo y2 ; el bit de código b5 al bit de símbolo y5; el bit de código b6 al bit de símbolo yl; y el bit de código b7 al bit de símbolo yO; B de la Figura 82 ilustra un segundo ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 81 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/4, el modo de modulación es 16 QA , y el múltiplo b es 2.
Como se ilustra en B de la Figura 82, la unidad 32 de intercambio realiza un proceso de intercambio para bits de código bO a b7 de 4 x 2 (= mb) bits leídos de la memoria 31, de acuerdo con la regla de asignación ilustrada en la Figura 81, en la cual: el bit de código bO se asigna al bit de símbolo y7 ; el bit de código bl al bit de símbolo y6; el bit de código b2 al bit de símbolo yl; el bit de código b3 al bit de símbolo y2; el bit de código b4 al bit de símbolo y3; el bit de código b5 al bit de símbolo y4 ; el bit de código b6 al bit de símbolo yO; y el bit de código b7 al bit de símbolo y5; La Figura 83 es un diagrama que ilustra los grupos de bits de código y los grupos de bits de símbolo en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/3, el modo de modulación es 16 QA , y el múltiplo b es 2.
En este caso, los bits de código de 4 x 2 (= mb) bits leídos de la memoria 31 pueden dividirse en cuatro grupos de bits de código Gbl, Gb2, Gb3 y Gb4 como se ilustra en A de la Figura 83 basándose en las diferencias en la probabilidad de errores.
En A de la Figura 83, un bit de código bO pertenece al grupo de bits de código Gbl, un bit de código bl pertenece al grupo de bits de código Gb2 , un bit de código b2 pertenece al grupo de bits de código Gb3 y los bits de código b3 a b7 pertenecen al grupo de bits de código Gb .
En un caso en donde el modo de modulación es 16 QAM, y el múltiplo b es 2, los bits de símbolo de 4 x 2 (= mb) bits pueden dividirse en dos grupos de bits de símbolo Gyl y Gy2, como se ilustra en B de la Figura 83, basándose en las diferencias en la probabilidad de errores.
En B de la Figura 83, similarmente a B de la Figura 80, los bits de símbolo yO, yl, y4, e y5 pertenecen al grupo de bits de símbolo Gyl, y los bits de símbolo y2, y3, y6, e y7 pertenecen al grupo de bits de símbolo Gy2.
La Figura 84 ilustra una regla de asignación en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/3, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En la regla de asignación ilustrada en la Figura 84, la información de conjunto de grupos (Gbl, Gy2, 1), (Gb2, Gy2, 1), (Gb3, Gyl, 1), (Gb4, Gy2, 2), y (Gb4, Gyl, 3), se definen .
En otras palabras, en la regla de asignación ilustrada en la Figura 84, de acuerdo con la información de conjunto de grupos (Gbl, Gy2, 1), la asignación de un bit de los bits de código del grupo de bits de código Gbl de la cual la probabilidad de errores es la mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy2, 1) , la asignación de un bit de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gyl, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb4, Gy2, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gb4 de la cual la probabilidad de errores es la cuarta mejor para los dos bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb4, Gyl, 3), la asignación de tres bits de los bits de código del grupo de bits de código Gb4 de la cual la probabilidad de errores es la cuarta mejor para tres bits de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define.
La Figura 85 ilustra un ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 84.
En otras palabras, A de la Figura 85 ilustra un primer ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 84 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/3, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/3, el modo de modulación es 16 QAM, y el múltiplo b es 2, en el desmultiplexor 25, los bits de código escritos en la memoria 31 de (4320/(4 x 2)) x (4 x 2) bits en la dirección de columna x la dirección de fila se leen en unidades de 4 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bO a b7 de 4 x 2 (= mb) bits de acuerdo con la regla de asignación ilustrada en la Figura 84 de modo que los bits de código bO a b7 de 4 x 2 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en A de la Figura 85, se asignan a los bits de símbolo yO a y7 de 4 x 2 (= mb) bits de dos símbolos (= b) .
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código bO se asigna al bit de símbolo y7 ; el bit de código bl al bit de símbolo y6; el bit de código b2 al bit de símbolo y4 ; el bit de código b3 al bit de símbolo y3; el bit de código b4 al bit de símbolo y2; el bit de código b5 al bit de símbolo y5; el bit de código b6 al bit de símbolo yl; y el bit de código b7 al bit de símbolo yO; B de la Figura 85 ilustra un segundo ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 84 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/3, el modo de modulación es 16 QAM, y el múltiplo b es 2.
Como se ilustra en B de la Figura 85, la unidad 32 de intercambio realiza un proceso de intercambio para bits de código bO a b7 de 4 x 2 (= mb) bits leídos de la memoria 31, de acuerdo con la regla de asignación ilustrada en la Figura 84, en la cual: el bit de código bO se asigna al bit de símbolo y7 ; el bit de código bl al bit de símbolo y6; el bit de código b2 al bit de símbolo y4; el bit de código b3 al bit de símbolo y2; el bit de código b4 al bit de símbolo y3; el bit de código b5 al bit de símbolo yO; el bit de código b6 al bit de símbolo y5; y el bit de código b7 al bit de símbolo yl .
La Figura 86 es un diagrama que ilustra los grupos de bits de código y los grupos de bits de símbolo en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 5/12, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En este caso, los bits de código de 4 x 2 (= mb) bits leídos de la memoria 31 pueden dividirse en cuatro grupos de bits de código Gbl, Gb2, Gb3 y Gb4 como se ilustra en A de la Figura 86 basándose en las diferencias en la probabilidad de errores.
En A de la Figura 86, un bit de código bO pertenece al grupo de bits de código Gbl, bits de código bl y b2 pertenecen al grupo de bits de código Gb2, un bit de código b3 pertenece al grupo de bits de código Gb3 y los bits de código b4 a b7 pertenecen al grupo de bits de código Gb4.
En un caso en donde el modo de modulación es 16 QAM, y el múltiplo b es 2, los bits de símbolo de 4 x 2 (= mb) bits pueden dividirse en dos grupos de bits de símbolo Gyl y Gy2, como se ilustra en B de la Figura 86, basándose en las diferencias en la probabilidad de errores.
En B de la Figura 86, similarmente al caso de B de la Figura 80, los bits de símbolo yO, yl, y , e y5 pertenecen al grupo de bits de símbolo Gyl, y los bits de símbolo y2, y3, y6, é y7 pertenecen al grupo de bits de símbolo Gy2.
La Figura 87 ilustra una regla de asignación en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 5/12, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En la regla de asignación ilustrada en la Figura 87, la información de conjunto de grupos (Gbl, Gyl, 1), (Gb2, Gyl, 1), (Gb2, Gy2, 1), (Gb3, Gy2, 1), (Gb4, Gyl, 2), y (Gb4, Gy2, 2), se definen.
En otras palabras, en la regla de asignación ilustrada en la Figura 87, de acuerdo con la información de conjunto de grupos (Gbl, Gyl, 1), la asignación de un bit de los bits de código del grupo de bits de código Gbl de la cual la probabilidad de errores es la mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gyl, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy2, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gy2, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb4, Gyl, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gb4 de la cual la probabilidad de errores es la cuarta mejor para dos bits de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, y, de acuerdo con la información de conjunto de grupos (Gb4, Gy2, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gb4 de la cual la probabilidad de errores es la cuarta mejor para dos bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define.
La Figura 88 ilustra un ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 87.
En otras palabras, ? de la Figura 88 ilustra un primer ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 87 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 5/12, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 5/12, el modo de modulación es 16 QAM, y el múltiplo b es 2, en el desmultiplexor 25, los bits de código escritos en la memoria 31 de (4320/(4 x 2)) x (4 x 2) bits en la dirección de columna x la dirección de fila se leen en unidades de 4 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bO a b7 de 4 x 2 (= mb) bits de acuerdo con la regla de asignación ilustrada en la Figura 87 de modo que los bits de código bO a b7 de 4 x 2 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en A de la Figura 88, se asignan a los bits de símbolo yO a y7 de 4 x 2 (= mb) bits de dos símbolos (= b) .
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código bO se asigna al bit de símbolo yO; el bit de código bl al bit de símbolo y4 ; el bit de código b2 al bit de símbolo y2 ; el bit de código b3 al bit de símbolo y6; el bit de código b4 al bit de símbolo yl; el bit de código b5 al bit de símbolo y5; el bit de código b6 al bit de símbolo y3; y el bit de código b7 al bit de símbolo y7.
B de la Figura 88 ilustra un segundo ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 87 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 5/12, el modo de modulación es 16 QAM, y el múltiplo b es 2.
Como se ilustra en B de la Figura 88, la unidad 32 de intercambio realiza un proceso de intercambio para bits de código bO a b7 de 4 x 2 (= mb) bits leídos de la memoria 31, de acuerdo con la regla de asignación ilustrada en la Figura 87, en la cual: el bit de código bO se asigna al bit de símbolo yO; el bit de código bl al bit de símbolo y ; el bit de código b2 al bit de símbolo y2 ; el bit de código b3 al bit de símbolo y6; el bit de código b4 al bit de símbolo y5; el bit de código b5 al bit de símbolo yl; el bit de código b6 al bit de símbolo y3; y el bit de código b7 al bit de símbolo y7.
La Figura 89 es un diagrama que ilustra los grupos de bits de código y los grupos de bits de símbolo en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/2, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En este caso, los bits de código de 4 x 2 (= mb) bits leídos de la memoria 31 pueden dividirse en tres grupos de bits de código Gbl, Gb2p y Gb3 como se ilustra en A de la Figura 89 basándose en las diferencias en la probabilidad de errores .
En A de la Figura 89, un bit de código bO pertenece al grupo de bits de código Gbl, los bits de código bl a b3 pertenecen al grupo de bits de código Gb2, y los bits de código b4 a bl pertenecen al grupo de bits de código Gb3.
En un caso en donde el modo de modulación es 16 QAM, y el múltiplo b es 2, los bits de símbolo de 4 x 2 ( = mb) bits pueden dividirse en dos grupos de bits de símbolo Gyl y Gy2, como se ilustra en B de la Figura 89, basándose en las diferencias en la probabilidad de errores.
En B de la Figura 89, similarmente a B de la Figura 80, los bits de símbolo yO, yl, y4, e y5 pertenecen al grupo de bits de símbolo Gyl, y los bits de símbolo y2, y3, y6, e y7 pertenecen al grupo de bits de símbolo Gy2.
La Figura 90 ilustra una regla de asignación en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/2, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En la regla de asignación ilustrada en la Figura 90, la información de conjunto de grupos (Gbl, Gy2, 1), (Gb2, Gy2, 2), (Gb2, Gyl, 1), (Gb3, Gy2, 1), y (Gb3, Gyl, 3), se definen .
En otras palabras, en la regla de asignación ilustrada en la Figura 90, de acuerdo con la información de conjunto de grupos (Gbl, Gy2 , 1), la asignación de un bit de los bits de código del grupo de bits de código Gbl de la cual la probabilidad de errores es la mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy2, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para dos bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gyl, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gy2, 1) , la asignación de un bit de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gyl, 3) , la asignación de tres bits de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para tres bits de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define.
La Figura 91 ilustra un ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 90.
En otras palabras, A de la Figura 91 ilustra un primer ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 90 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/2, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/2, el modo de modulación es 16 QAM, y el múltiplo b es 2, en el desmultiplexor 25, los bits de código escritos en la memoria 31 de (4320/(4 x 2)) x (4 x 2) bits en la dirección de columna x la dirección de fila se leen en unidades de 4 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bO a b7 de 4 x 2 (= mb) bits de acuerdo con la regla de asignación ilustrada en la Figura 90 de modo que los bits de código bO a b7 de 4 x 2 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en A de la Figura 91, se asignan a los bits de símbolo yO a y7 de 4 x 2 (= mb) bits de dos símbolos (= b) .
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código bO se asigna al bit de símbolo y7; el bit de código bl al bit de símbolo y6; el bit de código b2 al bit de símbolo y4; el bit de código b3 al bit de símbolo y3; el bit de código b4 al bit de símbolo y2 ; el bit de código b5 al bit de símbolo y5; el bit de código b6 al bit de símbolo yl; y el bit de código b7 al bit de símbolo yO .
B de la Figura 91 ilustra un segundo ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 90 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 1/2, el modo de modulación es 16 QAM, y el múltiplo b es 2.
Como se ilustra en B de la Figura 91, la unidad 32 de intercambio, de acuerdo con la regla de asignación ilustrada en la Figura 90 para bits de código bO a b7 de 4 x 2 (= mb) bits leídos de la memoria 31, en la cual: el bit de código bO se asigna al bit de símbolo y7 ; el bit de código bl al bit de símbolo y3; el bit de código b2 al bit de símbolo y4 ; el bit de código b3 al bit de símbolo y6; el bit de código b4 al bit de símbolo y2 el bit de código b5 al bit de símbolo yO; el bit de código b6 al bit de símbolo y5; y el bit de código b7 al bit de símbolo yl .
La Figura 92 es un diagrama que ilustra los grupos de bits de código y los grupos de bits de símbolo en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 7/12, el modo de modulación es 16 QA , y el múltiplo b es 2.
En este caso, los bits de código de 4 x 2 (= mb) bits leídos de la memoria 31 pueden dividirse en cuatro grupos de bits de código Gbl, Gb2, Gb3 y Gb4 como se ilustra en A de la Figura 92 basándose en las diferencias en la probabilidad de errores.
En A de la Figura 92, un bit de código bO pertenece al grupo de bits de código Gbl, los bits de código bl a b3 pertenecen al grupo de bits de código Gb2, un bit de código b4 pertenece al grupo de bits de código Gb3 y los bits de código b5 a b7 pertenecen al grupo de bits de código Gb .
En un caso en donde el modo de modulación es 16 QAM, y el múltiplo b es 2, los bits de símbolo de 4 x 2 ( = mb) bits pueden dividirse en dos grupos de bits de símbolo Gyl y Gy2 , como se ilustra en B de la Figura 92, basándose en las diferencias en la probabilidad de errores.
En B de la Figura 92, similarmente al caso de B de la Figura 80, los bits de símbolo yO, yl, y4 , e y5 pertenecen al grupo de bits de símbolo Gyl, y los bits de símbolo y2, y3, y6, e y7 pertenecen al grupo de bits de símbolo Gy2.
La Figura 93 ilustra una regla de asignación en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 7/12, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En la regla de asignación ilustrada en la Figura 93, la información de conjunto de grupos (Gbl, Gyl, 1), (Gb2, Gyl, 1), (Gb2, Gy2, 2), (Gb3, Gyl, 1), (Gb4, Gyl, 1) y (Gb4, Gy2, 2), se definen.
En otras palabras, en la regla de asignación ilustrada en la Figura 93, de acuerdo con la información de conjunto de grupos (Gbl, Gyl, 1) , la asignación de un bit de los bits de código del grupo de bits de código Gbl de la cual la probabilidad de errores es la mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gyl, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy2, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para dos bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gyl, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb4, Gyl, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb4 de la cual la probabilidad de errores es la cuarta mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, y de acuerdo con la información de conjunto de grupos (Gb4, Gy2, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gb4 de la cual la probabilidad de errores es la cuarta mejor para dos bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define .
La Figura 94 ilustra un ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 93.
En otras palabras, A de la Figura 94 ilustra un primer ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 93 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 7/12, el modo de modulación es 16 QA , y el múltiplo b es 2.
En un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 7/12, el modo de modulación es 16 QAM, y el múltiplo b es 2, en el desmultiplexor 25, los bits de código escritos en la memoria 31 de (4320/(4 x 2)) x (4 x 2) bits en la dirección de columna x la dirección de fila se leen en unidades de 4 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bO a b7 de 4 x 2 (= mb) bits de acuerdo con la regla de asignación ilustrada en la Figura 93 de modo que los bits de código bO a b7 de 4 x 2 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en A de la Figura 94, se asignan a los bits de símbolo yO a y7 de 4 x 2 (= mb) bits de dos símbolos (= b) .
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código bO se asigna al bit de símbolo yO; el bit de código bl al bit de símbolo y ; el bit de código b2 al bit de símbolo y2 ; el bit de código b3 al bit de símbolo y6; el bit de código b4 al bit de símbolo yl; el bit de código b5 al bit de símbolo y5; el bit de código b6 al bit de símbolo y3; y el bit de código b7 al bit de símbolo y7.
B de la Figura 94 ilustra un segundo ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 93 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 7/12, el modo de modulación es 16 QAM, y el múltiplo b es 2.
Como se ilustra en B de la Figura 94, la unidad 32 de intercambio realiza un proceso de intercambio para bits de código bO a b7 de 4 x 2 (= mb) bits leídos de la memoria 31, de acuerdo con la regla de asignación ilustrada en la Figura 93, en la cual: el bit de código bO se asigna al bit de símbolo yO; el bit de código bl al bit de símbolo y ; el bit de código b2 al bit de símbolo y6; el bit de código b3 al bit de símbolo y2; el bit de código b4 al bit de símbolo yl; el bit de código b5 al bit de símbolo y5; el bit de código b6 al bit de símbolo y7 ; y el bit de código b7 al bit de símbolo y3.
La Figura 95 es un diagrama que ilustra los grupos de bits de código y los grupos de bits de símbolo en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 2/3, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En este caso, los bits de código de 4 x 2 (= mb) bits leídos de la memoria 31 pueden dividirse en cuatro grupos de bits de código Gbl, Gb2, Gb3 y Gb4 como se ilustra en A de la Figura 95 basándose en las diferencias en la probabilidad de errores.
En A de la Figura 95, un bit de código bO pertenece al grupo de bits de código Gbl, los bits de código bl a b4 pertenecen al grupo de bits de código Gb2, un bit de código b5 pertenece al grupo de bits de código Gb3 y los bits de código b6 y b7 pertenecen al grupo de bits de código Gb .
En un caso en donde el modo de modulación es 16 QAM, y el múltiplo b es 2, los bits de símbolo de 4 x 2 ( = mb) bits pueden dividirse en dos grupos de bits de símbolo Gyl y Gy2, como se ilustra en B de la Figura 95, basándose en las diferencias en la probabilidad de errores.
En B de la Figura 95, similarmente a B de la Figura 80, los bits de símbolo yO, yl, y , e y5 pertenecen al grupo de bits de símbolo Gyl, y los bits de símbolo y2 , y3, y6, e y7 pertenecen al grupo de bits de símbolo Gy2.
La Figura 96 ilustra una regla de asignación en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 2/3, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En la regla de asignación ilustrada en la Figura 96, la información de conjunto de grupos (Gbl, Gyl, 1), (Gb2, Gyl, 2), (Gb2, Gy2, 2), (Gb3, Gyl, 1), y (Gb4, Gy2, 1), se definen .
En otras palabras, en la regla de asignación ilustrada en la Figura 96, de acuerdo con la información de conjunto de grupos (Gbl, Gyl, 1), la asignación de un bit de los bits de código del grupo de bits de código Gbl de la cual la probabilidad de errores es la mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gyl, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para dos bits de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy2, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para dos bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gyl, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, y de acuerdo con la información de conjunto de grupos (Gb4, Gy2, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gb4 de la cual la probabilidad de errores es la cuarta mejor para dos bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define.
La Figura 97 ilustra un ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 96.
En otras palabras, A de la Figura 97 ilustra un primer ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 96 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 2/3, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 2/3, el modo de modulación es 16 QAM, y el múltiplo b es 2, en el desmultiplexor 25, los bits de código escritos en la memoria 31 de (4320/(4 x 2)) x (4 x 2) bits en la dirección de columna x la dirección de fila se leen en unidades de 4 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bO a b7 de 4 x 2 (= mb) bits de acuerdo con la regla de asignación ilustrada en la Figura 96 de modo que los bits de código bO a b7 de 4 x 2 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en A de la Figura 97, se asignan a los bits de símbolo yO a y7 de 4 x 2 (= mb) bits de dos símbolos (= b) .
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código bO se asigna al bit de símbolo yO; el bit de código bl al bit de símbolo y4; el bit de código b2 al bit de símbolo y2; el bit de código b3 al bit de símbolo y6; el bit de código b4 al bit de símbolo yl; el bit de código b5 al bit de símbolo y5; el bit de código b6 al bit de símbolo y3; y el bit de código b7 al bit de símbolo y7.
B de la Figura 97 ilustra un segundo ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 96 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 2/3, el modo de modulación es 16 QA , y el múltiplo b es 2.
Como se ilustra en B de la Figura 97, la unidad 32 de intercambio realiza un proceso de intercambio de acuerdo con la regla de asignación ilustrada en la Figura 96, para bits de código bO a b7 de 4 x 2 (= mb) bits leídos de la memoria 31, en la cual: el bit de código bO se asigna al bit de símbolo yO; el bit de código bl al bit de símbolo yl; el bit de código b2 al bit de símbolo y6; el bit de código b3 al bit de símbolo y2 ; el bit de código b4 al bit de símbolo y4; el bit de código b5 al bit de símbolo y5; el bit de código b6 al bit de símbolo y7; y el bit de código b7 al bit de símbolo y3.
La Figura 98 es un diagrama que ilustra los grupos de bits de código y los grupos de bits de símbolo en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 3/4, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En este caso, los bits de código de 4 x 2 (= mb) bits leídos de la memoria 31 pueden dividirse en tres grupos de bits de código Gbl, Gb2, y Gb3 como se ilustra en A de la Figura 96 basándose en las diferencias en la probabilidad de errores .
En A de la Figura 98, un bit de código bO pertenece al grupo de bits de código Gbl, los bits de código bl a b5 pertenecen al grupo de bits de código Gb2, y los bits de código b6 y b7 pertenecen al grupo de bits de código Gb3.
En un caso en donde el modo de modulación es 16 QAM, y el múltiplo b es 2, los bits de símbolo de 4 x 2 ( = mb) bits pueden dividirse en dos grupos de bits de símbolo Gyl y Gy2 , como se ilustra en B de la Figura 98, basándose en las diferencias en la probabilidad de errores.
En B de la Figura 98, similarmente al caso de B de la Figura 80, los bits de símbolo yO, yl, y4, e y5 pertenecen al grupo de bits de símbolo Gyl, y los bits de símbolo y2, y3, y6, e y7 pertenecen al grupo de bits de símbolo Gy2.
La Figura 99 ilustra una regla de asignación en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 3/4, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En la regla de asignación ilustrada en la Figura 99, la información de conjunto de grupos (Gbl, Gyl, 1), (Gb2, Gyl, 3), (Gb2, Gy2, 2), y (Gb3, Gy2, 2), se definen.
En otras palabras, en la regla de asignación ilustrada en la Figura 99, de acuerdo con la información de conjunto de grupos (Gbl, Gyl, 1), la asignación de un bit de los bits de código del grupo de bits de código Gbl de la cual la probabilidad de errores es la mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gyl, 3), la asignación de tres bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para tres bits de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy2, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para dos bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, y, de acuerdo con la información de conjunto de grupos (Gb3, Gy2, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para los dos bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define.
La Figura 100 ilustra un ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 99.
En otras palabras, A de la Figura 100 ilustra un primer ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 81 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 3/4, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 3/4, el modo de modulación es 16 QAM, y el múltiplo b es 2, en el desmultiplexor 25, los bits de código escritos en la memoria 31 de (4320/(4 x 2)) x (4 x 2) bits en la dirección de columna x la dirección de fila se leen en unidades de 4 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bO a b7 de 4 x 2 (= mb) bits de acuerdo con la regla de asignación ilustrada en la Figura 99 de modo que los bits de código bO a b7 de 4 x 2 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en A de la Figura 100, se asignan a los bits de símbolo yO a y7 de 4 x 2 (= mb) bits de dos símbolos (= b) .
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código bO se asigna al bit de símbolo yO; el bit de código bl al bit de símbolo y4 ; el bit de código b2 al bit de símbolo y2 ; el bit de código b3 al bit de símbolo y6; el bit de código b4 al bit de símbolo yl; el bit de código b5 al bit de símbolo y5; el bit de código b6 al bit de símbolo y3; y el bit de código b7 al bit de símbolo y7.
B de la Figura 100 ilustra un segundo ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 99 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 3/4, el modo de modulación es 16 QAM, y el múltiplo b es 2.
Como se ilustra en B de la Figura 100, la unidad 32 de intercambio realiza un proceso de intercambio para bits de código bO a b7 de 4 x 2 (= mb) bits leídos de la memoria 31, de acuerdo con la regla de asignación ilustrada en la Figura 99, en la cual: el bit de código bO se asigna al bit de símbolo yO; el bit de código bl al bit de símbolo y5; el bit de código b2 al bit de símbolo y6; el bit de código b3 al bit de símbolo y2 ; el bit de código b4 al bit de símbolo y ; el bit de código b5 al bit de símbolo yl; el bit de código b6 al bit de símbolo y7; y el bit de código b7 al bit de símbolo y3.
La Figura 101 es un diagrama que ilustra los grupos de bits de código y los grupos de bits de símbolo en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 5/6, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En este caso, los bits de código de 4 x 2 (= mb) bits leídos de la memoria 31 pueden dividirse en cinco grupos de bits de código Gbl, Gb2, Gb3, Gb4, y Gb5 como se ilustra en ? de la Figura 101 basándose en las diferencias en la probabilidad de errores.
En A de la Figura 101, un bit de código bO pertenece al grupo de bits de código Gbl, un bit de código bl pertenece al grupo de bits de código Gb2, los bits de código b2 a b5 pertenecen al grupo de bits de código Gb3, un bit de código b6 pertenece al grupo de bits de código Gb4, un bit de código b7 pertenece al grupo de bits de código Gb5.
En un caso en donde el modo de modulación es 16 QAM, y el múltiplo b es 2, los bits de símbolo de 4 x 2 (= mb) bits pueden dividirse en dos grupos de bits de símbolo Gyl y Gy2, como se ilustra en B de la Figura 101, basándose en las diferencias en la probabilidad de errores.
En B de la Figura 101, similarmente al caso de B de la Figura 80, los bits de símbolo yO, yl, y4 , e y5 pertenecen al grupo de bits de símbolo Gyl, y los bits de símbolo y2, y3, y6, e y7 pertenecen al grupo de bits de símbolo Gy2.
La Figura 102 ilustra una regla de asignación en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 5/6, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En la regla de asignación ilustrada en la Figura 102, la información de conjunto de grupos (Gbl, Gyl, 1), (Gb2, Gyl, 1), (Gb3, Gy2, 2), (Gb3, Gyl, 2), (Gb4, Gy2, 1), y (Gb5, Gy2, 1), se definen.
En otras palabras, en la regla de asignación ilustrada en la Figura 102, de acuerdo con la información de conjunto de grupos (Gbl, Gyl, 1), la asignación de un bit de los bits de código del grupo de bits de código Gbl de la cual la probabilidad de errores es la mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gyl, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo 'con la información de conjunto de grupos (Gb3, Gy2, 2), la asignación de dos bits de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para dos bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, . Gyl, 2) , la asignación de dos bits de los' bits de código del grupo de bits de código- Gb3 de la cual la probabilidad de errores es la tercera mejor para los dos bits de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb4, Gy2, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb4 de la cual la probabilidad de errores es la cuarta mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, y de acuerdo con la información de conjunto de grupos (Gb5, Gy2, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb5 de la cual la probabilidad de errores es la quinta mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define .
La Figura 103 ilustra un ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 102.
En otras palabras, A de la Figura 103 ilustra un primer ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 102 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 5/6, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 5/6, el modo de modulación es 16 QAM, y el múltiplo b es 2, en el desmultiplexor 25, los bits de código escritos en la memoria 31 de (4320/(4 x 2)) x (4 x 2) bits en la dirección de columna x la dirección de fila se leen en unidades de 4 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bO a b7 de 4 x 2 (= mb) bits de acuerdo con la regla de asignación ilustrada en la Figura 102 de modo que los bits de código bO a b7 de 4 x 2 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en A de la Figura 103, se asignan a los bits de símbolo yO a y7 de 4 x 2 (= mb) bits de dos símbolos (= b) .
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código bO se asigna al bit de símbolo yO; el bit de código bl al bit de símbolo y4; el bit de código b2 al bit de símbolo y2 ; el bit de código b3 al bit de símbolo y6; el bit de código b4 al bit de símbolo yl; el bit de código b5 al bit de símbolo y5; el bit de código b6 al bit de símbolo y3; y el bit de código b7 al bit de símbolo y7.
B de la Figura 103 ilustra un segundo ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 102 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 5/6, el modo de modulación es 16 QAM, y el múltiplo b es 2.
Como se ilustra en B de la Figura 103, la unidad 32 de intercambio realiza un proceso de intercambio para bits de código bO a b7 de 4 x 2 (= mb) bits leídos de la memoria 31, de acuerdo con la regla de asignación ilustrada en la Figura 102, en la cual: el bit de código bO se asigna al bit de símbolo yO; el bit de código bl al bit de símbolo y4 ; el bit de código b2 al bit de símbolo y6; el bit de código b3 al bit de símbolo y2; el bit de código b4 al bit de símbolo y5; el bit de código b5 al bit de símbolo yl; el bit de código b6 al bit de símbolo y6 y el bit de código b7 al bit de símbolo y7.
La Figura 104 es un diagrama que ilustra los grupos de bits de código y los grupos de bits de símbolo en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 11/12, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En este caso, los bits de código de 4 x 2 (= mb) bits leídos de la memoria 31 pueden dividirse en tres grupos de bits de código Gbl, Gb2, y Gb3 como se ilustra en A de la Figura 104 basándose en las diferencias en la probabilidad de errores .
En A de la Figura 104, un bit de código bO pertenece al grupo de bits de código Gbl, los bits de código bl a b6 pertenecen al grupo de bits de código Gb2, y un bit de código b7 pertenece al grupo de bits de código Gb3.
En un caso en donde el modo de modulación es 16 QAM, y el múltiplo b es 2, los bits de símbolo de 4 x 2 ( = mb) bits pueden dividirse en dos grupos de bits de símbolo Gyl y Gy2, como se ilustra en B de la Figura 104, basándose en las diferencias en la probabilidad de errores.
En B de la Figura 104, similarmente al caso de B de la Figura 80, los bits de símbolo yO, yl, y4, e y5 pertenecen al grupo de bits de símbolo Gyl, y los bits de símbolo y2, y3, y6, e y7 pertenecen al grupo de bits de símbolo Gy2.
La Figura 105 ilustra una regla de asignación en un caso en donde el código de LDPC es un código de LDPC móvil gue tiene una longitud de código N de 4320 bits y una proporción codificada de 11/12, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En la regla de asignación ilustrada en la Figura 105, la información de conjunto de grupos (Gbl, Gyl, 1), (Gb2, Gy2, 3), (Gb2, Gyl, 3), y (Gb3, Gy2, 1), se definen.
En otras palabras, en la regla de asignación ilustrada en la Figura 105, de acuerdo con la información de conjunto de grupos (Gbl, Gyl, 1) , la asignación de un bit de los bits de código del grupo de bits de código Gbl de la cual la probabilidad de errores es la mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gy2, 3), la asignación de tres bits de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para tres bits de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define, de acuerdo con la información de conjunto de grupos (Gb2, Gyl, 3), la asignación de tres bit de los bits de código del grupo de bits de código Gb2 de la cual la probabilidad de errores es la segunda mejor para tres bits de los bits de símbolo del grupo de bits de símbolo Gyl de la cual la probabilidad de errores es la mejor, se define, de acuerdo con la información de conjunto de grupos (Gb3, Gy2, 1), la asignación de un bit de los bits de código del grupo de bits de código Gb3 de la cual la probabilidad de errores es la tercera mejor para un bit de los bits de símbolo del grupo de bits de símbolo Gy2 de la cual la probabilidad de errores es la segunda mejor, se define .
La Figura 106 ilustra un ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 105.
En otras palabras, A de la Figura 106 ilustra un primer ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 105 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 11/12, el modo de modulación es 16 QAM, y el múltiplo b es 2.
En un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 11/12, el modo de modulación es 16 QAM, y el múltiplo b es 2, en el desmultiplexor 25, los bits de código escritos en la memoria 31 de (4320/(4 x 2)) x (4 x 2) bits en la dirección de columna x la dirección de fila se leen en unidades de 4 x 2 (= mb) bits en la dirección de fila y se suministran a la unidad 32 de intercambio (Figuras 18 y 19) .
La unidad 32 de intercambio intercambia los bits de código bO a b7 de 4 x 2 (= mb) bits de acuerdo con la regla de asignación ilustrada en la Figura 105 de modo que los bits de código bO a b7 de 4 x 2 (= mb) bits leídos de la memoria 31, por ejemplo, como se ilustra en A de la Figura 106, se asignan a los bits de símbolo yO a y7 de 4 x 2 (= mb) bits de dos símbolos (= b) .
En otras palabras, la unidad 32 de intercambio realiza un proceso de intercambio en el cual: el bit de código bO se asigna al bit de símbolo yO; el bit de código bl al bit de símbolo y ; el bit de código b2 al bit de símbolo y2 el bit de código b3 al bit de símbolo y6; el bit de código b4 al bit de símbolo yl; el bit de código b5 al bit de símbolo y5; el bit de código b6 al bit de símbolo y3; y el bit de código b7 al bit de símbolo y7.
B de la Figura 106 ilustra un segundo ejemplo del intercambio de bits de código de acuerdo con la regla de asignación ilustrada en la Figura 105 en un caso en donde el código de LDPC es un código de LDPC móvil que tiene una longitud de código N de 4320 bits y una proporción codificada de 11/12, el modo de modulación es 16 QAM, y el múltiplo b es 2.
Como se ilustra en B de la Figura 106, la unidad 32 de intercambio realiza un proceso de intercambio para bits de código bO a b7 de 4 x 2 (= mb) bits leídos de la memoria 31, de acuerdo con la regla de asignación ilustrada en la Figura 105, en la cual: el bit de código bO se asigna al bit de símbolo yO; el bit de código bl al bit de símbolo y5; el bit de código b2 al bit de símbolo y3; el bit de código b3 al bit de símbolo y2 ; el bit de código b4 al bit de símbolo y4; el bit de código b5 al bit de símbolo yl; el bit de código b6 al bit de símbolo y6; y el bit de código b7 al bit de símbolo y7.
Las Figuras 107, 108, 109, 110, 111, 112, 113, 114, 115, 116, 117, 118, 119, 120, 121, 122, 123 y 124 ilustran resultados de simulación de BER (Proporción de Bits Erróneos) en un caso en donde el proceso de intercambio del nuevo modo de intercambio se realiza en un caso en donde el proceso de intercambio no se realiza.
En otras palabras, las Figuras 107 a 115 ilustran las BER en un caso en donde los códigos de LDPC móviles (Figuras 35 a 43) que tienen una longitud de código N de 4320 y proporciones codificadas de 1/4, 1/3, 5/12, 1/2, 7/12, 2/3, 3/4, 5/6, y 11/12 se establecen como objetivos, y 64 QAM se emplea como el modo de modulación.
Las Figuras 116 a 124 ilustran las BER en un caso en donde los códigos de LDPC móviles que tienen una longitud de código N de 4320 y proporciones codificadas de 1/4, 1/3, 5/12, 1/2, 7/12, 2/3, 3/4, 5/6, y 11/12 se establecen como objetivos, y 16 QAM se emplea como el modo de modulación.
Aquí, en las Figuras 107 a 124, el múltiplo b es 2. En las Figuras 107 a 123, el eje horizontal representa el Es/N0 (una relación de potencia de señal a potencia de ruido por símbolo), y el eje vertical representa la BER. Además, un círculo blanco (O) representa la BER en un caso en donde se realiza el proceso de intercambio del nuevo modo de intercambio, y el asterisco representa la BER en un caso en donde el proceso de intercambio no se realiza.
Como se ilustra en las Figuras 107 a 124, de acuerdo con el proceso de intercambio del nuevo modo de intercambio, en comparación con un caso en donde el proceso de intercambio no se realiza, la BER se mejora como un todo o en un Es/No de un cierto nivel y superior, y por consiguiente, puede entenderse que se mejora la resistencia al error.
Aquí, como un método para intercambiar bits de código de un código de LDPC en el proceso de intercambio realizado por la unidad 32 de intercambio, en otras palabras, un patrón (en lo sucesivo, también denominado como patrón de asignación de bits) de asignación de bits de código de un código de LDPC y bits de símbolo que representan un símbolo, para códigos de LDPC que tienen proporciones codificadas mutuamente diferentes, patrones de asignación de bits utilizados de manera dedicada para los códigos de LDPC pueden emplearse .
Sin embargo, cuando los patrones de asignación de bits utilizados de manera dedicada para códigos de LDPC se emplean para los códigos de LDPC que tienen proporciones codificadas mutuamente diferentes, es necesario montar una pluralidad de patrones de asignación de bits en el dispositivo 11 de transmisión, y el patrón de asignación de bits necesita cambiarse (conmutarse) para códigos de LDPC que tienen proporciones codificadas mutuamente diferentes.
Mientras tanto, de acuerdo con el proceso de intercambio descrito con referencia a las Figuras 53 a 106, el número de patrones de asignación de bits que debe montarse en el dispositivo 11 de transmisión puede disminuir.
En otras palabras, en un caso en donde la longitud de código N es 4320 bits, y el modo de modulación es 64 QAM, al emplear un patrón de asignación de bits para asignar bits de código bO, bl, b2, b3, b4, b5, b6, b7, b8, b9, blO, y bll a los bits de símbolo yll, ylO, y4, y5, y2, y3, y8, y9, y6, y7, yl, e yO, respectivamente, el cual se ilustra en A de la Figura 55, para un código de LDPC que tiene una proporción codificada de 1/4, que emplea un patrón de asignación de bits para asignar bits de código de bO a bll a bits de símbolo yO, yll, yl, Y10, y4, y8, y2, y9, y3, y7 , y5, e y6, respectivamente, el cual se ilustra en A de las Figuras 58, 61, 64, y 67, para códigos de LDPC que tienen proporciones codificadas de 1/3, 5/12, 1/2, y, 7/12, y al emplear un patrón de asignación de bits para asignar bits de código bO a bll a los bits de símbolo y2, y8, y5, yll, yO, y6, yl, ylO, y , y9, y3, e y7 , respectivamente, el cual se ilustra en las A' s de las Figuras 70, 73, 76, y 79, para códigos de LDPC que tienen proporciones codificadas de 2/3, 3/4, 5/6, y 11/12, sólo tres patrones del patrón de asignación de bits pueden montarse en el dispositivo 11 de transmisión.
Además, en un caso en donde la longitud de código N es 4320 bits, y el modo de modulación es 16 QAM, al emplear un patrón de asignación de bits para asignar bits de código bO a b7 a bits de símbolo y7 , y6, y , y3, y2, y5, yl, e yO, respectivamente, el cual se ilustra en las A' s de las Figuras 82, 85, y 91, para códigos de LDPC que tienen proporciones codificadas de 1/4, 1/3, y 1/2 y al emplear un patrón de asignación de bits para asignar bits de código bO a b7 a bits de símbolo yO, y4, y2, y6, yl, y5, y3, e y7, respectivamente, el cual se ilustra en las A' s de las Figuras 88, 94, 97, 100, 103, y 106, para códigos de LDPC que tienen proporciones codificadas de 5/12, 7/12, 2/3, 3/4, 5/6, y, 11/12, sólo dos patrones del patrón de asignación de bits pueden montarse en el dispositivo 11 de transmisión.
En esta modalidad, para conveniencia de descripción, aunque la unidad 32 de intercambio del desmultiplexor 25 se ha descrito para realizar el proceso de intercambio para bits de código leídos de la memoria 31 como objetivos, el proceso de intercambio puede realizarse al controlar la escritura o lectura de los bits de código dentro/desde la memoria 31.
En otras palabras, el proceso de intercambio, por ejemplo, puede realizarse al realizar el control de la dirección (dirección de lectura) de la cual un bit de código se lee de manera que la lectura de los bits de código de la memoria 31 se realiza en el orden de bits de código después del intercambio.
El Código de LDPC (Segundo Código de 4k) que Tiene Longitud de Código N de 4320 Bits Sin embargo, para un código de LDPC (en lo sucesivo, también denominado como primer código de 4k) que tiene una longitud de código de k bits adquirida utilizando la matriz de comprobación de paridad adquirida de las tablas de valores iniciales de matriz de comprobación de paridad ilustradas en las Figuras 35 a 43, a partir del punto de vista de mantener la compatibilidad con DVB-T.2 tanto como pueda ser posible, similarmente al caso de un código de LDPC definido en DVB-T.2, 360 definido en DVB-T.2 se emplea como el número P de unidades de columnas de la estructura cíclica.
Sin embargo, existen casos donde se solicita que la compatibilidad con DVB-T.2 se sacrifique más o menos para mej orar la BER .
Las Figuras 125 · a 128 son diagramas que ilustran ejemplos de la tabla de valores iniciales de matriz de comprobación de paridad de un segundo código de 4k que es un código de LDPC móvil que tiene una longitud de código de 4k bits distinta al primer código de 4k.
En otras palabras, la Figura 125 ilustra una tabla de valores iniciales de matriz de comprobación de paridad para una matriz H de comprobación de paridad que tiene una longitud de código N de 4k bits y una proporción codificada r de 1/2.
La Figura 126 ilustra una tabla de valores iniciales de matriz de comprobación de paridad para una matriz H de comprobación de paridad que tiene una longitud de código N de 4k bits y una proporción codificada r de 7/12.
La Figura 127 ilustra una tabla de valores iniciales de matriz de comprobación de paridad de una matriz H de comprobación de paridad que tiene una longitud de código N de 4k bits y una proporción codificada r de 2/3.
La Figura 128 ilustra una tabla de valores iniciales de matriz de comprobación de paridad para una matriz H de comprobación de paridad que tiene una longitud de código N de 4k bits y una proporción codificada r de 3/4.
Además, la matriz de paridad de la matriz de comprobación de paridad adquirida de las tablas de valores iniciales de matriz de comprobación de paridad ilustradas en las Figuras 125 a 128 tiene una estructura de escalera (Figura 11) .
Además, para el segundo código de 4k que es un código de LDPC que tiene una longitud de código de 4k bits adquirida utilizando la matriz de comprobación de paridad adquirida de las tablas de valores iniciales de matriz de comprobación de paridad ilustradas en las Figuras 125 a 128, similarmente al código de LDPC definido en DVB-T.2, la matriz de información de la matriz H de comprobación de paridad tiene una estructura cíclica.
Sin embargo, para el segundo código de 4k, el número P de columnas de unidades de la estructura cíclica no es 360, sino 72 que es un divisor de 360.
El codificador 115 de LDPC (Figuras 8 y 31) puede realizar la codificación de LDPC dentro de cualquiera de los segundos códigos de 4k que tienen una longitud de código N de 4k bits y una proporción codificada r de cualquiera de cuatro tipos, que incluye 1/2, 7/12, 2/3, y 3/4 al utilizar una matriz de comprobación de paridad adquirida de las tablas de valores iniciales de matriz de comprobación de paridad ilustradas en las Figuras 125 a 128.
En otras palabras, el codificador 115 de LDPC establece el número P de columnas de unidades de la estructura cíclica no para 360 sino para 72, adquiere una matriz de comprobación de paridad de las tablas de valores iniciales de matriz de comprobación de paridad ilustradas en las Figuras 125 a 128, similarmente al caso descrito con referencia a la Figura 34, y realiza codificación de LDPC dentro del segundo código de 4k utilizando la matriz de comprobación de paridad.
Los segundos códigos de 4k (tablas de valores iniciales de matriz de comprobación de paridad de los mismos) ilustrados en las Figuras 125 a 128 se adquieren al realizar la misma simulación que la simulación para adquirir los primeros códigos de 4k ilustrados en las Figuras 35 a 43.
En otras palabras, en una simulación para adquirir el segundo código de 4k, un ensamble en el cual se busca el umbral de capacidad, el cual es Eb/N0, en el cual la BER comienza a fallar (disminuir ) de acuerdo con la evolución de densidad del tipo de borde múltiple es un valor predeterminado o menor, y, entre los códigos de LDPC que pertenecen al ensamble, un código de LDPC que disminuye la BER en una pluralidad de modos de modulación utilizados para difusión digital utilizados de manera dedicada para terminales móviles tales como 16 QAM o 64 QAM se selecciona como código de LDPC que tiene una alta capacidad.
Por consiguiente, en la simulación para adquirir el segundo código de 4k, similarmente a la simulación para adquirir el primer código de 4k, para mejorar la resistencia al error, un modo de modulación en el cual un número de puntos de señal es relativamente pequeño, tal como QPSK, 16 QAM o 64 QAM se emplea.
La Figura 129 es un diagrama que ilustra una longitud de ciclo mínima y un umbral de capacidad de la matriz de comprobación de paridad que se adquiere de la tabla de valores iniciales de matriz de comprobación de paridad de los segundos códigos de 4k que tienen proporciones codificadas r de cuatro tipos de 1/2, 7/12, 2/3, y 3/4 ilustradas en las Figuras 125 a 128.
Todas las longitudes de ciclo mínimas de la matriz de comprobación de paridad adquiridas de las tablas de valores iniciales de matriz de comprobación de paridad ilustradas en las Figuras 125 a 128 son seis ciclos, y no se presenta el ciclo 4.
Además, conforme disminuye la proporción codificada r, la redundancia del código de LDPC incrementa, y, por consiguiente, el umbral de capacidad se mejora (disminuye) cuando disminuye la proporción codificada r.
La Figura 130 es un diagrama que ilustra la matriz de comprobación de paridad (del segundo código de 4k adquirido de la tabla de valores iniciales de matriz de comprobación de paridad) de las Figuras 125 a 128.
En la matriz de comprobación de paridad del segundo código 4k, similarmente al caso del primer código de 4k descrito con referencia a las Figuras 47 y 48, un peso de columna se establece en X para KX columnas de la primera columna, un peso de columna se establece para Y para las KY columnas subsiguientes, un peso de columna se establece en dos para columnas (M-l) subsiguientes, y un peso de columna se establece en uno para la última columna.
Aquí, KX + KY + M - 1 + 1 es lo mismo que la longitud de código N = 4320 bits.
El número de columnas KX, KY, y y los pesos de columna X e Y del segundo código de 4k para cada proporción codificada r de 1/2, 7/12, 2/3, y 3/4 son como se representa en la Figura 130.
Para una matriz de comprobación de paridad del segundo código de 4k, similarmente a la matriz de comprobación de paridad definida en DVB-T.2 descrita con referencia a las Figuras 12 y 13 o la matriz de comprobación de paridad del primer código de 4k, cuando una columna se ubica en el lado frontal más alejado (lado izquierdo) , el peso de columna tiende a ser grande, y por consiguiente, un bit de código del segundo código de k que se ubica en el lado frontal más alejado tiende a ser fuerte para error (tiene resistencia al error) .
La Figura 131 es un diagrama que ilustra un resultado de simulación de la BER que se realiza para el segundo código de 4k.
En la simulación, un canal de comunicación de AWGN (canal) se considera, BPSK se emplea como el modo de modulación, y, como el número C de repetición de descodificación, se emplea 50.
En la Figura 131, el eje horizontal representa Es/N0 (una relación de potencia de señal a potencia de ruido por símbolo), y el eje vertical representa la BER.
De acuerdo con la presente descripción, se comprueba que la BER del segundo código de k se mejora más que del primer código de 4k para cualquiera de las proporciones codificadas r de 1/2, 7/12, 2/3, y 3/4, y, de acuerdo con el segundo código de 4k, la resistencia al error puede mejorarse.
Ejemplo de Configuración del Dispositivo 12 de Recepción La Figura 132 es un diagrama de bloque que ilustra un ejemplo de configuración del dispositivo 12 de recepción ilustrada en la Figura 7.
Una unidad 151 de procesamiento de OFDM (operación de OFDM) recibe una señal de OFDM desde el dispositivo 11 de transmisión (Figura 7) y realiza el procesamiento de señales de la señal de OFDM. Los datos (símbolo) adquiridos por la unidad 151 de procesamiento de OFDM que realiza el procesamiento de señales se suministra a una unidad 152 de manejo de tramas (Manejo de Tramas).
La unidad 152 de manejo de tramas realiza el procesamiento (análisis de tramas) de una trama configurada por símbolos suministrados desde la unidad 151 de procesamiento de OFDM y suministra símbolos de los datos objetivo y símbolos de los datos de control adquiridos como resultado de los mismos a los desintercaladores 161 y 153 de frecuencia.
El desintercalador 153 de frecuencia realiza desintercalado de frecuencia para los símbolos suministrados desde la unidad 152 de manejo de tramas en unidades de símbolos y suministra los datos resultantes a un descodificador 154 de QAM.
El descodificador 154 de QAM realiza desmodulación ortogonal para los símbolos (símbolos dispuestos en los puntos de señales) suministrados desde el desintercalador 153 de frecuencia al desmapear (descodificación de la disposición de puntos de señal) los símbolos y suministra los datos (código de LDPC) adquiridos como resultado de los mismos a un descodificador 155 DE LDPC.
El descodificador 155 de LDPC realiza la descodificación de LDPC del código de LDPC suministrado desde el descodificador 154 de QAM y suministra los datos objetivo de LDPC (aquí, un código de BCH) adquiridos como resultado de los mismos a un descodificador 156 de BCH.
El descodificador 156 de BCH realiza la descodificación de BCH de los datos objetivo de LDPC suministrados desde el descodificador 155 de LDPC y produce los datos de control (señalización) adquiridos como resultado de los mismos.
Por otro lado, el desintercalador 161 de frecuencia realiza el desintercalado de frecuencia para los símbolos suministrados desde la unidad 152 de manejo de tramas en unidades de símbolos y suministra los datos resultantes a un descodificador 162 de MISO/MIMO.
El descodificador 162 de MISO/MIMO realiza descodificación por tiempo y espacio de los datos (símbolos) suministrados desde el desintercalador 161 de frecuencia y suministra los datos resultantes a un desintercalador 163 de tiempo.
El desintercalador 163 de tiempo realiza desintercalado de tiempo para los datos (símbolos) suministrados desde el descodificador 162 de MISO/MIMO en unidades de símbolos y suministra los datos resultantes a un descodificador 164 de QA .
El descodificador 164 de QAM realiza desmodulación ortogonal para los símbolos (símbolos dispuestos en puntos de señal) suministrados desde el desintercalador 163 de tiempo al desmapear (descodificación o disposición de puntos de señal) los símbolos y suministra los datos (símbolos) adquiridos como resultado de los mismos a un desintercalador 165 de bits.
El desintercalador 165 de bits realiza el desintercalado de bits de los datos (símbolos) suministrados desde el descodificador 164 de QAM y suministra un código de LDPC adquirido como resultado de los mismos a un descodificador 166 de LDPC.
El descodificador 166 de LDPC realiza descodificación de LDPC del código de LDPC suministrado desde el desintercalador 165 de bits y suministra los datos objetivo de LDPC (aquí, un código de BCH) adquiridos como resultado de los mismos a un descodificador 167 de BCH.
El descodificador 167 de BCH realiza descodificación de BCH de los datos objetivo de LDPC suministrados desde el descodificador 155 de LDPC y suministra los datos adquiridos como resultado de los mismos a un desaleatorizador 168 de BB .
El desaleatorizador 168 de BB realiza un proceso de difusión de banda de energía para los datos suministrados desde el descodificador 167 de BCH y suministra los datos adquiridos como resultado de los mismos a una unidad 169 de supresión nula.
La unidad 169 de supresión nula borra lo nulo insertado del elemento de relleno 112 ilustrado en la Figura 8 de los datos suministrados desde el desaleatorizador 168 de BB y suministra los datos resultantes a un desmultiplexor 170.
El desmultiplexor 170 separa una o más corrientes (datos objetivo) que se multiplexan en los datos suministrados desde la unidad 169 de supresión nula y produce las corrientes como corrientes de salida.
La Figura 133 es un diagrama de bloque que ilustra un ejemplo de configuración del desintercalador 165 de bits ilustrado en la Figura 132.
El desintercalador 165 de bits se configura por un multiplexor 54 (MUX) y un desintercalador 55 de transposición de columna y realiza el desintercalado de bits de símbolo (bits) del símbolo suministrado desde el descodificador 164 de QAM (Figura 132) .
En otras palabras, el multiplexor 54, para bits de símbolo del símbolo suministrado desde el descodificador 164 de QAM, realiza un proceso de intercambio inverso (un proceso inverso del proceso de intercambio) que corresponde con el proceso de intercambio realizado por el desmultiplexor 25 ilustrado en la Figura 9, es decir, un proceso de intercambio inverso en el cual las posiciones de los bits de código (bits de símbolos) de un código de LDPC que se ha intercambiado por el proceso de intercambio se regresan a las posiciones originales y suministra un código de LDPC adquirido como el resultado del mismo al desintercalador 55 de transposición de columna.
El desintercalador 55 de transposición de columna, para el código de LDPC suministrado desde el multiplexor 54, realiza el desintercalado de transposición de columna (proceso inverso del intercalado de transposición de columna) que corresponde con el intercalado de transposición de columna como proceso de redisposición de filas realizado por el intercalador 24 de transposición de columna ilustrado en la Figura 9, es decir, por ejemplo, el desintercalado de transposición de columna como proceso de clasificación inversa en el cual los bits de código de un código de LDPC del cual las filas se han cambiado por el intercalado de transposición de columna como proceso de clasificación se regresan a la disposición original.
Más específicamente, el desintercalador 55 de la transposición de columna escribe los bits de código de un código de LDPC en una memoria de desintercalado configurada similarmente a la memoria 31 ilustrada en la Figura 24 o similar, y además lee los bits de código, por lo que realiza del desintercalado de transposición de columna.
Sin embargo, en el desintercalador 55 de transposición de columna, se realiza la escritura de los bits de código en la dirección de fila de la memoria de desintercalado al utilizar la dirección de lectura al momento de leer los bits de código de la memoria 31 como dirección de escritura. Además, la lectura de los bits de código se realiza en la dirección de columna de la memoria de desintercalado al utilizar una dirección de escritura al momento de escribir los bits de código en la memoria 31 como dirección de lectura.
Un código de LDPC adquirido como resultado del desintercalado de transposición de columna se suministra desde el desintercalador 55 de transposición de columna al descodificador 166 de LDPC.
Aquí, aunque el intercalado de paridad, el intercalado de transposición de columna, y el proceso de intercambio se han realizado en el orden para el código de LDPC suministrado desde el descodificador 164 de QAM hasta el desintercalador 165 de bits, en el desintercalador 165 de bits, sólo el proceso de intercambio inverso que corresponde con el proceso de intercambio y el desintercalado de transposición de columna que corresponde con el intercalado de transposición de columna se realizan, y el desintercalado de paridad (proceso inverso del intercalado de paridad) que corresponde con el intercalado de paridad, es decir, no se realiza el desintercalado de paridad en el cual los bits de código de un código de LDPC del cual las filas se han cambiado por el intercalado de paridad se regresan a las filas originales.
Por consiguiente, desde el desintercalador 165 de bits (el desintercalador 55 de transposición de columna del mismo) hasta el descodificador 166 de LDPC, un código de LDPC para el cual el proceso de intercambio inverso y el desintercalado de transposición de columna se han realizado pero el desintercalado de paridad no se ha realizado, se suministra.
El descodificador 166 de LDPC realiza descodificación de LDPC desde el código de LDPC suministrado desde el desintercalador 165 de bits utilizando una matriz de comprobación de paridad transformada adquirida al realizar por lo menos el remplazo de columna que corresponde con el intercalado de paridad para la matriz H de comprobación de paridad utilizada por el codificador 115 de LDPC ilustrado en la Figura 8 en el proceso de codificación de LDPC y produce los datos adquiridos como resultado del mismo, como resultado de descodificar los datos objetivo de LDPC.
La Figura 134 es un diagrama de flujo que ilustra el proceso realizado por el descodificador 164 de QA , el desintercalador 165 de bits, y el descodificador 166 de LDPC ilustrado en la Figura 133.
En la Etapa Slll, el descodificador 164 de QAM realiza desmodulación ortogonal al desmapear el símbolo (un símbolo mapeado en un punto de señal) suministrado desde el desintercalador 163 de tiempo y suministra los datos resultantes al desintercalador 165 de bits, y el proceso procede a la Etapa S112.
En la Etapa S112, el desintercalador 165 de bits realiza el desintercalado (desintercalado de bits) de bits de símbolo de un símbolo suministrado desde el descodificador 164 de QAM, y el proceso procede a la Etapa S113.
En otras palabras, en la Etapa S112, en el desintercalador 165 de bits, el multiplexor 54 realiza un proceso de intercambio inverso para los bits de símbolo del símbolo suministrado desde el descodificador 164 de QAM como objetivo y suministra los bits de código del código de LDPC adquiridos como resultado de los mismos al desintercalador 55 de transposición de columna.
El desintercalador 55 de transposición de columna realiza el desintercalado de transposición de columna para el código de LDPC suministrado desde el multiplexor 54 como objetivo y suministra un código de LDPC adquirido como resultado del mismo al descodificador 166 de LDPC.
En la Etapa S113, el descodificador 166 de LDPC realiza descodificación de LDPC del código de LDPC suministrado desde el desintercalador 55 de transposición de columna utilizando una matriz de . comprobación de paridad transformada adquirida al realizar por lo menos el remplazo de filas que corresponde con el intercalado de paridad para la matriz H de comprobación de paridad que se utiliza en el proceso de codificación de LDPC por el codificador 115 de LDPC ilustrado en la Figura 8 y produce los datos adquiridos como resultado del mismo al descodificador 167 de BCH como resultado de descodificación de los datos objetivo de LDPC.
También como se ilustra en la Figura 133, similarmente al caso de la Figura 9, para conveniencia de descripción, aunque el multiplexor 54 realiza el proceso de intercambio inverso y desintercalador 55 de transposición de columna que realiza el desintercalado de transposición de columna se configuran para separarse, el multiplexor 54 y el desintercalador 55 de transposición de columna pueden configurarse integralmente.
Además, en el intercalador 116 de bits ilustrado en la Figura 9, en un caso en donde el intercalado de transposición de columna no se realiza, en el desintercalador 165 de bits ilustrado en la Figura 133, el desintercalador 55 de transposición de columna no es necesario.
Después, la descodificación de LDPC realizada por el descodificador 166 de LDPC ilustrado en la Figura 132 se describirá adicionalmente .
En el descodificador 166 de LDPC ilustrado en la Figura 132, como se describe en lo anterior, el proceso de intercambio inverso y el desintercalado de transposición de columna se realizan por el desintercalador 55 de transposición de columna, y la descodificación de LDPC de un código de LDPC para el cual el desintercalado de paridad no se realiza, se realiza utilizando una matriz de comprobación de paridad transformada adquirida al realizar por lo menos un remplazo de filas que corresponde con el intercalado de paridad para la matriz H de comprobación de paridad utilizada en el proceso de codificación de LDPC por el codificador 115 de LDPC ilustrado en la Figura 8.
Aquí, se ha propuesto la descodificación de LDPC en la cual se pueda suprimir la escala de circuito y suprimir la frecuencia de operación que se encuentra en un margen que puede implementarse lo suficiente al realizar la descodificación de LDPC utilizando la matriz de comprobación de paridad transformada (por ejemplo, véase Patente No. 4224777) .
De este modo, en primer lugar, la descodificación de LDPC utilizando la matriz de comprobación de paridad transformada que se ha propuesto, se describirá con referencia a las Figuras 135 a 138.
La Figura 135 es un diagrama que ilustra un ejemplo de la matriz H de comprobación de paridad en un código de LDPC que tiene una longitud de código N de 90 y una proporción codificada de 2/3.
En la Figura 135 ( similarmente al caso de las Figuras 136 y 137 que se describirán posteriormente) , "0" se representa por un punto (".").
En la matriz H de comprobación de paridad ilustrada en la Figura 135, la matriz de paridad tiene una estructura de escalera.
La Figura 136 ilustra una matriz H de comprobación de paridad adquirida al realizar el remplazo de filas de la Ecuación (11) y el remplazo de columnas de la Ecuación (12) para la matriz H de comprobación de paridad ilustrada en la Figura 135.
Ecuación (11) Remplazo de Filas: (6s + t + l)-ésima ? (5t + s + l)-ésima.
Ecuación (12) Remplazo de Filas: ( 6x + y + 61)-ésima ? (5a + x + 61)-ésima .
Aquí, en las ecuaciones (11) y (12), s, t, x, e y son enteros, respectivamente, en el margen de 0 < s < 5, 0 < t < 6, 0 < x < 5, y 0 = t < 6.
De acuerdo con el remplazo de filas de la Ecuación (11), el remplazo se realiza para que se encuentre en un estado en el cual la primera, séptima, 13a, 19a, y 25a filas tengan un remanente de 1 al dividirse por 6 remplazando la primera, segunda, tercera, cuarta y quinta filas, respectivamente, y la segunda, octava, 14a, 20a, y 26a tengan el remanente de 2 cuando se divida por 6 remplazando la sexta, séptima, octava, novena y décima filas, respectivamente.
Además, de acuerdo con el remplazo de columnas de la Ecuación (12) , el remplazo se realiza para estar en un estado en el cual las 61a, 67a, 73a, 79a, y 85a columnas que tienen un remanente de 1 al dividirse por 6 remplacen la 61a, 63a, 62a, 64a, y 65a columnas respectivamente, y la 62a, 68a, 74a, 80a, y 86a tengan un remanente de 2 de cuando se dividan por 6 remplazando las 66a, 67a, 68a, 69a, y 70a columnas, respectivamente, para la 61a columna y subsiguiente (matriz de paridad) .
De esta manera, la matriz adquirida al realizar el remplazo de filas y el remplazo de columnas para la matriz H de comprobación de paridad ilustrada en la Figura 135 es la matriz H' de comprobación de paridad ilustrada en la Figura 136.
Aquí, incluso en un caso en donde el remplazo de filas de la matriz H de comprobación de paridad se realiza, no tiene influencia sobre la disposición de bits de códigos de un código de LDPC.
Además, el remplazo de columnas de la Ecuación (12) corresponde con el intercalado de paridad del cual el bit de código (K + qx + y + l)-ésimo se intercala en la posición del bit de código (K + Py + x + l)-ésimo cuando la longitud de información K es 60, el número P de columnas de unidades de la estructura cíclica es 5, y el divisor q (=M/P) de la longitud de paridad M (aquí, 30) es 6.
Cuando la matriz de comprobación de paridad (en lo sucesivo, denominada como matriz de comprobación de paridad transformada, cuando es adecuado) H' ilustrada en la Figura 136 se multiplica por un código de LDPC de la matriz de comprobación de paridad (en lo sucesivo, denominada como la matriz de comprobación de paridad original) H ilustrada en la Figura 135 para la cual el mismo remplazo que la Ecuación (12) se ha realizado, un vector de cero se produce. En otras palabras, cuando un vector de fila adquirido al realizar el remplazo de columnas de la Ecuación (12) para el vector de fila C como código de LDPC (una palabra código) de la matriz H de comprobación de paridad original se denota por c' , basándose en la propiedad de la matriz de comprobación de paridad, HcT se vuelve un vector de cero, y por consiguiente, es aparente que H'c'T se vuelve un vector de cero también.
Como en lo anterior, la matriz H' de comprobación de paridad transformada ilustrada en la Figura 136 es una matriz de comprobación de paridad de un código de LDPC c' adquirido al realizar el remplazo de columnas de la Ecuación (12) para el código de LDPC c de la matriz H de comprobación de paridad original.
Por consiguiente, al realizar el remplazo de columna de la Ecuación (12) para el código de LDPC c de la matriz H de comprobación de paridad original, la descodificación (descodificación de LDPC) del código de LDPC c' después del remplazo de columnas utilizando la matriz H' de comprobación de paridad transformada ilustrada en la Figura 136, y al realizar el remplazo inverso del remplazo de columnas de la Ecuación (12) para el resultado de descodificación, un resultado de descodificación que es el mismo que el de un caso en donde puede adquirirse el código de LDPC de la matriz H de comprobación de paridad original, se descodifica utilizando la matriz H de comprobación de paridad .
La Figura 137 ilustra la matriz H' de comprobación de paridad transformada ilustrada en la Figura 136 con separación en unidades de matrices de 5 x 5.
En la Figura 137, la matriz H' de comprobación de paridad transformada se representa como una combinación de una matriz unitaria de 5 x 5, una matriz (en lo sucesivo, denominada como matriz cuasi-unitaria, cuando es adecuado) adquirida al establecer uno o más l's de la matriz unitaria en cero, una matriz (en lo sucesivo, denominada como matriz desplazada, cuando es adecuado) adquirida al desplazar cíclicamente la matriz unitaria o la matriz cuasi-unitaria, una suma (en lo sucesivo, denominada como matriz de suma, cuando es adecuado) de dos o más de la matriz unitaria, la matriz cuasi-unitaria, y la matriz desplazada, y una matriz de 0 de 5 x 5.
La matriz H' de comprobación de paridad transformada ilustrada en la Figura 137 puede interpretarse como configurada por matrices unitarias de 5 x 5, matrices cuasi-unitarias , matrices desplazadas, matrices de suma y matrices 0. De este modo, en lo sucesivo, tales matrices de 5 x 5 que constituyen la matriz H' de comprobación de paridad transformada se denominan como matrices constitutivas, cuando es adecuado.
Para descodificar un código de LDPC de una matriz de comprobación de paridad representada como una matriz constitutiva de P x P, una arquitectura puede utilizarse en la cual cálculos de nodo de comprobación P y cálculos de nodo variable se realizan al mismo tiempo.
La Figura 138 es un diagrama de bloque que ilustra un ejemplo de configuración de un dispositivo de descodificación que realiza tal proceso de descodificación.
En otras palabras, la Figura 138 ilustra un ejemplo de configuración de un dispositivo de descodificación que descodifica un código dé LDPC al utilizar la matriz H' de comprobación de paridad transformada ilustrada en la Figura 137 adquirida al realizar por lo menos el remplazo de columnas de la Ecuación (12) para la matriz H de comprobación de paridad original ilustrada en la Figura 135.
El dispositivo de descodificación ilustrado en la Figura 138 se configura por una memoria 300 de almacenamiento de datos de ramificación que se forma por seis FIFO 300i a 300.6, un selector 301 que selecciona uno de los FIFO 300i a 30Ü6, una unidad 302 de cálculo de nodo de comprobación, dos circuitos 303 y 308 de desplazamiento cíclico, una memoria 304 de almacenamiento de datos de ramificación configurada por 18 FIFO 304i a 304?8, un selector 305 que selecciona uno de los FIFO 304i-304i8, una memoria 306 de datos de recepción de almacenamiento de datos recibidos, una unidad 307 de cálculo de nodo variable, una unidad 309 de cálculo de palabra descodificada, una unidad 310 de redisposición de datos de recepción, y una unidad 311 de redisposición de datos de descodificación.
En primer lugar, un método para almacenar datos en las memorias 300 y 304 de almacenamiento de datos de ramificación se describirán.
La memoria 300 de almacenamiento de datos de ramificación se configura por seis FIFO 300i a 300? que corresponden con un número adquirido dividiendo el número 30 de filas de la matriz H' de comprobación de paridad transformada ilustrada en la Figura 137 por el número 5 de filas de la matriz constitutiva. El FIFO 300y (y = 1, 2, 6) se configura por áreas de almacenamiento de una pluralidad de fases, y los mensajes que corresponden con cinco ramificaciones, que corresponden con el número de filas y el número de columnas de la matriz constitutiva, pueden leerse o escribirse al mismo tiempo desde/dentro del área de almacenamiento de cada fase. Además, el número de fases del área de almacenamiento de FIFO 300y se establece en 9 que es un valor máximo del número de l's (peso Hamming) de la matriz de comprobación de paridad transformada ilustrada en la Figura 137 en la dirección de fila.
En el FIFO 300i, los datos (mensaje vi suministrado desde los nodos variables) que corresponden con las posiciones de l's en la primera fila a la quinta fila de la matriz H' de comprobación de paridad ilustrada en la Figura 137 se almacena en una forma que llene cada fila en la dirección horizontal (0 se ignora) . En otras palabras, cuando la fila j-ésima y la columna i-ésima se denota por (j, i), en el área de almacenamiento de la primera fase de FIFO 300i, los datos que corresponden con las posiciones de l's en la matriz unitaria de 5 x 5 de (1,1) a (5,5) de la matriz H' de comprobación de paridad transformada se almacena. En el área de almacenamiento de la segunda fase, los datos que corresponden con las posiciones de 1' s en una matriz desplazada (una matriz desplazada adquirida al desplazar cíclicamente la matriz unitaria de 5 x 5 al lado derecho por tres) de (1, 21) a (5, 25) de la matriz H' de comprobación de paridad transformada se almacena. También en las áreas de almacenamiento de la tercera a la octava fases, similarmente, los datos se almacenan en correspondencia con la matriz H' de comprobación de paridad transformada. En las áreas de almacenamiento de la novena fase, los datos que corresponden con las posiciones de l's en una matriz desplazada (una matriz desplazada adquirida al remplazar los l's en la primera fila en la matriz unitaria de 5 x 5 con O's y al desplazar cíclicamente una matriz resultante al lado izquierdo por uno) de (1, 86) a (5, 90) de la matriz H' de comprobación de paridad transformada se almacena.
En el FIFO 3002, los datos que corresponden con las posiciones de l's en la sexta fila a la décima fila de matriz H' de comprobación de paridad transformada ilustrada en la Figura 137 se almacena. En otras palabras, en el área de almacenamiento de la primera fase de FIFO 3002, los datos que corresponden con las posiciones de l's en una primera matriz desplazada que configura una matriz de suma (una matriz de suma que es una suma de una primera matriz desplazada adquirida al desplazar cíclicamente una matriz unitaria de 5 x 5 al lado derecho por uno, y una segunda matriz desplazada adquirida al desplazar cíclicamente la matriz unitaria al lado derecho por dos) de (6, 1) a (10, 5) de la matriz H' de comprobación de paridad transformada se almacena. Además, en el área de almacenamiento de la segunda fase, los datos que corresponden con las posiciones de 1' en la segunda matriz desplazada que configura una matriz de suma de (6, 1) a (10, 5) de la matriz H' de comprobación de paridad transformada se almacena.
En otras palabras, para una matriz constitutiva de la cual el peso es dos o más, cuando la matriz constitutiva se representa como una suma de múltiples partes de una matriz unitaria de P x P de la cual el peso es 1, una matriz cuasi-unitaria en la cual uno o más elementos de l's en la matriz unitaria se establece en 0, o una matriz desplazada adquirida al desplazar cíclicamente la matriz unitaria o la matriz cuasi-unitaria, los datos (mensajes que corresponden con las ramificaciones que pertenecen a la matriz unitaria, la matriz cuasi-unitaria, o la matriz desplazada) que corresponden con las posiciones de l's en la matriz unitaria de un peso de 1, la matriz cuasi-unitaria, o la matriz desplazada se almacenan en la misma dirección (un mismo FIFO de los FIFO 300? a 3006) .
De manera subsiguiente, también en las áreas de almacenamiento de la tercera a novena fases, los datos se almacenan junto con la matriz H' de comprobación de paridad transformada .
Además, en los FIFO 3003 a 30Ü6, los datos se almacenan de manera similar junto con la matriz H' de comprobación de paridad transformada.
La memoria 304 de almacenamiento de datos de ramificación se configura por 18 FIFO 304? a 304is, que corresponden con un número adquirido al dividir el número de columnas de la matriz H' de paridad transformada, la cual es 90, por 5 que es el número de columnas de la matriz constitutiva. El FIFO 30.4X (x = 1, 2, 18) se configura por las áreas de almacenamiento de una pluralidad de fases, y los mensajes que corresponden con cinco ramificaciones, que corresponden con el número de filas y el número de columnas de la matriz H' constitutiva transformada, pueden leerse o escribirse desde/dentro del área de almacenamiento de cada fase al mismo tiempo.
En el FIFO 304i, los datos (mensajes U de los nodos de comprobación) que corresponden con las posiciones de l's en la primera fila a la quinta fila de la matriz H' de comprobación de paridad transformada ilustrada en la Figura 137 se almacena en una forma que llene cada fila en la dirección vertical (0 se ignora) . En otras palabras, en el área de almacenamiento de la primera fase de FIFO 304i, los datos que corresponden con las posiciones de l's en la matriz unitaria de 5 x 5 de (1, 1) a (5, 5) de la matriz H' de comprobación de matriz transformada se almacena. En el área de almacenamiento de la segunda fase, los datos que corresponden con las posiciones de l's en una primera matriz desplazada que configura una matriz de suma (una matriz de suma que es una suma de la primera matriz desplazada adquirida al desplazar cíclicamente la matriz unitaria de 5 x 5 al lado derecho por uno, y una segunda matriz desplazada adquirida al desplazar cíclicamente la matriz unitaria al lado derecho por dos) de (6, 1) a (10, 5) de la matriz H' de comprobación de paridad transformada se almacena. Además, en el área de almacenamiento de la tercera fase, los datos que corresponden con las posiciones de 1' s en la segunda matriz desplazada que configura la matriz de suma de (6, 1) a (10, 5) de la matriz H' de comprobación de paridad transformada se almacena .
En otras palabras, para una matriz constitutiva de la cual el peso es dos o más, cuando la matriz constitutiva se representa como una suma de múltiples partes de una matriz unitaria de P x P de la cual el peso es 1, una matriz cuasi-unitaria en la cual uno o más elementos de 1' s en la matriz unitaria se establece en 0, o una matriz desplazada adquirida al desplazarse cíclicamente la matriz unitaria o la matriz cuasi-unitaria, los datos (mensajes que corresponden con las ramificaciones que pertenecen a la matriz unitaria, la matriz cuasi-unitaria, o la matriz desplazada) que corresponden con las posiciones de l's en la matriz unitaria de un peso de 1, la matriz cuasi-unitaria, o la matriz desplazada se almacena en la misma dirección (una FIFO mismo de los FIFO 304i a 30418) .
Por consiguiente, también en las áreas de almacenamiento de la cuarta a quinta fases, los datos se almacenan junto con la matriz H' de comprobación de paridad transformada. El número de fases del área de almacenamiento de FIFO 304i se establece en 5 que es un valor máximo del número de l's (peso Hamming) en la primera columna a la quinta columna de la matriz H' de comprobación de paridad transformada .
También en el FIFO 3042 y 3043, los datos se almacenan similarmente junto con la parte H' de comprobación de paridad transformada, y cada longitud (el número de fases) es 5. En los FIFO 3044 a 304i2, los datos se almacenan similarmente junto con la matriz H' de comprobación de paridad transformada, y cada longitud es 3. En los FIFO 30 i3 a 30 i8, los datos se almacenan similarmente junto con la matriz' H' de comprobación de paridad transformada, y cada longitud es 2.
A continuación, la operación del dispositivo de descodificación ilustrado en la Figura 138 se describirá.
La memoria 300 de almacenamiento de datos de ramificación se configura por 6 FIFO 300i a 300e, y selecciona un FIFO para almacenar datos de entre los FIFO 300i a 30Ü6 basándose en la información D312 (datos de matriz) en una fila de la matriz H' de comprobación de paridad transformada a la cual pertenecen cinco mensajes D311 suministrados desde el circuito 308 de desplazamiento cíclico de la fase previa y de manera subsiguiente almacena los cinco mensajes D311 en el FIFO seleccionado todo junto. Además, para leer los datos, la memoria 300 de almacenamiento de datos de ramificación lee de manera secuencial cinco mensajes D301 del FIFO 300i y suministra los mensajes leídos al selector 301 de la siguiente fase. Después de que se completa la lectura de los mensajes de FIFO 300i, la memoria 300 de almacenamiento de datos de ramificación lee de manera secuencial los mensajes también de los FIFO 3002 a 300? y suministra los mensajes leídos al selector 301.
El selector 301 selecciona cinco mensajes de FIFO del cual se leen los datos actuales de los FIFO 300i a 300ß de acuerdo con una señal de selección de D301 y suministra los mensajes seleccionados a la unidad D302 de cálculo de nodo de comprobación como mensajes D302.
La unidad 302 de cálculo del nodo de comprobación se configura por cinco calculadores 302i a 302s de nodo de comprobación y realiza cálculos de nodo de comprobación basados en la Ecuación (7) al utilizar los mensajes D302 (D302i a D3025) (mensaje Vi representado en la Ecuación (7)) suministrados a través del selector 301 y suministra cinco mensajes D303 (D303i a D303s) (mensaje Uj representado en la Ecuación (7)) adquiridos como resultados de los cálculos de nodo de comprobación al circuito 303 de desplazamiento cíclico.
El circuito 303 de desplazamiento cíclico desplaza cíclicamente los cinco mensajes D303i a D303s adquiridos por la unidad 302 de cálculo de nodo de comprobación basándose en la información D305 (datos de matriz) en el número de desplazamientos cíclicos hechos para la matriz unitaria que es el origen de la matriz H' de comprobación de paridad transformada para una ramificación correspondiente y suministra un resultado de la misma a la memoria 304 de almacenamiento de datos de ramificación como mensajes D304.
La memoria 304 de almacenamiento de datos de ramificación se configura por 18 FIFO 304i a 304i8 y selecciona un FIFO para almacenar datos de entre los FIFO 304i a 304i8 basándose en la información D305 en la fila de la matriz H' de comprobación de paridad transformada a la cual pertenecen los cinco mensajes D304 suministrados desde el circuito 303 de desplazamiento cíclico de la fase previa y almacenan de manera secuencial los cinco mensajes D304 en el FIFO seleccionado todo junto. Además, para leer los datos, la memoria 304 de almacenamiento de datos de ramificación lee de manera secuencial cinco mensajes D306i del FIFO 304i y suministra los mensajes leídos al selector 305 de la siguiente fase. Después de que se completa la lectura de los datos del FIFO 304?, la memoria 304 de almacenamiento de datos de ramificación lee de manera secuencial los mensajes también de los FIFO 3042 a 304is y suministra los mensajes leídos al selector 305.
El selector 305 selecciona cinco mensajes del FIFO del cual los datos actuales se leen de los FIFO 304i a 304ig de acuerdo con una señal de selección D307 y suministra los mensajes seleccionados a la unidad 307 de cálculo de nodo variable y la unidad 309 de cálculo de palabra descodificada como mensaje D308.
Mientras tanto, la unidad 310 de redisposición de datos de recepción redispone al código de LDPC D313 recibido a través de un canal de comunicación al realizar el remplazo de columnas de la Ecuación (12) y suministra los datos resultantes a la memoria 306 de datos de recepción como datos de recepción D314. La memoria 306 de datos de recepción calcula una LLR de recepción (relación de probabilidad logarítmica) basándose en los datos de recepción D314 suministrados desde la unidad 310 de redisposición de datos de recepción, almacena la LLR de recepción y suministra las LLR de recepción juntas para cada 5 recepciones, a la unidad 307 de cálculo de nodo variable y la unidad 309 de cálculo de palabra descodificada como valor de recepción D309.
La unidad 307 de cálculo de nodo variable se configura por cinco calculadores 307i a 3075 de nodo variable y realiza cálculos de nodo variable basándose en la Ecuación (1) al utilizar los mensajes D308 (D308i a D3085) (mensajes Uj representados en la Ecuación (1)) suministrados a través del selector 305 y cinco valores de recepción D309 (valores de recepción u0i y representados en la Ecuación (1)) suministrados desde la memoria 306 de datos de recepción y suministra los mensajes D310 (D310i a D3105) (mensaje vi representado en la Ecuación (1)) adquiridos como resultado de los cálculos al circuito 308 de desplazamiento cíclico.
El circuito 308 de desplazamiento cíclico desplaza cíclicamente los mensajes D310i a D310s calculados por la unidad 307 de cálculo de nodo variable basándose en la información en el número de desplazamiento cíclico realizado para la matriz unitaria que es el origen de la matriz H' de comprobación de paridad transformada para una ramificación correspondiente y suministra un resultado de la misma a la memoria 300 de almacenamiento de datos de ramificación como mensaje D311.
Al realizar las operaciones antes descritas en el ciclo, la descodificación de código de LDPC puede realizarse una vez. Después de que se descodifica el código de LDPC por un número predeterminado de veces, el dispositivo de descodificación ilustrado en la Figura 138 adquiere un resultado de descodificación final al utilizar la unidad 309 de cálculo de palabra descodificada y la unidad 311 de redisposición de datos de descodificación y produce el resultado.
En otras palabras, la unidad 309 de cálculo de palabra descodificada se configura por cinco calculadores 309? a 3095 y calcula un resultado de descodificación (palabra descodificada) basándose en la Ecuación (5) como fase final de una pluralidad de veces de descodificación al utilizar los cinco mensajes D308 (D308i a D3085) (mensaje Uj representado en la Ecuación (5)) producidos por el selector 305 y cinco valores de recepción D309 (valor de recepción UOÍ representado en la Ecuación (5) ) suministrados desde la memoria 306 de datos de recepción y suministra los datos descodificados D315 que se adquieren como resultado de la misma a la unidad 311 de redisposición de datos de descodificación.
La unidad 311 de redisposición de datos de descodificación redispone la secuencia de datos descodificados D315 suministrados desde la unidad 309 de cálculo de palabra descodificada como objetivo al realizar remplazo inverso del remplazo de columnas ilustrado en la Ecuación (12) para los datos descodificados y produce los datos resultantes como resultado de descodificación final D316.
En lo anterior, al realizar uno o ambos del remplazo de filas y el remplazo de columnas para la matriz de comprobación de paridad (matriz de comprobación de paridad original) , la matriz de comprobación de paridad se transforma en una combinación de una matriz unitaria de P x P, una matriz cuasi-unitaria en la cual uno o más elementos de l's en la matriz unitaria se establece en 0's, una matriz desplazada adquirida, al desplazar cíclicamente la matriz unitaria o la matriz cuasi-unitaria, una matriz de suma, que es una suma de una pluralidad de matrices de la matriz unitaria, la matriz cuasi-unitaria o la matriz desplazada, y una matriz 0 de P x P, en otras palabras, una matriz de comprobación de paridad (matriz de comprobación de paridad transformada) que puede representarse como una combinación de matrices constitutivas, y que por consiguiente, puede emplearse una arquitectura en la cual los cálculos de nodo de comprobación P y los cálculos de nodo variable pueden realizarse simultáneamente en la descodificación de un código de LDPC. Por consiguiente, al realizar simultáneamente los cálculos de nodo P, la frecuencia de operación puede suprimirse dentro de un margen implementable, y, por consiguiente, muchos procesos de descodificación repetitivos pueden realizarse.
El descodificador 166 de LDPC que configura el dispositivo 12 de recepción ilustrado en la Figura 132, similarmente al dispositivo de descodificación ilustrado en la Figura 138, realiza simultáneamente los cálculos de nodo de comprobación P y los cálculos de nodo variable, por lo que realiza descodificación de LDPC.
Para la simplificación de descripción, cuando la matriz de comprobación de paridad de un código de LDPC producido por el codificador 115 de LDPC que configura el dispositivo 11 de transmisión ilustrado en la Figura 8, por ejemplo, la matriz H de comprobación de paridad ilustrada en la Figura 135 en la cual la matriz de paridad tiene una estructura de escalera, en el intercalador 23 de paridad del dispositivo 11 de transmisión, el intercalado de paridad en el cual el bit de código (K + qx + y + l)-ésimo se intercala en la posición de bit de código (K + Py + x + l)-ésimo se realiza con la longitud de información K establecida en 60, el número P de columnas de unidades de la estructura cíclica establecida en 5, y el divisor q (= M/P) de la longitud de paridad establecida en 6.
Puesto que este intercalado de paridad, como se describe en lo anterior, corresponde con el remplazo de columnas de la Ecuación (12), el descodificador 166 de LDPC no necesita realizar el remplazo de columnas de la Ecuación (12) .
Por consiguiente, el dispositivo 12 de recepción ilustrado en la Figura 132, como se describe en lo anterior, realiza un proceso que es similar al del dispositivo de descodificación ilustrado en la Figura 138, excepto que un código de LDPC para el cual el desintercalado de paridad no se realiza, es decir, un código de LDPC en el estado en el cual el remplazo de filas de la Ecuación (12) se ha realizado, se suministra al descodificador 166 de LDPC desde el desintercalador 55 de transposición de columna, y el descodificador 166 de LDPC no realiza el remplazo de columnas de la Ecuación (12) .
En otras palabras, la Figura 139 ilustra un ejemplo de configuración en el descodificador 166 de LDPC ilustrado en la Figura 132.
Como se ilustra en la Figura 139, el descodificador 166 de LDPC se configura similarmente al dispositivo de descodificación ilustrado en la Figura 138, excepto que la unidad 310 de redisposición de datos de recepción ilustrada en la Figura 138 no se dispone y realiza el mismo proceso que aquel del dispositivo de descodificación ilustrado en la Figura 138, excepto que el remplazo de columnas de la Ecuación (12) no se realiza, y de este modo, la descripción de los mismos no se presentará.
Como en lo anterior, puesto que el descodificador 166 de LDPC puede configurarse sin disponer la unidad 310 de redisposición de datos de recepción, la escala puede ser menor que aquella del dispositivo de descodificación ilustrado en la Figura 138.
Para conveniencia de la descripción, en las Figuras 135 a 139, aunque la longitud de código N del código de LDPC se establece en 90, la longitud de información K se establece en 60, el número P (el número de filas y el número de columnas de la matriz constitutiva) de columnas de unidades de la estructura cíclica se establece en 5, y el divisor q (= M/P) de la longitud de paridad M se establece en 6, la longitud de código N, la longitud de información K, el número P de columnas de unidades de la estructura cíclica, y el divisor q (= M/P) no se limitan a los valores descritos en lo anterior.
En otras palabras, en el dispositivo 11 de transmisión ilustrado en la Figura 8, aunque el codificador 115 de LDPC produce, por ejemplo, un código de LDPC que tiene una longitud de código N de 64800, 16200, o 4320, una longitud de información K de N - Pq (= N - M) , el número P de columnas de unidades de la estructura cíclica de 360, 72, o 60, un divisor q de M/P, el descodificador 166 de LDPC ilustrado en la Figura 139 puede aplicarse también a un caso en donde la descodificación de LDPC se realiza para tal código de LDPC como objetivo al realizar simultáneamente cálculos de nodo de comprobación P y cálculos de nodo variable .
La Figura 140 es un diagrama que ilustra el proceso del multiplexor 54 que configura el desintercalador 165 de bits ilustrado en la Figura 133.
En otras palabras, A de la Figura 140 ilustra un ejemplo de configuración funcional del multiplexor 54.
El multiplexor 54 se configura por una unidad 1001 de intercambio inverso y una memoria 1002.
El multiplexor 54, para bits de símbolo del símbolo suministrado desde el descodificador 164 de QAM de la fase previa, realiza un proceso de intercambio inverso (un proceso inverso del proceso de intercambio) que corresponde con el proceso de intercambio realizado por el desmultiplexor 25 del dispositivo 11 de transmisión, es decir, un proceso de intercambio inverso en el cual las posiciones de los bits de código (bits de símbolo) de un código de LDPC que se han intercambiado por el proceso de intercambio, se regresan a las posiciones originales y suministra un código de LDPC adquirido como resultado del mismo al desintercalador 55 de transposición de columna de la siguiente fase.
En otras palabras, en el multiplexor 54, los bits de símbolos yo, yi , ymb-i de mb bits de b símbolos se suministran a la unidad 1001 de intercambio inverso en unidades de b símbolos (consecutivos) .
La unidad 1001 de intercambio inverso realiza el intercambio inverso en el cual los bits de símbolo yo a ymb-i de mb bits se regresan a la disposición original de los bits de código bo, bi , bmb-i (la disposición de los bits de código b0 a bmb-i antes del intercambio realizado por la unidad 32 de intercambio que configura el desmultiplexor 25 dispuesto en el lado del dispositivo 11 de transmisión) de los mb bits originales y producen los bits de código bo a bmb-i de mb bits adquiridos como resultado de los mismos.
La memoria 1002, similarmente a la memoria 31 que configura el desmultiplexor 25 del lado del dispositivo 11 de transmisión, tiene una capacidad de almacenamiento para almacenar mb bits en la dirección de fila (horizontal) y N/ (mb) bits en la dirección de columna (vertical) . En otras palabras, la memoria 1002 se configura por mb columnas que almacenan N/ (mb) bits.
Sin embargo, en la memoria 1002, los bits de código de un código de LDPC producido por la unidad 1001 de intercambio inverso se escriben en una dirección en la cual los bits de código suministrados desde la memoria 31 del desmultiplexor 25 del dispositivo 11 de transmisión se leen, y los bits de código escritos en la memoria 1002 se leen en una dirección en la cual los bits de código se escriben en la memoria 31.
En otras palabras, en el multiplexor 54 del dispositivo 12 de recepción, como se ilustra en A de la Figura 140, la escritura de los bits de código de un código de LDPC producido por la unidad 1001 de intercambio inverso en unidades de mb bits en la dirección de fila se realiza de manera secuencial de la primera fila de la memoria 1002 a las filas inferiores.
Después, cuando la escritura de los bits de código que corresponden con la longitud de código se completa, el multiplexor 54 lee los bits de código de la memoria 1002 en la dirección de columna y suministra los bits de código leídos al desintercalador 55 de transposición de columna de la siguiente fase.
Aquí, B de la Figura 140 es un diagrama que ilustra los bits de códigos leídos de la memoria 1002.
En el multiplexor 54, los bits de código de lectura de un código de LDPC del lado superior de la columna que configura la memoria 1002 a la dirección descendente (dirección de columna) se realiza desde el lado izquierdo hacia la columna ubicada en el lado derecho.
La Figura 141 es un diagrama que ilustra el proceso del desintercalador 55 de transposición de columna que configura el desintercalador 165 de bits ilustrado en la Figura 133.
En otras palabras, la Figura 141 ilustra un ejemplo de configuración de la memoria 1002 del multiplexor 54.
La memoria 1002 tiene una capacidad de memoria para almacenar los mb bits en la dirección de columna (vertical) y N/(mb) bits en la dirección de fila (horizontal) y se configura por mb columnas.
El desintercalador 55 de transposición de columna realiza el desintercalado de transposición de columna al escribir los bits de código de un código de LDPC en la memoria 1002 en la dirección de fila y al controlar la posición de inicio de escritura para leer los bits de código en la dirección de columna.
En otras palabras, en el desintercalador 55 de transposición de columna, al cambiar adecuadamente la posición de inicio de escritura en la cual se inicia la lectura de los bits de código para cada una de la pluralidad de columnas, se realiza un proceso de clasificación inversa en el cual la disposición de bits de código dispuestos a través del intercalado de transposición de columna se regresa a la disposición original.
Aquí, la Figura 141 ilustra un ejemplo de configuración de la memoria 1002 en un caso en donde el modo de modulación es 16 QA y el múltiplo b es 1, descrito con referencia a la Figura 24. Por consiguiente, el número m de bits de un símbolo es de cuatro bits, y la memoria 1002 se configura por 4 columnas (= mb) .
El desintercalador 55 de transposición de columna, en lugar del multiplexor 54, realiza de manera secuencial la escritura de los bits de código de un código de LDPC producido por la unidad 1001 de intercambio en la dirección de fila desde la primera fila de la memoria 1002 hasta las filas inferiores.
Después, cuando se completa la escritura de los bits de código que corresponden con una longitud de código, el desintercalador 55 de transposición de columna realiza la lectura de bits de código del lado superior de la memoria 1002 hasta la dirección descendente (dirección de columna) desde el lado izquierdo hacia la columna ubicada en el lado derecho .
Aquí, el desintercalador 55 de transposición de columna lee los bits de código de la memoria 1002 con la posición de inicio de escritura en la cual el intercalador 24 de transposición de columna ubicado en el lado del dispositivo 11 de transmisión escribe los bits de código establecidos como la posición de inicio de lectura de los bits de código.
En otras palabras, cuando la dirección de la posición de la principal (superior) de cada columna es 0, y la dirección de cada posición en la dirección de columna se representa como entero en el orden ascendente, en un caso donde el modo de modulación es de 16 QAM, y el múltiplo b es 1, en el desintercalador 55 de transposición de columna, la posición de inicio de lectura se establece en una posición de dirección 0 para la columna izquierda, la posición de inicio de lectura se establece en una posición de la dirección 2 para la segunda columna (del lado izquierdo) , la posición de inicio de lectura se establece en una posición de dirección 4 para la tercera columna, y la posición de inicio de lectura se establece en una posición de dirección 7 para la cuarta columna.
Para cada columna que tiene la posición de inicio de lectura distinta a la posición de la dirección 0, después de que se realiza la lectura de bits de código en la posición inferior, la posición de lectura se regresa a la principal (la posición de dirección 0) , y se realiza la lectura en una posición inmediatamente antes de la posición de inicio de lectura. Después de esto, se realiza la lectura de la siguiente columna (el lado derecho) .
Al realizar el intercalado de transposición de columna como en lo anterior, la disposición de los bits de código redispuestos a través del intercalado de transposición de columna se regresa a la disposición original.
La Figura 142 es un diagrama de bloque que ilustra otro ejemplo de configuración del desintercalador 165 de bits ilustrado en la Figura 132.
En la figura, el mismo número de referencia se asigna a una porción que corresponde con el caso de la Figura 133, y, después de esto, la descripción del mismo no se presentará, cuando sea adecuado.
La configuración del desintercalador 165 de bits ilustrado en la Figura 142 es la misma que la del caso ilustrado en la Figura 133, excepto que un desintercalador 1011 de paridad se dispone nuevamente.
Como se ilustra en la Figura 142, el desintercalador 165 de bits se configura por un multiplexor 54 ( UX) , un desintercalador 55 de transposición de columna, y un desintercalador 1011 de paridad y realiza el intercalado de bits de los bits de código de un código de LDPC suministrado desde el descodificador 164 de QAM .
En otras palabras, el multiplexor 54, para un código de LDPC suministrado desde el descodificador 164 de QAM, realiza un proceso de intercambio inverso (un proceso inverso del proceso de intercambio) que corresponde con el proceso de intercambio realizado por el desmultiplexor 25 del dispositivo 11 de transmisión, es decir, un proceso de intercambio inverso en el cual las posiciones de los bits de código que se han intercambiado por el proceso de intercambio se regresan a las posiciones originales y suministran un código de LDPC adquirido como resultado del mismo al desintercalador 55 de transposición de columna.
El desintercalador 55 de transposición de columna, para el código de LDPC suministrado desde el multiplexor 54, realiza el desintercalado de transposición de columna que corresponde con el intercalado de transposición de columna como un proceso de redisposición realizado por el intercalador 24 de transposición de columna del dispositivo 11 de transmisión.
Un código de LDPC adquirido como resultado del desintercalado de transposición de columna se suministra desde el desintercalador 55 de transposición de columna al desintercalador 1011 de paridad.
El desintercalador 1011 de paridad, para los bits de código después de realizado el intercalado de transposición de columna por el desintercalador 55 de transposición de columnas, realiza el desintercalado de paridad (un proceso inverso del intercalado de paridad) que corresponde con el intercalado de paridad realizado por el intercalador 23 de paridad del dispositivo 11 de transmisión, en otras palabras, el desintercalado de paridad en el cual los bits de código del código de LDPC redispuesto a través del intercalado de paridad se regresan a la disposición original .
Un código de LDPC adquirido como resultado del desintercalado de paridad se suministra desde el desintercalador 1011 de paridad al descodificador 166 de LDPC.
Por consiguiente, en el desintercalador 165 de bits ilustrado en la Figura 142 se suministra, un código de LDPC para el cual, el proceso de intercambio inverso, el desintercalado de transposición de columna, y el desintercalado de paridad se han realizado, es decir, un código de LDPC adquirido por codificación de LDPC de acuerdo con la matriz H de comprobación de paridad al descodificador 166 de LDPC.
El descodificador 166 de LDPC realiza la descodificación de LDPC del código de LDPC suministrado desde el desintercalador 165 de bits utilizando la matriz H de comprobación de paridad utilizada por el codificador 115 de LDPC del dispositivo 11 de transmisión en el proceso de codificación de LDPC o una matriz de comprobación de paridad transformada adquirida al realizar por lo menos el remplazo de columna que corresponde con el intercalado de paridad para la matriz H de comprobación de paridad y produce los datos adquiridos como resultado del mismo, como resultado de la descodificación de los datos objetivo de LDPC.
Aquí, en la Figura 142, puesto que el código de LDPC adquirido al realizar la codificación de LDPC de acuerdo con la matriz H de comprobación de paridad se suministra desde el desintercalador 165 de bits (el desintercalador 1011 de paridad del mismo) al descodificador 166 de LDPC, en un caso en donde la descodificación de LDPC del código de LDPC se realiza al utilizar la matriz H de comprobación de paridad utilizada por el codificador 115 de LDPC del dispositivo 11 de transmisión en el proceso de codificación de LDPC, el descodificador 166 de LDPC, por ejemplo, puede configurarse por un dispositivo de descodificación que realiza la descodificación de LDPC de acuerdo con un modo de descodificación serial completo en el cual el cálculo de mensajes (mensajes de nodo de comprobación y mensajes de nodo variable) se realizan de manera secuencial para cada nodo o un dispositivo de descodificación que realiza la descodificación de LDPC de acuerdo con un modo de descodificación paralelo completo en el cual el cálculo de mensajes se realiza en una forma simultánea (en una forma paralela), para todos los nodos.
Además, en el descodificador 166 de LDPC, en un caso en donde la descodificación de LDPC de un código de LDPC se realiza al utilizar la matriz de comprobación de paridad transformada adquirida al realizar por lo menos un remplazo de columnas que corresponde con el intercalado de paridad para la matriz H de comprobación de paridad utilizada por el codificador 115 de LDPC del dispositivo 11 de transmisión en el proceso de codificación de LDPC, el descodificador 166 de LDPC puede configurarse por un dispositivo de descodificación que tiene una arquitectura en la cual los cálculos de nodo de comprobación P (o un divisor de P distinto a uno) y los cálculos de nodo variable se realizan simultáneamente y el dispositivo de descodificación (Figura 138) que incluye una unidad 310 de redisposición de datos de recepción que redispone los bits de código del código de LDPC al realizar el remplazo de columnas tal como el remplazo de columnas utilizado para adquirir la matriz de comprobación de paridad transformada para el código de LDPC.
En la Figura 142, para la conveniencia de la descripción, aunque el multiplexor 54 realiza el proceso de intercambio inverso, el desintercalador 55 de transposición de columna que realiza el desintercalado de transposición de columna, y el desintercalador 1011 de paridad que realiza desintercalado de paridad se configuran por separado, dos o más del multiplexor 54, el desintercalador 55 de transposición de columna, y el desintercalador 1011 de paridad, similarmente al intercalador 23 de paridad, el intercalador 24 de transposición de columna, y el desmultiplexor 25 del dispositivo 11 de transmisión, pueden configurarse de manera integral.
Ejemplo de Configuración del Sistema de Recepción La Figura 143 es un diagrama de bloque que ilustra un primer ejemplo de configuración y un sistema de recepción al cual puede aplicarse el dispositivo 12 de recepción.
Como se ilustra en la Figura 143, el sistema de recepción se configura por una unidad 1101 de adquisición, una unidad 1102 de procesamiento de descodificación de canal de transmisión, y una unidad 1103 de procesamiento de descodificación de fuente de información.
La unidad 1101 de adquisición adquiere una señal que incluye un código de LDPC que puede adquirirse al realizar por lo menos la codificación de LDPC de datos objetivo de LDPC tales como datos de video y datos de audio de un programa a través de un canal de transmisión no ilustrado en la Figura, tales como difusión digital terrestre, difusión digital por satélite, o la red de CATV, Internet, u otras redes y suministra la señal a la unidad 1102 de procesamiento de descodificación de canal de transmisión.
Aquí, en un caso en donde la señal adquirida por la unidad 1101 de adquisición se difunde, por ejemplo, a través de una onda terrestre, una onda de satélite, una red de CATV (televisión por cable) , o similares desde una estación de difusión, la unidad 1101 de adquisición se configura por un sintonizador, una STB (Caja de Convertidor-Descodificador) , y similares. Por otro lado, en un caso donde la señal adquirida por la unidad 1101 de adquisición, por ejemplo, se transmite a través de multidifusión desde un servidor web similar a IPTV (Televisión de Protocolo de Internet), la unidad 11 de adquisición, por ejemplo, se configura por una red I/F (interfaz) , tal como una NIC (Tarjeta de Interfaz de Red).
La unidad 1102 de procesamiento de descodificación de canal de transmisión corresponde con el dispositivo 12 de recepción. La unidad 1102 de procesamiento de descodificación de canal de transmisión realiza un proceso de descodificación de canal de transmisión que incluye por lo menos un proceso para corregir un error que se presenta en el canal de transmisión para la señal adquirida por la unidad 1101 de adquisición a través del canal de transmisión y suministra una señal adquirida como resultado de la misma a la unidad 1103 de procesamiento de descodificación de fuente de información .
En otras palabras, la señal adquirida por la unidad 1101 de adquisición a través del canal de transmisión es una señal que se adquiere al realizar por lo menos la codificación de corrección de errores para corregir un error que se presenta en el canal de transmisión, y la unidad 1102 de procesamiento de descodificación de canal de transmisión realiza un proceso de descodificación de canal de transmisión tal como el proceso de corrección de errores para la señal.
Aqui, como la codificación de corrección de errores, por ejemplo, existe la codificación de LDPC y la codificación de BCH. Aqui, como la codificación de corrección de errores, por lo menos se realiza la codificación de LDPC.
Además, en el proceso de descodificación de canal de transmisión, la desmodulación de una señal modulada o similar puede incluirse.
La unidad 1103 de procesamiento de descodificación de fuente de información realiza un proceso de descodificación de fuente de información que incluye por lo menos un proceso para descomprimir la información comprimida en la información original para la señal para la cual se ha realizado el proceso de descodificación de canal de transmisión.
En otras palabras, la información de compresión de codificación comprimida puede realizarse por la señal adquirida por la unidad 1101 de adquisición a través del canal de transmisión para disminuir la cantidad de datos, tal como un video o audio como información, y, en tal caso, la unidad 1103 de procesamiento de descodificación de fuente de información realiza un proceso de descodificación de fuente de información tal como un proceso para descomprimir la información comprimida en la información original (proceso de descompresión) para la señal para la cual se ha realizado el proceso de descodificación de canal de transmisión.
Además, en un caso donde la codificación de compresión no se ha realizado para la señal adquirida por la unidad 1101 de adquisición a través del canal de transmisión, la unidad 1103 de procesamiento de descodificación de fuente de información no realiza el proceso para descomprimir la información comprimida en la información original.
Aquí, como el proceso de descompresión, por ejemplo, existe descodificación de MPEG o similar. Además, en el proceso de descodificación de canal de transmisión, la desaleatorización o similar distinta al proceso de descompresión puede incluirse.
En el sistema de recepción configurado como en lo anterior, la codificación de compresión tal como la MPEG se realiza para datos, tales como video o audio, y una señal para la cual se ha realizado una codificación de corrección de errores tal como codificación de LDPC se adquiere por la unidad 1101 de adquisición a través del canal de transmisión y se suministra a la unidad 1102 de procesamiento de descodificación de canal de transmisión.
En la unidad 1102 de procesamiento de descodificación de canal de transmisión, para la señal suministrada desde la unidad 1101 de adquisición, por ejemplo, un proceso similar al de la unidad 51 de desmodulación ortogonal, el descodificador 164 de QAM, el desintercalador 165 de bits, y el descodificador 166 de LDPC (o el descodificador 166 de LDPC) se realiza como un proceso de descodificación de canal de transmisión, y una señal adquirida como resultado de la misma se suministra a la unidad 1103 de procesamiento de descodificación de fuente de información .
La unidad 1103 de procesamiento de descodificación de fuente de información realiza un proceso de descodificación de fuente de información tal como descodificación de MPEG para la señal suministrada desde la unidad 1102 de procesamiento de descodificación de canal de transmisión y produce video o audio adquirido como resultado de la misma.
El sistema de recepción ilustrado en la Figura 143 como en lo anterior, por ejemplo, puede aplicarse a un sintonizador de televisión que recibe difusión de televisión como difusión digital o similares.
Además, la unidad 1101 de adquisición, la unidad 1102 de procesamiento de descodificación de canal de transmisión, y la unidad 1103 de procesamiento de descodificación de fuente de información pueden configurarse respectivamente como dispositivo independiente (hardware) IC (circuito integrado) o similares, o un módulo de software) .
Además, con respecto a la unidad 1101 de adquisición, la unidad 1102 de procesamiento de descodificación de canal de transmisión, y la unidad 1103 de procesamiento de descodificación de fuente de información, un conjunto de la unidad 1101 de adquisición y la unidad 1102 de procesamiento de descodificación de canal de transmisión, un conjunto la unidad 1102 de procesamiento de descodificación de canal de transmisión y una unidad 1103 de procesamiento de descodificación de fuente de información, o un conjunto de la unidad 1101 de adquisición, la unidad 1102 de procesamiento de descodificación de canal de transmisión, y la unidad 1103 de procesamiento de descodificación de fuente de información pueden configurarse como un dispositivo independiente.
La Figura 144 es un diagrama de bloque que ilustra un segundo ejemplo de configuración y un sistema de recepción al cual puede aplicarse el dispositivo 12 de recepción.
En la figura, el mismo número de referencia se asigna a una porción que corresponde a aquella del caso ilustrado en la Figura 143, y la descripción de la misma no se presentará, cuando sea adecuado.
El sistema de recepción ilustrado en la Figura 144 incluye una unidad 1101 de adquisición, una unidad 1102 de procesamiento de descodificación de canal de transmisión, y una unidad 1103 de procesamiento de descodificación de fuente de información, la cual es la misma que el caso ilustrado en la Figura 143, y una unidad 1111 de salida se dispone nuevamente en la misma, la cual es diferente del caso ilustrado en la Figura 143.
La unidad 1111 de salida, por ejemplo, es un dispositivo de visualización que despliega un video o un altavoz que produce un audio y produce un video, un audio, o similar, como señal producida desde la unidad 1103 de procesamiento de descodificación de fuente de información. En otras palabras, la unidad de 1111 de salida despliega una imagen o produce un audio.
El sistema de recepción ilustrado en la Figura 144 como en lo anterior, por ejemplo, puede aplicarse a una TV (receptor de televisión) que recibe la difusión de televisión como difusión digital o un receptor de radio que recibe difusión de radio, o similar.
Además, en un caso donde la codificación de compresión no se ha realizado para la señal adquirida por la unidad 1101 de adquisición, la salida producida por la unidad 1102 de procesamiento de descodificación de canal de transmisión se suministra a la unidad 1111 de salida.
La Figura 145 es un diagrama de bloque que ilustra un tercer ejemplo de configuración y un sistema de recepción al cual puede aplicarse el dispositivo 12 de recepción.
En la figura, el mismo número de referencia se asigna a una porción que corresponde a aquella del caso ilustrado en la Figura 143, y la descripción de la misma no se presentará, cuando sea adecuado.
El sistema de recepción ilustrado en la Figura 145 incluye una unidad 1101 de adquisición y una unidad 1102 de procesamiento de descodificación de canal de transmisión, la cual es la misma que el caso ilustrado en la Figura 143.
Sin embargo, en el sistema de recepción ilustrado en la Figura 145, la unidad 1103 de procesamiento de descodificación de fuente de información no se dispone, pero una unidad 1121 de grabación se dispone nuevamente, la cual es diferente del caso ilustrado en la Figura 143.
La unidad 1121 de grabación graba (almacena) una señal (por ejemplo, un paquete de TS de TS de MPEG) producida por la unidad 1102 de procesamiento de descodificación de canal de transmisión en un medio de grabación (almacenamiento) tal como un disco óptico, un disco duro (disco magnético), o una memoria flash.
El sistema de recepción ilustrado en la Figura 145 como en lo anterior puede aplicarse a una grabadora que graba difusión de televisión o similar.
Además, en la Figura 145, el sistema de recepción puede configurarse para incluir una unidad 1103 de procesamiento de descodificación de fuente de información, y una señal para la cual se ha realizado el proceso de descodificación de fuente de información por la unidad 1103 de procesamiento de descodificación de fuente de información, en otras palabras, una imagen o un audio adquirido a través de la descodificación puede grabarse en la unidad 1121 de grabación .
Computadora de Acuerdo con la Modalidad Después, la serie antes descrita de procesos pueden realizarse por hardware o software. En un caso en donde la serie de procesos se realiza por software, un programa que configura el software se instala en una computadora de propósito general o similar.
La Figura 146 ilustra un ejemplo de configuración de una computadora de acuerdo con una modalidad a la cual se instala un programa que ejecuta la serie antes descrita de procesos .
El programa puede grabarse en un disco duro 705 o una ROM 703 como un medio de grabación integrado en la computadora con anticipación.
Alternativamente, el programa puede almacenarse (grabarse) temporalmente o de manera permanente en un medio 711 de grabación removible tal como un disco flexible, un CD-ROM (Disco Compacto de Memoria de Sólo lectura) , un disco MO (Magneto-Óptico), un DVD (Disco Versátil Digital), un disco magnético, o una memoria de semiconductor. Tal medio 711 de grabación removible puede proporcionarse como software denominado en paquete.
Además, en lugar de instalar el programa en la computadora desde un medio 711 de grabación removible como se describe en lo anterior, el programa puede transmitirse a la computadora en una forma inalámbrica desde un sitio de descarga a través de un satélite utilizado para difusión por satélite digital o transmitirse a la computadora en una forma alámbrica . a través de una red tal como una red de área local (LAN) o la Internet, y, en la computadora, el programa transmitido como se describe en lo anterior, puede recibirse por una unidad 708 de comunicación e instalarse en un disco 705 duro integrado.
La computadora incluye una CPU 702 (unidad de procesamiento central) en la misma. Una interfaz 710 de entrada/salida se conecta a la CPU 702 a través de un bus 701, y cuando se ingresa una instrucción desde un usuario a través de la interfaz 710 de entrada/salida al operar una unidad 707 de entrada que se configura por un teclado, un ratón, un micrófono, o similares, la CPU 702 ejecuta un programa que se almacena en la ROM 703 (Memoria de Sólo Lectura) de acuerdo con la instrucción. Alternativamente, la CPU 702 carga un programa almacenado en el disco duro 705, un programa que se transmite desde un satélite o una red, se recibe por la unidad 708 de comunicación, y se instala en el disco duro 705, o un programa leído de un medio 711 de grabación removible cargado en una unidad de disco 709 e instalado en el disco duro 705 en una RAM 704 (memoria de acceso aleatorio) y ejecuta el programa. De esta manera, la CPU 702 realiza un proceso de acuerdo con el diagrama de flujo antes descrito o un proceso realizado basándose en la configuración antes descrita de los diagramas de bloque. Después, cuando sea necesario, la CPU 702 produce el resultado de procesamiento, por ejemplo, desde una unidad 706 de salida configurada por una LCD (Pantalla de Cristal Líquido), un altavoz, o similares, a través de la interfaz 710 de entrada/salida, transmite resultados de procesamiento desde la unidad 708 de comunicación, o graba el resultado de procesamiento en un disco duro 705.
Aquí, en esta especificación, las etapas de procesamiento que describen un programa utilizado para provocar que una computadora realice varios procesos no necesita realizarse necesariamente en una serie temporal de acuerdo con la secuencia descrita en el diagrama de flujo, y un proceso (por ejemplo, un proceso en paralelo o un proceso que utiliza un objeto) que se realiza en una forma paralela o en una forma individual se incluye en la presente.
Además, el programa puede procesarse por una computadora o puede procesarse por una pluralidad de computadoras en una forma distribuida. Además, el programa puede transmitirse a una computadora remota y ejecutarse.
Además, una modalidad de la presente invención no se limita a las modalidades antes descritas, y varios cambios pueden hacerse en la misma en un margen sin apartarse del concepto de la presente invención.
En otras palabras, un código de LDPC (la tabla de valores iniciales de matriz de comprobación de paridad del mismo) empleado en difusión digital utilizada de manera dedicada para terminales móviles o similares como se describe en lo anterior puede utilizarse para difusión digital utilizada de manera dedicada para terminales fijas o similares .
LISTA DE SIGNOS DE REFERENCIA 11 Dispositivo de transmisión 12 Dispositivo de recepción 23 Intercalador de paridad 24 Intercalador de transposición de columna 25 Desmultiplexor 31 Memoria 32 Unidad de intercambio 54 Multiplexor 55 Intercalador de transposición de columna 111 Adaptación de modo/multiplexor 112 Elemento de relleno 113 Aleatorizador de BB 114 Codificador de BCH 115 Codificador de LDPC 116 Intercalador de Bits 117 Codificador de QAM 118 Intercalador de tiempo 119 Codificador de MISO/MIMO 120 Intercalador de frecuencia 121 Codificador de BCH 122 Codificador de LDPC 123 Codificador de QAM 124 Intercalador de frecuencia 131 Formador de tramas/unidad de asignación de recursos 132 Unidad de generación de OFDM 151 Unidad de procesamiento de OFDM 152 Unidad de manejo de tramas 153 Desintercalador de frecuencia 154 Descodificador de QAM 155 Descodificador de LDPC 156 Descodificador de BCH 161 Desintercalador de frecuencia 162 Descodificador de MISO/MIMO 163 Desintercalador de tiempo 164 Descodificador de QAM 165 Desintercalador de bit 166 Descodificador de LDPC 167 Descodificador de BCH 168 Desaleatorizador de BB 169 Unidad de supresión nula 170 Desmultiplexor 300 Memoria de almacenamiento de datos de ramificación 301 Selector 302 Unidad de cálculo de nodo de comprobación 303 Circuito de desplazamiento cíclico 304 Memoria de almacenamiento datos de ramificación 305 Selector 306 Memoria de datos de recepción 307 Unidad de cálculo de nodo variable 308 Circuito de desplazamiento cíclico 309 Unidad de cálculo de palabra descodificada 310 Unidad de redisposición de datos de recepción 311 Unidad de redisposición de datos descodificados 601 Unidad de procesamiento de codificación 602 Unidad de almacenamiento 611 Unidad de establecimiento de proporción codificada 612 Unidad de lectura de tabla de valores iniciales 613 Unidad de generación de matriz de comprobación de paridad 614 Unidad de lectura de bits de información 615 Unidad de cálculo de paridad de codificación 616 Unidad de control 701 Bus 702 CPU 703 ROM 704 RAM 705 Disco duro 706 Unidad de salida 707 Unidad de entrada 708 Unidad de comunicación 709 Unidad de disco 710 Interfaz de entrada/salida 711 Medio de grabación removible 1001 Unidad de intercambio inverso 1002 Memoria 1011 Desintercalador de paridad 1101 Unidad de adquisición 1101 Unidad de procesamiento de descodificación de canal de transmisión 1103 Unidad de procesamiento de descodificación de fuente de información 1111 Unidad de salida 1121 Unidad de grabación

Claims (7)

REIVINDICACIONES
1. Un dispositivo de procesamiento de datos que realiza codificación de bits de información que comprende: una unidad de codificación que realiza codificación de los bits de información en código de LDPC (Comprobación de Paridad de Baja Densidad) que tiene una longitud de código de 4320 bits en una proporción codificada de 1/2 basándose en una matriz de comprobación de paridad, en donde la matriz de información se representa por una tabla de valores iniciales de matriz de comprobación de paridad que representa las posiciones de los elementos de l's de la matriz de información, en donde la tabla de valores iniciales de matriz de comprobación de paridad incluye la siguiente tabla: 142 150 213 247 507 538 578 828 969 1042 1107 1315 1509 1584 1612 1781 1934 2106 2117 3 17 20 31 97 466 571 580 842 983 1152 1226 1261 1392 1413 1465 1480 2047 2125 49 169 258 548 582 839 873 881 931 995 1145 1209 1639 1654 1776 1826 1865 1906 1956 148 393 396 486 568 806 909 965 1203 1256 1306 1371 1402 1534 1664 1736 1844 1947 2055 185 191 263 290 384 769 981 1071 1202 1357 1554 1723 1769 1815 1842 1880 1910 1926 1991 424 444 923 1679 91 436 535 978 362 677 821 1695 1117 1392 1454 2030 35 840 1477 2152 1061 1202 1836 1879 242 286 1140 1538 111 240 481 760 59 1268 1899 2144 737 1299 1395 2072 34 288 810 1903 232 1013 1365 1729 410 783 1066 1187 113 885 1423 1560 760 909 1475 2048 68 254 420 1867 283 325 334 970 168 321 47 9 554 378 836 1913 1928 101 238 964 1393 304 4 60 14 97 1588 151 192 1075 1614 297 313 677 1303 329 447 1348 1832 582 831 984 1900 .
2 . Un método para codi ficar bits de información que comprende : codificar los bits de información en códigos de LDPC (Comprobación de Paridad de Baja Densidad) , que tiene una longitud de código de 4320 bits en una proporción codificada de 1/2, en donde la matriz de comprobación de paridad incluye matriz de información y matriz de paridad, en donde la matriz de información se representa por una tabla de valores iniciales de matriz de comprobación de paridad que representa posiciones de elementos de l's de la matriz de información, en donde la tabla de valores iniciales de matriz de comprobación de paridad incluye la siguiente tabla 142 150 213 247 507 538 578 828 969 1042 1107 1315 1509 1584 1612 1781 1934 2106 2117 3 17 20 31 97 466 571 580 842 983 1152 1226 1261 1392 1413 1465 1480 2047 2125 49 169 258 548 582 839 873 881 931 995 1145 1209 1639 1654 1776 1826 1865 1906 1956 148 393 396 486 568 806 909 965 1203 1256 1306 1371 1402 1534 1664 1736 1844 1947 2055 185 191 263 290 384 769 981 1071 1202 1357 1554 1723 1769 1815 1842 1880 1910 1926 1991 424 444 923 1679 91 436 535 978 362 677 821 1695 1117 1392 1454 2030 35 840 1477 2152 1061 1202 1836 1879 242 286 1140 1538 111 240 481 760 59 1268 1899 2144 737 1299 1395 2072 34 288 810 1903 232 1013 1365 1729 410 783 1066 1187 113 885 1423 1560 760 909 1475 2048 68 254 420 1867 283 325 334 970 168 321 479 554 378 836 1913 1928 101 238 964 1393 304 460 1497 1588 151 192 1075 1614 297 313 677 1303 329 447 1348 1832 582 831 984 1900.
3. Un dispositivo de procesamiento de datos para descodificar un código de LDPC (Comprobación de Paridad de Baja Densidad) , el dispositivo de procesamiento de datos comprende : una unidad de descodificación para descodificar un código de LDPC que tiene una longitud de código de 4320 bits y una proporción codificada de 1/2 basándose en una matriz de comprobación de paridad en bits de información, en donde la matriz de comprobación de paridad incluye matriz de información y matriz de paridad, en donde la matriz de información se representa por una tabla de valores iniciales de matriz de comprobación de paridad que representan posiciones de elementos de l's de la matriz de información, en donde la tabla de valores iniciales de matriz de comprobación de paridad incluye la siguiente tabla: 142 150 213 247 507 538 578 828 969 1042 1107 1315 1509 1584 1612 1781 1934 2106 2117 3 17 20 31 97 466 571 580 842 983 1152 1226 1261 1392 1413 1465 1480 2047 2125 49 169 258 548 582 839 873 881 931 995 1145 1209 1639 1654 1776 1826 1865 1906 1956 148 393 396 486 568 806 909 965 1203 1256 1306 1371 1402 1534 1664 1736 1844 1947 2055 185 191 263 290 384 769 981 1071 1202 1357 1554 1723 1769 1815 1842 1880 1910 1926 1991 424 444 923 1679 91 436 535 978 362 677 821 1695 1117 1392 1454 2030 35 840 1477 2152 1061 1202 1836 1879 242 286 1140 1538 111 240 481 760 59 1268 1899 2144 737 1299 1395 2072 34 288 810 1903 232 1013 1365 1729 410 783 1066 1187 113 885 1423 1560 760 909 1475 2048 68 254 420 1867 283 325 334 970 168 321 479 554 378 836 1913 1928 101 238 964 1393 304 460 1497 1588 151 192 1075 1614 297 313 677 1303 329 447 1348 1832 582 831 984 1900 .
. El aparato de procesamiento de datos de acuerdo con la reivindicación 3, que incluye: un desintercalador de paridad para desintercalar sólo bits de paridad del código de LDPC.
5. El aparato de procesamiento de datos de acuerdo con la reivindicación 3, que incluye: una unidad de almacenamiento para almacenar el código de LDPC en una pluralidad de columnas; un desintercalador de transposición de columna para desintercalar los datos almacenados en una pluralidad de columnas en la dirección de columna.
6. El aparato de procesamiento de datos de acuerdo con la reivindicación 3, en donde una columna 3 + 360X (i-1) de matriz de comprobación de paridad es una columna cíclicamente desplazada 1+360X (i-1) por M/360 (=q) (i es el número de columna en la matriz de comprobación de paridad, M es la longitud de paridad) .
7. Un método de procesamiento de datos para descodificar un código de LDPC (Comprobación de Paridad de Baja Densidad) que comprende: una etapa de descodificación para descodificar un código de LDPC que tiene una longitud de código de 4320 bits en una proporción codificada de 1/2 basada una matriz de comprobación de paridad, en donde la matriz de comprobación de paridad incluye matriz de información y matriz de paridad, en donde la matriz de información se representa por una tabla de valores iniciales de matriz de comprobación de paridad que representa posiciones de elementos de l's de la matriz de información, en donde la tabla de valores iniciales de matriz de comprobación de paridad incluye la siguiente tabla: 142 150 213 247 507 538 578 828 969 1042 1107 1315 1509 1584 1612 1781 1934 2106 2117 3 17 20 31 97 466 571 580 842 983 1152 1226 1261 1392 1413 1465 1480 2047 2125 49 169 258 548 582 839 873 881 931 995 1145 1209 1639 1654 1776 1826 1865 1906 1956 148 393 396 486 568 806 909 965 1203 1256 1306 1371 1402 1534 1664 1736 1844 1947 2055 185 191 263 290 384 769 981 1071 1202 1357 1554 1723 1769 1815 1842 1880 1910 1926 1991 424 444 923 1679 91 436 535 978 362 677 821 1695 1117 1392 1454 2030 35 840 1477 2152 1061 1202 1836 1879 242 286 1140 1538 111 240 481 760 59 1268 1899 2144 737 1299 1395 2072 34 288 810 1903 232 1013 1365 1729 410 783 1066 1187 113 885 1423 1560 760 909 1475 2048 68 254 420 1867 283 325 334 970 168 321 479 554 378 836 1913 1928 101 238 964 1393 304 4 60 14 97 1588 151 192 1075 1614 297 313 677 1303 329 447 1348 1832 582 831 984 1900 . RESUMEN DE LA INVENCIÓN La presente invención se refiere a un dispositivo de procesamiento de datos y a un método de procesamiento de datos que puede mejorar la solidez de datos contra errores. Un codificador de LDPC (115) realiza codificación con uno de los códigos de LDPC que tiene una longitud de código de 4320 bits y una de las cuatro proporciones de codificación de 1/2, 7/12, 2/3, o 3/4. La matriz de comprobación de paridad (H) para cada código de LDPC tiene una estructura en la cual los elementos con el valor 1 en la matriz de información de la matriz de comprobación de paridad (H) se disponen en ciclos de 72 columnas en la dirección de columna, la matriz de información se determina por una tabla de valores iniciales de matriz de comprobación de paridad que indica las posiciones de los elementos con el valor 1 en la matriz de información en ciclos de 72 columnas, la matriz de información corresponde con la longitud de información la cual es una función de la longitud de código y la proporción de codificación. La tabla de valores iniciales de matriz de comprobación de paridad, por ejemplo, se diseña para difusión digital para terminales móviles. La presente invención se puede aplicar a codificación de LDPC.
MX2013002215A 2010-09-03 2011-08-25 Dispositivo de procesamiento de datos y metodo de procesamiento de datos. MX2013002215A (es)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010197393A JP5500379B2 (ja) 2010-09-03 2010-09-03 データ処理装置、及びデータ処理方法
PCT/JP2011/069110 WO2012029614A1 (ja) 2010-09-03 2011-08-25 データ処理装置、及びデータ処理方法

Publications (1)

Publication Number Publication Date
MX2013002215A true MX2013002215A (es) 2013-03-22

Family

ID=45772706

Family Applications (1)

Application Number Title Priority Date Filing Date
MX2013002215A MX2013002215A (es) 2010-09-03 2011-08-25 Dispositivo de procesamiento de datos y metodo de procesamiento de datos.

Country Status (10)

Country Link
US (1) US9106256B2 (es)
EP (1) EP2613443B1 (es)
JP (1) JP5500379B2 (es)
CN (1) CN103181082B (es)
AU (1) AU2011297270B2 (es)
BR (1) BR112013004461A2 (es)
CA (1) CA2808813A1 (es)
ES (1) ES2544610T3 (es)
MX (1) MX2013002215A (es)
WO (1) WO2012029614A1 (es)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5500379B2 (ja) 2010-09-03 2014-05-21 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5505725B2 (ja) * 2010-09-16 2014-05-28 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5601182B2 (ja) * 2010-12-07 2014-10-08 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5630278B2 (ja) 2010-12-28 2014-11-26 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5637393B2 (ja) * 2011-04-28 2014-12-10 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5648852B2 (ja) 2011-05-27 2015-01-07 ソニー株式会社 データ処理装置、及び、データ処理方法
US9213593B2 (en) * 2013-01-16 2015-12-15 Maxlinear, Inc. Efficient memory architecture for low density parity check decoding
KR102091889B1 (ko) 2013-02-08 2020-04-14 소니 주식회사 데이터 처리 장치, 및 데이터 처리 방법
EP2955855A4 (en) 2013-02-08 2016-08-17 Sony Corp DATA PROCESSING DEVICE AND DATA PROCESSING METHOD
US9203431B2 (en) * 2013-03-15 2015-12-01 Hughes Networks Systems, Llc Low density parity check (LDPC) encoding and decoding for small terminal applications
CN104521147B (zh) 2013-06-12 2019-12-17 索尼公司 数据处理设备和数据处理方法
JP6346274B2 (ja) * 2013-06-19 2018-06-20 エルジー エレクトロニクス インコーポレイティド 放送信号送信装置、放送信号受信装置、放送信号送信方法及び放送信号受信方法
CN105531935B (zh) 2013-09-20 2020-03-31 索尼公司 数据处理装置和数据处理方法
WO2015041072A1 (ja) * 2013-09-20 2015-03-26 ソニー株式会社 データ処理装置、及びデータ処理方法
CA2924027A1 (en) * 2013-09-24 2015-04-02 Sony Corporation Data processing device and data processing method
EP2858249A1 (en) 2013-10-07 2015-04-08 Electronics and Telecommunications Research Institute Low density parity check encoder
US9787470B2 (en) * 2013-12-12 2017-10-10 Samsung Electronics Co., Ltd. Method and apparatus of joint security advanced LDPC cryptcoding
US9577678B2 (en) 2014-01-29 2017-02-21 Electronics And Telecommunications Research Institute Bit interleaver for low-density parity check codeword having length of 64800 and code rate of 7/15 and quadrature phase shift keying, and bit interleaving method using same
US9602135B2 (en) 2014-02-20 2017-03-21 Electronics And Telecommunications Research Institute Bit interleaver for low-density parity check codeword having length of 64800 and code rate of 5/15 and 64-symbol mapping, and bit interleaving method using same
US9602136B2 (en) 2014-03-06 2017-03-21 Electronics And Telecommunications Research Institute Bit interleaver for low-density parity check codeword having length of 64800 and code rate of 4/15 and 256-symbol mapping, and bit interleaving method using same
KR101775704B1 (ko) * 2014-05-21 2017-09-19 삼성전자주식회사 송신 장치 및 그의 인터리빙 방법
US9600367B2 (en) 2014-05-22 2017-03-21 Electronics And Telecommunications Research Institute Bit interleaver for low-density parity check codeword having length of 16200 and code rate of 4/15 and 16-symbol mapping, and bit interleaving method using same
KR102260775B1 (ko) 2014-05-22 2021-06-07 한국전자통신연구원 길이가 16200이며, 부호율이 10/15인 ldpc 부호어 및 256-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
US10326471B2 (en) 2014-05-22 2019-06-18 Electronics And Telecommunications Research Institute Bit interleaver for low-density parity check codeword having length of 16200 and code rate of 3/15 and quadrature phase shift keying, and bit interleaving method using same
KR102260767B1 (ko) 2014-05-22 2021-06-07 한국전자통신연구원 길이가 16200이며, 부호율이 3/15인 ldpc 부호어 및 64-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
US10361720B2 (en) 2014-05-22 2019-07-23 Electronics And Telecommunications Research Institute Bit interleaver for low-density parity check codeword having length of 16200 and code rate of 3/15 and 64-symbol mapping, and bit interleaving method using same
US10360102B2 (en) 2014-05-22 2019-07-23 Electronics And Telecommunications Research Institute Bit interleaver for low-density parity check codeword having length of 16200 and code rate of 10/15 and 256-symbol mapping, and bit interleaving method using same
KR102541321B1 (ko) * 2014-07-11 2023-06-08 삼성전자주식회사 공동 보안 어드벤스드 ldpc 암호화 코딩 방법 및 장치
CA2963911C (en) 2014-08-14 2019-11-05 Electronics And Telecommunications Research Institute Low density parity check encoder having length of 16200 and code rate of 2/15, and low density parity check encoding method using the same
CA2864650C (en) 2014-08-14 2017-05-30 Sung-Ik Park Low density parity check encoder having length of 64800 and code rate of 2/15, and low density parity check encoding method using the same
KR102240745B1 (ko) 2015-01-20 2021-04-16 한국전자통신연구원 길이가 64800이며, 부호율이 4/15인 ldpc 부호어 및 qpsk를 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
KR102240750B1 (ko) 2015-01-20 2021-04-16 한국전자통신연구원 길이가 64800이며, 부호율이 2/15인 ldpc 부호어 및 qpsk를 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
KR102240748B1 (ko) 2015-01-20 2021-04-16 한국전자통신연구원 길이가 64800이며, 부호율이 3/15인 ldpc 부호어 및 qpsk를 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
KR102240728B1 (ko) 2015-01-27 2021-04-16 한국전자통신연구원 길이가 64800이며, 부호율이 4/15인 ldpc 부호어 및 64-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
KR102240736B1 (ko) 2015-01-27 2021-04-16 한국전자통신연구원 길이가 64800이며, 부호율이 3/15인 ldpc 부호어 및 64-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
KR102240741B1 (ko) 2015-01-27 2021-04-16 한국전자통신연구원 길이가 16200이며, 부호율이 2/15인 ldpc 부호어 및 64-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
KR102240740B1 (ko) 2015-01-27 2021-04-16 한국전자통신연구원 길이가 16200이며, 부호율이 2/15인 ldpc 부호어 및 256-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
KR102240744B1 (ko) 2015-01-27 2021-04-16 한국전자통신연구원 길이가 16200이며, 부호율이 2/15인 ldpc 부호어 및 16-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
CN106712826B (zh) 2015-11-13 2020-09-04 华为技术有限公司 数据传输方法和装置
JP6930373B2 (ja) * 2017-10-31 2021-09-01 ソニーグループ株式会社 送信装置及び送信方法
JP6930374B2 (ja) * 2017-10-31 2021-09-01 ソニーグループ株式会社 送信装置及び送信方法
JP6930372B2 (ja) 2017-10-31 2021-09-01 ソニーグループ株式会社 送信装置及び送信方法
JP6930375B2 (ja) 2017-10-31 2021-09-01 ソニーグループ株式会社 送信装置及び送信方法
JP6930377B2 (ja) * 2017-10-31 2021-09-01 ソニーグループ株式会社 送信装置及び送信方法
JP6930376B2 (ja) * 2017-10-31 2021-09-01 ソニーグループ株式会社 送信装置及び送信方法
CN110601792B (zh) * 2019-07-31 2022-02-01 苏州门海微电子科技有限公司 一种用于宽带电力载波通讯的前端编解码系统及方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1008316B (zh) * 1985-05-08 1990-06-06 索尼公司 纠错码的译码方法和系统
US5359606A (en) * 1992-02-12 1994-10-25 Storage Technology Corporation Data quality analysis in a data signal processing channel
US6757122B1 (en) * 2002-01-29 2004-06-29 Seagate Technology Llc Method and decoding apparatus using linear code with parity check matrices composed from circulants
JP4224777B2 (ja) 2003-05-13 2009-02-18 ソニー株式会社 復号方法および復号装置、並びにプログラム
US7234098B2 (en) * 2003-10-27 2007-06-19 The Directv Group, Inc. Method and apparatus for providing reduced memory low density parity check (LDPC) codes
CN100546205C (zh) * 2006-04-29 2009-09-30 北京泰美世纪科技有限公司 构造低密度奇偶校验码的方法、译码方法及其传输系统
CN100446427C (zh) * 2006-08-07 2008-12-24 北京泰美世纪科技有限公司 移动数字多媒体广播系统中ldpc码的构造方法
KR101280477B1 (ko) * 2007-01-24 2013-07-01 퀄컴 인코포레이티드 가변 크기들의 패킷들의 ｌｄｐｃ 인코딩 및 디코딩
TWI410055B (zh) * 2007-11-26 2013-09-21 Sony Corp Data processing device, data processing method and program product for performing data processing method on computer
JP2011176783A (ja) * 2010-02-26 2011-09-08 Sony Corp データ処理装置、及びデータ処理方法
JP2011176784A (ja) * 2010-02-26 2011-09-08 Sony Corp データ処理装置、及びデータ処理方法
JP2011176782A (ja) * 2010-02-26 2011-09-08 Sony Corp データ処理装置、及びデータ処理方法
JP5500379B2 (ja) 2010-09-03 2014-05-21 ソニー株式会社 データ処理装置、及びデータ処理方法
JP2012085196A (ja) 2010-10-14 2012-04-26 Sony Corp データ処理装置、及びデータ処理方法
EP2477335B1 (en) 2011-01-18 2019-05-29 Samsung Electronics Co., Ltd. Apparatus and method for transmitting and reveiving data in communication/broadcasting system
US8566667B2 (en) * 2011-07-29 2013-10-22 Stec, Inc. Low density parity check code decoding system and method

Also Published As

Publication number Publication date
AU2011297270B2 (en) 2015-05-28
EP2613443A1 (en) 2013-07-10
JP2012054853A (ja) 2012-03-15
WO2012029614A1 (ja) 2012-03-08
US20130254617A1 (en) 2013-09-26
EP2613443A4 (en) 2014-03-19
CN103181082A (zh) 2013-06-26
EP2613443B1 (en) 2015-07-22
RU2013108081A (ru) 2014-08-27
US9106256B2 (en) 2015-08-11
CN103181082B (zh) 2016-02-17
JP5500379B2 (ja) 2014-05-21
AU2011297270A1 (en) 2013-03-14
AU2011297270A2 (en) 2013-03-14
CA2808813A1 (en) 2012-03-08
BR112013004461A2 (pt) 2016-06-07
ES2544610T3 (es) 2015-09-02

Similar Documents

Publication Publication Date Title
MX2013002215A (es) Dispositivo de procesamiento de datos y metodo de procesamiento de datos.
JP5637393B2 (ja) データ処理装置、及び、データ処理方法
JP5672489B2 (ja) データ処理装置、及び、データ処理方法
AU2012263796B2 (en) Data processing device and data processing method
JP5273055B2 (ja) データ処理装置、及びデータ処理方法、並びに、符号化装置、及び符号化方法
AU2012270714B2 (en) Data processor and data-processing method
US8949691B2 (en) Data processing device and data processing method
KR101519687B1 (ko) 데이터 처리 장치 및 데이터 처리 방법
JP2012151654A (ja) データ処理装置、及び、データ処理方法
CA2918604A1 (en) Data processing device and data processing method for ldpc coding
JP2011176782A (ja) データ処理装置、及びデータ処理方法
WO2011105219A1 (ja) データ処理装置、及びデータ処理方法
CA2917800C (en) Data processing device and data processing method
JP2011176783A (ja) データ処理装置、及びデータ処理方法
JP2011182073A (ja) データ処理装置、及びデータ処理方法
JP2011176784A (ja) データ処理装置、及びデータ処理方法
RU2574828C2 (ru) Устройство обработки данных и способ обработки данных

Legal Events

Date Code Title Description
FG Grant or registration