CN103181082B - 数据处理装置和数据处理方法 - Google Patents

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Abstract

本发明涉及能够改进数据抗差错性的数据处理装置和数据处理方法。LDPC编码器（115）以具有4320位的码长度和1/2、7/12、2/3、3/4的四个编码率之一的LDPC码执行编码。每个LDPC码的奇偶校验矩阵（H）具有其中以72列为周期在列方向上布置在奇偶校验矩阵（H）的信息矩阵中具有值1元素的结构，该信息矩阵由以72列为周期指示信息矩阵中具有值1元素的位置的奇偶校验矩阵初始值表确定，该信息矩阵对应于作为码长度和编码率的函数的信息长度。该奇偶校验矩阵初始值表例如设计用于移动终端的数字广播。本发明可以应用于LDPC编码。

Description

数据处理装置和数据处理方法
技术领域
本发明涉及数据处理装置和数据处理方法，且更具体地，例如，涉及能够改进抗数据差错性的数据处理装置和数据处理方法。
背景技术
LDPC（低密度奇偶校验）码具有高纠错能力，而且例如近年来已经开始广泛地用于包括卫星数字广播（比如在欧洲采用的DVB（数字视频广播）-S.2（例如，参见非专利文件1））的传输系统。此外，为了其用于下一代地面数字广播而回顾该LDPC码。
根据最近的研究，可以理解，通过使用LDPC码，与Turbo码等类似地，随着码长度增加可以获取接近于香农极限的性能。此外，因为LDPC码具有最小距离与码长度成正比的性质，所以LDPC具有良好的块差错概率特性（blockerrorprobabilitycharacteristic）作为其特性，且具有几乎不发生在Turbo码等的解码特性中观察到的所谓差错平台（errorfloor）现象的优点。
在下文中，将更具体地描述LDPC码。LDPC码是线性码，且这里将描述为两个维度，但那不是必须的。
LDPC码具有定义LDPC码的奇偶校验矩阵稀疏的独特特性。这里，稀疏矩阵是其中矩阵的元素中的“1”的数目非常小的矩阵（其中大部分元素是“0”的矩阵）。
图1图示LDPC码的奇偶校验矩阵H的示例。
在如图1所示的奇偶校验矩阵H中，每一列的权重（“1”的数目）（列权重）是“3”，而每一行的权重（行权重）是“6”。
在根据LDPC码的编码（LDPC编码）中，例如，基于奇偶校验矩阵H产生生成矩阵G，且通过将二维的信息位乘以生成矩阵G来产生代码字（LDPC码）。
更具体地，执行LDPC编码的编码装置首先计算满足公式GHT=0的生成矩阵G，其中HT是奇偶校验矩阵H的转置矩阵。这里，在生成矩阵G是K×N矩阵的情况下，编码装置通过将生成矩阵G乘以由K位形成的信息位的位行（矢量u）产生由N位形式的代码字c（=uG）。通过预定通信信道在接收侧接收由编码装置产生的代码字（LDPC码）。
LDPC码的解码是由Gallager提出的算法（Gallager将其称为概率解码（propabilisticdecoding））且可以根据基于由变量节点（也称为消息节点）和校验节点形成的所谓Tanner曲线图上的置信传播的消息传递算法执行。在下文中，变量节点和校验节点将在适当时简称为节点。
图2图示解码LDPC码的顺序。
在下文中，通过将在接收侧接收到的LDPC码的第i代码位的值（一个代码字）的“0”的似然性表示为对数似然比而获取的实际值（接收到的LLR）在适当时也将被称为接收值u0i。此外，从校验节点输出的消息由uj表示，且从变量节点输出的消息由vi表示。
首先，在LDPC码的解码中，如图2所示，在步骤S11，接收LDPC码，消息（校验节点消息）uj初始化为“0”，取整数作为迭代处理的计数器的变量k初始化为“0”，且处理进行到步骤S12。在步骤S12，基于通过接收LDPC码获取的接收值u0i，通过执行公式（1）中表示的计算（变量节点计算）获取消息（变量节点消息）vi，且通过基于消息vi执行以公式（2）表示的计算（校验节点计算）获取消息uj。
[公式1]
v i = u 0 i + Σ j = 1 d v - 1 u j - - - ( 1 )
[公式2]
tanh ( u j 2 ) = Π i = 1 d c - 1 tanh ( v i 2 ) - - - ( 2 )
这里，公式（1）和（2）中表示的dv和dc是表示在垂直方向（列）和水平方向（行）上奇偶校验矩阵H中的“1”的数目（其可以任意地选择），且例如，在（3，6）码的情况下，dv=3且dc=6。
此外，在公式（1）中表示的变量节点计算和公式（2）表示的校验节点计算中，从消息要输出到其的分支（边缘）（联接变量节点和校验节点的线）输入的每一消息不设置为计算目标，因此计算范围是1到dv-1和1到dc-1。实际通过预先布置定义为两个输入v1和v2的一个输出的公式（3）表示的函数R（v1，v2）的表和连续地（递归地）使用如公式（4）表示的表来执行公式（2）表示的校验节点计算。
[公式3]
x = 2 tan h - 1 { tanh ( v 1 / 2 ) tanh ( v 2 / 2 ) } = R ( v 1 , v 2 ) - - - ( 3 )
[公式4]
u j = R ( v 1 , R ( v 2 , R ( v 3 , · · · R ( v d c - 2 , v d c - 1 ) ) ) ) - - - ( 4 )
另外，在步骤S12，变量k按1递增，且处理进行到步骤S13。在步骤S13，确定变量k是否大于预定重复解码次数C。在步骤S13，在确定变量k不大于C的情况下，处理返回到步骤S12，且重复相同处理。
另一方面，在步骤S13确定变量k大于C的情况下，处理进行到步骤S14，通过执行公式（5）表示的计算获取最终输出的作为解码结果的消息vi且输出，由此LDPC码的解码处理结束。
[公式5]
v i = u 0 i + Σ j = 1 d v u j - - - ( 5 )
这里，不同于公式（1）中表示的变量节点计算，通过使用从连接到变量节点的全部分支提供的消息uj以公式（5）表示的计算。
图3图示（3，6）LDPC码的奇偶校验矩阵H的示例（编码率1/2，码长度12）。
在图3中图示的奇偶校验矩阵H中，与图1中图示的类似，列的权重是3，且行的权重是6。
图4图示图3中图示的奇偶校验矩阵H的Tanner曲线图。
这里，在图4中，由加号“+”表示的节点是校验节点，且由等号“=”表示的节点是变量节点。校验节点和变量节点对应于奇偶校验矩阵H的行和列。在校验节点和变量节点之间联接的线是分支（边缘）且对应于奇偶校验矩阵的元素“1”。
换句话说，在奇偶校验矩阵的第j行和第i列的元素是“1”的情况下，在图4中，从顶部开始的第i变量节点（“=”的节点）和从顶部开始的第j校验节点（“+”的节点）通过分支连接。分支表示与变量节点对应的代码位具有与校验节点对应的约束条件。
在作为LDPC码的解码方法的和积算法中，重复地执行变量节点计算和校验节点计算。
图5图示在变量节点中执行的变量节点计算。
在变量节点中，使用从连接到变量节点的其余分支提供的消息u1和u2和接收值u0i，由公式（1）中表示的变量节点计算获取对应于作为计算目标的分支的消息vi。以同样方式获取与其他分支对应的消息。
图6图示在校验节点中执行的校验节点计算。
这里，通过使用公式a×b=exp{ln（|a|）+ln（|b|）}×sign（a）×sign（b）的关系，公式（2）表示的校验节点计算可以重写成公式（6）。这里，sign（x）在x≥0时是1，且在x<0时是-1。
[公式6]
u j = 2 tanh - 1 ( &Pi; i = 1 d c - 1 tanh ( v i 2 ) )
= 2 tan h - 1 [ exp { &Sigma; i = 1 d c - 1 ln ( | tanh ( v i 2 ) | ) } &times; &Pi; i = 1 d c - 1 sign ( tanh ( v i 2 ) ) ]
= 2 tan h - 1 [ exp { - ( &Sigma; i = 1 d c - 1 - ln ( tanh ( | v i | 2 ) ) ) } ] &times; &Pi; i = 1 d c - 1 sign ( v i ) - - - ( 6 )
在x≥0的情况下，当函数φ（x）定义为公式φ（x）=ln（tanh（x/2））时，满足公式φ-1（x）=2tanh-1（e-x），且相应地，公式（6）可以转换为公式（7）。
[公式7]
u j = &phi; - 1 ( &Sigma; i = 1 d c - 1 &phi; ( | v i | ) ) &times; &Pi; i = 1 d c - 1 sign ( v i ) - - - ( 7 )
在校验节点中，基于公式（7）执行公式（2）表示的校验节点计算。
换句话说，在校验节点中，如图6中图示，可以使用从连接到校验节点的剩余分支提供的消息v1、v2、v3、v4和v5，通过公式（7）表示的校验节点计算获取与作为计算目标的分支对应的消息uj。以同样方式获取与其他分支对应的消息。
另外，在公式（7）中表示的函数φ（x）可以表示为公式φ（x）=ln（（ex+1）/（ex-1）），且对于x>0，φ（x）=φ-1（x）。为了以硬件实现函数φ（x）和φ-1（x），存在其中使用LUT（查询表）实现函数的情况，且LUT对于两个函数都相同。
引文列表
非专利文件
非专利文件1：DVB-S.2：ETSIEN302307V1.1.2（2006-06）
发明内容
技术问题
在作为卫星数字广播的标准的DVB-S.2或者作为下一代地面数字广播的标准的DVB-T.2中采用LDPC码。此外，计划在作为下一代CATV（电缆电视）数字广播的标准的DVB-C.2中采用LDPC码。
在符合比如DVB-S.2之类的DVB标准的数字广播中，LDPC码设置（码元化）为比如QPSK（四相移相键控）之类的正交调制（数字调制）的码元，且码元映射到信号点并被发送。
在LDPC码的码元化中，以两个或更多代码位为单位执行LDPC码的代码位的互换，且互换之后的代码位被认为是码元的位。
作为用于为了LDPC码的码元化而互换代码位的系统，提出了各种系统，例如，这种系统也在DVB-T.2中定义。
但是，DVB-T.2是专用于在家庭等安装的电视接收机之类的固定终端的数字广播的标准，且可能不适于专用于移动终端的数字广播。
换句话说，移动终端的电路规模需要小于固定终端的电路规模，且需要实现移动终端的低功耗。因此，在专用于移动终端的数字广播中，为了在移动终端中减小比如解码LDPC码等处理所需的负荷，例如，存在LDPC码的解码的重复次数（重复的次数C）或者LDPC码的码长度比专用于固定终端的数字广播的更加受限的情况。
但是，即使在这种限制下，也需要将抗差错性维持到某种程度。
考虑到这个情况创造本发明，且本发明改进对比如LDPC码之类的数据的差错的抗性。
技术方案
根据本发明的第一方面，提供数据处理装置或者处理数据的方法，该数据处理装置包括：编码装置，使用具有4320位的码长度和1/2的编码率的LDPC码执行编码或者使用具有4320位的码长度和1/2的编码率的LDPC码执行编码，其中，LDPC码的奇偶校验矩阵由在72列的时段以列方向布置信息矩阵的1元素来配置，基于表示每72列与根据的码长度和编码率的信息长度对应的信息矩阵的1元素的位置的奇偶校验矩阵的奇偶校验矩阵初始值表确定该信息矩阵，且奇偶校验矩阵初始值表如下形成：
1421502132475075385788289691042110713151509158416121781193421062117
317203197466571580842983115212261261139214131465148020472125
49169258548582839873881931995114512091639165417761826186519061956
14839339648656880690996512031256130613711402153416641736184419472055
185191263290384769981107112021357155417231769181518421880191019261991
4244449231679
91436535978
3626778211695
1117139214542030
3584014772152
1061120218361879
24228611401538
111240481760
59126818992144
737129913952072
342888101903
232101313651729
41078310661187
11388514231560
76090914752048
682544201867
283325334970
168321479554
37883619131928
1012389641393
30446014971588
15119210751614
2973136771303
32944713481832
5828319841900。
根据本发明的第二方面，提供数据处理装置或者处理数据的方法，该数据处理装置包括：编码装置，使用具有4320位的码长度和7/12的编码率的LDPC码执行编码或者使用具有4320位的码长度和7/12的编码率的LDPC码执行编码，其中，LDPC码的奇偶校验矩阵由在72列的时段以列方向布置信息矩阵的1元素来配置，基于表示每72列与根据码长度和编码率的信息长度对应的信息矩阵的1元素的位置的奇偶校验矩阵的奇偶校验矩阵初始值表确定该信息矩阵，且奇偶校验矩阵初始值表如下形成：
96246326621668748874965102211081117114213001469148116271702
2279122127339359516587102511431294147814841594165116811794
804264295065998108921016111712461277128113161384171317291753
15145182305451563570635781827983112312041244131113171348
111571642923013606368598718951138116412061268145416131783
45561011231603
63191414241461
14950712751468
5107814151735
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1207131516831688
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933109515971628
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12123715391709
211149416181624
367103613901587
1816616451679
530109215711707
588159316891707
980110415221701
1025151015521683
27034013261770。
根据本发明的第三方面，提供数据处理装置或者处理数据的方法，该数据处理装置包括：编码装置，使用具有4320位的码长度和2/3的编码率的LDPC码执行编码或者使用具有4320位的码长度和2/3的编码率的LDPC码执行编码，其中，LDPC码的奇偶校验矩阵由在72列的时段以列方向布置信息矩阵的1元素来配置，基于表示每72列与根据的码长度和编码率的信息长度对应的信息矩阵的1元素的位置的奇偶校验矩阵的奇偶校验矩阵初始值表确定该信息矩阵，且奇偶校验矩阵初始值表如下形成：
56291315374378665682713740884923927119312031293137214191428
11711340240650455959768669781787898310071034114212311431
22053504285386058669731008118212521303131913371346138714171422
501582444244555978308899009459781040105210591101115012541382
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42772110231435
7384212961435
323110611401428
1074123513531391。
根据本发明的第四方面，提供数据处理装置或者处理数据的方法，数据处理装置包括：编码装置，使用具有4320位的码长度和3/4的编码率的LDPC码执行编码或者使用具有4320位的码长度和3/4的编码率的LDPC码执行编码，其中，LDPC码的奇偶校验矩阵由在72列的时段以列方向布置信息矩阵的1元素来配置，基于表示每72列与根据的码长度和编码率的信息长度对应的信息矩阵的1元素的位置的奇偶校验矩阵的奇偶校验矩阵初始值表确定该信息矩阵，且奇偶校验矩阵初始值表如下形成：
314207304349414577587748761772855920976100910581069
46181861361462573924025948129599721037105510641076
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10421592152543203733824104926308878899119169751069
1232298302318425558621670779964967970975105410671072
124381715981
5036106331030
3218749001020
509817902978
3118688911
5156448481067
1375721970
94647561023
26219304672
5310410695
072671040
768228731043
712910101065
1151567141003
1634805051079
2386017431046
216702738912
1320166979
11142611051
186476595843
13237451532
711594738
10225495851
52067510181045
9352514543
6091710711074
4715566731062
34535010431076
55397881061
7048518831049
2112332421072
9104710571076
181724731042
365488921968
211216554824
17099231074
576647901963
7167610531073
265738958969
66274774811。
根据本发明的第五方面，提供执行LDPC（低密度奇偶校验）码的解码的数据处理装置，该数据处理装置包括：解码装置，使用具有4320位的码长度和1/2的编码率的LDPC码执行解码，其中，LDPC码的奇偶校验矩阵由在72列的时段以列放下布置信息矩阵的1元素来配置，基于表示每72列与根据的码长度和编码率的信息长度对应的信息矩阵的1元素的位置的奇偶校验矩阵的奇偶校验矩阵初始值表确定该信息矩阵，且其中，奇偶校验矩阵初始值表如下形成：
1421502132475075385788289691042110713151509158416121781193421062117
317203197466571580842983115212261261139214131465148020472125
49169258548582839873881931995114512091639165417761826186519061956
14839339648656880690996512031256130613711402153416641736184419472055
185191263290384769981107112021357155417231769181518421880191019261991
4244449231679
91436535978
3626778211695
1117139214542030
3584014772152
1061120218361879
24228611401538
111240481760
59126818992144
737129913952072
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232101313651729
41078310661187
11388514231560
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283325334970
168321479554
37883619131928
1012389641393
30446014971588
15119210751614
2973136771303
32944713481832
5828319841900。
根据本发明的第六方面，提供了执行LDPC（低密度奇偶校验）码的解码的数据处理装置，该数据处理装置包括：解码装置，使用具有4320位的码长度和7/12的编码率的LDPC码执行解码，其中，LDPC码的奇偶校验矩阵由在72列的时段以列放下布置信息矩阵的1元素来配置，基于表示每72列与根据的码长度和编码率的信息长度对应的信息矩阵的1元素的位置的奇偶校验矩阵的奇偶校验矩阵初始值表确定该信息矩阵，且其中，奇偶校验矩阵初始值表如下形成：
96246326621668748874965102211081117114213001469148116271702
2279122127339359516587102511431294147814841594165116811794
804264295065998108921016111712461277128113161384171317291753
15145182305451563570635781827983112312041244131113171348
111571642923013606368598718951138116412061268145416131783
45561011231603
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14950712751468
5107814151735
1697727751516
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19105312211260
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1222148616751737
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1552167217341795
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380134117411774
974148716641756
72738341658
798147516531686
12123715391709
211149416181624
367103613901587
1816616451679
530109215711707
588159316891707
980110415221701
1025151015521683
27034013261770。
根据本发明的第七方面，提供执行LDPC（低密度奇偶校验）码的解码的数据处理装置，该数据处理装置包括：解码装置，使用具有4320位的码长度和2/3的编码率的LDPC码执行解码，其中，LDPC码的奇偶校验矩阵由在72列的时段以列放下布置信息矩阵的1元素来配置，基于表示每72列与根据的码长度和编码率的信息长度对应的信息矩阵的1元素的位置的奇偶校验矩阵的奇偶校验矩阵初始值表确定该信息矩阵，且其中，奇偶校验矩阵初始值表如下形成：
56291315374378665682713740884923927119312031293137214191428
11711340240650455959768669781787898310071034114212311431
22053504285386058669731008118212521303131913371346138714171422
501582444244555978308899009459781040105210591101115012541382
415326931644960470475293795210211031104410681104126513271348
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5256039161402
5295619131089
1110124312801372
13765613161369
545810431381
1122117111871335
181303121209
305347051294
2727279551192
925128713851437
1144612811408
6147167871340
615114714111416
28486511511414
20268910881144
459633838941
4630112291367
476103111201418
1383365601419
168357536938
1001105211621414
349103913531426
146203530549
5105459791108
479106911061244
743101912751348
42772110231435
7384212961435
323110611401428
1074123513531391。
根据本发明的第八方面，提供执行LDPC（低密度奇偶校验）码的解码的数据处理装置，该数据处理装置包括：解码装置，使用具有4320位的码长度和3/4的编码率的LDPC码执行解码，其中，LDPC码的奇偶校验矩阵由在72列的时段以列放下布置信息矩阵的1元素来配置，基于表示每72列与根据的码长度和编码率的信息长度对应的信息矩阵的1元素的位置的奇偶校验矩阵的奇偶校验矩阵初始值表确定该信息矩阵，且其中，奇偶校验矩阵初始值表如下形成：
314207304349414577587748761772855920976100910581069
46181861361462573924025948129599721037105510641076
068160237437512624629652702818858943998103510441064
10421592152543203733824104926308878899119169751069
1232298302318425558621670779964967970975105410671072
124381715981
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3218749001020
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3118688911
5156448481067
1375721970
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5310410695
072671040
768228731043
712910101065
1151567141003
1634805051079
2386017431046
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1320166979
11142611051
186476595843
13237451532
711594738
10225495851
52067510181045
9352514543
6091710711074
4715566731062
34535010431076
55397881061
7048518831049
2112332421072
9104710571076
181724731042
365488921968
211216554824
17099231074
576647901963
7167610531073
265738958969
66274774811。
根据本发明的第一到第四方面，使用具有4320位的码长度和1/2、7/12、2/3或者3/4的编码率的LDPC码执行编码。
根据本发明的第五到第八方面，执行具有4320位的码长度和1/2、7/12、2/3或者3/4的编码率的LDPC码的解码。
LDPC码的奇偶校验矩阵通过在72列的低端以列方向布置信息矩阵的1元素来配置，该信息矩阵基于表示对于每72列与根据码长度和编码率的信息长度对应的信息矩阵的1元素的位置的奇偶校验矩阵的奇偶校验矩阵初始值表确定，且具有1/2的编码率的LDPC码的奇偶校验矩阵初始值表如下形成：
1421502132475075385788289691042110713151509158416121781193421062117
317203197466571580842983115212261261139214131465148020472125
49169258548582839873881931995114512091639165417761826186519061956
14839339648656880690996512031256130613711402153416641736184419472055
185191263290384769981107112021357155417231769181518421880191019261991
4244449231679
91436535978
3626778211695
1117139214542030
3584014772152
1061120218361879
24228611401538
111240481760
59126818992144
737129913952072
342888101903
232101313651729
41078310661187
11388514231560
76090914752048
682544201867
283325334970
168321479554
37883619131928
1012389641393
30446014971588
15119210751614
2973136771303
32944713481832
5828319841900。
此外，具有7/12的编码率的LDPC码的奇偶校验矩阵初始值表如下形成：
96246326621668748874965102211081117114213001469148116271702
2279122127339359516587102511431294147814841594165116811794
804264295065998108921016111712461277128113161384171317291753
15145182305451563570635781827983112312041244131113171348
111571642923013606368598718951138116412061268145416131783
45561011231603
63191414241461
14950712751468
5107814151735
1697727751516
1207131516831688
19105312211260
933109515971628
893120913601740
1222148616751737
897107416511728
11573013631752
1552167217341795
75108713711712
1234388391074
420314071798
4414766581400
380134117411774
974148716641756
72738341658
798147516531686
12123715391709
211149416181624
367103613901587
1816616451679
530109215711707
588159316891707
980110415221701
1025151015521683
27034013261770。
此外，具有2/3的编码率的LDPC码的奇偶校验矩阵初始值表如下形成：
56291315374378665682713740884923927119312031293137214191428
11711340240650455959768669781787898310071034114212311431
22053504285386058669731008118212521303131913371346138714171422
501582444244555978308899009459781040105210591101115012541382
415326931644960470475293795210211031104410681104126513271348
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1516747321240
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7384212961435
323110611401428
1074123513531391。
此外，具有3/4的编码率的LDPC码的奇偶校验矩阵初始值表如下形成：
314207304349414577587748761772855920976100910581069
46181861361462573924025948129599721037105510641076
068160237437512624629652702818858943998103510441064
10421592152543203733824104926308878899119169751069
1232298302318425558621670779964967970975105410671072
124381715981
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3118688911
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1375721970
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26219304672
5310410695
072671040
768228731043
712910101065
1151567141003
1634805051079
2386017431046
216702738912
1320166979
11142611051
186476595843
13237451532
711594738
10225495851
52067510181045
9352514543
6091710711074
4715566731062
34535010431076
55397881061
7048518831049
2112332421072
9104710571076
181724731042
365488921968
211216554824
17099231074
576647901963
7167610531073
265738958969
66274774811。
这里，数据处理装置可以是独立装置或者配置一个装置的内部模块。
技术效果
根据第一到第八方面，可以改进抗差错性。
附图说明
图1是图示LDPC码的奇偶校验矩阵H的简图；
图2是图示解码LDPC码的序列的流程图；
图3是图示LDPC码的奇偶校验矩阵的示例的简图；
图4是图示奇偶校验矩阵的Tanner曲线图的简图；
图5是图示振动节点的简图；
图6是图示校验节点的简图；
图7是图示根据本发明的实施例的传输系统的配置示例的简图；
图8是图示传输装置11的配置示例的框图；
图9是图示位交织器116的配置示例的框图；
图10是图示奇偶校验矩阵的简图；
图11是图示奇偶性矩阵的简图；
图12是图示在DVB-S.2标准中定义的LDPC码的奇偶校验矩阵的简图；
图13是图示在DVB-S.2标准中定义的LDPC码的奇偶校验矩阵的简图；
图14是图示16QAM的信号点的布置的简图；
图15是图示64QAM的信号点的布置的简图；
图16是图示64QAM的信号点的布置的简图；
图17是图示64QAM的信号点的布置的简图；
图18是图示去复用器25的处理的简图；
图19是图示去复用器25的处理的简图；
图20是图示LDPC码的解码的Tanner曲线图的简图；
图21表示图示具有阶梯结构的奇偶校验矩阵HT的图和与奇偶校验矩阵HT对应的Tanner曲线图；
图22是图示与奇偶性交织之后的LDPC码对应的奇偶校验矩阵H的奇偶性矩阵HT的简图；
图23是图示变换后的奇偶校验矩阵的简图；
图24是图示列扭转交织器24的处理的简图；
图25是图示列扭转交织所需的存储器31的列的数目和其写入开始位置的地址的简图；
图26是图示列扭转交织所需的存储器31的列的数目和其写入开始位置的地址的简图；
图27是图示由位交织器116和QAM编码器117执行的处理的流程图；
图28是图示模拟中采用的通信信道的模型的简图；
图29是图示通过模拟获取的颤动（flutter）的差错率和多普勒频率之间的关系的简图；
图30是图示通过模拟获取的颤动的差错率和多普勒频率之间的关系的简图；
图31是图示LDPC编码器115的配置示例的框图；
图32是图示LDPC编码器115的处理的流程图；
图33是图示具有1/4的编码率和16200的码长度的奇偶校验矩阵的初始值表的示例的简图；
图34是图示从奇偶校验矩阵初始值表获取奇偶校验矩阵H的方法的简图；
图35是图示具有1/4的编码率和4320的码长度的奇偶校验矩阵的初始值表的示例的简图；
图36是图示具有1/3的编码率和4320的码长度的奇偶校验矩阵的初始值表的示例的简图；
图37是图示具有5/12的编码率和4320的码长度的奇偶校验矩阵的初始值表的示例的简图；
图38是图示具有1/2的编码率和4320的码长度的奇偶校验矩阵的初始值表的示例的简图；
图39是图示具有7/12的编码率和4320的码长度的奇偶校验矩阵的初始值表的示例的简图；
图40是图示具有2/3的编码率和4320的码长度的奇偶校验矩阵的初始值表的示例的简图；
图41是图示具有3/4的编码率和4320的码长度的奇偶校验矩阵的初始值表的示例的简图；
图42是图示具有5/6的编码率和4320的码长度的奇偶校验矩阵的初始值表的示例的简图；
图43是图示具有11/12的编码率和4320的码长度的奇偶校验矩阵的初始值表的示例的简图；
图44是图示具有列权重3和行权重6的度序列的全体的Tanner曲线图的示例的简图；
图45是图示多边缘类型的全体的Tanner曲线图的示例的简图；
图46是图示具有4320的码长度的LDPC码的奇偶校验矩阵的最小循环长度和性能阈值的简图；
图47是图示具有4320的码长度的LDPC码的奇偶校验矩阵的简图；
图48是图示具有4320的码长度的LDPC码的奇偶校验矩阵的简图；
图49是图示列扭转交织所需的存储器31的列的数目和其写入开始位置的地址的简图；
图50是图示在执行列扭转交织的情况下BER的模拟结果的简图；
图51是图示根据当前模式的交换处理的简图；
图52是图示根据当前模式的交换处理的简图；
图53是图示在以64QAM调制具有4k的码长度和1/4的编码率的LDPC码且乘数b是2的情况下的代码位组和码元位组的简图；
图54是图示在以64QAM调制具有4k的码长度和1/4的编码率的LDPC码且乘数b是2的情况下的分配规则的简图；
图55是图示根据在以64QAM调制具有4k的码长度和1/4的编码率的LDPC码且乘数b是2的情况下的分配规则的代码位的互换的简图；
图56是图示在以64QAM调制具有4k的码长度和1/3的编码率的LDPC码且乘数b是2的情况下的代码位组和码元位组的简图；
图57是图示在以64QAM调制具有4k的码长度和1/3的编码率的LDPC码且乘数b是2的情况下的分配规则的简图；
图58是图示根据在以64QAM调制具有4k的码长度和1/3的编码率的LDPC码且乘数b是2的情况下的分配规则的代码位的互换的简图；
图59是图示在以64QAM调制具有4k的码长度和5/12的编码率的LDPC码且乘数b是2的情况下的代码位组和码元位组的简图；
图60是图示在以64QAM调制具有4k的码长度和5/12的编码率的LDPC码且乘数b是2的情况下的分配规则的简图；
图61是图示根据在以64QAM调制具有4k的码长度和5/12的编码率的LDPC码且乘数b是2的情况下的分配规则的代码位的互换的简图；
图62是图示在以64QAM调制具有4k的码长度和1/2的编码率的LDPC码且乘数b是2的情况下的代码位组和码元位组的简图；
图63是图示在以64QAM调制具有4k的码长度和1/2的编码率的LDPC码且乘数b是2的情况下的分配规则的简图；
图64是图示根据在以64QAM调制具有4k的码长度和1/2的编码率的LDPC码且乘数b是2的情况下的分配规则的代码位的互换的简图；
图65是图示在以64QAM调制具有4k的码长度和7/12的编码率的LDPC码且乘数b是2的情况下的代码位组和码元位组的简图；
图66是图示在以64QAM调制具有4k的码长度和7/12的编码率的LDPC码且乘数b是2的情况下的分配规则的简图；
图67是图示根据在以67QAM调制具有4k的码长度和7/12的编码率的LDPC码且乘数b是2的情况下的分配规则的代码位的互换的简图；
图68是图示在以64QAM调制具有4k的码长度和2/3的编码率的LDPC码且乘数b是2的情况下的代码位组和码元位组的简图；
图69是图示在以64QAM调制具有4k的码长度和2/3的编码率的LDPC码且乘数b是2的情况下的分配规则的简图；
图70是图示根据在以64QAM调制具有4k的码长度和3/4的编码率的LDPC码且乘数b是2的情况下的分配规则的代码位的互换的简图；
图71是图示在以64QAM调制具有4k的码长度和3/4的编码率的LDPC码且乘数b是2的情况下的代码位组和码元位组的简图；
图72是图示在以64QAM调制具有4k的码长度和3/4的编码率的LDPC码且乘数b是2的情况下的分配规则的简图；
图73是图示根据在以64QAM调制具有4k的码长度和3/4的编码率的LDPC码且乘数b是2的情况下的分配规则的代码位的互换的简图；
图74是图示在以64QAM调制具有4k的码长度和5/6的编码率的LDPC码且乘数b是2的情况下的代码位组和码元位组的简图；
图75是图示在以64QAM调制具有4k的码长度和5/6的编码率的LDPC码且乘数b是2的情况下的分配规则的简图；
图76是图示根据在以64QAM调制具有4k的码长度和5/6的编码率的LDPC码且乘数b是2的情况下的分配规则的代码位的互换的简图；
图77是图示在以64QAM调制具有4k的码长度和11/12的编码率的LDPC码且乘数b是2的情况下的代码位组和码元位组的简图；
图78是图示在以64QAM调制具有4k的码长度和11/12的编码率的LDPC码且乘数b是2的情况下的分配规则的简图；
图79是图示根据在以64QAM调制具有4k的码长度和11/12的编码率的LDPC码且乘数b是2的情况下的分配规则的代码位的互换的简图；
图80是图示在以16QAM调制具有4k的码长度和1/4的编码率的LDPC码且乘数b是2的情况下的代码位组和码元位组的简图；
图81是图示在以16QAM调制具有4k的码长度和1/4的编码率的LDPC码且乘数b是2的情况下的分配规则的简图；
图82是图示根据在以16QAM调制具有4k的码长度和1/4的编码率的LDPC码且乘数b是2的情况下的分配规则的代码位的互换的简图；
图83是图示在以16QAM调制具有4k的码长度和1/3的编码率的LDPC码且乘数b是2的情况下的代码位组和码元位组的简图；
图84是图示在以16QAM调制具有4k的码长度和1/3的编码率的LDPC码且乘数b是2的情况下的分配规则的简图；
图85是图示根据在以16QAM调制具有4k的码长度和1/3的编码率的LDPC码且乘数b是2的情况下的分配规则的代码位的互换的简图；
图86是图示在以16QAM调制具有4k的码长度和5/12的编码率的LDPC码且乘数b是2的情况下的代码位组和码元位组的简图；
图87是图示在以16QAM调制具有4k的码长度和5/12的编码率的LDPC码且乘数b是2的情况下的分配规则的简图；
图88是图示根据在以16QAM调制具有4k的码长度和5/12的编码率的LDPC码且乘数b是2的情况下的分配规则的代码位的互换的简图；
图89是图示在以16QAM调制具有4k的码长度和1/2的编码率的LDPC码且乘数b是2的情况下的代码位组和码元位组的简图；
图90是图示在以16QAM调制具有4k的码长度和1/2的编码率的LDPC码且乘数b是2的情况下的分配规则的简图；
图91是图示根据在以16QAM调制具有4k的码长度和1/2的编码率的LDPC码且乘数b是2的情况下的分配规则的代码位的互换的简图；
图92是图示在以16QAM调制具有4k的码长度和7/12的编码率的LDPC码且乘数b是2的情况下的代码位组和码元位组的简图；
图93是图示在以16QAM调制具有4k的码长度和7/12的编码率的LDPC码且乘数b是2的情况下的分配规则的简图；
图94是图示根据在以16QAM调制具有4k的码长度和7/12的编码率的LDPC码且乘数b是2的情况下的分配规则的代码位的互换的简图；
图95是图示在以16QAM调制具有4k的码长度和2/3的编码率的LDPC码且乘数b是2的情况下的代码位组和码元位组的简图；
图96是图示在以16QAM调制具有4k的码长度和2/3的编码率的LDPC码且乘数b是2的情况下的分配规则的简图；
图97是图示根据在以16QAM调制具有4k的码长度和2/3的编码率的LDPC码且乘数b是2的情况下的分配规则的代码位的互换的简图；
图98是图示在以16QAM调制具有4k的码长度和3/4的编码率的LDPC码且乘数b是2的情况下的代码位组和码元位组的简图；
图99是图示在以16QAM调制具有4k的码长度和3/4的编码率的LDPC码且乘数b是2的情况下的分配规则的简图；
图100是图示根据在以16QAM调制具有4k的码长度和3/4的编码率的LDPC码且乘数b是2的情况下的分配规则的代码位的互换的简图；
图101是图示在以16QAM调制具有4k的码长度和5/6的编码率的LDPC码且乘数b是2的情况下的代码位组和码元位组的简图；
图102是图示在以16QAM调制具有4k的码长度和5/6的编码率的LDPC码且乘数b是2的情况下的分配规则的简图；
图103是图示根据在以16QAM调制具有4k的码长度和5/6的编码率的LDPC码且乘数b是2的情况下的分配规则的代码位的互换的简图；
图104是图示在以16QAM调制具有4k的码长度和11/12的编码率的LDPC码且乘数b是2的情况下的代码位组和码元位组的简图；
图105是图示在以16QAM调制具有4k的码长度和11/12的编码率的LDPC码且乘数b是2的情况下的分配规则的简图；
图106是图示根据在以16QAM调制具有4k的码长度和11/12的编码率的LDPC码且乘数b是2的情况下的分配规则的代码位的互换的简图；
图107是图示在以64QAM调制具有4k的码长度和1/4的编码率的LDPC码且乘数b是2的情况下BER的模拟结果的简图；
图108是图示在以64QAM调制具有4k的码长度和1/3的编码率的LDPC码且乘数b是2的情况下BER的模拟结果的简图；
图109是图示在以64QAM调制具有4k的码长度和5/12的编码率的LDPC码且乘数b是2的情况下BER的模拟结果的简图；
图110是图示在以64QAM调制具有4k的码长度和1/2的编码率的LDPC码且乘数b是2的情况下BER的模拟结果的简图；
图111是图示在以64QAM调制具有4k的码长度和7/12的编码率的LDPC码且乘数b是2的情况下BER的模拟结果的简图；
图112是图示在以64QAM调制具有4k的码长度和2/3的编码率的LDPC码且乘数b是2的情况下BER的模拟结果的简图；
图113是图示在以64QAM调制具有4k的码长度和3/4的编码率的LDPC码且乘数b是2的情况下BER的模拟结果的简图；
图114是图示在以64QAM调制具有4k的码长度和5/6的编码率的LDPC码且乘数b是2的情况下BER的模拟结果的简图；
图115是图示在以64QAM调制具有4k的码长度和11/12的编码率的LDPC码且乘数b是2的情况下BER的模拟结果的简图；
图116是图示在以16QAM调制具有4k的码长度和1/4的编码率的LDPC码且乘数b是2的情况下BER的模拟结果的简图；
图117是图示在以16QAM调制具有4k的码长度和1/3的编码率的LDPC码且乘数b是2的情况下BER的模拟结果的简图；
图118是图示在以16QAM调制具有4k的码长度和5/12的编码率的LDPC码且乘数b是2的情况下BER的模拟结果的简图；
图119是图示在以16QAM调制具有4k的码长度和1/2的编码率的LDPC码且乘数b是2的情况下BER的模拟结果的简图；
图120是图示在以16QAM调制具有4k的码长度和7/12的编码率的LDPC码且乘数b是2的情况下BER的模拟结果的简图；
图121是图示在以16QAM调制具有4k的码长度和2/3的编码率的LDPC码且乘数b是2的情况下BER的模拟结果的简图；
图122是图示在以16QAM调制具有4k的码长度和3/4的编码率的LDPC码且乘数b是2的情况下BER的模拟结果的简图；
图123是图示在以16QAM调制具有4k的码长度和5/6的编码率的LDPC码且乘数b是2的情况下BER的模拟结果的简图；
图124是图示在以16QAM调制具有4k的码长度和11/12的编码率的LDPC码且乘数b是2的情况下BER的模拟结果的简图；
图125是图示具有1/2的编码率和4320的码长度的奇偶校验矩阵的初始值表的示例的简图；
图126是图示具有7/12的编码率和4320的码长度的奇偶校验矩阵的初始值表的示例的简图；
图127是图示具有2/3的编码率和4320的码长度的奇偶校验矩阵的初始值表的示例的简图；
图128是图示具有3/4的编码率和4320的码长度的奇偶校验矩阵的初始值表的示例的简图；
图129是图示具有4320的码长度的LDPC码的奇偶校验矩阵的最小循环长度和性能阈值的简图；
图130是图示具有4320的码长度的LDPC码的奇偶校验矩阵的简图；
图131是图示BER的模拟结果的简图；
图132是图示接收装置12的配置示例的框图；
图133是图示位去交织器165的配置示例的框图；
图134是由QAM解码器164、位去交织器165和LDPC解码器166执行的处理的流程图；
图135是图示LDPC码的奇偶校验矩阵的示例的简图；
图136是图示通过对于奇偶校验矩阵执行行置换和列置换而获取的矩阵（变换后的奇偶校验矩阵）的简图；
图137是图示以5×5的单元划分的变换后的奇偶校验矩阵的简图；
图138是图示总共执行P个节点计算的解码装置的配置示例的框图；
图139是图示LDPC解码器166的配置示例的框图；
图140是图示配置位去交织器165的复用器54的处理的简图；
图141是图示列扭转去交织器55的处理的简图；
图142是图示位去交织器165的另一配置示例的框图；
图143是图示接收装置12可以应用到的接收系统的第一配置示例的框图；
图144是图示接收装置12可以应用到的接收系统的第二配置示例的框图；
图145是图示接收装置12可以应用到的接收系统的第三配置示例的框图；
图146是图示根据本发明的实施例的计算机的配置示例的框图。
具体实施方式
[根据本发明的传输系统的配置示例]
图7图示根据本发明的实施例的传输系统（这里，系统表示多个装置的逻辑集合，而无论该配置的装置是否设置在同一外壳中）的配置示例。
在图7中，传输系统由传输装置11和接收装置12配置。
传输装置11发送（广播）（传输）专用于固定终端或者移动终端的节目。换句话说，例如，传输装置11将比如视频数据或者音频数据之类的作为传输目标的目标数据以LDPC码编码为专用于固定终端或者移动终端的节目并例如通过作为地面波的通信信道13发送LDPC码。
例如，接收装置12是移动终端，其接收通过通信信道13从传输装置11发送的LDPC码，将LDPC码解码为目标数据并输出目标数据。
这里，已知用于图7中图示的传输系统的LDPC码在AWGN（加性高斯白噪声）通信信道中显示出极高的性能。
但是，在地面波等的通信信道13中，存在发生突发差错或者擦除的情况。例如，在OFDM（正交频分多路复用）系统中，在其中D/U（期望对不期望比率）是0dB（不期望的功率=回波与期望的功率=主路径相同）的多路径环境下，存在根据回波（除了主路径之外的路径）的延迟而特定码元的功率是零（擦除）的情况。
此外，同样在颤动（多普勒频率的回波以零延迟添加到其的通信信道）中，在D/U是0dB的情况下，存在由于多普勒频率而在特定时间处OFDM的所有码元的功率是零（擦除）的情况。
此外，存在其中基于一布线的状态或者接收装置12的功率的不稳定性而发生突发差错的情况，该布线由在接收装置12侧的接收单元（在附图中未示出）（比如接收从传输装置11发送到接收装置12的信号的天线）形成。
同时，在LDPC码的解码时，在奇偶校验矩阵H的列中，进一步，在与LDPC码的代码位对应的变量节点中，如上述的图5中所示，执行公式（1）中表示的变量节点计算，这伴随LDPC码的代码位（其接收值u0i）的添加，因此当在用于变量节点计算的代码位中出错时，请求的消息的精度降低。
此外，在LDPC码的解码中，在校验节点，使用在连接到校验节点的变量节点处获取的消息执行公式（7）表示的校验节点计算，因此当具有在连接到其的多个变量节点（对应于其的LDPC码的代码位）同时发生的差错（包括擦除）的校验节点的数目增加时，解码性能恶化。
换句话说，例如，当已经同时擦除连接到校验节点的两个或更多变量节点时，校验节点将零值的概率和一值的概率的相等概率的消息返回到所有变量节点。在这种情况下，返回相等概率的消息的校验节点不对一个解码处理（变量节点计算和校验节点计算的一个集合）做出贡献，作为结果，解码处理的重复的数目需要很大，由此解码性能恶化，且解码LDPC码的接收装置12的功耗增加。
因此，在图7中图示的传输系统中，改进抗突发差错或者擦除性同时维持AWGN通信信道中的性能。
[传输装置11的配置示例]
图8是图示图7中图示的传输装置11的配置示例的框图。
在传输装置11中，作为目标数据的一个或多个输入流提供到模式适配/复用器111。
模式适配/复用器111执行提供到其的一个或多个输入流的模式选择和复用，并提供作为其结果获取的数据到微调电容器（padder）112。
微调电容器112对于从模式适配/复用器111提供的数据执行必要的补零（插入空位），并将作为其结果获取的数据提供到BB加扰器113。
BB加扰器113对于从微调电容器112提供的数据执行能量扩散处理，并将作为其结果获取的数据提供到BCH编码器114。
BCH编码器114对于从BB加扰器113提供的数据执行BCH编码，并将作为其结果获取的数据作为LDPC目标数据（其是LDPC编码的目标）提供到LDPC编码器115。
LDPC编码器115根据其中作为与奇偶校验位对应的LDPC码的一部分的奇偶性矩阵具有阶梯结构的奇偶校验矩阵对于从BCH编码器114提供的LDPC目标数据执行LDPC编码，并输出其中将LDPC目标数据设置为信息位的LDPC码。
换句话说，LDPC编码器115以比如例如在DVB-T.2标准中定义的LDPC码之类的LDPC码执行用于编码LDPC目标数据的LDPC编码，并输出作为其结果获取的LDPC码。
这里，在DVB-T.2的标准中，除了码长度是16200位的情况之外，采用在DVB-S.2的标准中定义的LDPC码，且编码率是3/5。在DVB-T.2的标准中定义的LDPC码是IRA（无规律重复累积）码，且LDPC码的奇偶校验矩阵的奇偶性矩阵具有阶梯结构。以下将要描述奇偶性矩阵和阶梯结构。例如，在“H.Jin，A.Khandekar和R.J.McEliece，IrregularRepeat-AccumulateCodes，ProceedingsofsecondInternationalSymposiumonTurbocodesandRelatedTopics，pp.1-8，2000年9月”中描述了IRA码。
从LDPC编码器115输出的LDPC码提供到位交织器116。
位交织器116对于从LDPC编码器115提供的LDPC码执行以下将要描述的位交织，并将位交织之后的LDPC码提供到QAM编码器117。
QAM编码器117通过以一位或更多的LDPC码的代码位为单位（码元单位）将从位交织器116提供的LDPC码映射到表示一个码元的正交调制的信号点中来执行正交调制（多值调制）。
换句话说，QAM编码器117通过将从位交织器116提供的LDPC码映射到在用于在IQ平面（IQ星座图）上用于执行LDPC码的正交调制的调制方式中定义的信号点中来执行正交调制，该IQ平面由表示与载波处于同相的I分量的I轴和表示与载波正交的Q分量的Q轴定义。
这里，作为由QAM编码器117执行的正交调制的调制方式，例如，存在包括在DVB-T标准中定义的调制方式的调制方式，换言之，例如，存在QPSK（四相移相键控）、16QAM（正交幅值调制）、64QAM、256QAM、1024QAM和4096QAM。在QAM编码器117中，例如根据传输装置11的操作者的操作预先设置例如正交调制的调制方式。此外，在QAM编码器117中，例如，可以执行4PAM（脉冲幅度调制）和任何其他类型的正交调制。
将由在QAM编码器117中执行的处理获取的数据（映射到信号点中的码元）提供到时间交织器118。
时间交织器118对于从QAM编码器117提供的数据（码元）以码元为单位执行时间交织（在时间方向上交织）并将作为其结果获取的数据提供到MISO/MIMO编码器119。
MISO/MIMO编码器119对于从时间交织器118提供的数据（码元）执行时间-空间编码，并将结果数据提供到频率交织器120。
频率交织器120对于从MISO/MIMO编码器119提供的数据（码元）以码元为单位执行频率交织（在频率方向上交织），并将结果数据提供到帧建立器/资源分配单元131。
同时，例如，将比如被称作L1的前同步码等的用于传输控制的控制数据（信令）提供到BCH编码器121。
类似于BCH编码器114，BCH编码器121对于提供到其的控制数据执行BCH编码，并将作为其结果获取的数据提供到LDPC编码器122。
类似于LDPC编码器115，LDPC编码器122对于作为LDPC目标数据的从BCH编码器121提供的数据执行LDPC编码，并将作为其结果获取的LDPC码到QAM编码器123。
类似于QAM编码器117，QAM编码器123将以LDPC码的一个或多个位的代码位为单位（以码元为单位）从LDPC编码器122提供的LDPC码映射到表示一个码元的正交调制的信号点中，执行对于结果数据的正交调制，并将作为其结果获取的数据（码元）提供到频率交织器124。
类似于频率交织器120，频率交织器124以码元为单位对于从QAM编码器123提供的数据（码元）执行频率交织，并提供结果数据到帧建立器/资源分配单元131。
帧建立器/资源分配单元131在从频率交织器120和124提供的数据（码元）的必要位置插入导频码元，使用结果数据（码元）配置由预定数目的码元配置的帧，并提供该帧到OFDM生成单元132。
OFDM生成单元132基于从帧建立器/资源分配单元131提供的帧产生与该帧对应的OFDM信号，并通过通信信道13（图7）发送OFDM信号。
图9图示图8中图示的位交织器116的配置示例。
位交织器116是交织数据的数据处理装置，且由奇偶性交织器23、列扭转交织器24和去复用器（DEMUX）25配置。
奇偶性交织器23执行其中在另一奇偶校验位的位置处交织从LDPC编码器115提供的LDPC码的奇偶校验位的奇偶性交织，并将奇偶性交织之后的LDPC码提供到列扭转交织器24。
列扭转交织器24对于从奇偶性交织器23提供的LDPC码执行列扭转交织，并将列扭转交织之后的LDPC码提供到去复用器25。
换句话说，在图8中图示的QAM编码器117中，以将LDPC码的一个或多个位的代码位映射到表示正交调制的一个码元的信号点来发送LDPC码。
在列扭转交织器24中，例如，执行以下将要描述的列扭转交织作为分类处理，在该分类处理中，分类从奇偶性交织器23提供的LDPC码的代码位以使得与在由LDPC编码器115使用的奇偶校验矩阵的任意一行中呈现的“1”对应的LDPC码的多个代码位不包括在一个码元中。
去复用器25获取通过执行其中交换处理改进其抗AWGN性（resistancetoAWGN）的LDPC码，在该交换处理中，对于从列扭转交织器24提供的LDPC码交换形成码元的LDPC码的两个或更多代码位的位置。然后，去复用器25将通过交换处理获取的LDPC码的两个或更多代码位作为码元提供到QAM编码器117（图8）。
接下来，图10图示用于由图8中图示的LDPC编码器115编码LDPC的奇偶校验矩阵H。
奇偶校验矩阵H具有LDGM（低密度生成矩阵）结构，且可以通过使用与信息位对应的LDPC码的代码位的一部分的信息矩阵HA和与奇偶校验位对应的奇偶性矩阵HT，以公式H=[HA|HT]（其中信息矩阵HA的元素设置为左侧元素且奇偶性矩阵HT的元素设置为右侧元素的矩阵）表示。
这里，在一个LDPC码（一个代码字）的代码位当中，信息位的数目和奇偶校验位的数目分别被称为信息长度K和奇偶性长度M，且一个LDPC码的代码位的数目被称为码长度N（=K+M）。
基于编码率确定关于码长度N的特定LDPC码的信息长度K和奇偶性长度M。此外，奇偶校验矩阵H是M行×N列的矩阵。此外，信息矩阵HA是M×K的矩阵，且奇偶性矩阵HT是M×M的矩阵。
图11图示在DVB-T.2（和DVB-S.2）标准中定义的LDPC码的奇偶校验矩阵H的奇偶性矩阵HT。
在DVB-T.2标准中定义的LDPC码的奇偶校验矩阵H的奇偶性矩阵HT中，如图11中所示，为1元素具有其中在某种意义上以阶梯图案排列元素的阶梯结构。奇偶性矩阵HT的行权重对于第一行是1且对于所有其余行是2。此外，列权重对于最后一列是1且对于所有其余列是2。
如上，可以通过使用奇偶校验矩阵H容易地产生其中奇偶性矩阵HT具有阶梯结构的奇偶校验矩阵H的LDPC码。
换句话说，LDPC码（一个代码字）表示为行矢量c，且通过转置行矢量获取的列矢量表示为cT。在作为LDPC码的行矢量c中，信息位的一部分表示为行矢量A，且奇偶校验位的一部分表示为行矢量T。
在这种情况下，行矢量c可以使用作为信息位的行矢量A和作为奇偶校验位的行矢量T，以公式c=[A|T]（其中行矢量A的元素设置为左侧元素且行矢量T的元素设置为右侧元素的行矢量）表示。
作为LDPC码的奇偶校验矩阵H和行矢量c=[A|T]需要满足公式HcT=0，且在奇偶校验矩阵H=[HA|HT]的奇偶性矩阵HT具有图11中图示的阶梯结构的情况下，作为配置满足公式HcT=0的行矢量c=[A|T]的奇偶校验位的行矢量T可以通过从公式HcT=0表示的列矢量HcT的第一行的元素开始依次设置每一行的元素为0而顺序地（依次）获取。
图12是图示在DVB-T.2标准中定义的LDPC码的奇偶校验矩阵的简图。
在DVB-T.2标准中定义的LDPC码的奇偶校验矩阵H中，对于从第一列开始的KX列将列权重设置为X，对于随后的K3列将列权重设置为3，对于随后的（M-1）列将列权重设置为2，且对于最后1列将列权重设置为1。
这里，KX+K3+M-1+1与码长度N相同。
图13是图示DVB-T.2标准中定义的LDPC码的每一编码率r的列数KX、K3和M和列权重X的简图。
在DVB-T.2标准中，定义64800位和16200位的码长度N的LDPC码。
对于其码长度N是64800位的LDPC码，定义11个编码率（额定比率）1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9和9/10，且对于其码长度N是16200位的LDPC码，定义10个编码率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6和8/9。
在下文中，64800位的码长度N也称为64k位，且16200位的码长度N也称为16k位。
在LDPC码中，已知与奇偶校验矩阵H的较大列权重对应的代码位具有较低的差错率。
在图12和图13中图示的DVB-T.2标准中定义的奇偶校验矩阵H中，因为列位于先头侧（左侧）上，所以列权重趋向于变得很大，因此在与奇偶校验矩阵H对应的LDPC码中，位于先头侧上的代码位对于差错变强（具有抗差错性），最后一个代码位趋向于对于差错变弱。
图14图示在由图8中图示的QAM编码器117执行16QAM的情况下在IQ平面上的16个码元（与其对应的信号点）的布置。
换句话说，图14的A图示在DVB-T.2中定义的16QAM的码元。
在16QAM中，使用四个位表示一个码元，且呈现16=（24）个码元。以IQ平面的原点设置为其中心，以使得I方向×Q方向具有4×4正方形的形式来布置16个码元。
当从由一个码元表示的位行的最高有效位开始的第（i+1）位由位yi表示时，由16QAM的一个码元表示的四个位从最高有效位开始可以依次表示为位y0、y1、y2和y3。在调制方式是16QAM的情况下，LDPC码的代码位的4个位形成为4个位y0到y3（码元化）的码元（码元值）。
图14的B图示由16QAM的码元表示的4个位（在下文中，也称为码元位）y0到y3的位界。
这里，码元位yi（在图14中，i=0、1、2或者3）的位界表示其码元位yi是0的码元和其码元位yi是1的码元之间的边界。
如图14的B中所示，对于由16QAM的码元表示的四个码元位y0到y3中的最高有效码元位y0，仅在IQ平面的Q轴上的一个位置形成位界，且对于第二（从最高有效位开始的第二）码元位y1，仅IQ平面的I轴上的一个位置形成位界。
此外，对于第三码元位y2，在4×4码元中，包括从左开始的第一和第二列之间的位置以及第三和第四列之间的位置的两个位置形成位界。
此外，对于第四码元行y3，在4×4码元中，包括从顶端开始的第一和第二行之间的行置以及第三和第四行之间的行置的两个行置形成位界。
随着位置远离位界的码元的数目增加，由码元表示的码元位yi难以具有差错（差错概率低），而随着位置接近位界的码元的数目增加，码元位yi容易具有差错（差错概率高）。
当其中难以出错（对于差错强）的位被称为“强位”，且其中容易出错（对于差错弱）的位被称为“弱位”时，在16QAM的码元的四个码元位y0到y3中，最高有效码元位y0和第二码元位y1是强位，且第三码元位y2和第四码元位y3是弱位。
图15到图17图示在由图8中图示的QAM编码器117，换言之，DVB-T.2的16QAM的码元执行64QAM的情况下IQ平面上的64个码元（对应于其的信号点）的布置。
在64QAM中，使用六个位表示一个码元，且呈现64=（26）个码元。以IQ平面的原点设置为其中心来布置64个码元，以使得I方向×Q方向具有8×8正方形的形式。
64QAM的一个码元的码元位可以从最高有效位开始依次表示为位y0、y1、y2、y3、y4和y5。在调制方式是64QAM的情况下，LDPC码的代码位的6个位形成为6个位y0到y5的码元。
这里，图15分别图示在64QAM的码元的码元位y0到y5中的最高有效码元位y0和第二码元位y1的位界，图16分别图示第三码元位y2和第四码元位y3的位界，且图17分别图示第五码元位y4和第六码元位y5的位界。
如图15中所示，对于最高有效码元位y0和第二码元位y1中的每个，仅一个位置形成位界，如图16中所示，对于第三码元位y2和第四码元位y3中的每个，两个位置形成位界，而如图17中所示，对于第五码元位y4和第六码元位y5中的每个，四个位置形成位界。
由此，在64QAM的码元的码元位y0到y5中，最高有效码元位y0和第二码元位y1是强位，且第三码元位y2和第四码元位y3是仅次于其的强位。此外，第五码元位y4和第六码元位y5是弱位。
基于图14和图15到图17，可以理解，在正交调制的码元的码元位中，高阶位趋向于变成强位，而低阶位趋向于变成弱位。
这里，如参考图12和图13所述，在由LDPC编码器115（图8）输出的LDPC码中，存在对于差错强的代码位和对于差错弱的代码位。
此外，如参考图14到图17所述，在由QAM编码器117执行的正交调制的码元的码元位中，存在强位和弱位。
由此，当对于差错弱的LDPC码的代码位分配给正交调制的码元的弱码元位时，抗差错性总体上降低。
由此，在分配对于差错弱的LDPC码的代码位给正交调制的码元的强位（码元位）的趋势中，提出交织LDPC码的代码位的交织器。
图9中图示的去复用器25可以执行交织器的处理。
图18是图示图9中图示的去复用器25的处理的简图。
换句话说，图18的A图示去复用器25的功能配置示例。
去复用器25由存储器31和交换单元32配置。
LDPC码从LDPC编码器115提供到存储器31。
存储器31具有在行（水平）方向上mb位和在列（垂直）方向上N/（mb）位的存储容量，以列方向写入提供到其的LDPC码的代码位，以行方向读取代码位，并提供代码位到交换单元32。
这里，如上所述，N（=信息长度K+奇偶性长度M）表示LDPC码的码长度。
此外，m表示形成一个码元的LDPC码的代码位的位数目，且b是预定正整数且是用于m的整数乘法的乘数。如上所述，去复用器25将LDPC码的代码位形成为码元（码元化），且乘数b表示在某种意义上由去复用器25的一个码元化处理获取的码元的数目。
图18的A表示在调制方式是64QAM的情况下去复用器25的配置示例，因此形成一个码元的LDPC码的代码位的位数m是六位。
在图18的A中，乘数b是1，因此存储器31具有在列方向×行方向上N/（6×1）×（6×1）的存储容量。
在下文中，在行方向上具有一位并在列方向上延伸的存储器31的存储区将在适当时被称为列。在图18的A中，存储器31由6（=6×1）列配置。
在去复用器25中，从左侧向着位于右侧上的列执行从配置存储器31的列的上侧到下侧（列方向）的LDPC码的代码位的写入。
然后，当完成直到最右列的最下部分的代码位的写入时，从配置存储器31的所有列的第一行开始以行方向以六位（mb位）为单位读取代码位，且将代码位提供到交换单元32。
交换单元32执行交换处理，在该交换处理中，交换从存储器31提供的6位代码位的位置并输出作为其结果获取的6个位作为表示64QAM的一个码元的6个码元位y0、y1、y2、y3、y4和y5。
换句话说，mb个位（这里，6个位）的代码位以行方向从存储器31读取，且当从存储器31读取的mb位的代码位的最高有效位开始的第i位（i=0、1、……、mb-1）表示为位bi时，以行方向从存储器31读取的6位代码位可以从最高有效位开始依次表示为位b0、b1、b2、b3、b4和b5。
基于参考图12和图13描述的列权重，位于位b0一侧上的代码位是对于差错强的代码位，且位于位b5一侧上的代码位是对于差错弱的代码位。
交换单元32可以执行一交换处理，在该交换处理中，交换从存储器31提供的6位代码位b0到b5的位置，以使得从存储器31提供6位代码位b0到b5中的对于差错弱的代码位分配给64QAM的一个码元的码元位y0到y5中的强位。
这里，作为用于交换从存储器31提供的6位代码位b0到b5和分配代码位给表示64QAM的一个码元的6个码元位y0到y5的交换模式，由各公司提出了各种模式。
图18的B图示第一交换模式，图18的C图示第二交换模式，且图18的D图示第三交换模式。
在图18的B到D中（类似地也在将在后面描述的图19的情况下），联接位bi和yj的线段表示代码位bi分配给码元的码元位yj（代码位的位置与码元位yj的位置的交换）。
作为图18的B中图示的第一交换模式，提出了其中采用三种类型的交换方法中的任何一种的模式，且作为图18的C中图示的第二交换模式，提出了其中采用两种类型的交换方法中的任何一种的模式。
作为图18的D中图示的第三交换模式，提出了其中顺序地选择并使用六种类型的交换方法的模式。
图19图示去复用器25的配置示例和在调制方式是64QAM（因此，类似于图18中图示的情况，映射到一个码元中的LDPC码的代码位的位数m是6位）且乘数b是2的情况下的第四交换模式。
在乘数b是2的情况下，存储器31具有在列方向×行方向上N/（6×2）×（6×2）位的存储容量，且由12（=6×2）列配置。
图19的A图示写入LDPC码到存储器31中的序列。
在去复用器25中，如参考图18所述，从左侧向着位于右侧上的列执行从配置存储器31的列的上侧到下侧（列方向）的LDPC码的代码位的写入。
然后，当完成直到最右列的最下部分的代码位的写入时，从配置存储器31的所有列的第一行开始以行方向以12位（mb位）为单位读取代码位，且代码位提供到交换单元32。
交换单元32执行交换处理，在该交换处理中，根据第四交换模式交换从存储器31提供的12位代码位的位置，并输出作为其结果获取的12位作为表示64QAM的两个码元（b个码元）的12位，换言之，表示64QAM的一个码元的6个码元位y0、y1、y2、y3、y4和y5以及表示下一个码元的6个码元位y0、y1、y2、y3、y4和y5。
这里，图19的B图示由图19的A中图示的交换单元32执行的交换处理的第四交换模式。
在乘数b是2的情况下（即使在倍数是3或更大的情况下也类似），在交换处理中，mb位的代码位分配给连续的b个码元的mb位码元位。在下文中，包括图19中图示的情况，为了便于描述，从最高有效位开始的连续的b个码元的mb位码元位的第（i+1）位将被表示为位（码元位）yi。
此外，基于LDPC码的编码率和码长度、调制方式等不同地确定适当的交换方法，换言之，是否进一步改进AWGN通信信道中的差错率。
[奇偶性交织]
接下来，将参考图20到图22描述图9中图示的由奇偶性交织器23执行的奇偶性交织。
图20图示LDPC码的奇偶校验矩阵的Tanner曲线图（其一部分）。
如图20中所示，当连接到校验节点的多个（例如两个）变量节点（对应于其的代码位）具有比如被同时擦除之类的差错时，校验节点将0值的概率和1值的概率的相等概率的消息返回到连接到校验节点的所有变量节点。因此，当连接到相同校验节点的多个变量节点变得同时擦除等时，解码性能恶化。
由图8中图示的LDPC编码器115输出的、DVB-T.2标准中定义的LDPC码是IRA码，且如图11中图示的奇偶校验矩阵H的奇偶性矩阵HT具有阶梯结构。
图21图示具有阶梯结构的奇偶性矩阵HT和与奇偶性矩阵HT对应的Tanner曲线图。
换句话说，图21的A图示具有阶梯结构的奇偶性矩阵HT，且图21的B图示与图21的A中图示的奇偶性矩阵HT对应的Tanner曲线图。
在具有阶梯结构的奇偶性矩阵HT中，在每一行中，1元素彼此相邻（除了第一行之外）。因此，在奇偶性矩阵HT的Tanner曲线图中，与其奇偶性矩阵HT的值是1的彼此相邻的两个元素的行对应的、彼此相邻的两个变量节点连接到同一校验节点。
由此，当与上述的彼此相邻的两个变量节点对应的奇偶校验位由于突发差错、擦除等而同时具有差错时，连接到与具有差错的两个奇偶校验位对应的两个变量节点（使用奇偶校验位获取消息的变量节点）的校验节点将0值的概率和1值的概率的相等概率的消息返回到连接到校验节点的变量节点，因此解码性能恶化。然后，当突发长度（具有连续差错的奇偶校验位的位的数目）大时，返回相等概率的消息的校验节点的数目增加，且解码性能进一步恶化。
由此，为了防止上述的解码性能的退化，奇偶性交织器23（图9）执行其中在另一奇偶校验位的位置交织从LDPC编码器115提供的LDPC码的奇偶校验位的奇偶性交织。
图22图示与由图9中图示的奇偶性交织器23执行的奇偶性交织之后的LDPC码对应的奇偶校验矩阵H的奇偶性矩阵HT。
这里，由LDPC编码器115输出的、与在DVB-T.2标准中定义的LDPC码对应的奇偶校验矩阵H的信息矩阵HA具有循环结构（cyclicstructure）。
循环结构表示其中当其循环移位时一列与另一列一致的结构，且例如，也包括其中对于每P个列，P列的每一行的“1”的位置是通过以列方向将P列的第一列获取的位置循环移位与通过除奇偶性长度M而获取的值q成正比的值而获取的位置的结构。在下文中，在适当时，循环结构中的P列被称为循环结构的单位列的数目。
作为在DVB-T.2的标准中定义的LDPC码，如参考图12和图13所述，存在具有64800位和16200位的码长度N的两种类型的LDPC码，且对于两种类型的LDPC码的任何一种，循环结构的单位列的数目P定义为360，其是奇偶性长度M的约数中除了“1”和M之外的约数之一。
此外，奇偶性长度M是除了使用根据编码率而不同的值q由公式M=q×P=q×360表示的质数之外的值。因此，类似于循环结构的单位列的数目P，值q是奇偶性长度M的约数中除了“1”和M之外的约数之一，且可以通过将奇偶性长度M除以循环结构的单位列的数目P而获取（作为奇偶性长度M的约数的P和q的积变为奇偶性长度M）。
如上所述，当信息长度是K，等于或大于零且小于P的整数是x，等于或者大于零且小于q的整数是y时，奇偶性交织器23在奇偶性交织时交织在第（K+Py+x+1）代码位的位置处的N位LDPC码的代码位中的第（K+qx+y+1）代码位。
因为第（K+qx+y+1）代码位和第（K+Py+x+1）代码位是第（K+1）代码位之后的代码位，所以该代码位是奇偶校验位，因此根据奇偶性交织移动LDPC码的奇偶校验位的位置。
根据这种奇偶性交织，连接到同一校验节点的变量节点（对应于其的奇偶校验位）的数目减少了循环结构突发差错单位列的数目P，即，这里，360位，因此在突发长度小于360位的情况下，可以避免其中连接到同一校验节点的多个变量节点同时具有差错的情况，由此可以改进抗突发差错性。
此外，在其中在第（K+Py+x+1）代码位的位置处交错第（K+qx+y+1）代码位的奇偶性交织之后的LDPC码与通过其中以第（K+Py+x+1）列置换原始奇偶校验矩阵H的第（K+qx+y+1）列的列置换获取的奇偶校验矩阵（在下文中，也称为变换后的奇偶校验矩阵）的LDPC码一致。
在变换后的奇偶校验矩阵的奇偶性矩阵中，如图22中所示，出现以P列（图22中360列）为单位的伪循环结构。
这里，该伪循环结构表示其中除了其一部分之外形成循环结构的结构。
在通过对于DVB-T.2标准中定义的LDPC码的奇偶校验矩阵执行与奇偶性交织对应的列置换获取的变换后的奇偶校验矩阵中，在右角部分的第360行×第360列的部分（将在后面描述的移位矩阵）中1元素的数目小于一（呈现0元素），且在这一点上，在不形成（完全）循环结构而是形成某种意义上的伪循环结构。
此外，图22中图示的变换后的奇偶校验矩阵是通过对于原始奇偶校验矩阵H不仅执行与奇偶性交织对应的列置换而且执行行置换（行置换）以使得变换后的奇偶校验矩阵配置为将在后面描述的构成矩阵而获取的矩阵。
[列扭转交织]
接下来，将参考图23到图26描述由图9中图示的列扭转交织器24执行的作为分类处理的列扭转交织。
图8中图示的传输装置11发送LDPC码的代码位的一个或多个位作为一个码元。换句话说，例如，在代码位的两个位配置为一个码元的情况下，例如，QPSK用作调制方式，且在代码位的四个位配置为一个码元的情况下，例如，16QAM用作调制方式。
在发送代码位的两个或更多位作为一个码元的情况下，当在码元中发生擦除等时，码元的所有代码位具有差错（擦除）。
因此，对于改进解码性能，为了减小在连接到同一校验节点的多个变量节点（对应于其的代码位）同时发生擦除的概率，需要避免与一个码元的代码位对应的变量节点到同一校验节点的连接。
同时，如上所述，在由LDPC编码器115输出的DVB-T.2标准中定义的LDPC码的奇偶校验矩阵H中，信息矩阵HA具有循环结构，且奇偶性矩阵HT具有阶梯结构。如参考图22所述，在作为奇偶性交织之后的LDPC码的奇偶校验矩阵的变换后的奇偶校验矩阵中，在奇偶性矩阵中也出现循环结构（更确切地说，如上所述的伪循环结构）。
图23图示变换后的奇偶校验矩阵。
换句话说，图23的A图示具有64800位的码长度N和3/4的编码率（r）的LDPC码的奇偶校验矩阵H的变换后的奇偶校验矩阵。
在图23的A中，在变换后的奇偶校验矩阵中，具有值1的元素的位置表示为点（·）。
图23的B图示由去复用器25（图9）对于作为目标的图23的A中图示的变换后的奇偶校验矩阵的LDPC码，即，奇偶性交织之后的LDPC码执行的处理。
在图23的B中，奇偶性交织之后的LDPC码的代码位通过使用作为16QAM的调制方式以列方向写入配置去复用器25的存储器31的四个列中。
在行方向上以四个位为单位读取以列方向写入配置存储器31的四个列中的代码位从而形成一个码元。
在这种情况下，形成一个码元的四个位的代码位B0、B1、B2和B3可以是与在图23中图示的A的变换后的奇偶校验矩阵的任意一行中出现的1对应的代码位，且在这种情况下，与代码位B0、B1、B2和B3对应的变量节点连接到同一校验节点。
因此，在形成一个码元的四个位的代码位B0、B1、B2和B3是与在变换后的奇偶校验矩阵的任意一行中呈现的1对应的代码位的情况下，当在码元中发生擦除时，不能在与代码位B0、B1、B2和B3对应的变量节点连接到其的同一校验节点中获取适当的消息，由此解码性能恶化。
对于除了3/4的编码率之外的编码率，类似地，与连接到同一校验节点的多个变量节点对应的多个代码位可以形成为16QAM的一个码元。
由此，列扭转交织器24执行列扭转交织，在该列扭转交织中，交织从奇偶性交织器23提供的奇偶性交织之后的LDPC码的代码位，以使得与在变换后的奇偶校验矩阵的任意一行中呈现的1对应的多个代码位不包括在一个码元中。
图24是图示列扭转交织的简图。
换句话说，图24图示去复用器25的存储器31（图18和图19）。
如图18中所示，存储器31具有在列（垂直）方向上存储mb位和在行（水平）方向上存储N/（mb）位的存储容量，并由mb列配置。然后，列扭转交织器24以列方向将LDPC码的代码位写入存储器31中，并控制在以行方向读取时的写入开始位置，由此执行列扭转交织。
换句话说，列扭转交织器24对于多个列中的每一个适当地改变从其开始代码位的写入的写入开始位置，由此将形成以行方向读取的一个码元的多个代码位配置为不是与在变换后的奇偶校验矩阵的任意一行中呈现的1对应的代码位（排序LDPC码的代码位以使得与奇偶校验矩阵的任意一行中呈现的1对应的多个代码位不包括在同一码元中）。
这里，图24图示在调制方式是16QAM且参考图18描述的乘数b是1的情况下存储器31的配置示例。因此，形成一个码元的LDPC码的代码位的位数m是4个位，且存储器31由4（=mb）列配置。
列扭转交织器24（代替图18中图示的去复用器25）从左侧向着位于右侧上的列执行从配置存储器31的四列的上侧到下侧（列方向）的LDPC码的代码位的写入。
然后，当完成直到最右列的代码位的写入时，列扭转交织器24从配置存储器31的所有列的第一行以行方向以4个位（mb位）为单位读取代码位，并输出代码位作为列扭转交织之后的LDPC码到去复用器25的交换单元32（图18和图19）。
但是，当每一列的头部（最高）的位置的地址是0，且列方向中每一位置的地址以升序表示为整数时，在列扭转交织器24中，对于最左列写入开始位置设置为地址0的位置，对于（从左侧开始的）第二列写入开始位置设置为地址2的位置，对于第三列写入开始位置设置为地址4的位置，且对于第四列写入开始位置设置为地址7的位置。
对于具有除了地址0的位置之外的写入开始位置的每一列，在写入代码位直到最低位置之后，写入位置返回到开头（地址0的位置），且执行写入直到紧接在写入开始位置之前的位置。此后，执行对于下一列（右侧）的写入。
通过如上执行列扭转交织，对于DVB-T.2标准中定义的LDPC码，可以避免与连接到同一校验节点的多个变量节点对应的多个代码位形成16QAM的一个码元（包括在同一码元中），由此可以改进具有擦除的通信信道中的解码性能。
图25图示对于具有64800的码长度N和11编码率的、DVB-T.2标准中定义的LDPC码的每一调制方式，列扭转交织所需的存储器31的列的数目和其写入开始位置的地址。
通过采用为1的乘数b和例如采用QPSK作为调制方式，在一个码元的位数m是两位的情况下，如图25中所示，存储器31在行方向上具有存储2×1（=mb）位的两个列并在列方向上存储64800/（2×1）位。
在存储器31的两列中，第一列的写入开始位置是地址0的位置，且第二列的写入开始位置是地址2的位置。
例如，在采用图18中图示的第一到第三交换模式之一作为由去复用器25（图9）等执行的交换处理的交换模式的情况下，乘数b是1。
通过采用为2的乘数b和例如采用QPSK作为调制方式，在一个码元的位数m是两位的情况下，如图25中所示，存储器31在行方向上具有存储2×2位的四个列并在列方向上存储64800/（2×2）位。
在存储器31的四列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址2的位置，第三列的写入开始位置是地址4的位置，且第四列的写入开始位置是地址7的位置。
例如，在采用图19中图示的第四交换模式作为由去复用器25（图9）等执行的交换处理的交换模式的情况下，乘数b是2。
通过采用为1的乘数b和例如采用16QAM作为调制方式，在一个码元的位数m是四位的情况下，如图25中所示，存储器31在行方向上具有存储4×1位的四列并在列方向上存储64800/（4×1）位。
在存储器31的四列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址2的位置，第三列的写入开始位置是地址4的位置，且第四列的写入开始位置是地址7的位置。
通过采用为2的乘数b和例如采用16QAM作为调制方式，在一个码元的位数m是四位的情况下，如图25中所示，存储器31在行方向上具有存储4×2位的八列并在列方向上存储64800/（4×2）位。
在存储器31的八列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址0的位置，第三列的写入开始位置是地址2的位置，第四列的写入开始位置是地址4的位置，第五列的写入开始位置是地址4的位置，第六列的写入开始位置是地址5的位置，第七列的写入开始位置是地址7的位置，且第八列的写入开始位置是地址7的位置。
通过采用为1的乘数b和例如采用64QAM作为调制方式，在一个码元的位数m是六位的情况下，如图25中所示，存储器31在行方向上具有存储6×1位的六列并在列方向上存储64800/（6×1）位。
在存储器31的六列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址2的位置，第三列的写入开始位置是地址5的位置，第四列的写入开始位置是地址9的位置，第五列的写入开始位置是地址10的位置，且第六列的写入开始位置是地址13的位置。
通过采用为2的乘数b和例如采用64QAM作为调制方式，在一个码元的位数m是六位的情况下，如图25中所示，存储器31在行方向上具有存储6×2位的12列并在列方向上存储64800/（6×2）位。
在存储器31的十二列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址0的位置，第三列的写入开始位置是地址2的位置，第四列的写入开始位置是地址2的位置，第五列的写入开始位置是地址3的位置，第六列的写入开始位置是地址4的位置，第七列的写入开始位置是地址4的位置，第八列的写入开始位置是地址5的位置，第九列的写入开始位置是地址5的位置，第十列的写入开始位置是地址7的位置，第十一列的写入开始位置是地址8的位置，且第十二列的写入开始位置是地址9的位置。
通过采用为1的乘数b和例如采用256QAM作为调制方式，在一个码元的位数m是8位的情况下，如图25中所示，存储器31在行方向上具有存储8×1位的八列并在列方向上存储64800/（8×1）位。
在存储器31的八列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址0的位置，第三列的写入开始位置是地址2的位置，第四列的写入开始位置是地址4的位置，第五列的写入开始位置是地址4的位置，第六列的写入开始位置是地址5的位置，第七列的写入开始位置是地址7的位置，且第八列的写入开始位置是地址7的位置。
通过采用为2的乘数b和例如采用256QAM作为调制方式，在一个码元的位数m是8位的情况下，如图25中所示，存储器31在行方向上具有存储8×2位的16列并在列方向上存储64800/（8×2）位。
在存储器31的十六列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址2的位置，第三列的写入开始位置是地址2的位置，第四列的写入开始位置是地址2的位置，第五列的写入开始位置是地址2的位置，第六列的写入开始位置是地址3的位置，第七列的写入开始位置是地址7的位置，第八列的写入开始位置是地址15的位置，第九列的写入开始位置是地址16的位置，第十列的写入开始位置是地址20的位置，第十一列的写入开始位置是地址22的位置，第十二列的写入开始位置是地址22的位置，第十三列的写入开始位置是地址27的位置，第十四列的写入开始位置是地址27的位置，第十五列的写入开始位置是地址28的位置，且第十六列的写入开始位置是地址32的位置。
通过采用为1的乘数b和例如采用1024QAM作为调制方式，在一个码元的位数m是十位的情况下，如图25中所示，存储器31在行方向上具有存储10×1位的十列并在列方向上存储64800/（10×1）位。
在存储器31的十列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址3的位置，第三列的写入开始位置是地址6的位置，第四列的写入开始位置是地址8的位置，第五列的写入开始位置是地址11的位置，第六列的写入开始位置是地址13的位置，第七列的写入开始位置是地址15的位置，第八列的写入开始位置是地址17的位置，第九列的写入开始位置是地址18的位置，且第十列的写入开始位置是地址20的位置。
通过采用为2的乘数b和例如采用1024QAM作为调制方式，在一个码元的位数m是十位的情况下，如图25中所示，存储器31在行方向上具有存储10×2位的20列并在列方向上存储64800/（10×2）位。
在存储器31的20列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址1的位置，第三列的写入开始位置是地址3的位置，第四列的写入开始位置是地址4的位置，第五列的写入开始位置是地址5的位置，第六列的写入开始位置是地址6的位置，第七列的写入开始位置是地址6的位置，第八列的写入开始位置是地址9的位置，第九列的写入开始位置是地址13的位置，第十列的写入开始位置是地址14的位置，第十一列的写入开始位置是地址14的位置，第十二列的写入开始位置是地址16的位置，第十三列的写入开始位置是地址21的位置，第十四列的写入开始位置是地址21的位置，第十五列的写入开始位置是地址23的位置，第十六列的写入开始位置是地址25的位置，第十七列的写入开始位置是地址25的位置，第十八列的写入开始位置是地址26的位置，第十九列的写入开始位置是地址28的位置，且第二十列的写入开始位置是地址30的位置。
通过采用为1的乘数b和例如采用4096QAM作为调制方式，在一个码元的位数m是12位的情况下，如图25中所示，存储器31在行方向上具有存储12×1位的12列并在列方向上存储64800/（12×1）位。
在存储器31的12列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址0的位置，第三列的写入开始位置是地址2的位置，第四列的写入开始位置是地址2的位置，第五列的写入开始位置是地址3的位置，第六列的写入开始位置是地址4的位置，第七列的写入开始位置是地址4的位置，第八列的写入开始位置是地址5的位置，第九列的写入开始位置是地址5的位置，第十列的写入开始位置是地址7的位置，第十一列的写入开始位置是地址8的位置，且第十二列的写入开始位置是地址9的位置。
通过采用为2的乘数b和例如采用4096QAM作为调制方式，在一个码元的位数m是12位的情况下，如图25中所示，存储器31在行方向上具有存储12×2位的24列并在列方向上存储64800/（12×2）位。
在存储器31的24列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址5的位置，第三列的写入开始位置是地址8的位置，第四列的写入开始位置是地址8的位置，第五列的写入开始位置是地址8的位置，第六列的写入开始位置是地址8的位置，第七列的写入开始位置是地址10的位置，第八列的写入开始位置是地址10的位置，第九列的写入开始位置是地址10的位置，第十列的写入开始位置是地址12的位置，第十一列的写入开始位置是地址13的位置，第十二列的写入开始位置是地址16的位置，第十三列的写入开始位置是地址17的位置，第十四列的写入开始位置是地址19的位置，第十五列的写入开始位置是地址21的位置，第十六列的写入开始位置是地址22的位置，第十七列的写入开始位置是地址23的位置，第十八列的写入开始位置是地址26的位置，第十九列的写入开始位置是地址37的位置，第二十列的写入开始位置是地址39的位置，第二十一列的写入开始位置是地址40的位置，第二十二列的写入开始位置是地址41的位置，第二十三列的写入开始位置是地址41的位置，且第二十四列的写入开始位置是地址41的位置。
图26图示对于具有16200的码长度N和10编码率的、DVB-T.2标准中定义的LDPC码的每一调制方式，列扭转交织所需的存储器31的列的数目和其写入开始位置的地址。
通过采用为1的乘数b和例如采用QPSK作为调制方式，在一个码元的位数m是两位的情况下，如图26中所示，存储器31在行方向上具有存储2×1位的两列并在列方向上存储16200/（2×1）位。
在存储器31的2列中，第一列的写入开始位置是地址0的位置，且第二列的写入开始位置是地址0的位置。
通过采用为2的乘数b和例如采用QPSK作为调制方式，在一个码元的位数m是两位的情况下，如图26中所示，存储器31在行方向上具有存储2×2位的四列并在列方向上存储16200/（2×2）位。
在存储器31的4列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址2的位置，第三列的写入开始位置是地址3的位置，且第四列的写入开始位置是地址3的位置。
通过采用为1的乘数b和例如采用16QAM作为调制方式，在一个码元的位数m是四位的情况下，如图26中所示，存储器31在行方向上具有存储4×1位的四列并在列方向上存储16200/（4×1）位。
在存储器31的4列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址2的位置，第三列的写入开始位置是地址3的位置，且第四列的写入开始位置是地址3的位置。
通过采用为2的乘数b和例如采用16QAM作为调制方式，在一个码元的位数m是四位的情况下，如图26中所示，存储器31在行方向上具有存储4×2位的八列并在列方向上存储16200/（4×2）位。
在存储器31的八列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址0的位置，第三列的写入开始位置是地址0的位置，第四列的写入开始位置是地址1的位置，第五列的写入开始位置是地址7的位置，第六列的写入开始位置是地址20的位置，第七列的写入开始位置是地址20的位置，且第八列的写入开始位置是地址21的位置。
通过采用为1的乘数b和例如采用64QAM作为调制方式，在一个码元的位数m是六位的情况下，如图26中所示，存储器31在行方向上具有存储6×1位的六列并在列方向上存储16200/（6×1）位。
在存储器31的六列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址0的位置，第三列的写入开始位置是地址2的位置，第四列的写入开始位置是地址3的位置，第五列的写入开始位置是地址7的位置，且第六列的写入开始位置是地址7的位置。
通过采用为2的乘数b和例如采用64QAM作为调制方式，在一个码元的位数m是6位的情况下，如图26中所示，存储器31在行方向上具有存储6×2位的12列并在列方向上存储16200/（6×2）位。
在存储器21的十二列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址0的位置，第三列的写入开始位置是地址0的位置，第四列的写入开始位置是地址2的位置，第五列的写入开始位置是地址2的位置，第六列的写入开始位置是地址2的位置，第七列的写入开始位置是地址3的位置，第八列的写入开始位置是地址3的位置，第九列的写入开始位置是地址3的位置，第十列的写入开始位置是地址6的位置，第十一列的写入开始位置是地址7的位置，且第十二列的写入开始位置是地址7的位置。
通过采用为1的乘数b和例如采用256QAM作为调制方式，在一个码元的位数m是8位的情况下，如图26中所示，存储器31在行方向上具有存储8×1位的8列并在列方向上存储16200/（8×1）位。
在存储器31的八列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址0的位置，第三列的写入开始位置是地址0的位置，第四列的写入开始位置是地址1的位置，第五列的写入开始位置是地址7的位置，第六列的写入开始位置是地址20的位置，第七列的写入开始位置是地址20的位置，且第八列的写入开始位置是地址21的位置。
通过采用为1的乘数b和例如采用1024QAM作为调制方式，在一个码元的位数m是10位的情况下，如图26中所示，存储器31在行方向上具有存储10×1位的10列并在列方向上存储16200/（10×1）位。
在存储器31的十列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址1的位置，第三列的写入开始位置是地址2的位置，第四列的写入开始位置是地址2的位置，第五列的写入开始位置是地址3的位置，第六列的写入开始位置是地址3的位置，第七列的写入开始位置是地址4的位置，第八列的写入开始位置是地址4的位置，第九列的写入开始位置是地址5的位置，第十列的写入开始位置是地址7的位置。
通过采用为2的乘数b和例如采用1024QAM作为调制方式，在一个码元的位数m是10位的情况下，如图26中所示，存储器31在行方向上存储具有10×2位的20列并在列方向上存储16200/（10×2）位。
在存储器31的20列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址0的位置，第三列的写入开始位置是地址0的位置，第四列的写入开始位置是地址2的位置，第五列的写入开始位置是地址2的位置，第六列的写入开始位置是地址2的位置，第七列的写入开始位置是地址2的位置，第八列的写入开始位置是地址2的位置，第九列的写入开始位置是地址5的位置，第十列的写入开始位置是地址5的位置，第十一列的写入开始位置是地址5的位置，第十二列的写入开始位置是地址5的位置，第十三列的写入开始位置是地址5的位置，第十四列的写入开始位置是地址7的位置，第十五列的写入开始位置是地址7的位置，第十六列的写入开始位置是地址7的位置，第十七列的写入开始位置是地址7的位置，第十八列的写入开始位置是地址8的位置，第十九列的写入开始位置是地址8的位置，且第二十列的写入开始位置是地址10的位置。
通过采用为1的乘数b和例如采用4096QAM作为调制方式，在一个码元的位数m是12位的情况下，如图26中所示，存储器31在行方向上具有存储12×1位的12列并在列方向上存储16200/（12×1）位。
在存储器31的12列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址0的位置，第三列的写入开始位置是地址0的位置，第四列的写入开始位置是地址2的位置，第五列的写入开始位置是地址2的位置，第六列的写入开始位置是地址2的位置，第七列的写入开始位置是地址3的位置，第八列的写入开始位置是地址3的位置，第九列的写入开始位置是地址3的位置，第十列的写入开始位置是地址6的位置，第十一列的写入开始位置是地址7的位置，且第十二列的写入开始位置是地址7的位置。
通过采用为2的乘数b和例如采用4096QAM作为调制方式，在一个码元的位数m是12位的情况下，如图26中所示，存储器31在行方向上具有存储12×2位的24列并在列方向上存储16200/（12×2）位。
在存储器31的24列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址0的位置，第三列的写入开始位置是地址0的位置，第四列的写入开始位置是地址0的位置，第五列的写入开始位置是地址0的位置，第六列的写入开始位置是地址0的位置，第七列的写入开始位置是地址0的位置，第八列的写入开始位置是地址1的位置，第九列的写入开始位置是地址1的位置，第十列的写入开始位置是地址1的位置，第十一列的写入开始位置是地址2的位置，第十二列的写入开始位置是地址2的位置，第十三列的写入开始位置是地址2的位置，第十四列的写入开始位置是地址3的位置，第十五列的写入开始位置是地址7的位置，第十六列的写入开始位置是地址9的位置，第十七列的写入开始位置是地址9的位置，第十八列的写入开始位置是地址9的位置，第十九列的写入开始位置是地址10的位置，第二十列的写入开始位置是地址10的位置，第二十一列的写入开始位置是地址10的位置，第二十二列的写入开始位置是地址10的位置，第二十三列的写入开始位置是地址10的位置，且第二十四列的写入开始位置是地址11的位置。
图27是图示由图8中图示的LDPC编码器115、位交织器116和QAM编码器117执行的处理的流程图。
LDPC编码器115在步骤S101等待从BCH编码器114供应LDPC目标数据，以LDPC码编码LDPC目标数据，提供LDPC码到位交织器116，且处理进行到步骤S102。
位交织器116在步骤S102对于作为目标从LDPC编码器115提供的LDPC码执行位交织，将通过在位交织之后码元化LDPC码而获取的码元提供到QAM编码器117，且处理进行到步骤S103。
换句话说，在步骤S102，在位交织器116（图9）中，奇偶性交织器23对于作为目标从LDPC编码器115提供的LDPC码执行奇偶性交织，并将奇偶性交织之后的LDPC码提供到列扭转交织器24。
列扭转交织器24对于作为目标从奇偶性交织器23提供的LDPC码执行列扭转交织，并将已交织的LDPC码提供到去复用器25。
去复用器25交换由列扭转交织器24执行列扭转交织之后的LDPC码的代码位，并执行其中交换之后的代码位设置为码元的码元位（表示码元的位）的交换处理。
这里，由去复用器25执行的交换处理可以不仅根据图18和图19中图示的第一到第四交换模式而且根据分配规则来执行。分配规则是用于将LDPC码的代码位分配给表示码元的码元位的规则，且将在之后详细地描述。
由去复用器25执行的交换处理获取的码元从去复用器25提供到QAM编码器117。
QAM编码器117在步骤S103将从去复用器25提供的码元映射到以由QAM编码器117执行的正交调制的调制方式确定的信号点中从而被正交调制，且将作为其结果获取的数据提供到时间交织器118。
通过如上地执行奇偶性交织和列扭转交织，可以改进在作为一个码元发送LDPC码的多个代码位的情况下的抗擦除或者突发差错性。
这里，在图9中，为了便于描述，虽然分开地配置作为执行奇偶性交织的块的奇偶性交织器23和作为执行列扭转交织的块的列扭转交织器24，可以集成地配置奇偶性交织器23和列扭转交织器24。
换句话说，奇偶性交织和列扭转交织两者可以通过写入代码位到存储器中和从存储器读取代码位执行，且可以由将用于写入代码位的地址（写地址）变换为用于读取代码位的地址（读地址）的矩阵表示。
因此，当获取通过将表示奇偶性交织的矩阵乘以表示列扭转交织的矩阵而获取的矩阵时，通过使用矩阵变换代码位，执行奇偶性交织，且可以获取奇偶性交织之后的LDPC码的列扭转交织的结果。
此外，除奇偶性交织器23和列扭转交织器24之外，可以集成地配置去复用器25。
换句话说，由去复用器25执行的交换处理也可以由将存储LDPC码的存储器31的写地址变换为读地址的矩阵表示。
因此，获取通过将表示奇偶性交织的矩阵、表示列扭转交织的矩阵和表示交换处理的矩阵相乘在一起而获取的矩阵，可以使用矩阵一起执行奇偶性交织、列扭转交织和交换处理。
此外，可以执行奇偶性交织和列扭转交织中的任何一个或者可以不执行其两者。
接下来，将参考图28到图30描述图8中图示的对于传输装置11执行的测量差错率（位差错率）的模拟。
通过采用具有包含0dB的D/U的颤动的通信信道来执行模拟。
图28图示模拟中采用的通信信道的模型。
换句话说，图28的A图示模拟中采用的颤动的模型。
此外，图28的B图示具有由图28的A中图示的模型表示的颤动的通信信道的模型。
在图28的B中，H图示图28的A中图示的颤动的模型。在图28的B中，N表示ICI（载波间干扰），且通过模拟在AWGN中近似功率的期望值E[N2]。
图29和图30图示通过模拟获取的颤动的差错率和多普勒频率fd之间的关系。
图29图示在调制方式是16QAM、编码率（r）是（3/4）且交换模式是第一交换模式的情况下的差错率和多普勒频率fd之间的关系。图30图示在调制方式是64QAM、编码率（r）是（5/6）且交换模式是第一交换模式的情况下的差错率和多普勒频率fd之间的关系。
此外，在图29和图30中，粗线表示在执行奇偶性交织、列扭转交织和交换处理中的全部的情况下的差错率和多普勒频率fd之间的关系，且细线表示在奇偶性交织、列扭转交织和交换处理中仅执行交换处理的情况下的差错率和多普勒频率fd之间的关系。
在图29和图30的任何一个中，可以理解在执行奇偶性交织、列扭转交织和交换处理中的全部的情况下相比在仅执行交换处理的情况下改进（减少）了差错率。
[LDPC编码器115的配置示例]
图31是图示图8中图示的LDPC编码器115的配置示例的框图。
此外，类似地配置图8中图示的LDPC编码器122。
如参考图12和图13所示，在DVB-T.2的标准中，定义具有包括64800位和16200位的两种码长度N的LDPC码。
对于具有64800位的码长度N的LDPC码，定义11个编码率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9和9/10，且对于具有16200位的码长度N的LDPC码，定义10个编码率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6和8/9（图12和图13）。
例如，LDPC编码器115可以根据对于每一码长度N和每一编码率准备的奇偶校验矩阵H，根据每一编码率的、具有64800位和16200位的码长度N的LDPC码来执行编码（纠错编码）。
LDPC编码器115由编码处理单元601和存储单元602配置。
编码处理单元601由编码率设置单元611、初始值表读取单元612、奇偶校验矩阵产生单元613、信息位读取单元614、编码奇偶性计算单元615和控制单元616配置，执行提供到LDPC编码器115的LDPC目标数据的LDPC编码，并将作为其结果获取的LDPC码提供到位交织器116（图8）。
换句话说，例如，编码率设置单元611根据操作者的操作等设置LDPC码的码长度N和编码率。
初始值表读取单元612从存储单元602读取与由编码率设置单元611设置的码长度N和编码率对应的将在之后描述的奇偶校验矩阵初始值表。
奇偶校验矩阵产生单元613基于由初始值表读取单元612读取的奇偶校验矩阵初始值表，通过在360列的时段（循环结构的单位列的数目P）以列方向根据由编码率设置单元611设置的码长度N和编码率布置与信息长度K（=码长度N×奇偶性长度M）对应的信息矩阵HA的1元素来产生奇偶校验矩阵H，并在存储单元602中存储产生的奇偶校验矩阵。
信息位读取单元614从自LDPC编码器115提供的LDPC目标数据读取（提取）与信息长度K对应的信息位。
编码奇偶性计算单元615从存储单元602读取由奇偶校验矩阵产生单元613产生的奇偶校验矩阵H，并使用奇偶校验矩阵H基于预定公式计算由信息位读取单元614读取的信息位的奇偶校验位，由此产生代码字（LDPC码）。
控制单元616控制配置编码处理单元601的每个块。
在存储单元602中，存储例如对于64800位和16200位的码长度N与图12和图13等中图示的多个编码率对应的多个奇偶校验矩阵初始值表。此外，存储单元602临时存储编码处理单元601的处理所需的数据。
图32是图示图31中图示的LDPC编码器115的处理的流程图。
在步骤S201，编码率设置单元611确定（设置）用于执行LDPC编码的码长度N和编码率r。
在步骤S202，初始值表读取单元612从存储单元602读取与由编码率设置单元611确定的码长度N和编码率r对应的预先设置的奇偶校验矩阵初始值表。
在步骤S203，奇偶校验矩阵产生单元613通过使用由初始值表读取单元612从存储单元602读取的奇偶校验矩阵初始值表来获取（产生）具有由编码率设置单元611确定的码长度N和编码率r的LDPC码的奇偶校验矩阵H，并通过提供奇偶校验矩阵到其而在存储单元602中存储奇偶校验矩阵。
在步骤S204，信息位读取单元614从LDPC编码器115提供的LDPC目标数据中读取与由编码率设置单元611确定的码长度N和编码率r对应的信息长度K（=N×r）的信息位，并从存储单元602读取由奇偶校验矩阵产生单元613获取的奇偶校验矩阵H，并提供信息位和奇偶校验矩阵到编码奇偶性计算单元615。
在步骤S205，编码奇偶性计算单元615顺序地计算满足公式（8）的代码字c的奇偶校验位。
公式（8）
HcT=0
在公式（8）中，c表示作为代码字（LDPC码）的行矢量，且cT表示行矢量c的转置。
这里，如上所述，在作为LDPC码（一个代码字）的行矢量c中，在信息位的一部分由行矢量A表示且奇偶校验位的一部分由行矢量T表示的情况下，行矢量c可以使用作为信息位的行矢量A和作为奇偶校验位的行矢量T而由公式c=[A|T]表示。
作为LDPC码的奇偶校验矩阵H和行矢量c=[A|T]需要满足公式HcT=0，且在奇偶校验矩阵H=[HA|HT]的奇偶性矩阵HT具有图11中图示的阶梯结构的情况下，作为配置满足公式HcT=0的行矢量c=[A|T]的奇偶校验位的行矢量T可以通过公式HcT=0中包括的列矢量HcT的第一行的元素开始设置每行的元素为0而顺序地获取。
当获取用于信息位A的奇偶校验位T时，作为信息位A的LDPC编码的结果，编码奇偶性计算单元615输出通过使用信息位A和奇偶校验位T表示的代码字c=[A|T]。
此后，在步骤S206，控制单元616确定LDPC编码是否结束。在步骤S206确定LDPC编码未结束的情况下，换言之，例如，在仍然存在要对于其执行LDPC编码的LDPC目标数据的情况下，处理返回到步骤S201（或者步骤S204），且随后，重复步骤S201（或者步骤S204）到步骤S206的处理。
另一方面，在步骤S206确定LDPC编码结束的情况下，换言之，例如，在没有要对于其执行LDPC编码的LDPC目标数据的情况下，LDPC编码器115结束处理。
如上，准备与每一码长度N和每一编码率r对应的奇偶校验矩阵初始值表，且LDPC编码器115使用从与预定的码长度N和预定的编码率r对应的奇偶校验矩阵初始值表产生的奇偶校验矩阵H，对于预定的码长度N和预定的编码率r执行LDPC编码。
[奇偶校验矩阵初始值表的示例]
奇偶校验矩阵初始值表是对于每360列（循环结构的单位列的数目P）根据LDPC码（由奇偶校验矩阵H定义的LDPC码）的码长度N和编码率r表示与信息长度K对应的奇偶校验矩阵H的信息矩阵HA（图10）的1元素的位置的表，且对于每一码长度N和每一编码率r的每一奇偶校验矩阵H预先准备。
图33是图示奇偶校验矩阵初始值表的示例的简图。
换句话说，图33图示在DVB-T.2标准中定义的用于具有16200位的码长度N和1/4的编码率r的奇偶校验矩阵初始值表。
奇偶校验矩阵产生单元613（图31）通过使用奇偶校验矩阵初始值表如下获取奇偶校验矩阵H。
图34图示从奇偶校验矩阵初始值表获取奇偶校验矩阵H的方法。
图34中图示的奇偶校验矩阵初始值表表示用于DVB-T.2标准中定义的具有16200位的码长度N和2/3的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
如上所述，奇偶校验矩阵初始值表是对于每360列（循环结构的单位列的数目P）根据LDPC码的码长度N和编码率r表示与信息长度K对应的信息矩阵HA（图10）的1元素的位置的表，且在第i行中，排列与第（1+360×（i-1））列中包括的列权重的数目对应的奇偶校验矩阵H中的第（1+360×（i-1））个“1”元素的行号（当奇偶校验矩阵H的第一行的行号是0时的行号）。
这里，因为与奇偶性长度M对应的奇偶校验矩阵H的奇偶性矩阵HT（图10）确定为如图21中图示，根据奇偶校验矩阵初始值表，获取与信息长度K对应的奇偶校验矩阵H的信息矩阵HA（图10）。
奇偶校验矩阵初始值表的行数k+1根据信息长度K而不同。
在信息长度K和奇偶校验矩阵初始值表的行数k+1之间，满足公式（9）的关系。
公式（9）
K=（k+1）×360
这里，公式（9）中表示的360是参考图22描述的循环结构的单位列的数目P。
在图34中图示的奇偶校验矩阵初始值表中，从第一行到第三行排列（align）13个数值，且从第四行到第（k+1）行（图34中的第30行）排列三个数值。
因此，从图34中图示的奇偶校验矩阵初始值表获取的奇偶校验矩阵H的列权重从第一列到第（（1+360）×（3-1）-1）列是13，且从第（（1+360）×（3-1））列到第K列是3。
在图34中图示的奇偶校验矩阵初始值表的第一行中，布置0、2084、1613、1548、1286、1460、3196、4297、2481、3369、3451、4620和2622，且这表示在奇偶校验矩阵H的第一列中，具有行号0、2084、1613、1548、1286、1460、3196、4297、2481、3369、3451、4620和2622的行的元素是1（另外，其他元素是0）。
此外，在图34中图示的奇偶校验矩阵初始值表的第二行中，布置1、122、1516、3448、2880、1407、1847、3799、3529、373、971、4358和3108，且这表示在奇偶校验矩阵H的第361（=1+360×（2-1））列中，具有行号1、122、1516、3448、2880、1407、1847、3799、3529、373、971、4358和3108的行的元素是1。
如上，奇偶校验矩阵初始值表表示对于每360列奇偶校验矩阵H的信息矩阵HA的1元素的位置。
在除了奇偶校验矩阵H的第（1+360×（i-1））列之外的每一列，换言之，第（2+360×（i-1））列到第（360×i）列的每一个中，通过根据奇偶性长度M周期性地循环移位到下侧（列的下侧）来布置基于奇偶校验矩阵初始值表确定的“1”的第（1+360×（i-1））元。
换句话说，例如，通过将第（1+360×（i-1）列循环移位M/360（=q）到下侧来获取第（2+360×（i-1））列，且通过将第（1+360×（i-1））列循环移位2×M/360（=2×q）到下侧（将第（2+360×（i-1））列循环移位M/360（=q）到下侧）来获取接下来的第（3+360×（i-1））列。
当奇偶校验矩阵初始值表的第i行（从上侧开始的第i）的第j列（从左侧开始的第j）数值表示为hi，j，奇偶校验矩阵H的第w列的第j个1元素的行号表示为Hw-j时，除了第（1+360×（i-1））列之外的奇偶校验矩阵H的第w列的“1”元素的行号Hw-j可以从公式（10）获取。
公式（10）
Hw-j=mod{hi，j+mod（（w-1），P）×q，M）
这里，mod（x，y）表示通过将x除以y获取的余数。
此外，P是上述的循环结构的单位列的数目，且例如，如上所述，在DVB-T.2标准中是360。此外，q是通过将奇偶性长度M除以循环结构的单位列的数目P（=360）获取的值M/360。
奇偶校验矩阵产生单元613（图31）基于奇偶校验矩阵初始值表指定奇偶校验矩阵H的第（1+360×（i-1））个“1”元素的行号。
此外，奇偶校验矩阵产生单元613（图31）基于公式（10）获取除了第（1+360×（i-1））列之外的奇偶校验矩阵H的第w列的“1”元素的行号Hw-j，并产生其中如上获取的行号的元素是1的奇偶校验矩阵H。
[具有4320位的码长度N的LDPC码]
在可以执行专用于移动终端的数字广播同时尽可能地不改变符合作为专用于固定终端的数字广播的标准的DVB-T.2的传输装置和接收装置的规范的情况下，就成本而言是有益的。
但是，根据DVB-T.2，虽然定义具有64k位和16k位的码长度N的LDPC码，但不定义具有更短码长度的LDPC码。
同时，存储器的量和解码LDPC码所需的延迟等对于短码长度的LDPC码比对于长码长度的LDPC码的更小，因此短码长度的LDPC码可能对专用于移动终端的数字广播是有用的。
由此，传输装置11（图7）可以通过使用比在DVB-T.2中定义的LDPC码（具有64k位和16k位的码长度N的LDPC码）的码长度更短的码长度的LDPC码作为用于专用于移动终端的数字广播的LDPC码（在下文中，也称为移动LDPC码）来执行专用于移动终端的数字广播。
此外，在移动LDPC码中，从尽可能地维持与DVB-T.2的兼容性的观点，类似于DVB-T.2中定义的LDPC码，奇偶校验矩阵H的奇偶性矩阵HT具有阶梯结构（图11）。
此外，在移动LDPC码中，类似于DVB-T.2中定义的LDPC码，奇偶校验矩阵H的信息矩阵HA具有循环结构，且循环结构的单位列的数目P是360。
此外，采用这样的移动LDPC码的码长度N：其比DVB-T.2中定义的LDPC码的码长度更短且（类似于DVB-T.2中定义的LDPC码）是循环结构的单位列的数目P的倍数，例如4320位（在下文中，也称为4k位）。
图35到图43是图示如上所述的（用于移动的）具有4k位的码长度N的LDPC码的奇偶校验矩阵初始值表的示例的简图。
换句话说，图35图示用于具有4k位的码长度N和1/4的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图36图示用于具有4k位的码长度N和1/3的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图37图示用于具有4k位的码长度N和5/12的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图38图示用于具有4k位的码长度N和1/2的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图39图示用于具有4k位的码长度N和7/12的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图40图示用于具有4k位的码长度N和2/3的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图41图示用于具有4k位的码长度N和3/4的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图42图示用于具有4k位的码长度N和5/6的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图43图示用于具有4k位的码长度N和11/12的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
对于专用于移动终端的数字广播，LDPC编码器115（图8和图31）通过使用从图35到图43中图示的奇偶校验矩阵初始值表获取的奇偶校验矩阵H，执行编码为具有4k位的码长度N和九种1/4、1/3、5/12、1/2、7/12、2/33/4、5/6和11/12之一的编码率r的LDPC码。
通过使用从图35到图43中图示的奇偶校验矩阵初始值表获取的奇偶校验矩阵H而获取的LDPC码是具有高性能的LDPC码。
这里，具有高性能的LDPC码是从适当的奇偶校验矩阵H获取的LDPC码。
此外，当以低Es/N0（每一码元的信号噪声功率比）或者低Eb/No（每一位的信号噪声功率比）发送从奇偶校验矩阵H获取的LDPC码时，适当的奇偶校验矩阵H是满足其中BER（位差错率）小的预定条件的奇偶校验矩阵。
例如，可以通过执行当以低Es/No发送从满足预定条件的各种奇偶校验矩阵获取的LDPC码时测量BER的模拟来获取适当的奇偶校验矩阵H。
作为适当的奇偶校验矩阵H满足的预定条件，例如，存在通过使用分析被称为密度演化的代码的性能的方法获取的分析结果好的条件，其中称作周期-4的1元素的环不存在的条件等。
这里，当1元素密集呈现在信息矩阵HA中时，就像周期-4一样，已知LDPC码的解码性能恶化，因此作为适当的奇偶校验矩阵H满足的预定条件，需要周期-4不存在。
可以从LDPC码的解码性能的改进、LDPC码的解码处理的容易度（简化）等观点适当地确定适当的奇偶校验矩阵H满足的预定条件。
图44和图45是图示作为适当的奇偶校验矩阵H满足的预定条件的、作为分析结果获取的密度演化的简图。
密度演化是用于计算具有由将在后面描述的度序列指定的无限的码长度N的全部LDPC码（全体）的差错概率的期望值的代码分析方法。
例如，随着噪声的变化值在AWGN信道上从零开始进一步增大，首先，全体的差错概率的期望值是零，且当噪声的变化值等于或大于阈值时，期望值不是零。
根据密度演化，通过比较对于其差错概率的期望值不是零的噪声的变化值的阈值（在下文中，也称为性能阈值），可以确定全体的性能（奇偶校验矩阵的适当程度）。
此外，对于特定的LDPC码，通过确定LDPC码属于的全体并对于全体执行密度演化，可以估计LDPC码的大致性能。
由此，当找到具有高性能的全体时，可以从属于全体的LDPC码当中找到具有高性能的LDPC码。
这里，对于LDPC码的码长度N，上述的度序列表示具有每一个值的权重的变量节点或者校验节点的比率。
例如，具有1/2的编码率的LDPC码的规则（3，6）属于由其中所以变量节点的权重（列权重）是3且所有校验节点的权重（行权重）是6的度序列指定的全体。
图44图示这种全体的Tanner曲线图。
在图44中图示的Tanner曲线图中，每一个由在附图中呈现的白色圆圈（○标记）表示的变量节点的数目是N，与码长度N相同，且每一个由在附图中呈现的正方形（□标记）表示的校验节点的数目是N/2，与通过将码长度N乘以编码率1/2而获取的值相同。
其数目与列权重相同的三个分支（边缘）连接到每一变量节点，且由此呈现连接到N个变量节点的总共3N个分支。
此外，其数目与行权重相同的六个分支连接到每一校验节点，且由此呈现连接到N/2个校验节点的总共3N个分支。
此外，在图44中图示的Tanner曲线图中，呈现一个交织器。
交织器随机地重排连接到N个变量节点的3N个分支，并将重排之后的每一分支连接到与N/2个校验节点连接的3N个分支之一。
在交织器中，仅存在（3N）!（=（3N）×（3N-1）×···×1）种用于重排连接到N个变量节点的3N个分支的重排图案。因此，由其中所有变量节点的权重是3且所有校验节点的权重是6的度序列指定的全体是（3N）!LDPC码的集合。
在用于获取具有高性能（适当的奇偶校验矩阵）的LDPC码的模拟中，多边缘类型全体用于密度演化。
在多边缘类型中，连接到变量节点的分支和连接到校验节点的分支传递通过其的交织器被分为多个部分（多边缘），因此更精确地执行全体的指定。
图45是图示多边缘类型的全体的Tanner曲线图的示例的简图。
在图45中图示的Tanner曲线图中，呈现包括第一交织器和第二交织器的两个交织器。
此外，在图45中图示的Tanner曲线图中，仅呈现每个具有连接到第一交织器的一个分支和连接到第二交织器的零个分支的v1变量节点，仅呈现每个具有连接到第一交织器的一个分支和连接到第二交织器的两个分支的v2变量节点，和仅呈现每个具有连接到第一交织器的零个分支和连接到第二交织器的两个分支的v3变量节点。
此外，在图45中图示的Tanner曲线图中，仅呈现每个具有连接到第一交织器的两个分支和连接到第二交织器的零个分支的c1校验节点，仅呈现每个具有连接到第一交织器的两个分支和连接到第二交织器的两个分支的c2校验节点，且仅呈现每个具有连接到第一交织器的零个分支和连接到第二交织器的三个分支的c3校验节点。
这里，例如，在“S.Y.Chung，G.D.Forney，T.J.Richardson，R.Urbanke，OntheDesignofLow-DensityParity-CheckCodeswithin0.0045dBoftheShannonLimit，IEEECommunicationsLeggers，VOL.5，NO.2，2001年2月”中写了密度演化及其实现。
在用于获取图35到图43图示的移动LDPC码（其奇偶校验矩阵初始值表）的模拟中，搜索其性能阈值是预定值或者更小的全体（该性能阈值是Eb/N0，根据多边缘类型的密度演化，在该性能阈值BER开始下降（减小）），且在属于该全体的LDPC码当中，在用于专用于移动终端的数字广播的多个调制方式（比如16QAM或者64QAM）中减小BER的LDPC码被选为具有高性能的LDPC码。
这里，如上所述，在专用于移动终端的数字广播中，其码长度N比在DVB-T.2中定义的LDPC码（具有16k和64k位的码长度N的LDPC码）的码长度短的4k位的LDPC码在比DVB-T.2中定义的具有长码长度N的LDPC码更低的通信信道13（图7）中具有抗差错性。
因此，在专用于移动终端的数字广播中，为了改进抗差错性，采用其中信号点的数目相对小的调制方式，比如QPSK、16QAM或者64QAM。
上述图35到图43中图示的奇偶校验矩阵初始值表是通过如上所述的模拟获取的、具有4k位的码长度N的LDPC码的奇偶校验矩阵初始值表。
图46是图示从图35到图43中图示的具有4k位的码长度N和1/4、1/3、5/12、1/2、7/12、2/3、3/4、5/6和11/12的编码率r的九种LDPC码的奇偶校验矩阵初始值表获取的奇偶校验矩阵H的最小周期长度和性能阈值的简图。
在从图35到图43中图示的奇偶校验矩阵初始值表获取的奇偶校验矩阵H中，具有1/4和1/3的编码率r的奇偶校验矩阵H的最小周期长度是8个周期，且具有5/12、1/2、7/12、2/3、3/4、5/6和11/12的编码率r的奇偶校验矩阵H的最小周期长度是6个周期。
因此，在从图35到图43中图示的奇偶校验矩阵初始值表获取的奇偶校验矩阵H中，不呈现周期-4。
此外，随着编码率r减小，LDPC码的冗余增加，因此随着编码率r减小而改进（减小）性能阈值。
图47是图示（从奇偶校验矩阵初始值表获取的）图35到图43的奇偶校验矩阵H（在下文中，也称为移动LDPC码的奇偶校验矩阵H）的简图。
在移动LDPC码的奇偶校验矩阵H中，对于从第一列开始的KX列，列权重设置为X，对于随后的KY列，列权重设置为Y，对于随后的（M-1）列，列权重设置为二，且对于最后一列，列权重设置为一。
这里，KX+KY+M-1+1与码长度N=4320位相同。
图48是图示对于移动LDPC码的每个编码率r（=1/4、1/3、5/12、1/2、7/12、2/3、3/4、5/6和11/12）的列数KX、KY和M以及列权重X和Y的简图。
对于具有4k的码长度N的移动LDPC码的奇偶校验矩阵H，类似于参考图12和图13描述的DVB-T.2中定义的奇偶校验矩阵，当列位于先头侧（左侧）时，列权重趋向于变大，因此位于先头侧的移动LDPC码的代码位趋向于对于差错强（具有抗差错性）。
[具有4320位的码长度N的LDPC码的列扭转交织]
在LDPC编码器115（图8和图31）中，在使用（从奇偶校验矩阵初始值表获取的）图35到图43中图示的奇偶校验矩阵H执行LDPC编码为移动LDPC码的情况下，在作为由列扭转交织器24（图9）执行的重新整理处理的列扭转交织中存储器31的每个列（图24）的写入开始位置不同于DVB-T.2中定义的LDPC码的情况下的写入开始位置（图25和图26）。
图49是图示移动LDPC码的列扭转交织所需的存储器31的列数和其写入开始位置的地址的简图。
换句话说，图49图示对于图35到图43图示的移动LDPC码的每个调制方式，列扭转交织所需的存储器31的列数和其写入开始位置的地址，该移动LDPC码具有4k位的码长度N和1/4、1/3、5/12、1/2、7/12、2/3、3/4、5/6和11/12的九种编码率r（可以自从奇偶校验矩阵初始值表获取的奇偶校验矩阵H获取）。
此外，对于移动LDPC码，作为调制方式，如上所述，采用具有相对小数目的信号点的QPSK、16QAM和64QAM。
通过采用为1的乘数b和采用QPSK作为调制方式，在一个码元的位数m是两位的情况下，存储器31在行方向上具有存储2×1位的两列并在列方向上存储N/（mb）=4320/（2×1）位。
在存储器31的两列中，第一列的写入开始位置是地址0的位置，且第二列的写入开始位置是地址2的位置。
通过采用为2的乘数b和采用QPSK作为调制方式，在一个码元的位数m是两位的情况下，存储器31在行方向上具有存储2×2位的四列并在列方向上存储N/（mb）=4320/（2×2）位。
在存储器31的4列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址0的位置，第三列的写入开始位置是地址1的位置，且第四列的写入开始位置是地址0的位置。
通过采用为1的乘数b和采用16QAM作为调制方式，在一个码元的位数m是4位的情况下，存储器31在行方向上具有存储4×1位的4列并在列方向上存储N/（mb）=4320/（4×1）位。
存储器31的4列的写入开始位置与乘数b是2且采用QPSK作为调制方式的情况中的相同。
换句话说，在存储器31的4列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址0的位置，第三列的写入开始位置是地址1的位置，且第四列的写入开始位置是地址0的位置。
通过采用为2的乘数b和采用16QAM作为调制方式，在一个码元的位数m是4位的情况下，存储器31在行方向上具有存储4×2位的8列并在列方向上存储N/（mb）=4320/（4×2）位。
在存储器31的八列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址8的位置，第三列的写入开始位置是地址10的位置，第四列的写入开始位置是地址10的位置，第五列的写入开始位置是地址25的位置，第六列的写入开始位置是地址54的位置，第七列的写入开始位置是地址62的位置，且第八列的写入开始位置是地址69的位置。
通过采用为1的乘数b和采用64QAM作为调制方式，在一个码元的位数m是6位的情况下，存储器31在行方向上具有存储6×1位的6列并在列方向上存储N/（mb）=4320/（6×1）位。
在存储器31的6列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址0的位置，第三列的写入开始位置是地址1的位置，第四列的写入开始位置是地址1的位置，第五列的写入开始位置是地址0的位置，且第六列的写入开始位置是地址0的位置。
通过采用为2的乘数b和例如采用64QAM作为调制方式，在一个码元的位数m是6位的情况下，如图49中所示，存储器31在行方向上具有存储6×2位的12列并在列方向上存储4320/（6×2）位。
在存储器31的十二列中，第一列的写入开始位置是地址0的位置，第二列的写入开始位置是地址2的位置，第三列的写入开始位置是地址10的位置，第四列的写入开始位置是地址12的位置，第五列的写入开始位置是地址15的位置，第六列的写入开始位置是地址17的位置，第七列的写入开始位置是地址20的位置，第八列的写入开始位置是地址21的位置，第九列的写入开始位置是地址23的位置，第十列的写入开始位置是地址25的位置，第十一列的写入开始位置是地址26的位置，且第十二列的写入开始位置是地址30的位置。
通过如上对于图35到图43中图示的具有4k位的码长度N的移动LDPC码执行列扭转交织，可以避免与连接到同一校验节点的多个变量节点对应的多个代码位形成QPSK、16QAM或者64QAM的一个码元（包括在同一码元中），由此可以改进具有擦除的通信信道的解码性能。
图50是图示在对于移动LDPC码执行列扭转交织的情况下BER的模拟结果的简图。
在该模拟中，考虑其中发生具有在其擦除码元的0.167的擦除概率的Rayleigh衰减的通信信道（信道），采用具有4k位的码长度N和2/3的编码率的LDPC码（图40）作为移动LDPC码，且采用QPSK作为调制方式。
在图50中，横轴表示Es/N0（每一码元的信号功率噪声功率比），且纵轴表示BER。
此外，在图50中，实线表示在执行奇偶性交织和列扭转交织两者的情况下的BER，且虚线表示在执行奇偶性交织而不执行列扭转交织的情况下的BER。
基于图50，在执行列扭转交织的情况下，与不执行列扭转交织的情况相比，总体上改进BER，因此应当理解，改进了抗差错性。
[具有4320位的码长度N的LDPC码的交换处理]
在专用于移动终端的数字广播中采用具有上述短码长度N的移动LDPC码，即，具有4k位的码长度N的LDPC码的情况下，减小通信信道13（图7）中的抗差错性。
由此，在专用于移动终端的数字广播中，优选地采取用于改进抗差错性的对策。
作为用于改进抗差错性的对策，除了如上所述采用比如16QAM或者64QAM之类的、其中信号点的数目相对小的调制方式之外，例如，存在由去复用器25（图9）执行的交换处理。
在交换处理中，虽然例如，存在上述的第一到第四交换模式和在DVB-T.2等的标准中定义的交换模式作为其中交换DVB-T.2等的标准中定义的LDPC码的代码位的交换模式，在使用上述具有4k位的码长度N的LDPC码（移动LDPC码）执行专用于移动终端的数字广播的情况下，需要采用适于具有4k位的码长度N的LDPC码的交换处理。
此外，作为对于具有4k位的码长度N的LDPC码采用的交换处理，优选地采用用于进一步改进抗差错性的类型的交换处理。
由此，如参考图27描述的去复用器25（图9）配置为根据分配规则执行交换处理。
在下文中，将描述根据分配规则的交换处理，且在描述之前，将描述根据已经提出的交换模式（在下文中，称为当前模式）的交换处理。
在由去复用器25根据DVB-T.2等中定义的LDPC码（在下文中，称为定义码）的当前模式执行交换处理的情况下，将参考图51和图52描述该交换处理。
图51图示在LDPC码是DVB-T.2中定义的具有64800位的码长度N和3/5的编码率的情况下的当前模式的交换处理的示例。
换句话说，图51的A图示在LDPC码是具有64800位的码长度N和3/5的编码率的定义码、调制方式是16QAM且乘数b是2的情况下的当前模式的交换处理的示例。
在调制方式是16QAM的情况下，4（=m）位的代码位作为一个码元映射到16QAM中定义的16个信号点的任何一个中。
此外，在码长度N是64800位且乘数b是2的情况下，去复用器25的存储器31（图18和图19）在行方向上具有存储4×2（=mb）位的8列并在列方向上存储64800/（4×2）位。
在去复用器25中，当在存储器31的列方向上写入LDPC码的代码位时，完成64800位的代码位（一个代码字）的写入，在行方向上以4×2（=mb）位为单位读取写入存储器31中的代码位，并提供到交换单元32（图18和图19）。
交换单元32交换4×2（=mb）位的代码位b0到b7，以使得如图51的A中图示的从存储器31读取的4×2（=mb）位的代码位b0、b1、b2、b3、b4、b5、b6和b7分配给连续的2（=b）码元的4×2（=mb）位的码元位y0、y1、y2、y3、y4、y5、y6和y7。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给码元位y7；
代码位b1给码元位y1；
代码位b2给码元位y4；
代码位b3给码元位y2；
代码位b4给码元位y5；
代码位b5给码元位y3；
代码位b6给码元位y6；和
代码位b7给码元位y0。
图51的B图示在LDPC码是具有64800位的码长度N和3/5的编码率的定义码、调制方式是64QAM且乘数b是2的情况下的当前模式的交换处理的示例。
在调制方式是64QAM的情况下，6（=m）位的代码位作为一个码元映射到64QAM中定义的64个信号点的任何一个中。
此外，在码长度N是64800位且乘数b是2的情况下，去复用器25的存储器31在行方向上具有存储6×2（=mb）位的12列并在列方向上存储64800/（6×2）位。
在去复用器25中，当在存储器31的列方向上写入LDPC码的代码位时，完成64800位的代码位（一个代码字）的写入，在行方向上以6×2（=mb）位为单位读取写入存储器31中的代码位，并提供到交换单元32（图18和图19）。
交换单元32交换6×2（=mb）位的代码位b0到b11，以使得例如如图51的B中图示的、从存储器31读取的6×2（=mb）位的代码位b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11分配给连续的2（=b）码元的6×2（=mb）位的码元位y0、y1、y2、y3、y4、y5、y6、y7、y8、y9、y10和y11。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y11；
代码位b1给码元位y7；
代码位b2给码元位y3；
代码位b3给码元位y10；
代码位b4给码元位y6；
代码位b5给码元位y2；
代码位b6给码元位y9；
代码位b7给码元位y5；
代码位b8给码元位y1；
代码位b9给码元位y8；
代码位b10给码元位y4；和
代码位b11给码元位y0。
图51的C图示在LDPC码是具有64800位的码长度N和3/5的编码率的定义码、调制方式是256QAM且乘数b是2的情况下的当前模式的交换处理的示例。
在调制方式是256QAM的情况下，8（=m）位的代码位作为一个码元映射到256QAM中定义的256个信号点的任何一个中。
此外，在码长度N是64800位且乘数b是2的情况下，去复用器25的存储器31（图18和图19）在行方向上具有存储8×2（=mb）位的16列并在列方向上存储64800/（8×2）位。
在去复用器25中，当在存储器31的列方向上写入LDPC码的代码位时，完成64800位的代码位（一个代码字）的写入，在行方向上以8×2（=mb）位为单位读取写入存储器31中的代码位，并提供到交换单元32（图18和图19）。
交换单元32交换8×（2（=mb）位的代码位b0到b15以使得例如如图51的C中图示的从存储器31读取的8×2（=mb）位的代码位b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10、b11、b12、b13、b14和b15分配给连续的2（=b）码元的8×2（=mb）位的码元位y0、y1、y2、y3、y4、y5、y6、y7、y8、y9、y10、y11、y12、y13、y14和y15。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y15；
代码位b1给码元位y1；
代码位b2给码元位y13；
代码位b3给码元位y3；
代码位b4给码元位y8；
代码位b5给码元位y11；
代码位b6给码元位y9；
代码位b7给码元位y5；
代码位b8给码元位y10；
代码位b9给码元位y6；
代码位b10给码元位y4；
代码位b11给码元位y7；
代码位b12给码元位y12；
代码位b13给码元位y2；
代码位b14给码元位y14；和
代码位b15给码元位y0。
图52图示在LDPC码是具有16200位的码长度N和3/5的编码率的定义码的情况下的当前模式的交换处理的示例。
换句话说，图52的A图示在LDPC码是具有16200位的码长度N和3/5的编码率的LDPC码、调制方式是16QAM且乘数b是2的情况下的当前模式的交换处理的示例。
在调制方式是16QAM的情况下，4（=m）位的代码位作为一个码元映射到16QAM中定义的16个信号点的任何一个中。
此外，在码长度N是16200位且乘数b是2的情况下，去复用器25的存储器31（图18和图19）在行方向上具有存储4×2（=mb）位的8列并在列方向上存储16200/（4×2）位。
在去复用器25中，当在存储器31的列方向上写入LDPC码的代码位时，完成16200位的代码位（一个代码字）的写入，在行方向上以4×2（=mb）位为单位读取写入存储器31中的代码位，并提供到交换单元32（图18和图19）。
交换单元32交换4×2（=mb）位的代码位b0到b7，以使得如图52的A中图示的从存储器31读取的4×2（=mb）位的代码位b0、b1、b2、b3、b4、b5、b6和b7分配给连续的2（=b）码元的4×2（=mb）位的码元位y0、y1、y2、y3、y4、y5、y6和y7。
换句话说，类似于上述的图51的情况A，交换单元32执行其中代码位b0到b7分配给码元位y0到y7的交换处理。
图52的B图示在LDPC码是具有16200位的码长度N和3/5的编码率的定义码、调制方式是64QAM且乘数b是2的情况下的当前模式的交换处理的示例。
在调制方式是64QAM的情况下，6（=m）位的代码位作为一个码元映射到64QAM中定义的64个信号点的任何一个中。
此外，在码长度N是16200位且乘数b是2的情况下，去复用器25的存储器31（图18和图19）在行方向上具有存储6×2（=mb）位的12列并在列方向上存储16200/（6×2）位。
在去复用器25中，当在存储器31的列方向上写入LDPC码的代码位时，完成16200位的代码位（一个代码字）的写入，在行方向上以6×2（=mb）位为单位读取写入存储器31中的代码位，并提供到交换单元32（图18和图19）。
交换单元32交换6×2（=mb）位的代码位b0到b11，以使得例如如图52的B中图示的从存储器31读取的6×2（=mb）位的代码位b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11分配给连续的2（=b）码元的6×2（=mb）位的码元位y0、y1、y2、y3、y4、y5、y6、y7、y8、y9、y10和y11。
换句话说，类似于上述的图51的情况B，交换单元32执行其中代码位b0到b11分配给码元位y0到y11的交换处理。
图52的C图示在LDPC码是具有16200位的码长度N和3/5的编码率的定义码、调制方式是256QAM且乘数b是1的情况下的当前模式的交换处理的示例。
在调制方式是256QAM的情况下，8（=m）位的代码位作为一个码元映射到256QAM中定义的256个信号点的任何一个中。
此外，在码长度N是16200位，且乘数b是1的情况下，去复用器25的存储器31（图18和图19）在行方向上具有存储8×1（=mb）位的8列并在列方向上存储16200/（8×1）位。
在去复用器25中，当在存储器31的列方向上写入LDPC码的代码位时，完成16200位的代码位（一个代码字）的写入，在行方向上以8×1（=mb）位为单位读取写入存储器31中的代码位，并提供到交换单元32（图18和图19）。
交换单元32交换8×1（=mb）位的代码位b0到b7，以使得例如如图52的C中图示的从存储器31读取的8×1（=mb）位的代码位b0、b1、b2、b3、b4、b5、b6和b7分配给连续的2（=b）码元的8×1（=mb）位的码元位y0、y1、y2、y3、y4、y5、y6和y7。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y7；
代码位b1给码元位y3；
代码位b2给码元位y1；
代码位b3给码元位y5；
代码位b4给码元位y2；
代码位b5给码元位y6；
代码位b6给码元位y4；和
代码位b7给码元位y0。
接下来，将描述根据分配规则的交换处理（在下文中，也称为根据新交换模式的交换处理）。
此外，在专用于移动终端的数字广播中，采用比如QPSK、16QAM或者64QAM之类的、其中信号点的数目小的调制方式，且这里，将对于16QAM的情况和64QAM的情况描述新交换模式。
在调制方式是QPSK的情况下，在表示QPSK的四个码元（信号点）的两位的码元位y0和y1之间没有参考图14到图17描述的对于差错的强度的优或劣，因此不需要执行交换处理（即使执行交换处理，抗差错性也不改变）。
图53到图55是图示新交换模式的简图。
在新交换模式下，去复用器25的交换单元32根据预先确定的分配规则执行mb位的代码位的交换。
分配规则是用于向码元位分配LDPC码的代码位的规则。在该分配规则中，作为代码位的代码位组和分配代码位组的代码位的码元位的码元位组的组合的组集合，定义组集合的代码位组、每个码元位组的代码位和码元位的位数（在下文中，也称为组位数）。
这里，在代码位之间，如上所述，存在差错概率的差异，且在码元位之间也存在差错概率的差异。代码位组是其中基于差错概率划分代码位的组，且码元位组是其中基于差错概率划分码元位的组。
图53是图示在LDPC码是具有4320位的码长度N和1/4的编码率、调制方式是64QAM且乘数b是2的情况下的代码位组和码元位组的简图。
在这种情况下，从存储器31读取的6×2（=mb）位的代码位可以基于差错概率的差异分为如图53的A中图示的三个代码位组Gb1、Gb2和Gb3。
这里，代码位组Gb#i是其中随着后缀#i变小而属于代码位组Gb#i的代码位的差错概率好（低）的组。
在下文中，从存储器31以行方向读取的mb位的代码位的从最高有效位的第（#i+1）位表示为位b#i，且连续的b码元的mb位的码元位的从最高有效位的第（#i+1）位表示为位y#i。
在图53的A中，代码位b0属于代码位组Gb1，代码位b1和b2属于代码位组Gb2，且代码位b3、b4、b5、b6、b7、b8、b9、b10和b11属于代码位组Gb3。
在调制方式是64QAM并且乘数b是2的情况下，6×2（=mb）位的码元位可以基于差错概率的差异被分为如图53的B中图示的三个码元位组Gy1、Gy2和Gy3。
这里，类似于代码位组，码元位组Gy#i是其中随着后缀#i变小而属于码元位组Gy#i的码元位的差错概率好的组。
在图53的B中，码元位y0、y1、y6和y7属于码元位组Gy1，码元位y2、y3、y8和y9属于码元位组Gy2，且码元位y4、y5、y10和y11属于码元位组Gy3。
图54图示在LDPC码是具有4320位的码长度N和1/4的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下的分配规则。
在图54中图示的分配规则中，代码位组Gb1和码元位组Gy3的组合定义为一个组集合。此外，组集合的组位数定义为一位。
在下文中，组集合和组位数统称为组集合信息。此外，例如，代码位组Gb1和码元位组Gy3的组集合和作为组集合的组位数的一位作为组集合信息（Gb1，Gy3，1）写入。
在图54中图示的分配规则中，除组集合信息（Gb1，Gy3，1）之外，定义组集合信息（Gb2，Gy3，2）、（Gb3，Gy3，1）、（Gb3，Gy3，4）和（Gb3，Gy1，4）。
例如，组集合信息（Gb1，Gy3，1）表示属于代码位组Gb1的代码位的一位分配给属于码元位组Gy3的码元位的一位。
因此，在图54中图示的分配规则中，根据组集合信息（Gb1，Gy3，1），定义其差错概率最好的代码位组Gb1的代码位的一位到其差错概率第三好的码元位组Gy3的码元位的一位的分配，根据组集合信息（Gb2，Gy3，2），定义其差错概率第二好的代码位组Gb2的代码位的两位到其差错概率第三好的码元位组Gy3的码元位的两位的分配，根据组集合信息（Gb3，Gy3，1），定义其差错概率第三好的代码位组Gb3的代码位的一位到其差错概率第三好的码元位组Gy3的码元位的一位的分配，根据组集合信息（Gb3，Gy2，4），定义其差错概率第三好的代码位组Gb3的代码位的四位到其差错概率第二好的码元位组Gy3的码元位的四位的分配，且根据组集合信息（Gb3，Gy1，4），定义其差错概率第三好的代码位组Gb3的代码位的四位到其差错概率最好的码元位组Gy1的码元位的四位的分配。
如上所述，代码位组是其中基于差错概率划分代码位的组，且码元位组是其中基于差错概率划分码元位的组。因此，分配规则可以被认为是定义代码位的差错概率和代码位分配到其的码元位的差错概率的组合。
以这种方式，例如，通过测量BER等的模拟确定定义代码位的差错概率和代码位分配到其的码元位的差错概率的组合的分配规则，以使得改进抗差错性（抗噪声性）。
此外，即使代码位组的代码位的分配目的地在属于同一码元位组的位内改变，也（几乎）不影响抗差错性。
因此，为了改进抗差错性，最小化BER（位差错率）的组集合信息，换言之，代码位的代码位组和代码位组的代码位分配到其的码元位的码元位组的组合（组集合）、组集合的代码位组，每个码元位组的代码位和码元位的位数（组位数）定义为分配规则，且可以根据分配规则交换代码位以使得代码位分配给码元位。
但是，需要在传输装置11和接收装置12（图7）之间预先确定根据分配规则分配特定代码位给码元位的特定分配方法。
图55图示根据图54中图示的分配规则的代码位的交换的示例。
换句话说，图55的A图示在LDPC码是具有4320位的码长度N和1/4的编码率、调制方式是64QAM且乘数b是2的情况下根据图54中图示的分配规则的代码位的交换的第一示例。
在LDPC码是具有4320位的码长度N和1/4的编码率、调制方式是64QAM且乘数b是2的情况下，在去复用器25中，以列方向×行方向为（4320/（6×2））×（6×2）位写入存储器31中的代码位在行方向上以6×2（=mb）位为单位读取，且提供到交换单元32（图18和图19）。
交换单元32根据图54中图示的分配规则交换6×2（=mb）位的代码位b0到b11，以使得例如如图55的A中所示，从存储器31读取的6×2（=mb）位的代码位b0到b11分配给两个（=b）码元的6×2（=mb）位的码元位y0到y11。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y11；
代码位b1给码元位y10；
代码位b2给码元位y4；
代码位b3给码元位y5；
代码位b4给码元位y2；
代码位b5给码元位y3；
代码位b6给码元位y8；
代码位b7给码元位y9；
代码位b8给码元位y6；
代码位b9给码元位y7；
代码位b10给码元位y1；和
代码位b11给码元位y0。
图55的B图示在LDPC码是具有4320位的码长度N和1/4的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下根据图54中图示的分配规则的代码位的交换的第二示例。
如图55到的B中图示，交换单元32根据图54中图示的分配规则，对于从存储器31读取的6×2（=mb）位的代码位b0到b11执行交换处理，其中：
代码位b0分配给给码元位y11；
代码位b1给码元位y10；
代码位b2给码元位y4；
代码位b3给码元位y5；
代码位b4给码元位y9；
代码位b5给码元位y8；
代码位b6给码元位y3；
代码位b7给码元位y2；
代码位b8给码元位y0；
代码位b9给码元位y1；
代码位b10给码元位y6；和
代码位b11给码元位y7。
这里，图55的A和图55的B中图示的分配代码位b#i给码元位y#i的所有方法根据图54中图示的分配规则（遵循分配规则）。
图56是图示在LDPC码是具有4320位的码长度N和1/3的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下的代码位组和码元位组的简图。
在这种情况下，从存储器31读取的6×2（=mb）位的代码位基于差错概率的差异被分为如图56的A中图示的三个代码位组Gb1、Gb2和Gb3。
在图56的A中，代码位b0属于代码位组Gb1，代码位b1到b3属于代码位组Gb2，且代码位b4到b11属于代码位组Gb3。
在调制方式是64QAM且乘数b是2的情况下，6×2（=mb）位的码元位可以基于差错概率的差异被分为如图56的B中图示的三个码元位组Gy1、Gy2和Gy3。
在图56的B中，类似于图53的B，码元位y0、y1、y6和y7属于码元位组Gy1，码元位y2、y3、y8和y9属于码元位组Gy2，且码元位y4、y5、y10和y11属于码元位组Gy3。
图57图示在LDPC码是具有4320位的码长度N和1/3的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下的分配规则。
在图57中图示的分配规则中，定义组集合信息（Gb1，Gy1，1）、（Gb2，Gy3，2）、（Gb2，Gy1，1）、（Gb3，Gy3，2）、（Gb3，Gy2，4）和（Gb3，Gy1，2）。
换句话说，在图57中图示的分配规则中，根据组集合信息（Gb1，Gy1，1），定义其差错概率最好的代码位组Gb1的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，根据组集合信息（Gb2，Gy3，2），定义其差错概率第二好的代码位组Gb2的代码位的两位到其差错概率第三好的码元位组Gy3的码元位的两位的分配，根据组集合信息（Gb2，Gy1，1），定义其差错概率第二好的代码位组Gb2的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，根据组集合信息（Gb3，Gy3，2），定义其差错概率第三好的代码位组Gb3的代码位的两位到其差错概率第三好的码元位组Gy3的码元位的两位的分配，根据组集合信息（Gb3，Gy2，4），定义其差错概率第三好的代码位组Gb3的代码位的四位到其差错概率第二好的码元位组Gy2的码元位的四位的分配，且根据（Gb3，Gy1，2），定义其差错概率第三好的代码位组Gb3的代码位的两位到其差错概率最好的码元位组Gy1的码元位的两位的分配。
图58图示根据图57中图示的分配规则的代码位的交换的示例。
换句话说，图58的A图示在LDPC码是具有4320位的码长度N和1/3的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下根据图57中图示的分配规则的代码位的交换的第一示例。
在LDPC码是具有4320位的码长度N和1/3的编码率、调制方式是64QAM且乘数b是2的情况下，在去复用器25中，以列方向×行方向为（4320/（6×2））×（6×2）位写入存储器31中的代码位在行方向上以6×2（=mb）位为单位读取，且提供到交换单元32（图18和图19）。
交换单元32根据图57中图示的分配规则交换6×2（=mb）位的代码位b0到b11，以使得例如如图58的A中所示，从存储器31读取的6×2（=mb）位的代码位b0到b11分配给两个（=b）码元的6×2（=mb）位的码元位y0到y11。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y0；
代码位b1给码元位y11；
代码位b2给码元位y1；
代码位b3给码元位y10；
代码位b4给码元位y4；
代码位b5给码元位y8；
代码位b6给码元位y2；
代码位b7给码元位y9；
代码位b8给码元位y3；
代码位b9给码元位y7；
代码位b10给码元位y5；和
代码位b11给码元位y6。
图58的B图示在LDPC码是具有4320位的码长度N和1/3的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下根据图57中图示的分配规则的代码位的交换的第二示例。
如图58到的B中图示，交换单元32根据图57中图示的分配规则，对于从存储器31读取的6×2（=mb）位的代码位b0到b11执行交换处理，其中：
代码位b0分配给给码元位y0；
代码位b1给码元位y10；
代码位b2给码元位y1；
代码位b3给码元位y11；
代码位b4给码元位y5；
代码位b5给码元位y3；
代码位b6给码元位y9；
代码位b7给码元位y2；
代码位b8给码元位y8；
代码位b9给码元位y6；
代码位b10给码元位y4；和
代码位b11给码元位y7。
图59是图示在LDPC码是具有4320位的码长度N和5/12的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下的代码位组和码元位组的简图。
在这种情况下，从存储器31读取的6×2（=mb）位的代码位基于差错概率的差异被分为如图59的A中图示的三个代码位组Gb1、Gb2和Gb3。
在图59的A中，代码位b0属于代码位组Gb1，代码位b1到b4属于代码位组Gb2，且代码位b5到b11属于代码位组Gb3。
在调制方式是64QAM且乘数b是2的情况下，6×2（=mb）位的码元位可以基于差错概率的差异被分为如图59的B中图示的三个码元位组Gy1、Gy2和Gy3。
在图59的B中，类似于图53的B，码元位y0、y1、y6和y7属于码元位组Gy1，码元位y2、y3、y8和y9属于码元位组Gy2，且码元位y4、y5、y10和y11属于码元位组Gy3。
图60图示在LDPC码是具有4320位的码长度N和5/12的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下的分配规则。
在图60中图示的分配规则中，定义组集合信息（Gb1，Gy1，1）、（Gb2，Gy3，3）、（Gb2，Gy1，1）、（Gb3，Gy2，4）、（Gb3，Gy1，2）和（Gb3，Gy3，1）。
换句话说，在图60中图示的分配规则中，根据组集合信息（Gb1，Gy1，1），定义其差错概率最好的代码位组Gb1的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，根据组集合信息（Gb2，Gy3，3），定义其差错概率第二好的代码位组Gb2的代码位的三位到其差错概率第三好的码元位组Gy3的码元位的三位的分配，根据组集合信息（Gb2，Gy1，1），定义其差错概率第二好的代码位组Gb2的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，根据组集合信息（Gb3，Gy2，4），定义其差错概率第三好的代码位组Gb3的代码位的四位到其差错概率第二好的码元位组Gy2的码元位的四位的分配，根据组集合信息（Gb3，Gy1，2），定义其差错概率第三好的代码位组Gb3的代码位的两位到其差错概率最好的码元位组Gy1的码元位的两位的分配，和根据组集合信息（Gb3，Gy3，1），定义其差错概率第三好的代码位组Gb3的代码位的一位到其差错概率第三好的码元位组Gy3的码元位的一位的分配。
图61图示根据图60中图示的分配规则的代码位的交换的示例。
换句话说，图61的A图示在LDPC码是具有4320位的码长度N和5/12的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下根据图60中图示的分配规则的代码位的交换的第一示例。
在LDPC码是具有4320位的码长度N和5/12的编码率、调制方式是64QAM且乘数b是2的情况下，在去复用器25中，以列方向×行方向为（4320/（6×2））×（6×2）位写入存储器31中的代码位在行方向上以6×2（=mb）位为单位读取，且提供到交换单元32（图18和图19）。
交换单元32根据图60中图示的分配规则交换6×2（=mb）位的代码位b0到b11，以使得例如如图61的A中所示，从存储器31读取的6×2（=mb）位的代码位b0到b11分配给两个（=b）码元的6×2（=mb）位的码元位y0到y11。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y0；
代码位b1给码元位y11；
代码位b2给码元位y1；
代码位b3给码元位y10；
代码位b4给码元位y4；
代码位b5给码元位y8；
代码位b6给码元位y2；
代码位b7给码元位y9；
代码位b8给码元位y3；
代码位b9给码元位y7；
代码位b10给码元位y5；和
代码位b11给码元位y6。
图61的B图示在LDPC码是具有4320位的码长度N和5/12的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下根据图60中图示的分配规则的代码位的交换的第二示例。
如图61的B中图示，交换单元32根据图60中图示的分配规则，对于从存储器31读取的6×2（=mb）位的代码位b0到b11执行交换处理，其中：
代码位b0分配给给码元位y0；
代码位b1给码元位y4；
代码位b2给码元位y1；
代码位b3给码元位y11；
代码位b4给码元位y10；
代码位b5给码元位y3；
代码位b6给码元位y9；
代码位b7给码元位y2；
代码位b8给码元位y8；
代码位b9给码元位y6；
代码位b10给码元位y5；和
代码位b11给码元位y7。
图62是图示在LDPC码是具有4320位的码长度N和1/2的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下的代码位组和码元位组的简图。
在这种情况下，从存储器31读取的6×2（=mb）位的代码位基于差错概率的差异被分为如图62的A中图示的三个代码位组Gb1、Gb2和Gb3。
在图62的A中，代码位b0属于代码位组Gb1，代码位b1到b5属于代码位组Gb2，且代码位b6到b11属于代码位组Gb3。
在调制方式是64QAM且乘数b是2的情况下，6×2（=mb）位的码元位可以基于差错概率的差异被分为如图62的B中图示的三个码元位组Gy1、Gy2和Gy3。
在图62的B中，类似于图53的B，码元位y0、y1、y6和y7属于码元位组Gy1，码元位y2、y3、y8和y9属于码元位组Gy2，且码元位y4、y5、y10和y11属于码元位组Gy3。
图63图示在LDPC码是具有4320位的码长度N和1/2的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下的分配规则。
在图63中图示的分配规则中，定义组集合信息（Gb1，Gy1，1）、（Gb2，Gy3，3）、（Gb2，Gy1，1）、（Gb2，Gy2，1）、（Gb3，Gy2，3）、（Gb3，Gy1，2）和（Gb3，Gy3，1）。
换句话说，在图63中图示的分配规则中，根据组集合信息（Gb1，Gy1，1），定义其差错概率最好的代码位组Gb1的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，根据组集合信息（Gb2，Gy3，3），定义其差错概率第二好的代码位组Gb2的代码位的三位到其差错概率第三好的码元位组Gy3的码元位的三位的分配，根据组集合信息（Gb2，Gy1，1），定义其差错概率第二好的代码位组Gb2的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，根据组集合信息（Gb2，Gy2，1），定义其差错概率第二好的代码位组Gb2的代码位的一位到其差错概率第二好的码元位组Gy2的码元位的一位的分配，根据组集合信息（Gb3，Gy2，3），定义其差错概率第三好的代码位组Gb3的代码位的三位到其差错概率第二好的码元位组Gy2的码元位的三位的分配，根据组集合信息（Gb3，Gy1，2），定义其差错概率第三好的代码位组Gb3的代码位的两位到其差错概率最好的码元位组Gy1的码元位的两位的分配，且根据组集合信息（Gb3，Gy3，1），定义其差错概率第三好的代码位组Gb3的代码位的一位到其差错概率第三好的码元位组Gy3的码元位的一位的分配。
图64图示根据图63中图示的分配规则的代码位的交换的示例。
换句话说，图64的A图示在LDPC码是具有4320位的码长度N和1/2的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下根据图63中图示的分配规则的代码位的交换的第一示例。
在LDPC码是具有4320位的码长度N和1/2的编码率、调制方式是64QAM且乘数b是2的情况下，在去复用器25中，以列方向×行方向为（4320/（6×2））×（6×2）位写入存储器31中的代码位在行方向上以6×2（=mb）位为单位读取，且提供到交换单元32（图18和图19）。
交换单元32根据图63中图示的分配规则交换6×2（=mb）位的代码位b0到b11，以使得例如如图64的A中所示，从存储器31读取的6×2（=mb）位的代码位b0到b11分配给两个（=b）码元的6×2（=mb）位的码元位y0到y11。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y0；
代码位b1给码元位y11；
代码位b2给码元位y1；
代码位b3给码元位y10；
代码位b4给码元位y4；
代码位b5给码元位y8；
代码位b6给码元位y2；
代码位b7给码元位y9；
代码位b8给码元位y3；
代码位b9给码元位y7；
代码位b10给码元位y5；和
代码位b11给码元位y6。
图64的B图示在LDPC码是具有4320位的码长度N和1/2的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下根据图63中图示的分配规则的代码位的交换的第二示例。
如图64的B中图示，交换单元32根据图63中图示的分配规则，对于从存储器31读取的6×2（=mb）位的代码位b0到b11执行交换处理，其中：
代码位b0分配给给码元位y0；
代码位b1给码元位y4；
代码位b2给码元位y1；
代码位b3给码元位y11；
代码位b4给码元位y10；
代码位b5给码元位y8；
代码位b6给码元位y9；
代码位b7给码元位y2；
代码位b8给码元位y3；
代码位b9给码元位y7；
代码位b10给码元位y5；和
代码位b11给码元位y6。
图65是图示在LDPC码是具有4320位的码长度N和7/12的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下的代码位组和码元位组的简图。
在这种情况下，从存储器31读取的6×2（=mb）位的代码位基于差错概率的差异被分为如图65的A中图示的三个代码位组Gb1、Gb2和Gb3。
在图65的A中，代码位b0属于代码位组Gb1，代码位b1到b6属于代码位组Gb2，且代码位b7到b11属于代码位组Gb3。
在调制方式是64QAM且乘数b是2的情况下，6×2（=mb）位的码元位可以基于差错概率的差异被分为如图65的B中图示的三个码元位组Gy1、Gy2和Gy3。
在图65的B中，类似于图53的B，码元位y0、y1、y6和y7属于码元位组Gy1，码元位y2、y3、y8和y9属于码元位组Gy2，且码元位y4、y5、y10和y11属于码元位组Gy3。
图66图示在LDPC码是具有4320位的码长度N和7/12的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下的分配规则。
在图66中图示的分配规则中，定义组集合信息（Gb1，Gy1，1）、（Gb2，Gy3，3）、（Gb2，Gy1，1）、（Gb2，Gy2，2）、（Gb3，Gy2，2）、（Gb3，Gy1，2）和（Gb3，Gy3，1）。
换句话说，在图66中图示的分配规则中，根据组集合信息（Gb1，Gy1，1），定义其差错概率最好的代码位组Gb1的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，根据组集合信息（Gb2，Gy3，3），定义其差错概率第二好的代码位组Gb2的代码位的三位到其差错概率第三好的码元位组Gy3的码元位的三位的分配，根据组集合信息（Gb2，Gy1，1），定义其差错概率第二好的代码位组Gb2的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，根据组集合信息（Gb2，Gy2，2），定义其差错概率第二好的代码位组Gb2的代码位的两位到其差错概率第二好的码元位组Gy2的码元位的两位的分配，根据组集合信息（Gb3，Gy2，2），定义其差错概率第三好的代码位组Gb3的代码位的两位到其差错概率第二好的码元位组Gy2的码元位的两位的分配，根据组集合信息（Gb3，Gy1，2），定义其差错概率第三好的代码位组Gb3的代码位的两位到其差错概率最好的码元位组Gy1的码元位的两位的分配，且根据组集合信息（Gb3，Gy3，1），定义其差错概率第三好的代码位组Gb3的代码位的一位到其差错概率第三好的码元位组Gy3的码元位的一位的分配。
图67图示根据图66中图示的分配规则的代码位的交换的示例。
换句话说，图67的A图示在LDPC码是具有4320位的码长度N和7/12的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下根据图66中图示的分配规则的代码位的交换的第一示例。
在LDPC码是具有4320位的码长度N和7/12的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下，在去复用器25中，以列方向×行方向为（4320/（6×2）×（6×2）位的写入存储器31中的代码位在行方向上以6×2（=mb）位为单位读取，并提供到交换单元32（图18和图19）。
交换单元32根据图66中图示的分配规则交换6×2（=mb）位的代码位b0到b11，以使得例如如图67的A中图示的从存储器31读取的6×2（=mb）位的代码位b0到b11分配给两个（=b）码元的6×2（=mb）位的码元位y0到y11。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y0；
代码位b1给码元位y11；
代码位b2给码元位y1；
代码位b3给码元位y10；
代码位b4给码元位y4；
代码位b5给码元位y8；
代码位b6给码元位y2；
代码位b7给码元位y9；
代码位b8给码元位y3；
代码位b9给码元位y7；
代码位b10给码元位y5；和
代码位b11给码元位y6。
图67的B图示在LDPC码是具有4320位的码长度N和7/12的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下根据图66中图示的分配规则的代码位的交换的第二示例。
如图67的B中所示，交换单元32根据图66中图示的分配规则，对于从存储器31读取的6×2（=mb）位的代码位b0到b11执行交换处理，其中：
代码位b0分配给给码元位y0；
代码位b1给码元位y4；
代码位b2给码元位y1；
代码位b3给码元位y11；
代码位b4给码元位y10；
代码位b5给码元位y2；
代码位b6给码元位y8；
代码位b7给码元位y3；
代码位b8给码元位y9；
代码位b9给码元位y7；
代码位b10给码元位y5；和
代码位b11给码元位y6。
图68是图示在LDPC码是具有4320位的码长度N和2/3的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下的代码位组和码元位组的简图。
在这种情况下，从存储器31读取的6×2（=mb）位的代码位可以基于差错概率的差异被分为如图68的A中图示的三个代码位组Gb1、Gb2和Gb3。
在图68的A中，代码位b0属于代码位组Gb1，代码位b1到b7属于代码位组Gb2，且代码位b8到b11属于代码位组Gb3。
在调制方式是64QAM且乘数b是2的情况下，6×2（=mb）位的码元位可以基于差错概率的差异被分为如图68的B中图示的三个码元位组Gy1、Gy2和Gy3。
在图68的B中，类似于图53的B，码元位y0、y1、y6和y7属于码元位组Gy1，码元位y2、y3、y8和y9属于码元位组Gy2，且码元位y4、y5、y10和y11属于码元位组Gy3。
图69图示在LDPC码是具有4320位的码长度N和2/3的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下的分配规则。
在图69中图示的分配规则中，定义组集合信息（Gb1，Gy2，1）、（Gb2，Gy2，1）、（Gb2，Gy3，3）、（Gb2，Gy1，3）、（Gb3，Gy3，1）、（Gb3，Gy2，2）和（Gb3，Gy1，1）。
换句话说，在图69中图示的分配规则中，根据组集合信息（Gb1，Gy2，1），定义其差错概率最好的代码位组Gb1的代码位的一位到其差错概率第二好的码元位组Gy2的码元位的一位的分配，根据组集合信息（Gb2，Gy2，1），定义其差错概率第二好的代码位组Gb2的代码位的一位到其差错概率第二好的码元位组Gy2的码元位的一位的分配，根据组集合信息（Gb2，Gy3，3），定义其差错概率第二好的代码位组Gb2的代码位的三位到其差错概率第三好的码元位组Gy3的码元位的三位的分配，根据组集合信息（Gb2，Gy1，3），定义其差错概率第二好的代码位组Gb2的代码位的三位到其差错概率最好的码元位组Gy1的码元位的三位的分配，根据组集合信息（Gb3，Gy3，1），定义其差错概率第三好的代码位组Gb3的代码位的一位到其差错概率第三好的码元位组Gy3的码元位的一位的分配，根据组集合信息（Gb3，Gy2，2），定义其差错概率第二好的代码位组Gb2的代码位的两位到其差错概率第二好的码元位组Gy2的码元位的两位的分配，且根据组集合信息（Gb3，Gy1，1）定义其差错概率第三好的代码位组Gb3的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配。
图70图示根据图69中图示的分配规则的代码位的交换的示例。
换句话说，图70的A图示在LDPC码是具有4320位的码长度N和2/3的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下根据图69中图示的分配规则的代码位的交换的第一示例。
在LDPC码是具有4320位的码长度N和2/3的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下，在去复用器25中，以列方向×行方向为（4320/（6×2）×（6×2）位的写入存储器31中的代码位在行方向上以6×2（=mb）位为单位读取，并提供到交换单元32（图18和图19）。
交换单元32根据图69中图示的分配规则交换6×2（=mb）位的代码位b0到b11，以使得例如如图70的A中图示的从存储器31读取的6×2（=mb）位的代码位b0到b11分配给两个（=b）码元的6×2（=mb）位的码元位y0到y11。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y2；
代码位b1给码元位y8；
代码位b2给码元位y5；
代码位b3给码元位y11；
代码位b4给码元位y0；
代码位b5给码元位y6；
代码位b6给码元位y1；
代码位b7给码元位y10；
代码位b8给码元位y4；
代码位b9给码元位y9；
代码位b10给码元位y3；和
代码位b11给码元位y7。
图70的B图示在LDPC码是具有4320位的码长度N和2/3的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下根据图69中图示的分配规则的代码位的交换的第二示例。
如图70的B中所示，交换单元32根据图69中图示的分配规则，对于从存储器31读取的6×2（=mb）位的代码位b0到b11执行交换处理，其中：
代码位b0分配给给码元位y2；
代码位b1给码元位y8；
代码位b2给码元位y11；
代码位b3给码元位y5；
代码位b4给码元位y0；
代码位b5给码元位y6；
代码位b6给码元位y1；
代码位b7给码元位y10；
代码位b8给码元位y4；
代码位b9给码元位y3；
代码位b10给码元位y9；和
代码位b11给码元位y7。
图71是图示在LDPC码是具有4320位的码长度N和3/4的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下的代码位组和码元位组的简图。
在这种情况下，从存储器31读取的6×2（=mb）位的代码位可以基于差错概率的差异被分为如图71的A中图示的三个代码位组Gb1、Gb2和Gb3。
在图71的A中，代码位b0属于代码位组Gb1，代码位b1到b8属于代码位组Gb2，且代码位b9到b11属于代码位组Gb3。
在调制方式是64QAM且乘数b是2的情况下，6×2（=mb）位的码元位可以基于差错概率的差异被分为如图71的B中图示的三个码元位组Gy1、Gy2和Gy3。
在图71的B中，类似于图53的B，码元位y0、y1、y6和y7属于码元位组Gy1，码元位y2、y3、y8和y9属于码元位组Gy2，且码元位y4、y5、y10和y11属于码元位组Gy3。
图72图示在LDPC码是具有4320位的码长度N和3/4的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下的分配规则。
在图72中图示的分配规则中，定义组集合信息（Gb1，Gy2，1）、（Gb2，Gy2，1）、（Gb2，Gy3，4）、（Gb2，Gy1，3）、（Gb3，Gy2，2）和（Gb3，Gy1，1）。
换句话说，在图72中提示的分配规则中，根据组集合信息（Gb1，Gy2，1），定义其差错概率最好的代码位组Gb1的代码位的一位到其差错概率第二好的码元位组Gy2的码元位的一位的分配，根据组集合信息（Gb2，Gy2，1），定义其差错概率第二好的代码位组Gb2的代码位的一位到其差错概率第二好的码元位组Gy2的码元位的一位的分配，根据组集合信息（Gb2，Gy3，4），定义其差错概率第二好的代码位组Gb2的代码位的四位到其差错概率第三好的码元位组Gy3的码元位的四位的分配，根据组集合信息（Gb2，Gy1，3），定义其差错概率第二好的代码位组Gb2的代码位的三位到其差错概率最好的码元位组Gy1的码元位的三位的分配，根据组集合信息（Gb3，Gy2，2），定义其差错概率第三好的代码位组Gb3的代码位的两位到其差错概率第二好的码元位组Gy2的码元位的三位的分配，且根据组集合信息（Gb3，Gy1，1），定义其差错概率第三好的代码位组Gb3的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配。
图73图示根据图72中图示的分配规则的代码位的交换的示例。
换句话说，图73的A图示在LDPC码是具有4320位的码长度N和3/4的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下根据图72中图示的分配规则的代码位的交换的第一示例。
在LDPC码是具有4320位的码长度N和3/4的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下，在去复用器25中，以列方向×行方向为（4320/（6×2）×（6×2）位的写入存储器31中的代码位在行方向上以6×2（=mb）位为单位读取，并提供到交换单元32（图18和图19）。
交换单元32根据图72中图示的分配规则交换6×2（=mb）位的代码位b0到b11，以使得例如如图73的A中图示的从存储器31读取的6×2（=mb）位的代码位b0到b11分配给两个（=b）码元的6×2（=mb）位的码元位y0到y11。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y2；
代码位b1给码元位y8；
代码位b2给码元位y5；
代码位b3给码元位y11；
代码位b4给码元位y0；
代码位b5给码元位y6；
代码位b6给码元位y1；
代码位b7给码元位y10；
代码位b8给码元位y4；
代码位b9给码元位y9；
代码位b10给码元位y3；和
代码位b11给码元位y7。
图73的B图示在LDPC码是具有4320位的码长度N和3/4的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下根据图72中图示的分配规则的代码位的交换的第二示例。
如图73的B中所示，交换单元32根据图72中图示的分配规则，对于从存储器31读取的6×2（=mb）位的代码位b0到b11执行交换处理，其中：
代码位b0分配给给码元位y2；
代码位b1给码元位y8；
代码位b2给码元位y4；
代码位b3给码元位y10；
代码位b4给码元位y1；
代码位b5给码元位y0；
代码位b6给码元位y6；
代码位b7给码元位y11；
代码位b8给码元位y5；
代码位b9给码元位y3；
代码位b10给码元位y9；和
代码位b11给码元位y7。
图74是图示在LDPC码是具有4320位的码长度N和5/6的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下的代码位组和码元位组的简图。
在这种情况下，从存储器31读取的6×2（=mb）位的代码位可以基于差错概率的差异被分为如图74的A中图示的三个代码位组Gb1、Gb2和Gb3。
在图74的A中，代码位b0和b1属于代码位组Gb1，代码位b2到b9属于代码位组Gb2，且代码位b10和b11属于代码位组Gb3。
在调制方式是64QAM且乘数b是2的情况下，6×2（=mb）位的码元位可以基于差错概率的差异被分为如图74的B中图示的三个码元位组Gy1、Gy2和Gy3。
在图74的B中，类似于图53的B，码元位y0、y1、y6和y7属于码元位组Gy1，码元位y2、y3、y8和y9属于码元位组Gy2，且码元位y4、y5、y10和y11属于码元位组Gy3。
图75图示在LDPC码是具有4320位的码长度N和5/6的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下的分配规则。
在图75中图示的分配规则中，定义组集合信息（Gb1，Gy2，2）、（Gb2，Gy3，4）、（Gb2，Gy1，3）、（Gb2，Gy2，1）、（Gb3，Gy2，1）和（Gb3，Gy1，1）。
换句话说，在图75中图示的分配规则中，根据组集合信息（Gb1，Gy2，2），定义其差错概率最好的代码位组Gb1的代码位的两位到其差错概率第二好的码元位组Gy2的码元位的两位的分配，根据组集合信息（Gb2，Gy3，4）定义其差错概率第二好的代码位组Gb2的代码位的四位到其差错概率第三好的码元位组Gy3的码元位的四位的分配，根据组集合信息（Gb2，Gy1，3），定义其差错概率第二好的代码位组Gb2的代码位的三位到其差错概率最好的码元位组Gy1的码元位的三位的分配，根据组集合信息（Gb2，Gy2，1），定义其差错概率第二好的代码位组Gb2的代码位的一位到其差错概率第二好的码元位组Gy2的码元位的一位的分配，根据组集合信息（Gb3，Gy2，1），定义其差错概率第三好的代码位组Gb3的代码位的一位到其差错概率第二好的码元位组Gy2的码元位的一位的分配，且根据组集合信息（Gb3，Gy1，1），定义其差错概率第三好的代码位组Gb3的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配。
图76图示根据图75中图示的分配规则的代码位的交换的示例。
换句话说，图76的A图示在LDPC码是具有4320位的码长度N和5/6的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下根据图75中图示的分配规则的代码位的交换的第一示例。
在LDPC码是具有4320位的码长度N和5/6的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下，在去复用器25中，以列方向×行方向为（4320/（6×2）×（6×2）位的写入存储器31中的代码位在行方向上以6×2（=mb）位为单位读取，并提供到交换单元32（图18和图19）。
交换单元32根据图75中图示的分配规则交换6×2（=mb）位的代码位b0到b11，以使得例如如图76的A中图示的从存储器31读取的6×2（=mb）位的代码位b0到b11分配给两个（=b）码元的6×2（=mb）位的码元位y0到y11。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y2；
代码位b1给码元位y8；
代码位b2给码元位y11；
代码位b3给码元位y5；
代码位b4给码元位y0；
代码位b5给码元位y6；
代码位b6给码元位y1；
代码位b7给码元位y10；
代码位b8给码元位y4；
代码位b9给码元位y9；
代码位b10给码元位y3；和
代码位b11给码元位y7。
图76的B图示在LDPC码是具有4320位的码长度N和5/6的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下根据图75中图示的分配规则的代码位的交换的第二示例。
如图76的B中所示，交换单元32根据图75中图示的分配规则，对于从存储器31读取的6×2（=mb）位的代码位b0到b11执行交换处理，其中：
代码位b0分配给给码元位y8；
代码位b1给码元位y2；
代码位b2给码元位y4；
代码位b3给码元位y10；
代码位b4给码元位y6；
代码位b5给码元位y0；
代码位b6给码元位y1；
代码位b7给码元位y11；
代码位b8给码元位y5；
代码位b9给码元位y9；
代码位b10给码元位y3；和
代码位b11给码元位y7。
图77是图示在LDPC码是具有4320位的码长度N和11/12的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下的代码位组和码元位组的简图。
在这种情况下，从存储器31读取的6×2（=mb）位的代码位可以基于差错概率的差异被分为如图77的A中图示的三个代码位组Gb1、Gb2和Gb3。
在图77的A中，代码位b0属于代码位组Gb1，代码位b1到b10属于代码位组Gb2，且代码位b11属于代码位组Gb3。
在调制方式是64QAM且乘数b是2的情况下，6×2（=mb）位的码元位可以基于差错概率的差异被分为如图77的B中图示的三个码元位组Gy1、Gy2和Gy3。
在图77的B中，类似于图53的B，码元位y0、y1、y6和y7属于码元位组Gy1，码元位y2、y3、y8和y9属于码元位组Gy2，且码元位y4、y5、y10和y11属于码元位组Gy3。
图78图示在LDPC码是具有4320位的码长度N和11/12的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下的分配规则。
在图78中图示的分配规则中，定义组集合信息（Gb1，Gy2，1）、（Gb2，Gy2，3）、（Gb2，Gy3，4）、（Gb2，Gy1，3）、（Gb3，Gy1，1）。
换句话说，在图78中图示的分配规则中，根据组集合信息（Gb1，Gy2，1），定义其差错概率最好的代码位组Gb1的代码位的一位到其差错概率第二好的码元位组Gy2的码元位的一位的分配，根据组集合信息（Gb2，Gy2，3），定义其差错概率第二好的代码位组Gb2的代码位的三位到其差错概率第二好的码元位组Gy2的码元位的三位的分配，根据组集合信息（Gb2，Gy3，4），定义其差错概率第二好的代码位组Gb2的代码位的四位到其差错概率第三好的码元位组Gy3的码元位的四位的分配，根据组集合信息（Gb2，Gy1，3），定义其差错概率第二好的代码位组Gb2的代码位的三位到其差错概率最好的码元位组Gy1的码元位的三位的分配，且根据组集合信息（Gb3，Gy1，1），定义其差错概率第三好的代码位组Gb3的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配。
图79图示根据图78中图示的分配规则的代码位的交换的示例。
换句话说，图79的A图示在LDPC码是具有4320位的码长度N和11/12的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下根据图78中图示的分配规则的代码位的交换的第一示例。
在LDPC码是具有4320位的码长度N和11/12的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下，在去复用器25中，以列方向×行方向为（4320/（6×2）×（6×2）位的写入存储器31中的代码位在行方向上以6×2（=mb）位为单位读取，并提供到交换单元32（图18和图19）。
交换单元32根据图78中图示的分配规则交换6×2（=mb）位的代码位b0到b11，以使得例如如图79的A中图示的从存储器31读取的6×2（=mb）位的代码位b0到b11分配给两个（=b）码元的6×2（=mb）位的码元位y0到y11。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y2；
代码位b1给码元位y8；
代码位b2给码元位y5；
代码位b3给码元位y11；
代码位b4给码元位y0；
代码位b5给码元位y6；
代码位b6给码元位y1；
代码位b7给码元位y10；
代码位b8给码元位y4；
代码位b9给码元位y9；
代码位b10给码元位y3；和
代码位b11给码元位y7。
图79的B图示在LDPC码是具有4320位的码长度N和11/12的编码率的移动LDPC码、调制方式是64QAM且乘数b是2的情况下根据图78中图示的分配规则的代码位的交换的第二示例。
如图79的B中所示，交换单元32根据图78中图示的分配规则，对于从存储器31读取的6×2（=mb）位的代码位b0到b11执行交换处理，其中：
代码位b0分配给给码元位y2；
代码位b1给码元位y3；
代码位b2给码元位y10；
代码位b3给码元位y4；
代码位b4给码元位y6；
代码位b5给码元位y1；
代码位b6给码元位y0；
代码位b7给码元位y11；
代码位b8给码元位y5；
代码位b9给码元位y8；
代码位b10给码元位y9；和
代码位b11给码元位y7。
图80是图示在LDPC码是具有4320位的码长度N和1/4的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下的代码位组和码元位组的简图。
在这种情况下，从存储器31读取的4×2（=mb）位的代码位可以基于差错概率的差异被分为如图80的A中图示的三个代码位组Gb1、Gb2和Gb3。
在图80的A中，代码位b0属于代码位组Gb1，代码位b1属于代码位组Gb2，且代码位b2到b7属于代码位组Gb3。
在调制方式是16QAM且乘数b是2的情况下，4×2（=mb）位的码元位可以基于差错概率的差异被分为如图80的B中图示的两个码元位组Gy1和Gy2。
在图80的B中，码元位y0、y1、y4和y5属于码元位组Gy1，且码元位y2、y3、y6和y7属于码元位组Gy2。
图81图示在LDPC码是具有4320位的码长度N和1/4的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下的分配规则。
在图81中图示的分配规则中，定义组集合信息（Gb1，Gy2，1）、（Gb2，Gy2，1）、（Gb3，Gy2，2）和（Gb3，Gy1，4）。
换句话说，在图81中图示的分配规则中，根据组集合信息（Gb1，Gy2，1），定义其差错概率最好的代码位组Gb1的代码位的一位到其差错概率第二好的码元位组Gy2的码元位的一位的分配，根据组集合信息（Gb2，Gy2，1），定义其差错概率第二好的代码位组Gb2的代码位的一位到其差错概率第二好的码元位组Gy2的码元位的一位的分配，根据组集合信息（Gb3，Gy2，2），定义其差错概率第三好的代码位组Gb3的代码位的两位到其差错概率第二好的码元位组Gy2的码元位的两位的分配，且根据组集合信息（Gb3，Gy1，4），定义其差错概率第三好的代码位组Gb3的代码位的四位到其差错概率最好的码元位组Gy1的码元位的四位的分配。
图82图示根据图81中图示的分配规则的代码位的交换的示例。
换句话说，图82的A图示在LDPC码是具有4320位的码长度N和1/4的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下根据图81中图示的分配规则的代码位的交换的第一示例。
在LDPC码是具有4320位的码长度N和1/4的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下，在去复用器25中，以列方向×行方向为（4320/（4×2）×（4×2））位的写入存储器31中的代码位在行方向上以4×2（=mb）位为单位读取，并提供到交换单元32（图18和图19）。
交换单元32根据图81中图示的分配规则交换4×2（=mb）位的代码位b0到b7，以使得例如如图82的A中图示的从存储器31读取的4×2（=mb）位的代码位b0到b7分配给两个（=b）码元的4×2（=mb）位的码元位y0到y7。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y7；
代码位b1给码元位y6；
代码位b2给码元位y4；
代码位b3给码元位y3；
代码位b4给码元位y2；
代码位b5给码元位y5；
代码位b6给码元位y1；和
代码位b7给码元位y0。
图82的B图示在LDPC码是具有4320位的码长度N和1/4的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下根据图81中图示的分配规则的代码位的交换的第二示例。
如图82的B中所示，交换单元32根据图81中图示的分配规则，对于从存储器31读取的4×2（=mb）位的代码位b0到b7执行交换处理，其中：
代码位b0分配给给码元位y7；
代码位b1给码元位y6；
代码位b2给码元位y1；
代码位b3给码元位y2；
代码位b4给码元位y3；
代码位b5给码元位y4；
代码位b6给码元位y0；和
代码位b7给码元位y5。
图83是图示在LDPC码是具有4320位的码长度N和1/3的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下的代码位组和码元位组的简图。
在这种情况下，从存储器31读取的4×2（=mb）位的代码位可以基于差错概率的差异被分为如图83的A中图示的四个代码位组Gb1、Gb2、Gb3和Gb4。
在图83的A中，代码位b0属于代码位组Gb1，代码位b1属于代码位组Gb2，代码位b2属于代码位组Gb3，且代码位b3到b7属于代码位组Gb4。
在调制方式是16QAM且乘数b是2的情况下，4×2（=mb）位的码元位可以基于差错概率的差异被分为如图83的B中图示的两个码元位组Gy1和Gy2。
在图83的B中，类似于图80的B的情况，码元位y0、y1、y4和y5属于码元位组Gy1，且码元位y2、y3、y6和y7属于码元位组Gy2。
图84图示在LDPC码是具有4320位的码长度N和1/3的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下的分配规则。
在图84中图示的分配规则中，定义组集合信息（Gb1，Gy2，1）、（Gb2，Gy2，1）、（Gb3，Gy1，1）、（Gb4，Gy2，2）和（Gb4，Gy1，3）。
换句话说，在图84中图示的分配规则中，根据组集合信息（Gb1，Gy2，1），定义其差错概率最好的代码位组Gb1的代码位的一位到其差错概率第二好的码元位组Gy2的码元位的一位的分配，根据组集合信息（Gb2，Gy2，1），定义其差错概率第二好的代码位组Gb2的代码位的一位到其差错概率第二好的码元位组Gy2的码元位的一位的分配，根据组集合信息（Gb3，Gy1，1）定义其差错概率第三好的代码位组Gb3的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，根据组集合信息（Gb4，Gy2，2），定义其差错概率第四好的代码位组Gb4的代码位的两位到其差错概率第二好的码元位组Gy2的码元位的两位的分配，且根据组集合信息（Gb4，Gy1，3），定义其差错概率第四好的代码位组Gb4的代码位的三位到其差错概率最好的码元位组Gy1的码元位的三位的分配。
图85图示根据图84中图示的分配规则的代码位的交换的示例。
换句话说，图85的A图示在LDPC码是具有4320位的码长度N和1/3的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下根据图84中图示的分配规则的代码位的交换的第一示例。
在LDPC码是具有4320位的码长度N和1/3的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下，在去复用器25中，以列方向×行方向为（4320/（4×2）×（4×2））位的写入存储器31中的代码位在行方向上以4×2（=mb）位为单位读取，并提供到交换单元32（图18和图19）。
交换单元32根据图84中图示的分配规则交换4×2（=mb）位的代码位b0到b7，以使得例如如图85的A中图示的从存储器31读取的4×2（=mb）位的代码位b0到b7分配给两个（=b）码元的4×2（=mb）位的码元位y0到y7。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y7；
代码位b1给码元位y6；
代码位b2给码元位y4；
代码位b3给码元位y3；
代码位b4给码元位y2；
代码位b5给码元位y5；
代码位b6给码元位y1；和
代码位b7给码元位y0。
图85的B图示在LDPC码是具有4320位的码长度N和1/3的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下根据图84中图示的分配规则的代码位的交换的第二示例。
如图85的B中所示，交换单元32根据图84中图示的分配规则，对于从存储器31读取的4×2（=mb）位的代码位b0到b7执行交换处理，其中：
代码位b0分配给给码元位y7；
代码位b1给码元位y6；
代码位b2给码元位y4；
代码位b3给码元位y2；
代码位b4给码元位y3；
代码位b5给码元位y0；
代码位b6给码元位y5；和
代码位b7给码元位y1。
图86是图示在LDPC码是具有4320位的码长度N和5/12的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下的代码位组和码元位组的简图。
在这种情况下，从存储器31读取的4×2（=mb）位的代码位可以基于差错概率的差异被分为如图86的A中图示的四个代码位组Gb1、Gb2、Gb3和Gb4。
在图86的A中，代码位b0属于代码位组Gb1，代码位b1和b2属于代码位组Gb2，代码位b3属于代码位组Gb4，且代码位b4到b7属于代码位组Gb4。
在调制方式是16QAM且乘数b是2的情况下，4×2（=mb）位的码元位可以基于差错概率的差异被分为如图86的B中图示的两个码元位组Gy1和Gy2。
在图86的B中，类似于图80的B的情况，码元位y0、y1、y4和y5属于码元位组Gy1，且码元位y2、y3、y6和y7属于码元位组Gy2。
图87图示在LDPC码是具有4320位的码长度N和5/12的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下的分配规则。
在图87中图示的分配规则中，定义组集合信息（Gb1，Gy1，1）、（Gb2，Gy1，1）、（Gb2，Gy2，1）、（Gb3，Gy2，1）、（Gb4，Gy1，2）和（Gb4，Gy2，2）。
换句话说，在图87中图示的分配规则中，根据组集合信息（Gb1，Gy1，1），定义其差错概率最好的代码位组Gb1的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，根据组集合信息（Gb2，Gy1，1），定义其差错概率第二好的代码位组Gb2的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，根据组集合信息（Gb2，Gy2，1），定义其差错概率第二好的代码位组Gb2的代码位的一位到其差错概率第二好的码元位组Gy2的码元位的一位的分配，根据组集合信息（Gb3，Gy2，1），定义其差错概率第三好的代码位组Gb3的代码位的一位到其差错概率第二好的码元位组Gy2的码元位的一位的分配，根据组集合信息（Gb4，Gy1，2），定义其差错概率第四好的代码位组Gb4的代码位的两位到其差错概率最好的码元位组Gy1的码元位的两位的分配，且根据组集合信息（Gb4，Gy2，2），定义其差错概率第四好的代码位组Gb4的代码位的两位到其差错概率第二好的码元位组Gy2的码元位的两位的分配。
图88图示根据图87中图示的分配规则的代码位的交换的示例。
换句话说，图88的A图示在LDPC码是具有4320位的码长度N和5/12的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下根据图87中图示的分配规则的代码位的交换的第一示例。
在LDPC码是具有4320位的码长度N和5/12的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下，在去复用器25中，以列方向×行方向为（4320/（4×2）×（4×2））位的写入存储器31中的代码位在行方向上以4×2（=mb）位为单位读取，并提供到交换单元32（图18和图19）。
交换单元32根据图87中图示的分配规则交换4×2（=mb）位的代码位b0到b7，以使得例如如图88的A中图示的从存储器31读取的4×2（=mb）位的代码位b0到b7分配给两个（=b）码元的4×2（=mb）位的码元位y0到y7。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y0；
代码位b1给码元位y4；
代码位b2给码元位y2；
代码位b3给码元位y6；
代码位b4给码元位y1；
代码位b5给码元位y5；
代码位b6给码元位y3；和
代码位b7给码元位y7。
图88的B图示在LDPC码是具有4320位的码长度N和5/12的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下根据图87中图示的分配规则的代码位的交换的第二示例。
如图88的B中所示，交换单元32根据图87中图示的分配规则，对于从存储器31读取的4×2（=mb）位的代码位b0到b7执行交换处理，其中：
代码位b0分配给给码元位y0；
代码位b1给码元位y4；
代码位b2给码元位y2；
代码位b3给码元位y6；
代码位b4给码元位y5；
代码位b5给码元位y1；
代码位b6给码元位y3；和
代码位b7给码元位y7。
图89是图示在LDPC码是具有4320位的码长度N和1/2的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下的代码位组和码元位组的简图。
在这种情况下，从存储器31读取的4×2（=mb）位的代码位可以基于差错概率的差异被分为如图89的A中图示的三个代码位组Gb1、Gb2和Gb3。
在图89的A中，代码位b0属于代码位组Gb1，代码位b1到b3属于代码位组Gb2，且代码位b4到b7属于代码位组Gb3。
在调制方式是16QAM且乘数b是2的情况下，4×2（=mb）位的码元位可以基于差错概率的差异被分为如图89的B中图示的两个码元位组Gy1和Gy2。
在图89的B中，类似于图80的B的情况，码元位y0、y1、y4和y5属于码元位组Gy1，且码元位y2、y3、y6和y7属于码元位组Gy2。
图90图示在LDPC码是具有4320位的码长度N和1/2的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下的分配规则。
在图90中图示的分配规则中，定义组集合信息（Gb1，Gy2，1）、（Gb2，Gy2，2）、（Gb2，Gy1，1）、（Gb3，Gy2，1）和（Gb3，Gy1，3）。
换句话说，在图90中图示的分配规则中，根据组集合信息（Gb1，Gy2，1），定义其差错概率最好的代码位组Gb1的代码位的一位到其差错概率第二好的码元位组Gy2的码元位的一位的分配，根据组集合信息（Gb2，Gy2，2），定义其差错概率第二好的代码位组Gb2的代码位的两位到其差错概率第二好的码元位组Gy2的码元位的两位的分配，根据组集合信息（Gb2，Gy1，1），定义其差错概率第二好的代码位组Gb2的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，根据组集合信息（Gb3，Gy2，1），定义其差错概率第三好的代码位组Gb3的代码位的一位到其差错概率第二好的码元位组Gy2的码元位的一位的分配，且根据组集合信息（Gb3，Gy1，3），定义其差错概率第三好的代码位组Gb3的代码位的三位到其差错概率最好的码元位组Gy1的码元位的三位的分配。
图91图示根据图90中图示的分配规则的代码位的交换的示例。
换句话说，图91的A图示在LDPC码是具有4320位的码长度N和1/2的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下根据图90中图示的分配规则的代码位的交换的第一示例。
在LDPC码是具有4320位的码长度N和1/2的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下，在去复用器25中，以列方向×行方向为（4320/（4×2）×（4×2））位的写入存储器31中的代码位在行方向上以4×2（=mb）位为单位读取，并提供到交换单元32（图18和图19）。
交换单元32根据图90中图示的分配规则交换4×2（=mb）位的代码位b0到b7，以使得例如如图91的A中图示的从存储器31读取的4×2（=mb）位的代码位b0到b7分配给两个（=b）码元的4×2（=mb）位的码元位y0到y7。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y7；
代码位b1给码元位y6；
代码位b2给码元位y4；
代码位b3给码元位y3；
代码位b4给码元位y2；
代码位b5给码元位y5；
代码位b6给码元位y1；和
代码位b7给码元位y0。
图91的B图示在LDPC码是具有4320位的码长度N和1/2的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下根据图90中图示的分配规则的代码位的交换的第二示例。
如图91的B所示，交换单元32根据图90中图示的分配规则，对于从存储器31读取的4×2（=mb）位的代码位b0到b7执行交换处理，其中：
代码位b0分配给给码元位y7；
代码位b1给码元位y3；
代码位b2给码元位y4；
代码位b3给码元位y6；
代码位b4给码元位y2；
代码位b5给码元位y0；
代码位b6给码元位y5；和
代码位b7给码元位y1。
图92是图示在LDPC码是具有4320位的码长度N和7/12的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下的代码位组和码元位组的简图。
在这种情况下，从存储器31读取的4×2（=mb）位的代码位可以基于差错概率的差异被分为如图92的A中图示的四个代码位组Gb1、Gb2、Gb3和Gb4。
在图92的A中，代码位b0属于代码位组Gb1，代码位b1到b3属于代码位组Gb2，代码位b4属于代码位组Gb3，且代码位b5到b7属于代码位组Gb4。
在调制方式是16QAM且乘数b是2的情况下，4×2（=mb）位的码元位可以基于差错概率的差异被分为如图92的B中图示的两个码元位组Gy1和Gy2。
在图92的B中，类似于图80的B的情况，码元位y0、y1、y4和y5属于码元位组Gy1，且码元位y2、y3、y6和y7属于码元位组Gy2。
图93图示在LDPC码是具有4320位的码长度N和7/12的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下的分配规则。
在如图93所示的分配规则中，定义组集合信息（Gb1，Gy1，1）、（Gb2，Gy1，1）、（Gb2，Gy2，2）、（Gb3，Gy1，1）、（Gb4，Gy1，1）和（Gb4，Gy2，2）。
换句话说，在图93中图示的分配规则中，根据组集合信息（Gb1，Gy1，1），定义其差错概率最好的代码位组Gb1的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，根据组集合信息（Gb2，Gy1，1），定义其差错概率第二好的代码位组Gb2的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，根据组集合信息（Gb2，Gy2，2），定义其差错概率第二好的代码位组Gb2的代码位的两位到其差错概率第二好的码元位组Gy2的码元位的两位的分配，根据组集合信息（Gb3，Gy1，1），定义其差错概率第三好的代码位组Gb3的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，根据组集合信息（Gb4，Gy1，1），定义其差错概率第四好的代码位组Gb4的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，且根据组集合信息（Gb4，Gy2，2），定义其差错概率第四好的代码位组Gb4的代码位的两位到其差错概率第二好的码元位组Gy2的码元位的两位的分配。
图94图示根据图93中图示的分配规则的代码位的交换的示例。
换句话说，图94的A图示在LDPC码是具有4320位的码长度N和7/12的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下根据图93中图示的分配规则的代码位的交换的第一示例。
在LDPC码是具有4320位的码长度N和7/12的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下，在去复用器25中，以列方向×行方向为（4320/（4×2）×（4×2））位的写入存储器31中的代码位在行方向上以4×2（=mb）位为单位读取，并提供到交换单元32（图18和图19）。
交换单元32根据图93中图示的分配规则交换4×2（=mb）位的代码位b0到b7，以使得例如如图94的A中图示的从存储器31读取的4×2（=mb）位的代码位b0到b7分配给两个（=b）码元的4×2（=mb）位的码元位y0到y7。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y0；
代码位b1给码元位y4；
代码位b2给码元位y2；
代码位b3给码元位y6；
代码位b4给码元位y1；
代码位b5给码元位y5；
代码位b6给码元位y3；和
代码位b7给码元位y7。
图94的B图示在LDPC码是具有4320位的码长度N和7/12的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下根据图93中图示的分配规则的代码位的交换的第二示例。
如图94的B中所示，交换单元32根据图93中图示的分配规则，对于从存储器31读取的4×2（=mb）位的代码位b0到b7执行交换处理，其中：
代码位b0分配给给码元位y0；
代码位b1给码元位y4；
代码位b2给码元位y6；
代码位b3给码元位y2；
代码位b4给码元位y1；
代码位b5给码元位y5；
代码位b6给码元位y7；和
代码位b7给码元位y3。
图95是图示在LDPC码是具有4320位的码长度N和2/3的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下的代码位组和码元位组的简图。
在这种情况下，从存储器31读取的4×2（=mb）位的代码位可以基于差错概率的差异被分为如图95的A中图示的四个代码位组Gb1、Gb2、Gb3和Gb4。
在图95的A中，代码位b0属于代码位组Gb1，代码位b1到b4属于代码位组Gb2，代码位b5属于代码位组Gb3，且代码位b6和b7属于代码位组Gb4。
在调制方式是16QAM且乘数b是2的情况下，4×2（=mb）位的码元位可以基于差错概率的差异被分为如图95的B中图示的两个码元位组Gy1和Gy2。
在图95的B中，类似于图80的B的情况，码元位y0、y1、y4和y5属于码元位组Gy1，且码元位y2、y3、y6和y7属于码元位组Gy2。
图96图示在LDPC码是具有4320位的码长度N和2/3的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下的分配规则。
在图96中图示的分配规则中，定义组集合信息（Gb1，Gy1，1）、（Gb2，Gy1，2）、（Gb2，Gy2，2）、（Gb3，Gy1，1）和（Gb4，Gy2，2）。
换句话说，在图96中图示的分配规则中，根据组集合信息（Gb1，Gy1，1），定义其差错概率最好的代码位组Gb1的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，根据组集合信息（Gb2，Gy1，2），定义其差错概率第二好的代码位组Gb2的代码位的两位到其差错概率最好的码元位组Gy1的码元位的两位的分配，根据组集合信息（Gb2，Gy2，2），定义其差错概率第二好的代码位组Gb2的代码位的两位到其差错概率第二好的码元位组Gy2的码元位的两位的分配，根据组集合信息（Gb3，Gy1，1），定义其差错概率第三好的代码位组Gb3的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，且根据组集合信息（Gb4，Gy2，2），定义其差错概率第四好的代码位组Gb4的代码位的两位到其差错概率第二好的码元位组Gy2的码元位的两位的分配。
图97图示根据图96中图示的分配规则的代码位的交换的示例。
换句话说，图97的A图示在LDPC码是具有4320位的码长度N和2/3的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下根据图96中图示的分配规则的代码位的交换的第一示例。
在LDPC码是具有4320位的码长度N和2/3的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下，在去复用器25中，以列方向×行方向为（4320/（4×2）×（4×2））位的写入存储器31中的代码位在行方向上以4×2（=mb）位为单位读取，并提供到交换单元32（图18和图19）。
交换单元32根据图96中图示的分配规则交换4×2（=mb）位的代码位b0到b7，以使得例如如图97的A中图示的从存储器31读取的4×2（=mb）位的代码位b0到b7分配给两个（=b）码元的4×2（=mb）位的码元位y0到y7。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y0；
代码位b1给码元位y4；
代码位b2给码元位y2；
代码位b3给码元位y6；
代码位b4给码元位y1；
代码位b5给码元位y5；
代码位b6给码元位y3；和
代码位b7给码元位y7。
图97的B图示在LDPC码是具有4320位的码长度N和2/3的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下根据图96中图示的分配规则的代码位的交换的第二示例。
如图97的B中图示，交换单元32根据如图96所示的分配规则，对于从存储器31读取的4×2（=mb）位的代码位b0到b7执行交换处理，其中：
代码位b0分配给给码元位y0；
代码位b1给码元位y1；
代码位b2给码元位y6；
代码位b3给码元位y2；
代码位b4给码元位y4；
代码位b5给码元位y5；
代码位b6给码元位y7；和
代码位b7给码元位y3。
图98是图示在LDPC码是具有4320位的码长度N和3/4的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下的代码位组和码元位组的简图。
在这种情况下，从存储器31读取的4×2（=mb）位的代码位可以基于差错概率的差异被分为如图98的A中图示的三个代码位组Gb1、Gb2和Gb3。
在图98的A中，代码位b0属于代码位组Gb1，代码位b1到b5属于代码位组Gb2，且代码位b6和b7属于代码位组Gb3。
在调制方式是16QAM且乘数b是2的情况下，4×2（=mb）位的码元位可以基于差错概率的差异被分为如图98的B中图示的两个码元位组Gy1和Gy2。
在图98的B中，类似于图80的B的情况，码元位y0、y1、y4和y5属于码元位组Gy1，且码元位y2、y3、y6和y7属于码元位组Gy2。
图99图示在LDPC码是具有4320位的码长度N和3/4的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下的分配规则。
在如图99所示的分配规则中，定义组集合信息（Gb1，Gy1，1）、（Gb2，Gy1，3）、（Gb2，Gy2，2）和（Gb3，Gy2，2）。
换句话说，在图99中图示的分配规则中，根据组集合信息（Gb1，Gy1，1），定义其差错概率最好的代码位组Gb1的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，根据组集合信息（Gb2，Gy1，3），定义其差错概率第二好的代码位组Gb2的代码位的三位到其差错概率最好的码元位组Gy1的码元位的三位的分配，根据组集合信息（Gb2，Gy2，2），定义其差错概率第二好的代码位组Gb2的代码位的两位到其差错概率第二好的码元位组Gy2的码元位的两位的分配，且根据组集合信息（Gb3，Gy2，2），定义其差错概率第三好的代码位组Gb3的代码位的两位到其差错概率第二好的码元位组Gy2的码元位的两位的分配。
图100图示根据图99中图示的分配规则的代码位的交换的示例。
换句话说，图100的A图示在LDPC码是具有4320位的码长度N和3/4的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下根据图99中图示的分配规则的代码位的交换的第一示例。
在LDPC码是具有4320位的码长度N和3/4的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下，在去复用器25中，以列方向×行方向为（4320/（4×2）×（4×2））位的写入存储器31中的代码位在行方向上以4×2（=mb）位为单位读取，并提供到交换单元32（图18和图19）。
交换单元32根据图99中图示的分配规则交换4×2（=mb）位的代码位b0到b7，以使得例如如图100的A中图示的、从存储器31读取的4×2（=mb）位的代码位b0到b7分配给两个（=b）码元的4×2（=mb）位的码元位y0到y7。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y0；
代码位b1给码元位y4；
代码位b2给码元位y2；
代码位b3给码元位y6；
代码位b4给码元位y1；
代码位b5给码元位y5；
代码位b6给码元位y3；和
代码位b7给码元位y7。
图100的B图示在LDPC码是具有4320位的码长度N和3/4的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下根据图99中图示的分配规则的代码位的交换的第二示例。
如图100的B中所示，交换单元32根据图99中图示的分配规则，对于从存储器31读取的4×2（=mb）位的代码位b0到b7执行交换处理，其中：
代码位b0分配给给码元位y0；
代码位b1给码元位y5；
代码位b2给码元位y6；
代码位b3给码元位y2；
代码位b4给码元位y4；
代码位b5给码元位y1；
代码位b6给码元位y7；和
代码位b7给码元位y3。
图101是图示在LDPC码是具有4320位的码长度N和5/6的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下的代码位组和码元位组的简图。
在这种情况下，从存储器31读取的4×2（=mb）位的代码位可以基于差错概率的差异被分为如图101的A中图示的五个代码位组Gb1、Gb2、Gb3、Gb4和Gb5。
在图101的A中，代码位b0属于代码位组Gb1，代码位b1属于代码位组Gb2，代码位b2到b5属于代码位组Gb3，代码位b6属于代码位组Gb4，且代码位b7属于代码位组Gb5。
在调制方式是16QAM且乘数b是2的情况下，4×2（=mb）位的码元位可以基于差错概率的差异被分为如图101的B中图示的两个码元位组Gy1和Gy2。
在图101的B中，类似于图80的B的情况，码元位y0、y1、y4和y5属于码元位组Gy1，且码元位y2、y3、y6和y7属于码元位组Gy2。
图102图示在LDPC码是具有4320位的码长度N和5/6的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下的分配规则。
在如图102所示的分配规则中，定义组集合信息（Gb1，Gy1，1）、（Gb2，Gy1，1）、（Gb3，Gy2，2）、（Gb3，Gy1，2）、（Gb4，Gy2，1）和（Gb5，Gy2，1）。
换句话说，在图102中图示的分配规则中，根据组集合信息（Gb1，Gy1，1），定义其差错概率最好的代码位组Gb1的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，根据组集合信息（Gb2，Gy1，1），定义其差错概率第二好的代码位组Gb2的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，根据组集合信息（Gb3，Gy2，2），定义其差错概率第三好的代码位组Gb3的代码位的两位到其差错概率第二好的码元位组Gy2的码元位的两位的分配，根据组集合信息（Gb3，Gy1，2），定义其差错概率第三好的代码位组Gb3的代码位的两位到其差错概率最好的码元位组Gy1的码元位的两位的分配，根据组集合信息（Gb4，Gy2，1），定义其差错概率第四好的代码位组Gb4的代码位的一位到其差错概率第二好的码元位组Gy2的码元位的一位的分配，根据组集合信息（Gb5，Gy2，1），定义其差错概率第五好的代码位组Gb5的代码位的一位到其差错概率第二好的码元位组Gy2的码元位的一位的分配。
图103图示根据图102中图示的分配规则的代码位的交换的示例。
换句话说，图103的A图示在LDPC码是具有4320位的码长度N和5/6的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下根据图102中图示的分配规则的代码位的交换的第一示例。
在LDPC码是具有4320位的码长度N和5/6的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下，在去复用器25中，以列方向×行方向为（4320/（4×2）×（4×2））位的写入存储器31中的代码位在行方向上以4×2（=mb）位为单位读取，并提供到交换单元32（图18和图19）。
交换单元32根据图102中图示的分配规则交换4×2（=mb）位的代码位b0到b7，以使得例如如图103的A中图示的、从存储器31读取的4×2（=mb）位的代码位b0到b7分配给两个（=b）码元的4×2（=mb）位的码元位y0到y7。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y0；
代码位b1给码元位y4；
代码位b2给码元位y2；
代码位b3给码元位y6；
代码位b4给码元位y1；
代码位b5给码元位y5；
代码位b6给码元位y3；和
代码位b7给码元位y7。
图103的B图示在LDPC码是具有4320位的码长度N和5/6的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下根据图102中图示的分配规则的代码位的交换的第二示例。
如图103的B中所示，交换单元32根据图102中图示的分配规则，对于从存储器31读取的4×2（=mb）位的代码位b0到b7执行交换处理，其中：
代码位b0分配给给码元位y0；
代码位b1给码元位y4；
代码位b2给码元位y6；
代码位b3给码元位y2；
代码位b4给码元位y5；
代码位b5给码元位y1；
代码位b6给码元位y3；和
代码位b7给码元位y7。
图104是图示在LDPC码是具有4320位的码长度N和11/12的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下的代码位组和码元位组的简图。
在这种情况下，从存储器31读取的4×2（=mb）位的代码位可以基于差错概率的差异被分为如图104的A中图示的三个代码位组Gb1、Gb2和Gb3。
在图104的A中，代码位b0属于代码位组Gb1，代码位b1到b6属于代码位组Gb2，且代码位b7属于代码位组Gb3。
在调制方式是16QAM且乘数b是2的情况下，4×2（=mb）位的码元位可以基于差错概率的差异被分为如图104的B中图示的两个码元位组Gy1和Gy2。
在图104的B中，类似于图80的B的情况，码元位y0、y1、y4和y5属于码元位组Gy1，且码元位y2、y3、y6和y7属于码元位组Gy2。
图105图示在LDPC码是具有4320位的码长度N和11/12的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下的分配规则。
在如图105所示的分配规则中，定义组集合信息（Gb1，Gy1，1）、（Gb2，Gy2，3）、（Gb2，Gy1，3）和（Gb3，Gy2，1）。
换句话说，在图105中图示的分配规则中，根据组集合信息（Gb1，Gy1，1），定义其差错概率最好的代码位组Gb1的代码位的一位到其差错概率最好的码元位组Gy1的码元位的一位的分配，根据组集合信息（Gb2，Gy2，3），定义其差错概率第二好的代码位组Gb2的代码位三位到其差错概率第二好的码元位组Gy2的码元位的三位的分配，根据组集合信息（Gb2，Gy1，3），定义其差错概率第二好的代码位组Gb2的代码位的三位到其差错概率最好的码元位组Gy1的码元位的三位的分配，根据组集合信息（Gb3，Gy2，1），定义其差错概率第三好的代码位组Gb3的代码位的一位到其差错概率第二好的码元位组Gy2的码元位的一位的分配。
图106图示根据图105中图示的分配规则的代码位的交换的示例。
换句话说，图106的A图示在LDPC码是具有4320位的码长度N和11/12的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下根据图105中图示的分配规则的代码位的交换的第一示例。
在LDPC码是具有4320位的码长度N和11/12的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下，在去复用器25中，以列方向×行方向为（4320/（4×2）×（4×2））位的写入存储器31中的代码位在行方向上以4×2（=mb）位为单位读取，并提供到交换单元32（图18和图19）。
交换单元32根据图105中图示的分配规则交换4×2（=mb）位的代码位b0到b7，以使得例如如图106的A中图示的、从存储器31读取的4×2（=mb）位的代码位b0到b7分配给两个（=b）码元的4×2（=mb）位的码元位y0到y7。
换句话说，交换单元32执行一交换处理，该交换处理中：
代码位b0分配给给码元位y0；
代码位b1给码元位y4；
代码位b2给码元位y2；
代码位b3给码元位y6；
代码位b4给码元位y1；
代码位b5给码元位y5；
代码位b6给码元位y3；和
代码位b7给码元位y7。
图106的B图示在LDPC码是具有4320位的码长度N和11/12的编码率的移动LDPC码、调制方式是16QAM且乘数b是2的情况下根据图105中图示的分配规则的代码位的交换的第二示例。
如图106的B中所示，交换单元32根据图105中图示的分配规则，对于从存储器31读取的4×2（=mb）位的代码位b0到b7执行交换处理，其中：
代码位b0分配给给码元位y0；
代码位b1给码元位y5；
代码位b2给码元位y3；
代码位b3给码元位y2；
代码位b4给码元位y4；
代码位b5给码元位y1；
代码位b6给码元位y6；和
代码位b7给码元位y7。
图107、108、109、110、111、112、113、114、115、116、117、118、119、120、121、122、123和124图示在执行新交换模式的交换处理的情况下和不执行交换处理的情况下BER（位差错率）的模拟结果。
换句话说，图107到图115图示在具有4320的码长度N和1/4、1/3、5/12、1/2、7/12、2/3、3/4、5/6和11/12的编码率的移动LDPC码（图35到图43）设置为目标且采用64QAM作为调制方式的情况下的BER。
图116到图124图示在具有4320的码长度N和1/4、1/3、5/12、1/2、7/12、2/3、3/4、5/6和11/12的编码率的移动LDPC码设置为目标，且采用16QAM作为调制方式的情况下的BER。
这里，在图107到图124中，乘数b是2。
在图107到图123中，横轴表示Es/N0（每一码元信号功率噪声功率比），且纵轴表示BER。此外，白色圆圈（○）表示在执行新交换模式的交换处理的情况下的BER，而星号表示在不执行交换处理的情况下的BER。
如图107到图124中所示，根据新交换模式的交换处理，与不执行交换处理的情况相比，总体上或者在某一水平的Es/N0和以上改进了BER，因此可以理解，改进了抗差错性。
这里，作为在由交换单元32执行的交换处理中交换LDPC码的代码位的方法，换言之，LDPC码的代码位和表示码元的码元位的分配的模式（在下文中，也称为位分配模式），对于具有彼此不同的编码率的LDPC码，可以采用专用于LDPC码的位分配模式。
但是，当对于具有彼此不同的编码率的LDPC码采用专用于LDPC码的位分配模式时，需要在传输装置11中安装多个位分配模式，且需要对于具有彼此不同的编码率的LDPC码改变（切换）位分配模式。
同时，根据参考图53到图106描述的交换处理，要安装在传输装置11上的位分配模式的数目可以减小。
换句话说，在码长度N是4320位且调制方式是64QAM的情况下，通过对于具有1/4的编码率的LDPC码，采用如图55的A中图示的用于将代码位b0、b1、b2、b3b4、b5、b6、b7、b8、b9、b10和b11分别分配给码元位y11、y10、y4、y5、y2、y3、y8、y9y6、y7、y1和y0的位分配模式，对于具有1/3、5/12、1/2和7/12的编码率的LDPC码，采用如图58、61、64和67的A中图示的用于将代码位b0到b11分别分配到码元位y0、y11、y1、y10、y4、y8、y2、y9、y3、y7、y5和y6的位分配模式，而对于具有2/3、3/4、5/6和11/12的编码率的LDPC码采用如图70、73、76和79中图示的用于将代码位b0到b11分别分配到码元位y2、y8、y5、y11、y0、y6、y1、y10、y4、y9、y3和y7的位分配模式，可以仅在传输装置11上安装三个模式的位分配模式。
此外，在码长度N是4320位且调制方式是16QAM的情况下，通过对于具有1/4、1/3和1/2的编码率的LDPC码，采用如图82、85和91的A中图示的用于将代码位b0到b7分配到码元位y7、y6、y4、y3、y2、y5、y1和y0的位分配模式，而对于具有5/12、7/12、2/3、3/4、5/6和11/12的编码率的LDPC码，采用如图88、94、97、100、103和106的A中图示的用于将代码位b0到分别分配到码元位y0、y4、y2、y6、y1、y5、y3和y7的位分配模式，可以仅在传输装置11上安装两个模式的位分配模式。
在本实施例中，为了便于描述，虽然已经描述了去复用器25的交换单元32对于从存储器31读取的代码位作为目标执行交换处理，但是可以通过控制代码位到存储器31中的写入或者从存储器31的读取来执行交换处理。
换句话说，例如，可以通过执行从其读取代码位的地址（读出地址）的控制来执行交换处理，以使得按交换之后的代码位的次序执行代码位从存储器31的读取。
[具有4320位的码长度N的LDPC码（第二4k代码）]
但是，对于使用从图35到图43中图示的奇偶校验矩阵初始值表获取的奇偶校验矩阵获取的具有4k位的码长度的LDPC码（在下文中，也称为第一4k代码），从尽可能地维持与DVB-T.2的兼容性的观点，类似于DVB-T.2中定义的LDPC码的情况，采用DVB-T.2中定义的360作为循环结构的列单元的数目P。
但是，存在要求或多或少地牺牲与DVB-T.2的兼容性从而改进BER的情况。
图125到图128是图示作为第一4k代码之外的具有4k位的码长度的移动LDPC码的第二4k代码的奇偶校验矩阵初始值表的示例的简图。
换句话说，图125图示具有4k位的码长度N和1/2的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图126图示具有4k位的码长度N和7/12的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图127图示具有4k位的码长度N和2/3的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图128图示具有4k位的码长度N和3/4的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
此外，从图125到图128中图示的奇偶校验矩阵初始值表获取的奇偶校验矩阵的奇偶性矩阵具有阶梯结构（图11）。
此外，对于作为使用从图125到图128中图示的奇偶校验矩阵初始值表获取的奇偶校验矩阵获取的具有4k位的码长度的LDPC码的第二4k代码，类似于DVB-T.2中定义的LDPC码，奇偶校验矩阵H的信息矩阵具有循环结构。
但是，对于第二4k代码，循环结构的单位列的数目P不是360而是作为360的一个约数的72。
LDPC编码器115（图8和图31）可以通过使用从图125到图128中图示的奇偶校验矩阵初始值表获取的奇偶校验矩阵，执行向具有4k位的码长度N和包括1/2、7/12、2/3和3/4的四种类型中的任何一种编码率r的第二4k代码中的任何一个的LDPC编码。
换句话说，LDPC编码器115设置循环结构的单位列的数目P不是360而是72，类似于参考图34描述的情况，从图125到图128中图示的奇偶校验矩阵初始值表获取奇偶校验矩阵，并使用该奇偶校验矩阵执行编码为第二4k代码的LDPC编码。
通过执行与图35到图43中图示的用于获取第一4k代码的模拟相同的模拟来获取图125到图128中图示的第二4k代码（其奇偶校验矩阵初始值表）。
换句话说，在用于获取第二4k代码的模拟中，搜索其性能阈值是预定值或者更小的全体（该性能阈值是Eb/N0，根据多边缘类型的密度演化，在该性能阈值BER处开始下降（减小）），且在属于该全体的LDPC码当中，在用于专用于移动终端的数字广播的多个调制方式（比如16QAM或者64QAM）中减小BER的LDPC码被选为具有高性能的LDPC码。
因此，在用于获取第二4k代码的模拟中，类似于用于获取第一4k代码的模拟，为了改进抗差错性，采用其中信号点的数目相对小的调制方式，比如QPSK、16QAM或者64QAM。
图129是图示从图125到图128中图示的具有1/2、7/12、2/3和3/4的四种编码率r的第二4k代码的奇偶校验矩阵初始值表获取的奇偶校验矩阵的最小周期长度和性能阈值的简图。
从图125到图128中图示的奇偶校验矩阵初始值表获取的奇偶校验矩阵的所有最小周期长度是六个周期，且不呈现周期-4。
此外，随着编码率r减小，LDPC码的冗余增加，因此随着编码率r减小而改进（减小）性能阈值。
图130是图示图125到图128的（从奇偶校验矩阵初始值表获取的第二4k代码的）奇偶校验矩阵的简图。
在第二4k代码的奇偶校验矩阵中，类似于参考图47和图48描述的第一4k代码的情况，列权重对于从第一列开始的KX列设置为X，列权重对于随后的KY列设置为Y，列权重对于随后的（M-1）列设置为二，而列权重对于最后一列设置为一。
这里，KX+KY+M-1+1与码长度N=4320位相同。
对于1/2、7/12、2/3和3/4的每个编码率r的第二4k代码的列的数目KX、KY和M以及列权重X和Y如图130所示。
对于第二4k代码的奇偶校验矩阵，类似于参考图12和图13描述的DVB-T.2中定义的奇偶校验矩阵或者第一4k代码的奇偶校验矩阵，当列位于先头侧（左侧）时，列权重趋向于变大，因此位于先头侧的第二4k代码的代码位趋向于对于差错强（具有抗差错性）。
图131是图示对于第二4k代码执行的BER的模拟结果的简图。
在该模拟中，考虑AWGN通信信道（信道），采用BPSK作为调制方式，且作为解码的重复数目C，采用50。
在图131中，横轴表示Es/N0（每一码元信号功率噪声功率比），且纵轴表示BER。
根据本公开的发明人，检查相比1/2、7/12、2/3和3/4的编码率r的任何一个的第一4k代码更加改进了第二4k代码的BER，且根据第二4k代码，可以改进抗差错性。
[接收装置12的配置示例]
图132是图示如图7所示的接收装置12的配置示例的框图。
OFDM处理单元（OFDM操作）151从传输装置11（图7）接收OFDM信号并执行OFDM信号的信号处理。由执行信号处理的OFDM处理单元151获取的数据（码元）提供到帧管理单元（帧管理）152。
帧管理单元152执行由从OFDM处理单元151提供的码元配置的帧的处理（帧分析），并将作为其结果获取的目标数据的码元和控制数据的码元提供到频率去交织器161和153。
频率去交织器153以码元为单位对于从帧管理单元152提供的码元执行频率去交织，并提供结果数据到QAM解码器154。
QAM解码器154通过解映射（信号点布置解码）码元对于从频率去交织器153提供的码元（在信号点布置的码元）执行正交解调，并将作为其结果获取的数据（LDPC码）提供到LDPC解码器155。
LDPC解码器155执行从QAM解码器154提供的LDPC码的LDPC解码，并将作为其结果获取的LDPC目标数据（这里，BCH码）提供到BCH解码器156。
BCH解码器156执行从LDPC解码器155提供的LDPC目标数据的BCH解码，并输出作为其结果获取的控制数据（信令）。
另一方面，频率去交织器161以码元为单位对于从帧管理单元152提供的码元执行频率去交织，并提供结果数据到MISO/MIMO解码器162。
MISO/MIMO解码器162执行从频率去交织器161提供的数据（码元）的时间和空间解码，并提供结果数据到时间去交织器163。
时间去交织器163以码元为单位对于从MISO/MIMO解码器162提供的数据（码元）执行时间去交织，并提供结果数据到QAM解码器164。
QAM解码器164通过解映射（信号点布置解码）码元对于从时间去交织器163提供的码元（在信号点布置的码元）执行正交解调，并将作为其结果获取的数据（码元）提供到位去交织器165。
位去交织器165执行从QAM解码器164提供的数据（码元）位去交织，并将作为其结果获取的LDPC码提供到LDPC解码器166。
LDPC解码器166执行从位去交织器165提供的LDPC码的LDPC解码，并将作为其结果获取的LDPC目标数据（这里，BCH码）提供到BCH解码器167。
BCH解码器167执行从LDPC解码器155提供的LDPC目标数据的BCH解码，并将作为其结果获取的数据提供到BB解扰器168。
BB解扰器168对于从BCH解码器167提供的数据执行能量带扩散处理，并将作为其结果获取的数据提供到空删除单元169。
空删除单元169从自BB解扰器168提供的数据中删除从如图8所示的微调电容器112插入的空位，并将结果数据提供到去复用器170。
去复用器170分离在从空删除单元169提供的数据中复用的一个或多个流（目标数据），并输出流作为输出流。
图133是图示如图132所示的位去交织器165的配置示例的框图。
位去交织器165由复用器（MUX）54和列扭转去交织器55配置，并执行从QAM解码器164（图132）提供的码元的码元位（位）的去交织。
换句话说，对于从QAM解码器164提供的码元的码元位，复用器54执行与由如图9所示的去复用器25执行的交换处理对应的逆交换处理（交换处理的逆处理），即，其中已经由交换处理交换的LDPC码的代码位（码元位）的位置返回到原始位置，并将作为其结果获取的LDPC码提供到列扭转去交织器55的逆交换处理。
列扭转去交织器55对于从复用器54提供的LDPC码，执行与作为由如图9所示的列扭转交织器24的行重排处理的列扭转交织对应的列扭转去交织（列扭转交织的逆处理），即，例如，作为其中其行已经由作为分类处理的列扭转交织改变的LDPC码的代码位返回到原始布置的逆分类处理的列扭转去交织。
更具体地，列扭转去交织器55将LDPC码的代码位写入类似于如图24等所示的存储器31配置的去交织存储器中，并进一步读取代码位，由此执行列扭转去交织。
但是，在列扭转去交织器55中，通过使用在从存储器31读取代码位时的读取地址作为写入地址，以去交织存储器的行方向执行代码位的写入。此外，通过使用在写入代码位到存储器31中时的写入地址作为读取地址，以去交织存储器的列方向执行代码位的读取。
作为列扭转去交织的结果获取的LDPC码从列扭转去交织器55提供到LDPC解码器166。
这里，虽然已经对于从QAM解码器164提供到位去交织器165的LDPC码依次执行了奇偶性交织、列扭转交织和交换处理，但在位去交织器165中，仅执行与交换处理对应的逆交换处理和与列扭转交织对应的列扭转去交织，而不执行与奇偶性交织对应的奇偶性去交织（奇偶性交织的逆处理），即，其中其行已经由奇偶性交织改变的LDPC码的代码位返回到原始行的奇偶性去交织。
因此，从位去交织器165（其列扭转去交织器55）到LDPC解码器166，提供对于其已经执行了逆交换处理和列扭转去交织而没有执行奇偶性去交织的LDPC码。
LDPC解码器166使用通过至少对于在LDPC编码处理中由如图8所示的LDPC编码器115使用的奇偶校验矩阵H执行与奇偶性交织对应的列置换获取的变换后的奇偶校验矩阵，执行从位去交织器165提供的LDPC码的LDPC解码，并作为解码LDPC目标数据的结果输出作为其结果获取的数据。
图134是图示由如图133所示的QAM解码器164、位去交织器165和LDPC解码器166执行的处理的流程图。
在步骤S111，QAM解码器164通过解映射从时间去交织器163提供的码元（被映射到信号点中的码元）执行正交解调并提供结果数据到位去交织器165，且处理进行到步骤S112。
在步骤S112，位去交织器165执行从QAM解码器164提供的码元的码元位的去交织（位去交织），且处理进行到步骤S113。
换句话说，在步骤S112，在位去交织器165中，复用器54对于作为目标从QAM解码器164提供的码元的码元位执行逆交换处理，并将作为其结果获取的LDPC码的代码位提供到列扭转去交织器55。
列扭转去交织器55对于作为目标从复用器54提供的LDPC码执行列扭转去交织，并将作为其结果获取的LDPC码提供到LDPC解码器166。
在步骤S113，LDPC解码器166使用通过至少对于在如图8所示的LDPC编码器115的LDPC编码处理中使用的奇偶校验矩阵H执行与奇偶性交织对应的行置换获取的变换后的奇偶校验矩阵，执行从列扭转去交织器55提供的LDPC码的LDPC解码，并作为LDPC目标数据的解码的结果，将作为其结果获取的数据输出到BCH解码器167。
也如图133所示，类似于图9的情况，为了便于描述，虽然执行逆交换处理的复用器54和执行列扭转去交织的列扭转去交织器55配置为分开的，但复用器54和列扭转去交织器55可以集成地配置。
此外，在如图9所示的位交织器116中，在不执行列扭转交织的情况下，在如图133所示的位去交织器165中，列扭转去交织器55是不必要的。
接下来，将进一步描述由如图132所示的LDPC解码器166执行的LDPC解码。
在如图132所示的LDPC解码器166中，如上所述，由列扭转去交织器55执行逆交换处理和列扭转去交织，且使用通过对于在如图8所示的LDPC编码器115的LDPC编码处理中使用的奇偶校验矩阵H至少执行与奇偶性交织对应的行置换而获取的变换后的奇偶校验矩阵，执行对于其不执行奇偶性去交织的LDPC码的LDPC解码。
这里，已经提出可以抑制电路规模和抑制操作频率在可以通过使用变换后的奇偶校验矩阵执行LDPC解码充分地实现的范围中的LDPC解码（例如，参见专利No.4224777）。
由此，首先，将参考图135到图138描述已经提出的使用变换后的奇偶校验矩阵的LDPC解码。
图135是图示具有90的码长度N和2/3的编码率的LDPC码的奇偶校验矩阵H的示例的简图。
在图135（类似于将在后面描述的图136和图137的情况）中，“0”由句点（“.”）表示。
在如图135所示的奇偶校验矩阵H中，奇偶性矩阵具有阶梯结构。
图136图示通过对于如图135所示的奇偶校验矩阵H执行公式（11）的行置换和公式（12）的列置换而获取的奇偶校验矩阵H′。
公式（11）
行置换：第（6s+t+1）→第（5t+s+1）。
公式（12）
列置换：第（6x+y+61）→第（5y+x+61）。
这里，在公式（11）和（12）中，s、t、x和y是分别在0≤s<5、0≤t<6、0≤x<5和0≤t<6的范围中的整数。
根据公式（11）的行置换，执行置换以处于以下状态：其中通过除以6具有余数1的第1、第7、第13、第19和第25行分别置换第1、第2、第3、第4和第5行，且当除以6时具有余数2的第2、第8、第14、第20和第26行分别置换第6、第7、第8、第9和第10行。
此外，根据公式（12）的列置换，执行置换以处于以下状态：其中对于第61列和随后的列（奇偶性矩阵），除以6具有余数1的第61、第67、第73、第79和第85列分别置换第61、第62、第63、第64和第65列，且当除以6时具有余数2的第62、第68、第74，、第80和第86列分别置换第66、第67、第68、第69和第70列。
以这种方式，通过对于如图135所示的奇偶校验矩阵H执行行置换和列置换而获取的矩阵是如图136所示的奇偶校验矩阵H′。
这里，即使在执行奇偶校验矩阵H的行置换的情况下，也不影响LDPC码的代码位的布置。
此外，公式（12）的列置换对应于其中当信息长度K是60、循环结构的单位列的数目P是5且奇偶性长度M（这里，30）的约数q（=M/P）是6时在第（K+Py+x+1）代码位的位置处交织第（K+qx+y+1）代码位的奇偶性交织。
当如图136所示的奇偶校验矩阵（在下文中，在适当时，称为变换后的奇偶校验矩阵）H′乘以对于其已经执行与公式（12）相同的置换的如图135所示的奇偶校验矩阵（在下文中，称为原始奇偶校验矩阵）H的LDPC码时，输出零失量。换句话说，当通过对于作为原始奇偶校验矩阵H的LDPC码（一个代码字）的行矢量c执行公式（12）的列置换而获取的行矢量用c′表示时，基于奇偶校验矩阵的性质，HcT变为零失量，因此很明显，H′c′T也变为零失量。
如上，如图136所示的变换后的奇偶校验矩阵H′是通过对于原始奇偶校验矩阵H的LDPC码c执行公式（12）的列置换而获取的LDPC码c′的奇偶校验矩阵。
因此，通过对于原始奇偶校验矩阵H的LDPC码c执行公式（12）的列置换，使用如图136所示的变换后的奇偶校验矩阵H′在列置换之后解码（LDPC解码）LDPC码c′和对于解码结果执行公式（12）的列置换的逆置换，可以获取与使用奇偶校验矩阵H解码原始奇偶校验矩阵H的LDPC码的情况相同的解码结果。
图137图示如图136所示的变换后的奇偶校验矩阵H′以5×5矩阵为单位分隔。
在图137中，变换后的奇偶校验矩阵H′表示为5×5单位矩阵、通过设置单位矩阵的一个或多个1为0而获取的矩阵（在下文中，在适当时，称为拟单位矩阵）、通过循环地移位单位矩阵或者拟单位矩阵而获取的矩阵（在下文中，在适当时，称为移位矩阵）、单位矩阵、拟单位矩阵和移位矩阵中的两个或更多之和（在下文中，在适当时，称为和矩阵）以及5×50矩阵的组合。
如图137所示的变换后的奇偶校验矩阵H′可以被认为是由5×5单位矩阵、拟单位矩阵、移位矩阵、和矩阵和0矩阵配置。由此，在下文中，在适当时，构成变换后的奇偶校验矩阵H′的这种5×5矩阵被称为构成矩阵。
为了解码表示为P×P构成矩阵的奇偶校验矩阵的LDPC码，可以使用其中同时执行P校验节点计算和变量节点计算的架构。
图138是图示执行这种解码处理的解码器的配置示例的框图。
换句话说，图138图示通过使用如图137所示的变换后的奇偶校验矩阵H′解码LDPC码的解码装置的配置示例，该变换后的奇偶校验矩阵H′通过对于如图135所示的原始奇偶校验矩阵H至少执行公式（12）的列置换而获取。
如图138所示的解码装置由以下配置：由六个FIFO3001到3006形成的分支数据存储器300、选择FIFO3001到3006之一的选择器301、校验节点计算单元302、两个循环移位电路303和308、由18个FIFO3041到30418配置的分支数据存储器304、选择FIFO3041到30418之一的选择器305、存储接收到的数据的接收数据存储器306、变量节点计算单元307、已解码字计算单元309、接收数据重排单元310和解码数据重排单元311。
首先，将描述将数据存储到分支数据存储器300和304中的方法。
分支数据存储器300由与通过将如图137所示的变换后的奇偶校验矩阵H′的行数30除以构成矩阵的行数5而获取的数目对应的六个FIFO3001到3006配置。FIFO300y（y=1、2、……、6）由多个级的存储区配置，且与五个分支（其对应于构成矩阵的行数和列数）对应的消息可以同时从每个级的存储区读取或者写入每个级的存储区中。此外，FIFO300y的存储区的级数设置为9，其是在行方向上如图137所示的变换后的奇偶校验矩阵的1的数目（汉明（Hamming）权重）的最大值。
在FIFO3001中，与如图137所示的变换后的奇偶校验矩阵H′的第一行到第五行中1的位置对应的数据（从变量节点提供的消息vi）以在水平方向上填充每个行的形式存储（忽略0）。换句话说，当时第j行和第i列由（j，i）表示时，在FIFO3001的第一级的存储区中，存储从变换后的奇偶校验矩阵H′的（1，1）到（5，5）的与5×5单位矩阵中1的位置对应的数据。在第二级的存储区中，存储与变换后的奇偶校验矩阵H′的（1，21）到（5，25）的移位矩阵（通过将5×5单位矩阵向右侧循环移位三而获取的移位矩阵）中1的位置对应的数据。也在第三级到第八级的存储区中，类似地，与变换后的奇偶校验矩阵H′相对应地存储数据。在第九级的存储区中，存储与变换后的奇偶校验矩阵H′的（1，86）到（5，90）的移位矩阵（通过以0置换5×5单位矩阵中第一行的1并将产生的矩阵向左侧循环移位一而获取的移位矩阵）中1的位置对应的数据。
在FIFO3002中，存储与如图137所示的变换后的奇偶校验矩阵H′的第六行到第十行中1的位置对应的数据。换句话说，在FIFO3002的第一级的存储区中，存储与变换后的奇偶校验矩阵H′的（6，1）到（10，5）的配置和矩阵的第一移位矩阵的1的位置对应的数据，该和矩阵是作为通过将5×5单位矩阵向右侧循环移位一获取的第一移位矩阵和通过将单位矩阵向右侧循环移位二而获取的第二移位矩阵之和的和矩阵。此外，在第二级的存储区中，存储与变换后的奇偶校验矩阵H′的（6，1）到（10，5）的配置和矩阵的第二移位矩阵中1的位置对应的数据。
换句话说，对于其权重是二或更大的构成矩阵，当该构成矩阵表示为其权重是1的P×P单位矩阵、其中单位矩阵中的一个或多个1元素设置为0的拟单位矩阵或者通过循环移位单位矩阵或者单位矩阵获取的移位矩阵的多个部分之和时，在同一地址（在FIFO3001到3006中的同一FIFO）存储与权重1的单位矩阵、拟单位矩阵或者移位矩阵中1的位置对应的数据（与属于单位矩阵、拟单位矩阵或者移位矩阵的分支对应的消息）。
接着，也在第三到第九级的存储区中，与变换后的奇偶校验矩阵H′相关联地存储数据。
进一步，在FIFO3003到3006中，类似地与变换后的奇偶校验矩阵H′相关联地存储数据。
分支数据存储器304由18个FIFO3041到30418配置，其对应于通过将变换后的奇偶性矩阵H′的列数（其是90）除以作为构成矩阵的列数的5而获取的数目。FIFO304x（x=1、2、……、18）由多个级的存储区配置，且与五个分支（其对应于变换后的构成矩阵H′的行数和列数）对应的消息可以同时从每个级的存储区读取或者写入每个级的存储区中。
在FIFO3041中，与如图137所示的变换后的奇偶校验矩阵H′的第一行到第五行中1的位置对应的数据（来自校验节点的消息uj）以在垂直方向上填充每个行的形式存储（忽略0）。换句话说，在FIFO3041的第一级的存储区中，存储与变换后的奇偶校验矩阵H′的从（1，1）到（5，5）的5×5单位矩阵中1的位置对应的数据。在第二级的存储区中，存储与配置变换后的奇偶校验矩阵H′的（6，1）到（10，5）的和矩阵的第一移位矩阵1的位置对应的数据，该和矩阵是作为通过将5×5单位矩阵向右侧循环移位一获取的第一移位矩阵和通过将单位矩阵向右侧循环移位二而获取的第二移位矩阵之和的和矩阵。此外，在第三级的存储区中，存储与变换后的奇偶校验矩阵H′的（6，1）到（10，5）的配置和矩阵的第二移位矩阵中1的位置对应的数据。
换句话说，对于其权重是二或更大的构成矩阵，当该构成矩阵表示为其权重是1的P×P单位矩阵、其中单位矩阵中的一个或多个1元素设置为0的拟单位矩阵或者通过循环移位单位矩阵或者单位矩阵获取的移位矩阵的多个部分之和时，在同一地址（在FIFO3041到30418中的同一FIFO）存储与权重1的单位矩阵、拟单位矩阵或者移位矩阵中1的位置对应的数据（与属于单位矩阵、拟单位矩阵或者移位矩阵的分支对应的消息）。
接着，也在第四和第五级的存储区中，与变换后的奇偶校验矩阵H′相关联地存储数据。FIFO3041的存储区的级数设置为5，其是变换后的奇偶校验矩阵H′的第一列到第五列中1的数目（汉明权重）的最大值。
也在FIFO3042和3043中，类似地与变换后的奇偶校验矩阵H′相关联地存储数据，且每个长度（级数）是5。在FIFO3044到30412中，类似地与变换后的奇偶校验矩阵H′相关联地存储数据，且每个长度是3。在FIFO30413到30418中，类似地与变换后的奇偶校验矩阵H′相关联地存储数据，且每个长度是2。
接下来，将描述如图138所示的解码装置的操作。
分支数据存储器300由6个FIFO3001到3006配置，并基于关于从前一级的循环移位电路308提供的五个消息D311属于其的变换后的奇偶校验矩阵H′的行的信息（矩阵数据）D312从FIFO3001到3006当中选择用以存储数据的FIFO，并在所选的FIFO中一起顺序地存储五个消息D311。此外，为了读取数据，分支数据存储器300从FIFO3001顺序地读取五个消息D3001，并将读取的消息提供到下一级的选择器301。在完成从FIFO3001的消息的读取之后，分支数据存储器300也从FIFO3002到3006顺序地读取消息并将读取的消息提供到选择器301。
选择器301根据选择信号D301从FIFO3001到3006中从其读取当前数据的FIFO中选择五个消息，并将所选的消息作为消息D302提供到校验节点计算单元302。
校验节点计算单元302由五个校验节点计算器3021到3025配置，并通过使用通过选择器301提供的消息D302（D3021到D3025）（以公式（7）表示的消息vi）基于公式（7）执行校验节点计算，并将作为校验节点计算的结果获取的五个消息D303（D3031到D3035）（以公式（7）表示的消息uj）提供到循环移位电路303。
循环移位电路303基于关于对于作为相应分支的变换后的奇偶校验矩阵H′的起源的单位矩阵作出的循环移位的数目的信息（矩阵数据）D305循环移位由校验节点计算单元302获取的五个消息D3031到D3035，并将其结果作为消息D304提供到分支数据存储器304。
分支数据存储器304由18个FIFO3041到30418配置，并基于关于从前一级的循环移位电路303提供的五个消息D304属于其的变换后的奇偶校验矩阵H′的行的信息D305从FIFO3041到30418当中选择用以存储数据的FIFO，并在所选的FIFO中一起顺序地存储五个消息D304。此外，为了读取数据，分支数据存储器304从FIFO3041顺序地读取五个消息D3061，并将读取的消息提供到下一级的选择器305。在完成从FIFO3041的数据的读取之后，分支数据存储器304也从FIFO3042到30418顺序地读取消息，并将读取的消息提供到选择器305。
选择器305根据选择信号D307从FIFO3041到30418中从其读取当前数据的FIFO选择五个消息，并将所选的消息作为消息D308提供到变量节点计算单元307和已解码字计算单元309。
同时，接收数据重排单元310通过执行公式（12）的列置换重排通过通信信道接收到的LDPC码D313，并将结果数据作为接收数据D314提供到接收数据存储器306。接收数据存储器306基于从接收数据重排单元310提供的接收数据D314计算接收LLR（对数似然比），存储接收LLR，并对于每五次接收将接收LLR作为接收值D309一起提供到变量节点计算单元307和已解码字计算单元309。
变量节点计算单元307由五个变量节点计算器3071到3075配置，并通过使用通过选择器305提供的消息D308（D3081到D3085）（公式（1）中表示的消息uj）和从接收数据存储器306提供的五个接收值D309（公式（1）中表示的接收值u0i）基于公式（1）执行变量节点计算，并将作为计算出的结果获取的消息D310（D3101到D3105）（公式（1）中表示的消息vi）提供到循环移位电路308。
循环移位电路308基于关于对于作为相应分支的变换后的奇偶校验矩阵H′的起源的单位矩阵作出的循环移位的数目的信息循环移位由变量节点计算单元307计算出的消息D3101到D3105，并将其结果作为消息D311提供到分支数据存储器300。
通过在一个周期中执行上述操作，可以执行LDPC码的解码一次。在解码LDPC码预定次数之后，如图138所示的解码装置通过使用已解码字计算单元309和解码数据重排单元311获取最后解码结果并输出该结果。
换句话说，已解码字计算单元309由五个已解码字计算器3091到3095配置，并通过使用由选择器305输出的五个消息D308（D3081到D3085）（公式（5）中表示的消息uj）和从接收数据存储器306提供的五个接收值D309（公式（5）中表示的接收值u0i）作为多次解码的最后阶段基于公式（5）计算解码结果（已解码字），并将作为其结果获取的已解码数据D315提供到解码数据重排单元311。
解码数据重排单元311通过对于已解码数据执行公式（12）中图示列置换的逆置换，重排作为目标的从已解码字计算单元309提供的已解码数据D315的序列，并输出结果数据作为最终解码结果D316。
如上，通过执行奇偶校验矩阵（原始奇偶校验矩阵）的行置换和列置换之一或者两者，奇偶校验矩阵变换为P×P单位矩阵、其中单位矩阵中的一个或多个1元素设置为0的拟单位矩阵、通过循环移位单位矩阵或者拟单位矩阵获取的移位矩阵、作为单位矩阵、拟单位矩阵或者移位矩阵的多个矩阵之和的和矩阵以及P×P0矩阵的组合，换言之，可以表示为构成矩阵的组合的奇偶校验矩阵（变换后的奇偶校验矩阵），因此可以采样其中在LDPC码的解码中可以同时执行P个校验节点计算和变量节点计算的架构。因此，通过同时执行P个节点计算，操作频率可以抑制在可实现范围内，因此可以执行许多重复的解码处理。
类似于如图138所示的解码装置，配置如图132所示的接收装置12的LDPC解码器166同时执行P个校验节点计算和变量节点计算，由此执行LDPC解码。
为了描述的简化，当由配置如图8所示的传输装置11的LDPC编码器115输出的LDPC码的奇偶校验矩阵例如是其中奇偶性矩阵具有阶梯结构的如图135所示的奇偶校验矩阵H时，在传输装置11的奇偶性交织器23中，以设置为60的信息长度K、设置为5的循环结构的单位列的数目P和设置为6的奇偶性长度M的约数q（=M/P）来执行其中在第（K+Py+x+1）代码位的位置处交织第（K+qx+y+1）代码位的奇偶性交织。
因为如上所述的该奇偶性交织对应于公式（12）的列置换，LDPC解码器166不需要执行公式（12）的列置换。
因此，如上所述，除了对于其不执行奇偶性去交织的LDPC码，即，处于其中已经执行公式（12）的行置换的状态的LDPC码从列扭转去交织器55提供到LDPC解码器166，且LDPC解码器166不执行公式（12）的列置换之外，如图132所示的接收装置12执行与如图138所示的解码装置的处理类似的处理。
换句话说，图139图示如图132所示的LDPC解码器166的配置示例。
如图139所示，除了不设置如图138所示的接收数据重排单元310之外，LDPC解码器166与如图138所示的解码装置类似地配置，且除了不执行公式（12）的列置换之外，执行与如图138所示的解码装置相同的处理，由此将不呈现其描述。
如上，因为可以配置LDPC解码器166而不布置接收数据重排单元310，所以规模可以小于如图138所示的解码装置的规模。
为了便于描述，在图135到图139中，虽然LDPC码的码长度N设置为90，信息长度K设置为60，循环结构的单位列的数目P（构成矩阵的行数和列数）设置为5，且奇偶性长度M的约数q（=M/P）设置为6，但码长度N、信息长度K、循环结构的单位列的数目P和约数q（=M/P）不限于上述值。
换句话说，在如图8所示的传输装置11中，虽然例如LDPC编码器115输出具有64800、16200或者4320的码长度N，N-Pq（=N-M）的信息长度K，为360、72或者60的循环结构的单位列的数目P，M/P的约数q的LDPC码，但如图139所示的LDPC解码器166也可以应用于其中通过同时执行P个校验节点计算和变量节点计算来对于作为目标的这种LDPC码执行LDPC解码的情况。
图140是图示配置如图133所示的位去交织器165的复用器54的处理的简图。
换句话说，图140的A图示复用器54的功能配置示例。
复用器54由逆交换单元1001和存储器1002配置。
对于从前一级的QAM解码器164提供的码元的码元位，复用器54执行与由传输装置11的去复用器25执行的交换处理对应的逆交换处理（交换处理的逆处理），即，其中已经由交换处理交换的LDPC码的代码位（码元位）的位置返回到原始位置的逆交换处理，并将作为其结果获取的LDPC码提供到下一级的列扭转去交织器55。
换句话说，在复用器54中，b个码元的mb位的码元位y0、y1、……、ymb-1以（连续的）b个码元为单位提供到逆交换单元1001。
逆交换单元1001执行其中mb位的码元位y0到ymb-1返回到原始mb位的代码位b0、b1、……、bmb-1的原始布置（在由配置在传输装置11侧上设置的去复用器25的交换单元32执行的交换之前代码位b0到bmb-1的布置）的逆交换，并输出作为其结果获取的mb位的代码位b0到bmb-1。
类似于配置传输装置11侧的去复用器25的存储器31，存储器1002具有用于在行（水平）方向上存储mb位和在列（垂直）方向上存储N/（mb）位的存储容量。换句话说，存储器1002由存储N/（mb）位的mb列配置。
但是，在存储器1002中，由逆交换单元1001输出的LDPC码的代码位以其中读取从传输装置11的去复用器25的存储器31提供的代码位的方向写入，且以其中代码位写入存储器31中的方向读取写入存储器1002中的代码位。
换句话说，在接收装置12的复用器54中，如图140的A中所示，在行方向上以mb位为单位由逆交换单元1001输出的LDPC码的代码位的写入从存储器1002的第一行到较低行顺序地执行。
然后，当完成与一个码长度对应的代码位的写入时，复用器54以列方向从存储器1002读取代码位，并将读取的代码位提供到下一级的列扭转去交织器55。
这里，图140的B是图示从存储器1002读取代码位的简图。
在复用器54中，从左侧向着位于右侧上的列执行从配置存储器1002的列的上侧到向下方向（列方向）的LDPC码的代码位的读取。
图141是图示配置如图133所示的位去交织器165的列扭转去交织器55的处理的简图。
换句话说，图141图示复用器54的存储器1002的配置示例。
存储器1002具有在列（垂直）方向上存储mb位并在行（水平）方向上存储N/（mb）位的存储容量，并由mb列配置。
列扭转去交织器55通过在行方向上将LDPC码的代码位写入存储器1002中并在列方向上控制用于读取代码位的写入开始位置而执行列扭转去交织。
换句话说，在列扭转去交织器55中，通过适当地改变对于多个列中的每个在其处开始代码位的读取的写入开始位置，执行其中通过列扭转交织重排的代码位的布置返回到原始布置的逆分类处理。
这里，图141图示参考图24描述的在调制方式是16QAM且乘数b是1的情况下存储器1002的配置示例。因此，一个码元的位数m是4位，且存储器1002由4（=mb）列配置。
列扭转去交织器55代替复用器54，从存储器1002的第一行到较低行在行方向上顺序地执行由交换单元1001输出的LDPC码的代码位的写入。
然后，当完成与一个码长度对应的代码位的写入时，列扭转去交织器55从左侧向着位于右侧上的列执行从存储器1002的上侧到向下方向（列方向）的代码位的读取。
这里，列扭转去交织器55以在其处位于传输装置11侧上的列扭转交织器24写入代码位的写入开始位置设置为代码位的读取开始位置来从存储器1002读取代码位。
换句话说，当每个列的开头（最高）的位置的地址是0，且列方向上每个位置的地址以升序表示为整数时，在调制方式是16QAM且乘数b是1的情况下，在列扭转去交织器55中，读取开始位置对于最左边的列设置为地址0的位置，读取开始位置对于（从左侧）第二列设置为地址2的位置，读取开始位置对于第三列设置为地址4的位置，且读取开始位置对于第四列设置为地址7的位置。
对于具有除了地址0的位置之外的读取开始位置的每一列，在执行代码位的读取直到最低位置之后，读取位置返回到开头（地址0的位置），且执行读取直到紧接在读取开始位置之前的位置。此后，从下一列（右侧）执行读取。
通过如上执行列扭转交织，通过列扭转交织重排的代码位的布置返回到原始布置。
图142是图示如图132所示的位去交织器165的另一配置示例的框图。
在附图中，相同的附图标记分配给与图133的情况对应的部分，且在下文中，在适当时不呈现其描述。
除了新设置奇偶性去交织器1011之外，如图142所示的位去交织器165的配置与如图133所示的情况的相同。
如图142所示，位去交织器165由复用器（MUX）54、列扭转去交织器55和奇偶性去交织器1011配置，并执行从QAM解码器164提供的LDPC码的代码位的位交织。
换句话说，对于从QAM解码器164提供的码元的码元位，复用器54执行与由传输装置11的去复用器25执行的交换处理对应的逆交换处理（交换处理的逆处理），即，其中已经由交换处理交换的LDPC码的代码位（码元位）的位置返回到原始位置的逆交换处理，并将作为其结果获取的LDPC码提供到列扭转去交织器55。
列扭转去交织器55对于从复用器54提供的LDPC码执行与列扭转交织对应的列扭转去交织，作为由传输装置11的列扭转交织器24执行的重排处理。
作为列扭转去交织的结果获取的LDPC码从列扭转去交织器55提供到奇偶性去交织器1011。
对于由列扭转去交织器55执行的列扭转去交织之后的代码位，奇偶性去交织器1011执行与由传输装置11的奇偶性交织器23执行的奇偶性交织对应的奇偶性去交织（奇偶性交织的逆处理），换言之，其中通过奇偶性交织重排的LDPC码的代码位返回到原始布置的奇偶性去交织。
作为奇偶性去交织的结果获取的LDPC码从奇偶性去交织器1011提供到LDPC解码器166。
因此，如图142所示的位去交织器165将对于其已经执行逆交换处理、列扭转去交织和奇偶性去交织的LDPC码，即，根据奇偶校验矩阵H由LDPC编码获取的LDPC码提供到LDPC解码器166。
LDPC解码器166使用在LDP中由传输装置11的LDPC编码器115使用的奇偶校验矩阵H或者通过对于奇偶校验矩阵H至少执行与奇偶性交织对应的列置换而获取的变换后的奇偶校验矩阵，执行从位去交织器165提供的LDPC码的LDPC解码，并作为解码LDPC目标数据的结果输出作为其结果获取的数据。
这里，在图142中，因为通过根据奇偶校验矩阵H执行LDPC编码获取的LDPC码从位去交织器165（其奇偶性去交织器1011）提供到LDPC解码器166，在通过在LDPC编码处理中使用由传输装置11的LDPC编码器115使用的奇偶校验矩阵H执行LDPC码的LDPC解码的情况下，例如，LDPC解码器166可以由根据其中对于每个节点顺序地执行消息（校验节点消息和变量节点消息）的计算的全串行解码模式执行LDPC解码的解码装置或者根据其中对于所有节点同时（以并行方式）执行消息的计算的全并行解码模式执行LDPC解码的解码装置配置。
此外，在LDPC解码器166中，在通过使用在LDPC编码处理中通过对于由传输装置11的LDPC编码器115使用的奇偶校验矩阵H至少执行与奇偶性交织对应的列置换而获取的变换后的奇偶校验矩阵执行LDPC码的LDPC解码的情况下，LDPC解码器166可以由具有其中同时执行P（或者除了一之外的P的约数）个校验节点计算和变量节点计算的架构的解码装置和包括通过执行比如用于获取LDPC码的变换后的奇偶校验矩阵的列置换之类的列置换重排LDPC码的代码位的接收数据重排单元310的解码装置（图138）。
在图142中，为了便于描述，虽然分开地配置执行逆交换处理的复用器54、执行列扭转去交织的列扭转去交织器55和执行奇偶性去交织的奇偶性去交织器1011，但类似于传输装置11的奇偶性交织器23、列扭转交织器24和去复用器25，复用器54、列扭转去交织器55和奇偶性去交织器1011中的两个或更多可以集成地配置。
[接收系统的配置示例]
图143是图示接收装置12可以应用到的接收系统的第一配置示例的框图。
如图143所示，接收系统由获取单元1101、传输信道解码处理单元1102和信息源解码处理单元1103配置。
获取单元1101通过在附图中未示出的传输信道，比如地面数字广播、卫星数字广播、CATV网络、因特网或者其他网络获取包括可以通过至少对比如节目的视频数据和音频数据之类的LDPC目标数据执行LDPC编码而获取的LDPC码的信号，并将信号提供到传输信道解码处理单元1102。
这里，在从广播站例如通过地面波、卫星波、CATV（有线电视）网络等广播由获取单元1101获取的信号的情况下，获取单元1101由调谐器、STB（机顶盒）等配置。另一方面，在例如通过从类似IPTV（因特网协议电视）的网络服务器通过多址通信发送由获取单元1101获取的信号的情况下，获取单元11例如由比如NIC（网络接口卡）的网络I/F（接口）配置。
传输信道解码处理单元1102对应于接收装置12。传输信道解码处理单元1102对于通过传输信道由获取单元1101获取的信号执行至少包括用于校正传输信道中发生的差错的处理的传输信道解码处理，并将作为其结果获取的信号提供到信息源解码处理单元1103。
换句话说，由获取单元1101通过传输信道获取的信号是通过至少执行用于校正传输信道中发生的差错的纠错编码而获取的信号，且传输信道解码处理单元1102对于信号执行比如纠错处理之类的传输信道解码处理。
这里，作为纠错编码，例如，存在LDPC编码和BCH编码。这里，作为纠错编码，至少执行LDPC编码。
此外，在传输信道解码处理中，可以包括调制信号的解调等。
信息源解码处理单元1103对于已经对于其执行传输信道解码处理的信号执行至少包括将压缩信息解压缩为原始信息的处理的信息源解码处理。
换句话说，可以对于由获取单元1101通过传输信道获取的信号执行压缩编码压缩信息，从而减小作为信息的、比如视频或者音频的数据的量，且在这种情况下，信息源解码处理单元1103对于已经对于其执行了传输信道解码处理的信号执行比如将压缩信息解压缩为原始信息的处理（解压缩处理）之类的信息源解码处理。
此外，在还没有对于由获取单元1101通过传输信道获取的信号执行压缩编码的情况下，信息源解码处理单元1103不执行将压缩信息解压缩为原始信息的处理。
这里，作为解压缩处理，例如，存在MPEG解码等。此外，在传输信道解码处理中，可以包括除了解压缩处理之外的解扰等。
在如上配置的接收系统中，对于比如视频或者音频之类的数据执行比如MPEG编码之类的压缩编码，且对于其已经执行比如LDPC编码之类的纠错编码的信号由获取单元1101通过传输信道获取并提供到传输信道解码处理单元1102。
在传输信道解码处理单元1102中，对于从获取单元1101提供的信号，例如，作为传输信道解码处理执行与正交解调单元51、QAM解码器164、位去交织器165和LDPC解码器166（或者LDPC解码器166）的处理类似的处理，且将作为其结果获取的信号提供到信息源解码处理单元1103。
信息源解码处理单元1103对于从传输信道解码处理单元1102提供的信号执行比如MPEG解码之类的信息源解码处理，并输出作为其结果获取的视频或者音频。
如上如图143所示的接收系统例如可以应用于接收作为数字广播的电视广播的电视调谐器等。
此外，获取单元1101、传输信道解码处理单元1102和信息源解码处理单元1103可以分别配置为一个独立器件（硬件（IC（集成电路）等）或者软件模块）。
此外，关于获取单元1101、传输信道解码处理单元1102和信息源解码处理单元1103，一组获取单元1101和传输信道解码处理单元1102，一组传输信道解码处理单元1102和信息源解码处理单元1103或者一组获取单元1101、传输信道解码处理单元1102和信息源解码处理单元1103可以配置为一个独立器件。
图144是图示接收装置12可以应用到的接收系统的第二配置示例的框图。
在附图中，相同的附图标记分配给与如图143所示的情况对应的部分，且在适当时，将不呈现其描述。
如图144所示的接收系统包括获取单元1101、传输信道解码处理单元1102和信息源解码处理单元1103，这与如图143所示的情况相同，且在其中新设置输出单元1111，这与如图143所示的情况不同。
例如，输出单元1111是显示视频的显示装置或者输出音频的扬声器并作为从信息源解码处理单元1103输出的信号输出视频、音频等。换句话说，输出单元1111显示图像或者输出音频。
如上如图144所示的接收系统例如可以应用于接收作为数字广播的电视广播的TV（电视接收机）或者接收无线电广播的无线电接收机等。
此外，在还没有对于由获取单元1101获取的信号执行压缩编码的情况下，由传输信道解码处理单元1102输出的信号提供到输出单元1111。
图145是图示接收装置12可以应用到的接收系统的第三配置示例的框图。
在附图中，相同的附图标记分配给与如图143所示的情况对应的部分，且在适当时，将不呈现其描述。
如图145所示的接收系统包括获取单元1101和传输信道解码处理单元1102，这与如图143所示的情况相同。
但是，在如图145所示的接收系统中，不设置信息源解码处理单元1103，而是新配置记录单元1121，这与如图143所示的情况不同。
记录单元1121在比如光盘、硬盘（磁盘）或者闪存存储器之类的记录（存储）介质上记录（存储）由传输信道解码处理单元1102输出的信号（例如，MPEG的TS的TS分组）。
如上如图145所示的接收系统可以应用于记录电视广播等的记录器。
此外，在图145中，接收系统可以被配置为包括信息源解码处理单元1103，且对于其已经由信息源解码处理单元1103执行了信息源解码处理的信号，换言之，通过解码获取的图像或者音频可以记录在记录单元1121中。
[根据实施例的计算机]
接下来，可以由硬件或者由软件执行上述一系列处理。在由软件执行一系列处理的情况下，配置软件的程序安装到通用计算机等。
图146图示执行上述一系列处理的程序安装到其的根据实施例的计算机的配置示例。
程序可以记录在作为预先内置于计算机中的记录介质的硬盘705或者ROM703中。
替代地，程序可以临时或者永久地存储（记录）在可拆卸记录介质711上，比如软盘、CD-ROM（致密盘只读存储器）、MO（磁光）盘、DVD（数字多用途盘）、磁盘或者半导体存储器。这种可拆卸记录介质711可以提供为所谓的封装软件。
此外，代替如上所述从可拆卸记录介质711安装程序到计算机，程序可以通过用于数字卫星广播的卫星从下载地点以无线方式发送到计算机或者通过比如局域网（LAN）或者因特网之类的网络以有线方式发送到计算机，且在计算机中，如上所述发送的程序可以由通信单元708接收并安装到内置硬盘705。
计算机在其中包括CPU（中央处理单元）702。输入/输出接口710通过总线701连接到CPU702，且当通过操作由键盘、鼠标、麦克风等配置的输入单元707通过输入/输出接口710从用户输入指令时，CPU702根据指令执行在ROM（只读存储器）703中存储的程序。替代地，CPU702将硬盘705中存储的程序，从卫星或者网络发送、由通信单元708接收并安装到硬盘705的程序，或者从加载到驱动器709中的可拆卸记录介质711读取并安装到硬盘705的程序加载到RAM（随机存取存储器）704中并执行程序。以这种方式，CPU702执行根据上述流程图的处理或者基于以上所述框图的配置执行的处理。然后，在需要时，CPU702通过输入/输出接口710例如从由LCD（液晶显示器）、扬声器等配置的输出单元706输出处理结果，从通信单元708发送处理结果，或者在硬盘705中记录处理结果。
这里，在该说明书中，描述用于使得计算机执行各种处理的程序的处理步骤不需要必须根据流程图中描述的序列以时间序列执行，且在其中包括以并行方式或者以单独方式执行的处理（例如，并行处理或者使用对象的处理）。
此外，程序可以由一个计算机处理或者可以以分布方式由多个计算机处理。此外，程序可以发送到远程计算机并执行。
此外，本发明的实施例不限于上述实施例，且在不脱离本发明的概念的范围中在其中可以做出各种改变。
换句话说，如上所述专用于移动终端的数字广播等中采用的LDPC码（其奇偶校验矩阵初始值表）可以用于专用于固定终端的数字广播等。
附图标记列表
11传输装置
12接收装置
23奇偶性交织器
24列扭转交织器
25去复用器
31存储器
32交换单元
54复用器
55列扭转交织器
111模式适配/复用器
112微调电容器
113BB加扰器
114BCH编码器
115LDPC编码器
116位交织器
117QAM编码器
118时间交织器
119MISO/MIMO编码器
120频率交织器
121BCH编码器
122LDPC编码器
123QAM编码器
124频率交织器
131帧建立器/资源分配单元
132OFDM生成单元
151OFDM处理单元
152帧管理单元
153频率去交织器
154QAM解码器
155LDPC解码器
156BCH解码器
161频率去交织器
162MISO/MIMO解码器
163时间去交织器
164QAM解码器
165位去交织器
166LDPC解码器
167BCH解码器
168BB解扰器
169空删除单元
170去复用器
300分支数据存储器
301选择器
302校验节点计算单元
303循环移位电路
304分支数据存储器
305选择器
306接收数据存储器
307变量节点计算单元
308循环移位电路
309已解码字计算单元
310接收数据重排单元
311已解码数据重排单元
601编码处理单元
602存储单元
611编码率设置单元
612初始值表读取单元
613奇偶校验矩阵生成单元
614信息位读取单元
615编码奇偶性计算单元
616控制单元
701总线
702CPU
703ROM
704RAM
705硬盘
706输出单元
707输入单元
708通信单元
709驱动器
710输入/输出接口
711可拆卸记录介质
1001逆交换单元
1002存储器
1011奇偶性去交织器
1101获取单元
1101传输信道解码处理单元
1103信息源解码处理单元
1111输出单元
1121记录单元

Claims (7)

1.一种数据处理装置，执行编码信息位，包括：
编码单元，基于奇偶校验矩阵执行将信息位以1/2的编码率编码为具有4320位的码长度的LDPC(低密度奇偶校验)码的编码，
其中，所述奇偶校验矩阵包括信息矩阵和奇偶性矩阵，
其中，所述信息矩阵由表示信息矩阵的1元素的位置的奇偶校验矩阵初始值表表示，
其中，所述奇偶校验矩阵初始值表包括如下的表：
1421502132475075385788289691042110713151509158416121781193421062117
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5828319841900。
2.一种编码信息位的方法，包括：
以1/2的编码率将信息位编码为具有4320位的码长度的LDPC(低密度奇偶校验)码，
其中，所述奇偶校验矩阵包括信息矩阵和奇偶性矩阵，
其中，所述信息矩阵由表示信息矩阵的1元素的位置的奇偶校验矩阵初始值表表示，
其中，所述奇偶校验矩阵初始值表包括如下的表：
1421502132475075385788289691042110713151509158416121781193421062117
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3.一种数据处理装置，用于解码LDPC(低密度奇偶校验)码，所述数据处理装置包括：
解码单元，用于基于奇偶校验矩阵将1/2的编码率下具有4320位的码长度的LDPC码解码为信息位，
其中，所述奇偶校验矩阵包括信息矩阵和奇偶性矩阵，
其中，所述信息矩阵由表示信息矩阵的1元素的位置的奇偶校验矩阵初始值表表示，
其中，所述奇偶校验矩阵初始值表包括如下的表：
1421502132475075385788289691042110713151509158416121781193421062117
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4.根据权利要求3的数据处理装置，包括：
奇偶性去交织器，用于仅去交织LDPC码的奇偶性位
5.根据权利要求3的数据处理装置，包括：
存储单元，用于以多个列存储LDPC码；
列扭转去交织器，用于将以多个列存储的数据去交织到列方向中。
6.根据权利要求3的数据处理装置，
其中，奇偶校验矩阵的2+360×(i-1)列是经由M/360的循环移位1+360×(i-1)列，其中i是奇偶校验矩阵中的列号，M是奇偶性长度。
7.一种用于解码LDPC(低密度奇偶校验)码的数据处理方法，包括：
解码步骤，用于基于奇偶校验矩阵解码在1/2的编码率下具有4320位的码长度的LDPC码，
其中，所述奇偶校验矩阵包括信息矩阵和奇偶性矩阵，
其中，所述信息矩阵由表示信息矩阵的1元素的位置的奇偶校验矩阵初始值表表示，
其中，所述奇偶校验矩阵初始值表包括如下的表：
1421502132475075385788289691042110713151509158416121781193421062117
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