CN103765782A - 数据处理器和数据处理方法 - Google Patents

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CN103765782A
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parity
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篠原雄二
山本真纪子
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Abstract

本技术涉及能够改善数据错误容差的数据处理方法和数据处理器。在其中将具有16200比特的代码长度和8/15的编码率的LDPC码映射到16个信号点的情况下，去复用器执行交换，其中，当用于4×2比特的符号比特被设置为b#i并且且将相对于所述两个连续码元的4×2比特中的码元比特中的最高有效比特的第#i+1比特设置为y#i时，将比特y0、y4、y3、y1、y2、y5、y6和y7分别分配到比特b0、b1、b2、b3、b4、b5、b6和b7。本技术可以例如被应用到用于传输LDPC码的传输系统。

Description

数据处理器和数据处理方法
技术领域
本技术涉及数据处理装置和数据处理方法，并且具体地说涉及使得能够改善数据抗错性的数据处理装置和数据处理方法。
背景技术
低密度奇偶校验（LDPC）码具有高的纠错能力，并且已经近来被广泛采用到包括诸如在欧洲执行的数字视频广播（DVB）-S.2的卫星数字广播的传输系统（例如，参见非专利文件1）。另外，已经检查了LDPC码向下一代陆地数字广播的采用。
从近来的研究，已知与turbo码类似，当代码长度增大时从LDPC码获得接近香农极限的性能。另外，因为LDPC码具有最短距离与代码长度成比例的属性，所以LDPC码具有下述优点：作为其特性，块错误概率特性高，并且很少产生在turbo码等的解码特性上观察到的所谓的错误平层现象。
以下，将具体描述LDPC码。LDPC码是线性代码，并且LDPC码不必是二进制码。然而，在此，假定LDPC码是二进制码。
LDPC码的最大特性是限定LDPC码的奇偶校验矩阵稀疏。在此，稀疏矩阵是其中矩阵的元素的“1”的数量很小的矩阵（其中大多数元素是0的矩阵）。
图1图示了LDPC码的奇偶校验矩阵H的示例。
在图1的奇偶校验矩阵H中，每列的加权（列加权）（“1”的数量）变为“3”，并且，每行的加权（行加权）变为“6”。
在使用LDPC码的编码（LDPC编码）中，例如，基于奇偶校验矩阵H来产生产生矩阵G，并且将产生矩阵G与二进制信息比特相乘，使得产生代码字（LDPC码）。
具体地说，执行LDPC编码的编码装置首先计算在奇偶校验矩阵H的转置矩阵HT和产生矩阵G之间的、其中实现表达式GHT=0的产生矩阵G。在此，当产生矩阵G是K×N矩阵时，编码装置将产生矩阵G与由K个比特构成的信息比特的比特串（向量u）相乘，并且产生由N个比特构成的代码字c（＝uG）。通过预定通信信道在接收侧处接收由编码装置产生的代码字（LDPC码）。
可以通过由Gallager提出的被称为概率解码的算法来解码LDPC码，该算法即在所谓的Tanner图上使用置信传播的消息传送算法，该Tanner图由可变节点（也被称为消息节点）和校验节点构成。在此，可变节点和校验节点以下被适当地简称为节点。
图2图示了LDPC码的解码的序列。
以下，通过以对数似然率表示由接收侧接收的LDPC码（一个代码字）的第i个符号比特的值的似然率“0”而获得的实数值（接收LLR）被适当地称为接收值u0i。另外，从校验节点输出的消息被称为uj，并且从可变节点输出的消息被称为vi。
首先，在LDPC码的解码中，如图2中所示，在步骤S11中，接收LDPC码，将消息（校验节点消息）uj初始化为“0”，并且以整数作为重复处理的计数的变量k被初始化为“0”，并且，处理进行到步骤S12。在步骤S12中，通过基于通过接收LDPC码而获得的接收值u0i执行由表达式（1）表示的运算（可变节点运算）来获取消息（可变节点消息）vi，并且，通过基于消息vi执行由表达式（2）表示的运算（校验节点运算）来获取消息uj。
[公式1]
v i = u 0 i + Σ j = 1 d v - 1 u j . . . ( 1 )
[公式2]
tanh ( u j 2 ) = Π i = 1 d c - 1 tanh ( v i 2 ) . . . ( 2 )
在此，在表达式（1）和（2）中的dv和dc分别表示示出在垂直方向（列）和水平方向（行）上的奇偶校验矩阵H的“1”的数量，并且可以分别被任意设置。例如，在(3,6)代码的情况下，dv=3和dc=6。
在表达式（1）的可变节点运算和表达式（2）的校验节点运算中，因为从用于输出消息的边缘（连接可变节点和校验节点的线）输入的消息不是操作目标，所以操作范围变为1至dv–1或1至dc–1。实际上通过下述方式来执行表达式（2）的校验节点运算：预先建立由相对于两个输入v1和v2的一个输出限定的表达式（3）表示的函数R(v1,v2)的表格，并且连续地（递归地）使用该表，如表达式（4）所示。
[公式3]
x＝2tanh-1{tanh(v1/2)tanh(v2/2)}＝R(v1.v2)...(3)
[公式4]
u j = R ( v 1 , R ( v 2 , R ( v 3 , . . . R ( v d c - 2 , v d c - 1 ) ) ) ) . . . ( 4 )
在步骤S12中，将变量k递增“1”，并且处理进行到步骤S13。在步骤S13中，确定变量k是否大于预定重复解码计数C。当在步骤S13中确定变量k不大于C时，处理返回到步骤S12，并且以下重复相同的处理。
当在步骤S13中确定变量k大于C时，处理进行到步骤S14，通过执行由表达式（5）表示的运算来获取与要最后输出的解码结果对应的消息vi，并且输出该消息，并且LDPC码的解码处理结束。
[公式5]
v i = v 0 i + Σ j = 1 d v u j . . . ( 5 )
在此，与表达式（1）的可变节点运算不同，使用来自连接到可变节点的所有边缘的消息uj来执行表达式（5）的运算。
图3图示了(3,6)LDPC码（1/2的编码率和12的代码长度）的奇偶校验矩阵H的示例。
在图3的奇偶校验矩阵H中，与图1类似，列的加权被设置为3，并且行的加权被设置为6。
图4图示了图3的奇偶校验矩阵H的Tanner图。
在图4中，通过加号“+”来表示校验节点，并且通过等号“＝”来表示可变节点。校验节点和可变节点对应于奇偶校验矩阵H的行和列。连接校验节点和可变节点的线是边缘，并且对应于奇偶校验矩阵的元素的“1”。
即，当奇偶校验矩阵的第j行和第i列的元素是1时，在图4中，通过边缘来连接来自上侧的第i个可变节点（节点“＝”）和来自上侧的第j个校验节点（节点“+”）。该边缘示出与可变节点对应的符号比特具有与校验节点对应的限制条件。
在作为LDPC码的解码方法的和积算法中，重复执行可变节点运算和校验节点运算。
图5图示了由可变节点执行的可变节点运算。
在可变节点中，通过表达式（1）的可变节点运算使用来自连接到可变节点的剩余边缘的消息u1和u2和接收值u0i来获取与用于计算的边缘对应的消息vi。也通过相同的方法来获取与其他边缘对应的消息。
图6图示了由校验节点执行的校验节点运算
在此，可以通过表达式（6）使用表达式a×b=exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)的关系来重写表达式（2）的校验节点运行。然而，sign(x)在x≥0的情况下是1并且在x<0的情况下是-1。
[公式6]
u j = 2 tanh - 1 ( &Pi; i = 1 d c - 1 tanh ( v i 2 ) ) = 2 tanh - 1 [ exp { &Sigma; i = 1 d c - 1 ln ( | tanh ( v i 2 ) | ) } &times; &Pi; i = 1 d c - 1 sign ( tanh ( v i 2 ) ) ] = 2 tanh - 1 [ exp { - ( &Sigma; i = 1 d c - 1 - ln ( tanh ( | v i | 2 ) ) ) } ] &times; &Pi; i = 1 d c - 1 sign ( v i ) . . . ( 6 )
在x≥0中，如果将函数φ(x)定义为表达式φ(x)=ln(tanh(x/2))，则实现表达式φ-1(x)=2tanh-1(e-x)。因为这个原因，可以将表达式（6）变换为表达式（7）。
[公式7]
u j = &phi; - 1 ( &Sigma; i = 1 d c - 1 &phi; ( | v i | ) ) &times; &Pi; i = 1 d c - 1 sign ( v i ) . . . ( 7 )
在校验节点中，根据表达式（7）来执行表达式（2）的校验节点运算。
即，在校验节点中，如图6中所示，通过表达式（7）的校验节点运算使用来自连接到校验节点的剩余边缘的消息v1、v2、v3、v4和v5来获取与用于计算的边缘对应的消息uj。也通过相同的方法来获取与其他边缘对应的消息。
可以将表达式（7）的函数φ(x)表示为表达式φ(x)=ln((ex+1)/(ex-1))，并且在x>0的情况下，φ(x)=φ-1(x)。当将函数φ(x)和φ-1(x)安装到硬件时，可以使用查找表（LUT）来安装函数φ(x)和φ-1(x)。然而，两个函数φ(x)和φ-1(x)变为相同的LUT。
引用列表
非专利文件
非专利文件1：DVB-S.2:ETSI EN302 307V1.1.2(2006-06)
发明内容
本技术要解决的问题
在作为卫星数字广播的标准DVB-S.2或者在作为下一代陆地数字广播的标准的DVB-T.2中采用LDPC码。另外，计划在作为下一代有线电视（CATV）数字广播的标准的DVB-C.2中采用LDPC码。
在基于诸如DVB-S.2的DVB标准的数字广播中，LDPC码变为诸如正交相移键控（QPSK）的正交调制（数字调制）的码元（码元化），并且将该码元映射到信号点并且传输。
在LDPC码的码元化中，以两个比特或更多的符号比特为单位来执行LDPC码的符号比特的交换，并且在交换后的符号比特变为码元的比特。
作为交换符号比特以码元化LDPC码的方法，提出了各种方法。例如，也在DVB-T.2中限定了交换方法。
同时，DVB-T.2是专用于在家庭等中安装的电视机接收器的固定终端的数字广播的标准，并且可能在专用于移动终端的数字广播中不适合。
即，与固定终端作比较，在移动终端中，必须减小电路规模，并且降低消耗的功率。因此，在专用于移动终端的数字广播中，为了减轻用于诸如在移动终端中的LDPC码的解码的处理所需的负荷，可以比专用于固定终端的数字广播的情况下更多地限制LDPC码的解码的重复计数（重复解码计数C）或LDPC码的代码长度。
然而，必须在该限制下在一定程度上保持抗错性。
本技术已经考虑到上面的情况而被做出，并且使得能够改善对于诸如LDPC码的数据的抗错性。
对于问题的解决方案
根据本技术的第一方面的一种数据处理装置/数据处理方法是一种数据处理装置/数据处理方法，包括：编码单元/步骤，其基于LDPC码的奇偶校验矩阵来执行其中代码长度是16200比特并且编码率是8/15的LDPC编码；以及，交换单元/步骤，其将所述LDPC码的符号比特与对应于由16QAM确定的16个信号点的任何一个的码元的码元比特交换。所述LDPC码包括信息比特和奇偶比特。所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶校验矩阵部分。通过奇偶校验矩阵初始值表来表示所述信息矩阵部分。所述奇偶校验矩阵初始值表是表示用于每360列的信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
3170 5126 5625 6901
2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
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5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464
当在具有16200/8比特的存储容量的8个存储单元中存储并且一次一比特地从相应的存储单元被读取的8比特的符号比特被分配到两个连续的码元时，所述交换单元/步骤将相对于所述8比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的8比特的码元比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6和b7分别与比特y0、y4、y3、y1、y2、y5、y6和y7交换。
在如上所述的第一方面中，基于LDPC码的奇偶校验矩阵来执行其中所述代码长度是16200并且所述编码率是8/15的所述LDPC编码，并且将LDPC码的符号比特与对应于由16QAM确定的16个信号点的任何一个的码元的码元比特交换。LDPC码包括信息比特和奇偶比特，奇偶校验矩阵包括与信息比特对应的信息矩阵部分和与奇偶比特对应的奇偶校验矩阵部分。通过奇偶校验矩阵初始值表来表示所述信息矩阵部分。所述奇偶校验矩阵初始值表是表示用于每360列的信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
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3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464
当在具有16200/8比特的存储容量的8个存储单元中存储并且一次一比特地从相应的存储单元被读取的8比特的符号比特被分配到两个连续的码元时，将相对于所述8比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的8比特的码元比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6和b7分别与比特y0、y4、y3、y1、y2、y5、y6和y7交换。
在如上所述的第一方面中，基于LDPC码的奇偶校验矩阵来执行其中所述代码长度是16200并且所述编码率是8/15的所述LDPC编码，并且将LDPC码的符号比特与对应于由64QAM确定的64个信号点的任何一个的码元的码元比特交换。LDPC码包括信息比特和奇偶比特，奇偶校验矩阵包括与信息比特对应的信息矩阵部分和与奇偶比特对应的奇偶矩阵部分。通过奇偶校验矩阵初始值表来表示所述信息矩阵部分。所述奇偶校验矩阵初始值表是表示用于每360列的信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
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3198 4858 6983 7033
3170 5126 5625 6901
2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464
当在具有16200/8比特的存储容量的8个存储单元中存储并且一次一比特地从相应的存储单元被读取的8比特的符号比特被分配到两个连续的码元时，将相对于所述8比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的8比特的码元比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6和b7分别与比特y0、y4、y3、y1、y2、y5、y6和y7交换。
根据本技术的第二方面的一种数据处理装置/数据处理方法是一种数据处理装置/数据处理方法，包括：编码单元/步骤，其基于LDPC码的奇偶校验矩阵来执行其中代码长度是16200比特并且编码率是7/15的LDPC编码；以及，交换单元/步骤，其将所述LDPC码的符号比特与对应于由64QAM确定的64个信号点的任何一个的码元的码元比特交换。所述LDPC码包括信息比特和奇偶比特。所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分。通过奇偶校验矩阵初始值表来表示所述信息矩阵部分。所述奇偶校验矩阵初始值表是表示用于每360列的信息矩阵部分的元素1的位置的表格，并且被配置如下：
3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638
356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602
18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582
714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559
3452 7935 8092 8623
56 1955 3000 8242
1809 4094 7991 8489
2220 6455 7849 8548
1006 2576 3247 6976
2177 6048 7795 8295
1413 2595 7446 8594
2101 3714 7541 8531
10 5961 7484
3144 4636 5282
5708 5875 8390
3322 5223 7975
197 4653 8283
598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005
当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述交换单元/步骤将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11分别与比特y2、y0、y8、y7、y1、y6、y4、y3、y10、y9、y5和y11交换。
在如上所述的第二方面中，基于LDPC码的奇偶校验矩阵来执行其中所述代码长度是16200并且所述编码率是7/15的所述LDPC编码，并且将LDPC码的符号比特与对应于由64QAM确定的64个信号点的任何一个的码元的码元比特交换。LDPC码包括信息比特和奇偶比特，奇偶校验矩阵包括与信息比特对应的信息矩阵部分和与奇偶比特对应的奇偶矩阵部分。通过奇偶校验矩阵初始值表来表示所述信息矩阵部分。所述奇偶校验矩阵初始值表是表示用于每360列的信息矩阵部分的元素1的位置的表格，并且被配置如下：
3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638
356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602
18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582
714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559
3452 7935 8092 8623
56 1955 3000 8242
1809 4094 7991 8489
2220 6455 7849 8548
1006 2576 3247 6976
2177 6048 7795 8295
1413 2595 7446 8594
2101 3714 7541 8531
10 5961 7484
3144 4636 5282
5708 5875 8390
3322 5223 7975
197 4653 8283
598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005
当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述交换单元/步骤将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11分别与比特y2、y0、y8、y7、y1、y6、y4、y3、y10、y9、y5和y11交换。
根据本技术的第三方面的一种数据处理装置/数据处理方法是一种数据处理装置/数据处理方法，包括：编码单元/步骤，其基于LDPC码的奇偶校验矩阵来执行其中代码长度是16200比特并且编码率是8/15的LDPC编码；以及，交换单元/步骤，其将所述LDPC码的符号比特与对应于由64QAM确定的64个信号点的任何一个的码元的码元比特交换。所述LDPC码包括信息比特和奇偶比特。所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分。通过奇偶校验矩阵初始值表来表示所述信息矩阵部分。所述奇偶校验矩阵初始值表是表示用于每360列的信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
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2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464
当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述交换单元/步骤将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11分别与比特y2、y0、y4、y1、y6、y7、y8、y5、y10、y3、y9和y11交换。
在如上所述的第三方面中，基于LDPC码的奇偶校验矩阵来执行其中所述代码长度是16200并且所述编码率是8/15的所述LDPC编码，并且将LDPC码的符号比特与对应于由64QAM确定的64个信号点的任何一个的码元的码元比特交换。LDPC码包括信息比特和奇偶比特，奇偶校验矩阵包括与信息比特对应的信息矩阵部分和与奇偶比特对应的奇偶矩阵部分。通过奇偶校验矩阵初始值表来表示所述信息矩阵部分。所述奇偶校验矩阵初始值表是表示用于每360列的信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
3170 5126 5625 6901
2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464
当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述交换单元/步骤将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11分别与比特y2、y0、y4、y1、y6、y7、y8、y5、y10、y3、y9和y11交换。
根据本技术的第四方面的一种数据处理装置/数据处理方法是一种数据处理装置/数据处理方法，包括：逆交换单元/步骤，其将对应于由16QAM确定的16个信号点的任何一个的码元的码元比特与其中代码长度是16200比特并且编码率是8/15的LDPC码的符号比特交换；以及，解码单元/步骤，其基于所述LDPC码的奇偶校验矩阵解码由所述逆交换单元/步骤交换的所述LDPC码。当在具有16200/8比特的存储容量的8个存储单元中存储并且一次一比特地从相应的存储单元被读取的8比特的符号比特被分配到两个连续的码元时，所述逆交换单元/步骤将相对于所述8比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的8比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特y0、y4、y3、y1、y2、y5、y6和y7分别与比特b0、b1、b2、b3、b4、b5、b6和b7交换。所述LDPC码包括信息比特和奇偶比特。所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分。通过奇偶校验矩阵初始值表来表示所述信息矩阵部分。所述奇偶校验矩阵初始值表是表示用于每360列的信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
3170 5126 5625 6901
2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464
在如上所述的第四方面中，将对应于由16QAM确定的16个信号点的任何一个的码元的码元比特与其中代码长度是16200比特并且编码率是8/15的LDPC码的符号比特交换，并且基于所述LDPC码的奇偶校验矩阵解码所交换的所述LDPC码。当在具有16200/8比特的存储容量的8个存储单元中存储并且一次一比特地从相应的存储单元被读取的8比特的符号比特被分配到两个连续的码元时，将相对于所述8比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的8比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特y0、y4、y3、y1、y2、y5、y6和y7分别与比特b0、b1、b2、b3、b4、b5、b6和b7交换。所述LDPC码包括信息比特和奇偶比特。所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分。通过奇偶校验矩阵初始值表来表示所述信息矩阵部分。所述奇偶校验矩阵初始值表是表示用于每360列的信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
3170 5126 5625 6901
2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464
根据本技术的第五方面的一种数据处理装置/数据处理方法是一种数据处理装置/数据处理方法，包括：逆交换单元/步骤，其将对应于由64QAM确定的64个信号点的任何一个的码元的码元比特与其中代码长度是16200比特并且编码率是7/15的LDPC码的符号比特交换；以及，解码单元/步骤，其基于所述LDPC码的奇偶校验矩阵解码由所述逆交换单元/步骤交换的所述LDPC码。当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述逆交换单元/步骤将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特y2、y0、y8、y7、y1、y6、y4、y3、y10、y9、y5和y11分别与比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11交换。所述LDPC码包括信息比特和奇偶比特。所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分。通过奇偶校验矩阵初始值表来表示所述信息矩阵部分。所述奇偶校验矩阵初始值表是表示用于每360列的信息矩阵部分的元素1的位置的表格，并且被配置如下：
3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638
356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602
18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582
714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559
3452 7935 8092 8623
56 1955 3000 8242
1809 4094 7991 8489
2220 6455 7849 8548
1006 2576 3247 6976
2177 6048 7795 8295
1413 2595 7446 8594
2101 3714 7541 8531
10 5961 7484
3144 4636 5282
5708 5875 8390
3322 5223 7975
197 4653 8283
598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005
在如上所述的第五方面中，将对应于由16QAM确定的16个信号点的任何一个的码元的码元比特与其中代码长度是16200比特并且编码率是7/15的LDPC码的符号比特交换，并且基于所述LDPC码的奇偶校验矩阵解码所交换的所述LDPC码。当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特y2、y0、y8、y7、y1、y6、y4、y3、y10、y9、y5和y11分别与比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11交换。所述LDPC码包括信息比特和奇偶比特。所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分。通过奇偶校验矩阵初始值表来表示所述信息矩阵部分。所述奇偶校验矩阵初始值表是表示用于每360列的信息矩阵部分的元素1的位置的表格，并且被配置如下：
3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638
356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602
18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582
714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559
3452 7935 8092 8623
56 1955 3000 8242
1809 4094 7991 8489
2220 6455 7849 8548
1006 2576 3247 6976
2177 6048 7795 8295
1413 2595 7446 8594
2101 3714 7541 8531
10 5961 7484
3144 4636 5282
5708 5875 8390
3322 5223 7975
197 4653 8283
598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005
根据本技术的第六方面的一种数据处理装置/数据处理方法是一种数据处理装置/数据处理方法，包括：逆交换单元/步骤，其将对应于由64QAM确定的64个信号点的任何一个的码元的码元比特与其中代码长度是16200比特并且编码率是8/15的LDPC码的符号比特交换；以及，解码单元/步骤，其基于所述LDPC码的奇偶校验矩阵解码由所述逆交换单元/步骤交换的所述LDPC码。当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述逆交换单元/步骤将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特y2、y0、y4、y1、y6、y7、y8、y5、y10、y3、y9和y11分别与比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11交换。所述LDPC码包括信息比特和奇偶比特。所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分。通过奇偶校验矩阵初始值表来表示所述信息矩阵部分。所述奇偶校验矩阵初始值表是表示用于每360列的信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
3170 5126 5625 6901
2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464
在如上所述的第六方面中，将对应于由64QAM确定的64个信号点的任何一个的码元的码元比特与其中代码长度是16200比特并且编码率是8/15的LDPC码的符号比特交换，并且基于所述LDPC码的奇偶校验矩阵解码所交换的所述LDPC码。当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特y2、y0、y4、y1、y6、y7、y8、y5、y10、y3、y9和y11分别与比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11交换。所述LDPC码包括信息比特和奇偶比特。所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分。通过奇偶校验矩阵初始值表来表示所述信息矩阵部分。所述奇偶校验矩阵初始值表是表示用于每360列的信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
3170 5126 5625 6901
2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464
该数据处理装置可以是独立装置，并且可以是构成一个装置的内部块。
本发明的效果
根据本技术，可以改善抗错性。
附图说明
图1是图示LDPC码的奇偶校验矩阵H的图。
图2是图示LDPC码的解码序列的流程图。
图3是图示LDPC码的奇偶校验矩阵的示例的图。
图4是图示奇偶校验矩阵的Tanner图的图。
图5是图示可变节点的图。
图6是图示校验节点的图。
图7是图示本技术被应用到的传输系统的一个实施例的配置示例的图。
图8是图示传输装置11的配置示例的框图。
图9是图示比特交织器116的配置示例的框图。
图10是图示奇偶校验矩阵的图。
图11是图示奇偶矩阵的图。
图12是图示在标准DVB-S.2中限定的LDPC码的奇偶校验矩阵的图。
图13是图示在标准DVB-S.2中限定的LDPC码的奇偶校验矩阵的图。
图14是图示16QAM的信号点布置的图。
图15是图示64QAM的信号点布置的图。
图16是图示64QAM的信号点布置的图。
图17是图示64QAM的信号点布置的图。
图18是图示去复用器25的处理的图。
图19是图示去复用器25的处理的图。
图20是图示用于LDPC码的解码的Tanner图的图。
图21是图示变为阶梯结构的奇偶矩阵HT和与奇偶矩阵HT对应的Tanner图的图。
图22是图示与在奇偶交织后的LDPC码对应的奇偶校验矩阵H的奇偶矩阵HT的图。
图23是图示变换奇偶校验矩阵的图。
图24是图示列扭曲交织器24的处理的图。
图25是图示用于列扭曲交织所需的存储器31的列数量和写入开始位置的地址的图。
图26是图示用于列扭曲交织所需的存储器31的列数量和写入开始位置的地址的图。
图27是图示由比特交织器116和QAM编码器117执行的处理的流程图。
图28是通过模拟采用的通信信道的模型的图。
图29是图示通过模拟获得的错误率和颤振的多普勒频率fd的关系的图。
图30是图示通过模拟获得的错误率和颤振的多普勒频率fd的关系的图。
图31是图示LDPC编码器115的配置示例的框图。
图32是图示LDPC编码器115的处理的流程图。
图33是图示其中编码率是1/4并且代码长度是16200的奇偶校验矩阵初始值表的示例的图。
图34是图示从奇偶校验矩阵初始值表获取奇偶校验矩阵H的方法的图。
图35是图示其中编码率是1/5并且代码长度是16200的奇偶校验矩阵初始值表的示例的图。
图36是图示其中编码率是4/15并且代码长度是16200的奇偶校验矩阵初始值表的示例的图。
图37是图示其中编码率是1/3并且代码长度是16200的奇偶校验矩阵初始值表的示例的图。
图38是图示其中编码率是2/5并且代码长度是16200的奇偶校验矩阵初始值表的示例的图。
图39是图示其中编码率是4/9并且代码长度是16200的奇偶校验矩阵初始值表的示例的图。
图40是图示其中编码率是7/15并且代码长度是16200的奇偶校验矩阵初始值表的示例的图。
图41是图示其中编码率是8/15并且代码长度是16200的奇偶校验矩阵初始值表的示例的图。
图42是图示其中编码率是3/5并且代码长度是16200的奇偶校验矩阵初始值表的示例的图。
图43是图示其中编码率是2/3并且代码长度是16200的奇偶校验矩阵初始值表的示例的图。
图44是图示具有列加权3和行加权6的程度序列的融和的Tanner图的示例的图。
图45是图示多边缘类型的融和的Tanner图的示例的图。
图46是图示具有代码长度16200的LDPC码的奇偶校验矩阵的最小循环长度和性能阈值的图。
图47是图示具有代码长度16200的LDPC码的奇偶校验矩阵的图。
图48是图示具有代码长度16200的LDPC码的奇偶校验矩阵的图。
图49是图示具有代码长度16200的LDPC码的BER的模拟结果的图。
图50是图示根据当前方法的交换处理的图。
图51是图示根据当前方法的交换处理的图。
图52是图示当通过16QAM来调制具有代码长度16200和编码率8/15的LDPC码并且倍数b是2时的符号比特组和码元比特组的图。
图53是图示当通过16QAM来调制具有代码长度16200和编码率8/15的LDPC码并且倍数b是2时的分配规则的图。
图54是图示当通过16QAM来调制具有代码长度16200和编码率8/15的LDPC码并且倍数b是2时的、根据分配规则的符号比特的交换的图。
图55是图示当通过64QAM来调制具有代码长度16200和编码率7/15的LDPC码并且倍数b是2时的符号比特组和码元比特组的图。
图56是图示当通过64QAM来调制具有代码长度16200和编码率7/15的LDPC码并且倍数b是2时的分配规则的图。
图57是图示当通过16QAM来调制具有代码长度16200和编码率7/15的LDPC码并且倍数b是2时的、根据分配规则的符号比特的交换的图。
图58是图示当通过64QAM来调制具有代码长度16200和编码率8/15的LDPC码并且倍数b是2时的符号比特组和码元比特组的图。
图59是图示当通过64QAM来调制具有代码长度16200和编码率8/15的LDPC码并且倍数b是2时的分配规则的图。
图60是图示当通过64QAM来调制具有代码长度16200和编码率8/15的LDPC码并且倍数b是2时的、根据分配规则的符号比特的交换的图。
图61是图示当通过256QAM来调制具有代码长度16200和编码率7/15的LDPC码并且倍数b是1时的符号比特组和码元比特组的图。
图62是图示当通过256QAM来调制具有代码长度16200和编码率7/15的LDPC码并且倍数b是1时的分配规则的图。
图63是图示当通过256QAM来调制具有代码长度16200和编码率7/15的LDPC码并且倍数b是1时的、根据分配规则的符号比特的交换的图。
图64是图示接收装置12的配置示例的框图。
图65是图示比特去交织器165的配置示例的框图。
图66是图示由QAM解码器164、比特去交织器165和LDPC解码器166执行的处理的流程图。
图67是图示LDPC码的奇偶校验矩阵的示例的图。
图68是图示通过相对于奇偶校验矩阵执行行替换和列替换而获得的矩阵（变换奇偶校验矩阵）的图。
图69是图示以5×5为单位划分的变换奇偶校验矩阵的图。
图70是图示集体执行P节点操作的解码装置的配置示例的框图。
图71是图示LDPC解码器166的配置示例的框图。
图72是图示构成比特去交织器165的复用器54的处理的图。
图73是图示列扭曲去交织器55的处理的图。
图74是图示比特去交织器165的另一个配置示例的框图。
图75是图示接收装置12可以被应用到的接收系统的第一配置示例的框图。
图76是图示接收装置12可以被应用到的接收系统的第二配置示例的框图。
图77是图示接收装置12可以被应用到的接收系统的第三配置示例的框图。
图78是图示本技术被应用到的计算机的实施例的配置示例的框图。
具体实施方式
[本技术被应用到的传输系统的配置示例]
图7是图示本技术被应用到的传输系统（系统表示多个装置的逻辑集合，并且每一个配置的装置可以被布置或可以不被布置在同一外壳中）的一个实施例的配置示例的图。
在图7中，传输系统由传输装置11和接收装置12构成。
传输装置11传输（广播）专用于固定终端或移动终端的节目。即，传输装置11使用LDPC码来编码与专用于固定终端或移动终端的节目对应的图像数据或声音数据的、要作为传输目标的目标数据，并且通过例如要作为地波的通信信道13来传输LDPC码。
接收装置12例如是移动终端，并且通过通信信道13接收从传输装置11传输的LDPC码，解码LDPC码以获得目标数据，并且输出目标数据。
在此，已知由图7的传输系统使用的LDPC码在加性白高斯噪声（AWGN）通信信道中显示很高的能力。
然而，在诸如地波的通信信道13中，可能产生脉冲串错误或擦除。例如，在正交频分复用（OFDM）系统中，在其中D/U（期望与不期望的比率）是0dB的多径环境中（不期望＝回波的功率等于期望＝主路径的功率），特定码元的功率可能根据回波（除了主路径之外的路径）的延迟变为0（擦除）。
另外，在颤振（其中延迟是0并且增加了具有多普勒频率的回波的通信信道）中，当D/U是0dB时，在特定时间处的OFDM码元的整体功率可能通过多普勒频率变为0（擦除）。
而且，因为来自诸如用于接收从传输装置11向接收装置12的信号的天线的、接收装置12侧的接收单元（未示出）的布线或接收装置12不能供电的情况，可能产生脉冲串错误。
同时，在LDPC码的解码中，在与奇偶校验矩阵H的列和LDPC码的符号比特对应的可变节点中，如如上所述的图5中所示，执行加上LDPC码的符号比特（的接收值u0i）的的表达式（1）的可变节点操作。因为这个原因，如果在用于可变节点操作的符号比特中产生错误，则所获取的消息的精度变差。
另外，在LDPC码的解码中，在校验节点中，使用通过连接到校验节点的可变节点获取的消息来执行表达式（7）的校验节点运算。因为这个原因，如果其中在多个连接的可变节点（对应的LDPC码的符号比特）中同时产生错误（包括擦除）的校验节点的数据增大，则解码性能变差。
即，如果连接到校验节点的可变节点的两个或更多可变节点变得同时擦除，则校验节点向所有的可变节点返回其中为0的值的概率和为1的值的概率彼此相等的消息。在此，返回相同概率的消息的校验节点不有助于一个解码处理（一组可变节点运算和和校验节点运算）。结果，需要增大解码处理的重复计数。因为这个原因，解码性能变差，并且执行LDPC码的解码的接收装置12的消耗功率增大。
因此，在图7的传输系统中，在保持AWGN通信信道的性能的同时改善了对于脉冲串错误或擦除的抗性。
[传输装置11的配置示例]
图8是图示图7的传输装置11的配置示例的框图。
在传输装置11中，向模式适配复用器111供应作为目标数据的一个或多个输入流。
模式适配复用器111执行向其供应的一个或多个输入流的模式选择和复用，并且向填充器112供应作为其结果获得的数据。
填充器112对于从模式适配复用器111供应的数据执行必要的零填充（空的插入），并且向BB加扰器113供应作为其结果获得的数据。
BB加扰器113对于从填充器112供应的数据执行能量扩散处理，并且向BCH编码器114供应作为其结果获得的数据。
BCH编码器114对于从BB加扰器113供应的数据执行BCH编码，并且向LDPC编码器115供应作为其结果获得的数据来作为要成为LDPC编码目标的LDPC目标数据。
LDPC编码器115相对于从BCH编码器114供应的LDPC目标数据执行根据其中要作为与LDPC码的奇偶比特对应的部分的奇偶矩阵变为阶梯结构的奇偶校验矩阵的LDPC编码，并且输出其中LDPC目标数据是信息比特的LDPC码。
即，LDPC编码器115执行LDPC编码以使用诸如在标准DVB-T.2中限定的LDPC码的LDPC码来编码LDPC目标数据，并且输出作为其结果获得的LDPC码。
在此，在标准DVB-T.2中，采用在标准DVB-S.2中限定的LDPC码，除了其中代码长度是16200比特并且编码率是3/5的情况之外。在标准DVB-T.2中限定的LDPC码是不规则的重复累积（IRA）代码，并且LDPC码的奇偶校验矩阵的奇偶矩阵变为阶梯结构。下面将描述该奇偶矩阵和阶梯结构。在例如下文中描述了IRA代码：“Irregular Repeat-Accumulate Codes”,H.Jin,A.Khandekar,and R.J.McEliece,in Proceedings of 2nd International Symposiumon Turbo codes and Related Topics,pp.1-8,Sept.2000。
由LDPC编码器115输出的LDPC码被供应到比特交织器116。
比特交织器116对于从LDPC编码器115供应的LDPC码执行后述的比特交织，并且向QAM编码器117供应在比特交织后的LDPC码。
QAM编码器117将从比特交织器116供应的LDPC码映射到用于以LDPC码的一个或多个比特的符号比特为单位（码元单位）来表示正交调制的一个码元的信号点，并且执行正交调制（多级调制）。
即，QAM编码器117将从比特交织器116供应的LDPC码映射到通过调制方法确定的信号点，并且执行正交调制，该调制方法用于对于由I轴和Q轴限定的IQ平面（IQ星座）执行LDPC码的正交调制，该I轴表示与载波相同相位的I分量，Q轴表示与载波正交的Q分量。
在此，作为由QAM编码器117执行的正交调制的调制方法，例如，已知包括在的DVB-T标准中限定的调制方法的调制方法，即，QPSK（正交相移键控）、16QAM（正交调幅）、64QAM、256QAM、1024QAM和4096QAM。在QAM编码器117中，执行基于其来根据传输装置11的操作员的操作预先设置调制方法的正交调制，在QAM编码器117中，例如，可以执行4PAM（脉冲调幅）和其他正交调制。
通过在封条17中的处理获得的数据（被映射到信号点的码元）被供应到时间交织器118。
时间交织器118对于从QAM编码器117供应的数据（码元）以码元为单位执行时间交织（时间方向的交织）。并且向MISO/MIMO编码器119供应作为其结果获得的数据。
MISO/MIMO编码器119对于从时间交织器118供应的数据（码元）执行时空编码，并且向频率交织器120供应数据。
频率交织器120对于从MISO/MIMO编码器119供应的数据（码元）以码元为单位执行频率交织（频率方向的交织），并且向帧建立器和资源分配单元131供应该数据。
同时，向BCH编码器121供应诸如被称为L1的前置码等的用于传输控制的控制数据（信令）。
与BCH编码器114类似地，BCH编码器121相对于向其供应的控制数据执行BCH编码，并且向LDPC编码器122供应作为其结果获得的数据。
与LDPC编码器115类似地，LDPC编码器122将从BCH编码器121供应的数据设置为LDPC目标数据，对于该数据执行LDPC编码，并且向QAM编码器123供应作为其结果获得的LDPC码。
与QAM编码器117类似地，QAM编码器123将从LDPC编码器122供应的LDPC码映射到用于表示以LDPC码的一个或多个比特的符号比特的为单位（码元单位）来表示正交调制的一个码元的信号点，并且执行正交调制，并且向频率交织器124供应作为其结果获得的数据（码元）。
与频率交织器120类似地，频率交织器124对于从QAM编码器123供应的数据（码元）以码元为单位执行频率交织，并且向帧建立器和资源分配单元131供应该数据。
帧建立器和资源分配单元131向从频率交织器120和124供应的数据（码元）的必要位置内插入导频的码元，配置由来自作为其结果获得的获得的数据（码元）的预定数量的码元构成的帧，并且向OFDM产生单元132供应该帧。
OFDM产生单元132从自帧建立器和资源分配单元131供应的帧产生与帧对应的OFDM信号，并且通过通信信道13（图7）来传输该OFDM信号。
图9图示图8的比特交织器116的配置示例。
比特交织器116是交织数据的数据处理装置，并且由奇偶交织器23、列扭曲交织器24和去复用器（DEMUX）25构成。
奇偶交织器23执行奇偶交织以将从LDPC编码器115供应的LDPC码的奇偶比特交织到其他奇偶比特的位置内，并且向列扭曲交织器24供应在奇偶交织后的LDPC码。
列扭曲交织器24对于从奇偶交织器23供应的LDPC码执行列扭曲交织，并且向去复用器25供应在列扭曲交织后的LDPC码。
即，在图8的QAM编码器117中，LDPC码的附图标记比特的符号比特被映射到用于表示正交调制的一个码元的信号点，并且被传输。
在列扭曲交织器24中，作为用于重新布置从奇偶交织器23供应的LDPC码的符号比特的重新布置处理执行后述的列扭曲交织，使得在一个码元中不包括与在由LDPC编码器115使用的奇偶校验矩阵的任何一行中与1对应的LDPC码的多个符号比特。
去复用器25对于从列扭曲交织器24供应的LDPC码执行用于交换变为码元的LDPC码的两个或更多符号比特的位置的交换处理。并且获得其中加强了对于AWGN的抗性的LDPC码。另外，去复用器25向QAM编码器117（图8）供应作为码元的、通过交换处理获得的LDPC码的两个或更多的符号比特。
接下来，图10图示了用于通过图8的LDPC编码器115的LDPC编码的奇偶校验矩阵H。
奇偶校验矩阵H变得低密度生成矩阵（LDGM）结构，并且可以被使用与在LDPC码的符号比特中的信息比特对应的部分的信息矩阵HA和与奇偶比特对应的奇偶矩阵HT的表达式H=[HA|HT]（其中信息矩阵HA的元素被设置为左元素并且奇偶矩阵HT的元素被设置为右元素的矩阵）表达。
在此，在一个LDPC码（一个代码字）的符号比特中的信息比特的比特数量和奇偶比特的比特数量分别被称为信息长度K和奇偶长度M，并且一个LDPC码的符号比特的比特数量被称为代码长度N（=K+M）。
通过编码率来确定具有特定代码长度N的LDPC码的信息长度K和奇偶长度M。奇偶校验矩阵H变为其中行×列是M×N的矩阵。另外，信息矩阵HA变为矩阵M×K，并且奇偶矩阵HT变为矩阵M×M。
图11图示了在标准DVB-T.2（和DVB-S.2）中限定的LDPC码的奇偶校验矩阵H的奇偶矩阵HT。
在标准DVB-T.2中限定的LDPC码的奇偶校验矩阵H的奇偶矩阵HT变为阶梯结构，其中，以阶梯形状来布置元素1，如图11中所示。奇偶矩阵HT的行加权相对于第一行变为1，并且相对于所有剩余的行变为2。另外，列加权相对于第一列变为1，并且相对于剩余列变为2。
如上所述，可以使用奇偶校验矩阵H来容易地产生其中奇偶矩阵HT变为阶梯结构的奇偶校验矩阵H的LDPC码。
即，通过行向量c表示LDPC码（一个代码字），并且通过cT表示通过转置行向量而获得的列向量。另外，通过行向量A来表示要作为LDPC码的行向量c的信息比特的一部分，并且通过行向量T来表示奇偶比特的一部分。
在该情况下，可以使用与信息比特对应的行向量A和与奇偶比特对应的行向量T通过表达式c=[A|T]来表示行向量c（其中将行向量A的元素设置为左元素并且将行向量T的元素设置为右元素的行向量）。
在奇偶校验矩阵H和与LDPC码对应的行向量c=[A|T]中，必须满足表达式HcT=0。可以通过下述方式来（依序）顺序获取与构成满足表达式HcT=0的行向量c=[A|T]的奇偶比特对应的行向量T：当奇偶校验矩阵H=[HA|HT]的奇偶矩阵HT变为在图11中所示的阶梯结构时，从在表达式HcT=0中的列向量HcT的第一行的元素起顺序地将每行的元素设置为0。
图12是图示在标准DVB-T.2中限定的LDPC码的奇偶校验矩阵的图。
列加权相对于来自在标准DVB-T.2中限定的LDPC码的奇偶校验矩阵H的第一列的KX个列变为X，相对于随后的K3个列变为3，相对于随后的M-1个列变为2，并且相对于最后的列变为1。
在此，KX+K3+M–1+1等于代码长度N。
图13是图示相对于在标准DVB-T.2中限定的LDPC码的每一个编码率r的列数量KX、k3和M与列加权X的图。
在标准DVB-T.2中，限定了具有64800比特和16200比特的代码长度N的LDPC码。
相对于具有64800比特的代码长度N的LDPC码，限定了11个编码率（标称比率）1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9和9/10。相对于具有16200比特的代码长度N的LDPC码，限定了10个编码率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6和8/9。
以下，64800比特的代码长度N被称为64千比特，并且16200比特的代码长度N被称为16比特。
对于LDPC码，已知错误率在与其奇偶校验矩阵H的列加权大的列对应的符号比特中低。
在图12和13中所示并且在标准DVB-T.2中限定的奇偶校验矩阵H中，首侧（左侧）的列的列加权趋向于大。因此，相对于与奇偶校验矩阵H对应的LDPC码，首侧的符号比特趋向于对于错误强（对于错误具有抗性），并且尾侧的符号比特趋向于对于错误弱。
接下来，图14是当通过图8的QAM编码器117执行16QAM时在IQ平面上的16个码元（与其对应的信号点）的布置。
即，图14的A图示了DVB-T.2的16QAM。
在16QAM中，通过4比特表示一个码元，并且存在16（=24）个码元。该16个码元被布置使得I方向×Q方向基于IQ平面的原点变为正方形形状。
如果将相对于由一个码元表示的比特串的最高有效比特的第i+1比特被表示为比特yi，则可以将由16QAM的一个码元表示的4个比特从最高有效比特起依序分别表示为y0、y1、y2和y3。当调制方法是16QAM时，LDPC码的符号比特的4比特变为4比特y0至y3的码元（码元值）（码元化）。
图14的B图示了相对于由16QAM的码元表示的4比特（以下也称为码元比特）y0至y3的每一个的比特边界。
在此，相对于码元比特yi（在图14中，i=0、1、2和3）的比特边界表示其码元比特yi变为0的码元和其码元比特yi变为1的码元的边界。
如图14的B所示，仅IQ平面的Q轴的的一个位置变为相对于由16QAM的码元表示的四个码元比特y0至y3的最高有效码元比特y0的比特边界，并且仅IQ平面的I轴的的一个位置变为相对于第二（相对于最高有效比特的第二个）码元比特y1的比特边界。
相对于第三码元比特y2，在4×4码元中的在相对于左侧的第一和第二列之间的位置和在第三和第四列之间的位置这两个位置变为比特边界。
相对于第四码元比特y3，在4×4码元中的在相对于上侧的第一和第二行之间的位置和在第三和第四行之间的位置这两个位置变为比特边界。
在由码元表示的码元比特yi中，当与比特边界远离的码元的数量大时，难以产生错误（错误概率低），并且当接近比特边界的码元的数量大时，容易产生错误（错误概率高）。
如果其中难以产生错误的比特（对于错误强）被称为“强比特”并且其中容易产生错误的比特（对于错误弱）被称为“弱比特”，则相对于16QAM的码元的四个码元比特y0至y3，最高有效码元比特y0和第二码元比特y1变为强比特，并且第三码元比特y2和第四码元比特y3变为弱比特。
图15-17图示了当通过图18的QAM编码器117执行64QAM时在IQ平面上的64码元、即DVB-T.2的16QAM的码元（与其对应的信号点）的布置。
在64QAM中，一个码元表示6比特，并且存在64（＝26）个码元。64个码元被布置使得基于IQ平面的原点，I方向×Q方向变为8×8正方形形状。
可以将64QAM的一个码元的码元比特从最高有效比特起依序表示为y0、y1、y2、y3、y4和y5。当调制方法是64QAM时，LDPC码的符号比特的6比特变为6比特的码元比特y0至y5的码元。
在此，图15图示了相对于在64QAM的码元比特y0至y5中的最高有效码元比特y0和第二码元比特y1的每一个的比特边界。图16图示了相对于第三码元比特y2和第四码元比特y3的每一个的比特边界，并且图17是相对于第五码元比特y4和第六码元比特y5的每一个的比特边界。
如图15中所示，相对于最高有效码元比特y0和第二码元比特y1的比特边界变为一个位置。如图16中所示，相对于第三码元比特y2和第四码元比特y3的每个的比特边界变为两个位置。如图17中所示，相对于第五码元比特y4和第六码元比特y5的比特边界变为四个位置。
因此，相对于64QAM的码元的码元比特y0至y5，最高有效码元比特y0和第二码元比特y1变为强比特，并且第三码元比特y2和第四码元比特y3变为接下来的强比特。另外，第五码元比特y4和第六码元比特y5变为弱比特。
从图14和15至17，可以知道，相对于正交调制的码元的码元比特，高阶比特趋向于变为强比特，并且低阶比特趋向于变为弱比特。
在此，如图12和13中所示，相对于由LDPC编码器115（图8）输出的LDPC码，对于错误强的符号比特和对于错误弱的符号比特存在。
如图14至17中所示，相对于由QAM编码器117执行的正交调制的码元的码元比特，强比特和弱比特存在。
因此，如果向正交调制的码元的弱码元比特分配对于错误弱的LDPC码的符号比特，则整体降低了抗错性。
因此，提出了一种交织器，其以下述方式来交织LDPC码的符号比特：向正交调制的码元的强比特（码元比特）分配对于错误弱的LDPC码的符号比特。
图9的去复用器25可以执行交织器的处理。
图18是图示图9的去复用器25的处理的图。
即，图18的A图示了去复用器25的功能配置示例。
去复用器25由存储器31和交换单元32构成。
从LDPC编码器115向存储器31供应LDPC码。
存储器31具有用于存储在行（水平）方向上的mb个比特和存储在列（垂直）方向上的N/（mb）个比特的存储容量。存储器31在列方向上写入向其供应的LDPC码的符号比特，在行方向上读取符号比特，并且向交换单元32供应该符号比特。
在此，N（＝信息长度K+奇偶长度M）表示LDPC码的代码长度，如上所述。
另外，m表示变为一个码元的LDPC码的符号比特的比特数量，并且b表示作为预定正整数的倍数，并且用于执行m的整数相乘。如上所述，去复用器25码元化LDPC码的符号比特。然而，倍数b表示由去复用器25的一次码元化获得的码元的数量。
图18的图示了当调制方法是64QAM时的去复用器25的配置示例。因此，变为一个码元的LDPC码的符号比特的比特数量m是6比特。
另外，在图18的A中，倍数b变为1。因此，存储器31具有其种列方向×行方向是N/(6×1)×(6×1)比特的存储容量。
在此，以下，其中行方向是1比特并且在列方向上扩展的存储器31的存储区域被适当地称为列。在图18的A中，存储器31由6(6×1)个列构成。
在去复用器25中，从左侧向向右方向的列执行在从构成存储器31的列的上侧向下方向（列方向）上的LDPC码的符号比特的写入。
另外，如果符号比特的写入到最右列的底部结束，则从构成存储器31的所有列的第一行起在行方向上以6比特（mb比特）为单位来读取符号比特，并且该符号比特供应到交换单元32，
交换单元32执行用于交换来自存储器31的6比特的符号比特的位置的交换处理，并且输出作为其结果获得的6比特来作为用于表示64QAM的一个码元的6个码元比特y0、y1、y2、y3、y4和y5。
即，在行方向上从存储器31读取mb比特的符号比特（在该情况下，6比特）。然而，如果将从存储器31读取的mb比特的符号比特的、从最高有效比特起的第i（i=0、1、···和mb–1）比特被表示为比特bi，则在行方向上从存储器31读取的6比特的符号比特可以从最高有效比特起依序被表示为b0、b1、b2、b3、b4和b5。
利用在图12和13中描述的列加权的关系，在比特b0的方向上的符号比特变为对于错误强的符号比特，并且在比特b5的方向上的符号比特变为对于错误弱的符号比特。
交换单元32可以执行用于交换来自存储器31的6个比特的符号比特b0至b5的位置的交换处理，使得在来自存储器31的6个比特的符号比特b0至b5中的对于错误弱的符号比特被分配到在64QAM的一个码元的码元比特y0至y5中的强比特。
在此，作为用于交换来自存储器31的6比特的符号比特b0至b5的位置并且向表示64QAM的一个码元的6个码元比特y0至y5分配6比特的符号比特b0至b5的交换方法。从独立的公司提出了各种方法。
分别地，图18的B图示了第一交换方法，图18C图示了第二交换方法，并且图18D图示了第三交换方法。
在图18的图18B（和后述的图19）中，连接比特bi和yi的线段表示向码元的码元比特yi分配了符号比特bi（与码元比特yi的位置交换）。
作为图18的B的第一交换方法，提出了采用三种交换方法的任何一种。作为图18C的交换方法，提出了采用两种交换方法的任何一种。
作为图18D的第三交换方法，提出了依序选择六种交换方法并且使用该交换方法。
图19图示了当调制方法是64QAM（因此，与图18类似，被映射到一个码元的LDPC码的符号比特的比特数量m是6比特）并且倍数b是时的去复用器25的配置示例和第四交换方法。
当倍数b是2时，存储器31具有存储容量，其中，列方向×行方向是N/(6×2)×(6×2)比特并且由12（6×2）列构成。
图19A图示了向存储器31的LDPC码的写入的序列。
在去复用器25中，如图18中所示，向从左侧向右的分选的的列执行从构成存储器31的列的上侧向下方向（列方向）上的LDPC码的符号比特的写入。
另外，如果符号比特的写入到最右列的底部结束，则在从构成存储器31的所有列的第一行起在行方向上以12比特（mb比特）为单位读取符号比特，并且将该符号比特供应到交换单元32。
交换单元32执行用于使用第四交换方法来交换来自存储器31的12比特的符号比特的位置的交换处理，并且输出作为其交换获得的12比特来作为用于表示64QAM的两个码元（b个码元）的12比特，即，用于表示64QAM的一个码元的6个码元比特y0、y1、y2、y3、y4和y5和用于表示下一个码元的6个码元比特y0、y1、y2、y3、y4和y5。
在此，图19的B图示了通过图19的交换单元32进行的交换处理的第四交换方法。
当倍数b是2（3或更大）时，在交换处理中，mb比特的符号比特被分配到b个连续码元的mb比特的码元比特。在包括图19的说明的下面的说明中，为了说明方便，来自b个连续码元的mb比特的码元比特的从最高有效比特起的第i+1比特被表示为比特（码元比特）yi。
适当的交换方法，即，在AWGN通信信道中的错误率的改善根据LDPC码的编码率或代码长度和调制方法等而不同。
[奇偶交织]
接下来，将参考图20至22来描述由图9的奇偶交织器23进行的奇偶交织。
图20图示了LDPC码的奇偶校验矩阵的Tanner图（的一部分）。
如图20中所示，如果在连接到校验节点的可变节点中的诸如两个的多个可变节点（与其对应的符号比特）同时变为诸如擦除的错误，则校验节点向连接到校验节点的所有可变节点返回消息，其中，值为0的概率和值是1的概率彼此相等。因为这个原因，如果连接到同一校验节点的多个可变节点同时变为擦除等，则解码性能变差。
同时，由图8的LDPC编码器115输出并且在标准DVB-T.2中限定的LDPC码是IRA代码，并且奇偶校验矩阵H的奇偶矩阵HT变为阶梯结构，如图11中所示。
图21图示变为阶梯结构的奇偶矩阵HT和与奇偶矩阵HT对应的Tanner图。
即，图21的A图示了变为阶梯结构的奇偶矩阵HT，并且图21的B图示了与图21的A的奇偶矩阵HT对应的Tanner图。
在具有阶梯结构的奇偶矩阵HT中，在每行中，元素1彼此相邻（除了第一行之外）。因为这个原因，在奇偶矩阵HT的Tanner图中，与其奇偶矩阵HT的值变为1的量相邻元素的列对应的两个相邻可变节点连接到同一校验节点。
因此，如果与如上所述的两个相邻可变节点对应的奇偶比特同时因为擦除的脉冲串错误等而变为错误，则连接到与变为错误的两个奇偶比特对应的两个可变节点（使用奇偶比特从其获取消息的可变节点）的校验节点向连接到校验节点的可变节点传输消息，其中，值是0的概率和之后是1的概率彼此相等。因为这个原因，解码性能变差。当脉冲串长度（连续变为错误的奇偶比特的数量）大时，返回相等概率的消息的校验节点的数量增大，并且解码性能进一步变差。
因此，奇偶交织器23（图9）执行用于将来自LDPC编码器115的LDPC码的奇偶比特交织到其他奇偶比特的位置内的奇偶交织，以防止解码性能变差。
图22图示与在由图9的奇偶交织器23执行的奇偶交织后的LDPC码对应的奇偶校验矩阵H的奇偶矩阵HT。
在此，与由LDPC编码器115输出并且在标准DVB-T.2中限定的LDPC码对应的奇偶校验矩阵H的信息矩阵HA变为循环结构。
循环结构表示下述机构，其中，特定列与通过循环移位另一个列而获得的列匹配。例如，循环结构包括下述结构，其中，P列的每行的1的位置变为通过将在列方向上的P列的第一列循环移位与通过对于每P个列除奇偶长度M而获得的值q成比例的值而获得的位置。以下，在循环结构中的P列被适当地称为循环结构的单元的列数量。
作为在标准DVB-T.2中限定的LDPC码，具有64800比特和16200比特的代码长度的两种LDPC码存在，如图12和13中所示。在该两种LDPC码中两者中，循环结构的单元的列数量P被定义为360以作为除了1和M之外的其后长度M的除数之一。
另外，奇偶长度M使用根据编码率不同的值q变为除了由表达式M=q×P=q×360表示的质数之外的值。因此，类似于循环结构的单位的列数量P，之后q是在奇偶长度M的除数中的除了1和M之外的值，并且通过将奇偶长度M除以循环结构的单元的列数量P而被获得（P和要作为奇偶长度M的除数的q的乘积变为奇偶长度M）。
如上所述，如果信息长度被设置为K，等于或大于0并且小于P的整数被设置为x，并且等于或大于0并且小于q的整数被设置为y，则奇偶交织器23作为奇偶交织将N比特的LDPC码的符号比特中的第K+qx+y+1个符号比特交织到第K+Py+x+1符号比特的位置中。
因为中的第K+qx+y+1个符号比特和第K+Py+x+1符号比特是在第K+1个符号比特后的符号比特，所以第K+qx+y+1个符号比特和第K+Py+x+1符号比特是奇偶比特。因此，根据奇偶交织，移动LDPC码的奇偶比特的位置。
根据奇偶交织，通过循环结构的单元的列数量P来分离连接到同一校验节点的可变节点（与其对应的奇偶比特），即，在该情况下为360比特。因为这个原因，当脉冲串长度小于360比特时，可以防止连接到同一校验节点的多个可变节点同时变为错误。结果，可以改善对于名称错误的抗性。
在用于将第K+qx+y+1个符号比特交织到第K+Py+x+1符号比特的位置中的奇偶交织后的LDPC码与通过执行列替换而获得的奇偶校验矩阵（以下也被错误变换奇偶校验矩阵）的LDPC码匹配，该列替换用于将原始奇偶校验矩阵H的第K+qx+y+1列替换为第K+Py+x+1列。
另外，在变换奇偶校验矩阵的奇偶矩阵中，如图22中所示，使用P列（在图22中为360列）作为单元的假循环结构出现。
在此，假循环结构表示其中除了其一部分形成循环结构的结构。通过相对于在标准DVB-T.2中限定的LDPC码的奇偶校验矩阵执行与奇偶交织对应的列替换而获得的变换奇偶校验矩阵变为假循环结构，而不是（良好的）循环结构，因为元素1的数量在其右角部分的360行×360列的一部分（后述的移位矩阵）中缺一（0的元素存在）。
图22的变换奇偶校验矩阵变为通过下述方式获得的矩阵：对于原始奇偶校验矩阵H执行与奇偶交织对应的列替换和用于使用后述的构成矩阵来配置变换奇偶校验矩阵的行的替换（行替换）。
[列扭曲交织]
接下来，将参考图23至26来描述与通过图9的列扭曲交织器24的重新布置处理对应的列扭曲交织。
在图8的传输装置11中，作为一个码元传输LDPC码的符号比特的一个或多个比特。即，当符号比特的两个比特被设置为一个码元时，QPSK被用作调制方法，并且当将符号比特的四个比特设置为一个码元时，该16QAM被用作调制方法。
当作为一个码元传输符号比特的两个或更多比特时，如果在特定码元中产生擦除等，则码元的符号比特的全部变为错误（擦除）。
因此，需要防止与一个母鸡要的符号比特对应的可变节点连接到同一校验节点，以便降低连接到同一校验节点的多个可变节点（与其对应的符号比特）同时变为擦除以改善解码性能的可能性。
同时，如上所述，在由LDPC编码器115输出并且在DVB-T.2标准中限定的LDPC码的奇偶校验矩阵H中，信息矩阵HA具有循环结构，并且奇偶矩阵HT具有阶梯结构。如图22中所述，在要作为在奇偶交织后的LDPC码的奇偶校验矩阵的变换奇偶校验矩阵中，循环结构（精确地，如上所述的假循环结构）在奇偶矩阵中出现。
图23图示了变换奇偶校验矩阵。
即，图23的A图示了其中代码长度N是64800并且编码率（r）是3/4的LDPC码的奇偶校验矩阵H的变换奇偶校验矩阵。
在图23的A中，在变换奇偶校验矩阵中，通过点（·）来示出其值变为1的元素的位置。
图23的B图示了去复用器25（图9）相对于图23的A的变换奇偶校验矩阵的LDPC码、即在奇偶交织后的LDPC码执行的处理。
在图23的B中，调制方法被设置为16QAM，并且在构成去复用器25的存储器31的四列中写入在奇偶交织后的LDPC码的符号比特。
以在行方向上的4个比特为单位来读取在构成存储器31的四列中的在列方向上写入的符号比特，并且该符号比特变为一个码元。
在该情况下，变为一个码元的四个比特的符号比特B0、B1、B2和B3可以变为在图23的A的变换奇偶校验矩阵的任何一个行中的与1对应的符号比特，并且与符号比特B0、B1、B2和B3对应的可变节点连接到同一校验节点。
因此，当一个码元的四个比特的符号比特B0、B1、B2和B3变为在变换奇偶校验矩阵的任何一行中与1对应的符号比特时，如果在码元中产生擦除，则可能在与符号比特B0、B1、B2和B3对应的可变节点连接到的同一校验节点中未获取适当的消息。结果，解码性能变差。
相对于除了3/4之外的编码率，与连接到同一校验节点的多个可变节点对应的多个符号比特变为16QAM的一个码元，这与上面的情况类似。
因此，列扭曲交织器24执行列扭曲交织，用于交织来自奇偶交织器23的奇偶交织之后的LDPC码的符号比特，使得对应于变换奇偶校验矩阵的任何一行中的1的多个符号比特不包括在一个码元中。
图24是图示列扭曲交织的图。
即，列扭曲交织器24图示了去复用器25的存储器31（图18和19）。
如在图18中所述，存储器31具有用于存储在行（水平）方向上的mb个比特和存储在列（垂直）方向上的N/（mb）个比特的存储容量。另外，列扭曲交织器24相对于存储器31在列方向上写入LDPC码的符号比特，控制当在行方向上读取符号比特时的写入开始位置，并且执行列扭曲交织。
即，在列扭曲交织器24中，相对于多个列的每一个适当地改变用于开始符号比特的写入的写入开始位置，使得在行方向上读取并且变为一个码元的多个符号比特不变为在变换奇偶校验矩阵的任何一行中与1对应的符号比特（重新布置LDPC码的符号比特，使得在同一码元中不包括在奇偶校验矩阵的任何一行中与1对应的多个符号比特）。。
在此，图24图示当调制方法是16QAM并且在图18中所述的倍数b是1时的存储器31的配置示例。因此，变为一个庙宇的LDPC码的符号比特的比特数量m是4比特，并且存储器31由4（mb）列构成。
列扭曲交织器24从左侧向右的方向的列执行在从构成存储器31的四个列的上侧起在向下方向（列方向）上的LDPC码的符号比特的写入（取代图18的去复用器25）。
另外，如果符号比特的写入到最右列结束，列扭曲交织器24从构成存储器31的所有列的第一行起在行方向上以四个比特（mb比特）为单位来读取符号比特，并且向去复用器25的交换单元32（图18和19）输出作为在列扭曲交织后的LDPC码的符号比特。
然而，在列扭曲交织器24中，如果每列的首部（顶部）的位置的地址被设置为0并且列方向的每一个位置的地址被增大的整数表示，则将写入开始位置设置为相对于最左列的其地址是0的位置。将写入开始位置设置为相对于第二（从左侧起）列的其地址是2的位置。将写入开始位置设置为相对于第三列的其地址是4的位置。将写入开始位置设置为相对于第四列的其地址是7的位置。
相对于其中写入开始位置是除了其地址为0的位置之外的位置的列，在向最下位置写入符号比特后，位置返回到首部（其地址是0的位置），并且向在写入开始位置紧前的位置执行写入。然后，执行相对于下一（右）列的写入。
通过执行如上所述的列扭曲交织，相对于在标准DVB-T.2中限定的LDPC码，可以防止与连接到同一校验节点的多个可变节点对应的多个符号比特变为16QAM的一个码元（被包括在同一码元中）。结果，可以改善其中存在擦除的通信信道的解码性能。
图25图示了相对于在标准DVB-T.2中限定并且具有64800的代码长度N的11个编码率的LDPC码，用于每种调制方法的对于列扭曲交织所需的存储器31的列数量和用于写入开始位置的地址。
当倍数b是1，将QPSK采用为调制方法，并且一个码元的比特数量m是2比特时，根据图25，存储器31具有用于在行方向上存储2×1(=mb)比特的两列，并且在列方向上存储64800/(2×1)比特。
另外，分别地，存储器31的两列的第一列的写入开始位置变为其地址为0的位置，并且第二列的写入开始位置变为其地址为2的位置。
例如，当将图18的第一至第三交换方法的任何一种被用作去复用器25（图9）的交换处理的交换方法时，倍数b变为1。
当倍数b是2，将QPSK用作调制方法，并且一个码元的比特数量m是2比特时，根据图25，存储器31具有用于在行方向上存储2×2比特的四列，并且在列方向上存储64800/(2×2)个比特。
另外，在存储器31的四列中的第一列的写入开始位置变为其地址是0的位置，第二列的写入开始位置变为其地址是2的位置，第三列的写入开始位置变为其地址是4的位置，并且第四列的写入开始位置变为其地址为7的位置。
例如，当图19的第四交换方法被用作去复用器25（图9）的交换处理的交换方法时，倍数b变为2。
当倍数b是1，16QAM被用作调制方法，并且一个码元变得比特数量m是4比特时，根据图25，存储器31具有用于在行方向上存储4×1比特的四个列，并且在列方向上存储64800/(4×1)比特。
另外，分别地，在存储器31的四列中的第一列的写入开始位置变为其地址为0的位置，第二列的写入开始位置变为其地址为2的位置，第三列的写入开始位置变为其地址为4的位置，并且，第四列的写入开始位置变为其地址为7的位置。
当倍数b是2，16QAM被用作调制方法，并且一个码元的比特数量m是4比特时，根据图25，存储器31具有用于在行方向上存储4×2比特的8个列，并且在列方向上存储64800/(4×2)比特。
另外，在存储器31的8列中的第一列的写入开始位置变为其地址为0的位置，第二列的写入开始位置变为其地址为0的位置，第三列的写入开始位置变为其地址为2的位置，第四列的写入开始位置变为其地址为4的位置，第五列的写入开始位置变为其地址为4的位置，第六列的写入开始位置变为其地址为5的位置，第七列的写入开始位置变为其地址为7的位置，并且，第八列的写入开始位置变为其地址为7的位置。
当倍数b是1，64QAM被用作调制方法，并且一个码元的比特数量m是6比特时，根据图25，存储器31具有用于在行方向上存储6×1比特的6个列，并且在列方向上存储64800/(6×1)比特。
另外，在存储器31的6列中的第一列的写入开始位置变为其地址为0的位置，第二列的写入开始位置变为其地址为2的位置，第三列的写入开始位置变为其地址为5的位置，第四列的写入开始位置变为其地址为9的位置，第五列的写入开始位置变为其地址为10的位置，并且，第六列的写入开始位置变为其地址为13的位置。
当倍数b是2，64QAM被用作调制方法，并且一个码元的比特数量m是6比特时，根据图25，存储器31具有用于在行方向上存储6×2比特的12个列，并且在列方向上存储64800/(6×2)比特。
另外，在存储器31的12列中的第一列的写入开始位置变为其地址为0的位置，第二列的写入开始位置变为其地址为0的位置，第三列的写入开始位置变为其地址为2的位置，第四列的写入开始位置变为其地址为2的位置，第五列的写入开始位置变为其地址为3的位置，第六列的写入开始位置变为其地址为4的位置，第七列的写入开始位置变为其地址为4的位置，第八列的写入开始位置变为其地址为5的位置，第九列的写入开始位置变为其地址为5的位置，第十列的写入开始位置变为其地址为7的位置，第十一列的写入开始位置变为其地址为8的位置，并且，第十二列的写入开始位置变为其地址为9的位置。
当倍数b是1，256QAM被用作调制方法，并且一个码元的比特数量m是8比特时，根据图25，存储器31具有用于在行方向上存储8×1比特的8个列，并且在列方向上存储64800/(8×1)比特。
另外，分别地，在存储器31的8列中的第一列的写入开始位置变为其地址为0的位置，第二列的写入开始位置变为其地址为0的位置，第三列的写入开始位置变为其地址为2的位置，第四列的写入开始位置变为其地址为4的位置，第五列的写入开始位置变为其地址为4的位置，第六列的写入开始位置变为其地址为5的位置，第七列的写入开始位置变为其地址为7的位置，并且，第八列的写入开始位置变为其地址为7的位置。
当倍数b是2，256QAM被用作调制方法，并且一个码元的比特数量m是8比特时，根据图25，存储器31具有用于在行方向上存储8×2比特的16个列，并且在列方向上存储64800/(8×2)比特。
另外，分别地，在存储器31的16列中的第一列的写入开始位置变为其地址为0的位置，第二列的写入开始位置变为其地址为2的位置，第三列的写入开始位置变为其地址为2的位置，第四列的写入开始位置变为其地址为2的位置，第五列的写入开始位置变为其地址为2的位置，第六列的写入开始位置变为其地址为3的位置，第七列的写入开始位置变为其地址为7的位置，第八列的写入开始位置变为其地址为15的位置，第九列的写入开始位置变为其地址为16的位置，第十列的写入开始位置变为其地址为20的位置，第十一列的写入开始位置变为其地址为22的位置，第十二列的写入开始位置变为其地址为22的位置，第十三列的写入开始位置变为其地址为27的位置，第十四列的写入开始位置变为其地址为27的位置，第十五列的写入开始位置变为其地址为28的位置，并且，第十六列的写入开始位置变为其地址为32的位置。
当倍数b是1，1024QAM被用作调制方法，并且一个码元的比特数量m是10比特时，根据图25，存储器31具有用于在行方向上存储10×1比特的10个列，并且在列方向上存储64800/(10×1)比特。
另外，分别地，在存储器31的10列中的第一列的写入开始位置变为其地址为0的位置，第二列的写入开始位置变为其地址为3的位置，第三列的写入开始位置变为其地址为6的位置，第四列的写入开始位置变为其地址为8的位置，第五列的写入开始位置变为其地址为11的位置，第六列的写入开始位置变为其地址为13的位置，第七列的写入开始位置变为其地址为15的位置，第八列的写入开始位置变为其地址为17的位置，第九列的写入开始位置变为其地址为18的位置，并且，第十列的写入开始位置变为其地址为20的位置。
当倍数b是2，1024QAM被用作调制方法，并且一个码元的比特数量m是10比特时，根据图25，存储器31具有用于在行方向上存储10×2比特的20个列，并且在列方向上存储64800/(10×2)比特。
另外，分别地，在存储器31的20列中的第一列的写入开始位置变为其地址为0的位置，第二列的写入开始位置变为其地址为1的位置，第三列的写入开始位置变为其地址为3的位置，第四列的写入开始位置变为其地址为4的位置，第五列的写入开始位置变为其地址为5的位置，第六列的写入开始位置变为其地址为6的位置，第七列的写入开始位置变为其地址为6的位置，第八列的写入开始位置变为其地址为9的位置，第九列的写入开始位置变为其地址为13的位置，第十列的写入开始位置变为其地址为14的位置，第十一列的写入开始位置变为其地址为14的位置，第十二列的写入开始位置变为其地址为16的位置，第十三列的写入开始位置变为其地址为21的位置，第十四列的写入开始位置变为其地址为21的位置，第十五列的写入开始位置变为其地址为23的位置，第十六列的写入开始位置变为其地址为25的位置，第十七列的写入开始位置变为其地址为25的位置，第十八列的写入开始位置变为其地址为26的位置，第十九列的写入开始位置变为其地址为28的位置，并且，第二十列的写入开始位置变为其地址为30的位置。
当倍数b是1，4096QAM被用作调制方法，并且一个码元的比特数量m是12比特时，根据图25，存储器31具有用于在行方向上存储12×1比特的16个列，并且在列方向上存储64800/(12×1)比特。
另外，分别地，在存储器31的12列中的第一列的写入开始位置变为其地址为0的位置，第二列的写入开始位置变为其地址为0的位置，第三列的写入开始位置变为其地址为2的位置，第四列的写入开始位置变为其地址为2的位置，第五列的写入开始位置变为其地址为3的位置，第六列的写入开始位置变为其地址为4的位置，第七列的写入开始位置变为其地址为4的位置，第八列的写入开始位置变为其地址为5的位置，第九列的写入开始位置变为其地址为5的位置，第十列的写入开始位置变为其地址为7的位置，第十一列的写入开始位置变为其地址为8的位置，并且，第十二列的写入开始位置变为其地址为9的位置。
当倍数b是2，4096QAM被用作调制方法，并且一个码元的比特数量m是12比特时，根据图25，存储器31具有用于在行方向上存储12×2比特的20个列，并且在列方向上存储64800/(12×2)比特。
另外，分别地，在存储器31的24列中的第一列的写入开始位置变为其地址为0的位置，第二列的写入开始位置变为其地址为5的位置，第三列的写入开始位置变为其地址为8的位置，第四列的写入开始位置变为其地址为8的位置，第五列的写入开始位置变为其地址为8的位置，第六列的写入开始位置变为其地址为8的位置，第七列的写入开始位置变为其地址为10的位置，第八列的写入开始位置变为其地址为10的位置，第九列的写入开始位置变为其地址为10的位置，第十列的写入开始位置变为其地址为12的位置，第十一列的写入开始位置变为其地址为13的位置，第十二列的写入开始位置变为其地址为16的位置，第十三列的写入开始位置变为其地址为17的位置，第十四列的写入开始位置变为其地址为19的位置，第十五列的写入开始位置变为其地址为21的位置，第十六列的写入开始位置变为其地址为22的位置，第十七列的写入开始位置变为其地址为23的位置，第十八列的写入开始位置变为其地址为26的位置，第十九列的写入开始位置变为其地址为37的位置，第二十列的写入开始位置变为其地址为39的位置，第二十一列的写入开始位置变为其地址为40的位置，第二十二列的写入开始位置变为其地址为41的位置，第二十三列的写入开始位置变为其地址为41的位置，并且第二十四列的写入开始位置变为其地址为41的位置。
图26图示相对于在标准中限定并且具有16200的代码长度N的10个编码率的LDPC码的、用于每种调制方法的对于列扭曲交织所需的存储器31的列数量和写入开始位置的地址。
当倍数b是1，QPSK被用作调制方法，并且一个码元的比特数量m是2比特时，根据图26，存储器31具有用于在行方向上存储2×1比特的2个列，并且在列方向上存储64800/(2×1)比特。
另外，分别地，在存储器31的2列中的第一列的写入开始位置变为其地址为0的位置，并且，第二列的写入开始位置变为其地址为0的位置。
当倍数b是2，QPSK被用作调制方法，并且一个码元的比特数量m是2比特时，根据图26，存储器31具有用于在行方向上存储2×2比特的4个列，并且在列方向上存储64800/(2×2)比特。
另外，分别地，在存储器31的4列中的第一列的写入开始位置变为其地址为0的位置，第二列的写入开始位置变为其地址为2的位置，第三列的写入开始位置变为其地址为3的位置，并且，第四列的写入开始位置变为其地址为3的位置。
当倍数b是1，16QAM被用作调制方法，并且一个码元变得比特数量m是4比特时，根据图26，存储器31具有用于在行方向上存储4×1比特的四个列，并且在列方向上存储64800/(4×1)比特。
另外，分别地，在存储器31的四列中的第一列的写入开始位置变为其地址为0的位置，第二列的写入开始位置变为其地址为2的位置，第三列的写入开始位置变为其地址为3的位置，并且，第四列的写入开始位置变为其地址为3的位置。
当倍数b是2，16QAM被用作调制方法，并且一个码元的比特数量m是4比特时，根据图26，存储器31具有用于在行方向上存储4×2比特的8个列，并且在列方向上存储64800/(4×2)比特。
另外，分别地，在存储器31的8列中的第一列的写入开始位置变为其地址为0的位置，第二列的写入开始位置变为其地址为0的位置，第三列的写入开始位置变为其地址为0的位置，第四列的写入开始位置变为其地址为1的位置，第五列的写入开始位置变为其地址为7的位置，第六列的写入开始位置变为其地址为20的位置，第七列的写入开始位置变为其地址为20的位置，并且，第八列的写入开始位置变为其地址为21的位置。
当倍数b是1，64QAM被用作调制方法，并且一个码元的比特数量m是6比特时，根据图26，存储器31具有用于在行方向上存储6×1比特的6个列，并且在列方向上存储64800/(6×1)比特。
另外，分别地，在存储器31的6列中的第一列的写入开始位置变为其地址为0的位置，第二列的写入开始位置变为其地址为0的位置，第三列的写入开始位置变为其地址为2的位置，第四列的写入开始位置变为其地址为3的位置，第五列的写入开始位置变为其地址为7的位置，并且，第六列的写入开始位置变为其地址为7的位置。
当倍数b是2，64QAM被用作调制方法，并且一个码元的比特数量m是6比特时，根据图26，存储器31具有用于在行方向上存储6×2比特的12个列，并且在列方向上存储64800/(6×2)比特。
另外，分别地，在存储器31的12列中的第一列的写入开始位置变为其地址为0的位置，第二列的写入开始位置变为其地址为0的位置，第三列的写入开始位置变为其地址为0的位置，第四列的写入开始位置变为其地址为2的位置，第五列的写入开始位置变为其地址为2的位置，第六列的写入开始位置变为其地址为2的位置，第七列的写入开始位置变为其地址为3的位置，第八列的写入开始位置变为其地址为3的位置，第九列的写入开始位置变为其地址为3的位置，第十列的写入开始位置变为其地址为6的位置，第十一列的写入开始位置变为其地址为7的位置，并且，第十二列的写入开始位置变为其地址为7的位置。
当倍数b是1，256QAM被用作调制方法，并且一个码元的比特数量m是8比特时，根据图26，存储器31具有用于在行方向上存储8×1比特的8个列，并且在列方向上存储64800/(8×1)比特。
另外，分别地，在存储器31的8列中的第一列的写入开始位置变为其地址为0的位置，第二列的写入开始位置变为其地址为0的位置，第三列的写入开始位置变为其地址为0的位置，第四列的写入开始位置变为其地址为1的位置，第五列的写入开始位置变为其地址为7的位置，第六列的写入开始位置变为其地址为20的位置，第七列的写入开始位置变为其地址为20的位置，并且，第八列的写入开始位置变为其地址为21的位置。
当倍数b是1，1024QAM被用作调制方法，并且一个码元的比特数量m是10比特时，根据图26，存储器31具有用于在行方向上存储10×1比特的10个列，并且在列方向上存储64800/(10×1)比特。
另外，分别地，在存储器31的10列中的第一列的写入开始位置变为其地址为0的位置，第二列的写入开始位置变为其地址为1的位置，第三列的写入开始位置变为其地址为2的位置，第四列的写入开始位置变为其地址为2的位置，第五列的写入开始位置变为其地址为3的位置，第六列的写入开始位置变为其地址为3的位置，第七列的写入开始位置变为其地址为4的位置，第八列的写入开始位置变为其地址为4的位置，第九列的写入开始位置变为其地址为5的位置，并且，第十列的写入开始位置变为其地址为7的位置。
当倍数b是2，1024QAM被用作调制方法，并且一个码元的比特数量m是10比特时，根据图26，存储器31具有用于在行方向上存储10×2比特的20个列，并且在列方向上存储64800/(10×2)比特。
另外，分别地，在存储器31的20列中的第一列的写入开始位置变为其地址为0的位置，第二列的写入开始位置变为其地址为0的位置，第三列的写入开始位置变为其地址为0的位置，第四列的写入开始位置变为其地址为2的位置，第五列的写入开始位置变为其地址为2的位置，第六列的写入开始位置变为其地址为2的位置，第七列的写入开始位置变为其地址为2的位置，第八列的写入开始位置变为其地址为2的位置，第九列的写入开始位置变为其地址为5的位置，第十列的写入开始位置变为其地址为5的位置，第十一列的写入开始位置变为其地址为5的位置，第十二列的写入开始位置变为其地址为5的位置，第十三列的写入开始位置变为其地址为5的位置，第十四列的写入开始位置变为其地址为7的位置，第十五列的写入开始位置变为其地址为7的位置，第十六列的写入开始位置变为其地址为7的位置，第十七列的写入开始位置变为其地址为7的位置，第十八列的写入开始位置变为其地址为8的位置，第十九列的写入开始位置变为其地址为8的位置，并且，第二十列的写入开始位置变为其地址为10的位置。
当倍数b是1，4096QAM被用作调制方法，并且一个码元的比特数量m是12比特时，根据图26，存储器31具有用于在行方向上存储12×1比特的16个列，并且在列方向上存储64800/(12×1)比特。
另外，分别地，在存储器31的12列中的第一列的写入开始位置变为其地址为0的位置，第二列的写入开始位置变为其地址为0的位置，第三列的写入开始位置变为其地址为0的位置，第四列的写入开始位置变为其地址为2的位置，第五列的写入开始位置变为其地址为2的位置，第六列的写入开始位置变为其地址为2的位置，第七列的写入开始位置变为其地址为3的位置，第八列的写入开始位置变为其地址为3的位置，第九列的写入开始位置变为其地址为3的位置，第十列的写入开始位置变为其地址为6的位置，第十一列的写入开始位置变为其地址为7的位置，并且，第十二列的写入开始位置变为其地址为7的位置。
当倍数b是2，4096QAM被用作调制方法，并且一个码元的比特数量m是12比特时，根据图26，存储器31具有用于在行方向上存储12×2比特的20个列，并且在列方向上存储64800/(12×2)比特。
另外，分别地，在存储器31的24列中的第一列的写入开始位置变为其地址为0的位置，第二列的写入开始位置变为其地址为0的位置，第三列的写入开始位置变为其地址为0的位置，第四列的写入开始位置变为其地址为0的位置，第五列的写入开始位置变为其地址为0的位置，第六列的写入开始位置变为其地址为0的位置，第七列的写入开始位置变为其地址为0的位置，第八列的写入开始位置变为其地址为1的位置，第九列的写入开始位置变为其地址为1的位置，第十列的写入开始位置变为其地址为1的位置，第十一列的写入开始位置变为其地址为2的位置，第十二列的写入开始位置变为其地址为2的位置，第十三列的写入开始位置变为其地址为2的位置，第十四列的写入开始位置变为其地址为2的位置，第十五列的写入开始位置变为其地址为7的位置，第十六列的写入开始位置变为其地址为9的位置，第十七列的写入开始位置变为其地址为9的位置，第十八列的写入开始位置变为其地址为9的位置，第十九列的写入开始位置变为其地址为37的位置，第二十列的写入开始位置变为其地址为10的位置，第二十一列的写入开始位置变为其地址为10的位置，第二十二列的写入开始位置变为其地址为10的位置，第二十三列的写入开始位置变为其地址为10的位置，并且第二十四列的写入开始位置变为其地址为11的位置。
图27是图示由图8的LDPC编码器115、比特交织器116和QAM编码器117执行的处理的流程图。
LDPC编码器115等待来自BCH编码器114的LDPC目标数据的供应。在步骤S101，LDPC编码器115使用LDPC码来编码LDPC目标数据，并且向比特交织器116供应LDPC码。处理进行到步骤S102。
在步骤S102中，比特交织器116对于来自LDPC编码器115的LDPC码执行比特交织，并且向QAM编码器117供应通过码元化在比特交织后的LDPC码而获得的码元。处理进行到步骤S103。
即，在步骤S102中，在比特交织器116（图9）中，。奇偶交织器23对于来自LDPC编码器115的LDPC码执行奇偶交织，并且向列扭曲交织器24供应在奇偶交织后的LDPC码。
列扭曲交织器24对于来自奇偶交织器23的LDPC码执行列扭曲交织，并且向去复用器25供应LDPC码。
去复用器25执行交换处理，用于交换在由列扭曲交织器24进行的列扭曲交织后的LDPC码的符号比特，并且使得在交换后的符号比特变为码元的码元比特（用于表示码元的比特）。
在此，可以根据在图18和19中图示的第一至第四交换方法来执行并且可以根据分配规则来执行由去复用器25执行的交换处理。分配规则是用于向用于表示码元的码元比特分配LDPC码的符号比特的规则，并且在下面被详细说明。
通过由去复用器25进行的交换处理获得的码元被从去复用器25供应到QAM编码器117。
在步骤S103中，QAM编码器117将从去复用器25供应的码元映射到由QAM编码器117执行的正交调制的调制方法确定的信号点。执行正交调制，并且向时间交织器118供应作为其结果获得的数据。
如上所述，执行奇偶交织或列扭曲交织，使得可以改善当作为一个码元传输LDPC码的多个符号比特时对于擦除或脉冲串抗错性。
在此，在图9中，为了说明方便，独立地配置要作为用于执行奇偶交织的块的奇偶交织器23和要作为用于执行列扭曲交织的块的列扭曲交织器24。然而，可以整合地配置奇偶交织器23和列扭曲交织器24。
即，可以通过相对于存储器的符号比特的写入和读取来执行奇偶交织和列扭曲交织两者，并且可以通过矩阵来表示该两者，以将用于执行符号比特的写入的地址（写入地址）转换为用于执行符号比特的读取的地址（读取地址）。
因此，如果获取通过将用于表示奇偶交织的矩阵和用于表示列扭曲交织的矩阵相乘而获得的矩阵，则通过该矩阵转换符号比特，执行奇偶交织，并且可以获得在奇偶交织后的LDPC码的列扭曲交织结果。
除了奇偶交织器23和列扭曲交织器24之外，可以整合地配置去复用器25。
即，可以通过矩阵来表示由去复用器25执行的交换处理，以将存储LDPC码的存储器31的写入地址转换为读取地址。
因此，如果获取通过将表示奇偶交织的矩阵、表示列扭曲交织的矩阵和表示交换处理的矩阵相乘而获得的矩阵，则通过所获取的矩阵，可以集体执行奇偶交织、列扭曲交织和交换处理。
可以仅执行奇偶交织和列扭曲交织之一，或者可以不执行奇偶交织和列扭曲交织两者。
接下来，将参考图28至30来描述相对于图8的传输装置11执行的用于测量错误率（比特错误率）的模拟。
通过采用其中存在具有0dB的D/U的颤振的通信信道来执行模拟。
图28图示通过模拟采用的通信信道的模型。
即，图28的A图示了通过模拟采用的颤振的模型。
另外，图28的B图示了其中存在通过图28的A的模型表示的颤振的通信信道的模型。
在图28的B中，H表示图28的A的颤振的模型。另外，在图28的B中，N表示载波之间的干扰（ICI）。在模拟中，在AWGN中近似功率的预期值E[N2]。
图29和30图示了通过模拟获得的错误率和颤振的多普勒频率fd的关系。
图29图示了当调制方法是16QAM、编码率（r）是（3/4）并且交换方法是第一交换方法时的错误率和多普勒频率fd的关系。另外，图30图示了当调制方法是64QAM、编码率（r）是（5/6）并且交换方法是第一交换方法时的错误率和多普勒频率fd的关系。
在图29和30中，粗线示出当执行所有奇偶交织、列扭曲交织和交换处理时的错误率和多普勒频率fd的关系，并且细线示出当执行在奇偶交织、列扭曲交织和交换处理中的交换处理时的错误率和多普勒频率fd的关系。
在图29和30两者中，可以知道，与当仅执行交换处理时，当执行全部的奇偶交织、列扭曲交织和交换处理时，进一步改善（降低）了错误率。
[LDPC编码器115的配置示例]
图31是图示图8的LDPC编码器115的配置示例的框图。
也以相同的方式来配置图8的LDPC编码器122。
如图12和13中所述，在标准DVB-T.2中，限定了具有64800比特和16200比特的两个代码长度N的LDPC码。
相对于具有64800比特的代码长度的LDPC码，限定了11个编码率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9和9/10。相对于具有16200比特的代码长度N的LDPC码，限定了10个编码率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6和8/9（图12和13）。
例如，LDPC编码器115可以根据对于每一个代码长度N和每一个编码率准备的奇偶校验矩阵H来使用具有64800比特或16200比特的代码长度N的每个编码率的LDPC码执行编码（错误矩阵编码）。
LDPC编码器115由编码处理单元601和存储单元602构成。
编码处理单元601由编码率设置单元611、初始值表读取单元612、奇偶校验矩阵产生单元613、信息比特读取单元614、编码奇偶操作单元615、控制单元616构成。编码处理单元601执行向LDPC编码器115供应的LDPC目标数据的LDPC编码，并且向比特交织器116（图8）供应作为其交换获得的LDPC码。
即，编码率设置单元611根据操作员的操作等来设置LDPC码的代码长度N和编码率。
初始值表读取单元612从存储单元602读取与由编码率设置单元611设置的代码长度N和编码率对应的后述的奇偶校验矩阵初始值表。
奇偶校验矩阵产生单元613基于由初始值表读取单元612读取的奇偶校验矩阵初始值表通过下述方式来产生奇偶校验矩阵H：根据由编码率设置单元611以360列的周期在列方向上设置的代码长度N和编码率来布置与信息长度K（＝信息长度N–奇偶长度M）对应的信息矩阵HA的元素1，并且奇偶校验矩阵产生单元613在存储单元602中存储奇偶校验矩阵H。
信息比特读取单元614从向LDPC编码器115供应的LDPC目标数据读取（提取）与信息长度K对应的信息比特。
编码奇偶操作单元615使用奇偶校验矩阵H从存储单元602读取由奇偶校验矩阵产生单元613产生的奇偶校验矩阵H，基于预定表达式来计算相对于由信息比特读取单元614读取的信息比特的奇偶比特，并且产生代码字（LDPC码）。
控制单元616控制构成编码处理单元601的每一个块。
在存储单元602中，存储了相对于诸如64800比特和16200比特的代码长度N的、与在图12和13中图示的多个编码率等对应的多个奇偶校验矩阵初始值表。另外，存储单元602暂时存储用于编码处理单元601的处理所需的数据。
图32是图示图31的LDPC编码器115的处理的流程图。
在步骤S201中，编码率设置单元611确定（设置）代码长度N和编码率r以执行LDPC编码。
在步骤S202中，初始值表读取单元612从存储单元602读取与由编码率设置单元611确定的代码长度N和编码率r对应的预先确定的奇偶校验矩阵初始值表。
在步骤S203中，奇偶校验矩阵产生单元613使用由初始值表读取单元612从存储单元602读取的奇偶校验矩阵初始值表来获取（产生）由编码率设置单元611确定的代码长度N和编码率r的LDPC码的奇偶校验矩阵H，向存储单元602供应奇偶校验矩阵，并且在存储单元602中存储该奇偶校验矩阵。
在步骤S204中，信息比特读取单元614从向LDPC编码器115供应的LDPC目标数据读取与由编码率设置单元611确定的代码长度N和编码率r对应的信息长度K（=N×r）的信息比特，从存储单元602读取由奇偶校验矩阵产生单元613获取的奇偶校验矩阵H，并且向编码奇偶操作单元615供应信息比特和奇偶校验矩阵。
在步骤S205中，编码奇偶操作单元615依序操作满足表达式（8）的代码字c的奇偶比特。
HcT=0    ···(8)
在表达式（8）中，c表示作为代码字（LDPC码）的行向量，并且cT表示行向量c的转置。
如上所述，当通过行向量A来表示作为LDPC码（一个代码字）的行向量c的信息比特的一部分并且通过行向量T来表示奇偶比特的一部分时，可以使用作为信息比图阿的行向量A和作为奇偶比特的行向量T，通过表达式c=[A|T]来表示行相邻c。
在与LDPC码对应的奇偶校验矩阵H和行向量c=[A|T]中，必须满足表达式HcT=0。可以通过下述方式来依序获取与构成满足表达式HcT=0的行向量c=[A|T]的奇偶比特对应的行向量T：当奇偶校验矩阵H=[HA|HT]的奇偶矩阵HT变为在图11中图示的阶梯结构时，从在表达式HcT=0中的列向量HcT的第一行的元素依序将每行的元素设置为0。
如果编码奇偶操作单元615获取相对于信息比特A的奇偶比特T，则编码奇偶操作单元615输出作为信息比特A的LDPC编码结果的、由信息比特A和奇偶比特T表示的代码字c=[A|T]。
然后，在步骤S206中，控制单元616确定LDPC编码是否结束。当在步骤S206中确定LDPC编码未结束时，即，当存在用于执行LDPC编码的LDPC目标数据时，处理返回到步骤S201（或步骤S204）。以下，重复步骤S201（或者204）至S206的处理。
当在步骤S206中确定LDPC编码结束时，即，例如，当码元用于执行LDPC编码的LDPC目标数据时，LDPC编码器115结束该处理。
如上所述，准备与每一个代码长度N和每一个编码率r对应的奇偶校验矩阵初始值表，并且LDPC编码器115使用从与预定的代码长度N和预定的编码率r对应的奇偶校验矩阵初始值表产生的奇偶校验矩阵H来执行预定代码长度N和预定编码率r的LDPC编码。
[奇偶校验矩阵初始值表的示例]
奇偶校验矩阵初始值表是下述表：该表表示与对于每360个列（循环结构的单元的列数量P）根据LDPC码（由奇偶校验矩阵H限定的LDPC码）的代码长度N和编码率r的信息长度K对应的奇偶校验矩阵H的信息矩阵HA（图10）的元素1的位置，并且对于每一个代码长度N和每一个编码率r的每一个奇偶校验矩阵H被预先建立。
图33是图示奇偶校验矩阵初始值表的示例的图。
即，图33图示了相对于在标准DVB-T.2中限定并且具有16200比特的代码长度N和1/4的编码率（在DVB-T.2的符号中的编码率）r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
奇偶校验矩阵产生单元613（图31）使用奇偶校验矩阵初始值表来获取奇偶校验矩阵H如下。
即，图34图示从奇偶校验矩阵初始值表获取奇偶校验矩阵H的方法。
图34的奇偶校验矩阵初始值表是相对于在标准DVB-T.2中限定并且具有16200比特的代码长度N和2/3的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
如上所述，奇偶校验矩阵初始值表是下述表：该表表示与对于每360个列（循环结构的单元的列数量P）根据LDPC码的代码长度N和编码率r的信息长度K对应的奇偶校验矩阵H的信息矩阵HA（图10）的元素1的位置，并且在其第i行中，通过第(1+360×(i–1)列的列加权的数量来布置奇偶校验矩阵H的第(1+360×(i–1)列的运算1的行编号（当奇偶校验矩阵H的第一行的行编号被设置为0时）。
在此，因为如图21中所示确定与奇偶长度M对应的奇偶校验矩阵H的奇偶矩阵HT（图10），根据奇偶校验矩阵初始值表，获取与信息长度K对应的奇偶校验矩阵H的信息矩阵HA（图10）。
奇偶校验矩阵初始值表的行数量k+1根据信息长度K不同。
在奇偶校验矩阵初始值表的信息长度K和行数量k+1之间实现表达式（9）的关系。
K=(k+1)×360    ···(9)
在此，表达式（9）的360是在图22中所述的循环结构的单元的列数量P。
在图34的奇偶校验矩阵初始值表中，从第一行向第三行布置13个数值，并且从第四行向第k+1行（在图34中，第30行）布置3个数值。
因此，从图34的奇偶校验矩阵初始值表获取的奇偶校验矩阵H的列加权从第一列到第(1+360×(3–1)-1)列是13，并且从第(1+360×(3–1))列至第K列为3。
图34的奇偶校验矩阵初始值表的第一行变为0、2084、1613、1548、1286、1460、3196、4297、2481、3369、3451、4620和2622，其示出在奇偶校验矩阵H的第一列中的具有行编号0、2084、1613、1548、1286、1460、3196、4297、2481、3369、3451、4620和2622的行的元素是1（并且其他元素是0）。
另外，图34的奇偶校验矩阵初始值表的第二行变为1、122、1516、3448、2880、1407、1847、3799、3529、373、971、4358和3108，其示出在奇偶校验矩阵H的第361（=1+360×(2–1)）列中的具有行编号1、122、1516、3448、2880、1407、1847、3799、3529、373、971、4358和3108的行的元素。
如上所述，奇偶校验矩阵初始值表表示用于每360列的奇偶校验矩阵H的信息矩阵HA的元素1的位置。
通过下述方式来布置除了奇偶校验矩阵H的第1+360×(i–1)列之外的列，即，从第2+360×(i–1)列至第360×i列的独立列：根据奇偶长度M在向下方向（列的向下方向）上周期地循环移位由奇偶校验矩阵初始值表确定的第(1+360×(i–1)列的元素1。
即，通过在向下方向上将第1+360×(i–1)列循环移位M/360（＝q）而获得第2+360×(i–1)列，并且通过在向下方向上将第1+360×(i–1)列循环移位2×M/360（=2×q）而获得（通过在向下方向上将第2+360×(i–1)列循环移位M/360（=q）而获得）下一个第3+360×(i–1)列。
如果将奇偶校验矩阵初始值表的第i行（从上侧起的第i行）的第j列（从左侧起的第j列）的数值被表示为hi,j，并且将奇偶校验矩阵H的第w列的第j元素的行编号表示为Hw-j，则可以通过表达式（10）来获取奇偶校验矩阵H的、要作为除了第1+360×(i–1)列之外的列的第w列的元素1的行编号Hw-j。
Hw-j=mod{hi,j+mod((w-1),P)×q,M}    ···(10)
在此，mod(x、y)表示通过将x除以y获得的余数。
另外，P是如上所述的循环结构的单元的列数量。例如，在标准DVB-T.2中，P是如上所述的360。而且，q是通过将奇偶长度M除以循环结构的单元的列数量P（＝360）而获得的值M/360。
奇偶校验矩阵产生单元613（图31）通过奇偶校验矩阵初始值表指定奇偶校验矩阵H的第1+360×(i–1)列的元素1的行编号。
另外，奇偶校验矩阵产生单元613（图31）根据表达式（10）获取要作为除了奇偶校验矩阵H的第1+360×(i–1)列之外的列的第w列的元素1的行编号Hw-j，并且产生其中所获得的行编号的元素被设置为1的奇偶校验矩阵H。
[专用于移动终端的适当的LDPC码]
同时，如果可以基于要作为专用于固定终端的数字广播的标准DVB-T.2的使用传输装置和接收装置的规格的最小改变来执行专用于移动终端的数字广播，则数字广播在成本上有益。
在此，在DVB-T.2中，限定了具有64千比特和16千比特这两个代码长度N的LDPC码。
如果在专用于移动终端的数字广播中采用在DVB-T.2中限定的LDPC码，则有可能减少在具有短代码长度的LDPC码中比在具有长的代码长度的LDPC码中更多的用于解码LDPC码所需的存储量和延迟。因为这个原因，在专用于移动终端的数字广播中，适当的是，采用作为在具有在DVB-T.2.中限定的两个代码长度的LDPC码中的短代码长度的16千比特的LDPC码。
然而，在移动终端中，为了减轻用于诸如LDPC码的解码的处理所需的负载，例如，可以与固定终端的情况作比较，限制LDPC码的解码的重复计数（重复解码计数C）。相对于专用于移动终端的数字广播，在中限定的16千比特的LDPC码中，抗错性可能不足。
因此，传输装置11（图7）可以通过使用16千比特的新的LDPC码来执行专用于移动终端的数字广播，该16千比特的新的LDPC码比作为适合于专用于移动终端的数字广播的LDPC码（以下，也称为移动LDPC码）的在DVB-T.2中限定的16千比特的LDPC码具有对于错误的更高的抗性。
在移动LDPC码中，从有可能保持与DVB-T.2的兼容的视点看，与在DVB-T.2中限定的LDPC码类似，奇偶校验矩阵H的奇偶矩阵HT具有阶梯结构（图11）。
另外，在移动LDPC码中，与在DVB-T.2中限定的LDPC码类似，奇偶校验矩阵H的信息矩阵HA具有循环结构，并且该循环结构的单元的列数量P也被定义为360。
图35至43是图示具有如上所述的16千比特的代码长度N的（移动）LDPC码的奇偶校验矩阵初始值表的示例的图。
即，图35图示相对于具有16千比特的代码长度N和1/5的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图36图示相对于具有16千比特的代码长度N和4/15的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图37图示相对于具有16千比特的代码长度N和1/3的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图38图示相对于具有16千比特的代码长度N和2/5的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图39图示相对于具有16千比特的代码长度N和4/9的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图40图示相对于具有16千比特的代码长度N和7/15的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图41图示相对于具有16千比特的代码长度N和8/15的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图42图示相对于具有16千比特的代码长度N和3/5的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图43图示相对于具有16千比特的代码长度N和2/3的编码率r的奇偶校验矩阵H的奇偶校验矩阵初始值表。
对于专用于移动终端的数字广播，LDPC编码器115（图8和31）使用从在图35至43中图示的奇偶校验矩阵初始值表获取的奇偶校验矩阵H来对于具有16千比特的代码长度N和1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5和2/3的9个编码率r的任何一个的LDPC码执行编码。
使用从在图35至43中图示的奇偶校验矩阵初始值表获取的奇偶校验矩阵H获得的LDPC码变为具有高性能的LDPC码。
在此，具有高性能的LDPC码是从适当的奇偶校验矩阵H获得的LDPC码。
另外，当以低Es/N0（用于每一个码元的信号功率与噪声功率的比率）或低Eb/N0（用于每一个比特的信号功率与噪声功率的比率）来传输从奇偶校验矩阵H获得的LDPC码时，适当的奇偶校验矩阵H是满足其中降低比特错误率（BER）的预定条件的奇偶校验矩阵。
可以例如通过下述方式获得适当的奇偶校验矩阵H：当以低Es/No来传输从满足该预定条件的各个奇偶校验矩阵获得的LDPC码时执行模拟以测量BER。
作为要被适当的奇偶校验矩阵H满足的预定条件，例如，存在其中通过使用分析被称为密度演进的代码的性能的方法来获得的分析结果良好的条件和其中被称为循环4的元素1的循环不存在的条件等。
在此，已知当在信息矩阵HA中密集地存在诸如循环4的元素1时，LDPC码的解码性能变差。因为这个原因，作为要被适当的奇偶校验矩阵H满足的预定条件，要求循环4不存在。
可以从LDPC码的解码性能和LDPC码的解码处理的容易度（简化）等的改善的视点适当地确定由适当的奇偶校验矩阵H要满足的预定条件。
图44和45是图示作为要被适当的奇偶校验矩阵H满足的预定条件的、通过其来获得分析结果的密度演进的图。
密度演进是代码分析方法，用于计算相对于具有由后述的程度序列指定的∞的代码长度N的所有LDPC码（融和）的错误概率的预期值。
例如，如果噪声的方差值在AWGN信道上从0增大，则特定融和的错误概率的预期值首先是0。然而，如果噪声的方差值变得等于或大于特定阈值，则预期值不是0。
根据密度演进，通过比较对于其而言错误概率的预期值不是0的噪声的方差值的阈值（以下也称为性能阈值），可以确定融和（奇偶校验矩阵H的适当的程度）的性能。
另外，对于特定的LDPC码，通过确定LDPC码所属的融和并且对于该融和执行密度演进，可以估计LDPC码的大体性能。
因此，当找到具有高性能的融和时，可以从属于融和的LDPC码发现具有高性能的LDPC码。
在此，如上所述的程度序列表示相对于LDPC码的代码长度N具有每一个值的加权的可变节点或校验节点的比率。
例如，具有编码率1/2的正则(3,6)LDPC码属于由程度序列指定的融和，在该程度序列中，所有可变节点的加权（列加权）是3，并且所有校验节点的加权（行加权）是6。
图44图示了这样的融和的Tanner图。
在图44中所示的Tanner图中，其中每一个被在附图中的圆圈（○标记）示出的可变节点以与代码长度N相同的N个存在，并且其中每一个被在附图中的正方形（□标记）示出的可变节点以与通过将代码长度N乘以编码率1/2而获得的值相同的N/2个存在。
其数量与列加权相同的三个边缘连接到每一个可变节点。因此，连接到N个可变节点的全部3N个边缘存在。
另外，其数量与行加权相同的6个边缘连接到每一个校验节点。因此，连接到N/2个校验节点的总共3N个边缘。
而且，在图44中所示的Tanner图中，一个交织器存在。
交织器随机地布置连接到N个可变节点的3N个边缘，并且将在重新布置后的每一个边缘连接到与N/2个校验节点连接的3N个边缘的任何一个。
在交织器中，仅存在用于重新布置连接到N个可变节点的3N个边缘的(3N)!（=(3N)×(3N-1)×···×1）个重新布置模式。因此，由其中所有可变节点的加权是3并且所有校验节点的加权是5的程度序列指定的融和变为一组(3N)!个LDPC码。
在用于获取具有更性能的LDPC码（适当的奇偶校验矩阵H）的模拟中，在密度演进中使用多边缘类型的融和。
在该多边缘类型中，连接到可变节点的边缘和连接到校验节点的边缘通过的交织器被划分为多边缘。由此，更精确点执行融和的指定。
图45图示多边缘类型的融和的Tanner图的示例。
在图45中所示的Tanner图中，存在两交织器，包括第一交织器和第二交织器。
另外，在图45中所示的Tanner图中，分别存在：仅其中每一个具有连接到第一交织器的一边缘和连接到第二交织器的0个边缘的v1个可变节点；仅其中每一个具有连接到第一交织器的一边缘和连接到第二交织器的两边缘的v2个可变节点；以及，仅其中每一个具有连接到第一交织器的0个边缘和连接到第二交织器的两边缘的v3个可变节点。
而且，在图45中所示的Tanner图中，分别存在：仅其中每一个具有连接到第一交织器的两边缘和连接到第二交织器的0个分支的c1个可变节点；仅其中每一个具有连接到第一交织器的两边缘和连接到第二交织器的两边缘的c2个可变节点；以及，仅其中每一个具有连接到第一交织器的0个边缘和连接到第二交织器的三边缘的c3个可变节点。
在此，例如在下文中描述了密度演进及其实现方式：“On the Design ofLow-Density Parity-Check Codes within0.0045dB of the Shannon Limit”、S.Y.Chung、G.D.Forney、T.J.Richardson、R.Urbanke、IEEE CommunicationsLeggers、VOL.5、NO.2、February2001。
在用于获取在图35至43中图示的移动LDPC码（的奇偶校验矩阵初始值表）的模拟中，发现其作为Eb/N0的性能阈值变为预定值或更小的融和，在该Eb/N0处，BER根据多边缘类型的密度演进而开始降低（减少）。从属于该融和的LDPC码，将下述部分选择为具有更性能的LDPC码：在诸如16QAM或64QAM的用于专用于移动终端的数字广播的多个调制方法中降低BER的LDPC码。
在此，在移动终端中的抗错性比在固定终端中的抗错性低。因为这个原因，在专用于移动终端的数字广播中，其中信号点的数量较小的QPSK、16QAM或64QAM的调制方法用于改善抗错性。
在如上所述的图35至43中图示的奇偶校验矩阵初始值表是具有由如上所述的模拟获取的16千比特的代码长度N的LDPC码的奇偶校验矩阵初始值表。
图46是图示从在图35至43中所示的、具有16千比特的代码长度N和编码率1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5和2/3的9种LDPC码的奇偶校验矩阵初始值表获取的奇偶校验矩阵H的最小循环长度和性能阈值的图。
在从在图35至43中所示的奇偶校验矩阵初始值表获取的奇偶校验矩阵H中，具有1/5、4/15和3/5的编码率r的奇偶校验矩阵H的最小循环长度变为8个循环，并且具有1/3、2/5、4/9、7/15、8/15和2/3的编码率r的奇偶校验矩阵H的最小循环长度变为6个循环。
因此，在从图35至43中所示的奇偶校验矩阵初始值表获取的奇偶校验矩阵H中，循环4不存在。
另外，如果编码率r减小，则LDPC码的冗余增大。因为这个原因，当编码率r降低时，性能阈值趋向于改善（降低）。
图47是图示图35至43的（从奇偶校验矩阵初始值表获取的）奇偶校验矩阵H（以下，也称为移动LDPC码的奇偶校验矩阵H）的图。
在移动LDPC码的奇偶校验矩阵H中，对于从第一列起的KX个列将列加权设置为X，对于随后的KY1个列将列加权设置为Y1，对于随后的KY2个列将列加权设置为Y2，对于随后的M-1个列将列加权设置为2，并且对于最后列将列加权设置为1。
在此，KX+KY1+KY2+M–1+1与代码长度N=16200比特相同。
图48是图示相对于移动LDPC码的每一个编码率r（=1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5和2/3）的、图47的列编号KX、KY1、KY2和M与列加权X、Y1和Y2的图。
对于具有16k的代码长度N的移动LDPC码的奇偶校验矩阵H，与参考图12和13所述的在DVB-T.2中限定的奇偶校验矩阵类似，首侧（左侧）的列的列加权趋向于大。因此，移动LDPC码的首侧的符号比特趋向于对于错误强（存在抗错性），并且结尾侧的符号比特趋向于对于错误弱。
图49是图示图35至43的LDPC码的BER的模拟结果的图。
在该模拟，假定AWGN的通信信道（信道），将BPSK用作调制方法，并且将50用作重复解码计数C。
在图49中，水平轴表示Es/N0（用于每一个码元的信号功率与噪声功率的比率），并且垂直轴表示BER。
在此，在移动LDPC码的编码率r=1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5和2/3中，相对于1/5、1/3、2/5、4/9、3/5和2/3，在DVB-T.2中限定了相对于具有相同的编码率和16k的代码长度N的LDPC码（以下，也称为标准16k代码）。
在模拟中，与具有在DVB-T.2中限定的相同编码率的标准16k代码的BER的情况下的性能作比较，相对于具有1/5、1/3、2/5、4/9、3/5和2/3的编码率r的移动LDPC码，确认在具有任何编码率r的LDPC码的BER的情况下的性能改善。因此，根据移动LDPC码，可以改善抗错性。
在此，在标准16k代码中不存在与在要作为移动LDPC码的编码率r的1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5和2/3中的4/15、7/15和8/15相同的编码率。
相反，在移动LDPC码中存在在标准16k代码中不存在的编码率r＝4/15、7/15和8/15的LDPC码。
如上所述，在移动LDPC码中存在在标准16k代码中不存在的编码率r＝4/15、7/15和8/15的LDPC码。结果，以小的间隔以较为相等的间隔来布置移动LDPC码的相对于编码率r（=1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5和2/3）的BER，其中，Es/N0的方向的间隔是预定间隔或小于大约1dB的间隔，如图49中所示。
同时，对于标准16k代码，因为在标准16k代码的编码率r中不存在4/15、7/15和8/15，所以在相对于1/5的编码率r的BER（在DVB-T.2中被表示为1/4）和相对于1/3的编码率r的BER之间或在相对于4/9的编码率r的BER（在DVB-T.2中被表示为1/2）和相对于3/5的编码率r的BER之间在的方向上产生大约2dB的较大间隙。因为大间隙的产生，标准16k的BER的布置变为不规则。
对于通过传输装置11广播节目的广播公司，在移动LDPC码中容易根据的信道（通信信道13）等的情况选择用于广播的编码率，在该移动LDPC码中，与其中在BER的布置中产生大约2db的大间隙的一部分并且BER的布置变得不规则的标准16k代码作比较，以大约1db的小间隔以较为相等的间隔布置BER。
[具有16200比特的LDPC码的交换处理]
在专用于移动终端的数字广播中，当采用如上所述的有LDPC码、即具有16200别的代码长度N的LDPC码时，与在DVB-T.2中限定的具有长的代码长度N的64800比特的LDPC码作比较，降低了在通信信道3（图7）中的抗错性。
因此，在专用于移动终端的数字广播中，优选的是，采取措施来改善抗错性。
作为用于改善抗错性的措施，例如，除了采用如上所述的其中信号点的数量较小的、诸如16QAM或64QAM的调制方法的方法之外，进一步存在由去复用器25（图9）执行的交换处理。
在交换处理中，作为交换由DVB-T.2的标准限定的LDPC码的符号比特的交换方法，存在如上所述的第一至第四交换方法或由标准DVB-T.2限定的交换方法等。
然而，当通过具有16200比特的代码长度N的移动LDPC码执行专用于移动终端的数字广播时，优选的是，采用适合于移动LDPC码的交换处理。
即，优选的是，作为相对于移动LDPC码采用的交换处理，采用更多地改善抗错性的方法的交换处理。
因此，在去复用器25（图9）中，可以根据分配规则来执行交换处理，如图27中所述。
以下，将描述根据分配规则的交换处理。在描述交换处理之前，将描述使用先前提出的交换方法（以下也称为当前方法）的交换处理。
参考图50和51来描述当由去复用器25相对于在DVB-T.2中限定的LDPC码（以下，也称为限定代码）执行使用当前方法的交换处理时的交换处理。
图50是图示当LDPC码是在DVB-T.2中限定的具有64800比特的代码长度N和3/5的编码率的LDPC码时根据当前方法的交换处理的示例的图。
即，图50的A图示了当LDPC码是具有64800比特的代码长度N和3/5的编码率的限定代码、调制方法是16QAM并且倍数b是2时根据当前方法的交换处理的示例。
当调制方法是16QAM时，将符号比特的4（＝m）比特作为一个码元映射到由16QAM确定的16个信号点的任何一个。
当代码长度N是64800比特并且倍数b是2时，去复用器25的存储器31（图18和19）具有8列，用于存储在行方向上的4×2（=mb）比特并且存储在列方向上的64800/(4×2)比特。
在去复用器25中，如果在存储器31的列方向上写入LDPC码的符号比特并且64800比特的符号比特（一个代码字）结束，则以在行方向上的4×2（=mb）比特为单位来读取向存储器31写入的符号比特，并且将该符号比特供应到交换单元32（图18和19）。
交换单元32交换4×2（=mb）比特的符号比特b0至b7，使得向两个（b）连续码元的4×2（=mb）比特的码元比特y0、y1、y2、y3、y4、y5、y6和y7分配从存储器31读取的4×2（=mb）比特的符号比特b0、b1、b2、b3、b4、b5、b6和b7，如图50的A所示。
即，交换单元32执行交换以分别向码元比特y7、y1、y4、y2、y5、y3、y6和y0分配符号比特b0、b1、b2、b3、b4、b5、b6和b7。
图50的B图示了当LDPC码是具有64800比特的代码长度N和3/5的编码率的限定代码、调制方法是64QAM并且倍数b是2时根据当前方法的交换处理的示例。
当调制方法是64QAM时，将符号比特的6（＝m）比特作为一个码元映射到由64QAM确定的64个信号点的任何一个。
当代码长度N是64800比特并且倍数b是2时，去复用器25的存储器31（图18和19）具有12列，用于存储在行方向上的6×2（=mb）比特并且存储在列方向上的64800/(6×2)比特。
在去复用器25中，如果在存储器31的列方向上写入LDPC码的符号比特并且64800比特的符号比特（一个代码字）结束，则以在行方向上的6×2（=mb）比特为单位来读取向存储器31写入的符号比特，并且将该符号比特供应到交换单元32（图18和19）。
交换单元32交换6×2（=mb）比特的符号比特b0至b11，使得向两个（b）连续码元的6×2（=mb）比特的码元比特y0、y1、y2、y3、y4、y5、y6、y7、y8、y9、y10和y11分配从存储器31读取的6×2（=mb）比特的符号比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11，如图50的B所示。
即，交换单元32执行交换以分别向码元比特y11、y7、y3、y10、y6、y2、y9、y5、y1、y8、y4和y0分配符号比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11。
图50的C图示了当LDPC码是具有64800比特的代码长度N和3/5的编码率的限定代码、调制方法是256QAM并且倍数b是2时根据当前方法的交换处理的示例。
当调制方法是256QAM时，将符号比特的8（＝m）比特作为一个码元映射到由256QAM确定的256个信号点的任何一个。
当代码长度N是64800比特并且倍数b是2时，去复用器25的存储器31（图18和19）具有16列，用于存储在行方向上的8×2（=mb）比特并且存储在列方向上的64800/(8×2)比特。
在去复用器25中，如果在存储器31的列方向上写入LDPC码的符号比特并且64800比特的符号比特（一个代码字）结束，则以在行方向上的8×2（=mb）比特为单位来读取向存储器31写入的符号比特，并且将该符号比特供应到交换单元32（图18和19）。
交换单元32交换8×2（=mb）比特的符号比特b0至b11，使得向两个（b）连续码元的8×2（=mb）比特的码元比特y0、y1、y2、y3、y4、y5、y6、y7、y8、y9、y10、y11、y12、y13、y14和y15分配从存储器31读取的8×2（=mb）比特的符号比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10、b11、b12、b13、b14和b15，如图50的C所示。
即，交换单元32执行交换以分别向码元比特y15、y1、y13、y3、y8、y11、y9、y5、y10、y6、y4、y7、y12、y2、y14和y0分配符号比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10、b11、b12、b13、b14和b15。
图51图示当LDPC码是具有16200比特的代码长度N和3/5的编码率的限定代码时的根据当前方法的交换处理的示例。
即，图51的A图示了当LDPC码是具有16200比特的代码长度N和3/5的编码率的限定代码、调制方法是16QAM并且倍数b是2时根据当前方法的交换处理的示例。
当调制方法是16QAM时，将符号比特的4（＝m）比特作为一个码元映射到由16QAM确定的16个信号点的任何一个。
当代码长度N是64800比特并且倍数b是2时，去复用器25的存储器31（图18和19）具有8列，用于存储在行方向上的4×2（=mb）比特并且存储在列方向上的64800/(4×2)比特。
在去复用器25中，如果在存储器31的列方向上写入LDPC码的符号比特并且64800比特的符号比特（一个代码字）结束，则以在行方向上的4×2（=mb）比特为单位来读取向存储器31写入的符号比特，并且将该符号比特供应到交换单元32（图18和19）。
交换单元32交换4×2（=mb）比特的符号比特b0至b7，使得向两个（b）连续码元的4×2（=mb）比特的码元比特y0、y1、y2、y3、y4、y5、y6和y7分配从存储器31读取的4×2（=mb）比特的符号比特b0、b1、b2、b3、b4、b5、b6和b7，如图51的A所示。
即，与如上所述的图50的A的情况类似，交换单元32执行交换以向码元比特y0至y7分配符号比特b0至b7。
图51的B图示了当LDPC码是具有16200比特的代码长度N和3/5的编码率的限定代码、调制方法是64QAM并且倍数b是2时根据当前方法的交换处理的示例。
当调制方法是64QAM时，将符号比特的6（＝m）比特作为一个码元映射到由64QAM确定的64个信号点的任何一个。
当代码长度N是16200比特并且倍数b是2时，去复用器25的存储器31（图18和19）具有12列，用于存储在行方向上的6×2（=mb）比特并且存储在列方向上的16200/(6×2)比特。
在去复用器25中，如果在存储器31的列方向上写入LDPC码的符号比特并且16200比特的符号比特（一个代码字）结束，则以在行方向上的6×2（=mb）比特为单位来读取向存储器31写入的符号比特，并且将该符号比特供应到交换单元32（图18和19）。
交换单元32交换6×2（=mb）比特的符号比特b0至b11，使得向两个（b）连续码元的6×2（=mb）比特的码元比特y0、y1、y2、y3、y4、y5、y6、y7、y8、y9、y10和y11分配从存储器31读取的6×2（=mb）比特的符号比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11，如图51的B所示。
即，与如上所述的图50的B的情况类似，交换单元32执行交换以向码元比特y0至y11分配符号比特b0至b11。
图51的C图示了当LDPC码是具有16200比特的代码长度N和3/5的编码率的限定代码、调制方法是256QAM并且倍数b是1时根据当前方法的交换处理的示例。
当调制方法是256QAM时，将符号比特的8（＝m）比特作为一个码元映射到由256QAM确定的256个信号点的任何一个。
当代码长度N是16200比特并且倍数b是1时，去复用器25的存储器31（图18和19）具有8列，用于存储在行方向上的8×1（=mb）比特并且存储在列方向上的16200/(8×1)比特。
在去复用器25中，如果在存储器31的列方向上写入LDPC码的符号比特并且16200比特的符号比特（一个代码字）结束，则以在行方向上的8×1（=mb）比特为单位来读取向存储器31写入的符号比特，并且将该符号比特供应到交换单元32（图18和19）。
交换单元32交换8×1（=mb）比特的符号比特b0至b11，使得向一个（b）连续码元的8×1（=mb）比特的码元比特y0、y1、y2、y3、y4、y5、y6和y7分配从存储器31读取的8×1（=mb）比特的符号比特b0、b1、b2、b3、b4、b5、b6和b7，如图51的C所示。
即，与如上所述的图50的B的情况类似，交换单元32执行交换以向码元比特y7、y3、y1、y5、y2、y6、y4和y0分配符号比特b0、b1、b2、b3、b4、b5、b6和b7。
接下来，将描述根据分配规则的交换处理（以下，也被称为在新交换方法中的交换处理）。
在专用于移动终端的数字广播中，采用诸如具有QPSK、16QAM、64QAM或256QAM的调制方法。在此，将相对于当调制方法是16QAM时、当调制方法是64QAM时和当调制方法是256QAM时的每一个描述新的交换方法。
在此，当调制方法是QPSK时，相对于用于表示QPSK的四个码元（信号点）的2比特的码元比特y0和y1，没有对于在图14至17中所述的错误的强度的优和次，不必执行交换处理（抗错性不改变，即使执行交换处理）。
图52至54是图示新交换方法的图。
在新交换方法中，去复用器25的交换单元32根据先前确定的分配规则来执行mb比特的符号比特的交换。
分配规则是向码元比特分配LDPC码的符号比特的规则。在分配规则中，限定了作为下述部分的组合的组集：符号比特的符号比特组和用于分配符号比特组的符号比特的码元比特的码元比特组；该组集的符号比特组；每个码元比特组的符号比特；以及，符号比特的比特编号（以下也称为组比特编号）。
在此，在符号比特中存在错误概率差，并且在码元比特中存在错误概率差，如上所述。符号比特组是用于根据错误概率来分离符号比特的组，并且码元比特组是用于根据错误概率来分离码元比特的组。
图52图示当LDPC码是具有16200比特的代码长度N和编码率8/15的移动LDPC码、调制方法是16QAM（因此，m＝4）并且倍数b是2时的符号比特组和码元比特组。
在该情况下，从存储器31读取的4×2（=mb）比特的符号比特可以根据错误概率的差别被分离为5个符号比特组Gb1、Gb2、Gb3、Gb4和Gb5，如图52的A所示。
在此，符号比特组Gb#i是下述组：其中，属于符号比特组Gb#i的符号比特的错误概率当其后缀#i小时高（小）。
以下，相对于在行方向上从存储器31读取的mb比特的符号比特的最高有效比特的第#i+1比特被表示为比特b#i，并且，相对于b个连续码元的mb比特的码元比特的最高有效比特的第#i+1比特被表示为比特y#i。
在图52的A中，分别地，符号比特b0属于符号比特组Gb1，符号比特b1属于符号比特组Gb2，符号比特b2和b3属于符号比特组Gb3，符号比特b4属于符号比特组Gb4，符号比特b5、b6和b7属于符号比特组Gb5。
当调制方法是16QAM并且倍数b是2时，可以根据错误概率的差将4×2（mb）比特的码元比特分离为两个码元比特组Gy1和Gy2，如图52的B所示。
在此，与符号比特组类似，码元比特组Gy#i是下述组：其中，其中，属于符号比特组Gy#i的符号比特的错误概率当其后缀#i小时高。
在图52的B中，分别地，码元比特y0、y1、y4和y5属于码元比特组Gy1，并且码元比特y2、y3、y6和y7属于码元比特组Gy2。
图53图示当LDPC码是具有16200比特的代码长度N和编码率8/15的移动LDPC码、调制方法是16QAM并且倍数b是2时的分配规则。
在图53的分配规则中，将符号比特组Gb1和码元比特组Gy1的组合定义为一个组集。另外，将组集的组比特数量限定为一个比特。
以下，该组集及其组比特编号统称为组集信息。例如，作为组集信息（Gb1,Gy1,1）描述符号比特组Gb1和码元比特组Gy1的组集和作为该组集的组比特数量的一个比特。
在图53的分配规则中，除了组集信息（Gb1,Gy1,1）之外，定义了组集信息(Gb2,Gy1,1)、(Gb3,Gy2,1)、(Gb3,Gy1,1)、(Gb4,Gy2,1)、(Gb5,Gy1,1)和(Gb5,Gy2,2)。
例如，组集信息(Gb1,Gy1,1)表示属于符号比特组Gb1的符号比特的一个比特被分配到属于码元比特组Gy1的码元比特的一个比特。
因此，在图53的分配规则中，限定了：通过组集信息(Gb1,Gy1,1)的具有最佳错误概率的符号比特组Gb1的符号比特的一个比特向具有最佳错误概率的码元比特组Gy1的码元比特的一个比特的分配；通过组集信息(Gb2,Gy1,1)的具有第二最佳错误概率的符号比特组Gb2的符号比特的一个比特向具有最佳错误概率的码元比特组Gy1的码元比特的一个比特的分配；通过组集信息(Gb3,Gy2,1)的具有第三最佳错误概率的符号比特组Gb3的符号比特的一个比特向具有第二最佳错误概率的码元比特组Gy2的码元比特的一个比特的分配；通过组集信息(Gb3,Gy1,1)的具有第三最佳错误概率的符号比特组Gb3的符号比特的一个比特向具有最佳错误概率的码元比特组Gy1的码元比特的一个比特的分配；通过组集信息(Gb4,Gy2,1)的具有第四最佳错误概率的符号比特组Gb4的符号比特的一个比特向具有第二最佳错误概率的码元比特组Gy2的码元比特的一个比特的分配；通过组集信息(Gb5,Gy1,1)的具有第五最佳错误概率的符号比特组Gb5的符号比特的一个比特向具有最佳错误概率的码元比特组Gy1的码元比特的一个比特的分配；以及，通过组集信息(Gb5,Gy2,2)的具有第五最佳错误概率的符号比特组Gb5的符号比特的一个比特向具有第二最佳错误概率的码元比特组Gy2的码元比特的一个比特的分配。
如上所述，符号比特组是用于根据错误概率来分离符号比特的组，并且码元比特组是根据错误概率来将码元比特编组的组。因此，可以说，分配规则限定了符号比特的错误概率和用于分配符号比特的码元比特的错误概率的组合。
如此一来，通过测量BER的模拟来确定限定符号比特的错误概率和用于分配符号比特的码元比特的错误概率的组合的分配规则，以改善抗错性（对于噪声的抗性）。
即使当在同一码元比特组的比特中改变特定符号比特比特的符号比特的分配目的地时，抗错性（大部分）不被影响。
因此，为了改善抗错性，用于最小化比特错误率（BER）的组集信息，即，符号比特的符号比特组与用于分配符号比特组的符号比特的码元比特的码元比特组与组集的符号比特组和码元比特组的符号比特和码元比特的比特编号（组比特编号）的组合可以被限定为分配规则，并且可以执行符号比特的交换，使得根据分配规则向码元比特分配符号比特。
然而，必须预先确定在传输装置11和接收装置12（图7）之间根据分配规则向特定码元比特分配特定符号比特的特定分配方法。
图54图示了根据图53的分配规则的符号比特的交换的示例。
即，图54的A图示了当LDPC码是具有16200比特的代码长度N和编码率8/15的移动LDPC码、调制方法是16QAM并且倍数b是2时根据图53的分配规则的符号比特的交换的第一示例。
当LDPC码是具有16200比特的代码长度N和编码率8/15的移动LDPC码、调制方法是16QAM并且倍数b是2时，在去复用器25中，以在行方向上的4×2（=mb）比特为单位来读取向其中列方向×行方向是(16200/(4×2))×(4×2)比特的存储器31写入的符号比特，并且将该符号比特供应到交换单元32（图18和19）。
交换单元32交换4×2（=mb）比特的符号比特b0至b7，使得根据图53的分配规则向2（＝b）个码元的4×2（=mb）比特的码元比特y0至y7分配从存储器31读取的4×2（=mb）的符号比特b0至b7，如图54的A中所示。
即，交换单元32执行交换以分别向码元比特y0、y4、y3、y1、y2、y5、y6和y7分配符号比特b0、b1、b2、b3、b4、b5、b6和b7。
图54的B图示了当LDPC码是具有16200比特的代码长度N和编码率8/15的移动LDPC码、调制方法是16QAM并且倍数b是2时根据图53的分配规则的符号比特的交换的第二示例。
根据图54的B，交换单元32执行交换以分别根据图53的分配规则，相对于从存储器31读取的4×2（=mb）比特的符号比特b0至b7，向码元比特y0、y1、y3、y4、y2、y5、y7和y6分配符号比特b0、b1、b2、b3、b4、b5、b6和b7。
在此，在图54的A和图54的B中图示的、向码元比特y#i分配符号比b#i特的分配方法两者遵循图53的分配规则（观察分配规则）。
图55图示了当LDPC码是具有16200比特的代码长度N和编码率7/15的移动LDPC码、调制方法是64QAM并且倍数b是2时的符号比特组和码元比特组。
在该情况下，根据错误概率的差，可以将从存储器31读取的6×2（=mb）的符号比特分离为Gb1、Gb2、Gb3、Gb4、Gb5、Gb6和Gb7，如图55的A所示。
在图55的A中，符号比特b0属于符号比特组Gb1，符号比特b1属于符号比特组Gb2，符号比特b2属于符号比特组Gb3，符号比特b3属于符号比特组Gb4，符号比特b4属于符号比特组Gb5，符号比特b5属于符号比特组Gb6，并且，符号比特b6至b11属于符号比特组Gb7。
当调制方法是64QAM并且倍数b是2时，可以根据错误概率的差将6×2（mb）个比特的码元比特分离为三个码元比特组Gy1、Gy2和Gy3，如图55的B所示。
在图55的B中，分别地，码元比特y0、y1、y6和y7属于码元比特组Gy1，码元比特y2、y3、y8和y9属于码元比特组Gy2，并且，码元比特y4、y5、y10和y11属于码元比特组Gy3。
图56图示了当LDPC码是具有16200比特的代码长度N和编码率7/15的移动LDPC码、调制方法是64QAM并且倍数b是2时的分配规则。
在图56的分配规则中，限定了组集信息(Gb1,Gy2,1)、(Gb2,Gy1,1)、(Gb3,Gy2,1)、(Gb4,Gy1,1)、(Gb5,Gy1,1)、(Gb6,Gy1,1)、(Gb7,Gy3,4)和(Gb7,Gy2,2)。
即，在图56的分配规则中，限定了：通过组集信息(Gb1,Gy2,1)的具有最佳错误概率的符号比特组Gb2的符号比特的一个比特向具有最佳错误概率的码元比特组Gy1的码元比特的一个比特的分配；通过组集信息(Gb2,Gy1,1)的具有第二最佳错误概率的符号比特组Gb2的符号比特的一个比特向具有最佳错误概率的码元比特组Gy1的码元比特的一个比特的分配；通过组集信息(Gb3,Gy2,1)的具有第三最佳错误概率的符号比特组Gb3的符号比特的一个比特向具有第二最佳错误概率的码元比特组Gy2的码元比特的一个比特的分配；通过组集信息(Gb4,Gy1,1)的具有第四最佳错误概率的符号比特组Gb4的符号比特的一个比特向具有最佳错误概率的码元比特组Gy1的码元比特的一个比特的分配；通过组集信息(Gb5,Gy1,1)的具有第五最佳错误概率的符号比特组Gb5的符号比特的一个比特向具有最佳错误概率的码元比特组Gy1的码元比特的一个比特的分配；通过组集信息(Gb6,Gy1,1)的具有第六最佳错误概率的符号比特组Gb6的符号比特的一个比特向具有最佳错误概率的码元比特组Gy1的码元比特的一个比特的分配；通过组集信息(Gb7,Gy3,4)的具有第七最佳错误概率的符号比特组Gb7的符号比特的四个比特向具有第三最佳错误概率的码元比特组Gy3的码元比特的四个比特的分配；以及，通过组集信息(Gb7,Gy2,2)的具有第七最佳错误概率的符号比特组Gb7的符号比特的二个比特向具有第二最佳错误概率的码元比特组Gy2的码元比特的二个比特的分配。
图57图示了根据图56的分配规则的符号比特的交换的示例。
即，图57的A图示了当LDPC码是具有16200比特的代码长度N和编码率7/15的移动LDPC码、调制方法是64QAM并且倍数b是2时根据图56的分配规则的符号比特的交换的第一示例。
当LDPC码是具有16200比特的代码长度N和编码率7/15的移动LDPC码、调制方法是64QAM并且倍数b是2时，在去复用器25中，以在行方向上的6×2（=mb）比特为单位来读取向其中列方向×行方向是(16200/(6×2))×(6×2)比特的存储器31写入的符号比特，并且将该符号比特供应到交换单元32（图18和19）。
交换单元32交换6×2（=mb）比特的符号比特b0至b11，使得根据图56的分配规则向2（＝b）个码元的6×2（=mb）比特的码元比特y0至y11分配从存储器31读取的6×2（=mb）的符号比特b0至b11，如图57的A中所示。
即，交换单元32执行交换以分别向码元比特y2、y0、y8、y7、y1、y6、y4、y3、y10、y9、y5和y11分配符号比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11。
图57的B图示了当LDPC码是具有16200比特的代码长度N和编码率7/15的移动LDPC码、调制方法是64QAM并且倍数b是2时根据图56的分配规则的符号比特的交换的第二示例。
根据图57的B，交换单元32执行交换以分别根据图56的分配规则，相对于从存储器31读取的6×2（=mb）比特的符号比特b0至b11，向码元比特y8、y0、y2、y6、y1、y7、y3、y4、y9、y10、y5和y11分配符号比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11。
图58图示了当LDPC码是具有16200比特的代码长度N和编码率8/15的移动LDPC码、调制方法是64QAM并且倍数b是2时的符号比特组和码元比特组。
在该情况下，根据错误概率的差，可以将从存储器31读取的6×2（=mb）的符号比特分离为Gb1、Gb2、Gb3、Gb4、Gb5和Gb6，如图58的A所示。
在图58的A中，符号比特b0属于符号比特组Gb1，符号比特b1属于符号比特组Gb2，符号比特b2属于符号比特组Gb3，符号比特b3至b5属于符号比特组Gb4，符号比特b6属于符号比特组Gb5，符号比特b7至b11属于符号比特组Gb6。
当调制方法是64QAM并且倍数b是2时，可以根据错误概率的差将6×2（mb）个比特的码元比特分离为三个码元比特组Gy1、Gy2和Gy3，如图58的B所示。
在图58的B中，分别地，码元比特y0、y1、y6和y7属于码元比特组Gy1，码元比特y2、y3、y8和y9属于码元比特组Gy2，并且，码元比特y4、y5、y10和y11属于码元比特组Gy3。
图59图示了当LDPC码是具有16200比特的代码长度N和编码率8/15的移动LDPC码、调制方法是64QAM并且倍数b是2时的分配规则。
在图59的分配规则中，限定了组集信息(Gb1,Gy2,1)、(Gb2,Gy1,1)、(Gb3,Gy3,1)、(Gb4,Gy1,3)、(Gb5,Gy2,1)、(Gb6,Gy3,1)和(Gb6,Gy2,2)。
即，在图59的分配规则中，限定了：通过组集信息(Gb1,Gy2,1)的具有最佳错误概率的符号比特组Gb1的符号比特的一个比特向具有第二最佳错误概率的码元比特组Gy2的码元比特的一个比特的分配；通过组集信息(Gb2,Gy1,1)的具有第二最佳错误概率的符号比特组Gb2的符号比特的一个比特向具有最佳错误概率的码元比特组Gy1的码元比特的一个比特的分配；通过组集信息(Gb3,Gy3,1)的具有第三最佳错误概率的符号比特组Gb3的符号比特的一个比特向具有第三最佳错误概率的码元比特组Gy3的码元比特的一个比特的分配；通过组集信息(Gb4,Gy1,3)的具有第四最佳错误概率的符号比特组Gb4的符号比特的三个比特向具有最佳错误概率的码元比特组Gy1的码元比特的三个比特的分配；通过组集信息(Gb5,Gy2,1)的具有第五最佳错误概率的符号比特组Gb5的符号比特的一个比特向具有第二最佳错误概率的码元比特组Gy2的码元比特的一个比特的分配；通过组集信息(Gb6,Gy3,3)的具有第六最佳错误概率的符号比特组Gb6的符号比特的三个比特向具有第三最佳错误概率的码元比特组Gy3的码元比特的三个比特的分配；以及，通过组集信息(Gb6,Gy2,2)的具有第六最佳错误概率的符号比特组Gb6的符号比特的二个比特向具有第二最佳错误概率的码元比特组Gy2的码元比特的二个比特的分配。
图60图示了根据图59的分配规则的符号比特的交换的示例。
即，图60的A图示了当LDPC码是具有16200比特的代码长度N和编码率8/15的移动LDPC码、调制方法是64QAM并且倍数b是2时根据图59的分配规则的符号比特的交换的第一示例。
当LDPC码是具有16200比特的代码长度N和编码率8/15的移动LDPC码、调制方法是64QAM并且倍数b是2时，在去复用器25中，以在行方向上的6×2（=mb）比特为单位来读取向其中列方向×行方向是(16200/(6×2))×(6×2)比特的存储器31写入的符号比特，并且将该符号比特供应到交换单元32（图18和19）。
交换单元32交换6×2（=mb）比特的符号比特b0至b11，使得根据图59的分配规则向2（＝b）个码元的6×2（=mb）比特的码元比特y0至y11分配从存储器31读取的6×2（=mb）的符号比特b0至b11，如图60的A中所示。
即，交换单元32执行交换以分别向码元比特y2、y0、y4、y1、y6、y7、y8、y5、y10、y3、y9和y11分配符号比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11。
图60的B图示了当LDPC码是具有16200比特的代码长度N和编码率8/15的移动LDPC码、调制方法是64QAM并且倍数b是2时根据图59的分配规则的符号比特的交换的第二示例。
根据图60的B，交换单元32执行交换以分别根据图59的分配规则，相对于从存储器31读取的6×2（=mb）比特的符号比特b0至b11，向码元比特y2、y1、y4、y0、y6、y7、y3、y5、y8、y9、y10和y11分配符号比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11。
图61图示了当LDPC码是具有16200比特的代码长度N和编码率7/15的移动LDPC码、调制方法是256QAM并且倍数b是1时的符号比特组和码元比特组。
在该情况下，根据错误概率的差，可以将从存储器31读取的8×1（=mb）的符号比特分离为Gb1、Gb2、Gb3、Gb4和Gb5，如图61的A所示。
在图61的A中，符号比特b0属于符号比特组Gb1，符号比特b1属于符号比特组Gb2，符号比特b2属于符号比特组Gb3，符号比特b3属于符号比特组Gb4，符号比特b4至b7属于符号比特组Gb5。
当调制方法是256QAM并且倍数b是1时，可以根据错误概率的差将8×1（mb）个比特的符号比特分离为四个码元比特组Gy1、Gy2、Gy3和Gy4，如图61的B所示。
在图61的B中，码元比特y0和y1属于码元比特组Gy1，码元比特y2和y3属于码元比特组Gy2，码元比特y4和y5属于码元比特组Gy3，并且，码元比特y6和y7属于码元比特组Gy4。
图62图示了当LDPC码是具有16200比特的代码长度N和编码率7/15的移动LDPC码、调制方法是256QAM并且倍数b是1时的分配规则。
在图62的分配规则中，限定了组集信息(Gb1,Gy2,1)、(Gb2,Gy1,1)、(Gb3,Gy3,1)、(Gb4,Gy4,1)、(Gb5,Gy2,1)、(Gb5,Gy1,1)、(Gb5,Gy3,1)和(Gb5,Gy4,1)。
即，在图62的分配规则中，限定了：通过组集信息(Gb1,Gy2,1)的具有最佳错误概率的符号比特组Gb1的符号比特的一个比特向具有第二最佳错误概率的码元比特组Gy2的码元比特的一个比特的分配；通过组集信息(Gb2,Gy1,1)的具有第二最佳错误概率的符号比特组Gb2的符号比特的一个比特向具有最佳错误概率的码元比特组Gy1的码元比特的一个比特的分配；通过组集信息(Gb3,Gy3,1)的具有第三最佳错误概率的符号比特组Gb3的符号比特的一个比特向具有第三最佳错误概率的码元比特组Gy3的码元比特的一个比特的分配；通过组集信息(Gb4,Gy4,1)的具有第四最佳错误概率的符号比特组Gb4的符号比特的一个比特向具有第四最佳错误概率的码元比特组Gy4的码元比特的一个比特的分配；通过组集信息(Gb5,Gy2,1)的具有第五最佳错误概率的符号比特组Gb5的符号比特的一个比特向具有第二最佳错误概率的码元比特组Gy2的码元比特的一个比特的分配；通过组集信息(Gb5,Gy1,1)的具有第五最佳错误概率的符号比特组Gb5的符号比特的一个比特向具有最佳错误概率的码元比特组Gy1的码元比特的一个比特的分配；通过组集信息(Gb5,Gy3,1)的具有第五最佳错误概率的符号比特组Gb5的符号比特的一个比特向具有第三最佳错误概率的码元比特组Gy3的码元比特的四个比特的分配；以及，通过组集信息(Gb5,Gy4,1)的具有第五最佳错误概率的符号比特组Gb5的符号比特的一个比特向具有第四最佳错误概率的码元比特组Gy4的码元比特的一个比特的分配。
图63图示了根据图62的分配规则的符号比特的交换的示例。
即，图63的A图示了当LDPC码是具有16200比特的代码长度N和编码率7/15的移动LDPC码、调制方法是256QAM并且倍数b是1时根据图62的分配规则的符号比特的交换的第一示例。
当LDPC码是具有16200比特的代码长度N和编码率7/15的移动LDPC码、调制方法是256QAM并且倍数b是1时，在去复用器25中，以在行方向上的8×1（=mb）比特为单位来读取向其中列方向×行方向是(16200/(8×1))×(8×1)比特的存储器31写入的符号比特，并且将该符号比特供应到交换单元32（图18和19）。
交换单元32交换8×1（=mb）比特的符号比特b0至b7，使得根据图62的分配规则向1（＝b）个码元的8×1（=mb）比特的码元比特y0至y7分配从存储器31读取的8×1（=mb）的符号比特b0至b7，如图63的A中所示。
即，交换单元32执行交换以分别向码元比特y2、y1、y4、y7、y3、y0、y5和y6分配符号比特b0、b1、b2、b3、b4、b5、b6和b7。
图63的B图示了当LDPC码是具有16200比特的代码长度N和编码率7/15的移动LDPC码、调制方法是256QAM并且倍数b是1时根据图62的分配规则的符号比特的交换的第二示例。
根据图63的B，交换单元32执行交换以分别根据图62的分配规则，相对于从存储器31读取的8×1（=mb）比特的符号比特b0至b7，向码元比特y2、y0、y4、y6、y1、y3、y5和y7分配符号比特b0、b1、b2、b3、b4、b5、b6和b7。
根据由本发明人执行的模拟，确认当执行新交换方法的交换处理时，与不执行交换处理时作比较改善BER。因此，根据新交换方法的交换处理，可以改善抗错性。
在这个实施例中，为了说明方便，在去复用器25中，交换单元32对于从存储器31读取的符号比特执行交换处理。然而，可以通过控制相对于存储器31的符号比特的写入或读取来执行交换处理。
即，可以通过控制用于读取符号比特的地址（读取地址）来执行交换处理，使得以在交织后的符号比特的顺序来执行从存储器31的符号比特的读取。
[接收装置12的配置示例]
图64是图示图7的接收装置12的配置示例的框图。
OFDM操作151从传输装置11（图7）接收OFDM信号，并且执行OFDM信号的信号处理。向帧管理单元152供应通过由OFDM操作151执行信号处理而获得的数据（码元）。
帧管理单元152执行由从OFDM操作151供应的码元配置的帧的处理（帧插入），并且分别向频率去交织器161和153供应作为其结果获得的目标数据的码元和控制数据的码元。
频率去交织器153对于从帧管理单元152供应的码元执行以码元为单位的频率去交织，并且向QAM解码器154供应该码元。
QAM解码器154去映射（执行信号点布置解码）从频率去交织器153供应的码元（在信号点上布置的码元），执行正交解调，并且向LDPC解码器155供应作为其结果获得的数据（LDPC码）。
LDPC解码器155执行从QAM解码器154供应的LDPC码的LDPC解码，并且向BCH解码器156供应作为其结果获得的LDPC目标数据（在该情况下，BCH码）。
BCH解码器156执行从LDPC解码器155供应的LDPC目标数据的BCH解码，并且输出作为其结果获得的控制数据（信令）。
同时，频率去交织器161相对于从帧管理单元152供应的码元以码元为单位来执行频率去交织，并且向MISO/MIMO解码器162供应该码元。
MISO/MIMO解码器162执行从频率去交织器161供应的数据（码元）的空时解码，并且向时间去交织器163供应该数据。
时间去交织器163相对于从MISO/MIMO解码器162供应的数据（码元）以码元为单位来执行时间去交织，并且向QAM解码器164供应该数据。
QAM解码器164去映射（执行信号点布置解码）从时间去交织器163供应的码元（在信号点上布置的码元），执行正交解调，并且向比特去交织器165供应作为其结果获得的数据（码元）。
比特去交织器165执行从QAM解码器164供应的数据（码元）的比特去交织，并且向LDPC解码器166供应作为其结果获得的LDPC码。
LDPC解码器166执行从比特去交织器165供应的LDPC码的LDPC解码，并且向BCH解码器167供应作为其结果获得的LDPC目标数据（在该情况下，BCH码）。
BCH解码器167执行从LDPC解码器155供应的LDPC目标数据的BCH解码，并且向BB解扰器168供应作为其结果获得的数据。
BB解扰器168对于从BCH解码器167供应的数据执行能量逆扩散处理，并且向空检测单元169供应作为其结果获得的数据。
空检测单元169从自BB解扰器168供应的数据删除由图8的填充器112插入的空，并且向去复用器170供应该数据。
去复用器170独立地分离与从空检测单元169供应的数据复用的一个或多个流（目标数据），并且输出该流来作为输出流。
图65是图示图64的比特去交织器165的配置示例的框图。
比特去交织器165包括复用器（MUX）54和列扭曲交织去交织器55，并且执行从QAM解码器164（图64）供应的码元的码元比特的（比特）去交织。
即，复用器54相对于从QAM解码器164供应的码元的码元比特执行与由图9的去复用器25执行的交换处理对应的逆交换处理（交换处理的逆处理），即，用于向原始位置返回由交换处理交换的LDPC码的符号比特（码元比特）的位置，并且向列扭曲交织去交织器55输出作为其结果获得的LDPC码。
列扭曲交织去交织器55对于从复用器54供应的LDPC码执行与作为由图9的列扭曲交织交织器24执行的重新布置处理的列扭曲交织对应的列扭曲去交织（列扭曲交织的逆处理），即，作为逆重新布置处理的列扭曲去交织，该逆重新布置用于向原始布置返回由作为重新布置处理的列扭曲交织改变其布置的LDPC码的符号比特的布置。
具体地说，列扭曲交织去交织器55向具有与在图24等中所示的存储器31相同的配置的、用于去交织的存储器写入LDPC码的符号比特，读取符号比特，并且执行列扭曲去交织。
然而，在列扭曲交织去交织器55中，使用当从存储器31读取符号比特时的读取地址作为写入地址在用于去交织的存储器的行方向上执行符号比特的写入。另外，使用当向存储器31写入符号比特时的写入地址作为读取地址来在用于去交织的存储器的列方向上执行符号比特的读取。
从列扭曲交织去交织器55向LDPC解码器166供应作为列扭曲去交织的结果获得的LDPC码。
在此，在从QAM解码器164向比特去交织器165供应的LDPC码中，依序子信道奇偶交织、列扭曲交织和交换处理。然而，在比特去交织器165中，仅执行与交换处理对应的逆交换和与列扭曲交织对应的列扭曲去交织。因此，不执行与奇偶交织对应的奇偶去交织（奇偶交织的逆处理），即，用于向原始布置返回由奇偶交织改变其布置的LDPC码的符号比特的布置。
因此，从比特去交织器165（的列扭曲交织去交织器55）向LDPC解码器166供应其中执行逆交换处理和列扭曲去交织和不执行奇偶去交织的LDPC码。
LDPC解码器166使用通过对于被图8的LDPC编码器115用于执行LDPC编码的奇偶校验矩阵H执行与奇偶交织对应的至少列替换而获得的变换奇偶校验矩阵来执行从比特去交织器165供应的LDPC码的LDPC解码，并且输出作为其结果获得的数据来作为LDPC目标数据的解码结果。
图66是图示由图65的QAM解码器164、比特去交织器165和LDPC解码器166执行的处理的流程图。
在步骤S111中，QAM解码器164去映射从时间去交织器163供应的码元（被映射到信号点的码元），执行正交解调，并且向比特去交织器165供应该码元，并且该处理进行到步骤S112。
在步骤S112中，比特去交织器165执行从QAM解码器164供应的码元的码元比特的去交织（比特去交织），并且该处理进行到步骤S13。
即，在步骤S112中，在比特去交织器165中，复用器54对于从QAM解码器164供应的码元的码元比特执行逆交换处理，并且向列扭曲交织去交织器55供应作为其结果获得的LDPC码的符号比特。
列扭曲交织去交织器55对于从复用器54供应的LDPC码执行列扭曲去交织，并且向LDPC解码器166供应作为其结果获得的LDPC码。
在步骤S113中，LDPC解码器166使用通过对于被图8的LDPC编码器115用于执行LDPC编码的奇偶校验矩阵H执行与奇偶交织对应的至少列替换而获得的变换奇偶校验矩阵来执行从列扭曲交织去交织器55供应的LDPC码的LDPC解码，并且向BCH解码器167输出作为其结果获得的数据来作为LDPC目标数据的解码结果。
在图65中，为了说明的方便，与图9的情况类似，独立地配置执行逆交换处理的复用器54和执行列扭曲去交织的列扭曲交织去交织器55。然而，可以整合地配置复用器54和列扭曲交织去交织器55。
在图9的比特交织器116中，当不执行列扭曲交织时，不必在图65的比特去交织器165中提供列扭曲交织去交织器55。
接下来，将进一步描述由图64的LDPC解码器166执行的LDPC解码。
在图64的LDPC解码器166中，如上所述，使用通过对于被图8的LDPC编码器115用于执行LDPC编码的奇偶校验矩阵H执行与奇偶交织对应的至少列替换而获得的变换奇偶校验矩阵来执行来自列扭曲交织去交织器55的LDPC码的LDPC解码，在列扭曲交织去交织器55中，执行逆交换处理和列扭曲去交织并且不执行奇偶去交织。
在此，先前提出了可以通过使用变换奇偶校验矩阵来执行LDPC解码的、可以在抑制电路规模的同时将操作频率抑制在充分可实现的范围中的LDPC解码（例如，参见日本专利No.4224777）。
因此，首先，将参考图67至70来描述先前提出符号比特使用变换奇偶校验矩阵H的LDPC解码。
图67图示了其中代码长度N是90并且编码率是2/3的LDPC码的奇偶校验矩阵H的示例。
在图67（和后述的图68和69）中，通过句号（.）来表示0。
在图67的奇偶校验矩阵H中，奇偶矩阵变为阶梯结构。
图68图示通过相对于图67的奇偶校验矩阵H执行表达式（11）的行替换和表达式（12）的列替换而获得奇偶校验矩阵H’。
行替换：第6s+t+1行→第5t+s+1行    ···(11)
列替换：第6x+y+61列→第5y+x+61列    ···(12)
在表达式（11）和（12）中，s、t、x和y分别是在0≤s<5、0≤t<6、0≤x<5和0≤t<6的范围中的整数。
根据表达式（11）的行替换，执行替换使得将当被除以6时具有1的余数的第1、7、13、19和25行分别替换为第1、2、3、4和5行，并且将当被除以6时具有2的余数的第2、8、14、20和26行分别替换为第6、7、8、9和10行。
根据表达式（12）的列替换，相对于第61和随后的列（奇偶矩阵）执行替换使得将当被除以6时具有1的余数的第61、67、73、79和85列分别替换为第61、62、63、64和65列，并且将当被除以6时具有2的余数的第62、68、74、80和86行分别替换为第66、67、68、69和70行。
以这种方式，通过对于图67的奇偶校验矩阵H执行行和列的替换而获得的鉴权是图68的奇偶校验矩阵H’。
在此，即使当执行奇偶校验矩阵H的行替换时，也不影响LDPC码的符号比特的布置。
当信息长度K被设置为60，循环结构的单元的列数量P被设置为5并且奇偶长度M（在该情况下为30）的除数q（＝M/P）被设置为6时，表达式（12）的列替换对应于奇偶交织，以将第K+qx+y+1个符号比特交织到第K+Py+x+1符号比特的位置内。
如果将图68的奇偶校验矩阵（以下被适当地称为变换奇偶校验矩阵H）H’乘以通过对于图67的奇偶校验矩阵（以下被适当地称为原始奇偶校验矩阵）H的LDPC码执行与表达式（12）相同的替换而获得的结果，则输出零向量。即，如果通过的应苦作为原始奇偶校验矩阵H的LDPC码（一个代码字）的行向向量c执行表达式（12）的列替换而获得的行向量被表示为c’，则HcT从奇偶校验矩阵的属性看变为零向量。因此，H’c’T自然地也变为零向量。
由此，图68的变换奇偶校验矩阵H’变为通过对于原始奇偶校验矩阵H的LDPC码c执行表达式（12）的列替换而获得的LDPC码c’的奇偶校验矩阵。
因此，对于原始奇偶校验矩阵H的LDPC码执行表达式（12）的列替换，使用图68的变换奇偶校验矩阵H’来解码（LDPC解码）在列替换后的LDPC码c’，对于解码结果执行表达式（12）的列替换的逆良好，并且，可以获得与其中使用奇偶校验矩阵H来解码原始奇偶校验矩阵H的LDPC码的情况相同的解码结果。
图69图示了以5×5矩阵为单位分隔的图68的变换奇偶校验矩阵H’。
在图69中，通过5×5单位矩阵、通过将单位矩阵的一个或多个1设置为0而获得的矩阵（以下被适当地称为准单位矩阵）、通过循环移位单位矩阵或准单位矩阵而获得的矩阵（以下被适当地称为移位矩阵）、单位矩阵的两个或更多矩阵的和（以下被适当地称为和矩阵）、准单位矩阵和移位矩阵和5×5零交织器的组合来表示变换奇偶校验矩阵H’。
可以使用5×5单位矩阵、准单位矩阵、移位矩阵、和矩阵和零矩阵来配置图69的变换奇偶校验矩阵H’。因此，构成该变换奇偶校验矩阵H’的5×5矩阵以下被适当地称为构成矩阵。
当解码通过P×P构成矩阵表示的奇偶校验矩阵H的LDPC码时，可以使用其中同时执行P校验节点操作和可变节点操作的架构。
图70是图示可以执行解码的解码装置的配置示例的框图。
即，图70图示了使用通过对于图67原始奇偶校验矩阵H执行至少表达式（12）的列替换而获得的图69的变换奇偶校验矩阵HH’执行LDPC码的解码的解码装置的配置示例。
图70的解码装置由下述部分构成：边缘数据存储存储器300，其由6个FIFO3001至3006构成；选择器301，其选择FIFO3001至3006；校验节点计算单元302；两个循环移位电路303和308；边缘数据存储存储器304，其由18个FIFOs3041至30418构成；选择器305，其选择FIFOs3041至30418；接收数据存储器306，其存储数据数据；可变节点计算单元307；解码字计算单元309；接收数据重新布置单元310；以及，解码数据重新布置单元311。
首先，将描述在边缘数据存储存储器300和304中存储数据的方法。
边缘数据存储存储器300由6个FIFO3001至3006构成，FIFO3001至3006数量是通过将图69的变换奇偶校验矩阵HH’的行数30除以构成矩阵的行数5而获得的数量。FIFO300y（y=1、2、···和6）由存储区域的多个步骤构成。在每一个步骤的存储区域中，可以同时读取和写入与其数量是构成矩阵的行数和列数的5个边缘对应的消息。FIFO300y的存储区域的步骤的数量变为作为图69的变换奇偶校验矩阵的行方向的1的数量（汉明加权）的最大数量的9。
在FIFO3001中，以填充在水平方向上的每行的形式（其中忽略0的形式）来存储与在图69的变换奇偶校验矩阵H’的第一至第五行中的1的位置对应的数据（来自可变节点的消息vi）。即，如果将第j行和第i列表示为(j,i)，则在FIFO3001的第一步骤的存储区域中存储与变换奇偶校验矩阵H’的(1,1)至(5,5)的5×5单位矩阵的1的位置对应的数据。在第二步骤的存储区域中，存储了与变换奇偶校验矩阵H’的(1,21)至(5,25)的移位矩阵（通过在向右方向上将5×5单位矩阵循环移位3而获得的移位矩阵）的1的位置对应的数据。类似于上面的情况，在第三至第八步骤的存储区域中，与变换奇偶校验矩阵H’相关联地存储数据。另外，在第九步骤的存储区域中，存储了与变换奇偶校验矩阵H’的(1,86)至(5,90)的移位矩阵（通过将5×5单位矩阵的第一行的1替换为0并且将单位矩阵向左侧循环地移位1而获得的移位矩阵）的1的位置对应的数据。
在FIFO3002中，存储了与图69的变换奇偶校验矩阵H’的第6至10行中的1的位置对应的数据。即，在FIFO3002的第一步骤的存储区域中，存储了与构成变换奇偶校验矩阵H’的(6,1)至(10,5)的和矩阵（作为通过将5×5单位矩阵向右侧循环移位1而获得的第一移位矩阵和通过将5×5单位矩阵向右侧循环移位2而获得的第二移位矩阵的和的和矩阵）的第一移位矩阵的1的位置对应的数据。另外，在第二步骤的存储区域中，存储了与构成变换奇偶校验矩阵H’的(6,1)至(10,5)的和矩阵的第二移位矩阵的1的位置对应的数据。
即相对于其加权是2或更大的构成矩阵，当通过其加权是1的P×P单位矩阵、其中在单位矩阵中的1的一个或多个元素变为0的准单位矩阵或通过循环移位单位矩阵或准单位矩阵而获得的移位矩阵的多个矩阵的和来表示构成矩阵时，在相同的地址（在FIFO3001至3006中的相同FIFO）存储与在加权为1的单位矩阵、准单位矩阵或移位矩阵中的1的位置对应的数据（与属于单位矩阵、准单位矩阵或移位矩阵的边缘对应的消息）。
随后，在第三至第九步骤的存储区域中，与上面的情况类似，与变换奇偶校验矩阵H’相关联地存储数据。
在FIFO3001至3006中，与上面的情况类似，与变换奇偶校验矩阵H’相关联地存储数据。
边缘数据存储存储器304由其数量是通过将变换奇偶校验矩阵H’的列数量90除以作为构成矩阵的列数量的5而获得的数量的18个FIFOs3041至30418。FIFO304x（x=1,2,···和18）由存储区域的多个步骤构成。在每一个步骤的存储区域中，可以同时读取和写入与其数量是变换的构成矩阵H’的行数和列数的5个边缘对应的消息。
在FIFOs3041中，以填充在垂直方向上的每列的形式（其中忽略0的形式）来存储与在图69的变换奇偶校验矩阵H’的第一至第五列中的1的位置对应的数据（来自可变节点的消息vi）。即，在FIFOs3041的第一步骤的存储区域中存储了与变换奇偶校验矩阵H’的(1,1)至(5,5)的5×5单位矩阵的1的位置对应的数据。在第二步骤的存储区域中，存储了与构成变换奇偶校验矩阵H’的(6,1)至(10,5)的和矩阵（作为通过将向右侧移位1而获得的第一移位矩阵和通过将5×5单位矩阵向右侧移位2而获得的第二移位矩阵的和的和矩阵）的第一移位矩阵的1的位置对应的数据。另外，在第三步骤的存储区域中，存储了与构成变换奇偶校验矩阵H’的(6,1)至(10,5)的和矩阵的第二移位矩阵的1的位置对应的数据。
即，相对于其加权是2或更大的构成矩阵，当通过其加权是1P×P的单位矩阵、其中在单元矩阵中的1的一个或多个元素变为0的准单位矩阵或通过循环移位单位矩阵或准单位矩阵而获得的移位矩阵的多个矩阵的和来表示构成矩阵时，在相同的地址（在FIFOs3041至30418中的相同FIFO）存储与在加权为1的单位矩阵、准单位矩阵或移位矩阵中的1的位置对应的数据（与属于单位矩阵、准单位矩阵或移位矩阵的边缘对应的消息）。
随后，在第四和第五步骤的存储区域中，与上面的情况类似，与变换奇偶校验矩阵H’相关联地存储数据。FIFOs3041的存储区域的步骤的数量变为作为在变换奇偶校验矩阵H’的第一至第五列中的行方向的1的数量的最大数量的5。
在FIFOs3041和3043中，与上面的情况类似，与变换奇偶校验矩阵H’相关联地存储数据，并且每一个长度（步骤的数量）是5。在FIFOs3044至30412中，与上面的情况类似，与变换奇偶校验矩阵H’相关联的存储数据，并且每一个长度是3。在FIFOs30413至30418中，与上面的情况类似，与变换奇偶校验矩阵H’相关联地存储数据，并且每一个长度是2。
接下来，将描述图70的解码装置的操作。
边缘数据存储存储器300由6个FIFO3001至3006构成。根据关于从前一个步骤的循环移位电路308供应的5个消息D311剩余变换奇偶校验矩阵H’的哪个行的信息（矩阵数据）D312，从FIFO3001至3006选择存储数据的FIFO，并且在所选择的FIFFO中集体地依序存储5个消息D311。当读取数据时，边缘数据存储存储器300从FIFO3001异趣读取5个消息D3001，并且向下一个步骤的选择器301供应该消息。在从FIFO3001的消息的读取结束后，边缘数据存储存储器300从FIFO3002至3006依序读取消息，并且向选择器301供应该消息。
选择器301根据选择信号D301从在FIFO3001至3006中的其数据当前被读取的FIFO选择该5个消息，并且向校验节点计算单元302供应该所选择的消息来作为消息D302。
校验节点计算单元302由5个校验节点计算器3021至3025构成。校验节点计算单元302使用通过选择器301供应的消息D302（D3021至D3025）（表达式7的消息vi）根据表达式（7）来执行校验节点运算，并且向循环移位电路303供应作为校验节点运算的结果获得的5个消息D303（D3031至D3035）（表达式（7）的消息uj）。
循环移位电路303基于关于变为在变换奇偶校验矩阵H’中的原点的多少单位矩阵被循环移位以获得对应的边缘的信息（矩阵数据）D305来循环移位由校验节点计算单元302获取的5个消息D3031至D3035，并且向边缘数据存储存储器304供应其结果来作为消息SD304。
边缘数据存储存储器304由18个FIFOs3041至30418构成，并且根据关于从前一个步骤的循环移位电路303供应的5个消息D304属于变换奇偶校验矩阵H’的哪个行的信息D305来从FIFOs3041至30418中选择存储数据的FIFO，并且在所选择的FIFO中依序集体存储该5个消息D304。另外，当读取数据时，边缘数据存储存储器304从FIFOs3041依序读取5个消息D3061，并且向下一个步骤的LDPC解码器155供应该读取的消息。在从FIFOs3041的读取结束后，边缘数据存储存储器304从FIFOs3042至30418依序读取消息，并且向选择器305供应所读取的消息。
选择器305过户机选择信号D307从在FIFOs3041至30418中的从其当前读取数据的FIFO选择5个消息，并且向可变节点计算单元307和解码字计算单元309供应所选择的消息来作为消息D308。
同时，接收数据重新布置单元310通过执行表达式（12）的列替换来重新布置通过通信信道13接收的LDPC码D313，并且向接收数据存储器306供应该LDPC码来作为接收数据D314。接收数据存储器306从接收数据重新布置单元310供应的接收数据D314计算接收对数似然比（LLR），存储接收LLR，收集5个接收LLR，并且向可变节点计算单元307和解码字计算单元309供应接收LLR来作为接收值D309。
可变节点计算单元307由5个可变节点计算器3071至3075构成。可变节点计算单元307使用通过选择器305供应的消息D308（D3081至D3085）（表达式（1）的消息uj）和从接收数据存储器306供应的5个接收值D309（表达式（1）的接收值u0i）来根据表达式（1）执行可变节点运算，并且向循环移位电路308供应作为运算结果获得的消息D310（D3101至D3105）（表达式（1）的消息vi）。
循环移位电路308基于关于变为在变换奇偶校验矩阵H’中的原点的多少单位矩阵被循环移位以获得对应的边缘的信息来循环移位由可变节点计算单元307计算的消息D3101至D3105，并且向边缘数据存储存储器300供应其结果来作为消息D311。
通过在一个循环中循环上面的运算，可以执行一次LDPC码的解码。在将LDPC码解码预定次数后，图70的解码装置在解码字计算单元309和解码数据重新布置单元311中获取最后的解码结果，并且输出最后的解码结果。
即，解码字计算单元309由5个解码字计算器3091至3095构成。解码字计算单元309使用由选择器305输出的5个消息D308（D3081至D3085）（表达式5的消息uj）和从接收数据存储器306供应的5个接收值D309（表达式（5）的接收值u0i）来作为多个解码的最后步骤基于表达式（5）计算解码结果（解码字），并且向解码数据重新布置单元311供应作为其结果获得的解码数据D315。
解码数据重新布置单元311对于从解码字计算单元309供应的解码数据D315执行表达式（12）的列替换的逆替换，重新布置其顺序，并且输出作为最后解码结果D316的解码数据。
如上所述，相对于奇偶校验矩阵（原始奇偶校验矩阵）执行行替换和列替换之一或行替换和列替换两者，将奇偶校验矩阵变换为P×P单位矩阵、其中在单位矩阵中的1的一个或多个元素变为0的准单位矩阵、通过循环移位单位矩阵或准单位矩阵而获得的移位矩阵、作为单位矩阵、准单位矩阵或移位矩阵的多个矩阵的和的和矩阵以及P×P零矩阵的组合，即，可以被构成矩阵的组合表示的奇偶校验矩阵（变换奇偶校验矩阵），并且可以采用其中可以在LDPC码的解码中同时执行P校验节点运算和可变节点运算的架构。由此，通过同时执行P节点运算来在可实现的范围中抑制操作频率，并且可以执行多个重复解码。
与图70的解码装置类似，构成图64的接收装置12的LDPC解码器166通过同时执行P校验节点运算和可变节点运算来执行LDPC解码。
即，为了说明的简化，如果由构成图8的传输装置11的LDPC编码器115输出的LDPC码的奇偶校验矩阵被看作其中奇偶矩阵变为阶梯结构的在图67中所示的奇偶校验矩阵H，则在传输装置11的奇偶交织器23中，在其中信息长度K被设置为60的状态中执行用于将第K+qx+y+1符号比特交织到第K+Py+x+1符号比特的位置内的奇偶交织，循环结构的单元的列数量P被设置为5，并且奇偶长度M的除数q（＝M/P）被设置为6。
因为奇偶交织对应于如上所述的表达式（12）的列替换，所以不必在LDPC解码器166中执行表达式（12）的列替换。
因为这个原因，在图64的接收装置12中，如上所述，其中未执行奇偶去交织的LDPC码，即，在其中执行表达式（12）的列替换的状态中的LDPC码被从列扭曲去交织器55供应到LDPC解码器166。在LDPC解码器166中，执行与图70的解码装置相同的处理，除了不执行表达式（12）的列替换。
即，图71图示了图64的LDPC解码器166的配置示例。
在图71中，LDPC解码器166具有与图70的解码装置相同的配置，除了未提供图70的接收数据重新布置单元310，并且LDPC解码器166执行与图70的解码装置相同的处理，除了不执行表达式（12）的列替换，并且因此，省略其说明。
如上所述，因为可以不提供接收数据重新布置单元310而配置LDPC解码器166，所以与图70的解码装置作比较可以减小规模。
在图67至71中，为了说明的简化，LDPC码的代码长度N被设置为90，列信息长度K被设置为60，循环结构的单位的列数量（构成矩阵的行数量和列数量）P被设置为5，并且奇偶长度M的除数q（＝M/P）被设置为6。然而，代码长度N、信息长度K、循环结构的单元的列数量P和除数q（＝M/P）不限于上面的值。
即，在图8的传输装置11中，LDPC编码器115输出LDPC码，其中，代码长度N被设置为64800或16200等，信息长度K被设置为N–Pq(=N–M)，循环结构的单元的列数量P被设置为360，并且除数q被设置为M/P。然而，图71的LDPC解码器166可以被应用到其中相对于LDPC码同时执行P校验节点运算和可变节点运算并且执行LDPC解码的情况。
图72是图示构成图65的比特去交织器165的复用器54的处理的图。
即，图72的A图示了复用器54的功能配置示例。
复用器54由逆交换单元1001和存储器1002构成。
复用器54对于从前一个步骤的QAM解码器164供应的码元的码元比特执行与由传输装置11的去复用器25执行的交换处理对应的逆交换处理（交换处理的逆处理），即，用于将由交换处理交换的LDPC码的符号比特（码元比特）的位置向原始位置返回的逆交换处理，并且向下一步步骤的列扭曲去交织器55提供作为其交换获得的LDPC码。
即，在复用器54中，以b个（连续）码元为单位向逆交换单元1001供应b个码元的码元比特y0、y1、···和ymb-1。
逆交换单元1001执行用于将mb个比特的码元比特y0至ymb-1的布置返回到原始mb个比特的符号比特b0、b1、···和bmb-1的布置（在构成传输装置11侧的去复用器25的交换单元32中执行交换之前的符号比特b0to bmb-1的布置）的逆交换，并且输出作为其结果获得的mb比特的符号比特b0至bmb-1。
与构成传输装置11侧的去复用器25的存储器31类似，存储器1002具有用于存储在行（水平）方向上的mb个比特和用于存储在列（垂直）方向上的N/(mb)比特的存储容量。即，存储器1002由存储N/(mb)个比特的mb个列构成。
然而，在存储器1002中，在其中执行从传输装置11的去复用器25的存储器31的符号比特的读取的方向上执行由逆交换单元1001输出的LDPC码的符号比特的写入，并且在其中执行存储器31的符号比特的写入的方向上执行向存储器1002写入的符号比特的读取。
即，在接收装置12的复用器54中，如图72的A所示，从存储器1002的第一行向较低的行依序执行以mb比特为单位在行方向上的由逆交换单元1001输出的LDPC码的符号比特的写入。
如果与一个代码长度对应的符号比特的写入结束，则复用器54在列方向上从存储器1002读取符号比特，并且向随后的步骤的列扭曲去交织器55供应符号比特。
在此，图72的B是图示从存储器1002的符号比特的读取的图。
在复用器54中，从左侧向向右方向的列执行从构成存储器1002的列的上侧（列方向）在向下方向上的LDPC码的符号比特的读取。
图73是图示构成图65的比特去交织器165的列扭曲去交织器55的处理的图。
即，图63图示了复用器54的存储器1002的配置示例。
存储器1002由用于存储在列（垂直）方向上的mb比特并且存储在行（水平）方向上的N/(mb)比特的存储容量构成，并且包括mb个列。
列扭曲交织去交织器55在行方向上向存储器1002写入LDPC码的符号比特，控制当在列方向上读取符号比特时的读取开始位置，步骤执行列扭曲去交织。
即，在列扭曲交织去交织器55中，相对于多个列的每一个适当地改变用于开始符号比特的读取的读取开始位置，并且执行逆重新布置处理，用于将通过列扭曲交织重新布置的符号比特的布置返回到原始布置。
在此，图73图示了当在图24中所述的调制方法是16QAM并且倍数b是1时的存储器1002的配置示例。因此，一个码元的比特数量m是4比特，并且存储器1002由四（＝mb）列构成。
取代复用器54，列扭曲交织去交织器55在行方向上从存储器1002的第一行向较低的行依序执行由逆交换单元1001输出的LDPC码的符号比特的写入。
如果与一个代码长度对应的符号比特的写入结束，则列扭曲交织去交织器55在从存储器1002的上侧向下的方向（列方向）上从左侧向向右的方向的列执行符号比特的读取。
然而，列扭曲交织去交织器55使用用于通过传输装置11侧的列扭曲交织器24写入符号比特的写入开始位置作为符号比特的读取开始位置来执行从存储器1002的符号比特的读取。
即，如果每列的首部（顶部）的位置的地址被设置为0并且通过升序的整数来表示列方向的每个位置的地址，则当调制方法是16QAM并且倍数b是1时，在列扭曲交织去交织器55中，读取开始位置相对于最左列被设置为其地址是0的位置。相对于第二列（从左侧起），读取开始位置被设置为其地址是2的位置。相对于第三列，读取开始位置被设置为其地址是4的位置。
相对于第四列，读取开始位置被设置为其地址是7的位置。
相对于其中读取开始位置是除了其地址为0的位置之外的位置，在对于最下位置执行符号比特的读取后，位置返回到首部（其地址是0的位置），并且，执行向在读取开始位置紧前的位置的读取。然后，执行从下一（右）列的读取。
通过执行如上所述的列扭曲去交织，通过列扭曲交织重新布置的符号比特的布置返回到原始布置。
图74是图示图64的比特去交织器165的另一个配置示例的框图。
在该图中，使用相同的附图标号来表示与图65的部分对应的部分，并且以下适当地省略其说明。
即，图74的比特去交织器165具有与图65的情况相同的配置，除了新提供了奇偶去交织器1011。
在图74中，比特去交织器165由复用器（MUX）54、列扭曲交织去交织器55和奇偶去交织器1011构成，并且执行从FIFOs3041至30418供应的LDPC码的符号比特的比特去交织。
即，复用器54对于从QAM解码器164供应的LDPC码执行与由传输装置11的去复用器25执行的交换处理对应的逆交换处理（交换处理的逆处理），即，用于将由交换处理交换的符号比特的位置返回到原始位置的逆交换处理，并且向列扭曲交织去交织器55供应作为其结果获得的LDPC码。
列扭曲交织去交织器55对于从复用器54供应的LDPC码执行作为由传输装置11的列扭曲交织器24执行的重新布置处理的、与列扭曲交织对应的列扭曲去交织。
从列扭曲交织去交织器55向奇偶去交织器1011供应作为列扭曲去交织的结果获得的LDPC码。
奇偶去交织器1011对于在列扭曲交织去交织器55中的列扭曲去交织后的符号比特执行与由传输装置11的奇偶交织器23执行的奇偶交织对应的奇偶去交织（奇偶交织的逆处理），即，用于将其布置被奇偶交织改变的LDPC码的符号比特的布置返回到原始布置的奇偶去交织。
从奇偶去交织器1011向LDPC解码器166供应作为奇偶去交织的结果获得的LDPC码。
因此，在图74的比特去交织器165中，其中执行逆交换处理、列扭曲去交织和奇偶去交织的LDPC码，即，通过LDPC编码根据奇偶校验矩阵H获得的LDPC码被供应到LDPC解码器166。
LDPC解码器166使用由传输装置11的LDPC编码器115使用以执行LDPC编码的奇偶校验矩阵H本身或者通过相对于奇偶校验矩阵H执行与奇偶交织对应的至少列替换而获得的变换奇偶校验矩阵来执行从比特去交织器165供应的LDPC码的LDPC解码，并且将作为其结果获得的数据输出为LDPC目标数据的解码结果。
在此，在图74中，通过LDPC编码根据奇偶校验矩阵H获得的LDPC码被从比特去交织器165（的奇偶去交织器1011）供应到LDPC解码器166。因为这个原因，当使用由传输装置11的LDPC编码器115使用以执行LDPC编码的奇偶校验矩阵H来执行LDPC码的LDPC解码时，可以使用用于根据全串行解码方法来执行LDPC解码以依序执行用于每一个节点的消息（校验节点消息和可变节点消息）的操作的解码装置或用于根据全并行解码方法来执行LDPC解码以同时（并行）执行用于所有节点的消息的操作的解码装置来配置LDPC解码器166。
另外，在LDPC解码器166中，当使用通过对于由传输装置11的LDPC编码器115使用来执行LDPC编码的奇偶校验矩阵H执行执行与奇偶交织对应的列替换而获得的变换奇偶校验矩阵执行LDPC码的LDPC解码时，可以使用解码装置（图70）来配置LDPC解码器166，该解码装置是同时执行P（或除了1之外的P的除数）个校验节点运算和可变节点运算的架构的解码装置，并且具有接收数据重新布置单元310以对于LDPC码执行与列替换相同的列替换，以获得变换奇偶校验矩阵，并且重新布置LDPC码的符号比特。
在图74中，为了说明方便，独立地配置执行逆交换处理的复用器54、执行列扭曲去交织的列扭曲交织去交织器55和执行奇偶去交织的奇偶去交织器1011。然而，与传输装置11的奇偶交织器23、列扭曲交织器24和去复用器25类似地，可以整合地配置复用器54、列扭曲交织去交织器55和奇偶去交织器1011的两个或更多。
[接收系统的配置示例]
图75是图示接收装置12可以被应用到的接收系统的第一配置示例的框图。
在图75中，该接收系统由获取单元1101、传输路径解码处理单元1102和信息源解码处理单元1103构成。
获取单元1101通过诸如陆地数字广播、卫星数字广播、CATV网络、因特网或其他网络的未示出的传输路径（通信信道）获取包括通过对于诸如节目的图像数据或索引数据的LDPC目标数据执行至少LDPC编码而获得的LDPC码的信号，并且向传输路径解码处理单元1102供应该信号。
在此，当通过地波、卫星波或有线电视（CATV）网络等从广播站广播由获取单元1101获取的信号时，使用调谐器和机顶盒（STB）来配置获取单元1101。另外，当通过诸如因特网协议电视（IPTV）的组播来从网络服务器传输由获取单元1101获取的信号时，使用诸如网络接口卡（NIC）的网络接口（I/F）来配置获取单元1101。
传输路径解码处理单元1102对应于接收装置12。传输路径解码处理单元1102对于由获取单元1101通过传输路径获取的信号执行至少包括用于校正在传输路径中产生的错误的处理的传输路径解码处理，并且向信息源解码处理单元1103供应作为其结果获得的信号。
即，由获取单元1101通过传输路径获取的信号是通过至少执行用于校正在传输路径中产生的错误的纠错编码而获得的信号。传输路径解码处理单元1102对于该信号执行诸如纠错处理的传输路径解码处理。
在此，作为纠错处理，例如，存在LDPC编码或BCH编码等。在此，作为纠错编码，至少执行LDPC编码。
另外，传输路径解码处理可以包括调制信号等的解调。
信息源解码处理单元1103对于被执行传输路径解码处理的信号执行至少包括用于将压缩信息扩展为原始信息的处理的信息源解码处理。
即，可以相对于由获取单元1101通过传输路径获取的信号来执行压缩信息的压缩编码，以降低与信息对应的图像或声音的数据量。在该情况下，信息源解码处理单元1103对于被执行传输路径解码处理的信号执行信息源解码处理，诸如用于将压缩信息扩展为原始信息（扩展处理）的处理。
当未对于由获取单元1101通过传输路径获取的信号执行压缩编码时，在信息源解码处理单元1103中不执行用于将压缩信息扩展为原始信息的处理。
在此，作为扩展处理，例如，存在MPEG解码等。在传输路径解码处理中，除了扩展处理之外，可以包括解扰等。
在如上所述配置的接收系统中，在获取单元1101中，通过传输路径获取其中对于诸如图像或声音的数据执行诸如MPEG编码的压缩编码和诸如LDPC编码的纠错编码的信号，并且将该信号供应到传输路径解码处理单元1102。
在传输路径解码处理单元1102中，对于从获取单元1101供应的信号执行作为传输路径解码处理的与由接收装置12执行的处理相同的处理等，并且向信息源解码处理单元1103供应作为其结果获得的信号。
在信息源解码处理单元1103中，相对于从传输路径解码处理单元1102供应的信号执行诸如MPEG解码的信息源解码处理，并且，输出作为其结果获得的图像或声音。
如上所述的图75的接收系统可以被应用到电视机调谐器等，以接收与数字广播对应的电视广播。
获取单元1101、传输路径解码处理单元1102和信息源解码处理单元1103的每一个可以被配置为一个独立的装置（硬件（集成电路（IC）等或软件模块）。
相对于获取单元1101，传输路径解码处理单元1102和信息源解码处理单元1103，可以作为一个独立的装置配置一组获取单元1101和传输路径解码处理单元1102、一组传输路径解码处理单元1102和信息源解码处理单元1103和一组获取单元1101、传输路径解码处理单元1102和信息源解码处理单元1103的每一个。
图76是图示接收装置12可以被应用到的接收系统的第二配置示例的框图。
在该图中，使用相同的附图标号来表示与图75的情况对应的部分，并且以下将适当地省略其说明。
图76的接收系统与图75的情况相同在提供了获取单元1101、传输路径解码处理单元1102和信息源解码处理单元1103，并且与图75的情况不同在新提供了输出单元1111。
输出单元1111是用于显示图像的显示装置或用于输出声音等的扬声器，并且输出与从信息源解码处理单元1103输出的信号对应的图像或声音。即，传输路径解码处理单元1102显示图像或输出声音。
如上所述的图76的接收系统可以被应用到用于接收与数字广播对应的电视广播的电视接收器（TV），或用于接收无线电广播的无线电接收器。
当未对于在获取单元1101中获取的信号执行压缩编码时，由传输路径解码处理单元1102输出的信号被供应到输出单元1111。
图77是图示接收装置12可以被应用到的接收系统的第三配置示例的框图。
在该图中，使用相同的附图标号来表示与图75的情况对应的部分，并且以下将适当地省略其说明。
图77的接收系统与图75的情况相同在提供了获取单元1101和传输路径解码处理单元1102。
然而，图77的接收系统与图75的情况不同在：未提供信息源解码处理单元1103，并且新提供了记录单元1121。
记录单元1121在诸如光盘、硬盘（磁盘）和快闪存储器的记录（存储）介质上记录（存储）由传输路径解码处理单元1102输出的信号（例如，MPEG的TS的TS分组）。
如上所述的图77的接收系统可以被应用到记录电视广播的记录器等。
在图77中，通过提供传输路径解码处理单元1102来配置接收系统，并且接收系统可以通过记录单元1121记录通过经由信息源解码处理单元1103执行信息源解码处理而获得的信号，即，通过解码获得的图像或声音。
[计算机的实施例]
接下来，如上所述的系列处理可以通过硬件被执行，或者可以通过软件被执行。在其中通过软件来执行系列处理的情况下，在通用计算机等中安装构成软件的程序。
因此，图78图示其中安装了用于执行如上所述的系列处理的程序的计算机的实施例的配置示例。
该程序可以预先被记录在与在计算机中嵌入的记录介质对应的硬盘705或ROM 703上。
替代地，可以在诸如软盘、致密盘只读存储器（CD-ROM）、磁光（MO）盘、数字通用盘（DVD）、磁盘和半导体存储器的可移除记录介质711上暂时或永久存储（记录）程序。可移除记录介质711可以被提供为所谓的封装软件。
从可移除记录介质711向计算机安装程序。另外，可以经由用于数字卫星广播的人造卫星通过无线从下载站点向计算机传输程序，或者可以通过诸如局域网（LAN）或因特网的网络来通过有线向计算机传输程序。计算机可以通过通信单元708接收如上所述传输的程序，并且在嵌入的硬盘705中安装该程序。
计算机包括其中嵌入的中央处理单元（CPU）702。输入/输出接口710通过总线701连接到CPU702。如果用户操作使用键盘、鼠标和麦克风等配置的输入单元707并且通过输入/输出接口710输入命令，则CPU702根据命令执行在只读存储器（ROM）703中存储的程序。替代地，CPU702安装在硬盘705中存储的程序、从卫星或网络传输、由通信单元708接收并且在硬盘705中安装的程序或者从向驱动器709安装的可移除记录介质711并且被安装在硬盘705中的可移除记录介质711向随机存取存储器（RAM）704读取的程序，并且执行该程序。由此，CPU702执行根据如上所述的流程图的处理或由如上所述的框图的配置执行的处理。另外，CPU702根据必要性，通过输入/输出接口710等从使用液晶显示器（LCD）或扬声器等构成的接收数据存储器306输出处理结果，从通信单元708传输处理结果，或者在硬盘705上记录处理结果。
在本申请中，不必处理用于描述程序的处理步骤，该程序用于使得计算机根据作为流程图描述的顺序以时间系列执行各种处理，并且也包括并行或独立执行的处理（例如，必须处理或通过对象的处理）。
程序可以被一个计算机处理，或者可以被多个计算机以分布处理的方式处理。程序可以被传输到远程计算机并且可以被执行。
本技术的实施例不限于如上所述的实施例，并且可以在不偏离本技术的范围的情况下做出各种改变。
换句话说，在专用于移动终端等的数字广播中采用的LDPC码（的奇偶校验矩阵初始值表）等可以用于专用于固定终端等的数字广播。
本技术可以采用下面的配置。
[1]一种数据处理装置，包括：
编码单元，其基于LDPC码的奇偶校验矩阵来执行其中代码长度是16200比特并且编码率是8/15的LDPC编码；以及，
交换单元，其将由所述编码单元编码的所述LDPC码的符号比特与对应于由16QAM确定的16个信号点的任何一个的码元的码元比特交换，
其中，被所述编码单元编码的所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
3170 5126 5625 6901
2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464
当在具有16200/8比特的存储容量的8个存储单元中存储并且一次一比特地从相应的存储单元被读取的8比特的符号比特被分配到两个连续的码元时，所述交换单元将相对于所述8比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的8比特的码元比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6和b7分别与比特y0、y4、y3、y1、y2、y5、y6和y7交换。
[2]一种数据处理装置，包括：
编码单元，其基于LDPC码的奇偶校验矩阵来执行其中代码长度是16200比特并且编码率是7/15的LDPC编码；以及，
交换单元，其将由所述编码单元编码的所述LDPC码的符号比特与对应于由64QAM确定的64个信号点的任何一个的码元的码元比特交换，
其中，被所述编码单元编码的所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638
356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602
18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582
714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559
3452 7935 8092 8623
56 1955 3000 8242
1809 4094 7991 8489
2220 6455 7849 8548
1006 2576 3247 6976
2177 6048 7795 8295
1413 2595 7446 8594
2101 3714 7541 8531
10 5961 7484
3144 4636 5282
5708 5875 8390
3322 5223 7975
197 4653 8283
598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005
当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述交换单元将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11分别与比特y2、y0、y8、y7、y1、y6、y4、y3、y10、y9、y5和y11交换。
[3]一种数据处理装置，包括：
编码单元，其基于LDPC码的奇偶校验矩阵来执行其中代码长度是16200比特并且编码率是8/15的LDPC编码；以及，
交换单元，其将由是识别码单元编码的所述LDPC码的符号比特与对应于由64QAM确定的64个信号点的任何一个的码元的码元比特交换，
其中，由所述编码单元编码的所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
3170 5126 5625 6901
2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464
当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述交换单元/步骤将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11分别与比特y2、y0、y8、y7、y1、y6、y4、y3、y10、y9、y5和y11交换。
[4]一种数据处理方法，包括：
编码步骤，其基于LDPC码的奇偶校验矩阵来执行其中代码长度是16200比特并且编码率是8/15的LDPC编码；以及，
交换步骤，其将由所述编码步骤编码的所述LDPC码的符号比特与对应于由16QAM确定的16个信号点的任何一个的码元的码元比特交换，
其中，被所述编码步骤编码的所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
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11 3735 5413
2497 5400 7238
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1889 7173 7329
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2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464
当在具有16200/8比特的存储容量的8个存储单元中存储并且一次一比特地从相应的存储单元被读取的8比特的符号比特被分配到两个连续的码元时，所述交换步骤将相对于所述8比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的8比特的码元比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6和b7分别与比特y0、y4、y3、y1、y2、y5、y6和y7交换。
[5]一种数据处理方法，包括：
编码步骤，其基于LDPC码的奇偶校验矩阵来执行其中代码长度是16200比特并且编码率是7/15的LDPC编码；以及，
交换步骤，其将由所述编码步骤编码的所述LDPC码的符号比特与对应于由64QAM确定的64个信号点的任何一个的码元的码元比特交换，
其中，被所述编码步骤编码的所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638
356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602
18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582
714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559
3452 7935 8092 8623
56 1955 3000 8242
1809 4094 7991 8489
2220 6455 7849 8548
1006 2576 3247 6976
2177 6048 7795 8295
1413 2595 7446 8594
2101 3714 7541 8531
10 5961 7484
3144 4636 5282
5708 5875 8390
3322 5223 7975
197 4653 8283
598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005
当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述交换步骤将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11分别与比特y2、y0、y8、y7、y1、y6、y4、y3、y10、y9、y5和y11交换。
[6]一种数据处理方法，包括：
编码步骤，其基于LDPC码的奇偶校验矩阵来执行其中代码长度是16200比特并且编码率是8/15的LDPC编码；以及，
交换步骤，其将由是识别码步骤编码的所述LDPC码的符号比特与对应于由64QAM确定的64个信号点的任何一个的码元的码元比特交换，
其中，由所述编码步骤编码的所述LDPC码包括信息比特和奇偶比特。所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分。通过奇偶校验矩阵初始值表来表示所述信息矩阵部分。所述奇偶校验矩阵初始值表是表示用于每360列的信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
3170 5126 5625 6901
2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464
当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述交换步骤/步骤将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11分别与比特y2、y0、y8、y7、y1、y6、y4、y3、y10、y9、y5和y11交换。
[7]一种数据处理装置，包括：
逆交换单元，其将对应于由16QAM确定的16个信号点的任何一个的码元的码元比特与其中代码长度是16200比特并且编码率是8/15的LDPC码的符号比特交换；以及，
解码单元，其基于所述LDPC码的奇偶校验矩阵解码由所述逆交换单元交换的所述LDPC码，
其中，当在具有16200/8比特的存储容量的8个存储单元中存储并且一次一比特地从相应的存储单元被读取的8比特的符号比特被分配到两个连续的码元时，所述逆交换单元将相对于所述8比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的8比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特y0、y4、y3、y1、y2、y5、y6和y7分别与比特b0、b1、b2、b3、b4、b5、b6和b7交换，
所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
3170 5126 5625 6901
2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464。
[8]一种数据处理装置，包括：
逆交换单元，其将对应于由64QAM确定的64个信号点的任何一个的码元的码元比特与其中代码长度是16200比特并且编码率是7/15的LDPC码的符号比特交换；以及，
解码单元，其基于所述LDPC码的奇偶校验矩阵解码由所述逆交换单元交换的所述LDPC码，
其中，当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述逆交换单元将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特y2、y0、y8、y7、y1、y6、y4、y3、y10、y9、y5和y11分别与比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11交换，
所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638
356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602
18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582
714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559
3452 7935 8092 8623
56 1955 3000 8242
1809 4094 7991 8489
2220 6455 7849 8548
1006 2576 3247 6976
2177 6048 7795 8295
1413 2595 7446 8594
2101 3714 7541 8531
10 5961 7484
3144 4636 5282
5708 5875 8390
3322 5223 7975
197 4653 8283
598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005。
[9]一种数据处理装置，包括：
逆交换单元，其将对应于由64QAM确定的64个信号点的任何一个的码元的码元比特与其中代码长度是16200比特并且编码率是8/15的LDPC码的符号比特交换；以及，
解码单元，其基于所述LDPC码的奇偶校验矩阵解码由所述逆交换单元交换的所述LDPC码，
其中，当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述逆交换单元将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特y2、y0、y8、y7、y1、y6、y4、y3、y10、y9、y5和y11分别与比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11交换，
所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
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4075 4188 7313 7553
5145 6018 7148 7507
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11 3735 5413
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1690 6122 6816
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1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464。
[10]一种数据处理方法，包括：
逆交换步骤，其将对应于由16QAM确定的16个信号点的任何一个的码元的码元比特与其中代码长度是16200比特并且编码率是8/15的LDPC码的符号比特交换；以及，
解码步骤，其基于所述LDPC码的奇偶校验矩阵解码由所述逆交换步骤交换的所述LDPC码，
其中，当在具有16200/8比特的存储容量的8个存储单元中存储并且一次一比特地从相应的存储单元被读取的8比特的符号比特被分配到两个连续的码元时，所述逆交换步骤将相对于所述8比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的8比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特y0、y4、y3、y1、y2、y5、y6和y7分别与比特b0、b1、b2、b3、b4、b5、b6和b7交换，
所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
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3198 4858 6983 7033
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2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464。
[11]一种数据处理方法，包括：
逆交换步骤，其将对应于由64QAM确定的64个信号点的任何一个的码元的码元比特与其中代码长度是16200比特并且编码率是7/15的LDPC码的符号比特交换；以及，
解码步骤，其基于所述LDPC码的奇偶校验矩阵解码由所述逆交换步骤交换的所述LDPC码，
其中，当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述逆交换步骤将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特y2、y0、y8、y7、y1、y6、y4、y3、y10、y9、y5和y11分别与比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11交换，
所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638
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3452 7935 8092 8623
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1809 4094 7991 8489
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1413 2595 7446 8594
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10 5961 7484
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197 4653 8283
598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005。
[12]一种数据处理方法，包括：
逆交换步骤，其将对应于由64QAM确定的64个信号点的任何一个的码元的码元比特与其中代码长度是16200比特并且编码率是8/15的LDPC码的符号比特交换；以及，
解码步骤，其基于所述LDPC码的奇偶校验矩阵解码由所述逆交换步骤交换的所述LDPC码，
其中，当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述逆交换步骤将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特y2、y0、y8、y7、y1、y6、y4、y3、y10、y9、y5和y11分别与比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11交换，
所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
3170 5126 5625 6901
2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464。
[13]一种数据处理装置，包括：
编码单元，其基于LDPC码的奇偶校验矩阵来执行其中代码长度是16200比特并且编码率是7/15的LDPC编码；以及，
交换单元，其将所述LDPC码的符号比特与对应于由256QAM确定的256个信号点的任何一个的码元的码元比特交换，
其中，被所述编码单元编码的所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638
356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602
18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582
714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559
3452 7935 8092 8623
56 1955 3000 8242
1809 4094 7991 8489
2220 6455 7849 8548
1006 2576 3247 6976
2177 6048 7795 8295
1413 2595 7446 8594
2101 3714 7541 8531
10 5961 7484
3144 4636 5282
5708 5875 8390
3322 5223 7975
197 4653 8283
598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005
当在具有16200/8比特的存储容量的8个存储单元中存储并且一次一比特地从相应的存储单元被读取的8比特的符号比特被分配到一个码元时，所述交换单元将相对于所述8比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于一个码元的8比特的码元比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6和b7分别与比特y0、y4、y3、y1、y2、y5、y6和y7交换。
[14]一种数据处理方法，包括：
编码步骤，其基于LDPC码的奇偶校验矩阵来执行其中代码长度是16200比特并且编码率是7/15的LDPC编码；以及，
交换步骤，其将所述LDPC码的符号比特与对应于由256QAM确定的256个信号点的任何一个的码元的码元比特交换，
其中，被所述编码步骤编码的所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638
356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602
18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582
714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559
3452 7935 8092 8623
56 1955 3000 8242
1809 4094 7991 8489
2220 6455 7849 8548
1006 2576 3247 6976
2177 6048 7795 8295
1413 2595 7446 8594
2101 3714 7541 8531
10 5961 7484
3144 4636 5282
5708 5875 8390
3322 5223 7975
197 4653 8283
598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005
当在具有16200/8比特的存储容量的8个存储单元中存储并且一次一比特地从相应的存储单元被读取的8比特的符号比特被分配到两个连续码元时，所述交换步骤将相对于所述8比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的8比特的码元比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6和b7分别与比特y2、y1、y4、y7、y3、y0、y5和y6交换。
[15]一种数据处理装置，包括：
逆交换单元，其将对应于由256QAM确定的256个信号点的任何一个的码元的码元比特与其中代码长度是16200比特并且编码率是7/15的LDPC码的符号比特交换；以及，
解码单元，其基于所述LDPC码的奇偶校验矩阵解码由所述逆交换单元交换的所述LDPC码，
其中，当在具有16200/8比特的存储容量的8个存储单元中存储并且一次一比特地从相应的存储单元被读取的8比特的符号比特被分配到两个连续的码元时，所述逆交换单元将相对于所述8比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的8比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6和b7分别与比特y2、y1、y4、y7、y3、y0、y5和y6交换，
所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638
356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602
18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582
714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559
3452 7935 8092 8623
56 1955 3000 8242
1809 4094 7991 8489
2220 6455 7849 8548
1006 2576 3247 6976
2177 6048 7795 8295
1413 2595 7446 8594
2101 3714 7541 8531
10 5961 7484
3144 4636 5282
5708 5875 8390
3322 5223 7975
197 4653 8283
598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005。
[16]一种数据处理方法，包括：
逆交换步骤，其将对应于由256QAM确定的256个信号点的任何一个的码元的码元比特与其中代码长度是16200比特并且编码率是7/15的LDPC码的符号比特交换；以及，
解码步骤，其基于所述LDPC码的奇偶校验矩阵解码由所述逆交换步骤交换的所述LDPC码，
其中，当在具有16200/8比特的存储容量的8个存储单元中存储并且一次一比特地从相应的存储单元被读取的8比特的符号比特被分配到两个连续的码元时，所述逆交换步骤将相对于所述8比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的8比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6和b7分别与比特y2、y1、y4、y7、y3、y0、y5和y6交换，
所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638
356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602
18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582
714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559
3452 7935 8092 8623
56 1955 3000 8242
1809 4094 7991 8489
2220 6455 7849 8548
1006 2576 3247 6976
2177 6048 7795 8295
1413 2595 7446 8594
2101 3714 7541 8531
10 5961 7484
3144 4636 5282
5708 5875 8390
3322 5223 7975
197 4653 8283
598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005。
附图标记列表
11  传输装置
12  接收装置
23  奇偶交织器
24  列扭曲交织器
25  去复用器
31  存储器
32  交换单元
54  复用器
55  列扭曲交织器
111 模式适配/复用器
112 填充器
113 BB加扰器
114 BCH编码器
115 LDPC编码器
116 比特交织
117 QAM编码器
118 时间交织器
119 MISO/MIMO编码器
120 频率交织器
121 BCH编码器
122 LDPC编码器
123 QAM编码器
124 频率交织器
131 帧建立器和资源分配
132 OFDM产生
151 OFDM操作
152 帧管理
153 频率去交织器
154 QAM解码器
155 LDPC解码器
156 BCH换能器
161 频率去交织器
162 MISO/MIMO解码器
163 时间去交织器
164 QAM解码器
165 比特去交织器
166 LDPC解码器
167 BCH解码器
168 BB解扰器
169 空删除
170 去复用器
300 边缘数据存储存储器
301 选择器
302 校验节点计算单元
303 循环移位电路
304 分支数据存储存储器
305 选择器
306 接收数据存储器
307 可变代码计算单元
308 循环移位电路
309 解码字计算单元
310 接收数据重新布置单元
311 解码数据重新布置单元
601 编码处理单元
602 存储单元
611 编码率设置单元
612 初始值表读取单元
613 奇偶校验矩阵产生单元
614 信息比特读取单元
615 编码奇偶操作单元
616 控制单元
701 总线
702 CPU
703 ROM
704 RAM
705 硬盘
706 输出单元
707 输入单元
708 通信单元
709 驱动器
710 输入/输出接口
711 可移除记录介质
1001 逆交换单元
1002 存储器
1011 奇偶去交织器
1101 获取单元
1101 传输路径解码处理单元
1103 信息源解码处理单元
1111 输出单元
1121 记录单元

Claims (12)

1.一种数据处理装置，包括：
编码单元，其基于LDPC码的奇偶校验矩阵来执行其中代码长度是16200比特并且编码率是8/15的LDPC编码；以及
交换单元，其将由所述编码单元编码的所述LDPC码的符号比特与对应于由16QAM确定的16个信号点的任何一个的码元的码元比特交换，
其中，被所述编码单元编码的所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
3170 5126 5625 6901
2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464，并且
当在具有16200/8比特的存储容量的8个存储单元中存储并且一次一比特地从相应的存储单元被读取的8比特的符号比特被分配到两个连续的码元时，所述交换单元将相对于所述8比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的8比特的码元比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6和b7分别与比特y0、y4、y3、y1、y2、y5、y6和y7交换。
2.一种数据处理装置，包括：
编码单元，其基于LDPC码的奇偶校验矩阵来执行其中代码长度是16200比特并且编码率是7/15的LDPC编码；以及，
交换单元，其将由所述编码单元编码的所述LDPC码的符号比特与对应于由64QAM确定的64个信号点的任何一个的码元的码元比特交换，
其中，被所述编码单元编码的所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638
356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602
18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582
714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559
3452 7935 8092 8623
56 1955 3000 8242
1809 4094 7991 8489
2220 6455 7849 8548
1006 2576 3247 6976
2177 6048 7795 8295
1413 2595 7446 8594
2101 3714 7541 8531
10 5961 7484
3144 4636 5282
5708 5875 8390
3322 5223 7975
197 4653 8283
598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005，并且
当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述交换单元将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11分别与比特y2、y0、y8、y7、y1、y6、y4、y3、y10、y9、y5和y11交换。
3.一种数据处理装置，包括：
编码单元，其基于LDPC码的奇偶校验矩阵来执行其中代码长度是16200比特并且编码率是8/15的LDPC编码；以及，
交换单元，其将由是识别码单元编码的所述LDPC码的符号比特与对应于由64QAM确定的64个信号点的任何一个的码元的码元比特交换，
其中，由所述编码单元编码的所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分。通过奇偶校验矩阵初始值表来表示所述信息矩阵部分。所述奇偶校验矩阵初始值表是表示用于每360列的信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
3170 5126 5625 6901
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11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464，并且
当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述交换单元将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11分别与比特y2、y0、y4、y1、y6、y7、y8、y5、y10、y3、y9和y11交换。
4.一种数据处理方法，包括：
编码步骤，其基于LDPC码的奇偶校验矩阵来执行其中代码长度是16200比特并且编码率是8/15的LDPC编码；以及，
交换步骤，其将由所述编码步骤编码的所述LDPC码的符号比特与对应于由16QAM确定的16个信号点的任何一个的码元的码元比特交换，
其中，被所述编码步骤编码的所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
3170 5126 5625 6901
2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464，以及
当在具有16200/8比特的存储容量的8个存储单元中存储并且一次一比特地从相应的存储单元被读取的8比特的符号比特被分配到两个连续的码元时，所述交换步骤将相对于所述8比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的8比特的码元比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6和b7分别与比特y0、y4、y3、y1、y2、y5、y6和y7交换。
5.一种数据处理方法，包括：
编码步骤，其基于LDPC码的奇偶校验矩阵来执行其中代码长度是16200比特并且编码率是7/15的LDPC编码；以及，
交换步骤，其将由所述编码步骤编码的所述LDPC码的符号比特与对应于由64QAM确定的64个信号点的任何一个的码元的码元比特交换，
其中，被所述编码步骤编码的所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638
356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602
18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582
714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559
3452 7935 8092 8623
56 1955 3000 8242
1809 4094 7991 8489
2220 6455 7849 8548
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10 5961 7484
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906 7249 7542
1223 2148 8195
976 2001 5005
当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述交换步骤将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11分别与比特y2、y0、y8、y7、y1、y6、y4、y3、y10、y9、y5和y11交换。
6.一种数据处理方法，包括：
编码步骤，其基于LDPC码的奇偶校验矩阵来执行其中代码长度是16200比特并且编码率是8/15的LDPC编码；以及，
交换步骤，其将由所述编码步骤编码的所述LDPC码的符号比特与对应于由64QAM确定的64个信号点的任何一个的码元的码元比特交换，
其中，由所述编码步骤编码的所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
3170 5126 5625 6901
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11 3735 5413
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2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464
当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述交换步骤/步骤将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11分别与比特y2、y0、y4、y1、y6、y7、y8、y5、y10、y3、y9和y11交换。
7.一种数据处理装置，包括：
逆交换单元，其将对应于由16QAM确定的16个信号点的任何一个的码元的码元比特与其中代码长度是16200比特并且编码率是8/15的LDPC码的符号比特交换；以及，
解码单元，其基于所述LDPC码的奇偶校验矩阵解码由所述逆交换单元交换的所述LDPC码，
其中，当在具有16200/8比特的存储容量的8个存储单元中存储并且一次一比特地从相应的存储单元被读取的8比特的符号比特被分配到两个连续的码元时，所述逆交换单元将相对于所述8比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的8比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特y0、y4、y3、y1、y2、y5、y6和y7分别与比特b0、b1、b2、b3、b4、b5、b6和b7交换，
所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，并且
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
3170 5126 5625 6901
2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464。
8.一种数据处理装置，包括：
逆交换单元，其将对应于由64QAM确定的64个信号点的任何一个的码元的码元比特与其中代码长度是16200比特并且编码率是7/15的LDPC码的符号比特交换；以及，
解码单元，其基于所述LDPC码的奇偶校验矩阵解码由所述逆交换单元交换的所述LDPC码，
其中，当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述逆交换单元将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特y2、y0、y8、y7、y1、y6、y4、y3、y10、y9、y5和y11分别与比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11交换，
所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，并且
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638
356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602
18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582
714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559
3452 7935 8092 8623
56 1955 3000 8242
1809 4094 7991 8489
2220 6455 7849 8548
1006 2576 3247 6976
2177 6048 7795 8295
1413 2595 7446 8594
2101 3714 7541 8531
10 5961 7484
3144 4636 5282
5708 5875 8390
3322 5223 7975
197 4653 8283
598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005
9.一种数据处理装置，包括：
逆交换单元，其将对应于由64QAM确定的64个信号点的任何一个的码元的码元比特与其中代码长度是16200比特并且编码率是8/15的LDPC码的符号比特交换；以及，
解码单元，其基于所述LDPC码的奇偶校验矩阵解码由所述逆交换单元交换的所述LDPC码，
其中，当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述逆交换单元将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特y2、y0、y4、y1、y6、y7、y8、y5、y10、y3、y9和y11分别与比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11交换，
所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，并且
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
3170 5126 5625 6901
2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464。
10.一种数据处理方法，包括：
逆交换步骤，其将对应于由16QAM确定的16个信号点的任何一个的码元的码元比特与其中代码长度是16200比特并且编码率是8/15的LDPC码的符号比特交换；以及，
解码步骤，其基于所述LDPC码的奇偶校验矩阵解码由所述逆交换步骤交换的所述LDPC码，
其中，当在具有16200/8比特的存储容量的8个存储单元中存储并且一次一比特地从相应的存储单元被读取的8比特的符号比特被分配到两个连续的码元时，所述逆交换步骤将相对于所述8比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的8比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特y0、y4、y3、y1、y2、y5、y6和y7分别与比特b0、b1、b2、b3、b4、b5、b6和b7交换，
所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
3170 5126 5625 6901
2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464。
11.一种数据处理方法，包括：
逆交换步骤，其将对应于由64QAM确定的64个信号点的任何一个的码元的码元比特与其中代码长度是16200比特并且编码率是7/15的LDPC码的符号比特交换；以及，
解码步骤，其基于所述LDPC码的奇偶校验矩阵解码由所述逆交换步骤交换的所述LDPC码，
其中，当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述逆交换步骤将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特y2、y0、y8、y7、y1、y6、y4、y3、y10、y9、y5和y11分别与比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11交换，
所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638
356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602
18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582
714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559
3452 7935 8092 8623
56 1955 3000 8242
1809 4094 7991 8489
2220 6455 7849 8548
1006 2576 3247 6976
2177 6048 7795 8295
1413 2595 7446 8594
2101 3714 7541 8531
10 5961 7484
3144 4636 5282
5708 5875 8390
3322 5223 7975
197 4653 8283
598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005
12.一种数据处理方法，包括：
逆交换步骤，其将对应于由64QAM确定的64个信号点的任何一个的码元的码元比特与其中代码长度是16200比特并且编码率是8/15的LDPC码的符号比特交换；以及，
解码步骤，其基于所述LDPC码的奇偶校验矩阵解码由所述逆交换步骤交换的所述LDPC码，
其中，当在具有16200/12比特的存储容量的12个存储单元中存储并且一次一比特地从相应的存储单元被读取的12比特的符号比特被分配到两个连续的码元时，所述逆交换步骤将相对于所述12比特的所述符号比特的最高有效比特的第#i+1比特设置为比特b#i，并且将相对于所述两个码元的12比特的符号比特的最高有效比特的第#i+1比特设置为比特y#i，并且将比特y2、y0、y4、y1、y6、y7、y8、y5、y10、y3、y9和y11分别与比特b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10和b11交换，
所述LDPC码包括信息比特和奇偶比特，
所述奇偶校验矩阵包括与所述信息比特对应的信息矩阵部分和与所述奇偶比特对应的奇偶矩阵部分，
通过奇偶校验矩阵初始值表来表示所述信息矩阵部分，
所述奇偶校验矩阵初始值表是表示用于每360列的所述信息矩阵部分的元素1的位置的表格，并且被配置如下：
32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 68936994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 59696029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
3170 5126 5625 6901
2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464。
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