BR112015027135B1

BR112015027135B1 - Dispositivo e método de processamento de dados

Info

Publication number: BR112015027135B1
Application number: BR112015027135-9A
Authority: BR
Inventors: Yuji Shinohara; Nabil Sven Loghin Muhammad; Lachlan Michael; Yuichi Hirayama; Makiko YAMAMOTO
Original assignee: Sony Corporation
Priority date: 2013-05-02
Filing date: 2014-04-21
Publication date: 2022-02-15
Also published as: CA2909305A1; MX2015014876A; JP6229900B2; MX354314B; EP2993792B1; EP2993792A1; RU2015145972A; CN105164925B; CA2909305C; AU2014260826A1; AU2014260826C1; EP2993792A4; US20160049960A1; RU2656723C2; JPWO2014178297A1; CN105164925A; RU2015145972A3; BR112015027135A2; WO2014178297A1; US9806742B2

Abstract

dispositivo e método de processamento de dados. a presente invenção refere-se a: um dispositivo de processamento de dados capaz de garantir boa qualidade de comunicações durante a transmissão de dados usando código ldpc; e a um método de processamento de dados. em um dispositivo de transmissão, cada um dos bits b0, b1 e b2 é substituído por y1, y0 e y2, respectivamente, quando bits de código de 3 bits armazenados em unidades de armazenamento que têm capacidade de armazenamento de 3 x 16.200/3 bits e lidos um bit de cada vez a partir de cada unidade de armazenamento forem atribuídos a um símbolo, durante a substituição dos bits de código para código ldpc que tem um comprimento de código de 16.200 bits e uma taxa de codificação de 7/15 com bits de símbolo para símbolos correspondentes a qualquer um dentre oito pontos de sinal prescritos por 8psk. as posições de bits de código substituídos, obtidos a partir de dados enviados pelo dispositivo de transmissão, são retornadas para as posições originais. a presente invenção é aplicável, por exemplo, em transmissão de dados, etc., usando código ldpc.

Description

Campo da Invenção

[001] A presente tecnologia refere-se a um dispositivo de processamento de dados e a um método de processamento de dados e, por exemplo, especialmente, refere-se a um dispositivo de processamento de dados e a um método de processamento de dados que são capazes de garantir boa qualidade de comunicação na transmissão de dados que usando um código LDPC.

Fundamentos da Invenção

[002] Um código LDPC (Verificação de Paridade com Baixa Densidade) tem a alta capacidade de correção de erro e foi recentemente adotado amplamente para um sistema de transmissão que inclui difusão digital via satélite, tal como DVB (Difusão de Vídeo Digital)-S.2 realizado na Europa (por exemplo, consulte Literatura Não Patente 1). Além do mais, a adoção do código LDPC para a difusão digital terrestre da próxima geração, tal como DVB-T.2, foi examinada.

[003] A partir de um recente estudo, é conhecido que o desempenho próximo de um limite de Shannon é obtido a partir do código LDPC quando um comprimento de código aumentar, similar a um código turbo. Em virtude de o código LDPC ter uma propriedade em que uma distância mais curta é proporcional ao comprimento de código, o código LDPC tem vantagens de uma característica da probabilidade do erro de bloco ser superior e um assim denominado fenômeno de piso de erro observado em uma característica de decodificação do código turbo que é raramente gerado, como características do mesmo.

Lista De Citação Literatura Não Patente

[004] Literatura Não Patente 1: DVB-S.2: ETSI EN 302 307 V1.2.1 (2009-08)

Sumário Da Invenção Problema Técnico

[005] Um padrão DVB, tais como DVB-S.2, DVB-T.2 e DVB-C.2, que adota o código LDPC, faz o código LDPC como um símbolo (simbolizado) de modulação ortogonal (modulação digital), tal como QPSK (Modulação por Deslocamento de Fase de Quadratura) e o símbolo é mapeado para um ponto de sinal da modulação ortogonal e é transmitido.

[006] Na transmissão de dados usando um código LDPC, tal como DVB-S.2 supradescrito, boa qualidade de comunicação é necessariamente garantida.

[007] Em vista de tais circunstâncias, de acordo com uma modalidade da presente tecnologia, é desejável garantir boa qualidade de comunicação na transmissão de dados que usa um código LDPC.

Solução Para o Problema

[008] Um primeiro dispositivo de processamento de dados ou método de processamento de dados da presente tecnologia compreende um dispositivo de processamento de dados ou método de processamento de dados que incluem: uma unidade/etapa de intercâmbio reverso para realizar processamento de intercâmbio reverso para retornar uma posição de um bit de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original, o dispositivo de transmissão incluindo uma unidade de intercâmbio configurada para realizar intercâmbio de um bit de código de um código LDPC no qual um comprimento de código é 16.200 bits e uma taxa de codificação é 7/15 com um bit de símbolo de um símbolo correspondente a qualquer um de 8 pontos de sinal definidos por 8PSK. Quando 3 bits dos bits de código armazenados em três unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/3 bits e lidos bit a bit a partir das unidades de armazenamentos forem alocados em um símbolo, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 3 bits dos bits de código é definido em um bit b n° i, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 3 bits dos bits de símbolo do um símbolo é definido em um bit y n° i, e a unidade de intercâmbio realiza o intercâmbio de um bit b0 com um bit y1, um bit b1 com um bit y0, e um bit b2 com um bit y2.

[009] Nos primeiros dispositivo de processamento de dados e método de processamento de dados da presente tecnologia, processamento de intercâmbio reverso é realizado para retornar uma posição de um bit de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original, o dispositivo de transmissão incluindo uma unidade de intercâmbio configurada para realizar intercâmbio de um bit de código de um código LDPC no qual um comprimento de código é 16.200 bits e uma taxa de codificação é 7/15 com um bit de símbolo de um símbolo correspondente a qualquer um de 8 pontos de sinal definidos por 8PSK. Quando 3 bits dos bits de código armazenados em três unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/3 bits e lidos bit a bit a partir das unidades de armazenamentos forem alocados em um símbolo, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 3 bits dos bits de código é definido em um bit b n° i, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 3 bits dos bits de símbolo do um símbolo é definido em um bit y n° i, e a unidade de intercâmbio realiza o intercâmbio de um bit b0 com um bit y1, um bit b1 com um bit y0, e um bit b2 com um bit y2.

[0010] Um segundo dispositivo de processamento de dados ou método de processamento de dados da presente tecnologia compreende um dispositivo de processamento de dados ou um método de processamento de dados que incluem: uma unidade/etapa de intercâmbio reverso para realizar processamento de intercâmbio reverso para retornar uma posição de um bit de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original, o dispositivo de transmissão incluindo uma unidade de intercâmbio configurada para realizar intercâmbio de um bit de código de um código LDPC no qual um comprimento de código é 16.200 bits e uma taxa de codificação é 7/15 com um bit de símbolo de um símbolo correspondente a qualquer um de 8 pontos de sinal definidos por 8PSK. Quando 3 bits dos bits de código armazenados em três unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/3 bits e lidos bit a bit a partir das unidades de armazenamentos forem alocados em um símbolo, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 3 bits dos bits de código é definido em um bit b n° i, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 3 bits dos bits de símbolo do um símbolo é definido em um bit y n° i, e a unidade de intercâmbio realiza o intercâmbio de um bit b0 com um bit y1, um bit b1 com um bit y2, e um bit b2 com um bit y0.

[0011] Nos segundos dispositivo de processamento de dados e método de processamento de dados da presente tecnologia, processamento de intercâmbio reverso é realizado para retornar uma posição de um bit de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original, o dispositivo de transmissão incluindo uma unidade de intercâmbio configurada para realizar intercâmbio de um bit de código de um código LDPC no qual um comprimento de código é 16.200 bits e uma taxa de codificação é 7/15 com um bit de símbolo de um símbolo correspondente a qualquer um de 8 pontos de sinal definidos por 8PSK. Quando 3 bits dos bits de código armazenados em três unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/3 bits e lidos bit a bit a partir das unidades de armazenamentos forem alocados em um símbolo, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 3 bits dos bits de código é definido em um bit b n° i, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 3 bits dos bits de símbolo do um símbolo é definido em um bit y n° i, e a unidade de intercâmbio realiza o intercâmbio de um bit b0 com um bit y1, um bit b1 com um bit y2, e um bit b2 com um bit y0.

[0012] Um terceiro dispositivo de processamento de dados ou método de processamento de dados da presente tecnologia compreende um dispositivo de processamento de dados ou método de processamento de dados que incluem: uma unidade/etapa de intercâmbio reverso para realizar processamento de intercâmbio reverso para retornar uma posição de um bit de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original, o dispositivo de transmissão incluindo uma unidade de intercâmbio configurada para realizar intercâmbio de um bit de código de um código LDPC no qual um comprimento de código é 16.200 bits e uma taxa de codificação é 7/15 com um bit de símbolo de um símbolo correspondente a qualquer um de 16 pontos de sinal definidos por 16APSK. Quando 4 bits dos bits de código armazenados em quatro unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/4 bits e lidos bit a bit a partir das unidades de armazenamentos forem alocados em um símbolo, um (n° i + 1)- ésimo bit a partir de um bit mais significativo de 4 bits dos bits de código é definido em um bit b n° i, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 4 bits dos bits de símbolo do um símbolo é definido em um bit y n° i, e a unidade de intercâmbio realiza o intercâmbio de um bit b0 com um bit y1, um bit b1 com um bit y2, um bit b2 com um bit y0, e um bit b3 com um bit y3.

[0013] Nos terceiros dispositivo de processamento de dados e método de processamento de dados da presente tecnologia, processamento de intercâmbio reverso é realizado para retornar uma posição de um bit de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original, o dispositivo de transmissão incluindo uma unidade de intercâmbio configurada para realizar intercâmbio de um bit de código de um código LDPC no qual um comprimento de código é 16.200 bits e uma taxa de codificação é 7/15 com um bit de símbolo de um símbolo correspondente a qualquer um de 16 pontos de sinal definidos por 16APSK. Quando 4 bits dos bits de código armazenados em quatro unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/4 bits e lidos bit a bit a partir das unidades de armazenamentos forem alocados em um símbolo, um (n° i + 1)- ésimo bit a partir de um bit mais significativo de 4 bits dos bits de código é definido em um bit b n° i, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 4 bits dos bits de símbolo do um símbolo é definido em um bit y n° i, e a unidade de intercâmbio realiza o intercâmbio de um bit b0 com um bit y1, um bit b1 com um bit y2, um bit b2 com um bit y0, e um bit b3 com um bit y3.

[0014] Um quarto dispositivo de processamento de dados ou método de processamento de dados da presente tecnologia compreende um dispositivo de processamento de dados ou método de processamento de dados que incluem: uma unidade/etapa de intercâmbio reverso para realizar processamento de intercâmbio reverso para retornar uma posição de um bit de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original, o dispositivo de transmissão incluindo uma unidade de intercâmbio configurada para realizar intercâmbio de um bit de código de um código LDPC no qual um comprimento de código é 16.200 bits e uma taxa de codificação é 7/15 com um bit de símbolo de um símbolo correspondente a qualquer um de 16 pontos de sinal definidos por 16APSK. Quando 4 bits dos bits de código armazenados em quatro unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/4 bits e lidos bit a bit a partir das unidades de armazenamentos forem alocados em um símbolo, um (n° i + 1)- ésimo bit a partir de um bit mais significativo de 4 bits dos bits de código é definido em um bit b n° i, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 4 bits dos bits de símbolo do um símbolo é definido em um bit y n° i, e a unidade de intercâmbio realiza o intercâmbio de um bit b0 com um bit y1, um bit b1 com um bit y3, um bit b2 com um bit y0, e um bit b3 com um bit y2.

[0015] Nos quartos dispositivo de processamento de dados e método de processamento de dados da presente tecnologia, processamento de intercâmbio reverso é realizado para retornar uma posição de um bit de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original, o dispositivo de transmissão incluindo uma unidade de intercâmbio configurada para realizar intercâmbio de um bit de código de um código LDPC no qual um comprimento de código é 16.200 bits e uma taxa de codificação é 7/15 com um bit de símbolo de um símbolo correspondente a qualquer um de 16 pontos de sinal definidos por 16APSK. Quando 4 bits dos bits de código armazenados em quatro unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/4 bits e lidos bit a bit a partir das unidades de armazenamentos forem alocados em um símbolo, um (n° i + 1)- ésimo bit a partir de um bit mais significativo de 4 bits dos bits de código é definido em um bit b n° i, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 4 bits dos bits de símbolo do um símbolo é definido em um bit y n° i, e a unidade de intercâmbio realiza o intercâmbio de um bit b0 com um bit y1, um bit b1 com um bit y3, um bit b2 com um bit y0, e um bit b3 com um bit y2.

[0016] Um quinto dispositivo de processamento de dados ou método de processamento de dados da presente tecnologia compreende um dispositivo de processamento de dados ou método de processamento de dados que incluem: uma unidade/etapa de intercâmbio reverso para realizar processamento de intercâmbio reverso para retornar uma posição de um bit de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original, o dispositivo de transmissão incluindo uma unidade de intercâmbio configurada para realizar intercâmbio de um bit de código de um código LDPC no qual um comprimento de código é 16.200 bits e uma taxa de codificação é 7/15 com um bit de símbolo de um símbolo correspondente a qualquer um de 16 pontos de sinal definidos por 16APSK. Quando 4 bits dos bits de código armazenados em quatro unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/4 bits e lidos bit a bit a partir das unidades de armazenamentos forem alocados em um símbolo, um (n° i + 1)- ésimo bit a partir de um bit mais significativo de 4 bits dos bits de código é definido em um bit b n° i, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 4 bits dos bits de símbolo do um símbolo é definido em um bit y n° i, e a unidade de intercâmbio realiza o intercâmbio de um bit b0 com um bit y2, um bit b1 com um bit y1, um bit b2 com um bit y0, e um bit b3 com um bit y3.

[0017] Nos quintos dispositivo de processamento de dados e método de processamento de dados da presente tecnologia, processamento de intercâmbio reverso é realizado para retornar uma posição de um bit de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original, o dispositivo de transmissão incluindo uma unidade de intercâmbio configurada para realizar intercâmbio de um bit de código de um código LDPC no qual um comprimento de código é 16.200 bits e uma taxa de codificação é 7/15 com um bit de símbolo de um símbolo correspondente a qualquer um de 16 pontos de sinal definidos por 16APSK. Quando 4 bits dos bits de código armazenados em quatro unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/4 bits e lidos bit a bit a partir das unidades de armazenamentos forem alocados em um símbolo, um (n° i + 1)- ésimo bit a partir de um bit mais significativo de 4 bits dos bits de código é definido em um bit b n° i, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 4 bits dos bits de símbolo do um símbolo é definido em um bit y n° i, e a unidade de intercâmbio realiza o intercâmbio de um bit b0 com um bit y2, um bit b1 com um bit y1, um bit b2 com um bit y0, e um bit b3 com um bit y3.

[0018] Um sexto dispositivo de processamento de dados ou método de processamento de dados da presente tecnologia é um dispositivo de processamento de dados ou método de processamento de dados que incluem: uma unidade/etapa de intercâmbio reverso para realizar processamento de intercâmbio reverso para retornar uma posição de um bit de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original, o dispositivo de transmissão incluindo uma unidade de intercâmbio configurada para realizar intercâmbio de um bit de código de um código LDPC no qual um comprimento de código é 16.200 bits e uma taxa de codificação é 7/15 com um bit de símbolo de um símbolo correspondente a qualquer um de 16 pontos de sinal definidos por 16APSK. Quando 4 bits dos bits de código armazenados em quatro unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/4 bits e lidos bit a bit a partir das unidades de armazenamentos forem alocados em um símbolo, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 4 bits dos bits de código é definido em um bit b n° i, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 4 bits dos bits de símbolo do um símbolo é definido em um bit y n° i, e a unidade de intercâmbio realiza o intercâmbio de um bit b0 com um bit y3, um bit b1 com um bit y1, um bit b2 com um bit y0, e um bit b3 com um bit y2.

[0019] Nos sextos dispositivo de processamento de dados e método de processamento de dados da presente tecnologia, processamento de intercâmbio reverso é realizado para retornar uma posição de um bit de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original, o dispositivo de transmissão incluindo uma unidade de intercâmbio configurada para realizar intercâmbio de um bit de código de um código LDPC no qual um comprimento de código é 16.200 bits e uma taxa de codificação é 7/15 com um bit de símbolo de um símbolo correspondente a qualquer um de 16 pontos de sinal definidos por 16APSK. Quando 4 bits dos bits de código armazenados em quatro unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/4 bits e lidos bit a bit a partir das unidades de armazenamentos forem alocados em um símbolo, um (n° i + 1)- ésimo bit a partir de um bit mais significativo de 4 bits dos bits de código é definido em um bit b n° i, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 4 bits dos bits de símbolo do um símbolo é definido em um bit y n° i, e a unidade de intercâmbio realiza o intercâmbio de um bit b0 com um bit y3, um bit b1 com um bit y1, um bit b2 com um bit y0, e um bit b3 com um bit y2.

[0020] Um sétimo dispositivo de processamento de dados ou método de processamento de dados da presente tecnologia compreende um dispositivo de processamento de dados ou método de processamento de dados que incluem: uma unidade/etapa de intercâmbio reverso para realizar processamento de intercâmbio reverso para retornar uma posição de um bit de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original, o dispositivo de transmissão incluindo uma unidade de intercâmbio configurada para realizar intercâmbio de um bit de código de um código LDPC no qual um comprimento de código é 16.200 bits e uma taxa de codificação é 7/15 com um bit de símbolo de um símbolo correspondente a qualquer um de 16 pontos de sinal definidos por 16APSK. Quando 4 bits dos bits de código armazenados em quatro unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/4 bits e lidos bit a bit a partir das unidades de armazenamentos forem alocados em um símbolo, um (n° i + 1)- ésimo bit a partir de um bit mais significativo de 4 bits dos bits de código é definido em um bit b n° i, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 4 bits dos bits de símbolo do um símbolo é definido em um bit y n° i, e a unidade de intercâmbio realiza o intercâmbio de um bit b0 com um bit y1, um bit b1 com um bit y2, um bit b2 com um bit y3, e um bit b3 com um bit y0.

[0021] Nos sétimos dispositivo de processamento de dados e método de processamento de dados da presente tecnologia, processamento de intercâmbio reverso é realizado para retornar uma posição de um bit de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original, o dispositivo de transmissão incluindo uma unidade de intercâmbio configurada para realizar intercâmbio de um bit de código de um código LDPC no qual um comprimento de código é 16.200 bits e uma taxa de codificação é 7/15 com um bit de símbolo de um símbolo correspondente a qualquer um de 16 pontos de sinal definidos por 16APSK. Quando 4 bits dos bits de código armazenados em quatro unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/4 bits e lidos bit a bit a partir das unidades de armazenamentos forem alocados em um símbolo, um (n° i + 1)- ésimo bit a partir de um bit mais significativo de 4 bits dos bits de código é definido em um bit b n° i, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 4 bits dos bits de símbolo do um símbolo é definido em um bit y n° i, e a unidade de intercâmbio realiza o intercâmbio de um bit b0 com um bit y1, um bit b1 com um bit y2, um bit b2 com um bit y3, e um bit b3 com um bit y0.

[0022] Um oitavo dispositivo de processamento de dados ou método de processamento de dados da presente tecnologia compreende um dispositivo de processamento de dados ou método de processamento de dados que incluem: uma unidade/etapa de intercâmbio reverso para realizar processamento de intercâmbio reverso para retornar uma posição de um bit de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original, o dispositivo de transmissão incluindo uma unidade de intercâmbio configurada para realizar intercâmbio de um bit de código de um código LDPC no qual um comprimento de código é 16.200 bits e uma taxa de codificação é 7/15 com um bit de símbolo de um símbolo correspondente a qualquer um de 16 pontos de sinal definidos por 16APSK. Quando 4 bits dos bits de código armazenados em quatro unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/4 bits e lidos bit a bit a partir das unidades de armazenamentos forem alocados em um símbolo, um (n° i + 1)- ésimo bit a partir de um bit mais significativo de 4 bits dos bits de código é definido em um bit b n° i, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 4 bits dos bits de símbolo do um símbolo é definido em um bit y n° i, e a unidade de intercâmbio realiza o intercâmbio de um bit b0 com um bit y1, um bit b1 com um bit y3, um bit b2 com um bit y2, e um bit b3 com um bit y0.

[0023] Nos oitavos dispositivo de processamento de dados e método de processamento de dados da presente tecnologia, processamento de intercâmbio reverso é realizado para retornar uma posição de um bit de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original, o dispositivo de transmissão incluindo uma unidade de intercâmbio configurada para realizar intercâmbio de um bit de código de um código LDPC no qual um comprimento de código é 16.200 bits e uma taxa de codificação é 7/15 com um bit de símbolo de um símbolo correspondente a qualquer um de 16 pontos de sinal definidos por 16APSK. Quando 4 bits dos bits de código armazenados em quatro unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/4 bits e lidos bit a bit a partir das unidades de armazenamentos forem alocados em um símbolo, um (n° i + 1)- ésimo bit a partir de um bit mais significativo de 4 bits dos bits de código é definido em um bit b n° i, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 4 bits dos bits de símbolo do um símbolo é definido em um bit y n° i, e a unidade de intercâmbio realiza o intercâmbio de um bit b0 com um bit y1, um bit b1 com um bit y3, um bit b2 com um bit y2, e um bit b3 com um bit y0.

[0024] Um nono dispositivo de processamento de dados ou método de processamento de dados da presente tecnologia compreende um dispositivo de processamento de dados ou um método de processamento de dados que incluem: uma unidade/etapa de intercâmbio reverso para realizar processamento de intercâmbio reverso para retornar uma posição de um bit de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original, o dispositivo de transmissão incluindo uma unidade de intercâmbio configurada para realizar intercâmbio de um bit de código de um código LDPC no qual um comprimento de código é 16.200 bits e uma taxa de codificação é 7/15 com um bit de símbolo de um símbolo correspondente a qualquer um de 16 pontos de sinal definidos por 16APSK. Quando 4 bits dos bits de código armazenados em quatro unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/4 bits e lidos bit a bit a partir das unidades de armazenamentos forem alocados em um símbolo, um (n° i + 1)- ésimo bit a partir de um bit mais significativo de 4 bits dos bits de código é definido em um bit b n° i, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 4 bits dos bits de símbolo do um símbolo é definido em um bit y n° i, e a unidade de intercâmbio realiza o intercâmbio de um bit b0 com um bit y2, um bit b1 com um bit y1, um bit b2 com um bit y3, e um bit b3 com um bit y0.

[0025] Nos nonos dispositivo de processamento de dados e método de processamento de dados da presente tecnologia, processamento de intercâmbio reverso é realizado para retornar uma posição de um bit de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original, o dispositivo de transmissão incluindo uma unidade de intercâmbio configurada para realizar intercâmbio de um bit de código de um código LDPC no qual um comprimento de código é 16.200 bits e uma taxa de codificação é 7/15 com um bit de símbolo de um símbolo correspondente a qualquer um de 16 pontos de sinal definidos por 16APSK. Quando 4 bits dos bits de código armazenados em quatro unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/4 bits e lidos bit a bit a partir das unidades de armazenamentos forem alocados em um símbolo, um (n° i + 1)- ésimo bit a partir de um bit mais significativo de 4 bits dos bits de código é definido em um bit b n° i, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 4 bits dos bits de símbolo do um símbolo é definido em um bit y n° i, e a unidade de intercâmbio realiza o intercâmbio de um bit b0 com um bit y2, um bit b1 com um bit y1, um bit b2 com um bit y3, e um bit b3 com um bit y0.

[0026] Um décimo dispositivo de processamento de dados ou método de processamento de dados da presente tecnologia compreende um dispositivo de processamento de dados ou um método de processamento de dados que incluem: uma unidade/etapa de intercâmbio reverso para realizar processamento de intercâmbio reverso para retornar uma posição de um bit de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original, o dispositivo de transmissão incluindo uma unidade de intercâmbio configurada para realizar intercâmbio de um bit de código de um código LDPC no qual um comprimento de código é 16.200 bits e uma taxa de codificação é 7/15 com um bit de símbolo de um símbolo correspondente a qualquer um de 16 pontos de sinal definidos por 16APSK. Quando 4 bits dos bits de código armazenados em quatro unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/4 bits e lidos bit a bit a partir das unidades de armazenamentos forem alocados em um símbolo, um (n° i + 1)- ésimo bit a partir de um bit mais significativo de 4 bits dos bits de código é definido em um bit b n° i, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 4 bits dos bits de símbolo do um símbolo é definido em um bit y n° i, e a unidade de intercâmbio realiza o intercâmbio de um bit b0 com um bit y3, um bit b1 com um bit y1, um bit b2 com um bit y2, e um bit b3 com um bit y0.

[0027] Nos décimos dispositivo de processamento de dados e método de processamento de dados da presente tecnologia, processamento de intercâmbio reverso é realizado para retornar uma posição de um bit de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original, o dispositivo de transmissão incluindo uma unidade de intercâmbio configurada para realizar intercâmbio de um bit de código de um código LDPC no qual um comprimento de código é 16.200 bits e uma taxa de codificação é 7/15 com um bit de símbolo de um símbolo correspondente a qualquer um de 16 pontos de sinal definidos por 16APSK. Quando 4 bits dos bits de código armazenados em quatro unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/4 bits e lidos bit a bit a partir das unidades de armazenamentos forem alocados em um símbolo, um (n° i + 1)- ésimo bit a partir de um bit mais significativo de 4 bits dos bits de código é definido em um bit b n° i, um (n° i + 1)-ésimo bit a partir de um bit mais significativo de 4 bits dos bits de símbolo do um símbolo é definido em um bit y n° i, e a unidade de intercâmbio realiza o intercâmbio de um bit b0 com um bit y3, um bit b1 com um bit y1, um bit b2 com um bit y2, e um bit b3 com um bit y0.

[0028] O dispositivo de processamento de dados pode ser um dispositivo independente e pode ser um bloco interno que constitui um dispositivo.

Efeitos Vantajosos Da Invenção

[0029] De acordo com uma modalidade da presente tecnologia, é possível garantir boa qualidade de comunicação na transmissão de dados que usa um código LDPC.

[0030] Os efeitos vantajosos descritos na presente especificação são meramente exemplares, e os efeitos vantajosos de uma modalidade da presente tecnologia não são limitados aos efeitos vantajosos descritos na presente especificação, e pode haver efeitos vantajosos adicionais.

Breve Descrição Dos Desenhos

[0031] A figura 1 é uma ilustração de uma matriz de verificação de paridade H de um código LDPC.

[0032] A figura 2 é um fluxograma que ilustra uma sequência de decodificação de um código LDPC.

[0033] A figura 3 é uma ilustração de um exemplo de uma matriz de verificação de paridade de um código LDPC.

[0034] A figura 4 é uma ilustração de um gráfico de Tanner de uma matriz de verificação de paridade.

[0035] A figura 5 é uma ilustração de um nó variável.

[0036] A figura 6 é uma ilustração de um nó de verificação.

[0037] A figura 7 é uma ilustração de um exemplo de configuração de uma modalidade de um sistema de transmissão no qual a presente invenção é aplicada.

[0038] A figura 8 é um diagrama de blocos que ilustra um exemplo de configuração de um dispositivo de transmissão 11.

[0039] A figura 9 é um diagrama de blocos que ilustra um exemplo de configuração de um entrelaçador de bit 116.

[0040] A figura 10 é uma ilustração de uma matriz de verificação de paridade.

[0041] A figura 11 é uma ilustração de uma matriz de paridade.

[0042] A figura 12 é uma ilustração de uma matriz de verificação de paridade de um código LDPC definido em um padrão de DVB-S.2.

[0043] A figura 13 é uma ilustração de uma matriz de verificação de paridade de um código LDPC definido em um padrão de DVB-S.2.

[0044] A figura 14 é uma ilustração do arranjo do ponto de sinal de 16QAM.

[0045] A figura 15 é uma ilustração do arranjo do ponto de sinal de 64QAM.

[0046] A figura 16 é uma ilustração do arranjo do ponto de sinal de 64QAM.

[0047] A figura 17 é uma ilustração do arranjo do ponto de sinal de 64QAM.

[0048] A figura 18 é uma ilustração do arranjo do ponto de sinal definido no padrão de DVB-S.2.

[0049] A figura 19 é uma ilustração do arranjo do ponto de sinal definido no padrão de DVB-S.2.

[0050] A figura 20 é uma ilustração do arranjo do ponto de sinal definido no padrão de DVB-S.2.

[0051] A figura 21 é uma ilustração do arranjo do ponto de sinal definido no padrão de DVB-S.2.

[0052] A figura 22 é uma ilustração do processamento de um desmultiplexador 25.

[0053] A figura 23 é uma ilustração do processamento de um desmultiplexador 25.

[0054] A figura 24 é uma ilustração de um gráfico de Tanner para decodificação de um código LDPC.

[0055] A figura 25 é uma ilustração de uma matriz de paridade HT que se torna uma estrutura de escadaria e um gráfico de Tanner correspondente à matriz de paridade HT.

[0056] A figura 26 é uma ilustração de uma matriz de paridade HT de uma matriz de verificação de paridade H correspondente a um código LDPC depois do entrelaçamento de paridade.

[0057] A figura 27 é uma ilustração de uma matriz de verificação de paridade transformada.

[0058] A figura 28 é uma ilustração do processamento de um entrelaçador de distorção de coluna 24.

[0059] A figura 29 é uma ilustração de um número de coluna de uma memória 31 necessário para um entrelaçamento de distorção de coluna e um endereço de uma posição de início de gravação.

[0060] A figura 30 é uma ilustração de um número de coluna de uma memória 31 necessário para um entrelaçamento de distorção de coluna e um endereço de uma posição de início de gravação.

[0061] A figura 31 é um fluxograma que ilustra o processamento executado por um entrelaçador de bit 116 e um mapeador 117.

[0062] A figura 32 é uma ilustração de um modelo de um trajeto de comunicação adotado por simulação.

[0063] A figura 33 é uma ilustração de uma relação de uma taxa de erro obtida por simulação e uma frequência de Doppler fd de uma tremulação.

[0064] A figura 34 é uma ilustração de uma relação de uma taxa de erro obtida por simulação e uma frequência de Doppler fd de uma tremulação.

[0065] A figura 35 é um diagrama de blocos que ilustra um exemplo de configuração de um codificador LDPC 115.

[0066] A figura 36 é um fluxograma que ilustra o processamento de um codificador LDPC 115.

[0067] A figura 37 é uma ilustração de um exemplo de uma tabela de valor inicial da matriz de verificação de paridade na qual uma taxa de codificação é 1/4 e um comprimento de código é 16.200.

[0068] A figura 38 é uma ilustração de um método de cálculo de uma matriz de verificação de paridade H a partir de uma tabela de valor inicial da matriz de verificação de paridade.

[0069] A figura 39 é uma ilustração de um exemplo de uma tabela de valor inicial da matriz de verificação de paridade de um código 16k para Sx de r = 7/15.

[0070] A figura 40 é uma ilustração de um exemplo de uma tabela de valor inicial da matriz de verificação de paridade de um código 16k para Sx de r = 8/15.

[0071] A figura 41 é uma ilustração de um exemplo de um gráfico de Tanner de um ajuntamento como este de uma sequência de grau na qual um peso da coluna é 3 e um peso da linha é 6.

[0072] A figura 42 é uma ilustração de um exemplo de um gráfico de Tanner de um ajuntamento do tipo multibordas.

[0073] A figura 43 é uma ilustração de um mínimo comprimento de ciclo e um limite de desempenho da matriz de verificação de paridade do código 16k para Sx.

[0074] A figura 44 é uma ilustração de uma matriz de verificação de paridade de um código 16k para Sx.

[0075] A figura 45 é uma ilustração de uma matriz de verificação de paridade de um código 16k para Sx.

[0076] A figura 46 é uma ilustração do processamento de intercâmbio de acordo com um método atual.

[0077] A figura 47 é uma ilustração do processamento de intercâmbio de acordo com um método atual.

[0078] A figura 48 é uma ilustração de um primeiro exemplo do processamento de intercâmbio de acordo com um método de intercâmbio para Sx quando um método de modulação for 8PSK e um múltiplo b for 1 na transmissão de dados que usa o código 16k para Sx.

[0079] A figura 49 é uma ilustração de um segundo exemplo do processamento de intercâmbio de acordo com o método de intercâmbio para Sx quando o método de modulação for 8PSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx.

[0080] A figura 50 é uma ilustração de um resultado da simulação de uma medição de simulação BER/FER.

[0081] A figura 51 é uma ilustração de um resultado da simulação de uma medição de simulação BER/FER.

[0082] A figura 52 é um diagrama de blocos que ilustra um modelo do sistema de transmissão de um sistema de transmissão que usa uma simulação.

[0083] A figura 53 é uma ilustração de um primeiro exemplo do processamento de intercâmbio de acordo com um método de intercâmbio para Sx quando um método de modulação for 16APSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx.

[0084] A figura 54 é uma ilustração de um segundo exemplo do processamento de intercâmbio de acordo com o método de intercâmbio para Sx quando o método de modulação for 16APSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx.

[0085] A figura 55 é uma ilustração de um terceiro exemplo do processamento de intercâmbio de acordo com o método de intercâmbio para Sx quando o método de modulação for 16APSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx.

[0086] A figura 56 é uma ilustração de um quarto exemplo do processamento de intercâmbio de acordo com o método de intercâmbio para Sx quando o método de modulação for 16APSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx.

[0087] A figura 57 é uma ilustração de um quinto exemplo do processamento de intercâmbio de acordo com o método de intercâmbio para Sx quando o método de modulação for 16APSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx.

[0088] A figura 58 é uma ilustração de um sexto exemplo do processamento de intercâmbio de acordo com o método de intercâmbio para Sx quando o método de modulação for 16APSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx.

[0089] A figura 59 é uma ilustração de um sétimo exemplo do processamento de intercâmbio de acordo com o método de intercâmbio para Sx quando o método de modulação for 16APSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx.

[0090] A figura 60 é uma ilustração de um oitavo exemplo do processamento de intercâmbio de acordo com o método de intercâmbio para Sx quando o método de modulação for 16APSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx.

[0091] A figura 61 é uma ilustração de um resultado da simulação de uma medição de simulação BER/FER.

[0092] A figura 62 é uma ilustração de um resultado da simulação de uma medição de simulação BER/FER.

[0093] A figura 63 é uma ilustração de um exemplo de arranjo de pontos de sinal de 16APSK e uma razão de raio y swcpfq 38CRUM hot adotado como um método de modulação.

[0094] A figura 64 é uma ilustração de um exemplo do arranjo dos ropVou fg ukpcn fg 38CRUM g woc taz«o fg tcko y swcpfo 38CRUM hot adotado como um método de modulação.

[0095] A figura 65 é um diagrama de blocos que ilustra um exemplo de configuração do dispositivo de recepção 12 na figura 7.

[0096] A figura 66 é um diagrama de blocos que ilustra um exemplo de configuração de um desentrelaçador de bit 165

[0097] A figura 67 é um fluxograma que ilustra o processamento que é executado por um desmapeador 164, pelo desentrelaçador de bit 165 e por um decodificador LDPC 166.

[0098] A figura 68 é uma ilustração de um exemplo de uma matriz de verificação de paridade de um código LDPC.

[0099] A figura 69 é uma ilustração de uma matriz (matriz de verificação de paridade) que é obtida pela execução da substituição de linha e da substituição da coluna em relação à matriz de verificação de paridade.

[00100] A figura 70 é uma ilustração da matriz de verificação de paridade espaçada em unidades de matrizes 5 x 5.

[00101] A figura 71 é um diagrama de blocos que ilustra um exemplo de configuração de um dispositivo de decodificação que realiza uma operação de nó em conjunto por P.

[00102] A figura 72 é um diagrama de blocos que ilustra um exemplo de configuração do decodificador LDPC 166.

[00103] A figura 73 é uma ilustração do processamento de um multiplexador 54 que constitui o desentrelaçador de bit 165.

[00104] A figura 74 é uma ilustração do processamento do desentrelaçador de distorção de coluna 55.

[00105] A figura 75 é um diagrama de blocos que ilustra um outro exemplo de configuração do desentrelaçador de bit 165.

[00106] A figura 76 é um diagrama de blocos que ilustra um primeiro exemplo de configuração de um sistema de recepção que pode ser aplicado no dispositivo de recepção 12.

[00107] A figura 77 é um diagrama de blocos que ilustra um segundo exemplo de configuração de um sistema de recepção que pode ser aplicado no dispositivo de recepção 12.

[00108] A figura 78 é um diagrama de blocos que ilustra um terceiro exemplo de configuração de um sistema de recepção que pode ser aplicado no dispositivo de recepção 12.

[00109] A figura 79 é um diagrama de blocos que ilustra um exemplo de configuração de uma modalidade de um computador no qual a presente tecnologia é aplicada.

Descrição Das Modalidades

[00110] A seguir, um código LPDC será descrito antes de as modalidades da presente tecnologia serem descritas.

[Código LDPC]

[00111] O código LDPC é um código linear e não é necessário que o código LDPC seja um código binário. Entretanto, neste caso, considera-se que o código LDPC é o código binário.

[00112] Uma característica máxima do código LDPC é que uma matriz de verificação de paridade que define o código LDPC é esparsa. Neste caso, a matriz esparsa é uma matriz na qual o número de "1" dos elementos da matriz é muito pequeno (uma matriz na qual a maior parte dos elementos é 0).

[00113] A figura 1 é uma ilustração de um exemplo de uma matriz de verificação de paridade H do código LDPC.

[00114] Na matriz de verificação de paridade H da figura 1, um peso de cada coluna (o peso da coluna) (o número de "1") torna-se "3" e um peso de cada linha (o peso da linha) torna-se "6".

[00115] Na codificação que usa o código LDPC (codificação LDPC), por exemplo, uma matriz de geração G é gerada com base na matriz de verificação de paridade H e a matriz de geração G é multiplicada por bits de informação binários, de forma que uma palavra código (código LDPC) seja gerada.

[00116] Especificamente, um dispositivo de codificação que realiza a codificação LDPC, primeiro, calcula a matriz de geração G na qual uma expressão GHT = 0 é realizada, entre uma matriz transposta HT da matriz de verificação de paridade H e da matriz de geração G. Neste caso, quando a matriz de geração G for uma matriz K x N, o dispositivo de codificação multiplica a matriz de geração G com uma sequência de bits (vetor u) dos bits de informação que incluem K bits e gera uma palavra código c (= uG) que inclui N bits. A palavra código (código LDPC) que é gerada pelo dispositivo de codificação é recebida em um lado de recepção através de um trajeto de comunicação predeterminado.

[00117] O código LDPC pode ser decodificado por um algoritmo chamado de decodificação probabilística sugerido por Gallager, isto é, um algoritmo de passagem de mensagem que usa propagação de convicção em um assim denominado gráfico de Tanner, que inclui um nó variável (também referido como um nó de mensagem) e um nó de verificação. A seguir, o nó variável e o nó de verificação são apropriadamente referidos simplesmente como nós.

[00118] A figura 2 é um fluxograma que ilustra uma sequência de decodificação do código LDPC.

[00119] A seguir, um valor real (um LLR de recepção) que é obtido pela representação da probabilidade de "0" de um valor de um i-ésimo bit de código do código LDPC (uma palavra código) recebido pelo lado de recepção por uma razão de probabilidade logarítmica é apropriadamente referido como um valor de recepção u0i. Além do mais, uma mensagem transmitida a partir do nó de verificação é referida como uj e uma mensagem transmitida a partir do nó variável é referida como vi.

[00120] Primeiro, na decodificação do código LDPC, da forma ilustrada na figura 2, na etapa S11, o código LDPC é recebido, a mensagem (mensagem do nó de verificação) uj é inicializada em "0", e uma variável k que toma um número inteiro como um contador do processamento de repetição é inicializada em "0", e o processamento prossegue para a etapa S12. Na etapa S12, a mensagem (mensagem do nó variável) vi é calculada pela realização de uma operação (operação do nó variável) representada por uma expressão (1), com base no valor de recepção u0i obtido pela recepção do código LDPC, e a mensagem uj é calculada pela realização de uma operação (operação do nó de verificação) representada por uma expressão (2), com base na mensagem vi.

[00121] Aqui, dv e dc em uma expressão (1) e uma expressão (2) são, respectivamente, parâmetros que podem ser arbitrariamente selecionados e ilustram o número de "1" na direção longitudinal (coluna) e na direção transversal (linha) da matriz de verificação de paridade H. Por exemplo, no caso de um código LDPC (código LDPC (3, 6)) em relação à matriz de verificação de paridade H com um peso da coluna de 3 e um peso da linha de 6, da forma ilustrada na figura 1, dv = 3 e dc = 6 são estabelecidos.

[00122] Na operação do nó variável da expressão (1) e na operação do nó de verificação da expressão (2), em virtude de uma mensagem inserida a partir de uma borda (acoplamento de linha do nó variável e do nó de verificação) para transmitir a mensagem não ser um alvo de operação, uma faixa de operação torna-se 1 até dv - 1 ou 1 até dc - 1. A operação do nó de verificação da expressão (2) é realizada realmente fazendo previamente uma tabela de uma função R (v1, v2) representada por uma expressão (3) definida por uma saída em relação a duas entradas v1 e v2 e usando a tabela consecutivamente (recursivamente), da forma representada por uma expressão (4).

[00123] Na etapa S12, a variável k é incrementada em "1" e o processamento prossegue para a etapa S13. Na etapa S13, é determinado se a variável k é maior que o número de vezes de decodificação por repetição predeterminado C. Quando for determinado, na etapa S13, que a variável k não é maior que C, o processamento retorna para a etapa S12 e o mesmo processamento é repetido a seguir.

[00124] Quando for determinado, na etapa S13, que a variável k é maior que C, o processamento prossegue para a etapa S14, a mensagem vi que corresponde a um resultado da decodificação a ser finalmente transmitido é calculada pela realização de uma operação representada por uma expressão (5) e é transmitida, e o processamento de decodificação do código LDPC termina.

[00125] Neste caso, a operação da expressão (5) é realizada usando mensagens uj provenientes de todas as bordas conectadas no nó variável, diferente da operação do nó variável da expressão (1).

[00126] A figura 3 é uma ilustração de um exemplo da matriz de verificação de paridade H do código LDPC (3, 6) (uma taxa de codificação de 1/2 e um comprimento de código de 12).

[00127] Na matriz de verificação de paridade H da figura 3, um peso de uma coluna é definido em 3 e um peso de uma linha é definido em 6, similar à figura 1.

[00128] A figura 4 é uma ilustração de um gráfico de Tanner da matriz de verificação de paridade H da figura 3.

[00129] Na figura 4, o nó de verificação é representado por "+" (mais) e o nó variável é representado por "=" (igual). O nó de verificação e o nó variável correspondem à linha e à coluna da matriz de verificação de paridade H. Uma linha que acopla o nó de verificação e o nó variável é a borda e corresponde a "1" dos elementos da matriz de verificação de paridade.

[00130] Isto é, quando um elemento de uma j-ésima linha e uma i- ésima coluna da matriz de verificação de paridade for 1, na figura 4, um i- ésimo nó variável (nó de "=") a partir do lado superior e um j-ésimo nó de verificação (nó de "+") a partir do lado superior são conectados pela borda. A borda mostra que um bit de código correspondente ao nó variável tem uma condição de restrição correspondente ao nó de verificação.

[00131] Em um algoritmo de soma produto que é um método de decodificação do código LDPC, a operação do nó variável e a operação do nó de verificação são repetitivamente realizadas.

[00132] A figura 5 é uma ilustração da operação do nó variável que é realizada pelo nó variável.

[00133] No nó variável, a mensagem vi que corresponde à borda para cálculo é calculada pela operação do nó variável da expressão (1) usando mensagens u1 e u2 provenientes das bordas conectadas restantes no nó variável e o valor de recepção u0i. As mensagens que correspondem às outras bordas também são calculadas pelo mesmo método.

[00134] A figura 6 é uma ilustração da operação do nó de verificação que é realizada pelo nó de verificação.

[00135] Neste caso, a operação do nó de verificação da expressão (2) pode ser reescrita por uma expressão (6) usando uma relação de uma expressão a x b = exp{ln(|a|) + ln(|b|)} x sign(a) x sign(b). Entretanto, sign(x) fi 3 pq ecuq fg z > 2 e é -1 no caso de x < 0.

[00136] Em x ≥ 0, se uma função (x) for definida como uma express„o (x) = ln(tanh(x/2)), uma express„o -1(x) = 2tanh-1(e-x) È realizada. Por este motivo, a express„o (6) pode ser mudada para uma express„o (7).

[00137] No nó de verificação, a operação do nó de verificação da expressão (2) é realizada de acordo com a expressão (7).

[00138] Isto é, no nó de verificação, da forma ilustrada na figura 6, a mensagem uj que corresponde à borda para cálculo é calculada pela operação do nó de verificação da expressão (7) usando mensagens v1, v2, v3, v4 e v5 provenientes das bordas conectadas restantes no nó de verificação. As mensagens que correspondem às outras bordas também são calculadas pelo mesmo método.

[00139] A função h(x) da expressão (7) pode ser representada como h(x) = ln((ex+1)/(ex-1)) e h(x) = h-1(x) é satisfeito em x > 0. Quando as funções h(x) e h-1(x) forem montadas em hardware, as funções h(x) e h-1(x) podem ser montadas usando uma LUT (Tabela de Busca). Entretanto, ambas as funções h(x) e h-1(x) tornam-se a mesma LUT.

[00140] A figura 7 é uma ilustração de um exemplo de configuração de uma modalidade de um sistema de transmissão (um sistema significa uma reunião lógica de uma pluralidade de dispositivos e um dispositivo de cada configuração pode ser arranjado ou pode não ser arranjado no mesmo invólucro) no qual a presente invenção é aplicada.

[00141] Na figura 7, o sistema de transmissão inclui um dispositivo de transmissão 11 e um dispositivo de recepção 12.

[00142] Por exemplo, o dispositivo de transmissão 11 transmite (difunde) (transfere) uma difusão de programa de televisão, e congêneres. Isto é, por exemplo, o dispositivo de transmissão 11 codifica dados alvos que são um alvo de transmissão, tais como dados de imagem e dados de áudio, como um programa em códigos LDPC, e, por exemplo, transmite os mesmos através de um trajeto de comunicação 13, tais como um circuito de satélite, uma onda terrestre e um cabo (circuito com fios).

[00143] O dispositivo de recepção 12 recebe o código LDPC transmitido a partir do dispositivo de transmissão 11 através do trajeto de comunicação 13, decodifica o código LDPC para obter os dados alvos e transmite os dados alvos.

[00144] Neste caso, é conhecido que o código LDPC usado pelo sistema de transmissão da figura 7 mostra a capacidade muito alta em um trajeto de comunicação AWGN (Ruído Gaussiano Branco Aditivo).

[00145] Neste particular, no trajeto de comunicação 13, erro de surto ou apagamento podem ser gerados. Especialmente, no caso em que o trajeto de comunicação 13 for a onda terrestre, por exemplo, em um sistema OFDM (Multiplexação por Divisão de Frequência Ortogonal), energia de um símbolo específico pode se tornar 0 (apagamento) de acordo com o atraso de um eco (trajetos diferentes de um trajeto principal), sob um ambiente multitrajetos no qual D/U (Razão Desejado por Indesejado) é 0 dB (energia de Indesejado = eco é igual a energia de Desejado = trajeto principal).

[00146] Na tremulação (trajeto de comunicação no qual atraso é 0 e um eco que tem uma frequência de Doppler é adicionado), quando D/U for 0 dB, a íntegra da energia de um símbolo OFDM em um tempo específico pode se tornar 0 (apagamento) pela frequência de Doppler.

[00147] Além do mais, o erro de surto pode ser gerado devido a uma situação de uma linha de fiação proveniente de uma unidade de recepção (não ilustrada nos desenhos) do lado do dispositivo de recepção 12, tal como uma antena que recebe um sinal do dispositivo de transmissão 11 para o dispositivo de recepção 12 ou instabilidade de um suprimento de energia do dispositivo de recepção 12.

[00148] Neste particular, na decodificação do código LDPC, no nó variável correspondente à coluna da matriz de verificação de paridade H e ao bit de código do código LDPC, da forma ilustrada na figura 5 supradescrita, a operação do nó variável da expressão (1) com a adição do (o valor de recepção u0i do) bit de código do código LDPC é realizada. Por este motivo, se erro for gerado nos bits de código usados para a operação do nó variável, precisão da mensagem calculada é deteriorada.

[00149] Na decodificação do código LDPC, no nó de verificação, a operação do nó de verificação da expressão (7) é realizada usando a mensagem calculada pelo nó variável conectado no nó de verificação. Por este motivo, se o número de nós de verificação nos quais erro (incluindo apagamento) é gerado simultaneamente na (os bits de código dos códigos LDPC correspondentes à) pluralidade de nós variáveis conectados aumentar, o desempenho da decodificação é deteriorado.

[00150] Isto é, se os dois ou mais nós variáveis dos nós variáveis conectados no nó de verificação se tornarem simultaneamente apagamentos, o nó de verificação retorna uma mensagem na qual a probabilidade de um valor ser 0 e a probabilidade de um valor ser 1 são iguais uma à outra para todos os nós variáveis. Neste caso, o nó de verificação que retorna a mensagem das probabilidades iguais não contribui para um processamento de decodificação (um conjunto da operação do nó variável e da operação do nó de verificação). Em decorrência disto, é necessário aumentar o número de vezes de repetição do processamento de decodificação, o desempenho da decodificação é deteriorado e o consumo de energia do dispositivo de recepção 12 que realiza decodificação do código LDPC aumenta.

[00151] Portanto, no sistema de transmissão da figura 7, tolerância contra o erro de surto ou o apagamento pode ser melhorada, ao mesmo tempo em que o desempenho no trajeto de comunicação AWGN (canal AWGN) é mantido.

[00152] A figura 8 é um diagrama de blocos que ilustra um exemplo de configuração do dispositivo de transmissão 11 da figura 7.

[00153] No dispositivo de transmissão 11, um ou mais fluxos contínuos de entrada correspondentes a dados alvos são supridos para uma adaptação de modo/multiplexador 111.

[00154] A adaptação de modo/multiplexador 111 realiza seleção de modo e processos, tal como multiplexação de um ou mais fluxos contínuos de entrada supridos para a mesma, conforme necessário, e supre dados obtidos em decorrência disto para um compensador 112.

[00155] O compensador 112 realiza preenchimento com zeros necessário (inserção de Nulo) em relação aos dados supridos a partir da adaptação de modo/multiplexador 111 e supre dados obtidos em decorrência disto para um embaralhador BB 113.

[00156] O embaralhador BB 113 realiza embaralhamento de banda base (embaralhamento BB) em relação aos dados supridos a partir do compensador 112 e supre dados obtidos em decorrência disto para um codificador BCH 114.

[00157] O codificador BCH 114 realiza codificação BCH em relação aos dados supridos a partir do embaralhador BB 113 e supre dados obtidos em decorrência disto como dados alvos LDPC a serem alvos da codificação LDPC para um codificador LDPC 115.

[00158] O codificador LDPC 115 realiza codificação LDPC de acordo com uma matriz de verificação de paridade na qual uma matriz de paridade a ser uma parte correspondente a um bit de paridade de um código LDPC torna- se uma estrutura de escadaria em relação aos dados alvos LDPC supridos a partir do codificador BCH 114, e transmite um código LDPC no qual os dados alvos LDPC são bits de informação.

[00159] Isto é, o codificador LDPC 115 realiza a codificação LDPC para codificar os dados alvos LDPC com um LDPC, tal como o código LDPC (correspondente à matriz de verificação de paridade) definido no padrão predeterminado do DVB-S.2, do DVB-T.2, do DVB-C.2 ou congêneres, e transmite o código LDPC predeterminado (correspondente à matriz de verificação de paridade) ou congêneres obtido como um resultado.

[00160] O código LDPC definido no padrão do DVB-S.2, do DVB- T.2, e do DVB-C.2 é um código IRA (Acumulação por Repetição Irregular) e uma matriz de paridade da matriz de verificação de paridade do código LDPC torna-se uma estrutura de escadaria. A matriz de paridade e a estrutura de escadaria serão descritas posteriormente. O código IRA é descrito em "Irregular Repeat-Accumulate Codes", H. Jin, A. Khandekar, and R. J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp. 1° a 8 de setembro de 2000, por exemplo.

[00161] O código LDPC que é transmitido pelo codificador LDPC 115 é suprido para o entrelaçador de bit 116.

[00162] O entrelaçador de bit 116 realiza entrelaçamento de bit a ser descrito a seguir em relação ao código LDPC suprido a partir do codificador LDPC 115 e supre o código LDPC depois do entrelaçamento de bit para um mapeador 117.

[00163] O mapeador 117 mapeia o código LDPC suprido a partir do entrelaçador de bit 116 para um ponto de sinal que representa um símbolo de modulação ortogonal em uma unidade (unidade de símbolo) dos bits de código de um ou mais bits do código LDPC e realiza a modulação ortogonal (modulação multiníveis).

[00164] Isto é, o mapeador 117 realiza mapeamento do código LDPC suprido a partir do entrelaçador de bit 116 para um ponto de sinal determinado por um método de modulação que realiza a modulação ortogonal do código LDPC em um plano IQ (constelação IQ) definido por um eixo geométrico I que representa um componente I da mesma fase de uma portadora e um eixo geométrico Q que representa um componente Q ortogonal à portadora, e realiza a modulação ortogonal.

[00165] Neste caso, como o método de modulação da modulação ortogonal realizada pelo mapeador 117, há métodos de modulação que incluem o método de modulação definido no padrão do DVB-S.2, do DVB- T.2, do DVB-C.2 ou congêneres, e outro método de modulação, isto é, BPSK (Modulação por Deslocamento de Fase Binário), QPSK (Modulação por Deslocamento de Fase de Quadratura), 8PSK (Modulação por Deslocamento de Fase), 16APSK (Modulação por Deslocamento de Fase de Amplitude), 32APSK, 16QAM (Modulação por Amplitude de Quadratura), 64QAM, 256QAM, 1024QAM, 4096QAM, 4PAM (Modulação de Amplitude de Pulso) ou congêneres. No mapeador 117, realiza-se a modulação ortogonal com base em qual método de modulação é previamente definido de acordo com uma operação de um operador do dispositivo de transmissão 11.

[00166] Dados (resultado do mapeamento em que símbolo é mapeado para o ponto de sinal) que são obtidos pelo processamento no mapeador 117 são supridos para o entrelaçador de tempo 118.

[00167] O entrelaçador de tempo 118 realiza entrelaçamento de tempo (entrelaçamento em uma direção do tempo) em uma unidade de símbolo em relação aos dados supridos a partir do mapeador 117 e supre dados obtidos em decorrência disto para um codificador SISO/MISO (codificador SISO/MISO (Entrada Única - Saída Única/Múltiplas Entradas - Saída Única)) 119.

[00168] O codificador SISO/MISO 119 realiza codificação espaçotemporal em relação aos dados supridos a partir do entrelaçador de tempo 118 e supre os dados para o entrelaçador de frequência 120.

[00169] O entrelaçador de frequência 120 realiza entrelaçamento de frequência (entrelaçamento em uma direção da frequência) em uma unidade de símbolo em relação aos dados supridos a partir do codificador SISO/MISO 119 e supre os dados para um construidor de quadro/unidade de alocação de recurso 131.

[00170] Por outro lado, por exemplo, dados de controle (sinalização) para controle de transferência, tal como sinalização BB (Sinalização de Banda Base) (Cabeçalho BB), são supridos para o codificador BCH 121.

[00171] O codificador BCH 121 realiza a codificação BCH em relação à sinalização suprida para o mesmo e supre dados obtidos em decorrência disto para um codificador LDPC 122, similar ao codificador BCH 114.

[00172] O codificador LDPC 122 define os dados supridos a partir do codificador BCH 121 como dados alvos LDPC, realiza a codificação LDPC em relação aos dados, e supre um código LDPC obtido em decorrência disto para um mapeador 123, similar ao codificador LDPC 115.

[00173] O mapeador 123 mapeia o código LDPC suprido a partir do codificador LDPC 122 para um ponto de sinal que representa um símbolo de modulação ortogonal em uma unidade (unidade de símbolo) de bits de código de um ou mais bits do código LDPC, realiza a modulação ortogonal e supre dados obtidos em decorrência disto para o entrelaçador de frequência 124, similar ao mapeador 117.

[00174] O entrelaçador de frequência 124 realiza o entrelaçamento de frequência em uma unidade de símbolo em relação aos dados supridos a partir do codificador QAM 123 e supre os dados para o construidor de quadro/unidade de alocação de recurso 131, similar ao entrelaçador de frequência 120.

[00175] O construidor de quadro/unidade de alocação de recurso 131 insere símbolos de pilotos em posições necessárias dos dados (símbolos) supridos a partir dos entrelaçadores de frequência 120 e 124, configura um quadro (por exemplo, um quadro de camada física (PL), um quadro T2, um quadro C2 e congêneres) que inclui símbolos de um número predeterminado a partir dos dados (símbolos) obtidos em decorrência disto e supre o quadro para uma unidade de geração OFDM 132.

[00176] A unidade de geração OFDM 132 gera um sinal OFDM correspondente ao quadro a partir do quadro suprido a partir do construidor de quadro/unidade de alocação de recurso 131 e transmite o sinal OFDM através do trajeto de comunicação 13 (figura 7).

[00177] Aqui, por exemplo, o dispositivo de transmissão 11 pode ser configurado sem incluir parte dos blocos ilustrados na figura 8, tais como o entrelaçador de tempo 118, o codificador SISO/MISO 119, o entrelaçador de frequência 120 e o entrelaçador de frequência 124.

[00178] A figura 9 ilustra um exemplo de configuração do entrelaçador de bit 116 da figura 8.

[00179] O entrelaçador de bit 116 inclui uma função para entrelaçar dados e inclui o entrelaçador de paridade 23, o entrelaçador de distorção de coluna 24 e um desmultiplexador (DEMUX) 25. Aqui, o entrelaçador de bit 116 pode ser configurado sem incluir um ou ambos do entrelaçador de paridade 23 e do entrelaçador de distorção de coluna 24.

[00180] O entrelaçador de paridade 23 realiza entrelaçamento de paridade para entrelaçar os bits de paridade do código LDPC supridos a partir do codificador LDPC 115 em posições de outros bits de paridade e supre o código LDPC depois do entrelaçamento de paridade para o entrelaçador de distorção de coluna 24.

[00181] O entrelaçador de distorção de coluna 24 realiza o entrelaçamento de distorção de coluna em relação ao código LDPC suprido a partir do entrelaçador de paridade 23 e supre o código LDPC depois do entrelaçamento de distorção de coluna para o desmultiplexador 25.

[00182] Isto é, no mapeador 117 da figura 8, os bits de código de um ou mais bits do código LDPC são mapeados para o ponto de sinal que representa um símbolo da modulação ortogonal e são transmitidos.

[00183] No entrelaçador de distorção de coluna 24, o entrelaçamento de distorção de coluna a ser descrito a seguir é realizado como processamento de rearranjo para rearranjar os bits de código do código LDPC suprido a partir do entrelaçador de paridade 23, de maneira tal que uma pluralidade de bits de código do código LDPC correspondentes a 1 em qualquer uma linha da matriz de verificação de paridade usada pelo codificador LDPC 115 não sejam incluídos em um símbolo.

[00184] O desmultiplexador 25 executa o processamento de intercâmbio para realizar intercâmbio de posições de dois ou mais bits de código do código LDPC que se torna o símbolo, em relação ao código LDPC suprido a partir do entrelaçador de distorção de coluna 24, e obtém um código LDPC no qual tolerância contra o AWGN ou congêneres é reforçada. Além do mais, o desmultiplexador 25 supre dois ou mais bits de código do código LDPC obtido pelo processamento de intercâmbio como o símbolo para o mapeador 117 (figura 8).

[00185] A figura 10 ilustra a matriz de verificação de paridade H que é usada para codificação LDPC pelo codificador LDPC 115 da figura 8.

[00186] A matriz de verificação de paridade H torna-se uma estrutura LDGM (Matriz de Geração de Baixa Densidade) e pode ser representada por uma expressão H = [HA|HT] (uma matriz na qual elementos da matriz de informação HA são definidos em elementos à esquerda e elementos da matriz de paridade HT são definidos em elementos à direita), usando uma matriz de informação HA de uma parte correspondente a bits de informação entre os bits de código do código LDPC e uma matriz de paridade HT correspondente aos bits de paridade.

[00187] Neste caso, um número de bits dos bits de informação entre os bits de código de um código LDPC (uma palavra código) e um número de bits dos bits de paridade são referidos como um comprimento de informação K e um comprimento de paridade M, respectivamente, e um número de bits dos bits de código de um código LDPC é referido como um comprimento de código N (= K + M).

[00188] O comprimento de informação K e o comprimento de paridade M do código LDPC que têm o certo comprimento de código N são determinados por uma taxa de codificação. A matriz de verificação de paridade H torna-se uma matriz na qual linha x coluna é M x N. A matriz de informação HA torna-se uma matriz de M x K e a matriz de paridade HT torna- se uma matriz de M x M.

[00189] A figura 11 ilustra a matriz de paridade HT da matriz de verificação de paridade H do código LDPC que é definido no padrão do DVB-S.2, do DVB-T.2, e do DVB-C.2.

[00190] A matriz de paridade HT da matriz de verificação de paridade H do código LDPC que é definido no padrão do DVB-T.2 ou congêneres torna-se uma matriz com estrutura de escadaria (matriz bidiagonal inferior) na qual elementos de 1 são arranjados em uma forma de escadaria, da forma ilustrada na figura 11. O peso da linha da matriz de paridade HT torna-se 1 em relação à primeira linha e torna-se 2 em relação às linhas restantes. O peso da coluna torna-se 1 em relação à coluna final e torna-se 2 em relação às colunas restantes.

[00191] Da forma supradescrita, o código LDPC da matriz de verificação de paridade H na qual a matriz de paridade HT torna-se a estrutura de escadaria pode ser facilmente gerado usando a matriz de verificação de paridade H.

[00192] Isto é, o código LDPC (uma palavra código) é representado por um vetor de linha c e um vetor de coluna obtido pela transposição do vetor de linha é representado por CT. Além do mais, uma parte de bits de informação do vetor de linha c a ser o código LDPC é representada por um vetor de linha A e uma parte dos bits de paridade é representada por um vetor de linha T.

[00193] O vetor de linha c pode ser representado por uma expressão c = [A|T] (um vetor de linha no qual elementos do vetor de linha A são definidos em elementos à esquerda e elementos do vetor de linha T são definidos em elementos à direita), usando o vetor de linha A correspondente aos bits de informação e o vetor de linha T correspondente aos bits de paridade.

[00194] Na matriz de verificação de paridade H e no vetor de linha c = [A|T] correspondentes ao código LDPC, é necessário satisfazer uma expressão HcT = 0. O vetor de linha T que corresponde aos bits de paridade que constituem o vetor de linha c = [A|T] que satisfazem a expressão HcT = 0 pode ser sequencialmente calculado pela definição de elementos de cada linha em 0, sequencialmente (em ordem), a partir dos elementos de uma primeira linha do vetor de coluna HcT na expressão HcT = 0, quando a matriz de paridade HT da matriz de verificação de paridade H = [HA|HT] se tornar a estrutura de escadaria ilustrada na figura 11.

[00195] A figura 12 é uma ilustração da matriz de verificação de paridade H do código LDPC que é definido no padrão do DVB-T.2 ou congêneres.

[00196] O peso da coluna torna-se X em relação a colunas KX a partir de uma primeira coluna da matriz de verificação de paridade H do código LDPC definido no padrão do DVB-T.2 ou congêneres, torna-se 3 em relação às seguintes K3 colunas, torna-se 2 em relação às seguintes (M-1) colunas, e torna-se 1 em relação a uma coluna final.

[00197] Neste caso, KX + K3 + M - 1 + 1 é igual ao comprimento de código N.

[00198] A figura 13 é uma ilustração de números de coluna KX, K3 e M e um peso da coluna X, em relação a cada taxa de codificação r do código LDPC definido no padrão do DVB-T.2 ou congêneres.

[00199] No padrão do DVB-T.2 ou congêneres, códigos LDPC que têm comprimentos de código N de 64.800 bits e 16.200 bits são definidos.

[00200] Em relação ao código LDPC que tem o comprimento de código N de 64.800 bits, 11 taxas de codificação (taxas nominais) de 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 e 9/10 são definidas. Em relação ao código LDPC que tem o comprimento de código N de 16.200 bits, 10 taxas de codificação de 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 e 8/9 são definidas.

[00201] A seguir, o comprimento de código N dos 64.800 bits é referido como 64 kbits e o comprimento de código N do 16.200 é referido como 16 kbits.

[00202] Em relação ao código LDPC, uma taxa de erro tende a ser baixa em um bit de código correspondente a uma coluna cujo peso da coluna da matriz de verificação de paridade H é grande.

[00203] Na matriz de verificação de paridade H que é ilustrada nas figuras 12 e 13 e é definida no padrão do DVB-T.2 ou congêneres, um peso da coluna de uma coluna de um lado do início (lado esquerdo) tende a ser grande. Portanto, em relação ao código LDPC correspondente à matriz de verificação de paridade H, um bit de código de um lado do início tende a ser forte para erro (há tolerância contra o erro) e um bit de código de um lado do término tende a ser fraco para o erro.

[00204] A figura 14 ilustra um exemplo de arranjo de (pontos de sinal correspondentes a) 16 símbolos em um plano IQ, quando 16QAM for realizado pelo mapeador 117 da figura 8.

[00205] Isto é, A da figura 14 ilustra símbolos de 16QAM do DVB-T.2 (um ponto de sinal correspondente ao símbolo).

[00206] Em 16QAM, um símbolo é representado por 4 bits e 16 símbolos (= 24) existem. Os 16 símbolos são arranjados de maneira tal que uma direção I x uma direção Q torna-se uma forma quadrada 4 x 4, com base em um ponto original do plano IQ.

[00207] Se um (i + 1)-ésimo bit a partir de um bit mais significativo de uma sequência de bits representada por um símbolo for representado como um bit yi, os 4 bits representados por um símbolo de 16QAM podem ser representados como bits y0, y1, y2 e y3, respectivamente, sequencialmente a partir do bit mais significativo. Quando um método de modulação for o 16QAM, 4 bits dos bits de código do código LDPC tornam-se um símbolo (valor do símbolo) de 4 bits y0 a y3 (simbolizado).

[00208] B da figura 14 ilustra um contorno de bit em relação a cada um dos 4 bits (a seguir, referidos como bits de símbolo) y0 a y3 representados pelo símbolo de 16QAM.

[00209] Neste caso, um contorno de bit em relação ao bit de símbolo yi (na figura 14, i = 0, 1, 2 e 3) significa um contorno de um símbolo do qual um bit de símbolo yi torna-se 0 e um símbolo do qual um bit de símbolo yi torna- se 1.

[00210] Da forma ilustrada por B da figura 14, apenas um local do eixo geométrico Q do plano IQ torna-se um contorno de bit em relação ao bit de símbolo mais significativo y0 de 4 bits dos bits de símbolo y0 a y3 representados pelo símbolo de 16QAM e apenas um local do eixo geométrico I do plano IQ torna-se um contorno de bit em relação ao segundo (segundo a partir do bit mais significativo) bit de símbolo y1.

[00211] Em relação ao terceiro bit de símbolo y2, dois locais de um local entre primeira e segunda colunas do lado esquerdo e um local entre terceira e quarta colunas, entre os 4 x 4 símbolos, tornam-se contornos de bit.

[00212] Em relação ao quarto bit de símbolo y3, dois locais de um local entre primeira e segunda linhas do lado superior e um local entre terceira e quarta linhas, entre os 4 x 4 símbolos, tornam-se contornos de bit.

[00213] Nos bits de símbolo yi que são representados pelos símbolos, quando o número de símbolos separados dos contornos de bit for grande, o erro é difícil de ser gerado (a probabilidade de erro é baixa) e, quando o número de símbolos próximos dos contornos de bit for grande, o erro é facilmente gerado (a probabilidade de erro é alta).

[00214] Se os bits (fortes para o erro) nos quais o erro é difícil de ser gerado forem referidos como "bits fortes" e os bits (fracos para o erro) nos quais o erro é facilmente gerado forem referidos como "bits fracos", em relação aos 4 bits dos bits de símbolo y0 a y3 do símbolo de 16QAM, o bit de símbolo mais significativo y0 e o segundo bit de símbolo y1 tornam-se os bits fortes e o terceiro bit de símbolo y2 e o quarto bit de símbolo y3 tornam-se os bits fracos.

[00215] As figuras 15 a 17 ilustram um exemplo de arranjo de (pontos de sinal correspondentes a) 64 símbolos em um plano IQ, isto é, símbolos de 16QAM do DVB-T.2, quando o 64QAM for realizado pelo mapeador 117 da figura 8.

[00216] No 64QAM, um símbolo representa 6 bits e 64 símbolos (= 26) existem. Os 64 símbolos são arranjados de maneira tal que uma direção I x uma direção Q torne-se uma forma quadrada 8 x 8, com base em um ponto original do plano IQ.

[00217] Os bits de símbolo de um símbolo do 64QAM podem ser representados como y0, y1, y2, y3, y4 e y5, sequencialmente, a partir do bit mais significativo. Quando o método de modulação for o 64QAM, 6 bits dos bits de código do código LDPC tornam-se um símbolo de bits de símbolo y0 a y5 de 6 bits.

[00218] Neste caso, a figura 15 ilustra um contorno de bit em relação a cada um do bit de símbolo mais significativo y0 e do segundo bit de símbolo y1 dentre os bits de símbolo y0 a y5 do símbolo do 64QAM, a figura 16 ilustra um contorno de bit em relação a cada um do terceiro bit de símbolo y2 e do quarto bit de símbolo y3 e a figura 17 ilustra um contorno de bit em relação a cada um do quinto bit de símbolo y4 e do sexto bit de símbolo y5.

[00219] Da forma ilustrada na figura 15, o contorno de bit em relação a cada um do bit de símbolo mais significativo y0 e do segundo bit de símbolo y1 torna-se um local. Da forma ilustrada na figura 16, os contornos de bit em relação a cada um do terceiro bit de símbolo y2 e do quarto bit de símbolo y3 tornam-se dois locais. Da forma ilustrada na figura 17, os contornos de bit em relação a cada um do quinto bit de símbolo y4 e do sexto bit de símbolo y5 tornam-se quatro locais.

[00220] Portanto, em relação aos bits de símbolo y0 a y5 do símbolo do 64QAM, o bit de símbolo mais significativo y0 e o segundo bit de símbolo y1 tornam-se bits fortes e o terceiro bit de símbolo y2 e o quarto bit de símbolo y3 tornam-se os próximos bits fortes. Além do mais, o quinto bit de símbolo y4 e o sexto bit de símbolo y5 tornam-se bits fracos.

[00221] A partir das figuras 14 e 15 a 17, pode ser conhecido que, em relação aos bits de símbolo do símbolo da modulação ortogonal, os bits superiores tendem a se tornar os bits fortes e os bits inferiores tendem a se tornar os bits fracos.

[00222] A figura 18 é uma ilustração de um exemplo de arranjo no plano IQ de (pontos de sinal correspondentes a) 4 símbolos em um caso em que um circuito de satélite for adotado como o trajeto de comunicação 13 (figura 7) e QPSK é realizado no mapeador 117 da figura 8, isto é, por exemplo, uma ilustração de um arranjo do ponto de sinal de QPSK de DVB- S.2.

[00223] Em QPSK de DVB-S.2, um símbolo é mapeado em qualquer um de 4 pontos de sinal na circunferência de um círculo cujo raio que centralize pc qtkigo fq rncpq KS fi po

[00224] A figura 19 é uma ilustração de um exemplo de arranjo no plano IQ de 8 símbolos em um caso em que um circuito de satélite for adotado como o trajeto de comunicação 13 (figura 7) e 8PSK é realizado no mapeador 117 da figura 8, isto é, por exemplo, uma ilustração do arranjo do ponto de sinal de 8PSK de DVB-S.2.

[00225] Em 8PSK de DVB-S.2, um símbolo é mapeado em qualquer um de 8 pontos de sinal na circunferência de um círculo cujo raio que egpVtcnkzc pc qtkigo fq rlcpq KS fi po

[00226] A figura 20 é um exemplo de arranjo no plano IQ de 16 símbolos em um caso em que um circuito de satélite for adotado como o trajeto de comunicação 13 (figura 7) e 16APSK for realizado no mapeador 117 da figura 8, isto é, por exemplo, uma ilustração do arranjo do ponto de sinal de 16APSK de DVB-S.2.

[00227] A da figura 20 ilustra a constelação de 16APSK de DVB-S.2.

[00228] Em 16APSK de DVB-S.2, um símbolo é mapeado em qualquer um de, totalmente, 16 pontos de sinal dos 4 pontos de sinal na circunferência de um círculo cujo raio que centraliza na origem do plano IQ é R1 e 12 pontos de sinal na circunferência de um círculo cujo raio é R2 (> R1).

[00229] D fc fiiwtc 42 klwuVtc y ? T2/R1, que é a razão de raios R2 e Ri na constelação de 16APSK de DVB-S.2.

[00230] Na constelação de 16APSK de DVB-S.2, a raz«q y fqu tciqu R2 e R1 varia dependendo de cada taxa de codificação.

[00231] A figura 21 é um exemplo de arranjo no plano IQ de 32 símbolos em um caso em que um circuito de satélite for adotado como o trajeto de comunicação 13 (figura 7) e 32APSK for realizado no mapeador 117 da figura 8, isto é, por exemplo, uma ilustração do arranjo do ponto de sinal de 32APSK de DVB-S.2.

[00232] A da figura 21 ilustra a constelação de 32APSK de DVB-S.2.

[00233] Em 32APSK de DVB-S.2, um símbolo é mapeado em qualquer um de, totalmente, 32 pontos de sinal dos 4 pontos de sinal na circunferência de um círculo cujo raio que centraliza na origem do plano IQ é R1, 12 pontos de sinal na circunferência de um círculo cujo raio é R2 (> R1) e 16 pontos de sinal na circunferência de um círculo cujo raio é R3 (> R2).

[00234] D fc fiiwtc 43 ilustra yi = R2/R1 que é a razão dos raios R2 e Ri na constelação de 32APSK de DVB-Uo4 g y2 = R3/R1 que é a razão dos raios R3 e R1.

[00235] Na constelação de 32APSK de DVB-Uo4. c tcz«q yi dos raios R2 e Ri g c tcz«q 72 dos raios R3 e Ri variam dependendo de cada taxa de codificação.

[00236] Mesmo para bits de símbolo dos símbolos de cada modulação por quadratura (QPSK, 8PSK, i6APSK e 32APSK) de DVB-S.2 que ilustram a constelação na figura i8 até a figura 2i, similar aos casos da figura i4 até a figura i7, há bits fortes e bits fracos.

[00237] Da forma descrita na figura i2 e na figura i3, em relação ao código LDPC transmitido pelo codificador LDPC ii5 (figura 8), bits de código forte para o erro e bits de código fraco para o erro existem.

[00238] Da forma descrita nas figuras i4 a 2i, em relação aos bits de símbolo do símbolo da modulação ortogonal realizada pelo mapeador ii7, os bits fortes e os bits fracos existem.

[00239] Portanto, se os bits de código do código LDPC forte para o erro forem alocados nos bits de símbolo fracos do símbolo da modulação ortogonal, tolerância contra o erro pode ser abaixada como um todo.

[00240] Portanto, um entrelaçador que entrelaça os bits de código do código LDPC de uma maneira tal que os bits de código do código LDPC fraco para o erro sejam alocados nos bits fortes (bits de símbolo) do símbolo da modulação ortogonal é sugerido.

[00241] O desmultiplexador 25 da figura 9 pode executar processamento do entrelaçador.

[00242] A figura 22 é uma ilustração do processamento do desmultiplexador 25 da figura 9.

[00243] Isto é, A da figura 18 ilustra um exemplo de configuração funcional do desmultiplexador 25.

[00244] O desmultiplexador 25 inclui uma memória 31 e uma unidade de intercâmbio 32.

[00245] Um código LDPC é suprido a partir do codificador LDPC 115 para a memória 31.

[00246] A memória 31 tem uma capacidade de armazenamento para armazenar mb bits em uma direção da linha (transversal) e armazenar N/(mb) bits em uma direção da coluna (longitudinal). A memória 31 grava bits de código do código LDPC suprido para a mesma na direção da coluna, lê os bits de código na direção da linha e supre os bits de código para a unidade de intercâmbio 32.

[00247] Neste caso, N (= comprimento de informação K + comprimento de paridade M) representa um comprimento de código do código LDPC, como exposto.

[00248] Além do mais, m representa um número de bits dos bits de código do código LDPC que tornam-se um símbolo e b representa um múltiplo que é um número inteiro positivo predeterminado e é usado para realizar multiplicação integral de m. O desmultiplexador 25 simboliza os bits de código do código LDPC em uma unidade de bits m predeterminados. Entretanto, os múltiplos b representam o número de símbolos obtidos por simbolização de uma vez do desmultiplexador 25.

[00249] A da figura 22 ilustra um exemplo de configuração do desmultiplexador 25 em um caso em que um método de modulação for 64QAM ou congêneres, em que mapeamento é realizado em qualquer um de 64 pontos de sinal e, portanto, o número de bits m dos bits de código do código LDPC que se tornam um símbolo é 6 bits.

[00250] Em A da figura 22, os múltiplos b tornam-se 1. Portanto, a memória 31 tem uma capacidade de armazenamento na qual uma direção da coluna x uma direção da linha é N/(6 x 1) x (6 x 1) bits.

[00251] Neste caso, uma região de armazenamento da memória 31 na qual a direção da linha é 1 bit e que se estende na direção da coluna é apropriadamente referida como uma coluna a seguir. Em A da figura 22, a memória 31 inclui 6 (= 6 x 1) colunas.

[00252] No desmultiplexador 25, a gravação dos bits de código do código LDPC em uma direção para baixo (direção da coluna) a partir do lado superior das colunas que constituem a memória 31 é realizada na direção das colunas de uma direção para a direita a partir do lado esquerdo.

[00253] Se a gravação dos bits de código terminar na base da coluna mais à direita, os bits de código são lidos em uma unidade de 6 bits (mb bits) na direção da linha a partir de uma primeira linha de todas as colunas que constituem a memória 31 e são supridos para a unidade de intercâmbio 32.

[00254] A unidade de intercâmbio 32 executa o processamento de intercâmbio para realizar intercâmbio de posições dos bits de código dos 6 bits da memória 31 e transmite os 6 bits obtidos em decorrência disto como 6 bits de símbolo y0, y1, y2, y3, y4 e y5 que representam um símbolo do 64QAM.

[00255] Isto é, os bits de código dos mb bits (neste caso, 6 bits) são lidos a partir da memória 31 na direção da linha. Entretanto, se o i-ésimo (i = 0, 1, ••• e mb - 1) bit a partir do bit mais significativo, dos bits de código dos mb bits lidos a partir da memória 31, for representado como um bit bi, os bits de código dos 6 bits que são lidos a partir da memória 31 na direção da linha podem ser representados como bits b0, b1, b2, b3, b4 e b5, sequencialmente, a partir do bit mais significativo.

[00256] Com a relação dos pesos da coluna descritos nas figuras 12 e 13, o bit de código em uma direção do bit b0 torna-se um bit de código forte para o erro e o bit de código em uma direção do bit b5 torna-se um bit de código fraco para o erro.

[00257] Na unidade de intercâmbio 32, o processamento de intercâmbio para realizar intercâmbio das posições dos bits de código b0 até b5 dos 6 bits da memória 31, de maneira tal que os bits de código fraco para o erro entre os bits de código b0 a b5 dos 6 bits da memória 31 sejam alocados nos bits fortes entre os bits de símbolo y0 a y5 de um símbolo do 64QAM, pode ser executado.

[00258] Neste caso, como os métodos de intercâmbio para realizar intercâmbio dos bits de código b0 a b5 dos 6 bits da memória 31 e alocar os bits de código b0 a b5 dos 6 bits nos 6 bits de símbolo y0 a y5 que representam um símbolo do 64QAM, vários métodos são sugeridos a partir de companhias individuais.

[00259] B da figura 22 ilustra um primeiro método de intercâmbio, C da figura 22 ilustra um segundo método de intercâmbio e D da figura 22 ilustra um terceiro método de intercâmbio.

[00260] Em B da figura 22 até D da figura 22 (igual à figura 23 a ser descrita a seguir), um segmento de linha que acopla os bits bi e yj significa que o bit de código bi é alocado no bit de símbolo yj do símbolo (intercambiado com uma posição do bit de símbolo yj).

[00261] Como o primeiro método de intercâmbio de B da figura 22, adotar qualquer um de três tipos de métodos de intercâmbio é sugerido. Como o segundo método de intercâmbio de C da figura 22, adotar qualquer um de dois tipos de métodos de intercâmbio é sugerido.

[00262] Como o terceiro método de intercâmbio de D da figura 22, selecionar sequencialmente seis tipos de métodos de intercâmbio e usar o método de intercâmbio é sugerido.

[00263] A figura 23 ilustra um exemplo de configuração do desmultiplexador 25 em um caso em que um método de modulação for 64QAM ou congêneres, em que mapeamento é realizado em qualquer um de 64 pontos de sinal (portanto, número de bits m dos bits de código do código LDPC mapeado em um símbolo é 6 bits, bem como na figura 22) e múltiplos b são 2, e o quarto método de intercâmbio.

[00264] Quando os múltiplos b forem 2, a memória 31 tem uma capacidade de armazenamento na qual uma direção da coluna x uma direção da linha é N/(6 x 2) x (6 x 2) bits e inclui 12 (= 6 x 2) colunas.

[00265] A da figura 23 ilustra uma sequência de gravação do código LDPC na memória 31.

[00266] No desmultiplexador 25, da forma descrita na figura 22, a gravação dos bits de código do código LDPC em uma direção para baixo (direção da coluna) a partir do lado superior das colunas que constituem a memória 31 é realizada na direção das colunas de uma direção para a direita a partir do lado esquerdo.

[00267] Se a gravação dos bits de código terminar na base da coluna mais à direita (se a gravação de uma palavra código tiver sido finalizada), os bits de código são lidos em uma unidade de 12 bits (mb bits) na direção da linha a partir de uma primeira linha de todas as colunas que constituem a memória 31 e são supridos para a unidade de intercâmbio 32.

[00268] A unidade de intercâmbio 32 executa o processamento de intercâmbio para realizar intercâmbio de posições dos bits de código dos 12 bits provenientes da memória 31 usando o quarto método de intercâmbio e transmite 12 bits obtidos em decorrência disto como 12 bits que representam dois símbolos (b símbolos) do 64QAM, isto é, seis bits de símbolo y0, y1, y2, y3, y4 e y5 que representam um símbolo do 64QAM e seis bits de símbolo y0, y1, y2, y3, y4 e y5 que representam um próximo símbolo.

[00269] Neste caso, B da figura 23 ilustra o quarto método de intercâmbio do processamento de intercâmbio pela unidade de intercâmbio 32 de A da figura 23.

[00270] Quando os múltiplos b forem 2 (ou 3 ou mais), no processamento de intercâmbio, os bits de código dos mb bits são alocados nos bits de símbolo dos mb bits dos b símbolos consecutivos. Na seguinte explicação que inclui a explicação da figura 23, o (i + 1)-ésimo bit a partir do bit mais significativo dos bits de símbolo dos mb bits dos b símbolos consecutivos é representado como um bit (bit de símbolo) yi, para a conveniência de explicação.

[00271] Quais tipos de bits de código são apropriados para serem intercambiados, isto é, a melhoria da taxa de erro no trajeto de comunicação AWGN ou congêneres, é diferente de acordo com a taxa de codificação ou o comprimento de código do código LDPC e o método de modulação.

<Entrelaçamento de paridade>

[00272] A seguir, o entrelaçamento de paridade pelo entrelaçador de paridade 23 da figura 9 será descrito em relação às figuras 24 a 26.

[00273] A figura 24 ilustra (um parte de) um gráfico de Tanner da matriz de verificação de paridade do código LDPC.

[00274] Da forma ilustrada na figura 24, se uma pluralidade de, por exemplo, dois nós variáveis dentre os (os bits de código correspondentes aos) nós variáveis conectados no nó de verificação simultaneamente se tornarem o erro, tal como o apagamento, o nó de verificação retorna uma mensagem na qual a probabilidade de um valor ser 0 e a probabilidade de um valor ser 1 são iguais uma à outra para todos os nós variáveis conectados no nó de verificação. Por este motivo, se a pluralidade de nós variáveis conectados no mesmo nó de verificação simultaneamente se tornarem o apagamento, desempenho da decodificação é deteriorado.

[00275] Neste particular, o código LDPC que é transmitido pelo codificador LDPC 115 da figura 8 e é definido no padrão do DVB-S.2 ou congêneres é um código IRA e a matriz de paridade HT da matriz de verificação de paridade H torna-se uma estrutura de escadaria, da forma ilustrada na figura 11.

[00276] A figura 25 ilustra a matriz de paridade HT que se torna a estrutura de escadaria e um gráfico de Tanner correspondente à matriz de paridade HT.

[00277] Isto é, A da figura 25 ilustra a matriz de paridade HT que se torna a estrutura de escadaria e B da figura 25 ilustra o gráfico de Tanner correspondente à matriz de paridade HT de A da figura 25.

[00278] Na matriz de paridade HT com uma estrutura de escadaria, elementos de 1 são adjacentes em cada linha (excluindo a primeira linha). Portanto, no gráfico de Tanner da matriz de paridade HT, dois nós variáveis adjacentes correspondentes a uma coluna de dois elementos adjacentes nos quais o valor da matriz de paridade HT é 1 são conectados com o mesmo nó de verificação.

[00279] Portanto, quando bits de paridade correspondentes a dois nós variáveis adjacentes supramencionados se tornarem erros ao mesmo tempo por erro de surto e apagamento e congêneres, o nó de verificação conectado com dois nós variáveis (nós variáveis para encontrar uma mensagem pelo uso de bits de paridade) correspondentes a estes dois bits de paridade que se tornaram erros retornam mensagem de que a probabilidade com um valor de 0 e a probabilidade com um valor de 1 são probabilidades iguais para os nós variáveis conectados com o nó de verificação e, portanto, o desempenho da decodificação é deteriorado. Adicionalmente, quando o comprimento do surto (número de bits dos bits de paridade que continuamente tornam-se erros) se tornar grande, o número de nós de verificação que retornam a mensagem de probabilidade igual aumentam e o desempenho da decodificação é adicionalmente deteriorado.

[00280] Portanto, o entrelaçador de paridade 23 (figura 9) realiza o entrelaçamento de paridade para entrelaçar os bits de paridade do código LDPC do codificador LDPC 115 em posições de outros bits de paridade, para impedir que o desempenho da decodificação seja deteriorado.

[00281] A figura 26 ilustra a matriz de paridade HT da matriz de verificação de paridade H correspondente ao código LDPC depois do entrelaçamento de paridade realizado pelo entrelaçador de paridade 23 da figura 9.

[00282] Neste caso, a matriz de informação HA da matriz de verificação de paridade H correspondente ao código LDPC que é transmitido pelo codificador LDPC 115 e é definido no padrão do DVB-S.2 ou congêneres torna-se uma estrutura cíclica.

[00283] A estrutura cíclica significa uma estrutura no qual uma certa coluna é correspondida com uma coluna obtida pelo deslocamento cíclico de uma outra coluna. Por exemplo, a estrutura cíclica inclui uma estrutura no qual uma posição de 1 de cada linha de P colunas torna-se uma posição obtida pelo deslocamento cíclico de uma primeira coluna das P colunas em uma direção da coluna em um valor proporcional a um valor q obtido pela divisão de um comprimento de paridade M, para cada P colunas. A seguir, as P colunas na estrutura cíclica são apropriadamente referidas como um número de coluna de uma unidade da estrutura cíclica.

[00284] Como um código LDPC definido em um padrão, tal como DVB-S.2, da forma descrita na figura 12 e na figura 13, há dois tipos de códigos LDPC cujo comprimento de código N é 64.800 bits e 16.200 bits, e, para ambos estes tipos de códigos LDPC, o número de coluna P que é uma unidade de uma estrutura cíclica é definido como 360 que é um dos divisores excluindo 1 e M entre os divisores do comprimento de paridade M.

[00285] O comprimento de paridade M torna-se um valor diferente dos primos representados por uma expressão M = q x P = q x 360, usando um valor q diferente de acordo com a taxa de codificação. Portanto, similar ao número de coluna P da unidade da estrutura cíclica, o valor q é um diferente de 1 e M entre os divisores do comprimento de paridade M e é obtido pela divisão do comprimento de paridade M pelo número de coluna P da unidade da estrutura cíclica (o produto de P e q a ser os divisores do comprimento de paridade M torna-se o comprimento de paridade M).

[00286] Da forma supradescrita, quando comprimento de informação for considerado como K, um número inteiro igual ou maior que 0 e menor que P é considerado como x e um número inteiro igual ou maior que 0 e menor que q é considerado como y, o entrelaçador de paridade 23 entrelaça o K+qx+y+1-ésimo bit de código entre bits de código de um código LDPC de N bits para a posição do K+Py+x+1-ésimo bit de código como entrelaçamento de paridade.

[00287] Já que tanto o K+qx+y+1-ésimo bit de código quanto o K+Py+x+1-ésimo bit de código são bits de código depois do K+1-ésimo bit de código, eles são bits de paridade e, portanto, as posições dos bits de paridade do código LDPC são movidas de acordo com o entrelaçamento de paridade.

[00288] De acordo com o entrelaçamento de paridade, (os bits de paridade correspondentes a) os nós variáveis conectados no mesmo nó de verificação são separados pelo número de coluna P da unidade da estrutura cíclica, isto é, 360 bits neste caso. Por este motivo, quando o comprimento do surto for menor que 360 bits, a pluralidade de nós variáveis conectados no mesmo nó de verificação pode ser impedida de se tornar simultaneamente o erro. Em decorrência disto, tolerância contra o erro de surto pode ser melhorada.

[00289] O código LDPC depois do entrelaçamento para entrelaçar o (K + qx + y + 1)-ésimo bit de código na posição do (K + Py + x + 1)-ésimo bit de código é correspondido com um código LDPC de uma matriz de verificação de paridade (a seguir, referida como uma matriz de verificação de paridade transformada) obtida pela realização da substituição da coluna para substituir a (K + qx + y + 1)-ésima coluna da matriz de verificação de paridade original H com a (K + Py + x + 1)-ésima coluna.

[00290] Na matriz de paridade da matriz de verificação de paridade transformada, da forma ilustrada na figura 26, uma estrutura pseudocíclica que usa as P colunas (na figura 26, 360 colunas) como uma unidade aparece.

[00291] Neste caso, a estrutura pseudocíclica significa uma estrutura na qual uma estrutura cíclica é formada, exceto por uma parte da mesma. A matriz de verificação de paridade transformada que é obtida pela realização da substituição da coluna correspondente ao entrelaçamento de paridade em relação à matriz de verificação de paridade do código LDPC definido no padrão do DVB-S.2 ou congêneres torna-se a estrutura pseudocíclica, não a estrutura cíclica (perfeito), em virtude de o número dos elementos de 1 ser menor que 1 (elementos de 0 existem) em uma parte (matriz deslocada a ser descrita a seguir) de 360 linhas x 360 colunas de uma parte do canto direito da mesma.

[00292] A matriz de verificação de paridade transformada da figura 26 torna-se uma matriz que é obtida pela realização da substituição da coluna correspondente ao entrelaçamento de paridade e da substituição (substituição de linha) de uma linha para configurar a matriz de verificação de paridade transformada com uma matriz constitutiva a ser descrita a seguir, em relação à matriz de verificação de paridade original H.

<Entrelaçamento de distorção de coluna>

[00293] A seguir, entrelaçamento de distorção de coluna correspondente ao processamento de rearranjo pelo entrelaçador de distorção de coluna 24 da figura 9 será descrito em relação às figuras 27 a 30.

[00294] No dispositivo de transmissão 11 da figura 8, um ou mais bits dos bits de código do código LDPC são transmitidos como um símbolo. Isto é, quando dois bits dos bits de código forem definidos como um símbolo, o QPSK é usado como o método de modulação e, quando quatro bits dos bits de código forem definidos como um símbolo, o APSK ou o 16QAM é usado como o método de modulação.

[00295] Como tal, quando os dois ou mais bits dos bits de código forem transmitidos como um símbolo, se o apagamento for gerado em um certo símbolo, todos os bits de código do símbolo tornam-se o erro (apagamento).

[00296] Portanto, é necessário impedir que os nós variáveis correspondentes aos bits de código de um símbolo sejam conectados no mesmo nó de verificação, a fim de diminuir a probabilidade de a (os bits de código correspondentes à) pluralidade de nós variáveis conectados no mesmo nó de verificação simultaneamente se tornarem o apagamento para melhorar o desempenho da decodificação.

[00297] Neste particular, como exposto, na matriz de verificação de paridade H do código LDPC que é transmitida pelo codificador LDPC 115 e é definida no padrão do DVB-S.2 ou congêneres, a matriz de informação HA tem a estrutura cíclica e a matriz de paridade HT tem a estrutura de escadaria. Da forma descrita na figura 26, na matriz de verificação de paridade transformada para ser a matriz de verificação de paridade do código LDPC depois do entrelaçamento de paridade, a estrutura cíclica (de fato, a estrutura pseudocíclica, como exposto) aparece na matriz de paridade.

[00298] A figura 27 ilustra uma matriz de verificação de paridade transformada.

[00299] Isto é, A da figura 27 ilustra uma matriz de verificação de paridade transformada de uma matriz de verificação de paridade H de um código LDPC no qual um comprimento de código N é 64.800 bits e uma taxa de codificação (r) é 3/4.

[00300] Em A da figura 27, na matriz de verificação de paridade transformada, uma posição de um elemento cujo valor torna-se 1 é mostrada por um ponto (•).

[00301] B da figura 27 ilustra o processamento executado pelo desmultiplexador 25 (figura 9), em relação ao código LDPC da matriz de verificação de paridade transformada de A da figura 27, isto é, o código LDPC depois do entrelaçamento de paridade.

[00302] Em B da figura 27, com uma consideração de que um método de modulação é um método no qual um símbolo é mapeado em qualquer um de 16 pontos de sinal, tais como 16APSK e 16QAM, os bits de código do código LDPC depois do entrelaçamento de paridade são gravados em quatro colunas que formam a memória 31 do desmultiplexador 25 na direção da coluna.

[00303] Os bits de código que são gravados na direção da coluna nas quatro colunas que constituem a memória 31 são lidos em uma unidade de quatro bits na direção da linha e tornam-se um símbolo.

[00304] Neste caso, bits de código B0, B1, B2 e B3 dos quatro bits que tornam-se um símbolo podem se tornar bits de código correspondentes a 1 em qualquer uma linha da matriz de verificação de paridade transformada de A da figura 27. Neste caso, os nós variáveis que correspondem aos bits de código B0, B1, B2 e B3 são conectados no mesmo nó de verificação.

[00305] Portanto, quando os bits de código B0, B1, B2 e B3 dos quatros bits de um símbolo se tornarem os bits de código correspondentes a 1 em qualquer uma linha da matriz de verificação de paridade transformada, se o apagamento for gerado no símbolo, uma mensagem apropriada pode não ser calculada no mesmo nó de verificação no qual os nós variáveis correspondentes aos bits de código B0, B1, B2 e B3 são conectados. Em decorrência disto, o desempenho da decodificação é deteriorado.

[00306] Em relação às taxas de codificação diferentes de 3/4, a pluralidade de bits de código correspondentes à pluralidade de nós variáveis conectados no mesmo nó de verificação podem se tornar um símbolo do APSK ou o 16QAM, similar ao caso exposto.

[00307] Portanto, o entrelaçador de distorção de coluna 24 realiza o entrelaçamento de distorção de coluna para entrelaçar os bits de código do código LDPC depois do entrelaçamento de paridade do entrelaçador de paridade 23, de maneira tal que a pluralidade de bits de código correspondentes a 1 em qualquer uma linha da matriz de verificação de paridade transformada não sejam incluídos em um símbolo.

[00308] A figura 28 é uma ilustração do entrelaçamento de distorção de coluna.

[00309] Isto é, a figura 28 ilustra a memória 31 (as figuras 22 e 23) do desmultiplexador 25.

[00310] Da forma descrita na figura 22, a memória 31 tem uma capacidade de armazenamento para armazenar mb bits na direção da coluna (longitudinal) e armazenar N/(mb) bits na direção da linha (transversal), e inclui mb colunas. O entrelaçador de distorção de coluna 24 grava os bits de código do código LDPC na direção da coluna em relação à memória 31, controla uma posição de início de gravação quando os bits de código forem lidos na direção da linha e realiza o entrelaçamento de distorção de coluna.

[00311] Isto é, no entrelaçador de distorção de coluna 24, a posição de início de gravação para iniciar a gravação dos bits de código é apropriadamente mudada em relação a cada uma da pluralidade de colunas, de maneira tal que a pluralidade de bits de código lidos na direção da linha e que se tornam um símbolo não se tornem os bits de código correspondentes a 1 em qualquer uma linha da matriz de verificação de paridade transformada (os bits de código do código LDPC são rearranjados de maneira tal que a pluralidade de bits de código correspondentes a 1 em qualquer uma linha da matriz de verificação de paridade não sejam incluídos no mesmo símbolo).

[00312] Neste caso, a figura 28 ilustra um exemplo de configuração da memória 31 quando o método de modulação for o 16APSK ou o 16QAM e os múltiplos b descritos na figura 22 for 1. Portanto, o número de bits m dos bits de código do código LDPC que se tornam um símbolo é 4 bits e a memória 31 inclui 4 (= mb) colunas.

[00313] O entrelaçador de distorção de coluna 24 realiza gravação dos bits de código do código LDPC (em vez do desmultiplexador 25 da figura 22) na direção para baixo (direção da coluna) a partir do lado superior das quatro colunas que constituem a memória 31, na direção das colunas da direção para a direita a partir do lado esquerdo.

[00314] Se a gravação dos bits de código terminar na coluna mais à direita, o entrelaçador de distorção de coluna 24 lê os bits de código em uma unidade de quatro bits (mb bits) na direção da linha a partir da primeira linha de todas as colunas que constituem a memória 31 e transmite os bits de código como o código LDPC depois do entrelaçamento de distorção de coluna para a unidade de intercâmbio 32 (as figuras 22 e 23) do desmultiplexador 25.

[00315] Entretanto, no entrelaçador de distorção de coluna 24, se um endereço de uma posição de um início (topo) de cada coluna for definido em 0 e um endereço de cada posição da direção da coluna for representado por um número inteiro ascendente, uma posição de início de gravação é definida em uma posição cujo endereço é 0, em relação a uma coluna mais à esquerda. Uma posição de início de gravação é definida em uma posição cujo endereço é 2, em relação a uma segunda coluna (a partir do lado esquerdo). Uma posição de início de gravação é definida em uma posição cujo endereço é 4, em relação a uma terceira coluna. Uma posição de início de gravação é definida em uma posição cujo endereço é 7, em relação a uma quarta coluna.

[00316] Em relação às colunas nas quais as posições de início de gravação são as posições diferentes da posição cujo endereço é 0, depois que os bits de código forem gravados em uma posição mais inferior, a posição retorna para o início (a posição cujo endereço é 0) e gravação é realizada na posição imediatamente antes da posição de início de gravação. Então, gravação em relação a uma próxima coluna (direita) é realizada.

[00317] Pela realização do entrelaçamento de distorção de coluna supradescrito, em relação aos códigos LDPC que são definidos no padrão do DVB-T.2 ou congêneres, a pluralidade de bits de código correspondentes à pluralidade de nós variáveis conectados no mesmo nó de verificação podem ser impedidos de se tornar um símbolo do APSK ou do 16QAM (que é incluído no mesmo símbolo). Em decorrência disto, o desempenho da decodificação em um trajeto de comunicação no qual o apagamento existe pode ser melhorado.

[00318] A figura 29 ilustra um número de coluna da memória 31 necessário para o entrelaçamento de distorção de coluna e um endereço de uma posição de início de gravação para cada método de modulação, em relação a códigos LDPC de 11 taxas de codificação definidas no padrão do DVB-T.2 e que tem um comprimento de código N de 64.800.

[00319] Quando os múltiplos b forem 1, o QPSK é adotado como o método de modulação e um número de bits m de um símbolo é 2 bits, de acordo com a figura 29, a memória 31 tem duas colunas para armazenar 2 x 1 (= mb) bits na direção da linha e armazenar 64.800/(2 x 1) bits na direção da coluna.

[00320] Uma posição de início de gravação de uma primeira coluna das duas colunas da memória 31 torna-se uma posição cujo endereço é 0 e uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 2.

[00321] Por exemplo, quando qualquer um do primeiro até o terceiro métodos de intercâmbio da figura 22 for adotado como o método de intercâmbio do processamento de intercâmbio do desmultiplexador 25 (figura 9), os múltiplos b tornam-se 1.

[00322] Quando os múltiplos b forem 2, o QPSK é adotado como o método de modulação e um número de bits m de um símbolo é 2 bits, de acordo com a figura 29, a memória 31 tem quatro colunas para armazenar 2 x 2 bits na direção da linha e armazenar 64.800/(2 x 2) bits na direção da coluna.

[00323] Uma posição de início de gravação de uma primeira coluna das quatro colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 4 e uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 7.

[00324] Por exemplo, quando o quarto método de intercâmbio da figura 23 for adotado como o método de intercâmbio do processamento de intercâmbio do desmultiplexador 25 (figura 9), os múltiplos b tornam-se 2.

[00325] Quando os múltiplos b forem 1, o 16QAM é adotado como o método de modulação e um número de bits m de um símbolo é 4 bits, de acordo com a figura 29, a memória 31 tem quatro colunas para armazenar 4 x 1 bits na direção da linha e armazenar 64.800/(4 x 1) bits na direção da coluna.

[00326] Uma posição de início de gravação de uma primeira coluna das quatro colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 4 e uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 7.

[00327] Quando os múltiplos b forem 2, o 16QAM é adotado como o método de modulação e um número de bits m de um símbolo é 4 bits, de acordo com a figura 29, a memória 31 tem oito colunas para armazenar 4 x 2 bits na direção da linha e armazenar 64.800/(4 x 2) bits na direção da coluna.

[00328] Uma posição de início de gravação de uma primeira coluna das oito colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 4, uma posição de início de gravação de uma quinta coluna torna-se uma posição cujo endereço é 4, uma posição de início de gravação de uma sexta coluna torna-se uma posição cujo endereço é 5, uma posição de início de gravação de uma sétima coluna torna-se uma posição cujo endereço é 7 e uma posição de início de gravação de uma oitava coluna torna-se uma posição cujo endereço é 7.

[00329] Quando os múltiplos b forem 1, o 64QAM é adotado como o método de modulação e um número de bits m de um símbolo é 6 bits, de acordo com a figura 29, a memória 31 tem seis colunas para armazenar 6 x 1 bits na direção da linha e armazenar 64.800/(6 x 1) bits na direção da coluna.

[00330] Uma posição de início de gravação de uma primeira coluna das seis colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 5, uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 9, uma posição de início de gravação de uma quinta coluna torna-se uma posição cujo endereço é 10 e uma posição de início de gravação de uma sexta coluna torna-se uma posição cujo endereço é 13.

[00331] Quando os múltiplos b forem 2, o 64QAM é adotado como o método de modulação e um número de bits m de um símbolo for 6 bits, de acordo com a figura 29, a memória 31 tem doze colunas para armazenar 6 x 2 bits na direção da linha e armazenar 64.800/(6 x 2) bits na direção da coluna.

[00332] Uma posição de início de gravação de uma primeira coluna das doze colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma quinta coluna torna-se uma posição cujo endereço é 3, uma posição de início de gravação de uma sexta coluna torna-se uma posição cujo endereço é 4, uma posição de início de gravação de uma sétima coluna torna-se uma posição cujo endereço é 4, uma posição de início de gravação de uma oitava coluna torna-se uma posição cujo endereço é 5, uma posição de início de gravação de uma nona coluna torna-se uma posição cujo endereço é 5, uma posição de início de gravação de uma décima coluna torna- se uma posição cujo endereço é 7, uma posição de início de gravação de uma décima primeira coluna torna-se uma posição cujo endereço é 8 e uma posição de início de gravação de uma décima segunda coluna torna-se uma posição cujo endereço é 9.

[00333] Quando os múltiplos b forem 1, o 256QAM é adotado como o método de modulação e um número de bits m de um símbolo é 8 bits, de acordo com a figura 29, a memória 31 tem oito colunas para armazenar 8 x 1 bits na direção da linha e armazenar 64.800/(8 x 2) bits na direção da coluna.

[00334] Uma posição de início de gravação de uma primeira coluna das oito colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 4, uma posição de início de gravação de uma quinta coluna torna-se uma posição cujo endereço é 4, uma posição de início de gravação de uma sexta coluna torna-se uma posição cujo endereço é 5, uma posição de início de gravação de uma sétima coluna torna-se uma posição cujo endereço é 7 e uma posição de início de gravação de uma oitava coluna torna-se uma posição cujo endereço é 7.

[00335] Quando os múltiplos b forem 2, o 256QAM é adotado como o método de modulação e um número de bits m de um símbolo é 8 bits, de acordo com a figura 29, a memória 31 tem dezesseis colunas para armazenar 8 x 2 bits na direção da linha e armazenar 64.800/(8 x 2) bits na direção da coluna.

[00336] Uma posição de início de gravação de uma primeira coluna das dezesseis colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma quinta coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma sexta coluna torna-se uma posição cujo endereço é 3, uma posição de início de gravação de uma sétima coluna torna-se uma posição cujo endereço é 7, uma posição de início de gravação de uma oitava coluna torna-se uma posição cujo endereço é 15, uma posição de início de gravação de uma nona coluna torna-se uma posição cujo endereço é 16, uma posição de início de gravação de uma décima coluna torna-se uma posição cujo endereço é 20, uma posição de início de gravação de uma décima primeira coluna torna-se uma posição cujo endereço é 22, uma posição de início de gravação de uma décima segunda coluna torna-se uma posição cujo endereço é 22, uma posição de início de gravação de uma décima terceira coluna torna-se uma posição cujo endereço é 27, uma posição de início de gravação de uma décima quarta coluna torna-se uma posição cujo endereço é 27, uma posição de início de gravação de uma décima quinta coluna torna-se uma posição cujo endereço é 28 e uma posição de início de gravação de uma décima sexta coluna torna-se uma posição cujo endereço é 32.

[00337] Quando os múltiplos b forem 1, o 1024QAM é adotado como o método de modulação e um número de bits m de um símbolo é 10 bits, de acordo com a figura 29, a memória 31 tem dez colunas para armazenar 10 x 1 bits na direção da linha e armazenar 64.800/(10 x 1) bits na direção da coluna.

[00338] Uma posição de início de gravação de uma primeira coluna das dez colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 3, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 6, uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 8, uma posição de início de gravação de uma quinta coluna torna-se uma posição cujo endereço é 11, uma posição de início de gravação de uma sexta coluna torna-se uma posição cujo endereço é 13, uma posição de início de gravação de uma sétima coluna torna-se uma posição cujo endereço é 15, uma posição de início de gravação de uma oitava coluna torna-se uma posição cujo endereço é 17, uma posição de início de gravação de uma nona coluna torna-se uma posição cujo endereço é 18 e uma posição de início de gravação de uma décima coluna torna-se uma posição cujo endereço é 20.

[00339] Quando os múltiplos b forem 2, o 1024QAM é adotado como o método de modulação e um número de bits m de um símbolo é 10 bits, de acordo com a figura 29, a memória 31 tem vinte colunas para armazenar 10 x 2 bits na direção da linha e armazenar 64.800/(10 x 2) bits na direção da coluna.

[00340] Uma posição de início de gravação de uma primeira coluna das vinte colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 1, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 3, uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 4, uma posição de início de gravação de uma quinta coluna torna-se uma posição cujo endereço é 5, uma posição de início de gravação de uma sexta coluna torna-se uma posição cujo endereço é 6, uma posição de início de gravação de uma sétima coluna torna-se uma posição cujo endereço é 6, uma posição de início de gravação de uma oitava coluna torna-se uma posição cujo endereço é 9, uma posição de início de gravação de uma nona coluna torna-se uma posição cujo endereço é 13, uma posição de início de gravação de uma décima coluna torna-se uma posição cujo endereço é 14, uma posição de início de gravação de uma décima primeira coluna torna-se uma posição cujo endereço é 14, uma posição de início de gravação de uma décima segunda coluna torna-se uma posição cujo endereço é 16, uma posição de início de gravação de uma décima terceira coluna torna-se uma posição cujo endereço é 21, uma posição de início de gravação de uma décima quarta coluna torna-se uma posição cujo endereço é 21, uma posição de início de gravação de uma décima quinta coluna torna-se uma posição cujo endereço é 23, uma posição de início de gravação de uma décima sexta coluna torna-se uma posição cujo endereço é 25, uma posição de início de gravação de uma décima sétima coluna torna-se uma posição cujo endereço é 25, uma posição de início de gravação de uma décima oitava coluna torna-se uma posição cujo endereço é 26, uma posição de início de gravação de uma décima nona coluna torna-se uma posição cujo endereço é 28 e uma posição de início de gravação de uma vigésima coluna torna-se uma posição cujo endereço é 30.

[00341] Quando os múltiplos b forem 1, o 4096QAM é adotado como o método de modulação e um número de bits m de um símbolo é 12 bits, de acordo com a figura 29, a memória 31 tem doze colunas para armazenar 12 x 1 bits na direção da linha e armazenar 64.800/(12 x 1) bits na direção da coluna.

[00342] Uma posição de início de gravação de uma primeira coluna das doze colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma quinta coluna torna-se uma posição cujo endereço é 3, uma posição de início de gravação de uma sexta coluna torna-se uma posição cujo endereço é 4, uma posição de início de gravação de uma sétima coluna torna-se uma posição cujo endereço é 4, uma posição de início de gravação de uma oitava coluna torna-se uma posição cujo endereço é 5, uma posição de início de gravação de uma nona coluna torna-se uma posição cujo endereço é 5, uma posição de início de gravação de uma décima coluna torna- se uma posição cujo endereço é 7, uma posição de início de gravação de uma décima primeira coluna torna-se uma posição cujo endereço é 8 e uma posição de início de gravação de uma décima segunda coluna torna-se uma posição cujo endereço é 9.

[00343] Quando os múltiplos b forem 2, o 4096QAM é adotado como o método de modulação e um número de bits m de um símbolo é 12 bits, de acordo com a figura 29, a memória 31 tem vinte e quatro colunas para armazenar 12 x 2 bits na direção da linha e armazenar 64.800/(12 x 2) bits na direção da coluna.

[00344] Uma posição de início de gravação de uma primeira coluna das vinte e quatro colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 5, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 8, uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 8, uma posição de início de gravação de uma quinta coluna torna-se uma posição cujo endereço é 8, uma posição de início de gravação de uma sexta coluna torna-se uma posição cujo endereço é 8, uma posição de início de gravação de uma sétima coluna torna-se uma posição cujo endereço é 10, uma posição de início de gravação de uma oitava coluna torna-se uma posição cujo endereço é 10, uma posição de início de gravação de uma nona coluna torna-se uma posição cujo endereço é 10, uma posição de início de gravação de uma décima coluna torna-se uma posição cujo endereço é 12, uma posição de início de gravação de uma décima primeira coluna torna-se uma posição cujo endereço é 13, uma posição de início de gravação de uma décima segunda coluna torna-se uma posição cujo endereço é 16, uma posição de início de gravação de uma décima terceira coluna torna-se uma posição cujo endereço é 17, uma posição de início de gravação de uma décima quarta coluna torna-se uma posição cujo endereço é 19, uma posição de início de gravação de uma décima quinta coluna torna-se uma posição cujo endereço é 21, uma posição de início de gravação de uma décima sexta coluna torna-se uma posição cujo endereço é 22, uma posição de início de gravação de uma décima sétima coluna torna-se uma posição cujo endereço é 23, uma posição de início de gravação de uma décima oitava coluna torna-se uma posição cujo endereço é 26, uma posição de início de gravação de uma décima nona coluna torna-se uma posição cujo endereço é 37, uma posição de início de gravação de uma vigésima coluna torna-se uma posição cujo endereço é 39, uma posição de início de gravação de uma vigésima primeira coluna torna-se uma posição cujo endereço é 40, uma posição de início de gravação de uma vigésima segunda coluna torna-se uma posição cujo endereço é 41, uma posição de início de gravação de uma vigésima terceira coluna torna-se uma posição cujo endereço é 41 e uma posição de início de gravação de uma vigésima quarta coluna torna-se uma posição cujo endereço é 41.

[00345] A figura 30 ilustra um número de coluna da memória 31 necessário para o entrelaçamento de distorção de coluna e um endereço de uma posição de início de gravação para cada método de modulação, em relação a códigos LDPC de 10 taxas de codificação definidos no padrão do DVB-T.2 e que tem um comprimento de código N de 16.200.

[00346] Quando os múltiplos b forem 1, o QPSK é adotado como o método de modulação e um número de bits m de um símbolo é 2 bits, de acordo com a figura 30, a memória 31 tem duas colunas para armazenar 2 x 1 bits na direção da linha e armazenar 16.200/(2 x 1) bits na direção da coluna.

[00347] Uma posição de início de gravação de uma primeira coluna das duas colunas da memória 31 torna-se uma posição cujo endereço é 0 e uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 0.

[00348] Quando os múltiplos b forem 2, o QPSK é adotado como o método de modulação e um número de bits m de um símbolo é 2 bits, de acordo com a figura 30, a memória 31 tem quatro colunas para armazenar 2 x 2 (= mb) bits na direção da linha e armazenar 16.200/(2 x 2) bits na direção da coluna.

[00349] Uma posição de início de gravação de uma primeira coluna das quatro colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 3 e uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 3.

[00350] Quando os múltiplos b forem 1, o 16QAM é adotado como o método de modulação e um número de bits m de um símbolo é 4 bits, de acordo com a figura 30, a memória 31 tem quatro colunas para armazenar 4 x 1 bits na direção da linha e armazenar 16.200/(4 x 1) bits na direção da coluna.

[00351] Uma posição de início de gravação de uma primeira coluna das quatro colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 3 e uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 3.

[00352] Quando os múltiplos b forem 2, o 16QAM é adotado como o método de modulação e um número de bits m de um símbolo é 4 bits, de acordo com a figura 30, a memória 31 tem oito colunas para armazenar 4 x 2 bits na direção da linha e armazenar 16.200/(4 x 2) bits na direção da coluna.

[00353] Uma posição de início de gravação de uma primeira coluna das oito colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 1, uma posição de início de gravação de uma quinta coluna torna-se uma posição cujo endereço é 7, uma posição de início de gravação de uma sexta coluna torna-se uma posição cujo endereço é 20, uma posição de início de gravação de uma sétima coluna torna-se uma posição cujo endereço é 20 e uma posição de início de gravação de uma oitava coluna torna-se uma posição cujo endereço é 21.

[00354] Quando os múltiplos b forem 1, o 64QAM é adotado como o método de modulação e um número de bits m de um símbolo é 6 bits, de acordo com a figura 30, a memória 31 tem seis colunas para armazenar 6 x 1 bits na direção da linha e armazenar 16.200/(6 x 1) bits na direção da coluna.

[00355] Uma posição de início de gravação de uma primeira coluna das seis colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 3, uma posição de início de gravação de uma quinta coluna torna-se uma posição cujo endereço é 7 e uma posição de início de gravação de uma sexta coluna torna-se uma posição cujo endereço é 7.

[00356] Quando os múltiplos b forem 2, o 64QAM é adotado como o método de modulação e um número de bits m de um símbolo é 6 bits, de acordo com a figura 30, a memória 31 tem doze colunas para armazenar 6 x 2 bits na direção da linha e armazenar 16.200/(6 x 2) bits na direção da coluna.

[00357] Uma posição de início de gravação de uma primeira coluna das doze colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma quinta coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma sexta coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma sétima coluna torna-se uma posição cujo endereço é 3, uma posição de início de gravação de uma oitava coluna torna-se uma posição cujo endereço é 3, uma posição de início de gravação de uma nona coluna torna-se uma posição cujo endereço é 3, uma posição de início de gravação de uma décima coluna torna- se uma posição cujo endereço é 6, uma posição de início de gravação de uma décima primeira coluna torna-se uma posição cujo endereço é 7 e uma posição de início de gravação de uma décima segunda coluna torna-se uma posição cujo endereço é 7.

[00358] Quando os múltiplos b forem 1, o 256QAM é adotado como o método de modulação e um número de bits m de um símbolo é 8 bits, de acordo com a figura 30, a memória 31 tem oito colunas para armazenar 8 x 1 bits na direção da linha e armazenar 16.200/(8 x 1) bits na direção da coluna.

[00359] Uma posição de início de gravação de uma primeira coluna das oito colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 1, uma posição de início de gravação de uma quinta coluna torna-se uma posição cujo endereço é 7, uma posição de início de gravação de uma sexta coluna torna-se uma posição cujo endereço é 20, uma posição de início de gravação de uma sétima coluna torna-se uma posição cujo endereço é 20 e uma posição de início de gravação de uma oitava coluna torna-se uma posição cujo endereço é 21.

[00360] Quando os múltiplos b forem 1, o 1024QAM é adotado como o método de modulação e um número de bits m de um símbolo é 10 bits, de acordo com a figura 30, a memória 31 tem dez colunas para armazenar 10 x 1 bits na direção da linha e armazenar 16.200/(10 x 1) bits na direção da coluna.

[00361] Uma posição de início de gravação de uma primeira coluna das dez colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 1, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma quinta coluna torna-se uma posição cujo endereço é 3, uma posição de início de gravação de uma sexta coluna torna-se uma posição cujo endereço é 3, uma posição de início de gravação de uma sétima coluna torna-se uma posição cujo endereço é 4, uma posição de início de gravação de uma oitava coluna torna-se uma posição cujo endereço é 4, uma posição de início de gravação de uma nona coluna torna-se uma posição cujo endereço é 5 e uma posição de início de gravação de uma décima coluna torna-se uma posição cujo endereço é 7.

[00362] Quando os múltiplos b forem 2, o 1024QAM é adotado como o método de modulação e um número de bits m de um símbolo é 10 bits, de acordo com a figura 30, a memória 31 tem vinte colunas para armazenar 10 x 2 bits na direção da linha e armazenar 16.200/(10 x 2) bits na direção da coluna.

[00363] Uma posição de início de gravação de uma primeira coluna das vinte colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma quinta coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma sexta coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma sétima coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma oitava coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma nona coluna torna-se uma posição cujo endereço é 5, uma posição de início de gravação de uma décima coluna torna- se uma posição cujo endereço é 5, uma posição de início de gravação de uma décima primeira coluna torna-se uma posição cujo endereço é 5, uma posição de início de gravação de uma décima segunda coluna torna-se uma posição cujo endereço é 5, uma posição de início de gravação de uma décima terceira coluna torna-se uma posição cujo endereço é 5, uma posição de início de gravação de uma décima quarta coluna torna-se uma posição cujo endereço é 7, uma posição de início de gravação de uma décima quinta coluna torna-se uma posição cujo endereço é 7, uma posição de início de gravação de uma décima sexta coluna torna-se uma posição cujo endereço é 7, uma posição de início de gravação de uma décima sétima coluna torna-se uma posição cujo endereço é 7, uma posição de início de gravação de uma décima oitava coluna torna-se uma posição cujo endereço é 8, uma posição de início de gravação de uma décima nona coluna torna-se uma posição cujo endereço é 8 e uma posição de início de gravação de uma vigésima coluna torna-se uma posição cujo endereço é 10.

[00364] Quando os múltiplos b forem 1, o 4096QAM é adotado como o método de modulação e um número de bits m de um símbolo é 12 bits, de acordo com a figura 30, a memória 31 tem doze colunas para armazenar 12 x 1 bits na direção da linha e armazenar 16.200/(12 x 1) bits na direção da coluna.

[00365] Uma posição de início de gravação de uma primeira coluna das doze colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma quinta coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma sexta coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma sétima coluna torna-se uma posição cujo endereço é 3, uma posição de início de gravação de uma oitava coluna torna-se uma posição cujo endereço é 3, uma posição de início de gravação de uma nona coluna torna-se uma posição cujo endereço é 3, uma posição de início de gravação de uma décima coluna torna- se uma posição cujo endereço é 6, uma posição de início de gravação de uma décima primeira coluna torna-se uma posição cujo endereço é 7 e uma posição de início de gravação de uma décima segunda coluna torna-se uma posição cujo endereço é 7.

[00366] Quando os múltiplos b forem 2, o 4096QAM é adotado como o método de modulação e um número de bits m de um símbolo é 12 bits, de acordo com a figura 30, a memória 31 tem vinte e quatro colunas para armazenar 12 x 2 bits na direção da linha e armazenar 16.200/(12 x 2) bits na direção da coluna.

[00367] Uma posição de início de gravação de uma primeira coluna das vinte e quatro colunas da memória 31 torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma segunda coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma terceira coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma quarta coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma quinta coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma sexta coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma sétima coluna torna-se uma posição cujo endereço é 0, uma posição de início de gravação de uma oitava coluna torna-se uma posição cujo endereço é 1, uma posição de início de gravação de uma nona coluna torna-se uma posição cujo endereço é 1, uma posição de início de gravação de uma décima coluna torna-se uma posição cujo endereço é 1, uma posição de início de gravação de uma décima primeira coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma décima segunda coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma décima terceira coluna torna-se uma posição cujo endereço é 2, uma posição de início de gravação de uma décima quarta coluna torna-se uma posição cujo endereço é 3, uma posição de início de gravação de uma décima quinta coluna torna-se uma posição cujo endereço é 7, uma posição de início de gravação de uma décima sexta coluna torna-se uma posição cujo endereço é 9, uma posição de início de gravação de uma décima sétima coluna torna-se uma posição cujo endereço é 9, uma posição de início de gravação de uma décima oitava coluna torna-se uma posição cujo endereço é 9, uma posição de início de gravação de uma décima nona coluna torna-se uma posição cujo endereço é 10, uma posição de início de gravação de uma vigésima coluna torna-se uma posição cujo endereço é 10, uma posição de início de gravação de uma vigésima primeira coluna torna-se uma posição cujo endereço é 10, uma posição de início de gravação de uma vigésima segunda coluna torna-se uma posição cujo endereço é 10, uma posição de início de gravação de uma vigésima terceira coluna torna-se uma posição cujo endereço é 10 e uma posição de início de gravação de uma vigésima quarta coluna torna-se uma posição cujo endereço é 11.

[00368] A figura 31 é um fluxograma que ilustra o processamento executado pelo codificador LDPC 115, pelo entrelaçador de bit 116 e pelo mapeador 117 da figura 8.

[00369] O codificador LDPC 115 espera o suprimento dos dados alvos LDPC a partir do codificador BCH 114. Na etapa S101, o codificador LDPC 115 codifica os dados alvos LDPC com o código LDPC e supre o código LDPC para o entrelaçador de bit 116. O processamento prossegue para a etapa S102.

[00370] Na etapa S102, o entrelaçador de bit 116 realiza entrelaçamento de bit em relação ao código LDPC suprido a partir do codificador LDPC 115 e supre um símbolo obtido pela simbolização do código LDPC depois do entrelaçamento de bit para o mapeador 117. O processamento prossegue para a etapa S103.

[00371] Isto é, na etapa S102, no entrelaçador de bit 116 (figura 9), o entrelaçador de paridade 23 realiza entrelaçamento de paridade em relação ao código LDPC suprido a partir do codificador LDPC 115 e supre o código LDPC depois do entrelaçamento de paridade para o entrelaçador de distorção de coluna 24.

[00372] O entrelaçador de distorção de coluna 24 realiza entrelaçamento de distorção de coluna em relação ao código LDPC suprido a partir do entrelaçador de paridade 23 e supre o código LDPC para o desmultiplexador 25.

[00373] O desmultiplexador 25 executa o processamento de intercâmbio para realizar intercâmbio dos bits de código do código LDPC depois do entrelaçamento de distorção de coluna pelo entrelaçador de distorção de coluna 24 e fazendo os bits de código depois do intercâmbio se tornarem bits de símbolo (bits que representam um símbolo) do símbolo.

[00374] Aqui, o processamento de intercâmbio pelo desmultiplexador 25 pode ser realizado de acordo com o primeiro ou o quarto métodos de intercâmbio ilustrados na figura 22 e na figura 23 e, além do mais, pode ser realizado de acordo com outros métodos de intercâmbio.

[00375] O símbolo que é obtido pelo processamento de intercâmbio pelo desmultiplexador 25 é suprido a partir do desmultiplexador 25 para o mapeador 117.

[00376] Na etapa S103, o mapeador 117 mapeia o símbolo suprido a partir do desmultiplexador 25 para um ponto de sinal determinado pelo método de modulação da modulação ortogonal realizada pelo mapeador 117, realiza a modulação ortogonal e supre dados obtidos em decorrência disto para o entrelaçador de tempo 118.

[00377] Da forma supradescrita, o entrelaçamento de paridade ou o entrelaçamento de distorção de coluna é realizado, de forma que tolerância contra o apagamento ou o erro de surto quando a pluralidade de bits de código do código LDPC forem transmitidos como um símbolo possa ser melhorada.

[00378] Na figura 9, o entrelaçador de paridade 23 a ser um bloco para realizar o entrelaçamento de paridade e o entrelaçador de distorção de coluna 24 a ser um bloco para realizar o entrelaçamento de distorção de coluna são individualmente configurados para a conveniência de explicação. Entretanto, o entrelaçador de paridade 23 e o entrelaçador de distorção de coluna 24 podem ser integralmente configurados.

[00379] Isto é, tanto o entrelaçamento de paridade quanto o entrelaçamento de distorção de coluna podem ser realizados pela gravação e leitura dos bits de código em relação à memória e podem ser representados por uma matriz para converter um endereço (gravar endereço) para realizar gravação dos bits de código em um endereço (ler endereço) para realizar leitura dos bits de código.

[00380] Portanto, se uma matriz obtida pela multiplicação de uma matriz que representa o entrelaçamento de paridade e uma matriz que representa o entrelaçamento de distorção de coluna for calculada, os bits de código são convertidos pela matriz, o entrelaçamento de paridade é realizado e um resultado do entrelaçamento de distorção de coluna do código LDPC depois do entrelaçamento de paridade pode ser obtido.

[00381] Além do entrelaçador de paridade 23 e do entrelaçador de distorção de coluna 24, o desmultiplexador 25 pode ser integralmente configurado.

[00382] Isto é, o processamento de intercâmbio executado pelo desmultiplexador 25 pode ser representado pela matriz para converter a endereço de gravação da memória 31 que armazena o código LDPC no endereço de leitura.

[00383] Portanto, se uma matriz obtida pela multiplicação da matriz que representa o entrelaçamento de paridade, da matriz que representa o entrelaçamento de distorção de coluna e da matriz que representa o processamento de intercâmbio for calculada, o entrelaçamento de paridade, o entrelaçamento de distorção de coluna e o processamento de intercâmbio podem ser coletivamente executados pela matriz.

[00384] Apenas um do entrelaçamento de paridade e do entrelaçamento de distorção de coluna pode ser realizado ou tanto o entrelaçamento de paridade quanto o entrelaçamento de distorção de coluna pode não ser realizado. Por exemplo, como DVB-S.2, em um caso em que o trajeto de comunicação 13 (figura 7) for um circuito de satélite ou congêneres, que é diferente de AWGN e para o qual erro de surto e tremulação e congêneres não precisam ser muito considerados, é possível fazer com que o entrelaçamento de paridade e o entrelaçamento de distorção de coluna não sejam realizados.

[00385] A seguir, simulação para medir uma taxa de erro (taxa de erro de bit) que é realizada em relação ao dispositivo de transmissão 11 da figura 8 será descrita em relação às figuras 32 a 34.

[00386] A simulação é realizada pela adoção de um trajeto de comunicação no qual uma tremulação que tem D/U de 0 dB existe.

[00387] A figura 32 ilustra um modelo de um trajeto de comunicação que é adotado pela simulação.

[00388] Isto é, A da figura 32 ilustra um modelo de uma tremulação que é adotado pela simulação.

[00389] Além do mais, B da figura 32 ilustra um modelo de um trajeto de comunicação no qual a tremulação representada pelo modelo da figura 32 existe.

[00390] Em B da figura 32, H representa o modelo da tremulação da figura 32. Em B da figura 32, N representa ICI (Interferência InterPortadoras). Na simulação, um valor de expectativa E[N2] de energia é aproximado pelo AWGN.

[00391] As figuras 33 e 34 ilustram uma relação de uma taxa de erro obtida pela simulação e uma frequência de Doppler fd da tremulação.

[00392] A figura 33 ilustra uma relação da taxa de erro e da frequência de Doppler fd quando um método de modulação for o 16QAM, uma taxa de codificação (r) for (3/4) e um método de intercâmbio for o primeiro método de intercâmbio. A figura 34 ilustra uma relação da taxa de erro e da frequência de Doppler fd quando o método de modulação for o 64QAM, a taxa de codificação (r) for (5/6) e o método de intercâmbio for o primeiro método de intercâmbio.

[00393] Nas figuras 33 e 34, uma linha espessa mostra uma relação da taxa de erro e da frequência de Doppler fd quando todos do entrelaçamento de paridade, do entrelaçamento de distorção de coluna e do processamento de intercâmbio forem realizados e uma linha fina mostrar uma relação da taxa de erro e da frequência de Doppler fd quando apenas o processamento de intercâmbio entre o entrelaçamento de paridade, o entrelaçamento de distorção de coluna e o processamento de intercâmbio for realizado.

[00394] Em ambas as figuras 33 e 34, pode ser conhecido que a taxa de erro é adicionalmente melhorada (diminuída) quando todos do entrelaçamento de paridade, do entrelaçamento de distorção de coluna e do processamento de intercâmbio forem realizados, se comparado com quando apenas o processamento de intercâmbio for executado.

[00395] A figura 35 é um diagrama de blocos que ilustra um exemplo de configuração do codificador LDPC 115 da figura 8.

[00396] O codificador LDPC 122 da figura 8 também é configurado da mesma maneira.

[00397] Da forma descrita nas figuras 12 e 13, no padrão do DVB-S.2 ou congêneres, os códigos LDPC que tem os dois comprimentos de código N de 64.800 bits e 16.200 bits são definidos.

[00398] Em relação ao código LDPC que tem o comprimento de código N de 64.800 bits, 11 taxas de codificação de 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 e 9/10 são definidas. Em relação ao código LDPC que tem o comprimento de código N de 16.200 bits, 10 taxas de codificação de 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 e 8/9 são definidas (as figuras 12 e 13).

[00399] Por exemplo, o codificador LDPC 115 pode realizar a codificação (codificação com correção de erro) usando o código LDPC de cada taxa de codificação que tem o comprimento de código N de 64.800 bits ou 16.200 bits, de acordo com a matriz de verificação de paridade H preparada para cada comprimento de código N e cada taxa de codificação.

[00400] O codificador LDPC 115 inclui uma unidade de processamento de codificação 601 e uma unidade de armazenamento 602.

[00401] A unidade de processamento de codificação 601 inclui uma unidade de definição da taxa de codificação 611, uma unidade de leitura da tabela de valor inicial 612, uma unidade de geração da matriz de verificação de paridade 613, uma unidade de leitura do bit de informação 614, uma unidade de operação da paridade de codificação 615 e uma unidade de controle 616. A unidade de processamento de codificação 601 realiza a codificação LDPC dos dados alvos LDPC supridos para o codificador LDPC 115 e supre um código LDPC obtido em decorrência disto para o entrelaçador de bit 116 (figura 8).

[00402] Isto é, a unidade de definição da taxa de codificação 611 define o comprimento de código N e a taxa de codificação do código LDPC de acordo com uma operação de um operador.

[00403] A unidade de leitura da tabela de valor inicial 612 lê uma tabela de valor inicial da matriz de verificação de paridade a ser descrita a seguir, que corresponde ao comprimento de código N e à taxa de codificação definidas pela unidade de definição da taxa de codificação 611 a partir da unidade de armazenamento 602.

[00404] A unidade de geração da matriz de verificação de paridade 613 gera uma matriz de verificação de paridade H pelo arranjo dos elementos de 1 de uma matriz de informação HA correspondente a um comprimento de informação K (= comprimento de informação N - comprimento de paridade M) de acordo com o comprimento de código N e a taxa de codificação definidos pela unidade de definição da taxa de codificação 611 na direção da coluna com um período de 360 colunas (número de coluna P de uma unidade da estrutura cíclica), com base na tabela de valor inicial da matriz de verificação de paridade lida pela unidade de leitura da tabela de valor inicial 612, e armazena a matriz de verificação de paridade H na unidade de armazenamento 602.

[00405] A unidade de leitura do bit de informação 614 lê (extrai) bits de informação correspondentes ao comprimento de informação K a partir dos dados alvos LDPC supridos para o codificador LDPC 115.

[00406] A unidade de operação da paridade de codificação 615 lê a matriz de verificação de paridade H gerada pela unidade de geração da matriz de verificação de paridade 613 a partir da unidade de armazenamento 602 e gera uma palavra código (código LDPC) pelo cálculo dos bits de paridade para os bits de informação lidos pela unidade de leitura do bit de informação 614 com base em uma expressão predeterminada usando a matriz de verificação de paridade H.

[00407] A unidade de controle 616 controla cada bloco que constitui a unidade de processamento de codificação 601.

[00408] Na unidade de armazenamento 602, uma pluralidade de tabelas de valor inicial da matriz de verificação de paridade que correspondem à pluralidade de taxas de codificação ilustradas nas figuras 12 e 13, em relação aos comprimentos de código N, tais como os 64.800 bits e 16.200 bits, são armazenadas. Além do mais, a unidade de armazenamento 602 armazena temporariamente dados que são necessários para processamento da unidade de processamento de codificação 601.

[00409] A figura 36 é um fluxograma que ilustra o processamento do codificador LDPC 115 da figura 35.

[00410] Na etapa S201, a unidade de definição da taxa de codificação 611 determina (define) o comprimento de código N e a taxa de codificação r para realizar a codificação LDPC.

[00411] Na etapa S202, a unidade de leitura da tabela de valor inicial 612 lê a tabela de valor inicial da matriz de verificação de paridade previamente determinada correspondente ao comprimento de código N e à taxa de codificação r determinada pela unidade de definição da taxa de codificação 611 a partir da unidade de armazenamento 602.

[00412] Na etapa S203, a unidade de geração da matriz de verificação de paridade 613 calcula (gera) a matriz de verificação de paridade H do código LDPC do comprimento de código N e da taxa de codificação r determinada pela unidade de definição da taxa de codificação 611, usando a tabela de valor inicial da matriz de verificação de paridade lida a partir da unidade de armazenamento 602 pela unidade de leitura da tabela de valor inicial 612, supre a matriz de verificação de paridade para a unidade de armazenamento 602 e armazena a matriz de verificação de paridade na unidade de armazenamento.

[00413] Na etapa S204, a unidade de leitura do bit de informação 614 lê os bits de informação do comprimento de informação K (= N x r) correspondentes ao comprimento de código N e à taxa de codificação r determinada pela unidade de definição da taxa de codificação 611 a partir dos dados alvos LDPC supridos para o codificador LDPC 115, lê a matriz de verificação de paridade H calculada pela unidade de geração da matriz de verificação de paridade 613 a partir da unidade de armazenamento 602 e supre os bits de informação e a matriz de verificação de paridade para a unidade de operação da paridade de codificação 615.

[00414] Na etapa S205, a unidade de operação da paridade de codificação 615 opera sequencialmente bits de paridade de uma palavra código c que satisfazem uma expressão (8) usando os bits de informação e a matriz de verificação de paridade H que foram lidos a partir da unidade de leitura do bit de informação 614.

[00415] Na expressão (8), c representa um vetor de linha como a palavra código (código LDPC) e CT representa a transposição do vetor de linha c.

[00416] Da forma supradescrita, quando uma parte dos bits de informação do vetor de linha c como o código LDPC (uma palavra código) for representada por um vetor de linha A e uma parte dos bits de paridade for representada por um vetor de linha T, o vetor de linha c pode ser representado por uma expressão c = [A/T], usando o vetor de linha como os bits de informação e o vetor de linha T como os bits de paridade.

[00417] Na matriz de verificação de paridade H e no vetor de linha c = [A|T] correspondentes ao código LDPC, é necessário satisfazer uma expressão HcT = 0. O vetor de linha T que corresponde aos bits de paridade que constituem o vetor de linha c = [A|T] que satisfazem a expressão HcT = 0 pode ser sequencialmente calculado pela definição dos elementos de cada linha em 0, sequencialmente a partir dos elementos de uma primeira linha do vetor de coluna HcT na expressão HcT = 0, quando a matriz de paridade HT da matriz de verificação de paridade H = [HA|HT] se tornar a estrutura de escadaria ilustrada na figura 11.

[00418] Se a unidade de operação da paridade de codificação 615 calcular os bits de paridade T em relação aos bits de informação A a partir da unidade de leitura do bit de informação 614, a unidade de operação da paridade de codificação 615 transmite a palavra código c = [A/T] representada pelos bits de informação A e pelos bits de paridade T como um resultado da codificação LDPC dos bits de informação A.

[00419] Então, na etapa S206, a unidade de controle 616 determina se a codificação LDPC termina. Quando for determinado, na etapa S206, que a codificação LDPC não termina, isto é, quando houver dados alvos LDPC para realizar a codificação LDPC, o processamento retorna para a etapa S201 (ou etapa S204). A seguir, o processamento das etapas S201 (ou etapa S204) a S206 é repetido.

[00420] Quando for determinado, na etapa S206, que a codificação LDPC termina, isto é, não houver dados alvos LDPC para realizar a codificação LDPC, o codificador LDPC 115 termina o processamento.

[00421] Da forma supradescrita, a tabela de valor inicial da matriz de verificação de paridade correspondente a cada comprimento de código N e cada taxa de codificação r é preparada e o codificador LDPC 115 realiza a codificação LDPC do comprimento de código N predeterminado e da taxa de codificação r predeterminada, usando a matriz de verificação de paridade H gerada a partir da tabela de valor inicial da matriz de verificação de paridade correspondente ao comprimento de código N predeterminado e à taxa de codificação r predeterminada.

[00422] A tabela de valor inicial da matriz de verificação de paridade é uma tabela que representa posições dos elementos de 1 da matriz de informação HA (figura 10) da matriz de verificação de paridade H correspondente ao comprimento de informação K de acordo com o comprimento de código N e a taxa de codificação r do código LDPC (código LDPC definido pela matriz de verificação de paridade H) para cada 360 colunas (número de coluna P de uma unidade da estrutura cíclica) e é previamente feita para cada matriz de verificação de paridade H de cada comprimento de código N e cada taxa de codificação r.

[00423] A figura 37 é uma ilustração de um exemplo da tabela de valor inicial da matriz de verificação de paridade.

[00424] Isto é, a figura 37 ilustra uma tabela de valor inicial da matriz de verificação de paridade em relação à matriz de verificação de paridade H que é definida no padrão do DVB-T.2 e tem o comprimento de código N de 16.200 bits e a taxa de codificação (uma taxa de codificação de notação do DVB-T.2) r de 1/4.

[00425] A unidade de geração da matriz de verificação de paridade 613 (figura 35) calcula a matriz de verificação de paridade H usando a tabela de valor inicial da matriz de verificação de paridade, como segue.

[00426] A figura 38 é uma ilustração de um método de cálculo da matriz de verificação de paridade H a partir da tabela de valor inicial da matriz de verificação de paridade.

[00427] Isto é, a figura 38 ilustra uma tabela de valor inicial da matriz de verificação de paridade em relação à matriz de verificação de paridade H que é definida no padrão do DVB-T.2 e tem o comprimento de código N de 16.200 bits e a taxa de codificação r de 2/3.

[00428] Da forma supradescrita, a tabela de valor inicial da matriz de verificação de paridade é a tabela que representa as posições dos elementos de 1 da matriz de informação HA (figura 10) correspondente ao comprimento de informação K de acordo com o comprimento de código N e a taxa de codificação r do código LDPC para cada 360 colunas (número de coluna P de uma unidade da estrutura cíclica). Na i-ésima linha da mesma, números de linha (números de linha quando um número de linha de uma primeira linha da matriz de verificação de paridade H for definido em 0) dos elementos de 1 de uma (1 + 360 x (i - 1)-ésima coluna da matriz de verificação de paridade H são arranjados por um número de pesos da coluna da (1 + 360 x (i - 1)-ésima coluna.

[00429] Neste caso, em virtude da matriz de paridade HT (figura 10) da matriz de verificação de paridade H correspondente ao comprimento de paridade M ser determinada da forma ilustrada na figura 25, de acordo com a tabela de valor inicial da matriz de verificação de paridade, a matriz de informação HA (figura 10) da matriz de verificação de paridade H correspondente ao comprimento de informação K é calculada.

[00430] Um número de linha k + 1 da tabela de valor inicial da matriz de verificação de paridade é diferente de acordo com o comprimento de informação K.

[00431] Uma relação de uma expressão (9) é realizada entre o comprimento de informação K e o número de linha k + 1 da tabela de valor inicial da matriz de verificação de paridade.

[00432] Neste caso, 360 da expressão (9) é o número de coluna P da unidade da estrutura cíclica descrita na figura 26.

[00433] Na tabela de valor inicial da matriz de verificação de paridade da figura 38, 13 valores numéricos são arranjados da primeira linha até a terceira linha e 3 valores numéricos são arranjados da quarta linha até a (k + 1)-ésima linha (na figura 38, a 30a linha).

[00434] Portanto, os pesos da coluna da matriz de verificação de paridade H que são calculados a partir da tabela de valor inicial da matriz de verificação de paridade da figura 38 são 13 da primeira coluna até a (1+ 360 x (3 - 1) - 1)-ésima coluna e são 3 da (1 + 360 x (3 - 1))-ésima coluna até a K- ésima coluna.

[00435] A primeira linha da tabela de valor inicial da matriz de verificação de paridade da figura 38 torna-se 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 e 2622, que mostra que elementos de linhas que têm números de linha de 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 e 2622 são 1 (e os outros elementos são 0), na primeira coluna da matriz de verificação de paridade H.

[00436] A segunda linha da tabela de valor inicial da matriz de verificação de paridade da figura 38 torna-se 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 e 3108, que mostra que elementos de linhas que têm números de linha de 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 e 3108 são 1, na 361a (= 1 + 360 x (2 - 1))-ésima coluna da matriz de verificação de paridade H.

[00437] Da forma supradescrita, a tabela de valor inicial da matriz de verificação de paridade representa posições dos elementos de 1 da matriz de informação HA da matriz de verificação de paridade H para cada 360 colunas.

[00438] As colunas diferentes da (1 + 360 x (i - 1))-ésima coluna da matriz de verificação de paridade H, isto é, as colunas individuais da (2 + 360 x (i - 1))-ésima coluna até a (360 x i)-ésima coluna são arranjadas pelo deslocamento cíclico dos elementos de 1 da (1 + 360 x (i - 1))-ésima coluna determinada pela tabela de valor inicial da matriz de verificação de paridade periodicamente em uma direção para baixo (direção para baixo das colunas) de acordo com o comprimento de paridade M.

[00439] Isto é, a (2 + 360 x (i - 1))-ésima coluna é obtida pelo deslocamento cíclico da (1 + 360 x (i - 1))-ésima coluna na direção para baixo em M/360 (= q) e a próxima (3 + 360 x (i - 1))-ésima coluna é obtida pelo deslocamento cíclico (1 + 360 x (i - 1))-ésima coluna na direção para baixo em 2 x M/360 (= 2 x q) (obtida pelo deslocamento cíclico da (2 + 360 x (i - 1))-ésima coluna na direção para baixo em M/360 (= q)).

[00440] Se um valor numérico de uma j-ésima coluna (j-ésima coluna do lado esquerdo) de uma i-ésima linha (i-ésima linha a partir do lado superior) da tabela de valor inicial da matriz de verificação de paridade for representado como hi,j e um número de linha do j-ésimo elemento de 1 da w- ésima coluna da matriz de verificação de paridade H for representado como Hw-j, o número de linha Hw-j do elemento de 1 da w-ésima coluna a ser uma coluna diferente da (1 + 360 x (i - 1))-ésima coluna da matriz de verificação de paridade H pode ser calculado por uma expressão (10).

[00441] Neste caso, mod(x, y) significa um restante que é obtido pela divisão de x por y.

[00442] Além do mais, P é um número de coluna de uma unidade da estrutura cíclica supradescrita. Por exemplo, no padrão do DVB-S.2, do DVB- T.2 e do DVB-C.2, P é 360, como exposto. Além do mais, q é um valor M/360, que é obtido pela divisão do comprimento de paridade M pelo número de coluna P (= 360) da unidade da estrutura cíclica.

[00443] A unidade de geração da matriz de verificação de paridade 613 (figura 35) especifica os números de linha dos elementos de 1 da (1 + 360 x (i - 1))-ésima coluna da matriz de verificação de paridade H pela tabela de valor inicial da matriz de verificação de paridade.

[00444] A unidade de geração da matriz de verificação de paridade 613 (figura 35) calcula o número de linha Hw-j do elemento de 1 da w-ésima coluna a ser a coluna diferente da (1 + 360 x (i - 1))-ésima coluna da matriz de verificação de paridade H, de acordo com a expressão (10), e gera a matriz de verificação de paridade H na qual o elemento do número de linha obtido é definido em 1.

<Código LDPC de DVB-Sx>

[00445] Neste particular, um padrão melhorado a partir de DVB-S.2, chamado de DVB-Sx ou DVB-S.2 evo, está sendo desenvolvido.

[00446] Assim, um código LDPC (a seguir, também referido como um código 16k para Sx) no qual o comprimento de código N é 16k bits e que pode ser usado na transmissão de dados diferente de DVB-Sx será descrito.

[00447] Aqui, quanto ao o código 16k para Sx, a partir do ponto de vista de que a afinidade (compatibilidade) com DVB-S.2 é mantida o tanto quanto possível, similar a um código LDPC definido em DVB-S.2, a matriz de paridade HT da matriz de verificação de paridade H é considerada tendo uma estrutura de escadaria (figura 11).

[00448] Além do mais, quanto ao código 16k para Sx, similar ao código LDPC definido em DVB-S.2, a matriz de informação HA da matriz de verificação de paridade H é considerada como uma estrutura cíclica e o número de coluna P, que é a unidade da estrutura cíclica, é considerado como 360.

[00449] As figuras 39 e 40 são ilustrações de um exemplo de uma tabela de valor inicial da matriz de verificação de paridade de um código 16k para Sx.

[00450] A figura 39 é uma ilustração da tabela de valor inicial da matriz de verificação de paridade de uma matriz de verificação de paridade H de um código 16k para Sx no qual uma taxa de codificação r é 7/15 (a seguir, também referido como um código 16k para Sx de r = 7/15).

[00451] A figura 40 é uma ilustração da tabela de valor inicial da matriz de verificação de paridade de uma matriz de verificação de paridade H de um código 16k para Sx no qual uma taxa de codificação r é 8/15 (a seguir, também referido como um código 16k para Sx de r = 8/15).

[00452] O codificador LDPC 115 (figura 8 e figura 35) pode realizar a codificação LDPC em qualquer código 16k para Sx com um comprimento de código N de 16k entre 2 tipos de taxas de codificação r de 7/15 ou 8/15, pelo uso da matriz de verificação de paridade H encontrada a partir das tabelas de valor inicial da matriz de verificação de paridade ilustradas nas figuras 39 e 40.

[00453] Neste caso, as tabelas de valor inicial da matriz de verificação de paridade ilustradas na figura 39 e na figura 40 são armazenadas na unidade de armazenamento 602 do codificador LDPC 115 (figura 8).

[00454] Um código 16k para Sx obtido pelo uso da matriz de verificação de paridade H encontrada a partir das tabelas de valor inicial da matriz de verificação de paridade na figura 39 e na figura 40 é um código LDPC de bom desempenho.

[00455] Aqui, o código LDPC de bom desempenho é um código LDPC obtido a partir de uma matriz de verificação de paridade H apropriada.

[00456] Além do mais, a matriz de verificação de paridade H apropriada é uma matriz de verificação de paridade que satisfaz uma condição predeterminada para tornar BER (e FER) menor quando um código LDPC obtido a partir da matriz de verificação de paridade H for transmitido em baixos Es/N0 ou Eb/No (razão da energia de sinal por ruído por bit).

[00457] Por exemplo, a matriz de verificação de paridade H apropriada pode ser encontrada pela realização de simulação para medir BER quando códigos LDPC obtidos a partir de várias matrizes de verificação de paridade que satisfazem uma condição predeterminada forem transmitidos em baixa Es/No.

[00458] Como uma condição predeterminada a ser satisfeita pela matriz de verificação de paridade H apropriada, por exemplo, um resultado da análise obtido por um método de análise de desempenho de código chamado de evolução de densidade (Evolução de Densidade) é excelente e um laço dos elementos de 1 não existe, o que é chamado de ciclo 4 e congêneres.

[00459] Aqui, na matriz de informação HA, é conhecido que o desempenho da decodificação do código LDPC é deteriorado quando elementos de 1 forem densos, como ciclo 4, e, portanto, exige-se que ciclo 4 não exista, como uma condição predeterminada a ser satisfeita pela matriz de verificação de paridade H apropriada.

[00460] Aqui, a condição predeterminada a ser satisfeita pela matriz de verificação de paridade H apropriada pode ser arbitrariamente determinada a partir do ponto de vista da melhoria no desempenho da decodificação do código LDPC e da facilitação (simplificação) do processamento de decodificação do código LDPC e congêneres.

[00461] A figura 41 e a figura 42 são diagramas para descrever a evolução de densidade que pode obter um resultado analítico como uma condição predeterminada a ser satisfeita pela matriz de verificação de paridade H apropriada.

[00462] A evolução de densidade é um método de análise de código que calcula o valor de expectativa da probabilidade de erro da íntegra do código LDPC (ajuntamento) com um comprimento de código N fe i caracterizado por uma sequência de grau descrita a seguir.

[00463] Por exemplo, quando o valor de dispersão do ruído for gradualmente aumentado a partir de 0 no canal AWGN, o valor de expectativa da probabilidade de erro de um certo ajuntamento é 0 primeiro, mas, quando o valor de dispersão de ruído se tornar igual ou maior que um certo limite, ele não é 0.

[00464] De acordo com a evolução de densidade, pela comparação do limite do valor de dispersão de ruído (que também pode ser chamado de um limite de desempenho) no qual o valor de expectativa da probabilidade de erro não é 0, é possível decidir a qualidade de desempenho do ajuntamento (adequabilidade da matriz de verificação de paridade).

[00465] Aqui, quanto a um código LDPC específico, quando um ajuntamento ao qual o código LDPC pertence for decidido e evolução de densidade for realizada para o ajuntamento, desempenho grosseiro do código LDPC pode ser esperado.

[00466] Portanto, se um ajuntamento de bom desempenho for encontrado, um código LDPC de bom desempenho pode ser encontrado a partir de códigos LDPC que pertencem ao ajuntamento.

[00467] Aqui, a supramencionada sequência de grau mostra em qual percentual um nó variável ou nó de verificação que têm o peso de cada valor existem em relação ao comprimento de código N de um código LDPC.

[00468] Por exemplo, um código LDPC (3,6) regular com uma taxa de codificação de 1/2 pertence a um ajuntamento caracterizado por uma sequência de grau na qual o peso (peso da coluna) de todos os nós variáveis é 3 e o peso (peso da linha) de todos os nós de verificação é 6.

[00469] A figura 41 ilustra um gráfico de Tanner de um ajuntamento como este.

[00470] No gráfico de Tanner da figura 41, há nós variáveis mostrados rqt eitewnqu *ukpcn O+ pq fkcitcoc crgpcu rqt P rcrtgu kiwcku cq eqortkogpVq fg e„fkiq P g já p„u fg xgtkfiec>«q oquVtcfqu rqt swcftâpiwnqu *ukpcn □) apenas por N/2 partes iguais a um valor de multiplicação que multiplica a taxa de codificação 1/2 pelo comprimento de código N.

[00471] Três ramificações (bordas) iguais ao peso da coluna são conectadas com cada nó variável e, portanto, há, totalmente, 3N ramificações conectadas com N nós variáveis.

[00472] Além do mais, seis ramificações (borda) iguais ao peso da linha são conectadas com cada nó de verificação e, portanto, há, totalmente, 3N ramificações conectadas com N/2 nós de verificação.

[00473] Além do mais, há um entrelaçador no gráfico de Tanner na figura 41.

[00474] O entrelaçador rearranja aleatoriamente 3N ramificações conectadas com N nós variáveis e conecta cada ramificação rearranjada com qualquer um de 3N ramificações conectadas com N/2 nós de verificação.

[00475] Há (3N)! (= (3N) x (3N-1) x ... x 1) padrões de rearranjo para rearranjar 3N ramificações conectadas com N nós variáveis no entrelaçador. Portanto, um ajuntamento caracterizado pela sequência de grau na qual o peso de todos os nós variáveis é 3 e o peso de todos os nós de verificação é 6 torna- se a agregação de (3N)! códigos LDPC.

[00476] Na simulação para encontrar um código LDPC de bom desempenho (matriz de verificação de paridade apropriada), um ajuntamento de um tipo multibordas é usado na evolução de densidade.

[00477] No tipo multibordas, um entrelaçador através do qual as ramificações conectadas com os nós variáveis e as ramificações conectadas com os nós de verificação passam é dividido em diversos (multibordas), e, por este meio, o ajuntamento é caracterizado mais estritamente.

[00478] A figura 42 ilustra um exemplo de um gráfico de Tanner de um ajuntamento do tipo multibordas.

[00479] No gráfico de Tanner da figura 42, há dois entrelaçadores do primeiro entrelaçador e do segundo entrelaçador.

[00480] Além do mais, no gráfico de Tanner da figura 42, v1 nós variáveis com uma ramificação conectada com o primeiro entrelaçador e nenhuma ramificação conectada com o segundo entrelaçador existem, v2 nós variáveis com uma ramificação conectada com o primeiro entrelaçador e duas ramificações conectadas com o segundo entrelaçador existem e v3 nós variáveis com nenhuma ramificação conectada com o primeiro entrelaçador e duas ramificações conectadas com o segundo entrelaçador existem, respectivamente.

[00481] Além do mais, no gráfico de Tanner da figura 42, c1 nós de verificação com duas ramificações conectadas com o primeiro entrelaçador e nenhuma ramificação conectada com o segundo entrelaçador existem, c2 nós de verificação com duas ramificações conectadas com o primeiro entrelaçador e duas ramificações conectadas com o segundo entrelaçador existem e c3 nós de verificação com nenhuma ramificação conectada com o primeiro entrelaçador e três ramificações conectadas com o segundo entrelaçador existem, respectivamente.

[00482] Aqui, por exemplo, a evolução de densidade e a montagem da mesma são descritas em "On the Design of Low-Density Parity-Check Codes within 0.0045 dB of the Shannon Limit", S.Y.Chung, G.D.Forney, T.J.Richardson, R.Urbanke, IEEE Communications Leggers, VOL.5, NO.2, fevereiro de 2001.

[00483] Na simulação para encontrar (uma tabela de valor inicial da matriz de verificação de paridade de) um código 16k para Sx, pela avaliação de densidade do tipo multibordas, um ajuntamento no qual um limite de desempenho que é Eb/N0 (razão da energia de sinal por ruído por bit) com deterioração (diminuição) de BER é igual ou menor que um valor predeterminado é encontrado e um código LDPC que diminui BER no uso de uma ou mais modulações ortogonais, tal como QPSK, é selecionado a partir de códigos LDPC que pertencem ao ajuntamento como um código LDPC de bom desempenho.

[00484] A supramencionada tabela de valor inicial da matriz de verificação de paridade do código 16k para Sx é uma tabela de valor inicial da matriz de verificação de paridade de respectivos códigos LDPC com um comprimento de código N de 16k bits e a taxa de codificação r de 7/15 ou 8/15 encontrada a partir da supramencionada simulação.

[00485] Assim, de acordo com o 16k para Sx obtido a partir da tabela de valor inicial da matriz de verificação de paridade, é possível garantir boa qualidade de comunicação na transmissão de dados.

[00486] A figura 43 é uma ilustração de um mínimo comprimento de ciclo e um limite de desempenho da matriz de verificação de paridade H obtidos a partir da tabela de valor inicial da matriz de verificação de paridade do código 16k para Sx de r = 7/15 e 8/15 nas figuras 39 e 40.

[00487] Aqui, o mínimo comprimento de ciclo (circunferência) significa o mínimo valor do comprimento de um laço (comprimento do laço) formado com elementos de 1 na matriz de verificação de paridade H.

[00488] Na matriz de verificação de paridade H encontrada a partir da tabela de valor inicial da matriz de verificação de paridade do código 16k para Sx, ciclo 4 (um laço dos elementos de 1 com um comprimento do laço de 4) não existe.

[00489] Além do mais, já que a redundância de um código LDPC torna-se maior à medida que a taxa de codificação r torna-se menor, o limite de desempenho tende a melhorar (diminuir) à medida que a taxa de codificação r diminui.

[00490] A figura 44 é um diagrama que ilustra a matriz de verificação de paridade H (que pode ser chamada de uma matriz de verificação de paridade H do código 16k para Sx) da figura 39 e da figura 40 (que é encontrada a partir de uma tabela de valor inicial da matriz de verificação de paridade).

[00491] O peso da coluna é X para a coluna KX a partir da primeira coluna da matriz de verificação de paridade H do código 16k para Sx, o peso da coluna é Y1 para a subsequente coluna KY1, o peso da coluna é Y2 para a subsequente coluna KY2, o peso da coluna é 2 para a subsequente coluna M-1 e o peso da coluna é 1 para a última coluna.

[00492] Aqui, KX+KY1+KY2+M-1+1 é igual a um comprimento de código de N = 16.200 bits.

[00493] A figura 45 é um diagrama que ilustra números de coluna KX, KY1, KY2 e M e pesos da coluna X, Y1 e Y2 na figura 44, para cada taxa de codificação r de um código 16k para Sx.

[00494] Quanto à matriz de verificação de paridade H dos respectivos códigos 16k para Sx de r de 7/15 ou 8/15, similar à matriz de verificação de paridade descrita na figura 12 e na figura 13, o peso da coluna tende a ser maior em uma coluna mais próxima do lado do início (lado esquerdo) e, portanto, um bit de código mais próximo do início dos códigos 16k para Sx tende a ser mais tolerante a erros (tem resistência a erros).

[00495] A fim de garantir melhor qualidade de comunicação na transmissão de dados que usa o código 16k para Sx, é desejável tomar medidas para melhorar tolerância contra um erro.

[00496] Exemplos das medidas para melhorar a tolerância contra um erro incluem um método de adoção de um esquema de modulação no qual o número de pontos de sinal é relativamente pequeno, tais como 8PSK ou 16APSK, e processamento de intercâmbio realizado com o desmultiplexador 25 (figura 9).

[00497] No processamento de intercâmbio, exemplos de um método de intercâmbio do intercâmbio de bits de código do código LDPC definido em um padrão, tal como DVB-T.2, incluem os supradescritos primeiro até quarto métodos de intercâmbio, um método de intercâmbio definido em DVB-T.2 ou congêneres.

[00498] Na transmissão de dados que usa o código 16k para Sx, entretanto, o processamento de intercâmbio apropriado para o código 16k para Sx é preferivelmente adotado.

[00499] Isto é, no código 16k para Sx, é desejável adotar o processamento de intercâmbio de um método de intercâmbio dedicado ao código 16k para Sx (também referido como um método de intercâmbio para Sx) no qual a tolerância contra um erro do código 16k para Sx é adicionalmente melhorada.

[00500] A seguir, antes do processamento de intercâmbio de acordo com o método de intercâmbio para Sx, o processamento de intercâmbio de acordo com o método de intercâmbio já proposto (a seguir, também referido como um método atual) será descrito.

[00501] O processamento de intercâmbio, quando o processamento de intercâmbio for realizado no código LDPC (a seguir, também referido como um código de regulação) regulado em DVB-T2 de acordo com o método atual pelo desmultiplexador 25, será descrito em relação às figuras 46 e 47.

[00502] A figura 46 ilustra um exemplo do processamento de intercâmbio de acordo com o atual esquema quando o código LDPC for como regulado em DVB-T.2 no comprimento de código N de 64.800 bits e na taxa de codificação de 3/5.

[00503] Isto é, A da figura 46 mostra um exemplo do processamento de intercâmbio de acordo com o método atual quando o código LPDC for um código de regulação no qual o comprimento de código N é 64.800 bits, a taxa de codificação é 3/5, um método de modulação é 16QAM e os múltiplos b são 2.

[00504] Quando o método de modulação for 16QAM, o 4 (= m) bits de código são mapeados para certos pontos entre 16 pontos de sinal decididos em 16QAM como um símbolo.

[00505] Quando o comprimento de código N for 64.800 bits e os múltiplos b forem 2, a memória 31 (figuras 22 e 23) do desmultiplexador 25 tem 8 colunas que armazenam 4 x 2 (=mb) bits na direção da linha e 64.800/(4 x 2) bits na direção da coluna.

[00506] No desmultiplexador 25, quando os bits de código do código LDPC forem gravados na direção da coluna da memória 31 e a gravação dos 64.800 bits de código (1 palavra código) terminar, os bits de código gravados na memória 31 são lidos em unidades de 4 x 2 (=mb) bits na direção da linha e são supridos para a unidade de intercâmbio 32 (figuras 22 e 23).

[00507] A unidade de intercâmbio 32 realiza intercâmbio de 4 x 2 (= mb) bits de código b0 a b7 de forma que os 4 x 2 (= mb) bits de código b0, b1, b2, b3, b4, b5, b6 e b7 lidos a partir da memória 31 sejam alocados, por exemplo, em 4 x 2 (= mb) bits de símbolo y0, y1, y2, y3, y4, y5, y6 e y7 de 2 (= b) símbolos consecutivos, da forma mostrada em A da figura 46.

[00508] Isto é, a unidade de intercâmbio 32 realiza o intercâmbio de forma que os bits de código sejam alocados nos bits de símbolo como segue: bit de código b0 no bit de símbolo y7, bit de código b1 no bit de símbolo y1, bit de código b2 no bit de símbolo y4, bit de código b3 no bit de símbolo y2, bit de código b4 no bit de símbolo y5, bit de código b5 no bit de símbolo y3, bit de código b6 no bit de símbolo y6, e bit de código b7 no bit de símbolo y0.

[00509] B da figura 46 mostra um exemplo do processamento de intercâmbio de acordo com o método atual quando o código LPDC for um código de regulação no qual o comprimento de código N é 64.800 bits, a taxa de codificação é 3/5, um método de modulação é 64QAM e os múltiplos b são 2.

[00510] Quando o método de modulação for 64QAM, os 6 (= m) bits de código são mapeados para certos pontos entre 64 pontos de sinal decididos em 64QAM como um símbolo.

[00511] Quando o comprimento de código N for 64.800 bits e os múltiplos b forem 2, a memória 31 (figuras 22 e 23) do desmultiplexador 25 tem 12 colunas que armazenam 6 x 2 (=mb) bits na direção da linha e 64.800/(6 x 2) bits na direção da coluna.

[00512] No desmultiplexador 25, quando os bits de código do código LDPC forem gravados na direção da coluna da memória 31 e a gravação dos 64.800 bits de código (1 palavra código) terminar, os bits de código gravados na memória 31 são lidos nas unidades de 6 x 2 (=mb) bits na direção da linha e são supridos para a unidade de intercâmbio 32 (figuras 22 e 23).

[00513] A unidade de intercâmbio 32 realiza intercâmbio de 6 x 2 (= mb) bits de código b0 até b11 de forma que os 6 x 2 (= mb) bits de código b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 e b11 lidos a partir da memória 31 sejam alocados, por exemplo, em 6 x 2 (= mb) bits de símbolo y0, y1, y2, y3, y4, y5, y6, y7, y8, y9, y10 e y11 dos 2 (= b) símbolos consecutivos, da forma mostrada em B da figura 46.

[00514] Isto é, a unidade de intercâmbio 32 realiza o intercâmbio de forma que os bits de código sejam alocados nos bits de símbolo como segue:bit de código b0 no bit de símbolo y11, bit de código b1 no bit de símbolo y7, bit de código b2 no bit de símbolo y3, bit de código b3 no bit de símbolo y10, bit de código b4 no bit de símbolo y6, bit de código b5 no bit de símbolo y2, bit de código b6 no bit de símbolo y9, bit de código b7 no bit de símbolo y5, bit de código b8 no bit de símbolo y1, bit de código b9 no bit de símbolo y8, bit de código b10 no bit de símbolo y4, e bit de código b11 no bit de símbolo y0.

[00515] C da figura 46 mostra um exemplo do processamento de intercâmbio de acordo com o método atual quando o código LPDC for um código de regulação no qual o comprimento de código N é 64.800 bits, a taxa de codificação é 3/5, um método de modulação é 256QAM e os múltiplos b são 2.

[00516] Quando o método de modulação for 256QAM, os 8 (= m) bits de código são mapeados para certos pontos entre 256 pontos de sinal decididos em 256QAM como um símbolo.

[00517] Quando o comprimento de código N for 64.800 bits e os múltiplos b forem 2, a memória 31 (figuras 22 e 23) do desmultiplexador 25 têm 16 colunas que armazenam 8 x 2 (=mb) bits na direção da linha e 64.800/(8 x 2) bits na direção da coluna.

[00518] No desmultiplexador 25, quando os bits de código do código LDPC forem gravados na direção da coluna da memória 31 e a gravação dos 64.800 bits de código (1 palavra código) terminar, os bits de código gravados na memória 31 são lidos em unidades de 8 x 2 (=mb) bits na direção da linha e são supridos para a unidade de intercâmbio 32 (figuras 22 e 23).

[00519] A unidade de intercâmbio 32 realiza intercâmbio de 8 x 2 (= mb) bits de código b0 até b15, de forma que os 8 x 2 (= mb) bits de código b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10, b11, b12, b13, b14 e b15 lidos a partir da memória 31 sejam alocados, por exemplo, nos 8 x 2 (= mb) bits de símbolo y0, y1, y2, y3, y4, y5, y6, y7, y8, y9, y10, y11, y12, y13, y14 e y15 de 2 (= b) símbolos consecutivos, da forma mostrada em B da figura 46.

[00520] Isto é, a unidade de intercâmbio 32 realiza o intercâmbio de forma que os bits de código sejam alocados nos bits de símbolo como segue: bit de código b0 no bit de símbolo y15, bit de código b1 no bit de símbolo y1, bit de código b2 no bit de símbolo y13, bit de código b3 no bit de símbolo y3, bit de código b4 no bit de símbolo y8, bit de código b5 no bit de símbolo y11, bit de código b6 no bit de símbolo y9, bit de código b7 no bit de símbolo y5, bit de código b8 no bit de símbolo y10, bit de código b9 no bit de símbolo y6, bit de código b10 no bit de símbolo y4, bit de código b11 no bit de símbolo y7, bit de código b12 no bit de símbolo y12, bit de código b13 no bit de símbolo y2, bit de código b14 no bit de símbolo y14, e bit de código b15 no bit de símbolo y0.

[00521] A figura 47 ilustra um exemplo do processamento de intercâmbio de acordo com o atual esquema quando o código de regulação for como regulado em DVB-T.2 no comprimento de código N de 16.200 bits e na taxa de codificação de 3/5.

[00522] Isto é, A da figura 47 mostra um exemplo do processamento de intercâmbio de acordo com o método atual quando o código LPDC for um código LPDC no qual o comprimento de código N é 16.200 bits, a taxa de codificação é 3/5, um método de modulação é 16QAM e os múltiplos b são 2.

[00523] Quando o método de modulação for 16QAM, os 4 (= m) bits de código são mapeados para certos pontos entre 16 pontos de sinal decididos em 16QAM como um símbolo.

[00524] Quando o comprimento de código N for 16.200 bits e os múltiplos b forem 2, a memória 31 (figuras 22 e 23) do desmultiplexador 25 têm 8 colunas que armazenam 4 x 2 (=mb) bits na direção da linha e 16.200/(4 x 2) bits na direção da coluna.

[00525] No desmultiplexador 25, quando os bits de código do código LDPC forem gravados na direção da coluna da memória 31 e a gravação dos 16.200 bits de código (1 palavra código) terminar, os bits de código gravados na memória 31 são lidos em unidades de 4 x 2 (=mb) bits na direção da linha e são supridos para a unidade de intercâmbio 32 (figuras 22 e 23).

[00526] A unidade de intercâmbio 32 realiza intercâmbio de 4 x 2 (= mb) bits de código b0 a b7, de forma que os 4 x 2 (= mb) bits de código b0, b1, b2, b3, b4, b5, b6 e b7 lidos a partir da memória 31 sejam alocados, por exemplo, nos 4 x 2 (= mb) bits de símbolo y0, y1, y2, y3, y4, y5, y6 e y7 de 2 (= b) símbolos consecutivos, da forma mostrada em A da figura 47.

[00527] Isto é, a unidade de intercâmbio 32 realiza o intercâmbio de forma que bits de código b0 a b7 sejam alocados em bits de símbolo y0 a y7, como no supradescrito caso da figura 46.

[00528] B da figura 47 mostra um exemplo do processamento de intercâmbio de acordo com o método atual quando o código LPDC for um código de regulação no qual o comprimento de código N é 16.200 bits, a taxa de codificação é 3/5, um método de modulação é 64QAM e os múltiplos b são 2.

[00529] Quando o método de modulação for 64QAM, os 6 (= m) bits de código são mapeados para certos pontos entre 64 pontos de sinal decididos em 64QAM como um símbolo.

[00530] Quando o comprimento de código N for 16.200 bits e os múltiplos b forem 2, a memória 31 (figuras 22 e 23) do desmultiplexador 25 têm 12 colunas que armazenam 6 x 2 (=mb) bits na direção da linha e 16.200/(6 x 2) bits na direção da coluna.

[00531] No desmultiplexador 25, quando os bits de código do código LDPC forem gravados na direção da coluna da memória 31 e a gravação dos 16.200 bits de código (1 palavra código) terminar, os bits de código gravados na memória 31 são lidos em unidades de 6 x 2 (=mb) bits na direção da linha e são supridos para a unidade de intercâmbio 32 (figuras 22 e 23).

[00532] A unidade de intercâmbio 32 realiza intercâmbio de 6 x 2 (= mb) bits de código b0 a b11, de forma que os 6 x 2 (= mb) bits de código b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 e b11 lidos a partir da memória 31 sejam alocados, por exemplo, nos 6 x 2 (= mb) bits de símbolo y0, y1, y2, y3, y4, y5, y6, y7, y8, y9, y10 e y11 dos 2 (= b) símbolos consecutivos, da forma mostrada em B da figura 47.

[00533] Isto é, a unidade de intercâmbio 32 realiza o intercâmbio de forma que bits de código b0 a b11 sejam alocados em bits de símbolo y0 a y11, como no supradescrito caso de B da figura 46.

[00534] C da figura 47 mostra um exemplo do processamento de intercâmbio de acordo com o método atual quando o código LPDC for um código de regulação no qual o comprimento de código N é 16.200 bits, a taxa de codificação é 3/5, um método de modulação é 256QAM e os múltiplos b são 1.

[00535] Quando o método de modulação for 256QAM, os 8 (= m) bits de código são mapeados para certos pontos entre 256 pontos de sinal decididos em 256QAM como um símbolo.

[00536] Quando o comprimento de código N for 16.200 bits e os múltiplos b forem 1, a memória 31 (figuras 22 e 23) do desmultiplexador 25 têm 8 colunas que armazenam 8 x 1 (=mb) bits na direção da linha e 16.200/(8 x 1) bits na direção da coluna.

[00537] No desmultiplexador 25, quando os bits de código do código LDPC forem gravados na direção da coluna da memória 31 e a gravação dos 16.200 bits de código (1 palavra código) terminar, os bits de código gravados na memória 31 são lidos em unidades de 8 x 1 (=mb) bits na direção da linha e são supridos para a unidade de intercâmbio 32 (figuras 22 e 23).

[00538] A unidade de intercâmbio 32 realiza intercâmbio de 8 x 1 (= mb) bits de código b0 a b7, de forma que os 8 x 1 (= mb) bits de código b0, b1, b2, b3, b4, b5, b6 e b7 lidos a partir da memória 31 sejam alocados, por exemplo, nos 8 x 1 (= mb) bits de símbolo y0, y1, y2, y3, y4, y5, y6 e y7 de 1 (= b) símbolo consecutivo, da forma mostrada em C da figura 47.

[00539] Isto é, a unidade de intercâmbio 32 realiza o intercâmbio de forma que os bits de código sejam alocados nos bits de símbolo como segue: bit de código b0 no bit de símbolo y7, bit de código b1 no bit de símbolo y3, bit de código b2 no bit de símbolo y1, bit de código b3 no bit de símbolo y5, bit de código b4 no bit de símbolo y2, bit de código b5 no bit de símbolo y6, bit de código b6 no bit de símbolo y4, e bit de código b7 no bit de símbolo y0.

[00540] A seguir, processamento de intercâmbio de acordo com o método de intercâmbio para Sx será descrito.

[00541] A seguir, um (n° i + 1)-ésimo bit a partir do bit mais significativo dos mb bits de código lidos na direção da linha a partir da memória 31 também é expressado como bit b n° i e um bit de um (n° i + 1)- ésimo bit a partir do bit mais significativo dos mb bits de símbolo dos b símbolos consecutivos também é expressado como bit y n° i.

[00542] A figura 48 é uma ilustração de um primeiro exemplo do processamento de intercâmbio de acordo com o método de intercâmbio para Sx quando o método de modulação for 8PSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx de r = 7/15 ou 8/15.

[00543] Quando o método de modulação for 8PSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx de r = 7/15 ou 8/15, os (16.200/(3 x 1)) x (3 x 1) bits de código gravados na memória 31 na direção da coluna x na direção da linha são lidos em unidades de 3 x 1 (= mb) bits na direção da linha no desmultiplexador 25 e são supridos para a unidade de intercâmbio 32 (figuras 22 e 23).

[00544] A unidade de intercâmbio 32 realiza intercâmbio de 3 x 1 (= mb) bits de código b0 a b2, de forma que 3 x 1 (= mb) bits de código b0 a b2 lidos a partir da memória 31 sejam alocados, por exemplo, em 3 x 1 (= mb) bits de símbolo y0 a y2 de 1 (= b) símbolo, da forma mostrada na figura 48.

[00545] Isto é, a unidade de intercâmbio 32 realiza o intercâmbio de forma que os bits de código sejam alocados nos bits de símbolo como segue: bit de código b0 no bit de símbolo y1, bit de código b1 no bit de símbolo y0, e bit de código b2 no bit de símbolo y2.

[00546] A figura 49 é uma ilustração de um segundo exemplo do processamento de intercâmbio de acordo com o método de intercâmbio para Sx quando o método de modulação for 8PSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx de r = 7/15 ou 8/15.

[00547] Neste caso, da forma descrita em relação à figura 48, os (16.200/(3 x 1)) x (3 x 1) bits de código gravados na memória 31 na direção da coluna x na direção da linha são lidos em unidades de 3 x 1 (= mb) bits na direção da linha no desmultiplexador 25 e são supridos para a unidade de intercâmbio 32 (figuras 22 e 23).

[00548] A unidade de intercâmbio 32 realiza intercâmbio de 3 x 1 (= mb) bits de código b0 a b2 de forma que 3 x 1 (= mb) bits de código b0 a b2 lidos a partir da memória 31 sejam alocados, por exemplo, em 3 x 1 (= mb) bits de símbolo y0 a y2 de 1 (= b) símbolo, da forma mostrada na figura 49.

[00549] Isto é, a unidade de intercâmbio 32 realiza o intercâmbio de forma que os bits de código sejam alocados nos bits de símbolo como segue:bit de código b0 no bit de símbolo y1, bit de código b1 no bit de símbolo y2, e bit de código b2 no bit de símbolo y0.

[00550] Aqui, como um método de intercâmbio para os bits de código do código LDPC no processamento de intercâmbio pela unidade de intercâmbio 32, isto é, um padrão de alocação entre os bits de código do código LDPC e os bits de símbolo que indicam um símbolo (a seguir, também referido como um padrão de alocação de bit), um padrão de alocação de bit dedicado pode ser adotado em cada código 16k para Sx das taxas de codificação r = 7/15 e 8/15.

[00551] Aqui, quando um padrão de alocação de bit dedicado for adotado para cada código 16k para Sx das taxas de codificação r = 7/15 e 8/15, é necessário montar cada padrão de alocação de bit no dispositivo de transmissão 11. Adicionalmente, para o código 16k para Sx no qual a taxa de codificação r difere, é necessário mudar (substituir) o padrão de alocação de bit.

[00552] Desta maneira, quando o método de modulação for 8PSK e os múltiplos b forem 1 em cada código 16k para Sx das taxas de codificação r = 7/15 e 8/15, apenas um dos métodos de intercâmbio descritos em relação às figuras 48 e 49 pode ser montado no dispositivo de transmissão 11. O mesmo também se aplica quando o método de modulação for 16APSK e os múltiplos b forem 1, como será descrito a seguir.

[00553] A figura 50 é uma ilustração de um resultado da simulação de uma medição de simulação BER/FER pela adoção do primeiro exemplo do método de intercâmbio para Sx na figura 48 como o método de intercâmbio e adoção de 8PSK como o método de modulação e no código 16k para Sx da taxa de codificação r = 7/15.

[00554] A figura 51 é uma ilustração de um resultado da simulação de uma medição de simulação BER/FER pela adoção do primeiro exemplo do método de intercâmbio para Sx na figura 48 como o método de intercâmbio e adoção de 8PSK como o método de modulação e no código 16k para Sx da taxa de codificação r = 8/15.

[00555] Na figura 50 e na figura 51, o eixo geométrico horizontal mostra Es/N0 e o eixo geométrico vertical mostra BER/FER. Aqui, a linha cheia mostra BER e a linha pontilhada mostra FER.

[00556] A partir das figuras 50 e 51, pode ser confirmado que bom BER/FER é obtido para cada código 16k para Sx da taxa de codificação r = 7/15 e 8/15 e, assim, boa qualidade de comunicação é garantida na transmissão de dados que usa o código 16k para Sx.

[00557] Na simulação, o BER/FER que é substancialmente o mesmo que quando o primeiro exemplo do método de intercâmbio para Sx na figura 48 for adotado é medido mesmo quando o segundo exemplo do método de intercâmbio para Sx na figura 49 for adotado.

[00558] Aqui, na simulação, pela adoção de 50 vezes como o número de vezes de decodificação por repetição C (it) no momento da decodificação do código 16k para Sx e considerando que um canal NL (Não Linear) é o trajeto de comunicação 13 (figura 7), BER/FER é medido para vários padrões de alocação de bit nos quais 3 bits dos bits de código são alocados em 3 bits dos bits de símbolo.

[00559] Um padrão de alocação de bit para o qual bom BER/FER é obtido é adotado como o método de intercâmbio para Sx.

[00560] Assim, pode-se dizer que os métodos de intercâmbio para Sx nas figuras 48 e 49 são métodos de intercâmbio ideais quando a transmissão de dados em 8PSK usando o código 16k para Sx for realizada por meio do canal NL.

[00561] Em uma simulação na qual 8PSK é adotado como o método de modulação, por exemplo, uma constelação (figura 19) adotada com 8PSK de DVB-S.2 é adotada como uma constelação do 8PSK.

[00562] Para os métodos de intercâmbio para Sx nas figuras 48 e 49, boa qualidade de comunicação pode ser garantida não apenas durante o uso com o canal NL, mas, também, durante o uso, por exemplo, com um canal linear ou um canal AWGN no qual AWGN é adicionado em um canal linear diferente do canal NL.

[00563] A figura 52 é um diagrama de blocos que ilustra um modelo de um sistema de transmissão que usa uma simulação (modelo do sistema de transmissão)

[00564] O módulo do sistema de transmissão inclui uma unidade de Tx 210, uma unidade de Rx 220 e uma unidade de canal 230.

[00565] A unidade de Tx 210 é um modelo do lado da transmissão e inclui uma unidade de FEC (Correção de Erro Antecipada) 211, uma unidade de mapeamento (unidade de mapeamento) 212, uma unidade de amostragem ascendente (Amostragem Ascendente) 213 e uma unidade de filtro Nyquist (Filtro Nyquist) 214.

[00566] A unidade de FEC 211 realiza codificação com correção de erro, por exemplo, pelo código BCH e pelo código LDPC e supre o código LDPC obtido através da codificação com correção de erro para a unidade de mapeamento 212.

[00567] A unidade de mapeamento 212 realiza modulação por quadratura pelo mapeamento de um símbolo para os pontos de sinal decididos em um método de modulação da modulação por quadratura predeterminada, tais como 8PSK ou 16APSK, usando o número predeterminado de bits do código LDCP da unidade de FEC 211 como o símbolo e, então, supre dados depois da modulação por quadratura para a unidade de amostragem ascendente 213.

[00568] A unidade de amostragem ascendente 213 realiza amostragem ascendente dos dados da unidade de mapeamento 212 e supre dados obtidos em decorrência disto para a unidade de filtro Nyquist 214.

[00569] A unidade de filtro Nyquist 214 filtra os dados provenientes da unidade de amostragem ascendente 213 e transmite um sinal de transmissão obtido em decorrência disto para a unidade de canal 230.

[00570] A unidade de Rx 220 é um modelo do lado de recepção e inclui uma unidade de AGC (controle automático de ganho) 221, um multiplicador 222, uma unidade de filtro de roll-off (Filtro de roll-off) 223, uma unidade de amostragem descendente (Amostragem Ascendente) 224, uma unidade da CSI (Informação do Estado do Canal) 225, uma unidade de desmapeamento (Desmapeamento) 226 e uma unidade de FEC 227.

[00571] A unidade de AGC 221 define um parâmetro de AGC para amplificar o sinal de transmissão da unidade de canal 230 e supre o parâmetro de AGC para o multiplicador 222.

[00572] O multiplicador 222 é suprido não apenas com o parâmetro de AGC da unidade de AGC 221, mas, também, com o sinal de transmissão transmitido pela unidade de canal 230.

[00573] O multiplicador 222 amplifica o sinal de transmissão da unidade de canal 230 de acordo com o parâmetro de AGC da unidade de AGC 221 e supre o sinal de transmissão para a unidade de filtro de roll-off 223.

[00574] A unidade de filtro de roll-off 223 filtra o sinal de transmissão a partir do multiplicador 222 e supre o sinal de transmissão para a unidade de amostragem descendente 224.

[00575] A unidade de amostragem descendente 224 realiza amostragem descendente do sinal de transmissão da unidade de filtro de rolloff 223 e supre dados (dados depois do mapeamento) obtidos em decorrência disto para a unidade de desmapeamento 226.

[00576] A unidade de CSI 225 define informação de canal que indica um estado do canal (a unidade de canal 230) e supre a informação de canal para a unidade de desmapeamento 226.

[00577] A unidade de desmapeamento 226 realiza demodulação de quadratura pelo desmapeamento (decodificação do arranjo do ponto de sinal) dos dados provenientes da unidade de amostragem descendente 224 usando a informação de canal proveniente da unidade de CSI 225 e supre dados (probabilidade do código LDPC) obtidos em decorrência disto para a unidade de FEC 227.

[00578] A unidade de FEC 227 realiza decodificação com correção de erro nos dados provenientes da unidade de desmapeamento 226 para decodificar o código de correção de erro, isto é, por exemplo, decodificação do código LDPC e decodificação do código BCH.

[00579] A unidade de canal 230 é um modelo do canal NL e inclui uma unidade IBO (Redução da Potência de Entrada) 231, um multiplicador 232, uma unidade TWTA (Tubo Amplificador da Onda de Deslocamento) 233, uma unidade de AWGN 234 e um adicionador 235.

[00580] A unidade de IBO 231 define um parâmetro IBO para ajustar a energia do sinal de transmissão transmitido a partir da unidade de Tx 210 e supre o parâmetro IBO para o multiplicador 232.

[00581] O multiplicador 232 é suprido não apenas com o parâmetro IBO a partir da unidade de IBO 231, mas, também, com o sinal de transmissão transmitido pela unidade de Tx 210.

[00582] O multiplicador 232 amplifica o sinal de transmissão proveniente da unidade de Tx 210 de acordo com o parâmetro IBO proveniente da unidade de IBO 231 e supre o sinal de transmissão para a unidade de TWTA 233.

[00583] A unidade de TWTA 233 é configurada para incluir, por exemplo, um amplificador não linear e transmitir o sinal de transmissão que tem energia menor que um valor predeterminado sem mudança e transmitir o sinal de transmissão que tem energia igual ou maior que o valor predeterminado pela limitação a energia em um valor predeterminado entre os sinais de transmissão provenientes do multiplicador 232.

[00584] A unidade de AWGN 234 gera e transmite AWGN.

[00585] O adicionador 235 é suprido com o sinal de transmissão transmitido pela unidade de TWTA 233 e o AWGN transmitido pela unidade de AWGN 234.

[00586] O adicionador 235 adiciona o AWGN proveniente da unidade de AWGN 234 no sinal de transmissão proveniente da unidade de TWTA 233 e transmite o sinal de transmissão como uma saída da unidade de canal 230.

[00587] No modelo do sistema de transmissão configurado desta maneira, a unidade de FEC 211 realiza codificação com correção de erro e supre o código LDPC obtido através da codificação com correção de erro para a unidade de mapeamento 212 na unidade de Tx 210.

[00588] A unidade de mapeamento 212 realiza modulação por quadratura pelo mapeamento do código LDCP proveniente da unidade de FEC 211 para os pontos de sinal decididos em um método de modulação da modulação por quadratura predeterminada. Os dados obtidos pela unidade de mapeamento 212 são supridos como o sinal de transmissão transmitido pela unidade de Tx 210 para a unidade de canal 230 por meio da unidade de amostragem ascendente 213 e da unidade de filtro Nyquist 214.

[00589] Na unidade de canal 230, o sinal de transmissão proveniente da unidade de Tx 210 é transmitido por meio do multiplicador 232 e da unidade de TWTA 233 para ser não linearmente distorcido e é suprido para o adicionador 235.

[00590] No adicionador 235, o AWGN proveniente da unidade de AWGN 234 é adicionado no sinal de transmissão suprido por meio do multiplicador 232 e da unidade de TWTA 233 e o sinal de transmissão é suprido para a unidade de Rx 220.

[00591] Na unidade de Rx 220, o sinal de transmissão proveniente da unidade de canal 230 é suprido para a unidade de desmapeamento 226 por meio do multiplicador 222, da unidade de filtro de roll-off 223 e da unidade de amostragem descendente 224.

[00592] Na unidade de desmapeamento 226, os dados supridos por meio do multiplicador 222, da unidade de filtro de roll-off 223 e da unidade de amostragem descendente 224 são desmapeados para serem sujeitos a demodulação de quadratura usando a informação de canal proveniente da unidade de CSI 225, e os dados obtidos em decorrência disto são supridos para a unidade de FEC 227.

[00593] Na unidade de FEC 227, os dados provenientes da unidade de desmapeamento 226 são sujeitos a decodificação com correção de erro, tal como decodificação LDPC. Na simulação, BER/FER é medido (calculado) usando o resultado da decodificação com correção de erro.

[00594] A unidade de canal 230 da figura 52 também é configurada para incluir apenas a unidade de AWGN 234 e o adicionador 235 sem incluir a unidade de IBO 231, o multiplicador 232 e a unidade de TWTA 233, de forma que a unidade de canal 230 sirva como um modelo do canal AWGN.

[00595] A figura 53 é uma ilustração de um primeiro exemplo do processamento de intercâmbio de acordo com o método de intercâmbio para Sx quando o método de modulação for 16PSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx de r = 7/15 ou 8/15.

[00596] Quando o método de modulação for 16PSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx de r = 7/15 ou 8/15, os (16.200/(4 x 1)) x (4 x 1) bits de código gravados na memória 31 na direção da coluna x na direção da linha são lidos em unidades de 4 x 1 (= mb) bits na direção da linha no desmultiplexador 25 e são supridos para a unidade de intercâmbio 32 (figuras 22 e 23).

[00597] A unidade de intercâmbio 32 realiza intercâmbio de 4 x 1 (= mb) bits de código b0 a b3, de forma que 4 x 1 (= mb) bits de código b0 a b3 lidos a partir da memória 31 sejam alocados, por exemplo, em 4 x 1 (= mb) bits de símbolo y0 a y3 de 1 (= b) símbolo, da forma mostrada na figura 53.

[00598] Isto é, a unidade de intercâmbio 32 realiza o intercâmbio de forma que os bits de código sejam alocados nos bits de símbolo como segue: bit de código b0 para bit de símbolo y1, bit de código b1 para bit de símbolo y2, bit de código b2 para bit de símbolo y0, e bit de código b3 para bit de símbolo y3.

[00599] A figura 54 é uma ilustração de um segundo exemplo do processamento de intercâmbio de acordo com o método de intercâmbio para Sx quando o método de modulação for 16PSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx de r = 7/15 ou 8/15.

[00600] Neste caso, da forma descrita em relação à figura 53, os (16.200/(4 x 1)) x (4 x 1) bits de código gravados na memória 31 na direção da coluna x na direção da linha são lidos em unidades de 4 x 1 (= mb) bits na direção da linha no desmultiplexador 25 e são supridos para a unidade de intercâmbio 32 (figuras 22 e 23).

[00601] A unidade de intercâmbio 32 realiza intercâmbio de 4 x 1 (= mb) bits de código b0 a b3 de forma que 4 x 1 (= mb) bits de código b0 a b3 lidos a partir da memória 31 sejam alocados, por exemplo, em 4 x 1 (= mb) bits de símbolo y0 a y3 de 1 (= b) símbolo, da forma mostrada na figura 54.

[00602] Isto é, a unidade de intercâmbio 32 realiza o intercâmbio de forma que os bits de código sejam alocados nos bits de símbolo como segue: bit de código b0 no bit de símbolo y1, bit de código b1 no bit de símbolo y3, bit de código b2 no bit de símbolo y0, e bit de código b3 no bit de símbolo y2.

[00603] A figura 55 é uma ilustração de um terceiro exemplo do processamento de intercâmbio de acordo com o método de intercâmbio para Sx quando o método de modulação for 16PSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx de r = 7/15 ou 8/15.

[00604] Neste caso, da forma descrita em relação à figura 53, os (16.200/(4 x 1)) x (4 x 1) bits de código gravados na memória 31 na direção da coluna x na direção da linha são lidos em unidades de 4 x 1 (= mb) bits na direção da linha no desmultiplexador 25 e são supridos para a unidade de intercâmbio 32 (figuras 22 e 23).

[00605] A unidade de intercâmbio 32 realiza intercâmbio dos 4 x 1 (= mb) bits de código b0 a b3 de forma que 4 x 1 (= mb) bits de código b0 a b3 lidos a partir da memória 31 sejam alocados, por exemplo, em 4 x 1 (= mb) bits de símbolo y0 a y3 de 1 (= b) símbolo, da forma mostrada na figura 55.

[00606] Isto é, a unidade de intercâmbio 32 realiza o intercâmbio de forma que os bits de código sejam alocados nos bits de símbolo como segue: bit de código b0 no bit de símbolo y2, bit de código b1 no bit de símbolo y1, bit de código b2 no bit de símbolo y0, e bit de código b3 no bit de símbolo y3.

[00607] A figura 56 é uma ilustração de um quarto exemplo do processamento de intercâmbio de acordo com o método de intercâmbio para Sx quando o método de modulação for 16PSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx de r = 7/15 ou 8/15.

[00608] Neste caso, da forma descrita em relação à figura 53, os (16.200/(4 x 1)) x (4 x 1) bits de código gravados na memória 31 na direção da coluna x na direção da linha são lidos em unidades de 4 x 1 (= mb) bits na direção da linha no desmultiplexador 25 e são supridos para a unidade de intercâmbio 32 (figuras 22 e 23).

[00609] A unidade de intercâmbio 32 realiza intercâmbio de 4 x 1 (= mb) bits de código b0 a b3, de forma que 4 x 1 (= mb) bits de código b0 a b3 lidos a partir da memória 31 sejam alocados, por exemplo, nos 4 x 1 (= mb) bits de símbolo y0 a y3 de 1 (= b) símbolo, da forma mostrada na figura 56.

[00610] Isto é, a unidade de intercâmbio 32 realiza o intercâmbio de forma que os bits de código sejam alocados nos bits de símbolo como segue: bit de código b0 no bit de símbolo y3, bit de código b1 no bit de símbolo y1, bit de código b2 no bit de símbolo y0, e bit de código b3 no bit de símbolo y2.

[00611] A figura 57 é uma ilustração de um quinto exemplo do processamento de intercâmbio de acordo com o método de intercâmbio para Sx quando o método de modulação for 16PSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx de r = 7/15 ou 8/15.

[00612] Neste caso, da forma descrita em relação à figura 53, os (16.200/(4 x 1)) x (4 x 1) bits de código gravados na memória 31 na direção da coluna x na direção da linha são lidos em unidades de 4 x 1 (= mb) bits na direção da linha no desmultiplexador 25 e são supridos para a unidade de intercâmbio 32 (figuras 22 e 23).

[00613] A unidade de intercâmbio 32 realiza intercâmbio de 4 x 1 (= mb) bits de código b0 a b3, de forma que 4 x 1 (= mb) bits de código b0 a b3 lidos a partir da memória 31 sejam alocados, por exemplo, em 4 x 1 (= mb) bits de símbolo y0 a y3 de 1 (= b) símbolo, da forma mostrada na figura 57.

[00614] Isto é, a unidade de intercâmbio 32 realiza o intercâmbio de forma que os bits de código sejam alocados nos bits de símbolo como segue: bit de código b0 no bit de símbolo y1, bit de código b1 no bit de símbolo y2, bit de código b2 no bit de símbolo y3, e bit de código b3 no bit de símbolo y0.

[00615] A figura 58 é uma ilustração de um sexto exemplo do processamento de intercâmbio de acordo com o método de intercâmbio para Sx quando o método de modulação for 16PSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx de r = 7/15 ou 8/15.

[00616] Neste caso, da forma descrita em relação à figura 53, os (16.200/(4 x 1)) x (4 x 1) bits de código gravados na memória 31 na direção da coluna x na direção da linha são lidos em unidades de 4 x 1 (= mb) bits na direção da linha no desmultiplexador 25 e são supridos para a unidade de intercâmbio 32 (figuras 22 e 23).

[00617] A unidade de intercâmbio 32 realiza intercâmbio de 4 x 1 (= mb) bits de código b0 a b3, de forma que 4 x 1 (= mb) bits de código b0 a b3 lidos a partir da memória 31 sejam alocados, por exemplo, em 4 x 1 (= mb) bits de símbolo y0 a y3 de 1 (= b) símbolo, da forma mostrada na figura 58.

[00618] Isto é, a unidade de intercâmbio 32 realiza o intercâmbio de forma que os bits de código sejam alocados nos bits de símbolo como segue: bit de código b0 no bit de símbolo y1, bit de código b1 no bit de símbolo y3, bit de código b2 no bit de símbolo y2, e bit de código b3 no bit de símbolo y0.

[00619] A figura 59 é uma ilustração de um sétimo exemplo do processamento de intercâmbio de acordo com o método de intercâmbio para Sx quando o método de modulação for 16PSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx de r = 7/15 ou 8/15.

[00620] Neste caso, da forma descrita em relação à figura 53, os (16.200/(4 x 1)) x (4 x 1) bits de código gravados na memória 31 na direção da coluna x na direção da linha são lidos em unidades de 4 x 1 (= mb) bits na direção da linha no desmultiplexador 25 e são supridos para a unidade de intercâmbio 32 (figuras 22 e 23).

[00621] A unidade de intercâmbio 32 realiza intercâmbio de 4 x 1 (= mb) bits de código b0 a b3, de forma que 4 x 1 (= mb) bits de código b0 a b3 lidos a partir da memória 31 sejam alocados, por exemplo, em 4 x 1 (= mb) bits de símbolo y0 a y3 de 1 (= b) símbolo, da forma mostrada na figura 59.

[00622] Isto é, a unidade de intercâmbio 32 realiza o intercâmbio de forma que os bits de código sejam alocados nos bits de símbolo como segue: bit de código b0 no bit de símbolo y2, bit de código b1 no bit de símbolo y1, bit de código b2 no bit de símbolo y3, e bit de código b3 no bit de símbolo y0.

[00623] A figura 60 é uma ilustração de um oitavo exemplo do processamento de intercâmbio de acordo com o método de intercâmbio para Sx quando o método de modulação for 16PSK e os múltiplos b forem 1 na transmissão de dados que usa o código 16k para Sx de r = 7/15 ou 8/15.

[00624] Neste caso, da forma descrita em relação à figura 53, os (16.200/(4 x 1)) x (4 x 1) bits de código gravados na memória 31 na direção da coluna x na direção da linha são lidos em unidades de 4 x 1 (= mb) bits na direção da linha no desmultiplexador 25 e são supridos para a unidade de intercâmbio 32 (figuras 22 e 23).

[00625] A unidade de intercâmbio 32 realiza intercâmbio de 4 x 1 (= mb) bits de código b0 a b3 de forma que 4 x 1 (= mb) bits de código b0 a b3 lidos a partir da memória 31 sejam alocados, por exemplo, em 4 x 1 (= mb) bits de símbolo y0 a y3 de 1 (= b) símbolo, da forma mostrada na figura 60.

[00626] Isto é, a unidade de intercâmbio 32 realiza o intercâmbio de forma que os bits de código sejam alocados nos bits de símbolo como segue: bit de código b0 no bit de símbolo y3, bit de código b1 no bit de símbolo y1, bit de código b2 no bit de símbolo y3, e bit de código b3 no bit de símbolo y0.

[00627] A figura 61 é uma ilustração de um resultado da simulação de uma medição de simulação BER/FER pela adoção do terceiro exemplo do método de intercâmbio para Sx na figura 55 como o método de intercâmbio e pela adoção de 16APSK como o método de modulação e no código 16k para Sx da taxa de codificação r = 7/15.

[00628] A figura 62 é uma ilustração de um resultado da simulação de uma medição de simulação BER/FER pela adoção do terceiro exemplo do método de intercâmbio para Sx na figura 55 como o método de intercâmbio e pela adoção de 16APSK como o método de modulação e no código 16k para Sx da taxa de codificação r = 8/15.

[00629] Na figura 61 e na figura 62, o eixo geométrico horizontal mostra Es/N0 e o eixo geométrico vertical mostra BER/FER. Aqui, a linha cheia mostra BER e a linha pontilhada mostra FER.

[00630] A partir das figuras 61 e 62, pode ser confirmado que bom BER/FER é obtido para cada código 16k para Sx da taxa de codificação r = 7/15 e 8/15 e, assim, boa qualidade de comunicação é garantida na transmissão de dados usando o código 16k para Sx.

[00631] Na simulação, o BER/FER que é substancialmente igual àquele quando o primeiro exemplo do método de intercâmbio para Sx na figura 53, o segundo exemplo do método de intercâmbio para Sx na figura 54, o quarto exemplo do método de intercâmbio para Sx na figura 56 ou o oitavo exemplo do método de intercâmbio para Sx na figura 55 forem adotados é medido mesmo quando o terceiro exemplo do método de intercâmbio para Sx na figura 55 for adotado.

[00632] Aqui, em uma simulação na qual 16APSK é adotado como um método de modulação, pela adoção de 50 vezes como o número de vezes de decodificação por repetição C no momento da decodificação do código 16k para Sx e considerando que um canal NL (Não Linear) é o trajeto de comunicação 13 (figura 7), como no caso da simulação (figuras 50 e 51) na qual 8PSK é usado como o método de modulação, BER/FER é medido para vários padrões de alocação de bit nos quais 4 bits dos bits de código são alocados em 4 bits dos bits de símbolo.

[00633] O padrão de alocação de bit no qual bom BER/FER é obtido é adotado como o método de intercâmbio para Sx.

[00634] Desta maneira, pode-se dizer que o método de intercâmbio para Sx nas figuras 53 a 60 seja um método de intercâmbio ideal quando a transmissão de dados em 16APSK que usa o código 16k para Sx for realizada por meio do canal NL.

[00635] Na simulação na qual 16APSK é adotado como o método de oqfwnc>«q. woc eqpuVgnc>«q pc swcn c tcz«q fg tckq y fi qVkokzcfc fi cfqVcfc como a constelação de 16APSK em relação à constelação (figura 20) adotada com 16APSK de DVB-S.2.

[00636] Isto é, na simulação na qual 16APSK é adotado como o método de modulação, uma constelação na qual 4 pontos de sinal na circunferência de um círculo (círculo interno) que tem um raio R1 no qual a origem do plano IQ é um centro e 12 pontos de sinal na circunferência de um círculo (círculo externo) que tem um raio R2 (> R1), isto é, um total de 16 pontos de sinal são arranjados, é adotada como a constelação ilustrada na figura 20.

[00637] Na simulação na qual 16APSK é adotado como o método de modulação, um valor para o qual FER é o mínimo é adotado como a razão de tckq y ? T2/R1 na transmissão de dados realizada por meio do canal NL.

[00638] Especificamente, para o código 16k para Sx da taxa de eqfkfiec>«q t ? 9137, 7.47 fi cfqVcfq eqoq c taz«q fg tckq y PC ukownc>«q pc qual 16APSK é adotado como o método de modulação. Para o código 16k rctc Uz fc Vczc fg eqfkfiec>«q t ? 9137, 6,:7 fi cfqVcfq eqoq c taz«q fg tckq y na simulação na qual 16APSK é adotado como o método de modulação.

[00639] No método de intercâmbio para Sx nas figuras 53 a 60, boa qualidade de comunicação pode ser garantida não apenas durante o uso com o canal NL, mas, também, durante o uso, por exemplo, com um canal linear ou um canal AWGN no qual AWGN é adicionado no canal linear em vez de no canal NL.

[00640] Na simulação na qual BER/FER das figuras 61 e 62 é medida (também, na simulação na qual BER/FER das figuras 50 e 51 é medido como exposto), 10 % é adotado como uma taxa de roll-off. A taxa de roll-off é um parâmetro relacionado à unidade de filtro Nyquist 214 e à unidade de filtro de roll-off 223 do modelo do sistema de transmissão da figura 52.

[00641] As figuras 63 e 64 são ilustrações de exemplos dos pontos de ukpcn fg 38CRUM g fg woc tcz«q fg tckq y swcpfq 38CRUM hqt cfqvcfq eqoq um método de modulação na transmissão de dados que usa o código 16k para Sx.

[00642] Nas figuras 63 e 64, 16 pontos de sinal de 16APSK são arranjados em um círculo circunferencial interno que tem um raio de R1 e um círculo circunferencial externo que tem um raio de R2 maior que R1.

[00643] Especificamente, 4 pontos de sinal são arranjados no mesmo ângulo no círculo circunferencial interno que tem o raio de R1 e 12 pontos de sinal são arranjados no mesmo ângulo no círculo circunferencial externo que tem o raio de R2.

[00644] Na constelação de 16APSK (16 pontos de sinal), uma razão de raio (um valor que indica um fator pelo qual o raio R2 do círculo circunferencial externo é maior que o raio R1 do círculo circunferencial kntgrno) y ? T2/R1, que é uma razão de raio R2 do círculo circunferencial externo pelo raio R1 do círculo circunferencial interno, é decidida como um valor ideal para cada taxa de codificação r do código 16k para Sx de um alvo mapeado para os pontos de sinal.

[00645] Eqoq c rcz«o fg tckq kfgcn y, wo xclqt *rcz«o fg tckq+ swg fi melhor que um valor de avaliação predeterminado é obtido por primeira e segunda simulações.

[00646] C hkiwtc 85 klwuttc c tcz«q fg tckq Y qdtkfc rglc rtkogktc ukowlc>«q g c figura 86 klwuttc c rcz«o fg tckq y qdtkfc rglc ugiwpfc simulação.

[00647] Pc rrkogkrc ukowlc>«q, fc foroc klwutrcfc pc fígwrc 85, y ? 5,25 é obtida como a razão de raio ideal em relação ao código 16k para Sx de r ? 9137 g y ? 6,:7 fi odtkfc eooo c rcz«o fg rcko kfgcl go rglc>«o co e„fkgo 16k para Sx de r = 8/15.

[00648] Pc uggwpfc ukowlc>«o, fc foroc klwutrcfc pc fkgwrc 86, y ? 3,32 é obtida como a razão de raio ideal em relação ao código 16k para Sx de r ? 9137 g y ? 5,72 fi odtkfc eooo c rcz«o fg rcko kfgcl go rglc>«o co e„fkgo 16k para Sx de r = 8/15.

[00649] Aqui, na primeira simulação, o canal NL é considerado como o trajeto de comunicação 13 (figura 7), FER é definido como um valor na faixa de 10-1 até 10-2, um valor de uma SNR (Razão de Sinal por Ruído) de um sinal de transmissão é especificado e a razão de raio na qual o FER é o mínimo é no sinal de transmissão do SNR do valor obtido como a razão de tckq idgcl Yo

[00650] Desta maneira, pode-ug fkzgt swg c tcz«q fg tckq y qdvkfc rgnc primeira simulação é uma razão de raio ideal quando a transmissão de dados for realizada por meio do canal NL.

[00651] Na segunda simulação, por outro lado, o canal AWGN é considerado como o trajeto de comunicação 13, uma razão de raio na qual uma capacidade ICM (capacidade de Modulação Codificada do Entrelaçamento de Bit) que é um limite superior (capacidade do canal) de uma capacidade de transmissão decidida pelo arranjo dos pontos de sinal na constelação e pela SNR do sinal de transmissão é a máxima é obtida como a razão de raio ideal y0

[00652] Desta maneira, pode-ug fkzgt swg c tcz«q fg tckq y qdvkfc rgnc segunda simulação seja uma razão de raio ideal quando a transmissão de dados for realizada por meio do canal AWGN.

[00653] Para o código 16k para Sx de r = 7/15, BER/FER quando 16APSK for adotado cooq q ofiVqfq fg oqfwnc>«q g c tcz«q fg tckq y ? 7.47 ideal para o canal NL for adotada foi supradescrito em relação à figura 61.

[00654] Para o código 16k para Sx de r = 8/15, BER/FER quando 38CRUM hqt cfqVcfq eqoq q ofiVqfq fg oqfwnc>«q g c taz«q fg tckq y ? 6,:7 ideal para o canal NL for adotada foi supradescrito em relação à figura 62.

[00655] Auuko, rgnc cfq>«q fc tcz«q fg tckq y ? 7.47 rctc q e„fkiq 16k para Sx de r = 7/15, da forma ilustrada na figura 61, bom BER/FER pode ser obtido e, assim, boa qualidade de comunicação pode ser garantida.

[00656] UkoknctogpVg, rgnc cfq>«q fc tcz«q fg tckq y ? 6,:7 rctc q código 16k para Sx de r = 8/15, da forma ilustrada na figura 62, bom BER/FER pode ser obtido e, assim, boa qualidade de comunicação pode ser garantida.

[00657] Na constelação de 16APUM fc tcz«q fg tckq y qdvkfc rgnc primeira simulação, boa qualidade de comunicação pode ser garantida não apenas durante o uso com o canal NL, mas, também, durante o uso com o canal AWGN ou outros canais, a partir do ponto de vista que BER/FER é bom.

[00658] Na copuVgnc>«q fg 38CRUM fc tcz«q fg tckq y qdvkfc rgnc segunda simulação, boa qualidade de comunicação pode ser garantida independente do canal, a partir do ponto de vista que a capacidade de BICM é boa.

[00659] A figura 65 é um diagrama de blocos que ilustra um exemplo de configuração do dispositivo de recepção 12 da figura 7.

[00660] Uma unidade de operação OFDM 151 recebe um sinal OFDM a partir do dispositivo de transmissão 11 (figura 7) e executa o processamento de sinal do sinal OFDM. Dados que são obtidos pela execução do processamento de sinal pela unidade de operação OFDM 151 são supridos para uma unidade de gerenciamento de quadro 152.

[00661] A unidade de gerenciamento de quadro 152 executa o processamento (interpretação de quadro) de um quadro configurado pelos dados supridos a partir da unidade de operação OFDM 151 e supre um sinal dos dados alvos obtidos em decorrência disto e um sinal de sinalização para os desentrelaçadores de frequência 161 e 153.

[00662] O desentrelaçador de frequência 153 realiza desentrelaçamento de frequência em uma unidade de símbolo, em relação aos dados supridos a partir da unidade de gerenciamento de quadro 152 e supre o símbolo para um desmapeador 154.

[00663] O desmapeador 154 realiza demodulação de quadratura pelo desmapeamento (realização da decodificação do arranjo do ponto de sinal nos) dos dados (os dados na constelação) provenientes do desentrelaçador de frequência 153 com base no arranjo (constelação) dos pontos de sinal decididos na modulação por quadratura realizada no lado do dispositivo de transmissão 11 e supre dados (o código LDPC (probabilidade do código LDPC)) obtidos em decorrência disto para o decodificador LDPC 155.

[00664] O decodificador LDPC 155 realiza decodificação LDPC do código LDPC suprido a partir do desmapeador 154 e supre dados alvos LDPC (neste caso, um código BCH) obtidos em decorrência disto para um decodificador BCH 156.

[00665] O decodificador BCH 156 realiza decodificação BCH dos dados alvos LDPC supridos a partir do decodificador LDPC 155 e transmite dados de controle (sinalização) obtidos como um resultado.

[00666] Neste particular, o desentrelaçador de frequência 161 realiza desentrelaçamento de frequência em uma unidade de símbolo, em relação aos dados supridos a partir da unidade de gerenciamento de quadro 152 e supre o símbolo para um decodificador SISO/MISO 162.

[00667] O decodificador SISO/MISO 162 realiza decodificação espaçotemporal dos dados supridos a partir do desentrelaçador de frequência 161 e supre os dados para um desentrelaçador de tempo 163.

[00668] O desentrelaçador de tempo 163 realiza desentrelaçamento de tempo em uma unidade de símbolo em relação aos dados supridos a partir do decodificador SISO/MISO 162 e supre os dados para um desmapeador 164.

[00669] O desmapeador 164 realiza demodulação de quadratura pelo desmapeamento (realização da decodificação do arranjo do ponto de sinal nos) dos dados (os dados na constelação) provenientes do desentrelaçador de tempo 163 com base no arranjo (constelação) dos pontos de sinal decididos na modulação por quadratura realizada no lado do dispositivo de transmissão 11 e supre dados obtidos em decorrência disto para o desentrelaçador de bit 165.

[00670] O desentrelaçador de bit 165 realiza desentrelaçamento de bit nos dados provenientes do desmapeador 164 e supre o código LDPC (a probabilidade LDPC) que são dados depois do desentrelaçamento de bit para o decodificador LDPC 166.

[00671] O decodificador LDPC 166 realiza decodificação LDPC do código LDPC suprido a partir do desentrelaçador de bit 165 e supre dados alvos LDPC (neste caso, um código BCH) obtidos em decorrência disto para um decodificador BCH 167.

[00672] O decodificador BCH 167 realiza decodificação BCH dos dados alvos LDPC supridos a partir do decodificador LDPC 155 e supre dados obtidos em decorrência disto para um desembaralhador BB 168.

[00673] O desembaralhador BB 168 executa desembaralhamento BB em relação aos dados supridos a partir do decodificador BCH 167 e supre dados obtidos em decorrência disto para uma unidade de deleção de nulo 169.

[00674] A unidade de deleção de nulo 169 deleta nulo inserido pelo compensador 112 da figura 8, dos dados supridos a partir do desembaralhador BB 168 e supre os dados para um desmultiplexador 170.

[00675] O desmultiplexador 170 separa individualmente um ou mais fluxos contínuos (dados alvos) multiplexados com os dados supridos a partir da unidade de deleção de nulo 169, realiza processamento necessário para transmitir os fluxos contínuos como fluxos contínuos de saída.

[00676] Aqui, o dispositivo de recepção 12 pode ser configurado sem incluir parte dos blocos ilustrados na figura 65. Isto é, por exemplo, em um caso em que o dispositivo de transmissão 11 (figura 8) for configurado sem incluir o entrelaçador de tempo 118, o codificador SISO/MISO 119, o entrelaçador de frequência 120 e o entrelaçador de frequência 124, o dispositivo de recepção 12 pode ser configurado sem incluir o desentrelaçador de tempo 163, o decodificador SISO/MISO 162, o desentrelaçador de frequência 161 e o desentrelaçador de frequência 153 que são blocos respectivamente correspondentes ao entrelaçador de tempo 118, ao codificador SISO/MISO 119, ao entrelaçador de frequência 120 e ao entrelaçador de frequência 124 do dispositivo de transmissão 11.

[00677] A figura 66 é um diagrama de blocos que ilustra um exemplo de configuração do desentrelaçador de bit 165 da figura 65.

[00678] O desentrelaçador de bit 165 inclui um multiplexador (MUX) 54 e um desentrelaçador de distorção de coluna 55 e realiza desentrelaçamento (de bit) dos bits de símbolo do símbolo que compreende dados supridos a partir do desmapeador 164 (figura 65).

[00679] Isto é, o multiplexador 54 executa o processamento de intercâmbio reverso (processamento reverso do processamento de intercâmbio) correspondente ao processamento de intercâmbio executado pelo desmultiplexador 25 da figura 9, isto é, processamento de intercâmbio reverso para retornar posições dos bits de código (probabilidade dos bits de código) dos códigos LDPC intercambiados pelo processamento de intercâmbio para posições originais, em relação aos bits de símbolo do símbolo suprido a partir do desmapeador 164 e suprir um código LDPC obtido em decorrência disto para o desentrelaçador de distorção de coluna 55.

[00680] O desentrelaçador de distorção de coluna 55 realiza o desentrelaçamento de distorção de coluna (processamento reverso do entrelaçamento de distorção de coluna) correspondente ao entrelaçamento de distorção de coluna como o processamento de rearranjo executado pelo entrelaçador de distorção de coluna 24 da figura 9, isto é, o desentrelaçamento de distorção de coluna como o processamento de rearranjo reverso para retornar os bits de código dos códigos LDPC dos quais um arranjo é mudado pelo entrelaçamento de distorção de coluna como o processamento de rearranjo para o arranjo original, em relação ao código LDPC suprido a partir do multiplexador 54.

[00681] Especificamente, o desentrelaçador de distorção de coluna 55 grava os bits de código do código LDPC em uma memória para desentrelaçamento que tem a mesma configuração da memória 31 ilustrada na figura 28, lê os bits de código e realiza o desentrelaçamento de distorção de coluna.

[00682] Entretanto, no desentrelaçador de distorção de coluna 55, a gravação dos bits de código é realizada em uma direção da linha da memória para o desentrelaçamento usando endereços de leitura quando os bits de código forem lidos a partir da memória 31 como endereços de gravação. Além do mais, a leitura dos bits de código é realizada em uma direção da coluna da memória para o desentrelaçamento, usando endereços de gravação, quando os bits de código forem gravados na memória 31 como endereços de leitura.

[00683] O código LDPC que é obtido em decorrência do desentrelaçamento de distorção de coluna é suprido a partir do desentrelaçador de distorção de coluna 55 para o decodificador LDPC 166.

[00684] Aqui, em um caso em que o entrelaçamento de paridade, o entrelaçamento de distorção de coluna e o processamento de intercâmbio forem realizados em um código LDPC suprido a partir do desmapeador 164 para o desentrelaçador de bit 165, todos do desentrelaçamento de paridade (processamento oposto ao entrelaçamento de paridade, isto é, desentrelaçamento de paridade que retorna os bits de código de um código LDPC no qual o arranjo é mudado pelo entrelaçamento de paridade para o arranjo original) correspondentes ao entrelaçamento de paridade, do processamento de intercâmbio reverso correspondente ao processamento de intercâmbio e do desentrelaçamento de distorção de coluna correspondente ao entrelaçamento de distorção de coluna podem ser realizados no desentrelaçador de bit 165.

[00685] Entretanto, o desentrelaçador de bit 165 da figura 66 inclui o multiplexador 54 que realiza o processamento de intercâmbio reverso correspondente ao processamento de intercâmbio e o desentrelaçador de distorção de coluna 55 que realiza o desentrelaçamento de distorção de coluna correspondente ao entrelaçamento de distorção de coluna, mas não inclui um bloco que realiza o desentrelaçamento de paridade correspondente ao entrelaçamento de paridade e o desentrelaçamento de paridade não é realizado.

[00686] Portanto, o código LDPC no qual o processamento de intercâmbio reverso e o desentrelaçamento de distorção de coluna são realizados e o desentrelaçamento de paridade não é realizado é suprido a partir do (desentrelaçador de distorção de coluna 55 do) desentrelaçador de bit 165 para o decodificador LDPC 166.

[00687] O decodificador LDPC 166 realiza a decodificação LDPC do código LDPC suprido a partir do desentrelaçador de bit 165, usando uma matriz de verificação de paridade transformada obtida pela realização pelo menos da substituição da coluna correspondente ao entrelaçamento de paridade em relação à matriz de verificação de paridade H usada pelo codificador LDPC 115 da figura 8 para realizar a codificação LDPC e transmite dados obtidos em decorrência disto para um resultado da decodificação dos dados alvos LDPC.

[00688] A figura 67 é um fluxograma que ilustra o processamento que é executado pelo desmapeador 164, pelo desentrelaçador de bit 165 e pelo decodificador LDPC 166 da figura 66.

[00689] Na etapa S111, o desmapeador 164 desmapeia os dados (dados na constelação mapeada para um ponto de sinal) supridos a partir do desentrelaçador de tempo 163, realiza modulação ortogonal e supre o símbolo para o desentrelaçador de bit 165 e o processamento prossegue para a etapa S112.

[00690] Na etapa S112, o desentrelaçador de bit 165 realiza desentrelaçamento (desentrelaçamento de bit) dos dados supridos a partir do desmapeador 164 e o processamento prossegue para a etapa S113.

[00691] Isto é, na etapa S112, no desentrelaçador de bit 165, o multiplexador 54 executa o processamento de intercâmbio reverso em relação aos dados (correspondentes aos bits de símbolo do símbolo) supridos a partir do desmapeador 164 e supre bits de código de um código LDPC obtido em decorrência disto para o desentrelaçador de distorção de coluna 55.

[00692] O desentrelaçador de distorção de coluna 55 realiza o desentrelaçamento de distorção de coluna em relação ao código LDPC suprido a partir do multiplexador 54 e supre um código LDPC (probabilidade do código LDPC) obtido em decorrência disto para o decodificador LDPC 166.

[00693] Na etapa S113, o decodificador LDPC 166 realiza a decodificação LDPC do código LDPC suprido a partir do desentrelaçador de distorção de coluna 55, usando uma matriz de verificação de paridade transformada obtida pela realização pelo menos da substituição da coluna correspondente ao entrelaçamento de paridade em relação à matriz de verificação de paridade H usada pelo codificador LDPC 115 da figura 8 para realizar a codificação LDPC e transmite dados obtidos em decorrência disto, como um resultado da decodificação de dados alvos LDPC, para o decodificador BCH 167.

[00694] Na figura 66, por conveniência de explicação, o multiplexador 54 que executa o processamento de intercâmbio reverso e o desentrelaçador de distorção de coluna 55 que realiza o desentrelaçamento de distorção de coluna são individualmente configurados, similar ao caso da figura 9. Entretanto, o multiplexador 54 e o desentrelaçador de distorção de coluna 55 podem ser integralmente configurados.

[00695] No entrelaçador de bit 116 da figura 9, quando o entrelaçamento de distorção de coluna não for realizado, não é necessário prover o desentrelaçador de distorção de coluna 55 no desentrelaçador de bit 165 da figura 66.

[00696] A seguir, a decodificação LDPC que é realizada pelo decodificador LDPC 166 da figura 65 será adicionalmente descrita.

[00697] No decodificador LDPC 166 da figura 65, como exposto, a decodificação LDPC do código LDPC do desentrelaçador de distorção de coluna 55, na qual o processamento de intercâmbio reverso e o desentrelaçamento de distorção de coluna são realizados e o desentrelaçamento de paridade não é realizado, é realizada usando uma matriz de verificação de paridade transformada obtida pela realização pelo menos da substituição da coluna correspondente ao entrelaçamento de paridade em relação à matriz de verificação de paridade H usada pelo codificador LDPC 115 da figura 8 para realizar a codificação LDPC.

[00698] Neste caso, decodificação LDPC que pode suprimir uma frequência de operação em uma faixa suficientemente realizável, ao mesmo tempo em que suprime uma escala de circuito, pela realização da decodificação LDPC usando a matriz de verificação de paridade transformada, é previamente sugerida (por exemplo, consulte JP 4224777B).

[00699] Portanto, primeiro, a decodificação LDPC usando a matriz de verificação de paridade transformada previamente sugerida será descrita em relação às figuras 68 a 71.

[00700] A figura 68 ilustra um exemplo de uma matriz de verificação de paridade H de um código LDPC no qual um comprimento de código N é 90 e uma taxa de codificação é 2/3.

[00701] Na figura 68 (igual à figura 69 e à figura 70 a serem descritas a seguir), 0 é representado por um período (.).

[00702] Na matriz de verificação de paridade H da figura 68, a matriz de paridade torna-se uma estrutura de escadaria.

[00703] A figura 69 ilustra uma matriz de verificação de paridade H' que é obtida pela execução da substituição de linha de uma expressão (11) e da substituição da coluna de uma expressão (12) em relação à matriz de verificação de paridade H da figura 68. Substituição de linha: (6s + t + 1)-fiukoc"nkpjc"s"*7v"-"u"-"3+- ésima linha ••• (11) Substituição da coluna: (6x + y + 61)-fiukoc"eqnwpc"s"*7{"-"z + 61)-ésima coluna ••• (12)

[00704] Nas expressões (11) e (12), s, t, x e y são números inteiros nas fakzcu fg 2 0 u > 7. 2 0 V > 8. 2 0 z > 7 g 2 0 V > 8. tgurgeVkxcogpVgo

[00705] De acordo com a substituição da linha da expressão (11), substituição é realizada de maneira tal que as 1a, 7a, 13a, 19a e 25a linhas que têm restantes de 1 quando são divididas por 6 sejam substituídas com as 1a, 2a, 3a, 4a e 5a linhas e as 2a, 8a, 14a, 20a e 26a linhas que têm restantes de 2 quando são divididas por 6 sejam substituídas com as 6a, 7a, 8a, 9a e 10a linhas, respectivamente.

[00706] De acordo com a substituição da coluna da expressão (12), substituição é realizada de maneira tal que as 61a, 67a, 73a, 79a e 85a colunas que têm restantes de 1 quando são divididas por 6 sejam substituídas com as 61a, 62a, 63a, 64a e 65a colunas, respectivamente, e as 62a, 68a, 74a, 80a e 86a colunas que têm restantes de 2 quando são divididas por 6 sejam substituídas com as 66a, 67a, 68a, 69a e 70a colunas, respectivamente, em relação às 61a e seguintes colunas (matriz de paridade).

[00707] Desta maneira, uma matriz que é obtida pela realização das substituições das linhas e das colunas em relação à matriz de verificação de paridade H da figura 68 é uma matriz de verificação de paridade H' da figura 69.

[00708] Neste caso, mesmo quando a substituição de linha da matriz de verificação de paridade H for realizada, o arranjo dos bits de código do código LDPC não é influenciado.

[00709] A substituição da coluna da expressão (12) corresponde ao entrelaçamento de paridade para entrelaçar o (K + qx+ y+ 1)-ésimo bit de código na posição do (K + Py + x + 1)-ésimo bit de código, quando o comprimento de informação K for 60, o número de coluna P da unidade da estrutura cíclica for 5 e o divisor q (= M/P) do comprimento de paridade M (neste caso, 30) for 6.

[00710] Portanto, a matriz de verificação de paridade H' da figura 69 é uma matriz de verificação de paridade transformada obtida pela realização pelo menos da substituição da coluna que substitui a K+qx+y+1-ésima coluna da matriz de verificação de paridade H da figura 68 (que pode ser arbitrariamente chamada de uma matriz de verificação de paridade original a seguir) com a K+Py+x+1-ésima coluna.

[00711] Se a matriz de verificação de paridade H' da figura 69 for multiplicada com um resultado obtido pela realização da mesma substituição como a expressão (12) em relação ao código LDPC da matriz de verificação de paridade H da figura 68, um vetor zero é transmitido. Isto é, se um vetor de linha obtido pela realização da substituição da coluna da expressão (12) em relação a um vetor de linha c como o código LDPC (uma palavra código) da matriz de verificação de paridade original H for representado como c', HcT torna-se o vetor zero a partir da propriedade da matriz de verificação de paridade. Portanto, H'c'T naturalmente torna-se o vetor zero.

[00712] Desse modo, a matriz de verificação de paridade transformada H' da figura 69 torna-se uma matriz de verificação de paridade de um código LDPC c' que é obtido pela realização da substituição da coluna da expressão (12) em relação ao código LDPC c da matriz de verificação de paridade original H.

[00713] Portanto, a substituição da coluna da expressão (12) é realizada em relação ao código LDPC da matriz de verificação de paridade original H, o código LDPC c' depois que a substituição da coluna for decodificada (decodificação LDPC) usando a matriz de verificação de paridade transformada H' da figura 69, substituição reversa da substituição da coluna da expressão (12) é realizada em relação a um resultado da decodificação e o mesmo resultado da decodificação do caso no qual o código LDPC da matriz de verificação de paridade original H é decodificado usando a matriz de verificação de paridade H pode ser obtido.

[00714] A figura 70 ilustra a matriz de verificação de paridade transformada H' da figura 69 sendo espaçada em unidades de matrizes 5 x 5.

[00715] Na figura 70, a matriz de verificação de paridade transformada H' é representada por uma combinação de uma matriz unitária 5 x 5 (= p x p), uma matriz (a seguir, apropriadamente referida como uma matriz quase unitária) obtida pela definição um ou mais 1 da matriz unitária em zero, uma matriz (a seguir, apropriadamente referida como uma matriz deslocada) obtida pelo deslocamento cíclico da matriz unitária ou da matriz quase unitária, uma soma (a seguir, apropriadamente referida como uma matriz de soma) de duas ou mais matrizes da matriz unitária, da matriz quase unitária e da matriz deslocada e uma matriz zero 5 x 5.

[00716] A matriz de verificação de paridade transformada H' da figura 70 pode ser configurada usando a matriz unitária 5 x 5, a matriz quase unitária, a matriz deslocada, a matriz de soma e a matriz zero. Portanto, as matrizes 5 x 5 (a matriz unitária, a matriz quase unitária, a matriz deslocada, a matriz de soma e a matriz zero) que constituem a matriz de verificação de paridade transformada H' são apropriadamente referidas como matrizes constitutivas a seguir.

[00717] Quando o código LDPC representado pela matriz de verificação de paridade representada pelas matrizes constitutivas P x P for decodificado, uma arquitetura na qual P operações do nó de verificação e operações do nó variável são simultaneamente realizadas pode ser usada.

[00718] A figura 71 é um diagrama de blocos que ilustra um exemplo de configuração de um dispositivo de decodificação que realiza a decodificação.

[00719] Isto é, a figura 71 ilustra o exemplo de configuração do dispositivo de decodificação que realiza decodificação do código LDPC, usando a matriz de verificação de paridade transformada H' da figura 68 obtida pela realização pelo menos da substituição da coluna da expressão (12) em relação à matriz de verificação de paridade original H da figura 70.

[00720] O dispositivo de decodificação da figura 71 inclui uma memória de armazenamento de dados de ramificação 300 que inclui 6 FIFOs 3001 a 3006, um seletor 301 que seleciona os FIFOs 3001 a 3006, uma unidade de cálculo do nó de verificação 302, dois circuitos de deslocamento cíclico 303 e 308, uma memória de armazenamento de dados de ramificação 304 que inclui 18 FIFOs 3041 a 30418, um seletor 305 que seleciona os FIFOs 3041 a 30418, uma memória de dados de recepção 306 que armazena dados de recepção, uma unidade de cálculo do nó variável 307, uma unidade de cálculo da palavra de decodificação 309, uma unidade de rearranjo dos dados de recepção 310 e uma unidade de rearranjo dos dados decodificados 311.

[00721] Primeiro, um método de armazenamento de dados nas memórias de armazenamento de dados de ramificação 300 e 304 será descrito.

[00722] A memória de armazenamento de dados de ramificação 300 inclui os 6 FIFOs 3001 a 3006 que correspondem a um número obtido pela divisão de um número de linha 30 da matriz de verificação de paridade transformada H' da figura 70 por um número de linha 5 da matriz constitutiva (o número de coluna P da unidade da estrutura cíclica). O FIFO 300y (y = 1, 2, ••• e 6) inclui uma pluralidade de etapas de regiões de armazenamento. Na região de armazenamento de cada etapa, mensagens correspondentes a cinco ramificações a serem um número de linha e um número de coluna da matriz constitutiva (o número de coluna P da unidade da estrutura cíclica) podem ser simultaneamente lidas ou gravadas. O número de etapas das regiões de armazenamento do FIFO 300y torna-se 9 como um número máximo do número (peso de Hamming) de 1 de uma direção da linha da matriz de verificação de paridade transformada da figura 70.

[00723] No FIFO 3001, dados (mensagens vi provenientes de nós variáveis) correspondentes às posições de 1 nas primeira até quinta linhas da matriz de verificação de paridade transformada H' da figura 70 são armazenados em uma forma que preenche cada linha em uma direção transversal (uma forma na qual 0 é ignorado). Isto é, se uma j-ésima linha e uma i-ésima coluna forem representadas como (j, i), dados correspondentes às posições de 1 de uma matriz unitária 5 x 5 de (1, 1) até (5, 5) da matriz de verificação de paridade transformada H' são armazenados na região de armazenamento da primeira etapa do FIFO 3001. Na região de armazenamento da segunda etapa, dados correspondentes às posições de 1 de uma matriz deslocada (matriz deslocada obtida pelo deslocamento cíclico da matriz unitária 5 x 5 para o lado direito em 3) de (1, 21) até (5, 25) da matriz de verificação de paridade transformada H' são armazenados. Similar ao caso exposto, nas regiões de armazenamento das terceira até oitava etapas, dados são armazenados em associação com a matriz de verificação de paridade transformada H'. Na região de armazenamento da nona etapa, dados correspondentes às posições de 1 de uma matriz deslocada (matriz deslocada obtida pela substituição de 1 da primeira linha da matriz unitária 5 x 5 com 0 e pelo deslocamento cíclico da matriz unitária para o lado esquerdo em 1) de (1, 86) até (5, 90) da matriz de verificação de paridade transformada H' são armazenados.

[00724] No FIFO 3002, dados correspondentes às posições de 1 nas sexta até décima linhas da matriz de verificação de paridade transformada H' da figura 70 são armazenados. Isto é, na região de armazenamento da primeira etapa do FIFO 3002, dados correspondentes às posições de 1 da primeira matriz deslocada que constitui uma matriz de soma (matriz de soma a ser uma soma da primeira matriz deslocada obtida pelo deslocamento cíclico da matriz unitária 5 x 5 para o lado direito em 1 e da segunda matriz deslocada obtida pelo deslocamento cíclico da matriz unitária 5 x 5 para o lado direito em 2) de (6, 1) até (10, 5) da matriz de verificação de paridade transformada H' são armazenados. Além do mais, na região de armazenamento da segunda etapa, dados correspondentes às posições de 1 da segunda matriz deslocada que constitui a matriz de soma de (6, 1) até (10, 5) da matriz de verificação de paridade transformada H' são armazenados.

[00725] Isto é, em relação a uma matriz constitutiva cujo peso é dois ou mais, quando a matriz constitutiva for representada por uma soma de múltiplas partes de uma matriz unitária P x P cujo peso é 1, uma matriz quase unitária na qual um ou mais elementos de 1 na matriz unitária tornam-se 0 ou uma matriz deslocada obtida pelo deslocamento cíclico da matriz unitária ou da matriz quase unitária, dados (mensagens correspondentes a ramificações que pertencem à matriz unitária, à matriz quase unitária ou à matriz deslocada) correspondentes às posições de 1 na matriz unitária do peso de 1 , da matriz quase unitária ou da matriz deslocada são armazenados no mesmo endereço (o mesmo FIFO entre os FIFOs 3001 a 3006).

[00726] Subsequentemente, nas regiões de armazenamento das terceira até nona etapas, dados são armazenados em associação com a matriz de verificação de paridade transformada H', similar ao caso exposto.

[00727] Nos FIFOs 3003 a 3006, dados são armazenados em associação com a matriz de verificação de paridade transformada H', similar ao caso exposto.

[00728] A memória de armazenamento de dados de ramificação 304 inclui 18 FIFOs 3041 a 304 18 que correspondem a um número obtido pela divisão de um número de coluna 90 da matriz de verificação de paridade transformada H' por 5 a ser um número de coluna de uma matriz constitutiva (o número de coluna P da unidade da estrutura cíclica). O FIFO 304x (x = 1, 2, ••• e 18) inclui uma pluralidade de etapas de regiões de armazenamento. Na região de armazenamento de cada etapa, mensagens correspondentes a cinco ramificações correspondentes a um número de linha e a um número de coluna da matriz constitutiva (o número de coluna P da unidade da estrutura cíclica) podem ser simultaneamente lidas ou gravadas.

[00729] No FIFO 3041, dados (mensagens uj provenientes de nós de verificação) correspondentes a posições de 1 nas primeira até quinta colunas da matriz de verificação de paridade transformada H' da figura 70 são armazenados em uma forma que preenche cada coluna em uma direção longitudinal (uma forma na qual 0 é ignorado). Isto é, se uma j-ésima linha e uma i-ésima coluna forem representadas como (j, i), dados correspondentes às posições de 1 de uma matriz unitária 5 x 5 de (1, 1) até (5, 5) da matriz de verificação de paridade transformada H' são armazenados na região de armazenamento da primeira etapa do FIFO 3041. Na região de armazenamento da segunda etapa, dados correspondentes às posições de 1 da primeira matriz deslocada que constitui uma matriz de soma (matriz de soma a ser uma soma da primeira matriz deslocada obtida pelo deslocamento cíclico da matriz unitária 5 x 5 para o lado direito em 1 e da segunda matriz deslocada obtida pelo deslocamento cíclico da matriz unitária 5 x 5 para o lado direito em 2) de (6, 1) até (10, 5) da matriz de verificação de paridade transformada H' são armazenados. Além do mais, na região de armazenamento da terceira etapa, dados correspondentes às posições de 1 da segundo matriz deslocada que constitui a matriz de soma de (6, 1) até (10, 5) da matriz de verificação de paridade transformada H' são armazenados.

[00730] Isto é, em relação a uma matriz constitutiva cujo peso é dois ou mais, quando a matriz constitutiva for representada por uma soma de múltiplas partes de uma matriz unitária P x P cujo peso é 1, uma matriz quase unitária na qual um ou mais elementos de 1 na matriz unitária tornam-se 0 ou uma matriz deslocada obtida pelo deslocamento cíclico da matriz unitária ou da matriz quase unitária, dados (mensagens correspondentes a ramificações que pertencem à matriz unitária, à matriz quase unitária ou à matriz deslocada) correspondentes às posições de 1 na matriz unitária do peso de 1, na matriz quase unitária ou na matriz deslocada são armazenados no mesmo endereço (o mesmo FIFO entre os FIFOs 3041 a 30418).

[00731] Subsequentemente, nas regiões de armazenamento das quarta e quinta etapas, dados são armazenados em associação com a matriz de verificação de paridade transformada H', similar ao caso exposto. O número de etapas das regiões de armazenamento do FIFO 3041 torna-se 5 a ser um número máximo do número (peso de Hamming) de 1 de uma direção da linha na primeira até quinta colunas da matriz de verificação de paridade transformada H'.

[00732] Nos FIFOs 3042 e 3043, dados são armazenados em associação com a matriz de verificação de paridade transformada H', similar ao caso exposto, e cada comprimento (o número de etapas) é 5. Nos FIFOs 3044 a 304 12, dados são armazenados em associação com a matriz de verificação de paridade transformada H', similar ao caso exposto, e cada comprimento é 3. Nos FIFOs 30413 a 30418, dados são armazenados em associação com a matriz de verificação de paridade transformada H', similar ao caso exposto, e cada comprimento é 2.

[00733] A seguir, uma operação do dispositivo de decodificação da figura 71 será descrita.

[00734] A memória de armazenamento de dados de ramificação 300 inclui os 6 FIFOs 3001 a 3006. De acordo com informação (dados da matriz) D312 a cuja linha da matriz de verificação de paridade transformada H' da figura 70 cinco mensagens D311 supridas a partir de um circuito de deslocamento cíclico 308 de uma etapa prévia pertencem, o FIFO que armazena dados é selecionado a partir dos FIFOs 3001 a 3006 e as cinco mensagens D311 são coletivamente armazenadas sequencialmente no FIFO selecionado. Quando os dados forem lidos, a memória de armazenamento de dados de ramificação 300 lê sequencialmente as cinco mensagens D3001 a partir do FIFO 3001 e supre as mensagens para o seletor 301 de uma próxima etapa. Depois que a leitura das mensagens a partir do FIFO 3001 terminar, a memória de armazenamento de dados de ramificação 300 lê as mensagens sequencialmente a partir dos FIFOs 3002 a 3006 e supre as mensagens para o seletor 301.

[00735] O seletor 301 seleciona as cinco mensagens provenientes do FIFO a partir do qual dados são atualmente lidos, dentre os FIFOs 3001 a 3006, de acordo com um sinal de seleção D301 e supre as mensagens selecionadas como mensagens D302 para a unidade de cálculo do nó de verificação 302.

[00736] A unidade de cálculo do nó de verificação 302 inclui cinco calculadores do nó de verificação 3021 a 3025. A unidade de cálculo do nó de verificação 302 realiza uma operação do nó de verificação de acordo com a expressão (7), usando as mensagens D302 (D3021 a D3025) (mensagens vi da expressão 7) supridas através do seletor 301 e supre cinco mensagens D303 (D3031 a D3035) (mensagens uj da expressão (7)) obtidas em decorrência da operação do nó de verificação para um circuito de deslocamento cíclico 303.

[00737] O circuito de deslocamento cíclico 303 desloca ciclicamente as cinco mensagens D3031 a D3035 calculadas pela unidade de cálculo do nó de verificação 302, com base na informação (dados da matriz) D305 sobre quanto as matrizes unitárias (ou a matriz quase unitária) que se tornam a origem na matriz de verificação de paridade transformada H' são ciclicamente deslocadas para obter as correspondentes ramificações e suprir um resultado como mensagens D304 para a memória de armazenamento de dados de ramificação 304.

[00738] A memória de armazenamento de dados de ramificação 304 inclui os dezoito FIFOs 3041 a 30418. De acordo com a informação D305 sobre a qual linha da matriz de verificação de paridade transformada H' cinco mensagens D304 supridas a partir de um circuito de deslocamento cíclico 303 de uma etapa prévia pertencem, o FIFO que armazena dados é selecionado a partir dos FIFOs 3041 a 30418 e as cinco mensagens D304 são coletivamente armazenadas sequencialmente no FIFO selecionado. Quando os dados forem lidos, a memória de armazenamento de dados de ramificação 304 lê sequencialmente as cinco mensagens D3041 a partir do FIFO 3041 e supre as mensagens para o seletor 305 de uma próxima etapa. Depois que a leitura das mensagens a partir do FIFO 3041 terminar, a memória de armazenamento de dados de ramificação 304 lê as mensagens sequencialmente a partir dos FIFOs 3042 a 304 18 e supre as mensagens para o seletor 305.

[00739] O seletor 305 seleciona as cinco mensagens a partir do FIFO a partir do qual dados são atualmente lidos, dentre os FIFOs 3041 a 30418, de acordo com um sinal de seleção D307, e supre as mensagens selecionadas como mensagens D308 para a unidade de cálculo do nó variável 307 e a unidade de cálculo da palavra de decodificação 309.

[00740] Neste particular, a unidade de rearranjo dos dados de recepção 310 rearranja o código LDPC D313, que é correspondente à matriz de verificação de paridade H da figura 68, recebido através do trajeto de comunicação 13 pela realização da substituição da coluna da expressão (12) e supre o código LDPC como dados de recepção D314 para a memória de dados de recepção 306. A memória de dados de recepção 306 calcula uma LLR (Razão de Probabilidade Logarítmica) de recepção a partir dos dados de recepção D314 supridos a partir da unidade de rearranjo dos dados de recepção 310, armazena a LLR de recepção, coleta cinco LLRs de recepção e supre as LLRs de recepção como valores de recepção D309 para a unidade de cálculo do nó variável 307 e a unidade de cálculo da palavra de decodificação 309.

[00741] A unidade de cálculo do nó variável 307 inclui cinco calculadores de nó variável 3071 a 3075. A unidade de cálculo do nó variável 307 realiza a operação do nó variável de acordo com a expressão (1), usando as mensagens D308 (D3081 a D3085) (mensagens uj da expressão (1)) supridas através do seletor 305 e os cinco valores de recepção D309 (valores de recepção u0i da expressão (1)) supridos a partir da memória de dados de recepção 306, e supre mensagens D310 (D3101 a D3105) (mensagem vi da expressão (1)) obtidas como um resultado da operação para o circuito de deslocamento cíclico 308.

[00742] O circuito de deslocamento cíclico 308 desloca ciclicamente as mensagens D3101 a D3105 calculadas pela unidade de cálculo do nó variável 307, com base na informação sobre quanto as matrizes unitárias (ou a matriz quase unitária) que se tornam a origem na matriz de verificação de paridade transformada H' são ciclicamente deslocadas para obter as correspondentes ramificações e supre um resultado como mensagens D311 para a memória de armazenamento de dados de ramificação 300.

[00743] Pela circulação da operação exposta em um ciclo, a decodificação (operação do nó variável e operação do nó de verificação) do código LDPC pode ser realizada uma vez. Depois da decodificação do código LDPC pelo número predeterminado de vezes, o dispositivo de decodificação da figura 71 calcula um resultado final da decodificação e transmite o resultado final da decodificação, na unidade de cálculo da palavra de decodificação 309 e na unidade de rearranjo dos dados decodificados 311.

[00744] Isto é, a unidade de cálculo da palavra de decodificação 309 inclui cinco calculadores de palavra de decodificação 3091 a 3095. A unidade de cálculo da palavra de decodificação 309 calcula um resultado da decodificação (palavra de decodificação) com base na expressão (5), como uma etapa final de múltiplas decodificações, usando as cinco mensagens D308 (D3081 a D3085) (mensagens uj da expressão) transmitidas pelo seletor 305 e os cinco valores de recepção D309 (valores de recepção u0i da expressão (5)) supridos a partir da memória de dados de recepção 306 e supre dados decodificados D315 obtidos em decorrência disto para a unidade de rearranjo dos dados decodificados 311.

[00745] A unidade de rearranjo dos dados decodificados 311 realiza a substituição reversa da substituição da coluna da expressão (12) em relação aos dados decodificados D315 supridos a partir da unidade de cálculo da palavra de decodificação 309, rearranja a ordem dos mesmos e transmite os dados decodificados como um resultado final da decodificação D316.

[00746] Da forma supramencionada, pela realização de uma ou de ambas da substituição de linha e da substituição da coluna na matriz de verificação de paridade (matriz de verificação de paridade original) e pela conversão das mesmas em uma matriz de verificação de paridade (matriz de verificação de paridade transformada) que pode ser mostrada pela combinação de uma matriz unitária p x p, uma matriz quase unitária na qual um ou mais elementos de 1 da mesma tornam-se 0, uma matriz deslocada que desloca ciclicamente a matriz unitária ou a matriz quase unitária, uma matriz de soma que é a soma de duas ou mais da matriz unitária, da matriz quase unitária e da matriz deslocada e uma matriz 0 p x p, isto é, a combinação de matrizes constitutivas, quanto ao código decodificação LDPC, torna-se possível adotar a arquitetura que realiza simultaneamente o cálculo do nó de verificação e cálculo do nó variável por P, que é o número menor que o número de linha e o número de coluna da matriz de verificação de paridade. No caso de adoção da arquitetura que realiza simultaneamente cálculo de nó (cálculo do nó de verificação e cálculo do nó variável) por P, que é o número menor que o número de linha e o número de coluna da matriz de verificação de paridade, se comparado com um caso em que o cálculo de nó é simultaneamente realizado pelo número igual ao número de linha e ao número de coluna da matriz de verificação de paridade, é possível suprimir a frequência de operação em uma faixa factível e realizar muitos itens de decodificação iterativa.

[00747] O decodificador LDPC 166 que constitui o dispositivo de recepção 12 da figura 65 realiza a decodificação LDPC pela realização simultânea de P operações do nó de verificação e operações do nó variável, similar ao dispositivo de decodificação da figura 71.

[00748] Isto é, para a simplificação da explicação, se a matriz de verificação de paridade do código LDPC transmitido pelo codificador LDPC 115 que constitui o dispositivo de transmissão 11 da figura 8 for considerada como a matriz de verificação de paridade H ilustrada na figura 68 na qual a matriz de paridade torna-se uma estrutura de escadaria, no entrelaçador de paridade 23 do dispositivo de transmissão 11, o entrelaçamento de paridade para entrelaçar o (K + qx + y + 1)-ésimo bit de código na posição do (K + Py + x + 1)-ésimo bit de código é realizado em um estado no qual a informação K é definida em 60, o número de coluna P da unidade da estrutura cíclica é definido em 5 e o divisor q (= M/P) do comprimento de paridade M é definido em 6.

[00749] Em virtude de o entrelaçamento de paridade corresponder à substituição da coluna da expressão (12), como exposto, não é necessário realizar a substituição da coluna da expressão (12) no decodificador LDPC 166.

[00750] Por este motivo, no dispositivo de recepção 12 da figura 65, como exposto, o código LDPC no qual o desentrelaçamento de paridade não é realizado, isto é, o código LDPC em um estado no qual a substituição da coluna da expressão (12) é realizada, é suprido a partir do desentrelaçador de distorção de coluna 55 para o decodificador LDPC 166. No decodificador LDPC 166, o mesmo processamento do dispositivo de decodificação da figura 71, exceto em que a substituição da coluna da expressão (12) não é realizada, é executado.

[00751] Isto é, a figura 72 ilustra um exemplo de configuração do decodificador LDPC 166 da figura 65.

[00752] Na figura 72, o decodificador LDPC 166 tem a mesma configuração do dispositivo de decodificação da figura 71, exceto em que a unidade de rearranjo dos dados de recepção 310 da figura 71 não é provida, e executa o mesmo processamento do dispositivo de decodificação da figura 71, exceto em que a substituição da coluna da expressão (12) não é realizada. Portanto, explicação do decodificador LDPC é omitida.

[00753] Da forma supradescrita, em virtude de o decodificador LDPC 166 poder ser configurado sem prover a unidade de rearranjo dos dados de recepção 310, uma escala pode diminuir, se comparada com o dispositivo de decodificação da figura 71.

[00754] Nas figuras 68 a 72, para a simplificação da explicação, o comprimento de código N do código LDPC é definido em 90, o comprimento de informação K é definido em 60, o número de coluna (o número de linha e o número de coluna da matriz constitutiva) P da unidade da estrutura cíclica é definido em 5 e o divisor q (= M/P) do comprimento de paridade M é definido em 6. Entretanto, o comprimento de código N, o comprimento de informação K, o número de coluna P da unidade da estrutura cíclica e o divisor q (= M/P) não são limitados aos valores expostos.

[00755] Isto é, no dispositivo de transmissão 11 da figura 8, o codificador LDPC 115 transmite o código LDPC no qual o comprimento de código N é definido em 64.800 ou 16.200, o comprimento de informação K é definido em N - Pq (= N - M), o número de coluna P da unidade da estrutura cíclica é definido em 360 e o divisor q é definido em M/P. Entretanto, o decodificador LDPC 166 da figura 72 pode ser aplicado no caso em que P operações do nó de verificação e operações do nó variável forem simultaneamente realizadas em relação ao código LDPC e a decodificação LDPC for realizada.

[00756] A figura 73 é uma ilustração do processamento do multiplexador 54 que constitui o desentrelaçador de bit 165 da figura 66.

[00757] Isto é, A da figura 73 ilustra um exemplo de configuração funcional do multiplexador 54.

[00758] O multiplexador 54 inclui uma unidade de intercâmbio reverso 1001 e uma memória 1002.

[00759] O multiplexador 54 executa o processamento de intercâmbio reverso (processamento reverso do processamento de intercâmbio) correspondente ao processamento de intercâmbio executado pelo desmultiplexador 25 do dispositivo de transmissão 11, isto é, o processamento de intercâmbio reverso para retornar posições dos bits de código (bits de símbolo) dos códigos LDPC intercambiados pelo processamento de intercâmbio para posições originais, em relação aos bits de símbolo do símbolo suprido a partir do desmapeador 164 da etapa prévia, e supre um código LDPC obtido em decorrência disto para o desentrelaçador de distorção de coluna 55 da etapa seguinte.

[00760] Isto é, no multiplexador 54, os bits de símbolo yo, yi, ••• e ymb-i dos mb bits dos b símbolos são supridos para a unidade de intercâmbio reverso i00i em uma unidade dos b símbolos (consecutivos).

[00761] A unidade de intercâmbio reverso i00i realiza intercâmbio reverso para retornar os bits de símbolo yo, yi, ••• e ymb-i dos mb bits para um arranjo de bits de código bo, bi, ••• e bmb-i dos mb bits originais (arranjo dos bits de código b0 a bmb-i antes de o intercâmbio ser realizado na unidade de intercâmbio 32 que constitui o desmultiplexador 25 do lado do dispositivo de transmissão ii) e transmite os bits de código b0 a bmb-i dos mb bits obtidos como um resultado.

[00762] A memória i002 tem uma capacidade de armazenamento para armazenar os mb bits em uma direção da linha (transversal) e armazenar N/(mb) bits em uma direção da coluna (longitudinal), similar à memória 3i que constitui o desmultiplexador 25 do lado do dispositivo de transmissão ii. Isto é, a memória i002 inclui mb colunas que armazenam N/(mb) bits.

[00763] Entretanto, na memória i002, a gravação dos bits de código do código LDPC transmitido pela unidade de intercâmbio reverso i00i é realizada em uma direção na qual a leitura dos bits de código provenientes da memória 31 do desmultiplexador 25 do dispositivo de transmissão 11 é realizada e a leitura dos bits de código gravados na memória 1002 é realizada em uma direção na qual a gravação dos bits de código na memória 31 é realizada.

[00764] Isto é, no multiplexador 54 do dispositivo de recepção 12, da forma ilustrada por A da figura 73, a gravação dos bits de código do código LDPC transmitido pela unidade de intercâmbio reverso 1001 na direção da linha em uma unidade dos mb bits é sequencialmente realizada na direção das linhas inferiores a partir da primeira linha da memória 1002.

[00765] Se a gravação dos bits de código correspondentes a um comprimento de código terminar, o multiplexador 54 lê os bits de código a partir da memória 1002 na direção da coluna e supre os bits de código para o desentrelaçador de distorção de coluna 55 de uma etapa seguinte.

[00766] Neste caso, B da figura 73 é uma ilustração da leitura dos bits de código a partir da memória 1002.

[00767] No multiplexador 54, a leitura dos bits de código do código LDPC na direção para baixo (direção da coluna) a partir do lado superior das colunas que constituem a memória 1002 é realizada na direção das colunas da direção para a direita a partir do lado esquerdo.

[00768] A figura 74 é uma ilustração do processamento do desentrelaçador de distorção de coluna 55 que constitui o desentrelaçador de bit 165 da figura 66.

[00769] Isto é, a figura 74 ilustra um exemplo de configuração da memória 1002 do multiplexador 54.

[00770] A memória 1002 tem uma capacidade de armazenamento para armazenar os mb bits na direção da coluna (longitudinal) e armazenar os N/(mb) bits na direção da linha (transversal), e inclui mb colunas.

[00771] O desentrelaçador de distorção de coluna 55 grava os bits de código do código LDPC na memória 1002 na direção da linha, controla uma posição de início de leitura quando os bits de código forem lidos na direção da coluna e realiza o desentrelaçamento de distorção de coluna.

[00772] Isto é, no desentrelaçador de distorção de coluna 55, uma posição de início de leitura para iniciar a leitura dos bits de código é apropriadamente mudada em relação a cada uma da pluralidade de colunas, e o processamento de rearranjo reverso para retornar o arranjo dos bits de código rearranjado pelo entrelaçamento de distorção de coluna para o arranjo original é executado.

[00773] Neste caso, a figura 74 ilustra um exemplo de configuração da memória 1002 quando o método de modulação for o 16APSK, o 16QAM ou congêneres e os múltiplos b forem 1, da forma descrita na figura 28. Neste caso, um número de bits m de um símbolo é 4 bits e a memória 1002 inclui quatro (= mb) colunas.

[00774] O desentrelaçador de distorção de coluna 55, (em vez do multiplexador 54), realiza sequencialmente a gravação dos bits de código do código LDPC transmitido pela unidade de intercâmbio reverso 1001 na direção da linha, na direção das linhas inferiores a partir da primeira linha da memória 1002.

[00775] Se a gravação dos bits de código correspondentes a um comprimento de código terminar, o desentrelaçador de distorção de coluna 55 realiza leitura dos bits de código na direção para baixo (direção da coluna) a partir do lado superior da memória 1002, na direção das colunas da direção para a direita a partir do lado esquerdo.

[00776] Entretanto, o desentrelaçador de distorção de coluna 55 realiza a leitura dos bits de código da memória 1002, usando a posição de início de gravação para gravar os bits de código pelo entrelaçador de distorção de coluna 24 do lado do dispositivo de transmissão 11 como a posição de início de leitura dos bits de código.

[00777] Isto é, se um endereço de uma posição de um início (topo) de cada coluna for definido em 0 e um endereço de cada posição da direção da coluna for representado por um número inteiro da ordem ascendente, quando o método de modulação for o 16APSK ou o 16QAM e os múltiplos b forem 1, no desentrelaçador de distorção de coluna 55, uma posição de início de leitura é definida como uma posição cujo endereço é 0, em relação à coluna mais à esquerda. Em relação à segunda coluna (a partir do lado esquerdo), uma posição de início de leitura é definida como uma posição cujo endereço é 2. Em relação à terceira coluna, uma posição de início de leitura é definida como uma posição cujo endereço é 4. Em relação à quarta coluna, uma posição de início de leitura é definida como uma posição cujo endereço é 7.

[00778] Em relação às colunas nas quais as posições de início de leitura são as posições diferentes da posição cujo endereço é 0, depois que a leitura dos bits de código for realizada na posição mais inferior, a posição retorna para o início (posição cujo endereço é 0) e a leitura na posição imediatamente antes da posição de início de leitura é realizada. Então, a leitura a partir de uma próxima coluna (direita) é realizada.

[00779] Pela realização do desentrelaçamento de distorção de coluna supradescrito, o arranjo dos bits de código que são rearranjados pelo entrelaçamento de distorção de coluna retorna para o arranjo original.

[00780] A figura 75 é um diagrama de blocos que ilustra um outro exemplo de configuração do desentrelaçador de bit 165 da figura 65.

[00781] Nos desenhos, partes que correspondem ao caso da figura 66 são denotados com os mesmos números de referência e explicação das mesmas é apropriadamente omitida a seguir.

[00782] Isto é, o desentrelaçador de bit 165 da figura 75 tem a mesma configuração do caso da figura 66, exceto em que um desentrelaçador de paridade 1011 é provido de forma inédita.

[00783] Na figura 75, o desentrelaçador de bit 165 inclui um multiplexador (MUX) 54, um desentrelaçador de distorção de coluna 55 e um desentrelaçador de paridade 1011, e realiza desentrelaçamento de bit dos bits de código do código LDPC suprido a partir do desmapeador 164.

[00784] Isto é, o multiplexador 54 executa o processamento de intercâmbio reverso (processamento reverso do processamento de intercâmbio) correspondente ao processamento de intercâmbio executado pelo desmultiplexador 25 do dispositivo de transmissão 11, isto é, o processamento de intercâmbio reverso para retornar as posições dos bits de código intercambiadas pelo processamento de intercâmbio para as posições originais, em relação ao código LDPC suprido a partir do desmapeador 164, e supre um código LDPC obtido em decorrência disto para o desentrelaçador de distorção de coluna 55.

[00785] O desentrelaçador de distorção de coluna 55 realiza o desentrelaçamento de distorção de coluna correspondente ao entrelaçamento de distorção de coluna como o processamento de rearranjo executado pelo entrelaçador de distorção de coluna 24 do dispositivo de transmissão 11, em relação ao código LDPC suprido a partir do multiplexador 54.

[00786] O código LDPC que é obtido em decorrência do desentrelaçamento de distorção de coluna é suprido a partir do desentrelaçador de distorção de coluna 55 para o desentrelaçador de paridade 1011.

[00787] O desentrelaçador de paridade 1011 realiza o desentrelaçamento de paridade (processamento reverso do entrelaçamento de paridade) correspondente ao entrelaçamento de paridade realizado pelo entrelaçador de paridade 23 do dispositivo de transmissão 11, isto é, o desentrelaçamento de paridade para retornar o arranjo dos bits de código do código LDPC do qual um arranjo é mudado pelo entrelaçamento de paridade para o arranjo original, em relação aos bits de código depois do desentrelaçamento de distorção de coluna no desentrelaçador de distorção de coluna 55.

[00788] O código LDPC que é obtido em decorrência do desentrelaçamento de paridade é suprido a partir do desentrelaçador de paridade 1011 para o decodificador LDPC 166.

[00789] Portanto, no desentrelaçador de bit 165 da figura 75, o código LDPC no qual o processamento de intercâmbio reverso, o desentrelaçamento de distorção de coluna e o desentrelaçamento de paridade são realizados, isto é, o código LDPC que é obtido pela codificação LDPC de acordo com a matriz de verificação de paridade H é suprido para o decodificador LDPC 166.

[00790] O decodificador LDPC 166 realiza decodificação LDPC de um código LDPC proveniente do desentrelaçador de bit 165 pelo uso da matriz de verificação de paridade H usada para codificação LDPC pelo codificador LDPC 115 do dispositivo de transmissão 11. Isto é, o decodificador LDPC 166 realiza decodificação LDPC do código LDPC proveniente do desentrelaçador de bit 165 pelo uso da própria matriz de verificação de paridade H usada para codificação LDPC pelo codificador LDPC 115 do dispositivo de transmissão 11 ou pelo uso de uma matriz de verificação de paridade transformada obtida pela realização pelo menos da substituição da coluna correspondente ao entrelaçamento de paridade em relação à matriz de verificação de paridade H.

[00791] Na figura 75, o código LDPC que é obtido pela codificação LDPC de acordo com a matriz de verificação de paridade H é suprido a partir do (desentrelaçador de paridade 1011 do) desentrelaçador de bit 165 para o decodificador LDPC 166. Por este motivo, quando a decodificação LDPC do código LDPC for realizada usando a matriz de verificação de paridade H usada pelo codificador LDPC 115 do dispositivo de transmissão 11 para realizar a codificação LDPC, o decodificador LDPC 166 pode ser configurado por um dispositivo de decodificação que realiza a decodificação LDPC de acordo com um método de decodificação serial completo para realizar sequencialmente operações de mensagens (uma mensagem do nó de verificação e uma mensagem do nó variável) para cada nó ou um dispositivo de decodificação que realiza a decodificação LDPC de acordo com um método de decodificação paralelo completo para realizar simultaneamente (em paralelo) operações de mensagens para todos os nós.

[00792] No decodificador LDPC 166, quando a decodificação LDPC do código LDPC for realizada usando a matriz de verificação de paridade transformada obtida pela realização pelo menos da substituição da coluna correspondente ao entrelaçamento de paridade em relação à matriz de verificação de paridade H usada pelo codificador LDPC 115 do dispositivo de transmissão 11 para realizar a codificação LDPC, o decodificador LDPC 166 pode ser configurado por um dispositivo de decodificação (figura 71) que é um dispositivo de decodificação de uma arquitetura que realiza simultaneamente P (ou divisor de P diferente de 1) operações do nó de verificação e operações do nó variável e tem a unidade de rearranjo dos dados de recepção 310 para realizar a mesma substituição da coluna que a substituição da coluna para obter a matriz de verificação de paridade transformada em relação ao código LDPC e rearranjar os bits de código do código LDPC.

[00793] Na figura 75, para a conveniência de explicação, o multiplexador 54 que executa o processamento de intercâmbio reverso, o desentrelaçador de distorção de coluna 55 que realiza o desentrelaçamento de distorção de coluna e o desentrelaçador de paridade 1011 que realiza o desentrelaçamento de paridade são individualmente configurados. Entretanto, dois ou mais elementos do multiplexador 54, do desentrelaçador de distorção de coluna 55 e do desentrelaçador de paridade 1011 podem ser integralmente configurados, similar ao entrelaçador de paridade 23, ao entrelaçador de distorção de coluna 24 e ao desmultiplexador 25 do dispositivo de transmissão 11.

[00794] Além do mais, em um caso em que o entrelaçador de bit 116 (figura 8) do dispositivo de transmissão 11 for configurado sem incluir o entrelaçador de paridade 23 e o entrelaçador de distorção de coluna 24, na figura 75, o desentrelaçador de bit 165 pode ser configurado sem incluir o desentrelaçador de distorção de coluna 55 e o desentrelaçador de paridade 1011.

[00795] Mesmo neste caso, o decodificador LDPC 166 pode ser configurado com um dispositivo de decodificação de um método de decodificação serial completo para realizar a decodificação LDPC pelo uso da própria matriz de verificação de paridade H, um dispositivo de decodificação de um método de decodificação paralelo completo para realizar a decodificação LDPC pelo uso da própria matriz de verificação de paridade H e um dispositivo de decodificação (figura 71) que tem a unidade de rearranjo dos dados de recepção 310 que realiza decodificação LDPC por P cálculos do nó de verificação e cálculos do nó variável simultâneos pelo uso da matriz de verificação de paridade transformada H'.

[00796] A figura 76 é um diagrama de blocos que ilustra um primeiro exemplo de configuração de um sistema de recepção que pode ser aplicado no dispositivo de recepção 12.

[00797] Na figura 76, o sistema de recepção inclui uma unidade de aquisição 1101, uma unidade de processamento de decodificação do trajeto de transmissão 1102 e uma unidade de processamento de decodificação da origem da informação 1103.

[00798] A unidade de aquisição 1101 adquire um sinal que inclui um código LDPC obtido pela realização pelo menos da codificação LDPC em relação aos dados alvos LDPC, tais como dados de imagem ou dados de som de um programa, através de um trajeto de transmissão (trajeto de comunicação) não ilustrado nos desenhos, tais como difusão digital terrestre, difusão digital via satélite, uma rede CATV, a Internet, ou outras redes, e supre o sinal para a unidade de processamento de decodificação do trajeto de transmissão 1102.

[00799] Neste caso, quando o sinal adquirido pela unidade de aquisição 1101 for difundido a partir de uma estação de difusão através de uma onda terrestre, uma onda de satélite, ou uma rede CATV (Televisão a Cabo), a unidade de aquisição 1101 é configurada usando um sintonizador e um STB (Receptor/Decodificador Integrado). Quando o sinal adquirido pela unidade de aquisição 1101 for transmitido a partir de um servidor da Internet por difusão seletiva, como um IPTV (Televisão via Protocolo da Internet), a unidade de aquisição 1101 é configurada usando uma I/F (interface) de rede, tal como um NIC (Cartão de Interface de Rede).

[00800] A unidade de processamento de decodificação do trajeto de transmissão 1102 corresponde ao dispositivo de recepção 12. A unidade de processamento de decodificação do trajeto de transmissão 1102 executa o processamento de decodificação do trajeto de transmissão que inclui pelo menos o processamento para corrigir o erro gerado em um trajeto de transmissão, em relação ao sinal adquirido pela unidade de aquisição 1101 através do trajeto de transmissão, e supre um sinal obtido em decorrência disto para a unidade de processamento de decodificação da origem da informação 1103.

[00801] Isto é, o sinal que é adquirido pela unidade de aquisição 1101 através do trajeto de transmissão é um sinal que é obtido pela realização pelo menos da codificação com correção de erro para corrigir o erro gerado no trajeto de transmissão. A unidade de processamento de decodificação do trajeto de transmissão 1102 executa o processamento de decodificação do trajeto de transmissão, tal como processamento de correção de erro, em relação ao sinal.

[00802] Como a codificação com correção de erro, por exemplo, codificação LDPC ou codificação BCH existem. Neste caso, como a codificação com correção de erro, pelo menos a codificação LDPC é realizada.

[00803] O processamento de decodificação do trajeto de transmissão inclui demodulação de um sinal de modulação.

[00804] A unidade de processamento de decodificação da origem da informação 1103 executa o processamento de decodificação da origem da informação que inclui pelo menos o processamento para estender informação comprimida para informação original, em relação ao sinal no qual o processamento de decodificação do trajeto de transmissão é executado.

[00805] Isto é, codificação de compressão que comprime informação pode ser realizada em relação ao sinal adquirido pela unidade de aquisição 1101 através do trajeto de transmissão para diminuir uma quantidade de dados de uma imagem ou um som correspondente à informação. Neste caso, a unidade de processamento de decodificação da origem da informação 1103 executa o processamento de decodificação da origem da informação, tal como o processamento (processamento de extensão) para estender a informação comprimida para a informação original, em relação ao sinal no qual o processamento de decodificação do trajeto de transmissão é executado.

[00806] Quando a codificação de compressão não for realizada em relação ao sinal adquirido pela unidade de aquisição 1101 através do trajeto de transmissão, o processamento para estender a informação comprimida para a informação original não é executado na unidade de processamento de decodificação da origem da informação 1103.

[00807] Neste caso, como o processamento de extensão, por exemplo, decodificação MPEG existe. No processamento de decodificação do trajeto de transmissão, além do processamento de extensão, desembaralhamento pode ser incluído.

[00808] No sistema de recepção que é configurado como exposto, na unidade de aquisição 1101, um sinal no qual a codificação de compressão, tal como a codificação MPEG, e a codificação com correção de erro, tal como a codificação LDPC, são realizadas em relação aos dados, tais como uma imagem ou um som, é adquirido através do trajeto de transmissão e é suprido para a unidade de processamento de decodificação do trajeto de transmissão 1102.

[00809] Na unidade de processamento de decodificação do trajeto de transmissão 1102, o mesmo processamento do dispositivo de recepção 12 executa o processamento de decodificação do trajeto de transmissão em relação ao sinal suprido a partir da unidade de aquisição 1101 e um sinal obtido em decorrência disto é suprido para a unidade de processamento de decodificação da origem da informação 1103.

[00810] Na unidade de processamento de decodificação da origem da informação 1103, o processamento de decodificação da origem da informação, tal como a decodificação MPEG, é executado em relação ao sinal suprido a partir da unidade de processamento de decodificação do trajeto de transmissão 1102 e uma imagem ou um som obtido em decorrência disto são transmitidos.

[00811] O sistema de recepção da figura 76 supradescrito pode ser aplicado em um sintonizador de televisão para receber difusão de televisão correspondente à difusão digital.

[00812] Cada uma da unidade de aquisição 1101, da unidade de processamento de decodificação do trajeto de transmissão 1102 e da unidade de processamento de decodificação da origem da informação 1103 pode ser configurada como um dispositivo independente (hardware (IC (Circuito Integrado) e congêneres) ou módulo de software).

[00813] Em relação à unidade de aquisição 1101, à unidade de processamento de decodificação do trajeto de transmissão 1102 e à unidade de processamento de decodificação da origem da informação 1103, cada um de um conjunto da unidade de aquisição 1101 e da unidade de processamento de decodificação do trajeto de transmissão 1102, de um conjunto da unidade de processamento de decodificação do trajeto de transmissão 1102 e da unidade de processamento de decodificação da origem da informação 1103 e de um conjunto da unidade de aquisição 1101, da unidade de processamento de decodificação do trajeto de transmissão 1102 e da unidade de processamento de decodificação da origem da informação 1103 pode ser configurado como um dispositivo independente.

[00814] A figura 77 é um diagrama de blocos que ilustra um segundo exemplo de configuração do sistema de recepção que pode ser aplicado no dispositivo de recepção 12.

[00815] Nos desenhos, partes que correspondem ao caso da figura 76 são denotadas com os mesmos números de referência, e explicação das mesmas é apropriadamente omitida a seguir.

[00816] O sistema de recepção da figura 77 é comum ao caso da figura 76, em que a unidade de aquisição 1101, a unidade de processamento de decodificação do trajeto de transmissão 1102 e a unidade de processamento de decodificação da origem da informação 1103 são providas, e é diferente do caso da figura 76, em que uma unidade de transmissão 1111 é provida de forma inédita.

[00817] A unidade de transmissão 1111 é um dispositivo de exibição para exibir uma imagem ou um alto-falante para transmitir um som, e transmite uma imagem ou um som correspondentes a um sinal transmitido a partir da unidade de processamento de decodificação da origem da informação 1103. Isto é, a unidade de transmissão 1111 exibe a imagem ou transmite o som.

[00818] O sistema de recepção da figura 77 supradescrito pode ser aplicado em uma TV (receptor de televisão) que recebe a difusão de televisão correspondente à difusão digital ou em um receptor de rádio que recebe difusão de rádio.

[00819] Quando a codificação de compressão não for realizada em relação ao sinal adquirido na unidade de aquisição 1101, o sinal que é transmitido pela unidade de processamento de decodificação do trajeto de transmissão 1102 é suprido para a unidade de transmissão 1111.

[00820] A figura 78 é um diagrama de blocos que ilustra um terceiro exemplo de configuração do sistema de recepção que pode ser aplicado no dispositivo de recepção 12.

[00821] Nos desenhos, partes que correspondem ao caso da figura 76 são denotados com os mesmos números de referência, e explicação das mesmas é apropriadamente omitida a seguir.

[00822] O sistema de recepção da figura 78 é comum ao caso da figura 76, em que a unidade de aquisição 1101 e a unidade de processamento de decodificação do trajeto de transmissão 1102 são providas.

[00823] Entretanto, o sistema de recepção da figura 78 é diferente do caso da figura 76, em que a unidade de processamento de decodificação da origem da informação 1103 não é provida e uma unidade de gravação 1121 é provida de forma inédita.

[00824] A unidade de gravação 1121 grava (armazena) um sinal (por exemplo, pacotes TS do TS de MPEG) transmitido pela unidade de processamento de decodificação do trajeto de transmissão 1102 na mídia de gravação (armazenamento), tais como um disco ótico, um disco rígido (disco magnético) e uma memória flash.

[00825] O sistema de recepção da figura 78 supradescrito pode ser aplicado em um gravador que grava difusão de televisão.

[00826] Na figura 78, o sistema de recepção é configurado pela provisão da unidade de processamento de decodificação da origem da informação 1103 e pode gravar o sinal obtido pela execução do processamento de decodificação da origem da informação pela unidade de processamento de decodificação da origem da informação 1103, isto é, a imagem ou o som obtidos pela decodificação, pela unidade de gravação 1121.

[00827] A seguir, a série de processamentos supradescrita pode ser executada por hardware ou pode ser executada por software. No caso em que a série de processamentos for executada pelo software, um programa que configura o software é instalado em um computador de uso geral.

[00828] Portanto, a figura 130 ilustra um exemplo de configuração de uma modalidade do computador no qual um programa que executa a série de processamentos é instalado.

[00829] O programa pode ser previamente gravado em um disco rígido 705 e uma ROM 703 correspondente à mídia de gravação embutida no computador.

[00830] Alternativamente, o programa pode ser temporariamente ou permanentemente armazenado (gravado) na mídia de gravação removível 711, tais como um disco flexível, um CD-ROM (Memória Exclusiva de Leitura em Disco Compacto), um disco MO (Magneto-Ótico), um DVD (Disco Versátil Digital), um disco magnético e uma memória semicondutora. A mídia de gravação removível 711 pode ser provida como assim denominada software em pacote.

[00831] O programa é instalado a partir da mídia de gravação removível 711 no computador. Além do mais, o programa pode ser transmitido a partir de uma página da Internet de transferência para o computador sem fios através de um satélite artificial para difusão por satélite digital ou pode ser transmitido para o computador com fios através de uma rede, tais como uma LAN (Rede de Área Local) ou a Internet. O computador pode receber o programa transmitido da forma supradescrita por uma unidade de comunicação 708 e instalar o programa no disco rígido embutido 705.

[00832] O computador inclui uma CPU (Unidade de Processamento Central) 702 embutida em si. Uma interface de entrada/saída 710 é conectada na CPU 702 através de um barramento 701. Se um usuário operar uma unidade de inserção 707 configurada usando um teclado, um mouse e um microfone, e um comando for inserido através da interface de entrada/saída 710, a CPU 702 executa o programa armazenado na ROM (Memória Exclusiva de Leitura) 703 de acordo com o comando. Alternativamente, a CPU 702 carrega o programa armazenado no disco rígido 705, o programa transmitido a partir de um satélite ou uma rede, recebido pela unidade de comunicação 708 e instalado no disco rígido 705, ou o programa lido a partir da mídia de gravação removível 711 montada em uma unidade de disco 709 e instalado no disco rígido 705, na RAM (Memória de Acesso Aleatório) 704 e executa o programa. Desse modo, a CPU 702 executa o processamento de acordo com os fluxogramas supradescritos ou o processamento executado pelas configurações dos diagramas de blocos supradescritos. Além do mais, a CPU 702 transmite o resultado do processamento a partir da unidade de transmissão 706 configurada usando uma LCD (Visor de Cristal Líquido) ou um alto-falante, transmite o resultado do processamento a partir da unidade de comunicação 708 e grava o resultado do processamento no disco rígido 705 através da interface de entrada/saída 710, de acordo com a necessidade.

[00833] Na presente especificação, não é necessário processar as etapas de processamento que descrevem o programa para fazer com que o computador execute os vários processamentos em série temporal de acordo com a ordem descrita como os fluxogramas, e o processamento executado em paralelo ou individualmente (por exemplo, processamento em paralelo ou processamento usando um objeto) também é incluído.

[00834] O programa pode ser processado por um computador ou pode ser processado por uma pluralidade de computadores de uma maneira distribuída. O programa pode ser transmitido para um computador remoto e pode ser executado.

[00835] Uma modalidade da descrição não é limitada às modalidades supradescritas e várias mudanças e modificações podem ser feitas sem fugir do escopo da descrição.

[00836] Isto é, por exemplo, o (a tabela de valor inicial da matriz de verificação de paridade do) supradescrito código 16k para Sx pode ser usado mesmo se o trajeto de comunicação 13 (figura 7) for qualquer um de um circuito de satélite, de uma onda terrestre, de um cabo (circuito com fios) e ainda outros. Além do mais, o código 16k para Sx também pode ser usado para transmissão de dados diferente da difusão digital.

[00837] Lista Dos Sinais De Referência 11 dispositivo de transmissão 12 dispositivo de recepção 23 paridade entrelaçador 24 entrelaçador de distorção de coluna 25 desmultiplexador 31 memória 32 unidade de intercâmbio 54 multiplexador 55 desentrelaçador de distorção de coluna 111 adaptação de modo/multiplexador 112 compensador 113 embaralhador BB 114 codificador BCH 115 codificador LDPC 116 entrelaçador de bit 117 mapeador 118 entrelaçador de tempo 119 codificador SISO/MISO 120 entrelaçador de frequência 121 codificador BCH 122 codificador LDPC 123 mapeador 124 entrelaÁador de frequÍncia 131 construidor de quadro/unidade de alocaÁ„o de recurso 132 unidade de geraÁ„o OFDM 151 unidade de operaÁ„o OFDM 152 unidade de gerenciamento de quadro 153 desentrelaÁador de frequÍncia 154 desmapeador 155 decodificador LDPC 156 decodificador BCH 161 desentrelaÁador de frequÍncia 162 decodificador SISO/MISO 163 desentrelaÁador de tempo 164 desmapeador 165 desentrelaÁador de bit 166 decodificador LDPC 167 decodificador BCH 168 desembaralhador BB 169 unidade de deleÁ„o de nulo 170 desmultiplexador 210 unidade de Tx 211 unidade de FEC 212 unidade de mapeamento 213 unidade de amostragem ascendente 214 unidade de filtro Nyquist 220 unidade de Rx 221 unidade de AGC 222 multiplicador 223 unidade de filtro de roll-off 224 unidade de amostragem descendente 225 unidade de CSI 226 unidade de desmapeamento 227 unidade de FEC 230 unidade de canal 231 unidade de IBO 232 multiplicador 233 unidade de TWTA 234 unidade de AWGN 235 adicionador 300 memória de armazenamento de dados de ramificação 301 seletor 302 unidade de cálculo do nó de verificação 303 circuito de deslocamento cíclico 304 memória de armazenamento de dados de ramificação 305 seletor 306 memória de dados de recepção 307 unidade de cálculo do nó variável 308 circuito de deslocamento cíclico 309 unidade de cálculo da palavra de decodificação 310 unidade de rearranjo dos dados de recepção 311 unidade de rearranjo dos dados decodificados 601 unidade de processamento de codificação 602 unidade de armazenamento 611 unidade de definição da taxa de codificação 612 unidade de leitura da tabela de valor inicial 613 unidade de geração da matriz de verificação de paridade 614 unidade de leitura do bit de informação 615 unidade de operação da paridade de codificação 616 unidade de controle 701 barramento 702 CPU 703 ROM 704 RAM 705 disco rígido 706 unidade de transmissão 707 unidade de inserção 708 unidade de comunicação 709 unidade de disco 710 interface de entrada/saída 711 mídia de gravação removível 1001 unidade de intercâmbio reverse 1002 memória 1011 desentrelaçador de paridade 1101 unidade de aquisição 1101 unidade de processamento de decodificação do trajeto de transmissão 1103 unidade de processamento de decodificação da origem da informação 1111 unidade de transmissão 1121 unidade de gravação

Claims

1. Dispositivo de processamento de dados, caracterizado pelo fato de que compreende adicionalmente: uma unidade de intercâmbio reverso configurada para realizar processamento de intercâmbio reverso de bits de código intercambiado obtido a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original; e uma unidade de decodificação configurada para decodificar uma palavra código de Verificação de Paridade com Baixa Densidade, LDPC, obtida a partir do processamento de intercâmbio reverso; um código LDPC sendo com base em uma matriz de verificação de paridade, o comprimento do código LDPC sendo 16.200 bits e a taxa do código LDPC sendo 7/15, e em que os dados são associados com símbolos, cada símbolo correspondente a qualquer um de 8 pontos de sinal definidos por 8PSK, e cada símbolo sendo associado com três bits de palavra código LDPC; em que, quando 3 bits, y0, y1 e y2, de um símbolo armazenado em três unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/3 bits são alocados a um símbolo, y0 sendo o bit menos significativo e y2 sendo o bit mais significativo, a unidade de intercâmbio reverso é configurada para realizar o intercâmbio de: um símbolo de bit y0 com um bit de códigob1, um símbolo de bit y1 com um bit de código b0, e um símbolo de bit y2 com um bit de código b2, o bit de código b0 sendo o bit de código menos significativo e o bit de código b2 sendo o bit de código mais significativo entre b0, b1 e b2; em que a palavra código LDPC inclui bits de informação e bits de paridade, em que a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente ao bit de informação e uma parte de matriz de paridade correspondente ao bit de paridade, em que a parte da matriz de informação é mostrada por uma tabela de valor inicial da matriz de verificação de paridade, e em que a tabela de valor inicial da matriz de verificação de paridade é uma tabela que mostra posições de elementos de 1 da parte da matriz de informação para cada 360 colunas e é expressada como segue: 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638 356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602 18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559 3452 7935 8092 8623 56 1955 3000 8242 1809 4094 7991 8489 2220 6455 7849 8548 1006 2576 3247 6976 2177 6048 7795 8295 1413 2595 7446 8594 2101 3714 7541 8531 10 5961 7484 3144 4636 5282 5708 5875 8390 3322 5223 7975 197 4653 8283 598 5393 8624 906 7249 7542 1223 2148 8195 976 2001 5005.

2. Método de processamento de dados, caracterizado pelo fato de que compreende: uma etapa de intercâmbio reverso para realizar processamento de intercâmbio reverso de bits de código intercambiados obtidos a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original; e uma etapa de decodificação para decodificar uma palavra código de Verificação de Paridade com Baixa Densidade, LDPC, obtido a partir do processamento de intercâmbio reverso; um código LDPC sendo com base em uma matriz de verificação de paridade, o comprimento do código LDPC sendo 16.200 bits e a taxa do código LDPC sendo 7/15, e em que os dados são associados com símbolos, cada símbolo correspondente a qualquer um de 8 pontos de sinal definidos por 8PSK, e cada símbolo sendo associado com três bits de palavra código LDPC; em que, quando 3 bits, y0, y1 e y2, de um símbolo armazenado em três unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/3 bits são alocados a um símbolo, y0 sendo o bit menos significativo e y2 sendo o bit mais significativo, a etapa de intercâmbio reverso incluindo intercâmbio de: um símbolo de bit y0 com um bit de código b1, um símbolo de bit y1 com um bit de código b0, e um símbolo de bit y2 com um bit de código b2, o bit de código b0 sendo o bit de código menos significativo e o bit de código b2 sendo o bit de código mais significativo entre b0, b1 e b2; em que o código LDPC inclui um bit de informação e um bit de paridade, em que a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente ao bit de informação e uma parte de matriz de paridade correspondente ao bit de paridade, em que a parte da matriz de informação é mostrada por uma tabela de valor inicial da matriz de verificação de paridade, e em que a tabela de valor inicial da matriz de verificação de paridade é uma tabela que mostra posições de elementos de 1 da parte da matriz de informação para cada 360 colunas e é expressada como segue 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638 356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602 18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559 3452 7935 8092 8623 56 1955 3000 8242 1809 4094 7991 8489 2220 6455 7849 8548 1006 2576 3247 6976 2177 6048 7795 8295 1413 2595 7446 8594 2101 3714 7541 8531 10 5961 7484 3144 4636 5282 5708 5875 8390 3322 5223 7975 197 4653 8283 598 5393 8624 906 7249 7542 1223 2148 8195 976 2001 5005.

3. Dispositivo de processamento de dados, caracterizado pelo fato de que compreende: uma unidade de intercâmbio reverso configurada para realizar processamento de intercâmbio reverso de bits de código intercambiados obtidos a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original; e uma unidade de decodificação configurada para decodificar uma palavra código de Verificação de Paridade com Baixa Densidade, LDPC, obtido a partir do processamento de intercâmbio reverso; um código LDPC sendo com base em uma matriz de verificação de paridade, o comprimento do código LDPC sendo16.200 bits e a taxa do código LDPC sendo 7/15, e em que os dados são associados com símbolos, cada símbolo correspondente a qualquer um de 16 pontos de sinal definidos por 16APSK, e cada símbolo sendo associado com três bits de palavra código LDPC; em que, quando 4 bits, y0, y1, y2 e y3, de um símbolo armazenado em quatro unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/4 bits são alocados a um símbolo, y0 sendo o bit menos significativo e y3 sendo o bit mais significativo, a unidade de intercâmbio reverso é configurada para realizar o intercâmbio de: um símbolo de bit y0 com um bit de código b2, um símbolo de bit y1 com um bit de código b1, um símbolo de bit y2 com um bit de código b0, e um símbolo de bit y3 com um bit de código b3; o bit de código b0 sendo o bit de código menos significativo e o bit de código b3 sendo o bit de código mais significativo entre b0, b1, b2 e b3; em que a palavra código LDPC inclui bits de informação e bits de paridade, em que a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente ao bit de informação e uma parte de matriz de paridade correspondente ao bit de paridade, em que a parte da matriz de informação é mostrada por uma tabela de valor inicial da matriz de verificação de paridade, e em que a tabela de valor inicial da matriz de verificação de paridade é uma tabela que mostra posições de elementos de 1 da parte da matriz de informação para cada 360 colunas e é expressada como segue 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638 356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602 18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559 3452 7935 8092 8623 56 1955 3000 8242 1809 4094 7991 8489 2220 6455 7849 8548 1006 2576 3247 6976 2177 6048 7795 8295 1413 2595 7446 8594 2101 3714 7541 8531 10 5961 7484 3144 4636 5282 5708 5875 8390 3322 5223 7975 197 4653 8283 598 5393 8624 906 7249 7542 1223 2148 8195 976 2001 5005.

4. Método de processamento de dados, caracterizado pelo fato de que compreende: uma etapa de intercâmbio reverso para realizar processamento de intercâmbio reverso de bits de código intercambiados obtidos a partir de dados transmitidos a partir de um dispositivo de transmissão para uma posição original; e uma etapa de decodificação para decodificar uma palavra código de Verificação de Paridade com Baixa Densidade, LDPC, obtida do processamento de intercâmbio reverso; um código LDPC sendo com base em uma matriz de verificação de paridade, o comprimento do código LDPC sendo 16.200 bits e a taxa do código LDPC sendo 7/15, e em que os dados são associados com símbolos, cada bit de símbolo de um símbolo correspondente a qualquer um de 16 pontos de sinal definidos por 16APSK, e cada símbolo sendo associado com três bits de palavra código LDPC; em que, quando 4 bits, y0, y1, y2 e y3, de um símbolo armazenado em quatro unidades de armazenamentos que têm uma capacidade de armazenamento de 16.200/4 bits são alocados a um símbolo, y0 sendo o bit menos significativo e y3 sendo o bit mais significativo, etapa de intercâmbio reverso incluindo realizar intercâmbio de: um símbolo de bit y0 com um bit de código b2, um símbolo de bit y1 com um bit de código b1, um símbolo de bit y2 com um bit de código b0, e um símbolo de bit y3 com um bit de código b3; o bit de código b0 sendo o bit de código menos significativo e o bit de código b3 sendo o bit de código mais significativo entre b0, b1, b2 e b3; em que a palavra código LDPC inclui bits de informação e bits de paridade, em que a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente ao bit de informação e uma parte de matriz de paridade correspondente ao bit de paridade, em que a parte da matriz de informação é mostrada por uma tabela de valor inicial da matriz de verificação de paridade, e em que a tabela de valor inicial da matriz de verificação de paridade é uma tabela que mostra posições de elementos de 1 da parte da matriz de informação para cada 360 colunas e é expressada como segue 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638 356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602 18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559 3452 7935 8092 8623 56 1955 3000 8242 1809 4094 7991 8489 2220 6455 7849 8548 1006 2576 3247 6976 2177 6048 7795 8295 1413 2595 7446 8594 2101 3714 7541 8531 10 5961 7484 3144 4636 5282 5708 5875 8390 3322 5223 7975 197 4653 8283 598 5393 8624 906 7249 7542 1223 2148 8195 976 2001 5005.

5. Aparelho, de acordo com qualquer uma das reivindicações 1 ou 3, caracterizado pelo fato de que: a matriz de verificação de paridade inclui uma porção da matriz de informação de dimensão M x K correspondente aos bits de informação e uma porção da matriz de paridade de dimensão M x M correspondente aos bits de paridade, em que M = 8640 e K = 7560, e a porção da matriz de paridade tem uma estrutura de escadaria, na qual os elementos "1" são dispostos em etapas, em que o peso da linha é 1 em uma primeira linha e 2 nas linhas restantes e em que o peso da coluna é 1 na última coluna e 2 nas colunas restantes, em que a porção da matriz de informação é representada por uma tabela de valor inicial da matriz de verificação de paridade, que mostra em sua j-ésima linha, 1 < j < 21, as posições dos elementos "1" na (1 + 360x (j-1))-ésima coluna da porção da matriz de informação, e em que com base em cada (1 + 360x (j-1))-ésima coluna, 1 < j < 21, colunas 2 + 360x (j-1) a 360xj da porção da matriz de informação são determinados deslocando ciclicamente a respectiva coluna anterior em uma direção descendente por M / 360.

6. Método, de acordo com qualquer uma das reivindicações 2 ou 4, caracterizado pelo fato de que: a matriz de verificação de paridade inclui uma porção da matriz de informação de dimensão M x K correspondente aos bits de informação e uma porção da matriz de paridade de dimensão M x M correspondente aos bits de paridade, em que M = 8640 e K = 7560, e a porção da matriz de paridade tem uma estrutura de escadaria, na qual os elementos "1" são dispostos em etapas, em que o peso da linha é 1 em uma primeira linha e 2 nas linhas restantes e em que o peso da coluna é 1 na última coluna e 2 nas colunas restantes, em que a porção da matriz de informação é representada por uma tabela de valor inicial da matriz de verificação de paridade, que mostra em sua j-ésima linha, 1 < j < 21, as posições dos elementos "1" na (1 + 360x (j-1))-ésima coluna da porção da matriz de informação, e em que com base em cada (1 + 360x (j-1))-ésima coluna, 1 < j < 21, colunas 2 + 360x (j-1) a 360xj da porção da matriz de informação são determinados deslocando ciclicamente a respectiva coluna anterior em uma direção descendente por M / 360.

7. Aparelho, de acordo com qualquer uma das reivindicações 1, 3 ou 5, caracterizado pelo fato de que o aparelho é configurado para receber um sinal de transmissão digital por satélite.

8. Aparelho, de acordo com qualquer uma das reivindicações 1, 3, 5 ou 7, caracterizado pelo fato de que o aparelho é configurado para emitir uma imagem ou som resultante da decodificação de dados.

9. Método, de acordo com qualquer uma das reivindicações 2, 4 ou 5, caracterizado pelo fato de que o método inclui a recepção de um sinal de transmissão digital por satélite.

10. Método, de acordo com qualquer uma das reivindicações 2, 4, 5 ou 9, caracterizado pelo fato de que o método inclui emitir uma imagem ou som resultante da decodificação de dados.