BR112015018430B1

BR112015018430B1 - Dispositivo de processamento de dados, receptor de televisão, método de rocessamento de dados, e, meio de armazenamento não-transitório.

Info

Publication number: BR112015018430B1
Application number: BR112015018430-8A
Authority: BR
Inventors: Yuji Shinohara; Makiko YAMAMOTO
Original assignee: Sony Corporation
Priority date: 2013-02-08
Filing date: 2014-01-27
Publication date: 2022-02-15
Also published as: JPWO2014123014A1; CN104969477B; WO2014123014A1; US20160043737A1; EP2955852A1; MX2015009839A; CN104969477A; BR112015018430A2; EP2955852A4; CA2900007A1; KR20150116831A; CA2900007C; KR102092172B1

Abstract

dispositivo e método de processamento de dados, e, receptor de televisão. esta tecnologia pertence a um dispositivo de processamento de dados e método de processamento de dados que são capazes de prover um código de ldpc tendo uma taxa de erro favorável. este codificador de lpdc codifica a um comprimento de código de 64800 bits e a uma taxa de código de lpdc de 2/30, 3/30, 4/30, 5/30, ou 6/30. o código de ldpc contém bits de informação e bits de paridade, e uma matriz de verificação (h) é configurada a partir de uma seção de matriz de informação correspondendo aos bits de informação do código de ldpc, e uma seção de matriz de paridade correspondendo aos bits de paridade. a seção de matriz de informação (h) é representada por uma tabela de valor inicial de matriz de verificação expressando a posição de um elemento da seção de matriz de informação para cada uma de 360 filas. esta tecnologia pode ser aplicada em casos ao conduzir codificação de ldpc e decodificação de ldpc.

Description

Campo Técnico

[001] A presente descrição refere-se a dispositivos de processamento de dados e métodos de processamento de dados, e, particularmente, refere-se, por exemplo, a dispositivos e métodos de processamento de dados que podem prover um código de LDPC (Verificação de Paridade de Baixa Densidade) em uma taxa excelente de erro.

Fundamentos da Técnica

[002] Um código de LDPC possui a elevada capacidade de correção de erros e foi recentemente adotado, amplamente, num sistema de transmissão incluindo difusão digital de satélite, tal como DVB (Difusão de Vídeo Digital)- S.2 executada na Europa (por exemplo, se refira à Literatura Não Patente 1). Além disso, adoção do código de LDPC à difusão digital terrestre de próxima geração tal como DVB-T.2 foi examinada.

[003] Em um estudo recente, é reconhecido que desempenho perto de um limite de Shannon é obtido do código de LDPC quando um comprimento de código aumenta, semelhante a um turbo-código. Como o dito código de LDPC apresenta uma propriedade em que uma distância mais curta é proporcional ao comprimento de código, aquele código de LDPC apresenta vantagens de uma característica de probabilidade de erro de bloco ser superior e um denominado fenômeno de base de erro observado em uma característica de decodificação do turbo-código sendo gerada raramente, como características disso.

[004] Em seguida, o código de LDPC será descrito especificamente. O código de LDPC é um código linear e não é necessário que o dito código de LDPC seja um código binário. Porém, neste caso, é assumido que o código de LDPC é o código binário.

[005] Uma característica máxima do referido código de LDPC é que uma matriz de verificação de paridade definindo o código de LDPC é esparsa. Neste caso, a matriz esparsa é uma matriz na qual o número de "1" de elementos da matriz é muito pequeno (uma matriz na qual a maioria dos elementos é 0).

[006] Figura 1 ilustra um exemplo de uma matriz de verificação de paridade H do código de LDPC.

[007] Na matriz de verificação de paridade H da Figura 1, um peso de cada coluna (o peso de coluna) (o número de "1") se torna "3" e um peso de cada fila (o peso de fila) se torna "6".

[008] Em codificação usando código de LDPC (codificação de LDPC), por exemplo, uma matriz de geração G é gerada na base da matriz de verificação de paridade H, e a matriz de geração G é multiplicada por bits de informação binários, de forma que uma palavra de código (código de LDPC) seja gerada.

[009] Especificamente, um dispositivo de codificação que executa a codificação de LDPC primeiro calcula a matriz de geração G na qual uma expressão GHT = 0 é realizada, entre uma matriz transposta HT da matriz de verificação de paridade H e a matriz de geração G. Neste caso, quando a matriz de geração G é uma matriz K x N, o dispositivo de codificação multiplica a matriz de geração G com uma carreira de bits (vetor u) de bits de informação incluindo K bits e gera uma palavra de código c (= uG) incluindo N bits. A palavra de código (código de LDPC) que é gerada pelo dispositivo de codificação é recebida a um lado de recepção por um trajeto de comunicação predeterminado.

[0010] O código de LDPC pode ser decodificado por um algoritmo chamado decodificação probabilística sugerida por Gallager, quer dizer, um algoritmo de passagem de mensagem usando propagação de crença em um denominado gráfico de Tanner, incluindo um nó de variável (também chamado um nó de mensagem) e um nó de verificação. Em seguida, o nó de variável e o nó de verificação são chamados apropriadamente simplesmente nós.

[0011] Figura 2 ilustra uma sequência de decodificação do código de LDPC.

[0012] Em seguida, um valor real (uma recepção LLR) que é obtido representando a probabilidade de "0" de um valor de um i-ésimo bit de código do código de LDPC (uma palavra de código) recebido pelo lado de recepção por uma relação de probabilidade logarítmica é chamado apropriadamente um valor de recepção u0i. Além disso, uma saída de mensagem do nó de verificação é chamada uj e uma saída de mensagem do nó de variável é chamada vi.

[0013] Primeiro, na decodificação do código de LDPC, como ilustrado na Figura 2, na etapa S11, o código de LDPC é recebido, a mensagem (mensagem de nó de verificação) uj é iniciada a "0", e uma variável k tomando um inteiro como um contador de processamento de repetição é iniciada a "0", e o processamento procede à etapa S12. Na etapa S12, a mensagem (mensagem de nó de variável) vi é calculada executando uma operação (operação de nó de variável) representada por uma expressão (1), na base do valor de recepção u0i obtido recebendo o código de LDPC, e a mensagem uj é calculada executando uma operação (operação de verificação de nó) representada por uma expressão (2), na base da mensagem vi.

[0014] Aqui, dv e dc em uma expressão (1) e expressão (2) são respectivamente parâmetros que podem ser selecionados arbitrariamente e ilustrada o número de "1" na direção longitudinal (coluna) e direção transversal (fila) da matriz de verificação de paridade H. Por exemplo, no caso de um código de LDPC ((código de LDPC 3, 6)) em relação à matriz de verificação de paridade H com um peso de coluna de 3 e um peso de fila de 6 como ilustrado na Figura 1, dv=3 e dc=6 são estabelecidos.

[0015] Na operação de nó de variável da expressão (1) e na operação de nó de verificação da expressão (2), como uma mensagem inserida de uma borda (linha acoplando o nó de variável e o nó de verificação) para produzir a mensagem não é um objetivo de operação, uma gama de operação se torna 1 a dv-1 ou 1 a dc-1. A operação de nó de verificação da expressão (2) é executada de fato fazendo previamente uma tabela de uma função R (v1, v2) representada por uma expressão (3) definida por uma saída em relação a duas entradas v1 e v2 e usando a tabela consecutivamente (recursivamente), como representado por uma expressão (4).

[0016] Na etapa S12, a variável k é incrementada por "1" e o processamento procede à etapa S13. Na etapa S13, é determinado se a variável k é mais do que a repetição predeterminada decodificando número de vezes C. Quando é determinado na etapa S13 que a variável k não é mais que C, o processamento retorna à etapa S12 e o mesmo processamento é repetido em seguida.

[0017] Quando é determinado na etapa S13 que a variável k é mais que C, o processamento procede à etapa S14, a mensagem vi que corresponde a um resultado de decodificação a ser produzido finalmente é calculada executando uma operação representada por uma expressão (5) e é produzida, e o processamento de decodificação do código de LDPC termina.

[0018] Neste caso, a operação da expressão (5) é executada usando mensagens uj de todas as bordas conectadas ao nó de variável, diferente da operação de nó variável da expressão (1).

[0019] Figura 3 ilustra um exemplo da matriz de verificação de paridade H do código de LDPC (3, 6) (uma taxa de codificação de 1/2 e um comprimento de código de 12).

[0020] Na matriz de verificação de paridade H da Figura 3, um peso de uma coluna é fixado a 3 e um peso de uma fila é fixado a 6, semelhante à Figura 1.

[0021] Figura 4 ilustra um gráfico de Tanner da matriz de verificação de paridade H da Figura 3.

[0022] Na Figura 4, o nó de verificação é representado por "+" (mais) e o nó de variável é representado por "=" (igual). O nó de verificação e o nó de variável correspondem à fila e à coluna da matriz de verificação de paridade H. Uma linha que acopla o nó de verificação e o nó de variável é a borda e corresponde a "1" de elementos da matriz de verificação de paridade.

[0023] Quer dizer, quando um elemento de uma j-ésima fila e uma i- ésima coluna da matriz de verificação de paridade é 1, na Figura 4, um i- ésimo nó de variável (nó de "=") do lado superior e um j-ésimo nó de verificação (nó de "+") do lado superior estão conectados pela borda. A borda mostra que um bit de código correspondendo ao nó variável tem uma condição de restrição correspondendo ao nó de verificação.

[0024] Em um algoritmo de produto de soma, que é um método de decodificação do código de LDPC, a operação de nó de variável e a operação de nó de verificação são executadas repetitivamente.

[0025] Figura 5 ilustra a operação de nó variável que é executada pelo nó de variável.

[0026] No nó de variável, a mensagem vi que corresponde à borda para cálculo é calculada pela operação de nó de variável da expressão (1) usando as mensagens u1 e u2 das bordas restantes conectadas ao nó de variável e o valor de recepção u0i. As mensagens que correspondem às outras bordas também são calculadas pelo mesmo método.

[0027] Figura 6 ilustra a operação de nó de verificação que é executada pelo nó de verificação.

[0028] Neste caso, a operação de nó de verificação da expressão (2) pode ser rescrita por uma expressão (6) usando uma relação de uma expressão a x b = exp{ln(lal) + In(lbl)} sinal(a) x sinal(b). Porém, sinal(x) é 1 no caso de x > 0 e é -1 no caso de x < 0.

[0029] Em x > 0, se uma função Φ(x) for definida como uma expressão Φ(x) = ln(tanh(x/2)), uma expressão Φ-1(x) = 2tanh-1(e-x) é realizada. Por esta razão, a expressão (6) pode ser mudada a uma expressão (7).

[0030] No nó de verificação, a operação de nó de verificação da expressão (2) é executada de acordo com a expressão (7).

[0031] Quer dizer, no nó de verificação, como ilustrado na Figura 6, a mensagem uj que corresponde à borda para cálculo é calculada pela operação de nó de verificação da expressão (7) usando as mensagens v1, v2, v3, v4 e v5 das bordas restantes conectadas ao nó de verificação. As mensagens que correspondem às outras bordas também são calculadas pelo mesmo método.

[0032] A função Φ(x) da expressão (7) pode ser representada como Φ(x) = ln((ex+1)/(ex-1)) e Φ(x) = Φ-1(x) está satisfeito em x > 0. Quando as funções Φ(x) e Φ-1(x) são montadas a hardware, as funções Φ(x) e Φ-1(x) podem ser montadas usando uma LUT (Tabela de Consulta). Porém, ambas as funções Φ(x) e Φ-1(x) se tornam a mesma LUT. Lista de Citação Literatura Não Patente Literatura Não Patente 1: DVB-S.2: ETSI EN 302 307 V1.2.1 (08/2009)

Sumário da Invenção Problema Técnico

[0033] Um padrão de DVB tal como o DVB-S.2, DVB-T.2 e DVB- C.2 que adotam o código de LDPC faz o código de LDPC como um símbolo (simbolizado) de modulação ortogonal (modulação digital) tal como QPSK (Codificação de Deslocamento de Fase em Quadratura) e o símbolo é mapeado a um ponto de sinal e é transmitido.

[0034] A propósito, em recentes anos, por exemplo, dados de grande capacidade tal como uma denominada imagem 4k com resolução de largura e comprimento de 3840 x 2160 pixels aproximadamente quatro vezes de alta definição completa e uma imagem 3D (Dimensão) é pedida para ser transmitida eficientemente.

[0035] Porém, se a eficiência de transmissão de dados for priorizada, a taxa de erro é deteriorada.

[0036] Por outro lado, há um caso onde é pedido para transmitir dados em uma taxa de erro excelente até mesmo se a eficiência de transmissão de dados for sacrificada um pouco.

[0037] É assumido que transmissão de dados em vários tipos de eficiência é pedida no futuro, mas, de acordo com um código de LDPC, por exemplo, preparando uma pluralidade de códigos de LDPC de taxas de codificação diferentes, é possível executar transmissão de dados em vários tipos de eficiência.

[0038] Portanto, para transmissão de dados, é desejável adotar códigos de LDPC de taxas de codificação, para quais um número um pouco grande (por exemplo, o número igual a ou maior que o número pedido para transmissão de dados) de taxas de codificação é fixado facilmente.

[0039] Adicionalmente, até mesmo em um caso onde um código de LDPC de qualquer taxa de codificação é usado, é desejável que resistência contra um erro seja alta (forte), quer dizer, uma taxa de erro é excelente.

[0040] A descrição presente é feita considerando uma tal situação, e pode prover um código de LDPC de uma taxa de erro excelente.

Solução para o Problema

[0041] Um primeiro dispositivo de processamento ou método de processamento de dados de acordo com a tecnologia presente inclui uma unidade de codificação ou etapa de codificação de codificar um bit de informação em um código de LDPC com um comprimento de código de 64800 bits e uma taxa de codificação de 2/30, com base em uma matriz de verificação de paridade de um código de LDPC (Verificação de Paridade de Baixa Densidade). O código de LDPC inclui um bit de informação e um bit de paridade. A matriz de verificação de paridade inclui uma parte de matriz de informação correspondendo ao bit de informação e uma parte de matriz de paridade correspondendo ao bit de paridade. A parte de matriz de informação é mostrada por uma tabela de valor inicial de matriz de verificação de paridade. A tabela de valor inicial de matriz de verificação de paridade é uma tabela mostrando as posições de elementos de 1 da parte de matriz de informação a cada 360 colunas e é expressa como segue: 30 251 2458 3467 9897 12052 12191 15073 15949 16328 16972 17704 20672 22200 22276 25349 26106 28258 29737 30518 30951 32440 43031 46622 47113 52077 52609 52750 54295 55384 56954 57155 57853 59942 6985 7975 8681 10628 10866 13223 14882 18449 19570 24418 24538 24556 25926 26162 26947 28181 30049 33678 35497 37980 41276 43443 44124 48684 50382 51223 53635 57661 58040 59128 59300 59614 60200 60329 1896 5169 7347 10895 14434 14583 15125 15279 17169 18374 20805 25203 29509 30267 30925 33774 34653 34827 35707 36868 38136 38926 42690 43464 44624 46562 50291 50321 51544 56470 56532 58199 58398 60423 144 152 1236 8826 11983 12930 13349 19562 20564 30203 31766 35635 40367 40905 41792 41872 42428 43828 44359 47973 48041 49046 50158 50786 55527 55541 57260 57353 57821 58770 59098 59407 60358 60475 2085 28320 37838 50085 6903 21724 38880 59861 17156 20293 21231 44440 16799 38095 41049 44269 11939 30310 39689 47323 10563 17282 45331 60186 19860 23595 59085 60417 10403 19812 27225 48006.

[0042] Um segundo dispositivo de processamento de dados ou método de processamento de dados de acordo com a tecnologia presente inclui uma unidade de decodificação ou etapa de decodificação de decodificar um código de LDPC com um comprimento de código de 64800 bits e uma taxa de codificação de 2/30, com base em uma matriz de verificação de paridade de um código de LDPC (Verificação de Paridade de Baixa Densidade). O código de LDPC inclui um bit de informação e um bit de paridade. A matriz de verificação de paridade inclui uma parte de matriz de informação correspondendo ao bit de informação e uma parte de matriz de paridade correspondendo ao bit de paridade. A parte de matriz de informação é mostrada por uma tabela de valor inicial de matriz de verificação de paridade. A tabela de valor inicial de matriz de verificação de paridade é uma tabela mostrando as posições de elementos de 1 da parte de matriz de informação a cada 360 colunas e é expressa como segue: 30 251 2458 3467 9897 12052 12191 15073 15949 16328 16972 17704 20672 22200 22276 25349 26106 28258 29737 30518 30951 32440 43031 46622 47113 52077 52609 52750 54295 55384 56954 57155 57853 59942 6985 7975 8681 10628 10866 13223 14882 18449 19570 24418 24538 24556 25926 26162 26947 28181 30049 33678 35497 37980 41276 43443 44124 48684 50382 51223 53635 57661 58040 59128 59300 59614 60200 60329 1896 5169 7347 10895 14434 14583 15125 15279 17169 18374 20805 25203 29509 30267 30925 33774 34653 34827 35707 36868 38136 38926 42690 43464 44624 46562 50291 50321 51544 56470 56532 58199 58398 60423 144 152 1236 8826 11983 12930 13349 19562 20564 30203 31766 35635 40367 40905 41792 41872 42428 43828 44359 47973 48041 49046 50158 50786 55527 55541 57260 57353 57821 58770 59098 59407 60358 60475 2085 28320 37838 50085 6903 21724 38880 59861 17156 20293 21231 44440 16799 38095 41049 44269 11939 30310 39689 47323 10563 17282 45331 60186 19860 23595 59085 60417 10403 19812 27225 48006.

[0043] Um terceiro dispositivo de processamento de dados ou método de processamento de dados de acordo com a tecnologia presente inclui uma unidade de codificação ou etapa de codificação de codificar um bit de informação em um código de LDPC com um comprimento de código de 64800 bits e uma taxa de codificação de 3/30, com base em uma matriz de verificação de paridade de um código de LDPC (Verificação de Paridade de Baixa Densidade). O código de LDPC inclui um bit de informação e um bit de paridade. A matriz de verificação de paridade inclui uma parte de matriz de informação correspondendo ao bit de informação e uma parte de matriz de paridade correspondendo ao bit de paridade. A parte de matriz de informação é mostrada por uma tabela de valor inicial de matriz de verificação de paridade. A tabela de valor inicial de matriz de verificação de paridade é uma tabela mostrando as posições de elementos de 1 da parte de matriz de informação a cada 360 colunas e é expressa como segue: 153 2939 6037 11618 12401 17787 18472 22673 25220 26245 29839 35106 36915 37622 37655 45425 55595 56308 56726 58286 146 160 9060 12867 16536 20818 31754 35546 36480 36698 56314 56509 56837 57342 57373 57895 57947 58163 58202 58262 58 1555 10183 10446 12204 16197 16830 17382 19144 19565 21476 29121 41158 49953 51531 55642 57423 57587 57627 57974 120 9906 12466 21668 26856 27304 28451 29413 30168 31274 33309 33499 37486 38265 43457 50299 55218 56971 57059 58115 80 6649 9541 12490 14153 14346 19926 20677 23672 42397 45629 46288 55935 56115 56555 56865 56993 57921 58049 58190 46 152 3536 7134 9040 10474 10504 11549 17066 19102 27486 29364 39577 39995 48289 56236 57279 57560 57608 57930 19824 21165 34427 58143 22747 50215 50864 58176 2943 31340 39711 57281 1186 20802 27612 33409 1347 20868 29222 48776 19 8548 46255 56946 10762 20467 48519 39 7401 34355 142 10827 17009 1822 29424 39439 5944 11349 28870 4981 14731 15377.

[0044] Um quarto dispositivo de processamento de dados ou método de processamento de dados de acordo com a tecnologia presente inclui uma unidade de decodificação ou etapa de decodificação de decodificar um código de LDPC com um comprimento de código de 64800 bits e uma taxa de codificação de 3/30, com base em uma matriz de verificação de paridade de um código de LDPC (Verificação de Paridade de Baixa Densidade). O código de LDPC inclui um bit de informação e um bit de paridade. A matriz de verificação de paridade inclui uma parte de matriz de informação correspondendo ao bit de informação e uma parte de matriz de paridade correspondendo ao bit de paridade. A parte de matriz de informação é mostrada por uma tabela de valor inicial de matriz de verificação de paridade. A tabela de valor inicial de matriz de verificação de paridade é uma tabela mostrando as posições de elementos de 1 da parte de matriz de informação todo 360 colunas e é expressa como segue: 153 2939 6037 11618 12401 17787 18472 22673 25220 26245 29839 35106 36915 37622 37655 45425 55595 56308 56726 58286 146 160 9060 12867 16536 20818 31754 35546 36480 36698 56314 56509 56837 57342 57373 57895 57947 58163 58202 58262 58 1555 10183 10446 12204 16197 16830 17382 19144 19565 21476 29121 41158 49953 51531 55642 57423 57587 57627 57974 120 9906 12466 21668 26856 27304 28451 29413 30168 31274 33309 33499 37486 38265 43457 50299 55218 56971 57059 58115 80 6649 9541 12490 14153 14346 19926 20677 23672 42397 45629 46288 55935 56115 56555 56865 56993 57921 58049 58190 46 152 3536 7134 9040 10474 10504 11549 17066 19102 27486 29364 39577 39995 48289 56236 57279 57560 57608 57930 19824 21165 34427 58143 22747 50215 50864 58176 2943 31340 39711 57281 1186 20802 27612 33409 1347 20868 29222 48776 19 8548 46255 56946 10762 20467 48519 39 7401 34355 142 10827 17009 1822 29424 39439 5944 11349 28870 4981 14731 15377.

[0045] Um quinto dispositivo de processamento de dados ou método de processamento de dados de acordo com a tecnologia presente inclui uma unidade de codificação ou etapa de codificação de codificar um bit de informação em um código de LDPC com um comprimento de código de 64800 bits e uma taxa de codificação de 4/30, com base em uma matriz de verificação de paridade de um código de LDPC (Verificação de Paridade de Baixa Densidade). O código de LDPC inclui um bit de informação e um bit de paridade. A matriz de verificação de paridade inclui uma parte de matriz de informação correspondendo ao bit de informação e uma parte de matriz de paridade correspondendo ao bit de paridade. A parte de matriz de informação é mostrada por uma tabela de valor inicial de matriz de verificação de paridade. A tabela de valor inicial de matriz de verificação de paridade é uma tabela mostrando as posições de elementos de 1 da parte de matriz de informação todo 360 colunas e é expressa como segue: 7248 8578 11266 16015 17433 18038 20159 20848 22164 23848 24516 25093 25888 28382 31701 33259 33540 34615 36428 38595 38683 38814 41592 44323 44522 44859 45857 48657 49686 53354 54260 54853 55069 55426 56127 715 1505 3314 5537 6377 6750 11039 11271 15840 16615 24045 24314 24435 26992 28524 28745 28935 32956 33359 34964 36217 37546 38189 42599 44326 49694 54236 54779 55501 55543 55721 55865 55961 55966 55988 70 116 613 2482 6204 6608 7392 13585 14175 14228 17842 20004 20142 21324 22575 24443 24497 25394 26585 30222 37825 38548 41709 44999 50925 52186 53793 54177 54705 55096 55489 55584 56019 56055 56151 9 2054 3493 3584 3989 5916 11915 14323 15091 16998 17631 18645 18882 20510 27499 28990 30054 32231 36556 37437 39651 41543 41963 42798 42937 44864 48056 48971 53104 54511 54610 55151 55216 55470 55736 30 81 110 294 1636 2152 4312 6098 9415 12105 14021 15226 15618 18614 21368 23154 28913 29260 36969 37792 39386 42362 42949 43758 43765 44572 45877 46424 46948 47683 47903 48245 51804 52166 53264 3 50 987 1771 4255 9714 9907 13728 17807 20438 24206 24326 24458 26039 26898 35691 36875 37877 38103 38398 38671 39288 40642 41533 41753 42069 45374 46377 48016 48165 48805 49392 50660 51907 51968 138 441 4163 6450 7419 10743 11330 14962 14984 15032 24819 28987 29221 33223 35464 37535 38213 39085 39223 39925 41220 41341 41643 44944 46330 46870 47142 48577 49387 50732 52578 53839 54085 55426 56132 3773 41938 55428 55720 8833 47844 49437 50265 7054 31403 48642 53739 2286 22401 42270 53546 14435 24811 29047 36135 21010 23783 55073 55612 20516 27533 51132 52391 884 22844 25100 56123 1150 12133 44416 53752 9761 38585 52021 55545 1476 5057 49721 50744 16334 39503 40494 43840 24 31960 33866 53369 22065 22989 32356 52287 111 155 3706 13753 17878 18240 27828 55776 13582 47019 54558 55557.

[0046] Um sexto dispositivo de processamento de dados ou método de processamento de dados de acordo com a tecnologia presente inclui uma unidade de decodificação ou etapa de decodificação de decodificar um código de LDPC com um comprimento de código de 64800 bits e uma taxa de codificação de 4/30, com base em uma matriz de verificação de paridade de um código de LDPC (Verificação de Paridade de Baixa Densidade). O código de LDPC inclui um bit de informação e um bit de paridade. A matriz de verificação de paridade inclui uma parte de matriz de informação correspondendo ao bit de informação e uma parte de matriz de paridade correspondendo ao bit de paridade. A parte de matriz de informação é mostrada por uma tabela de valor inicial de matriz de verificação de paridade. A tabela de valor inicial de matriz de verificação de paridade é uma tabela mostrando as posições de elementos de 1 da parte de matriz de informação a cada 360 colunas e é expressa como segue: 7248 8578 11266 16015 17433 18038 20159 20848 22164 23848 24516 25093 25888 28382 31701 33259 33540 34615 36428 38595 38683 38814 41592 44323 44522 44859 45857 48657 49686 53354 54260 54853 55069 55426 56127 715 1505 3314 5537 6377 6750 11039 11271 15840 16615 24045 24314 24435 26992 28524 28745 28935 32956 33359 34964 36217 37546 38189 42599 44326 49694 54236 54779 55501 55543 55721 55865 55961 55966 55988 70 116 613 2482 6204 6608 7392 13585 14175 14228 17842 20004 20142 21324 22575 24443 24497 25394 26585 30222 37825 38548 41709 44999 50925 52186 53793 54177 54705 55096 55489 55584 56019 56055 56151 9 2054 3493 3584 3989 5916 11915 14323 15091 16998 17631 18645 18882 20510 27499 28990 30054 32231 36556 37437 39651 41543 41963 42798 42937 44864 48056 48971 53104 54511 54610 55151 55216 55470 55736 30 81 110 294 1636 2152 4312 6098 9415 12105 14021 15226 15618 18614 21368 23154 28913 29260 36969 37792 39386 42362 42949 43758 43765 44572 45877 46424 46948 47683 47903 48245 51804 52166 53264 3 50 987 1771 4255 9714 9907 13728 17807 20438 24206 24326 24458 26039 26898 35691 36875 37877 38103 38398 38671 39288 40642 41533 41753 42069 45374 46377 48016 48165 48805 49392 50660 51907 51968 138 441 4163 6450 7419 10743 11330 14962 14984 15032 24819 28987 29221 33223 35464 37535 38213 39085 39223 39925 41220 41341 41643 44944 46330 46870 47142 48577 49387 50732 52578 53839 54085 55426 56132 3773 41938 55428 55720 8833 47844 49437 50265 7054 31403 48642 53739 2286 22401 42270 53546 14435 24811 29047 36135 21010 23783 55073 55612 20516 27533 51132 52391 884 22844 25100 56123 1150 12133 44416 53752 9761 38585 52021 55545 1476 5057 49721 50744 16334 39503 40494 43840 24 31960 33866 53369 22065 22989 32356 52287 111 155 3706 13753 17878 18240 27828 55776 13582 47019 54558 55557.

[0047] Um sétimo dispositivo de processamento de dados ou método de processamento de dados de acordo com a tecnologia presente inclui uma etapa de codificação de codificar um bit de informação em um código de LDPC com um comprimento de código de 64800 bits e uma taxa de codificação de 5/30, com base em uma matriz de verificação de paridade de um código de LDPC (Verificação de Paridade de Baixa Densidade). O código de LDPC inclui um bit de informação e um bit de paridade. A matriz de verificação de paridade inclui uma parte de matriz de informação correspondendo ao bit de informação e uma parte de matriz de paridade correspondendo ao bit de paridade. A parte de matriz de informação é mostrada por uma tabela de valor inicial de matriz de verificação de paridade. A tabela de valor inicial de matriz de verificação de paridade é uma tabela mostrando as posições de elementos de 1 da parte de matriz de informação a cada 360 colunas e é expressa como segue: 2035 5424 6737 8778 10775 15496 17467 21825 23901 27869 28939 29614 34298 34951 35578 37326 39797 44488 45293 45900 49239 53415 53900 2090 4170 12643 12925 13383 17659 23995 24520 25766 26042 26585 29531 31126 34856 43610 49028 49872 50309 50455 51586 52161 52207 53263 819 1629 5521 8339 8501 18663 22208 24768 25082 35272 35560 40387 40618 42891 44288 46834 47264 47458 47561 48563 49141 49583 51837 100 564 4861 9130 15954 22395 23542 26105 27127 31905 33977 35256 37679 40472 40912 42224 43230 44945 45473 52217 52707 52953 53468 73 86 6004 9799 13581 14067 14910 14944 15502 22412 26032 27498 27746 27993 28590 35442 38766 44649 47956 48653 48724 50247 52165 108 1173 5321 6132 7304 15477 18466 19091 20238 23398 26431 34944 36899 40209 42997 48433 48762 49752 49826 50984 51319 53634 53657 4541 7635 11720 12065 16896 28028 28457 30950 35156 38740 39045 43153 43802 44180 45186 45716 45794 46645 48679 49071 49181 53212 53489 6118 8633 11204 11448 15114 19954 24570 26810 28236 39277 43584 46042 47499 48573 48715 49697 50511 51228 51563 51635 53410 53760 53851 1223 4008 8948 9130 16129 17767 22039 23572 24550 28200 29157 32730 33821 38449 39758 48433 49362 52582 53129 53282 53407 53414 53972 176 10948 11719 12340 13870 15842 18928 20987 24540 24852 28366 30017 36547 37426 38667 40361 44725 48275 48825 51211 52901 53737 53868 21792 35759 44481 53371 147 33771 34263 35853 15696 41236 46244 46674 48208 52868 53324 53794 34077 36441 49909 53506 34932 51666 53755 53974 18455 38927 49349 51201 3836 31114 37755 53469 31831 42633 46626 52743 21053 28415 46538 53154 5752 19363 42484 719 48444 52185 25502 53443 53739 11596 53495 53635 43934 52112 53323 42015 52196 52288 72 129 52340 9 17870 43153 24743 41406 53180 23388 48087 52441.

[0048] Um oitavo dispositivo de processamento de dados ou método de processamento de dados de acordo com a tecnologia presente inclui uma unidade de decodificação ou etapa de decodificação de decodificar um código de LDPC com um comprimento de código de 64800 bits e uma taxa de codificação de 5/30, com base em uma matriz de verificação de paridade de um código de LDPC (Verificação de Paridade de Baixa Densidade). O código de LDPC inclui um bit de informação e um bit de paridade. A matriz de verificação de paridade inclui uma parte de matriz de informação correspondendo ao bit de informação e uma parte de matriz de paridade correspondendo ao bit de paridade. A parte de matriz de informação é mostrada por uma tabela de valor inicial de matriz de verificação de paridade. A tabela de valor inicial de matriz de verificação de paridade é uma tabela mostrando as posições de elementos de 1 da parte de matriz de informação a cada 360 colunas e é expressa como segue: 2035 5424 6737 8778 10775 15496 17467 21825 23901 27869 28939 29614 34298 34951 35578 37326 39797 44488 45293 45900 49239 53415 53900 2090 4170 12643 12925 13383 17659 23995 24520 25766 26042 26585 29531 31126 34856 43610 49028 49872 50309 50455 51586 52161 52207 53263 819 1629 5521 8339 8501 18663 22208 24768 25082 35272 35560 40387 40618 42891 44288 46834 47264 47458 47561 48563 49141 49583 51837 100 564 4861 9130 15954 22395 23542 26105 27127 31905 33977 35256 37679 40472 40912 42224 43230 44945 45473 52217 52707 52953 53468 73 86 6004 9799 13581 14067 14910 14944 15502 22412 26032 27498 27746 27993 28590 35442 38766 44649 47956 48653 48724 50247 52165 108 1173 5321 6132 7304 15477 18466 19091 20238 23398 26431 34944 36899 40209 42997 48433 48762 49752 49826 50984 51319 53634 53657 4541 7635 11720 12065 16896 28028 28457 30950 35156 38740 39045 43153 43802 44180 45186 45716 45794 46645 48679 49071 49181 53212 53489 6118 8633 11204 11448 15114 19954 24570 26810 28236 39277 43584 46042 47499 48573 48715 49697 50511 51228 51563 51635 53410 53760 53851 1223 4008 8948 9130 16129 17767 22039 23572 24550 28200 29157 32730 33821 38449 39758 48433 49362 52582 53129 53282 53407 53414 53972 176 10948 11719 12340 13870 15842 18928 20987 24540 24852 28366 30017 36547 37426 38667 40361 44725 48275 48825 51211 52901 53737 53868 21792 35759 44481 53371 147 33771 34263 35853 15696 41236 46244 46674 48208 52868 53324 53794 34077 36441 49909 53506 34932 51666 53755 53974 18455 38927 49349 51201 3836 31114 37755 53469 31831 42633 46626 52743 21053 28415 46538 53154 5752 19363 42484 719 48444 52185 25502 53443 53739 11596 53495 53635 43934 52112 53323 42015 52196 52288 72 129 52340 9 17870 43153 24743 41406 53180 23388 48087 52441.

[0049] Um nono dispositivo de processamento de dados ou método de processamento de dados de acordo com a tecnologia presente inclui uma unidade de codificação ou etapa de codificação de codificar um bit de informação em um código de LDPC com um comprimento de código de 64800 bits e uma taxa de codificação de 6/30, com base em uma matriz de verificação de paridade de um código de LDPC (Verificação de Paridade de Baixa Densidade). O código de LDPC inclui um bit de informação e um bit de paridade. A matriz de verificação de paridade inclui uma parte de matriz de informação correspondendo ao bit de informação e uma parte de matriz de paridade correspondendo ao bit de paridade. A parte de matriz de informação é mostrada por uma tabela de valor inicial de matriz de verificação de paridade. A tabela de valor inicial de matriz de verificação de paridade é uma tabela mostrando as posições de elementos de 1 da parte de matriz de informação a cada 360 colunas e é expressa como segue: 13033 14477 15028 17763 19244 20156 22458 24073 32202 32591 33531 33552 35823 41495 46351 49442 51612 44 66 8422 8760 14694 18768 20943 27806 29012 33594 36262 36820 40434 47704 49355 51729 51758 4233 16270 18958 20915 21313 27009 28249 33438 33855 34475 34541 37093 38835 42139 42169 44757 50122 82 10760 14292 17911 18008 23008 33152 34162 35749 36166 37411 37523 40838 42786 43581 46177 48829 4661 5201 5824 6014 8283 12840 22044 22103 29657 29722 32246 32893 34131 36007 40779 44900 51089 5869 12204 14095 26632 27101 27300 32344 33761 35081 38057 40709 46805 47733 48220 49806 51318 51691 87 5764 16204 20947 23257 31579 38832 40942 43112 43239 44602 49032 49482 49727 49929 50186 50593 880 1883 8876 9204 12370 21536 32858 35875 36247 36319 37151 38601 48914 49533 51239 51399 51824 20 129 2841 5695 8176 15720 26066 26197 34149 35814 36477 37478 45338 48988 50675 51071 51774 7252 14498 19246 20257 20693 22336 26037 29523 29844 34015 35828 38232 40999 41437 43343 44109 49883 4859 8000 9342 16137 21600 24083 36364 37038 38988 44465 45445 46569 48994 50591 51065 51166 51268 7728 9766 11199 11244 13877 14245 23083 27064 28433 28810 34979 39031 42939 44517 45730 48365 51374 67 135 1601 6123 9100 22043 24498 25417 30186 34430 34535 37216 40359 42794 47908 50685 51501 1006 10492 18259 51816 27272 49144 51574 51631 23 5636 38161 39514 9490 41564 46463 51162 33623 41959 50610 11626 22027 50936 28345 39504 45097 46639 50046 50319 74 18582 27985 102 17060 43142 38765 49453 51242 6102 41272 51729 24686 33446 49011 19634 49837 50000 569 22448 25746 33986 50729 51301 9883 14876 29601 9142 29505 50604 22623 40979 51260 23109 33398 51819 163 50643 50984 47021 47381 50970 16215 20964 21588.

[0050] Um décimo dispositivo de processamento de dados ou método de processamento de dados de acordo com a tecnologia presente inclui uma unidade de decodificação ou etapa de decodificação de decodificar um código de LDPC com um comprimento de código de 64800 bits e uma taxa de codificação de 6/30, com base em uma matriz de verificação de paridade de um código de LDPC (Verificação de Paridade de Baixa Densidade). O código de LDPC inclui um bit de informação e um bit de paridade. A matriz de verificação de paridade inclui uma parte de matriz de informação correspondendo ao bit de informação e uma parte de matriz de paridade correspondendo ao bit de paridade. A parte de matriz de informação é mostrada por uma tabela de valor inicial de matriz de verificação de paridade. A tabela de valor inicial de matriz de verificação de paridade é uma tabela mostrando as posições de elementos de 1 da parte de matriz de informação a cada 360 colunas e é expressa como segue: 13033 14477 15028 17763 19244 20156 22458 24073 32202 32591 33531 33552 35823 41495 46351 49442 51612 44 66 8422 8760 14694 18768 20943 27806 29012 33594 36262 36820 40434 47704 49355 51729 51758 4233 16270 18958 20915 21313 27009 28249 33438 33855 34475 34541 37093 38835 42139 42169 44757 50122 82 10760 14292 17911 18008 23008 33152 34162 35749 36166 37411 37523 40838 42786 43581 46177 48829 4661 5201 5824 6014 8283 12840 22044 22103 29657 29722 32246 32893 34131 36007 40779 44900 51089 5869 12204 14095 26632 27101 27300 32344 33761 35081 38057 40709 46805 47733 48220 49806 51318 51691 87 5764 16204 20947 23257 31579 38832 40942 43112 43239 44602 49032 49482 49727 49929 50186 50593 880 1883 8876 9204 12370 21536 32858 35875 36247 36319 37151 38601 48914 49533 51239 51399 51824 20 129 2841 5695 8176 15720 26066 26197 34149 35814 36477 37478 45338 48988 50675 51071 51774 7252 14498 19246 20257 20693 22336 26037 29523 29844 34015 35828 38232 40999 41437 43343 44109 49883 4859 8000 9342 16137 21600 24083 36364 37038 38988 44465 45445 46569 48994 50591 51065 51166 51268 7728 9766 11199 11244 13877 14245 23083 27064 28433 28810 34979 39031 42939 44517 45730 48365 51374 67 135 1601 6123 9100 22043 24498 25417 30186 34430 34535 37216 40359 42794 47908 50685 51501 1006 10492 18259 51816 27272 49144 51574 51631 23 5636 38161 39514 9490 41564 46463 51162 33623 41959 50610 11626 22027 50936 28345 39504 45097 46639 50046 50319 74 18582 27985 102 17060 43142 38765 49453 51242 6102 41272 51729 24686 33446 49011 19634 49837 50000 569 22448 25746 33986 50729 51301 9883 14876 29601 9142 29505 50604 22623 40979 51260 23109 33398 51819 163 50643 50984 47021 47381 50970 16215 20964 21588.

[0051] De acordo com a tecnologia presente, um bit de informação é codificado em um código de LDPC com um comprimento de código de 64800 bits e uma taxa de codificação de 2/30, 3/30, 4/30, 5/30, ou 6/30 com base em uma matriz de verificação de paridade de um código de LDPC (Verificação de Paridade de Baixa Densidade).

[0052] De acordo com a tecnologia presente, um código de LDPC com um comprimento de código de 64800 bits e uma taxa de codificação de 2/30, 3/30, 4/30, 5/30, ou 6/30 é decodificado com base em uma matriz de verificação de paridade de um código de LDPC (Verificação de Paridade de Baixa Densidade).

[0053] O código de LDPC inclui um bit de informação e um bit de paridade. A matriz de verificação de paridade inclui uma parte de matriz de informação correspondendo ao bit de informação e uma parte de matriz de paridade correspondendo ao bit de paridade. A parte de matriz de informação é mostrada por uma tabela de valor inicial de matriz de verificação de paridade. A tabela de valor inicial de matriz de verificação de paridade é uma tabela mostrando as posições de elementos de 1 da parte de matriz de informação a cada 360 colunas.

[0054] Uma tabela de valor inicial de matriz de verificação de paridade com uma taxa de codificação de 2/30 é expressa como segue: 30 251 2458 3467 9897 12052 12191 15073 15949 16328 16972 17704 20672 22200 22276 25349 26106 28258 29737 30518 30951 32440 43031 46622 47113 52077 52609 52750 54295 55384 56954 57155 57853 59942 6985 7975 8681 10628 10866 13223 14882 18449 19570 24418 24538 24556 25926 26162 26947 28181 30049 33678 35497 37980 41276 43443 44124 48684 50382 51223 53635 57661 58040 59128 59300 59614 60200 60329 1896 5169 7347 10895 14434 14583 15125 15279 17169 18374 20805 25203 29509 30267 30925 33774 34653 34827 35707 36868 38136 38926 42690 43464 44624 46562 50291 50321 51544 56470 56532 58199 58398 60423 144 152 1236 8826 11983 12930 13349 19562 20564 30203 31766 35635 40367 40905 41792 41872 42428 43828 44359 47973 48041 49046 50158 50786 55527 55541 57260 57353 57821 58770 59098 59407 60358 60475 2085 28320 37838 50085 6903 21724 38880 59861 17156 20293 21231 44440 16799 38095 41049 44269 11939 30310 39689 47323 10563 17282 45331 60186 19860 23595 59085 60417 10403 19812 27225 48006.

[0055] Uma tabela de valor inicial de matriz de verificação de paridade com uma taxa de codificação de 3/30 é expressa como segue: 153 2939 6037 11618 12401 17787 18472 22673 25220 26245 29839 35106 36915 37622 37655 45425 55595 56308 56726 58286 146 160 9060 12867 16536 20818 31754 35546 36480 36698 56314 56509 56837 57342 57373 57895 57947 58163 58202 58262 58 1555 10183 10446 12204 16197 16830 17382 19144 19565 21476 29121 41158 49953 51531 55642 57423 57587 57627 57974 120 9906 12466 21668 26856 27304 28451 29413 30168 31274 33309 33499 37486 38265 43457 50299 55218 56971 57059 58115 80 6649 9541 12490 14153 14346 19926 20677 23672 42397 45629 46288 55935 56115 56555 56865 56993 57921 58049 58190 46 152 3536 7134 9040 10474 10504 11549 17066 19102 27486 29364 39577 39995 48289 56236 57279 57560 57608 57930 19824 21165 34427 58143 22747 50215 50864 58176 2943 31340 39711 57281 1186 20802 27612 33409 1347 20868 29222 48776 19 8548 46255 56946 10762 20467 48519 39 7401 34355 142 10827 17009 1822 29424 39439 5944 11349 28870 4981 14731 15377.

[0056] Uma tabela de valor inicial de matriz de verificação de paridade com uma taxa de codificação de 4/30 é expressa como segue: 7248 8578 11266 16015 17433 18038 20159 20848 22164 23848 24516 25093 25888 28382 31701 33259 33540 34615 36428 38595 38683 38814 41592 44323 44522 44859 45857 48657 49686 53354 54260 54853 55069 55426 56127 715 1505 3314 5537 6377 6750 11039 11271 15840 16615 24045 24314 24435 26992 28524 28745 28935 32956 33359 34964 36217 37546 38189 42599 44326 49694 54236 54779 55501 55543 55721 55865 55961 55966 55988 70 116 613 2482 6204 6608 7392 13585 14175 14228 17842 20004 20142 21324 22575 24443 24497 25394 26585 30222 37825 38548 41709 44999 50925 52186 53793 54177 54705 55096 55489 55584 56019 56055 56151 9 2054 3493 3584 3989 5916 11915 14323 15091 16998 17631 18645 18882 20510 27499 28990 30054 32231 36556 37437 39651 41543 41963 42798 42937 44864 48056 48971 53104 54511 54610 55151 55216 55470 55736 30 81 110 294 1636 2152 4312 6098 9415 12105 14021 15226 15618 18614 21368 23154 28913 29260 36969 37792 39386 42362 42949 43758 43765 44572 45877 46424 46948 47683 47903 48245 51804 52166 53264 3 50 987 1771 4255 9714 9907 13728 17807 20438 24206 24326 24458 26039 26898 35691 36875 37877 38103 38398 38671 39288 40642 41533 41753 42069 45374 46377 48016 48165 48805 49392 50660 51907 51968 138 441 4163 6450 7419 10743 11330 14962 14984 15032 24819 28987 29221 33223 35464 37535 38213 39085 39223 39925 41220 41341 41643 44944 46330 46870 47142 48577 49387 50732 52578 53839 54085 55426 56132 3773 41938 55428 55720 8833 47844 49437 50265 7054 31403 48642 53739 2286 22401 42270 53546 14435 24811 29047 36135 21010 23783 55073 55612 20516 27533 51132 52391 884 22844 25100 56123 1150 12133 44416 53752 9761 38585 52021 55545 1476 5057 49721 50744 16334 39503 40494 43840 24 31960 33866 53369 22065 22989 32356 52287 111 155 3706 13753 17878 18240 27828 55776 13582 47019 54558 55557.

[0057] Uma tabela de valor inicial de matriz de verificação de paridade com uma taxa de codificação de 5/30 é expressa como segue: 2035 5424 6737 8778 10775 15496 17467 21825 23901 27869 28939 29614 34298 34951 35578 37326 39797 44488 45293 45900 49239 53415 53900 2090 4170 12643 12925 13383 17659 23995 24520 25766 26042 26585 29531 31126 34856 43610 49028 49872 50309 50455 51586 52161 52207 53263 819 1629 5521 8339 8501 18663 22208 24768 25082 35272 35560 40387 40618 42891 44288 46834 47264 47458 47561 48563 49141 49583 51837 100 564 4861 9130 15954 22395 23542 26105 27127 31905 33977 35256 37679 40472 40912 42224 43230 44945 45473 52217 52707 52953 53468 73 86 6004 9799 13581 14067 14910 14944 15502 22412 26032 27498 27746 27993 28590 35442 38766 44649 47956 48653 48724 50247 52165 108 1173 5321 6132 7304 15477 18466 19091 20238 23398 26431 34944 36899 40209 42997 48433 48762 49752 49826 50984 51319 53634 53657 4541 7635 11720 12065 16896 28028 28457 30950 35156 38740 39045 43153 43802 44180 45186 45716 45794 46645 48679 49071 49181 53212 53489 6118 8633 11204 11448 15114 19954 24570 26810 28236 39277 43584 46042 47499 48573 48715 49697 50511 51228 51563 51635 53410 53760 53851 1223 4008 8948 9130 16129 17767 22039 23572 24550 28200 29157 32730 33821 38449 39758 48433 49362 52582 53129 53282 53407 53414 53972 176 10948 11719 12340 13870 15842 18928 20987 24540 24852 28366 30017 36547 37426 38667 40361 44725 48275 48825 51211 52901 53737 53868 21792 35759 44481 53371 147 33771 34263 35853 15696 41236 46244 46674 48208 52868 53324 53794 34077 36441 49909 53506 34932 51666 53755 53974 18455 38927 49349 51201 3836 31114 37755 53469 31831 42633 46626 52743 21053 28415 46538 53154 5752 19363 42484 719 48444 52185 25502 53443 53739 11596 53495 53635 43934 52112 53323 42015 52196 52288 72 129 52340 9 17870 43153 24743 41406 53180 23388 48087 52441.

[0058] Uma tabela de valor inicial de matriz de verificação de paridade com uma taxa de codificação de 6/30 é expressa como segue: 13033 14477 15028 17763 19244 20156 22458 24073 32202 32591 33531 33552 35823 41495 46351 49442 51612 44 66 8422 8760 14694 18768 20943 27806 29012 33594 36262 36820 40434 47704 49355 51729 51758 4233 16270 18958 20915 21313 27009 28249 33438 33855 34475 34541 37093 38835 42139 42169 44757 50122 82 10760 14292 17911 18008 23008 33152 34162 35749 36166 37411 37523 40838 42786 43581 46177 48829 4661 5201 5824 6014 8283 12840 22044 22103 29657 29722 32246 32893 34131 36007 40779 44900 51089 5869 12204 14095 26632 27101 27300 32344 33761 35081 38057 40709 46805 47733 48220 49806 51318 51691 87 5764 16204 20947 23257 31579 38832 40942 43112 43239 44602 49032 49482 49727 49929 50186 50593 880 1883 8876 9204 12370 21536 32858 35875 36247 36319 37151 38601 48914 49533 51239 51399 51824 20 129 2841 5695 8176 15720 26066 26197 34149 35814 36477 37478 45338 48988 50675 51071 51774 7252 14498 19246 20257 20693 22336 26037 29523 29844 34015 35828 38232 40999 41437 43343 44109 49883 4859 8000 9342 16137 21600 24083 36364 37038 38988 44465 45445 46569 48994 50591 51065 51166 51268 7728 9766 11199 11244 13877 14245 23083 27064 28433 28810 34979 39031 42939 44517 45730 48365 51374 67 135 1601 6123 9100 22043 24498 25417 30186 34430 34535 37216 40359 42794 47908 50685 51501 1006 10492 18259 51816 27272 49144 51574 51631 23 5636 38161 39514 9490 41564 46463 51162 33623 41959 50610 11626 22027 50936 28345 39504 45097 46639 50046 50319 74 18582 27985 102 17060 43142 38765 49453 51242 6102 41272 51729 24686 33446 49011 19634 49837 50000 569 22448 25746 33986 50729 51301 9883 14876 29601 9142 29505 50604 22623 40979 51260 23109 33398 51819 163 50643 50984 47021 47381 50970 16215 20964 21588.

[0059] O dispositivo de processamento de dados pode ser um dispositivo independente e pode ser um bloco interno constituindo um dispositivo.

Efeitos Vantajosos da Invenção

[0060] De acordo com a descrição presente, é possível prover um código de LDPC de uma taxa de erro excelente.

Breve Descrição dos Desenhos

[0061] Figura 1 é uma ilustração de uma matriz de verificação de paridade H de um código de LDPC.

[0062] Figura 2 é um fluxograma ilustrando uma sequência de decodificação de um código de LDPC.

[0063] Figura 3 é uma ilustração de um exemplo de uma matriz de verificação de paridade de um código de LDPC.

[0064] Figura 4 é uma ilustração de um gráfico de Tanner de uma matriz de verificação de paridade.

[0065] Figura 5 é uma ilustração de um nó de variável.

[0066] Figura 6 é uma ilustração de um nó de verificação.

[0067] Figura 7 é uma ilustração de um exemplo de configuração de uma modalidade de um sistema de transmissão ao qual a presente invenção é aplicada.

[0068] Figura 8 é um diagrama de bloco ilustrando um exemplo de configuração de um dispositivo transmissor 11.

[0069] Figura 9 é um diagrama de bloco ilustrando um exemplo de configuração de intercalador de bit 116.

[0070] paridade.

[0071] Figura 10 é uma ilustração de uma matriz de verificação de Figura 11 é uma ilustração de uma matriz de paridade.

[0072] Figura 12 é uma ilustração de uma matriz de verificação de paridade de um código de LDPC definido em um padrão de DVB-S.2.

[0073] Figura 13 é uma ilustração de uma matriz de verificação de paridade de um código de LDPC definido em um padrão de DVB-S.2.

[0074] 16QAM. Figura 14 é uma ilustração de arranjo de ponto de sinal de

[0075] 64QAM. Figura 15 é uma ilustração de arranjo de ponto de sinal de

[0076] 64QAM. Figura 16 é uma ilustração de arranjo de ponto de sinal de

[0077] 64QAM. Figura 17 é uma ilustração de arranjo de ponto de sinal de

[0078] Figura 18 é uma ilustração de arranjo de ponto de sinal definido no padrão de DVB-S.2.

[0079] Figura 19 é uma ilustração de arranjo de ponto de sinal definido no padrão de DVB-S.2.

[0080] Figura 20 é uma ilustração de arranjo de ponto de sinal definido no padrão de DVB-S.2.

[0081] Figura 21 é uma ilustração de arranjo de ponto de sinal definido no padrão de DVB-S.2.

[0082] Figura 22 é uma ilustração de processamento de um demultiplexador 25.

[0083] Figura 23 é uma ilustração de processamento de um demultiplexador 25.

[0084] Figura 24 é uma ilustração de um gráfico de Tanner para decodificação de um código de LDPC.

[0085] Figura 25 é uma ilustração de uma matriz de paridade HT se tornando uma estrutura de escadaria e um gráfico de Tanner correspondendo à matriz de paridade HT.

[0086] Figura 26 é uma ilustração de uma matriz de paridade HT de uma matriz de verificação de paridade H correspondendo a um código de LDPC depois de intercalação de paridade.

[0087] Figura 27 é uma ilustração de uma matriz de verificação de paridade transformada.

[0088] Figura 28 é uma ilustração de processamento de um intercalador de torção de coluna 24.

[0089] Figura 29 é uma ilustração de um número de coluna de uma memória 31 necessária para uma intercalação de torção de coluna e um endereço de uma posição de começo de escrita.

[0090] Figura 30 é uma ilustração de um número de coluna de uma memória 31 necessária para uma intercalação de torção de coluna e um endereço de uma posição de começo de escrita.

[0091] Figura 31 é um fluxograma ilustrando processamento executado por intercalador de bit 116 e um codificador de QAM 117.

[0092] Figura 32 é uma ilustração de um modelo de um trajeto de comunicação adotado por simulação.

[0093] Figura 33 é uma ilustração de uma relação de uma taxa de erro obtida por simulação e uma frequência de Doppler fd de uma instabilidade.

[0094] Figura 34 é uma ilustração de uma relação de uma taxa de erro obtida por simulação e uma frequência de Doppler fd de uma instabilidade.

[0095] Figura 35 é um diagrama de bloco ilustrando um exemplo de configuração de um codificador de LDPC 115.

[0096] Figura 36 é um fluxograma ilustrando processamento de um codificador de LDPC 115.

[0097] Figura 37 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 1/4 e um comprimento de código é 16200.

[0098] Figura 38 é uma ilustração de um método de calcular uma matriz de verificação de paridade H de uma tabela de valor inicial de matriz de verificação de paridade.

[0099] Figura 39 é uma ilustração da característica de BER/FER de um código de LDPC cujo comprimento de código definido no padrão de DVB-S.2 é 64800 bits.

[00100] Figura 40 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 2/30 e um comprimento de código é 64800.

[00101] Figura 41 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 3/30 e um comprimento de código é 64800.

[00102] Figura 42 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 4/30 e um comprimento de código é 64800.

[00103] Figura 43 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 5/30 e um comprimento de código é 64800.

[00104] Figura 44 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 6/30 e um comprimento de código é 64800.

[00105] Figura 45 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 7/30 e um comprimento de código é 64800.

[00106] Figura 46 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 8/30 e um comprimento de código é 64800.

[00107] Figura 47 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 8/30 e um comprimento de código é 64800.

[00108] Figura 48 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 9/30 e um comprimento de código é 64800.

[00109] Figura 49 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 9/30 e um comprimento de código é 64800.

[00110] Figura 50 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 10/30 e um comprimento de código é 64800.

[00111] Figura 51 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 10/30 e um comprimento de código é 64800.

[00112] Figura 52 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 11/30 e um comprimento de código é 64800.

[00113] Figura 53 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 11/30 e um comprimento de código é 64800.

[00114] Figura 54 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 12/30 e um comprimento de código é 64800.

[00115] Figura 55 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 12/30 e um comprimento de código é 64800.

[00116] Figura 56 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 13/30 e um comprimento de código é 64800.

[00117] Figura 57 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 13/30 e um comprimento de código é 64800.

[00118] Figura 58 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 14/30 e um comprimento de código é 64800.

[00119] Figura 59 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 14/30 e um comprimento de código é 64800.

[00120] Figura 60 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 15/30 e um comprimento de código é 64800.

[00121] Figura 61 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 15/30 e um comprimento de código é 64800.

[00122] Figura 62 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 16/30 e um comprimento de código é 64800.

[00123] Figura 63 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 16/30 e um comprimento de código é 64800.

[00124] Figura 64 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 16/30 e um comprimento de código é 64800.

[00125] Figura 65 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 17/30 e um comprimento de código é 64800.

[00126] Figura 66 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 17/30 e um comprimento de código é 64800.

[00127] Figura 67 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 17/30 e um comprimento de código é 64800.

[00128] Figura 68 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 18/30 e um comprimento de código é 64800.

[00129] Figura 69 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 18/30 e um comprimento de código é 64800.

[00130] Figura 70 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 18/30 e um comprimento de código é 64800.

[00131] Figura 71 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 19/30 e um comprimento de código é 64800.

[00132] Figura 72 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 19/30 e um comprimento de código é 64800.

[00133] Figura 73 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 19/30 e um comprimento de código é 64800.

[00134] Figura 74 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 20/30 e um comprimento de código é 64800.

[00135] Figura 75 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 20/30 e um comprimento de código é 64800.

[00136] Figura 76 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 20/30 e um comprimento de código é 64800.

[00137] Figura 77 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 21/30 e um comprimento de código é 64800.

[00138] Figura 78 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 21/30 e um comprimento de código é 64800.

[00139] Figura 79 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 21/30 e um comprimento de código é 64800.

[00140] Figura 80 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 22/30 e um comprimento de código é 64800.

[00141] Figura 81 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 22/30 e um comprimento de código é 64800.

[00142] Figura 82 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 22/30 e um comprimento de código é 64800.

[00143] Figura 83 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 23/30 e um comprimento de código é 64800.

[00144] Figura 84 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 23/30 e um comprimento de código é 64800.

[00145] Figura 85 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 23/30 e um comprimento de código é 64800.

[00146] Figura 86 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 24/30 e um comprimento de código é 64800.

[00147] Figura 87 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 24/30 e um comprimento de código é 64800.

[00148] Figura 88 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 24/30 e um comprimento de código é 64800.

[00149] Figura 89 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 25/30 e um comprimento de código é 64800.

[00150] Figura 90 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 25/30 e um comprimento de código é 64800.

[00151] Figura 91 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 25/30 e um comprimento de código é 64800.

[00152] Figura 92 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 26/30 e um comprimento de código é 64800.

[00153] Figura 93 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 26/30 e um comprimento de código é 64800.

[00154] Figura 94 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 26/30 e um comprimento de código é 64800.

[00155] Figura 95 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 27/30 e um comprimento de código é 64800.

[00156] Figura 96 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 27/30 e um comprimento de código é 64800.

[00157] Figura 97 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 27/30 e um comprimento de código é 64800.

[00158] Figura 98 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 27/30 e um comprimento de código é 64800.

[00159] Figura 99 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 28/30 e um comprimento de código é 64800.

[00160] Figura 100 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 28/30 e um comprimento de código é 64800.

[00161] Figura 101 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 28/30 e um comprimento de código é 64800.

[00162] Figura 102 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 28/30 e um comprimento de código é 64800.

[00163] Figura 103 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 29/30 e um comprimento de código é 64800.

[00164] Figura 104 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 29/30 e um comprimento de código é 64800.

[00165] Figura 105 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 29/30 e um comprimento de código é 64800.

[00166] Figura 106 é uma ilustração de um exemplo de uma tabela de valor inicial de matriz de verificação de paridade na qual uma taxa de codificação é 29/30 e um comprimento de código é 64800.

[00167] Figura 107 é uma ilustração de um gráfico de Tanner de um conjunto de uma sequência de grau na qual o peso de coluna é 3 e o peso de fila é 6.

[00168] Figura 108 é uma ilustração de um exemplo de um gráfico de Tanner de um conjunto de um tipo de multiborda.

[00169] Figura 109 é uma ilustração do comprimento de ciclo mínimo e limiar de desempenho de uma matriz de verificação de paridade de um código de LDPC com um comprimento de código de 64800.

[00170] Figura 110 é uma ilustração de uma matriz de verificação de paridade de um código de LDPC com um comprimento de código de 64800.

[00171] Figura 111 é uma ilustração de uma matriz de verificação de paridade de um código de LDPC com um comprimento de código de 64800.

[00172] Figura 112 é uma ilustração de um resultado de simulação de BER/FER de um código de LDPC com um comprimento de código de 64800.

[00173] Figura 113 é uma ilustração de um resultado de simulação de BER/FER de um código de LDPC com um comprimento de código de 64800.

[00174] Figura 114 é uma ilustração de um resultado de simulação de BER/FER de um código de LDPC com um comprimento de código de 64800.

[00175] Figura 115 é uma ilustração de um código de BCH usado para simulação de BER/FER de um código de LDPC com um comprimento de código de 64800.

[00176] Figura 116 é um diagrama de bloco ilustrando um exemplo de configuração de um dispositivo receptor 12.

[00177] Figura 117 é um diagrama de bloco ilustrando um exemplo de configuração de desintercalador de bit 165.

[00178] Figura 118 é um fluxograma ilustrando processamento executado por um decodificador de QAM 164, desintercalador de bit 165, e um decodificador de LDPC 166.

[00179] Figura 119 é uma ilustração de um exemplo de uma matriz de verificação de paridade de um código de LDPC.

[00180] Figura 120 é uma ilustração de uma matriz (matriz de verificação de paridade transformada) obtida executando substituição de fila e substituição de coluna em relação a uma matriz de verificação de paridade.

[00181] Figura 121 é uma ilustração de uma matriz de verificação de paridade transformada dividida em uma unidade 5 x 5.

[00182] Figura 122 é um diagrama de bloco ilustrando um exemplo de configuração de um dispositivo de decodificação que executa coletivamente P operações de nó.

[00183] Figura 123 é um diagrama de bloco ilustrando um exemplo de configuração de um decodificador de LDPC 166.

[00184] Figura 124 é uma ilustração de processamento de um multiplexador 54 constituindo desintercalador de bit 165.

[00185] Figura 125 é uma ilustração de processamento de um desintercalador de torção de coluna 55.

[00186] Figura 126 é um diagrama de bloco ilustrando outro exemplo de configuração de desintercalador de bit 165.

[00187] Figura 127 é um diagrama de bloco ilustrando um primeiro exemplo de configuração de um sistema de recepção que pode ser aplicado a um dispositivo receptor 12.

[00188] Figura 128 é um diagrama de bloco ilustrando um segundo exemplo de configuração de um sistema de recepção que pode ser aplicado a um dispositivo receptor 12.

[00189] Figura 129 é um diagrama de bloco ilustrando um terceiro exemplo de configuração de um sistema de recepção que pode ser aplicado a um dispositivo receptor 12.

[00190] Figura 130 é um diagrama de bloco ilustrando um exemplo de configuração de uma modalidade de um computador ao qual a tecnologia presente é aplicada.

Descrição das Modalidades Exemplo de configuração de sistema de transmissão ao qual a descrição presente é aplicada

[00191] Figura 7 ilustra um exemplo de configuração de uma modalidade de um sistema de transmissão (um sistema significa um ajuntamento lógico de uma pluralidade de dispositivos e um dispositivo de cada configuração pode ser arranjado ou pode não ser arranjado na mesma cobertura) ao qual a presente invenção é aplicada.

[00192] Na Figura 7, o sistema de transmissão inclui um dispositivo transmissor 11 e um dispositivo receptor 12.

[00193] Por exemplo, o dispositivo transmissor 11 transmite (difunde) (transfere) um programa de difusão de televisão, e assim por diante. Isso é, por exemplo, o dispositivo transmissor 11 codifica dados alvo que são um objetivo de transmissão tais como dados de imagem e dados de áudio como um programa em código de LDPC, e, por exemplo, os transmite por um trajeto de comunicação 13 tal como um circuito de satélite, uma onda terrestre e um cabo (circuito de fios).

[00194] O dispositivo receptor 12 recebe o código de LDPC transmitido do dispositivo transmissor 11 pelo trajeto de comunicação 13, decodifica o código de LDPC para obter os dados alvo, e produz os dados alvo.

[00195] Neste caso, é conhecido que o código de LDPC usado pelo sistema de transmissão da Figura 7 mostra a capacidade muito alta em um trajeto de comunicação de AWGN (Ruído Gaussiano Branco Aditivo).

[00196] Enquanto isso, no trajeto de comunicação 13, erro em rajada ou rasura pode ser gerado. Especialmente no caso onde o trajeto de comunicação 13 é a onda terrestre, por exemplo, em um sistema de OFDM (Multiplexação de Divisão de Frequência de Ortogonal), a potência de um símbolo específico pode se tornar 0 (rasura) de acordo com atraso de um eco (trajetos diferentes de um trajeto principal), sob um ambiente de multitrajeto no qual D/U (Relação Desejada para Indesejada) é 0 dB (potência de indesejada = eco é igual a potência de desejada = trajeto principal).

[00197] Na instabilidade (trajeto de comunicação no qual atraso é 0 e um eco tendo uma frequência de Doppler está adicionado), quando D/U é 0 dB, a potência inteira de um símbolo de OFDM em um momento específico pode se tornar 0 (rasura) pela frequência de Doppler.

[00198] Além disso, o erro em rajada pode ser gerado devido a uma situação de uma linha de fiação elétrica de uma unidade receptora (não ilustrada nos desenhos) do lado do dispositivo receptor 12 tal como uma antena recebendo um sinal do dispositivo transmissor 11 para o dispositivo receptor 12 ou instabilidade de uma fonte de energia do dispositivo receptor 12.

[00199] Enquanto isso, na decodificação do código de LDPC, no nó de variável correspondendo à coluna da matriz de verificação de paridade H e ao bit de código do código de LDPC, como ilustrado na Figura 5 descrita acima, a operação de nó de variável da expressão (1) com a adição do (o valor de recepção u0i de) bit de código do código de LDPC é executado. Por esta razão, se erro for gerado nos bits de código usados para a operação de nó de variável, precisão da mensagem calculada é deteriorada.

[00200] Na decodificação do código de LDPC, no nó de verificação, a operação de nó de verificação da expressão (7) é executada usando a mensagem calculada pelo nó de variável conectado ao nó de verificação. Por esta razão, se o número de nós de verificação em que erro (incluindo rasura) é gerado simultaneamente (os bits de código dos códigos de LDPC correspondendo a) na pluralidade de nós de variável conectados aumentar, desempenho de decodificação é deteriorada.

[00201] Quer dizer, se os dois ou mais nós de variável dos nós de variável conectados ao nó de verificação se tornarem rasura simultaneamente, o nó de verificação retorna uma mensagem na qual a probabilidade de um valor ser 0 e a probabilidade de um valor ser 1 são iguais uma a outra, para todos os nós de variável. Neste caso, o nó de verificação que retorna a mensagem das probabilidades iguais não contribui a um processamento de decodificação (um conjunto da operação de nó de variável e da operação de nó de verificação). Como resultado, é necessário aumentar o número de repetição de vezes do processamento de decodificação, o desempenho de decodificação é deteriorado, e energia de consumo do dispositivo receptor 12 que executa decodificação do código de LDPC aumenta.

[00202] Portanto, no sistema de transmissão da Figura 7, tolerância contra o erro em rajada ou a rasura pode ser melhorada enquanto desempenho no trajeto de comunicação de AWGN é mantido.

Exemplo de configuração de dispositivo transmissor 11

[00203] Figura 8 é um diagrama de bloco ilustrando um exemplo de configuração do dispositivo transmissor 11 da Figura 7.

[00204] No dispositivo transmissor 11, um ou mais fluxos de entrada correspondendo a dados alvo são providos a uma adaptação de modo/multiplexador 111.

[00205] A adaptação de modo/multiplexador 111 executa seleção de modo e processos tal como multiplexação de um ou mais fluxos de entrada providos a isso, como precisado, e provê dados obtidos como resultado a um enchedor 112.

[00206] O enchedor 112 executa enchimento de zero necessário (inserção de nulo) em relação aos dados providos da adaptação de modo/multiplexador 111 e provê dados obtidos como resultado a um embaralhador de BB 113.

[00207] O embaralhador de BB 113 executa embaralhamento de banda base (embaralhamento de BB) em relação aos dados providos do enchedor 112 e provê dados obtidos como resultado a um codificador de BCH 114.

[00208] O codificador de BCH 114 executa codificação de BCH em relação aos dados providos do embaralhador de BB 113 e provê dados obtidos como resultado como dados alvo de LDPC a serem um objetivo de codificação de LDPC para um codificador de LDPC 115.

[00209] O codificador de LDPC 115 executa codificação de LDPC de acordo com uma matriz de verificação de paridade na qual uma matriz de paridade para ser uma porção correspondendo a um bit de paridade de um código de LDPC se torna uma estrutura de escadaria em relação aos dados alvo de LDPC providos do codificador de BCH 114, e produz um código de LDPC no qual os dados alvo de LDPC são bits de informação.

[00210] Quer dizer, o codificador de LDPC 115 executa a codificação de LDPC para codificar os dados alvo de LDPC com um LDPC tal como o código de LDPC (correspondendo à matriz de verificação de paridade) definido no padrão predeterminado do DVB-S.2, do DVB-T.2, o DVB-C.2 ou similar e produz o código de LDPC predeterminado (correspondendo à matriz de verificação de paridade) ou similar obtido como resultado.

[00211] O código de LDPC definido no padrão do DVB-S.2, do DVB- T.2, e do DVB-C.2 é um código de IRA (Acumulação de Repetição Irregular) e uma matriz de paridade da matriz de verificação de paridade do código de LDPC se torna uma estrutura de escadaria. A matriz de paridade e a estrutura de escadaria serão descritas mais tarde. O código de IRA está descrito em "Irregular Repeat-Accumulate Codes", H. Jin, A. Khandekar, e R. J. McEliece, em Procedimentos do 2° Simpósio Internacional sobre Turbo- códigos e Tópicos Relacionados, p. 1-8, setembro de 2000, por exemplo.

[00212] O código de LDPC que é produzido pelo codificador de LDPC 115 é provido ao intercalador de bit 116.

[00213] O intercalador de bit 116 executa intercalação de bit a ser descrita mais tarde em relação ao código de LDPC provido do codificador de LDPC 115 e provê o código de LDPC depois da intercalação de bit a um codificador de QAM 117.

[00214] O codificador de QAM 117 mapeia o código de LDPC provido do intercalador de bit 116 a um ponto de sinal representando um símbolo de modulação ortogonal em uma unidade (unidade de símbolo) de bits de código de um ou mais bits do código de LDPC e executa a modulação ortogonal (modulação de multinível).

[00215] Quer dizer, o codificador de QAM 117 executa mapas do código de LDPC provido do intercalador de bit 116 para um ponto de sinal determinado por um método de modulação executando a modulação ortogonal do código de LDPC, em um plano IQ (constelação de IQ) definido por um eixo geométrico I representando um componente I da mesma fase como uma portadora e um eixo geométrico Q representando um componente Q ortogonal à portadora, e executa a modulação ortogonal.

[00216] Neste caso, como o método de modulação da modulação ortogonal executada pelo codificador de QAM 117, há métodos de modulação incluindo o método de modulação definido no padrão do DVB-S.2, no DVB- T.2, no DVB-C.2 ou similar, e outro método de modulação, quer dizer, BPSK (Codificação de Deslocamento de Fase Binária), QPSK (Codificação de Deslocamento de Fase em Quadratura), 16APSK (Codificação de Deslocamento de Fase de Amplitude), 32APSK, 16QAM (Modulação de Amplitude em Quadratura), 64QAM, 256QAM, 1024QAM, 4096QAM, 4PAM (Modulação de Amplitude de Pulso), ou similar. No codificador de QAM 117, executar a modulação ortogonal com base em qual método de modulação é fixado previamente de acordo com uma operação de um operador do dispositivo transmissor 11.

[00217] Dados (símbolo mapeado ao ponto de sinal) que são obtidos processando no codificador de QAM 117 são providos ao intercalador de tempo 118.

[00218] O intercalador de tempo 118 executa intercalação de tempo (intercalação em uma direção de tempo) em uma unidade de símbolo em relação aos dados (símbolo) providos do codificador de QAM 117 e provê dados obtidos como resultado a um codificador de MISO/MIMO (codificador de MISO/MIMO) 119.

[00219] O codificador de MISO/MIMO 119 executa codificação espaço-temporal em relação aos dados (símbolo) providos do intercalador de tempo 118 e provê os dados para o intercalador de frequência 120.

[00220] O intercalador de frequência 120 executa intercalação de frequência (intercalação em uma direção de frequência) em uma unidade de símbolo em relação aos dados (símbolo) providos do codificador de MISO/MIMO 119 e provê os dados para uma unidade de alocação de recurso/construtor de quadro 131.

[00221] Por outro lado, por exemplo, dados de controle (sinalização) para controle de transferência tal como sinalização de BB (Sinalização de Banda Base) (Cabeçalho de BB) são providos ao codificador de BCH 121.

[00222] O codificador de BCH 121 executa a codificação de BCH em relação à sinalização provida a ele e provê dados obtidos como resultado a um codificador de LDPC 122, semelhante ao codificador de BCH 114.

[00223] O codificador de LDPC 122 fixa os dados providos do codificador de BCH 121 como dados alvo de LDPC, executa a codificação de LDPC em relação aos dados, e provê um código de LDPC obtido como resultado a um codificador de QAM 123, semelhante ao codificador de LDPC 115.

[00224] O codificador de QAM 123 mapeia o código de LDPC provido do codificador de LDPC 122 a um ponto de sinal representando um símbolo de modulação ortogonal em uma unidade (unidade de símbolo) de bits de código de um ou mais bits do código de LDPC, executa a modulação ortogonal, e provê dados (símbolo) obtidos como resultado ao intercalador de frequência 124, semelhante ao codificador de QAM 117.

[00225] O intercalador de frequência 124 executa a intercalação de frequência em uma unidade de símbolo em relação aos dados (símbolo) providos do codificador de QAM 123 e provê os dados à unidade de alocação de recurso/construtor de quadro 131, semelhante ao intercalador de frequência 120.

[00226] A unidade de alocação de recurso/construtor de quadro 131 insere símbolos de pilotos em posições necessárias dos dados (símbolos) providos dos intercaladores de frequência 120 e 124, configura um quadro (por exemplo, um quadro de camada física (PL), um quadro T2, um quadro C2, e assim por diante) incluindo símbolos de um número predeterminado de dados (símbolos) obtidos como resultado, e provê a quadro para uma unidade geradora de OFDM 132.

[00227] A unidade geradora de OFDM 132 gera um sinal de OFDM correspondendo ao quadro do quadro provido da unidade de alocação de recurso/construtor de quadro 131 e transmite o sinal de OFDM pelo trajeto de comunicação 13 (Figura 7).

[00228] Aqui, por exemplo, o dispositivo transmissor 11 pode ser configurado sem incluir parte dos blocos ilustrados na Figura 8 tais como o intercalador de tempo 118, o codificador de MISO/MIMO 119, o intercalador de frequência 120 e o intercalador de frequência 124.

[00229] Figura 9 ilustra um exemplo de configuração do intercalador de bit 116 da Figura 8.

[00230] O intercalador de bit 116 é um dispositivo de processamento de dados que intercala dados e inclui o intercalador de paridade 23, o intercalador de torção de coluna 24 e um demultiplexador (DEMUX) 25. Aqui, o intercalador de bit 116 pode ser configurado sem incluir um ou ambos do intercalador de paridade 23 e do intercalador de torção de coluna 24.

[00231] O intercalador de paridade 23 executa intercalação de paridade para intercalar os bits de paridade do código de LDPC provido do codificador de LDPC 115 em posições de outros bits de paridade e provê o código de LDPC depois da intercalação de paridade ao intercalador de torção de coluna 24.

[00232] O intercalador de torção de coluna 24 executa a intercalação de torção de coluna em relação ao código de LDPC provido do intercalador de paridade 23 e provê o código de LDPC depois da intercalação de torção de coluna ao demultiplexador 25.

[00233] Quer dizer, no codificador de QAM 117 da Figura 8, os bits de código de um ou mais bits do código de LDPC são mapeados ao ponto de sinal representando um símbolo da modulação de ortogonal e são transmitidos.

[00234] No intercalador de torção de coluna 24, a intercalação de torção de coluna a ser descrita mais tarde é executada como processamento de rearranjo para rearranjar os bits de código do código de LDPC provido do intercalador de paridade 23, tal que uma pluralidade de bits de código do código de LDPC correspondendo a 1 em qualquer uma fila da matriz de verificação de paridade usada pelo codificador de LDPC 115 não seja incluída em um símbolo.

[00235] O demultiplexador 25 executa processamento de intercâmbio para trocar posições de dois ou mais bits de código do código de LDPC se tornando o símbolo, em relação ao código de LDPC provido do intercalador de torção de coluna 24, e obtém um código de LDPC no qual tolerância contra o AWGN é reforçada. Além disso, o demultiplexador 25 provê dois ou mais bits de código do código de LDPC obtidos pelo processamento de intercâmbio como o símbolo para o codificador de QAM 117 (Figura 8).

[00236] A seguir, Figura 10 ilustra a matriz de verificação de paridade H que é usada para codificação de LDPC pelo codificador de LDPC 115 da Figura 8.

[00237] A matriz de verificação de paridade H se torna uma estrutura de LDGM (Matriz de Geração de Baixa Densidade) e pode ser representada por uma expressão H = [HA|HT] (uma matriz na qual elementos da matriz de informação HA são fixados a elementos esquerdos e elementos da matriz de paridade HT são fixados a elementos direitos), usando uma matriz de informação HA de uma porção correspondendo a bits de informação entre os bits de código do código de LDPC e uma matriz de paridade HT correspondendo aos bits de paridade.

[00238] Neste caso, um número de bit dos bits de informação entre os bits de código de um código de LDPC (uma palavra de código) e número de bit dos bits de paridade são chamados um comprimento de informação K e um comprimento de paridade M, respectivamente, e número de bit dos bits de código de um código de LDPC é chamado um comprimento de código N (= K + M).

[00239] O comprimento de informação K e o comprimento de paridade M do código de LDPC tendo o certo comprimento de código N são determinados por uma taxa de codificação. A matriz de verificação de paridade H se torna uma matriz na qual fila x coluna é M x N. A matriz de informação HA se torna uma matriz de M x K e a matriz de paridade HT se torna uma matriz de M x M.

[00240] Figura 11 ilustra a matriz de paridade HT da matriz de verificação de paridade H do código de LDPC que está definido no padrão do DVB-S.2, do DVB-T.2, e do DVB-C.2.

[00241] A matriz de paridade HT da matriz de verificação de paridade H do código de LDPC que está definido no padrão do DVB-T.2 ou similar se torna uma matriz de estrutura de escadaria (matriz bidiagonal inferior) em que elementos de 1 estão arranjados em uma forma de escadaria, como ilustrado na Figura 11. O peso de fila da matriz de paridade HT se torna 1 em relação à primeira fila e se torna 2 em relação às filas restantes. O peso de coluna se torna 1 em relação à coluna final e se torna 2 em relação às colunas restantes.

[00242] Como descrito acima, o código de LDPC da matriz de verificação de paridade H na qual a matriz de paridade HT se torna a estrutura de escadaria pode ser gerada facilmente usando a matriz de verificação de paridade H.

[00243] Quer dizer, o código de LDPC (uma palavra de código) é representado por um vetor de fila c e um vetor de coluna obtido transpondo o vetor de fila é representado por CT. Além disso, uma porção de bits de informação do vetor de fila c para ser o código de LDPC é representado por um vetor de fila A e uma porção dos bits de paridade é representada por um vetor de fila T.

[00244] O vetor de fila c pode ser representado por uma expressão c = [A|T] (um vetor de fila no qual elementos do vetor de fila A estão fixados a elementos esquerdos e elementos do vetor de fila T são fixados a elementos direitos), usando o vetor de fila A correspondendo aos bits de informação e o vetor de fila T correspondendo aos bits de paridade.

[00245] Na matriz de verificação de paridade H e o vetor de fila c = [A|T] correspondendo ao código de LDPC, é necessário satisfazer uma expressão HcT = 0. O vetor de fila T que corresponde aos bits de paridade constituindo o vetor de fila c = [A|T] satisfazendo a expressão HcT = 0 pode ser calculado sequencialmente fixando elementos de cada fila a 0, sequencialmente (em ordem) de elementos de uma primeira fila do vetor de coluna HcT na expressão HcT = 0, quando a matriz de paridade HT da matriz de verificação de paridade H = [HA|HT] se torna a estrutura de escadaria ilustrada na Figura 11.

[00246] Figura 12 é uma ilustração da matriz de verificação de paridade H do código de LDPC que está definido no padrão do DVB-T.2 ou similar.

[00247] O peso de coluna se torna X em relação a KX colunas de uma primeira coluna da matriz de verificação de paridade H do código de LDPC definido no padrão do DVB-T.2 ou similar, se torna 3 em relação às seguintes K3colunas, se torna 2 em relação às seguintes (M-1) colunas, e se torna 1 em relação a uma coluna final.

[00248] Neste caso, KX + K3 + M - 1 + 1 é igual ao comprimento de código N.

[00249] Figura 13 é uma ilustração de números de coluna KX, K3 e M e um peso de coluna X, em relação a cada taxa de codificação r do código de LDPC definido no padrão do DVB-T.2 ou similar.

[00250] No padrão do DVB-T.2 ou similar, códigos de LDPC que têm comprimentos de código N de 64800 bits e 16200 bits estão definidos.

[00251] Em relação ao código de LDPC tendo o comprimento de código N de 64800 bits, 11 taxas de codificação (taxas nominais) de 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 e 9/10 estão definidas. Em relação ao código de LDPC tendo o comprimento de código N de 16200 bits, 10 taxas de codificação de 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 e 8/9 estão definidas.

[00252] Em seguida, o comprimento de código N dos 64800 bits é chamado 64 kbits e o comprimento de código N dos 16200 é chamado 16 kbits.

[00253] Em relação ao código de LDPC, é conhecido que uma taxa de erro é baixa em um bit de código correspondendo a uma coluna de qual um peso de coluna da matriz de verificação de paridade H é grande.

[00254] Na matriz de verificação de paridade H que é ilustrada nas Figuras 12 e 13 e está definida no padrão do DVB-T.2 ou similar, um peso de coluna de uma coluna de um lado de cabeça (lado esquerdo) tende a ser grande. Portanto, em relação ao código de LDPC correspondendo à matriz de verificação de paridade H, um bit de código de um lado de cabeça tende a ser forte para erro (há tolerância contra o erro) e um bit de código de um lado final tende a ser fraco para o erro.

[00255] A seguir, Figura 14 ilustra um exemplo de arranjo de (pontos de sinal correspondendo a) 16 símbolos em um plano IQ, quando 16QAM é executado pelo codificador de QAM 117 da Figura 8.

[00256] Quer dizer, A da Figura 14 ilustra símbolos dos 16QAM do DVB-T.2.

[00257] No 16QAM, um símbolo é representado por 4 bits e 16 símbolos (= 24) existem. Os 16 símbolos são arranjados tal que uma direção I x uma direção Q se torne uma forma quadrada 4 x 4, na base de um ponto original do plano IQ.

[00258] Se um (i + 1)-ésimo bit de um bit mais significante de uma carreira de bits representada por um símbolo for representado como bit yi, os 4 bits representados por um símbolo do 16QAM podem ser representados como bits y0, y1, y2, e y3, respectivamente, sequencialmente do bit mais significante. Quando um método de modulação é o 16QAM, 4 bits de bits de código do código de LDPC se tornam um símbolo (valor de símbolo) de 4 bits y0 a y3 (simbolizado).

[00259] B da Figura 14 ilustra um limite de bit em relação a cada um dos 4 bits (em seguida, chamados bits de símbolo) y0 a y3 representado pelo símbolo do 16QAM.

[00260] Neste caso, um limite de bit em relação ao bit de símbolo yi (na Figura 14, i = 0, 1, 2 e 3) significa um limite de um símbolo de qual um bit de símbolo yi se torna 0 e um símbolo de qual um bit de símbolo yi se torna 1.

[00261] Como ilustrado por B da Figura 14, só um lugar do eixo geométrico Q do plano IQ se torna limite de bit em relação ao bit de símbolo mais significante y0 dos 4 bits de símbolo y0 a y3 representado pelo símbolo do 16QAM e só um lugar do eixo geométrico I do plano IQ se torna um limite de bit em relação ao segundo (segundo do bit mais significante) bit de símbolo y1.

[00262] Em relação ao terceiro bit de símbolo y2, dois lugares de um lugar entre primeira e segunda colunas do lado esquerdo e um lugar entre terceira e quarta colunas, entre os 4 x 4 símbolos, se tornam limites de bit.

[00263] Em relação ao quarto bit de símbolo y3, dois lugares de um lugar entre a primeira e segunda filas do lado superior e um lugar entre terceira e quarta filas, entre os 4 x 4 símbolos, se tornam limites de bit.

[00264] Nos bits de símbolo yi que são representados pelos símbolos, quando o número de símbolos à parte dos limites de bit é grande, o erro é difícil de ser gerado (a probabilidade de erro é baixa) e quando o número de símbolos perto dos limites de bit é grande, o erro é gerado facilmente (a probabilidade de erro é alta).

[00265] Se os bits (fortes para o erro) em que o erro é difícil ser gerado forem chamados "bits fortes" e os bits (fracos para o erro) em que o erro é gerado facilmente forem chamados "bits fracos", em relação aos 4 bits de símbolo y0 a y3 do símbolo do 16QAM, o bit de símbolo mais significante y0 e o segundo bit de símbolo y1 se tornam os bits fortes e o terceiro bit de símbolo y2 e o quarto bit de símbolo y3 se tornam os bits fracos.

[00266] Figuras 15 a 17 ilustram um exemplo de arranjo de (pontos de sinal correspondendo a) 64 símbolos em um plano IQ, quer dizer, símbolos do 16QAM do DVB-T.2, quando o 64QAM é executado pelo codificador de QAM 117 da Figura 8.

[00267] No 64QAM, um símbolo representa 6 bits e 64 símbolos (= 26) existem. Os 64 símbolos são arranjados tal que uma direção I x uma direção Q se torne uma forma quadrada 8 x 8, na base de um ponto original do plano IQ.

[00268] Os bits de símbolo de um símbolo do 64QAM podem ser representados como y0, y1, y2, y3, y4 e y5, sequencialmente do bit mais significante. Quando o método de modulação é o 64QAM, 6 bits de bits de código do código de LDPC se tornam um símbolo de bits de símbolo y0 a y5 de 6 bits.

[00269] Neste caso, Figura 15 ilustra um limite de bit em relação a cada um do bit de símbolo mais significante y0 e o segundo bit de símbolo y1 entre os bits de símbolo y0 a y5 do símbolo do 64QAM, Figura 16 ilustra um limite de bit em relação a cada um do terceiro bit de símbolo y2 e do quarto bit de símbolo y3, e Figura 17 ilustra um limite de bit em relação a cada um do quinto bit de símbolo y4 e do sexto bit de símbolo y5.

[00270] Como ilustrado na Figura 15, o limite de bit em relação a cada um do bit de símbolo mais significante y0 e do segundo bit de símbolo y1 se torna um lugar. Como ilustrado na Figura 16, os limites de bit em relação a cada um do terceiro bit de símbolo y2 e do quarto bit de símbolo y3 se tornam dois lugares. Como ilustrado na Figura 17, os limites de bit em relação a cada um do quinto bit de símbolo y4 e do sexto bit de símbolo y5 se tornam quatro lugares.

[00271] Portanto, em relação aos bits de símbolo y0 a y5 do símbolo do 64QAM, o bit de símbolo mais significante y0 e o segundo bit de símbolo y1 se tornam bits fortes e o terceiro bit de símbolo y2 e o quarto bit de símbolo y3 se tornam próximos bits fortes. Além disso, o quinto bit de símbolo y4 e o sexto bit de símbolo y5 se tornam bits fracos.

[00272] Das Figuras 14 e 15 a 17, pode ser conhecido que, em relação aos bits de símbolo do símbolo da modulação ortogonal, os bits superiores tendem a se tornar os bits fortes e os bits inferiores tendem a se tornar os bits fracos.

[00273] Figura 18 é uma ilustração de um exemplo de arranjo no plano IQ de (pontos de sinal correspondendo a) 4 símbolos em um caso onde um circuito de satélite é adotado como o trajeto de comunicação 13 (Figura 7) e QPSK é executado no codificador de QAM 117 da Figura 8, quer dizer, por exemplo, uma ilustração de símbolos de QPSK de DVB-S.2.

[00274] Em QPSK de DVB-S.2, um símbolo é mapeado em quaisquer de 4 pontos de sinal na circunferência de um círculo cujo raio centrando na origem do plano IQ é p.

[00275] Figura 19 é uma ilustração de um exemplo de arranjo no plano IQ de 8 símbolos em um caso onde um circuito de satélite é adotado como o trajeto de comunicação 13 (Figura 7) e 8PSK é executado no codificador de QAM 117 da Figura 8, quer dizer, por exemplo, uma ilustração de símbolos de 8PSK de DVB-S.2.

[00276] Em 8PSK de DVB-S.2, um símbolo é mapeado em quaisquer de 8 pontos de sinal na circunferência de um círculo cujo raio centrando na origem do plano IQ é p.

[00277] Figura 20 é um exemplo de arranjo no plano IQ de 16 símbolos em um caso onde um circuito de satélite é adotado como a trajeto de comunicação 13 (Figura 7) e 16APSK é executado no codificador de QAM 117 da Figura 8, quer dizer, por exemplo, uma ilustração de símbolos de 16APSK de DVB-S.2.

[00278] A da Figura 20 ilustra o arranjo de pontos de sinal de 16APSK de DVB-S.2.

[00279] Em 16APSK de DVB-S.2, um símbolo é mapeado em quaisquer de totalmente 16 pontos de sinal de 4 pontos de sinal na circunferência de um círculo cujo raio centrando na origem do plano IQ é R1 e 12 pontos de sinal na circunferência de um círculo cujo raio é R2 (> R1).

[00280] B da Figura 20 ilustra Y = R2/R1 que é a relação de raios R2 e R1 no arranjo de pontos de sinal de 16APSK de DVB-S.2.

[00281] No arranjo de pontos de sinal de 16APSK de DVB-S.2, relação Y de raios R2 e R1 varia, dependendo de cada taxa de codificação.

[00282] Figura 21 é um exemplo de arranjo no plano IQ de 32 símbolos em um caso onde um circuito de satélite é adotado como a trajeto de comunicação 13 (Figura 7) e 32APSK é executado no codificador de QAM 117 da Figura 8, quer dizer, por exemplo, uma ilustração de símbolos de 32APSK de DVB-S.2.

[00283] A da Figura 21 ilustra o arranjo de pontos de sinal de 32APSK de DVB-S.2.

[00284] Em 32APSK de DVB-S.2, um símbolo é mapeado em quaisquer de totalmente 32 pontos de sinal de 4 pontos de sinal na circunferência de um círculo cujo raio centrando na origem do plano IQ é R1, 12 pontos de sinal na circunferência de um círculo cujo raio é R2 (> R1) e 16 pontos de sinal na circunferência de um círculo cujo raio é R3 (> R2).

[00285] B da Figura 21 ilustra Y1=R2/R1, que é a relação de raios R2 e R1 no arranjo de pontos de sinal de 32APSK de DVB-S.2 e Y2=R3/R1 que é a relação de raios R3 e R1.

[00286] No arranjo de pontos de sinal de 32APSK de DVB-S.2, relação Y1 de raios R2 e R1 e relação Y2 de raios R3 e R1 variam dependendo de cada taxa de codificação.

[00287] Até mesmo para bits de símbolo dos símbolos de cada modulação de quadratura (QPSK, 8PSK, 16APSK e 32APSK) de DVB-S.2 ilustrando o arranjo de pontos de sinal na Figura 18 à Figura 21, semelhante aos casos da Figura 14 à Figura 17, há bits fortes e bits fracos.

[00288] Como descrito nas Figuras 12 e 13, em relação ao código de LDPC produzido pelo codificador de LDPC 115 (Figura 8), bits de código forte para o erro e bits de código fraco para o erro existem.

[00289] Como descrito nas Figuras 14 a 21, em relação aos bits de símbolo do símbolo da modulação ortogonal executada pelo codificador de 117, os bits fortes e os bits fracos existem.

[00290] Portanto, se os bits de código do código de LDPC forte para o erro forem alocados aos bits de símbolo fracos do símbolo da modulação ortogonal, tolerância contra o erro é abaixada como um todo.

[00291] Portanto, um intercalador que intercala os bits de código do código de LDPC de tal maneira que os bits de código do código de LDPC fraco para o erro sejam alocados aos bits fortes (bits de símbolo) do símbolo da modulação ortogonal é sugerido.

[00292] O demultiplexador 25 da Figura 9 podem executar processamento do intercalador.

[00293] Figura 22 é uma ilustração de processamento do demultiplexador 25 da Figura 9.

[00294] Quer dizer, A da Figura 18 ilustra um exemplo de configuração funcional do demultiplexador 25.

[00295] O demultiplexador 25 inclui uma memória 31 e uma unidade de intercâmbio 32.

[00296] Um código de LDPC é provido do codificador de LDPC 115 para a memória 31.

[00297] A memória 31 tem uma capacidade de armazenamento para armazenar mb bits em uma direção de fila (transversal) e armazena N/(mb) bits em uma direção de coluna (longitudinal). A memória 31 escreve bits de código do código de LDPC provido a ela na direção de coluna, lê os bits de código na direção de fila, e provê os bits de código para a unidade de intercâmbio 32.

[00298] Neste caso, N (= comprimento de informação K + comprimento de paridade M) representa um comprimento de código do código de LDPC, como descrito acima.

[00299] Além disso, m representa número de bit dos bits de código do código de LDPC que se tornam um símbolo e b representa um múltiplo que é um inteiro positivo predeterminado e é usado para executar multiplicação integral de m. Como descrito acima, o demultiplexador 25 simboliza os bits de código do código de LDPC. Porém, o múltiplo b representa o número de símbolos obtidos por simbolização de uma vez do demultiplexador 25.

[00300] A da Figura 22 ilustra um exemplo de configuração do demultiplexador 25 em um caso onde um método de modulação é 64QAM ou similar em que mapeamento é executado em quaisquer de 64 pontos de sinal, e, portanto, número de bit m dos bits de código do código de LDPC se tornando um símbolo é 6 bits.

[00301] Em A da Figura 22, o múltiplo b se torna 1. Portanto, a memória 31 tem uma capacidade de armazenamento na qual uma direção de coluna x uma direção de fila é N/(6 x 1) x (6 x 1) bits.

[00302] Neste caso, uma região de armazenamento da memória 31 na qual a direção de fila é 1 bit e que se estende na direção de coluna é chamada apropriadamente uma coluna em seguida. Em A da Figura 22, a memória 31 inclui 6 (=6 x 1) colunas.

[00303] No demultiplexador 25, escrita dos bits de código do código de LDPC em uma direção descendente (direção de coluna) do lado superior das colunas constituindo a memória 31 é executada para as colunas de uma direção à direita do lado esquerdo.

[00304] Se a escrita dos bits de código terminar para o fundo da coluna mais à direita, os bits de código são lidos em uma unidade de 6 bits (mb bits) na direção de fila de uma primeira fila de todas as colunas constituindo a memória 31 e são providos à unidade de intercâmbio 32.

[00305] A unidade de intercâmbio 32 executa processamento de intercâmbio para intercambiar posições dos bits de código dos 6 bits da memória 31 e produz 6 bits obtidos como resultado como 6 bits de símbolo y0, y1, y2, y3, y, e y5 representando um símbolo do 64QAM.

[00306] Quer dizer, os bits de código dos mb bits (neste caso, 6 bits) são lidos da memória 31 na direção de fila. Porém, se o i-ésimo (i = 0, 1, ..., e mb-1) bit do bit mais significante, dos bits de código dos mb bits lidos da memória 31, for representado como bit bi, os bits de código dos 6 bits que são lidos da memória 31 na direção de fila podem ser representados como bits b0, b1, b2, b3, b4 e b5, sequencialmente do bit mais significante.

[00307] Com a relação dos pesos de coluna descrita nas Figuras 12 e 13, o bit de código em uma direção do bit b0 se torna um bit de código forte para o erro e o bit de código em uma direção do bit b5 se torna um bit de código fraco para o erro.

[00308] Na unidade de intercâmbio 32, processamento de intercâmbio para intercambiar as posições dos bits de código b0 a b5 dos 6 bits da memória 31, tal que os bits de código fracos para o erro entre os bits de código b0 a b5 dos 6 bits da memória 31 sejam alocados aos bits fortes entre os bits de símbolo y0 a y5 de um símbolo do 64QAM, pode ser executado.

[00309] Neste caso, como métodos de intercâmbio para intercambiar os bits de código b0 a b5 dos 6 bits da memória 31 e alocar os bits de código b0 a b5 dos 6 bits para os 6 bits de símbolo y0 a y5 representando um símbolo do 64QAM, vários métodos são sugeridos de companhias individuais.

[00310] B da Figura 22 ilustra um primeiro método de intercâmbio, C da Figura 22 ilustra um segundo método de intercâmbio, e D da Figura 22 ilustra um terceiro método de intercâmbio.

[00311] Em B da Figura 22 a D da Figura 22 (e Figura 23 a ser descrita mais tarde), um segmento de linha acoplando os bits bi e yj significa que o bit de código bi está alocado ao bit de símbolo yj do símbolo (intercambiado com uma posição do bit de símbolo yj).

[00312] Como o primeiro método de intercâmbio de B da Figura 22, adotar qualquer um de três tipos de métodos de intercâmbio é sugerido. Como o segundo método de intercâmbio de C da Figura 22, adotar qualquer um de dois tipos de métodos de intercâmbio é sugerido.

[00313] Como o terceiro método de intercâmbio de D da Figura 22, selecionar sequencialmente seis tipos de métodos de intercâmbio e usar o método de intercâmbio é sugerido.

[00314] Figura 23 ilustra um exemplo de configuração do demultiplexador 25 em um caso onde um método de modulação é 64QAM ou similar em que mapeamento é executado em quaisquer de 64 pontos de sinal (portanto, número de bit m dos bits de código do código de LDPC mapeado em um símbolo é 6 bits como também Figura 22) e múltiplo b é 2, e o quarto método de intercâmbio.

[00315] Quando o múltiplo b é 2, a memória 31 tem uma capacidade de armazenamento na qual uma direção de coluna x uma direção de fila é N/(6 x 2) x (6 x 2) bits e inclui 12 (= 6 x 2) colunas.

[00316] A da Figura 23 ilustra uma sequência de escrita do código de LDPC à memória 31.

[00317] No demultiplexador 25, como descrito na Figura 22, escrita dos bits de código do código de LDPC em uma direção descendente (direção de coluna) do lado superior das colunas constituindo a memória 31 é executada para as colunas de uma direção à direita do lado esquerdo.

[00318] Se a escrita dos bits de código terminar ao fundo da coluna mais à direita, os bits de código são lidos em uma unidade de 12 bits (mb bits) na direção de fila de uma primeira fila de todas as colunas constituindo a memória 31 e são providos à unidade de intercâmbio 32.

[00319] A unidade de intercâmbio 32 executa processamento de intercâmbio para intercambiar posições dos bits de código dos 12 bits da memória 31 usando o quarto método de intercâmbio e produz 12 bits obtidos como resultado como 12 bits representando dois símbolos (b símbolos) do 64QAM, isso é, seis bits de símbolo y0, y1, y2, y3, y4 e y5 representando um símbolo do 64QAM e seis bits de símbolo y0, y1, y2, y3, y, e y5 representando um próximo um símbolo.

[00320] Neste caso, B da Figura 23 ilustra o quarto método de intercâmbio do processamento de intercâmbio pela unidade de intercâmbio 32 de A da Figura 23.

[00321] Quando o múltiplo b é 2 (ou 3 ou mais), no processamento de intercâmbio, os bits de código dos mb bits são alocados aos bits de símbolo dos mb bits dos b símbolos consecutivos. Na explicação seguinte incluindo a explicação da Figura 23, o (i + 1)-ésimo bit do bit mais significante dos bits de símbolo dos mb bits dos b símbolos consecutivos são representados como bit (bit de símbolo) yi, para a conveniência de explicação.

[00322] Qual tipo de bits de código é apropriado a ser intercambiado, isso é, a melhoria da taxa de erro no trajeto de comunicação de AWGN é diferente de acordo com a taxa de codificação ou o comprimento de código do código de LDPC e o método de modulação. Intercalação de Paridade

[00323] A seguir, a intercalação de paridade pelo intercalador de paridade 23 da Figura 9 será descrita com referência às Figuras 24 a 26.

[00324] Figura 24 ilustra (uma parte de) um gráfico de Tanner da matriz de verificação de paridade do código de LDPC.

[00325] Como ilustrado na Figura 24, se uma pluralidade de, por exemplo, dois nós de variável entre (os bits de código correspondendo a) os nós de variável conectados ao nó de verificação simultaneamente se tornarem o erro tal como a rasura, o nó de verificação retorna uma mensagem na qual a probabilidade de um valor ser 0 e a probabilidade de um valor ser 1 são iguais uma a outra, para todos os nós de variável conectados ao nó de verificação. Por esta razão, se a pluralidade de nós de variável conectados ao mesmo nó de verificação simultaneamente se tornar a rasura, desempenho de decodificação é deteriorada.

[00326] Enquanto isso, o código de LDPC que é produzido pelo codificador de LDPC 115 da Figura 8 e está definido no padrão do DVB-S.2 ou similar é um código de IRA e a matriz de paridade HT da matriz de verificação de paridade H se torna uma estrutura de escadaria, como ilustrada na Figura 11.

[00327] Figura 25 ilustra a matriz de paridade HT se tornando a estrutura de escadaria e um gráfico de Tanner correspondendo à matriz de paridade HT.

[00328] Quer dizer, A da Figura 25 ilustra a matriz de paridade HT se tornando a estrutura de escadaria e B da Figura 25 ilustra o gráfico de Tanner correspondendo à matriz de paridade HT de A da Figura 25.

[00329] Na matriz de paridade HT com uma estrutura de escadaria, elementos de 1 são adjacentes em cada fila (excluindo a primeira fila). Portanto, no gráfico de Tanner da matriz de paridade HT, dois nós de variável adjacentes correspondendo a uma coluna de dois elementos adjacentes em que o valor da matriz de paridade HT é 1 estão conectados com o mesmo nó de verificação.

[00330] Portanto, quando bits de paridade correspondendo a dois supracitados nós de variável adjacentes se tornam erros ao mesmo tempo por erro em rajada e rasura, e assim por diante, o nó de verificação conectado com dois nós de variável (nós de variável para achar uma mensagem pelo uso de bits de paridade) correspondendo àqueles dois bits de paridade que se tornaram erros retorna mensagem que a probabilidade com um valor de 0 e a probabilidade com um valor de 1 são probabilidades iguais, para os nós de variável conectados com o nó de verificação, e portanto o desempenho de decodificação é deteriorado. Adicionalmente, quando o comprimento de salva (número de bit de bits de paridade que se tornam continuamente erros) fica grande, o número de nós de verificação que retornam a mensagem de probabilidade igual aumenta e o desempenho de decodificação é deteriorado adicionalmente.

[00331] Portanto, o intercalador de paridade 23 (Figura 9) executa a intercalação de paridade para intercalar os bits de paridade do código de LDPC do codificador de LDPC 115 em posições de outros bits de paridade, para prevenir o desempenho de decodificação de ser deteriorado.

[00332] Figura 26 ilustra a matriz de paridade HT da matriz de verificação de paridade H correspondendo ao código de LDPC depois da intercalação de paridade executada pelo intercalador de paridade 23 da Figura 9.

[00333] Neste caso, a matriz de informação HA da matriz de verificação de paridade H correspondendo ao código de LDPC que é produzido pelo codificador de LDPC 115 e está definida no padrão do DVB- S.2 ou similar se torna uma estrutura cíclica.

[00334] A estrutura cíclica significa uma estrutura na qual uma certa coluna está casada com uma coluna obtida deslocando ciclicamente outra coluna. Por exemplo, a estrutura cíclica inclui uma estrutura na qual uma posição de 1 de cada fila de P colunas se torna uma posição obtida deslocando ciclicamente uma primeira coluna das P colunas em uma direção de coluna por um valor proporcional a um valor q obtido dividindo um comprimento de paridade M, para todas as P colunas. Em seguida, as P colunas na estrutura cíclica são chamadas apropriadamente um número de coluna de uma unidade da estrutura cíclica.

[00335] Como um código de LDPC definido em um padrão tal como DVB-S.2, como descrito na Figura 12 e Figura 13, há dois tipos de códigos de LDPC cujo comprimento de código N é 64800 bits e 16200 bits, e, para ambos desses dois tipos de códigos de LDPC, o número de coluna P que é uma unidade de uma estrutura cíclica está definido como 360 que é um de divisores excluindo 1 e M entre os divisores do comprimento de paridade M.

[00336] O comprimento de paridade M se torna um valor diferente de inícios representados por uma expressão M = q x P = q x 360, usando um valor q diferente de acordo com a taxa de codificação. Portanto, semelhante ao número de coluna P da unidade da estrutura cíclica, o valor q é um diferente de 1 e M entre os divisores do comprimento de paridade M e é obtido dividindo o comprimento de paridade M pelo número de coluna P da unidade da estrutura cíclica (o produto de P e q a serem os divisores do comprimento de paridade M se torna o comprimento de paridade M).

[00337] Como descrito acima, quando comprimento de informação é assumido ser K, um inteiro igual a ou maior que 0 e menos que P é assumido ser x e um inteiro igual a ou maior que 0 e menos que q é assumido ser y, o intercalador de paridade 23 intercala o K+qx+y+1-ésimo bit de código entre bits de código de um código de LDPC de N bits à posição do K+Py+x+1- ésimo bit de código como intercalação de paridade.

[00338] Como ambos o K+qx+y+1-ésimo bit de código e o K+Py+x+1-ésimo bit de código são bits de código do K+1-ésimo, eles são bits de paridade, e, portanto, as posições dos bits de paridade do código de LDPC são movidas de acordo com a intercalação de paridade.

[00339] De acordo com a intercalação de paridade, (os bits de paridade correspondendo a) os nós de variável conectados ao mesmo nó de verificação estão separados pelo número de coluna P da unidade da estrutura cíclica, quer dizer, 360 bits neste caso. Por esta razão, quando o comprimento de salva é menos de 360 bits, a pluralidade de nós de variável conectada ao mesmo nó de verificação pode ser impedida de se tornar simultaneamente o erro. Como resultado, tolerância contra o erro em rajada pode ser melhorada.

[00340] O código de LDPC depois da intercalação para intercalar o (K + qx + y + 1)-ésimo bit de código na posição do (K + Py + x + 1)-ésimo bit de código é casado com um código de LDPC de uma matriz de verificação de paridade (em seguida, chamada uma matriz de verificação de paridade transformada) obtida executando substituição de coluna para substituir a (K + qx + y+ 1)-ésima coluna da matriz de verificação de paridade original H com a (K + Py + x + 1)-ésima coluna.

[00341] Na matriz de paridade da matriz de verificação de paridade transformada, como ilustrada na Figura 26, uma estrutura pseudocíclica usando as P colunas (na Figura 26, 360 colunas) como uma unidade aparece.

[00342] Neste caso, a estrutura pseudocíclica significa uma estrutura na qual uma estrutura cíclica disso é formada exceto para uma parte dela. A matriz de verificação de paridade transformada que é obtida executando a substituição de coluna correspondendo à intercalação de paridade em relação à matriz de verificação de paridade do código de LDPC definida no padrão do DVB-S.2 ou similar se torna a estrutura pseudocíclica, não a estrutura cíclica (perfeita), porque o número de elementos de 1 é menos que 1 (elementos de 0 existem) em uma porção (matriz deslocada a ser descrita mais tarde) de 360 filas x 360 colunas de uma porção de canto direito dela.

[00343] A matriz de verificação de paridade transformada da Figura 26 se torna uma matriz que é obtida executando a substituição de coluna correspondendo à intercalação de paridade e substituição (substituição de fila) de uma fila para configurar a matriz de verificação de paridade transformada com uma matriz constitutiva a ser descrita mais tarde, em relação à matriz de verificação de paridade original H. Intercalação de Torção de Coluna

[00344] A seguir, intercalação de torção de coluna correspondendo a processamento de rearranjo pelo intercalador de torção de coluna 24 da Figura 9 será descrita com referência às Figuras 27 a 30.

[00345] No dispositivo transmissor 11 da Figura 8, um ou mais bits dos bits de código do código de LDPC são transmitidos como um símbolo. Quer dizer, quando dois bits dos bits de código são fixados como um símbolo, o QPSK é usado como o método de modulação e quando quatro bits dos bits de código são fixados como um símbolo, o APSK ou o 16QAM é usado como o método de modulação.

[00346] Como tal, quando os dois ou mais bits dos bits de código são transmitidos como um símbolo, se a rasura for gerada em um certo símbolo, todos os bits de código do símbolo se tornam o erro (rasura).

[00347] Portanto, é necessário prevenir os nós de variável correspondendo aos bits de código de um símbolo de serem conectados ao mesmo nó de verificação, a fim de diminuir a probabilidade de (os bits de código correspondendo a) a pluralidade de nós de variável conectada ao mesmo nó de verificação se tornar simultaneamente a rasura para melhorar o desempenho de decodificação.

[00348] Enquanto isso, como descrito acima, na matriz de verificação de paridade H do código de LDPC que é produzido pelo codificador de LDPC 115 e está definido no padrão do DVB-S.2 ou similar, a matriz de informação HA tem a estrutura cíclica e a matriz de paridade HT tem a estrutura de escadaria. Como descrito na Figura 26, na matriz de verificação de paridade transformada a ser a matriz de verificação de paridade do código de LDPC depois de intercalação de paridade, a estrutura cíclica (na realidade, a estrutura pseudocíclica como descrita acima) aparece na matriz de paridade.

[00349] Figura 27 ilustra uma matriz de verificação de paridade transformada.

[00350] Quer dizer, A da Figura 27 ilustra uma matriz de verificação de paridade transformada de uma matriz de verificação de paridade H de um código de LDPC no qual um comprimento de código N é 64800 bits e uma taxa de codificação (r) é 3/4.

[00351] Em A da Figura 27, na matriz de verificação de paridade transformada, uma posição de um elemento de qual um valor se torna 1 é mostrada por um ponto (•).

[00352] B da Figura 27 ilustra processamento executado pelo demultiplexador 25 (Figura 9), em relação ao código de LDPC da matriz de verificação de paridade transformada de A da Figura 27, isso é, o código de LDPC depois da intercalação de paridade.

[00353] Em B da Figura 27, com uma suposição que um método de modulação é um método no qual um símbolo é mapeado em quaisquer de 16 pontos de sinal tal como 16APSK e 16QAM, os bits de código do código de LDPC depois da intercalação de paridade são escritos em quatro colunas formando a memória 31 do demultiplexador 25 na direção de coluna.

[00354] Os bits de código que são escritos na direção de coluna nas quatro colunas constituindo a memória 31 são lidos em uma unidade de quatro bits na direção de fila e se tornam um símbolo.

[00355] Neste caso, bits de código B0, B1, B, e B3 dos quatro bits que se tornam um símbolo podem se tornar bits de código correspondendo a 1 entre qualquer um fila da matriz de verificação de paridade transformada de A da Figura 27. Neste caso, os nós de variável que correspondem aos bits de código B0, B1, B2 e B3 são conectados ao mesmo nó de verificação.

[00356] Portanto, quando os bits de código B0, B1, B2 e B3 dos quatro bits de um símbolo se tornam os bits de código correspondendo a 1 em qualquer um fila da matriz de verificação de paridade transformada, se a rasura for gerada no símbolo, uma mensagem apropriada pode não ser calculada no mesmo nó de verificação ao qual os nós de variável correspondendo aos bits de código B0, B1, B2 e B3 estão conectados. Como resultado, o desempenho de decodificação é deteriorado.

[00357] Em relação às taxas de codificação diferentes de 3/4, a pluralidade de bits de código correspondendo à pluralidade de nós de variável conectada ao mesmo nó de verificação pode se tornar um símbolo do APSK ou do 16QAM, semelhante ao caso anterior.

[00358] Portanto, o intercalador de torção de coluna 24 executa a intercalação de torção de coluna para intercalar os bits de código do código de LDPC depois da intercalação de paridade do intercalador de paridade 23, tal que a pluralidade de bits de código correspondendo a 1 em qualquer uma fila da matriz de verificação de paridade transformada não seja incluída em um símbolo.

[00359] Figura 28 é uma ilustração da intercalação de torção de coluna.

[00360] Quer dizer, Figura 28 ilustra a memória 31 (Figuras 22 e 23) do demultiplexador 25.

[00361] Como descrito na Figura 22, a memória 31 tem uma capacidade de armazenamento para armazenar mb bits na direção de coluna (longitudinal) e armazena N/(mb) bits na direção de fila (transversal) e inclui mb colunas. O intercalador de torção de coluna 24 escreve os bits de código do código de LDPC na direção de coluna em relação à memória 31, controla uma posição de começo de escrita quando os bits de código são lidos na direção de fila, e executa a intercalação de torção de coluna.

[00362] Quer dizer, no intercalador de torção de coluna 24, a posição de começo de escrita para começar escrita dos bits de código é mudada apropriadamente em relação a cada uma da pluralidade de colunas, tal que a pluralidade de bits de código lidos na direção de fila e se tornando um símbolo não se torne os bits de código correspondendo a 1 em qualquer uma fila da matriz de verificação de paridade transformada (os bits de código do código de LDPC são rearranjados tal que a pluralidade de bits de código correspondendo a 1 em qualquer uma fila da matriz de verificação de paridade não seja incluída no mesmo símbolo).

[00363] Neste caso, Figura 28 ilustra um exemplo de configuração da memória 31 quando o método de modulação é o 16 APSK ou o 16QAM e o múltiplo b descrito na Figura 22 é 1. Portanto, o número de bit m dos bits de código do código de LDPC se tornando um símbolo é 4 bits e a memória 31 inclui 4 (= mb) colunas.

[00364] O intercalador de torção de coluna 24 executa escrita dos bits de código do código de LDPC (em vez do demultiplexador 25 da Figura 22) na direção descendente (direção de coluna) do lado superior das quatro colunas constituindo a memória 31, para as colunas da direção à direita do lado esquerdo.

[00365] Se a escrita dos bits de código terminar para a coluna mais à direita, o intercalador de torção de coluna 24 lê os bits de código em uma unidade de quatro bits (mb bits) na direção de fila da primeira fila de todas as colunas constituindo a memória 31 e produz os bits de código como o código de LDPC depois da intercalação de torção de coluna à unidade de intercâmbio 32 (Figuras 22 e 23) do demultiplexador 25.

[00366] Porém, no intercalador de torção de coluna 24, se um endereço de uma posição de uma cabeça (topo) de cada coluna for fixado a 0 e um endereço de cada posição da direção de coluna for representado por uma inteiro ascendente, uma posição de começo de escrita é fixada a uma posição da qual um endereço é 0, em relação a uma coluna mais à esquerda. Uma posição de começo de escrita é fixada a uma posição da qual um endereço é 2, em relação a uma segunda (do lado esquerdo) coluna. Uma posição de começo de escrita é fixada a uma posição da qual um endereço é 4, em relação a uma terceira coluna. Uma posição de começo de escrita é fixada a uma posição da qual um endereço é 7, em relação a uma quarta coluna.

[00367] Em relação às colunas em que as posições de começo de escrita são as posições diferentes de a posição da qual o endereço é 0, depois que os bits de código são escritos a uma posição mais inferior, a posição retorna à cabeça (a posição da qual o endereço é 0) e escrita é executada imediatamente à posição antes da posição de começo de escrita. Então, escrita em relação a uma próxima coluna (direita) é executada.

[00368] Executando a intercalação de torção de coluna descrita acima, em relação aos códigos de LDPC que estão definidos no padrão do DVB-T.2 ou similar, a pluralidade de bits de código correspondendo à pluralidade de nós de variável conectados ao mesmo nó de verificação pode ser impedida de se tornar um símbolo do APSK ou do 16QAM (sendo incluído no mesmo símbolo). Como resultado, desempenho de decodificação em um trajeto de comunicação no qual a rasura existe pode ser melhorado.

[00369] Figura 29 ilustra um número de coluna da memória 31 necessário para a intercalação de torção de coluna e um endereço de uma posição de começo de escrita para cada método de modulação, em relação a códigos de LDPC de 11 taxas de codificação definidas no padrão do DVB-T.2 e tendo um comprimento de código N de 64800.

[00370] Quando o múltiplo b é 1, o QPSK é adotado como o método de modulação, e um número de bit m de um símbolo é 2 bits, de acordo com a Figura 29, a memória 31 tem duas colunas para armazenar 2 x 1 (= mb) bits na direção de fila e armazena 64800/(2 x 1) bits na direção de coluna.

[00371] Uma posição de começo de escrita de uma primeira coluna das duas colunas da memória 31 se torna uma posição da qual um endereço é 0 e uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 2.

[00372] Por exemplo, quando qualquer um do primeiro a terceiro métodos de intercâmbio da Figura 22 é adotado como o método de intercâmbio do processamento de intercâmbio do demultiplexador 25 (Figura 9), o múltiplo b se torna 1.

[00373] Quando o múltiplo b é 2, o QPSK é adotado como o método de modulação, e um número de bit m de um símbolo é 2 bits, de acordo com a Figura 29, a memória 31 tem quatro colunas para armazenar 2 x 2 bits na direção de fila e armazena 64800/(2 x 2) bits na direção de coluna.

[00374] Uma posição de começo de escrita de uma primeira coluna das quatro colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 4, e uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 7.

[00375] Por exemplo, quando o quarto método de intercâmbio da Figura 23 é adotado como o método de intercâmbio do processamento de intercâmbio do demultiplexador 25 (Figura 9), o múltiplo b se torna 2.

[00376] Quando o múltiplo b é 1, o 16QAM é adotado como o método de modulação, e um número de bit m de um símbolo é 4 bits, de acordo com a Figura 29, a memória 31 tem quatro colunas para armazenar 4 x 1 bits na direção de fila e armazena 64800/(4 x 1) bits na direção de coluna.

[00377] Uma posição de começo de escrita de uma primeira coluna das quatro colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 4, e uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 7.

[00378] Quando o múltiplo b é 2, o 16QAM é adotado como o método de modulação, e um número de bit m de um símbolo é 4 bits, de acordo com a Figura 29, a memória 31 tem oito colunas para armazenar 4 x 2 bits na direção de fila e armazena 64800/(4 x 2) bits na direção de coluna.

[00379] Uma posição de começo de escrita de uma primeira coluna das oito colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 4, uma posição de começo de escrita de uma quinta coluna se torna uma posição da qual um endereço é 4, uma posição de começo de escrita de uma sexta coluna se torna uma posição da qual um endereço é 5, uma posição de começo de escrita de uma sétima coluna se torna uma posição da qual um endereço é 7, e uma posição de começo de escrita de uma oitava coluna se torna uma posição da qual um endereço é 7.

[00380] Quando o múltiplo b é 1, o 64QAM é adotado como o método de modulação, e um número de bit m de um símbolo é 6 bits, de acordo com a Figura 29, a memória 31 tem seis colunas para armazenar 6 x 1 bits na direção de fila e armazena 64800/(6 x 1) bits na direção de coluna.

[00381] Uma posição de começo de escrita de uma primeira coluna das seis colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 5, uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 9, uma posição de começo de escrita de uma quinta coluna se torna uma posição da qual um endereço é 10, e uma posição de começo de escrita de uma sexta coluna se torna uma posição da qual um endereço é 13.

[00382] Quando o múltiplo b é 2, o 64QAM é adotado como o método de modulação, e um número de bit m de um símbolo é 6 bits, de acordo com a Figura 29, a memória 31 tem doze colunas para armazenar 6 x 2 bits na direção de fila e armazena 64800/(6 x 2) bits na direção de coluna.

[00383] Uma posição de começo de escrita de uma primeira coluna das doze colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma quinta coluna se torna uma posição da qual um endereço é 3, uma posição de começo de escrita de uma sexta coluna se torna uma posição da qual um endereço é 4, uma posição de começo de escrita de uma sétima coluna se torna uma posição da qual um endereço é 4, uma posição de começo de escrita de uma oitava coluna se torna uma posição da qual um endereço é 5, uma posição de começo de escrita de uma nona coluna se torna uma posição da qual um endereço é 5 uma posição de começo de escrita de uma décima coluna se torna uma posição da qual um endereço é 7, uma posição de começo de escrita de uma décima primeira coluna se torna uma posição da qual um endereço é 8, e uma posição de começo de escrita de uma décima segunda coluna se torna uma posição da qual um endereço é 9.

[00384] Quando o múltiplo b é 1, o 256QAM é adotado como o método de modulação, e um número de bit m de um símbolo é 8 bits, de acordo com a Figura 29, a memória 31 tem oito colunas para armazenar 8 x 1 bits na direção de fila e armazena 64800/(8 x 2) bits na direção de coluna.

[00385] Uma posição de começo de escrita de uma primeira coluna das oito colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 4, uma posição de começo de escrita de uma quinta coluna se torna uma posição da qual um endereço é 4, uma posição de começo de escrita de uma sexta coluna se torna uma posição da qual um endereço é 5, uma posição de começo de escrita de uma sétima coluna se torna uma posição da qual um endereço é 7, e uma posição de começo de escrita de uma oitava coluna se torna uma posição da qual um endereço é 7.

[00386] Quando o múltiplo b é 2, o 256QAM é adotado como o método de modulação, e número de bit m de um símbolo é 8 bits, de acordo com a Figura 29, a memória 31 tem dezesseis colunas para armazenar 8 x 2 bits na direção de fila e armazena 64800/(8 x 2) bits na direção de coluna.

[00387] Uma posição de começo de escrita de uma primeira coluna das dezesseis colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma quinta coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma sexta coluna se torna uma posição da qual um endereço é 3, uma posição de começo de escrita de uma sétima coluna se torna uma posição da qual um endereço é 7, uma posição de começo de escrita de uma oitava coluna se torna uma posição da qual um endereço é 15, uma posição de começo de escrita de uma nona coluna se torna uma posição da qual um endereço é 16 uma posição de começo de escrita de uma décima coluna se torna uma posição da qual um endereço é 20, uma posição de começo de escrita de uma décima primeira coluna se torna uma posição da qual um endereço é 22, uma posição de começo de escrita de uma décima segunda coluna se torna uma posição da qual um endereço é 22, uma posição de começo de escrita de uma décima terceira coluna se torna uma posição da qual um endereço é 27, uma posição de começo de escrita de uma décima quarta coluna se torna uma posição da qual um endereço é 27, uma posição de começo de escrita de uma décima quinta coluna se torna uma posição da qual um endereço é 28, e uma posição de começo de escrita de uma décima sexta coluna se torna uma posição da qual um endereço é 32.

[00388] Quando o múltiplo b é 1, o 1024QAM é adotado como o método de modulação, e um número de bit m de um símbolo é 10 bits, de acordo com a Figura 29, a memória 31 tem dez colunas para armazenar 10 x 1 bits na direção de fila e armazena 64800/(10 x 1) bits na direção de coluna.

[00389] Uma posição de começo de escrita de uma primeira coluna das dez colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 3, uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 6, uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 8, uma posição de começo de escrita de uma quinta coluna se torna uma posição da qual um endereço é 11, uma posição de começo de escrita de uma sexta coluna se torna uma posição da qual um endereço é 13, uma posição de começo de escrita de uma sétima coluna se torna uma posição da qual um endereço é 15, uma posição de começo de escrita de uma oitava coluna se torna uma posição da qual um endereço é 17, uma posição de começo de escrita de uma nona coluna se torna uma posição da qual um endereço é 18 e uma posição de começo de escrita de uma décima coluna se torna uma posição da qual um endereço é 20.

[00390] Quando o múltiplo b é 2, o 1024QAM é adotado como o método de modulação, e um número de bit m de um símbolo é 10 bits, de acordo com a Figura 29, a memória 31 tem vinte colunas para armazenar 10 x 2 bits na direção de fila e armazena 64800/(10 x 2) bits na direção de coluna.

[00391] Uma posição de começo de escrita de uma primeira coluna das vinte colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 1, uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 3, uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 4, uma posição de começo de escrita de uma quinta coluna se torna uma posição da qual um endereço é 5, uma posição de começo de escrita de uma sexta coluna se torna uma posição da qual um endereço é 6, uma posição de começo de escrita de uma sétima coluna se torna uma posição da qual um endereço é 6, uma posição de começo de escrita de uma oitava coluna se torna uma posição da qual um endereço é 9, uma posição de começo de escrita de uma nona coluna se torna uma posição da qual um endereço é 13 uma posição de começo de escrita de uma décima coluna se torna uma posição da qual um endereço é 14, uma posição de começo de escrita de uma décima primeira coluna se torna uma posição da qual um endereço é 14, uma posição de começo de escrita de uma décima segunda coluna se torna uma posição da qual um endereço é 16, uma posição de começo de escrita de uma décima terceira coluna se torna uma posição da qual um endereço é 21, uma posição de começo de escrita de uma décima quarta coluna se torna uma posição da qual um endereço é 21, uma posição de começo de escrita de uma décima quinta coluna se torna uma posição da qual um endereço é 23, uma posição de começo de escrita de uma décima sexta coluna se torna uma posição da qual um endereço é 25, uma posição de começo de escrita de uma décima sétima coluna se torna uma posição da qual um endereço é 25, uma posição de começo de escrita de uma décima oitava coluna se torna uma posição da qual um endereço é 26, uma posição de começo de escrita de uma décima nona coluna se torna uma posição da qual um endereço é 28, e uma posição de começo de escrita de uma vigésima coluna se torna uma posição da qual um endereço é 30.

[00392] Quando o múltiplo b é 1, o 4096QAM é adotado como o método de modulação, e um número de bit m de um símbolo é 12 bits, de acordo com a Figura 29, a memória 31 tem doze colunas para armazenar 12 x 1 bits na direção de fila e armazena 64800/(12 x 1) bits na direção de coluna.

[00393] Uma posição de começo de escrita de uma primeira coluna das doze colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma quinta coluna se torna uma posição da qual um endereço é 3, uma posição de começo de escrita de uma sexta coluna se torna uma posição da qual um endereço é 4, uma posição de começo de escrita de uma sétima coluna se torna uma posição da qual um endereço é 4, uma posição de começo de escrita de uma oitava coluna se torna uma posição da qual um endereço é 5, uma posição de começo de escrita de uma nona coluna se torna uma posição da qual um endereço é 5 uma posição de começo de escrita de uma décima coluna se torna uma posição da qual um endereço é 7, uma posição de começo de escrita de uma décima primeira coluna se torna uma posição da qual um endereço é 8, e uma posição de começo de escrita de uma décima segunda coluna se torna uma posição da qual um endereço é 9.

[00394] Quando o múltiplo b é 2, o 4096QAM é adotado como o método de modulação, e um número de bit m de um símbolo é 12 bits, de acordo com a Figura 29, a memória 31 tem vinte quatro colunas para armazenar 12 x 2 bits na direção de fila e armazena 64800/(12 x 2) bits na direção de coluna. Uma posição de começo de escrita de uma primeira coluna das vinte quatro colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 5. uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 8, uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 8, uma posição de começo de escrita de uma quinta coluna se torna uma posição da qual um endereço é 8, uma posição de começo de escrita de uma sexta coluna se torna uma posição da qual um endereço é 8, uma posição de começo de escrita de uma sétima coluna se torna uma posição da qual um endereço é 10, uma posição de começo de escrita de uma oitava coluna se torna uma posição da qual um endereço é 10, uma posição de começo de escrita de uma nona coluna se torna uma posição da qual um endereço é 10 uma posição de começo de escrita de uma décima coluna se torna uma posição da qual um endereço é 12. uma posição de começo de escrita de uma décima primeira coluna se torna uma posição da qual um endereço é 13, uma posição de começo de escrita de uma décima segunda coluna se torna uma posição da qual um endereço é 16, uma posição de começo de escrita de uma décima terceira coluna se torna uma posição da qual um endereço é 17, uma posição de começo de escrita de uma décima quarta coluna se torna uma posição da qual um endereço é 19, uma posição de começo de escrita de uma décima quinta coluna se torna uma posição da qual um endereço é 21, uma posição de começo de escrita de uma décima sexta coluna se torna uma posição da qual um endereço é 22, uma posição de começo de escrita de uma décima sétima coluna se torna uma posição da qual um endereço é 23. uma posição de começo de escrita de uma décima oitava coluna se torna uma posição da qual um endereço é 26, uma posição de começo de escrita de uma décima nona coluna se torna uma posição da qual um endereço é 37, uma posição de começo de escrita de uma vigésima coluna se torna uma posição da qual um endereço é 39, uma posição de começo de escrita de uma vigésima primeira coluna se torna uma posição da qual um endereço é 40, uma posição de começo de escrita de uma vigésima segunda coluna se torna uma posição da qual um endereço é 41, uma posição de começo de escrita de uma vigésima terceira coluna se torna uma posição da qual um endereço é 41, e uma posição de começo de escrita de uma vigésima quarta coluna se torna uma posição da qual um endereço é 41.

[00395] Figura 30 ilustra um número de coluna da memória 31 necessário para a intercalação de torção de coluna e um endereço de uma posição de começo de escrita para cada método de modulação, em relação a códigos de LDPC de 10 taxas de codificação definidos no padrão do DVB- T.2 e tendo um comprimento de código N de 16200.

[00396] Quando o b múltiplo 1 é, o QPSK é adotado como o método de modulação, e um número de bit m de um símbolo é 2 bits, de acordo com as Figuras 30, a memória 31 tem duas colunas para armazenar 2 x 1 bits na direção de fila e armazena 16200/(2 x 1) bits na direção de coluna.

[00397] Uma posição de começo de escrita de uma primeira coluna das duas colunas da memória 31 se torna uma posição da qual um endereço é 0 e uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 0.

[00398] Quando o múltiplo b é 2, o QPSK é adotado como o método de modulação, e um número de bit m de um símbolo é 2 bits, de acordo com a Figura 30, a memória 31 tem quatro colunas para armazenar 2 x 2 (= mb) bits na direção de fila e armazena 16200/(2 x 2) bits na direção de coluna.

[00399] Uma posição de começo de escrita de uma primeira coluna das quatro colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 3, e uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 3.

[00400] Quando o b múltiplo 1 é, o 16QAM é adotado como o método de modulação, e um número de bit m de um símbolo é 4 bits, de acordo com as Figuras 30, a memória 31 tem quatro colunas para armazenar 4 x 1 bits na direção de fila e armazena 16200/(4 x 1) bits na direção de coluna.

[00401] Uma posição de começo de escrita de uma primeira coluna das quatro colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 3, e uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 3.

[00402] Quando o múltiplo b é 2, o 16QAM é adotado como o método de modulação, e um número de bit m de um símbolo é 4 bits, de acordo com a Figura 30, a memória 31 tem oito colunas para armazenar 4 x 2 bits na direção de fila e armazena 16200/(4 x 2) bits na direção de coluna.

[00403] Uma posição de começo de escrita de uma primeira coluna das oito colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 1, uma posição de começo de escrita de uma quinta coluna se torna uma posição da qual um endereço é 7, uma posição de começo de escrita de uma sexta coluna se torna uma posição da qual um endereço é 20, uma posição de começo de escrita de uma sétima coluna se torna uma posição da qual um endereço é 20, e uma posição de começo de escrita de uma oitava coluna se torna uma posição da qual um endereço é 21.

[00404] Quando o múltiplo b é 1, o 64QAM é adotado como o método de modulação, e número de bit m de um símbolo é 6 bits, de acordo com a Figura 30, a memória 31 tem seis colunas para armazenar 6 x 1 bits na direção de fila e armazena 16200/(6 x 1) bits na direção de coluna.

[00405] Uma posição de começo de escrita de uma primeira coluna das seis colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 3, uma posição de começo de escrita de uma quinta coluna se torna uma posição da qual um endereço é 7, e uma posição de começo de escrita de uma sexta coluna se torna uma posição da qual um endereço é 7.

[00406] Quando o múltiplo b é 2, o 64QAM é adotado como o método de modulação, e número de bit m de um símbolo é 6 bits, de acordo com as Figuras 30, a memória 31 tem doze colunas para armazenar 6 x 2 bits na direção de fila e armazena 16200/(6 x 2) bits na direção de coluna.

[00407] Uma posição de começo de escrita de uma primeira coluna das doze colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma quinta coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma sexta coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma sétima coluna se torna uma posição da qual um endereço é 3, uma posição de começo de escrita de uma oitava coluna se torna uma posição da qual um endereço é 3, uma posição de começo de escrita de uma nona coluna se torna uma posição da qual um endereço é 3 uma posição de começo de escrita de uma décima coluna se torna uma posição da qual um endereço é 6, uma posição de começo de escrita de uma décima primeira coluna se torna uma posição da qual um endereço é 7, e uma posição de começo de escrita de uma décima segunda coluna se torna uma posição da qual um endereço é 7.

[00408] Quando o múltiplo b é 1, o 256QAM é adotado como o método de modulação, e um número de bit m de um símbolo é 8 bits, de acordo com as Figuras 30, a memória 31 tem oito colunas para armazenar 8 x 1 bits na direção de fila e armazena 16200/(8 x 1) bits na direção de coluna.

[00409] Uma posição de começo de escrita de uma primeira coluna das oito colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 1, uma posição de começo de escrita de uma quinta coluna se torna uma posição da qual um endereço é 7, uma posição de começo de escrita de uma sexta coluna se torna uma posição da qual um endereço é 20, uma posição de começo de escrita de uma sétima coluna se torna uma posição da qual um endereço é 20, e uma posição de começo de escrita de uma oitava coluna se torna uma posição da qual um endereço é 21.

[00410] Quando o b múltiplo 1 é, o 1024QAM é adotado como o método de modulação, e um número de bit m de um símbolo é 10 bits, de acordo com as Figuras 30, a memória 31 tem dez colunas para armazenar 10 x 1 bits na direção de fila e armazena 16200/(10 x 1) bits na direção de coluna.

[00411] Uma posição de começo de escrita de uma primeira coluna das dez colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 1, uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma quinta coluna se torna uma posição da qual um endereço é 3, uma posição de começo de escrita de uma sexta coluna se torna uma posição da qual um endereço é 3, uma posição de começo de escrita de uma sétima coluna se torna uma posição da qual um endereço é 4, uma posição de começo de escrita de uma oitava coluna se torna uma posição da qual um endereço é 4, uma posição de começo de escrita de uma nona coluna se torna uma posição da qual um endereço é 5, e uma posição de começo de escrita de uma décima coluna se torna uma posição da qual um endereço é 7.

[00412] Quando o múltiplo b é 2, o 1024QAM é adotado como o método de modulação, e um número de bit m de um símbolo é 10 bits, de acordo com as Figuras 30, a memória 31 tem vinte colunas para armazenar 10 x 2 bits na direção de fila e armazena 16200/(10 x 2) bits na direção de coluna.

[00413] Uma posição de começo de escrita de uma primeira coluna das vinte colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma quinta coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma sexta coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma sétima coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma oitava coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma nona coluna se torna uma posição da qual um endereço é 5 uma posição de começo de escrita de uma décima coluna se torna uma posição da qual um endereço é 5, uma posição de começo de escrita de uma décima primeira coluna se torna uma posição da qual um endereço é 5, uma posição de começo de escrita de uma décima segunda coluna se torna uma posição da qual um endereço é 5, uma posição de começo de escrita de uma décima terceira coluna se torna uma posição da qual um endereço é 5, uma posição de começo de escrita de uma décima quarta coluna se torna uma posição da qual um endereço é 7, uma posição de começo de escrita de uma décima quinta coluna se torna uma posição da qual um endereço é 7, uma posição de começo de escrita de uma décima sexta coluna se torna uma posição da qual um endereço é 7, uma posição de começo de escrita de uma décima sétima coluna se torna uma posição da qual um endereço é 7, uma posição de começo de escrita de uma décima oitava coluna se torna uma posição da qual um endereço é 8, uma posição de começo de escrita de uma décima nona coluna se torna uma posição da qual um endereço é 8, e uma posição de começo de escrita de uma vigésima coluna se torna uma posição da qual um endereço é 10.

[00414] Quando o múltiplo b é 1, o 4096QAM é adotado como o método de modulação, e número de bit m de um símbolo é 12 bits, de acordo com a Figura 30, a memória 31 tem doze colunas para armazenar 12 x 1 bits na direção de fila e armazena 16200/(12 x 1) bits na direção de coluna.

[00415] Uma posição de começo de escrita de uma primeira coluna das doze colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma quinta coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma sexta coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma sétima coluna se torna uma posição da qual um endereço é 3, uma posição de começo de escrita de uma oitava coluna se torna uma posição da qual um endereço é 3, uma posição de começo de escrita de uma nona coluna se torna uma posição da qual um endereço é 3 uma posição de começo de escrita de uma décima coluna se torna uma posição da qual um endereço é 6, uma posição de começo de escrita de uma décima primeira coluna se torna uma posição da qual um endereço é 7, e uma posição de começo de escrita de uma décima segunda coluna se torna uma posição da qual um endereço é 7.

[00416] Quando o múltiplo b é 2, o 4096QAM é adotado como o método de modulação, e número de bit m de um símbolo é 12 bits, de acordo com a Figura 30, a memória 31 tem vinte quatro colunas para armazenar 12 x 2 bits na direção de fila e armazena 16200/(12 x 2) bits na direção de coluna. Uma posição de começo de escrita de uma primeira coluna das vinte quatro colunas da memória 31 se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma segunda coluna se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma terceira coluna se torna uma posição da qual um endereço é 0. uma posição de começo de escrita de uma quarta coluna se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma quinta coluna se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma sexta coluna se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma sétima coluna se torna uma posição da qual um endereço é 0, uma posição de começo de escrita de uma oitava coluna se torna uma posição da qual um endereço é 1, uma posição de começo de escrita de uma nona coluna se torna uma posição da qual um endereço é 1 uma posição de começo de escrita de uma décima coluna se torna uma posição da qual um endereço é 1. uma posição de começo de escrita de uma décima primeira coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma décima segunda coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma décima terceira coluna se torna uma posição da qual um endereço é 2, uma posição de começo de escrita de uma décima quarta coluna se torna uma posição da qual um endereço é 3, uma posição de começo de escrita de uma décima quinta coluna se torna uma posição da qual um endereço é 7, uma posição de começo de escrita de uma décima sexta coluna se torna uma posição da qual um endereço é 9, uma posição de começo de escrita de uma décima sétima coluna se torna uma posição da qual um endereço é 9. uma posição de começo de escrita de uma décima oitava coluna se torna uma posição da qual um endereço é 9, uma posição de começo de escrita de uma décima nona coluna se torna uma posição da qual um endereço é 10, uma posição de começo de escrita de uma vigésima coluna se torna uma posição da qual um endereço é 10, uma posição de começo de escrita de uma vigésima primeira coluna se torna uma posição da qual um endereço é 10, uma posição de começo de escrita de uma vigésima segunda coluna se torna uma posição da qual um endereço é 10, uma posição de começo de escrita de uma vigésima terceira coluna se torna uma posição da qual um endereço é 10, e uma posição de começo de escrita de uma vigésima quarta coluna se torna uma posição da qual um endereço é 11.

[00417] Figura 31 é um fluxograma ilustrando processamento executado pelo codificador de LDPC 115, pelo intercalador de bit 116, e pelo codificador de QAM 117 da Figura 8.

[00418] O codificador de LDPC 115 espera provisão dos dados alvo de LDPC do codificador de BCH 114. Na etapa S101, o codificador de LDPC 115 codifica os dados alvo de LDPC com o código de LDPC e provê o código de LDPC ao intercalador de bit 116. O processo procede à etapa S102.

[00419] Na etapa S102, o intercalador de bit 116 executa intercalação de bit em relação ao código de LDPC provido do codificador de LDPC 115 e provê um símbolo obtido simbolizando o código de LDPC depois da intercalação de bit ao codificador de QAM 117. O processamento procede à etapa S103.

[00420] Quer dizer, na etapa S102, no intercalador de bit 116 (Figura 9), o intercalador de paridade 23 executa intercalação de paridade em relação ao código de LDPC provido do codificador de LDPC 115 e provê o código de LDPC depois da intercalação de paridade ao intercalador de torção de coluna 24.

[00421] O intercalador de torção de coluna 24 executa intercalação de torção de coluna em relação ao código de LDPC provido do intercalador de paridade 23 e provê o código de LDPC ao demultiplexador 25.

[00422] O demultiplexador 25 executa processamento de intercâmbio para intercambiar os bits de código do código de LDPC depois da intercalação de torção de coluna pelo intercalador de torção de coluna 24 e faz os bits de código depois do intercâmbio se tornarem bits de símbolo (bits representando um símbolo) do símbolo.

[00423] Aqui, o processamento de intercâmbio pelo demultiplexador 25 pode ser executado de acordo com o primeiro ou quarto métodos de intercâmbio ilustrados na Figura 22 e Figura 23, e, além disso, pode ser executado de acordo com uma regra de alocação predeterminada definida antecipadamente para alocar um bit de símbolo exibindo um símbolo para um bit de código do código de LDPC.

[00424] O símbolo que é obtido pelo processamento de intercâmbio pelo demultiplexador 25 é provido do demultiplexador 25 ao codificador de QAM 117.

[00425] Na etapa S103, o codificador de QAM 117 mapeia o símbolo provido do demultiplexador 25 a um ponto de sinal determinado pelo método de modulação da modulação ortogonal executada pelo codificador de QAM 117, executa a modulação ortogonal, e provê dados obtidos como resultado ao intercalador de tempo 118.

[00426] Como descrito acima, a intercalação de paridade ou a intercalação de torção de coluna é executada, de forma que tolerância contra a rasura ou o erro em rajada quando a pluralidade de bits de código do código de LDPC é transmitida como um símbolo pode ser melhorada.

[00427] Na Figura 9, o intercalador de paridade 23 para ser um bloco para executar a intercalação de paridade e o intercalador de torção de coluna 24 para ser um bloco para executar a intercalação de torção de coluna estão configurados individualmente para a conveniência de explicação. Porém, o intercalador de paridade 23 e o intercalador de torção de coluna 24 podem ser configurados integralmente.

[00428] Quer dizer, ambos a intercalação de paridade e a intercalação de torção de coluna podem ser executadas escrevendo e lendo dos bits de código em relação à memória e pode ser representado por uma matriz para converter um endereço (endereço de escrita) para executar escrita dos bits de código em um endereço (endereço de leitura) para executar leitura dos bits de código.

[00429] Portanto, se uma matriz obtida multiplicando uma matriz representando a intercalação de paridade e uma matriz representando a intercalação de torção de coluna for calculada, os bits de código são convertidos pela matriz, a intercalação de paridade é executada, e um resultado de intercalação de torção de coluna do código de LDPC depois da intercalação de paridade pode ser obtido.

[00430] Além do intercalador de paridade 23 e do intercalador de torção de coluna 24, o demultiplexador 25 pode ser configurado integralmente.

[00431] Quer dizer, o processamento de intercâmbio executado pelo demultiplexador 25 pode ser representado pela matriz para converter o endereço de escrita da memória 31 armazenando o código de LDPC no endereço lido.

[00432] Portanto, se uma matriz obtida multiplicando a matriz representando a intercalação de paridade, a matriz representando a intercalação de torção de coluna, e a matriz representando o processo de intercâmbio for calculada, a intercalação de paridade, a intercalação de torção de coluna, e o processamento de intercâmbio podem ser executados coletivamente pela matriz.

[00433] Só uma da intercalação de paridade e da intercalação de torção de coluna pode ser executada ou ambas a intercalação de paridade e a coluna intercalação de torção podem não ser executadas. Por exemplo, como DVB- S.2, em um caso onde o trajeto de comunicação 13 (Figura 7) é um circuito de satélite ou similar que é diferente de AWGN e para qual erro em rajada e instabilidade, e assim por diante, não tem que ser considerado tanto, é possível fazer a intercalação de paridade e a intercalação de torção de coluna não serem executadas.

[00434] A seguir, simulação para medir uma taxa de erro (taxa de erro de bit) que é executada em relação ao dispositivo transmissor 11 da Figura 8 será descrita com referência às Figuras 32 a 34.

[00435] A simulação é executada adotando um trajeto de comunicação no qual uma instabilidade tendo D/U de 0 dB existe.

[00436] Figura 32 ilustra um modelo de um trajeto de comunicação que é adotado pela simulação.

[00437] Quer dizer, A da Figura 32 ilustra um modelo de uma instabilidade que é adotada pela simulação.

[00438] Além disso, B da Figura 32 ilustra um modelo de um trajeto de comunicação no qual a instabilidade representada pelo modelo de A da Figura 32 existe.

[00439] Em B da Figura 32, H representa o modelo da instabilidade de A da Figura 32. Em B da Figura 32, N representa ICI (Interferência Inter- Portadora). Na simulação, um valor de expectativa E[N2] de potência é aproximado pelo AWGN.

[00440] Figuras 33 e 34 ilustram uma relação de uma taxa de erro obtida pela simulação e uma frequência de Doppler fd da instabilidade.

[00441] Figura 33 ilustra uma relação da taxa de erro e a frequência de Doppler fd quando um método de modulação é o 16QAM, uma taxa de codificação (r) é (3/4), e um método de intercâmbio é o primeiro método de intercâmbio. Figura 34 ilustra uma relação da taxa de erro e a frequência de Doppler fd quando o método de modulação é o 64QAM, a taxa de codificação (r) é (5/6), e o método de intercâmbio é o primeiro método de intercâmbio.

[00442] Nas Figuras 33 e 34, uma linha grossa mostra uma relação da taxa de erro e a frequência de Doppler fd quando toda a intercalação de paridade, a intercalação de torção de coluna, e o processo de intercâmbio são executados e uma linha fina mostra uma relação da taxa de erro e a frequência de Doppler fd quando só o processo de intercâmbio entre a intercalação de paridade, a intercalação de torção de coluna, e o processo de intercâmbio são executados.

[00443] Em ambas as Figuras 33 e 34, pode ser conhecido que a taxa de erro é melhorada adicionalmente (diminuída) quando toda a intercalação de paridade, da intercalação de torção de coluna, e do processo de intercâmbio são executados, quando comparado só com quando o processamento de intercâmbio é executado.

Exemplo de configuração de codificador de LDPC 115

[00444] Figura 35 é um diagrama de bloco ilustrando um exemplo de configuração do codificador de LDPC 115 da Figura 8.

[00445] O codificador de LDPC 122 da Figura 8 também é configurado da mesma maneira.

[00446] Como descrito nas Figuras 12 e 13, no padrão do DVB-S.2 ou similar, os códigos de LDPC tendo os dois comprimentos de código N de 64800 bits e 16200 bits estão definidos.

[00447] Em relação ao código de LDPC tendo o comprimento de código N de 64800 bits, 11 taxas de codificação de 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9, e 9/10 estão definidas. Em relação ao código de LDPC tendo o comprimento de código N de 16200 bits, 10 taxas de codificação de 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, e 8/9 estão definidas (Figuras 12 e 13).

[00448] Por exemplo, o codificador de LDPC 115 pode executar codificação (codificação de correção de erro) usando o código de LDPC de cada taxa de codificação tendo o comprimento de código N de 64800 bits ou 16200 bits, de acordo com a matriz de verificação de paridade H preparada para cada comprimento de código N e cada taxa de codificação.

[00449] O codificador de LDPC 115 inclui uma unidade de processamento de codificação 601 e uma unidade de armazenamento 602.

[00450] A unidade de processamento de codificação 601 inclui uma unidade de colocação de taxa de codificação 611, uma unidade de leitura de tabela de valor inicial 612, uma unidade geradora de matriz de verificação de paridade 613, uma unidade de leitura de bit de informação 614, uma unidade de operação de paridade de codificação 615, uma unidade de controle 616. A unidade de processamento de codificação 601 executa a codificação de LDPC de dados alvo de LDPC providos ao codificador de LDPC 115 e provê um código de LDPC obtido como resultado ao intercalador de bit 116 (Figura 8).

[00451] Quer dizer, a unidade de colocação de taxa de codificação 611 fixa o comprimento de código N e a taxa de codificação do código de LDPC, de acordo com uma operação de um operador.

[00452] A unidade de leitura de tabela de valor inicial 612 lê uma tabela de valor inicial de matriz de verificação de paridade a ser descrita depois correspondendo ao comprimento de código N e a taxa de codificação fixada pela unidade de colocação de taxa de codificação 611, da unidade de armazenamento 602.

[00453] A unidade geradora de matriz de verificação de paridade 613 gera uma matriz de verificação de paridade H arranjando HA correspondendo a um comprimento de informação K para elementos de 1 de uma matriz de informação (= comprimento de informação N comprimento de paridade M) de acordo com o comprimento de código N e a taxa de codificação fixada pela unidade de colocação de taxa de codificação 611 na direção de coluna com um período de 360 colunas (número de coluna P de uma unidade da estrutura cíclica), na base da tabela de valor inicial de matriz de verificação de paridade lida pela unidade de leitura de tabela de valor inicial 612, e armazena a matriz de verificação de paridade H na unidade de armazenamento 602.

[00454] A unidade de leitura de bit de informação 614 lê (extrai) bits de informação correspondendo ao comprimento de informação K, dos dados alvo de LDPC providos ao codificador de LDPC 115.

[00455] A unidade de operação de paridade de codificação 615 lê a matriz de verificação de paridade H gerada pela unidade geradora de matriz de verificação de paridade 613 da unidade de armazenamento 602, e gera uma palavra de código (código de LDPC) calculando bits de paridade para os bits de informação lidos pela unidade de leitura de bit de informação 614 na base de uma expressão predeterminada usando a matriz de verificação de paridade H.

[00456] A unidade de controle 616 controla cada bloco constituindo a unidade de processamento de codificação 601.

[00457] Na unidade de armazenamento 602, uma pluralidade de tabelas de valor inicial de matriz de verificação de paridade correspondendo à pluralidade de taxas de codificação ilustradas nas Figuras 12 e 13, em relação aos comprimentos de código N como os 64800 bits e 16200 bits, é armazenada. Além disso, a unidade de armazenamento 602 armazena temporariamente dados que são necessários para processamento da unidade de processamento de codificação 601.

[00458] Figura 36 é um fluxograma ilustrando processamento do codificador de LDPC 115 da Figura 35.

[00459] Na etapa S201, a unidade de colocação de taxa de codificação 611 determina (fixa) o comprimento de código N e a taxa de codificação r para executar a codificação de LDPC.

[00460] Na etapa S202, a unidade de leitura de tabela de valor inicial 612 lê a tabela de valor inicial de matriz de verificação de paridade determinada previamente correspondendo ao comprimento de código N e à taxa de codificação r determinada pela unidade de colocação de taxa de codificação 611, da unidade de armazenamento 602.

[00461] Na etapa S203, a unidade geradora de matriz de verificação de paridade 613 calcula (gera) a matriz de verificação de paridade H do código de LDPC do comprimento de código N e a taxa de codificação r determinada pela unidade de colocação de taxa de codificação 611, usando a tabela de valor inicial de matriz de verificação de paridade lida da unidade de armazenamento 602 pela unidade de leitura de tabela de valor inicial 612, provê a matriz de verificação de paridade para a unidade de armazenamento 602, e armazena a matriz de verificação de paridade na unidade de armazenamento.

[00462] Na etapa S204, a unidade de leitura de bit de informação 614 lê os bits de informação do comprimento de informação K (= N x r) correspondendo ao comprimento de código N e à taxa de codificação r determinada pela unidade de colocação de taxa de codificação 611, dos dados alvo de LDPC providos ao codificador de LDPC 115, lê a matriz de verificação de paridade H calculada pela unidade geradora de matriz de verificação de paridade 613 da unidade de armazenamento 602, e provê os bits de informação e a matriz de verificação de paridade à unidade de operação de paridade de codificação 615.

[00463] Na etapa S205, a unidade de operação de paridade de codificação 615 opera bits de paridade de uma palavra de código sequencialmente c que satisfaz uma expressão (8) usando os bits de informação e a matriz de verificação de paridade H que foi lida da unidade leitura de bit de informação 614.

[00464] Na expressão (8), c representa um vetor de fila como a palavra de código (código de LDPC) e o CT representa transposição do vetor de fila c.

[00465] Como descrito acima, quando uma porção dos bits de informação do vetor de fila c como o código de LDPC (uma palavra de código) é representada por um vetor de fila A e uma porção dos bits de paridade é representada por um vetor de fila T, o vetor de fila c pode ser representado por uma expressão c = [A/T], usando o vetor de fila A como os bits de informação e o vetor de fila T como os bits de paridade.

[00466] Na matriz de verificação de paridade H e o vetor de fila c = [A|T] correspondendo ao código de LDPC, é necessário satisfazer uma expressão HcT = 0. O vetor de fila T correspondendo aos bits de paridade constituindo o vetor de fila c = [A|T] satisfazendo a expressão HcT = 0 podem ser calculados sequencialmente fixando elementos de cada fila a 0, sequencialmente de elementos de uma primeira fila do vetor de coluna HcT na expressão HcT = 0, quando a matriz de paridade HT da matriz de verificação de paridade H = [HA|HT] se torna a estrutura de escadaria ilustrada na Figura 11.

[00467] Se a unidade de operação de paridade de codificação 615 calcular os bits de paridade T em relação aos bits de informação A da unidade de leitura de bit de informação 614, a unidade de codificação de paridade operação 615 produz a palavra de código c = [A/T] representada pelos bits de informação A e os bits de paridade T como um resultado de codificação de LDPC dos bits de informação A.

[00468] Então, na etapa S206, a unidade de controle 616 determina se a codificação de LDPC termina. Quando é determinado na etapa S206 que a codificação de LDPC não termina, isso é, quando há dados alvo de LDPC para executar a codificação de LDPC, o processamento retorna à etapa S201 (ou etapa S204). Em seguida, o processamento das etapas S201 (ou etapa S204) a S206 é repetido.

[00469] Quando é determinado na etapa S206 que o código de LDPC termina, quer dizer, não há nenhum dado alvo de LDPC para executar a codificação de LDPC, o codificador de LDPC 115 termina o processamento.

[00470] Como descrito acima, a tabela de valor inicial de matriz de verificação de paridade correspondendo a cada comprimento de código N e cada taxa de codificação r está preparada e o codificador de LDPC 115 executa a codificação de LDPC do comprimento de código predeterminado N e a taxa de codificação predeterminada r, usando a matriz de verificação de paridade H gerada da tabela de valor inicial de matriz de verificação de paridade correspondendo ao comprimento de código predeterminado N e a taxa de codificação predeterminada r.

Exemplo da tabela de valor inicial de matriz de verificação de paridade

[00471] A tabela de valor inicial de matriz de verificação de paridade é uma tabela representando posições de elementos de 1 da matriz de informação HA (Figura 10) da matriz de verificação de paridade H correspondendo ao comprimento de informação K de acordo com o comprimento de código N e à taxa codificação r do código de LDPC (código de LDPC definido pela matriz de verificação de paridade H) para a cada 360 colunas (número de coluna P de uma unidade da estrutura cíclica) e previamente é feito para cada matriz de verificação de paridade H de cada comprimento de código N e cada taxa de codificação r.

[00472] Figura 37 é uma ilustração de um exemplo da tabela de valor inicial de matriz de verificação de paridade.

[00473] Quer dizer, Figura 37 ilustra uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H que está definida no padrão do DVB-T.2 e tem o comprimento de código N de 16200 bits e a taxa de codificação (uma taxa de codificação de notação do DVB-T.2) r de 1/4.

[00474] A unidade geradora de matriz de verificação de paridade 613 (Figura 35) calcula a matriz de verificação de paridade H usando a tabela de valor inicial de matriz de verificação de paridade, como segue.

[00475] Quer dizer, Figura 38 ilustra um método de calcular a matriz de verificação de paridade H da tabela de valor inicial de matriz de verificação de paridade.

[00476] A tabela de valor inicial de matriz de verificação de paridade na Figura 38 ilustra uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H que está definida no padrão do DVB-T.2 e tem o comprimento de código N de 16200 bits e a taxa de codificação r de 2/3.

[00477] Como descrito acima, a tabela de valor inicial de matriz de verificação de paridade é a tabela representando as posições dos elementos de 1 da matriz de informação HA (Figura 10) correspondendo ao comprimento de informação K de acordo com o comprimento de código N e à taxa de codificação r do código de LDPC para a cada 360 colunas (número de coluna P de uma unidade da estrutura cíclica). Na i-ésima fila disso, números de fila (números de fila quando um número de fila de uma primeira fila da matriz de verificação de paridade H está fixado a 0) de elementos de 1 de um (1 + 360 (i-1)-ésima coluna da matriz de verificação de paridade H são arranjados por vários pesos de coluna da (1 + 360 (i-1)-ésima coluna.

[00478] Neste caso, como a matriz de paridade HT (Figura 10) da matriz de verificação de paridade H correspondendo ao comprimento de paridade M é determinada como ilustrado na Figura 25, de acordo com a tabela de valor inicial de matriz de verificação de paridade, a matriz de informação HA (Figura 10) da matriz de verificação de paridade H correspondendo ao comprimento de informação K é calculada.

[00479] Um número de fila k + 1 da tabela de valor inicial de matriz de verificação de paridade é diferente de acordo com o comprimento de informação K.

[00480] Uma relação de uma expressão (9) é realizada entre o comprimento de informação K e a número de fila k + 1 da tabela de valor inicial de matriz de verificação de paridade.

[00481] Neste caso, 360 da expressão (9) é o número de coluna P da unidade da estrutura cíclica descrita na Figura 26.

[00482] Na tabela de valor inicial de matriz de verificação de paridade da Figura 38, 13 valores numéricos da primeira fila para a terceira fila estão arranjados e 3 valores numéricos da quarta fila para o (k + 1)-ésima fila (na Figura 38, a 30a fila) estão arranjados.

[00483] Portanto, os pesos de coluna da matriz de verificação de paridade H que são calculados da matriz de verificação de paridade tabela de valor inicial da Figura 38 da primeira coluna são 13 (1+ 360 x (3 - 1) - 1)- ésima coluna e são 3 da (1+ 360 x (3 - 1))-ésima coluna à K-ésima coluna.

[00484] A primeira fila da tabela de valor inicial de matriz de verificação de paridade da Figura 38 se torna 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 e 2622, que mostra que elementos de filas tendo número de fila de 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 e 2622 são 1 (e os outros elementos são 0), na primeira coluna da matriz de verificação de paridade H.

[00485] A segunda fila da tabela de valor inicial de matriz de verificação de paridade da Figura 38 se torna 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 e 3108, que mostra que elementos de filas tendo números de fila de 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 e 3108 são 1, na 361 (= 1 + 360 x (2 - 1))-ésima coluna da matriz de verificação de paridade H.

[00486] Como descrito acima, a tabela de valor inicial de matriz de verificação de paridade representa posições de elementos de 1 da matriz de informação HA da matriz de verificação de paridade H para a cada 360 colunas.

[00487] As colunas diferentes de a (1 + 360 x (i - 1))-ésima coluna da matriz de verificação de paridade H, quer dizer, as colunas individuais da (2 + 360 x (i - 1))-ésima coluna à (360 i)-ésima coluna estão arranjadas periodicamente deslocando ciclicamente elementos de 1 da (1 + 360 x (i - 1))- ésima coluna determinada pela tabela de valor inicial de matriz de verificação de paridade em uma direção descendente (direção descendente das colunas) de acordo com o comprimento de paridade M.

[00488] Quer dizer, a (2 + 360 x (i - 1))-ésima coluna é obtida deslocando ciclicamente a (1 + 360 x (i - 1))-ésima coluna na direção descendente por M/360 (= q) e a próxima (3 + 360 (i-1))-ésima coluna é obtida trocando ciclicamente a (1 + 360 (i-1))-ésima coluna na direção descendente por 2 M/360 (= 2 q) (obtido deslocando ciclicamente a (2 + 360 x (i - 1))-ésima coluna na direção descendente por M/360 (= q)).

[00489] Se um valor numérico de uma j-ésima coluna (j-ésima coluna do lado esquerdo) de uma i-ésima fila (i-ésima fila do lado superior) da tabela de valor inicial de matriz de verificação de paridade for representado como hi,j e um número de fila do j-ésimo elemento de 1 da w-ésima coluna da matriz de verificação de paridade H for representado como Hw-j, o número de fila Hw-j do elemento de 1 da coluna de uma w-ésima coluna para ser diferente de a (1 + 360 x (i - 1))-ésima coluna da matriz de verificação de paridade H pode ser calculado por uma expressão (10).

[00490] Neste caso, mod(x, y) significa um resto que é obtido dividindo x por y.

[00491] Além disso, P é um número de coluna de uma unidade da estrutura cíclica descrita acima. Por exemplo, no padrão do DVB-S.2, do DVB-T.2, e do DVB-C.2, P é 360 como descrito acima. Além disso, q é um valor M/360 que é obtido dividindo o comprimento de paridade M pelo número de coluna P (= 360) da unidade da estrutura cíclica.

[00492] A unidade geradora de matriz de verificação de paridade 613 (Figura 35) especifica os números de fila dos elementos de 1 da (1 + 360 x (i - 1))-ésima coluna da matriz de verificação de paridade H pela tabela de valor inicial de matriz de verificação de paridade.

[00493] A unidade geradora de matriz de verificação de paridade 613 (Figura 35) calcula o número de fila Hw-j do elemento de 1 da w-ésima coluna de coluna ser diferente de a (1 + 360 x (i - 1))-ésima coluna da matriz de verificação de paridade H, de acordo com a expressão (10), e gera a matriz de verificação de paridade H na qual o elemento do número de fila obtido é fixado a 1.

Novo código de LDPC

[00494] A propósito, a sugestão de um padrão que melhora DVB-S.2 (que pode ser chamado DVB-Sx abaixo) é pedida.

[00495] Em CfT (Pedido por Tecnologia) submetido a uma conferência de padronização de DVB-Sx, um número predeterminado de ModCod (combinação de um método de modulação (Modulação) e um código de LDPC (Código)) é pedido para cada gama (gama) de C/N (relação de Portadora para Ruído) (SNR (Relação de Sinal para Ruído)) de acordo com o caso de uso.

[00496] Quer dizer, em CfT, como o primeiro pedido, é pedido que 20 pedaços de ModCod sejam preparados em uma gama de 7 dB em que C/N é de 5 dB a 12 dB, para o uso de DTH (Direto para Casa).

[00497] Além disso, em CfT, como o segundo pedido, é pedido que 22 pedaços de ModCod sejam preparados em uma gama de 12 dB em que C/N é de 12 dB a 24 dB, como o terceiro pedido, é pedido que 12 pedaços de ModCod sejam preparados em uma gama de 8 dB em que C/N é de -3 dB a 5 dB, e, como o quarto pedido, é pedido que 5 pedaços de ModCod sejam preparados em uma gama de 7 dB em que C/N é de -10 dB a -3 dB.

[00498] Além disso, em CfT, é pedido que FER (Taxa de Erro de Quadro) de ModCod no primeiro ou quarto pedidos se torne aproximadamente 10-5 (ou menos).

[00499] Aqui, em CfT, a prioridade do primeiro pedido é "1", que é o mais alto, e a prioridade de qualquer do segundo a quarto pedidos é "2", que é mais baixo do que o primeiro pedido.

[00500] Portanto, na descrição presente, pelo menos em CfT, (uma matriz de verificação de paridade de) um código de LDPC que pode satisfazer o primeiro pedido da prioridade mais alta é provido como um novo código de LDPC.

[00501] Figura 39 ilustra uma curva de BER/FER em um caso onde QPSK é adotado como um método de modulação, para códigos de LDPC de 11 taxas de codificação com um comprimento de código N de 64k.

[00502] Na Figura 39, o eixo geométrico horizontal mostra Es/N0 (relação de potência de sinal para ruído por símbolo) correspondendo a C/N, e o eixo geométrico vertical mostra FER/BER. Aqui, na Figura 39, a linha sólida mostra FER e a linha pontilhada mostra BER (Taxa de Erro de Bit).

[00503] Na Figura 39, há uma curva de FER (BER) em um caso onde QPSK é adotado como um método de código, para códigos de LSPC de 11 taxas de codificação com um comprimento de código N de 64k definido em DVB-S.2, em uma gama na qual Es/N0 é 10dB.

[00504] Quer dizer, na Figura 39, há 11 curvas de FER de ModCod em que um método de modulação é fixado a QPSK, em uma gama de cerca de 10 dB de Es/N0 de aproximadamente -3 dB a aproximadamente 7 dB.

[00505] Portanto, como para códigos de LSPC de 11 taxas de codificação com um comprimento de código N de 64k definido em DVB-S.2, o intervalo comum de curvas de FER de ModCod (que pode ser chamado um intervalo médio abaixo) é aproximadamente 1 dB (—10 dB/(10-1)).

[00506] Enquanto isso, como é pedido para preparar 20 pedaços de ModCod em uma gama na qual Es/N0 (C/N) é 7 dB no primeiro pedido de CfT, o intervalo médio de curvas de FER de ModCod é aproximadamente 0,3 dB (7 dB / («20-1)).

[00507] Em um caso onde um método de modulação é fixado a um tipo tal como QPSK para levar margem, quando comparado com o caso de DVB- S.2 no qual ModCod com um intervalo médio de cerca de 1 dB pode ser obtido por códigos de LDPC de 11 taxas de codificação, códigos de LDPC do número aproximadamente três vezes de 11 taxas de codificação (1 dB/0,3 dB), quer dizer, códigos de LDPC de cerca de 30 taxas de codificação só têm que ser providos para adquirir ModCod com um intervalo médio de 0,3 dB para satisfazer o primeiro pedido de CfT.

[00508] Portanto, a descrição presente prepara um código de LDPC com uma taxa de codificação de i/30 (onde i denota um inteiro positivo menos que 30) e um comprimento de código de 64k como um código de LDPC de uma taxa de codificação para a qual aproximadamente 30 taxas de codificação são fixadas facilmente, e provê isto como um novo código de LDPC que satisfaz pelo menos o primeiro pedido com a prioridade mais alta em CfT.

[00509] Aqui, quanto ao novo código de LDPC, do ponto de vista que a afinidade (compatibilidade) com DVB-S.2 é mantida tanto quanto possível, semelhante a um código de LDPC definido em DVB-S.2, matriz de paridade HT da matriz de verificação de paridade H é assumida ter uma estrutura de escadaria (Figura 11).

[00510] Além disso, quanto ao novo código de LDPC, semelhante ao código de LDPC definido em DVB-S.2, a matriz de informação HA da matriz de verificação de paridade H é assumida ser uma estrutura cíclica e número de coluna P que é a unidade da estrutura cíclica é assumido ser 360.

[00511] Figura 40 à Figura 106 são diagramas ilustrando exemplos de uma tabela de valor inicial de matriz de verificação de paridade de um novo código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de i/30 como descrito acima.

[00512] Aqui, como o novo código de LDPC é um código de LDPC no qual a taxa de codificação é expressa através de i/30, há códigos de LDPC com 29 taxas de codificação de 1/30, 2/30, 3/30 ... 28/30 e 29/30 no máximo.

[00513] Porém, como para um código de LDPC com uma taxa de codificação de 1/30, há uma possibilidade que o uso seja restringido em relação à eficiência. Além disso, como para um código de LDPC com uma taxa de codificação de 29/30, o uso pode ser restringido em relação à taxa de erro (BER/FER).

[00514] Portanto, um ou ambos do código de LDPC com uma taxa de codificação de 1/30 e do código de LDPC com uma taxa de codificação de 29/30 entre o código de LDPC com 29 taxas de codificação de taxas de codificação 1/30 a 29/30 pode ser assumido que não ser tratado como um novo código de LDPC.

[00515] Aqui, por exemplo, códigos de LDPC com 28 taxas de codificação de taxas de codificação 2/30 a 29/30 entre taxas de codificação 1/30 a 29/30 são assumidos como novos códigos de LDPC, e uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H dos novos códigos de LDPC é mostrada abaixo.

[00516] Figura 40 ilustra uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 2/30.

[00517] Figura 41 ilustra uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 3/30.

[00518] Figura 42 ilustra uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 4/30.

[00519] Figura 43 ilustra uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 5/30.

[00520] Figura 44 ilustra uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 6/30.

[00521] Figura 45 ilustra uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 7/30.

[00522] Figuras 46 e 47 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 8/30.

[00523] Figuras 48 e 49 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 9/30.

[00524] Figuras 50 e 51 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 10/30.

[00525] Figuras 52 e 53 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 11/30.

[00526] Figuras 54 e 55 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 12/30.

[00527] Figuras 56 e 57 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 13/30.

[00528] Figuras 58 e 59 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 14/30.

[00529] Figuras 60 e 61 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 15/30.

[00530] Figuras 62, 63, e 64 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 16/30.

[00531] Figuras 65, 66 e 67 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 17/30.

[00532] Figuras 68, 69 e 70 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 18/30.

[00533] Figuras 71, 72 e 73 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 19/30.

[00534] Figuras 74, 75 e 76 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 20/30.

[00535] Figuras 77, 78 e 79 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 21/30.

[00536] Figuras 80, 81 e 82 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 22/30.

[00537] Figuras 83, 84 e 85 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 23/30.

[00538] Figuras 86, 87 e 88 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 24/30.

[00539] Figuras 89, 90 e 91 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 25/30.

[00540] Figuras 92, 93 e 94 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 26/30.

[00541] Figuras 95, 96 e 97 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 27/30.

[00542] Figuras 99, 100, 101 e 102 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 28/30.

[00543] Figuras 103, 104, 105 e 106 ilustram uma tabela de valor inicial de matriz de verificação de paridade em relação à matriz de verificação de paridade H do código de LDPC com um comprimento de código N de 64k bits e uma taxa de codificação de 29/30.

[00544] O codificador de LDPC 115 (Figura 8 e Figura 35) pode executar codificação em qualquer (novo) código de LDPC com um comprimento de código N de 64k entre 28 tipos de taxas de codificação r de 2/30 a 29/30, pelo uso da matriz de verificação de paridade H achada das tabelas de valor inicial de matriz de verificação de paridade ilustradas na Figura 40 à Figura 106.

[00545] Neste caso, as tabelas de valor inicial de matriz de verificação de paridade ilustradas na Figura 40 à Figura 106 são armazenadas na unidade de armazenamento 602 do codificador de LDPC 115 (Figura 8).

[00546] Aqui, todos códigos de LDPC com 28 tipos de taxas de codificação r de 2/30 a 29/30 (achados das tabelas de valor inicial de matriz de verificação de paridade) na Figura 40 à Figura 106 não têm que necessariamente serem adotados como um novo LDPC. Quer dizer, como para os códigos de LDPC com 28 tipos de taxas de codificação r de 2/30 a 29/30 na Figura 40 à Figura 106, códigos de LDPC de uma ou mais taxas de codificação arbitrárias entre eles podem ser adotados como um novo código de LDPC.

[00547] Um código de LDPC obtido pelo uso da matriz de verificação de paridade H achado das tabelas de valor inicial de matriz de verificação de paridade na Figura 40 à Figura 106 é um código de LDPC de bom desempenho.

[00548] Aqui, o código de LDPC de bom desempenho é um código de LDPC obtido de uma matriz de verificação de paridade apropriada H.

[00549] Além disso, a matriz de verificação de paridade apropriada H é uma matriz de verificação de paridade que satisfaz uma condição predeterminada para fazer BER (e FER) menor quando um código de LDPC obteve da matriz de verificação de paridade H é transmitido a baixa Es/N0 ou Eb/N0 (relação de potência de sinal para ruído por bit).

[00550] Por exemplo, a matriz de verificação de paridade apropriada H pode ser achada executando simulação para medir BER quando códigos de LDPC obtidos de várias matrizes de verificação de paridade que satisfazem uma condição predeterminada são transmitidos a baixa Es/N0.

[00551] Como uma condição predeterminada a ser satisfeita pela matriz de verificação de paridade apropriada H, por exemplo, um resultado de análise obtido por um método de análise de desempenho de código chamado evolução de densidade (Evolução de Densidade) é excelente, e uma malha de elementos de 1 não existe, que é chamado ciclo 4, e assim por diante.

[00552] Aqui, na matriz de informação HA, é conhecido que o desempenho de decodificação de código de LDPC é deteriorado quando elementos de 1 são densos como ciclo 4, e, portanto, é pedido que ciclo 4 não exista, como uma condição predeterminada a ser satisfeita pela matriz de verificação de paridade apropriada H.

[00553] Aqui, a condição predeterminada a ser satisfeita pela matriz de verificação de paridade apropriada H pode ser determinada arbitrariamente do ponto de vista da melhoria no desempenho de decodificação de código de LDPC e a facilitação (simplificação) de processamento de decodificação de código de LDPC, e assim por diante.

[00554] Figura 107 e Figura 108 são diagramas para descrever a evolução de densidade que pode obter um resultado analítico como uma condição predeterminada a ser satisfeita pela matriz de verificação de paridade apropriada H.

[00555] A evolução de densidade é um método de análise de código que calcula o valor de expectativa da probabilidade de erro do código de LDPC inteiro (conjunto) com um comprimento de código N de ^ caracterizado por uma sequência de grau descrita mais tarde.

[00556] Por exemplo, quando o valor de dispersão de ruído é aumentado gradualmente de 0 no canal de AWGN, o valor de expectativa da probabilidade de erro de um certo conjunto é primeiro 0, mas, quando o valor de dispersão de ruído fica igual a ou maior que um certo limiar, não é 0.

[00557] De acordo com a evolução de densidade, por comparação do limiar do valor de dispersão de ruído (que também pode ser chamado um limiar de desempenho) em que o valor de expectativa da probabilidade de erro não é 0, é possível decidir a qualidade de desempenho de conjunto (conveniência da matriz de verificação de paridade).

[00558] Aqui, como para um código de LDPC específico, quando um conjunto ao qual o código de LDPC pertence é decidido e evolução de densidade é executada para o conjunto, desempenho aproximado do código de LDPC pode ser esperado.

[00559] Portanto, se um conjunto de bom desempenho for achado, um código de LDPC de bom desempenho pode ser achado de códigos de LDPC pertencendo ao conjunto.

[00560] Aqui, a supracitada sequência de grau mostra a qual porcentagem um nó variável ou nó de verificação tendo o peso de cada valor existe em relação ao comprimento de código N de um código de LDPC.

[00561] Por exemplo, um código de LDPC regular (3,6) com uma taxa de codificação de 1/2 pertence a um conjunto caracterizado por uma sequência de grau em que o peso (peso de coluna) de todos os nós de variável é 3 e o peso (peso de fila) de todos os nós de verificação é 6.

[00562] Figura 107 ilustra um gráfico de Tanner de um tal conjunto.

[00563] No gráfico de Tanner da Figura 107, há nós de variável mostrados por círculos (sinal O) no diagrama só através de N pedaços iguais ao comprimento de código N, e há nós de verificação mostrados por quadrângulos (sinal □) só através de N/2 pedaços iguais a um valor de multiplicação multiplicando a taxa de codificação 1/2 pelo comprimento de código N.

[00564] Três ramais (borda) iguais ao peso de coluna estão conectados com cada nó de variável, e, portanto, há totalmente 3N ramais conectados com N nós de variável.

[00565] Além disso, seis ramais (borda) iguais ao peso de fila estão conectados com cada nó de verificação, e, portanto, há totalmente 3N ramais conectados com N/2 nós de verificação.

[00566] Além disso, há um intercalador no gráfico de Tanner na Figura 107.

[00567] O intercalador rearranja aleatoriamente 3N ramais conectados com N nós de variável e conecta cada ramal rearranjado com quaisquer de 3N ramais conectados com N/2 nós de verificação.

[00568] Há (3N)! (= (3N) x (3N-1) x ... x 1) padrões de rearranjo para rearranjar 3N ramais conectados com N nós de variável no intercalador. Portanto, um conjunto caracterizado pela sequência de grau na qual o peso de todos os nós de variável é 3 e o peso de todos os nós de verificação é 6, se torna agregação de (3N)! códigos de LDPC.

[00569] Em simulação para achar um código de LDPC de bom desempenho (matriz de verificação de paridade apropriada), um conjunto de um tipo de multiborda é usado na evolução de densidade.

[00570] No tipo de multiborda, um intercalador pelo qual os ramais conectados com os nós de variável e os ramais conectados com os nós de verificação passam, é dividido em vários (multiborda), e, por este meio, o conjunto é caracterizado mais estritamente.

[00571] Figura 108 ilustra um exemplo de um gráfico de Tanner de um conjunto do tipo de multiborda.

[00572] No gráfico de Tanner da Figura 108, há dois intercaladores do primeiro intercalador e do segundo intercalador.

[00573] Além disso, no quadro de gráfico de Tanner da Figura 108, v1 nós de variável com um ramal conectado com o primeiro intercalador e nenhum ramal conectado com o segundo intercalador existem, v2 nós de variável com um ramal conectado com o primeiro intercalador e dois ramais conectados com o segundo intercalador existem, e v3 nós de variável sem ramal conectado com o primeiro intercalador e dois ramais conectados com o segundo intercalador existem, respectivamente.

[00574] Além disso, no quadro de gráfico de Tanner da Figura 108, c1 nós de verificação com dois ramais conectados com o primeiro intercalador e nenhum ramal conectado com o segundo intercalador existem, c2 nós de verificação com dois ramais conectados com o primeiro intercalador e dois ramais conectados com o segundo intercalador existem, e c3 nós de verificação sem ramal conectado com o primeiro intercalador e três ramais conectados com o segundo intercalador existem, respectivamente.

[00575] Aqui, por exemplo, a evolução de densidade e a montagem disso são descritas em "On the Design of Low-Densit Parity-Check Codes within 0.0045 of the de dB Shannon Limit", S. Y. Chung, G. D. Forney, T. J. Richardson, R. Urbanke, 'IEEE Communications Leggers', VOL. 5, No. 2, fevereiro de 2001.

[00576] Em simulação para achar (uma tabela de valor inicial de matriz de verificação de paridade de) um novo código de LDPC, pela avaliação de densidade do tipo de multiborda, um conjunto no qual um limiar de desempenho que é Eb/N0 (relação de potência de sinal para ruído por bit) com BER deteriorada (diminuindo) é igual a ou menos que um valor predeterminado é achado, e um código de LDPC que diminui BER em uma pluralidade de métodos de modulação usados em DVB-S.2 ou similar tal como QPSK é selecionado de códigos de LDPC pertencendo ao conjunto como um código de LDPC de bom desempenho.

[00577] A supracitada tabela de valor inicial de matriz de verificação de paridade do novo código de LDPC é uma tabela de valor inicial de matriz de verificação de paridade de um código de LDPC com um comprimento de código N de 64k bits achado da supracitada simulação.

[00578] Figura 109 é um diagrama ilustrando o comprimento de ciclo mínimo e limiar de desempenho da matriz de verificação de paridade H achado da tabela de valor inicial de matriz de verificação de paridade de novos códigos de LDPC com 28 tipos de taxas de codificação de 2/30 a 29/30 e um comprimento de código N de 64k bits na Figura 40 à Figura 106.

[00579] Aqui, o comprimento de ciclo mínimo (periferia) significa o valor mínimo do comprimento de uma volta (comprimento de volta) formado com elementos de 1 na matriz de verificação de paridade H.

[00580] Na matriz de verificação de paridade H achada da tabela de valor inicial de matriz de verificação de paridade do novo código de LDPC, ciclo 4 (uma volta de elementos de 1 com um comprimento de volta de 4) não existe.

[00581] Além disso, como a redundância de um código de LDPC fica maior quando a taxa de codificação r fica menor, o limiar de desempenho tende a melhorar (diminuir) quando a taxa de codificação r diminui.

[00582] Figura 110 é um diagrama ilustrando a matriz de verificação de paridade H (que pode ser chamado uma nova matriz de verificação de paridade de código de LDPC H) da Figura 40 à Figura 106 (que é achada de uma tabela de valor inicial de matriz de verificação de paridade).

[00583] O peso de coluna é X para a coluna KX da primeira coluna da nova de matriz de verificação de paridade de código de LDPC H, o peso de coluna é Y1 para a coluna KY1 subsequente, o peso de coluna é Y2 para a coluna de KY2 subsequente, o peso de coluna é 2 para a M-1 coluna subsequente, e o peso de coluna é 1 para a última coluna.

[00584] Aqui, KX+KY1+KY2+M-1+1 é igual a um comprimento de código de N=64800 bits.

[00585] Figura 111 é um diagrama ilustrando números de coluna KX, KY1, KY2 e M e pesos de coluna X, Y1 e Y2 na Figura 110, para cada taxa de codificação r de um novo código de LDPC.

[00586] Como para a nova matriz de verificação de paridade de código de LDPC H com um comprimento de código N de 64k, semelhante à matriz de verificação de paridade descrita na Figura 12 e Figura 13, o peso de coluna tende a ser maior em uma coluna mais perto ao lado de cabeça (lado esquerdo), e, portanto, um bit de código mais perto à cabeça do novo código de LDPC tende a ser mais tolerante a erros (tem resistência a erros).

[00587] Aqui, quantidade de deslocamento q de deslocamento cíclico, que é executado quando uma matriz de verificação de paridade é achada da tabela de valor inicial de matriz de verificação de paridade de um novo código de LDPC com um comprimento de código N de 64k como descrito na Figura 38, é expressa por uma expressão q=M/P=M/360.

[00588] Portanto, as quantidades de deslocamento de novos códigos de LDPC com taxas de codificação de 2/30, 3/30, 4/30, 5/30, 6/30, 7/30, 8/30, 9/30, 10/30, 11/30, 12/30, 13/30, 14/30, 15/30, 16/30, 17/30, 18/30, 19/30, 20/30, 21/30, 22/30, 23/30, 24/30, 25/30, 26/30, 27/30, 28/30 e 29/30 são 168, 162, 156, 150, 144, 138, 132, 126, 120, 114, 108, 102, 96, 90, 84, 78, 72, 66, 60, 54, 48, 42, 36, 30, 24, 18, 12 e 6, respectivamente.

[00589] Figura 112, Figura 113 e Figura 114 são diagramas ilustrando um resultado de simulação de BER/FER de novos códigos de LDPC da Figura 40 à Figura 106.

[00590] Na simulação, um trajeto de comunicação (canal) de AWGN é assumido, BPSK é adotado como um método de modulação e 50 vezes é adotado como um número de decodificação iterativa C(it).

[00591] Na Figura 112, Figura 113 e Figura 114, o eixo geométrico horizontal mostra Es/N0 e o eixo geométrico vertical mostra BER/FER. Aqui, a linha sólida mostra BER e a linha pontilhada mostra FER.

[00592] Como para a curvas de FER (BER) de novos códigos de LDPC respectivos com 28 tipos de taxas de codificação 2/30 a 29/30 na Figura 112 à Figura 114, FER é igual a ou menos que 10-5 em uma gama de (aproximadamente) 15 dB de Es/N0 de (quase) -10 dB a 5 dB.

[00593] De acordo com a simulação, como é possível fixar 28 pedaços de ModCod em que FER é igual a ou menos que 10-5 em uma gama de 15 dB em que Es/N0 é de -10 dB a 5dB, considerando vários métodos de modulação tais como QPSK, 8PSK, 16APSK, 32APSK, 16QAM, 32QAM e 64QAM diferentes de BPSK usado na simulação, é esperado suficientemente que seja possível fixar 20 ou mais pedaços de ModCod em que FER é igual a ou menos que 10-5 em uma gama de 7 dB de 5 dB a 12 dB.

[00594] Portanto, é possível prover um código de LDPC de uma boa taxa de erro, que satisfaz o primeiro pedido de CfT.

[00595] Além disso, de acordo com a Figura 112 à Figura 114, quase todas as curvas de FER (BER) estão arranjadas a intervalos relativamente iguais para cada um de grupos com taxas de codificação de Baixa, Média e Alta a intervalos menos de 1 dB. Portanto, para difusoras que difundem um programa pelo dispositivo transmissor 11, há uma vantagem que um novo código de LDPC seleciona facilmente uma taxa de codificação usada para difusão de acordo com a situação de um canal (trajeto de comunicação 13), e assim por diante.

[00596] Aqui, na simulação para achar as curvas de BER/FER na Figura 112 à Figura 114, informação é sujeita à codificação de BCH e um código de BCH obtido como resultado é sujeito à codificação de LDPC.

[00597] Figura 115 é um diagrama ilustrando a codificação de BCH usada para a simulação.

[00598] Quer dizer, A da Figura 115 é um diagrama ilustrando parâmetros da codificação de BCH executada antes da codificação de LDPC para um código de LDPC de 64k definido em DVB-S.2.

[00599] Em DVB-S.2, anexando bits de redundância de 192 bits, 160 bits ou 128 bits de acordo com a taxa de codificação de um código de LDPC, codificação de BCH que habilita correção de erros de 12 bits, 10 bits ou 8 bits é executada.

[00600] B da Figura 115 é um diagrama ilustrando parâmetros da codificação de BCH usada para a simulação.

[00601] Na simulação, semelhante ao caso de DVB-S.2, anexando bits de redundância de 192 bits, 160 bits ou 128 bits de acordo com a taxa de codificação de um código de LDPC, a codificação de BCH que habilita correção de erros de 12 bits, 10 bits ou 8 bits é executada.

Exemplo de configuração de dispositivo receptor 12

[00602] Figura 116 é um diagrama de bloco ilustrando um exemplo de configuração do dispositivo receptor 12 da Figura 7.

[00603] Uma unidade operacional de OFDM 151 recebe um sinal de OFDM do dispositivo transmissor 11 (Figura 7) e executa processamento de sinal do sinal de OFDM. Dados (símbolo) que são obtidos executando o processamento de sinal pela unidade operacional de OFDM 151 são providos a uma unidade administradora de quadro 152.

[00604] A unidade administradora de quadro 152 executa processamento (interpretação de quadro) de um quadro configurado pelo símbolo provido da unidade operacional de OFDM 151 e provê um símbolo de dados alvo obtido como resultado e um símbolo de sinalização para desintercaladores de frequência 161 e 153.

[00605] O desintercalador de frequência 153 executa desintercalação de frequência em uma unidade de símbolo, em relação ao símbolo provido da unidade administradora de quadro 152, e provê o símbolo para um decodificador de QAM 154.

[00606] O decodificador de QAM 154 desfaz mapeamento (decodificação de arranjo de ponto de sinal) do símbolo (símbolo arranjado em um ponto de sinal) provido do desintercalador de frequência 153, executa demodulação ortogonal, e provê dados (código de LDPC) obtidos como resultado a um decodificador de LDPC 155.

[00607] O decodificador de LDPC 155 executa decodificação de LDPC do código de LDPC provido do decodificador de QAM 154 e provê dados alvo de LDPC (neste caso, um código de BCH) obtido como resultado a um decodificador de BCH 156.

[00608] O decodificador de BCH 156 executa decodificação de BCH dos dados alvo de LDPC providos do decodificador de LDPC 155 e produz dados de controle (sinalização) obtidos como resultado.

[00609] Enquanto isso, o desintercalador de frequência 161 executa desintercalação de frequência em uma unidade de símbolo, em relação ao símbolo provido da unidade administradora de quadro 152, e provê o símbolo para um decodificador de MISO/MIMO 162.

[00610] O decodificador de MISO/MIMO 162 executa decodificação espaço-temporal dos dados (símbolo) providos do desintercalador de frequência 161 e provê os dados para um desintercalador de tempo 163.

[00611] O desintercalador de tempo 163 executa desintercalação de tempo em uma unidade de símbolo, em relação aos dados (símbolo) providos do decodificador de MISO/MIMO 162, e provê os dados para um decodificador de QAM 164.

[00612] O decodificador de QAM 164 desfaz mapeamento (decodificação de arranjo de ponto de sinal) do símbolo (símbolo arranjado em um ponto de sinal) provido do desintercalador de tempo 163, executa demodulação ortogonal, e provê dados (símbolo) obtidos como resultado ao desintercalador de bit 165.

[00613] O desintercalador de bit 165 executa desintercalação de bit dos dados (símbolo) providos do decodificador de QAM 164 e provê um código de LDPC obtido como resultado a um decodificador de LDPC 166.

[00614] O decodificador de LDPC 166 executa decodificação de LDPC do código de LDPC provido do desintercalador de bit 165 e provê dados alvo de LDPC (neste caso, um código de BCH) obtido como resultado a um decodificador de BCH 167.

[00615] O decodificador de BCH 167 executa decodificação de BCH dos dados alvo de LDPC providos do decodificador de LDPC 155 e provê dados obtidos como resultado a um desembaralhador de BB 168.

[00616] O desembaralhador de BB 168 executa desembaralhamento de BB em relação aos dados providos do decodificador de BCH 167 e provê dados obtidos como resultado a uma unidade de apagamento de nulo 169.

[00617] A unidade de apagamento de nulo 69 apaga nulo inserido pelo enchedor 112 da Figura 8, dos dados providos do desembaralhador de BB 168, e provê os dados para um demultiplexador 170.

[00618] O demultiplexador 170 separa individualmente um ou mais fluxos (dados alvo) multiplexados com os dados providos da unidade de apagamento de nulo 169, executa processamento necessário para produzir os fluxos como fluxos de saída.

[00619] Aqui, o dispositivo receptor 12 pode ser configurado sem incluir parte dos blocos ilustrados na Figura 116. Isso é, por exemplo, em um caso onde o dispositivo transmissor 11 (Figura 8) é configurado sem incluir o intercalador de tempo 118, o codificador de MISO/MIMO 119, o intercalador de frequência 120 e o intercalador de frequência 124, o dispositivo receptor 12 pode ser configurado sem incluir o desintercalador de tempo 163, o decodificador de MISO/MIMO 162, o desintercalador de frequência 161 e o desintercalador de frequência 153, que são blocos correspondendo respectivamente ao intercalador de tempo 118, ao codificador de MISO/MIMO 119, ao intercalador de frequência 120 e ao intercalador de frequência 124 do dispositivo transmissor 11.

[00620] Figura 117 é um diagrama de bloco ilustrando um exemplo de configuração do desintercalador de bit 165 da Figura 116.

[00621] O desintercalador de bit 165 inclui um multiplexador (MUX) 54 e um desintercalador de torção de coluna 55 e executa (bit) desintercalação de bits de símbolo do símbolo provido do decodificador de QAM 164 (Figura 116).

[00622] Quer dizer, o multiplexador 54 executa processamento de intercâmbio inverso (processamento inverso do processamento de intercâmbio) correspondendo ao processamento de intercâmbio executado pelo demultiplexador 25 da Figura 9, quer dizer, processamento de intercâmbio inverso para retornar posições dos bits de código (bits de símbolo) dos códigos de LDPC intercambiados pelo processamento de intercâmbio a posições originais, em relação aos bits de símbolo do símbolo provido do decodificador de QAM 164, e provê um código de LDPC obtido como resultado ao desintercalador de torção de coluna 55.

[00623] O desintercalador de torção de coluna 55 executa a desintercalação de torção de coluna (processamento inverso da intercalação de torção de coluna ) correspondendo à intercalação de torção de coluna como o processamento de rearranjo executado pelo intercalador de torção de coluna 24 da Figura 9, quer dizer, a desintercalação de torção de coluna como o processamento de rearranjo inverso para retornar os bits de código dos códigos de LDPC dos quais um arranjo é mudado pela intercalação de torção de coluna como o processamento de rearranjo ao arranjo original, em relação ao código de LDPC provido do multiplexador 54.

[00624] Especificamente, o desintercalador de torção de coluna 55 escreve os bits de código do código de LDPC a uma memória para desintercalação tendo a mesma configuração como a memória 31 ilustrada na Figura 28, lê os bits de código, e executa a desintercalação de torção de coluna.

[00625] Porém, no desintercalador de torção de coluna 55, escrita dos bits de código é executada em uma direção da memória para a desintercalação, usando endereços lidos quando os bits de código são lidos da memória 31 como endereços de escrita. Além disso, leitura dos bits de código é executada em uma direção de coluna da memória para a desintercalação, usando endereços de escrita quando os bits de código são escritos à memória 31 como endereços de leitura.

[00626] O código de LDPC que é obtido como resultado da desintercalação de torção de coluna é provido do desintercalador de torção de coluna 55 para o decodificador de LDPC 166.

[00627] Aqui, em um caso onde a intercalação de paridade, a intercalação de torção de coluna e o processamento de intercâmbio são executados em um código de LDPC provido do decodificador de QAM 164 para o desintercalador de bit 165, tudo da desintercalação de paridade (processamento oposto à intercalação de paridade, quer dizer, desintercalação de paridade que retorna os bits de código de um código de LDPC no qual o arranjo é mudado pela intercalação de paridade ao arranjo original) correspondendo à intercalação de paridade, processamento de intercâmbio inverso correspondendo ao processamento de intercâmbio e desintercalação de torção de coluna correspondendo à intercalação de torção de coluna podem ser executados no desintercalador de bit 165.

[00628] Porém, o desintercalador de bit 165 na Figura 117 inclui o multiplexador 54 que executa o processamento de intercâmbio inverso correspondendo ao processamento de intercâmbio e o desintercalador de torção de coluna 55 que executa a desintercalação de torção de coluna correspondendo à intercalação de torção de coluna, mas não inclui um bloco que executa a desintercalação de paridade correspondendo à intercalação de paridade, e a desintercalação de paridade não é executada.

[00629] Portanto, o código de LDPC no qual o processamento de intercâmbio inverso e a desintercalação de torção de coluna são executados e a desintercalação de paridade não é executada é provido do (o desintercalador de torção de coluna 55 de) desintercalador de bit 165 para o decodificador de LDPC 166.

[00630] O decodificador de LDPC 166 executa a decodificação de LDPC do código de LDPC provido do desintercalador de bit 165, usando uma matriz de verificação de paridade transformada obtida executando pelo menos substituição de coluna correspondendo à intercalação de paridade em relação à matriz de verificação de paridade H usada pelo codificador de LDPC 115 da Figura 8 para executar a codificação de LDPC, e produz dados obtidos como resultado a um resultado de decodificação de dados alvo de LDPC.

[00631] Figura 118 é um fluxograma ilustrando processamento que é executado pelo decodificador de QAM 164, pelo desintercalador de bit 165, e pelo decodificador de LDPC 166 da Figura 117.

[00632] Na etapa S111, o decodificador de QAM 164 desfaz mapeamento do símbolo (símbolo mapeado a um ponto de sinal) provido do desintercalador de tempo 163, executa modulação ortogonal, e provê o símbolo para o desintercalador de bit 165, e o processamento procede à etapa S112.

[00633] Na etapa S112, o desintercalador de bit 165 executa desintercalação (desintercalação de bit) dos bits de símbolo do símbolo provido do decodificador de QAM 164 e o processamento procede à etapa S113.

[00634] Quer dizer, na etapa S112, no desintercalador de bit 165, o multiplexador 54 executa processamento de intercâmbio inverso em relação aos bits de símbolo do símbolo providos do decodificador de QAM 164 e provê bits de código de um código de LDPC obtido como resultado ao desintercalador de torção de coluna 55.

[00635] O desintercalador de torção de coluna 55 executa a desintercalação de torção de coluna em relação ao código de LDPC provido do multiplexador 54 e provê um código de LDPC obtido como resultado ao decodificador de LDPC 166.

[00636] Na etapa S113, o decodificador de LDPC 166 executa a decodificação de LDPC do código de LDPC provido do desintercalador de torção de coluna 55, usando uma matriz de verificação de paridade transformada obtida executando pelo menos substituição de coluna correspondendo à intercalação de paridade em relação à matriz de verificação de paridade H usada pelo codificador de LDPC 115 da Figura 8 para executar a codificação de LDPC, e produz dados obtidos como resultado, como um resultado de decodificação de dados alvo de LDPC, para o decodificador de BCH 167.

[00637] Na Figura 117, para a conveniência de explicação, o multiplexador 54 que executa o processamento de intercâmbio inverso e o desintercalador de torção de coluna 55 que executa a desintercalação de torção de coluna são configurados individualmente, semelhante ao caso da Figura 9. Porém, o multiplexador 54 e o desintercalador de torção de coluna 55 podem ser configurados integralmente.

[00638] No intercalador de bit 116 da Figura 9, quando a intercalação de torção de coluna não é executada, não é necessário prover o desintercalador de torção de coluna 55 no desintercalador de bit 165 da Figura 117.

[00639] A seguir, a decodificação de LDPC que é executada pelo decodificador de LDPC 166 da Figura 116 será descrita adicionalmente.

[00640] No decodificador de LDPC 166 da Figura 116, como descrito acima, a decodificação de LDPC do código de LDPC do desintercalador de torção de coluna 55, em que o processamento de intercâmbio inverso e a desintercalação de torção de coluna são executados e a desintercalação de paridade não é executada, é executado usando uma matriz de verificação de paridade transformada obtida executando pelo menos substituição de coluna correspondendo à intercalação de paridade em relação à matriz de verificação de paridade H usada pelo codificador de LDPC 115 da Figura 8 para executar a codificação de LDPC.

[00641] Neste caso, decodificação de LDPC que pode suprimir uma frequência de operação a uma gama suficientemente realizável enquanto suprimindo uma escala de circuito, executando a decodificação de LDPC usando a matriz de verificação de paridade transformada, é sugerido previamente (por exemplo, se refira a JP 4224777B).

[00642] Portanto, primeiro, a decodificação de LDPC sugerida previamente usando a matriz de verificação de paridade transformada será descrita com referência às Figuras 119 a 122.

[00643] Figura 119 ilustra um exemplo de uma matriz de verificação de paridade H de um código de LDPC no qual um comprimento de código N é 90 e uma taxa de codificação é 2/3.

[00644] Na Figura 119 (e Figuras 120 e 121 a serem descritas mais tarde), 0 é representado antes de um período (.).

[00645] Na matriz de verificação de paridade H da Figura 119, a matriz de paridade se torna uma estrutura de escadaria.

[00646] Figura 120 ilustra uma matriz de verificação de paridade H' que é obtida executando substituição de fila de uma expressão (11) e substituição de coluna de uma expressão (12) em relação à matriz de verificação de paridade H da Figura 119.

[00647] Substituição de fila: (6s + t + 1)-ésima fila → (5t + s + 1)- ésima fila (11)

[00648] Substituição de coluna: (6x + y + 61)-ésima coluna→ (5y + x + 61)-ésima coluna (12)

[00649] Nas expressões (11) e (12), s, t, x, e y são inteiros em gamas de 0 < s < 5, 0 < t < 6, 0 < x < 5, e 0 < t < 6, respectivamente.

[00650] De acordo com a substituição de fila da expressão (11), substituição é executada tal que a 1a, 7a, 13a, 19a e 25a filas tendo restos de 1 ao serem divididas por 6 são substituídas com a 1a, 2a, 3a, 4a, e 5a filas, e a 2a, 8a, 14a, 20a e 26a filas tendo restos quando de 2 ao serem divididas por 6 são substituídas com a 6a, 7a, 8a, 9a e 10a filas, respectivamente.

[00651] De acordo com a substituição de coluna da expressão (12), substituição é executada tal que a 61a, 67a, 73a, 79a e 85a colunas tendo restos de 1 ao serem divididas por 6 são substituídas com a 61a, 62a, 63a, 64a e 65a colunas, respectivamente, e a 62a, 68a, 74a, 80a e 86a colunas tendo restos de 2 ao serem divididas por 6 são substituídas com a 66a, 67a, 68a, 69a e 70a colunas, respectivamente, em relação à 61a e colunas seguintes (matriz de paridade).

[00652] Deste modo, uma matriz que é obtida executando as substituições das filas e das colunas em relação à matriz de verificação de paridade H da Figura 119 é uma matriz de verificação de paridade H' da Figura 120.

[00653] Neste caso, até mesmo quando a substituição de fila da matriz de verificação de paridade H é executada, o arranjo dos bits de código do código de LDPC não é influenciado.

[00654] A substituição de coluna da expressão (12) corresponde à intercalação de paridade para intercalar o (K + y+ qx + 1)-ésimo bit de código na posição do (K + Py + x + 1)-ésimo bit de código, quando o comprimento de informação K é 60, o número de coluna P da unidade da estrutura cíclica é 5, e o divisor q (= M/P) do comprimento de paridade M (neste caso, 30) é 6.

[00655] Portanto, a matriz de verificação de paridade H' na Figura 120 é uma matriz de verificação de paridade transformada obtida executando pelo menos substituição de coluna que substitui a K+qx+y+1-ésima coluna da matriz de verificação de paridade H na Figura 119 (que pode ser chamada arbitrariamente uma matriz de verificação de paridade original abaixo) com a K+Py+x+1-ésima coluna.

[00656] Se a matriz de verificação de paridade H' da Figura 120 for multiplicada com um resultado obtido executando a mesma substituição como a expressão (12) em relação ao código de LDPC da matriz de verificação de paridade H da Figura 119, um vetor zero é produzido. Quer dizer, se um vetor de fila obtido executando a substituição de coluna da expressão (12) em relação a um vetor de fila c como o código de LDPC (uma palavra de código) da matriz de verificação de paridade original H for representado como c', HcT se torna o vetor zero da propriedade da matriz de verificação de paridade. Portanto, H'c'T se torna naturalmente o vetor zero.

[00657] Por esse meio, a matriz de verificação de paridade transformada H' da Figura 120 se torna uma matriz de verificação de paridade de um código de LDPC c' que é obtido executando a substituição de coluna da expressão (12) em relação ao código de LDPC c da matriz de verificação de paridade original H.

[00658] Portanto, a substituição de coluna da expressão (12) é executada em relação ao código de LDPC da matriz de verificação de paridade original H, o código de LDPC c' depois que a substituição de coluna é decodificado (decodificação de LDPC) usando a matriz de verificação de paridade transformada H' da Figura 120, substituição inversa da substituição de coluna da expressão (12) é executada em relação a um resultado de decodificação, e o mesmo resultado de decodificação como o caso no qual o código de LDPC da matriz de verificação de paridade original H é decodificado usando a matriz de verificação de paridade H pode ser obtido.

[00659] Figura 121 ilustra a matriz de verificação de transformada de paridade H' da Figura 120 com sendo espaçada em unidades de matrizes 5 x 5.

[00660] Na Figura 121, a matriz de verificação de paridade transformada H' é representada por uma combinação de uma matriz unitária 5 x 5 (= p x p), uma matriz (em seguida, chamada apropriadamente uma matriz quase unitária) obtida fixando um ou mais 1 da matriz unitária a zero, uma matriz (em seguida, chamada apropriadamente uma matriz deslocada) obtida deslocando ciclicamente a matriz unitária ou a matriz quase unitária, uma soma (em seguida, chamada apropriadamente uma matriz de soma) de duas ou mais matrizes da matriz unitária, da matriz quase unitária, e da matriz deslocada, e uma matriz zero 5 x 5.

[00661] A matriz de verificação de paridade transformada H' da Figura 121 pode ser configurada usando a matriz unitária 5 x 5, a matriz quase unitária, a matriz deslocada, a matriz de soma, e a matriz zero. Portanto, as matrizes 5 x 5 (a matriz unitária, a matriz quase unitária, a matriz deslocada, a matriz de soma, e a matriz zero) que constituem a matriz de verificação de paridade transformada H' são chamadas apropriadamente matrizes constitutivas em seguida.

[00662] Quando o código de LDPC representado pela matriz de verificação de paridade representada pelas matrizes constitutivas P x P é decodificado, uma arquitetura na qual P operações de verificação de nó e operações de nó de variável são executadas simultaneamente pode ser usada.

[00663] Figura 122 é um diagrama de bloco ilustrando um exemplo de configuração de um dispositivo de decodificação que executa a decodificação.

[00664] Quer dizer, Figura 122 ilustra o exemplo de configuração do dispositivo de decodificação que executa decodificação do código de LDPC, usando a matriz de verificação de paridade transformada H' da Figura 119 obtida executando pelo menos a substituição de coluna da expressão (12) em relação à matriz de verificação de paridade original H da Figura 121.

[00665] O dispositivo de decodificação da Figura 122 inclui uma memória de armazenamento de dados de ramal 300 que inclui 6 FIFOs 3001 a 3006, um seletor 301 que seleciona os FIFOs 3001 a 3006, uma unidade calculadora de nó de verificação 302, dois circuitos de deslocamento cíclico 303 e 308, uma memória de armazenamento de dados de ramal 304 que inclui 18 FIFOs 3041 a 30418, um seletor 305 que seleciona os FIFOs 3041 a 30418, uma memória de dados de recepção 306 que armazena dados de recepção, uma unidade calculadora de nó de variável 307, uma unidade calculadora de palavra de decodificação 309, uma unidade de rearranjo de dados de recepção 310, e uma unidade de rearranjo de dados decodificados 311.

[00666] Primeiro, um método de armazenar dados nas memórias de armazenamento de dados de ramal 300 e 304 será descrito.

[00667] A memória de armazenamento de dados de ramal 300 inclui os 6 FIFOs 3001 a 3006 que correspondem a um número obtido dividindo um número de fila 30 da matriz de verificação de paridade transformada H' da Figura 121 por um número de fila 5 da matriz constitutiva (o número de coluna P da unidade da estrutura cíclica). O FIFO 300y (y = 1, 2, ..., e 6) inclui uma pluralidade de etapas de regiões de armazenamento. Na região de armazenamento de cada etapa, mensagens correspondendo a cinco ramais a serem um número de fila e um número de coluna da matriz constitutiva (o número de coluna P da unidade da estrutura cíclica) podem ser lidas ou escritas simultaneamente. O número de etapas das regiões de armazenamento do FIFO 300y se torna 9 para ser um número máximo do número (peso de Hamming) de 1 de uma direção de fila da matriz de verificação de paridade transformada da Figura 121.

[00668] No FIFO 3001, dados (mensagens vi de nós de variável) correspondendo a posições de 1 entre a primeira a quinta filas da matriz de verificação de paridade transformada H' da Figura 121 são armazenados em uma forma enchendo cada fila em uma direção transversal (uma forma na qual 0 é ignorado). Quer dizer, se uma j-ésima fila e uma i-ésima coluna forem representadas como (j, i), dados correspondendo a posições de 1 de uma matriz unitária 5 x 5 de (1, 1) a (5, 5) da matriz de verificação de transformada de paridade H' são armazenados na região de armazenamento da primeira etapa do FIFO 3001. Na região de armazenamento da segunda etapa, dados correspondendo a posições de 1 de uma matriz deslocada (matriz deslocada obtida deslocando ciclicamente a matriz unitária 5 x 5 ao lado direito por 3) de (1, 21) a (5, 25) da matriz de verificação de paridade transformada H' são armazenados. Semelhante ao caso anterior, nas regiões de armazenamento da terceira a oitava etapas, dados são armazenados em associação com a matriz de verificação de paridade transformada H'. Na região de armazenamento da nona etapa, dados correspondendo a posições de 1 de uma matriz deslocada (matriz deslocada obtida substituindo 1 da primeira fila da matriz unitária 5 x 5 com 0 e deslocando ciclicamente a matriz unitária ao lado esquerdo por 1) de (1, 86) a (5, 90) da matriz de verificação de paridade transformada H' são armazenados.

[00669] No FIFO 3002, dados correspondendo a posições de 1 na sexta a décima filas da matriz de verificação de paridade transformada H' da Figura 121 são armazenados. Quer dizer, na região de armazenamento da primeira etapa do FIFO 3002, dados correspondendo a posições de 1 da primeira matriz deslocada constituindo uma matriz de soma (matriz de soma a ser uma soma da primeira matriz deslocada obtida deslocando ciclicamente a matriz unitária 5 x 5 ao lado direito por 1 e a segunda matriz deslocada obtida deslocando ciclicamente a matriz unitária 5 x 5 ao lado direito por 2) de (6, 1) a (10, 5) da matriz verificação de paridade transformada H' são armazenados. Além disso, na região de armazenamento da segunda etapa, dados correspondendo a posições de 1 da segunda matriz deslocada constituindo a matriz de soma de (6, 1) a (10, 5) da matriz de verificação de paridade transformada H' são armazenados.

[00670] Quer dizer, em relação a uma matriz constitutiva da qual o peso é dois ou mais, quando a matriz constitutiva é representada por uma soma de múltiplas partes de uma matriz unitária P x P da qual o peso é 1, uma matriz quase unitária na qual um ou mais elementos de 1 na matriz unitária se tornam 0, ou uma matriz deslocada obtida deslocando ciclicamente a matriz unitária ou a matriz quase unitária, dados (mensagens correspondendo a ramais pertencendo à matriz unitária, à matriz quase unitária, ou à matriz deslocada) correspondendo às posições de 1 na matriz unitária do peso de 1, na matriz quase unitária, ou na matriz deslocada são armazenados no mesmo endereço (o mesmo FIFO entre os FIFOs 3001 a 3006).

[00671] Subsequentemente, nas regiões de armazenamento da terceira a nona etapas, dados são armazenados em associação com a matriz de verificação de paridade transformada H', semelhante ao caso anterior.

[00672] Nos FIFOs 3003 a 3006, dados são armazenados em associação com a matriz de verificação de paridade transformada H', semelhante ao caso anterior.

[00673] A memória de armazenamento de dados de ramal 304 inclui 18 FIFOs 3041 a 30418 que correspondem a um número obtido dividindo um número de coluna 90 da matriz de verificação de paridade transformada H' por 5 a ser um número de coluna de uma matriz constitutiva (o número de coluna P da unidade da estrutura cíclica). O FIFO 304x (x = 1, 2, ..., e 18) inclui uma pluralidade de etapas de regiões de armazenamento. Na região de armazenamento de cada etapa, mensagens correspondendo a cinco ramais correspondendo a um número de fila e um número de coluna da matriz constitutiva (o número de coluna P da unidade da estrutura cíclica) podem ser lidas ou escritas simultaneamente.

[00674] No FIFO 3041, dados (mensagens uj de nós de verificação) correspondendo a posições de 1 na primeira a quinta colunas da matriz de verificação de paridade transformada H' da Figura 121 são armazenados em uma forma enchendo cada coluna em uma direção longitudinal (uma forma na qual 0 é ignorado). Quer dizer, se uma j-ésima fila e uma i-ésima coluna forem representadas como (j, i), dados correspondendo a posições de 1 de uma matriz unitária 5 x 5 de (1, 1) a (5, 5) da matriz de verificação de paridade transformada H' são armazenados na região de armazenamento da primeira etapa do FIFO 3041. Na região de armazenamento da segunda etapa, dados correspondendo a posições de 1 da primeira matriz deslocada constituindo uma matriz de soma (matriz de soma a ser uma soma da primeira matriz deslocada obtida deslocando ciclicamente a matriz unitária 5 x 5 ao lado direito por 1 e a segunda matriz deslocada obtida deslocando ciclicamente a matriz unitária 5 x 5 ao lado direito por 2) de (6, 1) a (10, 5) da matriz de verificação de paridade transformada H' são armazenados. Além disso, na região de armazenamento da terceira etapa, dados correspondendo a posições de 1 da segunda matriz deslocada constituindo a matriz de soma de (6, 1) a (10, 5) da matriz de verificação de paridade transformada H' são armazenados.

[00675] Quer dizer, em relação a uma matriz constitutiva da qual o peso é dois ou mais, quando a matriz constitutiva é representada por uma soma de múltiplas partes de uma matriz unitária P x P da qual o peso é 1, uma matriz quase unitária na qual um ou mais elementos de 1 na matriz unitária se tornam 0, ou uma matriz deslocada obtida deslocando ciclicamente a matriz unitária ou a matriz quase unitária, dados (mensagens correspondendo a ramais pertencendo à matriz unitária, à matriz quase unitária, ou à matriz deslocada) correspondendo às posições de 1 na matriz unitária do peso de 1, na matriz quase unitária, ou na matriz deslocada são armazenados no mesmo endereço (o mesmo FIFO entre os FIFOs 3041 a 30418).

[00676] Subsequentemente, nas regiões de armazenamento da quarta e quinta etapas, dados são armazenados em associação com a matriz de verificação de paridade transformada H', semelhante ao caso anterior. O número de etapas das regiões de armazenamento do FIFO 3041 se torna 5 para ser um número máximo do número (peso de Hamming) de 1 de uma direção de fila na primeira a quinta colunas da matriz de verificação de paridade transformada H'.

[00677] Nos FIFOs 3042 e 3043, dados são armazenados em associação com a matriz de verificação de paridade transformada H', semelhante ao caso anterior, e cada comprimento (o número de etapas) é 5. Nos FIFOs 3044 a 30412, dados são armazenados em associação com a matriz de verificação de paridade transformada H', semelhante ao caso anterior, e cada comprimento é 3. Nos FIFOs 30413 a 30418, dados são armazenados em associação com a matriz de verificação de paridade transformada H', semelhante ao caso anterior, e cada comprimento é 2.

[00678] A seguir, uma operação do dispositivo de decodificação da Figura 122 será descrita.

[00679] A memória de armazenamento de dados de ramal 300 inclui os 6 FIFOs 3001 a 3006. De acordo com informação (dados de matriz) D312 sobre a qual fila da matriz de verificação de paridade transformada H' na Figura 121 cinco mensagens D311 providas de um circuito de deslocamento cíclico 308 de uma etapa prévia pertence, o FIFO armazenando dados é selecionado dos FIFOs 3001 a 3006 e as cinco mensagens D311 são coletivamente armazenadas sequencialmente no FIFO selecionado. Quando os dados são lidos, a memória de armazenamento de dados de ramal 300 lê sequencialmente as cinco mensagens D3001 do FIFO 3001 e provê as mensagens para o seletor 301 de uma próxima etapa. Depois que leitura das mensagens do FIFO 3001 termina, a memória de armazenamento de dados de ramal 300 lê as mensagens sequencialmente dos FIFOs 3002 a 3006 e provê as mensagens para o seletor 301.

[00680] O seletor 301 seleciona as cinco mensagens do FIFO do qual dados são lidos atualmente, entre os FIFOs 3001 a 3006, de acordo com um sinal de seleção D301, e provê as mensagens selecionadas como mensagens D302 para a unidade calculadora de nó de verificação 302.

[00681] A unidade calculadora de nó de verificação 302 inclui cinco calculadores de nó de verificação 3021 a 3025. A unidade calculadora de nó de verificação 302 executa uma operação de nó de verificação de acordo com a expressão (7), usando as mensagens D302 (D3021 a D3025) (mensagens vi da expressão 7) providas pelo seletor 301, e provê cinco mensagens D303 (D3031 a D3035) (mensagens uj da expressão (7)) obtidas como resultado da operação de nó de verificação a um circuito de deslocamento cíclico 303.

[00682] O circuito de deslocamento cíclico 303 desloca ciclicamente as cinco mensagens D3031 a D3035 calculadas pela unidade calculadora de nó de verificação 302, na base de informação (dados de matriz) D305 sobre quanto as matrizes unitárias (ou a matriz quase unitária) se tornando a origem na matriz de verificação de paridade transformada H' estão deslocadas ciclicamente para obter os ramais correspondentes, e provê um resultado como mensagens D304 para a memória de armazenamento de dados de ramal 304.

[00683] A memória de armazenamento de dados de ramal 304 inclui os dezoito FIFOs 3041 a 30418. De acordo com informação D305 sobre qual fila da matriz de verificação de paridade transformada H' cinco mensagens de D304 providas de um circuito de deslocamento cíclico 303 de uma etapa prévia pertence, o FIFO armazenando dados é selecionado dos FIFOs 3041 a 30418 e as cinco mensagens D304 são coletivamente armazenadas sequencialmente no FIFO selecionado. Quando os dados são lidos, a memória de armazenamento de dados de ramal 304 lê sequencialmente as cinco mensagens D3041 do FIFO 3041 e provê as mensagens para o seletor 305 de uma próxima etapa. Depois que leitura das mensagens do FIFO 3041 termina, a memória de armazenamento de dados de ramal 304 lê as mensagens sequencialmente dos FIFOs 3042 a 30418 e provê as mensagens para o seletor 305.

[00684] O seletor 305 seleciona as cinco mensagens do FIFO do qual dados são lidos atualmente, entre os FIFOs 3041 a 30418, de acordo com um sinal de seleção D307, e provê as mensagens selecionadas como mensagens D308 para a unidade calculadora de nó de variável 307 e a unidade calculadora de palavra de decodificação 309.

[00685] Enquanto isso, a unidade de rearranjo de dados de recepção 310 rearranja o código de LDPC D313 que está correspondendo à matriz de verificação de paridade H na Figura 119, recebido pelo trajeto de comunicação 13 executando a substituição de coluna da expressão (12) e provê o código de LDPC como dados de recepção D314 para a memória de dados de recepção 306. A memória de dados de recepção 306 calcula uma LLR de recepção (Relação de Probabilidade Logarítmica) dos dados de recepção D314 providos da unidade de rearranjo de dados de recepção 310, armazena a LLR de recepção, coleciona cinco LLRs de recepção, e provê as LLRs de recepção como valores de recepção D309 à unidade calculadora de nó de variável 307 e à unidade calculadora de palavra de decodificação 309.

[00686] A unidade calculadora de nó de variável 307 inclui cinco calculadores de nó de variável 3071 a 3075. A unidade calculadora de nó de variável 307 executa a operação de nó de variável de acordo com a expressão (1), usando as mensagens D308 (D3081 a D3085) (mensagens uj da expressão (1)) providas pelo seletor 305 e os cinco valores de recepção D309 (valores de recepção u0i da expressão (1)) provido da memória de dados de recepção 306, e provê mensagens D310 (D3101 a D3105) (mensagem vi da expressão (1)) obtida como um resultado de operação ao circuito de deslocamento cíclico 308.

[00687] O circuito de deslocamento cíclico 308 desloca ciclicamente as mensagens D3101 a D3105 calculadas pela unidade calculadora de nó de variável 307, na base de informação sobre quanto as matrizes unitárias (ou a matriz quase unitária) se tornando a origem na matriz de verificação de paridade transformada H' estão deslocadas ciclicamente para obter os ramais correspondentes, e provê um resultado como mensagens D311 para a memória de armazenamento de dados de ramal 300.

[00688] Circulando a operação anterior em um ciclo, decodificação (operação de nó de variável e operação de nó de verificação) do código de LDPC pode ser executada uma vez. Depois de decodificar o código de LDPC pelo número predeterminado de vezes, o dispositivo de decodificação da Figura 122 calcula um resultado de decodificação final e produz o resultado de decodificação final, na unidade calculadora de palavra de decodificação 309 e na unidade de rearranjo de dados decodificados 311.

[00689] Quer dizer, a unidade calculadora de palavra de decodificação 309 inclui cinco calculadores de palavra de decodificação 3091 a 3095. A unidade calculadora de palavra de decodificação 309 calcula um resultado de decodificação (palavra de decodificação) na base da expressão (5), como uma etapa final de decodificação múltipla, usando as cinco mensagens D308 (D3081 a D3085) (mensagens uj da expressão) produzidas pelo seletor 305 e os cinco valores de recepção D309 (valores de recepção u0i da expressão (5)) providos da memória de dados de recepção 306, e provê dados decodificados D315 obtidos como resultado à unidade de rearranjo de dados decodificados 311.

[00690] A unidade de rearranjo de dados decodificados 311 executa a substituição inversa da substituição de coluna da expressão (12) em relação aos dados decodificados D315 providos da unidade calculadora de palavra de decodificação 309, rearranja a ordem disso, e produz os dados decodificados como um resultado de decodificação final D316.

[00691] Como mencionado acima, executando uma ou ambas de substituição de fila e substituição de coluna na matriz de verificação de paridade (matriz de verificação de paridade original) e convertendo-a em uma matriz de verificação de paridade (matriz de verificação de paridade transformada) que pode ser mostrado pela combinação de uma matriz unitária pxp, uma matriz quase unitária na qual um ou mais elementos de 1 dela se tornam 0, uma matriz deslocada que desloca ciclicamente a matriz unitária ou a matriz quase unitária, uma matriz de soma, que é a soma de dois ou mais da matriz unitária, da matriz quase unitária e da matriz deslocada, e uma matriz 0 pxp, quer dizer, a combinação de matrizes constitutivas, como para decodificação de código de LDPC, fica possível adotar arquitetura que executa simultaneamente cálculo de nó de verificação e cálculo de nó de variável por P, que é o número menos que o número de fila e número de coluna da matriz de verificação de paridade. No caso de adotar a arquitetura que executa simultaneamente cálculo de nó (cálculo de nó de verificação e cálculo de nó de variável) por P, que é o número menos que o número de fila e número de coluna da matriz de verificação de paridade, quando comparado com um caso onde o cálculo de nó é executado simultaneamente pelo número igual ao número de fila e número de coluna da matriz de verificação de paridade, é possível suprimir a frequência de operação dentro de uma gama possível e executar muitos itens de decodificação iterativa.

[00692] O decodificador de LDPC 166 que constitui o dispositivo receptor 12 da Figura 116 executa a decodificação de LDPC executando simultaneamente P operações de nó de verificação e operações de nó de variável, semelhante ao dispositivo de decodificação da Figura 122.

[00693] Quer dizer, para a simplificação de explicação, se a matriz de verificação de paridade do código de LDPC produzido pelo codificador de LDPC 115 constituindo o dispositivo transmissor 11 da Figura 8 for considerada como a matriz de verificação de paridade H ilustrada na Figura 119 na qual a matriz de paridade se torna uma estrutura de escadaria, no intercalador de paridade 23 do dispositivo transmissor 11, a intercalação de paridade para intercalar o (K + qx + y + 1)-ésimo bit de código na posição do (K + Py + x + 1)-ésimo bit de código é executada em um estado no qual a informação K é fixada a 60, o número de coluna P da unidade da estrutura cíclica é fixado a 5, e o divisor q (= M/P) do comprimento de paridade M é fixado a 6.

[00694] Como a intercalação de paridade corresponde à substituição de coluna da expressão (12) como descrito acima, não é necessário executar a substituição de coluna da expressão (12) no decodificador de LDPC 166.

[00695] Por esta razão, no dispositivo receptor 12 da Figura 116, como descrito acima, o código de LDPC no qual a desintercalação de paridade não é executada, isso é, o código de LDPC em um estado no qual a substituição de coluna da expressão (12) é executada é provido do desintercalador de torção de coluna 55 para o decodificador de LDPC 166. No decodificador de LDPC 166, o mesmo processamento como o dispositivo de decodificação da Figura 122, exceto que a substituição de coluna da expressão (12) não é executada, é executado.

[00696] Quer dizer, Figura 123 ilustra um exemplo de configuração do decodificador de LDPC 166 da Figura 116.

[00697] Na Figura 123, o decodificador de LDPC 166 tem a mesma configuração como o dispositivo de decodificação da Figura 122, exceto que a unidade de rearranjo de dados de recepção 310 da Figura 122 não é provida, e executa o mesmo processamento como o dispositivo de decodificação da Figura 122, exceto que a substituição de coluna da expressão (12) não é executada. Portanto, explicação do decodificador de LDPC é omitida.

[00698] Como descrito acima, como o decodificador de LDPC 166 pode ser configurado sem prover a unidade de rearranjo de dados de recepção 310, uma escala pode ser diminuída quando comparada com o dispositivo de decodificação da Figura 122.

[00699] Nas Figuras 119 a 123, para a simplificação de explicação, o comprimento de código N do código de LDPC é fixado a 90, o comprimento de informação K é fixado a 60, o número de coluna (o número de fila e o número de coluna da matriz constitutiva) P da unidade da estrutura cíclica é fixado a 5, e o divisor q (= M/P) do comprimento de paridade M é fixado a 6. Porém, o comprimento de código N, o comprimento de informação K, o número de coluna P da unidade da estrutura cíclica, e o divisor q (= M/P) não estão limitados aos valores anteriores.

[00700] Quer dizer, no dispositivo transmissor 11 da Figura 8, o codificador de LDPC 115 produz o código de LDPC no qual o comprimento de código N é fixado a 64800 ou 16200, o comprimento de informação K é fixado a N - Pq (= N - M), o número de coluna P da unidade da estrutura cíclica é fixado a 360, e o divisor q é fixado a M/P. Porém, o decodificador de LDPC 166 da Figura 123 pode ser aplicado ao caso no qual P operações de nó de verificação e operações de nó de variável são executadas simultaneamente em relação ao código de LDPC e a decodificação de LDPC é executada.

[00701] Figura 124 é uma ilustração de processamento do multiplexador 54 constituindo o desintercalador de bit 165 da Figura 117.

[00702] Quer dizer, A da Figura 124 ilustra um exemplo de configuração funcional do multiplexador 54.

[00703] O multiplexador 54 inclui uma unidade de intercâmbio inverso 1001 e uma memória 1002.

[00704] O multiplexador 54 executa processamento de intercâmbio inverso (processamento inverso do processamento de intercâmbio) correspondendo ao processamento de intercâmbio executado pelo demultiplexador 25 do dispositivo transmissor 11, quer dizer, processamento de intercâmbio inverso para retornar posições dos bits de código (bits de símbolo) dos códigos de LDPC intercambiados pelo processamento de intercâmbio às posições originais, em relação aos bits de símbolo do símbolo providos do decodificador de QAM 164 da etapa prévia, e provê um código de LDPC obtido como resultado ao desintercalador de torção de coluna 55 da etapa seguinte.

[00705] Quer dizer, no multiplexador 54, bits de símbolo yo, yi, ..., e ymb-1 de mb bits de b símbolos são providos à unidade de intercâmbio inverso i00i em uma unidade dos b símbolos (consecutivos).

[00706] A unidade de intercâmbio inverso i00i executa intercâmbio inverso para retornar os bits de símbolo yo, yi, ..., e ymb-i dos mb bits para um arranjo de bits de código bo, bi, ..., e bmb-i de mb bits originais (arranjo dos bits de código b0 a bmb-i antes que intercâmbio seja executado na unidade de intercâmbio 32 constituindo o demultiplexador 25 do lado do dispositivo transmissor ii) e produz os bits de código b0 a bmb-i dos mb bits obtidos como resultado.

[00707] A memória i002 tem uma capacidade de armazenamento para armazenar os mb bits em uma direção (transversal) e armazena N/(mb) bits em uma direção de coluna (longitudinal), semelhante à memória 3i constituindo o demultiplexador 25 do lado do dispositivo transmissor ii. Quer dizer, a memória i002 inclui mb colunas que armazenam N/(mb) bits.

[00708] Porém, na memória i002, escrita dos bits de código do código de LDPC produzido pela unidade de intercâmbio inversa i00i é executada em uma direção na qual leitura dos bits de código da memória 3i do demultiplexador 25 do dispositivo transmissor ii é executada e leitura dos bits de código escritos à memória i002 é executada em uma direção na qual escrita dos bits de código à memória 3i é executada.

[00709] Quer dizer, no multiplexador 54 do dispositivo receptor i2, como ilustrado por A da Figura 124, escrita dos bits de código do código de LDPC produzido pela unidade de intercâmbio inversa 1001 na direção de fila em uma unidade dos mb bits é executada sequencialmente para as filas inferiores da primeira fila da memória 1002.

[00710] Se a escrita dos bits de código correspondendo a um comprimento de código terminar, o multiplexador 54 lê os bits de código da memória 1002 na direção de coluna e provê os bits de código para o desintercalador de torção de coluna 55 de uma etapa seguinte.

[00711] Neste caso, B da Figura 124 é uma ilustração de bits de código lidos da memória 1002.

[00712] No multiplexador 54, leitura dos bits de código do código de LDPC na direção descendente (direção de coluna) do lado superior das colunas constituindo a memória 1002 é executada para as colunas da direção à direita do lado esquerdo.

[00713] Figura 125 é uma ilustração de processamento do desintercalador de torção de coluna 55 constituindo o desintercalador de bit 165 da Figura 117.

[00714] Quer dizer, Figura 125 ilustra um exemplo de configuração da memória 1002 do multiplexador 54.

[00715] A memória 1002 tem uma capacidade de armazenamento para armazenar os mb bits na direção de coluna (longitudinal) e armazena os N/(mb) bits na direção de fila (transversal) e inclui mb colunas.

[00716] O desintercalador de torção de coluna 55 escreve os bits de código do código de LDPC à memória 1002 na direção de fila, controla uma posição de começo de leitura quando os bits de código são lidos na direção de coluna, e executa a desintercalação de torção de coluna.

[00717] Quer dizer, no desintercalador de torção de coluna 55, uma posição de começo de leitura para começar leitura dos bits de código é mudada apropriadamente em relação a cada uma da pluralidade de colunas e o processamento de rearranjo inverso para retornar o arranjo dos bits de código rearranjados pela intercalação de torção de coluna ao arranjo original é executado.

[00718] Neste caso, Figura 125 ilustra um exemplo de configuração da memória 1002 quando o método de modulação é o 16APSK, o 16QAM ou similar e o múltiplo b é 1, descrito na Figura 28. Neste caso, número de bit m de um símbolo é 4 bits e a memória 1002 inclui quatro (= mb) colunas.

[00719] O desintercalador de torção de coluna 55, (em vez do multiplexador 54), executa sequencialmente escrita dos bits de código do código de LDPC produzido pela unidade de intercâmbio inverso 1001 na direção de fila, para as filas inferiores da primeira fila da memória 1002.

[00720] Se a escrita dos bits de código correspondendo a um comprimento de código terminar, o desintercalador de torção de coluna 55 executa leitura dos bits de código na direção descendente (direção de coluna) do lado superior da memória 1002, para as colunas da direção à direita do lado esquerdo.

[00721] Porém, o desintercalador de torção de coluna 55 executa leitura dos bits de código da memória 1002, usando a posição de começo de escrita para escrever os bits de código pelo intercalador de torção de coluna 24 do lado do dispositivo transmissor 11 como a posição de começo lida dos bits de código.

[00722] Quer dizer, se um endereço de uma posição de uma cabeça (topo) de cada coluna for fixado a 0 e um endereço de cada posição da direção de coluna for representado por uma inteiro de ordem ascendente, quando o método de modulação é o 16APSK ou o 16QAM e o múltiplo b é 1, no desintercalador de torção de coluna 55, uma posição de começo de leitura é fixada como uma posição da qual um endereço é 0, em relação à coluna mais à esquerda. Em relação à segunda coluna (do lado esquerdo), uma posição de começo de leitura é fixada como uma posição da qual um endereço é 2. Em relação à terceira coluna, uma posição de começo de leitura é fixada como uma posição da qual um endereço é 4. Em relação à quarta coluna, uma posição de começo de leitura é fixada como uma posição da qual um endereço é 7.

[00723] Em relação às colunas nas quais as posições de começo de leitura são as posições diferentes de a posição da qual o endereço é 0, depois que leitura dos bits de código é executada na posição mais inferior, a posição retorna à cabeça (posição da qual o endereço é 0), e leitura à posição imediatamente antes da posição de começo de leitura é executada. Então, leitura de uma próxima (direita) coluna é executada.

[00724] Executando a desintercalação de torção de coluna descrita acima, o arranjo dos bits de código que estão rearranjados pela intercalação de torção de coluna retorna ao arranjo original.

[00725] Figura 126 é um diagrama de bloco ilustrando outro exemplo de configuração do desintercalador de bit 165 da Figura 116.

[00726] Nos desenhos, porções que correspondem ao caso da Figura 117 são denotadas com os mesmos numerais de referência e explicação disso é omitida apropriadamente em seguida.

[00727] Quer dizer, o desintercalador de bit 165 da Figura 126 tem a mesma configuração como o caso da Figura 117, exceto que um desintercalador de paridade 1011 é provido recentemente.

[00728] Na Figura 126, o desintercalador de bit 165 inclui um multiplexador (MUX) 54, um desintercalador de torção de coluna 55, e um desintercalador de paridade 1011 e executa desintercalação de bit de bits de código do código de LDPC provido do decodificador de QAM 164.

[00729] Quer dizer, o multiplexador 54 executa o processamento de intercâmbio inverso (processamento inverso do processamento de intercâmbio) correspondendo ao processamento de intercâmbio executado pelo demultiplexador 25 do dispositivo transmissor 11, quer dizer, o processamento de intercâmbio inverso para retornar as posições dos bits de código intercambiados pelo processamento de intercâmbio às posições originais, em relação ao código de LDPC provido do decodificador de QAM 164, e provê um código de LDPC obtido como resultado ao desintercalador de torção de coluna 55.

[00730] O desintercalador de torção de coluna 55 executa a desintercalação de torção de coluna correspondendo à intercalação de torção de coluna como o processamento de rearranjo executado pelo intercalador de torção de coluna 24 do dispositivo transmissor 11, em relação ao código de LDPC provido do multiplexador 54.

[00731] O código de LDPC que é obtido como resultado da desintercalação de torção de coluna é provido da desintercalador de torção de coluna 55 ao desintercalador de paridade 1011.

[00732] O desintercalador de paridade 1011 executa a desintercalação de paridade (processamento inverso da intercalação de paridade) correspondendo à intercalação de paridade executada pelo intercalador de paridade 23 do dispositivo transmissor 11, quer dizer, a desintercalação de paridade para retornar o arranjo dos bits de código do código de LDPC de qual um arranjo é mudado pela intercalação de paridade ao arranjo original, em relação aos bits de código depois da desintercalação de torção de coluna no desintercalador de torção de coluna 55.

[00733] O código de LDPC que é obtido como resultado da desintercalação de paridade é provido do desintercalador de paridade 1011 para o decodificador de LDPC 166.

[00734] Portanto, no desintercalador de bit 165 da Figura 126, o código de LDPC no qual o processamento de intercâmbio inverso, a desintercalação de torção de coluna, e a desintercalação de paridade são executados, isso é, o código de LDPC que é obtido pela codificação de LDPC de acordo com a matriz de verificação de paridade H é provido ao decodificador de LDPC 166.

[00735] O decodificador de LDPC 166 executa decodificação de LDPC de um código de LDPC do desintercalador de bit 165 pelo uso da matriz de verificação de paridade H usada para codificação de LDPC pelo codificador de LDPC 115 do dispositivo transmissor 11. Quer dizer, o decodificador de LDPC 166 executa decodificação de LDPC do código de LDPC do desintercalador de bit 165 pelo uso da matriz de verificação de paridade o próprio H usado para codificação de LDPC pelo codificador de LDPC 115 do dispositivo transmissor 11 ou pelo uso de uma matriz de verificação de paridade transformada obtida executando pelo menos substituição de coluna correspondendo à intercalação paridade em relação à matriz de verificação de paridade H.

[00736] Na Figura 126, o código de LDPC que é obtido pela codificação de LDPC de acordo com a matriz de verificação de paridade H é provido do (do desintercalador de paridade 1011) desintercalador de bit 165 para o decodificador de LDPC 166. Por esta razão, quando a decodificação de LDPC do código de LDPC é executada usando a matriz de verificação de paridade H usada pelo codificador de LDPC 115 do dispositivo transmissor 11 para executar a codificação de LDPC, o decodificador de LDPC 166 pode ser configurado por um dispositivo de decodificação executando a decodificação de LDPC de acordo com um método de decodificação serial completo para executar sequencialmente operações de mensagens (uma mensagem de nó de verificação e uma mensagem de nó de variável) para cada nó ou um dispositivo de decodificação executando a decodificação de LDPC de acordo com um método de decodificação paralelo completo para executar simultaneamente (em paralelo) operações de mensagens para todos os nós.

[00737] No decodificador de LDPC 166, quando a decodificação de LDPC do código de LDPC é executada usando a matriz de verificação de paridade transformada obtida executando pelo menos a substituição de coluna correspondendo à intercalação de paridade em relação à matriz de verificação de paridade H usada pelo codificador de LDPC 115 do dispositivo transmissor 11 para executar a codificação de LDPC, o decodificador de LDPC 166 pode ser configurado por um dispositivo de decodificação (Figura 22) que é um dispositivo de decodificação de uma arquitetura executando simultaneamente P (ou divisor de P diferente de 1) operações de nó de verificação e operações de nó de variável e tem a unidade de rearranjo de dados de recepção 310 para executar a mesma substituição de coluna como a substituição de coluna para obter a matriz de verificação de paridade transformada em relação ao código de LDPC e rearranjar os bits de código do código de LDPC.

[00738] Na Figura 126, para a conveniência de explicação, o multiplexador 54 executando o processamento de intercâmbio inverso, o desintercalador de torção de coluna 55 executando a desintercalação de torção de coluna, e o desintercalador de paridade 1011 executando a desintercalação de paridade estão configurados individualmente. Porém, dois ou mais elementos do multiplexador 54, do desintercalador de torção de coluna 55, e do desintercalador de paridade 1011 podem ser configurados integralmente, semelhante ao intercalador de paridade 23, ao intercalador de torção de coluna 24, e ao demultiplexador 25 do dispositivo transmissor 11.

[00739] Além disso, em um caso onde o intercalador de bit 116 (Figura 8) do dispositivo transmissor 11 é configurado sem incluir o intercalador de paridade 23 e o intercalador de torção de coluna 24, na Figura 126, o desintercalador de bit 165 pode ser configurado sem incluir o desintercalador de torção de coluna 55 e o desintercalador de paridade 1011.

[00740] Até mesmo neste caso, o decodificador de LDPC 166 pode ser configurado com um dispositivo de decodificação de um método de decodificação serial completo para executar decodificação de LDPC pelo uso da própria matriz de verificação de paridade H, um dispositivo de decodificação de um método de decodificação paralelo completo para executar decodificação de LDPC pelo uso da própria matriz de verificação de paridade H, e um dispositivo de decodificação (Figura 122) tendo a unidade de rearranjo de dados de recepção 310 que executa decodificação de LDPC por P cálculos de nó de verificação simultâneos e cálculos de nó de variável pelo uso da matriz de verificação de paridade transformada H'.

Exemplo de Configuração de Sistema de Recepção

[00741] Figura 127 é um diagrama de bloco ilustrando um primeiro exemplo de configuração de um sistema de recepção que pode ser aplicado ao dispositivo receptor 12.

[00742] Na Figura 127, o sistema de recepção inclui uma unidade de aquisição 1101, uma unidade de processamento de decodificação de trajeto de transmissão 1102 e uma unidade de processamento de decodificação de fonte de informação 1103.

[00743] A unidade de aquisição 1101 adquire um sinal incluindo um código de LDPC obtido executando pelo menos codificação de LDPC em relação a dados alvo de LDPC como dados de imagem ou dados de som de um programa, por um trajeto de transmissão (trajeto de comunicação) não ilustrado nos desenhos, como difusão digital terrestre, difusão digital de satélite, uma rede de CATV, a Internet, ou outras redes, e provê o sinal para a unidade de processamento de decodificação de trajeto de transmissão 1102.

[00744] Neste caso, quando o sinal adquirido pela unidade de aquisição 1101 é difundido de uma estação de difusão por uma onda terrestre, uma onda de satélite, ou uma rede de CATV (Televisão a Cabo), a unidade de aquisição 1101 é configurada usando um sintonizador e um STB (Conversor de TV). Quando o sinal adquirido pela unidade de aquisição 1101 é transmitido de um servidor da web através de multidifusão tal como uma IPTV (Televisão de Protocolo de Internet), a unidade de aquisição 1101 é configurada usando uma I/F (Interface) de rede tal como uma NIC (Placa de Interface de Rede).

[00745] A unidade de processamento de decodificação de trajeto de transmissão 1102 corresponde ao dispositivo receptor 12. A unidade de processamento de decodificação de trajeto de transmissão 1102 executa processamento de decodificação de trajeto de transmissão incluindo pelo menos processamento para corrigir erro gerado em um trajeto de transmissão, em relação ao sinal adquirido pela unidade de aquisição 1101 pelo trajeto de transmissão, e provê um sinal obtido como resultado à unidade de processamento de decodificação de fonte de informação 1103.

[00746] Quer dizer, o sinal que é adquirido pela unidade de aquisição 1101 pelo trajeto de transmissão é um sinal que é obtido executando codificação de correção de erros para corrigir pelo menos o erro gerado no trajeto de transmissão. A unidade de processamento de decodificação de trajeto de transmissão 1102 executa processo de decodificação de trajeto de transmissão tal como processamento de correção de erros, em relação ao sinal.

[00747] Como a codificação de correção de erros, por exemplo, existe codificação de LDPC ou codificação de BCH. Neste caso, como a codificação de correção de erros, pelo menos a codificação de LDPC é executada.

[00748] O processamento de decodificação de trajeto de transmissão inclui demodulação de um sinal de modulação.

[00749] A unidade de processamento de decodificação de fonte de informação 1103 executa processamento de decodificação de fonte de informação incluindo pelo menos processamento para estender informação comprimida à informação original, em relação ao sinal no qual o processamento de decodificação de trajeto de transmissão é executado.

[00750] Quer dizer, codificação de compressão que comprime informação pode ser executada em relação ao sinal adquirido pela unidade de aquisição 1101 pelo trajeto de transmissão para diminuir uma quantidade de dados de uma imagem ou um som correspondendo à informação. Neste caso, a unidade de processamento de decodificação de fonte de informação 1103 executa o processamento de decodificação de fonte de informação tal como o processamento (processamento de extensão) para estender a informação comprimida à informação original, em relação ao sinal no qual o processamento de decodificação de trajeto de transmissão é executado.

[00751] Quando a codificação de compressão não é executada em relação ao sinal adquirido pela unidade de aquisição 1101 pelo trajeto de transmissão, o processamento para estender a informação comprimida à informação original não é executado na unidade de processamento de decodificação de fonte de informação 1103.

[00752] Neste caso, como o processamento de extensão, por exemplo, existe decodificação de MPEG. No processamento de decodificação de trajeto de transmissão, além do processamento de extensão, desembaralhamento pode ser incluído.

[00753] No sistema de recepção sendo configurado como descrito acima, na unidade de aquisição 1101, um sinal no qual a codificação de compressão tal como a codificação de MPEG e a codificação de correção de erros tal como a codificação de LDPC são executadas em relação a dados quando uma imagem ou um som é adquirido pelo trajeto de transmissão e é provido à unidade de processamento de decodificação de trajeto de transmissão 1102.

[00754] Na unidade de processamento de decodificação de trajeto de transmissão 1102, o mesmo processamento como o dispositivo receptor 12 executa como o processamento de decodificação de trajeto de transmissão em relação ao sinal provido da unidade de aquisição 1101 e um sinal obtido como resultado é provido à unidade de processamento de decodificação de fonte de informação 1103.

[00755] Na unidade de processamento de decodificação de fonte de informação 1103, o processamento de decodificação de fonte de informação tal como a decodificação de MPEG é executado em relação ao sinal provido da unidade de processamento de decodificação de trajeto de transmissão 1102 e uma imagem ou um som obtido como resultado é produzido.

[00756] O sistema de recepção da Figura 127 descrita acima pode ser aplicado a um sintonizador de televisão para receber difusão de televisão correspondendo à difusão digital.

[00757] Cada uma da unidade de aquisição 1101, da unidade de processamento de decodificação de trajeto de transmissão 1102, e da unidade de processamento de decodificação de fonte de informação 1103 pode ser configurada como um dispositivo independente (hardware (CI (Circuito Integrado) e similar) ou módulo de software).

[00758] Em relação à unidade de aquisição 1101, a unidade de processamento de decodificação de trajeto de transmissão 1102, e a unidade de processamento de decodificação de fonte de informação 1103, cada uma de uma da unidade de aquisição 1101 e a unidade de processamento de decodificação de trajeto de transmissão 1102, uma da unidade de processamento de decodificação de trajeto de transmissão 1102 e da unidade de processamento de decodificação de fonte de informação 1103, e uma da unidade de aquisição 1101, da unidade de processamento de decodificação de trajeto de transmissão 1102, e da unidade de processamento de decodificação de fonte de informação 1103 pode ser configurada como um dispositivo independente.

[00759] Figura 128 é um diagrama de bloco ilustrando um segundo exemplo de configuração do sistema de recepção que pode ser aplicado ao dispositivo receptor 12.

[00760] Nos desenhos, porções que correspondem ao caso da Figura 127 são denotadas com os mesmos numerais de referência e explicação disso é omitida apropriadamente em seguida.

[00761] O sistema de recepção da Figura 128 é comum ao caso da Figura 127 visto que a unidade de aquisição 1101, a unidade de processamento de decodificação de trajeto de transmissão 1102, e a unidade de processamento de decodificação de fonte de informação 1103 são providas, e é diferente do caso da Figura 127 visto que uma unidade de saída 1111 é provida recentemente.

[00762] A unidade de saída 1111 é um dispositivo de exibição para exibir uma imagem ou um alto-falante para produzir um som e produz uma imagem ou um som correspondendo a um sinal produzido da unidade de processamento de decodificação de fonte de informação 1103. Quer dizer, a unidade de saída 1111 exibe a imagem ou produz o som.

[00763] O sistema de recepção da Figura 128 descrita acima pode ser aplicado a uma TV (receptor de televisão) recebendo difusão de televisão correspondendo à difusão digital ou um receptor de rádio recebendo difusão de rádio.

[00764] Quando a codificação de compressão não é executada em relação ao sinal adquirido na unidade de aquisição 1101, o sinal que é produzido pela unidade de processamento de decodificação de trajeto de transmissão 1102 é provido à unidade de saída 1111.

[00765] Figura 129 é um diagrama de bloco ilustrando um terceiro exemplo de configuração do sistema de recepção que pode ser aplicado ao dispositivo receptor 12.

[00766] Nos desenhos, porções correspondendo ao caso da Figura 127 são denotadas com os mesmos numerais de referência e explicação disso é omitida apropriadamente em seguida.

[00767] O sistema de recepção da Figura 129 é comum ao caso da Figura 127 visto que a unidade de aquisição 1101 e a unidade de processamento de decodificação de trajeto de transmissão 1102 são providas.

[00768] Porém, o sistema de recepção da Figura 129 é diferente do caso da Figura 127 visto que a unidade de processamento de decodificação de fonte de informação 1103 não é provida e uma unidade de gravação 1121 é provida recentemente.

[00769] A unidade de gravação 1121 grava (armazena) um sinal (por exemplo, pacotes de TS de TS de MPEG) produzidos pela unidade de processamento de decodificação de trajeto de transmissão 1102 em meios de gravação (armazenamento) tais como um disco óptico, um disco rígido (disco magnético), e uma memória flash.

[00770] O sistema de recepção da Figura 129 descrito acima pode ser aplicado a um gravador que grava difusão de televisão.

[00771] Na Figura 129, o sistema de recepção é configurado provendo a unidade de processamento de decodificação de fonte de informação 1103 e pode gravar o sinal obtido executando o processamento de decodificação de fonte de informação pela unidade de processamento de decodificação de fonte de informação 1103, quer dizer, a imagem ou o som obtido decodificando, pela unidade de gravação 1121.

Modalidade de Computador

[00772] A seguir, a série de processamento descrita acima pode ser executada por hardware ou pode ser executada por software. No caso no qual a série de processamento é executada por software, um programa configurando o software é instalado em um computador de propósito geral.

[00773] Portanto, Figura 130 ilustra um exemplo de configuração de uma modalidade do computador no qual um programa executando a série de processamento está instalado.

[00774] O programa pode ser gravado previamente em um disco rígido 705 e uma ROM 703 correspondendo aos meios de gravação embutidos no computador.

[00775] Alternativamente, o programa pode ser armazenado temporariamente ou permanentemente (gravado) em meios de gravação removíveis 711 tais como um disco flexível, um CD-ROM (Memória Só de Leitura de Disco Compacto), um disco MO (Magneto-Óptico), um DVD (Disco Versátil Digital), um disco magnético, e uma memória de semicondutor. Os meios de gravação removíveis 711 podem ser providos como denominado software de pacote.

[00776] O programa é instalado dos meios de gravação removíveis 711 ao computador. Além disso, o programa pode ser transmitido de um site de carregamento ao computador através de comunicação sem fio por um satélite artificial para difusão de satélite digital ou pode ser transmitido ao computador através de fios por uma rede tal como uma LAN (Rede de Área Local) ou a Internet. O computador pode receber o programa transmitido como descrito acima por uma unidade de comunicação 708 e instalar o programa no disco rígido embutido 705.

[00777] O computador inclui uma CPU (Unidade de Processamento Central) 702 embutida nele. Uma interface de entrada/saída 710 está conectada à CPU 702 por um barramento 701. Se um usuário operar uma unidade de entrada 707 configurada usando um teclado, um mouse e um microfone e um comando for inserido pela interface de entrada/saída 710, a CPU 702 executa o programa armazenado na ROM (Memória Só de Leitura) 703, de acordo com o comando. Alternativamente, a CPU 702 carrega o programa armazenado no disco rígido 705, o programa transmitido de um satélite ou uma rede, recebido pela unidade de comunicação 708, e instalado no disco rígido 705, ou o programa lido dos meios de gravação removíveis 711 montados a uma unidade 709 e instalados no disco rígido 705 à RAM (Memória de Acesso Aleatório) 704 e executa o programa. Por esse meio, a CPU 702 executa o processamento de acordo com os fluxogramas descritos acima ou o processamento executado pelas configurações dos diagramas de bloco descritos acima. Além disso, a CPU 702 produz o resultado de processamento da unidade de saída 706 configurada usando um LCD (Exibição de Cristal de Líquido) ou um alto-falante, transmite o resultado de processamento da unidade de comunicação 708, e grava o resultado de processamento no disco rígido 705, pela interface de entrada/saída 710, de acordo com necessidade.

[00778] Na especificação presente, não é necessário processar as etapas de processamento descrevendo o programa para fazer o computador executar os vários processamentos em série de tempo de acordo com a ordem descrita como os fluxogramas e processamento executado em paralelo ou individualmente (por exemplo, processamento paralelo ou processamento usando um objeto) também está incluído.

[00779] O programa pode ser processado através de um computador ou pode ser processado por uma pluralidade de computadores de uma maneira distribuída. O programa pode ser transmitido a um computador remoto e pode ser executado.

[00780] Uma modalidade da descrição não está limitada às modalidades descritas acima, e várias mudanças e modificações podem ser feitas sem partir da extensão da descrição.

[00781] Isso é, por exemplo, (a tabela de valor inicial de matriz de verificação de paridade de) o novo código de LDPC descrito acima pode ser usado até mesmo se o trajeto de comunicação 13 (Figura 7) for qualquer de um circuito de satélite, uma onda terrestre, um cabo (circuito de fios) e outros. Além disso, o novo código de LDPC também pode ser usado para transmissão de dados diferente de difusão digital. Lista de Sinais de Referência 11 dispositivo transmissor 12 dispositivo receptor 23 intercalador de paridade 24 intercalador de torção de coluna 25 demultiplexador 31 memória 32 unidade de intercâmbio multiplexador intercalador de torção de coluna adaptação de modo/multiplexador enchedor embaralhador de BB codificador de BCH codificador de LDPC intercalador de bit codificador de QAM intercalador de tempo codificador de MISO/MIMO intercalador de frequência codificador de BCH codificador de LDPC codificador de QAM intercalador de frequência unidade de construtor de quadro/alocação de recurso unidade geradora de OFDM unidade operacional de OFDM unidade administradora de quadro desintercalador de frequência decodificador de QAM decodificador de LDPC decodificador de BCH desintercalador de frequência decodificador de MISO/MIMO desintercalador de tempo decodificador de QAM desintercalador de bit decodificador de LDPC decodificador de BCH desembaralhador de BB unidade de apagamento de nulo demultiplexador memória de armazenamento de dados de ramal seletor unidade calculadora de nó de verificação circuito de deslocamento cíclico memória de armazenamento de dados de ramal seletor memória de dados de recepção unidade calculadora de nó de variável circuito de deslocamento cíclico unidade calculadora de palavra de decodificação unidade de rearranjo de dados de recepção unidade de rearranjo de dados decodificados unidade de processamento de codificação unidade de armazenamento unidade de colocação de taxa de codificação unidade de leitura de tabela de valor inicial unidade geradora de matriz de verificação de paridade unidade de leitura de bit de informação unidade de operação de paridade de codificação unidade de controle barramento CPU ROM RAM 705 disco rígido 706 unidade de saída 707 unidade de entrada 708 unidade de comunicação 709 unidade de disco 710 interface de entrada/saída 711 meios de gravação removíveis 1001unidade de intercâmbio inverso 1002 memória 1011desintercalador de paridade 1101unidade de aquisição 1101unidade de processamento de decodificação trajeto de transmissão 1103unidade de processamento de decodificação de fonte de informação 1111unidade de saída 1121unidade de gravação

Claims

1. Dispositivo de processamento de dados para utilizar um código de Verificação de Paridade de Baixa Densidade, LPDC, para habilitar processamento de correção de erros para corrigir erros gerados em um trajeto de transmissão de uma difusão de televisão, caracterizado pelo fato de compreender: um receptor configurado para receber, a partir da difusão de televisão, uma palavra-código de LPDC baseada no código de LPDC tendo um comprimento de código de 64800 bits e uma taxa de codificação, que é uma de 9/15, 10/15 e 11/15; e, um decodificador configurado para decodificar a palavra- código de LDPC com base em uma matriz de verificação de paridade do código LPDC; a palavra-código de LDPC inclui bits de informação e bits de paridade; a matriz de verificação de paridade inclui uma porção de matriz de informação correspondendo aos bits de informação e uma porção de matriz de paridade correspondendo aos bits de paridade; a porção de matriz de informação é representada por uma tabela de valor inicial da matriz de verificação de paridade; e, a tabela de valor inicial da matriz de verificação de paridade é uma tabela que mostra as posições de elementos de 1 na porção de matriz de informação em unidades de 360 colunas; em que, para uma taxa de codificação de 9/15, a tabela de valor inicial da matriz de verificação de paridade inclui: 113 1557 3316 5680 6241 10407 13404 13947 14040 14353 15522 15698 16079 17363 19374 19543 20530 22833 24339 271 1361 6236 7006 7307 7333 12768 15441 15568 17923 18341 20321 21502 22023 23938 25351 25590 25876 25910 73 605 872 4008 6279 7653 10346 10799 12482 12935 13604 16526 19782 20506 22804 23629 24859 25600 1445 1690 4304 4851 8919 9176 9252 13783 16076 16675 18806 18882 20819 21958 22451 23869 23999 24177 1290 2337 5661 6371 8996 10102 10941 11360 12242 14918 20571 23374 24046 25045 25060 25662 25783 25913 28 42 1926 3421 3503 8558 9453 10168 15820 17473 19571 22790 23336 23367 23890 24061 25657 25680 0 1709 4041 4932 5968 7123 8430 9564 10596 11026 14761 20762 20858 23803 24016 24795 25853 25863 29 1625 6500 6609 16831 18517 18568 18738 19387 20159 21603 21941 24137 24269 24416 24803 25154 25395 55 66 871 3700 11426 13221 15001 16367 17601 18380 23488 23938 25476 25635 25678 25807 25857 25872 1 19 5958 8548 8860 11489 16845 18450 18469 19496 20190 25262 25566 25668 25679 25858 25888 25915 7520 7690 8855 9183 14654 16695 17121 17854 18083 18428 20470 20736 21720 22335 23273 25083 25293 25403 48 58 410 1299 3786 10668 18523 18963 20864 22106 22308 23107 23128 23990 24286 24409 24595 25802 12 51 3894 6539 8276 10885 11644 12777 13427 14039 17078 19053 20537 22863 24521 25087 25463 25838 3509 8748 9581 11509 15884 16230 17583 19264 20900 21310 22547 22756 22959 24768 24814 25594 25626 25880 21 29 69 1448 2386 4601 6626 6667 10242 13141 13852 18640 19951 22449 23454 24431 25512 25814 18 53 7890 9934 10063 16728 19040 19809 20825 21522 23582 24556 25031 25547 25562 25733 25789 25906 4096 4582 5766 5894 6517 10027 12182 13247 15207 17041 18958 20133 20503 22228 24332 24613 25689 25855 25883 0 25 819 5539 7076 7536 7695 9532 13668 15051 17683 19665 20253 21996 24136 24890 25758 25784 25807 34 40 44 4215 6076 7427 7965 8777 11017 15593 19542 22202 22973 23397 23423 24418 24873 25107 25644 1595 6216 22850 25439 1562 15172 19517 22362 7508 12879 24324 24496 6298 15819 16757 18721 11173 15175 19966 21195 59 13505 16941 23793 2267 4830 12023 20587 8827 9278 13072 16664 14419 17463 23398 25348 6112 16534 20423 22698 493 8914 21103 24799 6896 12761 13206 25873 2 1380 12322 21701 11600 21306 25753 25790 8421 13076 14271 15401 9630 14112 19017 20955 212 13932 21781 25824 5961 9110 16654 19636 58 5434 9936 12770 6575 11433 19798 2731 7338 20926 14253 18463 25404 21791 24805 25869 2 11646 15850 6075 8586 23819 18435 22093 24852 2103 2368 11704 10925 17402 18232 9062 25061 25674 18497 20853 23404 18606 19364 19551 7 1022 25543 6744 15481 25868 9081 17305 25164 8 23701 25883 9680 19955 22848 56 4564 19121 5595 15086 25892 3174 17127 23183 19397 19817 20275 12561 24571 25825 7111 9889 25865 19104 20189 21851 549 9686 25548 6586 20325 25906 3224 20710 21637 641 15215 25754 13484 23729 25818 2043 7493 24246 16860 25230 25768 22047 24200 24902 9391 18040 19499 7855 24336 25069 23834 25570 25852 1977 8800 25756 6671 21772 25859 3279 6710 24444 24099 25117 25820 5553 12306 25915 48 11107 23907 10832 11974 25773 2223 17905 25484 16782 17135 20446 475 2861 3457 16218 22449 24362 11716 22200 25897 8315 15009 22633 13 20480 25852 12352 18658 25687 3681 14794 23703 30 24531 25846 4103 22077 24107 23837 25622 25812 3627 13387 25839 908 5367 19388 0 6894 25795 20322 23546 25181 8178 25260 25437 2449 13244 22565 31 18928 22741 1312 5134 14838 147 9948 24178 8522 24261 24307 19202 22406 24609; em que, para uma taxa de codificação de 10/15, a tabela de valor inicial da matriz de verificação de paridade inclui: 692 1779 1973 2726 5151 6088 7921 9618 11804 13043 15975 16214 16889 16980 18585 18648 13 4090 4319 5288 8102 10110 10481 10527 10953 11185 12069 13177 14217 15963 17661 20959 2330 2516 2902 4087 6338 8015 8638 9436 10294 10843 11802 12304 12371 14095 18486 18996 125 586 5137 5701 6432 6500 8131 8327 10488 11032 11334 11449 12504 16000 20753 21317 30 480 2681 3635 3898 4058 12803 14734 20252 20306 20680 21329 21333 21466 21562 21568 20 44 738 4965 5516 7659 8464 8759 12216 14630 18241 18711 19093 20217 21316 21490 31 43 3554 5289 5667 8687 14885 16579 17883 18384 18486 19142 20785 20932 21131 21308 7054 9276 10435 12324 12354 13849 14285 16482 19212 19217 19221 20499 20831 20925 21195 21247 9 13 4099 10353 10747 14884 15492 17650 19291 19394 20356 20658 21068 21117 21183 21586 28 2250 2980 8988 10282 12503 13301 18351 20546 20622 21293 21344 21472 21530 21542 17 32 2521 4374 5098 7525 13035 14437 15283 18635 19136 21147 21179 21300 21349 57 4735 5657 7649 8807 12375 16092 16178 16379 17545 19489 20321 20530 21453 21457 35 55 5333 14423 14670 15438 19468 19667 20823 21084 21344 21447 21520 21554 21586 13 20 2025 11854 12516 14938 15929 18081 19730 19929 21338 21391 21425 21468 21546 54 7451 8176 10136 15240 16442 16482 19431 19483 19762 20839 20966 21512 21579 21592 26 465 3604 4233 9831 11741 13692 18953 18974 21021 21133 21282 21488 21532 21558 1 7 16 59 6979 7675 7717 9791 12370 13050 18534 18729 19864 20127 20165 15 31 11089 12360 13640 14237 17937 18043 18410 19443 21444 21449 21528 21576 21584 32 51 9768 17848 18095 19326 19594 19618 19765 20440 20582 21236 21338 21563 21587 44 55 4864 10253 11306 12117 13076 13901 15610 17057 19794 20939 21132 21267 21573 3436 11304 15361 16511 16860 18238 18639 19341 20106 20407 21200 21280 21452 21526 21569 679 8822 11045 14403 16588 17838 19117 19453 20265 21374 21396 21428 21442 21529 21590 391 13002 13140 14314 17169 17175 17846 18122 19447 20212 20436 20583 21330 21359 21403 7601 10257 20060 21285 4334 14839 17357 8 2814 17674 2392 8128 18369 502 7403 15133 343 13624 20673 13188 15687 21593 321 16866 21347 1242 4261 17449 4691 8086 8691 8500 11538 20278 6269 12905 18192 5984 15452 17111 11541 18717 21534 16 10780 16107 12310 12959 20390 1365 18306 19634 6125 19132 20242 3012 17233 21533 5816 13021 21440 13207 17811 18798 2762 7586 12139 3949 5545 13584 11374 18279 19241 2736 10989 21209 9333 9838 21268 6203 9480 12042 5747 21187 21468 2553 18281 21500 3179 9155 15222 12498 18109 20326 14106 21209 21592 7454 17484 20791 20804 21120 21574 5754 18178 20935 30 4322 21381 11905 20416 21397 12452 19899 21497 1917 6028 16868 9891 18710 18953 912 21083 21446 370 14355 18069 16519 19003 20902 11163 17558 18424 8427 14396 21405 8885 11796 21361 4960 15431 20653 11944 16839 21236 9967 14529 17208 2692 6841 18655 971 5892 14354 3887 19455 21271 17214 17315 21148 6539 13910 21526 3809 5153 15793 3865 21438 21510 7129 17787 19636 5972 13150 14182 7078 14906 16911 15705 21160 21482 5479 13860 19763 16817 19722 20001 14649 16147 18886 15138 18578 21502 2096 2534 17760 11920 13460 19783 19876 20071 20583 6241 14230 20775 16138 16386 21371 8616 15624 18453 6013 8015 21599 9184 10688 20792 18122 21141 21469 2328 17670 19834 7015 20802 21385 52 5451 20379 9689 15537 19733; e, em que, para uma taxa de codificação de 11/15, a tabela de valor inicial da matriz de verificação de paridade inclui: 696 989 1238 3091 3116 3738 4269 6406 7033 8048 9157 10254 12033 16456 16912 444 1488 6541 8626 10735 12447 13111 13706 14135 15195 15947 16453 16916 17137 17268 401 460 992 1145 1576 1678 2238 2320 4280 6770 10027 12486 15363 16714 17157 1161 3108 3727 4508 5092 5348 5582 7727 11793 12515 12917 13362 14247 16717 17205 542 1190 6883 7911 8349 8835 10489 11631 14195 15009 15454 15482 16632 17040 17063 17 487 776 880 5077 6172 9771 11446 12798 16016 16109 16171 17087 17132 17226 1337 3275 3462 4229 9246 10180 10845 10866 12250 13633 14482 16024 16812 17186 17241 15 980 2305 3674 5971 8224 11499 11752 11770 12897 14082 14836 15311 16391 17209 0 3926 5869 8696 9351 9391 11371 14052 14172 14636 14974 16619 16961 17033 17237 3033 5317 6501 8579 10698 12168 12966 14019 15392 15806 16493 16690 17062 17090 981 1205 4400 6410 11003 13319 13405 14695 15846 16297 16563 16616 16862 16953 1725 4276 8869 9588 14062 14486 15474 15548 16300 16432 17050 17060 17175 17273 1807 5921 9960 10011 14305 14490 14872 15852 16054 16306 16799 16833 17136 17262 2826 4752 6017 6540 7016 8201 14245 14419 14716 15983 16652 17171 17179 17247 1662 2516 3345 5229 8086 9686 11456 12210 14595 15808 16421 16825 17112 17195 2890 4821 5987 7226 8823 9869 12468 14694 15352 15805 16462 17102 17251 17263 3751 3890 4382 5720 10281 10411 11350 12721 13121 14127 15202 15335 16735 17123 26 30 2805 5457 6630 7188 7477 7556 11065 16608 16859 16943 17030 17103 40 4524 5043 5566 9645 10204 10282 11696 13080 14837 16274 17034 17225 17266 904 3157 6284 7151 7984 11712 12887 13767 15547 16099 16829 17044 17250 17259 7 311 4876 8334 9249 11267 14072 14559 15003 15235 16331 17177 17238 17253 4410 8066 8596 9631 10369 11249 12610 15769 16791 16960 17037 17062 17165 17204 24 8261 9691 10138 11607 12782 12786 13424 13933 15262 16476 17084 17193 17220 88 11622 14705 15890 1717 3753 9199 11642 2187 14280 17220 14787 16903 17061 381 3534 4294 3149 6947 8323 12562 16724 16881 7289 9997 15306 5615 13152 17260 5666 16926 17027 4190 7798 16831 4778 10629 17180 10001 13884 15453 6 2237 8203 7831 15144 15160 9186 17204 17243 9435 17168 17237 42 5701 17159 7812 14259 15715 39 4513 6658 38 9368 11273 1119 4785 17182 5620 16521 16729 16 6685 17242 210 3452 12383 5518 16705 17201 12233 14552 15471 6067 13440 17248 8660 8967 17061 8673 12176 15051 5959 15767 16541 3244 12109 12414 31 15913 16323 3270 15686 16653 24 7346 14675 12 1531 8740 6228 7565 16667 16936 17122 17162 4868 8451 13183 3714 4451 16919 11313 13801 17132 17070 17191 17242 1911 11201 17186 14 17190 17254 11760 16008 16832 14543 17033 17278 16129 16765 17155 6891 15561 17007 12741 14744 17116 10698 13452 15674 4 2539 16877 857 17170 17249 11449 11906 12867 285 14118 16831 15191 17214 17242 39 728 16915 2469 12969 15579 16644 17151 17164 2592 8280 10448 9236 12431 17173 9064 16892 17233 4526 16146 17038 31 2116 16083 15837 16951 17031 5362 8382 16618 6137 13199 17221 2841 15068 17068 24 3620 17003 9880 15718 16764 1784 10240 17209 2731 10293 10846 3121 8723 16598 8563 15662 17088 8362 13901 17244 13687 16736 17232 46 4229 13394 13169 16383 16972 16031 16681 16952 3384 9894 12580 9841 14414 16165 5013 17099 17115 2130 8941 17266 6907 15428 17241 16 1860 17235 2151 16014 16643 14954 15958 17222 3969 8419 15116 31 15593 16984 11514 16605 17255.

2. Dispositivo de processamento de dados, de acordo com a reivindicação 1, caracterizado pelo fato de que a taxa de codificação é 9/15.

3. Dispositivo de processamento de dados, de acordo com a reivindicação 1, caracterizado pelo fato de que a taxa de codificação é 10/15.

4. Dispositivo de processamento de dados, de acordo com a reivindicação 1, caracterizado pelo fato de que a taxa de codificação é 11/15.

5. Dispositivo de processamento de dados, de acordo com a reivindicação 1, caracterizado pelo fato de que: uma fila da tabela de valor inicial da matriz de verificação de paridade é representada por i e um comprimento de paridade do código de LDPC é representado por M; uma 2+360x(i-1)-ésima coluna da matriz de verificação de paridade é uma coluna obtida pelo deslocamento cíclico de uma 1+360x(i-1)- ésima coluna da matriz de verificação de paridade, na qual as posições dos elementos de 1 são representadas na tabela de valor inicial da matriz de verificação de paridade por q em uma direção descendente, onde q é igual a M/360.

6. Dispositivo de processamento de dados, de acordo com a reivindicação 5, caracterizado pelo fato de que: para a 1+360x(i-1)-ésima coluna da matriz de verificação de paridade, uma i-ésima fila da tabela de valor inicial da matriz de verificação de paridade representa um número de fila de um elemento de 1 na 1+360x(i- 1)-ésima coluna da matriz de verificação de paridade; e, para cada uma das colunas da 2+360x(i-1)-ésima coluna até uma 360xi-ésima coluna, que são colunas diferentes daquela 1+360x(i-1)- ésima coluna da matriz de verificação de paridade, um número de fila Hw-j, o número de fila Hw-j de um elemento de 1 na w-ésima coluna da matriz de verificação de paridade, que é uma coluna diferente da 1+360x(i-1)-ésima coluna da matriz de verificação de paridade, é representado pela expressão Hw-j=mod{hi,j+mod((w-1),360)xM/360,M); onde hi,j denota um valor na i-ésima fila e uma j-ésima coluna da tabela de valor inicial da matriz de verificação de paridade, e Hw-j denota um número de fila de um j-ésimo elemento de 1 em na w-ésima coluna da matriz de verificação de paridade H.

7. Dispositivo de processamento de dados, de acordo com a reivindicação 1, caracterizado pelo fato de que compreende adicionalmente: uma unidade de intercâmbio inverso configurada para executar processamento de intercâmbio inverso na palavra-código de LPDC, em um caso onde processamento de intercâmbio foi executado na palavra-código de LPDC para substituir bits de código da palavra-código de LPDC por bits de símbolo de um símbolo correspondendo a um de um certo número de pontos de constelação definidos por um método de modulação digital predeterminado, para restaurar os bits de código dos quais as posições foram substituídas com os bits de símbolo para posições originais.

8. Receptor de televisão, caracterizado pelo fato de que inclui o dispositivo de processamento de dados como definido na reivindicação 1.

9. Receptor de televisão, de acordo com a reivindicação 8, caracterizado pelo fato de que compreende: um processador de decodificação de fonte de informação e um dispositivo de exibição; o decodificador sendo configurado para fornecer um sinal decodificado após a decodificação da palavra-código de LPDC para o processador de decodificação de fonte de informação; o processador de decodificação de fonte de informação sendo configurado para realizar uma decodificação de fonte de informação do sinal decodificado e para emitir uma imagem para o dispositivo de exibição.

10. Método de processamento de dados para utilizar um código de Verificação de Paridade de Baixa Densidade, código LPDC, para habilitar processamento de correção de erros para corrigir erros gerados em um trajeto de transmissão de uma difusão de televisão, caracterizado pelo fato de que compreende: receber, a partir da difusão de televisão, uma palavra-código de LPDC baseada no código de LPDC tendo um comprimento de código de 64800 bits e uma taxa de codificação, que é uma de 9/15, 10/15 e 11/15; e, decodificar a palavra-código de LDPC com base em uma matriz de verificação de paridade do código de LDPC, em que: a palavra-código de LDPC inclui bits de informação e bits de paridade; a matriz de verificação de paridade inclui uma porção de matriz de informação correspondendo aos bits de informação e uma porção de matriz de paridade correspondendo aos bits de paridade; a porção de matriz de informação é representada por uma tabela de valor inicial da matriz de verificação de paridade; e, a tabela de valor inicial da matriz de verificação de paridade é uma tabela que mostra as posições de elementos de 1 na porção de matriz de informação em unidades de 360 colunas; em que para uma taxa de codificação de 9/15, a tabela de valor inicial da matriz de verificação de paridade inclui: 113 1557 3316 5680 6241 10407 13404 13947 14040 14353 15522 15698 16079 17363 19374 19543 20530 22833 24339 271 1361 6236 7006 7307 7333 12768 15441 15568 17923 18341 20321 21502 22023 23938 25351 25590 25876 25910 73 605 872 4008 6279 7653 10346 10799 12482 12935 13604 15909 16526 19782 20506 22804 23629 24859 25600 1445 1690 4304 4851 8919 9176 9252 13783 16076 16675 17274 18806 18882 20819 21958 22451 23869 23999 24177 1290 2337 5661 6371 8996 10102 10941 11360 12242 14918 16808 20571 23374 24046 25045 25060 25662 25783 25913 28 42 1926 3421 3503 8558 9453 10168 15820 17473 19571 19685 22790 23336 23367 23890 24061 25657 25680 0 1709 4041 4932 5968 7123 8430 9564 10596 11026 14761 19484 20762 20858 23803 24016 24795 25853 25863 29 1625 6500 6609 16831 18517 18568 18738 19387 20159 20544 21603 21941 24137 24269 24416 24803 25154 25395 55 66 871 3700 11426 13221 15001 16367 17601 18380 23488 23938 25476 25635 25678 25807 25857 25872 1 19 5958 8548 8860 11489 16845 18450 18469 19496 20190 25262 25566 25668 25679 25858 25888 25915 7520 7690 8855 9183 14654 16695 17121 17854 18083 18428 20470 20736 21720 22335 23273 25083 25293 25403 48 58 410 1299 3786 10668 18523 18963 20864 22106 22308 23107 23128 23990 24286 24409 24595 25802 12 51 3894 6539 8276 10885 11644 12777 13427 14039 17078 19053 20537 22863 24521 25087 25463 25838 3509 8748 9581 11509 15884 16230 17583 19264 20900 21310 22547 22756 22959 24768 24814 25594 25626 25880 21 29 69 1448 2386 4601 6626 6667 10242 13141 13852 18640 19951 22449 23454 24431 25512 25814 18 53 7890 9934 10063 16728 19040 19809 20825 21522 23582 24556 25031 25547 25562 25733 25789 25906 4096 4582 5766 5894 6517 10027 12182 13247 15207 17041 20133 20503 22228 24332 24613 25689 25855 25883 0 25 819 5539 7076 7536 7695 9532 13668 15051 17683 20253 21996 24136 24890 25758 25784 25807 34 40 44 4215 6076 7427 7965 8777 11017 15593 19542 22973 23397 23423 24418 24873 25107 25644 1595 6216 22850 25439 1562 15172 19517 22362 7508 12879 24324 24496 6298 15819 16757 18721 11173 15175 19966 21195 59 13505 16941 23793 2267 4830 12023 20587 2 1380 12322 21701 11600 21306 25753 25790 8421 13076 14271 15401 9630 14112 19017 20955 212 13932 21781 25824 5961 9110 16654 19636 58 5434 9936 12770 6575 11433 19798 2731 7338 20926 14253 18463 25404 21791 24805 25869 2 11646 15850 6075 8586 23819 18435 22093 24852 2103 2368 11704 10925 17402 18232 9062 25061 25674 18497 20853 23404 18606 19364 19551 7 1022 25543 6744 15481 25868 9081 17305 25164 8 23701 25883 9680 19955 22848 7111 9889 25865 19104 20189 21851 549 9686 25548 6586 20325 25906 3224 20710 21637 641 15215 25754 13484 23729 25818 2043 7493 24246 16860 25230 25768 22047 24200 24902 9391 18040 19499 7855 24336 25069 23834 25570 25852 1977 8800 25756 6671 21772 25859 3279 6710 24444 24099 25117 25820 5553 12306 25915 48 11107 23907 10832 11974 25773 2223 17905 25484 16782 17135 20446 475 2861 3457 16218 22449 24362 30 24531 25846 4103 22077 24107 23837 25622 25812 3627 13387 25839 908 5367 19388 0 6894 25795 20322 23546 25181 8178 25260 25437 2449 13244 22565 31 18928 22741 1312 5134 14838 6085 13937 24220 66 14633 25670 47 22512 25472 8867 24704 25279 6742 21623 22745 147 9948 24178 8522 24261 24307 19202 22406 24609; em que para uma taxa de codificação de 10/15, a tabela de valor inicial da matriz de verificação de paridade inclui: 692 1779 1973 2726 5151 6088 7921 9618 11804 13043 15975 16214 16889 16980 18585 18648 13 4090 4319 5288 8102 10110 10481 10527 10953 11185 12069 13177 14217 15963 17661 20959 2330 2516 2902 4087 6338 8015 8638 9436 10294 10843 11802 12304 12371 14095 18486 18996 125 586 5137 5701 6432 6500 8131 8327 10488 11032 11334 11449 12504 16000 20753 21317 30 480 2681 3635 3898 4058 12803 14734 20252 20306 20680 21329 21333 21466 21562 21568 20 44 738 4965 5516 7659 8464 8759 12216 14630 18241 18711 19093 20217 21316 21490 31 43 3554 5289 5667 8687 14885 16579 17883 18384 18486 19142 20785 20932 21131 21308 7054 9276 10435 12324 12354 13849 14285 16482 19212 19217 19221 20499 20831 20925 21195 21247 9 13 4099 10353 10747 14884 15492 17650 19291 19394 20356 20658 21068 21117 21183 21586 28 2250 2980 8988 10282 12503 13301 18351 20546 20622 21006 21293 21344 21472 21530 21542 17 32 2521 4374 5098 7525 13035 14437 15283 18635 19136 20240 21147 21179 21300 21349 57 4735 5657 7649 8807 12375 16092 16178 16379 17545 19461 19489 20321 20530 21453 21457 35 55 5333 14423 14670 15438 19468 19667 20823 21084 21241 21344 21447 21520 21554 21586 13 20 2025 11854 12516 14938 15929 18081 19730 19929 20408 21338 21391 21425 21468 21546 54 7451 8176 10136 15240 16442 16482 19431 19483 19762 20647 20839 20966 21512 21579 21592 26 465 3604 4233 9831 11741 13692 18953 18974 21021 21039 21133 21282 21488 21532 21558 1 7 16 59 6979 7675 7717 9791 12370 13050 18534 18729 19846 19864 20127 20165 15 31 11089 12360 13640 14237 17937 18043 18410 19443 21107 21444 21449 21528 21576 21584 32 51 9768 17848 18095 19326 19594 19618 19765 20440 20482 20582 21236 21338 21563 21587 44 55 4864 10253 11306 12117 13076 13901 15610 17057 18205 19794 20939 21132 21267 21573 3436 11304 15361 16511 16860 18238 18639 19341 20106 20123 20407 21200 21280 21452 21526 21569 679 8822 11045 14403 16588 17838 19117 19453 20265 20558 21374 21396 21428 21442 21529 21590 391 13002 13140 14314 17169 17175 17846 18122 19447 20075 20212 20436 20583 21330 21359 21403 7601 10257 20060 21285 4419 9150 18097 20315 4675 13376 21435 610 1238 16704 5732 7096 21104 5690 13531 14545 4334 14839 17357 8 2814 17674 2392 8128 18369 502 7403 15133 343 13624 20673 13188 15687 21593 321 16866 21347 11541 18717 21534 16 10780 16107 12310 12959 20390 1365 18306 19634 6125 19132 20242 3012 17233 21533 5816 13021 21440 13207 17811 18798 2762 7586 12139 3949 5545 13584 11374 18279 19241 2736 10989 21209 4095 20677 21395 8251 10084 20498 7628 8875 21406 2743 8943 9090 1817 7788 15767 9333 9838 21268 6203 9480 12042 5747 21187 21468 2553 18281 21500 3179 9155 15222 12498 18109 20326 14106 21209 21592 12452 19899 21497 1917 6028 16868 9891 18710 18953 912 21083 21446 370 14355 18069 16519 19003 20902 11163 17558 18424 8427 14396 21405 8885 11796 21361 4960 15431 20653 11944 16839 21236 9967 14529 17208 14144 19354 19745 7986 12680 21396 6097 11501 13028 33 13803 21038 3177 20124 20803 2692 6841 18655 971 5892 14354 3887 19455 21271 17214 17315 21148 6539 13910 21526 3809 5153 15793 3865 21438 21510 16817 19722 20001 14649 16147 18886 15138 18578 21502 2096 2534 17760 11920 13460 19783 19876 20071 20583 6241 14230 20775 16138 16386 21371 8616 15624 18453 6013 8015 21599 9184 10688 20792 18122 21141 21469 10706 13177 20957 15148 15584 20959 9114 9432 16467 5483 14687 14705 8325 21161 21410 2328 17670 19834 7015 20802 21385 52 5451 20379 9689 15537 19733; e, em que para uma taxa de codificação de 11/15, a tabela de valor inicial da matriz de verificação de paridade inclui: 696 989 1238 3091 3116 3738 4269 6406 7033 8048 9157 12033 16456 16912 444 1488 6541 8626 10735 12447 13111 13706 14135 15195 16453 16916 17137 17268 401 460 992 1145 1576 1678 2238 2320 4280 6770 10027 15363 16714 17157 1161 3108 3727 4508 5092 5348 5582 7727 11793 12515 13362 14247 16717 17205 542 1190 6883 7911 8349 8835 10489 11631 14195 15009 15482 16632 17040 17063 17 487 776 880 5077 6172 9771 11446 12798 16016 16109 17087 17132 17226 1337 3275 3462 4229 9246 10180 10845 10866 12250 13633 16024 16812 17186 17241 15 980 2305 3674 5971 8224 11499 11752 11770 12897 14836 15311 16391 17209 0 3926 5869 8696 9351 9391 11371 14052 14172 14636 16619 16961 17033 17237 3033 5317 6501 8579 10698 12168 12966 14019 15392 15806 16493 16690 17062 17090 981 1205 4400 6410 11003 13319 13405 14695 15846 16297 16563 16616 16862 16953 1725 4276 8869 9588 14062 14486 15474 15548 16300 16432 17050 17060 17175 17273 1807 5921 9960 10011 14305 14490 14872 15852 16054 16306 16799 16833 17136 17262 2826 4752 6017 6540 7016 8201 14245 14419 14716 15983 16652 17171 17179 17247 1662 2516 3345 5229 8086 9686 11456 12210 14595 15808 16011 16421 16825 17112 17195 2890 4821 5987 7226 8823 9869 12468 14694 15352 15805 16075 16462 17102 17251 17263 3751 3890 4382 5720 10281 10411 11350 12721 13121 14127 14980 15202 15335 16735 17123 26 30 2805 5457 6630 7188 7477 7556 11065 16608 16859 16909 16943 17030 17103 40 4524 5043 5566 9645 10204 10282 11696 13080 14837 15607 16274 17034 17225 17266 904 3157 6284 7151 7984 11712 12887 13767 15547 16099 16753 16829 17044 17250 17259 7 311 4876 8334 9249 11267 14072 14559 15003 15235 15686 16331 17177 17238 17253 4410 8066 8596 9631 10369 11249 12610 15769 16791 16960 17018 17037 17062 17165 17204 24 8261 9691 10138 11607 12782 12786 13424 13933 15262 15795 16476 17084 17193 17220 88 11622 14705 15890 304 2026 2638 6018 1163 4268 11620 17232 9701 11785 14463 17260 4118 10952 12224 17006 3647 10823 11521 12060 1717 3753 9199 11642 2187 14280 17220 14787 16903 17061 381 3534 4294 3149 6947 8323 4778 10629 17180 10001 13884 15453 6 2237 8203 7831 15144 15160 9186 17204 17243 9435 17168 17237 42 5701 17159 7812 14259 15715 39 4513 6658 38 9368 11273 1119 4785 17182 5620 16521 16729 16 6685 17242 210 3452 12383 466 14462 16250 10548 12633 13962 1452 6005 16453 22 4120 13684 5195 11563 16522 5518 16705 17201 12233 14552 15471 6067 13440 17248 8660 8967 17061 8673 12176 15051 12 1531 8740 6228 7565 16667 16936 17122 17162 4868 8451 13183 3714 4451 16919 11313 13801 17132 17070 17191 17242 1911 11201 17186 14 17190 17254 11760 16008 16832 14543 17033 17278 16129 16765 17155 6891 15561 17007 12741 14744 17116 8992 16661 17277 1861 11130 16742 4822 13331 16192 13281 14027 14989 38 14887 17141 10698 13452 15674 4 2539 16877 857 17170 17249 11449 11906 12867 285 14118 16831 15191 17214 17242 39 728 16915 2469 12969 15579 16644 17151 17164 2592 8280 10448 9236 12431 17173 9064 16892 17233 4526 16146 17038 31 2116 16083 15837 16951 17031 5362 8382 16618 6137 13199 17221 2841 15068 17068 24 3620 17003 9880 15718 16764 1784 10240 17209 2731 10293 10846 3121 8723 16598 8563 15662 17088 13 1167 14676 29 13850 15963 3654 7553 8114 23 4362 14865 4434 14741 16688 8362 13901 17244 13687 16736 17232 46 4229 13394 13169 16383 16972 16031 16681 16952 16 1860 17235 2151 16014 16643 14954 15958 17222 3969 8419 15116 31 15593 16984 11514 16605 17255.

11. Método de processamento de dados, de acordo com a reivindicação 10, caracterizado pelo fato de que a taxa de codificação é 9/15.

12. Método de processamento de dados, de acordo com a reivindicação 10, caracterizado pelo fato de que a taxa de codificação é 10/15.

13. Método de processamento de dados, de acordo com a reivindicação 10, caracterizado pelo fato de que a taxa de codificação é 11/15.

14. Método de processamento de dados, de acordo com a reivindicação 10, caracterizado pelo fato de que: uma fila da tabela de valor inicial da matriz de verificação de paridade é representada por i e um comprimento de paridade do código de LDPC é representado por M; uma 2+360x(i-1)-ésima coluna da matriz de verificação de paridade é uma coluna obtida pelo deslocamento cíclico de uma 1+360x(i-1)- ésima coluna da matriz de verificação de paridade, na qual as posições dos elementos de 1 são representadas na tabela de valor inicial da matriz de verificação de paridade por q em uma direção descendente, onde q é igual a M/360.

15. Método de processamento de dados, de acordo com a reivindicação 10, caracterizado pelo fato de que: para a 1+360x(i-1)-ésima coluna da matriz de verificação de paridade, uma i-ésima fila da tabela de valor inicial da matriz de verificação de paridade representa um número de fila de um elemento de 1 na 1+360x(i- 1)-ésima coluna da matriz de verificação de paridade; e, para cada uma das colunas da 2+360x(i-1)-ésima coluna até uma 360xi-ésima coluna, que são colunas diferentes daquela 1+360x(i-1)- ésima coluna da matriz de verificação de paridade, um número de fila Hw-j, o número de fila Hw-j de um elemento de 1 na w-ésima coluna da matriz de verificação de paridade, que é uma coluna diferente da 1+360x(i-1)-ésima coluna da matriz de verificação de paridade, é representado pela expressão Hw-j=mod{hi,j+mod((w-1),360)xM/360,M); onde hi,j denota um valor na i-ésima fila e uma j-ésima coluna da tabela de valor inicial da matriz de verificação de paridade, e Hw-j denota um número de fila de um j-ésimo elemento de 1 em na w-ésima coluna da matriz de verificação de paridade H.

16. Método de processamento de dados, de acordo com a reivindicação 10, caracterizado pelo fato de que o método compreende: decodificação de fonte de informação de um sinal decodificado recebido após decodificação de LPDC da palavra-código de LPDC; e, exibição de imagens resultantes da decodificação de fonte de informação.

17. Meio de armazenamento não-transitório legível por computador, caracterizado pelo fato de que compreende instruções legíveis por computador armazenadas em si que, quando executadas por um aparelho de processamento, fazem com que o aparelho de processamento execute um método de processamento de dados para utilizar um código de Verificação de Paridade de Baixa Densidade, LDPC, para habilitar processamento de correção de erros para corrigir erros gerados em um trajeto de transmissão de uma difusão de televisão, o método compreendendo: receber, a partir da difusão de televisão, uma palavra-código de LDPC com base no código LDPC tendo um comprimento de código de 64800 bits e uma taxa de codificação que é uma de 9/15, 10/15 e 11/15; e, decodificar a palavra-código de LDPC com base em uma matriz de verificação de paridade do código de LDPC, em que: a palavra-código de LDPC inclui bits de informação e bits de paridade; a matriz de verificação de paridade inclui uma porção de matriz de informação correspondendo aos bits de informação e uma porção de matriz de paridade correspondendo aos bits de paridade; a porção de matriz de informação é representada por uma tabela de valor inicial da matriz de verificação de paridade; e, a tabela de valor inicial da matriz de verificação de paridade é uma tabela que mostra as posições de elementos de 1 na porção de matriz de informação em unidades de 360 colunas; em que para uma taxa de codificação de 9/15, a tabela de valor inicial da matriz de verificação de paridade inclui: 113 1557 3316 5680 6241 10407 13404 13947 14040 14353 15522 15698 16079 17363 19374 19543 20530 22833 24339 271 1361 6236 7006 7307 7333 12768 15441 15568 17923 18341 20321 21502 22023 23938 25351 25590 25876 25910 73 605 872 4008 6279 7653 10346 10799 12482 12935 13604 15909 16526 19782 20506 22804 23629 24859 25600 1445 1690 4304 4851 8919 9176 9252 13783 16076 16675 17274 18806 18882 20819 21958 22451 23869 23999 24177 1290 2337 5661 6371 8996 10102 10941 11360 12242 14918 16808 20571 23374 24046 25045 25060 25662 25783 25913 28 42 1926 3421 3503 8558 9453 10168 15820 17473 19571 22790 23336 23367 23890 24061 25657 25680 0 1709 4041 4932 5968 7123 8430 9564 10596 11026 14761 20762 20858 23803 24016 24795 25853 25863 29 1625 6500 6609 16831 18517 18568 18738 19387 20159 21603 21941 24137 24269 24416 24803 25154 25395 55 66 871 3700 11426 13221 15001 16367 17601 18380 23488 23938 25476 25635 25678 25807 25857 25872 1 19 5958 8548 8860 11489 16845 18450 18469 19496 20190 25262 25566 25668 25679 25858 25888 25915 7520 7690 8855 9183 14654 16695 17121 17854 18083 18428 20470 20736 21720 22335 23273 25083 25293 25403 48 58 410 1299 3786 10668 18523 18963 20864 22106 22308 23107 23128 23990 24286 24409 24595 25802 12 51 3894 6539 8276 10885 11644 12777 13427 14039 17078 19053 20537 22863 24521 25087 25463 25838 3509 8748 9581 11509 15884 16230 17583 19264 20900 21310 22547 22756 22959 24768 24814 25594 25626 25880 21 29 69 1448 2386 4601 6626 6667 10242 13141 13852 18640 19951 22449 23454 24431 25512 25814 18 53 7890 9934 10063 16728 19040 19809 20825 21522 23582 24556 25031 25547 25562 25733 25789 25906 4096 4582 5766 5894 6517 10027 12182 13247 15207 17041 20133 20503 22228 24332 24613 25689 25855 25883 0 25 819 5539 7076 7536 7695 9532 13668 15051 17683 20253 21996 24136 24890 25758 25784 25807 34 40 44 4215 6076 7427 7965 8777 11017 15593 19542 22973 23397 23423 24418 24873 25107 25644 1595 6216 22850 25439 2267 4830 12023 20587 8827 9278 13072 16664 14419 17463 23398 25348 6112 16534 20423 22698 493 8914 21103 24799 6896 12761 13206 25873 2 1380 12322 21701 11600 21306 25753 25790 8421 13076 14271 15401 9630 14112 19017 20955 212 13932 21781 25824 5961 9110 16654 19636 58 5434 9936 12770 6575 11433 19798 2731 7338 20926 14253 18463 25404 21791 24805 25869 2 11646 15850 6075 8586 23819 18435 22093 24852 2103 2368 11704 10925 17402 18232 9062 25061 25674 18497 20853 23404 9680 19955 22848 56 4564 19121 5595 15086 25892 3174 17127 23183 19397 19817 20275 12561 24571 25825 7111 9889 25865 19104 20189 21851 549 9686 25548 6586 20325 25906 3224 20710 21637 641 15215 25754 13484 23729 25818 2043 7493 24246 16860 25230 25768 22047 24200 24902 9391 18040 19499 7855 24336 25069 23834 25570 25852 1977 8800 25756 6671 21772 25859 3279 6710 24444 24099 25117 25820 5553 12306 25915 16218 22449 24362 11716 22200 25897 8315 15009 22633 13 20480 25852 12352 18658 25687 3681 14794 23703 30 24531 25846 4103 22077 24107 23837 25622 25812 3627 13387 25839 908 5367 19388 0 6894 25795 20322 23546 25181 8178 25260 25437 2449 13244 22565 31 18928 22741 1312 5134 14838 6085 13937 24220 66 14633 25670 47 22512 25472 8867 24704 25279 6742 21623 22745 147 9948 24178 8522 24261 24307 19202 22406 24609; em que para uma taxa de codificação de 10/15, a tabela de valor inicial da matriz de verificação de paridade inclui: 692 1779 1973 2726 5151 6088 7921 9618 11804 13043 15975 16214 16889 16980 18585 18648 13 4090 4319 5288 8102 10110 10481 10527 10953 11185 12069 13177 14217 15963 17661 20959 2330 2516 2902 4087 6338 8015 8638 9436 10294 10843 11802 12304 12371 14095 18486 18996 125 586 5137 5701 6432 6500 8131 8327 10488 11032 11334 11449 12504 16000 20753 21317 30 480 2681 3635 3898 4058 12803 14734 20252 20306 20680 21329 21333 21466 21562 21568 20 44 738 4965 5516 7659 8464 8759 12216 14630 18241 18711 19093 20217 21316 21490 31 43 3554 5289 5667 8687 14885 16579 17883 18384 18486 19142 20785 20932 21131 21308 7054 9276 10435 12324 12354 13849 14285 16482 19212 19217 19221 20499 20831 20925 21195 21247 9 13 4099 10353 10747 14884 15492 17650 19291 19394 20356 20658 21068 21117 21183 21586 28 2250 2980 8988 10282 12503 13301 18351 20546 20622 21006 21293 21344 21472 21530 21542 17 32 2521 4374 5098 7525 13035 14437 15283 18635 19136 20240 21147 21179 21300 21349 57 4735 5657 7649 8807 12375 16092 16178 16379 17545 19461 19489 20321 20530 21453 21457 35 55 5333 14423 14670 15438 19468 19667 20823 21084 21241 21344 21447 21520 21554 21586 13 20 2025 11854 12516 14938 15929 18081 19730 19929 21338 21391 21425 21468 21546 54 7451 8176 10136 15240 16442 16482 19431 19483 19762 20839 20966 21512 21579 21592 26 465 3604 4233 9831 11741 13692 18953 18974 21021 21133 21282 21488 21532 21558 1 7 16 59 6979 7675 7717 9791 12370 13050 18534 18729 19864 20127 20165 15 31 11089 12360 13640 14237 17937 18043 18410 19443 21444 21449 21528 21576 21584 32 51 9768 17848 18095 19326 19594 19618 19765 20440 20582 21236 21338 21563 21587 44 55 4864 10253 11306 12117 13076 13901 15610 17057 19794 20939 21132 21267 21573 3436 11304 15361 16511 16860 18238 18639 19341 20106 20407 21200 21280 21452 21526 21569 679 8822 11045 14403 16588 17838 19117 19453 20265 21374 21396 21428 21442 21529 21590 391 13002 13140 14314 17169 17175 17846 18122 19447 20212 20436 20583 21330 21359 21403 7601 10257 20060 21285 4419 9150 18097 20315 4675 13376 21435 610 1238 16704 5732 7096 21104 5690 13531 14545 4334 14839 17357 8 2814 17674 2392 8128 18369 4691 8086 8691 8500 11538 20278 6269 12905 18192 5984 15452 17111 11541 18717 21534 16 10780 16107 12310 12959 20390 1365 18306 19634 6125 19132 20242 3012 17233 21533 5816 13021 21440 13207 17811 18798 2762 7586 12139 3949 5545 13584 11374 18279 19241 2736 10989 21209 4095 20677 21395 8251 10084 20498 7628 8875 21406 2743 8943 9090 1817 7788 15767 9333 9838 21268 6203 9480 12042 5747 21187 21468 20804 21120 21574 5754 18178 20935 30 4322 21381 11905 20416 21397 12452 19899 21497 1917 6028 16868 9891 18710 18953 912 21083 21446 370 14355 18069 16519 19003 20902 11163 17558 18424 8427 14396 21405 8885 11796 21361 4960 15431 20653 11944 16839 21236 9967 14529 17208 14144 19354 19745 7986 12680 21396 6097 11501 13028 33 13803 21038 3177 20124 20803 2692 6841 18655 971 5892 14354 3887 19455 21271 5972 13150 14182 7078 14906 16911 15705 21160 21482 5479 13860 19763 16817 19722 20001 14649 16147 18886 15138 18578 21502 2096 2534 17760 11920 13460 19783 19876 20071 20583 6241 14230 20775 16138 16386 21371 8616 15624 18453 6013 8015 21599 9184 10688 20792 18122 21141 21469 10706 13177 20957 15148 15584 20959 9114 9432 16467 5483 14687 14705 8325 21161 21410 2328 17670 19834 7015 20802 21385 52 5451 20379 9689 15537 19733; e, em que para uma taxa de codificação de 11/15, a tabela de valor inicial da matriz de verificação de paridade inclui: 696 989 1238 3091 3116 3738 4269 6406 7033 8048 9157 10254 12033 16456 16912 444 1488 6541 8626 10735 12447 13111 13706 14135 15195 15947 16453 16916 17137 17268 401 460 992 1145 1576 1678 2238 2320 4280 6770 10027 12486 15363 16714 17157 1161 3108 3727 4508 5092 5348 5582 7727 11793 12515 12917 13362 14247 16717 17205 542 1190 6883 7911 8349 8835 10489 11631 14195 15009 15454 15482 16632 17040 17063 17 487 776 880 5077 6172 9771 11446 12798 16016 16109 16171 17087 17132 17226 1337 3275 3462 4229 9246 10180 10845 10866 12250 13633 14482 16024 16812 17186 17241 15 980 2305 3674 5971 8224 11499 11752 11770 12897 14082 14836 15311 16391 17209 0 3926 5869 8696 9351 9391 11371 14052 14172 14636 14974 16619 16961 17033 17237 3033 5317 6501 8579 10698 12168 12966 14019 15392 15806 15991 16493 16690 17062 17090 981 1205 4400 6410 11003 13319 13405 14695 15846 16297 16492 16563 16616 16862 16953 1725 4276 8869 9588 14062 14486 15474 15548 16300 16432 17042 17050 17060 17175 17273 1807 5921 9960 10011 14305 14490 14872 15852 16054 16061 16306 16799 16833 17136 17262 2826 4752 6017 6540 7016 8201 14245 14419 14716 15983 16652 17171 17179 17247 1662 2516 3345 5229 8086 9686 11456 12210 14595 15808 16421 16825 17112 17195 2890 4821 5987 7226 8823 9869 12468 14694 15352 15805 16462 17102 17251 17263 3751 3890 4382 5720 10281 10411 11350 12721 13121 14127 15202 15335 16735 17123 26 30 2805 5457 6630 7188 7477 7556 11065 16608 16859 16943 17030 17103 40 4524 5043 5566 9645 10204 10282 11696 13080 14837 16274 17034 17225 17266 904 3157 6284 7151 7984 11712 12887 13767 15547 16099 16829 17044 17250 17259 7 311 4876 8334 9249 11267 14072 14559 15003 15235 16331 17177 17238 17253 4410 8066 8596 9631 10369 11249 12610 15769 16791 16960 17037 17062 17165 17204 24 8261 9691 10138 11607 12782 12786 13424 13933 15262 16476 17084 17193 17220 88 11622 14705 15890 304 2026 2638 6018 1163 4268 11620 17232 9701 11785 14463 17260 4118 10952 12224 17006 3647 10823 11521 12060 1717 3753 9199 11642 2187 14280 17220 14787 16903 17061 5666 16926 17027 4190 7798 16831 4778 10629 17180 10001 13884 15453 6 2237 8203 7831 15144 15160 9186 17204 17243 9435 17168 17237 42 5701 17159 7812 14259 15715 39 4513 6658 38 9368 11273 1119 4785 17182 5620 16521 16729 16 6685 17242 210 3452 12383 466 14462 16250 10548 12633 13962 1452 6005 16453 22 4120 13684 5195 11563 16522 5518 16705 17201 12233 14552 15471 6067 13440 17248 3270 15686 16653 24 7346 14675 12 1531 8740 6228 7565 16667 16936 17122 17162 4868 8451 13183 3714 4451 16919 11313 13801 17132 17070 17191 17242 1911 11201 17186 14 17190 17254 11760 16008 16832 14543 17033 17278 16129 16765 17155 6891 15561 17007 12741 14744 17116 8992 16661 17277 1861 11130 16742 4822 13331 16192 13281 14027 14989 38 14887 17141 10698 13452 15674 4 2539 16877 857 17170 17249 11449 11906 12867 285 14118 16831 15191 17214 17242 39 728 16915 2469 12969 15579 16644 17151 17164 2592 8280 10448 9236 12431 17173 9064 16892 17233 4526 16146 17038 31 2116 16083 15837 16951 17031 5362 8382 16618 6137 13199 17221 2841 15068 17068 24 3620 17003 9880 15718 16764 1784 10240 17209 2731 10293 10846 3121 8723 16598 8563 15662 17088 13 1167 14676 29 13850 15963 3654 7553 8114 23 4362 14865 4434 14741 16688 8362 13901 17244 13687 16736 17232 46 4229 13394 2130 8941 17266 6907 15428 17241 16 1860 17235 2151 16014 16643 14954 15958 17222 3969 8419 15116 31 15593 16984 11514 16605 17255.

18. Meio de armazenamento não-transitório legível por computador, de acordo com a reivindicação 17, caracterizado pelo fato de que a taxa de codificação é 9/15.

19. Meio de armazenamento não-transitório legível por computador, de acordo com a reivindicação 17, caracterizado pelo fato de que a taxa de codificação é 10/15.

20. Meio de armazenamento não-transitório legível por computador, de acordo com a reivindicação 17, caracterizado pelo fato de que a taxa de codificação é 11/15.