TWI497920B - Data processing device and data processing method - Google Patents

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TWI497920B
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Takashi Yokokawa
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Description

資料處理裝置及資料處理方法
本發明係關於資料處理裝置及資料處理方法，特別關於可使對於例如LDPC(Low Density Parity Check：低密度同位檢查)碼之叢發(burst)失誤、或抹除(erasure)之容錯提升之資料處理裝置及資料處理方法。
LDPC碼具有高度之失誤訂正能力，近年來開始廣泛採用於包含歐洲所進行之DVB-S.2等衛星數位播放在內之傳送方式(參考例如非專利文獻1)。而且，LDPC碼亦檢討採用於下一代之地面數位播放。
根據近年來之研究逐漸得知，LDPC碼係與渦輪碼等相同，隨著碼長增長會獲得接近向農極限(Shannon limit)之性能。而且，由於LDPC碼具有最小距離與碼長成比例之性質，因此作為其特徵係區塊失誤確率特性佳，進一步作為優點亦可舉出幾乎不產生在渦輪碼等之解碼特性所觀測到之所謂錯誤地板(error floor)現象。
以下，具體說明關於該類LDPC碼。此外，LDPC碼為線性碼，未必要為二元，但於此說明作為二元。
LDPC碼之最大特徵為定義該LDPC碼之檢查矩陣(parity check matrix：同位檢查矩陣)鬆散。於此，鬆散之矩陣係指矩陣要素"1"之個數非常少之矩陣(大部分之要素為0之矩陣)。
圖1係表示LDPC碼之檢查矩陣H之例。
於圖1之檢查矩陣H，各行之權重(行權重)("1"之數目)(weight)為"3"，且各列之權重(列權重)為"6"。
於藉由LDPC碼所進行之編碼(LDPC編碼)，例如根據檢查矩陣H來將生成矩陣G生成，將該生成矩陣G對於二元之資訊位元乘算，藉此生成碼字(LDPC碼)。
具體而言，進行LDPC編碼之編碼裝置係首先於與檢查矩陣H之轉置矩陣HT 間，算出式GHT =0會成立之生成矩陣G。於此，生成矩陣G為K×N矩陣之情況下，編碼裝置係對於生成矩陣G乘算由K位元所組成之資訊位元之位元串列(向量u)，生成由N位元所組成之碼字c(=uG)。藉由該編碼裝置所生成之碼字(LDPC碼)係經由特定之通訊道而於接收側被接收。
LDPC碼之解碼係界洛格(Gallager)稱作確率解碼(Probabilistic Decoding：機率解碼)所提案之運算法，可藉由利用在由可變節點(variable node(亦稱為訊息節點(message node)))及校驗節點(check node)所組成之所謂Tanner圖(Tanner graph)上之確率傳遞(belief propagation)之訊息傳播運算法來進行。於此，以下亦適宜地將可變節點及校驗節點僅稱為節點。
圖2係表示LDPC碼之解碼程序。
此外，以下適宜地將以對數概度比(log likelihood ratio)所表現之接收側所接收到之LDPC碼(1碼字)之第i個碼位元之值"0"概似度之實數值，稱為接收值u0i 。而且，從校驗節點所輸出之訊息設為uj ，從可變節點所輸出之訊息設為vi 。
首先，於LDPC碼之解碼中，如圖2所示，於步驟S11，接收LDPC碼，訊息(校驗節點訊息)uj 初始化為"0"，並且取定作為重複處理之計數器之整數之變數k初始化為"0"，並前進至步驟S12。於步驟S12，藉由根據接收LDPC碼而獲得之接收值u0i ，進行式(1)所示之運算(可變節點運算)，以求出訊息(可變節點訊息)vi ，並進一步藉由根據該訊息vi ，進行式(2)所示之運算(校驗節點運算)，以求出訊息uj 。
[數1]
[數2]
於此，式(1)及式(2)之dv 及dc 係分別表示檢查矩陣H之縱向(行)及橫向(列)之"1"之個數之可任意選擇之參數，例如於碼(3,6)之情況時，dv =3、dc =6。
此外，於式(1)之可變節點運算及(2)之校驗節點運算，由於分別不將從欲輸出訊息之分枝(edge：邊線)(連結可變節點與校驗節點之線)所輸入之訊息，作為運算之對象，因此運算之範圍為1至dv -1、或1至dc -1。而且，式(2)之校驗節點運算實際上係藉由事先製作以對於2輸入v1 ,v2 之1輸出所定義之式(3)所示之函數R(v1 ,v2 )之表，將其如式(4)所示連續地(回歸地)利用而進行。
[數3]
×=2tanh-1 {tanh(v1 /2)tanh(v2 /2)}=R(v1 ,v2 )　‧‧‧(3)
[數4]
　‧‧‧(4)
於步驟S12，進一步將變數k僅遞增"1"，並前進至步驟S13。於步驟S13，判定變數k是否大於特定重複解碼次數C。於步驟S13，判定變數k不大於C之情況時，返回步驟S12，以下重複同樣處理。
而且，於步驟S13，判定變數k大於C之情況時，前進至步驟S14，藉由進行式(5)所示之運算，求出作為最終輸出之解碼結果之訊息vi ，LDPC碼之解碼處理終了。
[數5]
於此，式(5)之運算係與式(1)之可變節點運算不同，利用來自連接於可變節點之所有分枝之訊息uj 來進行。
圖3係表示(3,6)LDPC碼(編碼率1/2、碼長12)之檢查矩陣H之例。
於圖3之檢查矩陣H，與圖1相同，分別而言，行之權重為3，列之權重為6。
圖4係表示圖3之檢查矩陣H之Tanner圖。
於此，圖4中，校驗節點係以"+"表示，可變節點係以"="表示。校驗節點及可變節點分別對應於檢查矩陣H之列及行。校驗節點與可變節點間之結線為分枝(edge：邊線)，相當於檢查矩陣之要素"1"。
亦即，檢查矩陣之第j列第i行之要素為1之情況時，於圖4，藉由分枝連接從上第i個可變節點("="之節點)與從上第j個校驗節點("+"之節點)。分枝係表示對應於可變節點之碼位元具有對應於校驗節點之限制條件。
於LDPC碼之解碼方法之和積運算法(Sum Product Algorithm)，重複進行可變節點運算及校驗節點運算。
圖5係表示於可變節點進行之可變節點運算。
於可變節點，對應於所欲計算之分枝之訊息vi 係藉由來自相連於可變節點之剩餘分枝之訊息u1 及u2 、及利用接收值u0i 之式(1)之可變節點運算來求出。對應於其他分枝之訊息亦同樣地求出。
圖6係表示於校驗節點進行之校驗節點運算。
於此，式(2)之校驗節點運算係可利用式a×b=exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)之關係來改寫為式(6)。其中，sign(x)係於x≧0時為1，於x<0時為-1。
[數6]
進一步而言，於x≧0，若將函數Φ(x)定義為式Φ(x)=ln(tanh(x/2))，則式Φ-1 (x)=2tanh-1 (e-x )成立，因此式(6)可變形為式(7)。
[數7]
於校驗節點，式(2)之校驗節點運算係按照式(7)來進行。
亦即，於校驗節點，如圖6，對應於所欲計算之分枝之訊息uj 係藉由利用來自相連於校驗節點之剩餘分枝之訊息v1 ,v2 ,v3 ,v4 ,v5 之式(7)之校驗節點運算來求出。對應於其他分枝之訊息亦同樣地求出。
此外，式(7)之函數Φ(x)亦可表示為Φ(x)=ln((ex +1)/(ex -1))，於x＞0則為Φ(x)=Φ-1 (x)。將函數Φ(x)及Φ-1 (x)實裝於硬體時，雖有利用LUT(Look Up Table：查找表)實裝之情況，但兩者均成為同一LUT。
[專利文獻1]DVB-S.2:ETSI EN 302 307 V1.1.2(2006-06)
LDPC碼據知在AWGN(Additive White Gaussian Noise：加成性白色高斯雜訊)通訊道發揮極高之能力，但近年來得知於其他通訊道之條件下，若與以往之疊入碼、或疊入碼與RS(李德所羅門)碼之連接碼相比，其失誤訂正能力亦較高。
總言之，若選擇在AWGN通訊道具有良好性能之碼，則該碼於其他通訊道之性能亦多半較其他碼良好。
然而，例如將LDPC碼適用於地面數位播放時，提案組合DVB-S.2之規格所規定之LDPC碼與DVB-T之規格所規定之調變方式，於LDPC編碼與調變間，設置將LDPC碼之碼位元予以交錯之交錯器(bitinterleaver：位元交錯器)，藉此使LDPC碼在AWGN通訊道之性能提升。
然而，於地波所設想之通訊道，可能發生叢發(burst)失誤或抹除(erasure)。例如於OFDM(Orthogonal Frequency Division Multiplexing：正交分頻多工)系統中，在D/U(Desired to Undesired Ratio：需要/不需要率)為0dB(不需要=回聲之功率與需要=主路徑之功率相等)之多路徑環境下，有因應回聲(echo)(主路徑以外之路徑)之延遲(delay)，特定符元(symbol)之功率成為0(抹除)之情況。
而且，即使為顫振(flutter)(延遲為0且加算有花費都卜勒(doppler)頻率之回聲之通訊道)，於D/U為0dB之情況下，依都卜勒頻率而產生特定時刻之OFDM之符元全體之功率成為0(抹除)之情況。
進一步而言，由於從天線至接收裝置之布線狀況或電源之不安定性，亦可能發生叢發失誤。
以往，即使於如上述有叢發失誤或抹除之通訊道，仍多半利用在AWGN通訊道性能良好之失誤訂正碼。
另一方面，於LDPC碼之解碼中，於檢查矩陣H之行，甚而於對應於LDPC碼之碼位元之可變節點，由於如圖5所示，進行伴隨有LDPC碼之碼位元(之接收值u0i )之加算之式(1)之可變節點運算，因此若於該可變節點運算所用之碼位元產生錯誤，則所求出之訊息之精度降低。
然後，於LDPC碼之解碼中，於校驗節點，由於利用以相連於該校驗節點之可變節點所求出之訊息，進行式(7)之校驗節點運算，因此若相連之複數可變節點(對應之LDPC碼之碼位元)同時成為錯誤(包含抹除)之校驗節點數變多，則解碼之性能會劣化。
亦即，例如校驗節點若相連於該校驗節點之可變節點2個以上同時變成抹除，則對所有可變節點送回值0之確率與1之確率為等確率之訊息。該情況下，送回等確率之訊息之校驗節點係無助於1次解碼處理(1集合之可變節點運算及校驗節點運算)，其結果，需要甚多解碼處理之重複次數，解碼性能劣化，進一步而言，進行LDPC碼之解碼之接收裝置之消耗電力增大。
因此，現在要求維持在AWGN通訊道之性能，同時提升對叢發失誤或抹除之容錯之手法。
於此，如上述，提案於LDPC編碼與調變間，設置將LDPC碼之碼位元予以交錯之交錯器，藉此使LDPC碼在AWGN通訊道之性能提升，於該交錯器，若可進行降低相連於校驗節點之可變節點(對應之LDPC碼之碼位元)之複數個同時變成錯誤之確率之交錯，則可改善解碼之性能。
本發明係有鑑於該類狀況而完成者，可使對於叢發失誤或抹除等LDPC碼之碼位元錯誤之容錯提升。
本發明之一側面之資料處理裝置係將資料予以交錯，且具備進行同位交錯之同位交錯機構，該同位交錯係將藉由進行按照對應於LDPC(Low Density Parity Check：低密度同位檢查)碼之同位位元之部分即同位矩陣為階梯構造之檢查矩陣之LDPC編碼所獲得之LDPC碼之同位位元交錯至其他同位位元之位置。
本發明之一側面之資料處理方法係將資料予以交錯之資料處理裝置之資料處理方法；包含進行同位交錯之步驟，該同位交錯係前述資料處理裝置將藉由進行按照對應於LDPC(Low Density Parity Check：低密度同位檢查)碼之同位位元之部分即同位矩陣為階梯構造之檢查矩陣之LDPC編碼所獲得之LDPC碼之同位位元交錯至其他同位位元之位置。
於如以上之本發明之一側面中，進行同位交錯，其係將藉由進行按照對應於LDPC碼之同位位元之部分即同位矩陣為階梯構造之檢查矩陣之LDPC編碼所獲得之LDPC碼之同位位元交錯至其他同位位元之位置。
此外，資料處理裝置可為獨立之裝置、亦可為構成1個裝置之內部區塊。
 [發明之效果]
若根據本發明之一側面，可使對於LDPC碼之碼位元錯誤之容錯提升。
圖7係表示適用本發明之傳送系統(系統係指稱複數裝置邏輯地集合之物，不問各結構之裝置是否處於同一框體中)之一實施型態之結構例。
於圖7，傳送系統係由發送裝置11及接收裝置12所構成。
發送裝置11係例如進行電視播放節目之發送之裝置，經由例如衛星線路或地波來發送作為電視播放節目之圖像資料或聲音資料等作為發送對象之對象資料。
接收裝置12係例如接收電視播放節目之調階器或電視受像機，接收從發送裝置11發送而來之對象資料。
圖8係表示圖7之發送裝置11之結構例。
於圖8，發送裝置11係由LDPC編碼部21、位元交錯器22、映射部26及正交調變部27所構成。
對LDPC編碼部21供給有對象資料。
LDPC編碼部21係針對供給至該處之對象資料，按照對應於LDPC碼之同位位元之部分、即同位矩陣成為階梯構造之檢查矩陣進行LDPC編碼，輸出將對象資料作為資訊位元之LDPC碼。
亦即，LDPC編碼部21係進行將對象資料編碼為例如DVB-S.2之規格所規定之LDPC碼之LDPC編碼，輸出其結果所獲得之LDPC碼。
於此，DVB-S.2之規格所規定之LDPC碼為IRA(Irregular Repeat Accumulate：非正規重複累加)碼，該LDPC碼之檢查矩陣之同位矩陣成為階梯構造。關於同位矩陣及階梯構造會於後面敘述。而且，關於IRA碼係記載於例如"Irregular Repeat-Accumulate Codes(非正規重複累加碼),"H. Jin,A. Khandekar,and R. J. McEliece,in Proceedings of 2nd International Symposium on Turbo codes and Related Topics,pp. 1-8,Sept. 2000。
LDPC編碼部21所輸出之LDPC碼係供給至位元交錯器22。
位元交錯器22係將資料予以交錯之資料處理裝置，其由同位交錯器(parity interleaver)23、縱行扭轉交錯器(column twist interleaver)24及解多工器(DEMUX)25所構成。
同位交錯器23係進行同位交錯，將來自LDPC編碼部21之LDPC碼之同位位元，交錯至其他同位位元之位置，並將該同位交錯後之LDPC碼供給至縱行扭轉交錯器24。
縱行扭轉交錯器24係針對來自同位交錯器23之LDPC碼進行縱行扭轉交錯，將該縱行扭轉交錯後之LDPC碼供給至解多工器25。
亦即，LDPC碼係於後述之映射部26，將該LDPC碼之2位元以上之碼位元映射成正交調變之1個符元並發送。
於縱行扭轉交錯器24，為了使對應於位在LDPC編碼部21所用之檢查矩陣之任意1列之1之LDPC碼之複數碼位元，不會映射成1個符元，作為重排來自同位交錯器23之LDPC碼之碼位元之重排處理而進行例如後述之縱行扭轉交錯。
解多工器25係針對來自縱行扭轉交錯器24之LDPC碼，進行替換映射成符元之LDPC碼之2以上之碼位元之位置之替換處理，藉此獲得已強化對於AWGN之容錯之LDPC碼，並供給至映射部26。
映射部26係將來自解多工器25之LDPC碼之2位元以上之碼位元，映射成以正交調變部27所進行之正交調變(多值調變)之調變方式所決定之各信號點。
亦即，映射部26係將來自解多工器25之LDPC碼予以符元化為，由表示與載波同相之I成分之I軸及表示與載波呈正交之Q成分之Q軸所規定之IQ平面(IQ星座)上以調變方式決定之信號點所表示之符元(符元值)。
於此，作為正交調變部27所進行之正交調變之調變方式，有例如包含規定於DVB-T之規格之調變方式之調變方式，亦即例如QPSK(Quadrature Phase Shift Keying：正交相位鍵移)或16QAM(Quadrature Amplitude Modulation：正交振幅調變)、64QAM、256QAM、1024QAM、4096QAM等。於正交調變部27，按照例如發送裝置11之操作者之操作，預先設定藉由某一調變方式進行正交調變。此外，於正交調變部27，可進行其他例如4PAM(Pulse Amplitude Modulation：脈衝振幅調變)和其他正交調變。
於映射部26所獲得之符元係供給至正交調變部27。
正交調變部27係按照來自映射部26之符元，進行載波之正交調變，並發送其結果所獲得之調變信號。
接著，圖9係表示於圖8之LDPC編碼部21用於LDPC編碼之檢查矩陣H。
檢查矩陣H為LDGM(Low-Density Generation Matrix：低密度生成矩陣)構造，可藉由LDPC碼之碼位元中對應於資訊位元之部分之資訊矩陣HA 、及對應於同位位元之同位矩陣HT ，來表示為式H=[HA |HT ](資訊矩陣HA 之要素設為左側要素，同位矩陣HT 之要素設為右側要素之矩陣)。
於此，1個LDPC碼(1碼字)之碼位元中之資訊位元之位元數及同位位元之位元數，分別稱為資訊長K及同位長M，並且1個LDPC碼之碼位元之位元數稱為碼長N(=K+M)。
關於某碼長N之LDPC碼之資訊長K及同位長M係由編碼率決定。而且，檢查矩陣H係列×行為M×N之矩陣。然後，資訊矩陣HA 為M×K之矩陣，同位矩陣HT 為M×M之矩陣。
圖10係表示DVB-S.2之規格所規定之LDPC碼之檢查矩陣H之同位矩陣HT 。
DVB-S.2之規格所規定之LDPC碼之檢查矩陣H之同位矩陣HT 係如圖10所示，成為1之要素排成所謂階梯狀之階梯構造。同位矩陣HT 之列權重就第1列而言為1，就剩餘全部列而言為2。而且，行權重就最後一行而言為1，剩餘全部行為2。
如以上，同位矩陣HT 為階梯構造之檢查矩陣H之LDPC碼可利用該檢查矩陣H容易地生成。
亦即，以列向量c表示LDPC碼(1碼字)，並且將轉置該列向量所獲得之行向量表示作CT 。而且，以列向量A表示LDPC碼之列向量c中之資訊位元之部分，並且以列向量T表示同位位元之部分。
於此，該情況下，列向量c可藉由作為資訊位元之列向量A、及作為同位位元之列向量T，以式c=[A|T](列向量A之要素設為左側要素，列向量T之要素設為右側要素之列向量)來表示。
檢查矩陣H及作為LDPC碼之列向量c=[A|T]必須符合式HcT =0，作為構成符合該式HcT =0之列向量c=[A|T]之同位位元之列向量T可藉由於檢查矩陣H=[HA |HΥ ]之同位矩陣HT 成為圖10所示之階梯構造之情況下，從式HcT =0之行向量HcT 之第1列之要素，依序使各列之要素成為0而可逐次地求出。
圖11係表示DVB-S.2之規格所規定之LDPC碼之檢查矩陣H及行權重。
亦即，圖11A係表示DVB-S.2之規格所規定之LDPC碼之檢查矩陣H。
分別而言，關於檢查矩陣H從第1行之KX行，行權重為X，關於其後之K3行，行權重為3，關於其後之M-1行，行權重為2，關於最後1行，行權重為1。
於此，KX+K3+M-1+1等於碼長N。
於DVB-S.2之規格，行數KX、K3及M(同位長)、以及行權重X係規定如圖11B所示。
亦即，圖11B係表示DVB-S.2之規格所規定之LDPC碼之各編碼率之行數KX、K3及M，以及行權重X。
於DVB-S.2之規格，規定有64800位元及16200位元之碼長N之LDPC碼。
然後，如圖11B所示，關於碼長N為64800位元之LDPC碼，規定有11個編碼率(nominal rate：標稱速率)1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9及9/10，關於碼長N為16200位元之LDPC碼，規定有10個編碼率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6及8/9。
關於LDPC碼，據知對應於檢查矩陣H之行權重越大之行之碼位元，其錯誤率越低。
於圖11所示之DVB-S.2之規格所規定之檢查矩陣H，越是開頭側(左側)之行，其行權重傾向越大，因此關於對應於該檢查矩陣H之LDPC碼，越是開頭側之碼位元，對錯誤越強勢(對於錯誤有容錯)，越是末尾之碼位元，對錯誤傾向越弱勢。
圖12係表示以圖8之正交調變部27進行16QAM之情況下之16個符元(對應之信號點)之IQ平面上之配置。
亦即，圖12A係表示16QAM之符元。
於16QAM，1符元表示4位元，存在有16(=24 )個符元。然後，16個符元係以IQ平面之原點為中心，以I方向×Q方向成為4×4之正方形狀之方式配置。
現在，若將16QAM之1符元所表示之4位元從最高位位元依序表示作y0 、y1 、y2 、y3 ，則於映射部26(圖8)，在調變方式為16QAM之情況下，LDPC碼之碼位元之4位元係被映射成與該4位元一致之4位元y0 至y3 之符元。
圖12B係表示分別關於16QAM之符元所表示之4位元y0 至y3 之位元界線。
於此，關於位元yi (於圖12為i=0,1,2,3)之位元界線係意味該位元yi 成為0之符元及成為1之符元之界線。
如圖12B所示，關於16QAM之符元所表示之4位元y0 至y3 中之最高位位元y0 ，僅有IQ平面之Q軸之1處成為位元界線，關於第2個(從最高位位元算起第2個)之位元y1 ，僅有IQ平面之I軸之1處成為位元界線。
而且，關於第3個位元y2 ，4×4個符元中之上算起第1列與第2列間、及第3列與第4列間之2處成為位元界線。
而且，關於第4個位元y3 ，4×4個符元中之左起第1行與第2行間、及第3行與第4行間之2處成為位元界線。
符元所表示之位元yi 係從位元界線遠離之符元越多，越不易失誤，接近位元界線之符元越多，越容易失誤。
現在，若將不易失誤(對錯誤強勢)之位元稱為「強勢位元」，並且將容易失誤(對錯誤弱勢)之位元稱為「弱勢位元」，則關於16QAM之符元所表示之4位元y0 至y3 ，最高位位元y0 及第2個位元y1 為強勢位元，第3個位元y2 及第4個位元y3 為弱勢位元。
圖13至圖15係表示以圖8之正交調變部27進行64QAM之情況下之64個符元(對應之信號點)之IQ平面上之配置。
於64QAM，1符元表示6位元，存在有64(=26 )個符元。然後，64個符元係以IQ平面之原點為中心，以I方向×Q方向成為8×8之正方形狀之方式配置。
現在，若將64QAM之1符元所表示之6位元從最高位位元依序表示作y0 、y1 、y2 、y3 、y4 、y5 ，則於映射部26(圖8)，在調變方式為64QAM之情況下，LDPC碼之碼位元之6位元係被映射成與該6位元一致之6位元y0 至y5 之符元。
於此，分別而言，圖13係表示分別關於64QAM之符元所表示之6位元y0 至y5 中之最高位位元y0 及第2個位元y1 之位元界線；圖14係表示分別關於第3個位元y2 及第4個位元y3 之位元界線；圖15係表示分別關於第5個位元y4 及第6個位元y5 之位元界線。
如圖13所示，分別關於最高位位元y0 及第2個位元y1 之位元界線為1處。而且，如圖14所示，分別關於第3個位元y2 及第4個位元y3 之位元界線為2處；如圖15所示，分別關於第5個位元y4 及第6個位元y5 之位元界線為4處。
因此，關於64QAM之符元所表示之6位元y0 至y5 ，最高位位元y0 及第2個位元y1 成為強勢位元，第3個位元y2 及第4個位元y3 成為其次強勢之位元。然後，第5個位元y4 及第6個位元y5 成為弱勢位元。
從圖12，進一步從圖13至圖15可知，關於正交調變之符元之位元，有高位位元成為強勢位元，低位位元成為弱勢位元之傾向。
於此，如圖11所說明，關於LDPC編碼部21(圖8)所輸出之LDPC碼，有對錯誤強勢之碼位元及對錯誤弱勢之碼位元。
而且，如圖12至圖15所說明，關於正交調變部27所進行之正交調變之符元之位元，有強勢位元及弱勢位元。
因此，若進行將LDPC碼之對錯誤弱勢之碼位元分配給正交調變之符元之弱勢位元之映射，則作為全體對於錯誤之容錯會降低。
因此，提案一種將LDPC碼之碼位元予以交錯之交錯器，以便進行將LDPC碼之對錯誤弱勢之碼位元分配給正交調變之符元之強勢位元之映射。
圖8之解多工器25係進行該交錯器之處理。
圖16係說明圖8之解多工器25之處理之圖。
亦即，圖16A係表示解多工器25之功能性結構例。
解多工器25係由記憶體31及替換部32所構成。
對記憶體31供給有LDPC碼。
記憶體31係含有於橫列(row)(橫)方向記憶mb位元，並且於縱行(column)(縱)方向記憶N/(mb)位元之記憶容量，將供給至該處之LDPC碼之碼位元於縱行方向寫入，於橫列方向讀出，並供給至替換部32。
於此，m係表示映射成1符元之LDPC碼之碼位元之位元數；b為特定之正整數，其係用於將m予以整數倍之倍數。而且，N(=資訊長K+同位長M)係如上述表示LDPC碼之碼長。
圖16A係表示調變方式為64QAM之情況下之解多工器25之結構例，因此，映射成1符元之LDPC碼之碼位元之位元數m為6位元。
而且，於圖16A，倍數b為1，因此記憶體31係具有縱行方向×橫列方向為N/(6×1)×(6×1)位元之記憶容量。
於此，將記憶體31之橫列方向為1位元之延伸於縱行方向之記憶區域，以下適宜地稱為縱行。於圖16A，記憶體31係由6(=6×1)個縱行所構成。
於解多工器25，LDPC碼之碼位元在構成記憶體31之縱行從上往下方向(縱行方向)之寫入係從左朝向右方向之縱行進行。
然後，若碼位元之寫入至最右縱行之最下面終了，則從構成記憶體31之所有縱行之第1列，往橫列方向以6位元(mb位元)單位讀出碼位元，並供給至替換部32。
替換部32係進行替換來自記憶體31之6位元之碼位元之位置之替換處理，將其結果所獲得之6位元作為表示64QAM之1符元之6位元y0 ,y1 ,y2 ,y3 ,y4 ,y5 而輸出。
亦即，若將從記憶體31往橫列方向讀出之6位元之碼位元，從最高位位元依序表示作b0 ,b1 ,b2 ,b3 ,b4 ,b5 ，則以圖11所說明之行權重之關係，位於位元b0 之方向之碼位元係成為對錯誤強勢之碼位元，位於位元b5 之方向之碼位元係成為對錯誤弱勢之碼位元。
於替換部32，為了使來自記憶體31之6位元之碼位元b0 至b5 中對錯誤弱勢之碼位元，分配給表示64QAM之1符元之6位元y0 至y5 中之強勢位元，進行替換來自記憶體31之6位元之碼位元b0 至b5 之位置之替換處理。
於此，作為如何替換來自記憶體31之6位元之碼位元b0 至b5 ，並分配給表示64QAM之1符元之6位元y0 至y5 之各個之替換方式，從各企業提案有各種方式。
分別而言，圖16B係表示第1替換方式，圖16C係表示第2替換方式，圖16D係表示第3替換方式。
於圖16B至圖16D，(於後述之圖17亦相同)，連結位元bi 與yj 之線段係意味將碼位元bi 分配給符元之位元yj (替換至位元yj 之位置)。
作為圖16B之第1替換方式，提案採用3種類中之任1種，作為圖16C之第2替換方式，提案採用2種類中之任1種。
作為圖16D之第3替換方式，提案順序地選擇6種類來利用。
圖17係表示調變方式為64QAM(因此，映射成1符元之LDPC碼之碼位元之位元數m與圖16同樣為6位元)且倍數b為2之情況下之解多工器25之結構例、及第4替換方式。
倍數b為2之情況下，記憶體31係具有縱行方向×橫列方向為N/(6×2)×(6×2)位元之記憶容量，由12(=6×2)個縱行所構成。
圖17A係表示對記憶體31之LDPC碼之寫入順序。
於解多工器25，如圖16所說明，LDPC碼之碼位元在構成記憶體31之縱行從上往下方向(縱行方向)之寫入係從左朝向右方向之縱行進行。
然後，若碼位元之寫入至最右縱行之最下面終了，則從構成記憶體31之所有縱行之第1列，往橫列方向以12位元(mb位元)單位讀出碼位元，並供給至替換部32。
替換部32係進行將來自記憶體31之12位元之碼位元之位置，以第4替換方式替換之替換處理，並將其結果所獲得之12位元，作為表示64QAM之2符元(b個符元)之12位元，亦即作為表示64QAM之1符元之6位元y0 ,y1 ,y2 ,y3 ,y4 ,y5 及表示接著之1符元之6位元y0 ,y1 ,y2 ,y3 ,y4 ,y5 而輸出。
於此，圖17B係表示藉由圖17A之替換部32所進行之替換處理之第4替換方式。
此外，何種替換方式最佳，亦即如何最佳改善AWGN通訊道之錯誤率係依LDPC碼之編碼率等而不同。
接著，參考圖18至圖20來說明關於藉由圖8之同位交錯器23所進行之同位交錯。
圖18係表示LDPC碼之檢查矩陣之Tanner圖(一部分)。
校驗節點係若如圖18所示，相連於該校驗節點之可變節點(對應之碼位元)之2個等複數個同時成為抹除等錯誤，則對相連於該校驗節點之所有可變節點，送回值0之確率與1之確率為等確率之訊息。因此，若相連於同一校驗節點之複數可變節點同時成為抹除等，則解碼性能會劣化。
然而，圖8之LDPC編碼部21所輸出之DVB-S.2之規格所規定之LDPC碼為IRA碼，檢查矩陣H之同位矩陣HT 係如圖10所示成為階梯構造。
圖19係表示成為階梯構造之同位矩陣HT 及對應於該同位矩陣HT 之Tanner圖。
亦即，圖19A係表示成為階梯構造之同位矩陣HT ；圖19B係表示對應於圖19A之同位矩陣HT 之Tanner圖。
同位矩陣HT 成為階梯構造之情況下，於該同位矩陣HT 之Tanner圖中，利用LDPC碼之對應於同位矩陣HT 之值為1之要素之行之鄰接碼位元(同位位元)來求出訊息之可變節點，係相連於同一校驗節點。
因此，若由於叢發失誤或抹除等，上述鄰接之同位位元同時變成錯誤，則相連在分別對應於該變成錯誤之複數同位位元之複數可變節點(利用同位位元求出訊息之可變節點)之校驗節點會將值0之確率與1之確率為等確率之訊息，送回相連於該校驗節點之可變節點，因此解碼性能會劣化。然後，於叢發長(由於叢發而變成錯誤之位元數)甚大之情況時，解碼性能進一步劣化。
因此，同位交錯器23(圖8)係為了防止上述解碼性能之，劣化，進行將來自LDPC編碼部21之LDPC碼之同位位元，予以交錯至其他同位位元之位置之同位交錯。
圖20係表示對應於圖8之同位交錯器23進行同位交錯後之LDPC碼之檢查矩陣H之同位矩陣HT 。
於此，LDPC編碼部21所輸出之對應於DVB-S.2之規格所規定之LDPC碼之檢查矩陣H之資訊矩陣HA 係成為循環構造。
循環構造係指稱某行與其他行之循環一致之構造，亦包含例如於每P行，該P行之各列之1之位置為將該P行之最初行，僅以與除算同位長M所得之值q成比例之值，往行方向循環移位後之位置之構造。以下，適宜地將循環構造之P行稱為循環構造之單位之行數。
作為LDPC編碼部21所輸出之DVB-S.2之規格所規定之LDPC碼係如圖11所說明，有碼長N為64800位元及16200位元之2種類LDPC碼。
現在，若著眼於碼長N為64800位元及16200位元之2種類LDPC碼中之碼長N為64800位元之LDPC碼，則該碼長N為64800位元之LDPC碼之編碼率係如圖11所說明有11個。
關於該11個編碼率分別之碼長N為64800位元之LDPC碼，就任一個而言，於DVB-S.2之規格均規定循環構造之單位之行數P為同位長M之約數中之一及M除外之約數之一之360。
而且，關於11個編碼率分別之碼長N為64800位元之LDPC碼，同位長M係利用依編碼率而不同之值q，成為以式M=q×P=q×360所表示之質數以外之值。因此，值q亦與循環構造之單位之行數P同樣為同位長M之約數中之1及M除外之約數之其他1個，藉由以循環構造之單位之行數P除算同位長M來獲得(同位長M之約數之P及q之積為同位長M)。
同位交錯器23係如上述，若將資訊長設為K，而且將0以上、小於P之整數設為x，並且將0以上、小於q之整數設為y，則作為同位交錯，將來自LDPC編碼部21之LDPC碼之第K+1至K+M(=N)個碼位元之同位位元中之第K+qx+y+1個碼位元，交錯至第K+Py+X+1個碼位元之位置。
若根據該類同位交錯，則由於相連於同一校驗節點之可變節點(對應之同位位元)僅相隔循環構造之單位之行數P，亦即於此僅相隔360位元，因此於叢發長小於360位元之情況時，可避免相連於同一校驗節點之可變節點之複數個同時變成錯誤之事態，其結果可改善對於叢發失誤之容錯。
此外，將第K+qx+y+1個碼位元交錯至第K+Py+x+1個碼位元之位置之同位交錯後之LDPC碼，係與原本之檢查矩陣H進行將第K+qx+y+1行置換為第K+Py+x+1行之行置換所獲得之檢查矩陣(以下亦稱轉換檢查矩陣)之LDPC碼一致。
而且，於轉換檢查矩陣之同位矩陣，如圖20所示出現以P行(於圖20為360行)作為單位之擬似循環構造。
於此，擬似循環構造係意味一部分除外之部分成為循環構造之構造。對於DVB-S.2之規格所規定之LDPC碼之檢查矩陣，施以相當於同位交錯之行置換所獲得之轉換檢查矩陣係於其右角落部分之360列×360行之部分(後述之移位矩陣)，僅缺少1個1之要素(成為0之要素)，因此非(完全)循環構造而成為擬似循環構造。
此外，圖20之轉換檢查矩陣係成為對於原本之檢查矩陣H，除相當於同位交錯之行置換以外，亦施以用以使轉換檢查矩陣以後述之構成矩陣構成之列之置換(列置換)後之矩陣。
接著，參考圖21至圖24，來說明關於作為藉由圖8之縱行扭轉交錯器24所進行之重排處理之縱行扭轉交錯。
於圖8之發送裝置11，為了提升頻率之利用效率，如上述將LDPC碼之碼位元之2位元以上作為1個符元發送。亦即，例如將碼位元之2位元作為1個符元之情況時，作為調變方式係利用例如QPSK，將碼位元之4位元作為1個符元之情況時，作為調變方式係利用例如16QAM。
如此，將碼位元之2位元以上作為1個符元發送之情況時，若於某符元發生抹除等，則該符元之碼位元全部變成錯誤(抹除)。
因此，為了使解碼性能提升，降低相連於同一校驗節點之可變節點(對應之碼位元)之複數個同時變成抹除之確率，必須避免對應於1個符元之碼位元之可變節點相連於同一校驗節點。
另一方面，如上述，LDPC編碼部21所輸出之DVB-S.2之規格所規定之LDPC碼之檢查矩陣H，資訊矩陣HA 含有循環構造，同位矩陣HT 含有階梯構造。然後，如圖20所說明，於同位交錯後之LDPC碼之檢查矩陣即轉換檢查矩陣，於同位矩陣亦出現循環構造(正確而言，如上述為擬似循環構造)。
圖21係表示轉換檢查矩陣。
亦即，圖21A係表示碼長N為64800位元、編碼率(r)為3/4之LDPC碼之檢查矩陣H之轉換檢查矩陣。
於圖21A，於轉換檢查矩陣，值為1之要素之位置係以點(‧)表示。
圖21B係以圖21A之轉換檢查矩陣之LDPC碼，亦即以同位交錯後之LDPC碼作為對象，表示解多工器25(圖8)所進行之處理。
於圖21B，將調變方式設為16QAM，於構成解多工器25之記憶體31之4縱行，同位交錯後之LDPC碼之碼位元係寫入於縱行方向。
於構成記憶體31之4縱行，寫入於縱行方向之碼位元係於橫列方向，以4位元單位讀出而成為1符元。
該情況下，成為1符元之4位元之碼位元B0 ,Bl ,B2 ,B3 可能成為對應於位於圖21A之轉換後檢查矩陣之任意1列之1之碼位元，該情況下，分別對應於該碼位元B0 ,Bl ,B2 ,B3 之可變節點係相連於同一校驗節點。
因此，於1符元之4位元之碼位元B0 ,B1 ,B2 ,B3 成為對應於位於轉換後檢查矩陣之任意1列之1之碼位元之情況下，若於該符元發生抹除，則於分別對應於碼位元B0 ,Bl ,B2 ,B3 之可變節點所相連之同一校驗節點，無法求出適當之訊息，其結果，解碼性能會劣化。
關於編碼率為3/4以外之編碼率亦相同，對應於相連於同一校驗節點之複數可變節點之複數碼位元可能作為16QAM之1個符元。
因此，縱行扭轉交錯器24係進行將來自同位交錯器23之同位交錯後之LDPC碼之碼位元，予以交錯之縱行扭轉交錯，以便對應於位於轉換檢查矩陣之任意1列之1之複數碼位元，不會映射成1個符元。
圖22係說明縱行扭轉交錯之圖。
亦即，圖22係表示解多工器25之記憶體31(圖16、圖17)。
記憶體31係如圖16所說明，具有於縱行(縱)方向記憶mb位元，並且於橫列(橫)方向記憶N/(mb)位元之記憶容量，由mb個縱行所構成。然後，縱行扭轉交錯器24係對於記憶體31，控制將LDPC碼之碼位元寫入於縱行方向、於橫列方向讀出時之開始寫位置，藉此進行縱行扭轉交錯。
亦即，於縱行扭轉交錯器24，分別針對複數縱行，適宜地變更開始碼位元之寫入之開始寫位置，以使於橫列方向讀出之作為1符元之複數碼位元，不會成為對應於位於轉換檢查矩陣之任意1列之1之碼位元(重排LDPC碼之碼位元，以使對應於位於檢查矩陣之任意1列之1之複數碼位元不含於同一符元)。
於此，圖22係調變方式為16QAM且圖16所說明之倍數b為1之情況下之記憶體31之結構例。因此，映射成1符元之LDPC碼之碼位元之位元數m為4位元，而且記憶體31係以4(=mb)個縱行所構成。
圖22之縱行扭轉交錯器24(取代圖16之解多工器25)係從左朝向右方向之縱行，進行將LDPC碼之碼位元從構成記憶體31之4個縱行從上往下方向(縱行方向)之寫入。
然後，若碼位元之寫入至最右縱行終了，則縱行扭轉交錯器24係從構成記憶體31之所有縱行之第1列，於橫列方向以4位元(mb位元)單位讀出碼位元，並作為縱行扭轉交錯後之LDPC碼輸出至解多工器25之替換部32(圖16、圖17)。
其中，於圖22之縱行扭轉交錯器24，若將各縱行之開頭(最上面)之位置之位址設為0，以升序之整數表示縱行方向之各位置之位址，則關於最左縱行，將開始寫位置設作位址為0之位置，關於(左起)第2縱行，將開始寫位置設作位址為2之位置，關於第3縱行，將開始寫位置設作位址為4之位置，關於第4縱行，將開始寫位置設作位址為7之位置。
此外，關於開始寫位置是位址為0之位置以外之位置之縱行，將碼位元寫入至最下面之位置後，返回開頭(位址為0之位置)，進行即將至開始寫位置前之位置為止之寫入。然後，其後進行對下一(右)縱行之寫入。
藉由進行如以上之縱行扭轉交錯，關於DVB-S.2之規格所規定之碼長N為64800之所有編碼率之LDPC碼，可避免對應於相連於同一校驗節點之複數可變節點之複數碼位元被作為16QAM之1個符元(含於同一符元)其結果，可使有抹除之通訊道之解碼性能提升。
圖23係針對DVB-S.2之規格所規定之碼長N為64800之11個編碼率分別之LDPC碼，依各調變方式表示縱行扭轉交錯所必要之記憶體31之縱行數及開始寫位置之位址。
作為解多工器25(圖8)之替換處理之替換方式，採用圖16之第1至第3替換方式中之任一方式，且作為調變方式採用QPSK之情況下，1符元之位元數m為2位元，倍數b為1。
該情況下，若根據圖23，記憶體31係含有於橫列方向記憶2×1(=mb)位元之2個縱行，於縱行方向記憶64800/(2×1)位元。然後，記憶體31之2個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為2之位置。
而且，作為解多工器25(圖8)之替換處理之替換方式，採用圖17之第4替換方式，且作為調變方式採用QPSK之情況下，1符元之位元數m為2位元，倍數b為2。
該情況下，若根據圖23，記憶體31係含有於橫列方向記憶2×2(=mb)位元之4個縱行，於縱行方向記憶64800/(2×2)位元。然後，記憶體31之4個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為2之位置，第3縱行之開始寫位置設作位址為4之位置，第4縱行之開始寫位置設作位址為7之位置。
進一步而言，作為解多工器25(圖8)之替換處理之替換方式，採用圖16之第1至第3替換方式中之任一方式，且作為調變方式採用16QAM之情況下，1符元之位元數m為4位元，倍數b為1。
該情況下，若根據圖23，記憶體31係含有於橫列方向記憶4×1(=mb)位元之4個縱行，於縱行方向記憶64800/(4×1)位元。然後，記憶體31之4個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為2之位置，第3縱行之開始寫位置設作位址為4之位置，第4縱行之開始寫位置設作位址為7之位置。
而且，作為解多工器25(圖8)之替換處理之替換方式，採用圖17之第4替換方式，且作為調變方式採用16QAM之情況下，1符元之位元數m為4位元，倍數b為2。
該情況下，若根據圖23，記憶體31係含有於橫列方向記憶4×2(=mb)位元之8個縱行，於縱行方向記憶64800/(4×2)位元。然後，記憶體31之8個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為0之位置，第3縱行之開始寫位置設作位址為2之位置，第4縱行之開始寫位置設作位址為4之位置，第5縱行之開始寫位置設作位址為4之位置，第6縱行之開始寫位置設作位址為5之位置，第7縱行之開始寫位置設作位址為7之位置，第8縱行之開始寫位置設作位址為7之位置。
進一步而言，作為解多工器25(圖8)之替換處理之替換方式，採用圖16之第1至第3替換方式中之任一方式，且作為調變方式採用64QAM之情況下，1符元之位元數m為6位元，倍數b為1。
該情況下，若根據圖23，記憶體31係含有於橫列方向記憶6×1位元之6個縱行，於縱行方向記憶64800/(6×1)位元。然後，記憶體31之6個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為2之位置，第3縱行之開始寫位置設作位址為5之位置，第4縱行之開始寫位置設作位址為9之位置，第5縱行之開始寫位置設作位址為10之位置，第6縱行之開始寫位置設作位址為13之位置。
而且，作為解多工器25(圖8)之替換處理之替換方式，採用圖17之第4替換方式，且作為調變方式採用64QAM之情況下，1符元之位元數m為6位元，倍數b為2。
該情況下，若根據圖23，記憶體31係含有於橫列方向記憶6×2位元之12個縱行，於縱行方向記憶64800/(6×2)位元。然後，記憶體31之12個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為0之位置，第3縱行之開始寫位置設作位址為2之位置，第4縱行之開始寫位置設作位址為2之位置，第5縱行之開始寫位置設作位址為3之位置，第6縱行之開始寫位置設作位址為4之位置，第7縱行之開始寫位置設作位址為4之位置，第8縱行之開始寫位置設作位址為5之位置，第9縱行之開始寫位置設作位址為5之位置，第10縱行之開始寫位置設作位址為7之位置，第11縱行之開始寫位置設作位址為8之位置，第12縱行之開始寫位置設作位址為9之位置。
進一步而言，作為解多工器25(圖8)之替換處理之替換方式，採用圖16之第1至第3替換方式中之任一方式，且作為調變方式採用256QAM之情況下，1符元之位元數m為8位元，倍數b為1。該情況下，若根據圖23，記憶體31係含有於橫列方向記憶8×1位元之8個縱行，於縱行方向記憶64800/(8×1)位元。然後，記憶體31之8個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為0之位置，第3縱行之開始寫位置設作位址為2之位置，第4縱行之開始寫位置設作位址為4之位置，第5縱行之開始寫位置設作位址為4之位置，第6縱行之開始寫位置設作位址為5之位置，第7縱行之開始寫位置設作位址為7之位置，第8縱行之開始寫位置設作位址為7之位置。
而且，作為解多工器25(圖8)之替換處理之替換方式，採用圖17之第4替換方式，且作為調變方式採用256QAM之情況下，1符元之位元數m為8位元，倍數b為2。
該情況下，若根據圖23，記憶體31係含有於橫列方向記憶8×2位元之16個縱行，於縱行方向記憶64800/(8×2)位元。然後，記憶體31之16個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為2之位置，第3縱行之開始寫位置設作位址為2之位置，第4縱行之開始寫位置設作位址為2之位置，第5縱行之開始寫位置設作位址為2之位置，第6縱行之開始寫位置設作位址為3之位置，第7縱行之開始寫位置設作位址為7之位置，第8縱行之開始寫位置設作位址為15之位置，第9縱行之開始寫位置設作位址為16之位置，第10縱行之開始寫位置設作位址為20之位置，第11縱行之開始寫位置設作位址為22之位置，第12縱行之開始寫位置設作位址為22之位置，第13縱行之開始寫位置設作位址為27之位置，第14縱行之開始寫位置設作位址為27之位置，第15縱行之開始寫位置設作位址為28之位置，第16縱行之開始寫位置設作位址為32之位置。
進一步而言，作為解多工器25(圖8)之替換處理之替換方式，採用圖16之第1至第3替換方式中之任一方式，且作為調變方式採用1024QAM之情況下，1符元之位元數m為10位元，倍數b為1。
該情況下，若根據圖23，記憶體31係含有於橫列方向記憶10×1位元之10個縱行，於縱行方向記憶64800/(10×1)位元。然後，記憶體31之10個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為3之位置，第3縱行之開始寫位置設作位址為6之位置，第4縱行之開始寫位置設作位址為8之位置，第5縱行之開始寫位置設作位址為11之位置，第6縱行之開始寫位置設作位址為13之位置，第7縱行之開始寫位置設作位址為15之位置，第8縱行之開始寫位置設作位址為17之位置，第9縱行之開始寫位置設作位址為18之位置，第10縱行之開始寫位置設作位址為20之位置。
而且，作為解多工器25(圖8)之替換處理之替換方式，採用圖17之第4替換方式，且作為調變方式採用1024QAM之情況下，1符元之位元數m為10位元，倍數b為2。
該情況下，若根據圖23，記憶體31係含有於橫列方向記憶10×2位元之20個縱行，於縱行方向記憶64800/(10×2)位元。然後，記憶體31之20個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為1之位置，第3縱行之開始寫位置設作位址為3之位置，第4縱行之開始寫位置設作位址為4之位置，第5縱行之開始寫位置設作位址為5之位置，第6縱行之開始寫位置設作位址為6之位置，第7縱行之開始寫位置設作位址為6之位置，第8縱行之開始寫位置設作位址為9之位置，第9縱行之開始寫位置設作位址為13之位置，第10縱行之開始寫位置設作位址為14之位置，第11縱行之開始寫位置設作位址為14之位置，第12縱行之開始寫位置設作位址為16之位置，第13縱行之開始寫位置設作位址為21之位置，第14縱行之開始寫位置設作位址為21之位置，第15縱行之開始寫位置設作位址為23之位置，第16縱行之開始寫位置設作位址為25之位置，第17縱行之開始寫位置設作位址為25之位置，第18縱行之開始寫位置設作位址為26之位置，第19縱行之開始寫位置設作位址為28之位置，第20縱行之開始寫位置設作位址為30之位置。
進一步而言，作為解多工器25(圖8)之替換處理之替換方式，採用圖16之第1至第3替換方式中之任一方式，且作為調變方式採用4096QAM之情況下，1符元之位元數m為12位元，倍數b為1。
該情況下，若根據圖23，記憶體31係含有於橫列方向記憶12×1位元之12個縱行，於縱行方向記憶64800/(12×1)位元。然後，記憶體31之12個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為0之位置，第3縱行之開始寫位置設作位址為2之位置，第4縱行之開始寫位置設作位址為2之位置，第5縱行之開始寫位置設作位址為3之位置，第6縱行之開始寫位置設作位址為4之位置，第7縱行之開始寫位置設作位址為4之位置，第8縱行之開始寫位置設作位址為5之位置，第9縱行之開始寫位置設作位址為5之位置，第10縱行之開始寫位置設作位址為7之位置，第11縱行之開始寫位置設作位址為8之位置，第12縱行之開始寫位置設作位址為9之位置。
而且，作為解多工器25(圖8)之替換處理之替換方式，採用圖17之第4替換方式，且作為調變方式採用4096QAM之情況下，1符元之位元數m為10位元，倍數b為2。
該情況下，若根據圖23，記憶體31係含有於橫列方向記憶12×2位元之24個縱行，於縱行方向記憶64800/(12×2)位元。然後，記憶體31之24個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為5之位置，第3縱行之開始寫位置設作位址為8之位置，第4縱行之開始寫位置設作位址為8之位置，第5縱行之開始寫位置設作位址為8之位置，第6縱行之開始寫位置設作位址為8之位置，第7縱行之開始寫位置設作位址為10之位置，第8縱行之開始寫位置設作位址為10之位置，第9縱行之開始寫位置設作位址為10之位置，第10縱行之開始寫位置設作位址為12之位置，第11縱行之開始寫位置設作位址為13之位置，第12縱行之開始寫位置設作位址為16之位置，第13縱行之開始寫位置設作位址為17之位置，第14縱行之開始寫位置設作位址為19之位置，第15縱行之開始寫位置設作位址為21之位置，第16縱行之開始寫位置設作位址為22之位置，第17縱行之開始寫位置設作位址為23之位置，第18縱行之開始寫位置設作位址為26之位置，第19縱行之開始寫位置設作位址為37之位置，第20縱行之開始寫位置設作位址為39之位置，第21縱行之開始寫位置設作位址為40之位置，第22縱行之開始寫位置設作位址為41之位置，第23縱行之開始寫位置設作位址為41之位置，第24縱行之開始寫位置設作位址為41之位置。
圖24係針對DVB-S.2之規格所規定之碼長N為16200之10個編碼率分別之LDPC碼，依各調變方式表示縱行扭轉交錯所必要之記憶體31之縱行數及開始寫位置之位址。
作為解多工器25(圖8)之替換處理之替換方式，採用圖16之第1至第3替換方式中之任一方式，且作為調變方式採用QPSK之情況下，1符元之位元數m為2位元，倍數b為1。
該情況下，若根據圖24，記憶體31係含有於橫列方向記憶2×1位元之2個縱行，於縱行方向記憶16200/(2×1)位元。然後，記憶體31之2個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為0之位置。
進一步而言，作為解多工器25(圖8)之替換處理之替換方式，採用圖17之第4替換方式，且作為調變方式採用QPSK之情況下，1符元之位元數m為2位元，倍數b為2。
該情況下，若根據圖24，記憶體31係含有於橫列方向記憶2×2位元之4個縱行，於縱行方向記憶16200/(2×2)位元。
然後，記憶體31之4個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為2之位置，第3縱行之開始寫位置設作位址為3之位置，第4縱行之開始寫位置設作位址為3之位置。
而且，作為解多工器25(圖8)之替換處理之替換方式，採用圖16之第1至第3替換方式中之任一方式，且作為調變方式採用16QAM之情況下，1符元之位元數m為4位元，倍數b為1。
該情況下，若根據圖24，記憶體31係含有於橫列方向記憶4×1位元之4個縱行，於縱行方向記憶16200/(4×1)位元。然後，記憶體31之4個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為2之位置，第3縱行之開始寫位置設作位址為3之位置，第4縱行之開始寫位置設作位址為3之位置。
進一步而言，作為解多工器25(圖8)之替換處理之替換方式，採用圖17之第4替換方式，且作為調變方式採用16QAM之情況下，1符元之位元數m為4位元，倍數b為2。
該情況下，若根據圖24，記憶體31係含有於橫列方向記憶4×2位元之8個縱行，於縱行方向記憶16200/(4×2)位元。然後，記憶體31之8個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為0之位置，第3縱行之開始寫位置設作位址為0之位置，第4縱行之開始寫位置設作位址為1之位置，第5縱行之開始寫位置設作位址為7之位置，第6縱行之開始寫位置設作位址為20之位置，第7縱行之開始寫位置設作位址為20之位置，第8縱行之開始寫位置設作位址為21之位置。
而且，作為解多工器25(圖8)之替換處理之替換方式，採用圖16之第1至第3替換方式中之任一方式，且作為調變方式採用64QAM之情況下，1符元之位元數m為6位元，倍數b為1。
該情況下，若根據圖24，記憶體31係含有於橫列方向記憶6×1位元之6個縱行，於縱行方向記憶16200/(6×1)位元。然後，記憶體31之6個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為0之位置，第3縱行之開始寫位置設作位址為2之位置，第4縱行之開始寫位置設作位址為3之位置，第5縱行之開始寫位置設作位址為7之位置，第6縱行之開始寫位置設作位址為7之位置。
進一步而言，作為解多工器25(圖8)之替換處理之替換方式，採用圖17之第4替換方式，且作為調變方式採用64QAM之情況下，1符元之位元數m為6位元，倍數b為2。
該情況下，若根據圖24，記憶體31係含有於橫列方向記憶6×2位元之12個縱行，於縱行方向記憶16200/(6×2)位元。然後，記憶體31之12個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為0之位置，第3縱行之開始寫位置設作位址為0之位置，第4縱行之開始寫位置設作位址為2之位置，第5縱行之開始寫位置設作位址為2之位置，第6縱行之開始寫位置設作位址為2之位置，第7縱行之開始寫位置設作位址為3之位置，第8縱行之開始寫位置設作位址為3之位置，第9縱行之開始寫位置設作位址為3之位置，第10縱行之開始寫位置設作位址為6之位置，第11縱行之開始寫位置設作位址為7之位置，第12縱行之開始寫位置設作位址為7之位置。
而且，作為解多工器25(圖8)之替換處理之替換方式，採用圖16之第1至第3替換方式中之任一方式，且作為調變方式採用256QAM之情況下，1符元之位元數m為8位元，倍數b為1。
該情況下，若根據圖24，記憶體31係含有於橫列方向記憶8×1位元之8個縱行，於縱行方向記憶16200/(8×1)位元。然後，記憶體31之8個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為0之位置，第3縱行之開始寫位置設作位址為0之位置，第4縱行之開始寫位置設作位址為1之位置，第5縱行之開始寫位置設作位址為7之位置，第6縱行之開始寫位置設作位址為20之位置，第7縱行之開始寫位置設作位址為20之位置，第8縱行之開始寫位置設作位址為21之位置。
進一步而言，作為解多工器25(圖8)之替換處理之替換方式，採用圖16之第1至第3替換方式中之任一方式，且作為調變方式採用1024QAM之情況下，1符元之位元數m為10位元，倍數b為1。
該情況下，若根據圖24，記憶體31係含有於橫列方向記憶10×1位元之10個縱行，於縱行方向記憶16200/(10×1)位元。然後，記憶體31之10個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為1之位置，第3縱行之開始寫位置設作位址為2之位置，第4縱行之開始寫位置設作位址為2之位置，第5縱行之開始寫位置設作位址為3之位置，第6縱行之開始寫位置設作位址為3之位置，第7縱行之開始寫位置設作位址為4之位置，第8縱行之開始寫位置設作位址為4之位置，第9縱行之開始寫位置設作位址為5之位置，第10縱行之開始寫位置設作位址為7之位置 。
而且，作為解多工器25(圖8)之替換處理之替換方式，採用圖17之第4替換方式，且作為調變方式採用1024QAM之情況下，1符元之位元數m為10位元，倍數b為2。
該情況下，若根據圖24，記憶體31係含有於橫列方向記憶10×2位元之20個縱行，於縱行方向記憶16200/(10×2)位元。然後，記憶體31之20個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為0之位置，第3縱行之開始寫位置設作位址為0之位置，第4縱行之開始寫位置設作位址為2之位置，第5縱行之開始寫位置設作位址為2之位置，第6縱行之開始寫位置設作位址為2之位置，第7縱行之開始寫位置設作位址為2之位置，第8縱行之開始寫位置設作位址為2之位置，第9縱行之開始寫位置設作位址為5之位置，第10縱行之開始寫位置設作位址為5之位置，第11縱行之開始寫位置設作位址為5之位置，第12縱行之開始寫位置設作位址為5之位置，第13縱行之開始寫位置設作位址為5之位置，第14縱行之開始寫位置設作位址為7之位置，第15縱行之開始寫位置設作位址為7之位置，第16縱行之開始寫位置設作位址為7之位置，第17縱行之開始寫位置設作位址為7之位置，第18縱行之開始寫位置設作位址為8之位置，第19縱行之開始寫位置設作位址為8之位置，第20縱行之開始寫位置設作位址為10之位置。
進一步而言，作為解多工器25(圖8)之替換處理之替換方式，採用圖16之第1至第3替換方式中之任一方式，且作為調變方式採用4096QAM之情況下，1符元之位元數m為12位元，倍數b為1。
該情況下，若根據圖24，記憶體31係含有於橫列方向記憶12×1位元之12個縱行，於縱行方向記憶16200/(12×1)位元。然後，記憶體31之12個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為0之位置，第3縱行之開始寫位置設作位址為0之位置，第4縱行之開始寫位置設作位址為2之位置，第5縱行之開始寫位置設作位址為2之位置，第6縱行之開始寫位置設作位址為2之位置，第7縱行之開始寫位置設作位址為3之位置，第8縱行之開始寫位置設作位址為3之位置，第9縱行之開始寫位置設作位址為3之位置，第10縱行之開始寫位置設作位址為6之位置，第11縱行之開始寫位置設作位址為7之位置，第12縱行之開始寫位置設作位址為7之位置。
而且，作為解多工器25(圖8)之替換處理之替換方式，採用圖17之第4替換方式，且作為調變方式採用4096QAM之情況下，1符元之位元數m為12位元，倍數b為2。
該情況下，若根據圖24，記憶體31係含有於橫列方向記憶12×2位元之24個縱行，於縱行方向記憶16200/(12×2)位元。然後，記憶體31之24個縱行中，分別第1縱行之開始寫位置設作位址為0之位置，第2縱行之開始寫位置設作位址為0之位置，第3縱行之開始寫位置設作位址為0之位置，第4縱行之開始寫位置設作位址為0之位置，第5縱行之開始寫位置設作位址為0之位置，第6縱行之開始寫位置設作位址為0之位置，第7縱行之開始寫位置設作位址為0之位置，第8縱行之開始寫位置設作位址為1之位置，第9縱行之開始寫位置設作位址為1之位置，第10縱行之開始寫位置設作位址為1之位置，第11縱行之開始寫位置設作位址為2之位置，第12縱行之開始寫位置設作位址為2之位置，第13縱行之開始寫位置設作位址為2之位置，第14縱行之開始寫位置設作位址為3之位置，第15縱行之開始寫位置設作位址為7之位置，第16縱行之開始寫位置設作位址為9之位置，第17縱行之開始寫位置設作位址為9之位置，第18縱行之開始寫位置設作位址為9之位置，第19縱行之開始寫位置設作位址為10之位置，第20縱行之開始寫位置設作位址為10之位置，第21縱行之開始寫位置設作位址為10之位置，第22縱行之開始寫位置設作位址為10之位置，第23縱行之開始寫位置設作位址為10之位置，第24縱行之開始寫位置設作位址為11之位置。
接著，參考圖25之流程圖來說明關於圖8之發送裝置11所進行之發送處理。
LDPC編碼部21係於該處等待對象資料供給，於步驟S101，將對象資料編碼為LDPC碼，將該LDPC碼供給至位元交錯器22，處理係前進至步驟S102。
位元交錯器22係於步驟S102，將來自LDPC編碼部21之LDPC碼作為對象，進行位元交錯，該位元交錯後之LDPC碼供給至映射部26，處理係前進至S103。
亦即，於步驟S102，於位元交錯器22，同位交錯器23係將來自LDPC編碼部21之LDPC碼作為對象，進行同位交錯，將該同位交錯後之LDPC碼供給至縱行扭轉交錯器24。
縱行扭轉交錯器24係將來自同位交錯器23之LDPC碼作為對象，進行縱行扭轉交錯，解多工器25係將藉由縱行扭轉交錯器24之縱行扭轉交錯後之LDPC碼作為對象，進行替換處理。然後，替換處理後之LDPC碼係從解多工器25供給至映射部26。
映射部26係於步驟S103，將來自解多工器25之LDPC碼之m位元之碼位元，映射成正交調變部27所進行之正交調變之調變方式所決定之信號點所表示之符元，並供給至正交調變部27，處理係前進至步驟S104。
正交調變部27係於步驟S104，按照來自映射部26之符元，進行載波之正交調變，處理係前進至步驟S105，發送正交調變之結果所獲得之調變信號，並終了處理。
此外，圖25之傳送處理係重複進行。
如以上，藉由進行同位交錯或縱行扭轉交錯，可提升將LDPC碼之複數碼位元作為1個符元發送之情況下之對於抹除或叢發失誤之容錯。
於此，圖8中係為了便於說明，個別地構成進行同位交錯之區塊即同位交錯器23、與進行縱行扭轉交錯之區塊即縱行扭轉交錯器24，但同位交錯器23與縱行扭轉交錯器24亦可一體地構成。
亦即，同位交錯與縱行扭轉交錯之任一均可藉由碼位元對於記憶體之寫入及讀出來進行，可藉由將進行碼位元之寫入之位址(寫入位址)轉換為進行碼位元之讀出之位址(讀出位址)之矩陣來表示。
因此，若預先求出乘算表示同位交錯之矩陣與表示縱行扭轉交錯之矩陣所獲得之矩陣，則藉由利用該矩陣轉換碼位元，可獲得進行同位交錯，並進一步將該同位交錯後之LDPC碼予以縱行扭轉交錯後之結果。
而且，除同位交錯器23及縱行扭轉交錯器24以外，解多工器25亦可一體地構成。
亦即，以解多工器25所進行之替換處理亦可藉由將記憶LDPC碼之記憶體31之寫入位址，轉換為讀出位址之矩陣來表示。
因此，若預先求出乘算表示同位交錯之矩陣、表示縱行扭轉交錯之矩陣及表示替換處理之矩陣所獲得之矩陣，則可藉由該矩陣總括進行同位交錯、縱行扭轉交錯及替換處理。
此外，關於同位交錯及縱行扭轉交錯，可僅進行其中任一方。
接著，參考圖26至圖28，說明關於針對圖8之發送裝置11所進行之計測錯誤率(bit error rate：位元錯誤率)之模擬。
模擬係採用D/U為0dB之有顫振(flutter)之通訊道來進行。
圖26係表示模擬所採用之通訊道之模型。
亦即，圖26A係表示模擬所採用之顫振之模型。
而且，圖26B係表示有圖26A之模型所表示之顫振之通訊道之模型。
此外，於圖26B，H表示圖26A之顫振之模型。而且，於圖26B，N表示ICI(Inter Carrier Interference：載波間干擾)，於模擬中，以AWGN逼近其功率之期待值E[N2 ]。
圖27及圖28係表示模擬所獲得之錯誤率與顫振之都卜勒頻率fd 之關係。
此外，圖27係表示調變方式為16QAM、編碼率(r)為(3/4)，替換方式為第1替換方式之情況下之錯誤率與都卜勒頻率fd 之關係。而且，圖28係表示調變方式為64QAM、編碼率(r)為(5/6)，替換方式為第1替換方式之情況下之錯誤率與都卜勒頻率fd 之關係。
進一步而言，於圖27及圖28，粗線係表示進行同位交錯、縱行扭轉交錯及替換處理全部之情況下之錯誤率與都卜勒頻率fd 之關係，細線係表示僅進行同位交錯、縱行扭轉交錯及替換處理中之替換處理之情況下之錯誤率與都卜勒頻率fd 之關係。
於圖27及圖28之任一圖，可知進行同位交錯、縱行扭轉交錯及替換處理全部之情況係較僅進行替換處理之情況，其錯誤率提升(變小)。
接著，圖29係表示圖7之接收裝置12之結構例之區塊圖。
於圖29，接收裝置12係接收來自發送裝置11(圖7)之調變信號之資料處理裝置，由正交解調部51、解映射部52、反交錯器53及LDPC解碼部56所構成。
正交解調部51係接收來自發送裝置11之調變信號，進行正交解調，將其結果所獲得之信號點(I及Q軸方向分別之值)供給至解映射部52。
解映射部52係進行使來自正交解調部51之符元成為LDPC碼之碼位元之解映射，並供給至反交錯器53。
反交錯器53係由多工器(MUX)54及縱行扭轉反交錯器55所構成，進行來自解映射部52之LDPC碼之碼位元之反交錯。
亦即，多工器54係將來自解映射部52之LDPC碼作為對象，進行對應於圖8之解多工器25所進行之替換處理之反替換處理(替換處理之逆向處理)，亦即進行使藉由替換處理所替換之碼位元之位置回到原本位置之反替換處理，並將其結果所獲得之LDPC碼供給至縱行扭轉反交錯器55。
縱行扭轉反交錯器55係將來自多工器54之LDPC碼作為對象，進行對應於圖8之縱行扭轉交錯器24所進行之作為重排處理之縱行扭轉交錯之縱行扭轉反交錯(縱行扭轉交錯之逆向處理)，亦即進行作為使藉由作為重排處理之縱行扭轉交錯而變更排列之LDPC碼之碼位元，回到原本排列之反重排處理之例如縱行扭轉反交錯。
具體而言，縱行扭轉反交錯器55係藉由對於與圖22等所示之記憶體31同樣地構成之反交錯用之記憶體，寫入LDPC碼之碼位元並進一步讀出，以進行縱行扭轉反交錯。
其中，於縱行扭轉反交錯器55，碼位元之寫入係將來自記憶體31之碼位元之讀出時之讀出位址，作為寫入位址利用，於反交錯用之記憶體之橫列方向進行。而且，碼位元之讀出係將來自記憶體31之碼位元之寫入時之寫入位址，作為讀出位址利用，於反交錯用之記憶體之縱行方向進行。
縱行扭轉反交錯之結果所獲得之LDPC碼係從縱行扭轉反交錯器55供給至LDPC解碼部56。
於此，於從解映射部52供給至反交錯器53之LDPC碼，同位交錯、縱行扭轉交錯及替換處理係以該順序施以，但於反交錯器53，僅進行對應於替換處理之反替換處理及對應於縱行扭轉交錯之縱行扭轉反交錯，因此未進行對應於同位交錯之同位反交錯(同位交錯之逆向處理)，亦即未進行使藉由同位交錯而變更排列之LDPC碼之碼位元回到原本排列之同位反交錯。
因此，從反交錯器53(之縱行扭轉反交錯器55)，對LDPC解碼部56供給有已進行反替換處理及縱行扭轉反交錯，且未進行同位反交錯之LDPC碼。
LDPC解碼部56係利用對於圖8之LDPC編碼部21用於LDPC編碼之檢查矩陣H，至少進行相當於同位交錯之行置換所獲得之轉換檢查矩陣，來進行來自反交錯器53之LDPC碼之LDPC解碼，並將其結果所獲得之資料，作為對象資料之解碼結果輸出。
圖30係說明圖29之接收裝置12所進行之接收處理之流程圖。
正交解調部51係於步驟S111，接收來自發送裝置11之調變信號，處理係前進至步驟S112，進行該調變信號之正交解調。正交解調部51係將正交解調之結果所獲得之符元供給至解映射部52，處理係從步驟S112前進至步驟S113。
於步驟S113，解映射部52係進行使來自正交解調部51之符元成為LDPC碼之碼位元之解映射，並供給至反交錯器53，處理係前進至步驟S114。
於步驟S114，反交錯器53係進行來自解映射部52之LDPC碼之碼位元之反交錯，處理係前進至步驟S115。
亦即，於步驟S114，於反交錯器53，多工器54係將來自解映射部52之LDPC碼作為對象，進行反替換處理，並將其結果所獲得之LDPC碼供給至縱行扭轉反交錯器55。
縱行扭轉反交錯器55係將來自多工器54之LDPC碼作為對象，進行縱行扭轉反交錯，並將其結果所獲得之LDPC碼供給至LDPC解碼部56。
於步驟S115，LDPC解碼部56係利用對於圖8之LDPC編碼部21用於LDPC編碼之檢查矩陣H，至少進行相當於同位交錯之行置換所獲得之轉換檢查矩陣，來進行來自縱行扭轉反交錯器55之LDPC碼之LDPC解碼，並將其結果所獲得之資料，作為對象資料之解碼結果輸出，處理終了。
此外，圖30之接收處理係重複進行。
而且，圖29亦與圖8之情況相同，為了便於說明，個別地構成進行反替換處理之多工器54及進行縱行扭轉反交錯之縱行扭轉反交錯器55，但多工器54與縱行扭轉反交錯器55亦可一體地構成。
進一步而言，於圖8之發送裝置11不進行縱行扭轉交錯之情況下，於圖29之接收裝置12無須設置縱行扭轉反交錯器55。
接著，進一步說明關於圖29之LDPC解碼部56所進行之LDPC解碼。
於圖29之LDPC解碼部56，如上述，利用對於圖8之LDPC編碼部21用於LDPC編碼之檢查矩陣H，至少進行相當於同位交錯之行置換所獲得之轉換檢查矩陣，來進行來自縱行扭轉反交錯器55之進行反替換處理及縱行扭轉反交錯、且未進行同位反交錯之LDPC碼之LDPC解碼。
於此，一種LDPC解碼先已提案，其藉由利用轉換檢查矩陣來進行LDPC解碼，可抑制電路規模，同時將動作頻率壓低在充分可實現之範圍(參考例如日本特開2004-343170號公報)。
因此，首先參考圖31至圖34，來說明關於先被提案之利用轉換檢查矩陣之LDPC解碼。
圖31係表示碼長N為90、編碼率為2/3之LDPC碼之檢查矩陣H之例。
此外，於圖31(於後述之圖32及圖33亦相同)以句點(.)來表現0。
於圖31之檢查矩陣H，同位矩陣成為階梯構造。
圖32係表示於圖31之檢查矩陣H，施以式(8)之列置換及式(9)之行置換所獲得之檢查矩陣H'。
列置換：6s+t+第1列→5t+s+第1列˙˙˙(8)
行置換：6x+y+第61行→5y+x+第61行˙˙˙(9)
其中，於式(8)及(9)，s、t、x、y分別為0≦s<5、0≦t<6、0≦x<5、0≦t<6之範圍之整數。
若根據式(8)之列置換，以下述情形進行置換：除以6餘數為1之第1、7、13、19、25列分別置換為第1、2、3、4、5列，除以6餘數為2之第2、8、14、20、26列分別置換為第6、7、8、9、10列。
而且，若根據式(9)之行置換，對於第61行以後(同位矩陣)，以下述情形進行置換：除以6餘數為1之第61、67、73、79、85行分別置換為第61、62、63、64、65行，除以6餘數為2之第62、68、74、80、86行分別置換為第66、67、68、69、70行。
如此，對於圖31之檢查矩陣H進行列與行之置換所獲得之矩陣(matrix)為圖32之檢查矩陣H'。
於此，即使進行檢查矩陣H之列置換，仍不會影響LDPC碼之碼位元之排列。
而且，式(9)之行置換係相當於將上述第K+qx+y+1個碼位元交錯至第K+Py+x+1個碼位元之位置之同位交錯之分別設資訊長K為60、循環構造之單位之行數P為5及同位長M(於此為30)之約數q(=M/P)為6時之同位交錯。
若對於圖32之檢查矩陣(以下適宜地稱為置換檢查矩陣)H'，乘以於圖31之檢查矩陣(以下適宜地稱為原本之檢查矩陣)H之LDPC碼進行與式(9)同一置換後之矩陣，則輸出0向量。亦即，若於作為原本之檢查矩陣H之LDPC碼(1碼字)之列向量c，施以式(9)之行置換所獲得之列向量表示作c'，則從檢查矩陣之性質來看，HcT 成為0向量，因此H'c'T 亦當然成為0向量。
根據以上，圖32之轉換檢查矩陣H'係於原本之檢查矩陣H之LDPC碼c，進行式(9)之行置換所獲得之LDPC碼c'之檢查矩陣。
因此，於原本之檢查矩陣H之LDPC碼c，進行式(9)之行置換，利用圖32之轉換檢查矩陣H'，將該行置換後之LDPC碼c'解碼(LDPC解碼)，於該解碼結果施以式(9)之行置換之反置換，藉此可獲得將原本之檢查矩陣H之LDPC碼利用該檢查矩陣H予以解碼之情況同樣之解碼結果。
圖33係表示以5×5之矩陣為單位隔著間隔之圖32之轉換檢查矩陣H'。
於圖33，轉換檢查矩陣H'係以下述矩陣之組合來表示：5×5之單位矩陣；該單位矩陣之1之中有1個以上為0之矩陣(以下適宜地稱為準單位矩陣)；單位矩陣或準單位矩陣經循環移位(cyclic shift)之矩陣(以下適宜地稱為移位矩陣)；單位矩陣、準單位矩陣或移位矩陣中之2以上之和(以下適宜地稱為和矩陣)；及5×5之0矩陣。
圖33之轉換檢查矩陣H'可由5×5之單位矩陣、準單位矩陣、移位矩陣、和矩陣及0矩陣來構成。因此，構成轉換檢查矩陣H'之該等5×5之矩陣以下適宜地稱為構成矩陣。
於由P×P之構成矩陣所表示之檢查矩陣所表示之LDPC碼之解碼，可利用P個同時進行校驗節點運算及可變節點運算之架構(architecture)。
圖34係表示進行該類解碼之解碼裝置之結構例之區塊圖。
亦即，圖34係表示利用對於圖31之原本之檢查矩陣H，至少進行式(9)之行置換所獲得之圖33之轉換檢查矩陣H'，來進行LDPC碼之解碼之解碼裝置之結構例。
圖34之解碼裝置包含：由6個FIFO3001 至3006 所組成之分枝資料儲存用記憶體300、選擇FIFO3001 至3006 之選擇器301、校驗節點計算部302、2個循環移位電路303及308、由18個FIFO3041 至30418 所組成之分枝資料儲存用記憶體304、選擇FIFO3041 至30418 之選擇器305、儲存接收資訊之接收資料用記憶體306、可變節點計算部307、解碼字計算部309、接收資料重排部310及解碼資料重排部311。
首先，說明關於對分枝資料儲存用記憶體300及304之資料儲存方法。
分枝資料儲存用記憶體300係由將圖33之轉換檢查矩陣H'之列數30，以構成矩陣之列數5除算後之數即6個FIFO300l 至3006 所構成。FIFO300y (y=1,2,...,6)係由複數段數之記憶區域所組成，各段數之記憶區域可同時讀出或寫入對應於構成矩陣之列數及行數之5個分枝之訊息。而且，FIFO300y 之記憶區域之段數為圖33之轉換檢查矩陣之列方向之1之數目(漢明權重)之最大數即9。
於FIFO3001 ，對應於圖33之轉換檢查矩陣H'之第1列至第5列之1之位置之資料(來自可變節點之訊息vi )係儲存為各列均往橫向填塞之形式(以忽視0之形式)。亦即，若將第j列第i行表示作(j,i)，則於FIFO3001 之第1段記憶區域，儲存有對應於轉換檢查矩陣H'從(1,1)至(5,5)之5×5之單位矩陣之1之位置之資料。於第2段記憶區域，儲存有對應於轉換檢查矩陣H'從(1,21)至(5,25)之移位矩陣(將5×5之單位矩陣往右方僅循環移位3個後之移位矩陣)之1之位置之資料。從第3至第8段記憶區域亦同樣與轉換檢查矩陣H'賦予對應而儲存有資料。然後，第9段記憶區域，儲存有對應於轉換檢查矩陣H'從(1,86)至(5,90)之移位矩陣(將5×5之單位矩陣中之第1列之1替換為0，並往左僅循環移位1個後之移位矩陣)之1之位置之資料。
於FIFO3002 ，儲存有對應於圖33之轉換檢查矩陣H'之第6列至第10列之1之位置之資料。亦即，於FIFO3002 之第1段記憶區域，儲存有對應於構成轉換檢查矩陣H'從(6,1)至(10,5)之和矩陣(將5×5之單位矩陣往右僅循環移位1個之第1移位矩陣、與將單位矩陣往右僅循環移位2個之第2移位矩陣之和之和矩陣)之第1移位矩陣之1之位置之資料。而且，第2段記憶區域，儲存有對應於構成轉換檢查矩陣H'從(6,1)至(10,5)之和矩陣之第2移位矩陣之1之位置之資料。
亦即，關於權重為2以上之構成矩陣，以權重為1之P×P之單位矩陣、其要素之1之中有1個以上為0之準單位矩陣、或將單位矩陣或準單位矩陣予以循環移位後之移位矩陣中複數個之和之形式表現該構成矩陣時，對應於該權重為1之單位矩陣、準單位矩陣或移位矩陣之1之位置之資料(對應於屬於單位矩陣、準單位矩陣或移位矩陣之分枝之訊息)係儲存於同一位址(FIFO3001 至3006 中之同一FIFO)。
以下，關於從第3至第9段記憶區域，亦與轉換檢查矩陣H'賦予對應而儲存有資料。
FIFO3003 至3006 亦同樣與轉換檢查矩陣H'賦予對應而儲存有資料。
分枝資料儲存用記憶體304係由以構成矩陣之行數即5，除以轉換檢查矩陣H'之行數90後之18個FIFO3041 至30418 所構成。FIFO304x (x=1,2,...,18)係由複數段數之記憶區域所組成，於各段之記憶區域可同時讀出或寫入對應於轉換檢查矩陣H'之列數及行數之5個分枝之訊息。
於FIFO3041 ，對應於圖33之轉換檢查矩陣H'之第1列至第5列之1之位置之資料(來自校驗節點之訊息uj )係儲存為各行均往縱向填塞之形式(以忽視0之形式)。亦即，於FIFO3041 之第1段記憶區域，儲存又對應於轉換檢查矩陣H'從(1,1)至(5,5)之5×5之單位矩陣之1之位置之資料。亦即，於第2段記憶區域，儲存有對應於構成轉換檢查矩陣H'從(6,1)至(10,5)之和矩陣(將5×5之單位矩陣往右僅循環移位1個之第1移位矩陣、與將單位矩陣往右僅循環移位2個之第2移位矩陣之和之和矩陣)之第1移位矩陣之1之位置之資料。而且，第3段記憶區域，儲存有對應於構成轉換檢查矩陣H'從(6,1)至(10,5)之和矩陣之第2移位矩陣之1之位置之資料。
亦即，關於權重為2以上之構成矩陣，以權重為1之P×P之單位矩陣、其要素之1之中有1個以上為0之準單位矩陣、或將單位矩陣或準單位矩陣予以循環移位後之移位矩陣中複數個之和之形式表現該構成矩陣時，對應於該權重為1之單位矩陣、準單位矩陣或移位矩陣之1之位置之資料(對應於屬於單位矩陣、準單位矩陣或移位矩陣之分枝之訊息)係儲存於同一位址(FIFO3041 至30418 中之同一FIFO)。
以下，關於從第4及第5段記憶區域，亦與轉換檢查矩陣H'賦予對應而儲存有資料。該FIFO3041 之記憶區域之段數係轉換檢查矩陣H'從第1行至第5行之列方向之1之數目(漢明權重)之最大數即5。
FIFO3042 及3043 亦同樣與轉換檢查矩陣H'賦予對應而儲存資料，分別之長度(段數)為5。FIFO3044 至30412 亦同樣與轉換檢查矩陣H'賦予對應而儲存資料，分別之長度為3。FIFO30413 至30418 亦同樣與轉換檢查矩陣H'賦予對應而儲存資料，分別之長度為2。
接著，說明關於圖34之解碼裝置之動作。
分枝資料儲存用記憶體300係由6個FIFO3001 至3006 所組成，按照從前段之循環移位電路308所供給之5個訊息D311屬於轉換檢查矩陣H'之何列之資訊(Matrix資料)D312，從FIFO3001 至3006 中選擇儲存資料之FIFO，將5個訊息D311一併順序地儲存於選擇之FIFO。而且，分枝資料儲存用記憶體300係於讀出資料時，從FIFO3001 順序地讀出5個訊息D3001 ，並供給至次段之選擇器301。分枝資料儲存用記憶體300係於來自FIFO3001 之訊息之讀出終了後，從FIFO3002 至3006 亦順序地讀出訊息，並供給至選擇器301。
選擇器301係按照選擇信號D301，選擇來自FIFO3001 至3006 中現在被讀出資料之FIFO之5個訊息，並作為訊息D302供給至校驗節點計算部302。
校驗節點計算部302係由5個校驗節點計算部3021 至3025 所組成，利用透過選擇器301所供給之訊息D302(D3021 至D3025 )(式(7)之訊息vi )，按照式(7)進行校驗節點運算，並將該校驗節點運算之結果所獲得之5個訊息D303(D3031 至D3035 )(式(7)之訊息uj )供給至循環移位電路303。
循環移位電路303係將校驗節點計算部302所求出之5個訊息D3031 至D3035 ，以對應之分枝在轉換檢查矩陣H'循環移位幾個原本之單位矩陣之資訊(Matrix資料)D305為基礎予以循環移位，將其結果作為訊息D304而供給至分枝資料儲存用記憶體304。
分枝資料儲存用記憶體304係由18個FIFO3041 至30418 所組成，按照從前段之循環移位電路303所供給之5個訊息D304屬於轉換檢查矩陣H'之何列之資訊D305，從FIFO3041 至30418 中選擇儲存資料之FIFO，將5個訊息D304一併順序地儲存於選擇之FIFO。而且，分枝資料儲存用記憶體304係於讀出資料時，從FIFO3041 順序地讀出5個訊息D3061 ，並供給至次段之選擇器305。分枝資料儲存用記憶體304係於來自FIFO3041 之資料之讀出終了後，從FIFO3042 至30418 亦順序地讀出訊息，並供給至選擇器305。
選擇器305係按照選擇信號D307，選擇來自FIFO3041 至30418 中現在被讀出資料之FIFO之5個訊息，並作為訊息D308供給至可變節點計算部307及解碼字計算部309。
另一方面，接收資料重排部310係將透過通訊道所接收之LDPC碼D313，藉由進行式(9)之行置換來重排，並作為接收資料D314而供給至接收資料用記憶體306。接收資料用記憶體306係從供給自接收資料重排部310之接收資料D314，計算並記憶接收LLR(對數概度比)，將該接收LLR每5個一併作為接收值D309而供給至可變節點計算部307及解碼字計算部309。
可變節點計算部307係由5個可變節點計算器3071 至3075 所組成，利用透過選擇器305所供給之訊息D308(D3081 至D3085 )(式(1)之訊息uj )及從接收資料用記憶體306所供給之5個接收值D309(式(1)之接收值u0i )，按照式(1)進行可變節點運算，將其運算之結果所獲得之訊息D310(D3101 至D3105 )(式(1)之訊息Vi )供給至循環移位電路308。
循環移位電路308係將可變節點計算部307所求出之訊息D3101 至D3105 ，以對應之分枝在轉換檢查矩陣H'循環移位幾個原本之單位矩陣之資訊為基礎予以循環移位，將其結果作為訊息D311而供給至分枝資料儲存用記憶體300。
藉由將以上動作循環1次，可進行LDPC碼之1次解碼。圖34之解碼裝置係僅以特定次數將LDPC碼解碼後，於解碼字計算部309及解碼資料重排部311，求出最終之解碼結果並輸出。
亦即，解碼字計算部309係由5個解碼字計算器3091 至3095 所組成，利用選擇器305所輸出之5個訊息D308(D3081 至D3085 )(式(5)之訊息uj )及從接收資料用記憶體306所供給之5個接收值D309(式(5)之接收值u0i )，作為複數次解碼之最終段，根據式(5)計算解碼結果(解碼字)，將其結果所獲得之解碼資料D315供給至解碼資料重排部311。
解碼資料重排部311係藉由將供給自解碼字計算部309之解碼資料D315作為對象，進行式(9)之行置換之反置換，以重排其順序，並作為最終之解碼結果D316而輸出。
如以上，藉由對於檢查矩陣(原本之檢查矩陣)施以列置換及行置換中之一方或雙方，轉換為能以P×P之單位矩陣、其要素之1之中有1個以上為0之準單位矩陣、將單位矩陣或準單位矩陣予以循環移位後之移位矩陣、單位矩陣、準單位矩陣或移位矩陣之複數個之和之和矩陣、P×P之0矩陣之組合，亦即能以構成矩陣之組合來表示之檢查矩陣(轉換檢查矩陣)，可將LDPC碼之解碼採用同時進行P個校驗節點運算及可變節點運算之架構(architecture)，藉此，同時進行P個節點運算，可將動作頻率壓低在可實現之範圍，進行許多重複解碼。
構成圖29之接收裝置12之LDPC解碼部56係與圖34之解碼裝置相同，藉由同時進行P個校驗節點運算及可變節點運算，以進行LDPC解碼。
亦即，現在若為了簡化說明，將構成圖8之發送裝置11之LDPC編碼部21所輸出之LDPC碼之檢查矩陣設作例如圖31所示之同位矩陣成為階梯構造之檢查矩陣H，則於發送裝置11之同位交錯器23，將第K+qx+y+1個碼位元交錯至第K+Py+x+1個碼位元之位置之同位交錯係分別將資訊長K設作60、循環構造之單位之行數P設作5、同位長M之約數q(=M/P)設作6而進行。
由於該同位交錯係如上述相當於式(9)之行置換，因此於LDPC解碼部56無須進行式(9)之行置換。
因此，於圖29之接收裝置12，如上述從縱行扭轉反交錯器55對於LDPC解碼部56，供給有未進行同位交錯之LDPC碼，亦即供給有已進行式(9)之行置換之狀態下之LDPC碼，於LDPC解碼部56，除未進行式(9)之行置換以外，與圖34之解碼裝置均進行同樣之處理。
亦即，圖35係表示圖29之LDPC解碼部56之結構例。
於圖35，LDPC解碼部56係除未設有圖34之接收資料重排部310以外，與圖34之解碼裝置均同樣地構成，除未進行式(9)之行置換以外，與圖34之解碼裝置均進行同樣之處理，因此省略其說明。
如以上，由於LDPC解碼部56不設置接收資料重排部310即可構成，因此可較圖34之解碼裝置刪減規模。
此外，於圖31至圖35，為了簡化說明，分別將LDPC碼之碼長N設作90、資訊長K設作60、循環構造之單位之行數(構成矩陣之列數及行數)P設作5、同位長M之約數q(=M/P)設作6，但碼長N、資訊長K、循環構造之單位之行數P及約數q(=M/P)之各個不限定於上述值。
亦即，於圖8之發送裝置11，LDPC編碼部21係輸出例如分別而言碼長N設作64800、資訊長K設作N-Pq(=N-M)、循環構造之單位之行數P設作360、約數q設作M/P之LDPC碼，但於圖35之LDPC解碼部56將該類LDPC碼作為對象，同時進行P個校驗節點運算及可變節點運算，藉此進行LDPC解碼之情況下亦可適用。
接著，上述一連串處理係藉由硬體進行，或藉由軟體進行均可。藉由軟體進行一連串處理之情況時，構成該軟體之程式安裝於泛用電腦等。
因此，圖36係表示安裝有執行上述一連串處理之程式之電腦之一實施型態之結構例。
程式可事先記錄於內建在電腦之作為記錄媒體之硬碟405或ROM403。
或者，程式可預先暫時或永久地儲存(記錄)於軟碟、CD-ROM(Compact Disc Read Only Memory：微型碟片唯讀記憶體)、MO(Magneto Optical：磁光)碟片、DVD(Digital Versatile Disc：數位多功能碟片)、磁性碟片、半導體記憶體等可移式記錄媒體411。該類可移式記錄媒體411可作為所謂套裝軟體來提供。
此外，程式係除了從如上述之可移式記錄媒體411安裝至電腦以外，可從下載頁面，經由數位衛星播放用之人工衛星，以無線傳輸至電腦，經由LAN(Local Area Network：區域網路)、網際網路之網路，以有線傳輸至電腦，於電腦，以通訊部408接收如此傳輸而來之程式，並安裝於內建之硬碟405。
電腦內建有CPU(Central Processing Unit：中央處理單元)402。於CPU402，經由匯流排401連接有輸出入介面410，若經由輸出入介面410，並由使用者將鍵盤或滑鼠、微音器等所構成之輸入部407予以操作等，以輸入指令，則CPU402係按照其而執行儲存於ROM(Read Only Memory：唯讀記憶體)403之程式。或者，CPU402係將儲存於硬碟405之程式、從衛星或網路傳輸並以通訊部408接收而安裝於硬碟405之程式、或從裝載於磁碟機409之可移式記錄媒體411讀出並安裝於硬碟405之程式，載入RAM(Random Access Memory：隨機存取記憶體)404而執行。藉此，CPU402係進行按照上述流程圖之處理、或進行藉由上述區塊圖之結構所進行之處理。然後，CPU402係因應必要，將其處理結果經由例如輸出入介面410，從以LCD(Liquid Crystal Display：液晶顯示器)或揚聲器等所構成之輸出部406輸出，或者從通訊部408發送，並進一步使其記錄於硬碟405等。
於此，本說明書中記述用以使電腦進行各種處理之程式之處理步驟，未必要按照作為流程圖所記載之順序而循時間序列予以處理，其亦包含並列或個別地執行之處理(例如並列處理或依物件之處理)。
而且，程式係藉由1台電腦處理或藉由複數台電腦予以分散處理均可。進一步而言，程式亦可傳輸至遠方之電腦而執行。
此外，本發明之實施型態不限定於上述實施型態，於不脫離本發明之要旨之範圍內可予以各種變更。
亦即，於本實施型態，將DVB-S.2所規定之LDPC碼作為對象，進行同位交錯或作為重排處理之縱行扭轉交錯；但若同位矩陣成為階梯構造，則同位交錯可適用於資訊矩陣未成為循環構造之檢查矩陣之LDPC碼；作為重排處理之縱行扭轉交錯亦可適用於例如至少藉由行置換而成為擬似循環構造之檢查矩陣之LDPC碼、或檢查矩陣全體成為循環構造之QC(Quasi-Cyclic：類循環)-LDPC碼等。
亦即，作為同位交錯之對象之LDPC碼之檢查矩陣係其同位矩陣成為階梯構造即可，資訊矩陣無須成為循環構造。
而且，作為重排處理之縱行扭轉交錯之對象之LDPC碼之檢查矩陣未特別限定構造。
此外，重排處理若能以對應於位在檢查矩陣之任意1列之1之複數碼位元不含於同一符元之方式，來重排LDPC碼之碼位元即可，能以縱行扭轉交錯以外之方法進行。亦即，重排處理可不利用於縱行方向及橫列方向記憶資料之記憶體31，而利用例如僅於1方向記憶資料之記憶體，藉由控制寫入位址及讀出位址來進行。
接著，進一步說明關於藉由發送裝置11之LDPC編碼部21所進行之LDPC編碼之處理。
例如於DVB-S.2之規格，規定有64800位元及16200位元之2種碼長N之LDPC碼。
然後，關於碼長N為64800位元之LDPC碼，規定有11個編碼率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9及9/10，關於碼長N為16200位元之LDPC碼，規定有10個編碼率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6及8/9。
LDPC編碼部21係按照依每碼長N及每編碼率所準備之檢查矩陣H，藉由該類碼長N為64800位元或16200位元之各編碼率之LDPC碼進行編碼(失誤訂正編碼)。
亦即，LDPC編碼部21係依每碼長N及每編碼率，記憶用以生成檢查矩陣H之後述之檢查矩陣初始值表。
於此，於DVB-S.2之規格，如上述規定有64800位元及16200位元之2種碼長N之LDPC碼，分別關於碼長N為64800位元之LDPC碼規定有11個編碼率，關於碼長N為16200位元之LDPC碼規定有10個編碼率。
因此，發送裝置11依據DVB-S.2之規格進行處理之情況時，於LDPC編碼部21記憶有關於碼長N為64800位元之LDPC碼之分別對應於11個編碼率之檢查矩陣初始值表、及關於碼長N為16200位元之LDPC碼之分別對應於10個編碼率之檢查矩陣初始值表。
LDPC編碼部21係因應例如操作者之操作等，來設定LDPC碼之碼長N及編碼率r。於此，以下適宜地將LDPC編碼部21所設定之碼長N及編碼率r，分別亦稱為設定碼長N及設定編碼率r。
LDPC編碼部21係根據對應於設定碼長N及設定編碼率r之檢查矩陣初始值表，將因應設定碼長N及設定編碼率r之資訊長K(=Nr=碼長N-同位長M)之資訊矩陣HA 之1之要素，以每360行(循環構造之單位之行數P)之週期配置於行方向，生成檢查矩陣H。
然後，LDPC編碼部21係從供給至發送裝置11之圖像資料或聲音資料等作為發送對象之對象資料，擷取資訊長K份之資訊位元。進一步而言，LDPC編碼部21係根據檢查矩陣H，算出對於資訊位元之同位位元，生成1碼長份之碼字(LDPC碼)。
亦即，LDPC編碼部21係依次運算符合下式之碼字c之同位位元。
HcT =0
於此，上式中，c表示作為碼字(LDPC碼)之列向量，cT 表示列向量c之轉置。
作為LDPC碼(1碼字)之列向量c中，以列向量A表示資訊位元之部分，並且以列向量T表示同位位元之部分之情況下，列向量c可藉由作為資訊位元之列向量A及作為同位位元之列向量T，並以式c=[A|T]來表示。
而且，檢查矩陣H可藉由LDPC碼之碼位元中對應於資訊位元之部分之資訊矩陣HA 、及對應於同位位元之同位矩陣HT ，來表示為式H=[HA |HT ](資訊矩陣HA 之要素設為左側要素，同位矩陣HT 之要素設為右側要素之矩陣)。
進一步而言，例如於DVB-S.2之規格，檢查矩陣H=[HA |HT ]之同位矩陣HT 成為階梯構造。
檢查矩陣H及作為LDPC碼之列向量c=[A|T]必須符合式HcT =0，作為構成符合該式HcT =0之列向量c=[A|T]之同位位元之列向量T可藉由於檢查矩陣H=[HA ∣HT ]之同位矩陣HT 成為階梯構造之情況下，從式HcT =0之行向量HcT 之第1列之要素，依序使各列之要素成為0而可逐次地求出。
LDPC編碼部21若對於資訊位元A求出同位位元T，則將藉由該資訊位元A及同位位元T所表示之碼字c=[A∣T]作為資訊位元A之LDPC編碼結果而輸出。
如以上，LDPC編碼部21係記憶有各碼長N及對應於各編碼率r之檢查矩陣初始值表，該設定碼長N之設定編碼率r之LDPC編碼利用從該設定碼長N及對應於設定編碼率r之檢查矩陣初始值表所生成之檢查矩陣H來進行。
檢查矩陣初始值表係將檢查矩陣H之對應於LDPC碼(藉由檢查矩陣H所定義之LDPC碼)之碼長N及編碼率r之資訊長K之資訊矩陣HA 之1之要素之位置，以每360行(循環構造之單位之行數P)表示之表，依每碼長N及每編碼率r之檢查矩陣逐一事先編製。
圖37至圖82係表示包含DVB-S.2之規格所規定之檢查矩陣初始值表之用以生成各種檢查矩陣H之檢查矩陣初始值表。
亦即，圖37係表示DVB-S.2之規格所規定之對於碼長N為16200位元之編碼率r為2/3之檢查矩陣H之檢查矩陣初始值表。
圖38至圖40係表示DVB-S.2之規格所規定之對於碼長N為64800位元之編碼率r為2/3之檢查矩陣H之檢查矩陣初始值表。
此外，圖39係接續於圖38之圖，圖40係接續於圖39之圖。
圖41係表示DVB-S.2之規格所規定之對於碼長N為16200位元之編碼率r為3/4之檢查矩陣H之檢查矩陣初始值表。
圖42至圖45係表示DVB-S.2之規格所規定之對於碼長N為64800位元之編碼率r為3/4之檢查矩陣H之檢查矩陣初始值表。
此外，圖43係接續於圖42之圖，圖44係接續於圖43之圖。而且，圖45係接續於圖44之圖。
圖46係表示DVB-S.2之規格所規定之對於碼長N為16200位元之編碼率r為4/5之檢查矩陣H之檢查矩陣初始值表。
圖47至圖50係表示DVB-S.2之規格所規定之對於碼長N為64800位元之編碼率r為4/5之檢查矩陣H之檢查矩陣初始值表。
此外，圖48係接續於圖47之圖，圖49係接續於圖48之圖。而且，圖50係接續於圖49之圖。
圖51係表示DVB-S.2之規格所規定之對於碼長N為16200位元之編碼率r為5/6之檢查矩陣H之檢查矩陣初始值表。
圖52至圖55係表示DVB-S.2之規格所規定之對於碼長N為64800位元之編碼率r為5/6之檢查矩陣H之檢查矩陣初始值表。
此外，圖53係接續於圖52之圖，圖54係接續於圖53之圖。而且，圖55係接續於圖54之圖。
圖56係表示DVB-S.2之規格所規定之對於碼長N為16200位元之編碼率r為8/9之檢查矩陣H之檢查矩陣初始值表。
圖57至圖60係表示DVB-S.2之規格所規定之對於碼長N為64800位元之編碼率r為8/9之檢查矩陣H之檢查矩陣初始值表。
此外，圖58係接續於圖57之圖，圖59係接續於圖58之圖。而且，圖60係接續於圖59之圖。
圖61至圖64係表示DVB-S.2之規格所規定之對於碼長N為64800位元之編碼率r為9/10之檢查矩陣H之檢查矩陣初始值表。
此外，圖62係接續於圖61之圖，圖63係接續於圖62之圖。而且，圖64係接續於圖63之圖。
圖65及圖66係表示DVB-S.2之規格所規定之對於碼長N為64800位元之編碼率r為1/4之檢查矩陣H之檢查矩陣初始值表。
此外，圖66係接續於圖65之圖。
圖67及圖68係表示DVB-S.2之規格所規定之對於碼長N為64800位元之編碼率r為1/3之檢查矩陣H之檢查矩陣初始值表。
此外，圖68係接續於圖67之圖。
圖69及圖70係表示DVB-S.2之規格所規定之對於碼長N為64800位元之編碼率r為2/5之檢查矩陣H之檢查矩陣初始值表。
此外，圖70係接續於圖69之圖。
圖71至圖73係表示DVB-S.2之規格所規定之對於碼長N為64800位元之編碼率r為1/2之檢查矩陣H之檢查矩陣初始值表。
此外，圖72係接續於圖71之圖，圖73係接續於圖72之圖。
圖74至圖76係表示DVB-S.2之規格所規定之對於碼長N為64800位元之編碼率r為3/5之檢查矩陣H之檢查矩陣初始值表。
此外，圖75係接續於圖74之圖，圖76係接續於圖75之圖。
圖77係表示DVB-S.2之規格所規定之對於碼長N為16200位元之編碼率r為1/4之檢查矩陣H之檢查矩陣初始值表。
圖78係表示DVB-S.2之規格所規定之對於碼長N為16200位元之編碼率r為1/3之檢查矩陣H之檢查矩陣初始值表。
圖79係表示DVB-S.2之規格所規定之對於碼長N為16200位元之編碼率r為2/5之檢查矩陣H之檢查矩陣初始值表。
圖80係表示DVB-S.2之規格所規定之對於碼長N為16200位元之編碼率r為1/2之檢查矩陣H之檢查矩陣初始值表。
圖81係表示DVB-S.2之規格所規定之對於碼長N為16200位元之編碼率r為3/5之檢查矩陣H之檢查矩陣初始值表。
圖82係表示可取代圖81之檢查矩陣初始值表來利用之碼長N為16200位元之對於編碼率r為3/5之檢查矩陣H之檢查矩陣初始值表。
發送裝置11之LDPC編碼部21係利用檢查矩陣初始值表，如以下求出檢查矩陣H。
亦即，圖83係表示從檢查矩陣初始值表求出檢查矩陣H之方法。
此外，圖83之檢查矩陣初始值表係表示對於圖37所示之DVB-S.2之規格所規定之碼長N為16200位元之對於編碼率r為2/3之檢查矩陣H之檢查矩陣初始值表。
檢查矩陣初始值表係如上述，將對應於因應LDPC碼之碼長N及編碼率r之資訊長K之資訊矩陣HA 之1之要素之位置，以每360行(循環構造之單位之行數P)表示之表，於其第i列，檢查矩陣H之第1+360×(i-1)行之1之要素之列號碼(檢查矩陣H之第1列之列號碼設作0之列號碼)僅排列有該第1+360×(i-1)行之行所具有之行權重之數目。
於此，檢查矩陣H之對應於同位長M之同位矩陣HT 係成為階梯構造，其係事先已決定。若根據檢查矩陣初始值表，可求出檢查矩陣H中之對應於資訊長K之資訊矩陣HA。
檢查矩陣初始值表之列數k+1係依資訊長K而不同。
於資訊長K與檢查矩陣初始值表之列數k+1間，下式之關係成立。
K=(k+1)×360
於此，上式之360為循環構造之單位之行數P。
於圖83之檢查矩陣初始值表，從第1列至第3列排列有13個數值，從第4列至第k+1列(於圖83為第30列)排列有3個數值。
因此，從圖83之檢查矩陣初始值表所求出之檢查矩陣H之行權重係從第1行至第1+360×(3-1)-1行為13，從第1+360×(3-1)行至第K行為3。
圖83之檢查矩陣初始值表之第1列為0、2084、1613、1548、1286、1460、3196、4297、2481、3369、3451、4620、2622，此係表示於檢查矩陣H之第1行，列號碼為0、2084、1613、1548、1286、1460、3196、4297、2481、3369、3451、4620、2622之列之要素為1(且其他要素為0)。
而且，圖83之檢查矩陣初始值表之第2列為1、122、1516、3448、2880、1407、1847、3799、3529、373、971、4358、3108，此係表示於檢查矩陣H之第361(=1+360×(2-1))行，列號碼為1、122、1516、3448、2880、1407、1847、3799、3529、373、971、4358、3108之列之要素為1。
如以上，檢查矩陣初始值表係將檢查矩陣H之資訊矩陣HA 之1之要素之位置以每360行表示。
檢查矩陣H之第1+360×(i-1)行以外之行，亦即從第2+360×(i-1)行至第360×i行之各行係將藉由檢查矩陣初始值表所決定之第1+360×(i-1)行之1之要素，按照同位長M往下方向(行之下方向)週期性地予以循環移位而配置。
亦即，例如第2+360×(i-1)行係將第1+360×(i-1)行往下方向僅循環移位M/360(=q)，接著之第3+360×(i-1)行係將第1+360×(i-1)行往下方向僅循環移位2×M/360(=2×q)(將第2+360×(i-1)行往下方向僅循環移位M/360(=q))。
現在，若將檢查矩陣初始值表之第i列(從上算起第i個)之第j行(左起第j個)之數值表示作hi,j ，並且將檢查矩陣H之第w行之第j個之1之要素之列號碼表示作Hw-j ，則檢查矩陣H之第1+360×(i-1)行以外之行之第w行之1之要素之列號碼Hw-j 可由下式求出。
Hw-j =mod{hi,j +mod((w-1),P)×q,M)
於此，mod(x,y)係意味以y除以x後之餘數。
而且，P為上述循環構造之單位之行數，例如於DVB-S.2之規格為360。進一步而言，q係藉由以循環構造之單位之行數P(=360)除算同位長M所獲得之值M/360。
LDPC編碼部21係藉由檢查矩陣初始值表，特定出檢查矩陣H之第1+360×(i-1)行之1之要素之列號碼。
進一步而言，LDPC編碼部21係求出檢查矩陣H之第1+360×(i-1)行以外之行之第w行之1之要素之列號碼Hw-j ，生成藉由以上所獲得之列號碼之要素設作1之檢查矩陣H。
接著，說明關於藉由發送裝置11之解多工器25之替換部32所進行之替換處理之LDPC碼之碼位元之替換方式，亦即LDPC碼之碼位元與表示符元之符元位元之分配模式(以下亦稱位元分配模式)之變化。
於解多工器25，LDPC碼之碼位元係於縱行方向×橫列方向為(N/(mb))×(mb)位元之記憶體31之縱行方向寫入，其後以mb位元單位，於橫列方向讀出。進一步而言，於解多工器25，在替換部32替換於記憶體31之橫列方向讀出之mb位元之碼位元，替換後之碼位元成為(連續)b個符元之mb位元之符元位元。
亦即，替換部32係將從讀出自記憶體31之橫列方向之mb位元之碼位元之最高位位元算起第i+1位元作為碼位元bi ，並且將從(連續)b個符元之mb位元之符元位元之最高位位元算起第i+1位元作為符元位元yi ，按照特定之位元分配模式來替換mb位元之碼位元b0 至bmb-1 。
圖84係表示於LDPC碼是碼長N為64800位元、編碼率為5/6或9/10之LDPC碼，進一步調變方式為4096QAM、倍數b為1之情況下可採用之位元分配模式之例。
LDPC碼是碼長N為64800位元、編碼率為5/6或9/10之LDPC碼，進一步調變方式為4096QAM、倍數b為1之情況下，於解多工器25，於縱行方向×橫列方向為(64800/(12×1))×(12×1)位元之記憶體31寫入之碼位元係於橫列方向，以12×1(=mb)位元單位讀出，並供給至替換部32。
替換部32係以將讀出自記憶體31之12×1(=mb)位元之碼位元b0 至b11 ，如圖84所示分配給1(=b)個符元之12×1(=mb)位元之符元位元y0 至y11 之方式，來替換12×1(=mb)位元之碼位元b0 至bll 。
亦即，若根據圖84，替換部32係就碼長N為64800位元之LDPC碼中之編碼率為5/6之LDPC碼、及編碼率為9/10之LDPC碼而言，關於任一LDPC碼均分別：將碼位元b0 分配給符元位元y8 ，將碼位元b1 分配給符元位元y0 ，將碼位元b2 分配給符元位元y6 ，將碼位元b3 分配給符元位元y1 ，將碼位元b4 分配給符元位元y4 ，將碼位元b5 分配給符元位元y5 ，將碼位元b6 分配給符元位元y2 ，將碼位元b7 分配給符元位元y3 ，將碼位元b8 分配給符元位元y7 ，將碼位元b9 分配給符元位元y10 ，將碼位元b10 分配給符元位元y11 ，將碼位元b11 分配給符元位元y9 ，而進行替換。
圖85係表示於LDPC碼是碼長N為64800位元、編碼率為5/6或9/10之LDPC碼，進一步調變方式為4096QAM、倍數b為2之情況下可採用之位元分配模式之例。
LDPC碼是碼長N為64800位元、編碼率為5/6或9/10之LDPC碼，進一步調變方式為4096QAM、倍數b為2之情況下，於解多工器25，於縱行方向×橫列方向為(64800/(12×2))×(12×2)位元之記憶體31寫入之碼位元係於橫列方向，以12×2(=mb)位元單位讀出，並供給至替換部32。
替換部32係以將讀出自記憶體31之12×2(=mb)位元之碼位元b0 至b23 ，如圖85所示分配給連續之2(=b)個符元之12×2(=mb)位元之符元位元y0 至y23 之方式，來替換12×2(=mb)位元之碼位元b0 至b23 。
亦即，若根據圖85，替換部32係就碼長N為64800位元之LDPC碼中之編碼率為5/6之LDPC碼、及編碼率為9/10之LDPC碼而言，關於任一LDPC碼均分別：將碼位元b0 分配給符元位元y8 ，將碼位元b2 分配給符元位元y0 ，將碼位元b4 分配給符元位元y6 ，將碼位元b6 分配給符元位元y1 ，將碼位元b8 分配給符元位元y4 ，將碼位元b10 分配給符元位元y5 ，將碼位元b12 分配給符元位元y2 ，將碼位元b14 分配給符元位元y3 ，將碼位元b16 分配給符元位元y7 ，將碼位元b18 分配給符元位元y10 ，將碼位元b20 分配給符元位元y11 ，將碼位元b22 分配給符元位元y9 ，將碼位元b1 分配給符元位元y20 ，將碼位元b3 分配給符元位元y12 ，將碼位元b5 分配給符元位元y18 ，將碼位元b7 分配給符元位元y13 ，將碼位元b9 分配給符元位元y16 ，將碼位元b11 分配給符元位元y17 ，將碼位元b13 分配給符元位元y14 ，將碼位元b15 分配給符元位元y15 ，將碼位元b17 分配給符元位元y19 ，將碼位元b19 分配給符元位元y22 ，將碼位元b21 分配給符元位元y23 ，將碼位元b23 分配給符元位元y21 ，而進行替換。
於此，圖85之位元分配模式係直接利用倍數b為1之情況下之圖84之位元分配模式。亦即，於圖85，碼位元b0 ,b2 ,...,b22 對符元位元yi 之分配方式及碼位元b1 ,b3 ,...,b23 對符元位元yi 之分配方式兩者均與圖84之碼位元b0 至b11 對符元位元yi 之分配方式相同。
圖86係表示調變方式為1024QAM，且LDPC碼是碼長N為16200位元、編碼率為3/4、5/6或8/9之LDPC碼，倍數b為2之情況，及LDPC碼是碼長N為64800位元、編碼率為3/4、5/6或9/10之LDPC碼，倍數b為2之情況下可採用之位元分配模式之例。
LDPC碼是碼長N為16200位元、編碼率為3/4、5/6或8/9之LDPC碼，進一步調變方式為1024QAM、倍數b為2之情況下，於解多工器25，於縱行方向×橫列方向為(16200/(10×2))×(10×2)位元之記憶體31寫入之碼位元係於橫列方向，以10×2(=mb)位元單位讀出，並供給至替換部32。
而且，LDPC碼是碼長N為64800位元、編碼率為3/4、5/6或9/10之LDPC碼，進一步調變方式為1024QAM、倍數b為2之情況下，於解多工器25，於縱行方向×橫列方向為(64800/(10×2))×(10×2)位元之記憶體31寫入之碼位元係於橫列方向，以10×2(=mb)位元單位讀出，並供給至替換部32。
替換部32係以將讀出自記憶體31之10×2(=mb)位元之碼位元b0 至b19 ，如圖86所示分配給連續之2(=b)個符元之10×2(=mb)位元之符元位元y0 至y19 之方式，來替換10×2(=mb)位元之碼位元b0 至b19 。
亦即，若根據圖86，替換部32係就碼長N為16200位元之LDPC碼中之編碼率為3/4之LDPC碼、編碼率為5/6之LDPC碼及編碼率為8/9之LDPC碼，以及碼長N為64800位元之LDPC碼中之編碼率為3/4之LDPC碼、編碼率為5/6之LDPC碼及編碼率為9/10之LDPC碼而言，關於任一LDPC碼均分別：將碼位元b0 分配給符元位元y8 ，將碼位元b1 分配給符元位元y3 ，將碼位元b2 分配給符元位元y7 ，將碼位元b3 分配給符元位元y10 ，將碼位元b4 分配給符元位元y19 ，將碼位元b5 分配給符元位元y4 ，將碼位元b6 分配給符元位元y9 ，將碼位元b7 分配給符元位元y5 ，將碼位元b8 分配給符元位元y17 ，將碼位元b9 分配給符元位元y6 ，將碼位元b10 分配給符元位元y14 ，將碼位元b11 分配給符元位元y11 ，將碼位元b12 分配給符元位元y2 ，將碼位元b13 分配給符元位元y18 ，將碼位元b14 分配給符元位元y16 ，將碼位元b15 分配給符元位元y15 ，將碼位元b16 分配給符元位元y0 ，將碼位元b17 分配給符元位元y1 ，將碼位元b18 分配給符元位元y13 ，將碼位元b19 分配給符元位元y12 ，而進行替換。
圖87係表示調變方式為4096QAM，且LDPC碼是碼長N為16200位元、編碼率為5/6或8/9之LDPC碼，倍數b為2之情況，及LDPC碼是碼長N為64800位元、編碼率為5/6或9/10之LDPC碼，倍數b為2之情況下可採用之位元分配模式之例。
LDPC碼是碼長N為16200位元、編碼率為5/6或8/9之LDPC碼，進一步調變方式為4096QAM、倍數b為2之情況下，於解多工器25，於縱行方向×橫列方向為(16200/(12×2))×(12×2)位元之記憶體31寫入之碼位元係於橫列方向，以12×2(=mb)位元單位讀出，並供給至替換部32。
LDPC碼是碼長N為64800位元、編碼率為5/6或9/10之LDPC碼，進一步調變方式為4096QAM、倍數b為2之情況下，於解多工器25，於縱行方向×橫列方向為(64800/(12×2))×(12×2)位元之記憶體31寫入之碼位元係於橫列方向，以12×2(=mb)位元單位讀出，並供給至替換部32。
替換部32係以將讀出自記憶體31之12×2(=mb)位元之碼位元b0 至b23 ，如圖87所示分配給連續之2(=b)個符元之12×2(=mb)位元之符元位元y0 至y23 之方式，來替換12×2(=mb)位元之碼位元b0 至b23 。
亦即，若根據圖87，替換部32係就碼長N為16200位元之LDPC碼中之編碼率為5/6之LDPC碼及編碼率為8/9之LDPC碼，以及碼長N為64800位元之LDPC碼中之編碼率為5/6之LDPC碼及編碼率為9/10之LDPC碼而言，關於任一LDPC碼均分別：將碼位元b0 分配給符元位元y10 ，將碼位元b1 分配給符元位元y15 ，將碼位元b2 分配給符元位元y4 ，將碼位元b3 分配給符元位元y19 ，將碼位元b4 分配給符元位元y21 ，將碼位元b5 分配給符元位元y16 ，將碼位元b6 分配給符元位元y23 ，將碼位元b7 分配給符元位元y18 ，將碼位元b8 分配給符元位元y11 ，將碼位元b9 分配給符元位元y14 ，將碼位元b10 分配給符元位元y22 ，將碼位元b11 分配給符元位元y5 ，將碼位元b12 分配給符元位元y6 ，將碼位元b13 分配給符元位元y17 ，將碼位元b14 分配給符元位元y13 ，將碼位元b15 分配給符元位元y20 ，將碼位元b16 分配給符元位元y1 ，將碼位元b17 分配給符元位元y3 ，將碼位元b18 分配給符元位元y9 ，將碼位元b19 分配給符元位元y2 ，將碼位元b20 分配給符元位元y7 ，將碼位元b21 分配給符元位元y8 ，將碼位元b22 分配給符元位元y12 ，將碼位元b23 分配給符元位元y0 ，而進行替換。
若根據圖84至圖87所示之位元分配模式，則關於複數種類之LDPC碼可採用同一位元分配模式，而且關於該複數種類之LDPC碼之任一種，均可使對於錯誤之容錯成為所需性能。
亦即，圖88至圖91係表示按照圖84至圖87之位元分割模式進行替換處理之情況下之BER(Bit Error Rate：位元錯誤率)之模擬結果。
此外，於圖88至圖91，橫軸表示Es /N0 (每1符元之信號電力對雜訊電力比)，縱軸表示BER。
而且，實線表示已進行替換處理之情況下之BER，1點短劃線表示未進行替換處理之情況下之BER。
圖88係表示針對碼長N為64800、編碼率分別為5/6及9/10之LDPC碼，作為調變方式採用4096QAM，倍數b設作1，按照圖84之位元分配模式進行替換處理之情況下之BER。
圖89係表示針對碼長N為64800、編碼率分別為5/6及9/10之LDPC碼，作為調變方式採用4096QAM，倍數b設作2，按照圖85之位元分配模式進行替換處理之情況下之BER。
此外，於圖88及圖89，附有三角形標記之曲線圖表示關於編碼率為5/6之LDPC碼之BER，附有星標(星形標記)之曲線圖表示關於編碼率為9/10之LDPC碼之BER。
圖90係表示針對碼長N為16200、編碼率分別為3/4、5/6及8/9之LDPC碼及碼長N為64800、編碼率分別為3/4、5/6及9/10之LDPC碼，作為調變方式採用1024QAM，倍數b設作2，按照圖86之位元分配模式進行替換處理之情況下之BER。
此外，於圖90，附有星標之曲線圖表示關於碼長N為64800、編碼率為9/10之LDPC碼之BER，附有朝上之三角形標記之曲線圖表示關於碼長N為64800、編碼率為5/6之LDPC碼之BER。而且，附有正方形標記之曲線圖係表示關於碼長N為64800、編碼率為3/4之LDPC碼之BER。
進一步而言，於圖90，附有圓圈標記之曲線圖表示關於碼長N為16200、編碼率為8/9之LDPC碼之BER，附有朝下之三角形標記之曲線圖表示關於碼長N為16200、編碼率為5/6之LDPC碼之BER。而且，附有正號標記之曲線圖係表示關於碼長N為16200、編碼率為3/4之LDPC碼之BER。
圖91係表示針對碼長N為16200、編碼率分別為5/6及8/9之LDPC碼及碼長N為64800、編碼率分別為5/6及9/10之LDPC碼，作為調變方式採用4096QAM，倍數b設作2，按照圖87之位元分配模式進行替換處理之情況下之BER。
此外，於圖91，附有星標之曲線圖表示關於碼長N為64800、編碼率為9/10之LDPC碼之BER，附有朝上之三角形標記之曲線圖表示關於碼長N為64800、編碼率為5/6之LDPC碼之BER。
進一步而言，於圖91，附有圓圈標記之曲線圖表示關於碼長N為16200、編碼率為8/9之LDPC碼之BER，附有朝下之三角形標記之曲線圖表示關於碼長N為16200、編碼率為5/6之LDPC碼之BER。
若根據圖88至圖91，關於複數種類之LDPC碼可採用同一位元分配模式，而且關於採用同一位元分配模式之複數種類之LDPC碼之任一種，均可使對於錯誤之容錯成為所需性能。
亦即，關於碼長或編碼率不同之複數種類之LDPC碼，分別採用該LDPC碼所專用之位元分配模式之情況時，雖可使對於錯誤之容錯極為高性能，但必須就不同種類之LDPC碼逐一變更位元分配模式。
另一方面，若根據圖84至圖87之位元分配模式，關於碼長或編碼率不同之複數種類之LDPC碼各個可採用同一位元分配模式，關於複數種類之LDPC碼各個，無須如採用該LDPC碼所專用之位元分配模式之情況，就不同種類之LDPC碼逐一變更位元分配模式。
進一步而言，若根據圖84至圖87之位元分配模式，關於複數種類之LDPC碼各個，即使稍微不及採用該LDPC碼所專用之位元分配模式之情況，但即使如此仍可使對於錯誤之容錯為高性能。
亦即，例如調變方式為4096QAM之情況下，就碼長N為64800、編碼率分別為5/6及9/10之LDPC碼而言，關於任一LDPC碼均可採用圖84或圖85之同一位元分配模式。然後，如此，即使採用同一位元分配模式，仍可使對於錯誤之容錯為高性能。
進一步而言，例如調變方式為1024QAM之情況下，就碼長N為16200、編碼率分別為3/4、5/6及8/9之LDPC碼，及碼長N為64800、編碼率分別為3/4、5/6及9/10之LDPC碼而言，關於任一LDPC碼均可採用圖86之同一位元分配模式。然後，如此，即使採用同一位元分配模式，仍可使對於錯誤之容錯為高性能。
進一步而言，例如調變方式為4096QAM之情況下，就碼長N為16200、編碼率分別為5/6及8/9之LDPC碼，及碼長N為64800、編碼率分別為5/6及9/10之LDPC碼而言，關於任一LDPC碼均可採用圖87之同一位元分配模式。然後，如此，即使採用同一位元分配模式，仍可使對於錯誤之容錯為高性能。
進一步說明關於位元分配模式之變化。
圖92係表示於LDPC碼是碼長N為16200或64800位元、編碼率由例如從圖37至圖82所示之檢查矩陣初始值表所生成之檢查矩陣H所定義之LDPC碼之編碼率中之3/5以外之LDPC碼，進一步調變方式為QPSK、倍數b為1之情況下可採用之位元分配模式之例。
LDPC碼是碼長N為16200或64800位元、編碼率為3/5以外之LDPC碼，進一步調變方式為QPSK、倍數b為1之情況下，於解多工器25，於縱行方向×橫列方向為(N/(2×1))×(2×1)位元之記憶體31寫入之碼位元係於橫列方向，以2×1(=mb)位元單位讀出，並供給至替換部32。
替換部32係以將讀出自記憶體31之2×1(=mb)位元之碼位元b0 及b1 ，如圖92所示分配給1(=b)個符元之2×1(=mb)位元之符元位元y0 及y1 之方式，來替換2×1(=mb)位元之碼位元b0 及b1 。
亦即，若根據圖92，替換部32係分別：將碼位元b0 分配給符元位元y0 ，將碼位元b1 分配給符元位元y1 ，而進行替換。
此外，該情況下，亦可思慮不進行替換，碼位元b0 及b1 分別直接作為符元位元y0 及y1 。
圖93係表示於LDPC碼是碼長N為16200或64800位元、編碼率為3/5以外之LDPC碼，進一步調變方式為16QAM、倍數b為2之情況下可採用之位元分配模式之例。
LDPC碼是碼長N為16200或64800位元、編碼率為3/5以外之LDPC碼，進一步調變方式為16QAM、倍數b為2之情況下，於解多工器25，於縱行方向×橫列方向為(N/(4×2))×(4×2)位元之記憶體31寫入之碼位元係於橫列方向，以4×2(=mb)位元單位讀出，並供給至替換部32。
替換部32係以將讀出自記憶體31之4×2(=mb)位元之碼位元b0 至b7 ，如圖93所示分配給連續之2(=b)個符元之4×2(=mb)位元之符元位元y0 至y7 之方式，來替換4×2(=mb)位元之碼位元b0 至b7 。
亦即，若根據圖93，替換部32係分別：將碼位元b0 分配給符元位元y7 ，將碼位元b1 分配給符元位元y1 ，將碼位元b2 分配給符元位元y4 ，將碼位元b3 分配給符元位元y2 ，將碼位元b4 分配給符元位元y5 ，將碼位元b5 分配給符元位元y3 ，將碼位元b6 分配給符元位元y6 ，將碼位元b7 分配給符元位元y0 ，而進行替換。
圖94係表示調變方式為64QAM，且LDPC碼是碼長N為16200或64800位元、編碼率為3/5以外之LDPC碼，倍數b為2之情況下可採用之位元分配模式之例。
LDPC碼是碼長N為16200或64800位元、編碼率為3/5以外之LDPC碼，進一步調變方式為64QAM、倍數b為2之情況下，於解多工器25，於縱行方向×橫列方向為(N/(6×2))×(6×2)位元之記憶體31寫入之碼位元係於橫列方向，以6×2(=mb)位元單位讀出，並供給至替換部32。
替換部32係以將讀出自記憶體31之6×2(=mb)位元之碼位元b0 至b11 ，如圖94所示分配給連續之2(=b)個符元之6×2(=mb)位元之符元位元y0 至y11 之方式，來替換6×2(=mb)位元之碼位元b0 至b11 。
亦即，若根據圖94，替換部32係分別：將碼位元b0 分配給符元位元y11 ，將碼位元b1 分配給符元位元y7 ，將碼位元b2 分配給符元位元y3 ，將碼位元b3 分配給符元位元y10 ，將碼位元b4 分配給符元位元y6 ，將碼位元b5 分配給符元位元y2 ，將碼位元b6 分配給符元位元y9 ，將碼位元b7 分配給符元位元y5 ，將碼位元b8 分配給符元位元y1 ，將碼位元b9 分配給符元位元y8 ，將碼位元b10 分配給符元位元y4 ，將碼位元b11 分配給符元位元y0 ，而進行替換。
圖95係表示調變方式為256QAM，且LDPC碼是碼長N為64800位元、編碼率為3/5以外之LDPC碼，倍數b為2之情況下可採用之位元分配模式之例。
LDPC碼是碼長N為64800位元、編碼率為3/5以外之LDPC碼，進一步調變方式為256QAM、倍數b為2之情況下，於解多工器25，於縱行方向×橫列方向為(64800/(8×2))×(8×2)位元之記憶體31寫入之碼位元係於橫列方向，以8×2(=mb)位元單位讀出，並供給至替換部32。
替換部32係以將讀出自記憶體31之8×2(=mb)位元之碼位元b0 至b15 ，如圖95所示分配給連續之2(=b)個符元之8×2(=mb)位元之符元位元y0 至y15 之方式，來替換8×2(=mb)位元之碼位元b0 至b15 。
亦即，若根據圖95，替換部32係分別：將碼位元b0 分配給符元位元y15 ，將碼位元b1 分配給符元位元y1 ，將碼位元b2 分配給符元位元y13 ，將碼位元b3 分配給符元位元y3 ，將碼位元b4 分配給符元位元y8 ，將碼位元b5 分配給符元位元y11 ，將碼位元b6 分配給符元位元y9 ，將碼位元b7 分配給符元位元y5 ，將碼位元b8 分配給符元位元y10 ，將碼位元b9 分配給符元位元y6 ，將碼位元b10 分配給符元位元y4 ，將碼位元b11 分配給符元位元y7 ，將碼位元b12 分配給符元位元y12 ，將碼位元b13 分配給符元位元y2 ，將碼位元b14 分配給符元位元y14 ，將碼位元b15 分配給符元位元y0 ，而進行替換。
圖96係表示調變方式為256QAM，且LDPC碼是碼長N為16200位元、編碼率為3/5以外之LDPC碼，倍數b為1之情況下可採用之位元分配模式之例。
LDPC碼是碼長N為16200位元、編碼率為3/5以外之LDPC碼，進一步調變方式為256QAM、倍數b為1之情況下，於解多工器25，於縱行方向×橫列方向為(16200/(8×1))×(8×1)位元之記憶體31寫入之碼位元係於橫列方向，以8×1(=mb)位元單位讀出，並供給至替換部32。
替換部32係以將讀出自記憶體31之8×1(=mb)位元之碼位元b0 至b7 ，如圖96所示分配給1(=b)個符元之8×1(=mb)位元之符元位元y0 至y7 之方式，來替換8×1(=mb)位元之碼位元b0 至b7 。
亦即，若根據圖96，替換部32係分別：將碼位元b0 分配給符元位元y7 ，將碼位元b1 分配給符元位元y3 ，將碼位元b2 分配給符元位元y1 ，將碼位元b3 分配給符元位元y5 ，將碼位元b4 分配給符元位元y2 ，將碼位元b5 分配給符元位元y6 ，將碼位元b6 分配給符元位元y4 ，將碼位元b7 分配給符元位元y0 ，而進行替換。
圖97係表示於LDPC碼是碼長N為16200或64800位元、編碼率為3/5之LDPC碼，進一步調變方式為QPSK、倍數b為1之情況下可採用之位元分配模式之例。
LDPC碼是碼長N為16200或64800位元、編碼率為3/5以外之LDPC碼，進一步調變方式為QPSK、倍數b為1之情況下，於解多工器25，於縱行方向×橫列方向為(N/(2×1))×(2×1)位元之記憶體31寫入之碼位元係於橫列方向，以2×1(=mb)位元單位讀出，並供給至替換部32。
替換部32係以將讀出自記憶體31之2×1(=mb)位元之碼位元b0 及b1 ，如圖97所示分配給1(=b)個符元之2×1(=mb)位元之符元位元y0 及y1 之方式，來替換2×1(=mb)位元之碼位元b0 及b1 。
亦即，若根據圖97，替換部32係分別：將碼位元b0 分配給符元位元y0 ，將碼位元b1 分配給符元位元y1 ，而進行替換。
此外，該情況下，亦可思慮不進行替換，碼位元b0 及b1 分別直接作為符元位元y0 及y1 。
圖98係表示於LDPC碼是碼長N為64800位元、編碼率為3/5之LDPC碼，進一步調變方式為16QAM、倍數b為2之情況下可採用之位元分配模式之例。
LDPC碼是碼長N為64800位元、編碼率為3/5之LDPC碼，進一步調變方式為16QAM、倍數b為2之情況下，於解多工器25，於縱行方向×橫列方向為(64800/(4×2))×(4×2)位元之記憶體31寫入之碼位元係於橫列方向，以4×2(=mb)位元單位讀出，並供給至替換部32。
替換部32係以將讀出自記憶體31之4×2(=mb)位元之碼位元b0 至b7 ，如圖98所示分配給連續之2(=b)個符元之4×2(=mb)位元之符元位元y0 至y7 之方式，來替換4×2(=mb)位元之碼位元b0 至b7 。
亦即，若根據圖98，替換部32係分別：將碼位元b0 分配給符元位元y0 ，將碼位元b1 分配給符元位元y5 ，將碼位元b2 分配給符元位元y1 ，將碼位元b3 分配給符元位元y2 ，將碼位元b4 分配給符元位元y4 ，將碼位元b5 分配給符元位元y7 ，將碼位元b6 分配給符元位元y3 ，將碼位元b7 分配給符元位元y6 ，而進行替換。
圖99係表示於LDPC碼是碼長N為16200位元、編碼率為3/5之LDPC碼，進一步調變方式為16QAM、倍數b為2之情況下可採用之位元分配模式之例。
LDPC碼是碼長N為16200位元、編碼率為3/5之LDPC碼，進一步調變方式為16QAM、倍數b為2之情況下，於解多工器25，於縱行方向×橫列方向為(16200/(4×2))×(4×2)位元之記憶體31寫入之碼位元係於橫列方向，以4×2(=mb)位元單位讀出，並供給至替換部32。
替換部32係以將讀出自記憶體31之4×2(=mb)位元之碼位元b0 至b7 ，如圖99所示分配給連續之2(=b)個符元之4×2(=mb)位元之符元位元y0 至y7 之方式，來替換4×2(=mb)位元之碼位元b0 至b7 。
亦即，若根據圖99，替換部32係分別：將碼位元b0 分配給符元位元y7 ，將碼位元b1 分配給符元位元y1 ，將碼位元b2 分配給符元位元y4 ，將碼位元b3 分配給符元位元y2 ，將碼位元b4 分配給符元位元y5 ，將碼位元b5 分配給符元位元y3 ，將碼位元b6 分配給符元位元y6 ，將碼位元b7 分配給符元位元y0 ，而進行替換。
圖100係表示調變方式為64QAM，且LDPC碼是碼長N為64800位元、編碼率為3/5之LDPC碼，倍數b為2之情況下可採用之位元分配模式之例。
LDPC碼是碼長N為64800位元、編碼率為3/5之LDPC碼，進一步調變方式為64QAM、倍數b為2之情況下，於解多工器25，於縱行方向×橫列方向為(64800/(6×2))×(6×2)位元之記憶體31寫入之碼位元係於橫列方向，以6×2(=mb)位元單位讀出，並供給至替換部32。
替換部32係以將讀出自記憶體31之6×2(=mb)位元之碼位元b0 至b11 ，如圖100所示分配給連續之2(=b)個符元之6×2(=mb)位元之符元位元y0 至y11 之方式，來替換6×2(=mb)位元之碼位元b0 至b11 。
亦即，若根據圖100，替換部32係分別：將碼位元b0 分配給符元位元y2 ，將碼位元b1 分配給符元位元y7 ，將碼位元b2 分配給符元位元y6 ，將碼位元b3 分配給符元位元y9 ，將碼位元b4 分配給符元位元y0 ，將碼位元b5 分配給符元位元y3 ，將碼位元b6 分配給符元位元y1 ，將碼位元b7 分配給符元位元y8 ，將碼位元b8 分配給符元位元y4 ，將碼位元b9 分配給符元位元y11 ，將碼位元b10 分配給符元位元y5 ，將碼位元b11 分配給符元位元y10 ，而進行替換。
圖101係表示調變方式為64QAM，且LDPC碼是碼長N為16200位元、編碼率為3/5之LDPC碼，倍數b為2之情況下可採用之位元分配模式之例。
LDPC碼是碼長N為16200位元、編碼率為3/5之LDPC碼，進一步調變方式為64QAM、倍數b為2之情況下，於解多工器25，於縱行方向×橫列方向為(16200/(6×2))×(6×2)位元之記憶體31寫入之碼位元係於橫列方向，以6×2(=mb)位元單位讀出，並供給至替換部32。
替換部32係以將讀出自記憶體31之6×2(=mb)位元之碼位元b0 至b11 ，如圖101所示分配給連續之2(=b)個符元之6×2(=mb)位元之符元位元y0 至y11 之方式，來替換6×2(=mb)位元之碼位元b0 至b11 。
亦即，若根據圖101，替換部32係分別：將碼位元b0 分配給符元位元y11 ，將碼位元b1 分配給符元位元y7 ，將碼位元b2 分配給符元位元y3 ，將碼位元b3 分配給符元位元y10 ，將碼位元b4 分配給符元位元y6 ，將碼位元b5 分配給符元位元y2 ，將碼位元b6 分配給符元位元y9 ，將碼位元b7 分配給符元位元y5 ，將碼位元b8 分配給符元位元y1 ，將碼位元b9 分配給符元位元y8 ，將碼位元b10 分配給符元位元y4 ，將碼位元b11 分配給符元位元y0 ，而進行替換。
圖102係表示調變方式為256QAM，且LDPC碼是碼長N為64800位元、編碼率為3/5之LDPC碼，倍數b為2之情況下可採用之位元分配模式之例。
LDPC碼是碼長N為64800位元、編碼率為3/5之LDPC碼，進一步調變方式為256QAM、倍數b為2之情況下，於解多工器25，於縱行方向×橫列方向為(64800/(8×2))×(8×2)位元之記憶體31寫入之碼位元係於橫列方向，以8×2(=mb)位元單位讀出，並供給至替換部32。
替換部32係以將讀出自記憶體31之8×2(=mb)位元之碼位元b0 至b15 ，如圖102所示分配給連續之2(=b)個符元之8×2(=mb)位元之符元位元y0 至y15 之方式，來替換8×2(=mb)位元之碼位元b0 至b15 。
亦即，若根據圖102，替換部32係分別：將碼位元b0 分配給符元位元y2 ，將碼位元b1 分配給符元位元y11 ，將碼位元b2 分配給符元位元y3 ，將碼位元b3 分配給符元位元y4 ，將碼位元b4 分配給符元位元y0 ，將碼位元b5 分配給符元位元y9 ，將碼位元b6 分配給符元位元y1 ，將碼位元b7 分配給符元位元y8 ，將碼位元b8 分配給符元位元y10 ，將碼位元b9 分配給符元位元y13 ，將碼位元b10 分配給符元位元y7 ，將碼位元b11 分配給符元位元y14 ，將碼位元b12 分配給符元位元y6 ，將碼位元b13 分配給符元位元y15 ，將碼位元b14 分配給符元位元y5 ，將碼位元b15 分配給符元位元y12 ，而進行替換。
圖103係表示調變方式為256QAM，且LDPC碼是碼長N為16200位元、編碼率為3/5之LDPC碼，倍數b為1之情況下可採用之位元分配模式之例。
LDPC碼是碼長N為16200位元、編碼率為3/5之LDPC碼，進一步調變方式為256QAM、倍數b為1之情況下，於解多工器25，於縱行方向×橫列方向為(16200/(8×1))×(8×1)位元之記憶體31寫入之碼位元係於橫列方向，以8×1(=mb)位元單位讀出，並供給至替換部32。
替換部32係以將讀出自記憶體31之8×1(=mb)位元之碼位元b0 至b7 ，如圖103所示分配給1(=b)個符元之8×1(=mb)位元之符元位元y0 至y7 之方式，來替換8×1(=mb)位元之碼位元b0 至b7 。
亦即，若根據圖103，替換部32係分別：將碼位元b0 分配給符元位元y7 ，將碼位元b1 分配給符元位元y3 ，將碼位元b2 分配給符元位元y1 ，將碼位元b3 分配給符元位元y5 ，將碼位元b4 分配給符元位元y2 ，將碼位元b5 分配給符元位元y6 ，將碼位元b6 分配給符元位元y4 ，將碼位元b7 分配給符元位元y0 ，而進行替換。
接著，說明關於構成接收裝置12之反交錯器53。
圖104係說明構成反交錯器53之多工器54之處理之圖。
亦即，圖104A係表示多工器54之功能性結構例。
多工器54係由反替換部1001及記憶體1002所構成。
多工器54係將供給自前段之解映射部52之符元之符元位元作為對象，進行對應於發送裝置11之解多工器25所進行之替換處理之反替換處理(替換處理之逆向處理)，亦即進行使藉由替換處理所替換之LDPC碼之碼位元(符元位元)之位置回到原本位置之反替換處理，將其結果所獲得之LDPC碼供給至後段之縱行扭轉反交錯器55。
亦即，於多工器54，對反替換部1001，以(連續)b個符元之單位供給有該b個符元之mb位元之符元位元y0 ,y1 ,...,ymb-1 。
反替換部1001係進行使mb位元之符元位元y0 至ymb-1 回到原本之mb位元之符元位元b0 ,b1 ,...,bmb-1 之排列(於構成發送裝置11側之解多工器25之替換部32之替換進行前之符元位元b0 至bmb-1 之排列)之反替換，並輸出其結果所獲得之mb位元之碼位元b0 至bmb-1 。
記憶體1002係與構成發送裝置11側之解多工器25之記憶體31相同，含有於橫列(row)(橫)方向記憶mb位元，並且於縱行(column)(縱)方向記憶N/(mb)位元之記憶容量。亦即，記憶體1002係由記憶N/(mb)位元之mb個縱行所構成。
其中，於記憶體1002，在從發送裝置11之解多工器25之記憶體31進行碼位元之讀出之方向，進行反替換部1001所輸出之LDPC碼之碼位元之寫入，在往記憶體31進行碼位元之寫入之方向，進行寫入於記憶體1002之碼位元之讀出。
亦即，於接收裝置12之多工器54，如圖104A所示，將反替換部1001所輸出之LDPC碼之碼位元以mb位元單位於橫列方向之寫入，係從記憶體1002之第1列往下列依次進行。
然後，若1碼長份之碼位元之寫入終了，則於多工器54，從記憶體1002，將碼位元從縱行方向讀出，並供給至後段之縱行扭轉反交錯器55。
於此，圖104B係表示從記憶體1002之碼位元之讀出之圖。
於解多工器25，LDPC碼之碼位元在構成記憶體1002之縱行從上往下方向(縱行方向)之寫入係從左朝向右方向之縱行進行。
接著，參考圖105來說明接收裝置12之反交錯器53之縱行扭轉反交錯器55之處理。
圖105係表示多工器54之記憶體1002之結構例。
記憶體1002具有於縱行(縱)方向記憶mb位元，並且於橫列(橫)方向記憶N/(mb)位元之記憶容量，由mb個縱行所構成。
縱行扭轉反交錯器55係對於記憶體1002，控制將LDPC碼之碼位元寫入於橫列方向、於縱行方向讀出時之開始讀出位置，藉此進行縱行扭轉反交錯。
亦即，於縱行扭轉反交錯器55，針對複數縱行分別適宜地變更開始碼位元之讀出之開始讀出位置，藉此進行使縱行扭轉交錯所重排之碼位元之排列回到原本排列之反重排處理。
於此，圖105係調變方式為16QAM且倍數b為1之情況下之記憶體1002之結構例。因此，1符元之位元數m為4位元，而且記憶體1002係以4(=mb)個縱行所構成。
縱行扭轉反交錯器55係(取代多工器54)從記憶體1002之第1列朝向下列，依次進行替換部1001所輸出之LDPC碼之碼位元往橫列方向之寫入。
然後，若1碼長份之碼位元之寫入終了，縱行扭轉反交錯器55係從左朝向右方向，將碼位元從記憶體1002進行從上往下方向(縱行方向)之讀出。
其中，縱行扭轉反交錯器55係將發送裝置11側之縱行扭轉交錯器24寫入碼位元之開始寫位置，作為碼位元之開始讀出位置，從記憶體1002進行碼位元之讀出。
亦即，若將各縱行之開頭(最上面)之位置之位址設為0，以升序之整數表示縱行方向之各位置之位址，則於調變方式為16QAM且倍數b為1之情況下，於縱行扭轉反交錯器55，關於最左縱行，將開始讀出位置設作位址為0之位置，關於(左起)第2縱行，將開始讀出位置設作位址為2之位置，關於第3縱行，將開始讀出位置設作位址為4之位置，關於第4縱行，將開始讀出位置設作位址為7之位置。
此外，關於開始讀出位置是位址為0之位置以外之位置之縱行，將碼位元之讀出進行至最下面之位置後，返回開頭(位址為0之位置)，進行即將至開始讀出位置前之位置為止之讀出。然後，其後進行對下一(右)縱行之讀出。
藉由進行如以上之縱行扭轉反交錯，縱行扭轉交錯所重排之碼位元之排列會回到原本排列。
接著，圖106係表示接收裝置12之其他結構例之區塊圖。
於圖106，接收裝置12係接收來自發送裝置11之調變信號之資料處理裝置，由正交解調部51、解映射部52、反交錯器53及LDPC解碼部1021所構成。
正交解調部51係接收來自發送裝置11之調變信號，進行正交解調，將其結果所獲得之信號點(I及Q軸方向分別之值)供給至解映射部52。
解映射部52係進行使來自正交解調部51之符元成為LDPC碼之碼位元之解映射，並供給至反交錯器53。
反交錯器53係由多工器(MUX)54、縱行扭轉反交錯器55及同位反交錯器1011所構成，進行來自解映射部52之LDPC碼之碼位元之反交錯。
亦即，多工器54係將來自解映射部52之LDPC碼作為對象，進行對應於發送裝置11之解多工器25所進行之替換處理之反替換處理(替換處理之逆向處理)，亦即進行使藉由替換處理所替換之碼位元之位置回到原本位置之反替換處理，並將其結果所獲得之LDPC碼供給至縱行扭轉反交錯器55。
縱行扭轉反交錯器55係將來自多工器54之LDPC碼作為對象，進行對應於發送裝置11之縱行扭轉交錯器24所進行之作為重排處理之縱行扭轉交錯之縱行扭轉反交錯。
縱行扭轉反交錯之結果所獲得之LDPC碼係從縱行扭轉反交錯器55供給至同位反交錯器1011。
同位反交錯器1011係將縱行扭轉反交錯器55之縱行扭轉反交錯後之碼位元作為對象，進行對應於發送裝置11之同位交錯器23所進行之同位交錯之同位反交錯(同位交錯之逆向處理)，亦即進行使藉由同位交錯變更排列之LDPC碼之碼位元回到原本排列之同位反交錯。
同位反交錯之結果所獲得之LDPC碼係從同位反交錯器1011供給至LDPC解碼部1021。
因此，於圖106之接收裝置12，對LDPC解碼部1021供給有已進行反替換處理、縱行扭轉反交錯及同位反交錯之LDPC碼，亦即供給有藉由按照檢查矩陣H之LDPC編碼所獲得之LDPC碼。
LDPC解碼部1021係利用發送裝置11之LDPC編碼部21用於LDPC編碼之檢查矩陣H本身、或對於該檢查矩陣H至少進行相當於同位交錯之行置換所獲得之轉換檢查矩陣，來進行來自反交錯器53之LDPC碼之LDPC解碼，並將其結果所獲得之資料，作為對象資料之解碼結果輸出。
於此，於圖106之接收裝置12，由於從交錯器53(之同位反交錯器1011)對於LDPC解碼部1021，供給藉由按照檢查矩陣H之LDPC編碼所獲得之LDPC碼，因此於發送裝置11之LDPC編碼部21利用LDPC編碼所用之檢查矩陣H本身，來進行該LDPC碼之LDPC解碼之情況時，LDPC解碼部1021可由例如藉由於每1個節點依次進行訊息(校驗節點訊息、可變節點訊息)之運算之全串列譯碼(full serial decoding)方式進行LDPC解碼之解碼裝置，或藉由針對所有節點同時(並列)進行訊息之運算之全並行譯碼(full parallel decoding)方式進行LDPC解碼之解碼裝置來構成。
而且，於LDPC解碼部1021，利用對於發送裝置11之LDPC編碼部21用於LDPC編碼之檢查矩陣H，至少進行相當於同位交錯之行置換所獲得之轉換檢查矩陣，來進行LDPC碼之LDPC解碼之情況時，可由同時進行P(或P之1以外之約數)個校驗節點運算及可變節點運算之架構(architecture)之解碼裝置，且含有藉由對LDPC碼施以與用以獲得轉換檢查矩陣之行置換同樣之行置換，以重排該LDPC碼之碼位元之接收資料重排部310之解碼裝置來構成。
此外，於圖106，為了便於說明，分別個別地構成進行反替換處理之多工器54、進行縱行扭轉反交錯之縱行扭轉反交錯器55及進行同位反交錯之同位反交錯器1011，但多工器54、縱行扭轉反交錯器55及同位反交錯器1011之2以上可與發送裝置11之同位交錯器23、縱行扭轉交錯器24及解多工器25同樣地一體地構成。
接著，圖107係表示可適用於接收裝置12之接收系統之第1結構例之區塊圖。
於圖107，接收系統係由取得部1101、傳送道解碼處理部1102及資訊源解碼處理部1103所構成。
取得部1101係經由例如地面數位播放、衛星數位播放、CATV網、網際網路和其他網路等未圖示之傳送道，取得包含將節目之圖像資料或聲音資料等對象資料至少予以LDPC編碼所獲得之LDPC碼之信號，並供給至傳送道解碼處理部1102。
於此，於取得部1101所取得之信號例如從播放台經由地波、衛星波、CATV(Cable Television：有線電視)網等播放而來之情況下，取得部1101係以調階器或STB(Set Top Box：機上盒)等所構成。而且，取得部1101所取得之信號例如從網頁伺服器，如IPTV(Internet Protocol Television：網路協定電視)以多點播送發送而來之情況下，取得部1101係以例如NIC(Network Interface Card：網路介面卡)等網路I/F(Inter face：介面)所構成。
傳送道解碼處理部1102係對於取得部1101經由傳送道所取得之信號，施以至少包含訂正在傳送道所產生之失誤之處理之傳送道解碼處理，將其結果所獲得之信號供給至資訊源解碼處理部1103。
亦即，取得部1101經由傳送道所取得之信號係藉由至少進行用以訂正在傳送道所產生之失誤之失誤訂正編碼所獲得之信號，傳送道解碼處理部1102係對於該類信號，施以例如失誤訂正處理等傳送道解碼處理。
於此，作為失誤訂正編碼有例如LDPC編碼或李德所羅門編碼等。於此，作為失誤訂正編碼至少進行LDPC編碼。
而且，傳送道解碼處理可能包含調變信號之解調等。
資訊源解碼處理部1103係對於經施以傳送道解碼處理之信號，施以包含將壓縮之資訊伸張為原本資訊之處理之資訊源解碼處理。
亦即，於取得部1101經由傳送道所取得之信號，為了減少作為資訊之圖像或聲音等之資料量，可能施以壓縮資訊之壓縮編碼，該情況下，資訊源解碼處理部1103係對於經施以傳送道解碼處理之信號，施以將壓縮之資訊伸張為原本資訊之處理(伸張處理)等資訊源解碼處理。
此外，於取得部1101經由傳送道所取得之信號未施以壓縮編碼之情況下，於資訊源解碼處理部1103，不進行將壓縮之資訊伸張為原本資訊之處理。
於此，作為伸張處理有例如MPEG譯碼等。而且，傳送道解碼處理除了伸張處理以外，可能包含解拌碼等。
如以上所構成之接收系統，於取得部1101，例如對於圖像或聲音等資料，施以MPEG編碼等壓縮編碼，並進一步經由傳送道取得經施以LDPC編碼等失誤訂正編碼之信號，並供給至傳送道解碼處理部1102。
於傳送道解碼處理部1102，對於來自取得部1101之信號，作為傳送道解碼處理而施以例如與正交解調部51或解映射部52、反交錯器53、LDPC解碼部56(或LDPC解碼部1021)同樣之處理，其結果所獲得之信號供給至資訊源解碼處理部1103。
於資訊源解碼處理部1103，對於來自傳送道解碼處理部1102之信號，施以MPEG譯碼等資訊源解碼處理，輸出其結果所獲得之圖像或聲音。
如以上之圖107之接收系統可適用於例如接收作為數位播放之電視播放之電視調階器等。
此外，取得部1101、傳送道解碼處理部1102及資訊源解碼處理部1103分別可作為1個獨立之裝置(硬體(IC(Integrated Circuit：積體電路)等)或軟體模組)而構成。
而且，關於取得部1101、傳送道解碼處理部1102及資訊源解碼處理部1103，可將取得部1101與傳送道解碼處理部1102之集合、或傳送道解碼處理部1102與資訊源解碼處理部1103之集合、取得部1101、傳送道解碼處理部1102及資訊源解碼處理部1103之集合作為1個獨立之裝置而構成。
圖108係表示可適用於接收裝置12之接收系統之第2結構例之區塊圖。
此外，圖中，關於與圖107之情況相對應之部分係附上同一符元，於以下適宜地省略其說明。
圖108之接收系統係於含有取得部1101、傳送道解碼處理部1102及資訊源解碼處理部1103之點，與圖107之情況共通，於新設有輸出部1111之點，與圖107之情況相異。
輸出部1111係例如顯示圖像之顯示裝置或輸出聲音之揚聲器，其輸出從資訊源解碼處理部1103所輸出之作為信號之圖像或聲音等。亦即，輸出部1111係顯示圖像或輸出聲音。
如以上之圖108之接收系統可適用於例如接收作為數位播放之電視播放之TV(電視受像機)、或接收廣播播放之廣播接收機等。
此外，於取得部1101所取得之信號未施以壓縮編碼之情況下，傳送道解碼處理部1102所輸出之信號係供給至輸出部1111。
圖109係表示可適用於接收裝置12之接收系統之第3結構例之區塊圖。
此外，圖中，關於與圖107之情況相對應之部分係附上同一符元，於以下適宜地省略其說明。
圖109之接收系統係於含有取得部1101及傳送道解碼處理部1102之點，與圖107之情況共通。
其中，圖109之接收系統係於未設有資訊源解碼處理部1103而新設有記錄部1121之點，與圖107相異。
記錄部1121係將傳送道解碼處理部1102所輸出之信號(例如MPEG之TS之TS封包)，記錄於(使其記憶於)光碟片或硬碟(磁性碟片)、快閃記憶體等記錄(記憶)媒體。
如以上之圖109之接收系統可適用於將電視播放予以錄像之錄影機等。
此外，於圖109，接收系統係設置資訊源解碼處理部1103而構成，於資訊源解碼處理部1103，能以記錄部1121記錄經施以資訊源解碼處理後之信號，亦即藉由譯碼所獲得之圖像或聲音。
11．．．發送裝置
12．．．接收裝置
21．．．LDPC編碼部
22．．．位元交錯器
23．．．同位交錯器
24．．．縱行扭轉交錯器
25．．．解多工器
26．．．映射部
27．．．正交調變部
31．．．記憶體
32．．．替換部
51．．．正交解調部
52．．．解映射部
53．．．反交錯器
54．．．多工器
55．．．縱行扭轉反交錯器
56．．．LDPC解碼部
300．．．分枝資料儲存用記憶體
301．．．選擇器
302．．．校驗節點計算部
303．．．循環移位電路
304．．．分枝資料儲存用記憶體
305．．．選擇器
306．．．接收資料用記憶體
307．．．可變節點計算部
308．．．循環移位電路
309．．．解碼字計算部
310．．．接收資料重排部
311．．．解碼資料重排部
401．．．匯流排
402．．．CPU
403．．．ROM
404．．．RAM
405．．．硬碟
406．．．輸出部
407．．．輸入部
408．．．通訊部
409．．．磁碟機
410．．．輸出入介面
411．．．可移式記錄媒體
1001．．．反替換部
1002．．．記憶體
1011．．．同位反交錯器
1021．．．LDPC解碼部
1101．．．取得部
1101．．．傳送道解碼處理部
1103．．．資訊源解碼處理部
1111．．．輸出部
1121．．．記錄部
圖1係說明LDPC碼之檢查矩陣H之圖。
圖2係說明LDPC碼之解碼程序之流程圖。
圖3係表示LDPC碼之檢查矩陣之例之圖。
圖4係表示檢查矩陣之Tanner圖之圖。
圖5係表示可變節點之圖。
圖6係表示校驗節點之圖。
圖7係表示適用本發明之傳送系統之一實施型態之結構例之圖。
圖8係表示發送裝置11之結構例之區塊圖。
圖9係表示檢查矩陣之圖。
圖10係表示同位矩陣之圖。
圖11A、B係表示DVB-S.2之規格所規定之LDPC碼之檢查矩陣及行權重之圖。
圖12A、B係表示16QAM之信號點配置之圖。
圖13係表示64QAM之信號點配置之圖。
圖14係表示64QAM之信號點配置之圖。
圖15係表示64QAM之信號點配置之圖。
圖16A~D係說明解多工器25之處理之圖。
圖17A、B係說明解多工器25之處理之圖。
圖18係表示關於LDPC碼之解碼之Tanner圖之圖。
圖19A、B係表示成為階梯構造之同位矩陣HT 及對應於該同位矩陣HT 之Tanner圖之圖。
圖20係表示對應於同位交錯後之LDPC碼之檢查矩陣H之同位矩陣HT 之圖。
圖21A、B係表示轉換檢查矩陣之圖。
圖22係說明縱行扭轉交錯器24之處理之圖。
圖23係表示縱行扭轉交錯所必要之記憶體31之縱行數及開始寫位置之位址之圖。
圖24係表示係表示縱行扭轉交錯所必要之記憶體31之縱行數及開始寫位置之位址之圖。
圖25係說明發送處理之流程圖。
圖26A、B係表示在模擬所採用之通訊道之模型之圖。
圖27係表示在模擬所獲得之錯誤率與顫振之都卜勒頻率fd 之關係之圖。
圖28係表示在模擬所獲得之錯誤率與顫振之都卜勒頻率fd 之關係之圖。
圖29係表示接收裝置12之結構例之區塊圖。
圖30係說明接收處理之流程圖。
圖31係表示LDPC碼之檢查矩陣之例之圖。
圖32係表示於檢查矩陣施以列置換及行置換後之矩陣(轉換檢查矩陣)之圖。
圖33係表示分割為5×5單位之轉換檢查矩陣之圖。
圖34係表示匯總P個進行節點運算之解碼裝置之結構例之區塊圖。
圖35係表示LDPC解碼部56之結構例之區塊圖。
圖36係表示適用本發明之電腦之一實施型態之結構例之區塊圖。
圖37係表示編碼率2/3、碼長16200之檢查矩陣初始值表之例之圖。
圖38係表示編碼率2/3、碼長64800之檢查矩陣初始值表之例之圖。
圖39係表示編碼率2/3、碼長64800之檢查矩陣初始值表之例之圖。
圖40係表示編碼率2/3、碼長64800之檢查矩陣初始值表之例之圖。
圖41係表示編碼率3/4、碼長16200之檢查矩陣初始值表之例之圖。
圖42係表示編碼率3/4、碼長64800之檢查矩陣初始值表之例之圖。
圖43係表示編碼率3/4、碼長64800之檢查矩陣初始值表之例之圖。
圖44係表示編碼率3/4、碼長64800之檢查矩陣初始值表之例之圖。
圖45係表示編碼率3/4、碼長64800之檢查矩陣初始值表之例之圖。
圖46係表示編碼率4/5、碼長16200之檢查矩陣初始值表之例之圖。
圖47係表示編碼率4/5、碼長64800之檢查矩陣初始值表之例之圖。
圖48係表示編碼率4/5、碼長64800之檢查矩陣初始值表之例之圖。
圖49係表示編碼率4/5、碼長64800之檢查矩陣初始值表之例之圖。
圖50係表示編碼率4/5、碼長64800之檢查矩陣初始值表之例之圖。
圖51係表示編碼率5/6、碼長16200之檢查矩陣初始值表之例之圖。
圖52係表示編碼率5/6、碼長64800之檢查矩陣初始值表之例之圖。
圖53係表示編碼率5/6、碼長64800之檢查矩陣初始值表之例之圖。
圖54係表示編碼率5/6、碼長64800之檢查矩陣初始值表之例之圖。
圖55係表示編碼率5/6、碼長64800之檢查矩陣初始值表之例之圖。
圖56係表示編碼率8/9、碼長16200之檢查矩陣初始值表之例之圖。
圖57係表示編碼率8/9、碼長64800之檢查矩陣初始值表之例之圖。
圖58係表示編碼率8/9、碼長64800之檢查矩陣初始值表之例之圖。
圖59係表示編碼率8/9、碼長64800之檢查矩陣初始值表之例之圖。
圖60係表示編碼率8/9、碼長64800之檢查矩陣初始值表之例之圖。
圖61係表示編碼率9/10、碼長64800之檢查矩陣初始值表之例之圖。
圖62係表示編碼率9/10、碼長64800之檢查矩陣初始值表之例之圖。
圖63係表示編碼率9/10、碼長64800之檢查矩陣初始值表之例之圖。
圖64係表示編碼率9/10、碼長64800之檢查矩陣初始值表之例之圖。
圖65係表示編碼率1/4、碼長64800之檢查矩陣初始值表之例之圖。
圖66係表示編碼率1/4、碼長64800之檢查矩陣初始值表之例之圖。
圖67係表示編碼率1/3、碼長64800之檢查矩陣初始值表之例之圖。
圖68係表示編碼率1/3、碼長64800之檢查矩陣初始值表之例之圖。
圖69係表示編碼率2/5、碼長64800之檢查矩陣初始值表之例之圖。
圖70係表示編碼率2/5、碼長64800之檢查矩陣初始值表之例之圖。
圖71係表示編碼率1/2、碼長64800之檢查矩陣初始值表之例之圖。
圖72係表示編碼率1/2、碼長64800之檢查矩陣初始值表之例之圖。
圖73係表示編碼率1/2、碼長64800之檢查矩陣初始值表之例之圖。
圖74係表示編碼率3/5、碼長64800之檢查矩陣初始值表之例之圖。
圖75係表示編碼率3/5、碼長64800之檢查矩陣初始值表之例之圖。
圖76係表示編碼率3/5、碼長64800之檢查矩陣初始值表之例之圖。
圖77係表示編碼率1/4、碼長16200之檢查矩陣初始值表之例之圖。
圖78係表示編碼率1/3、碼長16200之檢查矩陣初始值表之例之圖。
圖79係表示編碼率2/5、碼長16200之檢查矩陣初始值表之例之圖。
圖80係表示編碼率1/2、碼長16200之檢查矩陣初始值表之例之圖。
圖81係表示編碼率3/5、碼長16200之檢查矩陣初始值表之例之圖。
圖82係表示編碼率3/5、碼長16200之檢查矩陣初始值表之其他例之圖。
圖83係說明從檢查矩陣初始值表求出檢查矩陣H之方法之圖。
圖84係表示碼位元之替換例之圖。
圖85係表示碼位元之替換例之圖。
圖86係表示碼位元之替換例之圖。
圖87係表示碼位元之替換例之圖。
圖88係表示BER之模擬結果之圖。
圖89係表示BER之模擬結果之圖。
圖90係表示BER之模擬結果之圖。
圖91係表示BER之模擬結果之圖。
圖92係表示碼位元之替換例之圖。
圖93係表示碼位元之替換例之圖。
圖94係表示碼位元之替換例之圖。
圖95係表示碼位元之替換例之圖。
圖96係表示碼位元之替換例之圖。
圖97係表示碼位元之替換例之圖。
圖98係表示碼位元之替換例之圖。
圖99係表示碼位元之替換例之圖。
圖100係表示碼位元之替換例之圖。
圖101係表示碼位元之替換例之圖。
圖102係表示碼位元之替換例之圖。
圖103係表示碼位元之替換例之圖。
圖104A、B係說明構成反交錯器53之多工器54之處理之圖。
圖105係說明縱行扭轉反交錯器55之處理之圖。
圖106係表示接收裝置12之其他結構例之區塊圖。
圖107係表示可適用於接收裝置12之接收系統之第1結構例之區塊圖。
圖108係表示可適用於接收裝置12之接收系統之第2結構例之區塊圖。
圖109係表示可適用於接收裝置12之接收系統之第3結構例之區塊圖。
11．．．發送裝置
21．．．LDPC編碼部
22．．．位元交錯器
23．．．同位交錯器
24．．．縱行扭轉交錯器
25．．．解多工器
26．．．映射部
27．．．正交調變部

Claims (12)

  1. 一種資料處理裝置，其係將資料予以交錯者；其包含：同位交錯機構，其係進行將LDPC碼之同位位元交錯至同位矩陣之其他同位位元之位置之同位交錯，進行交錯之上述同位位元係藉由進行LDPC編碼而所獲得者，上述LDPC編碼係按照包含具階梯構造之上述同位矩陣之同位檢查矩陣者；及輸出機構，其係輸出已實現同位交錯之資料者；且前述LDPC碼之同位位元之位元數M為質數以外之值；設前述同位位元之位元數M之1及M以外之約數中之2個約數為P及q，且前述P及q之積為前述同位位元之位元數M，前述LDPC碼之資訊位元之位元數為K，0以上小於P之整數為x，及0以上小於q之整數為y時，前述同位交錯機構係將前述LDPC碼之第K+1至K+M個碼位元即同位位元中之第K+qx+y+1個碼位元交錯至第K+Py+x+1個碼位元之位置。
  2. 如請求項1之資料處理裝置，其中進一步包含重排機構，其係於前述LDPC碼被以該LDPC碼之2位元以上之碼位元作為1個符元發送之情況下，進行重排前述同位交錯後之LDPC碼之碼位元之重排處理，以免位在前述檢查矩陣任意1列之1所對應之複數 碼位元包含於同一符元。
  3. 如請求項1之資料處理裝置，其中前述LDPC碼係前述LDPC碼之檢查矩陣中之對應於前述LDPC碼之資訊位元之部分即資訊矩陣為循環構造者；進一步包含重排機構，其係於橫列方向及縱行方向記憶LDPC碼之碼位元之記憶機構之寫入於前述縱行方向而於前述橫列方向所讀出之前述LDPC碼之碼位元被作為符元之情況下，進行縱行扭轉交錯以作為重排前述LDPC碼之碼位元之重排處理；上述縱行扭轉交錯係於前述記憶機構之前述縱行方向，就前述記憶機構之各縱行進行寫入前述LDPC碼之碼位元時之開始寫入位置之變更者。
  4. 如請求項3之資料處理裝置，其中前述LDPC碼之檢查矩陣中之前述同位矩陣係藉由相當於前述同位交錯之行置換而成為前述同位矩陣之一部分除外之部分為循環構造之擬似循環構造。
  5. 如請求項4之資料處理裝置，其中於前述LDPC碼之m位元之碼位元被作為1個符元之情況下，設前述LDPC碼之碼長為N位元，並且特定之正整數為b時，前述記憶機構於前述橫列方向記憶mb位元，並且於前述縱行方向記憶N/(mb)位元； 前述LDPC碼之碼位元於前述記憶機構之前述縱行方向寫入，其後於前述橫列方向讀出；於前述記憶機構之前述橫列方向所讀出之mb位元之碼位元被作為b個符元。
  6. 一種資料處理方法，其係將資料予以交錯之資料處理裝置之資料處理方法；其包含：藉由前述資料處理裝置進行將LDPC碼之同位位元交錯至同位矩陣之其他同位位元之位置之同位交錯，進行交錯之上述同位位元係藉由進行LDPC編碼所獲得者，上述LDPC編碼係按照包含具階梯構造之上述同位矩陣之同位檢查矩陣者；且前述LDPC碼之同位位元之位元數M為質數以外之值；設前述同位位元之位元數M之1及M以外之約數中之2個約數為P及q，且前述P及q之積為前述同位位元之位元數M，前述LDPC碼之資訊位元之位元數為K，0以上小於P之整數為x，及0以上小於q之整數為y時，前述同位交錯機構係將前述LDPC碼之第K+1至K+M個碼位元即同位位元中之第K+qx+y+1個碼位元交錯至第K+Py+x+1個碼位元之位置。
  7. 一種資料處理裝置，其係將具有同位資訊已被交錯之資料予以處理者；其包含：同位解交錯機構，其係進行將LDPC碼之同位位元交 錯至同位矩陣之其他同位位元之位置之同位解交錯，進行交錯之上述同位位元係藉由進行LDPC編碼而所獲得者，上述LDPC編碼係按照包含具階梯構造之上述同位矩陣之同位檢查矩陣者；及輸出機構，其係輸出已實現同位解交錯之資料者；且前述LDPC碼之同位位元之位元數M為質數以外之值；設前述同位位元之位元數M之1及M以外之約數中之2個約數為P及q，且前述P及q之積為前述同位位元之位元數M，前述LDPC碼之資訊位元之位元數為K，0以上小於P之整數為x，及0以上小於q之整數為y時，前述同位交錯機構係將前述LDPC碼之第K+1至K+M個碼位元即同位位元中之第K+qx+y+1個碼位元交錯至第K+Py+x+1個碼位元之位置。
  8. 如請求項7之資料處理裝置，其中進一步包含重排機構，其係於前述LDPC碼被以該LDPC碼之2位元以上之碼位元作為1個符元發送之情況下，進行重排前述同位交錯後之LDPC碼之碼位元之重排處理，以免位在前述檢查矩陣任意1列之1所對應之複數碼位元包含於同一符元。
  9. 如請求項7之資料處理裝置，其中前述LDPC碼係前述LDPC碼之檢查矩陣中之對應於前 述LDPC碼之資訊位元之部分即資訊矩陣為循環構造者；進一步包含重排機構，其係於橫列方向及縱行方向記憶LDPC碼之碼位元之記憶機構之寫入於前述縱行方向而於前述橫列方向所讀出之前述LDPC碼之碼位元被作為符元之情況下，進行縱行扭轉交錯以作為重排前述LDPC碼之碼位元之重排處理；上述縱行扭轉交錯係於前述記憶機構之前述縱行方向，就前述記憶機構之各縱行進行寫入前述LDPC碼之碼位元時之開始寫入位置之變更者。
  10. 如請求項9之資料處理裝置，其中前述LDPC碼之檢查矩陣中之前述同位矩陣係藉由相當於前述同位交錯之行置換而成為前述同位矩陣之一部分除外之部分為循環構造之擬似循環構造。
  11. 如請求項10之資料處理裝置，其中於前述LDPC碼之m位元之碼位元被作為1個符元之情況下，設前述LDPC碼之碼長為N位元，並且特定之正整數為b時，前述記憶機構於前述橫列方向記憶mb位元，並且於前述縱行方向記憶N/(mb)位元；前述LDPC碼之碼位元於前述記憶機構之前述縱行方向寫入，其後於前述橫列方向讀出；於前述記憶機構之前述橫列方向所讀出之mb位元之碼 位元被作為b個符元。
  12. 一種資料處理方法，其係將具有同位資訊已被交錯之資料予以處理之資料處理裝置之資料處理方法；其包含：藉由前述資料處理裝置進行將LDPC碼之同位位元交錯至同位矩陣之其他同位位元之位置之同位解交錯，進行交錯之上述同位位元係藉由進行LDPC編碼所獲得者，上述LDPC編碼係按照包含具階梯構造之上述同位矩陣之同位檢查矩陣者；且前述LDPC碼之同位位元之位元數M為質數以外之值；設前述同位位元之位元數M之1及M以外之約數中之2個約數為P及q，且前述P及q之積為前述同位位元之位元數M，前述LDPC碼之資訊位元之位元數為K，0以上小於P之整數為x，及0以上小於q之整數為y時，前述同位交錯機構係將前述LDPC碼之第K+1至K+M個碼位元即同位位元中之第K+qx+y+1個碼位元交錯至第K+Py+x+1個碼位元之位置。
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