CN101911504A - 数据处理设备和数据处理方法 - Google Patents

Abstract

本发明涉及一种可提高对LDPC码的码位的误差(例如突发误差或擦除)的容限的数据处理设备和数据处理方法。LDPC编码部21根据奇偶校验矩阵执行LDPC编码并输出LDPC码，其中在奇偶校验矩阵中作为对应于LDPC(低密度奇偶校验)码的奇偶位的部分的奇偶矩阵具有阶梯结构。奇偶交织器23执行如下奇偶交织：将从LDPC编码部21输出的LDPC码的奇偶位交织到其他奇偶位的位置。本发明可以应用于例如发送LDPC码的发送设备。

Description

数据处理设备和数据处理方法

技术领域

本发明涉及一种数据处理设备和数据处理方法，并且特别地涉及使得有可能提高对于例如LDPC(低密度奇偶校验)码的突发误差或擦除的容限的数据处理设备和数据处理方法。

背景技术

LDPC码具有高误差校正能力，并且，近年来开始在包括卫星数字广播系统(例如欧洲使用的DVB-S.2系统)的发送系统中广泛采用(参考例如非专利文献1)。此外，还研究出在下一代的陆地数字广播中采用LDPC码。

最近的研究发现随着与turbo码等类似地增加LDPC码长度，LDPC码提供了与香农极限接近的性能。此外，由于LDPC码具有最小距离与码长度成比例增加的性质，因此LDPC码具有如下特性：LDPC码具有优良的块误差概率特性。而且，在turbo码等的解码特性中观察到的所谓误差底限(error floor)现象几乎不发生，这是有利的。

以下，具体说明上述LDPC码。应注意LDPC码是线性码，尽管不一定是二维码，以下说明假定其是二维码而给出。

LDPC码的最显著的特征在于限定LDPC码的奇偶校验矩阵是稀疏矩阵。在此，稀疏矩阵是值为“1”的元素的数目非常小的矩阵(几乎所有元素都是0的矩阵)。

图1示出了LDPC码的奇偶校验矩阵H的示例。

在图1的奇偶校验矩阵H中，每个列的权重(列权重)(“1”的数目)(权重)是“3”且每个行的权重(行权重)是“6”。

在通过LDPC码进行编码(LDPC编码)时，例如，基于奇偶校验矩阵H产生生成器矩阵G，并且该生成器矩阵G乘以二维信息位以产生码字(LDPC码)。

具体地，执行LDPC编码的编码设备首先计算和奇偶校验矩阵H的转置矩阵H^T之间满足表达式GH^T＝0的生成器矩阵G。在此，如果生成器矩阵G是K×N矩阵，则编码设备以K信息位的位串(向量u)乘以生成器矩阵G以产生N位的码字c(＝uG)。接收侧通过预定的通信路径来接收由编码设备产生的码字(LDPC码)。

可以通过在包括变量节点(也称作消息节点)和校验节点的所谓Tanner图上的可信传播，使用由Gallager作为概率解码(ProbabilisticDecoding)而提出的算法，即消息通过算法来执行LDPC码的解码。在以下说明中，变量节点和校验节点中的每个被适当地简称为节点。

图2示出LDPC码的解码的过程。

应注意，在以下说明中，其中以对数似然比表示接收侧接收的LDPC码(一个码字)的第i个码位的值中的“0”似然度的实数值被适当地称为接收值u_Oi。此外，从校验节点输出的消息由u_j表示，且从变量节点输出的消息由v_i表示。

首先，在对LDPC码进行解码时，如图2所示，在步骤S11接收LDPC码并且将消息(校验节点消息)u_j初始化为“0”，且此外采用整数作为重复处理的计数的变量k被初始化为“0”，此后处理进行到步骤S12。在步骤S12，基于接收LDPC码所获得的接收值u_Oi来执行由表达式(1)表示的算术运算(变量节点算术运算)，以确定消息(变量节点消息)v_i。此外，基于消息v_i执行由表达式(2)表示的算术运算(校验节点算术运算)以确定消息u_j。

[表达式1]

$v_i=u_{\mathrm{oi}}+\underset{j=1}{\overset{d_v-1}{\mathrm{\Σ}}}{u}_j---\left(1\right)$

[表达式2]

$\tanh \left(\frac{u_j}{2}\right)=\underset{i=1}{\overset{d_c-1}{\mathrm{\Π}}}\tanh \left(\frac{v_i}{2}\right)---\left(2\right)$

在此，表达式(1)和表达式(2)中的d_v和d_c是可任意选择的参数并且表示奇偶校验矩阵H的垂直方向(列)和水平方向(行)中“1”的数目。例如，在(3，6)码的情况下，d_v＝3且d_c＝6。

应注意，在表达式(1)的变量节点算术运算和表达式(2)的校验节点算术运算中，由于从输出消息的枝(互连变量节点和校验节点的线)输入的消息不是算术运算的对象，算术运算的范围是1至d_v-1或1至d_c-1枝。另外，通过提前产生由对于两个输入v₁和v₂的一个输出限定的表达式(3)所表示的函数R(v₁，v₂)的表并且如表达式(4)所表示连续地(递归地)使用该表来执行表达式(2)的校验节点算术运算。

[表达式3]

x＝2tanh^-1{tanh(v₁/2)tanh(v₂/2)}＝R(v₁，v₂)(3)

[表达式4]

u_j＝R(v₁，R(v₂，R(v₃，...R(v_dc-2，v_dc-1))))(4)

在步骤S12，进一步对变量k增加“1”，并且处理进行到步骤S13。在步骤S13，判断变量k是否高于预定的重复解码次数C。如果在步骤S13判断出变量k不高于C，则处理返回步骤S12，并且此后重复类似的处理。

另一方面，如果在步骤S13判断出变量k高于C，则处理进行到步骤S14，在该步骤S14确定并输出通过执行表达式(5)表示的算术运算最终输出的作为解码结果的消息v_i，从而结束LDPC码的解码处理。

[表达式5]

$v_i=u_{\mathrm{oi}}+\underset{j=1}{\overset{d_v}{\mathrm{\Σ}}}{u}_j---\left(5\right)$

在此，使用来自连接到变量节点的所有枝的消息u_j，执行与表达式(1)的变量节点算术运算不同的表达式(5)的算术运算。

图3示出了(3，6)LDPC码(编码率：1/2，码长：12)的奇偶校验矩阵H的示例。

在图3的奇偶校验矩阵H中，与图1中类似地，列的权重是3且行的权重是6。

图4示出了图3的奇偶校验矩阵H的Tanner图。

在此，在图4中，校验节点由“+”表示，且变量节点由“＝”表示。校验节点和变量节点分别对应于奇偶校验矩阵H的行和列。校验节点和变量节点之间的连线是枝并且对应于奇偶校验矩阵的元素的“1”。

也就是说，在奇偶校验矩阵的第i列的第j行中的元素是1的情况下，来自以上的第i变量节点(节点“＝”)和来自以上的第j校验节点(节点“+”)由枝连接。该枝表示对应于变量节点的码位具有对应于校验节点的限制条件。

在作为针对LDPC码的解码方法的和积算法(Sum Product Algorithm)中，重复执行变量节点算术运算和校验节点算术运算。

图5示出了关于变量节点执行的变量节点算术运算。

关于变量节点，通过表达式(1)的变量节点算术运算确定对应于要计算的枝的消息v_i，表达式(1)使用来自连接到变量节点的其余枝的消息u₁和u₂以及接收值u_Oi。同样类似地确定对应于任何其他枝的消息。

图6示出了在校验节点处执行的校验节点算术运算。

在此，可以通过使用表达式a×b＝exp{In(|a|)+In(|b|)}×sign(a)×sign(b)的关系将表达式(2)改写为表达式(6)来执行表达式(2)的校验节点算术运算。应注意在x≥0时sign(x)为1，而在x＜0时为-1。

[表达式6]

$u_j=2{\tanh }^{-1}\left(\underset{i=1}{\overset{d_c-1}{\mathrm{\Π}}}\tanh \left(\frac{v_i}{2}\right)\right)$

$=2{\tanh }^{-1}\left[\exp \right\{\underset{i=1}{\overset{d_c-1}{\mathrm{\Σ}}}\ln \left(\right|\tanh \left(\frac{v_i}{2}\right)\left|\right)\}\×\underset{i=1}{\overset{d_c-1}{\mathrm{\Π}}}\mathrm{sign}\left(\tanh \left(\frac{v_i}{2}\right)\right)]$

$=2{\tanh }^{-1}\left[\exp \right\{-(\underset{i=1}{\overset{d_c-1}{\mathrm{\Σ}}}-\ln \left(\tanh \left(\frac{{|v}_i|}{2}\right)\right))\left\}\right]\×\underset{i=1}{\overset{d_c-1}{\mathrm{\Π}}}\mathrm{sign}\left(v_i\right)---\left(6\right)$

此外，如果在x≥0时将函数

定义为表达式

则由于满足表达式

表达式(6)可以变换成表达式(7)。

[表达式7]

$u_j={\mathrm{\φ}}^{-1}\left(\underset{i=1}{\overset{d_c-1}{\mathrm{\Σ}}}\mathrm{\φ}\left({|v}_i\right|)\right)\×\underset{i=1}{\overset{d_c-1}{\mathrm{\Π}}}\mathrm{sign}\left(\mathrm{vi}\right)---\left(7\right)$

在校验节点处，根据表达式(7)执行表达式(2)的校验节点算术运算。

也就是说，在校验节点处，使用来自连接到校验节点的其余枝的消息v₁，v₂，v₃，v₄和v₅，通过表达式(7)的校验节点算术运算来确定对应于要计算的枝的消息u_j。此外以类似的方式确定对应于任何其他枝的消息。

应注意表达式(7)的函数

还可表示为

并且其中x＞0，

当函数

和

实现在硬件中时，在有时使用LUT(Look Up Table，查找表)实现该函数的情况下，这种LUT成为同一个LUT。

非专利文献1：DVB-S.2：ETSI EN 302307V1.1.2(2006-06)

发明内容

技术问题

尽管已知在AWGN(Additive White Gaussian Noise，加性高斯白噪声)通信路径中LDPC码展现了非常高的能力，近年来已清楚发现即使在其它通信路径中，LDPC码也比传统卷积码或卷积码和RS(ReedSolomon，里德-所罗门)码的级联码具有更高的误差校正能力。

也就是说，如果选择了在AWGN通信路径中具有良好性能的码，则该码通常也在其它通信路径中具有比其他码更好的性能。

顺便说，已提出例如在将LDPC码应用到陆地数字广播的情况下，在DVB-S.2标准中感知的LDPC码和与DVB-T中规定的调制系统相组合且在LDPC编码和调制之间提供用于交织LDPC码的码位的交织器(位交织器)，以改进AWGN通信路径中LDPC码的性能。

然而，在关于地面波提出的通信路径中，有时出现突发误差或擦除。例如，在OFDM(Orthogonal Frequency Division Multiplexing，正交频分复用)系统中，在D/U(期望与不期望的比)为0dB(不期望的功率(＝回声功率)等于期望的功率(＝主路径功率))的多路径环境中，响应于回声的延迟(除了主路径之外的路径)特定符号的功率为零。

此外，同样在颤振(其中添加了延迟为零且应用了多普勒(dopper)频率的回声的通信路径)中，在D/U为0dB的情况下，出现如下情况：在特定时间点的整个OFDM符号的功率通过多普勒频率减小到零(擦除)。

而且，有时由于从天线到接收设备布线的情况或电源不稳定而出现突发误差。

传统上，在如上所述出现这种突发误差或擦除误差的通信路径中，在AWGN通信路径中还使用高性能的误差校正码。

同时，在LDPC码的解码中，由于在奇偶校验矩阵H的列且从而在对应于LDPC码的码位的变量节点中执行如图5所示添加LDPC码的码位(的接收值u_Oi)的表达式(1)的变量节点算术运算，如果对于用于变量节点算术运算的码位出现误差，则要确定的消息的准确度下降。

然后，由于在对LDPC码进行解码时，在连接到校验节点的变量节点处确定的消息用来在校验节点处执行表达式(7)的校验节点算术运算，如果连接到其的多个变量节点(与之对应的LDPC码的码位)同时呈现误差(包括擦除)的校验节点的数目变多，则解码性能恶化。

例如，如果连接到校验节点的两个或更多个变量节点同时遭受擦除，则校验节点向所有变量节点返回如下消息：值可以是0的概率和值可以是1的概率彼此相等。在这种情况下，返回相等概率的消息的那些校验节点无助于一个周期的解码处理(一组变量节点算术运算和校验节点算术运算)，并且结果需要解码处理的重复次数增加。因此，解码的性能恶化。此外，执行LDPC码的解码的接收设备的功率消耗增加。

因此，目前，需要一种技术：在保持AWGN通信路径中的性能的同时提高对突发误差或擦除的容限。

在此，已提出通过如上所述在LDPC编码和调制之间提供用于交织LDPC码的码位的交织器来改进在AWGN通信路径中LDPC码的性能，并且如果交织器可以执行交织降低连接到校验节点的多个变量节点(与之对应的LDPC码的码位)同时可能呈现误差的概率，则可以改进解码的性能。

鉴于上述情况作出本发明，并且本发明使得有可能改进对LDPC码的码位的误差(如突发误差或擦除)的容限。

技术方案

本发明的一方面的数据处理设备是交织数据的数据处理设备，包括奇偶交织装置，用于执行如下奇偶交织：将通过根据奇偶校验矩阵执行LDPC编码所获得的LDPC码的奇偶位交织到其他奇偶位的位置，在所述奇偶校验矩阵中，作为对应于LDPC(低密度奇偶校验)码的奇偶位的部分的奇偶矩阵具有阶梯结构。

本发明的一方面的数据处理方法是针对交织数据的数据处理设备的数据处理方法，包括由数据处理设备执行奇偶交织的步骤：将通过根据奇偶校验矩阵执行LDPC编码所获得的LDPC的奇偶位交织到其他奇偶位的位置，在所述奇偶校验矩阵中，作为对应于LDPC(低密度奇偶校验)码的奇偶位的部分的奇偶矩阵具有阶梯结构。

在如上所述本发明的一方面中，执行如下奇偶交织，将通过根据奇偶校验矩阵执行LDPC编码所获得的LDPC码的奇偶位交织到其他奇偶位的位置，在所述奇偶校验矩阵中，作为对应于LDPC码的奇偶位的部分的奇偶矩阵具有阶梯结构。

应注意数据处理设备可以是独立设备或者可以是构成一个设备的内部模块。

有益效果

根据本发明一方面，可以改进LDPC码的码位对误差的容限。

附图说明

图1是示出LDPC码的奇偶校验矩阵H的图；

图2是示出LDPC码的解码过程的流程图；

图3是示出LDPC码的奇偶校验矩阵的示例的图；

图4是示出奇偶校验矩阵的Tanner图的图；

图5是示出变量节点的图；

图6是示出校验节点的图；

图7是示出应用本发明的发送系统的实施例的配置示例的图；

图8是示出发送设备11的配置的示例的框图；

图9是示出奇偶校验矩阵的图；

图10是示出奇偶矩阵的图；

图11是示出DVB-S.2标准中规定的LDPC码的奇偶校验矩阵和列权重的图；

图12是示出16QAM的信号点布置的图；

图13是示出64QAM的信号点布置的图；

图14是示出64QAM的信号点布置的图；

图15是示出64QAM的信号点布置的图；

图16是示出解复用器25的处理的图；

图17是示出解复用器25的处理的图；

图18是示出关于LDPC码的解码的Tanner图的图；

图19是示出具有阶梯结构的奇偶矩阵H_T和对应于奇偶矩阵H_T的Taner图的图；

图20是示出对应于奇偶交织后的LDPC码的奇偶校验矩阵H的奇偶矩阵H_T的图；

图21是示出转换奇偶校验矩阵的图；

图22是示出列扭转交织器24的处理的图；

图23是示出列扭转交织所需的存储器31的列数目和写开始位置的地址的图；

图24是示出列扭转交织所需的存储器31的列数目和写开始位置的地址的图；

图25是示出发送处理的流程图；

图26是示出仿真中采用的通信路径的模型的图；

图27是示出通过仿真获得的误码率和颤振的多普勒频率f_d之间的关系的图；

图28是示出通过仿真获得的误码率和颤振的多普勒频率f_d之间的关系的图；

图29是示出接收设备12的配置的示例的框图；

图30是示出接收处理的流程图；

图31是示出LDPC码的奇偶校验矩阵的示例的图；

图32是示出通过对奇偶校验矩阵应用行替换和列替换所获得的矩阵(转换奇偶校验矩阵)的图；

图33是示出被划分成5×5位的单位的转换奇偶校验矩阵的图；

图34是示出解码设备的配置的示例的框图，其中对P个节点共同地执行节点算术运算；

图35是示出LDPC解码部56的配置的示例的框图；

图36是示出应用本发明的计算机的实施例的配置的示例的框图；

图37是示出编码率为2/3并且码长为16,200的奇偶校验矩阵初始值表的示例的图；

图38是示出编码率为2/3并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图39是示出编码率为2/3并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图40是示出编码率为2/3并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图41是示出编码率为3/4并且码长为16,200的奇偶校验矩阵初始值表的示例的图；

图42是示出编码率为3/4并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图43是示出编码率为3/4并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图44是示出编码率为3/4并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图45是示出编码率为3/4并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图46是示出编码率为4/5并且码长为16,200的奇偶校验矩阵初始值表的示例的图；

图47是示出编码率为4/5并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图48是示出编码率为4/5并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图49是示出编码率为4/5并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图50是示出编码率为4/5并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图51是示出编码率为5/6并且码长为16,200的奇偶校验矩阵初始值表的示例的图；

图52是示出编码率为5/6并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图53是示出编码率为5/6并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图54是示出编码率为5/6并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图55是示出编码率为5/6并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图56是示出编码率为8/9并且码长为16,200的奇偶校验矩阵初始值表的示例的图；

图57是示出编码率为8/9并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图58是示出编码率为8/9并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图59是示出编码率为8/9并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图60是示出编码率为8/9并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图61是示出编码率为9/10并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图62是示出编码率为9/10并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图63是示出编码率为9/10并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图64是示出编码率为9/10并且码长为64,800的奇偶校验矩阵初始值表的示例的图

图65是示出编码率为1/4并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图66是示出编码率为1/4并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图67是示出编码率为1/3并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图68是示出编码率为1/3并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图69是示出编码率为2/5并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图70是示出编码率为2/5并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图71是示出编码率为1/2并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图72是示出编码率为1/2并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图73是示出编码率为1/2并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图74是示出编码率为3/5并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图75是示出编码率为3/5并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图76是示出编码率为3/5并且码长为64,800的奇偶校验矩阵初始值表的示例的图；

图77是示出编码率为1/4并且码长为16,200的奇偶校验矩阵初始值表的示例的图；

图78是示出编码率为1/3并且码长为16,200的奇偶校验矩阵初始值表的示例的图；

图79是示出编码率为2/5并且码长为16,200的奇偶校验矩阵初始值表的示例的图；

图80是示出编码率为1/2并且码长为16,200的奇偶校验矩阵初始值表的示例的图；

图81是示出编码率为3/5并且码长为16,200的奇偶校验矩阵初始值表的示例的图；

图82是示出编码率为3/5并且码长为16,200的奇偶校验矩阵初始值表的示例的图；

图83是示出从奇偶校验矩阵初始表确定奇偶校验矩阵H的方法的图；

图84是示出码位的替换示例的图；

图85是示出码位的替换的另一示例的图；

图86是示出码位的替换的又一示例的图；

图87是示出码位的替换的再一示例的图；

图88是示出BER(误码率)的仿真结果的图；

图89是示出BER的另一仿真结果的图；

图90是示出BER的又一仿真结果的图；

图91是示出BER的再一仿真结果的图；

图92是示出码位的替换示例的图；

图93是示出码位的替换的另一示例的图；

图94是示出码位的替换的又一示例的图；

图95是示出码位的替换的再一示例的图；

图96是示出码位的替换的又一示例的图；

图97是示出码位的替换的又一示例的图；

图98是示出码位的替换的又一示例的图；

图99是示出码位的替换的又一示例的图；

图100是示出码位的替换的又一示例的图；

图101是示出码位的替换的又一示例的图；

图102是示出码位的替换的又一示例的图；

图103是示出码位的替换的又一示例的图；

图104是示出组成解交织器53的复用器54的处理的图；

图105是示出列扭转解交织器55的处理的图；

图106是示出接收设备12的配置的另一示例的框图；

图107是示出可应用到接收设备12的接收系统的配置的第一示例的框图；

图108是示出可应用到接收设备12的接收系统的配置的第二示例的框图；

图109是示出可应用到接收设备12的接收系统的配置的第三示例的框图。

附图标记的说明

11发送设备，12接收设备，21LDPC编码部，22位交织器，23奇偶交织器，24列扭转交织器，25解复用器，26映射部，27正交调制部，31存储器，32替换部，51正交解调制部，52解映射部，53解交织器，56LDPC解码部，300枝数据储存存储器，301选择器，302校验码计算部，303循环移位电路，304枝数据储存存储器，305选择器，306接收数据存储器，307变量节点计算部，308循环移位电路，309解码字计算部，310接收数据重布置部，311解码数据重布置部，401总线，402CPU，403ROM，404RAM，405硬盘，406输出部，407输入部，408通信部，409驱动器，410输入/输出接口，411可移除记录介质，1001逆替换部，1002存储器，1011奇偶解交织器，1021LDPC解码部，1101获取部，1102传送线解码处理部，1103信息源解码处理部，1111输出部，1121记录部

具体实施方式

图7示出了应用本发明的传送系统的实施例的配置示例(术语系统表示多个设备的逻辑集合，不管各组件设备是否包括在同一外壳内)。

参考图7，传送系统包括发送设备11和接收设备12。

发送设备11是例如执行电视广播节目的发送，并且例如通过卫星信道或地面波发送作为发送目标的目标数据作为电视广播节目的设备，其中目标数据为例如图像数据、声音数据等。

接收设备12是例如用于接收电视广播节目的调谐器或电视接收器，并且接收从发送设备11向其发送的目标数据。

图8是图7的发送设备11的配置的示例。

参考图8，发送设备11包括LDPC编码部21、位交织器22、映射部26和正交调制部27。

对LDPC编码部21提供目标数据。

LDPC编码部21根据奇偶校验矩阵执行提供给其的目标数据的LDPC编码并输出LDPC码，在奇偶校验矩阵中奇偶矩阵作为对应于LDPC码的奇偶位的部分具有阶梯结构，其中目标数据是信息位。

具体地，LDPC编码部21执行将目标数据编码为例如在DVB-S.2标准中规定的LDPC码的LDPC编码，并输出获得的LDPC码作为LDPC编码的结果。

在此，DVB-S.2标准中规定的LDPC码是IRA(Irregular Repeat Accumulate，不规则重复累积)码，并且LDPC码的奇偶校验矩阵中的奇偶矩阵具有阶梯结构。下文中说明奇偶矩阵和阶梯结构。此外，例如在2000年9月第二届关于Turbo码和相关议题的国际研讨会的会议记录1-8页，H.Jin.，A.Khandekar和R.J.McEliece的“Irregular Repeat-Accumulate Codes(不规则重复累积)”中说明了IRA码。

从LDPC编码部21输出的LDPC码被提供给位交织器22。

位交织器22是用于交织数据的数据处理设备，并且包括奇偶交织器23、列扭转交织器24和解复用器(DEMUX)25。

奇偶交织器23将来自LDPC编码部21的LDPC码的奇偶位向其它奇偶位的位置执行奇偶交织，并将奇偶交织后的LDPC码提供给列扭转交织器24。

列扭转交织器24对于来自奇偶交织器23的LDPC码执行列扭转交织，并将列扭转交织后的LDPC码提供给解复用器25。

具体地，在通过下文中说明的映射部26将LDPC码的两个或更多个码位映射到正交调制的一个符号之后发送LDPC码。

列扭转交织器24执行例如下文中所述这种列扭转交织作为对来自奇偶交织器23的LDPC码的码位进行重布置的重布置处理，使得包括在LDPC编码部21使用的奇偶校验矩阵的任意一行中的、对应于值1的LDPC码的多个码位不被映射为一个符号。

解复用器25执行替换处理：替换来自列扭转交织器24的、被映射到符号的LDPC码的两个或更多码位的位置以获得对AWGN(高斯白噪声)的容限被加强的LDPC码，并将LDPC码提供给映射部26。

映射部26将来自解复用器25的LDPC码的两个或更多个码位映射到通过正交调制部27执行的正交调制(多值调制)的调制方法确定的信号点。

具体地，映射部26在由I轴和Q轴限定的IQ平面(IQ星座图)上将来自解复用器25的LDPC码符号化成由调制系统确定的信号点表示的符号(符号值)，其中I轴表示与载波同相的I分量，且Q轴表示与载波正交的Q分量。

在此，作为由正交调制部27执行的正交调制的调制方法，调制方法包括例如DVB-T标准定义的调制方法，即例如QPSK(Quadrature Phase Shift Keying，正交移相键控)，16QAM(Quadrature Amplitude Modulation，正交幅度调制)，64QAM、256QAM、1024QAM、4096QAM等是可用的。不管用哪种调制方法执行正交调制，例如根据操作者对发送设备11的操作，都提前设置正交调制部27要执行的正交调制应使用的调制方法。应注意正交调制部27可以执行某些其他正交调制，例如4PAM(Pulse Amplitude Modulation，脉冲幅度调制)。

映射部26获得的符号被提供给正交调制部27。

正交调制部27根据来自映射部26的符号执行载波的正交调制，并发送通过正交调制获得的调制信号。

现在，图9示出了由图8的LDPC编码部21进行的LDPC编码中使用的奇偶校验矩阵H。

奇偶校验矩阵H具有LDGM(Low-Density Generation Matrix，低密度生成矩阵)结构，并且可由表达式H＝[H_A|H_T](信息矩阵H_A的元素是左侧的元素且奇偶矩阵H_T的元素是右侧的元素的矩阵)表示，该表达式来自对应于来自LDPC码的码位之中的信息位的部分的信息矩阵H_A和对应于来自LDPC码的码位之中的奇偶位的奇偶矩阵H_T。

在此，一个LDPC码(一个码字)的码位中的信息位的位数目和奇偶位的位数目分别被称为信息长度K和奇偶长度M，并且一个LDPC码的码位的位数目被称为码长N(＝K+M)。

关于特定码长N的LDPC码的信息长度K和奇偶长度M取决于编码率。此外，奇偶校验矩阵H是行×列为M×N的矩阵。那么信息矩阵H_A是M×K矩阵而奇偶矩阵H_T是M×M矩阵。

图10示出DVB-S.2标准中规定的LDPC码的奇偶校验矩阵H的奇偶矩阵H_T。

DVB-S.2标准中规定的LDPC码的奇偶校验矩阵H的奇偶矩阵H_T具有阶梯结构，其中值1的元素被布置为像图10所示的阶梯一样。奇偶矩阵H_T的行权重对于第一行是1，而对于所有其余行是2。同时，列权重对于最后列是1，而对于所有其余列是2。

如上所述，可使用奇偶校验矩阵H容易地生成其中奇偶矩阵H_T具有阶梯结构的奇偶校验矩阵H的LDPC码。

具体地，LDPC码(一个码字)由行向量c表示，并且通过转置行向量获得的列向量由C^T表示。此外，来自作为LDPC码的行向量c内的信息位的部分由行向量A表示，而奇偶位的部分由行向量T表示。

在此，在这种情况下，行向量c可以由表达式c＝[A|T](行向量A的元素是左侧元素而行向量T的元素是右侧元素的行向量)表示，该表达式来自作为信息位的行向量A和作为奇偶位的行向量T。

奇偶校验矩阵H和作为LDPC码的行向量c＝[A|T]需要满足表达式Hc^T＝0，并且在奇偶校验矩阵H＝[H_A|H_T]的奇偶矩阵H_T具有如图10所示的阶梯结构的情况下，可通过从表达式Hc^T＝0中的列向量Hc^T的第一行中的元素开始将各行中的元素依次设置为零，来顺次地确定形成满足表达式Hc^T＝0的行向量c＝[A|T]的作为奇偶位的行向量T。

图11示出DVB-S.2标准中定义的LDPC码的奇偶校验矩阵H和列权重。

具体地，图11的A示出了DVB-S.2标准中限定的LDPC码的奇偶校验矩阵H。

关于从奇偶校验矩阵H的第一列开始的KX列，列权重是X；关于随后的K3列，列权重是3；关于随后的M-1列，列权重是2；并且关于最后一列，列权重是1。

在此，KX+K3+M-1+1等于码长N。

在DVB-S.2标准中，以如图11的B所示的方式规定列数目KX、K3和M(奇偶长度)以及列权重X。

具体地，图11的B示出关于DVB-S.2标准中规定的LDPC码的不同编码率的列数目KX、K3和M以及列权重X。

在DVB-S.2标准中，规定了64,800位和16，200位的码长N的LDPC码。

并且如图11的B所示，对于码长N为64,800位的LDPC码，规定了11个编码率(额定率)1/4，1/3，2/5，1/2，3/5，2/3，3/4，4/5，5/6，8/9和9/10，并且对于码长N为16,200位的LDPC码，规定了10个编码率1/4，1/3，2/5，1/2，3/5，2/3，3/4，4/5，5/6和8/9。

关于LDPC码，已知对应于具有更高列权重的奇偶校验矩阵H的列的码位呈现出更低的误码率。

如图11所示，DVB-S.2标准中规定的奇偶校验矩阵H中具有更靠近头端(左侧)的列具有更高的列权重这一趋势。因此，对应于奇偶校验矩阵H的LDPC码具有更靠近头部的码位对误差的容限更高(具有对误差的更高容限)以及更靠近尾部的码位对误差的容限更低这一趋势。

图12示出了在IQ平面上通过图8的正交调制部27执行16QAM情况下的16个符号(与之对应的信号点)的布置。

具体地，图12的A示出了16QAM的符号。

在16QAM中，一个符号表示4位，并且存在16(＝2⁴)个符号。那么布置该16个符号使得它们在以IQ平面的原点为中心的I方向×Q方向上形成4×4符号的方形形状。

现在，如果由16QAM的一个符号表示的4位以从最高有效位开始的顺序由y₀，y₁，y₂和y₃表示，那么在调制系统是16QAM的情况下，通过映射部26(图8)将LDPC码的4个码位映射到与4位一致的4位Y₀-Y₃的符号。

图12的B表示关于由16QAM的符号表示的4位Y₀-Y₃的位边界。

在此，关于位y_i(在图12中，i＝0，1，2，3)的位边界表示位y_i为零的符号和位y_i为1的另一符号之间的边界。

如图12的B所示，关于由16QAM的符号表示的4位Y₀-Y₃中的最高有效位y₀，仅IQ平面上的Q轴的一个位置成为位边界，而关于第二位y₁(从最高有效位开始的第二位)，仅IQ平面上的I轴的一个位置成为位边界。

此外，关于第三位y₂，从4×4符号的左侧的第一和第二列之间以及第三和第四列之间的两个位置中的每个成为边界。

而且，关于第四位y₃，4×4符号的自上面第一和第二行之间以及第三和第四行之间的两个位置中的每个成为边界。

随着从位边界间隔开的符号的数目增加，由符号表示的位y_i较难产生误差，而随着更靠近位边界布置的符号的数目增加，由符号表示的位y_i更容易产生误差。

如果较难产生误差的位(对误差有容限)被称为“强位”，而较容易产生误差的位(对误差容限较小)被称为“弱位”，则关于由16QAM的符号表示的4位Y₀-Y₃，最高有效位y₀和第二位y₁是强位而第三位y₂和第四位y₃是弱位。

图13-15示出了在IQ平面上通过图8的正交调制部27执行64QAM的情况下64个符号(与之对应的信号点)的布置。

在64QAM中，一个符号表示6位，并且存在64(＝2⁶)个符号。那么，64个符号被布置成使得它们在以IQ平面的原点为中心的I方向×Q方向上形成8×8个符号的方形。

现在，如果假定由64QAM的一个符号表示的6位以从最高有效位开始的顺序被表示为y₀，y₁，y₂，y₃，y₄和y₅，则在调制系统是64QAM的情况下，通过映射部26(图8)LDPC码的6个码位被映射到与6位一致的6位y₀-y₅的符号。

在此，图13指示由64QAM的符号表示的6位Y₀-Y₅中关于最高有效位y₀和第二位y₁的位边界；图14示出了关于第三位y₂和第四位y₃的位边界；且图15示出了关于第五位y₄和第六位y₅的位边界。

如图13所示，关于最高有效位y₀和第二位y₁的每个的位边界的数目是1。同时，如图14所示，关于第三位y₂和第四位y₃的每个的位边界的数目是2，且如图15所示，关于第五位y₄和第六位y₅的每个的位边界的数目是4。

因此，在由64QAM的符号表示的6位y₀-y₅中，最高有效位y₀和第二位y₁是强位，而第三位y₂和第四位y₃是次强位。那么，第五位y₄和第六位y₅是弱位。

从图12以及进一步从图13-15可看到关于正交调制的符号的位，存在如下趋势：高阶位是强位，而低阶位是弱位。

在此，如以上参考图11所述，从LDPC编码部21(图8)输出的LDPC码包括对于误差容限较高的码位和对误差容限较低的码位。

同时，如以上参考图12-15所述，正交调制部27执行的正交调制的符号的位包括强位和弱位。

因此，如果执行将对于误差容限低的LDPC码的码位分配到正交调制的符号的弱位的映射，则对于误差的容限整体上下降。

因此，提出了交织LDPC码的码位的交织器，使得执行将对于误差容限低的LDPC码的码位分配到正交调制的符号的强位的映射。

图8的解复用器25执行交织器的处理。

图16是示出图8的解复用器25的处理的说明图。

具体地，图16的A示出了解复用器25的功能配置的示例。

解复用器25包括存储器31和替换部32。

对存储器31提供LDPC码。

存储器31具有在行的(水平)方向上存储mb位和在列的(垂直)方向上存储N/(mb)的存储容量。存储器31将提供给它的LDPC码的码位写入到列方向上并且读出行方向上的码位然后将读出的码位提供给替换部32。

在此，m表示要映射到一个符号的LDPC码的码位的位数目，而b是预定的正整数并且是用于以整数乘以m的倍数。此外，N(＝信息长度K+奇偶长度M)表示上述LDPC码的码长。

图16的A示出了解复用器25的配置示例，其中调制系统是64QAM，因此要被映射到一个符号的LDPC码的码位的位数目m是6位。

此外，在图16的A中，倍数b是1，因此存储器31在列方向×行方向上具有N/(6×1)×(6×1)位的存储容量。

在此，下文中将存储器31的在列方向上延伸且在行方向上包括一个位的存储区域适当地称为列。在图16的A中，存储器31包括六(＝6×1)列。

解复用器25从左侧列开始向右侧列执行从形成存储器31的列的自上向下的方向(在列方向)上写LDPC码的码位。

然后，如果码位的写入以最右列的最低位结束，则从形成存储器31的所有列的第一行开始在行方向上以6位(mb位)为单位读出码位并将其提供给替换部32。

替换部32执行替换来自存储器31的6位的码位的位置的替换处理并输出通过替换获得的6位作为表示64QAM的一个符号的6位y₀，y₁，y₂，y₃，y₄和y₅。

具体地，如果从存储器31在行方向读出的6个码位以从最高有效位的顺序被表示为b₀，b₁，b₂，b₃，b₄和b₅，则根据以上参考图11所述的列权重的关系，在位b₀的方向布置的码位是对误差容限高的码位，而在位b₅的方向上的码位是对误差容限低的码位。

替换部32执行替换来自存储器31的6个码位b₀-b₅的位置的替换处理，使得来自存储器31的6个码位b₀-b₅中对误差容限低的码位可被分配到表示64QAM的一个符号的6个位Y₀-y₅中的强位。

在此，对于替换来自存储器31的6个码位b₀-b₅从而将其分配到表示64QAM的一个符号的6个位Y₀-Y₅的替换方法，已经提出了各种系统。

图16的B示出了第一替换方法；图16的C示出了第二替换方法；

图16的D示出了第三替换方法。

在图16的B到图16的D中(在下述图17中也相类似)，连接位b_i和y_j的线段表示码位b_i被分配到符号的位y_j(被替换到位y_j的位置)。

作为图16的B的第一替换方法，提出采用三种中的一种，而作为图16的C的第二替换方法，提出采用两种中的一种。

作为图16的D的第三替换方法，提出顺序地选择并使用六种。

图17示出了调制方法是64QAM(因此，与图16中相似，映射到一个符号的LDPC码的码位的位数目m是6)且倍数b是2的情况下解复用器25的配置的示例，以及第四替换方法。

在倍数b是2的情况下，存储器31在列方向×行方向上具有N/(6×2)×(6×2)位的存储容量并且包括12(＝6×2)列。

图17的A示出将LDPC码写入存储器31的顺序。

如以上参考图16所述，解复用器25从左侧列开始向右侧列、在从形成存储器31的列的自上向下的方向(在列方向)上执行LDPC码的码位的写入。

然后，如果码位的写入以最右列中的最低位结束，则从形成存储器31的所有列的第一行开始在行方向上以12位(mb位)为单位读出码位并将其提供给替换部32。

替换部32根据第四替换方法执行替换来自存储器31的12个码位的位置的替换处理并输出通过替换获得的12个位作为表示64QAM的两个符号(b个符号)的12个位，具体地，作为表示64QAM的一个符号的6个位y₀，y₁，y₂，y₃，y₄和y₅和表示下一个符号的6个位y₀，y₁，y₂，y₃，y₄和y₅。

在此，图17的B示出了图17的A的替换部32的替换处理的第四替换方法。

应注意哪个替换方法最佳，即哪个替换方法提供AWGN通信路径中的最好误码率根据LDPC码的编码率等而不同。

现在，参考图18-20说明图8的奇偶交织器23的奇偶交织。

图18示出LDPC码的奇偶校验矩阵的Tanner图(的一部分)。

如图18所示，如果连接到校验节点的多个变量节点(与之对应的码位)(如两个变量节点等)同时遭受误差例如擦除，则校验节点向连接到校验节点的所有变量节点返回相等概率的消息，该消息表示值是0的概率和值是1的概率彼此相等。因此，如果连接到相同校验节点的多个变量节点被同时置入擦除状态等，则解码的性能恶化。

顺便说，从图8的LDPC编码部21输出并且在DVB-S.2标准中规定的LDPC码是IRA码，并且奇偶校验矩阵H的奇偶矩阵H_T具有如图10所示的阶梯结构。

图19示出具有阶梯结构的奇偶矩阵H_T和对应于奇偶矩阵H_T的Tanner图。

特别地，图19的A示出了具有阶梯结构的奇偶矩阵H_T而图19的B示出了对应于图19的A的奇偶矩阵H_T的Tanner图。

在奇偶矩阵H_T具有阶梯结构的情况下，在奇偶矩阵H_T的Tanner图中，对应于具有值1的奇偶矩阵H_T的元素的列且其消息使用相邻码位(奇偶位)而确定的LDPC码的变量节点连接到同一校验节点。

因此，如果上述相邻奇偶位通过突发误差、擦除等被置入误差状态，则由于连接到对应于已成为误差的多个奇偶位的多个变量节点(使用奇偶位来确定其消息的变量节点)的校验节点向连接到校验节点的变量节点返回相等概率的消息，该相等概率的消息表示值为0的概率和值为1的概率彼此相等，因此解码的性能恶化。那么，在突发长度(突发造成误差的位的数目)大的情况下，解码的性能进一步恶化。

因此，为了防止上述解码性能的恶化，奇偶交织器23(图8)执行将来自LDPC编码部21的LDPC码的奇偶位交织到其他奇偶位的位置的交织。

图20示出在由图8的奇偶交织器23执行奇偶交织之后对应于LDPC码的奇偶校验矩阵H的奇偶矩阵H_T。

在此，对应于在DVB-S.2标准中规定并且从LDPC编码部21输出的LDPC码的奇偶校验矩阵H的信息矩阵H_A具有循环结构。

循环结构表示某一列与另一列循环操作后的结果相一致的结构，并且包括例如如下结构：其中对于每P个列，P列的行中的值1的位置与P列中的第一列在列方向上被循环移位到达与值q成比例增加的值到达的位置一致，其中值q通过除以奇偶长度M来获得。以下，循环结构中列的数目P被适当地称为循环结构的单位列数目。

作为在DVB-S.2标准中规定并且从LDPC编码部21输出的LDPC码，两种LDPC码可用，包括如在上文中参考图11所述的码长N为64,800位和16,200位的LDPC码。

现在，如果在码长N为64,800位和16,200位的两种不同LDPC码中关注码长N为64,800位的LDPC码，则如在上文中参考图11所述的十一种不同的编码率可用作码长N为64,800位的LDPC码的编码率。

关于码长N为64,800位并且具有十一种不同的编码率的LDPC码，在DVB-S.2标准中循环结构的列数目P被规定为360，这是除了1和M之外的奇偶长度M的约数之一。

此外，关于码长N为64,800位并且具有十一种不同的编码速率的LDPC码，奇偶长度M具有除了质数之外并且由表达式M＝q×P＝q×360表示的值，该表达式使用根据编码率而不同的值q。因此，与循环结构的列数目P类似地，值q也是除了1和M之外奇偶长度M的约数之一，并且通过奇偶长度M除以循环结构的列数目P来获得(作为奇偶长度M的约数的P和q的乘积是奇偶长度M)。

在信息长度由K表示，并且高于0而低于P的整数由x表示同时高于0但是低于q的整数由y表示的情况下，奇偶交织器23将作为来自LDPC编码部21的LDPC码的第K+1至K+M(K+M＝N)位的奇偶位中的第K+qx+y+1码位交织到第K+Py+x+1码位的位置，作为奇偶交织。

根据这种奇偶交织，由于连接到同一校验节点的变量节点(与之对应的奇偶位)间隔对应于循环结构的列数目P，在此为360位的距离，其中突发长度小于360位的情况下，可防止如下情况：连接到同一校验节点的多个变量节点同时成为误差。结果，可提高对突发误差的容限。

应注意在第K+qx+y+1码位被交织到第K+Py+x+1码位的位置的奇偶交织之后的LDPC码与通过列替换获得的奇偶校验矩阵(下文中也称为转换奇偶校验矩阵)的LDPC码一致，在上述列替换中，将原始奇偶校验矩阵H的第K+qx+y+1列替换到第K+Py+x+1列。

此外，在转换奇偶校验矩阵的奇偶矩阵中，如图20所示，出现单位是P列(在图20中，360列)的拟似循环结构。

在此，拟似循环结构表示如下结构，该结构除了其一部分之外还具有循环结构的部分。在通过对DVB-S.2标准中规定的LDPC码的奇偶校验矩阵应用对应于奇偶交织的列替换所获得的转换奇偶校验矩阵中，在右角部分的360行×360列的部分(下述移位矩阵)缺少一个元素1(其具有值0)。因此，转换奇偶校验矩阵不具有(完整)循环结构而具有拟似循环结构。

应注意图20的转换奇偶校验矩阵是如下矩阵：除了相当于奇偶交织的列替换之外，还对原始奇偶校验矩阵H应用用于从下文中所述配置矩阵配置转换奇偶校验矩阵的行的替换(行替换)。

现在，参考图21-24说明由图8的列扭转交织器24进行的作为重布置处理的列扭转交织。

在图8的发送设备11中，如上所述发送LDPC码的两个或更多个码位作为一个符号以便提高频率的利用效率。具体地，例如，在利用码位中的2个位来形成一个符号的情况下，例如，用QPSK作为调制方法，然而在利用码位的4个位来形成一个符号的情况下，例如，用16QAM作为调制方法。

在以这种方式发送码位中的两个或更多位作为一个符号的情况下，如果对于特定符号出现擦除等，则符号的所有码位变为误差(擦除)。

因此，为了降低连接到同一校验节点的多个变量节点(与之对应的码位)可能同时遭受擦除的概率从而改进解码性能，需要避免对应于一个符号的码位的变量节点连接到同一校验节点。

同时，在DVB-S.2标准中规定并且从LDPC编码部21输出的LDPC码的奇偶校验矩阵H中，如上所述信息矩阵H_A具有循环结构并且奇偶矩阵H_T具有阶梯结构。那么在作为奇偶交织后的LDPC码的奇偶校验矩阵的转换奇偶校验矩阵中，同样在如图20所示的奇偶矩阵中也出现循环结构(准确地说，如上所述的拟似循环结构)。

图21示出了转换奇偶校验矩阵。

具体地，图21的A示出了奇偶校验矩阵H的转换奇偶校验矩阵，该奇偶校验矩阵H具有64,800位的码长N和3/4的编码率(r)。

在图21的A中，在转换奇偶校验矩阵中具有值1的元素的位置由点(·)指示。

在图21的B中，示出了针对图21的A的转换奇偶矩阵的LDPC码，即奇偶交织后的LDPC码由解复用器25(图8)执行的处理。

在图21的B中，使用16QAM作为调制方法将奇偶交织后的LDPC码的码位在列方向上写入形成解复用器25的存储器31的四个列中。

在形成存储器31的四个列中在列方向上写入的码位以4个位为单位在行方向上读出而形成一个符号。

在该情况下，形成一个符号的4个码位B₀，B₁，B₂和B₃有时形成对应于1且包括在图21的A的转换之后的奇偶校验矩阵的任意一行中的码位，并且在这种情况下，对应于码位B₀，B₁，B₂和B₃的变量节点连接到同一校验节点。

因此，在一个符号的4个码位B₀，B₁，B₂和B₃变为对应于1且包括在任意一行中的码位的情况下，如果对于该符号出现擦除，则对应于码位B₀，B₁，B₂和B₃的变量节点连接到的同一校验节点不能确定合适的消息。结果，解码性能恶化。

同样地关于除了3/4的编码率之外的编码率，类似地对应于连接到同一校验节点的多个变量节点的多个码位有时形成16QAM的一个符号。

因此，列扭转交织器24执行列扭转交织，其中在从奇偶交织器23进行奇偶交织之后的LDPC码的码位被交织使得对应于1且包括在转换奇偶校验矩阵的任意一行中的多个码位不被映射到一个符号。

图22是示出列扭转交织的图。

具体地，图22示出了解复用器25的存储器31(图16和17)。

如图16所示，存储器31具有用于在列(垂直)方向存储mb个位且在行(水平)方向存储N/(mb)个位的存储容量，并且包括mb个列。然后，列扭转交织器24将LDPC码的码位在列方向上写入存储器31并控制在行方向读出码位时的写开始位置以执行列扭转交织。

具体地，列扭转交织器24适当地改变针对多个列中的每个列开始写入码位的写开始位置，使得在行方向读出且用来形成一个符号的多个码位不变成对应于1且包括在转换奇偶校验矩阵的任意一行中的码位(重布置LDPC码的码位，使得对应于1且包括在奇偶校验矩阵中的任意一行中的多个码位可不包括在同一符号中)。

在此，图22示出了存储器31的配置示例，其中调制方法是16QAM并且以上参考图16所述的倍数b是1的情况。因此，要映射到一个符号的LDPC码的码位的位数目m是4位，并且存储器31由四(＝mb)列形成。

图22的列扭转交织器24(代替图16所示的解复用器25)从左侧列开始向右侧列执行将LDPC码的码位在自上向下的方向(列方向)写入形成存储器31的四个列中。

然后，当码位的写入在最右列结束，列扭转交织器24从形成存储器31的所有列的第一行开始在行方向上以4位(mb位)为单位读出码位，并将码位作为列扭转交织后的LDPC码输出到解复用器25的替换部32(图16和17)。

然而，如果每列的头部(最高)位置的地址由0表示而列方向上位置的地址由升序的整数表示，则图22的列扭转交织器24对最左列将写开始位置设置到地址为0的位置；对第二列(从左侧开始)将写开始位置设置到地址是2的位置；对第三列将写开始位置设置到地址是4的位置；且对第四列将写开始位置设置到地址是7的位置。

应注意关于写开始位置是除了地址是0的位置之外的任何其他位置的列，在将码位向下写到最低位置之后，写位置返回顶部(地址是0的位置)，并且向下执行写入直到紧接着写开始位置之前的位置。然后，执行到下一(右)列的写入。

通过如上所述执行这种列扭转交织，可防止如下情况：关于在DVB-S.2标准中规定的码长N是64,800的所有编码率的LDPC码，对应于连接到同一校验节点的多个变量节点的多个码位成为16QAM的一个符号(包括在同一符号中)，并且作为结果可以改进提供擦除的通信路径中的解码性能。

图23示出了关于在DVB-S.2标准中规定的具有码长N为64,800的十一种不同编码率的LDPC码，针对每种调制方法，列扭转交织所需的存储器31的列的数目和写开始位置的地址。

作为解复用器25(图8)的替换处理的替换方法，采用图16的第一到第三替换方法中的一个，并且此外在采用QPSK作为调制方法的情况下，一个符号的位数目m是2位且倍数b是1。

在这种情况下，根据图23，存储器31具有用于在行方向存储2×1(＝mb)位的两列并且在列方向存储64,800/(2×1)位。然后，针对存储器31的两列中的第一列的写开始位置被设置为地址是0的位置，并且针对第二列的写开始位置被设置为地址是2的位置。

此外，在采用图17的第四替换方法作为解复用器25(图8)的替换处理的替换方法并且此外采用QPSK作为调制方法的情况下，一个符号的位数目m是2位且倍数b是2。

在这种情况下，根据图23，存储器31具有用于在行方向存储2×2位的四列并且在列方向存储64,800/(2×2)位。然后，针对存储器31的四列中的第一列的写开始位置被设置为地址是0的位置；针对第二列的写开始位置被设置为地址是2的位置；针对第三列的写开始位置被设置为地址是4的位置；且针对第四列的写开始位置被设置为地址是7的位置。

此外，在采用图16的第一到第三替换方法中的一个方法作为针对解复用器25(图8)的替换处理的替换方法并且此外采用16QAM作为调制方法的情况下，一个符号的位数目m是4位且倍数b是1。

在这种情况下，根据图23，存储器31具有用于在行方向存储4×1位的四列并且在列方向存储64,800/(4×1)位。然后，针对存储器31的四列中的第一列的写开始位置被设置为地址是0的位置；针对第二列的写开始位置被设置为地址是2的位置；针对第三列的写开始位置被设置为地址是4的位置；且针对第四列的写开始位置被设置为地址是7的位置。

此外，在采用图17的第四替换方法作为针对解复用器25(图8)的替换处理的替换方法并且此外采用16QAM作为调制方法的情况下，一个符号的位数目m是4位且倍数b是2。

在这种情况下，根据图23，存储器31具有用于在行方向存储4×2位的八列并且在列方向存储64,800/(4×2)位。然后，针对存储器31的八列中的第一列的写开始位置被设置为地址是0的位置；针对第二列的写开始位置被设置为地址是0的位置；针对第三列的写开始位置被设置为地址是2的位置；针对第四列的写开始位置被设置为地址是4的位置；针对第五列的写开始位置被设置为地址是4的位置；针对第六列的写开始位置被设置为地址是5的位置；针对第七列的写开始位置被设置为地址是7的位置；且针对第八列的写开始位置被设置为地址是7的位置。

此外，在采用图16的第一到第三替换方法中的一个方法作为针对解复用器25(图8)的替换处理的替换方法并且此外采用64QAM作为调制方法的情况下，一个符号的位数目m是6位并且倍数b是1。

在这种情况下，根据图23，存储器31具有用于在行方向上存储6×1位的六列并且在列方向上存储64,800/(6×1)位。那么，针对存储器31的六列中的第一列的写开始位置被设置为地址是0的位置；针对第二列的写开始位置被设置为地址是2的位置；针对第三列的写开始位置被设置为地址是5的位置；针对第四列的写开始位置被设置为地址是9的位置；针对第五列的写开始位置被设置为地址是10的位置；且针对第六列的写开始位置被设置为地址是13的位置。

此外，在采用图17的第四替换方法作为针对解复用器25(图8)的替换处理的替换方法并且此外采用64QAM作为调制方法的情况下，一个符号的位数目m是6位且倍数b是2。

在这种情况下，参考图23，存储器31具有用于在行方向上存储6×2位的十二个列并且在列方向存储64,800/(6×2)位。那么，针对存储器31的十二个列中的第一列的写开始位置被设置为地址是0的位置；针对第二列的写开始位置被设置为地址是0的位置；针对第三列的写开始位置被设置为地址是2的位置；针对第四列的写开始位置被设置为地址是2的位置；针对第五列的写开始位置被设置为地址是3的位置；针对第六列的写开始位置被设置为地址是4的位置；针对第七列的写开始位置被设置为地址是4的位置；针对第八列的写开始位置被设置为地址是5的位置；针对第九列的写开始位置被设置为地址是5的位置；针对第十列的写开始位置被设置为地址是7的位置；针对第十一列的写开始位置被设置为地址是8的位置；针对第十二列的写开始位置被设置为地址是9的位置。

此外，在采用图16的第一到第三替换方法中的一个方法作为解复用器25(图8)的替换处理的替换方法并且此外采用256QAM作为调制方法的情况下，一个符号的位数目m是8位且倍数b是1。

在这种情况下，根据图23，存储器31具有用于在行方向存储8×1位的八列并且在列方向存储64,800/(8×1)位。那么，针对存储器31的八列中第一列的写开始位置被设置地址是0的位置；针对第二列的写开始位置被设置为地址是0的位置；针对第三列的写开始位置被设置为地址是2的位置；针对第四列的写开始位置被设置为地址是4的位置；针对第五列的写开始位置被设置为地址是4的位置；针对第六列的写开始位置被设置为地址是5的位置；针对第七列的写开始位置被设置为地址是7的位置；且针对第八列的写开始位置被设置为地址是7的位置。

此外，在采用图17的第四替换方法作为解复用器25(图8)的替换处理的替换方法并且此外采用256QAM作为调制方法的情况下，一个符号的位数目m是8位且倍数b是2。

在这种情况下，根据图23，存储器31具有用于在行方向存储8×2位的16列并且在列方向存储64,800/(8×2)位。那么，针对存储器31的16列中的第一列的写开始位置被设置为地址是0的位置；针对第二列的写开始位置被设置为地址是2的位置；针对第三列的写开始位置被设置为地址是2的位置；针对第四列的写开始位置被设置为地址是2的位置；针对第五列的写开始位置被设置为地址是2的位置；针对第六列的写开始位置被设置为地址是3的位置；针对第七列的写开始位置被设置为地址是7的位置；针对第八列的写开始位置被设置为地址是15的位置；针对第九列的写开始位置被设置为地址是16的位置；针对第十列的写开始位置被设置为地址是20的位置；针对第十一列的写开始位置被设置为地址是22的位置；针对第十二列的写开始位置被设置为地址是22的位置；针对第十三列的写开始位置被设置为地址是27的位置；针对第十四列的写开始位置被设置为地址是27的位置；针对第十五列的写开始位置被设置为地址是28的位置；且针对第十六列的写开始位置被设置为地址是32的位置。

此外，在采用图16的第一到第三替换方法中的一个方法作为解复用器25(图8)的替换处理的替换方法并且此外采用1024QAM作为调制方法的情况下，一个符号的位数目m是10位且倍数b是1。

在这种情况下，根据图23，存储器31具有用于在行方向存储10×1位的10列并且在列方向存储64,800/(10×1)位。那么，针对存储器31的十列中的第一列的写开始位置被设置为地址是0的位置；针对第二列的写开始位置被设置为地址是3的位置；针对第三列的写开始位置被设置为地址是6的位置；针对第四列的写开始位置被设置为地址是8的位置；针对第五列的写开始位置被设置为地址是11的位置；针对第六列的写开始位置被设置为地址是13的位置；针对第七列的写开始位置被设置为地址是15的位置；针对第八列的写开始位置被设置为地址是17的位置；针对第九列的写开始位置被设置为地址是18的位置；针对第十列的写开始位置被设置为地址是20的位置。

此外，在采用图17的第四替换方法作为解复用器25(图8)的替换处理的替换方法并且此外采用1024QAM作为调制方法的情况下，一个符号的位数目m是10位且倍数b是2。

在这种情况下，根据图23，存储器31具有用于在行方向存储10×2位的20列并且在列方向存储64,800/(10×2)位。那么，针对存储器31的20列中的第一列的写开始位置被设置为地址是0的位置；针对第二列的写开始位置被设置为地址是1的位置；针对第三列的写开始位置被设置为地址是3的位置；针对第四列的写开始位置被设置为地址是4的位置；针对第五列的写开始位置被设置为地址是5的位置；针对第六列的写开始位置被设置为地址是6的位置；针对第七列的写开始位置被设置为地址是6的位置；针对第八列的写开始位置被设置为地址是9的位置；针对第九列的写开始位置被设置为地址是13的位置；针对第十列的写开始位置被设置为地址是14的位置；针对第十一列的写开始位置被设置为地址是14的位置；针对第十二列的写开始位置被设置为地址是16的位置；针对第十三列的写开始位置被设置为地址是21的位置；针对第十四列的写开始位置被设置为地址是21的位置；针对第十五列的写开始位置被设置为地址是23的位置；且针对第十六列的写开始位置被设置为地址是25的位置；针对第十七列的写开始位置被设置为地址是25的位置；针对第十八列的写开始位置被设置为地址是26的位置；针对第十九列的写开始位置被设置为地址是28的位置；且针对第二十列的写开始位置被设置为地址是30的位置。

此外，在采用图16的第一到第三替换方法中的一个方法作为解复用器25(图8)的替换处理的替换方法并且此外采用4096QAM作为调制方法的情况下，一个符号的位数目m是12位且倍数b是1。

在这种情况下，根据图23，存储器31具有用于在行方向存储12×1位的12列并且在列方向存储64,800/(12×1)位。那么，针对存储器31的12列中的第一列的写开始位置被设置为地址是0的位置；针对第二列的写开始位置被设置为地址是0的位置；针对第三列的写开始位置被设置为地址是2的位置；针对第四列的写开始位置被设置为地址是2的位置；针对第五列的写开始位置被设置为地址是3的位置；针对第六列的写开始位置被设置为地址是4的位置；针对第七列的写开始位置被设置为地址是4的位置；针对第八列的写开始位置被设置为地址是5的位置；针对第九列的写开始位置被设置为地址是5的位置；针对第十列的写开始位置被设置为地址是7的位置；针对第十一列的写开始位置被设置为地址是8的位置；针对第十二列的写开始位置被设置为地址是9的位置。

此外，在采用图17的第四替换方法作为针对解复用器25(图8)的替换处理的替换方法并且此外采用4096QAM作为调制方法的情况下，一个符号的位数目m是12位且倍数b是2。

在这种情况下，根据图23，存储器31具有用于在行方向存储12×2位的24列并且在列方向存储64,800/(12×2)位。那么，针对存储器31的24列中的第一列的写开始位置被设置为地址是0的位置；针对第二列的写开始位置被设置为地址是5的位置；针对第三列的写开始位置被设置为地址是8的位置；针对第四列的写开始位置被设置为地址是8的位置；针对第五列的写开始位置被设置为地址是8的位置；针对第六列的写开始位置被设置为地址是8的位置；针对第七列的写开始位置被设置为地址是10的位置；针对第八列的写开始位置被设置为地址是10的位置；针对第九列的写开始位置被设置为地址是10的位置；针对第十列的写开始位置被设置为地址是12的位置；针对第十一列的写开始位置被设置为地址是13的位置；针对第十二列的写开始位置被设置为地址是16的位置；针对第十三列的写开始位置被设置为地址是17的位置；且针对第十四列的写开始位置被设置为地址是19的位置；针对第十五列的写开始位置被设置为地址是21的位置；针对第十六列的写开始位置被设置为地址是22的位置；针对第十七列的写开始位置被设置为地址是23的位置；针对第十八列的写开始位置被设置为地址是26的位置；针对第十九列的写开始位置被设置为地址是37的位置；针对第二十列的写开始位置被设置为地址是39的位置；针对第21列的写开始位置是地址是40的位置；针对第22列的写开始位置被设置为地址是41的位置；针对第23列的写开始位置被设置为地址是41的位置；且针对第24列的写开始位置被设置为地址是41的位置。

图24指示关于DVB-S.2标准中规定的具有码长N为16,200的10种不同编码率的LDPC码，针对每个调制方法，列扭转交织所需的存储器31的列数目和写开始位置的地址。

作为解复用器25(图8)的替换处理的替换方法，采用图16中的第一到第三替换方法中的一个方法，并且此外采用QPSK作为调制方法，一个符号的位数目m是2位且倍数b是1。

在这种情况下，根据图24，存储器31具有用于在行方向存储2×1位的两列并且在列方向存储16,200/(2×1)位。那么，针对存储器31的两列中的第一列的写开始位置被设置为地址是0的位置，且针对第二列的写开始位置被设置为地址是0的位置。

此外，在采用图17的第四替换方法作为针对解复用器25(图8)的替换处理的替换方法并且此外采用QPSK作为调制方法的情况下，一个符号的位数目m是2位且倍数b是2。

在这种情况下，根据图24，存储器31具有用于在行方向存储2×2位的四列并且在列方向存储16,200/(2×2)位。那么，针对存储器31的四列中的第一列的写开始位置被设置为地址是0的位置；针对第二列的写开始位置被设置为地址是2的位置；针对第三列的写开始位置被设置为地址是3的位置；且针对第四列的写开始位置被设置为地址是3的位置。

此外，在采用图16的第一到第三替换方法中的一个方法作为针对解复用器25(图8)的替换处理的替换方法并且此外采用16QAM作为调制方法的情况下，一个符号的位数目m是4位且倍数b是1。

在这种情况下，根据图24，存储器31具有用于在行方向存储4×1位的四列并且在列方向存储16,200/(4×1)位。那么，针对存储器31的四列中的第一列的写开始位置被设置为地址是0的位置；针对第二列的写开始位置被设置为地址是2的位置；针对第三列的写开始位置被设置为地址是3的位置；且针对第四列的写开始位置被设置为地址是3的位置。

此外，在采用图17的第四替换方法作为针对解复用器25(图8)的替换处理的替换方法并且此外采用16QAM作为调制方法的情况下，一个符号的位数目m是4位且倍数b是2。

在这种情况下，根据图24，存储器31具有用于在行方向存储4×2位的八列并且在列方向存储16,200/(4×2)位。那么，针对存储器31的八列中的第一列的写开始位置被设置为地址是0的位置；针对第二列的写开始位置被设置为地址是0的位置；针对第三列的写开始位置被设置为地址是0的位置；针对第四列的写开始位置被设置为地址是1的位置；针对第五列的写开始位置被设置为地址是7的位置；针对第六列的写开始位置被设置为地址是20的位置；针对第七列的写开始位置被设置为地址是20的位置；且针对第八列的写开始位置被设置为地址是21的位置。

此外，在采用图16的第一到第三替换方法中的一个方法作为针对解复用器25(图8)的替换处理的替换方法并且此外采用64QAM作为调制方法的情况下，一个符号的位数目m是6位且倍数b是1。

在这种情况下，根据图24，存储器31具有用于在行方向上存储6×1位的六列并且在列方向上存储16,200/(6×1)位。那么，针对存储器31的六列中的第一列的写开始位置被设置为地址是0的位置；针对第二列的写开始位置被设置为地址是0的位置；针对第三列的写开始位置被设置为地址是2的位置；针对第四列的写开始位置被设置为地址是3的位置；针对第五列的写开始位置被设置为地址是7的位置；且针对第六列的写开始位置被设置为地址是7的位置。

此外，在采用图17的第四替换方法作为针对解复用器25(图8)的替换处理的替换方法并且此外采用64QAM作为调制方法的情况下，一个符号的位数目m是6位且倍数b是2。

在这种情况下，根据图24，存储器31具有用于在行方向上存储6×2位的十二个列并且在列方向存储16,200/(6×2)位。那么，针对存储器31的十二个列中的第一列的写开始位置被设置为地址是0的位置；针对第二列的写开始位置被设置为地址是0的位置；针对第三列的写开始位置被设置为地址是0的位置；针对第四列的写开始位置被设置为地址是2的位置；针对第五列的写开始位置被设置为地址是2的位置；针对第六列的写开始位置被设置为地址是2的位置；针对第七列的写开始位置被设置为地址是3的位置；针对第八列的写开始位置被设置为地址是3的位置；针对第九列的写开始位置被设置为地址是3的位置；针对第十列的写开始位置被设置为地址是6的位置；针对第十一列的写开始位置被设置为地址是7的位置；针对第十二列的写开始位置被设置为地址是7的位置。

此外，在采用图16的第一到第三替换方法中的一个方法作为解复用器25(图8)的替换处理的替换方法并且此外采用256QAM作为调制方法的情况下，一个符号的位数目m是8位且倍数b是1。

在这种情况下，根据图24，存储器31具有用于在行方向存储8×1位的八列并且在列方向存储16,200/(8×1)位。那么，针对存储器31的八列中第一列的写开始位置被设置地址是0的位置；针对第二列的写开始位置被设置为地址是0的位置；针对第三列的写开始位置被设置为地址是0的位置；针对第四列的写开始位置被设置为地址是1的位置；针对第五列的写开始位置被设置为地址是7的位置；针对第六列的写开始位置被设置为地址是20的位置；针对第七列的写开始位置被设置为地址是20的位置；且针对第八列的写开始位置被设置为地址是21的位置。

此外，在采用图16的第一到第三替换方法中的一个方法作为解复用器25(图8)的替换处理的替换方法并且此外采用1024QAM作为调制方法的情况下，一个符号的位数目m是10位且倍数b是1。  

在这种情况下，根据图24，存储器31具有用于在行方向存储10×1位的10列并且在列方向存储16,200/(10×1)位。那么，针对存储器31的十列中的第一列的写开始位置被设置为地址是0的位置；针对第二列的写开始位置被设置为地址是1的位置；针对第三列的写开始位置被设置为地址是2的位置；针对第四列的写开始位置被设置为地址是2的位置；针对第五列的写开始位置被设置为地址是3的位置；针对第六列的写开始位置被设置为地址是3的位置；针对第七列的写开始位置被设置为地址是4的位置；针对第八列的写开始位置被设置为地址是4的位置；针对第九列的写开始位置被设置为地址是5的位置；针对第十列的写开始位置被设置为地址是7的位置。

此外，在采用图17的第四替换方法作为解复用器25(图8)的替换处理的替换方法并且此外采用1024QAM作为调制方法的情况下，一个符号的位数目m是10位且倍数b是2。

在这种情况下，根据图24，存储器31具有用于在行方向存储10×2位的20列并且在列方向存储16,200/(10×2)位。那么，针对存储器31的20列中的第一列的写开始位置被设置为地址是0的位置；针对第二列的写开始位置被设置为地址是0的位置；针对第三列的写开始位置被设置为地址是0的位置；针对第四列的写开始位置被设置为地址是2的位置；针对第五列的写开始位置被设置为地址是2的位置；针对第六列的写开始位置被设置为地址是2的位置；针对第七列的写开始位置被设置为地址是2的位置；针对第八列的写开始位置被设置为地址是2的位置；针对第九列的写开始位置被设置为地址是5的位置；针对第十列的写开始位置被设置为地址是5的位置；针对第十一列的写开始位置被设置为地址是5的位置；针对第十二列的写开始位置被设置为地址是5的位置；针对第十三列的写开始位置被设置为地址是5的位置；针对第十四列的写开始位置被设置为地址是7的位置；针对第十五列的写开始位置被设置为地址是7的位置；针对第十六列的写开始位置被设置为地址是7的位置；针对第十七列的写开始位置被设置为地址是7的位置；针对第十八列的写开始位置被设置为地址是8的位置；针对第十九列的写开始位置被设置为地址是8的位置；且针对第二十列的写开始位置被设置为地址是10的位置。

此外，在采用图16的第一到第三替换方法中的一个方法作为解复用器25(图8)的替换处理的替换方法并且此外采用4096QAM作为调制方法的情况下，一个符号的位数目m是12位且倍数b是1。

在这种情况下，根据图24，存储器31具有用于在行方向存储12×1位的12列并且在列方向存储16,200/(12×1)位。那么，针对存储器31的12列中的第一列的写开始位置被设置为地址是0的位置；针对第二列的写开始位置被设置为地址是0的位置；针对第三列的写开始位置被设置为地址是0的位置；针对第四列的写开始位置被设置为地址是2的位置；针对第五列的写开始位置被设置为地址是2的位置；针对第六列的写开始位置被设置为地址是2的位置；针对第七列的写开始位置被设置为地址是3的位置；针对第八列的写开始位置被设置为地址是3的位置；针对第九列的写开始位置被设置为地址是3的位置；针对第十列的写开始位置被设置为地址是6的位置；针对第十一列的写开始位置被设置为地址是7的位置；针对第十二列的写开始位置被设置为地址是7的位置。

此外，在采用图17的第四替换方法作为针对解复用器25(图8)的替换处理的替换方法并且此外采用4096QAM作为调制方法的情况下，一个符号的位数目m是12位且倍数b是2。

在这种情况下，根据图24，存储器31具有用于在行方向存储12×2位的24列并且在列方向存储16,200/(12×2)位。那么，针对存储器31的24列中的第一列的写开始位置被设置为地址是0的位置；针对第二列的写开始位置被设置为地址是0的位置；针对第三列的写开始位置被设置为地址是0的位置；针对第四列的写开始位置被设置为地址是0的位置；针对第五列的写开始位置被设置为地址是0的位置；针对第六列的写开始位置被设置为地址是0的位置；针对第七列的写开始位置被设置为地址是0的位置；针对第八列的写开始位置被设置为地址是1的位置；针对第九列的写开始位置被设置为地址是1的位置；针对第十列的写开始位置被设置为地址是1的位置；针对第十一列的写开始位置被设置为地址是2的位置；针对第十二列的写开始位置被设置为地址是2的位置；针对第十三列的写开始位置被设置为地址是2的位置；针对第十四列的写开始位置被设置为地址是3的位置；针对第十五列的写开始位置被设置为地址是7的位置；针对第十六列的写开始位置被设置为地址是9的位置；针对第十七列的写开始位置被设置为地址是9的位置；针对第十八列的写开始位置被设置为地址是9的位置；针对第十九列的写开始位置被设置为地址是10的位置；针对第二十列的写开始位置被设置为地址是10的位置；针对第21列的写开始位置是地址是10的位置；针对第22列的写开始位置被设置为地址是10的位置；针对第23列的写开始位置被设置为地址是10的位置；且针对第24列的写开始位置被设置为地址是11的位置。

现在，参考图25的流程图说明由图8的发送设备11执行的发送处理。

LDPC编码部21等待向其提供目标数据，且在步骤S101将目标数据编码成LDPC码并将LDPC码提供给位交织器22。此后，处理进行到步骤S102。

在步骤S102，位交织器22针对来自LDPC编码部21的LDPC码执行位交织，并将交织后的LDPC码提供给映射部26。此后，处理进行到步骤S103。

具体地，在步骤S102，位交织器22中的奇偶交织器23对来自LDPC编码部21的LDPC码执行奇偶交织，并将奇偶交织后的LDPC码提供给列扭转交织器24。

列扭转交织器24针对来自奇偶交织器23的LDPC码执行列扭转交织且然后解复用器25针对由列扭转交织器24进行列扭转交织后的LDPC码执行替换处理。然后，替换处理后的LDPC码从解复用器25被提供给映射部26。

在步骤S103，映射部26将来自解复用器25的LDPC码的m个码位映射成由正交调制部27执行的正交调制的调制方法所限定的信号点表示的符号，并将映射的码位提供给正交调制部27。然后，处理进行到步骤S104。

在步骤S104，正交调制部27根据来自映射部26的符号执行载波的正交调制。然后，处理进行到步骤S105，在该步骤发送作为正交调制的结果而获得的调制信号，此后处理结束。

应注意重复执行图25的发送处理。

通过如上所述执行奇偶交织和列扭转交织，在LDPC码的多个码位作为一个符号发送时对擦除或突发误差的容限可以得到提高。

在此，为了方便说明，在图8中彼此分离地配置用于执行奇偶交织的组块的奇偶交织器23和用于执行列扭转交织的组块的列扭转交织器24，然而奇偶交织器23和列扭转交织器24可以另外地彼此一体地配置。

具体地，奇偶交织和列扭转交织二者可以通过将码位写入存储器和从存储器读出码位来执行并且可由如下矩阵表示：该矩阵用于将要对其执行码位的写入的地址(写地址)转换成从其执行码位的读出的地址(读出地址)。

因此，如果提前确定通过将表示奇偶交织的矩阵乘以表示列扭转交织的矩阵而获得的矩阵，则如果用该矩阵来转换码位，则可获得执行奇偶交织后的LDPC码以及奇偶交织被列扭转交织之后的。

此外，除了奇偶交织器23和列扭转交织器24之外，也可一体地配置解复用器25。

特别地，由解复用器25执行的替换处理也可以由用于将存储器31的写地址转换为读地址的矩阵来表示，其中存储器31用于存储LDPC码。

因此，如果提前确定通过将表示奇偶交织的矩阵、表示列扭转交织的另一矩阵和表示替换处理的又一矩阵相乘而获得的矩阵，则可以通过该确定的矩阵一并执行奇偶交织、列扭转交织和替换处理。

应注意有可能仅执行奇偶交织和列扭转交织中的一个。

现在，参考图26-28说明用于测量误差率(误码率)的关于图8的发送设备11执行的仿真。

采用具有D/U是0dB的颤振的通信路径执行仿真。

图26示出仿真中采用的通信路径的模型。

具体地，图26的A示出了仿真中采用的颤振的模型。

同时，图26的B示出了具有图26的A的模型表示的颤振的通信路径的模型。

应注意在图26的B中，H表示图26的A的颤振的模型。此外，在图26的B中，N表示ICI(Inter Carrier Interference，载波间干扰)，且在仿真中，功率的期望值E[N²]通过AWGN近似。

图27和28示出了通过仿真获得的误差率和颤振的多普勒频率f_d之间的关系。

应注意图27示出了误差率和多普勒频率f_d之间的关系，其中调制方法是16QAM且编码率(r)是(3/4)，并且此外替换方法是第一替换方法。同时，图28示出了误码率和多普勒频率f_d之间的关系，其中调制方法是64QAM，且编码率(r)是(5/6)，并且此外替换方法是第一替换方法。

此外，在图27和28中，粗线指示误码率和多普勒频率f_d之间的关系，其中奇偶交织、列扭转交织和替换处理全部都执行，而细线指示误码率和多普勒频率f_d之间的关系，其中仅执行奇偶交织、列扭转交织和替换处理中的替换处理。

在图27和28中，可认识到在执行全部奇偶交织、列扭转交织和替换处理的情况下，而不是仅执行替换处理的情况下，误码率得到改进(减小)。

图29是示出图7的接收设备12的配置示例的框图。

参考图29，接收设备12是用于从发送设备11(图7)接收调制信号的数据处理设备并且包括正交解调部51、解映射部52、解交织器53和LDPC解码部56。

正交解调部51从发送设备11接收调制信号并且执行正交解调，且然后将作为正交解调的结果所获得的符号(在I和Q轴上的值)提供给解映射部52。

解映射部52执行解映射：将来自正交解调部51的符号转换成LDPC码的码位，并将码位提供给解交织器53。

解交织器53包括复用器(MUX)54和列扭转解交织器55并执行来自解映射部52的LDPC码的码位的解交织。

具体地，复用器54对来自解映射部52的LDPC码执行对应于由图8的解复用器25执行的替换处理的逆替换处理(替换处理的逆处理)，即将由替换处理替换的码位的位置返回原始位置的逆替换处理。然后，复用器54将作为逆替换处理的结果所获得的LDPC码提供给列扭转解交织器55。

列扭转解交织器55对来自复用器54的LDPC码，执行对应于由作为图8的列扭转交织器24执行的重布置处理的列扭转交织的列扭转解交织(列扭转交织的逆处理)，即例如将LDPC码的码位的布置返回到原始布置的逆重布置处理的列扭转解交织，其中LDPC码具有由作为重布置处理的列扭转交织改变的布置。

具体地，列扭转解交织器55通过将LDPC码的码位写入用于解交织的存储器并从该存储器读出写入的码位来执行列扭转解交织，该存储器与图22所示的存储器31等类似地配置。

应注意，在列扭转解交织器55中，使用当从存储器31读出码的读地址作为写地址在用于解交织的存储器的行方向执行码位的写入。同时，使用当将码位写入存储器31的写地址作为读地址在用于解交织的存储器的列方向执行码位的读出。

从列扭转解交织器55向LDPC解码部56提供作为列扭转交织的结果所获得的LDPC码。

在此，虽然通过按顺序执行的奇偶交织、列扭转交织和替换处理已经获得了从解映射部52提供给解交织器53的LDPC码，然而解交织器53仅执行对应于替换处理的逆替换处理和对应于列扭转交织的列扭转解交织。因此，不执行对应于奇偶交织的奇偶解交织(与奇偶交织相逆的处理)，即不执行将其布置已经通过奇偶交织而改变的LDPC码的码位返回原始布置的奇偶解交织。

因此，从解交织器53(的列扭转解交织器55)向LDPC解码部56提供如下LDPC码：对该LDPC码已经执行逆替换处理和列扭转解交织而没有执行奇偶解交织。

LDPC解码部56使用如下转换奇偶校验矩阵执行来自解交织器53的LDPC码的LDPC解码，并输出作为LDPC解码的结果获得的数据作为目标数据的解码结果，其中通过对用于图8的LDPC编码部21进行LDPC编码的奇偶校验矩阵H至少执行相当于奇偶交织的列替换来获得转换奇偶校验矩阵。

图30是示出由图29的接收设备12执行的接收处理的流程图。

在步骤S111，正交解调部51从发送设备11接收调制信号。然后，处理进行到步骤S112，在该步骤正交解调部51执行调制信号的正交解调。正交解调部51将作为正交解调的结果所获得的符号提供给解映射部52，此后处理从步骤S112进行到步骤S113。

在步骤S113，解映射部52执行解映射：将来自正交解调部51的符号转换成LDPC码的码位，并将该码位提供给解交织器53，此后处理进行到步骤S114。

在步骤S114，解交织器53执行来自解映射部52的LDPC码的码位的解交织，此后处理进行到步骤S115。

具体地，在步骤S114，解交织器53中的复用器54针对来自解映射部52的LDPC码执行逆替换处理，并将作为逆替换处理的结果所获得的LDPC码提供给列扭转解交织器55。

列扭转解交织器55对来自复用器54的LDPC码执行列扭转解交织，并将作为列扭转解交织的结果所获得的LDPC码提供给LDPC解码部56。

在步骤S115，LDPC解码部56使用如下转换奇偶校验矩阵来执行对来自列扭转解交织器55的LDPC码的LDPC解码，并输出通过LDPC解码获得的数据作为目标数据的解码结果，其中通过对用于图8的LDPC编码部21进行LDPC编码的奇偶校验矩阵H至少执行相当于奇偶交织的列替换来获得转换奇偶校验矩阵。然后，处理结束。

应注意重复地执行图30的接收处理。

在图29中同样，与图8的情况类似地为了便于说明，彼此分离地配置用于执行逆替换处理的复用器54和用于执行列扭转解交织的列扭转解交织器55。然而，可彼此一体地配置复用器54和列扭转解交织器55。

此外，在图8的发送设备11不执行列扭转交织的情况下，不需要在图29的接收设备12中提供列扭转解交织器55。

现在，进一步说明由图29的LDPC解码部56执行的LDPC解码。

图29的LDPC解码部56使用如下转换奇偶校验矩阵，对来自如上所述的列扭转解交织器55的LDPC码执行LDPC解码，针对该LDPC码已执行逆替换处理和列扭转解交织，而没有执行奇偶解交织，其中转换奇偶校验矩阵通过对图8的LDPC编码部21进行LDPC编码所使用的奇偶校验矩阵H至少执行相当于奇偶交织的列替换而获得。

在此，之前已经提出了通过使用转换奇偶校验矩阵执行LDPC解码可以在抑制电路规模的同时抑制在可充分实现的范围内的操作频率的LDPC解码(参考例如日本专利公开No.2004-343170)。

因而首先参考图31-34说明使用转换奇偶校验矩阵的之前提出的LDPC解码。

图31示出了码长N为90且编码率为2/3的LDPC码的奇偶校验矩阵H的示例。

应注意在图31中0由句点(.)表示(这类似地也适用于下文中所描述的图32和33)。

在图31的奇偶校验矩阵H中，奇偶矩阵具有阶梯结构。

图32示出了通过对图31的奇偶校验矩阵H应用表达式(8)的行替换和表达式(9)的列替换所获得的奇偶校验矩阵H’。

行替换：第6s+t+1行→第5t+s+1行(8)

列替换：第6x+y+61列→第5y+x+61列(9)

然而，在表达式(8)和(9)中，s、t、x和y分别是在0≤s＜5，0≤t＜6，0≤x＜5和0≤t＜6范围内的整数。

根据表达式(8)的行替换，以这样的方式执行替换，使得其各自的号码指示被6除后余数是1的第1、7、13、19和25行被替换到第1、2、3、4、5行，并且其各自的号码指示被6除后余数是2的第2、8、14、20和26行被替换到第6、7、8、9和10行。

另一方面，根据表达式(9)的列替换，对于第61列及随后的列(奇偶矩阵)执行替换，使得其各自的号码指示被6除后余数是1的第61、67、73、79以及85列被替换到第61、62、63、64和65列，且其各自的号码指示被6除后余数是2的第62、68、74、80和86列被替换到第66、67、68、69和70列。

通过对图31的奇偶校验矩阵H执行行和列的替换所获得的矩阵是图32的奇偶校验矩阵H’。

在此，即使执行奇偶校验矩阵H的行替换，这对LDPC码的码位的布置没有影响。

同时，在将第K+qx+y+1码位交织到第K+Py+x+1码位的位置的奇偶交织中的信息长度K、循环结构的单位列数目P和奇偶长度M(在此为30)的约数q(＝M/P)分别被设置为60、5和6时，表达式(9)的列替换对应于奇偶交织。

如果对图32的奇偶校验矩阵H’(下文中适当地称为替换奇偶校验矩阵)乘以对图31的奇偶校验矩阵H(下文中适当地称为原始奇偶校验矩阵)的LDPC码执行和表达式(9)相同的替换的结果，则输出0向量。具体地，在通过对作为原始奇偶校验矩阵H的LDPC码(一个码字)的行向量c应用表达式(9)的列替换所获得的行向量由c’表示的情况下，由于根据奇偶校验矩阵的特性Hc^T变为0向量，H’c’^T自然也变为0向量。

通过以上，图32的转换奇偶校验矩阵H’变为通过对原始奇偶校验矩阵H的LDPC码c执行表达式(9)的列替换所获得的LDPC码c’的奇偶校验矩阵。

因此，通过对原始奇偶校验矩阵H的LDPC码c执行表达式(9)的列替换，使用图32的奇偶校验矩阵H’对列替换后的LDPC码c’进行解码(LDPC解码)，且然后针对解码结果对表达式(9)的列替换执行逆替换，可以获得与使用奇偶校验矩阵H对原始奇偶校验矩阵H的LDPC码进行解码的情况下所获得的类似的解码结果。

图33示出了图32的转换奇偶校验矩阵H’，其中在5×5矩阵的单位之间提供间隔。

在图33中，转换奇偶校验矩阵H’由如下矩阵的组合表示：5×5元素的单位矩阵，对应于其中的一个或多个元素1变为一个或多个元素0的单位矩阵的另一矩阵(下文中适当地称为准单位矩阵)，对应于被循环地移位(循环移位)之后的单位矩阵或准单位矩阵的又一矩阵(下文中被适当地称为移位矩阵)，单位矩阵、准单位矩阵和移位矩阵中的两个或更多个的又一矩阵(下文中被适当地称为和矩阵)，以及5×5元素的0矩阵。

可以认为图33的转换奇偶校验矩阵H’由5×5元素的单位矩阵、准单位矩阵、移位矩阵、和矩阵以及0矩阵组成。因此，下文中将构成转换奇偶校验矩阵H’的5×5元素的矩阵称为构成矩阵(component matrices)。

对于由P×P分量的矩阵表示的奇偶校验矩阵所表示的LDPC码的解码，可以使用同时对P校验节点和P变量节点执行校验节点算术运算和变量节点算术运算的结构。

图34是示出执行如上所述这种解码的解码设备的配置示例的框图。

具体地，图34示出了使用通过至少执行表达式(9)的列替换所获得的图33的转换奇偶校验矩阵H’来执行图31的原始奇偶校验矩阵H的LDPC码的解码的解码设备的配置示例。

图34的解码设备包括包括六个FIFO 300₁-300₆的枝数据储存存储器300、用于选择FIFO 300₁-300₆的选择器301、校验节点计算部302、两个循环移位电路303和308，包括18个FIFO 304₁-304₁₈的枝数据储存存储器304、用于选择FIFO 304₁-304₁₈的选择器305、用于存储接收信息的接收数据存储器306、变量节点计算部307、解码字计算部309、接收数据重布置部310和解码数据重布置部311。

首先，说明将数据存储到枝数据储存存储器300和304的存储方法。

枝数据储存存储器300包括六个FIFO 300₁-300₆，其数目等于图33的转换奇偶校验矩阵H’的行数30除以构成矩阵的行数5的商6。FIFO300_y(y＝1，2，...，6)中的每个具有多级存储区域，使得可以同时从每级存储区域读出对应于五个枝的消息或将其写入每级存储区域中，五个枝的数目等于构成矩阵的行的数目和列的数目。此外，每个FIFO 300_y的存储区域的级数是九，这是在图33的转换奇偶校验矩阵的行方向上1的数目(汉明(Hamming)权重)的最大数。

在FIFO 300₁中，对应于图33的转换奇偶校验矩阵H’的第一到第五行中值1的位置的数据(来自变量节点的消息v_i)以紧凑的形式在水平方向上存储在单独的行中(以0被忽视的形式)。具体地，如果第i列第j行中的元素被表示为(j，i)，则在FIFO 300₁的第一级存储区域中，存储对应于转换奇偶校验矩阵H’的从(1，1)到(5，5)的5×5元素的单位矩阵的值1的位置的数据。在第二级存储区域中，存储对应于转换奇偶校验矩阵H’的从(1，21)到(5，25)的移位矩阵(通过在向右方向将5×5元素的单位矩阵循环移位三所获得的移位矩阵)的值1的位置的数据。同样在第三到第八级存储区域中，以与转换奇偶校验矩阵H’相关联的关系存储数据。然后，在第九级存储区域中，存储对应于转换奇偶校验矩阵H’的(1，86)到(5，90)的移位矩阵(通过以值0替换5×5元素的单位矩阵的第一行中的值1且然后将替换后的单位矩阵在向左的方向上循环移位一位所获得的移位矩阵)的1的位置的数据。

在FIFO 300₂中，存储对应于图33的转换奇偶校验矩阵H’的从第六到第十行的值1的位置的数据。具体地，在FIFO 300₂的第一级存储区域中，存储对应于转换奇偶校验矩阵H’的从(6，1)到(10，5)的、形成和矩阵(该和矩阵是通过将5×5元素的单位矩阵在向右方向上循环移位一位所获得的第一移位矩阵和将5×5元素的单位矩阵在向右方向上循环移位二位所获得的第二移位矩阵的和)的第一移位矩阵的值1的位置的数据。此外，在第二级存储区域中，存储对应于转换奇偶校验矩阵H’的从(6，1)到(10，5)的、形成和矩阵的第二移位矩阵的值1的位置的数据。

具体地，关于权重是2或更多的构成矩阵，在构成矩阵由具有权重1的P×P元素的单位矩阵、对应于值为1的一个或多个元素被0替换的单位矩阵的准单位矩阵、以及通过循环移位单位矩阵或准单位矩阵所获得的移位矩阵之中的多个之和的形式表示时，将对应于权重是1的单位矩阵、准单位矩阵或移位矩阵的值1的位置的数据(对应于属于单位矩阵、准单位矩阵或移位矩阵的枝的消息)存储到相同的地址(FIFO 300₁-300₆中的同一FIFO)。

此外在第三到第九级存储区域中，以与转换奇偶校验矩阵H’相关联的关系存储数据。

此外FIFO 300₃-300₆以与转换奇偶校验矩阵H’相关联的关系存储数据。

枝数据储存存储器304包括18个FIFO 304₁-304₁₈，其数目等于转换奇偶校验矩阵H’的列数目90除以构成矩阵的列数目5的商。每个枝数据储存存储器304_x(x＝1，2，...，18)包括多级存储区域，并且可以同时从每级存储区域中读出对应于五个枝的消息或将其写入每级存储区域中，五个枝的数目等于转换奇偶校验矩阵H’的行的数目和列的数目。

在FIFO 304₁中，对应于图33的转换奇偶校验矩阵H’的从第一到第五列的值1的位置的数据(来自校验节点的消息u_j)以紧凑的形式在垂直方向上存储在单独的列中(以0被忽视的形式)。具体地，在FIFO 304₁的第一级存储区域中，存储对应于转换奇偶校验矩阵H’的从(1，1)到(5，5)的5×5元素的单位矩阵的值1的位置的数据。在第二级存储区域中，存储对应于垂直奇偶校验矩阵H’的从(6，1)到(10，5)的、形成和矩阵(该和矩阵是通过将5×5元素的单位矩阵向右循环移位一位所获得的第一移位矩阵和将5×5元素的单位矩阵向右循环移位二位所获得的第二移位矩阵的和)的第一移位矩阵的值1的位置的数据。此外，在第三级存储区域中，存储对应于垂直奇偶校验矩阵H’的从(6，1)到(10，5)的、形成和矩阵的第二移位矩阵的值1的位置的数据。

具体地，关于权重是2或更多的构成矩阵，在构成矩阵由具有权重1的P×P元素的单位矩阵、对应于值为1的一个或多个元素被0替换的单位矩阵的准单位矩阵、以及通过循环移位单位矩阵或准单位矩阵所获得的移位矩阵之中的多个之和的形式表示时，将对应于权重是1的单位矩阵、准单位矩阵或移位矩阵的值1的位置的数据(对应于属于单位矩阵、准单位矩阵或移位矩阵的枝的消息)存储到相同的地址(FIFO 304₁-304₁₈中的同一FIFO)。

此外关于第四和第五级存储区域，以与转换奇偶校验矩阵H’相关联的关系存储数据。FIFO 304₁的存储区域的级数是5，这是转换奇偶校验矩阵H’的第一到第五列中的行方向上1的数目(汉明权重)的最大数。

此外FIFO 304₂和304₄类似地以与转换奇偶校验矩阵H’相关联的关系存储数据，并且FIFO 304₂和304₃的每个长度(级数)是5。此外FIFO304₄-304₁₂类似地以与转换奇偶校验矩阵H’相关联的关系存储数据，并且FIFO 304₄-304₁₂的每个长度是3。此外FIFO 304₁₃-304₁₈类似地以与转换奇偶校验矩阵H’相关联的关系存储数据，并且FIFO 304₁₃-304₁₈的每个长度是2。

现在说明图34的解码设备的操作。

枝数据储存存储器300包括六个FIFO 304₁-304₆，并且根据信息(矩阵数据)D312从FIFO 304₁-304₆中选择要存储数据的FIFO，信息D312表示在前级从循环移位电路308提供的五个消息D311属于转换奇偶校验矩阵H’的哪个行。然后，五个消息D311被共同地且按顺序存储到所选择的FIFO中。此外，当要读出数据时，枝数据储存存储器300从FIFO 300₁按顺序读出五个消息D300₁并将五个消息D300₁提供给随后级的选择器301。在从FIFO 300₁读出消息结束之后，枝数据储存存储器300也从FIFO300₂-300₆按顺序读出消息并将读出的消息提供给选择器301。

选择器301根据选择信号D301从在FIFO 300₁-300₆之中当前读出数据的FIFO选择五个消息，并将五个消息作为消息D302提供给校验节点计算部302。

校验节点计算部302包括五个校验节点计算器302₁-302₅并使用通过选择器301提供给其的消息D302(D302₁-D302₅)(表达式(7)的消息v_i)、根据表达式(7)执行校验节点算术运算。然后，校验节点计算部302将作为校验节点算术运算的结果所获得的五个消息D303(D303₁-D303₅)(表达式(7)的消息u_j)提供给循环移位电路303。

循环移位电路303基于信息(矩阵数据)D305循环移位由校验节点计算部302确定的五个消息D303₁-303₅，该信息D305关于在转换奇偶校验矩阵H’中将对应的枝循环移位多少数目的原始单位矩阵，并将循环移位的结果作为消息D304提供给枝数据储存存储器304。

枝数据储存存储器304包括18个FIFO 304₁-304₁₈。枝数据储存存储器304根据信息D305从FIFO 304₁-304₁₈中选择要存储数据的FIFO，该信息D305关于从前级的循环移位电路303提供的五个消息D304属于转换奇偶校验矩阵H’的哪个行，并将五个消息D304按顺序共同地存储到所选择的FIFO中。另一方面，当读出数据时，枝数据储存存储器304从FIFO 304₁按顺序读出五个消息D306₁并将消息D306₁提供给随后级的选择器305。在从FIFO 304₁读出数据结束之后，枝数据储存存储器304也从FIFO 304₂-304₁₈按顺序读出消息并将消息提供给选择器305。

选择器305根据选择信号D307从在FIFO 304₁-304₁₈之中当前读出数据的FIFO选择五个消息，并将选择的消息作为消息D308提供给变量节点计算部307和解码字计算部309。

另一方面，接收数据重布置部310执行表达式(9)的列替换以重布置通过通信路径接收到的LDPC码D313并将重布置的LDPC码D313作为接收数据D314提供给接收数据存储器306。接收数据存储器306计算并存储来自接收数据重布置部310提供给其的接收数据D314的接收LLR(logarithmic likelihood ratio，对数似然比)并将接收LLR的每五个作为接收值D309收集并提供给变量节点计算部307和解码字计算部309。

变量节点计算部307包括五个变量节点计算器307₁-307₅并且使用通过选择器305提供给其的消息D308(308₁-308₅)(表达式(1)的消息u_j)和从接收数据存储器306提供给其的五个接收值D309(表达式(1)的接收值u_0i)、根据表达式(1)执行变量节点算术运算。然后，变量节点计算部307将作为算术运算的结果所获得的消息D310(D310₁-D310₅)(表达式(1)的消息v_i)提供给循环移位电路308。

循环移位电路308基于如下信息循环移位由变量节点计算部307计算的消息D310₁-D310₅，该信息关于在转换奇偶校验矩阵H’中将对应的枝循环移位多少数目的原始单位矩阵，并将循环移位的结果作为消息D311提供给枝数据储存存储器300。

通过执行上述操作序列，可以执行LDPC码的一个周期的解码。在图34的解码设备中，在对LDPC码解码预定次数之后，通过解码字计算部309和解码数据重布置部311确定最终解码结果然后输出该最终解码结果。

具体地，解码字计算部309包括五个解码字计算器309₁-309₅，并且作为使用从选择器305输出的五个消息D308(D308₁-D308₅)(表达式(5)的消息u_j)和从接收数据存储器306输出的五个接收值D309(表达式(5)的接收值u_0i)、根据表达式(5)计算解码结果(解码字)的解码的多个周期中的最后级。然后，解码字计算部309将作为计算的结果所获得的解码数据D315提供给解码数据重布置部311。

解码数据重布置部311对从解码字计算部309提供给其的解码数据D315执行表达式(9)的列替换的逆替换，以重布置解码数据D315的顺序并输出重布置的解码数据D315作为解码结果D316。

如上所述，通过对奇偶校验矩阵(原始奇偶校验矩阵)应用行替换和列替换中的一个或两个，来将奇偶校验矩阵转换成如上所述可由如下矩阵的组合表示的奇偶校验矩阵(转换奇偶校验矩阵)：P×P元素的单位矩阵，对应于一个或多个元素1变为一个或多个元素0的单位矩阵的准单位矩阵，对应于被循环移位后的单位矩阵或准单位矩阵的移位矩阵，单位矩阵、准单位矩阵和移位矩阵中的两个或更多个的和矩阵，以及P×P元素的0矩阵，有可能对LDPC码解码采用如下结构，该结构对P校验节点和P变量节点同时执行校验节点算术运算和变量节点算术运算。因此，通过对P节点同时执行节点算术运算，有可能将操作频率抑制在可实现范围内以执行LDPC解码。

构成图29的接收设备12的LDPC解码部56对P校验节点和P变量节点同时执行校验节点算术运算和变量节点算术运算，以与图34的解码设备类似地执行LDPC解码。

具体地，为了简化说明，现在假定从构成图8的发送设备11的LDPC编码部21输出的LDPC码的奇偶校验矩阵是例如具有图31所示的阶梯结构的奇偶校验矩阵H。在这种情况下，发送设备11的奇偶交织器23在信息长度K被设置为60、循环结构的单位列数目P被设置为5且奇偶长度M的约数q(＝M/P)被设置为6的情况下执行将第K+qx+y+1码位交织到第K+Py+x+1码位的位置的奇偶交织。

由于这种奇偶交织相当于表达式(9)的列替换，LDPC解码部56不需要执行表达式(9)的列替换。

因此，在图29的接收设备12中，如上所述从列扭转解交织器55向LDPC解码部56提供没有对其执行奇偶解交织的LDPC码，即处于执行了表达式(9)的列替换的状态中的LDPC码。LDPC解码部56执行与图34的解码设备类似的处理，除了不执行表达式(9)的列替换之外。

具体地，图35示出了图29的LDPC解码部56的配置示例。

参考图35，LDPC解码部56与图34的解码设备类似地配置，除了没有提供图34的接收数据重布置部310，LDPC解码部56执行与图34的解码设备类似的处理，除了不执行表达式(9)的列替换。因此，在此省略LDPC解码部56的说明。

由于如上所述LDPC解码部56可以被配置成不包括接收数据重布置部310，因此与图34的解码设备相比可以在规模上减小。

同时应注意，在图31-35中，假定LDPC码的码长N是90；信息长度K是60；循环结构的单位列数目P(构成矩阵的行数目和列数目)是5；且奇偶长度M的约数q(＝M/P)是6，为了简化说明，码长N、信息长度K、循环结构的单位列数目P和约数q(＝M/P)不限于上述特定值。

具体地，虽然图8的发送设备11中的LDPC编码部21输出如下LDPC码，在该LDPC码中例如码长N是64,800，信息长度K是N-Pq(＝N-M)，循环结构的单位列数目P是360且约数q是M/P，然而也可以应用图35所示的LDPC解码部56，其中通过关于上述这种LDPC码对P校验节点和P变量节点同时执行校验节点算术运算和变量节点算术运算来执行LDPC解码。

虽然上述处理序列可以通过硬件执行，然而可以另外地通过软件来执行。在通过软件执行处理序列的情况下，将构成软件的程序安装到通用的计算机等中。

图36示出了计算机的实施例的配置示例，用于执行上述处理序列的程序被安装到该计算机中。

可以提前将程序记录到作为记录介质置入计算机中的硬盘405或ROM 403上。

或者，可以将程序暂时地或永久地存储(记录)在可移除记录介质411上或中，如软盘、CD-ROM(压缩盘只读存储器)、MO(磁光)盘、DVD(数字通用盘)、磁盘或半导体存储器。可以提供上述这种可移除记录介质411作为所谓的封装软件。

应注意，程序不仅可以从上述这种可移除记录介质411安装到计算机中，还可以安装到置入计算机中的硬盘405中，该程序被转移到硬盘并且由通信部408接收。在该情况下，可以通过用于数字卫星广播的人造卫星从下载站点通过无线通信将程序转移到计算机或通过网络如LAN(局域网)或因特网、通过有线通信将程序转移到计算机。

计算机具有置入其中的CPU(中央处理单元)402。输入/输出接口410通过总线401连接到CPU 402，并且如果当由键盘、鼠标、麦克风等配置的输入部407由用户操作时，通过输入/输出接口410将指令输入到CPU 402或类似情况下，CPU 402执行存储在ROM(只读存储器)403中的程序。或者，CPU 402将存储在硬盘405上的程序，从卫星或网络转移、由通信部408接收且安装在硬盘405中的程序，从装载在驱动器409中的可移除记录介质411读出且安装在硬盘405中的程序装载到RAM(随机存取存储器)404并执行程序。因此，CPU 402执行根据上述流程图的处理或由上述框图的配置执行的处理。然后，根据情况需要，CPU 402从LCD(Liquid Crystal Display，液晶显示器)、扬声器等配置的输出部406输出处理结果，并通过输入/输出接口410发送来自通信部408的处理结果，或将处理结果记录在硬盘405上。

在此，在本说明书中，不一定按照作为流程图说明的顺序以时间序列处理描述程序的处理步骤，该程序用于使得计算机执行各种处理，而是包括并行或单独地执行的那些处理(例如，并行处理或目标的处理)。

此外，可以由单个计算机处理程序或由多个计算机通过分布处理来处理程序。此外，可以将程序转移到远程计算机并由远程计算机执行处理。

应注意，本发明实施例不限于上述具体实施例，而是可以在不脱离本发明的主题的情况下以各种方式改变。

具体地，虽然在本实施例中对DVB-S.2中规定的LDPC码执行作为重布置处理的奇偶交织和列扭转交织，奇偶交织也可以被应用到如下奇偶校验矩阵的LDPC码，如果奇偶矩阵具有阶梯结构，则该奇偶校验矩阵的信息矩阵不具有循环结构。同时，作为重布置处理的列扭转交织也可以被应用到可以至少通过列替换而变化从而具有拟似循环结构的奇偶校验矩阵的LDPC码、整个奇偶校验矩阵具有循环结构的QC-LDPC码(QC：Quasi-Cyclic，准循环)等。

具体地，对于作为奇偶交织的目标的LDPC码的奇偶校验矩阵仅需其奇偶矩阵具有阶梯结构，而不需要信息矩阵具有循环结构。

此外，作为重布置处理的列扭转交织的目标的LDPC码的奇偶校验矩阵在结构方面不被特别地限制。

应注意，仅需要重布置处理可以重布置LDPC码的码位使得对应于包括在奇偶校验矩阵的任意一行中的值1的多个码位不包括在同一符号中，并且可以由列扭转交织之外的方法执行。具体地，可以不使用用于在列方向和行方向存储数据的存储器31，而是例如使用用于仅在一个方向存储数据并且控制存储器的写地址和读地址的存储器来执行重布置处理。

现在，进一步说明发送设备11的LDPC编码部21进行的LDPC编码的处理。

例如，在DVB-S.2标准中，规定了两种不同码长N为64,800位和16,200位的LDPC编码。

而且，对于码长N为64,800位的LDPC码，规定了11种编码率1/4，1/3，2/5，1/2，3/5，2/3，3/4，4/5，5/6，8/9和9/10，而对于码长N为16,200位的LDPC码，规定了10种编码率1/4，1/3，2/5，1/2，3/5，2/3，3/4，4/5，5/6和8/9。

LDPC编码部21根据针对每个码长N和每个编码率准备的奇偶校验矩阵H，执行编码(误差校正编码)为码长N为64,800位或16,200位的不同编码率的LDPC码。

具体地，LDPC编码部21存储下文中描述的奇偶校验矩阵初始值表以对每种码长N和每种编码率产生奇偶校验矩阵H。

在此，在DVB-S.2标准中，如上所述规定两种不同码长N为64,800位和16,200位的LDPC码，并且对码长N为64,800位的LDPC码规定了11种不同的编码率，且对码长N为16,200位的LDPC码规定了10种不同的编码率。

因此，在发送设备11是按照DVB-S.2标准执行处理的设备的情况下，单独地对应于码长N是64,800位的LDPC码的11种不同编码率的奇偶校验矩阵初始值表和单独地对应于码长N是16,200位的LDPC码的10种不同编码率的奇偶校验矩阵初始值表存储在LDPC编码部21中。

LDPC编码部21例如响应于操作员的操作来设置针对LDPC码的码长N和编码率r。在下文中分别将LDPC编码部21设置的码长N和编码率r适当地称为设定码长N和设定编码率r。

LDPC编码部21基于对应于设定码长N和设定编码率r的奇偶校验矩阵初始值表、将与对应于设定码长N和设定编码率r的信息长度K(＝Nr＝码长N-奇偶长度M)相对应的信息矩阵H_A的值1的元素在列方向上以360列(循环结构的单位列数目P)的周期放置，以产生奇偶校验矩阵H。

然后，LDPC编码部21从目标数据提取针对信息长度K的信息位，该目标数据是从发送设备11提供的、例如图像数据或声音数据的发送目标。此外，LDPC编码部21基于奇偶校验矩阵H计算对应于信息位的奇偶位，以产生用于一个码长的码字(LDPC码)。

换句话说，LDPC编码部21连续地执行满足以下表达式的码字c的奇偶位的算术运算。

Hc^T＝0

在此，在以上表达式中，c指示作为码字(LDPC码)的行向量，而c^T指示行向量c的转置。

在从作为LDPC码(一个码字)的行向量c中、对应于信息位的部分由行向量A表示而对应于奇偶位的部分由行向量T表示的情况下，行向量c可以由表达式c＝[A|T]表示，行向量A作为信息位而行向量T作为奇偶位。

同时，奇偶校验矩阵H可以通过对应于信息位的LDPC码的那些码位的信息矩阵H_A和对应于奇偶位的LDPC码的那些码位的奇偶矩阵H_T，由表达式H＝[H_A|H_T]表示(其中信息矩阵H_A的元素是左侧元素且奇偶矩阵H_T的元素是右侧元素的矩阵)。

此外，例如，在DVB-S.2标准中，奇偶校验矩阵H＝[H_A|H_T]的奇偶校验矩阵H_T具有阶梯结构。

需要奇偶校验矩阵H和作为LDPC码的行向量c＝[A|T]满足表达式Hc^T＝0，且在奇偶校验矩阵H＝[H_A|H_T]的奇偶矩阵H_T具有阶梯结构的情况下，可以通过以表达式Hc^T＝0中的列向量Hc^T的第一行中的元素开始按顺序，将每行的元素设置为零来顺序地确定配置满足表达式Hc^T＝0的行向量c＝[A|T]的作为奇偶位的行向量T。

如果LDPC编码部21对信息位A确定奇偶位T，则其输出由信息位A和作为信息位A的LDPC编码结果的奇偶位T表示的码字c＝[A|T]。

如上所述，LDPC编码部21提前将对应于码长N和编码率r的奇偶校验矩阵初始值表存储于其中，且使用从对应于设定码长N和设定编码率r的奇偶校验矩阵初始值表产生的奇偶校验矩阵H来执行设定码长N和设定编码率r的LDPC编码。

每个奇偶校验矩阵初始值表是对于每360行(周期性结构的单位列数目P)表示与信息长度K相对应的信息矩阵H_A的值1的元素的位置，其中信息长度K对应于奇偶校验矩阵H的LDPC码(由奇偶校验矩阵H限定的LDPC码)的码长N和编码率r并且对于针对每个码长N和每个编码率r的奇偶校验矩阵H提前产生。

图37-82示出了用于产生各种奇偶校验矩阵H的奇偶校验矩阵初始值表，包括DVB-S.2标准中规定的奇偶校验矩阵初始值表。

具体地，图37示出了针对在DVB-S.2标准中规定的、并且码长N为16,200位且编码率r为2/3的奇偶校验矩阵H的奇偶校验矩阵初始值表。

图38-40示出了针对在DVB-S.2标准中规定的、并且码长N为64,800位且编码率r为2/3的奇偶校验矩阵H的奇偶校验矩阵初始值表。

应注意图39是继续图38的图，而图40是继续图39的图。

图41示出了针对在DVB-S.2标准中规定的、并且码长N为16,200位且编码率r为3/4的奇偶校验矩阵H的奇偶校验矩阵初始值表。

图42-45示出了针对在DVB-S.2标准中规定的、并且码长N为64,800位且编码率r为3/4的奇偶校验矩阵H的奇偶校验矩阵初始值表。

应注意图43是继续图42的图，而图44是继续图43的图。此外，图45是继续图44的图。

图46示出了针对在DVB-S.2标准中规定的、并且码长N为16,200位且编码率r为4/5的奇偶校验矩阵H的奇偶校验矩阵初始值表。

图47-50示出了针对DVB-S.2标准中规定的、并且码长N为64,800位且编码率r为4/5的奇偶校验矩阵H的奇偶校验矩阵初始值表。

应注意图48是继续图47的图，而图49是继续图48的图。此外，图50是继续图49的图。

图51示出了针对在DVB-S.2标准中规定的、并且码长N为16,200位且编码率r为5/6的奇偶校验矩阵H的奇偶校验矩阵初始值表。

图52-55示出了针对在DVB-S.2标准中规定的、并且码长N为64,800位且编码率r为5/6的奇偶校验矩阵H的奇偶校验矩阵初始值表。

应注意图53是继续图52的图而图54是继续图53的图。此外，图55是继续图54的图。

图56示出了针对在DVB-S.2标准中规定的、并且码长N为16,200位且编码率r为8/9的奇偶校验矩阵H的奇偶校验矩阵初始值表。

图57-60示出了针对在DVB-S.2标准中规定的、并且码长N为64,800位且编码率r为8/9的奇偶校验矩阵H的奇偶校验矩阵初始值表。

应注意图58是继续图57的图，而图59是继续图58的图。此外，图60是继续图59的图。

图61-64示出了针对在DVB-S.2标准中规定的、并且码长N为64,800位且编码率r为9/10的奇偶校验矩阵H的奇偶校验矩阵初始值表。

应注意图62是继续图61的图，而图63是继续图62的图。此外，图64是继续图63的图。

图65和66示出了针对在DVB-S.2标准中规定的、并且码长N为64,800位且编码率r为1/4的奇偶校验矩阵H的奇偶校验矩阵初始值表。

应注意图66是继续图65的图。

图67和68示出了针对在DVB-S.2标准中规定的、并且码长N为64,800位且编码率r为1/3的奇偶校验矩阵H的奇偶校验矩阵初始值表。

应注意图68是继续图67的图。

图69和70示出了针对在DVB-S.2标准中规定的、并且码长N为64,800位且编码率r为2/5的奇偶校验矩阵H的奇偶校验矩阵初始值表。

应注意图70是继续图69的图。

图71-73示出了针对在DVB-S.2标准中规定的、并且码长N为64,800位且编码率r为1/2的奇偶校验矩阵H的奇偶校验矩阵初始值表。

应注意图72是继续图71的图而图73是继续图72的图。

图74-76示出了针对在DVB-S.2标准中规定的、并且码长N为64,800位且编码率r为3/5的奇偶校验矩阵H的奇偶校验矩阵初始值表。

应注意图75是继续图74的图而图76是继续图75的图。

图77示出了针对在DVB-S.2标准中规定的、并且码长N为16,200位且编码率r为1/4的奇偶校验矩阵H的奇偶校验矩阵初始值表。

图78示出了针对在DVB-S.2标准中规定的、并且码长N为16,200位且编码率r为1/3的奇偶校验矩阵H的奇偶校验矩阵初始值表。

图79示出了针对在DVB-S.2标准中规定的、并且码长N为16,200位且编码率r为2/5的奇偶校验矩阵H的奇偶校验矩阵初始值表。

图80示出了针对在DVB-S.2标准中规定的、并且码长N为16,200位且编码率r为1/2的奇偶校验矩阵H的奇偶校验矩阵初始值表。

图81示出了针对在DVB-S.2标准中规定的、并且码长N为16,200位且编码率r为3/5的奇偶校验矩阵H的奇偶校验矩阵初始值表。

图82示出了针对码长N为16,200位且编码率r为3/5的奇偶校验矩阵H的奇偶校验矩阵初始值表，可使用该奇偶校验矩阵初始值表来代替图81的奇偶校验矩阵初始值表。

发送设备11的LDPC编码部21使用奇偶校验矩阵初始值表以下述方式确定奇偶校验矩阵H。

具体地，图83示出了用于从奇偶校验矩阵初始值表确定奇偶校验矩阵H的方法。

应注意图83的奇偶校验矩阵初始值表指示在图37中所示的针对在DVB-S.2标准中规定的、并且码长N为16,200位而编码率r为2/3的奇偶校验矩阵H的奇偶校验矩阵初始值表。

如上所述，奇偶校验矩阵初始值表是对于每360列(对于循环结构的每单位列数目P)表示与对应于LDPC码的码长N和编码率r的信息长度K相对应的信息矩阵H_A的值1的元素的位置的表，并且在奇偶校验矩阵初始值表的第一行，奇偶校验矩阵H的第1+360×(i-1)列中值1的元素的行数的编号(奇偶校验矩阵H的第一行的行号是0的情况下的行号)等于第1+360×(i-1)列具有的列权重的数。

在此，假定对应于奇偶长度M的奇偶校验矩阵H的奇偶矩阵H_T具有阶梯结构并且提前确定。根据奇偶校验矩阵初始值表，确定奇偶校验矩阵H中对应于信息长度K的信息矩阵H_A。

奇偶校验矩阵初始值表的行数k+1取决于信息长度K而不同。

奇偶校验矩阵初始值表的信息长度K和行数k+1满足以下表达式给出的关系。

K＝(k+1)×360

在此，上述表达式中的360是循环结构的单位列数目P。

在图83的奇偶校验矩阵初始值表中，在第一到第三行列出13个数值，并且在第四到第k+1(在图83中，第30)行中列出三个数值。

因此，从图83的奇偶校验矩阵初始值表确定的奇偶校验矩阵H中列权重在第一到第1+360×(3-1)-1行是13，而在第1+360×(3-1)到第K行是3。

图83的奇偶校验矩阵初始值的第一行包括0，2084，1613，1548，1286，1460，3196，4297，2481，3369，3451，4620和2622，并且这指示在奇偶校验矩阵H的第一列中，行号为0，2084，1613，1548，1286，1460，3196，4297，2481，3369，3451，4620和2622的行中的元素具有值1(而此外其他元素具有值0)。

同时，图83的奇偶校验矩阵初始值表的第二行包括1，122，1516，3448，2880，1407，1847，3799，3529，373，971，4358和3108，并且这指示在奇偶校验矩阵H的第361(＝1+360×(2-1))列中，行号为1，122，1546，3448，2880，1407，1847，3799，3529，373，971，4358和3108的行中的元素具有值1。

如上所述，奇偶校验矩阵初始值表针对每360列表示奇偶校验矩阵H的信息矩阵H_A的值1的元素的位置。

奇偶校验矩阵H除第1+360×(i-1)列之外的每列，即从第2+360×(i-1)到第360×i列中的每列包括通过根据奇偶长度M在向下的方向(在列的向下方向)取决于奇偶校验矩阵初始值表的第1+360×(i-1)列的值1的元素进行周期性地循环移位所获得的值1的元素。

具体地，例如，第2+360×(i-1)列是通过将第1+360×(i-1)列在向下方向上循环移位M/360(＝q)所获得的列，且下一列第3+360×(i-1)列是通过将第1+360×(i-1)列在向下方向上循环移位2×M/360(＝2×q)，然后将被循环移位的列(第2+360×(i-1)列)在向下方向上循环移位M/360(＝q)所获得的列。

现在，如果假定奇偶校验矩阵初始值表的第i行(从上开始的第i行)中第j列(从左开始的第j列)中的数值由h_i，j表示，并且奇偶校验矩阵H的第w列中的第j个值1的元素的行号由H_w-j表示，则可根据如下表达式确定作为除了奇偶校验矩阵H的第1+360×(i-1)列之外的列的第w列中值1的元素的行号H_w-j。

H_w-j＝mod{h_i，j+mod((w-1)，P)×q，M}

在此，mod(x，y)表示x被y除时的余数。

同时，P是上述循环结构的单位列数，并且例如在DVB-S.2标准中是360。此外，q是通过将奇偶长度M除以循环结构的单位列数P(＝360)所获得的值M/360。

LDPC编码部21从奇偶校验矩阵初始值表指定奇偶校验矩阵H的第1+360×(i-1)列中值1的元素的行号。

此外，LDPC编码部21确定作为除了奇偶校验矩阵H的第1+360×(i-1)列之外的列的第w列中值1的元素的行号H_w-j，并产生前述获得的行号的元素具有值1的奇偶校验矩阵H。

现在，说明由发送设备11的解复用器25的替换部32进行的替换处理中LDPC码的码位的替换方法、即LDPC码的码位和表示符号的符号位的分配模式(下文中称为位分配模式)的变化。

在解复用器25中，在存储器31的列方向上写入LDPC码的码位，存储器31在列方向×行方向上存储(N/(mb))×(mb)位。此后，在行方向上以mb位为单位读出码位。此外，在解复用器25中，替换部32替换在存储器31的行方向上读出的mb个码位，并且将替换后码位确定为(连续)b个符号的mb个符号位。

具体地，替换部32将来自在存储器31的行方向读出的mb个码位的最高有效位的第i+1位确定为码位b_i，并且将来自b个(连续)符号的mb个符号位的最高有效位的第i+1位确定为符号位y_i，然后根据预定的位分配模式代替mb个码位b₀-b_mb-1。

图84示出了在如下情况下可采用的位分配模式的示例：其中LDPC码是码长N为64,800位且编码率为5/6或9/10的LDPC码，并且此外调制方法是4096QAM且倍数b是1。

在LDPC码是码长N为64,800位且编码率为5/6或9/10的LDPC码，并且此外调制方法是4096QAM且倍数b是1的情况下，在解复用器25中，在行方向以12×1(＝mb)位为单位读出在列方向×行方向上存储(64,800/(12×1))×(12×1)位的存储器31中写入的码位，并且将其提供给替换部32。

替换部32替换12×1(＝mb)个码位b₀-b₁₁，使得可以如图84所示将要从存储器31读出的12×1(＝mb)个码位b₀-b₁₁分配到一个(＝b)符号的12×1(＝mb)个符号位Y₀-Y₁₁。

具体地，根据图84，替换部32对于码长N为64,800位的LDPC码之中的编码率为5/6的LDPC码和编码率为9/10的LDPC码二者执行替换，以将

码位b₀分配到符号位y₈，

码位b₁分配到符号位y₀，

码位b₂分配到符号位y₆，

码位b₃分配到符号位y₁，

码位b₄分配到符号位y₄，

码位b₅分配到符号位y₅，

码位b₆分配到符号位y₂，

码位b₇分配到符号位y₃，

码位b₈分配到符号位y₇，

码位b₉分配到符号位y₁₀，

码位b₁₀分配到符号位y₁₁，

码位b₁₁分配到符号位y₉。

图85示出了在如下情况下可采用的位分配模式的示例：其中LDPC码是码长N为64,800位且编码率为5/6或9/10的LDPC码，并且此外调制方法是4096QAM且倍数b是2。

在LDPC码是码长N为64,800位且编码率为5/6或9/10的LDPC码，并且此外调制方法是4096QAM且倍数b是2的情况下，在解复用器25中，在行方向以12×2(＝mb)位为单位读出在列方向×行方向上存储(64,800/(12×2))×(12×2)位的存储器31中写入的码位，并且将其提供给替换部32。

替换部32替换12×2(＝mb)个码位b₀-b₂₃，使得可以如图85所示将要从存储器31读出的12×2(＝mb)个码位b₀-b₂₃分配到两个(＝b)连续符号的12×2(＝mb)个符号位Y₀-Y₂₃。

具体地，根据图85，替换部32对于码长N为64,800位的LDPC码之中的编码率为5/6的LDPC码和编码率为9/10的LDPC码二者执行替换，以将

码位b₀分配到符号位y₈，

码位b₂分配到符号位y₀，

码位b₄分配到符号位y₆，

码位b₆分配到符号位y₁，

码位b₈分配到符号位y₄，

码位b₁₀分配到符号位y₅，

码位b₁₂分配到符号位y₂，

码位b₁₄分配到符号位y₃，

码位b₁₆分配到符号位y₇，

码位b₁₈分配到符号位y₁₀，

码位b₂₀分配到符号位y₁₁，

码位b₂₂分配到符号位y₉，

码位b₁分配到符号位y₂₀，

码位b₃分配到符号位y₁₂，

码位b₅分配到符号位Y₁₈，

码位b₇分配到符号位y₁₃，

码位b₉分配到符号位y₁₆，

码位b₁₁分配到符号位y₁₇，

码位b₁₃分配到符号位y₁₄，

码位b₁₅分配到符号位y₁₅，

码位b₁₇分配到符号位y₁₉，

码位b₁₉分配到符号位y₂₂，

码位b₂₁分配到符号位y₂₃，且

码位b₂₃分配到符号位y₂₁。

在此，图85的位分配模式没有任何修改地利用了倍数b是1的图84的位分配模式。具体地，码位b₀，b₂，...，b₂₂到符号位y_i的分配和b₁，b₃，...，b₂₃到符号位y_i的分配与图84的码位b₀-b₁₁到符号位y_i的分配相类似。

图86示出了如下情况下可采用的位分配模式的示例：其中调制方法是1024QAM且LDPC码是码长N为16,200位且编码率为3/4、5/6或8/9的LDPC码并且此外倍数b是2的情况，以及调制方法是1024QAM且LDPC码是码长N为64,800位且编码长度是3/4、5/6或9/10的LDPC码并且此外倍数b是2的情况。

在LDPC码是码长N为16,200位且编码率为3/4、5/6或8/9的LDPC码且调制方法是1024QAM并且此外倍数b是2的情况下，在解复用器25中，在行方向以10×2(＝mb)位为单位读出在列方向×行方向存储(16,200/(10×2))×(10×2)位的存储器31中写入的码位，并将其提供给替换部32。

另一方面，在LDPC码是码长N为64,800位且编码长度是3/4、5/6或9/10的LDPC码且调制方法是1024QAM并且此外倍数b是2的情况下，在解复用器25中，在行方向以10×2(＝mb)位的单位读出在列方向×行方向存储(64,800/(10×2))×(10×2)位的存储器31中写入的码位，并将其提供给替换部32。

替换部32替换10×2(＝mb)个码位b₀-b₁₉，使得可以如图86所示将要从存储器31读出的10×2(＝mb)个码位b₀-b₁₉分配到两个(＝b)连续符号的10×2(＝mb)个符号位Y₀-Y₁₉。

具体地，根据图86，替换部32对于具有码长为16,200位的LDPC码之中的的编码率为3/4的LDPC码、编码率为5/6的LDPC码、和此外编码率为8/9的LDPC码，以及具有另一码长N为64,800的LDPC码之中的编码率为3/4的LDPC码、编码率为5/6的LDPC码、和此外编码率为9/10的LDPC码的全部，执行替换，以将：

码位b₀分配到符号位y₈，

码位b₁分配到符号位y₃，

码位b₂分配到符号位y₇，

码位b₃分配到符号位y₁₀，

码位b₄分配到符号位y₁₉，

码位b₅分配到符号位y₄，

码位b₆分配到符号位y₉，

码位b₇分配到符号位y₅，

码位b₈分配到符号位y₁₇，

码位b₉分配到符号位y₆，

码位b₁₀分配到符号位y₁₄，

码位b₁₁分配到符号位y₁₁，

码位b₁₂分配到符号位y₂，

码位b₁₃分配到符号位y₁₈，

码位b₁₄分配到符号位y₁₆，

码位b₁₅分配到符号位y₁₅，

码位b₁₆分配到符号位y₀，

码位b₁₇分配到符号位y₁，

码位b₁₈分配到符号位y₁₃，以及

码位b₁₉分配到符号位y₁₂。

图87示出了如下情况下可采用的位分配模式的示例：其中调制方法是4096QAM且LDPC码是码长N为16,200位且编码率为5/6或8/9的LDPC码并且此外倍数b是2的情况，以及调制方法是4096QAM且LDPC码是码长N为64,800位且编码率是5/6或9/10的LDPC码并且此外倍数b是2的情况。

在LDPC码是码长N为16,200位且编码率为5/6或8/9的LDPC码且调制方法是4096QAM并且此外倍数b是2的情况下，在解复用器25中，在行方向以12×2(＝mb)位为单位读出在列方向×行方向存储(16,200/(12×2))×(12×2)位的存储器31中写入的码位，并将其提供给替换部32。

另一方面，在LDPC码是码长N为64,800位且编码长度是5/6或9/10的LDPC码且调制方法是4096QAM并且此外倍数b是2的情况下，在解复用器25中，在行方向以12×2(＝mb)位为单位读出在列方向×行方向存储(64,800/(12×2))×(12×2)位的存储器31中写入的码位，并将其提供给替换部32。

替换部32替换12×2(＝mb)个码位b₀-b₂₃，使得可以如图87所示将要从存储器31读出的12×2(＝mb)个位分配到两个(＝b)连续符号的12×2(＝mb)个符号位Y₀-Y₂₃。

具体地，根据图87，替换部32对于具有码长为16,200位的LDPC码之中的编码率为5/6的LDPC码和编码率为8/9的LDPC码，以及具有另一码长N为64,800的LDPC码中的编码率为5/6的LDPC码和编码率为9/10的LDPC码的全部，执行替换，以将：

码位b₀分配到符号位y₁₀，

码位b₁分配到符号位y₁₅，

码位b₂分配到符号位y₄，

码位b₃分配到符号位y₁₉，

码位b₄分配到符号位y₂₁，

码位b₅分配到符号位y₁₆’

码位b₆分配到符号位y₂₃，

码位b₇分配到符号位y₁₈，

码位b₈分配到符号位y₁₁，

码位b₉分配到符号位y₁₄，

码位b₁₀分配到符号位y₂₂，

码位b₁₁分配到符号位y₅，

码位b₁₂分配到符号位y₆，

码位b₁₃分配到符号位y₁₇，

码位b₁₄分配到符号位y₁₃，

码位b₁₅分配到符号位y₂₀，

码位b₁₆分配到符号位y₁，

码位b₁₇分配到符号位y₃，

码位b₁₈分配到符号位y₉，

码位b₁₉分配到符号位y₂，

码位b₂₀分配到符号位y₇，

码位b₂₁分配到符号位y₈，

码位b₂₂分配到符号位y₁₂，以及

码位b₂₃分配到符号位y₀。

根据图84-87所示的位分配模式，可对多种LDPC码采用相同的位分配模式，并且此外可以对于所有多种LDPC码将对误差的容限设置为期望的性能。

具体地，图88-91示出了在根据图84-87的位分配模式执行替换处理的情况下BER(Bit Error Rate，误码率)的仿真结果。

应注意，在图88-91中，横坐标轴表示E_s/N_o(每一个符号的信号功率对噪声功率比)，而纵坐标轴表示BER。

此外，实线表示执行替换处理的情况下的BER，而交替的长短虚线表示不执行替换处理的情况下的BER。

图88示出了对于码长N为64,800且编码率为5/6和9/10的LDPC码、采用4096QAM作为调制方法并将倍数b设置为1来执行根据图84的位分配模式的替换处理的情况下的BER。

图89示出了对于码长N为64,800且编码率为5/6和9/10的LDPC码、采用4096QAM作为调制方法并将倍数b设置为2来执行根据图85的位分配模式的替换处理的情况下的BER。

应注意，在图88和89中，具有对其应用的三角形标记的图表示关于编码率为5/6的LDPC码的BER，而具有对其应用的星号的图表示关于编码率为9/10的LDPC码的BER。

图90示出了如下情况下的BER：对于码长N为16,200且编码率为3/4、5/6和8/9的LDPC码以及对于码长N为64,800且编码率为3/4、5/6和9/10的LDPC码、采用1024QAM作为调制方法并将倍数b设置为2来执行根据图86的位分配模式的替换处理。

应注意，在图90中，具有对其应用的星号的图表示关于具有码长N为64,800且编码率为9/10的LDPC码的BER，而具有对其应用的向上指向的三角形标记的图表示关于具有码长N为64,800的且编码率为5/6的LDPC码的BER。此外，具有对其应用的方形标记的图表示关于具有码长N为64,800且编码率为3/4的LDPC的BER。

此外，在图90中，具有对其应用的圆形标记的图表示关于具有码长N为16,200且编码率为8/9的LDPC码的BER，而具有对其应用的向下指向的三角形标记的图表示关于具有码长N为16,200且编码率为5/6的LDPC码的BER。此外，具有对其应用的加号标记的图表示关于具有码长N为16,200且编码率为3/4的LDPC码的BER。

图91示出了如下情况下的BER：对于码长N位为16,200且编码率为5/6和8/9的LDPC码，以及对于码长N为64,800且编码率为5/6和9/10的LDPC码，采用4096QAM作为调制方法且将倍数b设置为2，来执行根据图87的位分配模式的替换处理。

应注意，在图91中，具有对其应用的星号的图表示关于具有码长N为64,800且编码率为9/10的LDPC码的BER，而具有对其应用的向上指向的三角形标记的图表示关于具有码长N为64,800且编码率为5/6的LDPC码的BER。

此外，在图91中，具有对其应用的圆形标记的图表示关于具有码长N为16,200且编码率为8/9的LDPC码的BER，而具有对其应用的向下指向的三角形标记的图表示关于具有码长N为16,200且编码率为5/6的LDPC码的BER。

根据图88-91，可以关于多种LDPC码采用相同的位分配模式。此外，可以关于所有多种LDPC码将对误差容限设置为期望的性能。

具体地，在针对具有不同码长和不同编码率的多种LDPC码中的每种采用针对专门用途的位分配模式的情况下，可以将对误差容限提高到非常高的性能。然而，需要针对多种LDPC码中的每种改变位分配模式。

另一方面，根据图84-87的位分配模式，可以针对具有不同码长和不同编码率的多种LDPC码采用相同的位分配模式，并且不需要如在针对多种LDPC码中的每种采用针对专门用途的位分配模式的情况中那样针对多种LDPC码中的每种改变位分配模式。

此外，根据图84-87的位分配模式，可以将对误差容限提高到高性能，然而其稍微低于在针对多种LDPC码中的每种采用针对专门用途的位分配模式的情况下的容限。

具体地，例如，在调制方法是4096QAM的情况下，可以针对具有码长N为64,800且编码率为5/6和9/10的所有LDPC码使用图84或85中的相同的位分配模式。即使在以这种方式采用相同的位分配模式的情况下，也可以将对误差容限提高到高性能。

此外，例如，在调制方法是1024QAM，可以针对具有码长N为16,200且编码率为3/4、5/6和8/9的LDPC码以及具有码长N为64,800且编码率为3/4、5/6和9/10的LDPC码的全部采用图86的相同位分配模式。然后，即使以这种方式采用了相同的位分配模式，也可以将对误差容限提高到高性能。

同时，例如，在调制方法是4096QAM的情况下，可以针对具有码长N为16,200且编码率为5/6和8/9的LDPC码以及具有码长N为64,800的及编码率为5/6和9/10的LDPC码的全部采用图87中的相同的位分配模式。然后，即使以这种方式采用了相同的位分配模式，也可以将对误差容限提高到高性能。

进一步说明位分配模式的变化。

图92示出了在如下情况下可以采用的位分配模式的示例：LDPC码是具有码长N为16,200或64,800位以及除3/5的编码率之外的、针对由奇偶校验矩阵H限定的LDPC码的一个编码率的任何LDPC码，其中奇偶校验矩阵H例如从图37-82所示的任何奇偶校验矩阵初始值表产生，并且此外调制方法是QPSK且倍数b是1。

在LDPC码是具有16,200或64,800位的码长N且具有除3/5之外的编码率的LDPC码，并且此外调制方法是QPSK且倍数b是1的情况下，解复用器25在行方向以2×1(＝mb)为单位读出在列方向×行方向上存储(N/(2×1))×(2×1)位的存储器31中写入的码位，并将读出的码位提供给替换部32。

替换部32以如下方式替换从存储器31读出的2×1(＝mb)个码位b₀和b₁，使得如图92所示将2×1(＝mb)个码位b₀和b₁分配到一个(＝b)符号的2×1(＝mb)个符号位y₀和y₁。

具体地，根据图92，替换部32执行替换，以：

将码位b₀分配到符号位y₀，且

将码位b₁分配到符号位y₁。

应注意，在这种情况下，还有可能考虑不执行替换而分别将码位b₀和b₁确定为符号位y₀和y₁。

图93示出了在如下情况下可采用的位分配模式的示例：其中LDPC码是具有16,200或64,800位的码长N且具有除3/5之外的编码率的LDPC码，并且此外调制方法是16QAM且倍数b是2。

在LDPC码是具有16,200或64,800位的码长N且具有除3/5之外的编码率的LDPC码，并且此外调制方法是16QAM且倍数b是2的情况下，解复用器25在行方向以4×2(＝mb)位为单位读出在列方向×行方向存储(N/(4×2))×(4×2)位的存储器31中写入的码位，并将读出的码位提供给替换部32。

替换部32以如下方式替换从存储器31读出的4×2(＝mb)个码位b₀-b₇，使得如图93所示将4×2(＝mb)个码位分配到两个(＝b)连续符号的4×2(＝mb)个符号位Y₀-Y₇。

具体地，根据图93，替换部32执行替换，以：

将码位b₀分配到符号位y₇

将码位b₁分配到符号位y₁，

将码位b₂分配到符号位y₄，

将码位b₃分配到符号位y₂，

将码位b₄分配到符号位y₅，

将码位b₅分配到符号位y₃，

将码位b₆分配到符号位y₆，以及

将码位b₇分配到符号位y₀。

图94示出了在如下情况下可采用的位分配模式的示例：其中调制方法是64QAM，且LDPC码是码长为16,200或64,800位且编码率是除3/5外的任何编码率的LDPC码，且此外倍数b是2。

在LDPC码是码长为16,200或64,800位且编码率是除3/5外的任何编码率的LDPC码，且调制方法是64QAM，并且此外倍数b是2的情况下，在解复用器25中，在行方向以6×2(＝mb)位为单位读出在列方向×行方向存储(N/(6×2))×(6×2)位的存储器31中写入的码位，并将其提供给替换部32。

替换部32替换从存储器31读出的6×2(＝mb)个码位b₀-b₁₁，使得如图94所示可以将6×2(＝mb)个码位b₀-b₁₁分配到两个(＝b)连续符号的6×2(＝mb)个符号位Y₀-Y₁₁。

具体地，根据图94，替换部32执行替换，以：

将码位b₀分配到符号位y₁₁

将码位b₁分配到符号位y₇，

将码位b₂分配到符号位y₃，

将码位b₃分配到符号位y₁₀，

将码位b₄分配到符号位y₆，

将码位b₅分配到符号位y₂，

将码位b₆分配到符号位y₉，

将码位b₇分配到符号位y₅，

将码位b₈分配到符号位y₁，

将码位b₉分配到符号位y₈，

将码位b₁₀分配到符号位y₄，以及

将码位b₁₁分配到符号位y₀。

图95示出在如下情况下可采用的位分配模式的示例：其中调制方法是256QAM，LDPC码是码长N为64,800位且编码率是除3/5之外的任何编码率的LDPC码，并且此外倍数b是2。

在LDPC码是码长N为64,800位且编码率是除3/5之外的任何编码率的LDPC码，调制方法是256QAM，且此外倍数b是2的情况下，在解复用器25中，在行方向以8×2(＝mb)位为单位读出在列方向×行方向存储(64,800/(8×2))×(8×2)位的存储器31中写入的码位，并将其提供给替换部32。

替换部32替换从存储器31读出的8×2(＝mb)个码位b₀-b₁₅，使得如图95所示可以将8×2(＝mb)个码位b₀-b₁₅分配到两个(＝b)连续符号的8×2(＝mb)个符号位y₀-Y₁₅。

具体地，根据图95，替换部32执行替换，以：

将码位b₀分配到符号位Y₁₅

将码位b₁分配到符号位y₁，

将码位b₂分配到符号位y₁₃，

将码位b₃分配到符号位y₃，

将码位b₄分配到符号位y₈，

将码位b₅分配到符号位y₁₁，

将码位b₆分配到符号位y₉，

将码位b₇分配到符号位y₅，

将码位b₈分配到符号位y₁₀，

将码位b₉分配到符号位y₆，

将码位b₁₀分配到符号位y₄，

将码位b₁₁分配到符号位y₇，

将码位b₁₂分配到符号位y₁₂，

将码位b₁₃分配到符号位y₂，

将码位b₁₄分配到符号位y₁₄，以及

将码位b₁₅分配到符号位y₀。

图96示出在如下情况下可采用的位分配模式的示例：其中调制方法是256QAM，LDPC码是码长N为16,200位且编码率是除3/5之外的任何编码率的LDPC码，并且此外倍数b是1。

在LDPC码是码长N为16,200位且编码率是除3/5之外的任何编码率的LDPC码，调制方法是256QAM，且此外倍数b是1的情况下，在解复用器25中，在行方向以8×1(＝mb)位为单位读出在列方向×行方向存储(16,200/(8×1))×(8×1)位的存储器31中写入的码位，并将其提供给替换部32。

替换部32替换从存储器31读出的8×1(＝mb)个码位b₀-b₇，使得如图96所示可以将8×1(＝mb)个码位b₀-b₇分配到一个(＝b)符号的8×1(＝mb)个符号位Y₀-Y₇。

具体地，根据图96，替换部32执行替换，以：

将码位b₀分配到符号位y₇，

将码位b₁分配到符号位y₃，

将码位b₂分配到符号位y₁，

将码位b₃分配到符号位y₅，

将码位b₄分配到符号位y₂，

将码位b₅分配到符号位y₆，

将码位b₆分配到符号位y₄，以及

将码位b₇分配到符号位y₀。

图97示出在如下情况下可采用的位分配模式的示例：其中LDPC码是码长N为16,200或64,800位且编码率是除3/5之外的任何编码率的LDPC码，并且此外调制方法是QPSK，倍数b是1。

在LDPC码是码长N为16，200或64，800位且编码率是除3/5之外的任何编码率的LDPC码，并且此外调制方法是QPSK，倍数b是1的情况下，在解复用器25中，在行方向以2×1(＝mb)位为单位读出在列方向×行方向存储(N/(2×1))×(2×1)位的存储器31中写入的码位，并将其提供给替换部32。

替换部32替换从存储器31读出的2×1(＝mb)个码位b₀和b₁，使得如图97所示可以将2×1(＝mb)个码位b₀和b₁分配到一个(＝b)符号的2×1(＝mb)个符号位y₀和y₁。

具体地，根据图97，替换部32执行替换，以：

将码位b₀分配到符号位y₀，以及

将码位b₁分配到符号位y₁。

应注意，在这种情况下，还有可能考虑不执行替换而分别将码位b₀和b₁确定为符号位y₀和y₁。

图98示出在如下情况下可采用的位分配模式的示例：LDPC码是码长N为64,800位且编码率是3/5的LDPC码，并且此外调制方法是16QAM，倍数b是2。

在LDPC码是码长N为64,800位且编码率是3/5的LDPC码，并且此外调制方法是16QAM，倍数b是2的情况下，在解复用器25中，在行方向以4×2(＝mb)位为单位读出在列方向×行方向存储(64,800/(4×2))×(4×2)位的存储器31中写入的码位，并将其提供给替换部32。

替换部32替换从存储器31读出的4×2(＝mb)个码位b₀-b₇，使得如图98所示可以将4×2(＝mb)个码位b₀-b₇分配到两个(＝b)连续符号的4×2(＝mb)个符号位Y₀-Y₇。

具体地，根据图98，替换部32执行替换，以：

将码位b₀分配到符号位y₀，

将码位b₁分配到符号位y₅，

将码位b₂分配到符号位y₁，

将码位b₃分配到符号位y₂，

将码位b₄分配到符号位y₄，

将码位b₅分配到符号位y₇，

将码位b₆分配到符号位y₃，以及

将码位b₇分配到符号位y₆。

图99示出在如下情况下可采用的位分配模式的示例：其中LDPC码是码长N为16,200位且编码率是3/5的LDPC码，并且此外调制方法是16QAM，倍数b是2。

在LDPC码是码长N为16,200位且编码率是3/5的LDPC码，并且此外调制方法是16QAM，倍数b是2的情况下，在解复用器25中，在行方向以4×2(＝mb)位为单位读出在列方向×行方向存储(16,200/(4×2))×(4×2)位的存储器31中写入的码位，并将其提供给替换部32。

替换部32替换从存储器31读出的4×2(＝mb)个码位b₀-b₇，使得如图99所示可以将4×2(＝mb)个码位b₀-b₇分配到两个(＝b)连续符号的4×2(＝mb)个符号位Y₀-Y₇。

具体地，根据图99，替换部32执行替换，以：

将码位b₀分配到符号位y₇，

将码位b₁分配到符号位y₁，

将码位b₂分配到符号位y₄，

将码位b₃分配到符号位y₂，

将码位b₄分配到符号位y₅，

将码位b₅分配到符号位y₃，

将码位b₆分配到符号位y₆，以及

将码位b₇分配到符号位y₀。

图100示出在如下情况下可采用的位分配模式的示例：其中调制方法是64QAM，LDPC码是码长N为64,800位且编码率是3/5的LDPC码，并且此外倍数b是2。

在LDPC码是码长N为64,800位且编码率是3/5的LDPC码，且调制方法是64QAM，并且此外倍数b是2的情况下，在解复用器25中，在行方向以6×2(＝mb)位为单位读出在列方向×行方向存储(64,800/(6×2))×(6×2)位的存储器31中写入的码位，并将其提供给替换部32。

替换部32替换从存储器31读出的6×2(＝mb)个码位b₀-b₁₁，使得如图100所示可以将6×2(＝mb)个码位b₀-b₁₁分配到两个(＝b)连续符号的6×2(＝mb)个符号位Y₀-Y₁₁。

具体地，根据图100，替换部32执行替换，以：

将码位b₀分配到符号位y₂，

将码位b₁分配到符号位y₇，

将码位b₂分配到符号位y₆，

将码位b₃分配到符号位y₉，

将码位b₄分配到符号位y₀，

将码位b₅分配到符号位y₃，

将码位b₆分配到符号位y₁，

将码位b₇分配到符号位y₈，

将码位b₈分配到符号位y₄，

将码位b₉分配到符号位y₁₁，

将码位b₁₀分配到符号位y₅，以及

将码位b₁₁分配到符号位y₁₀。

图101示出在如下情况下可采用的位分配模式的示例：其中调制方法是64QAM，LDPC码是码长N为16,200位且编码率是3/5的LDPC码，并且此外倍数b是2。

在LDPC码是码长N为16,200位且编码率是3/5的LDPC码，调制方法是64QAM，并且此外倍数b是2的情况下，在解复用器25中，在行方向以6×2(＝mb)位为单位读出在列方向×行方向存储(16,200/(6×2))×(6×2)位的存储器31中写入的码位，并将其提供给替换部32。

替换部32替换从存储器31读出的6×2(＝mb)个码位b₀-b₁₁，使得如图101所示可以将6×2(＝mb)个码位b₀-b₁₁分配到两个(＝b)连续符号的6×2(＝mb)个符号位Y₀-Y₁₁。

具体地，根据图101，替换部32执行替换，以：

将码位b₀分配到符号位y₁₁’

将码位b₁分配到符号位y₇，

将码位b₂分配到符号位y₃，

将码位b₃分配到符号位y₁₀，

将码位b₄分配到符号位y₆，

将码位b₅分配到符号位y₂，

将码位b₆分配到符号位y₉，

将码位b₇分配到符号位y₅，

将码位b₈分配到符号位y₁，

将码位b₉分配到符号位y₈，

将码位b₁₀分配到符号位y₄，以及

将码位b₁₁分配到符号位y₀。

图102示出在如下情况下可采用的位分配模式的示例：其中调制方法是256QAM，LDPC码是码长N为64,800位且编码率是3/5的LDPC码，并且此外倍数b是2。

在LDPC码是码长N为64,800位且编码率是3/5的LDPC码，调制方法是256QAM，并且此外倍数b是2的情况下，在解复用器25中，在行方向以8×2(＝mb)位为单位读出在列方向×行方向存储(64,800/(8×2))×(8×2)位的存储器31中写入的码位，并将其提供给替换部32。

替换部32替换从存储器31读出的8×2(＝mb)个码位b₀-b₁₅，使得如图102所示可以将8×2(＝mb)个码位b₀-b₁₅分配到两个(＝b)连续符号的8×2(＝mb)个符号位Y₀-Y₁₅。

具体地，根据图102，替换部32执行替换，以：

将码位b₀分配到符号位y₂，

将码位b₁分配到符号位y₁₁，

将码位b₂分配到符号位y₃，

将码位b₃分配到符号位y₄，

将码位b₄分配到符号位y₀，

将码位b₅分配到符号位y₉，

将码位b₆分配到符号位y₁，

将码位b₇分配到符号位y₈，

将码位b₈分配到符号位y₁₀，

将码位b₉分配到符号位y₁₃，

将码位b₁₀分配到符号位y₇，

将码位b₁₁分配到符号位y₁₄，

将码位b₁₂分配到符号位y₆，

将码位b₁₃分配到符号位y₁₅，

将码位b₁₄分配到符号位y₅，以及

将码位b₁₅分配到符号位y₁₂。

图103示出在如下情况下可采用的位分配模式的示例：其中调制方法是256QAM，LDPC码是码长N为16,200位且编码率是3/5的LDPC码，并且此外倍数b是1。

在LDPC码是码长N为16,200位且编码率是3/5的LDPC码，调制方法是256QAM，并且此外倍数b是1的情况下，在解复用器25中，在行方向以8×1(＝mb)位为单位读出在列方向×行方向存储(16,200(8×1))×(8×1)位的存储器31中写入的码位，并将其提供给替换部32。

替换部32替换从存储器31读出的8×1(＝mb)个码位b₀-b₇，使得如图103所示可以将8×1(＝mb)个码位b₀-b₇分配到一个(＝b)符号的8×1(＝mb)个符号位y₀-y₇。

具体地，根据图103，替换部32执行替换，以：

将码位b₀分配到符号位y₇，

将码位b₁分配到符号位y₃，

将码位b₂分配到符号位y₁，

将码位b₃分配到符号位y₅，

将码位b₄分配到符号位y₂，

将码位b₅分配到符号位y₆，

将码位b₆分配到符号位y₄，以及

将码位b₇分配到符号位y₀。

现在，说明构成接收设备12的解交织器53。

图104是示出构成解交织器53的复用器54的处理的图。

具体地，图104的A示出复用器54的功能配置的示例。

复用器54由逆替换部1001和存储器1002构成。

复用器54将在前级从解映射部52提供的符号的符号位确定为其处理目标并且执行与由发送设备11的解复用器执行的替换处理相对应的逆替换处理(与替换处理相逆的处理)，即返回由替换处理替换的LDPC码的码位(符号位)的位置的逆替换处理。然后，复用器54将作为逆替换处理的结果获得的LDPC码提供给后继级的列扭转解交织器55。

具体地，在复用器54中，以b个(连续)符号为单位将b个符号的mb个符号位y₀，y₁，...，Y_mb-1提供给逆替换部1001。

逆替换部1001执行逆替换：将mb个符号位Y₀-Y_mb-1的布置返回到mb个码位b₀，b₁，...，b_mb-1的原始布置(执行发送设备11上构成解复用器25的替换部32进行替换之前的码位b₀-b_mb-1的布置)。逆替换部1001输出获得的码位b₀-b_mb-1作为逆替换的结果。

存储器1002与构成发送设备11侧的解复用器25的存储器31类似地具有在行(水平)方向存储mb位且在列(垂直)方向存储N/(mb)位的存储容量。换句话说，通过各存储N/(mb)位的mb列配置逆替换部1001。

然而，在存储器1002中，在执行从发送设备11的解复用器25的存储器31读出码位的方向执行从逆替换部1001输出的LDPC码的码位的写入，并且在执行将码位的写入存储器31的方向执行写入存储器1002中的码位的读出。

具体地，如图104的A所示，接收设备12的复用器54从存储器1002的第一行开始向下面的行在行方向上以mb位为单位连续地执行从逆替换部1001输出的LDPC码的码位的写入。

然后，当针对一个码长的码位的写入结束时，复用器54从存储器1002在列方向上读出码位，并将码位提供给后继级的列扭转解交织器55。

图104的B是示出从存储器102读出码位的图。

复用器54从最左列开始向右侧列从构成存储器1002的列的自上向下方向(列方向)上执行LDPC码的码位的读出。

现在，参考图105说明构成接收设备12的解交织器53的列扭转解交织器55的处理。

图105示出复用器54的存储器1002的配置示例。

存储器1002具有用于在列(垂直)方向存储mb位且在行(水平)方向存储N/(mb)位的存储容量，并由mb列组成。

列扭转解交织器55将行方向上的LDPC码的码位写入存储器1002，并当在列方向读出码位时控制开始读出的位置以执行列扭转交织。

具体地，列扭转解交织器55执行逆重布置处理：适当地改变读出开始位置，在该读出开始位置开始关于多个列的每个的码位的读出，以将列扭转交织重布置的码位的布置返回到原始布置。

在此，图105示出了存储器1002的配置示例，其中调制方法是16QAM且倍数b是1。因此，一个符号的位数目m是4位，且存储器1002包括四个(＝mb)列。

列扭转解交织器55(代替复用器54)从第一行开始向下面的行执行在行方向上将从替换部1001输出的LDPC码的码位连续地写入存储器1002。

然后，如果针对一个码长的码位的写入结束，则列扭转解交织器55从最左列开始向右侧列执行从存储器1002的顶部在自上向下方向(列方向)上读出码位。

然而，列扭转解交织器55执行从存储器1002读出码位，将发送设备11侧上的列扭转交织器24写入码位时的写开始位置确定为码位的读出开始位置。

具体地，如果每列的顶部位置的地址被确定为0，并且列方向上每个位置的地址由以升序给出的整数表示，则在调制方法是16QAM且倍数b是1的情况下，列扭转解交织器55将针对最左列的读出开始位置设置为地址是0的位置，将针对第二列(从左侧)的读出开始位置设置为地址是2的位置，将针对第三列的读出开始位置设置为地址是4的位置，并将针对第四列的读出开始位置设置为地址是7的位置。

应注意，关于其读出开始位置具有除0之外的地址的每列，执行码位的读出，使得在该读出被向下执行到最低位置之后，读出位置返回列的顶部(地址是0的位置)，并且直到紧接着读出开始位置之前的位置向下地执行读出。然后，在这之后，从下一(右)列执行读出。

通过如上所述执行这种列扭转交织，由列扭转交织重布置的码位的布置返回到原始设置。

图106是示出接收设备12的配置的另一示例的框图。

参考图106，接收设备12是从发送设备11接收调制信号的处理设备，并且包括正交解调部51、解映射部52、解交织器53和LDPC解码部1021。

正交解调部51从发送设备11接收调制信号，执行正交解调，并将作为正交解调的结果获得的符号(I和Q轴方向的值)提供给解映射部52。

解映射部52执行解映射：将来自正交解调部51的符号转换成LDPC码的码位并将码位提供给解交织器53。

解交织器53包括复用器(MUX)54、列扭转解交织器55和奇偶解交织器1011，并且执行来自解映射部52的LDPC码的码位的解交织。

具体地，复用器54将来自解映射部52的LDPC码确定为其处理的目标并执行与由发送设备11的解复用器25执行的替换处理相对应的逆替换处理(替换处理的逆处理)，即将由替换处理替换的码位的位置返回到原始位置的逆替换处理。然后，复用器54将作为逆替换处理的结果获得的LDPC码提供给列扭转解交织器55。

列扭转解交织器55将来自复用器54的LDPC码确定为处理的目标并执行与由发送设备11的列扭转交织器24执行的作为重布置处理的列扭转交织相对应的列扭转解交织。

从列扭转解交织器55向奇偶解交织器1011提供作为列扭转解交织的结果获得的LDPC码。

奇偶解交织器1011将列扭转解交织器55的列扭转解交织之后的码位确定为其处理目标，并执行与由发送设备11的奇偶交织器23执行的奇偶交织相对应的奇偶解交织(奇偶交织的逆处理)，即将其布置被奇偶交织改变的LDPC码的码位的布置返回到原始布置的奇偶解交织。

从奇偶解交织1011向LDPC解码部1021提供作为奇偶解交织的结果所获得的LDPC码。

因此，在图106的接收设备12中，将对其执行了逆替换处理、列扭转解交织和奇偶解交织的LDPC码，即根据奇偶校验矩阵H进行LDPC编码所获得的LDPC码提供给LDPC解码部1021。

LDPC解码部1021使用发送设备11的LDPC编码部21进行LDPC编码所使用的奇偶校验矩阵H本身或通过对奇偶校验矩阵H至少执行相当于奇偶交织的列转换所获得的转换奇偶校验矩阵来执行对来自解交织器53的LDPC码的LDPC解码。然后，LDPC解码部1021输出通过LDPC解码所获得的数据作为目标数据的解码结果。

在此，在图106的接收设备12中，由于从解交织器53(的奇偶解交织器1011)向LDPC解码部1021提供通过根据奇偶校验矩阵H进行LDPC编码所获得的LDPC码，在使用由发送设备11的LDPC编码部21进行LDPC编码所使用的奇偶校验矩阵H本身执行LDPC码的LDPC解码的情况下，LDPC解码部1021可以例如由如下解码设备进行配置：根据全串行解码(full serial decoding)方法执行LDPC解码的解码设备，其中针对逐个节点执行消息(校验节点消息和变量节点消息)的算术运算；或根据全并行解码(full parallel decoding)方法执行LDPC解码的另一解码设备，其中对所有节点同时(并行地)执行消息的算术运算。

此外，在使用通过对发送设备11的LDPC编码部21进行LDPC编码中使用的奇偶校验矩阵H至少执行相当于奇偶交织的列替换所获得的转换奇偶校验矩阵执行LDPC码的LDPC解码的情况下，LDPC解码部1021可以由具有如下结构的解码设备进行配置：该解码设备对于P(或除1之外P的约数)个校验节点和P个变量节点同时执行校验节点算术运算和变量节点算术运算，且该解码设备具有接收数据重布置部310，该接收数据重布置部310用于对LDPC码执行与用于获得转换奇偶校验矩阵的列替换类似的列替换以重布置LDPC码的码位。

同时，应注意，在图106中，为了便于说明，用于执行逆替换处理的复用器54、用于执行列扭转解交织的列扭转解交织器55和用于执行奇偶解交织的奇偶解交织器1011彼此分离地配置，然而可以与发送设备11的奇偶交织器23、列扭转交织器24和解复用器25类似地一体地配置复用器54、列扭转解交织器55和奇偶解交织器1011中的两个或更多个。

图107是示出可应用到接收设备12的接收系统的配置的第一示例的框图。

参考图107，接收系统包括获取部1101、传送线解码处理部1102和信息源解码处理部1103。

获取部1101通过例如陆地数字广播、卫星数字广播、CATV网络、因特网或某些其他网络的传送线获取包括LDPC码的信号，其中LDPC码至少通过对目标数据，例如节目的图像数据和音乐数据进行LDPC编码而获得。然后，获取部1101将获取的信号提供给传送线解码处理部1102。

在此，在获取部1101获取的信号是例如通过地面波、卫星波、CATV(有线电视)等从广播站广播的情况下，获取部1101由调谐器、STB(机顶盒)等配置。另一方面，在获取部1101获取的信号是如在IPTV(Internet Protocol Television，因特网协议电视)中以组播状态发送，例如通过网络服务器的情况下，获取部11由网络I/F(接口)如NIC(Network Interface Card，网络接口卡)进行配置。

传送线解码处理部1102对获取部1101通过传送线获取的信号执行包括至少用于校正传送线中产生的误差的处理的传送线解码处理，并将作为传送线解码处理的结果所获得的信号提供给信号源解码处理部1103。

具体地，获取部1101通过传送线获取的信号是通过至少执行用于校正传送线中产生的误差的误差校正编码所获得的信号，并且对于上述这种信号，传送线解码处理部1102执行传送线解码处理，例如误差校正处理。

在此，作为误差校正编码，例如LDPC编码、Reed-Solomon(里德-所罗门)编码等是可用的。在此，作为误差校正编码，至少执行LDPC编码。

进一步，传送线解码处理有时包括调制信号等的解调。

信息源解码处理部1103对针对其已执行了传送线解码处理的信号执行信息源解码处理，该信息源解码处理至少包括用于将被压缩信息解压缩成原始信息的处理。

具体地，获取部1101通过传送线获取的信号有时候已通过压缩编码进行了处理，所述压缩编码用于压缩信息以减小数据量，例如作为信息的图像、声音等。在这种情况下，信息源解码处理部1103对针对其已执行了传送线解码处理的信号执行信息源解码处理，例如用于将被压缩信息解压缩成原始信息的处理(解压缩处理)。

应注意，在没有对获取部1101通过传送线获取的信号执行压缩编码的情况下，信息源解码处理部1103不执行将被压缩信息解压缩成原始信息的处理。

在此，作为解压缩处理，例如MPEG解码等可用。此外，传送线解码处理除了解压缩处理之外有时包括解扰。

在以上述方式配置的接收系统中，获取部1101通过传送线接收通过对例如图像、声音等的数据执行例如MPEG编码的压缩编码并且进一步对压缩编码的数据执行例如LDPC编码的误差校正编码所获得的信号。将信号提供给传送线解码处理部1102。

在传送线解码处理部1102中，执行与例如由正交解调部51、解映射部52、解交织器53和LDPC解码部56(或LDPC解码部1021)执行的那些处理类似的处理，作为对来自获取部1101的信号的传送线解码处理。然后，将作为传送线解码处理的结果所获得的信号提供给信息源解码处理部1103。

在信息源解码处理部1103中，对来自传送线解码处理部1102的信号执行信息源解码处理，例如MPEG解码，并且输出作为信息解码处理的结果所获得的图像或声音。

如上所述图107的这种接收系统可以应用到例如用于接收电视广播作为数字广播等的电视调谐器。

应注意有可能将获取部1101、传送线解码处理部1102和信息源解码处理部1103中的每个配置为独立的设备(硬件(IC(集成电路)等)或软件模块)。

此外，关于获取部1101，传送线解码处理部1102和信息源解码处理部1103，获取部1101和传送线解码处理部1102的集合、传送线解码处理部1102和信息源解码处理部1103的另一集合，或获取部1101、传送线解码处理部1102和信息源解码处理部1103的又一集合可以被配置为单个的独立设备。

图108是示出可应用到接收设备12的接收系统的配置的第二示例的框图。

应注意，在图108中，与图107中的部件相对应的那些部件由相同的附图标记表示，并且在以下说明中适当地省略其说明。

图108的接收系统与图107的相同之处在于：其包括获取部1101，传送线解码处理部1102和信息源解码处理部1103，然而其与图107的不同之处在于其新包括输出部1111。

输出部1111是例如用于显示图像的显示设备或用于输出声音的扬声器，并且输出图像、声音等作为从信息源解码处理部1103输出的信号。换句话说，输出部1111显示图像或输出声音。

如上所述图108的这种接收系统可应用到例如用于接收电视广播作为数字广播的TV(电视接收器)、用于接收无线广播等的无线接收器等。

应注意，在获取部1101获取的信号是应用了压缩编码的形式的情况下，将从传送线解码处理部1102输出的信号提供给输出部1111。

图19是示出可应用到接收设备12的接收系统的配置的第三示例的框图。

应注意，在图109中，与图107的部件相对应的那些部件由相同的附图标记表示，并且在以下说明中适当地省略其说明。

图109的接收系统与图107的相同之处在于：其包括获取部1101和传送线解码处理部1102。

然而，图109的接收系统与图107的不同之处在于：其不包括信息源解码处理部1103然而新包括记录部1121。

记录部1121将从传送线解码处理部1102输出的信号(例如MPEG的TS的TS分组)记录(存储)在记录(存储)介质上或中，如光盘、硬盘(磁盘)或闪存。

可将如上所述图109的接收系统应用到用于记录电视广播等的记录器。

应注意，在图109中，接收系统可以包括信息源解码处理部1103，使得通过记录部1121记录由信息源解码处理部1103已执行了信息源解码处理后的信号，即通过解码获得的图像或声音。

Claims (7)

1.一种交织数据的数据处理设备，包括：

奇偶交织装置，用于执行如下奇偶交织：将通过根据奇偶校验矩阵执行低密度奇偶校验编码所获得的低密度奇偶校验码的奇偶位分别交织到其他奇偶位的位置，在所述奇偶校验矩阵中，作为对应于所述低密度奇偶校验码的奇偶位的部分的奇偶矩阵具有阶梯结构。

2.根据权利要求1所述的数据处理设备，其中：

所述低密度奇偶校验码的奇偶位的位数目M是除了质数以外的值；以及

在除1和M之外的、其乘积等于奇偶位的位数目M的、奇偶位的位数目M的两个约数由P和q表示的情况下，

低密度奇偶校验码的信息位的位数目由K表示，

等于或大于0且小于P的整数由x表示，以及

等于或大于0且小于q的另一整数由y表示，

所述奇偶交织装置将作为低密度奇偶校验码的第K+1至K+M码位的奇偶位中的第K+qx+y+1码位交织到第K+Py+x+1码位的位置。

3.根据权利要求2所述的数据处理设备，还包括：

重布置装置，用于在发送所述低密度奇偶校验码使得所述低密度奇偶校验码的两个或更多个码位作为一个符号发送的情况下执行重布置处理，所述重布置处理用于重布置所述低密度奇偶校验码的所述奇偶交织后的码位，使得对应于包括在所述奇偶校验矩阵的任意一行中的值1的多个码位不包括在同一符号中。

4.根据权利要求2所述的数据处理设备，其中：

所述低密度奇偶校验码是如下低密度奇偶校验码：其中作为所述低密度奇偶校验码的奇偶校验矩阵中的、对应于所述低密度奇偶校验码的信息位的部分的信息矩阵具有循环结构；以及

所述数据处理设备还包括：

重布置装置，用于在通过存储装置的列方向写入且在行方向读出的低密度奇偶校验码的码位形成符号的情况下，执行用于在所述存储装置的所述列方向写入低密度奇偶校验码的码位时、针对所述存储装置的每列改变所述写开始位置的列扭转交织，作为用于重布置所述低密度奇偶校验码的码位的重布置处理，所述存储装置用于在所述行方向和所述列方向上存储所述低密度奇偶校验码的码位。

5.根据权利要求4所述的数据处理设备，其中所述低密度奇偶校验码的奇偶校验矩阵中的所述奇偶矩阵具有拟似循环结构，其中所述奇偶矩阵具有除了所述奇偶矩阵的一部分之外的、具有循环结构的部分，通过应用相当于所述奇偶交织的列替换来获得所述结构。

6.根据权利要求5所述的数据处理设备，其中：

在由所述低密度奇偶校验码的m个码位形成一个符号的情况下，以及

在所述低密度奇偶校验码的码长是N位且预定的正整数由b表示的情况下，

所述存储装置在所述行方向存储mb位，并且在所述列方向存储N/(mb)位；

在所述存储装置的所述列方向写入所述低密度奇偶校验码的码位，此后在所述行方向读出所述码位，

在所述存储装置的所述行方向读出的mb个码位被转换成b个符号。

7.一种针对交织数据的数据处理设备的数据处理方法，包括：

由所述数据处理设备执行奇偶交织的步骤：将通过根据奇偶校验矩阵执行低密度奇偶校验编码所获得的低密度奇偶校验码的奇偶位分别交织到其他奇偶位的位置，在所述奇偶校验矩阵中，作为对应于低密度奇偶校验码的奇偶位的部分的奇偶矩阵具有阶梯结构。

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