JP5359881B2 - データ処理装置、及びデータ処理方法 - Google Patents

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Description

本発明は、データ処理装置、及びデータ処理方法に関し、特に、例えば、LDPC(Low Density Parity Check)符号の、バースト(burst)誤りや、イレージャ(erasure)に対する耐性を向上させることができるようにするデータ処理装置、及びデータ処理方法に関する。
LDPC符号は、高い誤り訂正能力を有し、近年では、例えば、欧州で行われているDVB-S.2等の衛星ディジタル放送を含む伝送方式に広く採用され始めている（例えば、非特許文献１を参照）。また、LDPC符号は、次世代の地上ディジタル放送にも採用が検討されている。
LDPC符号は、近年の研究により、ターボ符号等と同様に、符号長を長くしていくにしたがって、シャノン限界に近い性能が得られることがわかりつつある。また、LDPC符号は、最小距離が符号長に比例するという性質があることから、その特徴として、ブロック誤り確率特性がよく、さらに、ターボ符号等の復号特性において観測される、いわゆるエラーフロア現象が殆ど生じないことも利点として挙げられる。
以下、このようなLDPC符号について具体的に説明する。なお、LDPC符号は、線形符号であり、必ずしも２元である必要はないが、ここでは、２元であるものとして説明する。
LDPC符号は、そのLDPC符号を定義する検査行列(parity check matrix)が疎なものであることを最大の特徴とする。ここで、疎な行列とは、行列の要素の"1"の個数が非常に少ない行列（ほとんどの要素が0の行列）である。
図１は、LDPC符号の検査行列Hの例を示している。
図１の検査行列Hでは、各列の重み（列重み）（"1"の数）(weight)が"3"であり、且つ、各行の重み（行重み）が"6"になっている。
LDPC符号による符号化（LDPC符号化）では、例えば、検査行列Hに基づいて生成行列Gを生成し、この生成行列Gを２元の情報ビットに対して乗算することで、符号語（LDPC符号）が生成される。
具体的には、LDPC符号化を行う符号化装置は、まず、検査行列Hの転置行列HTとの間に、式GHT=0が成立する生成行列Gを算出する。ここで、生成行列Gが、K×N行列である場合には、符号化装置は、生成行列Gに対してKビットからなる情報ビットのビット列（ベクトルｕ）を乗算し、Nビットからなる符号語c(=uG)を生成する。この符号化装置によって生成された符号語（LDPC符号）は、所定の通信路を介して受信側において受信される。
LDPC符号の復号は、Gallagerが確率復号(Probabilistic Decoding)と称して提案したアルゴリズムであって、バリアブルノード（variable node（メッセージノード(message node)とも呼ばれる）)と、チェックノード(check node)とからなる、いわゆるタナーグラフ(Tanner graph)上での確率伝播(belief propagation)によるメッセージ・パッシング・アルゴリズムによって行うことが可能である。ここで、以下、適宜、バリアブルノードとチェックノードを、単に、ノードともいう。
図２は、LDPC符号の復号の手順を示している。
なお、以下、適宜、受信側で受信したLDPC符号（１符号語）のi番目の符号ビットの、値の"0"らしさを対数尤度比(log likelihood ratio)で表現した実数値を、受信値u0iという。また、チェックノードから出力されるメッセージをujとし、バリアブルノードから出力されるメッセージをviとする。
まず、LDPC符号の復号においては、図２に示すように、ステップＳ１１において、LDPC符号が受信され、メッセージ（チェックノードメッセージ）ujが"0"に初期化されるとともに、繰り返し処理のカウンタとしての整数をとる変数kが"0"に初期化され、ステップＳ１２に進む。ステップＳ１２において、LDPC符号を受信して得られる受信値u0iに基づいて、式（１）に示す演算（バリアブルノード演算）を行うことによってメッセージ（バリアブルノードメッセージ）viが求められ、さらに、このメッセージviに基づいて、式（２）に示す演算（チェックノード演算）を行うことによってメッセージujが求められる。
Figure 0005359881
 ・・・（１）
Figure 0005359881
 ・・・（２）
ここで、式（１）と式（２）におけるdvとdcは、それぞれ、検査行列Hの縦方向（列）と横方向（行）の"1"の個数を示す任意に選択可能とされるパラメータであり、例えば、(3,6)符号の場合には、dv=3，dc=6となる。
なお、式（１）のバリアブルノード演算、及び（２）のチェックノード演算においては、それぞれ、メッセージを出力しようとする枝(edge)（バリアブルノードとチェックノードとを結ぶ線）から入力されたメッセージを、演算の対象としないことから、演算の範囲が、１ないしdv-1又は１ないしdc-1となっている。また、式（２）のチェックノード演算は、実際には、２入力v1，v2に対する１出力で定義される式（３）に示す関数R(v1,v2)のテーブルを予め作成しておき、これを式（４）に示すように連続的（再帰的）に用いることによって行われる。
Figure 0005359881
 ・・・（３）
Figure 0005359881
 ・・・（４）
ステップＳ１２では、さらに、変数kが"1"だけインクリメントされ、ステップＳ１３に進む。ステップＳ１３では、変数kが所定の繰り返し復号回数Cよりも大きいか否かが判定される。ステップＳ１３において、変数kがCよりも大きくないと判定された場合、ステップＳ１２に戻り、以下、同様の処理が繰り返される。
また、ステップＳ１３において、変数kがCよりも大きいと判定された場合、ステップＳ１４に進み、式（５）に示す演算を行うことによって最終的に出力する復号結果としてのメッセージviが求められて出力され、LDPC符号の復号処理が終了する。
Figure 0005359881
 ・・・（５）
ここで、式（５）の演算は、式（１）のバリアブルノード演算とは異なり、バリアブルノードに接続している全ての枝からのメッセージujを用いて行われる。
図３は、(3,6)LDPC符号（符号化率1/2、符号長12）の検査行列Hの例を示している。
図３の検査行列Hでは、図１と同様に、列の重みが３に、行の重みが６に、それぞれなっている。
図４は、図３の検査行列Hのタナーグラフを示している。
ここで、図４において、"+"で表わされるのが、チェックノードであり、"="で表わされるのが、バリアブルノードである。チェックノードとバリアブルノードは、それぞれ、検査行列Hの行と列に対応する。チェックノードとバリアブルノードとの間の結線は、枝(edge)であり、検査行列の要素の"1"に相当する。
すなわち、検査行列の第ｊ行第ｉ列の要素が１である場合には、図４において、上からｉ番目のバリアブルノード（"="のノード）と、上からｊ番目のチェックノード（"+"のノード）とが、枝により接続される。枝は、バリアブルノードに対応する符号ビットが、チェックノードに対応する拘束条件を持つことを表す。
LDPC符号の復号方法であるサムプロダクトアルゴリズム(Sum Product Algorithm)では、バリアブルノード演算とチェックノード演算とが繰り返し行われる。
図５は、バリアブルノードで行われるバリアブルノード演算を示している。
バリアブルノードでは、計算しようとしている枝に対応するメッセージviは、バリアブルノードに繋がっている残りの枝からのメッセージu1およびu2と、受信値u0iを用いた式（１）のバリアブルノード演算により求められる。他の枝に対応するメッセージも同様に求められる。
図６は、チェックノードで行われるチェックノード演算を示している。
ここで、式（２）のチェックノード演算は、式a×b=exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)の関係を用いて、式（６）に書き直すことができる。但し、sign(x)は、x≧0のとき1であり、x＜0のとき-1である。
Figure 0005359881
 ・・・（６）
さらに、x≧0において、関数φ(x)を、式φ(x)=ln(tanh(x/2))と定義すると、式φ-1(x)=2tanh-1(e-x)が成り立つから、式（６）は、式（７）に変形することができる。
Figure 0005359881
 ・・・（７）
チェックノードでは、式（２）のチェックノード演算が、式（７）に従って行われる。
すなわち、チェックノードでは、図６のように、計算しようとしている枝に対応するメッセージujは、チェックノードに繋がっている残りの枝からのメッセージv1,v2,v3,v4,v5を用いた式（７）のチェックノード演算によって求められる。他の枝に対応するメッセージも同様に求められる。
なお、式（７）の関数φ(x)は、φ(x)=ln((ex+1)/(ex-1))とも表すことができ、x＞0において、φ(x)=φ-1(x)である。関数φ(x)およびφ-1(x)をハードウェアに実装する際には、LUT(Look Up Table)を用いて実装される場合があるが、両者共に同一のLUTとなる。
DVB-S.2 : ETSI EN 302 307 V1.1.2 (2006-06)
LDPC符号は、AWGN(Additive White Gaussian Noise)通信路で極めて高い能力を発揮することが知られていたが、近年、その他の通信路の条件でも、従来の畳み込み符号や、畳み込み符号とRS（リードソロモン）符号の連接符号と比べると、誤り訂正能力が高いことが分かって来ている。
つまり、AWGN通信路で良い性能を持つ符号を選べば、その符号は、他の通信路でも、他の符号よりは性能が良いことが多い。
ところで、例えば、LDPC符号を地上ディジタル放送に適用するにあたり、DVB-S.2の規格に規定されているLDPC符号と、DVB-Tの規格に規定されている変調方式とを組合せ、LDPC符号化と、変調との間に、LDPC符号の符号ビットをインターリーブするインターリーバ(bitinterleaver)を設けることで、LDPC符号の、AWGN通信路での性能を向上させることが提案されている。
しかしながら、地上波で想定される通信路では、バースト(burst)誤りやイレージャ(erasure)を発生することがある。例えば、OFDM(Orthogonal Frequency Division Multiplexing)システムでは、D/U(Desired to Undesired Ratio)が0dB(Undesired=echoのパワーがDesired=メインパスのパワーと等しい)のマルチパス環境において、エコー(echo)（メインパス以外のパス）の遅延(delay)に応じて、特定のシンボルのパワーが0になってしまう(erasure)場合がある。
また、フラッタ(flutter)(遅延が0でドップラ(dopper)周波数の掛かったechoが加算される通信路)でも、D/Uが0dBである場合には、ドップラ周波数によって、特定の時刻のOFDMのシンボル全体のパワーが0になる(erasure)場合が生じる。
さらに、アンテナから受信装置までの配線の状況や、電源の不安定性により、バースト誤りが発生することもある。
従来においては、上述のようなバースト誤りやイレージャのある通信路においても、AWGN通信路で性能の良い誤り訂正符号を用いることが多い。
一方、LDPC符号の復号においては、検査行列Hの列、ひいては、LDPC符号の符号ビットに対応するバリアブルノードにおいて、図５に示したように、LDPC符号の符号ビット（の受信値u0i）の加算を伴う式（１）のバリアブルノード演算が行われるため、そのバリアブルノード演算に用いられる符号ビットにエラーが生じると、求められるメッセージの精度が低下する。
そして、LDPC符号の復号では、チェックノードにおいて、そのチェックノードに繋がっているバリアブルノードで求められるメッセージを用いて、式（７）のチェックノード演算が行われるため、繋がっている複数のバリアブルノード（に対応するLDPC符号の符号ビット）が同時にエラー（イレージャを含む）となるチェックノードの数が多くなると、復号の性能が劣化する。
すなわち、例えば、チェックノードは、そのチェックノードに繋がっているバリアブルノードの２個以上が同時にイレージャになると、全バリアブルノードに、値が0である確率と1である確率とが等確率のメッセージを戻す。この場合、等確率のメッセージを戻すチェックノードは、１回の復号処理（１セットのバリアブルノード演算及びチェックノード演算）に寄与しないこととなり、その結果、復号処理の繰り返し回数を多く必要とすることになって、復号の性能が劣化し、さらに、LDPC符号の復号を行う受信装置の消費電力が増大する。
したがって、現在、AWGN通信路での性能を維持しつつ、バースト誤りやイレージャへの耐性を向上させる手法が要請されている。
ここで、上述したように、LDPC符号化と、変調との間に、LDPC符号の符号ビットをインターリーブするインターリーバを設けることで、LDPC符号の、AWGN通信路での性能を向上させることが提案されており、そのインターリーバにおいて、チェックノードに繋がっているバリアブルノード（に対応するLDPC符号の符号ビット）の複数が同時にエラーになる確率を下げるインターリーブを行うことができれば、復号の性能を改善することができる。
本発明は、このような状況に鑑みてなされたものであり、バースト誤りや、イレージャ等の、LDPC符号の符号ビットのエラーに対する耐性を向上させることができるようにするものである。
本発明の一側面のデータ処理装置は、データをインターリーブするデータ処理装置であり、LDPC(Low Density Parity Check)符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったLDPC符号化を行うことにより得られるLDPC符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブを行うパリティインターリーブ手段を備え、前記LDPC符号のパリティビットのビット数Mは、素数以外の値であり、前記パリティビットのビット数Mの1とM以外の約数のうちの２つの約数であり、かつ、積が前記パリティビットのビット数Mとなる２つの約数をP及びqと、前記LDPC符号の情報ビットのビット数をKと、0以上P未満の整数をxと、0以上q未満の整数をyと、それぞれするとき、前記パリティインターリーブ手段は、前記LDPC符号のK+1ないしK+M番目の符号ビットであるパリティビットのうちの、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするデータ処理装置である。
本発明の一側面のデータ処理方法は、データをインターリーブするデータ処理装置のデータ処理方法であり、前記データ処理装置が、LDPC(Low Density Parity Check)符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったLDPC符号化を行うことにより得られるLDPC符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブを行うステップを含み、前記LDPC符号のパリティビットのビット数Mは、素数以外の値であり、前記パリティビットのビット数Mの1とM以外の約数のうちの２つの約数であり、かつ、積が前記パリティビットのビット数Mとなる２つの約数をP及びqと、前記LDPC符号の情報ビットのビット数をKと、0以上P未満の整数をxと、0以上q未満の整数をyと、それぞれするとき、前記パリティインターリーブを行うステップは、前記LDPC符号のK+1ないしK+M番目の符号ビットであるパリティビットのうちの、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするデータ処理方法である。
以上のような本発明の一側面においては、LDPC符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったLDPC符号化を行うことにより得られるLDPC符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブが行われる。すなわち、前記LDPC符号のパリティビットのビット数Mが、素数以外の値であり、前記パリティビットのビット数Mの1とM以外の約数のうちの２つの約数であり、かつ、積が前記パリティビットのビット数Mとなる２つの約数をP及びqと、前記LDPC符号の情報ビットのビット数をKと、0以上P未満の整数をxと、0以上q未満の整数をyと、それぞれするとき、前記パリティインターリーブでは、前記LDPC符号のK+1ないしK+M番目の符号ビットであるパリティビットのうちの、K+qx+y+1番目の符号ビットが、K+Py+x+1番目の符号ビットの位置にインターリーブされる。
なお、データ処理装置は、独立した装置であっても良いし、１個の装置を構成している内部ブロックであっても良い。
本発明の一側面によれば、LDPC符号の符号ビットのエラーに対する耐性を向上させることができる。
LDPC符号の検査行列Hを説明する図である。 LDPC符号の復号手順を説明するフローチャートである。 LDPC符号の検査行列の例を示す図である。 検査行列のタナーグラフを示す図である。 バリアブルノードを示す図である。 チェックノードを示す図である。 本発明を適用した伝送システムの一実施の形態の構成例を示す図である。 送信装置１１の構成例を示すブロック図である。 検査行列を示す図である。 パリティ行列を示す図である。 DVB-S.2の規格に規定されているLDPC符号の検査行列と列重みとを示す図である。 16QAMの信号点配置を示す図である。 64QAMの信号点配置を示す図である。 64QAMの信号点配置を示す図である。 64QAMの信号点配置を示す図である。 デマルチプレクサ２５の処理を説明する図である。 デマルチプレクサ２５の処理を説明する図である。 LDPC符号の復号についてのタナーグラフを示す図である。 階段構造になっているパリティ行列HTと、そのパリティ行列HTに対応するタナーグラフを示す図である。 パリティインターリーブ後のLDPC符号に対応する検査行列Hのパリティ行列HTを示す図である。 変換検査行列を示す図である。 カラムツイストインターリーバ２４の処理を説明する図である。 カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを示す図である。 カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを示す図である。 送信処理を説明するフローチャートである。 シミュレーションで採用した通信路のモデルを示す図である。 シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示す図である。 シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示す図である。 受信装置１２の構成例を示すブロック図である。 受信処理を説明するフローチャートである。 LDPC符号の検査行列の例を示す図である。 検査行列に行置換と列置換を施した行列（変換検査行列）を示す図である。 ５×５単位に分割した変換検査行列を示す図である。 ノード演算をP個まとめて行う復号装置の構成例を示すブロック図である。 LDPC復号部５６の構成例を示すブロック図である。 本発明を適用したコンピュータの一実施の形態の構成例を示すブロック図である。 符号化率2/3、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率2/3、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率2/3、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率2/3、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率3/4、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率3/4、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率3/4、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率3/4、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率3/4、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率4/5、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率4/5、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率4/5、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率4/5、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率4/5、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率5/6、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率5/6、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率5/6、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率5/6、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率5/6、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率8/9、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率8/9、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率8/9、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率8/9、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率8/9、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率9/10、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率9/10、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率9/10、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率9/10、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率1/4、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率1/4、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率1/3、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率1/3、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率2/5、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率2/5、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率1/2、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率1/2、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率1/2、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率3/5、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率3/5、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率3/5、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率1/4、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率1/3、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率2/5、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率1/2、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率3/5、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率3/5、符号長16200の検査行列初期値テーブルの他の例を示す図である。 検査行列初期値テーブルから検査行列Hを求める方法を説明する図である。 符号ビットの入れ替えの例を示す図である。 符号ビットの入れ替えの例を示す図である。 符号ビットの入れ替えの例を示す図である。 符号ビットの入れ替えの例を示す図である。 BERのシミュレーション結果を示す図である。 BERのシミュレーション結果を示す図である。 BERのシミュレーション結果を示す図である。 BERのシミュレーション結果を示す図である。 符号ビットの入れ替えの例を示す図である。 符号ビットの入れ替えの例を示す図である。 符号ビットの入れ替えの例を示す図である。 符号ビットの入れ替えの例を示す図である。 符号ビットの入れ替えの例を示す図である。 符号ビットの入れ替えの例を示す図である。 符号ビットの入れ替えの例を示す図である。 符号ビットの入れ替えの例を示す図である。 符号ビットの入れ替えの例を示す図である。 符号ビットの入れ替えの例を示す図である。 符号ビットの入れ替えの例を示す図である。 符号ビットの入れ替えの例を示す図である。 デインターリーバ５３を構成するマルチプレクサ５４の処理を説明する図である。 カラムツイストデインターリーバ５５の処理を説明する図である。 受信装置１２の他の構成例を示すブロック図である。 受信装置１２に適用可能な受信システムの第１の構成例を示すブロック図である。 受信装置１２に適用可能な受信システムの第２の構成例を示すブロック図である。 受信装置１２に適用可能な受信システムの第３の構成例を示すブロック図である。
符号の説明
１１ 送信装置， １２ 受信装置， ２１ LDPC符号化部， ２２ ビットインターリーバ， ２３ パリティインターリーバ， ２４ カラムツイストインターリーバ， ２５ デマルチプレクサ， ２６ マッピング部， ２７ 直交変調部， ３１ メモリ， ３２ 入れ替え部， ５１ 直交復調部， ５２ デマッピング部， ５３ デインターリーバ， ５４ マルチプレクサ， ５５ カラムツイストインターリーバ， ５６ LDPC復号部， ３００ 枝データ格納用メモリ， ３０１ セレクタ， ３０２ チェックノード計算部， ３０３ サイクリックシフト回路， ３０４ 枝データ格納用メモリ， ３０５ セレクタ， ３０６ 受信データ用メモリ， ３０７ バリアブルノード計算部， ３０８ サイクリックシフト回路， ３０９ 復号語計算部， ３１０ 受信データ並べ替え部， ３１１ 復号データ並べ替え部， ４０１ バス， ４０２ CPU， ４０３ ROM， ４０４ RAM， ４０５ ハードディスク， ４０６ 出力部， ４０７ 入力部， ４０８ 通信部， ４０９ ドライブ， ４１０ 入出力インタフェース， ４１１ リムーバブル記録媒体， １００１ 逆入れ替え部， １００２ メモリ， １０１１ パリティデインターリーバ， １０２１ LDPC復号部， １１０１ 取得部， １１０１ 伝送路復号処理部， １１０３ 情報源復号処理部， １１１１ 出力部， １１２１ 記録部
図７は、本発明を適用した伝送システム（システムとは、複数の装置が論理的に集合した物をいい、各構成の装置が同一筐体中にあるか否かは、問わない）の一実施の形態の構成例を示している。
図７において、伝送システムは、送信装置１１と受信装置１２とから構成される。
送信装置１１は、例えば、テレビジョン放送番組の送信を行う装置であり、テレビジョン放送番組としての画像データや音声データ等の、送信の対象である対象データを、例えば、衛星回線や地上波を介して送信する。
受信装置１２は、例えば、テレビジョン放送番組を受信するチューナやテレビジョン受像機であり、送信装置１１から送信されてくる対象データを受信する。
図８は、図７の送信装置１１の構成例を示している。
図８において、送信装置１１は、LDPC符号化部２１、ビットインターリーバ２２、マッピング部２６、及び直交変調部２７から構成される。
LDPC符号化部２１には、対象データが供給される。
LDPC符号化部２１は、そこに供給される対象データについて、LDPC符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったLDPC符号化を行い、対象データを情報ビットとするLDPC符号を出力する。
すなわち、LDPC符号化部２１は、対象データを、例えば、DVB-S.2の規格に規定されているLDPC符号に符号化するLDPC符号化を行い、その結果得られるLDPC符号を出力する。
ここで、DVB-S.2の規格に規定されているLDPC符号は、IRA(Irregular Repeat Accumulate)符号であり、そのLDPC符号の検査行列におけるパリティ行列は、階段構造になっている。パリティ行列、及び、階段構造については、後述する。また、IRA符号については、例えば、"Irregular Repeat-Accumulate Codes," H. Jin, A. Khandekar, and R. J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp. 1-8, Sept. 2000に記載されている。
LDPC符号化部２１が出力するLDPC符号は、ビットインターリーバ２２に供給される。
ビットインターリーバ２２は、データをインターリーブするデータ処理装置であり、パリティインターリーバ(parity interleaver)２３、カラムツイストインターリーバ(column twist interleaver)２４、及びデマルチプレクサ(DEMUX)２５から構成される。
パリティインターリーバ２３は、LDPC符号化部２１からのLDPC符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブを行い、そのパリティインターリーブ後のLDPC符号を、カラムツイストインターリーバ２４に供給する。
カラムツイストインターリーバ２４は、パリティインターリーバ２３からのLDPC符号について、カラムツイストインターリーブを行い、そのカラムツイストインターリーブ後のLDPC符号を、デマルチプレクサ２５に供給する。
すなわち、LDPC符号は、後述するマッピング部２６において、そのLDPC符号の2ビット以上の符号ビットを、直交変調の１つのシンボルにマッピングして送信される。
カラムツイストインターリーバ２４では、LDPC符号化部２１で用いられる検査行列の任意の１行にある1に対応するLDPC符号の複数の符号ビットが、１つのシンボルにマッピングされないように、パリティインターリーバ２３からのLDPC符号の符号ビットを並び替える並び替え処理として、例えば、後述するようなカラムツイストインターリーブが行われる。
デマルチプレクサ２５は、カラムツイストインターリーバ２４からのLDPC符号について、シンボルにマッピングされるLDPC符号の２以上の符号ビットの位置を入れ替える入れ替え処理を行うことで、AWGNに対する耐性を強化したLDPC符号を得て、マッピング部２６に供給する。
マッピング部２６は、デマルチプレクサ２５からのLDPC符号の２ビット以上の符号ビットを、直交変調部２７で行われる直交変調（多値変調）の変調方式で定める各信号点にマッピングする。
すなわち、マッピング部２６は、デマルチプレクサ２５からのLDPC符号を、搬送波と同相のI成分を表すI軸と、搬送波と直交するQ成分を表すQ軸とで規定されるIQ平面（IQコンスタレーション）上の、変調方式で定める信号点が表すシンボル（シンボル値）にシンボル化する。
ここで、直交変調部２７で行われる直交変調の変調方式としては、例えば、DVB-Tの規格に規定されている変調方式を含む変調方式、すなわち、例えば、QPSK(Quadrature Phase Shift Keying)や、16QAM(Quadrature Amplitude Modulation)，64QAM，256QAM，1024QAM，4096QAM等がある。直交変調部２７において、いずれの変調方式による直交変調が行われるかは、例えば、送信装置１１のオペレータの操作に従って、あらかじめ設定される。なお、直交変調部２７では、その他、例えば、4PAM(Pulse Amplitude Modulation)その他の直交変調を行うことが可能である。
マッピング部２６で得られたシンボルは、直交変調部２７に供給される。
直交変調部２７は、マッピング部２６からのシンボルに従い、搬送波の直交変調を行い、その結果得られる変調信号を送信する。
次に、図９は、図８のLDPC符号化部２１でLDPC符号化に用いられる検査行列Hを示している。
検査行列Hは、LDGM(Low-Density Generation Matrix )構造になっており、LDPC符号の符号ビットのうちの、情報ビットに対応する部分の情報行列HAと、パリティビットに対応するパリティ行列HTとによって、式H＝[HA｜HT］（情報行列HAの要素を左側の要素とし、パリティ行列HTの要素を右側の要素とする行列）で表すことができる。
ここで、１個のLDPC符号（１符号語）の符号ビットのうちの情報ビットのビット数と、パリティビットのビット数を、それぞれ、情報長Kと、パリティ長Mというとともに、１個のLDPC符号の符号ビットのビット数を、符号長N(=K+M)という。
ある符号長NのLDPC符号についての情報長Kとパリティ長Mは、符号化率によって決まる。また、検査行列Hは、行×列がM×Nの行列となる。そして、情報行列HAは、M×Kの行列となり、パリティ行列HTは、M×Mの行列となる。
図１０は、DVB-S.2の規格に規定されているLDPC符号の検査行列Hのパリティ行列HTを示している。
DVB-S.2の規格に規定されているLDPC符号の検査行列Hのパリティ行列HTは、図１０に示すように、1の要素が、いわば階段状に並ぶ階段構造になっている。パリティ行列HTの行重みは、１行目については１で、残りの全ての行については２になっている。また、列重みは、最後の１列については１で、残りの全ての列で２になっている。
以上のように、パリティ行列HTが階段構造になっている検査行列HのLDPC符号は、その検査行列Hを用いて、容易に生成することができる。
すなわち、LDPC符号（１符号語）を、行ベクトルcで表すとともに、その行ベクトルを転置して得られる列ベクトルを、CTと表す。また、LDPC符号である行ベクトルcのうちの、情報ビットの部分を、行ベクトルAで表すとともに、パリティビットの部分を、行ベクトルTで表すこととする。
ここで、この場合、行ベクトルcは、情報ビットとしての行ベクトルAと、パリティビットとしての行ベクトルTとによって、式c =[A|T]（行ベクトルAの要素を左側の要素とし、行ベクトルTの要素を右側の要素とする行ベクトル）で表すことができる。
検査行列Hと、LDPC符号としての行ベクトルc=[A|T]とは、式HcT=0を満たす必要があり、かかる式HcT=0を満たす行ベクトルc=[A|T]を構成するパリティビットとしての行ベクトルTは、検査行列H=[HA|HT]のパリティ行列HTが、図１０に示した階段構造になっている場合には、式HcT=0における列ベクトルHcTの１行目の要素から順に、各行の要素を０にしていくようにすることで、逐次的に求めることができる。
図１１は、DVB-S.2の規格に規定されているLDPC符号の検査行列Hと、列重みとを示している。
すなわち、図１１のAは、DVB-S.2の規格に規定されているLDPC符号の検査行列Hを示している。
検査行列Hの１列目からのKX列については、列重みがXに、その後のK3列については、列重みが３に、その後のM-1列については、列重みが２に、最後の１列については、列重みが１に、それぞれなっている。
ここで、KX+K3+M-1+1は、符号長Nに等しい。
DVB-S.2の規格において、列数KX，K3、及びM（パリティ長）、並びに、列重みXは、図１１のBに示すように規定されている。
すなわち、図１１のBは、DVB-S.2の規格に規定されているLDPC符号の各符号化率についての、列数KX，K3、及びM、並びに、列重みXを示している。
DVB-S.2の規格では、64800ビットと16200ビットの符号長NのLDPC符号が規定されている。
そして、図１１のBに示すように、符号長Nが64800ビットのLDPC符号については、１１個の符号化率(nominal rate)1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6,8/9、及び9/10が規定されており、符号長Nが16200ビットのLDPC符号については、１０個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6、及び8/9が規定されている。
LDPC符号については、検査行列Hの列重みが大の列に対応する符号ビットほど、エラーレートが低いことが知られている。
図１１に示した、DVB-S.2の規格に規定されている検査行列Hでは、先頭側（左側）の列ほど、列重みが大の傾向にあり、したがって、その検査行列Hに対応するLDPC符号については、先頭の符号ビットほど、エラーに強く（エラーに対する耐性があり）、終わりの符号ビットほど、エラーに弱い傾向がある。
図１２は、図８の直交変調部２７で16QAMが行われる場合の、１６個のシンボル（に対応する信号点）のIQ平面上の配置を示している。
すなわち、図１２のAは、16QAMのシンボルを示している。
16QAMでは、１シンボルは、４ビットを表し、１６(=24)個のシンボルが存在する。そして、１６個のシンボルは、IQ平面の原点を中心として、I方向×Q方向が４×４の正方形状となるように配置されている。
いま、16QAMの１シンボルが表す４ビットを最上位ビットから順に、y0,y1,y2,y3と表すこととすると、マッピング部２６（図８）では、変調方式が16QAMの場合には、LDPC符号の符号ビットの４ビットは、その４ビットに一致する４ビットy0ないしy3のシンボルにマッピングされる。
図１２のBは、16QAMのシンボルが表す４ビットy0ないしy3それぞれについてのビット境界を示している。
ここで、ビットyi（図１２では、i=0,1,2,3）についてのビット境界とは、そのビットyiが0になっているシンボルと、1になっているシンボルとの境界を意味する。
図１２のBに示すように、16QAMのシンボルが表す４ビットy0ないしy3のうちの最上位ビットy0については、IQ平面のQ軸の１箇所だけがビット境界となり、２番目（最上位ビットから２番目）のビットy1については、IQ平面のI軸の１箇所だけがビット境界となる。
また、３番目のビットy2については、４×４個のシンボルのうちの、左から１列目と２列目との間、及び３列目と４列目との間の２箇所が、ビット境界となる。
さらに、４番目のビットy3については、４×４個のシンボルのうちの、上から１行目と２行目との間、及び３行目と４行目との間の２箇所が、ビット境界となる。
シンボルが表すビットyiは、ビット境界から離れているシンボルが多いほど、誤りにくく、ビット境界に近いシンボルが多いほど、誤りやすい。
いま、誤りにくい（エラーに強い）ビットを、「強いビット」というとともに、誤りやすい（エラーに弱い）ビットを、「弱いビット」ということとすると、16QAMのシンボルが表す４ビットy0ないしy3については、最上位ビットy0、及び２番目のビットy1が強いビットになっており、３番目のビットy2、及び４番目のビットy3が弱いビットになっている。
図１３ないし図１５は、図８の直交変調部２７で64QAMが行われる場合の、６４個のシンボル（に対応する信号点）のIQ平面上の配置を示している。
64QAMでは、１シンボルは、６ビットを表し、６４(=26)個のシンボルが存在する。そして、６４個のシンボルは、IQ平面の原点を中心として、I方向×Q方向が８×８の正方形状となるように配置されている。
いま、64QAMの１シンボルが表す６ビットを最上位ビットから順に、y0,y1,y2,y3,y4,y5と表すこととすると、マッピング部２６（図８）では、変調方式が64QAMの場合には、LDPC符号の符号ビットの６ビットは、その６ビットに一致する６ビットy0ないしy5のシンボルにマッピングされる。
ここで、図１３は、64QAMのシンボルが表す６ビットy0ないしy5のうちの、最上位ビットy0と、２番目のビットy1それぞれについてのビット境界を、図１４は、３番目のビットy2と、４番目のビットy3それぞれについてのビット境界を、図１５は、５番目のビットy4と、６番目のビットy5それぞれについてのビット境界を、それぞれ示している。
図１３に示すように、最上位ビットy0と、２番目のビットy1それぞれについてのビット境界は、１箇所になっている。また、図１４に示すように、３番目のビットy2と、４番目のビットy3それぞれについてのビット境界は、２箇所になっており、図１５に示すように、５番目のビットy4と、６番目のビットy5それぞれについてのビット境界は、４箇所になっている。
したがって、64QAMのシンボルが表す６ビットy0ないしy5については、最上位ビットy0、及び２番目のビットy1が、強いビットになっており、３番目のビットy2、及び４番目のビットy3が、その次に強いビットになっている。そして、５番目のビットy4と、６番目のビットy5は、弱いビットになっている。
図１２、さらには、図１３ないし図１５から、直交変調のシンボルのビットについては、上位ビットが強いビットとなり、下位ビットが弱いビットになる傾向があることが分かる。
ここで、図１１で説明したように、LDPC符号化部２１（図８）が出力するLDPC符号については、エラーに強い符号ビットと、エラーに弱い符号ビットがある。
また、図１２ないし図１５で説明したように、直交変調部２７で行われる直交変調のシンボルのビットについては、強いビットと弱いビットがある。
したがって、LDPC符号の、エラーに弱い符号ビットを、直交変調のシンボルの、弱いビットに割り当てるマッピングが行われると、全体として、エラーに対する耐性が低下する。
そこで、LDPC符号の、エラーに弱い符号ビットを、直交変調のシンボルの、強いビットに割り当てるマッピングが行われるように、LDPC符号の符号ビットをインターリーブするインターリーバが提案されている。
図８のデマルチプレクサ２５は、そのインターリーバの処理を行う。
図１６は、図８のデマルチプレクサ２５の処理を説明する図である。
すなわち、図１６のAは、デマルチプレクサ２５の機能的な構成例を示している。
デマルチプレクサ２５は、メモリ３１及び入れ替え部３２から構成される。
メモリ３１には、LDPC符号が供給される。
メモリ３１は、ロウ(row)（横）方向にmbビットを記憶するとともに、カラム(column)（縦）方向にN/(mb)ビットを記憶する記憶容量を有し、そこに供給されるLDPC符号の符号ビットを、カラム方向に書き込み、ロウ方向に読み出して、入れ替え部３２に供給する。
ここで、mは、１シンボルにマッピングされるLDPC符号の符号ビットのビット数を表し、bは所定の正の整数で、mを整数倍するのに用いられる倍数である。また、N（＝情報長K＋パリティ長M）は、上述したように、LDPC符号の符号長を表す。
図１６のAは、変調方式が64QAMである場合のデマルチプレクサ２５の構成例を示しており、したがって、１シンボルにマッピングされるLDPC符号の符号ビットのビット数mは、６ビットである。
また、図１６のAでは、倍数bは1になっており、したがって、メモリ３１は、カラム方向×ロウ方向がN/(6×1)×(6×1)ビットの記憶容量を有する。
ここで、メモリ３１の、ロウ方向が1ビットの、カラム方向に延びる記憶領域を、以下、適宜、カラムという。図１６のAでは、メモリ３１は、６(=6×1)個のカラムから構成される。
デマルチプレクサ２５では、LDPC符号の符号ビットを、メモリ３１を構成するカラムの上から下方向（カラム方向）に書き込むことが、左から右方向のカラムに向かって行われる。
そして、符号ビットの書き込みが、最も右のカラムの一番下まで終了すると、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、６ビット（mbビット）単位で、符号ビットが読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１からの６ビットの符号ビットの位置を入れ替える入れ替え処理を行い、その結果得られる６ビットを、64QAMの１シンボルを表す６ビットy0,y1,y2,y3,y4,y5として出力する。
すなわち、メモリ３１からロウ方向に読み出された６ビットの符号ビットを、最上位ビットから順に、b0,b1,b2,b3,b4,b5と表すこととすると、図１１で説明した列重みの関係で、ビットb0の方向にある符号ビットは、エラーに強い符号ビットになっており、ビットb5の方向にある符号ビットは、エラーに弱い符号ビットになっている。
入れ替え部３２では、メモリ３１からの６ビットの符号ビットb0ないしb5のうちの、エラーに弱い符号ビットが、64QAMの１シンボルを表す６ビットy0ないしy5のうちの、強いビットに割り当てられるように、メモリ３１からの６ビットの符号ビットb0ないしb5の位置を入れ替える入れ替え処理を行う。
ここで、メモリ３１からの６ビットの符号ビットb0ないしb5をどのように入れ替えて、64QAMの１シンボルを表す６ビットy0ないしy5のそれぞれに割り当てるかの入れ替え方式としては、各社から、様々な方式が提案されている。
図１６のBは、第１の入れ替え方式を、図１６のCは、第２の入れ替え方式を、図１６のDは、第３の入れ替え方式を、それぞれ示している。
図１６のBないし図１６のDにおいて（後述する図１７においても同様）、ビットbiとyjとを結ぶ線分は、符号ビットbiを、シンボルのビットyjに割り当てる（ビットyjの位置に入れ替える）ことを意味する。
図１６のBの第１の入れ替え方式としては、３種類のうちのいずれか１つを採用することが提案されており、図１６のCの第２の入れ替え方式としては、２種類のうちのいずれか１つを採用することが提案されている。
図１６のDの第３の入れ替え方式としては、６種類を順番に選択して用いることが提案されている。
図１７は、変調方式が64QAMであり（したがって、１シンボルにマッピングされるLDPC符号の符号ビットのビット数mは、図１６と同様に６ビットである）、かつ、倍数bが2の場合のデマルチプレクサ２５の構成例と、第４の入れ替え方式を示している。
倍数bが2である場合、メモリ３１は、カラム方向×ロウ方向がN/(6×2)×(6×2)ビットの記憶容量を有し、１２(=6×2)個のカラムから構成される。
図１７のAは、メモリ３１へのLDPC符号の書き込み順を示している。
デマルチプレクサ２５では、図１６で説明したように、LDPC符号の符号ビットを、メモリ３１を構成するカラムの上から下方向（カラム方向）に書き込むことが、左から右方向のカラムに向かって行われる。
そして、符号ビットの書き込みが、最も右のカラムの一番下まで終了すると、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、１２ビット（mbビット）単位で、符号ビットが読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１からの１２ビットの符号ビットの位置を、第４の入れ替え方式で入れ替える入れ替え処理を行い、その結果得られる１２ビットを、64QAMの２シンボル（b個のシンボル）を表す１２ビット、つまり、64QAMの１シンボルを表す６ビットy0,y1,y2,y3,y4,y5と、次の１シンボルを表す６ビットy0,y1,y2,y3,y4,y5として出力する。
ここで、図１７のBは、図１７のAの入れ替え部３２による入れ替え処理の第４の入れ替え方式を示している。
なお、どのような入れ替え方式が最適であるか、つまり、AWGN通信路でのエラーレートを最も良くするかは、LDPC符号の符号化率等によって異なる。
次に、図１８ないし図２０を参照して、図８のパリティインターリーバ２３によるパリティインターリーブについて説明する。
図１８は、LDPC符号の検査行列のタナーグラフ（の一部）を示している。
チェックノードは、図１８に示すように、そのチェックノードに繋がっているバリアブルノード（に対応する符号ビット）の２個等の複数が同時にイレージャ等のエラーになると、そのチェックノードに繋がっている全バリアブルノードに、値が0である確率と1である確率とが等確率のメッセージを戻す。このため、同一のチェックノードに繋がっている複数のバリアブルノードが同時にイレージャ等になると、復号の性能が劣化する。
ところで、図８のLDPC符号化部２１が出力する、DVB-S.2の規格に規定されているLDPC符号は、IRA符号であり、検査行列Hのパリティ行列HTは、図１０に示したように、階段構造になっている。
図１９は、階段構造になっているパリティ行列HTと、そのパリティ行列HTに対応するタナーグラフを示している。
すなわち、図１９のAは、階段構造になっているパリティ行列HTを示しており、図１９のBは、図１９のAのパリティ行列HTに対応するタナーグラフを示している。
パリティ行列HTが階段構造になっている場合、そのパリティ行列HTのタナーグラフにおいて、LDPC符号の、パリティ行列HTの値が1になっている要素の列に対応する、隣接する符号ビット（パリティビット）を用いてメッセージが求められるバリアブルノードは、同一のチェックノードに繋がっている。
したがって、バースト誤りやイレージャ等によって、上述の隣接するパリティビットが同時にエラーとなると、そのエラーとなった複数のパリティビットそれぞれに対応する複数のバリアブルノード（パリティビットを用いてメッセージを求めるバリアブルノード）に繋がっているチェックノードは、値が0である確率と1である確率とが等確率のメッセージを、そのチェックノードに繋がっているバリアブルノードに戻すため、復号の性能が劣化する。そして、バースト長（バーストによってエラーとなるビット数）が大である場合には、復号の性能は、さらに劣化する。
そこで、パリティインターリーバ２３（図８）は、上述した復号の性能の劣化を防止するため、LDPC符号化部２１からの、LDPC符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブを行う。
図２０は、図８のパリティインターリーバ２３が行うパリティインターリーブ後のLDPC符号に対応する検査行列Hのパリティ行列HTを示している。
ここで、LDPC符号化部２１が出力する、DVB-S.2の規格に規定されているLDPC符号に対応する検査行列Hの情報行列HAは、巡回構造になっている。
巡回構造とは、ある列が、他の列をサイクリックしたものと一致している構造をいい、例えば、P列ごとに、そのP列の各行の1の位置が、そのP列の最初の列を、パリティ長Mを除算して得られる値qに比例する値だけ、列方向にサイクリックシフトした位置になっている構造も含まれる。以下、適宜、巡回構造におけるP列を、巡回構造の単位の列数という。
LDPC符号化部２１が出力する、DVB-S.2の規格に規定されているLDPC符号としては、図１１で説明したように、符号長Nが64800ビットと16200ビットとの、２種類のLDPC符号がある。
いま、符号長Nが64800ビットと16200ビットの２種類のLDPC符号のうちの、符号長Nが64800ビットのLDPC符号に注目すると、その符号長Nが64800ビットのLDPC符号の符号化率は、図１１で説明したように、１１個ある。
この１１個の符号化率それぞれの、符号長Nが64800ビットのLDPC符号については、いずれについても、DVB-S.2の規格では、巡回構造の単位の列数Pが、パリティ長Mの約数のうちの、1とMを除く約数の１つである360に規定されている。
また、１１個の符号化率それぞれの、符号長Nが64800ビットのLDPC符号については、パリティ長Mは、符号化率によって異なる値qを用いて、式M=q×P=q×360で表される素数以外の値になっている。したがって、値qも、巡回構造の単位の列数Pと同様に、パリティ長Mの約数のうちの、1とMを除く約数の他の１つであり、パリティ長Mを、巡回構造の単位の列数Pで除算することにより得られる（パリティ長Mの約数であるP及びqの積は、パリティ長Mとなる）。
パリティインターリーバ２３は、上述したように、情報長をKとし、また、0以上P未満の整数をxとするとともに、0以上q未満の整数をyとすると、パリティインターリーブとして、LDPC符号化部２１からのLDPC符号のK+1ないしK+M(=N)番目の符号ビットであるパリティビットのうちの、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブする。
このようなパリティインターリーブによれば、同一のチェックノードに繋がれるバリアブルノード（に対応するパリティビット）が、巡回構造の単位の列数P、すなわち、ここでは、360ビットだけ離れるので、バースト長が360ビット未満である場合には、同一のチェックノードに繋がっているバリアブルノードの複数が同時にエラーになる事態を避けることができ、その結果、バースト誤りに対する耐性を改善することができる。
なお、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブ後のLDPC符号は、元の検査行列Hの、K+qx+y+1番目の列を、K+Py+x+1番目の列に置換する列置換を行って得られる検査行列（以下、変換検査行列ともいう）のLDPC符号に一致する。
また、変換検査行列のパリティ行列には、図２０に示すように、P列（図２０では、360列）を単位とする擬似巡回構造が現れる。
ここで、擬似巡回構造とは、一部を除く部分が巡回構造になっている構造を意味する。DVB-S.2の規格に規定されているLDPC符号の検査行列に対して、パリティインターリーブに相当する列置換を施して得られる変換検査行列は、その右隅部分の360行×360列の部分（後述するシフト行列）に、1の要素が１つだけ足らず（0の要素になっており）、そのために、（完全な）巡回構造ではなく、擬似巡回構造になっている。
なお、図２０の変換検査行列は、元の検査行列Hに対して、パリティインターリーブに相当する列置換の他、変換検査行列が、後述する構成行列で構成されるようにするための行の置換（行置換）も施された行列になっている。
次に、図２１ないし図２４を参照して、図８のカラムツイストインターリーバ２４による並び替え処理としてのカラムツイストインターリーブについて説明する。
図８の送信装置１１では、周波数の利用効率の向上のために、上述したように、LDPC符号の符号ビットの２ビット以上を、１個のシンボルとして送信する。すなわち、例えば、符号ビットの２ビットを１個のシンボルとする場合には、変調方式として、例えば、QPSKが用いられ、符号ビットの４ビットを１個のシンボルとする場合には、変調方式として、例えば、16QAMが用いられる。
このように、符号ビットの２ビット以上を、１個のシンボルとして送信する場合、あるシンボルに、イレージャ等が発生すると、そのシンボルの符号ビットは、すべてエラー（イレージャ）になる。
したがって、復号の性能を向上させるために、同一のチェックノードに繋がっているバリアブルノード（に対応する符号ビット）の複数が同時にイレージャになる確率を低下させるには、１個のシンボルの符号ビットに対応するバリアブルノードが、同一のチェックノードに繋がることを避ける必要がある。
一方、上述したように、LDPC符号化部２１が出力する、DVB-S.2の規格に規定されているLDPC符号の検査行列Hでは、情報行列HAが巡回構造を有し、パリティ行列HTが階段構造を有している。そして、図２０で説明したように、パリティインターリーブ後のLDPC符号の検査行列である変換検査行列では、パリティ行列にも巡回構造（正確には、上述したように、擬似巡回構造）が現れる。
図２１は、変換検査行列を示している。
すなわち、図２１のAは、符号長Nが64800ビットで、符号化率(r)が3/4のLDPC符号の検査行列Hの変換検査行列を示している。
図２１のAでは、変換検査行列において、値が1になっている要素の位置が、点（・）で示されている。
図２１のBは、図２１のAの変換検査行列のLDPC符号、つまり、パリティインターリーブ後のLDPC符号を対象として、デマルチプレクサ２５（図８）が行う処理を示している。
図２１のBでは、変調方式を16QAMとして、デマルチプレクサ２５のメモリ３１を構成する４カラムに、パリティインターリーブ後のLDPC符号の符号ビットが、カラム方向に書き込まれている。
メモリ３１を構成する４カラムに、カラム方向に書き込まれた符号ビットは、ロウ方向に、４ビット単位で読み出され、１シンボルとなる。
この場合、１シンボルとなる４ビットの符号ビットB0,B1,B2,B3は、図２１のAの変換後検査行列の、任意の１行にある1に対応する符号ビットとなっていることがあり、この場合、その符号ビットB0,B1,B2,B3それぞれに対応するバリアブルノードは、同一のチェックノードに繋がっている。
したがって、１シンボルの４ビットの符号ビットB0,B1,B2,B3が、変換後検査行列の任意の１行にある1に対応する符号ビットとなっている場合には、そのシンボルに、イレージャが発生すると、符号ビットB0,B1,B2,B3それぞれに対応するバリアブルノードが繋がっている同一のチェックノードにおいて、適切なメッセージを求めることができず、その結果、復号の性能が劣化する。
符号化率が3/4以外の符号化率についても、同様に、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、16QAMの１個のシンボルとされることがある。
そこで、カラムツイストインターリーバ２４は、変換検査行列の任意の１行にある1に対応する複数の符号ビットが、１個のシンボルにマッピングされないように、パリティインターリーバ２３からのパリティインターリーブ後のLDPC符号の符号ビットをインターリーブするカラムツイストインターリーブを行う。
図２２は、カラムツイストインターリーブを説明する図である。
すなわち、図２２は、デマルチプレクサ２５のメモリ３１（図１６、図１７）を示している。
メモリ３１は、図１６で説明したように、カラム（縦）方向にmbビットを記憶するとともに、ロウ（横）方向にN/(mb)ビットを記憶する記憶容量を有し、mb個のカラムから構成される。そして、カラムツイストインターリーバ２４は、メモリ３１に対して、LDPC符号の符号ビットを、カラム方向に書き込み、ロウ方向に読み出すときの書き始めの位置を制御することで、カラムツイストインターリーブを行う。
すなわち、カラムツイストインターリーバ２４では、複数のカラムそれぞれについて、符号ビットの書き込みを開始する書き始めの位置を、適宜変更することで、ロウ方向に読み出される、１シンボルとされる複数の符号ビットが、変換検査行列の任意の１行にある1に対応する符号ビットにならないようにする（検査行列の任意の１行にある1に対応する複数の符号ビットが、同一のシンボルに含まれないように、LDPC符号の符号ビットを並び替える）。
ここで、図２２は、変調方式が16QAMであり、かつ、図１６で説明した倍数bが1である場合の、メモリ３１の構成例を示している。したがって、１シンボルにマッピングされるLDPC符号の符号ビットのビット数mは、４ビットであり、また、メモリ３１は、４(=mb)個のカラムで構成されている。
図２２のカラムツイストインターリーバ２４は、（図１６のデマルチプレクサ２５に代わり）、LDPC符号の符号ビットを、メモリ３１を構成する４個のカラムの上から下方向（カラム方向）に書き込むことを、左から右方向のカラムに向かって行う。
そして、符号ビットの書き込みが、最も右のカラムまで終了すると、カラムツイストインターリーバ２４は、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、４ビット（mbビット）単位で、符号ビットを読み出し、カラムツイストインターリーブ後のLDPC符号として、デマルチプレクサ２５の入れ替え部３２（図１６、図１７）に出力する。
但し、図２２のカラムツイストインターリーバ２４では、各カラムの先頭（一番上）の位置のアドレスを0として、カラム方向の各位置のアドレスを、昇順の整数で表すこととすると、最も左のカラムについては、書き始めの位置を、アドレスが0の位置とし、（左から）２番目のカラムについては、書き始めの位置を、アドレスが2の位置とし、３番目のカラムについては、書き始めの位置を、アドレスが4の位置とし、４番目のカラムについては、書き始めの位置を、アドレスが7の位置とする。
なお、書き始めの位置が、アドレスが0の位置以外の位置のカラムについては、符号ビットを、最も下の位置まで書き込んだ後は、先頭（アドレスが0の位置）に戻り、書き始めの位置の直前の位置までの書き込みが行われる。そして、その後、次（右）のカラムへの書き込みが行われる。
以上のようなカラムツイストインターリーブを行うことにより、DVB-S.2の規格に規定されている、符号長Nが64800の全ての符号化率のLDPC符号について、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、16QAMの１個のシンボルとされること（同一のシンボルに含まれること）を回避することができ、その結果、イレージャのある通信路での復号の性能を向上させることができる。
図２３は、DVB-S.2の規格に規定されている、符号長Nが64800の、１１個の符号化率それぞれのLDPC符号について、カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを、変調方式ごとに示している。
デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、QPSKが採用される場合、１シンボルのビット数mは、２ビットであり、倍数bは1となる。
この場合、図２３によれば、メモリ３１は、ロウ方向に2×1(=mb)ビットを記憶する２個のカラムを有し、カラム方向に64800/(2×1)ビットを記憶する。そして、メモリ３１の２個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、それぞれされる。
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、QPSKが採用される場合、１シンボルのビット数mは、２ビットであり、倍数bは2となる。
この場合、図２３によれば、メモリ３１は、ロウ方向に2×2ビットを記憶する４個のカラムを有し、カラム方向に64800/(2×2)ビットを記憶する。そして、メモリ３１の４個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが4の位置と、４番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、16QAMが採用される場合、１シンボルのビット数mは、４ビットであり、倍数bは1となる。
この場合、図２３によれば、メモリ３１は、ロウ方向に4×1ビットを記憶する４個のカラムを有し、カラム方向に64800/(4×1)ビットを記憶する。そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが4の位置と、４番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、16QAMが採用される場合、１シンボルのビット数mは、４ビットであり、倍数bは2となる。
この場合、図２３によれば、メモリ３１は、ロウ方向に4×2ビットを記憶する８個のカラムを有し、カラム方向に64800/(4×2)ビットを記憶する。そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが4の位置と、６番目のカラムの書き始めの位置は、アドレスが5の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、64QAMが採用される場合、１シンボルのビット数mは、６ビットであり、倍数bは1となる。
この場合、図２３によれば、メモリ３１は、ロウ方向に6×1ビットを記憶する６個のカラムを有し、カラム方向に64800/(6×1)ビットを記憶する。そして、メモリ３１の６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが5の位置と、４番目のカラムの書き始めの位置は、アドレスが9の位置と、５番目のカラムの書き始めの位置は、アドレスが10の位置と、６番目のカラムの書き始めの位置は、アドレスが13の位置と、それぞれされる。
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、64QAMが採用される場合、１シンボルのビット数mは、６ビットであり、倍数bは2となる。
この場合、図２３によれば、メモリ３１は、ロウ方向に6×2ビットを記憶する１２個のカラムを有し、カラム方向に64800/(6×2)ビットを記憶する。そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが4の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが5の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、１１番目のカラムの書き始めの位置は、アドレスが8の位置と、１２番目のカラムの書き始めの位置は、アドレスが9の位置と、それぞれされる。
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、256QAMが採用される場合、１シンボルのビット数mは、８ビットであり、倍数bは1となる。
この場合、図２３によれば、メモリ３１は、ロウ方向に8×1ビットを記憶する８個のカラムを有し、カラム方向に64800/(8×1)ビットを記憶する。そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが4の位置と、６番目のカラムの書き始めの位置は、アドレスが5の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、256QAMが採用される場合、１シンボルのビット数mは、８ビットであり、倍数bは2となる。
この場合、図２３によれば、メモリ３１は、ロウ方向に8×2ビットを記憶する１６個のカラムを有し、カラム方向に64800/(8×2)ビットを記憶する。そして、メモリ３１の１６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが3の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが15の位置と、９番目のカラムの書き始めの位置は、アドレスが16の位置と、１０番目のカラムの書き始めの位置は、アドレスが20の位置と、１１番目のカラムの書き始めの位置は、アドレスが22の位置と、１２番目のカラムの書き始めの位置は、アドレスが22の位置と、１３番目のカラムの書き始めの位置は、アドレスが27の位置と、１４番目のカラムの書き始めの位置は、アドレスが27の位置と、１５番目のカラムの書き始めの位置は、アドレスが28の位置と、１６番目のカラムの書き始めの位置は、アドレスが32の位置と、それぞれされる。
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、1024QAMが採用される場合、１シンボルのビット数mは、１０ビットであり、倍数bは1となる。
この場合、図２３によれば、メモリ３１は、ロウ方向に10×1ビットを記憶する１０個のカラムを有し、カラム方向に64800/(10×1)ビットを記憶する。そして、メモリ３１の１０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが3の位置と、３番目のカラムの書き始めの位置は、アドレスが6の位置と、４番目のカラムの書き始めの位置は、アドレスが8の位置と、５番目のカラムの書き始めの位置は、アドレスが11の位置と、６番目のカラムの書き始めの位置は、アドレスが13の位置と、７番目のカラムの書き始めの位置は、アドレスが15の位置と、８番目のカラムの書き始めの位置は、アドレスが17の位置と、９番目のカラムの書き始めの位置は、アドレスが18の位置と、１０番目のカラムの書き始めの位置は、アドレスが20の位置と、それぞれされる。
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、1024QAMが採用される場合、１シンボルのビット数mは、１０ビットであり、倍数bは2となる。
この場合、図２３によれば、メモリ３１は、ロウ方向に10×2ビットを記憶する２０個のカラムを有し、カラム方向に64800/(10×2)ビットを記憶する。そして、メモリ３１の２０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが1の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが5の位置と、６番目のカラムの書き始めの位置は、アドレスが6の位置と、７番目のカラムの書き始めの位置は、アドレスが6の位置と、８番目のカラムの書き始めの位置は、アドレスが9の位置と、９番目のカラムの書き始めの位置は、アドレスが13の位置と、１０番目のカラムの書き始めの位置は、アドレスが14の位置と、１１番目のカラムの書き始めの位置は、アドレスが14の位置と、１２番目のカラムの書き始めの位置は、アドレスが16の位置と、１３番目のカラムの書き始めの位置は、アドレスが21の位置と、１４番目のカラムの書き始めの位置は、アドレスが21の位置と、１５番目のカラムの書き始めの位置は、アドレスが23の位置と、１６番目のカラムの書き始めの位置は、アドレスが25の位置と、１７番目のカラムの書き始めの位置は、アドレスが25の位置と、１８番目のカラムの書き始めの位置は、アドレスが26の位置と、１９番目のカラムの書き始めの位置は、アドレスが28の位置と、２０番目のカラムの書き始めの位置は、アドレスが30の位置と、それぞれされる。
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、4096QAMが採用される場合、１シンボルのビット数mは、１２ビットであり、倍数bは1となる。
この場合、図２３によれば、メモリ３１は、ロウ方向に12×1ビットを記憶する１２個のカラムを有し、カラム方向に64800/(12×1)ビットを記憶する。そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが4の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが5の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、１１番目のカラムの書き始めの位置は、アドレスが8の位置と、１２番目のカラムの書き始めの位置は、アドレスが9の位置と、それぞれされる。
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、4096QAMが採用される場合、１シンボルのビット数mは、１２ビットであり、倍数bは2となる。
この場合、図２３によれば、メモリ３１は、ロウ方向に12×2ビットを記憶する２４個のカラムを有し、カラム方向に64800/(12×2)ビットを記憶する。そして、メモリ３１の２４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが5の位置と、３番目のカラムの書き始めの位置は、アドレスが8の位置と、４番目のカラムの書き始めの位置は、アドレスが8の位置と、５番目のカラムの書き始めの位置は、アドレスが8の位置と、６番目のカラムの書き始めの位置は、アドレスが8の位置と、７番目のカラムの書き始めの位置は、アドレスが10の位置と、８番目のカラムの書き始めの位置は、アドレスが10の位置と、９番目のカラムの書き始めの位置は、アドレスが10の位置と、１０番目のカラムの書き始めの位置は、アドレスが12の位置と、１１番目のカラムの書き始めの位置は、アドレスが13の位置と、１２番目のカラムの書き始めの位置は、アドレスが16の位置と、１３番目のカラムの書き始めの位置は、アドレスが17の位置と、１４番目のカラムの書き始めの位置は、アドレスが19の位置と、１５番目のカラムの書き始めの位置は、アドレスが21の位置と、１６番目のカラムの書き始めの位置は、アドレスが22の位置と、１７番目のカラムの書き始めの位置は、アドレスが23の位置と、１８番目のカラムの書き始めの位置は、アドレスが26の位置と、１９番目のカラムの書き始めの位置は、アドレスが37の位置と、２０番目のカラムの書き始めの位置は、アドレスが39の位置と、２１番目のカラムの書き始めの位置は、アドレスが40の位置と、２２番目のカラムの書き始めの位置は、アドレスが41の位置と、２３番目のカラムの書き始めの位置は、アドレスが41の位置と、２４番目のカラムの書き始めの位置は、アドレスが41の位置と、それぞれされる。
図２４は、DVB-S.2の規格に規定されている、符号長Nが16200の、１０個の符号化率それぞれのLDPC符号について、カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを、変調方式ごとに示している。
デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、QPSKが採用される場合、１シンボルのビット数mは、２ビットであり、倍数bは1となる。
この場合、図２４によれば、メモリ３１は、ロウ方向に2×1ビットを記憶する２個のカラムを有し、カラム方向に16200/(2×1)ビットを記憶する。そして、メモリ３１の２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、それぞれされる。
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、QPSKが採用される場合、１シンボルのビット数mは、２ビットであり、倍数bは2となる。
この場合、図２４によれば、メモリ３１は、ロウ方向に2×2ビットを記憶する４個のカラムを有し、カラム方向に16200/(2×2)ビットを記憶する。そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、それぞれされる。
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、16QAMが採用される場合、１シンボルのビット数mは、４ビットであり、倍数bは1となる。
この場合、図２４によれば、メモリ３１は、ロウ方向に4×1ビットを記憶する４個のカラムを有し、カラム方向に16200/(4×1)ビットを記憶する。そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、それぞれされる。
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、16QAMが採用される場合、１シンボルのビット数mは、４ビットであり、倍数bは2となる。
この場合、図２４によれば、メモリ３１は、ロウ方向に4×2ビットを記憶する８個のカラムを有し、カラム方向に16200/(4×2)ビットを記憶する。そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが1の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが20の位置と、７番目のカラムの書き始めの位置は、アドレスが20の位置と、８番目のカラムの書き始めの位置は、アドレスが21の位置と、それぞれされる。
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、64QAMが採用される場合、１シンボルのビット数mは、６ビットであり、倍数bは1となる。
この場合、図２４によれば、メモリ３１は、ロウ方向に6×1ビットを記憶する６個のカラムを有し、カラム方向に16200/(6×1)ビットを記憶する。そして、メモリ３１の６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、64QAMが採用される場合、１シンボルのビット数mは、６ビットであり、倍数bは2となる。
この場合、図２４によれば、メモリ３１は、ロウ方向に6×2ビットを記憶する１２個のカラムを有し、カラム方向に16200/(6×2)ビットを記憶する。そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが3の位置と、８番目のカラムの書き始めの位置は、アドレスが3の位置と、９番目のカラムの書き始めの位置は、アドレスが3の位置と、１０番目のカラムの書き始めの位置は、アドレスが6の位置と、１１番目のカラムの書き始めの位置は、アドレスが7の位置と、１２番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、256QAMが採用される場合、１シンボルのビット数mは、８ビットであり、倍数bは1となる。
この場合、図２４によれば、メモリ３１は、ロウ方向に8×1ビットを記憶する８個のカラムを有し、カラム方向に16200/(8×1)ビットを記憶する。そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが1の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが20の位置と、７番目のカラムの書き始めの位置は、アドレスが20の位置と、８番目のカラムの書き始めの位置は、アドレスが21の位置と、それぞれされる。
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、1024QAMが採用される場合、１シンボルのビット数mは、１０ビットであり、倍数bは1となる。
この場合、図２４によれば、メモリ３１は、ロウ方向に10×1ビットを記憶する１０個のカラムを有し、カラム方向に16200/(10×1)ビットを記憶する。そして、メモリ３１の１０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが1の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが3の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが4の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、1024QAMが採用される場合、１シンボルのビット数mは、１０ビットであり、倍数bは2となる。
この場合、図２４によれば、メモリ３１は、ロウ方向に10×2ビットを記憶する２０個のカラムを有し、カラム方向に16200/(10×2)ビットを記憶する。そして、メモリ３１の２０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが2の位置と、８番目のカラムの書き始めの位置は、アドレスが2の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが5の位置と、１１番目のカラムの書き始めの位置は、アドレスが5の位置と、１２番目のカラムの書き始めの位置は、アドレスが5の位置と、１３番目のカラムの書き始めの位置は、アドレスが5の位置と、１４番目のカラムの書き始めの位置は、アドレスが7の位置と、１５番目のカラムの書き始めの位置は、アドレスが7の位置と、１６番目のカラムの書き始めの位置は、アドレスが7の位置と、１７番目のカラムの書き始めの位置は、アドレスが7の位置と、１８番目のカラムの書き始めの位置は、アドレスが8の位置と、１９番目のカラムの書き始めの位置は、アドレスが8の位置と、２０番目のカラムの書き始めの位置は、アドレスが10の位置と、それぞれされる。
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、4096QAMが採用される場合、１シンボルのビット数mは、１２ビットであり、倍数bは1となる。
この場合、図２４によれば、メモリ３１は、ロウ方向に12×1ビットを記憶する１２個のカラムを有し、カラム方向に16200/(12×1)ビットを記憶する。そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが3の位置と、８番目のカラムの書き始めの位置は、アドレスが3の位置と、９番目のカラムの書き始めの位置は、アドレスが3の位置と、１０番目のカラムの書き始めの位置は、アドレスが6の位置と、１１番目のカラムの書き始めの位置は、アドレスが7の位置と、１２番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、4096QAMが採用される場合、１シンボルのビット数mは、１２ビットであり、倍数bは2となる。
この場合、図２４によれば、メモリ３１は、ロウ方向に12×2ビットを記憶する２４個のカラムを有し、カラム方向に16200/(12×2)ビットを記憶する。そして、メモリ３１の２４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが0の位置と、５番目のカラムの書き始めの位置は、アドレスが0の位置と、６番目のカラムの書き始めの位置は、アドレスが0の位置と、７番目のカラムの書き始めの位置は、アドレスが0の位置と、８番目のカラムの書き始めの位置は、アドレスが1の位置と、９番目のカラムの書き始めの位置は、アドレスが1の位置と、１０番目のカラムの書き始めの位置は、アドレスが1の位置と、１１番目のカラムの書き始めの位置は、アドレスが2の位置と、１２番目のカラムの書き始めの位置は、アドレスが2の位置と、１３番目のカラムの書き始めの位置は、アドレスが2の位置と、１４番目のカラムの書き始めの位置は、アドレスが3の位置と、１５番目のカラムの書き始めの位置は、アドレスが7の位置と、１６番目のカラムの書き始めの位置は、アドレスが9の位置と、１７番目のカラムの書き始めの位置は、アドレスが9の位置と、１８番目のカラムの書き始めの位置は、アドレスが9の位置と、１９番目のカラムの書き始めの位置は、アドレスが10の位置と、２０番目のカラムの書き始めの位置は、アドレスが10の位置と、２１番目のカラムの書き始めの位置は、アドレスが10の位置と、２２番目のカラムの書き始めの位置は、アドレスが10の位置と、２３番目のカラムの書き始めの位置は、アドレスが10の位置と、２４番目のカラムの書き始めの位置は、アドレスが11の位置と、それぞれされる。
次に、図２５のフローチャートを参照して、図８の送信装置１１で行われる送信処理について説明する。
LDPC符号化部２１は、そこに、対象データが供給されるのを待って、ステップＳ１０１において、対象データを、LDPC符号に符号化し、そのLDPC符号を、ビットインターリーバ２２に供給して、処理は、ステップＳ１０２に進む。
ビットインターリーバ２２では、ステップＳ１０２において、LDPC符号化部２１からのLDPC符号を対象として、ビットインターリーブが行われ、そのビットインターリーブ後のLDPC符号が、マッピング部２６に供給されて、処理は、ステップＳ１０３に進む。
すなわち、ステップＳ１０２では、ビットインターリーバ２２において、バリティインターリーバ２３が、LDPC符号化部２１からのLDPC符号を対象として、パリティインターリーブを行い、そのパリティインターリーブ後のLDPC符号を、カラムツイストインターリーバ２４に供給する。
カラムツイストインターリーバ２４は、パリティインターリーバ２３からのLDPC符号を対象として、カラムツイストインターリーブを行い、デマルチプレクサ２５は、カラムツイストインターリーバ２４によるカラムツイストインターリーブ後のLDPC符号を対象として、入れ替え処理を行う。そして、入れ替え処理後のLDPC符号は、デマルチプレクサ２５から、マッピング部２６に供給される。
マッピング部２６は、ステップＳ１０３において、デマルチプレクサ２５からのLDPC符号のmビットの符号ビットを、直交変調部２７で行われる直交変調の変調方式で定める信号点が表すシンボルにマッピングし、直交変調部２７に供給して、処理は、ステップＳ１０４に進む。
直交変調部２７は、ステップＳ１０４において、マッピング部２６からのシンボルに従い、搬送波の直交変調を行って、処理は、ステップＳ１０５に進み、直交変調の結果得られる変調信号を送信して、処理を終了する。
なお、図２５の送信処理は繰り返し行われる。
以上のように、パリティインターリーブや、カラムツイストインターリーブを行うことで、LDPC符号の複数の符号ビットを１個のシンボルとして送信する場合の、イレージャやバースト誤りに対する耐性を向上させることができる。
ここで、図８では、説明の便宜のため、パリティインターリーブを行うブロックであるパリティインターリーバ２３と、カラムツイストインターリーブを行うブロックであるカラムツイストインターリーバ２４とを、別個に構成するようにしたが、パリティインターリーバ２３とカラムツイストインターリーバ２４とは、一体的に構成することができる。
すなわち、パリティインターリーブと、カラムツイストインターリーブとは、いずれも、メモリに対する符号ビットの書き込み、及び読み出しによって行うことができ、符号ビットの書き込みを行うアドレス（書き込みアドレス）を、符号ビットの読み出しを行うアドレス（読み出しアドレス）に変換する行列によって表すことができる。
したがって、パリティインターリーブを表す行列と、カラムツイストインターリーブを表す行列とを乗算して得られる行列を求めておけば、その行列によって、符号ビットを変換することで、パリティインターリーブを行い、さらに、そのパリティインターリーブ後のLDPC符号をカラムツイストインターリーブした結果を得ることができる。
また、パリティインターリーバ２３とカラムツイストインターリーバ２４に加えて、デマルチプレクサ２５も、一体的に構成することが可能である。
すなわち、デマルチプレクサ２５で行われる入れ替え処理も、LDPC符号を記憶するメモリ３１の書き込みアドレスを、読み出しアドレスに変換する行列によって表すことができる。
したがって、パリティインターリーブを表す行列、カラムツイストインターリーブを表す行列、及び、入れ替え処理を表す行列を乗算して得られる行列を求めておけば、その行列によって、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理を、一括して行うことができる。
なお、パリティインターリーブと、カラムツイストインターリーブとについては、そのうちのいずれか一方だけを行うようにすることが可能である。
次に、図２６ないし図２８を参照して、図８の送信装置１１について行った、エラーレート(bit error rate)を計測するシミュレーションについて説明する。
シミュレーションは、D/Uが0dBのフラッタ(flutter)がある通信路を採用して行った。
図２６は、シミュレーションで採用した通信路のモデルを示している。
すなわち、図２６のAは、シミュレーションで採用したフラッタのモデルを示している。
また、図２６のBは、図２６のAのモデルで表されるフラッタがある通信路のモデルを示している。
なお、図２６のBにおいて、Hは、図２６のAのフラッタのモデルを表す。また、図２６のBにおいて、Nは、ICI(Inter Carrier Interference)を表し、シミュレーションでは、そのパワーの期待値E[N2]を、AWGNで近似した。
図２７及び図２８は、シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示している。
なお、図２７は、変調方式が16QAMで、符号化率(r)が(3/4)で、入れ替え方式が第１の入れ替え方式である場合の、エラーレートとドップラ周波数fdとの関係を示している。また、図２８は、変調方式が64QAMで、符号化率(r)が(5/6)で、入れ替え方式が第１の入れ替え方式である場合の、エラーレートとドップラ周波数fdとの関係を示している。
さらに、図２７及び図２８において、太線は、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のすべてを行った場合の、エラーレートとドップラ周波数fdとの関係を示しており、細線は、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のうちの、入れ替え処理だけを行った場合の、エラーレートとドップラ周波数fdとの関係を示している。
図２７及び図２８のいずれにおいても、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のすべてを行った場合の方が、入れ替え処理だけを行った場合よりも、エラーレートが向上する（小さくなる）ことが分かる。
次に、図２９は、図７の受信装置１２の構成例を示すブロック図である。
図２９において、受信装置１２は、送信装置１１（図７）からの変調信号を受信するデータ処理装置であり、直交復調部５１、デマッピング部５２、デインターリーバ５３、及びLDPC復号部５６から構成される。
直交復調部５１は、送信装置１１からの変調信号を受信し、直交復調を行って、その結果得られるシンボル(I及びQ軸方向それぞれの値）を、デマッピング部５２に供給する。
デマッピング部５２は、直交復調部５１からのシンボルを、LDPC符号の符号ビットにするデマッピングを行い、デインターリーバ５３に供給する。
デインターリーバ５３は、マルチプレクサ(MUX)５４、及びカラムツイストデインターリーバ５５から構成され、デマッピング部５２からのLDPC符号の符号ビットのデインターリーブを行う。
すなわち、マルチプレクサ５４は、デマッピング部５２からのLDPC符号を対象として、図８のデマルチプレクサ２５が行う入れ替え処理に対応する逆入れ替え処理（入れ替え処理の逆の処理）、すなわち、入れ替え処理によって入れ替えられた符号ビットの位置を元の位置に戻す逆入れ替え処理を行い、その結果得られるLDPC符号を、カラムツイストデインターリーバ５５に供給する。
カラムツイストデインターリーバ５５は、マルチプレクサ５４からのLDPC符号を対象として、図８のカラムツイストインターリーバ２４が行う並び替え処理としてのカラムツイストインターリーブに対応するカラムツイストデインターリーブ（カラムツイストインターリーブの逆の処理）、すなわち、並び替え処理としてのカラムツイストインターリーブによって並びが変更されたLDPC符号の符号ビットを、元の並びに戻す逆並び替え処理としての、例えば、カラムツイストデインターリーブを行う。
具体的には、カラムツイストデインターリーバ５５は、図２２等に示したメモリ３１と同様に構成される、デインターリーブ用のメモリに対して、LDPC符号の符号ビットを書き込み、さらに読み出すことで、カラムツイストデインターリーブを行う。
但し、カラムツイストデインターリーバ５５では、符号ビットの書き込みは、メモリ３１からの符号ビットの読み出し時の読み出しアドレスを、書き込みアドレスとして用いて、デインターリーブ用のメモリのロウ方向に行われる。また、符号ビットの読み出しは、メモリ３１への符号ビットの書き込み時の書き込みアドレスを、読み出しアドレスとして用いて、デインターリーブ用のメモリのカラム方向に行われる。
カラムツイストデインターリーブの結果得られるLDPC符号は、カラムツイストデインターリーバ５５からLDPC復号部５６に供給される。
ここで、デマッピング部５２から、デインターリーバ５３に供給されるLDPC符号には、パリティインターリーブ、カラムツイストインターリーブ、及び入れ替え処理が、その順番で施されているが、デインターリーバ５３では、入れ替え処理に対応する逆入れ替え処理、及び、カラムツイストインターリーブに対応するカラムツイストデインターリーブしか行われず、したがって、パリティインターリーブに対応するパリティデインターリーブ（パリティインターリーブの逆の処理）、すなわち、パリティインターリーブによって並びが変更されたLDPC符号の符号ビットを、元の並びに戻すパリティデインターリーブは、行われない。
したがって、デインターリーバ５３（のカラムツイストデインターリーバ５５）から、LDPC復号部５６には、逆入れ替え処理、及び、カラムツイストデインターリーブが行われ、かつ、パリティデインターリーブが行われていないLDPC符号が供給される。
LDPC復号部５６は、デインターリーバ５３からのLDPC符号のLDPC復号を、図８のLDPC符号化部２１がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行い、その結果得られるデータを、対象データの復号結果として出力する。
図３０は、図２９の受信装置１２が行う受信処理を説明するフローチャートである。
直交復調部５１は、ステップＳ１１１において、送信装置１１からの変調信号を受信して、処理は、ステップＳ１１２に進み、その変調信号の直交復調を行う。直交復調部５１は、直交復調の結果得られるシンボルを、デマッピング部５２に供給して、処理は、ステップＳ１１２からステップＳ１１３に進む。
ステップＳ１１３では、デマッピング部５２は、直交復調部５１からのシンボルを、LDPC符号の符号ビットにするデマッピングを行い、デインターリーバ５３に供給して、処理は、ステップＳ１１４に進む。
ステップＳ１１４では、デインターリーバ５３は、デマッピング部５２からのLDPC符号の符号ビットのデインターリーブを行って、処理は、ステップＳ１１５に進む。
すなわち、ステップＳ１１４では、デインターリーバ５３において、マルチプレクサ５４が、デマッピング部５２からのLDPC符号を対象として、逆入れ替え処理を行い、その結果得られるLDPC符号を、カラムツイストデインターリーバ５５に供給する。
カラムツイストデインターリーバ５５は、マルチプレクサ５４からのLDPC符号を対象として、カラムツイストデインターリーブを行い、その結果得られるLDPC符号を、LDPC復号部５６に供給する。
ステップＳ１１５では、LDPC復号部５６が、カラムツイストデインターリーバ５５からのLDPC符号のLDPC復号を、図８のLDPC符号化部２１がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行い、その結果得られるデータを、対象データの復号結果として出力して、処理は終了する。
なお、図３０の受信処理は、繰り返し行われる。
また、図２９でも、図８の場合と同様に、説明の便宜のため、逆入れ替え処理を行うマルチプレクサ５４と、カラムツイストデインターリーブを行うカラムツイストデインターリーバ５５とを、別個に構成するようにしたが、マルチプレクサ５４とカラムツイストデインターリーバ５５とは、一体的に構成することができる。
さらに、図８の送信装置１１において、カラムツイストインターリーブを行わない場合には、図２９の受信装置１２において、カラムツイストデインターリーバ５５は、設ける必要がない。
次に、図２９のLDPC復号部５６で行われるLDPC復号について、さらに説明する。
図２９のLDPC復号部５６では、上述したように、カラムツイストデインターリーバ５５からの、逆入れ替え処理、及び、カラムツイストデインターリーブが行われ、かつ、パリティデインターリーブが行われていないLDPC符号のLDPC復号が、図８のLDPC符号化部２１がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行われる。
ここで、LDPC復号を、変換検査行列を用いて行うことで、回路規模を抑制しつつ、動作周波数を十分実現可能な範囲に抑えることが可能となるLDPC復号が先に提案されている（例えば、特開2004-343170号公報を参照）。
そこで、まず、図３１ないし図３４を参照して、先に提案されている、変換検査行列を用いたLDPC復号について説明する。
図３１は、符号長Nが90で、符号化率が2/3のLDPC符号の検査行列Hの例を示している。
なお、図３１では（後述する図３２及び図３３においても同様）、0を、ピリオド(.)で表現している。
図３１の検査行列Hでは、パリティ行列が階段構造になっている。
図３２は、図３１の検査行列Hに、式（８）の行置換と、式（９）の列置換を施して得られる検査行列H'を示している。
行置換:6s+t+1行目→5t+s+1行目
・・・（８）
列置換:6x+y+61列目→5y+x+61列目
・・・（９）
但し、式（８）及び（９）において、s，t，x，yは、それぞれ、０≦s＜５，０≦t＜６，０≦x＜５，０≦t＜６の範囲の整数である。
式（８）の行置換によれば、６で割って余りが１になる１，７，１３，１９，２５行目を、それぞれ、１，２，３，４，５行目に、６で割って余りが２になる２，８，１４，２０，２６行目を、それぞれ、６，７，８，９，１０行目に、という具合に置換が行われる。
また、式（９）の列置換によれば、６１列目以降（パリティ行列）に対して、６で割って余りが１になる６１，６７，７３，７９，８５列目を、それぞれ、６１，６２，６３，６４，６５列目に、６で割って余りが２になる６２，６８，７４，８０，８６列目を、それぞれ、６６，６７，６８，６９，７０列目に、という具合に置換が行われる。
このようにして、図３１の検査行列Hに対して、行と列の置換を行って得られた行列(matrix)が、図３２の検査行列H'である。
ここで、検査行列Hの行置換を行っても、LDPC符号の符号ビットの並びには影響しない。
また、式（９）の列置換は、上述の、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブの、情報長Kを60と、巡回構造の単位の列数Pを5と、パリティ長M（ここでは、30）の約数q(=M/P)を６と、それぞれしたときのパリティインターリーブに相当する。
図３２の検査行列（以下、適宜、置換検査行列という）H'に対して、図３１の検査行列（以下、適宜、元の検査行列という）HのLDPC符号に、式（９）と同一の置換を行ったものを乗じると、０ベクトルが出力される。すなわち、元の検査行列HのLDPC符号（１符号語）としての行ベクトルcに、式（９）の列置換を施して得られる行ベクトルをc'と表すこととすると、検査行列の性質から、HcTは、０ベクトルとなるから、H'c'Tも、当然、０ベクトルとなる。
以上から、図３２の変換検査行列H'は、元の検査行列HのLDPC符号cに、式（９）の列置換を行って得られるLDPC符号c'の検査行列になっている。
したがって、元の検査行列HのLDPC符号cに、式（９）の列置換を行い、その列置換後のLDPC符号c'を、図３２の変換検査行列H'を用いて復号（LDPC復号）し、その復号結果に、式（９）の列置換の逆置換を施すことで、元の検査行列HのLDPC符号を、その検査行列Hを用いて復号する場合と同様の復号結果を得ることができる。
図３３は、５×５の行列の単位に間隔を空けた、図３２の変換検査行列H'を示している。
図３３においては、変換検査行列H'は、５×５の単位行列、その単位行列の１のうち１個以上が０になった行列（以下、適宜、準単位行列という）、単位行列または準単位行列をサイクリックシフト(cyclic shift)した行列（以下、適宜、シフト行列という）、単位行列、準単位行列、またはシフト行列のうちの２以上の和（以下、適宜、和行列という）、５×５の０行列の組合わせで表されている。
図３３の変換検査行列H'は、５×５の単位行列、準単位行列、シフト行列、和行列、０行列で構成されているということができる。そこで、変換検査行列H'を構成する、これらの５×５の行列を、以下、適宜、構成行列という。
P×Pの構成行列で表される検査行列で表されるLDPC符号の復号には、チェックノード演算、及びバリアブルノード演算を、P個同時に行うアーキテクチャ(architecture)を用いることができる。
図３４は、そのような復号を行う復号装置の構成例を示すブロック図である。
すなわち、図３４は、図３１の元の検査行列Hに対して、少なくとも、式（９）の列置換を行って得られる図３３の変換検査行列H'を用いて、LDPC符号の復号を行う復号装置の構成例を示している。
図３４の復号装置は、６つのFIFO３００1ないし３００6からなる枝データ格納用メモリ３００、FIFO３００1ないし３００6を選択するセレクタ３０１、チェックノード計算部３０２、２つのサイクリックシフト回路３０３及び３０８、１８個のFIFO３０４1ないし３０４18からなる枝データ格納用メモリ３０４、FIFO３０４1ないし３０４18を選択するセレクタ３０５、受信情報を格納する受信データ用メモリ３０６、バリアブルノード計算部３０７、復号語計算部３０９、受信データ並べ替え部３１０、復号データ並べ替え部３１１からなる。
まず、枝データ格納用メモリ３００と３０４へのデータの格納方法について説明する。
枝データ格納用メモリ３００は、図３３の変換検査行列H'の行数３０を構成行列の行数５で除算した数である６つのFIFO３００1ないし３００6から構成されている。FIFO３００y（ｙ＝１，２，・・・，６）は、複数の段数の記憶領域からなり、各段数の記憶領域には、構成行列の行数及び列数である５つの枝に対応するメッセージを同時に読み出しもしくは書き込むことができるようになっている。また、FIFO３００yの記憶領域の段数は、図３３の変換検査行列の行方向の１の数（ハミング重み）の最大数である９になっている。
FIFO３００1には、図３３の変換検査行列H'の第１行目から第５行目までの１の位置に対応するデータ（バリアブルノードからのメッセージvi）が、各行共に横方向に詰めた形に（０を無視した形で）格納される。すなわち、第ｊ行第ｉ列を、(j,i)と表すこととすると、FIFO３００1の第１段の記憶領域には、変換検査行列H'の(1,1)から(5,5)の５×５の単位行列の１の位置に対応するデータが格納される。第２段の記憶領域には、変換検査行列H'の(1,21)から(5,25)のシフト行列（５×５の単位行列を右方向に３つだけサイクリックシフトしたシフト行列）の１の位置に対応するデータが格納される。第３から第８段の記憶領域も同様に、変換検査行列H'と対応付けてデータが格納される。そして、第９段の記憶領域には、変換検査行列H'の(1,86)から(5,90)のシフト行列（５×５の単位行列のうちの１行目の１を０に置き換えて１つだけ左にサイクリックシフトしたシフト行列）の１の位置に対応するデータが格納される。
FIFO３００2には、図３３の変換検査行列H'の第６行目から第１０行目までの１の位置に対応するデータが格納される。すなわち、FIFO３００2の第１段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列（５×５の単位行列を右に１つだけサイクリックシフトした第１のシフト行列と、右に２つだけサイクリックシフトした第２のシフト行列の和である和行列）を構成する第１のシフト行列の１の位置に対応するデータが格納される。また、第２段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列を構成する第２のシフト行列の１の位置に対応するデータが格納される。
すなわち、重みが２以上の構成行列については、その構成行列を、重みが１であるP×Pの単位行列、その要素である１のうち１個以上が０になった準単位行列、又は単位行列もしくは準単位行列をサイクリックシフトしたシフト行列のうちの複数の和の形で表現したときの、その重みが１の単位行列、準単位行列、又はシフト行列の１の位置に対応するデータ（単位行列、準単位行列、又はシフト行列に属する枝に対応するメッセージ）は、同一アドレス（FIFO３００1ないし３００6のうちの同一のFIFO）に格納される。
以下、第３から第９段の記憶領域についても、変換検査行列H'に対応付けてデータが格納される。
FIFO３００3ないし３００6も同様に変換検査行列H'に対応付けてデータを格納する。
枝データ格納用メモリ３０４は、変換検査行列H'の列数９０を、構成行列の列数である５で割った１８個のFIFO３０４1ないし３０４18から構成されている。FIFO３０４x（ｘ＝１，２，・・・，１８）は、複数の段数の記憶領域からなり、各段の記憶領域には、変換構成行列H'の行数及び列数である５つの枝に対応するメッセージを同時に読み出しもしくは書き込むことができるようになっている。
FIFO３０４1には、図３３の変換検査行列H'の第１列目から第５列目までの１の位置に対応するデータ（チェックノードからのメッセージuj）が、各列共に縦方向に詰めた形に（０を無視した形で）格納される。すなわち、FIFO３０４1の第１段の記憶領域には、変換検査行列H'の(1,1)から(5,5)の５×５の単位行列の１の位置に対応するデータが格納される。第２段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列（５×５の単位行列を右に１つだけサイクリックシフトした第１のシフト行列と、右に２つだけサイクリックシフトした第２のシフト行列との和である和行列）を構成する第１のシフト行列の１の位置に対応するデータが格納される。また、第３段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列を構成する第２のシフト行列の１の位置に対応するデータが格納される。
すなわち、重みが２以上の構成行列については、その構成行列を、重みが１であるP×Pの単位行列、その要素である１のうち１個以上が０になった準単位行列、又は単位行列もしくは準単位行列をサイクリックシフトしたシフト行列のうちの複数の和の形で表現したときの、その重みが１の単位行列、準単位行列、又はシフト行列の１の位置に対応するデータ（単位行列、準単位行列、又はシフト行列に属する枝に対応するメッセージ）は、同一アドレス（FIFO３０４1ないし３０４18のうちの同一のFIFO）に格納される。
以下、第４及び第５段の記憶領域についても、変換検査行列H'に対応付けて、データが格納される。このFIFO３０４1の記憶領域の段数は、変換検査行列H'の第１列から第５列における行方向の１の数（ハミング重み）の最大数である５になっている。
FIFO３０４2と３０４3も同様に変換検査行列H'に対応付けてデータを格納し、それぞれの長さ（段数）は、５である。FIFO３０４4ないし３０４12も同様に、変換検査行列H'に対応付けてデータを格納し、それぞれの長さは３である。FIFO３０４13ないし３０４18も同様に、変換検査行列H'に対応付けてデータを格納し、それぞれの長さは２である。
次に、図３４の復号装置の動作について説明する。
枝データ格納用メモリ３００は、６つのFIFO３００1ないし３００6からなり、前段のサイクリックシフト回路３０８から供給される５つのメッセージD311が、変換検査行列H'どの行に属するかの情報（Matrixデータ）D312に従って、データを格納するFIFOを、FIFO３００1ないし３００6の中から選び、選んだFIFOに５つのメッセージD311をまとめて順番に格納していく。また、枝データ格納用メモリ３００は、データを読み出す際には、FIFO３００1から５つのメッセージD3001を順番に読み出し、次段のセレクタ３０１に供給する。枝データ格納用メモリ３００は、FIFO３００1からのメッセージの読み出しの終了後、FIFO３００2ないし３００6からも、順番に、メッセージを読み出し、セレクタ３０１に供給する。
セレクタ３０１は、セレクト信号D301に従って、FIFO３００1ないし３００6のうちの、現在データが読み出されているFIFOからの５つのメッセージを選択し、メッセージD302として、チェックノード計算部３０２に供給する。
チェックノード計算部３０２は、５つのチェックノード計算器３０２1ないし３０２5からなり、セレクタ３０１を通して供給されるメッセージD302(D3021ないしD3025)（式（７）のメッセージvi）を用いて、式（７）に従ってチェックノード演算を行い、そのチェックノード演算の結果得られる５つのメッセージD303(D3031ないしD3035)（式（７）のメッセージuj)をサイクリックシフト回路３０３に供給する。
サイクリックシフト回路３０３は、チェックノード計算部３０２で求められた５つのメッセージD3031ないしD3035を、対応する枝が変換検査行列H'において元となる単位行列を幾つサイクリックシフトしたものであるかの情報（Matrixデータ）D305を元にサイクリックシフトし、その結果をメッセージD304として、枝データ格納用メモリ３０４に供給する。
枝データ格納用メモリ３０４は、１８個のFIFO３０４1ないし３０４18からなり、前段のサイクリックシフト回路３０３から供給される５つのメッセージD304が変換検査行列H'のどの行に属するかの情報D305に従って、データを格納するFIFOを、FIFO３０４1ないし３０４18の中から選び、選んだFIFOに５つのメッセージD304をまとめて順番に格納していく。また、枝データ格納用メモリ３０４は、データを読み出す際には、FIFO３０４1から５つのメッセージD3061を順番に読み出し、次段のセレクタ３０５に供給する。枝データ格納用メモリ３０４は、FIFO３０４1からのデータの読み出しの終了後、FIFO３０４2ないし３０４18からも、順番に、メッセージを読み出し、セレクタ３０５に供給する。
セレクタ３０５は、セレクト信号D307に従って、FIFO３０４1ないし３０４18のうちの、現在データが読み出されているFIFOからの５つのメッセージを選択し、メッセージD308として、バリアブルノード計算部３０７と復号語計算部３０９に供給する。
一方、受信データ並べ替え部３１０は、通信路を通して受信したLDPC符号D313を、式（９）の列置換を行うことにより並べ替え、受信データD314として、受信データ用メモリ３０６に供給する。受信データ用メモリ３０６は、受信データ並べ替え部３１０から供給される受信データD314から、受信LLR（対数尤度比）を計算して記憶し、その受信LLRを５個ずつまとめて受信値D309として、バリアブルノード計算部３０７と復号語計算部３０９に供給する。
バリアブルノード計算部３０７は、５つのバリアブルノード計算器３０７1ないし３０７5からなり、セレクタ３０５を通して供給されるメッセージD308(D3081ないしD3085)（式（１）のメッセージuj）と、受信データ用メモリ３０６から供給される５つの受信値D309（式（１）の受信値u0i）を用いて、式（１）に従ってバリアブルノード演算を行い、その演算の結果得られるメッセージD310(D3101ないしD3105)（式（１）のメッセージvi）を、サイクリックシフト回路３０８に供給する。
サイクリックシフト回路３０８は、バリアブルノード計算部３０７で計算されたメッセージD3101ないしD3105を、対応する枝が変換検査行列H'において元となる単位行列を幾つサイクリックシフトしたものであるかの情報を元にサイクリックシフトし、その結果をメッセージD311として、枝データ格納用メモリ３００に供給する。
以上の動作を１巡することで、LDPC符号の１回の復号を行うことができる。図３４の復号装置は、所定の回数だけLDPC符号を復号した後、復号語計算部３０９及び復号データ並べ替え部３１１において、最終的な復号結果を求めて出力する。
すなわち、復号語計算部３０９は、５つの復号語計算器３０９1ないし３０９5からなり、セレクタ３０５が出力する５つのメッセージD308(D3081ないしD3085)（式（５）のメッセージuj）と、受信データ用メモリ３０６から供給される５つの受信値D309（式（５）の受信値u0i）を用い、複数回の復号の最終段として、式（５）に基づいて、復号結果（復号語）を計算して、その結果得られる復号データD315を、復号データ並べ替え部３１１に供給する。
復号データ並べ替え部３１１は、復号語計算部３０９から供給される復号データD315を対象に、式（９）の列置換の逆置換を行うことにより、その順序を並べ替え、最終的な復号結果D316として出力する。
以上のように、検査行列（元の検査行列）に対して、行置換と列置換のうちの一方又は両方を施し、P×Pの単位行列、その要素の１のうち１個以上が０になった準単位行列、単位行列もしくは準単位行列をサイクリックシフトしたシフト行列、単位行列、準単位行列、もしくはシフト行列の複数の和である和行列、P×Pの０行列の組合せ、つまり、構成行列の組み合わせで表すことができる検査行列（変換検査行列）に変換することで、LDPC符号の復号を、チェックノード演算とバリアブルノード演算をP個同時に行うアーキテクチャ(architecture)を採用することが可能となり、これにより、ノード演算を、P個同時に行うことで動作周波数を実現可能な範囲に抑えて、多数の繰り返し復号を行うことができる。
図２９の受信装置１２を構成するLDPC復号部５６は、図３４の復号装置と同様に、チェックノード演算とバリアブルノード演算をP個同時に行うことで、LDPC復号を行うようになっている。
すなわち、いま、説明を簡単にするために、図８の送信装置１１を構成するLDPC符号化部２１が出力するLDPC符号の検査行列が、例えば、図３１に示した、パリティ行列が階段構造になっている検査行列Hであるとすると、送信装置１１のパリティインターリーバ２３では、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブが、情報長Kを60に、巡回構造の単位の列数Pを5に、パリティ長Mの約数q(=M/P)を６に、それぞれして行われる。
このパリティインターリーブは、上述したように、式（９）の列置換に相当するから、LDPC復号部５６では、式（９）の列置換を行う必要がない。
このため、図２９の受信装置１２では、上述したように、カラムツイストデインターリーバ５５から、LDPC復号部５６に対して、パリティデインターリーブが行われていないLDPC符号、つまり、式（９）の列置換が行われた状態のLDPC符号が供給され、LDPC復号部５６では、式（９）の列置換を行わないことを除けば、図３４の復号装置と同様の処理が行われる。
すなわち、図３５は、図２９のLDPC復号部５６の構成例を示している。
図３５において、LDPC復号部５６は、図３４の受信データ並べ替え部３１０が設けられていないことを除けば、図３４の復号装置と同様に構成されており、式（９）の列置換が行われないことを除いて、図３４の復号装置と同様の処理を行うため、その説明は省略する。
以上のように、LDPC復号部５６は、受信データ並べ替え部３１０を設けずに構成することができるので、図３４の復号装置よりも、規模を削減することができる。
なお、図３１ないし図３５では、説明を簡単にするために、LDPC符号の符号長Nを90と、情報長Kを60と、巡回構造の単位の列数（構成行列の行数及び列数）Pを5と、パリティ長Mの約数q(=M/P)を６と、それぞれしたが、符号長N、情報長K、巡回構造の単位の列数P、及び約数q(=M/P)のそれぞれは、上述した値に限定されるものではない。
すなわち、図８の送信装置１１において、LDPC符号化部２１が出力するのは、例えば、符号長Nを64800と、情報長KをN-Pq(=N-M)と、巡回構造の単位の列数Pを360と、約数qをM/Pと、それぞれするLDPC符号であるが、図３５のLDPC復号部５６は、そのようなLDPC符号を対象として、チェックノード演算とバリアブルノード演算をP個同時に行うことで、LDPC復号を行う場合にも適用可能である。
次に、上述した一連の処理は、ハードウェアにより行うこともできるし、ソフトウェアにより行うこともできる。一連の処理をソフトウェアによって行う場合には、そのソフトウェアを構成するプログラムが、汎用のコンピュータ等にインストールされる。
そこで、図３６は、上述した一連の処理を実行するプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。
プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク４０５やＲＯＭ４０３に予め記録しておくことができる。
あるいはまた、プログラムは、フレキシブルディスク、CD-ROM(Compact Disc Read Only Memory)，MO(Magneto Optical)ディスク，DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリなどのリムーバブル記録媒体４１１に、一時的あるいは永続的に格納（記録）しておくことができる。このようなリムーバブル記録媒体４１１は、いわゆるパッケージソフトウエアとして提供することができる。
なお、プログラムは、上述したようなリムーバブル記録媒体４１１からコンピュータにインストールする他、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送し、コンピュータでは、そのようにして転送されてくるプログラムを、通信部４０８で受信し、内蔵するハードディスク４０５にインストールすることができる。
コンピュータは、CPU(Central Processing Unit)４０２を内蔵している。CPU４０２には、バス４０１を介して、入出力インタフェース４１０が接続されており、CPU４０２は、入出力インタフェース４１０を介して、ユーザによって、キーボードや、マウス、マイク等で構成される入力部４０７が操作等されることにより指令が入力されると、それに従って、ROM(Read Only Memory)４０３に格納されているプログラムを実行する。あるいは、また、CPU４０２は、ハードディスク４０５に格納されているプログラム、衛星若しくはネットワークから転送され、通信部４０８で受信されてハードディスク４０５にインストールされたプログラム、又はドライブ４０９に装着されたリムーバブル記録媒体４１１から読み出されてハードディスク４０５にインストールされたプログラムを、RAM(Random Access Memory)４０４にロードして実行する。これにより、CPU４０２は、上述したフローチャートに従った処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU４０２は、その処理結果を、必要に応じて、例えば、入出力インタフェース４１０を介して、LCD(Liquid Crystal Display)やスピーカ等で構成される出力部４０６から出力、あるいは、通信部４０８から送信、さらには、ハードディスク４０５に記録等させる。
ここで、本明細書において、コンピュータに各種の処理を行わせるためのプログラムを記述する処理ステップは、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含むものである。
また、プログラムは、１のコンピュータにより処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
すなわち、本実施の形態では、DVB-S.2に規定されているLDPC符号を対象として、パリティインターリーブや、並び替え処理としてのカラムツイストインターリーブを行うようにしたが、パリティインターリーブは、パリティ行列が階段構造になっていれば、情報行列が巡回構造になっていない検査行列のLDPC符号に適用可能であり、並び替え処理としてのカラムツイストインターリーブは、例えば、少なくとも列置換によって擬似巡回構造となる検査行列のLDPC符号や、検査行列の全体が巡回構造になっているQC(Quasi-Cyclic)-LDPC符号等にも適用可能である。
すなわち、パリティインターリーブの対象とするLDPC符号の検査行列は、そのパリティ行列が階段構造になっていればよく、情報行列が巡回構造になっている必要はない。
また、並び替え処理としてのカラムツイストインターリーブの対象とするLDPC符号の検査行列は、特に構造が限定されるものではない。
なお、並び替え処理は、検査行列の任意の１行にある1に対応する複数の符号ビットが、同一のシンボルに含まれないように、LDPC符号の符号ビットを並び替えることができればよく、カラムツイストインターリーブ以外の方法で行うことが可能である。すなわち、並び替え処理は、カラム方向及びロウ方向にデータを記憶するメモリ３１ではなく、例えば、１方向にのみデータを記憶するメモリを用い、書き込みアドレス及び読み出しアドレスを制御することによって行うことが可能である。
次に、送信装置１１のLDPC符号化部２１によるLDPC符号化の処理について、さらに説明する。
例えば、DVB-S.2の規格では、64800ビットと16200ビットとの２通りの符号長NのLDPC符号が規定されている。
そして、符号長Nが64800ビットのLDPC符号については、１１個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6,8/9、及び9/10が規定されており、符号長Nが16200ビットのLDPC符号については、１０個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6、及び8/9が規定されている。
LDPC符号化部２１は、このような、符号長Nが64800ビットや16200ビットの各符号化率のLDPC符号による符号化（誤り訂正符号化）を、符号長Nごと、及び符号化率ごとに用意された検査行列Hに従って行う。
すなわち、LDPC符号化部２１は、検査行列Hを生成するための、後述する検査行列初期値テーブルを、符号長Nごと、及び符号化率ごとに記憶している。
ここで、DVB-S.2の規格では、上述のように、64800ビットと16200ビットとの２通りの符号長NのLDPC符号が規定されており、符号長Nが64800ビットのLDPC符号については、１１個の符号化率が、符号長Nが16200ビットのLDPC符号については、１０個の符号化率が、それぞれ規定されている。
したがって、送信装置１１が、DVB-S.2の規格に準拠した処理を行う装置である場合、LDPC符号化部２１には、符号長Nが64800ビットのLDPC符号についての、１１個の符号化率それぞれに対応する検査行列初期値テーブルと、符号長Nが16200ビットのLDPC符号についての、１０個の符号化率それぞれに対応する検査行列初期値テーブルとが記憶される。
LDPC符号化部２１は、例えば、オペレータの操作等に応じて、LDPC符号の符号長Nと符号化率rとを設定する。ここで、以下、適宜、LDPC符号化部２１で設定された符号長Nと符号化率rを、それぞれ、設定符号長Nと設定符号化率rともいう。
LDPC符号化部２１は、設定符号長N及び設定符号化率rに対応する検査行列初期値テーブルに基づいて、設定符号長N及び設定符号化率rに応じた情報長K（=Nr=符号長N-パリティ長M）に対応する情報行列HAの１の要素を列方向に360列（巡回構造の単位の列数P）ごとの周期で配置して検査行列Hを生成する。
そして、LDPC符号化部２１は、送信装置１１に供給される、画像データや音声データ等の、送信の対象である対象データから、情報長K分の情報ビットを抽出する。さらに、LDPC符号化部２１は、検査行列Hに基づいて、情報ビットに対するパリティビットを算出し、1符号長分の符号語（LDPC符号）を生成する。
すなわち、LDPC符号化部２１は、次式を満たす符号語cのパリティビットを順次演算する。
HcT=0
ここで、上式において、cは、符号語（LDPC符号）としての行ベクトルを表し、cTは、行ベクトルcの転置を表す。
LDPC符号（１符号語）としての行ベクトルcのうちの、情報ビットの部分を、行ベクトルAで表すとともに、パリティビットの部分を、行ベクトルTで表す場合には、行ベクトルcは、情報ビットとしての行ベクトルAと、パリティビットとしての行ベクトルTとによって、式c =[A|T]で表すことができる。
また、検査行列Hは、LDPC符号の符号ビットのうちの、情報ビットに対応する部分の情報行列HAと、パリティビットに対応するパリティ行列HTとによって、式H＝[HA｜HT］（情報行列HAの要素を左側の要素とし、パリティ行列HTの要素を右側の要素とする行列）で表すことができる。
さらに、例えば、DVB-S.2の規格では、検査行列H=[HA|HT]のパリティ行列HTが階段構造になっている。
検査行列Hと、LDPC符号としての行ベクトルc=[A|T]とは、式HcT=0を満たす必要があり、かかる式HcT=0を満たす行ベクトルc=[A|T]を構成するパリティビットとしての行ベクトルTは、検査行列H=[HA|HT]のパリティ行列HTが階段構造になっている場合には、式HcT=0における列ベクトルHcTの１行目の要素から順に、各行の要素を０にしていくようにすることで、逐次的に求めることができる。
LDPC符号化部２１は、情報ビットAに対して、パリティビットTを求めると、その情報ビットAとパリティビットTとによって表される符号語c ＝［A｜T］を、情報ビットAのLDPC符号化結果として出力する。
以上のように、LDPC符号化部２１は、各符号長N、及び、各符号化率rに対応する検査行列初期値テーブルを記憶しており、設定符号長Nの、設定符号化率rのLDPC符号化を、その設定符号長N、及び、設定符号化率rに対応する検査行列初期値テーブルから生成される検査行列Hを用いて行う。
検査行列初期値テーブルは、検査行列Hの、LDPC符号（検査行列Hによって定義されるLDPC符号）の符号長N及び符号化率rに応じた情報長Kに対応する情報行列HAの１の要素の位置を360列（巡回構造の単位の列数P）ごとに表すテーブルであり、各符号長N及び各符号化率rの検査行列Hごとに、あらかじめ作成される。
図３７ないし図８２は、DVB-S.2の規格に規定されている検査行列初期値テーブルを含む、様々な検査行列Hを生成するための検査行列初期値テーブルを示している。
すなわち、図３７は、DVB-S.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが2/3の検査行列Hに対する検査行列初期値テーブルを示している。
図３８ないし図４０は、DVB-S.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが2/3の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図３９は、図３８に続く図であり、図４０は、図３９に続く図である。
図４１は、DVB-S.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが3/4の検査行列Hに対する検査行列初期値テーブルを示している。
図４２ないし図４５は、DVB-S.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが3/4の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図４３は、図４２に続く図であり、図４４は、図４３に続く図である。また、図４５は、図４４に続く図である。
図４６は、DVB-S.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが4/5の検査行列Hに対する検査行列初期値テーブルを示している。
図４７ないし図５０は、DVB-S.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが4/5の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図４８は、図４７に続く図であり、図４９は、図４８に続く図である。また、図５０は、図４９に続く図である。
図５１は、DVB-S.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが5/6の検査行列Hに対する検査行列初期値テーブルを示している。
図５２ないし図５５は、DVB-S.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが5/6の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図５３は、図５２に続く図であり、図５４は、図５３に続く図である。また、図５５は、図５４に続く図である。
図５６は、DVB-S.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが8/9の検査行列Hに対する検査行列初期値テーブルを示している。
図５７ないし図６０は、DVB-S.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが8/9の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図５８は、図５７に続く図であり、図５９は、図５８に続く図である。また、図６０は、図５９に続く図である。
図６１ないし図６４は、DVB-S.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが9/10の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図６２は、図６１に続く図であり、図６３は、図６２に続く図である。また、図６４は、図６３に続く図である。
図６５及び図６６は、DVB-S.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが1/4の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図６６は、図６５に続く図である。
図６７及び図６８は、DVB-S.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが1/3の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図６８は、図６７に続く図である。
図６９及び図７０は、DVB-S.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが2/5の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図７０は、図６９に続く図である。
図７１ないし図７３は、DVB-S.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが1/2の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図７２は、図７１に続く図であり、図７３は、図７２に続く図である。
図７４ないし図７６は、DVB-S.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが3/5の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図７５は、図７４に続く図であり、図７６は、図７５に続く図である。
図７７は、DVB-S.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが1/4の検査行列Hに対する検査行列初期値テーブルを示している。
図７８は、DVB-S.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが1/3の検査行列Hに対する検査行列初期値テーブルを示している。
図７９は、DVB-S.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが2/5の検査行列Hに対する検査行列初期値テーブルを示している。
図８０は、DVB-S.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが1/2の検査行列Hに対する検査行列初期値テーブルを示している。
図８１は、DVB-S.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが3/5の検査行列Hに対する検査行列初期値テーブルを示している。
図８２は、図８１の検査行列初期値テーブルに代えて用いることができる、符号長Nが16200ビットの、符号化率rが3/5の検査行列Hに対する検査行列初期値テーブルを示している。
送信装置１１のLDPC符号化部２１は、検査行列初期値テーブルを用いて、以下のように、検査行列Hを求める。
すなわち、図８３は、検査行列初期値テーブルから検査行列Hを求める方法を示している。
なお、図８３の検査行列初期値テーブルは、図３７に示した、DVB-S.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが2/3の検査行列Hに対する検査行列初期値テーブルを示している。
検査行列初期値テーブルは、上述したように、LDPC符号の符号長N及び符号化率rに応じた情報長Kに対応する情報行列HAの１の要素の位置を、360列（巡回構造の単位の列数P）ごとに表すテーブルであり、そのi行目には、検査行列Hの1+360×(i-1)列目の１の要素の行番号（検査行列Hの１行目の行番号を０とする行番号）が、その1+360×(i-1)列目の列が持つ列重みの数だけ並んでいる。
ここで、検査行列Hの、パリティ長Ｍに対応するパリティ行列HTは、階段構造になっており、あらかじめ決まっていることとする。検査行列初期値テーブルによれば、検査行列Hのうちの、情報長Kに対応する情報行列HAが求められる。
検査行列初期値テーブルの行数k+1は、情報長Kによって異なる。
情報長Kと、検査行列初期値テーブルの行数k+1との間には、次式の関係が成り立つ。
K=(k+1)×360
ここで、上式の360は、巡回構造の単位の列数Pである。
図８３の検査行列初期値テーブルでは、１行目から３行目までに、１３個の数値が並び、４行目からk+1行目（図８３では、３０行目）までに、３個の数値が並んでいる。
したがって、図８３の検査行列初期値テーブルから求められる検査行列Hの列重みは、１列目から、1+360×(3-1)-1列目までは、１３であり、1+360×(3-1)列目から、K列目までは、３である。
図８３の検査行列初期値テーブルの１行目は、0,2084,1613,1548,1286,1460,3196,4297,2481,3369,3451,4620,2622となっており、これは、検査行列Hの１列目において、行番号が、0,2084,1613,1548,1286,1460,3196,4297,2481,3369,3451,4620,2622の行の要素が１であること（かつ、他の要素が０であること）を示している。
また、図８３の検査行列初期値テーブルの２行目は、1,122,1516,3448,2880,1407,1847,3799,3529,373,971,4358,3108となっており、これは、検査行列Hの３６１（＝１＋360×（２−１））列目において、行番号が、1,122,1516,3448,2880,1407,1847,3799,3529,373,971,4358,3108の行の要素が１であることを示している。
以上のように、検査行列初期値テーブルは、検査行列Hの情報行列HAの１の要素の位置を360列ごとに表す。
検査行列Hの1+360×(i-1)列目以外の列、つまり、2+360×(i-1)列目から、360×i列目までの各列は、検査行列初期値テーブルによって定まる1+360×(i-1)列目の１の要素を、パリティ長Ｍに従って下方向（列の下方向）に、周期的にサイクリックシフトして配置したものになっている。
すなわち、例えば、2+360×(i-1)列目は、1+360×(i-1)列目を、M/360(=q)だけ下方向にサイクリックシフトしたものとなっており、次の3+360×(i-1)列目は、1+360×(i-1)列目を、2×M/360(=2×q)だけ下方向にサイクリックシフトしたもの（2+360×(i-1)列目を、M/360(=q)だけ下方向にサイクリックシフトしたもの）となっている。
いま、検査行列初期値テーブルのi行目（上からi番目）のj列目（左からj番目）の数値を、hi,jと表すとともに、検査行列Hのw列目の、j個目の１の要素の行番号を、Hw-jと表すこととすると、検査行列Hの1+360×(i-1)列目以外の列であるw列目の、１の要素の行番号Hw-jは、次式で求めることができる。
Hw-j=mod{hi,j＋mod((w-1),P)×q，M)
ここで、mod（x，y）はxをyで割った余りを意味する。
また、Pは、上述した巡回構造の単位の列数であり、例えば、DVB-S.2の規格では、360である。さらに、qは、パリティ長Mを、巡回構造の単位の列数P(=360)で除算することにより得られる値M/360である。
LDPC符号化部２１は、検査行列初期値テーブルによって、検査行列Hの1+360×(i-1)列目の１の要素の行番号を特定する。
さらに、LDPC符号化部２１は、検査行列Hの1+360×(i-1)列目以外の列であるw列目の、１の要素の行番号Hw-jを求め、以上により得られた行番号の要素を１とする検査行列Hを生成する。
次に、送信装置１１におけるデマルチプレクサ２５の入れ替え部３２による入れ替え処理でのLDPC符号の符号ビットの入れ替え方、すなわち、LDPC符号の符号ビットと、シンボルを表すシンボルビットとの割り当てパターン（以下、ビット割り当てパターンともいう）のバリエーションについて説明する。
デマルチプレクサ２５では、LDPC符号の符号ビットが、カラム方向×ロウ方向が(N/(mb))×(mb)ビットのメモリ３１のカラム方向に書き込まれ、その後、mbビット単位でロウ方向に読み出される。さらに、デマルチプレクサ２５では、入れ替え部３２において、メモリ３１のロウ方向に読み出されるmbビットの符号ビットが入れ替えられ、入れ替え後の符号ビットが、（連続する）b個のシンボルのmbビットのシンボルビットとされる。
すなわち、入れ替え部３２は、メモリ３１のロウ方向に読み出されるmbビットの符号ビットの最上位ビットからi+1ビット目を、符号ビットbiとするとともに、（連続する）b個のシンボルのmbビットのシンボルビットの最上位ビットからi+1ビット目を、シンボルビットyiとして、所定のビット割り当てパターンに従い、mbビットの符号ビットb0ないしbmb-1を入れ替える。
図８４は、LDPC符号が、符号長Nが64800ビットで、符号化率が5/6又は9/10のLDPC符号であり、さらに、変調方式が4096QAMで、倍数bが1である場合に採用することができるビット割り当てパターンの例を示している。
LDPC符号が、符号長Nが64800ビットで、符号化率が5/6又は9/10のLDPC符号であり、さらに、変調方式が4096QAMで、倍数bが1である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(64800/(12×1))×(12×1)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、12×1(=mb)ビット単位で読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１から読み出される12×1(=mb)ビットの符号ビットb0ないしb11を、図８４に示すように、1(=b)個のシンボルの12×1(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、12×1(=mb)ビットの符号ビットb0ないしb11を入れ替える。
すなわち、図８４によれば、入れ替え部３２は、符号長Nが64800ビットのLDPC符号のうちの、符号化率が5/6のLDPC符号、及び、符号化率が9/10のLDPC符号については、いずれのLDPC符号についても、
符号ビットb0を、シンボルビットy8に、
符号ビットb1を、シンボルビットy0に、
符号ビットb2を、シンボルビットy6に、
符号ビットb3を、シンボルビットy1に、
符号ビットb4を、シンボルビットy4に、
符号ビットb5を、シンボルビットy5に、
符号ビットb6を、シンボルビットy2に、
符号ビットb7を、シンボルビットy3に、
符号ビットb8を、シンボルビットy7に、
符号ビットb9を、シンボルビットy10に、
符号ビットb10を、シンボルビットy11に、
符号ビットb11を、シンボルビットy9に、
それぞれ割り当てる入れ替えを行う。
図８５は、LDPC符号が、符号長Nが64800ビットで、符号化率が5/6又は9/10のLDPC符号であり、さらに、変調方式が4096QAMで、倍数bが2である場合に採用することができるビット割り当てパターンの例を示している。
LDPC符号が、符号長Nが64800ビットで、符号化率が5/6又は9/10のLDPC符号であり、さらに、変調方式が4096QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(64800/(12×2))×(12×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、12×2(=mb)ビット単位で読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１から読み出される12×2(=mb)ビットの符号ビットb0ないしb23を、図８５に示すように、連続する2(=b)個のシンボルの12×2(=mb)ビットのシンボルビットy0ないしy23に割り当てるように、12×2(=mb)ビットの符号ビットb0ないしb23を入れ替える。
すなわち、図８５によれば、入れ替え部３２は、符号長Nが64800ビットのLDPC符号のうちの、符号化率が5/6のLDPC符号、及び、符号化率が9/10のLDPC符号については、いずれのLDPC符号についても、
符号ビットb0を、シンボルビットy8に、
符号ビットb2を、シンボルビットy0に、
符号ビットb4を、シンボルビットy6に、
符号ビットb6を、シンボルビットy1に、
符号ビットb8を、シンボルビットy4に、
符号ビットb10を、シンボルビットy5に、
符号ビットb12を、シンボルビットy2に、
符号ビットb14を、シンボルビットy3に、
符号ビットb16を、シンボルビットy7に、
符号ビットb18を、シンボルビットy10に、
符号ビットb20を、シンボルビットy11に、
符号ビットb22を、シンボルビットy9に、
符号ビットb1を、シンボルビットy20に、
符号ビットb3を、シンボルビットy12に、
符号ビットb5を、シンボルビットy18に、
符号ビットb7を、シンボルビットy13に、
符号ビットb9を、シンボルビットy16に、
符号ビットb11を、シンボルビットy17に、
符号ビットb13を、シンボルビットy14に、
符号ビットb15を、シンボルビットy15に、
符号ビットb17を、シンボルビットy19に、
符号ビットb19を、シンボルビットy22に、
符号ビットb21を、シンボルビットy23に、
符号ビットb23を、シンボルビットy21に、
それぞれ割り当てる入れ替えを行う。
ここで、図８５のビット割り当てパターンは、倍数bが1である場合の図８４のビット割り当てパターンを、そのまま利用している。すなわち、図８５において、符号ビットb0,b2,・・・,b22のシンボルビットyiへの割り当て方、及び、符号ビットb1,b3,・・・,b23のシンボルビットyiへの割り当て方は、いずれも、図８４の符号ビットb0ないしb11のシンボルビットyiへの割り当て方と同様になっている。
図８６は、変調方式が1024QAMであり、かつ、LDPC符号が、符号長Nが16200ビットで、符号化率が3/4，5/6、又は8/9のLDPC符号であり、倍数bが2である場合と、LDPC符号が、符号長Nが64800ビットで、符号長が3/4，5/6、又は9/10のLDPC符号であり、倍数bが2である場合に採用することができるビット割り当てパターンの例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が3/4，5/6、又は8/9のLDPC符号であり、さらに、変調方式が1024QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(10×2))×(10×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、10×2(=mb)ビット単位で読み出され、入れ替え部３２に供給される。
また、LDPC符号が、符号長Nが64800ビットで、符号化率が3/4，5/6、又は9/10のLDPC符号であり、さらに、変調方式が1024QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(64800/(10×2))×(10×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、10×2(=mb)ビット単位で読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１から読み出される10×2(=mb)ビットの符号ビットb0ないしb19を、図８６に示すように、連続する2(=b)個のシンボルの10×2(=mb)ビットのシンボルビットy0ないしy19に割り当てるように、10×2(=mb)ビットの符号ビットb0ないしb19を入れ替える。
すなわち、図８６によれば、入れ替え部３２は、符号長Nが16200ビットのLDPC符号のうちの、符号化率が3/4のLDPC符号、符号化率が5/6のLDPC符号、及び、符号化率が8/9のLDPC符号、並びに、符号長Nが64800ビットのLDPC符号のうちの、符号化率が3/4のLDPC符号、符号化率が5/6のLDPC符号、及び、符号化率が9/10のLDPC符号については、いずれのLDPC符号についても、
符号ビットb0を、シンボルビットy8に、
符号ビットb1を、シンボルビットy3に、
符号ビットb2を、シンボルビットy7に、
符号ビットb3を、シンボルビットy10に、
符号ビットb4を、シンボルビットy19に、
符号ビットb5を、シンボルビットy4に、
符号ビットb6を、シンボルビットy9に、
符号ビットb7を、シンボルビットy5に、
符号ビットb8を、シンボルビットy17に、
符号ビットb9を、シンボルビットy6に、
符号ビットb10を、シンボルビットy14に、
符号ビットb11を、シンボルビットy11に、
符号ビットb12を、シンボルビットy2に、
符号ビットb13を、シンボルビットy18に、
符号ビットb14を、シンボルビットy16に、
符号ビットb15を、シンボルビットy15に、
符号ビットb16を、シンボルビットy0に、
符号ビットb17を、シンボルビットy1に、
符号ビットb18を、シンボルビットy13に、
符号ビットb19を、シンボルビットy12に、
それぞれ割り当てる入れ替えを行う。
図８７は、変調方式が4096QAMであり、かつ、LDPC符号が、符号長Nが16200ビットで、符号化率が5/6又は8/9のLDPC符号であり、倍数bが2である場合と、LDPC符号が、符号長Nが64800ビットで、符号長が5/6又は9/10のLDPC符号であり、倍数bが2である場合に採用することができるビット割り当てパターンの例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が5/6又は8/9のLDPC符号であり、さらに、変調方式が4096QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(12×2))×(12×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、12×2(=mb)ビット単位で読み出され、入れ替え部３２に供給される。
また、LDPC符号が、符号長Nが64800ビットで、符号化率が5/6又は9/10のLDPC符号であり、さらに、変調方式が4096QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(64800/(12×2))×(12×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、12×2(=mb)ビット単位で読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１から読み出される12×2(=mb)ビットの符号ビットb0ないしb23を、図８７に示すように、連続する2(=b)個のシンボルの12×2(=mb)ビットのシンボルビットy0ないしy23に割り当てるように、12×2(=mb)ビットの符号ビットb0ないしb23を入れ替える。
すなわち、図８７によれば、入れ替え部３２は、符号長Nが16200ビットのLDPC符号のうちの、符号化率が5/6のLDPC符号、及び、符号化率が8/9のLDPC符号、並びに、符号長Nが64800ビットのLDPC符号のうちの、符号化率が5/6のLDPC符号、及び、符号化率が9/10のLDPC符号については、いずれのLDPC符号についても、
符号ビットb0を、シンボルビットy10に、
符号ビットb1を、シンボルビットy15に、
符号ビットb2を、シンボルビットy4に、
符号ビットb3を、シンボルビットy19に、
符号ビットb4を、シンボルビットy21に、
符号ビットb5を、シンボルビットy16に、
符号ビットb6を、シンボルビットy23に、
符号ビットb7を、シンボルビットy18に、
符号ビットb8を、シンボルビットy11に、
符号ビットb9を、シンボルビットy14に、
符号ビットb10を、シンボルビットy22に、
符号ビットb11を、シンボルビットy5に、
符号ビットb12を、シンボルビットy6に、
符号ビットb13を、シンボルビットy17に、
符号ビットb14を、シンボルビットy13に、
符号ビットb15を、シンボルビットy20に、
符号ビットb16を、シンボルビットy1に、
符号ビットb17を、シンボルビットy3に、
符号ビットb18を、シンボルビットy9に、
符号ビットb19を、シンボルビットy2に、
符号ビットb20を、シンボルビットy7に、
符号ビットb21を、シンボルビットy8に、
符号ビットb22を、シンボルビットy12に、
符号ビットb23を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図８４ないし図８７に示したビット割り当てパターンによれば、複数種類のLDPC符号について、同一のビット割り当てパターンを採用することができ、しかも、その複数種類のLDPC符号のいずれについても、エラーに対する耐性を所望の性能とすることができる。
すなわち、図８８ないし図９１は、図８４ないし図８７のビット割り当てパターンに従った入れ替え処理を行った場合のBER(Bit Error Rate)のシミュレーションの結果を示している。
なお、図８８ないし図９１において、横軸は、Es/N0（１シンボルあたりの信号電力対雑音電力比）を表し、縦軸は、BERを表す。
また、実線が、入れ替え処理を行った場合のBERを表し、一点鎖線が、入れ替え処理を行わない場合のBERを表す。
図８８は、符号長Nが64800で、符号化率が5/6及び9/10それぞれのLDPC符号について、変調方式として、4096QAMを採用し、倍数bを1として、図８４のビット割り当てパターンに従った入れ替え処理を行った場合のBERを示している。
図８９は、符号長Nが64800で、符号化率が5/6及び9/10それぞれのLDPC符号について、変調方式として、4096QAMを採用し、倍数bを2として、図８５のビット割り当てパターンに従った入れ替え処理を行った場合のBERを示している。
なお、図８８及び図８９において、三角形の印を付してあるグラフが、符号化率が5/6のLDPC符号についてのBERを表し、アスタリスク（星印）を付してあるグラフが、符号化率が9/10のLDPC符号についてのBERを表す。
図９０は、符号長Nが16200で、符号化率が3/4,5/6、及び8/9それぞれのLDPC符号と、符号長Nが64800で、符号化率が3/4,5/6、及び9/10それぞれのLDPC符号とについて、変調方式として、1024QAMを採用し、倍数bを2として、図８６のビット割り当てパターンに従った入れ替え処理を行った場合のBERを示している。
なお、図９０において、アスタリスクを付してあるグラフが、符号長Nが64800で、符号化率が9/10のLDPC符号についてのBERを表し、上向きの三角形の印を付してあるグラフが、符号長Nが64800で、符号化率が5/6のLDPC符号についてのBERを表す。また、正方形の印を付してあるグラフが、符号長Nが64800で、符号化率が3/4のLDPC符号についてのBERを表す。
さらに、図９０において、丸印を付してあるグラフが、符号長Nが16200で、符号化率が8/9のLDPC符号についてのBERを表し、下向きの三角形の印を付してあるグラフが、符号長Nが16200で、符号化率が5/6のLDPC符号についてのBERを表す。また、プラスの印を付してあるグラフが、符号長Nが16200で、符号化率が3/4のLDPC符号についてのBERを表す。
図９１は、符号長Nが16200で、符号化率が5/6及び8/9それぞれのLDPC符号と、符号長Nが64800で、符号化率が5/6及び9/10それぞれのLDPC符号とについて、変調方式として、4096QAMを採用し、倍数bを2として、図８７のビット割り当てパターンに従った入れ替え処理を行った場合のBERを示している。
なお、図９１において、アスタリスクを付してあるグラフが、符号長Nが64800で、符号化率が9/10のLDPC符号についてのBERを表し、上向きの三角形の印を付してあるグラフが、符号長Nが64800で、符号化率が5/6のLDPC符号についてのBERを表す。
また、図９１において、丸印を付してあるグラフが、符号長Nが16200で、符号化率が8/9のLDPC符号についてのBERを表し、下向きの三角形の印を付してあるグラフが、符号長Nが16200で、符号化率が5/6のLDPC符号についてのBERを表す。
図８８ないし図９１によれば、複数種類のLDPC符号について、同一のビット割り当てパターンを採用することができ、しかも、同一のビット割り当てパターンを採用した複数種類のLDPC符号のいずれについても、エラーに対する耐性を所望の性能とすることができることが分かる。
すなわち、符号長や符号化率が異なる複数種類のLDPC符号それぞれについて、そのLDPC符号に専用のビット割り当てパターンを採用する場合には、エラーに対する耐性を極めて高性能にすることができるが、異なる種類のLDPC符号ごとに、ビット割り当てパターンの変更が必要になる。
一方、図８４ないし図８７のビット割り当てパターンによれば、符号長や符号化率が異なる複数種類のLDPC符号それぞれについて、同一のビット割り当てパターンを採用することができ、複数種類のLDPC符号それぞれについて、そのLDPC符号に専用のビット割り当てパターンを採用する場合のように、異なる種類のLDPC符号ごとに、ビット割り当てパターンの変更をする必要がなくなる。
さらに、図８４ないし図８７のビット割り当てパターンによれば、複数種類のLDPC符号それぞれについて、そのLDPC符号に専用のビット割り当てパターンを採用する場合には多少及ばないものの、それでも、エラーに対する耐性を高性能にすることができる。
すなわち、例えば、変調方式が4096QAMである場合には、符号長Nが64800で、符号化率が5/6及び9/10それぞれのLDPC符号については、いずれのLDPC符号についても、図８４又は図８５の、同一のビット割り当てパターンを採用することができる。そして、このように、同一のビット割り当てパターンを採用しても、エラーに対する耐性を高性能にすることができる。
さらに、例えば、変調方式が1024QAMである場合には、符号長Nが16200で、符号化率が3/4,5/6、及び8/9それぞれのLDPC符号と、符号長Nが64800で、符号化率が3/4,5/6、及び9/10それぞれのLDPC符号とについては、いずれのLDPC符号についても、図８６の、同一のビット割り当てパターンを採用することができる。そして、このように、同一のビット割り当てパターンを採用しても、エラーに対する耐性を高性能にすることができる。
また、例えば、変調方式が4096QAMである場合には、符号長Nが16200で、符号化率が5/6及び8/9それぞれのLDPC符号と、符号長Nが64800で、符号化率が5/6及び9/10それぞれのLDPC符号とについては、いずれのLDPC符号についても、図８７の、同一のビット割り当てパターンを採用することができる。そして、このように、同一のビット割り当てパターンを採用しても、エラーに対する耐性を高性能にすることができる。
ビット割り当てパターンのバリエーションについて、さらに説明する。
図９２は、LDPC符号が、符号長Nが16200又は64800ビットで、符号化率が、例えば、図３７ないし図８２に示した検査行列初期値テーブルから生成される検査行列Hで定義されるLDPC符号の符号化率のうちの3/5以外のLDPC符号であり、さらに、変調方式がQPSKで、倍数bが1である場合に採用することができるビット割り当てパターンの例を示している。
LDPC符号が、符号長Nが16200又は64800ビットで、符号化率が3/5以外のLDPC符号であり、さらに、変調方式がQPSKで、倍数bが1である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(N/(2×1))×(2×1)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、2×1(=mb)ビット単位で読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１から読み出される2×1(=mb)ビットの符号ビットb0及びb1を、図９２に示すように、1(=b)個のシンボルの2×1(=mb)ビットのシンボルビットy0及びy1に割り当てるように、2×1(=mb)ビットの符号ビットb0及びb1を入れ替える。
すなわち、図９２によれば、入れ替え部３２は、
符号ビットb0を、シンボルビットy0に、
符号ビットb1を、シンボルビットy1に、
それぞれ割り当てる入れ替えを行う。
なお、この場合、入れ替えは行われず、符号ビットb0及びb1が、それぞれ、そのまま、シンボルビットy0及びy1とされると考えることもできる。
図９３は、LDPC符号が、符号長Nが16200又は64800ビットで、符号化率が3/5以外のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合に採用することができるビット割り当てパターンの例を示している。
LDPC符号が、符号長Nが16200又は64800ビットで、符号化率が3/5以外のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(N/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、図９３に示すように、連続する2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、図９３によれば、入れ替え部３２は、
符号ビットb0を、シンボルビットy7に、
符号ビットb1を、シンボルビットy1に、
符号ビットb2を、シンボルビットy4に、
符号ビットb3を、シンボルビットy2に、
符号ビットb4を、シンボルビットy5に、
符号ビットb5を、シンボルビットy3に、
符号ビットb6を、シンボルビットy6に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図９４は、変調方式が64QAMであり、かつ、LDPC符号が、符号長Nが16200又は64800ビットで、符号化率が3/5以外のLDPC符号であり、倍数bが2である場合に採用することができるビット割り当てパターンの例を示している。
LDPC符号が、符号長Nが16200又は64800ビットで、符号化率が3/5以外のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(N/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、図９４に示すように、連続する2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
すなわち、図９４によれば、入れ替え部３２は、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy7に、
符号ビットb2を、シンボルビットy3に、
符号ビットb3を、シンボルビットy10に、
符号ビットb4を、シンボルビットy6に、
符号ビットb5を、シンボルビットy2に、
符号ビットb6を、シンボルビットy9に、
符号ビットb7を、シンボルビットy5に、
符号ビットb8を、シンボルビットy1に、
符号ビットb9を、シンボルビットy8に、
符号ビットb10を、シンボルビットy4に、
符号ビットb11を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図９５は、変調方式が256QAMであり、かつ、LDPC符号が、符号長Nが64800ビットで、符号化率が3/5以外のLDPC符号であり、倍数bが2である場合に採用することができるビット割り当てパターンの例を示している。
LDPC符号が、符号長Nが64800ビットで、符号化率が3/5以外のLDPC符号であり、さらに、変調方式が256QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(64800/(8×2))×(8×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、8×2(=mb)ビット単位で読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１から読み出される8×2(=mb)ビットの符号ビットb0ないしb15を、図９５に示すように、連続する2(=b)個のシンボルの8×2(=mb)ビットのシンボルビットy0ないしy15に割り当てるように、8×2(=mb)ビットの符号ビットb0ないしb15を入れ替える。
すなわち、図９５によれば、入れ替え部３２は、
符号ビットb0を、シンボルビットy15に、
符号ビットb1を、シンボルビットy1に、
符号ビットb2を、シンボルビットy13に、
符号ビットb3を、シンボルビットy3に、
符号ビットb4を、シンボルビットy8に、
符号ビットb5を、シンボルビットy11に、
符号ビットb6を、シンボルビットy9に、
符号ビットb7を、シンボルビットy5に、
符号ビットb8を、シンボルビットy10に、
符号ビットb9を、シンボルビットy6に、
符号ビットb10を、シンボルビットy4に、
符号ビットb11を、シンボルビットy7に、
符号ビットb12を、シンボルビットy12に、
符号ビットb13を、シンボルビットy2に、
符号ビットb14を、シンボルビットy14に、
符号ビットb15を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図９６は、変調方式が256QAMであり、かつ、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5以外のLDPC符号であり、倍数bが1である場合に採用することができるビット割り当てパターンの例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が3/5以外のLDPC符号であり、さらに、変調方式が256QAMで、倍数bが1である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(8×1))×(8×1)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、8×1(=mb)ビット単位で読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１から読み出される8×1(=mb)ビットの符号ビットb0ないしb7を、図９６に示すように、1(=b)個のシンボルの8×1(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、8×1(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、図９６によれば、入れ替え部３２は、
符号ビットb0を、シンボルビットy7に、
符号ビットb1を、シンボルビットy3に、
符号ビットb2を、シンボルビットy1に、
符号ビットb3を、シンボルビットy5に、
符号ビットb4を、シンボルビットy2に、
符号ビットb5を、シンボルビットy6に、
符号ビットb6を、シンボルビットy4に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図９７は、LDPC符号が、符号長Nが16200又は64800ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式がQPSKで、倍数bが1である場合に採用することができるビット割り当てパターンの例を示している。
LDPC符号が、符号長Nが16200又は64800ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式がQPSKで、倍数bが1である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(N/(2×1))×(2×1)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、2×1(=mb)ビット単位で読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１から読み出される2×1(=mb)ビットの符号ビットb0及びb1を、図９７に示すように、1(=b)個のシンボルの2×1(=mb)ビットのシンボルビットy0及びy1に割り当てるように、2×1(=mb)ビットの符号ビットb0及びb1を入れ替える。
すなわち、図９７によれば、入れ替え部３２は、
符号ビットb0を、シンボルビットy0に、
符号ビットb1を、シンボルビットy1に、
それぞれ割り当てる入れ替えを行う。
なお、この場合、入れ替えは行われず、符号ビットb0及びb1が、それぞれ、そのまま、シンボルビットy0及びy1とされると考えることもできる。
図９８は、LDPC符号が、符号長Nが64800ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合に採用することができるビット割り当てパターンの例を示している。
LDPC符号が、符号長Nが64800ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(64800/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、図９８に示すように、連続する2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、図９８によれば、入れ替え部３２は、
符号ビットb0を、シンボルビットy0に、
符号ビットb1を、シンボルビットy5に、
符号ビットb2を、シンボルビットy1に、
符号ビットb3を、シンボルビットy2に、
符号ビットb4を、シンボルビットy4に、
符号ビットb5を、シンボルビットy7に、
符号ビットb6を、シンボルビットy3に、
符号ビットb7を、シンボルビットy6に、
それぞれ割り当てる入れ替えを行う。
図９９は、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合に採用することができるビット割り当てパターンの例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、図９９に示すように、連続する2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、図９９によれば、入れ替え部３２は、
符号ビットb0を、シンボルビットy7に、
符号ビットb1を、シンボルビットy1に、
符号ビットb2を、シンボルビットy4に、
符号ビットb3を、シンボルビットy2に、
符号ビットb4を、シンボルビットy5に、
符号ビットb5を、シンボルビットy3に、
符号ビットb6を、シンボルビットy6に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図１００は、変調方式が64QAMであり、かつ、LDPC符号が、符号長Nが64800ビットで、符号化率が3/5のLDPC符号であり、倍数bが2である場合に採用することができるビット割り当てパターンの例を示している。
LDPC符号が、符号長Nが64800ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(64800/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、図１００に示すように、連続する2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
すなわち、図１００によれば、入れ替え部３２は、
符号ビットb0を、シンボルビットy2に、
符号ビットb1を、シンボルビットy7に、
符号ビットb2を、シンボルビットy6に、
符号ビットb3を、シンボルビットy9に、
符号ビットb4を、シンボルビットy0に、
符号ビットb5を、シンボルビットy3に、
符号ビットb6を、シンボルビットy1に、
符号ビットb7を、シンボルビットy8に、
符号ビットb8を、シンボルビットy4に、
符号ビットb9を、シンボルビットy11に、
符号ビットb10を、シンボルビットy5に、
符号ビットb11を、シンボルビットy10に、
それぞれ割り当てる入れ替えを行う。
図１０１は、変調方式が64QAMであり、かつ、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5のLDPC符号であり、倍数bが2である場合に採用することができるビット割り当てパターンの例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、図１０１に示すように、連続する2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
すなわち、図１０１によれば、入れ替え部３２は、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy7に、
符号ビットb2を、シンボルビットy3に、
符号ビットb3を、シンボルビットy10に、
符号ビットb4を、シンボルビットy6に、
符号ビットb5を、シンボルビットy2に、
符号ビットb6を、シンボルビットy9に、
符号ビットb7を、シンボルビットy5に、
符号ビットb8を、シンボルビットy1に、
符号ビットb9を、シンボルビットy8に、
符号ビットb10を、シンボルビットy4に、
符号ビットb11を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図１０２は、変調方式が256QAMであり、かつ、LDPC符号が、符号長Nが64800ビットで、符号化率が3/5のLDPC符号であり、倍数bが2である場合に採用することができるビット割り当てパターンの例を示している。
LDPC符号が、符号長Nが64800ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が256QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(64800/(8×2))×(8×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、8×2(=mb)ビット単位で読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１から読み出される8×2(=mb)ビットの符号ビットb0ないしb15を、図１０２に示すように、連続する2(=b)個のシンボルの8×2(=mb)ビットのシンボルビットy0ないしy15に割り当てるように、8×2(=mb)ビットの符号ビットb0ないしb15を入れ替える。
すなわち、図１０２によれば、入れ替え部３２は、
符号ビットb0を、シンボルビットy2に、
符号ビットb1を、シンボルビットy11に、
符号ビットb2を、シンボルビットy3に、
符号ビットb3を、シンボルビットy4に、
符号ビットb4を、シンボルビットy0に、
符号ビットb5を、シンボルビットy9に、
符号ビットb6を、シンボルビットy1に、
符号ビットb7を、シンボルビットy8に、
符号ビットb8を、シンボルビットy10に、
符号ビットb9を、シンボルビットy13に、
符号ビットb10を、シンボルビットy7に、
符号ビットb11を、シンボルビットy14に、
符号ビットb12を、シンボルビットy6に、
符号ビットb13を、シンボルビットy15に、
符号ビットb14を、シンボルビットy5に、
符号ビットb15を、シンボルビットy12に、
それぞれ割り当てる入れ替えを行う。
図１０３は、変調方式が256QAMであり、かつ、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5のLDPC符号であり、倍数bが1である場合に採用することができるビット割り当てパターンの例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が256QAMで、倍数bが1である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(8×1))×(8×1)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、8×1(=mb)ビット単位で読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１から読み出される8×1(=mb)ビットの符号ビットb0ないしb7を、図１０３に示すように、1(=b)個のシンボルの8×1(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、8×1(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、図１０３によれば、入れ替え部３２は、
符号ビットb0を、シンボルビットy7に、
符号ビットb1を、シンボルビットy3に、
符号ビットb2を、シンボルビットy1に、
符号ビットb3を、シンボルビットy5に、
符号ビットb4を、シンボルビットy2に、
符号ビットb5を、シンボルビットy6に、
符号ビットb6を、シンボルビットy4に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
次に、受信装置１２を構成するデインターリーバ５３について説明する。
図１０４は、デインターリーバ５３を構成するマルチプレクサ５４の処理を説明する図である。
すなわち、図１０４のAは、マルチプレクサ５４の機能的な構成例を示している。
マルチプレクサ５４は、逆入れ替え部１００１、及びメモリ１００２から構成される。
マルチプレクサ５４は、前段のデマッピング部５２から供給されるシンボルのシンボルビットを対象として、送信装置１１のデマルチプレクサ２５が行う入れ替え処理に対応する逆入れ替え処理（入れ替え処理の逆の処理）、すなわち、入れ替え処理によって入れ替えられたLDPC符号の符号ビット（シンボルビット）の位置を元の位置に戻す逆入れ替え処理を行い、その結果得られるLDPC符号を、後段のカラムツイストデインターリーバ５５に供給する。
すなわち、マルチプレクサ５４において、逆入れ替え部１００１には、（連続する）b個のシンボルの単位で、そのb個のシンボルのmbビットのシンボルビットy0,y1,・・・,ymb-1が供給される。
逆入れ替え部１００１は、mbビットのシンボルビットy0ないしymb-1を、元のmbビットの符号ビットb0,b1,・・・,bmb-1の並び（送信装置１１側のデマルチプレクサ２５を構成する入れ替え部３２での入れ替えが行われる前の符号ビットb0ないしbmb-1の並び）に戻す逆入れ替えを行い、その結果得られるmbビットの符号ビットb0ないしbmb-1を出力する。
メモリ１００２は、送信装置１１側のデマルチプレクサ２５を構成するメモリ３１と同様に、ロウ(row)（横）方向にmbビットを記憶するとともに、カラム(column)（縦）方向にN/(mb)ビットを記憶する記憶容量を有する。すなわち、メモリ１００２は、N/(mb)ビットを記憶するmb個のカラムから構成される。
但し、メモリ１００２では、送信装置１１のデマルチプレクサ２５のメモリ３１からの符号ビットの読み出しが行われる方向に、逆入れ替え部１００１が出力するLDPC符号の符号ビットの書き込みが行われ、メモリ３１への符号ビットの書き込みが行われる方向に、メモリ１００２に書き込まれた符号ビットの読み出しが行われる。
すなわち、受信装置１２のマルチプレクサ５４では、図１０４のAに示すように、逆入れ替え部１００１が出力するLDPC符号の符号ビットを、mbビット単位で、ロウ方向に書き込むことが、メモリ１００２の１行目から下の行に向かって順次行われる。
そして、１符号長分の符号ビットの書き込みが終了すると、マルチプレクサ５４では、メモリ１００２から、符号ビットを、カラム方向に読み出して、後段のカラムツイストデインターリーバ５５に供給する。
ここで、図１０４のBは、メモリ１００２からの符号ビットの読み出しを示す図である。
マルチプレクサ５４では、LDPC符号の符号ビットを、メモリ１００２を構成するカラムの上から下方向（カラム方向）に読み出すことが、左から右方向のカラムに向かって行われる。
次に、図１０５を参照して、受信装置１２におけるデインターリーバ５３を構成するカラムツイストデインターリーバ５５の処理を説明する。
図１０５は、マルチプレクサ５４のメモリ１００２の構成例を示している。
メモリ１００２は、カラム（縦）方向にmbビットを記憶するとともに、ロウ（横）方向にN/(mb)ビットを記憶する記憶容量を有し、mb個のカラムから構成される。
カラムツイストデインターリーバ５５は、メモリ１００２に対して、LDPC符号の符号ビットを、ロウ方向に書き込み、カラム方向に読み出すときの読み出し始めの位置を制御することで、カラムツイストデインターリーブを行う。
すなわち、カラムツイストデインターリーバ５５では、複数のカラムそれぞれについて、符号ビットの読み出しを開始する読み出し始めの位置を、適宜変更することで、カラムツイストインターリーブで並び替えられた符号ビットの並びを、元の並びに戻す逆並び替え処理を行う。
ここで、図１０５は、変調方式が16QAMであり、かつ、倍数bが1である場合の、メモリ１００２の構成例を示している。したがって、１シンボルのビット数mは、４ビットであり、また、メモリ１００２は、４(=mb)個のカラムで構成される。
カラムツイストデインターリーバ５５は、（マルチプレクサ５４に代わり、）入れ替え部１００１が出力するLDPC符号の符号ビットのロウ方向への書き込みを、メモリ１００２の１行目から下の行に向かって順次行う。
そして、１符号長分の符号ビットの書き込みが終了すると、カラムツイストデインターリーバ５５は、符号ビットを、メモリ１００２の上から下方向（カラム方向）に読み出すことを、左から右方向のカラムに向かって行う。
但し、カラムツイストデインターリーバ５５は、送信装置１１側のカラムツイストインターリーバ２４が符号ビットを書き込む書き始めの位置を、符号ビットの読み出し始めの位置として、メモリ１００２からの符号ビットの読み出しを行う。
すなわち、各カラムの先頭（一番上）の位置のアドレスを0として、カラム方向の各位置のアドレスを、昇順の整数で表すこととすると、変調方式が16QAMであり、かつ、倍数bが1である場合には、カラムツイストデインターリーバ５５では、最も左のカラムについては、読み出し始めの位置を、アドレスが0の位置とし、（左から）２番目のカラムについては、読み出し始めの位置を、アドレスが2の位置とし、３番目のカラムについては、読み出し始めの位置を、アドレスが4の位置とし、４番目のカラムについては、読み出し始めの位置を、アドレスが7の位置とする。
なお、読み出し始めの位置が、アドレスが0の位置以外の位置のカラムについては、符号ビットの読み出しを、最も下の位置まで行った後は、先頭（アドレスが0の位置）に戻り、読み出し始めの位置の直前の位置までの読み出しが行われる。そして、その後、次（右）のカラムからの読み出しが行われる。
以上のようなカラムツイストデインターリーブを行うことにより、カラムツイストインターリーブで並び替えられた符号ビットの並びが、元の並びに戻される。
次に、図１０６は、受信装置１２の他の構成例を示すブロック図である。
図１０６において、受信装置１２は、送信装置１１からの変調信号を受信するデータ処理装置であり、直交復調部５１、デマッピング部５２、デインターリーバ５３、及びLDPC復号部１０２１から構成される。
直交復調部５１は、送信装置１１からの変調信号を受信し、直交復調を行って、その結果得られるシンボル(I及びQ軸方向それぞれの値）を、デマッピング部５２に供給する。
デマッピング部５２は、直交復調部５１からのシンボルを、LDPC符号の符号ビットにするデマッピングを行い、デインターリーバ５３に供給する。
デインターリーバ５３は、マルチプレクサ(MUX)５４、カラムツイストデインターリーバ５５、及び、パリティデインターリーバ１０１１から構成され、デマッピング部５２からのLDPC符号の符号ビットのデインターリーブを行う。
すなわち、マルチプレクサ５４は、デマッピング部５２からのLDPC符号を対象として、送信装置１１のデマルチプレクサ２５が行う入れ替え処理に対応する逆入れ替え処理（入れ替え処理の逆の処理）、すなわち、入れ替え処理によって入れ替えられた符号ビットの位置を元の位置に戻す逆入れ替え処理を行い、その結果得られるLDPC符号を、カラムツイストデインターリーバ５５に供給する。
カラムツイストデインターリーバ５５は、マルチプレクサ５４からのLDPC符号を対象として、送信装置１１のカラムツイストインターリーバ２４が行う並び替え処理としてのカラムツイストインターリーブに対応するカラムツイストデインターリーブを行う。
カラムツイストデインターリーブの結果得られるLDPC符号は、カラムツイストデインターリーバ５５からパリティデインターリーバ１０１１に供給される。
パリティデインターリーバ１０１１は、カラムツイストデインターリーバ５５でのカラムツイストデインターリーブ後の符号ビットを対象として、送信装置１１のパリティインターリーバ２３が行うパリティインターリーブに対応するパリティデインターリーブ（パリティインターリーブの逆の処理）、すなわち、パリティインターリーブによって並びが変更されたLDPC符号の符号ビットを、元の並びに戻すパリティデインターリーブを行う。
パリティデインターリーブの結果得られるLDPC符号は、パリティデインターリーバ１０１１からLDPC復号部１０２１に供給される。
したがって、図１０６の受信装置１２では、LDPC復号部１０２１には、逆入れ替え処理、カラムツイストデインターリーブ、及び、パリティデインターリーブが行われたLDPC符号、すなわち、検査行列Hに従ったLDPC符号化によって得られるLDPC符号が供給される。
LDPC復号部１０２１は、デインターリーバ５３からのLDPC符号のLDPC復号を、送信装置１１のLDPC符号化部２１がLDPC符号化に用いた検査行列Hそのもの、又は、その検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行い、その結果得られるデータを、対象データの復号結果として出力する。
ここで、図１０６の受信装置１２では、デインターリーバ５３（のパリティデインターリーバ１０１１）からLDPC復号部１０２１に対して、検査行列Hに従ったLDPC符号化によって得られるLDPC符号が供給されるため、そのLDPC符号のLDPC復号を、送信装置１１のLDPC符号化部２１がLDPC符号化に用いた検査行列Hそのものを用いて行う場合には、LDPC復号部１０２１は、例えば、メッセージ（チェックノードメッセージ、バリバブルノードメッセージ）の演算を１個のノードずつ順次行うフルシリアルデコーディング(full serial decoding)方式によるLDPC復号を行う復号装置や、メッセージの演算をすべてのノードについて同時（並列）に行うフルパラレルデコーディング(full parallel decoding)方式によるLDPC復号を行う復号装置で構成することができる。
また、LDPC復号部１０２１において、LDPC符号のLDPC復号を、送信装置１１のLDPC符号化部２１がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行う場合には、チェックノード演算、及びバリアブルノード演算を、P（又はPの1以外の約数）個同時に行うアーキテクチャ(architecture)の復号装置であって、変換検査行列を得るための列置換と同様の列置換を、LDPC符号に施すことにより、そのLDPC符号の符号ビットを並び替える受信データ並べ替え部３１０を有する復号装置で構成することができる。
なお、図１０６では、説明の便宜のため、逆入れ替え処理を行うマルチプレクサ５４、カラムツイストデインターリーブを行うカラムツイストデインターリーバ５５、及び、パリティデインターリーブを行うパリティデインターリーバ１０１１それぞれを、別個に構成するようにしたが、マルチプレクサ５４、カラムツイストデインターリーバ５５、及び、パリティデインターリーバ１０１１の２以上は、送信装置１１のパリティインターリーバ２３、カラムツイストインターリーバ２４、及び、デマルチプレクサ２５と同様に、一体的に構成することができる。
次に、図１０７は、受信装置１２に適用可能な受信システムの第１の構成例を示すブロック図である。
図１０７において、受信システムは、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３から構成される。
取得部１１０１は、番組の画像データや音声データ等の対象データを、少なくともLDPC符号化することで得られるLDPC符号を含む信号を、例えば、地上ディジタル放送、衛星ディジタル放送、CATV網、インターネットその他のネットワーク等の、図示せぬ伝送路を介して取得し、伝送路復号処理部１１０２に供給する。
ここで、取得部１１０１が取得する信号が、例えば、放送局から、地上波や、衛星波、CATV(Cable Television)網等を介して放送されてくる場合には、取得部１１０１は、チューナやSTB(Set Top Box)等で構成される。また、取得部１１０１が取得する信号が、例えば、webサーバから、IPTV(Internet Protocol Television)のようにマルチキャストで送信されてくる場合には、取得部１１は、例えば、NIC(Network Interface Card)等のネットワークI/F(Inter face)で構成される。
伝送路復号処理部１１０２は、取得部１１０１が伝送路を介して取得した信号に対して、伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施し、その結果得られる信号を、情報源復号処理部１１０３に供給する。
すなわち、取得部１１０１が伝送路を介して取得した信号は、伝送路で生じる誤りを訂正するための誤り訂正符号化を、少なくとも行うことで得られた信号であり、伝送路復号処理部１１０２は、そのような信号に対して、例えば、誤り訂正処理等の伝送路復号処理を施す。
ここで、誤り訂正符号化としては、例えば、LDPC符号化や、リードソロモン符号化等がある。ここでは、誤り訂正符号化として、少なくとも、LDPC符号化が行われている。
また、伝送路復号処理には、変調信号の復調等が含まれることがある。
情報源復号処理部１１０３は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理を少なくとも含む情報源復号処理を施す。
すなわち、取得部１１０１が伝送路を介して取得した信号には、情報としての画像や音声等のデータ量を少なくするために、情報を圧縮する圧縮符号化が施されていることがあり、その場合、情報源復号処理部１１０３は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理(伸張処理）等の情報源復号処理を施す。
なお、取得部１１０１が伝送路を介して取得した信号に、圧縮符号化が施されていない場合には、情報源復号処理部１１０３では、圧縮された情報を元の情報に伸張する処理は行われない。
ここで、伸張処理としては、例えば、MPEGデコード等がある。また、伝送路復号処理には、伸張処理の他、デスクランブル等が含まれることがある。
以上のように構成される受信システムでは、取得部１１０１において、例えば、画像や音声等のデータに対して、MPEG符号化等の圧縮符号化が施され、さらに、LDPC符号化等の誤り訂正符号化が施された信号が、伝送路を介して取得され、伝送路復号処理部１１０２に供給される。
伝送路復号処理部１１０２では、取得部１１０１からの信号に対して、例えば、直交復調部５１や、デマッピング部５２、デインターリーバ５３、LDPC復号部５６（又はLDPC復号部１０２１）と同様の処理が、伝送路復号処理として施され、その結果得られる信号が、情報源復号処理部１１０３に供給される。
情報源復号処理部１１０３では、伝送路復号処理部１１０２からの信号に対して、MPEGデコード等の情報源復号処理が施され、その結果得られる画像、又は音声が出力される。
以上のような図１０７の受信システムは、例えば、ディジタル放送としてのテレビジョン放送を受信するテレビチューナ等に適用することができる。
なお、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３は、それぞれ、１つの独立した装置（ハードウェア（IC(Integrated Circuit)等））、又はソフトウエアモジュール）として構成することが可能である。
また、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３については、取得部１１０１と伝送路復号処理部１１０２とのセットや、伝送路復号処理部１１０２と情報源復号処理部１１０３とのセット、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３のセットを、１つの独立した装置として構成することが可能である。
図１０８は、受信装置１２に適用可能な受信システムの第２の構成例を示すブロック図である。
なお、図中、図１０７の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図１０８の受信システムは、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３を有する点で、図１０７の場合と共通し、出力部１１１１が新たに設けられている点で、図１０７の場合と相違する。
出力部１１１１は、例えば、画像を表示する表示装置や、音声を出力するスピーカであり、情報源復号処理部１１０３から出力される信号としての画像や音声等を出力する。すなわち、出力部１１１１は、画像を表示し、あるいは、音声を出力する。
以上のような図１０８の受信システムは、例えば、ディジタル放送としてのテレビジョン放送を受信するTV（テレビジョン受像機）や、ラジオ放送を受信するラジオ受信機等に適用することができる。
なお、取得部１１０１において取得された信号に、圧縮符号化が施されていない場合には、伝送路復号処理部１１０２が出力する信号が、出力部１１１１に供給される。
図１０９は、受信装置１２に適用可能な受信システムの第３の構成例を示すブロック図である。
なお、図中、図１０７の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図１０９の受信システムは、取得部１１０１、及び、伝送路復号処理部１１０２を有する点で、図１０７の場合と共通する。
但し、図１０９の受信システムは、情報源復号処理部１１０３が設けられておらず、記録部１１２１が新たに設けられている点で、図１０７の場合と相違する。
記録部１１２１は、伝送路復号処理部１１０２が出力する信号（例えば、MPEGのTSのTSパケット）を、光ディスクや、ハードディスク（磁気ディスク）、フラッシュメモリ等の記録（記憶）媒体に記録する（記憶させる）。
以上のような図１０９の受信システムは、テレビジョン放送を録画するレコーダ等に適用することができる。
なお、図１０９において、受信システムは、情報源復号処理部１１０３を設けて構成し、情報源復号処理部１１０３で、情報源復号処理が施された後の信号、すなわち、デコードによって得られる画像や音声を、記録部１１２１で記録することができる。

Claims (6)

  1. データをインターリーブするデータ処理装置において、
    LDPC(Low Density Parity Check)符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったLDPC符号化を行うことにより得られるLDPC符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブを行うパリティインターリーブ手段を備え、
    前記LDPC符号のパリティビットのビット数Mは、素数以外の値であり、
    前記パリティビットのビット数Mの1とM以外の約数のうちの２つの約数であり、かつ、積が前記パリティビットのビット数Mとなる２つの約数をP及びqと、
    前記LDPC符号の情報ビットのビット数をKと、
    0以上P未満の整数をxと、
    0以上q未満の整数をyと、
    それぞれするとき、
    前記パリティインターリーブ手段は、前記LDPC符号のK+1ないしK+M番目の符号ビットであるパリティビットのうちの、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブする
    データ処理装置。
  2. 前記LDPC符号が、そのLDPC符号の2ビット以上の符号ビットを１個のシンボルとして送信される場合において、
    前記検査行列の任意の１行にある1に対応する複数の符号ビットが、同一のシンボルに含まれないように、前記パリティインターリーブ後のLDPC符号の符号ビットを並び替える並び替え処理を行う並び替え手段をさらに備える
    請求項１に記載のデータ処理装置。
  3. 前記LDPC符号は、前記LDPC符号の検査行列のうちの、前記LDPC符号の情報ビットに対応する部分である情報行列が巡回構造になっているLDPC符号であり、
    ロウ方向とカラム方向にLDPC符号の符号ビットを記憶する記憶手段の前記カラム方向に書き込まれ、前記ロウ方向に読み出される前記LDPC符号の符号ビットがシンボルとされる場合において、前記記憶手段の前記カラム方向に、前記LDPC符号の符号ビットが書き込まれるときの書き始めの位置を、前記記憶手段のカラムごとに変更するカラムツイストインターリーブを、前記LDPC符号の符号ビットを並び替える並び替え処理として行う並び替え手段をさらに備える
    請求項１に記載のデータ処理装置。
  4. 前記LDPC符号の検査行列のうちの前記パリティ行列は、前記パリティインターリーブに相当する列置換によって、前記パリティ行列の一部を除く部分が巡回構造になっている擬似巡回構造になる
    請求項３に記載のデータ処理装置。
  5. 前記LDPC符号のmビットの符号ビットが、１個のシンボルにされる場合において、
    前記LDPC符号の符号長をNビットとするとともに、所定の正の整数をbとするとき、
    前記記憶手段は、前記ロウ方向にmbビットを記憶するとともに、前記カラム方向にN/(mb)ビットを記憶し、
    前記LDPC符号の符号ビットは、前記記憶手段の前記カラム方向に書き込まれ、その後、前記ロウ方向に読み出され、
    前記記憶手段の前記ロウ方向に読み出されたmbビットの符号ビットが、b個のシンボルにされる
    請求項４に記載のデータ処理装置。
  6. データをインターリーブするデータ処理装置のデータ処理方法において、
    前記データ処理装置が、LDPC(Low Density Parity Check)符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったLDPC符号化を行うことにより得られるLDPC符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブを行う
    ステップを含み、
    前記LDPC符号のパリティビットのビット数Mは、素数以外の値であり、
    前記パリティビットのビット数Mの1とM以外の約数のうちの２つの約数であり、かつ、積が前記パリティビットのビット数Mとなる２つの約数をP及びqと、
    前記LDPC符号の情報ビットのビット数をKと、
    0以上P未満の整数をxと、
    0以上q未満の整数をyと、
    それぞれするとき、
    前記パリティインターリーブを行うステップは、前記LDPC符号のK+1ないしK+M番目の符号ビットであるパリティビットのうちの、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブする
    データ処理方法。
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