WO2014123015A1 - データ処理装置、及びデータ処理方法 - Google Patents

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bits
code
parity
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雄二 篠原
山本　真紀子
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ソニー株式会社
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    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes

Definitions

  • the present technology relates to a data processing device and a data processing method, and more particularly, to a data processing device and a data processing method capable of providing, for example, an LDPC code having a good error rate.
  • LDPC Low Density Parity Check
  • DVB Digital Video Broadcasting
  • S.2 Satellite Digital Broadcasting
  • LDPC codes are also used in next-generation terrestrial digital broadcasting such as DVB-T.2.
  • LDPC codes have been found to have performance close to the Shannon limit as the code length is increased, as is the case with turbo codes and the like.
  • the LDPC code has the property that the minimum distance is proportional to the code length, its characteristic is that the block error probability characteristic is good, and furthermore, the so-called error floor phenomenon observed in the decoding characteristic such as turbo code is observed.
  • An advantage is that it hardly occurs.
  • LDPC code is a linear code and does not necessarily need to be binary, but will be described here as being binary.
  • LDPC code is characterized by the fact that the parity check matrix that defines the LDPC code is sparse.
  • a sparse matrix is a matrix in which the number of “1” s in the matrix is very small (a matrix in which most elements are 0).
  • FIG. 1 shows an example of a parity check matrix H of an LDPC code.
  • the weight of each column (column weight) (the number of “1”) (weight) is “3”, and the weight of each row (row weight) is “6”. .
  • a generator matrix G is generated based on the check matrix H, and the generator matrix G is multiplied by binary information bits to generate a codeword (LDPC code). ) Is generated.
  • the generator matrix G is a K ⁇ N matrix
  • the encoding device multiplies the generator matrix G by a bit string (vector u) of information bits made up of K bits to generate a code made up of N bits.
  • Generate the word c ( uG).
  • the code word (LDPC code) generated by this encoding device is received on the receiving side via a predetermined communication path.
  • LDPC code decoding is an algorithm proposed by Gallager called probabilistic decoding (Probabilistic Decoding), consisting of variable nodes (also called message nodes) and check nodes (check nodes). This can be done by a message passing algorithm based on belief propagation on a so-called Tanner graph.
  • the variable node and the check node are also simply referred to as nodes as appropriate.
  • FIG. 2 shows a procedure for decoding the LDPC code.
  • a real value (reception LLR) expressing the “0” likelihood of the value of the i-th code bit of the LDPC code (1 codeword) received on the receiving side as a log likelihood ratio as appropriate. ) Is also referred to as a received value u 0i . Further, a message output from the check node is u j and a message output from the variable node is v i .
  • step S11 the LDPC code is received, the message (check node message) u j is initialized to “0”, and the counter of the iterative process is used.
  • the variable k taking the integer of is initialized to “0”, and the process proceeds to step S12.
  • step S12 a message (variable node message) v i is obtained by performing the calculation (variable node calculation) shown in Expression (1) based on the received value u 0i obtained by receiving the LDPC code.
  • the message u j is obtained by performing the calculation (check node calculation) shown in Expression (2).
  • Equation (1) and Equation (2) can be arbitrarily selected to indicate the number of “1” s in the vertical direction (column) and horizontal direction (row) of the parity check matrix H, respectively.
  • variable node calculation of Expression (1) the message input from the edge (line connecting the variable node and the check node) to which the message is to be output, respectively.
  • the computation range is 1 to d v -1 or 1 to d c -1.
  • the check node calculation of equation (2) actually creates a table of function R (v 1 , v 2 ) shown in equation (3) defined by one output for two inputs v 1 and v 2 in advance. In addition, this is performed by using it continuously (recursively) as shown in Equation (4).
  • step S12 the variable k is further incremented by “1”, and the process proceeds to step S13.
  • step S13 it is determined whether or not the variable k is larger than a predetermined iterative decoding count C. If it is determined in step S13 that the variable k is not greater than C, the process returns to step S12, and thereafter the same processing is repeated.
  • step S13 determines whether the variable k is larger than C. If it is determined in step S13 that the variable k is larger than C, the process proceeds to step S14, and a message v i as a decoding result to be finally output is obtained by performing the calculation shown in equation (5). And the LDPC code decoding process ends.
  • equation (5) is performed using messages u j from all branches connected to the variable node.
  • FIG. 3 shows an example of a parity check matrix H of a (3, 6) LDPC code (coding rate 1/2, code length 12).
  • the column weight is 3 and the row weight is 6, as in FIG.
  • FIG. 4 shows a Tanner graph of the check matrix H in FIG.
  • a plus “+” represents a check node
  • Check nodes and variable nodes correspond to the rows and columns of the parity check matrix H, respectively.
  • the connection between the check node and the variable node is an edge, and corresponds to “1” of the check matrix element.
  • the branch represents that the sign bit corresponding to the variable node has a constraint condition corresponding to the check node.
  • FIG. 5 shows variable node calculation performed in the variable node.
  • the message v i corresponding to the branch to be calculated is the variable node of the formula (1) using the messages u 1 and u 2 from the remaining branches connected to the variable node and the received value u 0i. It is obtained by calculation. Messages corresponding to other branches are obtained in the same manner.
  • FIG. 6 shows a check node operation performed at the check node.
  • sign (x) is 1 when x ⁇ 0, and ⁇ 1 when x ⁇ 0.
  • Equation (6) can be transformed into Equation (7).
  • the message u j corresponding to the branch to be calculated is the messages v 1 , v 2 , v 3 , v 4 , v from the remaining branches connected to the check node. It is obtained by the check node calculation of Equation (7) using 5 . Messages corresponding to other branches are obtained in the same manner.
  • ⁇ (x) and ⁇ ⁇ 1 (x) are mounted on hardware, they may be mounted using a LUT (Look Up Table), but both are the same LUT.
  • DVB-S.2 ETSI EN 302 307 V1.2.1 (2009-08)
  • the LDPC code is a symbol of quadrature modulation (digital modulation) such as QPSK (Quadrature Phase Shift Keying). (Symbolized), and the symbol is mapped to a signal point and transmitted.
  • quadrature modulation digital modulation
  • QPSK Quadrature Phase Shift Keying
  • an LDPC code having a coding rate that can easily set a certain number of coding rates (for example, more than the number required for data transmission).
  • the error resistance is high (strong), that is, the error rate is good, regardless of the coding rate of the LDPC code.
  • the present technology has been made in view of such a situation, and is capable of providing an LDPC code having a good error rate.
  • the first data processing apparatus or data processing method of the present technology converts an information bit into an LDPC code having a code length of 64,800 bits and a code rate of 7/30 based on a parity check matrix of an LDPC (Low Density Parity Check) code.
  • LDPC Low Density Parity Check
  • An encoding unit or encoding step for encoding wherein the LDPC code includes information bits and parity bits, and the parity check matrix includes an information matrix unit corresponding to the information bits and a parity matrix unit corresponding to the parity bits
  • the information matrix part is represented by a parity check matrix initial value table, and the parity check matrix initial value table is a table that represents the position of one element of the information matrix part for every 360 columns, 548 9528 12205 12770 22023 22082 25884 27421 33215 36046 43580 43953 47539 919 2623 5098 5514 5645 6348 9666 13795 14555 43224 44048 44948 47964 995 7270 17753 21272 29228 29916 31634 34055 35205 37499 37777 47490 49301 645 3803 8836 9470 11054 20253 29417 31243 31990 36468 38715 39932 43045 14572 18646 21100 26617
  • a second data processing apparatus or data processing method includes a decoding unit that decodes an LDPC code having a code length of 64,800 bits and a coding rate of 7/30 based on a parity check matrix of an LDPC (Low Density Parity Check) code Or the decoding step, wherein the LDPC code includes information bits and parity bits, and the parity check matrix includes an information matrix portion corresponding to the information bits and a parity matrix portion corresponding to the parity bits, and the information matrix Part is represented by a parity check matrix initial value table, the parity check matrix initial value table is a table that represents the position of one element of the information matrix part every 360 columns, 548 9528 12205 12770 22023 22082 25884 27421 33215 36046 43580 43953 47539 919 2623 5098 5514 5645 6348 9666 13795 14555 43224 44048 44948 47964 995 7270 17753 21272 29228 29916
  • the third data processing apparatus or data processing method of the present technology converts an information bit into an LDPC code having a code length of 64,800 bits and a code rate of 8/30 based on a parity check matrix of an LDPC (Low Density Parity Check) code.
  • LDPC Low Density Parity Check
  • An encoding unit or encoding step for encoding wherein the LDPC code includes information bits and parity bits, and the parity check matrix includes an information matrix unit corresponding to the information bits and a parity matrix unit corresponding to the parity bits
  • the information matrix part is represented by a parity check matrix initial value table
  • the parity check matrix initial value table is a table that represents the position of one element of the information matrix part for every 360 columns, 100 3433 4111 9089 13360 24012 26305 30252 31430 31769 34689 34917 36091 40873 41983 42689 43835 44318 47109 3 48 124 2240 7029 21694 24565 29302 39777 42706 43631 43784 46033 47064 47079 47141 47239 47439 47479 2 5675 7056 12715 24128 26596 30571 38210 38586 41138 42272 43336 43444 43917 45812 46840 47245 47286 47510 2
  • a fourth data processing apparatus or data processing method of the present technology includes a decoding unit that decodes an LDPC code having a code length of 64,800 bits and a coding rate of 8/30 based on a parity check matrix of an LDPC (Low Density Parity Check) code Or the decoding step, wherein the LDPC code includes information bits and parity bits, and the parity check matrix includes an information matrix portion corresponding to the information bits and a parity matrix portion corresponding to the parity bits, and the information matrix Part is represented by a parity check matrix initial value table, the parity check matrix initial value table is a table that represents the position of one element of the information matrix part every 360 columns, 100 3433 4111 9089 13360 24012 26305 30252 31430 31769 34689 34917 36091 40873 41983 42689 43835 44318 47109 3 48 124 2240 7029 21694 24565 29302 39777 42706 43631 43784 46033 47064
  • the fifth data processing apparatus or the data processing method of the present technology converts an information bit into an LDPC code having a code length of 64,800 bits and a code rate of 9/30 based on a parity check matrix of an LDPC (Low Density Parity Check) code.
  • LDPC Low Density Parity Check
  • An encoding unit or encoding step for encoding wherein the LDPC code includes information bits and parity bits, and the parity check matrix includes an information matrix unit corresponding to the information bits and a parity matrix unit corresponding to the parity bits
  • the information matrix part is represented by a parity check matrix initial value table
  • the parity check matrix initial value table is a table that represents the position of one element of the information matrix part for every 360 columns, 339 4777 5366 7623 13034 13260 15107 17772 20338 21178 25914 27663 29948 37489 41021 3871 5812 9795 23437 24079 27699 33471 39878 40302 41038 41217 42316 42765 43675 45118 3699 4072 16553 21492 26210 29839 30322 34139 38227 39696 40762 41156 41269 45168 45350 995 12194 12494 16542 20423 21950 23519 26215 26708 305
  • a sixth data processing device or a data processing method of the present technology includes a decoding unit that decodes an LDPC code having a code length of 64,800 bits and a coding rate of 9/30 based on a parity check matrix of an LDPC (Low Density Parity Check) code Or the decoding step, wherein the LDPC code includes information bits and parity bits, and the parity check matrix includes an information matrix portion corresponding to the information bits and a parity matrix portion corresponding to the parity bits, and the information matrix Part is represented by a parity check matrix initial value table, the parity check matrix initial value table is a table that represents the position of one element of the information matrix part every 360 columns, 339 4777 5366 7623 13034 13260 15107 17772 20338 21178 25914 27663 29948 37489 41021 3871 5812 9795 23437 24079 27699 33471 39878 40302 41038 41217 42316 42765 43675 45118
  • the seventh data processing apparatus or data processing method according to the present technology converts an information bit into an LDPC code having a code length of 64800 bits and a code rate of 10/30 based on a parity check matrix of an LDPC (Low Density Parity Check) code.
  • LDPC Low Density Parity Check
  • An encoding unit or encoding step for encoding wherein the LDPC code includes information bits and parity bits, and the parity check matrix includes an information matrix unit corresponding to the information bits and a parity matrix unit corresponding to the parity bits
  • the information matrix part is represented by a parity check matrix initial value table, and the parity check matrix initial value table is a table that represents the position of one element of the information matrix part for every 360 columns, 867 2733 2978 8947 10214 11810 13566 15922 18838 20543 25845 29179 30055 31284 33447 34330 35081 35605 36268 39563 42331 43174 2765 6017 6394 6769 12351 13567 15195 19900 23094 27077 28626 28914 32219 33106 33662 33905 34878 37861 39749 39862 40976 42690 2343 4231 7603 7789 8396 8783 15636 16221 20591 215
  • An eighth data processing apparatus or data processing method includes a decoding unit that decodes an LDPC code having a code length of 64,800 bits and a code rate of 10/30 based on a parity check matrix of an LDPC (Low Density Parity Check) code Or the decoding step, wherein the LDPC code includes information bits and parity bits, and the parity check matrix includes an information matrix portion corresponding to the information bits and a parity matrix portion corresponding to the parity bits, and the information matrix Part is represented by a parity check matrix initial value table, the parity check matrix initial value table is a table that represents the position of one element of the information matrix part every 360 columns, 867 2733 2978 8947 10214 11810 13566 15922 18838 20543 25845 29179 30055 31284 33447 34330 35081 35605 36268 39563 42331 43174 2765 6017 6394 6769 12351 13567 15195 19900 23094 27077
  • a ninth data processing apparatus or data processing method of the present technology converts an information bit into an LDPC code having a code length of 64,800 bits and a code rate of 11/30 based on a parity check matrix of an LDPC (Low Density Parity Check) code.
  • LDPC Low Density Parity Check
  • An encoding unit or encoding step for encoding wherein the LDPC code includes information bits and parity bits, and the parity check matrix includes an information matrix unit corresponding to the information bits and a parity matrix unit corresponding to the parity bits
  • the information matrix part is represented by a parity check matrix initial value table, and the parity check matrix initial value table is a table that represents the position of one element of the information matrix part for every 360 columns, 3208 6587 9493 9539 12368 12501 14811 15784 17625 18654 18721 19471 19503 20079 20411 20876 21493 22083 22430 27275 29322 32758 33227 33347 33715 34472 34711 38450 39151 39709 39862 40093 40497 40912 42 1118 3086 5466 6379 8483 9051 9330 13250 13898 14055 15033 18094 21429 22652 25251 28709 29909 30233 30472 30635 31367 3
  • a tenth data processing device or a data processing method of the present technology includes a decoding unit that decodes an LDPC code having a code length of 64,800 bits and a code rate of 11/30 based on a parity check matrix of an LDPC (Low Density Parity Check) code Or the decoding step, wherein the LDPC code includes information bits and parity bits, and the parity check matrix includes an information matrix portion corresponding to the information bits and a parity matrix portion corresponding to the parity bits, and the information matrix Part is represented by a parity check matrix initial value table, the parity check matrix initial value table is a table that represents the position of one element of the information matrix part every 360 columns, 3208 6587 9493 9539 12368 12501 14811 15784 17625 18654 18721 19471 19503 20079 20411 20876 21493 22083 22430 27275 29322 32758 33227 33347 33715 34472 34711 38450 39151 39709
  • the information bits have a code length of 64,800 bits and a coding rate of 7/30, 8/30, 9/30, 10/30, or And 11/30 LDPC code.
  • LDPC Low Density Parity Check
  • the code length is 64800 bits and the coding rate is 7/30, 8/30, 9/30, 10/30, or 11
  • the / 30 LDPC code is decoded.
  • the LDPC code includes information bits and parity bits
  • the parity check matrix includes an information matrix portion corresponding to the information bits and a parity matrix portion corresponding to the parity bits
  • the information matrix portion is an initial parity check matrix.
  • the parity check matrix initial value table is a table that represents the position of one element of the information matrix portion for every 360 columns.
  • the parity check matrix initial value table with a coding rate of 7/30 is 548 9528 12205 12770 22023 22082 25884 27421 33215 36046 43580 43953 47539 919 2623 5098 5514 5645 6348 9666 13795 14555 43224 44048 44948 47964 995 7270 17753 21272 29228 29916 31634 34055 35205 37499 37777 47490 49301 645 3803 8836 9470 11054 20253 29417 31243 31990 36468 38715 39932 43045 14572 18646 21100 26617 32033 32410 37195 38586 43833 44577 45584 46453 49515 6004 16982 17829 24616 28056 29646 32944 39051 42517 47086 48585 48772 49247 1306 1447 4898 7781 18587 25724 26672 35062 35202 37080 39781
  • the parity check matrix initial value table with a coding rate of 8/30 is 100 3433 4111 9089 13360 24012 26305 30252 31430 31769 34689 34917 36091 40873 41983 42689 43835 44318 47109 3 48 124 2240 7029 21694 24565 29302 39777 42706 43631 43784 46033 47064 47079 47141 47239 47439 47479 2 5675 7056 12715 24128 26596 30571 38210 38586 41138 42272 43336 43444 43917 45812 46840 47245 47286 47510 2103 4285 10068 10702 12693 17619 18711 21309 22191 22999 37432 45646 46275 46338 46777 46860 46963 47432 47472 6827 8209 8606 10412 15670 19469 22205 22215 25425 29565 34843 34985 37686 39277
  • the parity check matrix initial value table with a coding rate of 9/30 is 339 4777 5366 7623 13034 13260 15107 17772 20338 21178 25914 27663 29948 37489 41021 3871 5812 9795 23437 24079 27699 33471 39878 40302 41038 41217 42316 42765 43675 45118 3699 4072 16553 21492 26210 29839 30322 34139 38227 39696 40762 41156 41269 45168 45350 995 12194 12494 16542 20423 21950 23519 26215 26708 30587 38352 38840 39729 41645 43210 3963 4315 6832 11354 21042 21084 21108 25595 33109 34029 34448 35129 38018 39012 44791 164 887 2902 9021 9193 16705 17850 19241 25893 33427 37416 41024 41355 443
  • the parity check matrix initial value table with a coding rate of 10/30 is 867 2733 2978 8947 10214 11810 13566 15922 18838 20543 25845 29179 30055 31284 33447 34330 35081 35605 36268 39563 42331 43174 2765 6017 6394 6769 12351 13567 15195 19900 23094 27077 28626 28914 32219 33106 33662 33905 34878 37861 39749 39862 40976 42690 2343 4231 7603 7789 8396 8783 15636 16221 20591 21538 24008 25117 25663 26817 29692 30937 31472 32070 33793 39506 41763 43172 8536 10705 10960 11206 12513 15399 17108 17224 17512 20180 25288 27824 28958 30600 36792 36828 38891 39575 39581 42342 42914
  • the parity check matrix initial value table with a coding rate of 11/30 is 3208 6587 9493 9539 12368 12501 14811 15784 17625 18654 18721 19471 19503 20079 20411 20876 21493 22083 22430 27275 29322 32758 33227 33347 33715 34472 34711 38450 39151 39709 39862 40093 40497 40912 42 1118 3086 5466 6379 8483 9051 9330 13250 13898 14055 15033 18094 21429 22652 25251 28709 29909 30233 30472 30635 31367 32603 33614 33708 36404 36530 37039 37782 38115 38307 40225 40597 40822 5939 11990 15027 15162 16503 17171 17806 17902 18031 18077 21216 22134 22660 24170 28558 29364 30003 31128 32674 33103 33361 34196 344
  • the data processing apparatus may be an independent apparatus or an internal block constituting one apparatus.
  • This technology can provide an LDPC code with a good error rate.
  • FIG. 3 is a block diagram illustrating a configuration example of a transmission device 11.
  • FIG. 3 is a block diagram illustrating a configuration example of a bit interleaver 116.
  • FIG. It is a figure which shows a check matrix.
  • FIG. 6 is a diagram for explaining processing of a demultiplexer 25.
  • FIG. 6 is a diagram for explaining processing of a demultiplexer 25. It is a figure which shows the Tanner graph about decoding of an LDPC code. And the parity matrix H T having a staircase structure, a diagram illustrating a Tanner graph corresponding to the parity matrix H T.
  • An error rate obtained by the simulation is a diagram showing the relationship between the Doppler frequency f d of the flutter.
  • An error rate obtained by the simulation is a diagram showing the relationship between the Doppler frequency f d of the flutter.
  • 3 is a block diagram illustrating a configuration example of an LDPC encoder 115.
  • FIG. 5 is a flowchart for explaining processing of an LDPC encoder 115.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 1/4 and the code length 16200. It is a figure explaining the method of calculating
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 2/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 3/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 4/30 and the code length 64800.
  • FIG. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 5/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 6/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 7/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 8/30 and the code length 64800.
  • FIG. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 8/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 9/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 9/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 10/30 and the code length 64800.
  • FIG. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 10/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 11/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 11/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 12/30 and the code length 64800.
  • FIG. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 12/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 13/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 13/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 14/30 and the code length 64800.
  • FIG. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 14/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 15/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 15/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 16/30 and the code length 64800.
  • FIG. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 16/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 16/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 17/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 17/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 17/30 and the code length 64800.
  • FIG. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 17/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 18/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 18/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 18/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 18/30 and the code length 64800.
  • FIG. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 19/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 19/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 19/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 20/30 and the code length 64800.
  • FIG. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 20/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 20/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 21/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 21/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 21/30 and the code length 64800.
  • FIG. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 21/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 22/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 22/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 22/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 22/30 and the code length 64800.
  • FIG. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 23/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 23/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 23/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 24/30 and the code length 64800.
  • FIG. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 24/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 24/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 25/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 25/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 25/30 and the code length 64800.
  • FIG. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 25/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 26/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 26/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 26/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 26/30 and the code length 64800.
  • FIG. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 27/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 27/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 27/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 27/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 27/30 and the code length 64800.
  • FIG. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 28/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 28/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 28/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 28/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 28/30 and the code length 64800.
  • FIG. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 29/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 29/30 and the code length 64800.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 29/30 and the code length 64800.
  • Fig. 38] Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 29/30 and the code length 64800. It is a figure which shows the example of the Tanner graph of the ensemble of a degree sequence that column weight is 3 and row weight is 6.
  • FIG. 38 shows the example of the Tanner graph of the ensemble of a degree sequence that column weight is 3 and row weight is 6.
  • FIG. 12 is a flowchart for describing processing performed by a QAM decoder 164, a bit deinterleaver 165, and an LDPC decoder 166. It is a figure which shows the example of the check matrix of a LDPC code. It is a figure which shows the matrix (conversion test matrix) which performed row substitution and column substitution to the check matrix.
  • FIG. 3 is a block diagram illustrating a configuration example of an LDPC decoder 166.
  • FIG. It is a figure explaining the process of the multiplexer 54 which comprises the bit deinterleaver 165.
  • FIG. It is a figure explaining the process of the column twist deinterleaver.
  • FIG. It is a block diagram which shows the 1st structural example of the receiving system which can apply the receiving device.
  • FIG. 18 is a block diagram illustrating a configuration example of an embodiment of a computer to which the present technology is applied.
  • FIG. 7 shows a transmission system to which the present technology is applied (a system is a logical collection of a plurality of devices, regardless of whether or not each component device is in the same housing). The structural example of embodiment is shown.
  • the transmission system includes a transmission device 11 and a reception device 12.
  • the transmission device 11 transmits (broadcasts) (transmits) a television broadcast program, for example. That is, the transmission device 11 encodes target data to be transmitted, such as image data and audio data as a program, into an LDPC code, for example, a satellite line, a terrestrial wave, a cable (wired line), or the like. It transmits via the communication path 13.
  • target data to be transmitted such as image data and audio data as a program
  • an LDPC code for example, a satellite line, a terrestrial wave, a cable (wired line), or the like. It transmits via the communication path 13.
  • the receiving device 12 receives the LDPC code transmitted from the transmitting device 11 via the communication path 13, decodes it into the target data, and outputs it.
  • the LDPC code used in the transmission system of FIG. 7 exhibits extremely high capability in an AWGN (Additive White Gaussian Noise) channel.
  • AWGN Additional White Gaussian Noise
  • a burst error or erasure may occur in the communication path 13.
  • D / U Desired to Undesired Ratio
  • Desired main path power
  • a burst error may occur due to the state of the wiring from the receiving unit (not shown) such as an antenna that receives a signal from the transmitting device 11 to the receiving device 12 on the receiving device 12 side or the instability of the power supply of the receiving device 12. May occur.
  • the code bit (received value u 0i of the LDPC code) at the variable node corresponding to the column of the parity check matrix H and thus the code bit of the LDPC code. Since the variable node operation of the expression (1) with the addition of) is performed, if an error occurs in the sign bit used for the variable node operation, the accuracy of the required message is reduced.
  • the check node performs the check node calculation of Expression (7) using the message obtained by the variable node connected to the check node, so that a plurality of connected variable nodes ( When the number of check nodes in which the error (including erasure) of the code bits of the LDPC code corresponding to) simultaneously increases, the decoding performance deteriorates.
  • the check node sends a message with an equal probability of a probability of 0 and a probability of 1 to all the variable nodes. return.
  • a check node that returns an equiprobable message does not contribute to one decoding process (one set of variable node calculation and check node calculation), and as a result, requires a large number of repetitions of the decoding process. As a result, the decoding performance deteriorates, and the power consumption of the receiving apparatus 12 that decodes the LDPC code increases.
  • FIG. 8 is a block diagram illustrating a configuration example of the transmission device 11 of FIG.
  • one or more input streams (Input Streams) as target data are supplied to a Mode Adaptation / Multiplexer 111.
  • the mode adaptation / multiplexer 111 performs processing such as mode selection and multiplexing of one or more input streams supplied thereto as necessary, and supplies the resulting data to a padder 112. .
  • the padder 112 performs necessary zero padding (Null insertion) on the data from the mode adaptation / multiplexer 111 and supplies the resulting data to the BB scrambler 113.
  • the BB scrambler 113 subjects the data from the padder 112 to BB scramble (Base-Band Scrambling), and supplies the resulting data to a BCH encoder (BCH encoder) 114.
  • BCH encoder BCH encoder
  • the BCH encoder 114 BCH-encodes the data from the BB scrambler 113, and supplies the resulting data to an LDPC encoder 115 as LDPC target data that is an LDPC encoding target.
  • the LDPC encoder 115 performs LDPC encoding on the LDPC target data from the BCH encoder 114 according to a parity check matrix in which a parity matrix that is a part corresponding to the parity bits of the LDPC code has a staircase structure. Output LDPC code as information bits.
  • the LDPC encoder 115 sets the LDPC target data to the LDPC (corresponding to the check matrix) defined in a predetermined standard such as DVB-S.2, DVB-T.2, or DVB-C.2.
  • LDPC encoding is performed to encode a code, a predetermined LDPC code (corresponding to the parity check matrix), and the resulting LDPC code is output.
  • the LDPC code defined in the DVB-S.2, DVB-T.2, and DVB-C.2 standards is an IRA (Irregular Repeat Accumulate) code, and the parity in the parity check matrix of the LDPC code
  • the matrix has a staircase structure. The parity matrix and the staircase structure will be described later.
  • IRA codes for example, “Irregular Repeat-Accumulate Codes,” H. Jin, A. Khandekar, and R. J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics-8 , Sept. 2000.
  • the LDPC code output from the LDPC encoder 115 is supplied to the bit interleaver 116.
  • the bit interleaver 116 performs bit interleaving described later on the LDPC code from the LDPC encoder 115, and supplies the LDPC code after the bit interleaving to a QAM encoder (QAM encoder) 117.
  • QAM encoder QAM encoder
  • the QAM encoder 117 maps the LDPC code from the bit interleaver 116 to a signal point representing one symbol of orthogonal modulation in units of one or more code bits (symbol unit) of the LDPC code and performs orthogonal modulation ( Multilevel modulation).
  • the QAM encoder 117 converts the LDPC code from the bit interleaver 116 into an IQ plane (IQ constellation) defined by an I axis representing an I component in phase with the carrier and a Q axis representing a Q component orthogonal to the carrier. ) Perform the quadrature modulation by mapping to the signal points determined by the modulation method that performs the quadrature modulation of the LDPC code.
  • IQ plane IQ constellation
  • a modulation method of quadrature modulation performed by the QAM encoder 117 for example, a modulation method defined in the DVB-S.2, DVB-T.2, DVB-C.2 standard, or the like Modulation method, for example, BPSK (Binary Phase Shift Keying), QPSK (Quadrature Phase Shift Shift Keying), 16APSK (Amplitude Phase Shift-Keying), 32APSK, 16QAM (Quadrature Amplitude Modulation), 64QAM, 256QAM, 1024QAM, 4096QAM, 4PAM (Pulse Amplitude Modulation) etc.
  • Which modulation method is used to perform quadrature modulation in the QAM encoder 117 is set in advance in accordance with, for example, the operation of the operator of the transmission apparatus 11.
  • Time Interleaver Time Interleaver
  • the time interleaver 118 performs time interleaving (interleaving in the time direction) on the data (symbol) from the QAM encoder 117, and obtains the resulting data as a MISO / MIMO encoder (MISO / MIMO encoder) 119. To supply.
  • the MISO / MIMO encoder 119 performs space-time coding on the data (symbol) from the time interleaver 118 and supplies it to a frequency interleaver 120.
  • the frequency interleaver 120 performs frequency interleaving (interleaving in the frequency direction) on the data (symbol) from the MISO / MIMO encoder 119 and supplies the data to a frame builder / resource allocation unit (Frame Builder & Resource Allocation) 131. To do.
  • the BCH encoder 121 is supplied with control data (signalling) for transmission control such as BB signaling (Base Band Signaling) (BB Header).
  • BB signaling Basic Band Signaling
  • the BCH encoder 121 performs BCH encoding on the control data supplied thereto in the same manner as the BCH encoder 114, and supplies the resulting data to the LDPC encoder 122.
  • the LDPC encoder 122 performs LDPC encoding on the data from the BCH encoder 121 as LDPC target data in the same manner as the LDPC encoder 115, and supplies the resulting LDPC code to the QAM encoder 123.
  • the QAM encoder 123 converts the LDPC code from the LDPC encoder 122 into a signal point representing one symbol of orthogonal modulation in units of one or more code bits (symbol unit) of the LDPC code.
  • the orthogonal modulation is performed by mapping, and data (symbol) obtained as a result is supplied to the frequency interleaver 124.
  • the frequency interleaver 124 performs frequency interleaving on the data (symbol) from the QAM encoder 123 in units of symbols and supplies the data to the frame builder / resource allocation unit 131.
  • the frame builder / resource allocation unit 131 inserts pilot symbols at necessary positions of the data (symbols) from the frequency interleavers 120 and 124, and from the resulting data (symbols), a predetermined number
  • a frame composed of a number of symbols for example, a PL (Physical Layer) frame, a T2 frame, a C2 frame, etc.
  • OFDM generation OFDM generation
  • the OFDM generation unit 132 generates an OFDM signal corresponding to the frame from the frame from the frame builder / resource allocation unit 131, and transmits the OFDM signal via the communication path 13 (FIG. 7).
  • the transmission apparatus 11 is configured without providing some of the blocks illustrated in FIG. 8 such as the time interleaver 118, the MISO / MIMO encoder 119, the frequency interleaver 120, and the frequency interleaver 124, for example. Can do.
  • FIG. 9 shows a configuration example of the bit interleaver 116 of FIG.
  • the bit interleaver 116 is a data processing device that interleaves data, and includes a parity interleaver 23, a column twist interleaver 24, and a demultiplexer (DEMUX) 25. Note that the bit interleaver 116 can be configured without providing one or both of the parity interleaver 23 and the column twist interleaver 24.
  • the parity interleaver 23 performs parity interleaving for interleaving the parity bits of the LDPC code from the LDPC encoder 115 to the positions of other parity bits, and supplies the LDPC code after the parity interleaving to the column twist interleaver 24.
  • the column twist interleaver 24 performs column twist interleaving on the LDPC code from the parity interleaver 23 and supplies the LDPC code after the column twist interleaving to the demultiplexer 25.
  • the LDPC code is transmitted in the QAM encoder 117 of FIG. 8 by mapping one or more code bits of the LDPC code to a signal point representing one symbol of orthogonal modulation.
  • the column twist interleaver 24 uses a parity interleaver 23 so that a plurality of code bits of the LDPC code corresponding to 1 in any one row of the parity check matrix used in the LDPC encoder 115 are not included in one symbol. As rearrangement processing for rearranging the code bits of the LDPC code, for example, column twist interleaving as described later is performed.
  • the demultiplexer 25 obtains an LDPC code with enhanced resistance to AWGN by performing an exchange process for exchanging positions of two or more code bits of the LDPC code as a symbol for the LDPC code from the column twist interleaver 24. Then, the demultiplexer 25 supplies two or more code bits of the LDPC code obtained by the replacement process to the QAM encoder 117 (FIG. 8) as a symbol.
  • FIG. 10 shows a parity check matrix H used for LDPC encoding by the LDPC encoder 115 of FIG.
  • LDGM Low-Density Generation Matrix
  • the number of information bits and the number of parity bits in the code bits of one LDPC code are referred to as information length K and parity length M, respectively, and one LDPC.
  • the information length K and the parity length M for an LDPC code having a certain code length N are determined by the coding rate.
  • the parity check matrix H is an M ⁇ N matrix with rows ⁇ columns. Then, the information matrix H A, becomes the matrix of M ⁇ K, the parity matrix H T is a matrix of M ⁇ M.
  • DVB-S.2 shows a parity matrix H T of the parity DVB-T.2, and parity check matrix H of an LDPC code prescribed in DVB-C.2 standards.
  • DVB-T.2 like parity matrix H T of the parity check matrix H of an LDPC code of which is specified in the Standard, as shown in FIG. 11, first element is, so to speak a matrix of step structure arranged stepwise (lower bidiagonal matrix).
  • the row weight of the parity matrix H T is 1 for the first row and 2 for all the remaining rows.
  • the column weight is 1 for the last column and 2 for all the remaining columns.
  • LDPC codes of the check matrix H the parity matrix H T has a staircase structure can be using the check matrix H, readily produced.
  • an LDPC code (one codeword), together represented by a row vector c, and column vector obtained by transposing the row vector is represented as c T. Further, in the row vector c which is an LDPC code, the information bit portion is represented by the row vector A, and the parity bit portion is represented by the row vector T.
  • FIG. 12 is a diagram for explaining a parity check matrix H of an LDPC code defined in a standard such as DVB-T.2.
  • the column weight is X, and for the subsequent K3 column, the column weight is 3, and then For the M-1 column, the column weight is 2, and for the last column, the column weight is 1.
  • KX + K3 + M-1 + 1 is equal to the code length N.
  • FIG. 13 is a diagram showing the number of columns KX, K3, and M, and the column weight X for each coding rate r of the LDPC code defined in the DVB-T.2 standard and the like.
  • Standards such as DVB-T.2 specify LDPC codes with code length N of 64800 bits and 16200 bits.
  • LDPC code having a code length N of 64,800 bits 11 coding rates (nominal rates) 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3 / 4, 4/5, 5/6, 8/9, and 9/10 are defined, and for an LDPC code having a code length N of 16200 bits, 10 coding rates 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, and 8/9 are specified.
  • the code length N of 64800 bits is also referred to as 64k bits
  • the code length N of 16200 bits is also referred to as 16k bits.
  • the column weight on the head side (left side) tends to be large.
  • the LDPC code corresponding to H the first code bit tends to be more resistant to errors (tolerant to errors), and the last code bit tends to be weaker to errors.
  • FIG. 14 shows an example of arrangement of 16 symbols (corresponding signal points) on the IQ plane when 16QAM is performed by the QAM encoder 117 of FIG.
  • a in FIG. 14 shows a 16QAM symbol of DVB-T.2.
  • the 16 symbols are arranged so that the I direction ⁇ Q direction is a 4 ⁇ 4 square shape with the origin of the IQ plane as the center.
  • bit y i + 1 bit from the most significant bit in the bit string represented by one symbol is represented as bit y i
  • the four bits represented by one symbol of 16QAM are bit y 0 in order from the most significant bit. , y 1 , y 2 , y 3 .
  • 4 code bits of the LDPC code is (symbolized) into 4-bit y 0 to y 3 symbol (symbol value).
  • FIG. 14B shows bit boundaries for each of 4 bits (hereinafter also referred to as symbol bits) y 0 to y 3 represented by a 16QAM symbol.
  • the symbol bit y i represented by a symbol is more likely to be erroneous (lower error probability) the more symbols are away from the bit boundary, and more likely to be error (higher error probability) as there are more symbols near the bit boundary.
  • strong to errors a bit that is hard to error
  • weak to errors a bit that is easy to error
  • 4 symbol bits y 0 to y 3 of a 16QAM symbol 4 symbol bits y 0 to y 3 of a 16QAM symbol .
  • the most significant symbol bit y 0 and the second symbol bit y 1 are strong bits
  • the third symbol bit y 2 and the fourth symbol bit y 3 are weak bits. .
  • 15 to 17 show examples of arrangement of 64 symbols (corresponding signal points) on the IQ plane when 64QAM is performed by the QAM encoder 117 of FIG. 8, that is, 16QAM of DVB-T.2. The symbol is shown.
  • One symbol bit of 64QAM can be expressed as bits y 0 , y 1 , y 2 , y 3 , y 4 , y 5 in order from the most significant bit.
  • the 6 code bits of the LDPC code are the symbol bit y 0 no 6-bit to the symbol y 5.
  • FIG. 15 shows bit boundaries for the most significant symbol bit y 0 and the second symbol bit y 1 among the symbol bits y 0 to y 5 of the 64QAM symbol, and FIG. th symbol bit y 2, the bit boundaries for the fourth symbol bit y 3, respectively, FIG. 17, the fifth symbol bit y 4, the bit boundaries for the sixth symbol bit y 5, respectively, each Show.
  • the symbol bits y 0 of the uppermost bit boundaries for the second symbol bit y 1, respectively, has at one place. Also, as shown in FIG. 16, there are two bit boundaries for each of the third symbol bit y 2 and the fourth symbol bit y 3 , and as shown in FIG. 17, the fifth symbol bit There are four bit boundaries for bit y 4 and sixth symbol bit y 5 .
  • the most significant symbol bit y 0 and the second symbol bit y 1 are strong bits, and the third symbol bits y 2 and 4 th symbol bit y 3 has become a strong bit to the next.
  • the fifth symbol bit y 4 and the sixth symbol bit y 5 are weak bits.
  • FIG. 18 shows an arrangement of four symbols (corresponding signal points) on the IQ plane when a satellite channel is adopted as the communication path 13 (FIG. 7) and QPSK is performed by the QAM encoder 117 of FIG. It is a figure which shows the example, ie, the symbol of QPSK of DVB-S.2, for example.
  • a symbol is mapped to one of four signal points on a circle with a radius ⁇ of 1 centered on the origin on the IQ plane.
  • FIG. 19 shows an example of arrangement of 8 symbols on the IQ plane when a satellite channel is employed as the communication path 13 (FIG. 7) and 8PSK is performed by the QAM encoder 117 of FIG. 8, that is, for example, DVB It is a figure which shows the symbol of 8PSK of -S.2.
  • DVB-S.2 8PSK a symbol is mapped to one of eight signal points on the circumference of a circle with a radius ⁇ of 1 centered on the origin on the IQ plane.
  • FIG. 20 shows an example of arrangement of 16 symbols on the IQ plane when a satellite channel is adopted as the communication path 13 (FIG. 7) and 16 APSK is performed by the QAM encoder 117 of FIG. 8, that is, for example, DVB It is a figure which shows the symbol of 16APSK of -S.2.
  • 20A shows the arrangement of 16 APSK signal points in DVB-S.2.
  • a symbol has four signal points on the circumference of a circle with a radius of R 1 centered at the origin on the IQ plane, and a radius of R 2 (> R 1 ).
  • the 12 signal points on the circumference of the circle are mapped to any one of 16 signal points in total.
  • the ratio ⁇ between the radii R 2 and R 1 is different for each coding rate.
  • FIG. 21 shows an example of arrangement of 32 symbols on the IQ plane when a satellite channel is employed as the communication path 13 (FIG. 7) and 32APSK is performed by the QAM encoder 117 of FIG. 8, that is, for example, DVB It is a figure which shows the symbol of -32 APSK of -S.2.
  • 21A shows the arrangement of the 32APSK signal points of DVB-S.2.
  • a symbol consists of four signal points on the circumference of a circle with a radius of R 1 centered at the origin on the IQ plane and a circle with a radius of R 2 (> R 1 ). 12 signal points on the circumference and 16 signal points on the circumference of the circle having a radius of R 3 (> R 2 ) are mapped to any one of 32 signal points in total.
  • the ratio gamma 1 and radius R 2 and R 1 and the radius R 3 and the ratio gamma 2 and R 1 are different for each code rate.
  • the LDPC code output from the LDPC encoder 115 includes a code bit that is resistant to errors and a code bit that is vulnerable to errors.
  • the symbol bits of the orthogonal modulation symbols performed by the QAM encoder 117 include strong bits and weak bits.
  • FIG. 22 is a diagram for explaining the processing of the demultiplexer 25 in FIG.
  • a in FIG. 22 shows a functional configuration example of the demultiplexer 25.
  • the demultiplexer 25 includes a memory 31 and a replacement unit 32.
  • the memory 31 is supplied with the LDPC code from the LDPC encoder 115.
  • the memory 31 has a storage capacity for storing mb bits in the row (horizontal) direction and N / (mb) bits in the column (vertical) direction, and the LDPC supplied thereto The sign bit of the code is written in the column direction, read in the row direction, and supplied to the switching unit 32.
  • N information length K + parity length M
  • m represents the number of code bits of an LDPC code that is one symbol
  • b is a predetermined positive integer, which is a multiple used to multiply m by an integer.
  • the demultiplexer 25 uses the sign bit of the LDPC code as a symbol (symbolizes), and the multiple b represents the number of symbols that the demultiplexer 25 obtains by so-called symbolization.
  • FIG. 22A shows a configuration example of the demultiplexer 25 in the case where the modulation scheme is 64QAM or the like that maps symbols to any of 64 signal points. Therefore, the sign bit of the LDPC code that becomes one symbol The number of bits m is 6 bits.
  • the multiple b is 1. Therefore, the memory 31 has a storage capacity of N / (6 ⁇ 1) ⁇ (6 ⁇ 1) bits in the column direction ⁇ row direction.
  • the storage area of the memory 31 extending in the column direction and having a 1-bit row direction is hereinafter referred to as a column as appropriate.
  • the code bits of the LDPC code are written from the top to the bottom (column direction) of the columns constituting the memory 31 from the left to the right columns.
  • the sign bit When writing of the sign bit is completed to the bottom of the rightmost column, the sign bit is changed in units of 6 bits (mb bits) in the row direction from the first row of all the columns constituting the memory 31. It is read out and supplied to the replacement unit 32.
  • the exchanging unit 32 performs an exchanging process of exchanging the positions of the 6-bit code bits from the memory 31, and the 6 bits obtained as a result are replaced with 6 symbol bits y 0 , y 1 , y 2 , y representing one symbol of 64QAM. 3, and outputs a y 4, y 5.
  • mb bits (6 bits in this case) of code bits are read from the memory 31 in the row direction, and the i-th bit from the most significant bit of the mb bits of code bits read from the memory 31 is read out.
  • bit b i the 6-bit code bits read out from the memory 31 in the row direction are bits b 0 , It can be expressed as b 1 , b 2 , b 3 , b 4 , b 5 .
  • the sign bit in the direction of bit b 0 is a sign bit that is resistant to errors in the relationship of the column weights described in FIGS. 12 and 13, and the sign bit in the direction of bit b 5 is a sign that is vulnerable to errors. It is a bit.
  • the 6-bit code bits b 0 to b 5 from the memory 31 are assigned the error-sensitive code bits to the strong bits of the 64QAM 1-symbol symbol bits y 0 to y 5. As shown in the figure, it is possible to perform an exchange process for exchanging the positions of the 6-bit code bits b 0 to b 5 from the memory 31.
  • FIG. 22B shows the first replacement method
  • FIG. 22C shows the second replacement method
  • FIG. 22D shows the third replacement method.
  • FIG. 23 shows 64QAM or the like in which the modulation scheme maps a symbol to one of 64 signal points (therefore, the number m of code bits of an LDPC code mapped to one symbol is 6 as in FIG.
  • a configuration example of the demultiplexer 25 when the multiple b is 2) and a fourth replacement method are shown.
  • FIG. 23A shows the order of writing LDPC codes to the memory 31.
  • the code bits of the LDPC code are written from the top to the bottom (column direction) of the columns constituting the memory 31. Is called.
  • the sign bit When the writing of the sign bit is completed to the bottom of the rightmost column, the sign bit is set in units of 12 bits (mb bits) in the row direction from the first row of all the columns constituting the memory 31. It is read out and supplied to the replacement unit 32.
  • the exchanging unit 32 performs an exchanging process of exchanging the positions of the 12-bit code bits from the memory 31 by the fourth exchanging method, and the 12 bits obtained as a result represent 2 symbols (b symbols) of 64QAM. 12 bits, that is, 6 symbol bit y 0 representing a symbol of 64QAM, y 1, y 2, y 3, y 4, and y 5, 6 symbol bits y 0 representing the next one symbol, y 1, y 2 , y 3 , y 4 , y 5
  • B in FIG. 23 shows a fourth replacement method of the replacement processing by the replacement unit 32 in A of FIG.
  • mb code bits are allocated to mb symbol bits of b consecutive symbols.
  • bit (symbol bit) y i the (i + 1) -th bit from the most significant bit of the mb bit of b consecutive symbols.
  • parity interleaving by the parity interleaver 23 in FIG. 9 will be described with reference to FIGS.
  • FIG. 24 shows (part of) a Tanner graph of a parity check matrix of an LDPC code.
  • variable nodes corresponding code bits
  • all of the check nodes connected to the check node are connected.
  • a message having a probability that the value is 0 and the probability that the value is 1 is returned to the variable node. For this reason, if a plurality of variable nodes connected to the same check node simultaneously become erasures or the like, the decoding performance deteriorates.
  • LDPC encoder 115 of FIG. 8 outputs, LDPC code prescribed in standards such as DVB-S.2 is IRA code, parity matrix H T of the parity check matrix H, as shown in FIG. 11 It has a staircase structure.
  • FIG. 25 shows a parity matrix H T having a staircase structure and a Tanner graph corresponding to the parity matrix H T.
  • a in FIG. 25 shows a parity matrix H T having a staircase structure
  • B in FIG. 25 shows a Tanner graph corresponding to the parity matrix H T in A in FIG.
  • parity matrix H T has a staircase structure, in each row (except the first row) first element is adjacent. Therefore, in the Tanner graph of the parity matrix H T, the value of the parity matrix H T corresponding to the columns of two adjacent elements are set to 1, the two variable nodes adjacent, connected to the same check node Yes.
  • the parity bits corresponding to the two adjacent variable nodes mentioned above simultaneously become an error due to a burst error, an erasure, or the like, two variable nodes corresponding to the two parity bits in error (using the parity bit). Since the check node connected to the variable node that seeks the message returns the message having the same probability of 0 and 1 to the variable node connected to the check node, the decoding performance is improved. to degrade. When the burst length (the number of parity bits that continuously cause an error) increases, the number of check nodes that return messages with equal probability increases, and the decoding performance further deteriorates.
  • the parity interleaver 23 (FIG. 9) performs parity interleaving for interleaving the parity bits of the LDPC code from the LDPC encoder 115 to the positions of other parity bits in order to prevent the above-described degradation in decoding performance. .
  • Figure 26 illustrates a parity matrix H T of the parity check matrix H corresponding to the LDPC code after parity interleave to the parity interleaver 23 of FIG. 9 is performed.
  • the information matrix H A of the parity check matrix H corresponding to the LDPC code defined in the DVB-S.2 standard and the like output from the LDPC encoder 115 has a cyclic structure.
  • a cyclic structure is a structure in which a column matches a cyclic shift of another column.For example, for each P column, the position of 1 in each row of the P column is the first of the P column.
  • a structure in which the column is cyclically shifted in the column direction by a value proportional to the value q obtained by dividing the parity length M is also included.
  • the P column in the cyclic structure is referred to as the number of columns in the cyclic structure unit as appropriate.
  • LDPC codes having a code length N of 64800 bits and 16200 bits as LDPC codes defined in the DVB-S.2 standard.
  • N 64800 bits
  • 16200 bits 16200 bits
  • the number P of columns in the unit of the cyclic structure is defined as 360, which is one of the divisors excluding 1 and M among the divisors of the parity length M.
  • the parity interleaver 23 sets the information length to K, sets x to an integer between 0 and less than P, and sets y to an integer between 0 and less than q.
  • the K + qx + y + 1-th code bit is interleaved at the position of the K + Py + x + 1-th code bit.
  • the K + qx + y + 1-th code bit and the K + Py + x + 1-th code bit are both the K + 1-th code bit and the subsequent parity bits, and are therefore parity bits. According to interleaving, the position of the parity bit of the LDPC code is moved.
  • variable nodes connected to the same check node are separated by the number of columns P of the cyclic structure unit, that is, 360 bits here, so the burst length is In the case of less than 360 bits, it is possible to avoid a situation in which a plurality of variable nodes connected to the same check node cause an error at the same time, and as a result, it is possible to improve resistance to burst errors.
  • the LDPC code after parity interleaving that interleaves the K + qx + y + 1-th code bit at the position of the K + Py + x + 1-th code bit is K + qx + of the original parity check matrix H.
  • the pseudo cyclic structure means a structure in which a part except for a part has a cyclic structure.
  • the transform parity check matrix obtained by performing column replacement equivalent to parity interleaving on the parity check matrix of the LDPC code specified in the DVB-S.2 standard, etc. is 360 rows by 360 columns.
  • the part the shift matrix described later
  • only one element of 1 is present (it is an element of 0), and in this respect, it is not a (complete) cyclic structure but a pseudo cyclic structure.
  • the conversion check matrix in FIG. 26 replaces the original check matrix H with column replacement corresponding to parity interleaving, as well as row replacement so that the conversion check matrix is configured with a configuration matrix described later. (Row replacement) is also applied to the matrix.
  • LDPC 8 transmits one or more code bits of the LDPC code as one symbol. That is, for example, when 2 bits of code bits are used as one symbol, QPSK is used as a modulation system, for example. When 4 bits of code bits are used as 1 symbol, a modulation system is used. For example, 16APSK or 16QAM is used.
  • the information matrix HA has a cyclic structure
  • the parity matrix H T Has a staircase structure.
  • FIG. 27 shows a conversion check matrix
  • a in FIG. 27 shows a conversion parity check matrix of a parity check matrix H of an LDPC code having a code length N of 64,800 bits and a coding rate (r) of 3/4.
  • FIG. 27B shows processing performed by the demultiplexer 25 (FIG. 9) for the LDPC code of the conversion check matrix of FIG. 27A, that is, the LDPC code after parity interleaving.
  • the modulation method is a method of mapping symbols to any of 16 signal points, such as 16APSK or 16QAM
  • the four columns constituting the memory 31 of the demultiplexer 25 are subjected to parity interleaving.
  • the sign bit of the LDPC code is written in the column direction.
  • the sign bit written in the column direction in the four columns constituting the memory 31 is read out in units of 4 bits in the row direction to become one symbol.
  • 4-bit code bits B 0 , B 1 , B 2 , and B 3 that are one symbol are code bits corresponding to 1 in any one row of the conversion check matrix of A in FIG.
  • the variable nodes corresponding to the sign bits B 0 , B 1 , B 2 , and B 3 are connected to the same check node.
  • the column twist interleaver 24 performs a process after parity interleaving from the parity interleaver 23 so that a plurality of code bits corresponding to 1 in any one row of the conversion check matrix are not included in one symbol. Column twist interleaving is performed to interleave the code bits of the LDPC code.
  • FIG. 28 is a diagram for explaining column twist interleaving.
  • FIG. 28 shows the memory 31 (FIGS. 22 and 23) of the demultiplexer 25.
  • the memory 31 stores N / (mb) bits in the column (vertical) direction and has a storage capacity for storing mb bits in the row (horizontal) direction.
  • Consists of The column twist interleaver 24 performs column twist interleaving by controlling the write start position when writing the code bits of the LDPC code in the column direction and reading in the row direction to the memory 31.
  • a plurality of code bits, which are read as one symbol, are read out in the row direction by appropriately changing the write start position at which code bit writing is started for each of a plurality of columns.
  • the sign bit corresponding to 1 in any one row of the conversion parity check matrix is prevented (a plurality of code bits corresponding to 1 in any one row of the parity check matrix are not included in the same symbol.
  • the code bits of the LDPC code are rearranged).
  • the column twist interleaver 24 writes the code bits of the LDPC code from the top to the bottom (column direction) of the four columns constituting the memory 31 (instead of the demultiplexer 25 in FIG. 22). Towards the direction column.
  • the column twist interleaver 24 starts from the first row of all the columns constituting the memory 31 in the row direction in units of 4 bits (mb bits).
  • the code bit is read out and output to the switching unit 32 (FIGS. 22 and 23) of the demultiplexer 25 as an LDPC code after column twist interleaving.
  • the address at the top (top) position of each column is 0 and the address at each position in the column direction is expressed as an integer in ascending order
  • the starting position of writing is the position where the address is 0, the second column (from the left) is the starting position of writing, the address is the position 2, and the third column is the starting position of writing.
  • the address is at position 4, and for the fourth column, the write start position is the position at address 7.
  • the writing start position is other than the position where the address is 0
  • the writing start position After writing the sign bit to the lowest position, it returns to the beginning (position where the address is 0), and the writing start position. Writing up to the position immediately before is performed. Thereafter, writing to the next (right) column is performed.
  • FIG. 29 shows the number of columns of the memory 31 necessary for column twist interleaving and the writing of LDPC codes of 11 coding rates defined in the DVB-T.2 standard and having a code length N of 64800. The address of the starting position is shown for each modulation method.
  • the write start position of the first column of the two columns of the memory 31 is the position where the address is 0, and the write start position of the second column is the position where the address is 2.
  • the memory 31 is arranged in the row direction according to FIG. It has 4 columns for storing 2 ⁇ 2 bits and stores 64800 / (2 ⁇ 2) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 2 position
  • the third column The start position of writing in the column is the position where the address is 4
  • the start position of writing in the fourth column is the position where the address is 7.
  • the multiple b is 2.
  • the memory 31 is arranged in the row direction according to FIG. It has four columns for storing 4 ⁇ 1 bits, and stores 64800 / (4 ⁇ 1) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 2 position
  • the write start position of the second column is the position where the address is 4
  • the write start position of the fourth column is the position where the address is 7.
  • the memory 31 is arranged in the row direction according to FIG. It has 8 columns for storing 4 ⁇ 2 bits and stores 64800 / (4 ⁇ 2) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 0 position
  • the start position of the second column is the position where the address is 2
  • the start position of the fourth column is the position where the address is 4
  • the start position of the fifth column is the position where the address is 4.
  • the position and the start position of writing in the sixth column are the position where the address is 5
  • the start position of writing in the seventh column is the position where the address is 7, and the starting position of the eighth column is The address is made with 7 positions, respectively.
  • the memory 31 is arranged in the row direction according to FIG. It has 6 columns for storing 6 ⁇ 1 bits, and stores 64800 / (6 ⁇ 1) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 2 position
  • the first column write position is the address 5 position
  • the fourth column write start position is the address 9 position
  • the fifth column write start position is the address 10.
  • the position and the position at the beginning of writing in the sixth column are the position where the address is 13, respectively.
  • the memory 31 is arranged in the row direction according to FIG. It has 12 columns for storing 6 ⁇ 2 bits, and stores 64800 / (6 ⁇ 2) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 0 position
  • the start position of the second column is the position where the address is 2
  • the start position of the fourth column is the position where the address is 2
  • the start position of the fifth column is the position where the address is 3.
  • the position and the start position of the 6th column are the position where the address is 4
  • the start position of the 7th column is the position where the address is 4
  • the start position of the 8th column is
  • the position where the address is 5 and the start position of writing in the ninth column are the position where the address is 5,
  • the start position of writing in the 10th column is the position where the address is 7 and the start position of writing in the 11th column.
  • the position of is the position of address 8 and the 12th color Position of the writing start is set to the position whose address is 9, are respectively.
  • the memory 31 is arranged in the row direction according to FIG. It has 8 columns for storing 8 ⁇ 1 bits and stores 64800 / (8 ⁇ 1) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 0 position
  • the start position of the second column is the position where the address is 2
  • the start position of the fourth column is the position where the address is 4
  • the start position of the fifth column is the position where the address is 4.
  • the position and the start position of writing in the sixth column are the position where the address is 5
  • the start position of writing in the seventh column is the position where the address is 7, and the starting position of the eighth column is The address is made with 7 positions, respectively.
  • the memory 31 is arranged in the row direction according to FIG. It has 16 columns for storing 8 ⁇ 2 bits, and stores 64800 / (8 ⁇ 2) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 2 position
  • the start position of the second column is the position where the address is 2
  • the start position of the fourth column is the position where the address is 2
  • the start position of the fifth column is the address where the address is 2.
  • the position and the start position of writing the sixth column are the position where the address is 3
  • the start position of the seventh column is the position where the address is 7
  • the start position of the eighth column is
  • the position where the address is 15 and the start position of the 9th column are the position where the address is 16 and the start position where the 10th column is written are the position where the address is 20 and the start position of the 11th column.
  • the positions of the address 22 and the 12th The start position of the program is the position where the address is 22, the start position of the 13th column is the position where the address is 27, and the start position of the 14th column is the position where the address is 27.
  • the write start position of the 15th column is the position where the address is 28, and the write start position of the 16th column is the position where the address is 32.
  • the memory 31 is arranged in the row direction according to FIG. It has 10 columns for storing 10 ⁇ 1 bits, and stores 64800 / (10 ⁇ 1) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 3 position
  • the first column write position is the address 6 position
  • the fourth column write start position is the address 8 position
  • the fifth column start position is the address 11
  • the position and the start position of the 6th column are the position of the address 13
  • the start position of the 7th column is the position of the address 15
  • the start position of the 8th column is The address 17 position, the 9th column write start position, the address 18 position, and the 10th column write start position, the address 20 position, respectively.
  • the memory 31 is arranged in the row direction according to FIG. It has 20 columns for storing 10 ⁇ 2 bits and stores 64800 / (10 ⁇ 2) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 1 position
  • the start position of the second column is the position where the address is 3
  • the start position of the fourth column is the position where the address is 4
  • the start position of the fifth column is the position where the address is 5.
  • the position and the start position of writing in the sixth column are the position where the address is 6
  • the start position of writing in the seventh column is the position where the address is 6
  • the starting position of the eighth column is
  • the position where the address is 9 and the start position of writing the ninth column are the position where the address is 13, and the start position of writing the tenth column is the position where the address is 14 and the start of writing the eleventh column.
  • the position of is the position of address 14 and the 12th
  • the start position of the program is the position where the address is 16, the start position of the 13th column is the position where the address is 21, and the start position of the 14th column is the position where the address is 21.
  • the 15th column write start position is the address 23
  • the 16th column write start position is the address 25 position
  • the 17th column write start position is the address
  • the 25th position and the 18th column start position are the address 26
  • the 19th column start position are the address 28 and the 20th column start position. Is addressed with 30 positions, respectively.
  • the memory 31 is arranged in the row direction according to FIG. It has 12 columns for storing 12 ⁇ 1 bits, and stores 64800 / (12 ⁇ 1) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 0 position
  • 3 The start position of the second column is the position where the address is 2
  • the start position of the fourth column is the position where the address is 2
  • the start position of the fifth column is the position where the address is 3.
  • the position and the start position of the 6th column are the position where the address is 4, the start position of the 7th column is the position where the address is 4 and the start position of the 8th column is The position where the address is 5 and the start position of writing in the ninth column are the position where the address is 5, and the start position of writing in the 10th column is the position where the address is 7 and the start position of writing in the 11th column The position of is the position of address 8 and the 12th color Position of the writing start is set to the position whose address is 9, are respectively.
  • the memory 31 is arranged in the row direction according to FIG. It has 24 columns for storing 12 ⁇ 2 bits, and stores 64800 / (12 ⁇ 2) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 5 position
  • the start position of the second column is the position where the address is 8
  • the start position of the fourth column is the position where the address is 8
  • the start position of the fifth column is the position where the address is 8.
  • the position and the writing start position of the sixth column are the position where the address is 8
  • the writing start position of the seventh column is the position of the address 10
  • the writing start position of the eighth column is
  • the position where the address is 10 and the start position of the 9th column are the position where the address is 10 and the start position where the 10th column is written are the position where the address is 12 and the start position of the 11th column.
  • the position of is the position of address 13 and the 12th
  • the starting position of the ram writing is the position of address 16, the starting position of the 13th column is the position of address 17, the starting position of the 14th column is the position of address 19
  • the 15th column write start position is the address 21 position
  • the 16th column write start position is the address 22 position
  • the 17th column write start position is the address
  • the position of 23 and the start position of writing of the 18th column are the position of address 26
  • the start position of writing of the 19th column is the position of address 37 and the start position of writing of the 20th column.
  • the position of the address 39 and the start position of the 21st column are the position of the address 40 and the start position of the 22nd column is the position of the address 41 and the position of the 23rd column.
  • the address at the beginning of writing is 41 Position and, writing starting the 24th column position is set to the position whose address is 41, are respectively.
  • FIG. 30 shows the number of columns of the memory 31 necessary for column twist interleaving and the LDPC code for each of the 10 coding rates with a code length N of 16200 defined in the DVB-T.2 standard. The address of the starting position is shown for each modulation method.
  • the memory 31 is arranged in the row direction according to FIG. It has two columns that store 2 ⁇ 1 bits and stores 16200 / (2 ⁇ 1) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 0 position. Is done.
  • the memory 31 is arranged in the row direction according to FIG. It has four columns for storing 2 ⁇ 2 bits, and stores 16200 / (2 ⁇ 2) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 2 position
  • the writing start position of the second column is the position where the address is 3
  • the writing start position of the fourth column is the position where the address is 3.
  • the memory 31 is arranged in the row direction according to FIG. It has four columns for storing 4 ⁇ 1 bits, and stores 16200 / (4 ⁇ 1) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 2 position
  • the writing start position of the second column is the position where the address is 3
  • the writing start position of the fourth column is the position where the address is 3.
  • the memory 31 is arranged in the row direction according to FIG. It has 8 columns that store 4 ⁇ 2 bits, and stores 16200 / (4 ⁇ 2) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 0 position
  • the first column write start position is the address 0
  • the fourth column write start position is the address 1 position
  • the fifth column write start position is the address 7.
  • the position and the start position of writing the sixth column are the position where the address is 20, the start position of the seventh column is the position where the address is 20, and the start position of the eighth column is Addresses are made with 21 positions, respectively.
  • the memory 31 is arranged in the row direction according to FIG. It has 6 columns for storing 6 ⁇ 1 bits, and stores 16200 / (6 ⁇ 1) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 0 position
  • the start position of the second column is the position where the address is 2
  • the start position of the fourth column is the position where the address is 3
  • the start position of the fifth column is the position where the address is 7.
  • the position and the position at the beginning of writing in the sixth column are set to the position where the address is 7, respectively.
  • the memory 31 is arranged in the row direction according to FIG. It has 12 columns for storing 6 ⁇ 2 bits, and stores 16200 / (6 ⁇ 2) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 0 position
  • the start position of the second column is the position where the address is 0
  • the start position of the fourth column is the position where the address is 2
  • the start position of the fifth column is the position where the address is 2.
  • the position of the start position of the 6th column is the position where the address is 2
  • the start position of the 7th column is the position of the address 3
  • the start position of the 8th column is
  • the position where the address is 3 and the start position of the 9th column are the position where the address is 3 and the start position of the 10th column is the position where the address is 6 and the start of writing the 11th column.
  • the position of is the position of address 7 and the 12th color Position of the writing start is set to the position whose address is 7, are respectively.
  • the memory 31 is arranged in the row direction according to FIG. It has 8 columns for storing 8 ⁇ 1 bits, and stores 16200 / (8 ⁇ 1) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 0 position
  • the first column write start position is the address 0
  • the fourth column write start position is the address 1 position
  • the fifth column write start position is the address 7.
  • the position and the start position of writing the sixth column are the position where the address is 20, the start position of the seventh column is the position where the address is 20, and the start position of the eighth column is Addresses are made with 21 positions, respectively.
  • the memory 31 is arranged in the row direction according to FIG. It has 10 columns for storing 10 ⁇ 1 bits, and stores 16200 / (10 ⁇ 1) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 1 position
  • the start position of the second column is the position where the address is 2
  • the start position of the fourth column is the position where the address is 2
  • the start position of the fifth column is the position where the address is 3.
  • the position and the start position of the 6th column are the position where the address is 3
  • the start position of the 7th column is the position where the address is 4
  • the start position of the 8th column is The address 4 position
  • the 9th column write start position are the address 5 position
  • the 10th column write start position are the address 7 position.
  • the memory 31 is arranged in the row direction according to FIG. It has 20 columns for storing 10 ⁇ 2 bits, and stores 16200 / (10 ⁇ 2) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 0 position
  • the start position of the second column is the position where the address is 0
  • the start position of the fourth column is the position where the address is 2
  • the start position of the fifth column is the position where the address is 2.
  • the position and the start position of writing in the sixth column are the position where the address is 2
  • the start position of writing in the seventh column is the position of address 2
  • the starting position of the eighth column is
  • the position where the address is 2 and the start position of writing the ninth column are the position where the address is 5,
  • the start position of writing the tenth column is the position where the address is 5 and the start of writing the eleventh column.
  • the position of is the position of address 5 and the 12th color
  • the writing start position is the position where the address is 5
  • the writing start position of the 13th column is the position where the address is 5
  • the writing start position of the 14th column is the position where the address is 7
  • the write start position of the 15th column is the position where the address is 7
  • the write start position of the 16th column is the position of address 7
  • the write start position of the 17th column is address 7
  • the position of the 18th column and the start position of the 18th column are the position where the address is 8
  • the start position of the 19th column is the position of the address 8 and the start position of the 20th column is ,
  • the address is 10 positions, respectively.
  • the memory 31 is arranged in the row direction according to FIG. It has 12 columns for storing 12 ⁇ 1 bits, and stores 16200 / (12 ⁇ 1) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 0 position
  • the start position of the second column is the position where the address is 0
  • the start position of the fourth column is the position where the address is 2
  • the start position of the fifth column is the position where the address is 2.
  • the position of the start position of the 6th column is the position where the address is 2
  • the start position of the 7th column is the position of the address 3
  • the start position of the 8th column is
  • the position where the address is 3 and the start position of the 9th column are the position where the address is 3 and the start position of the 10th column is the position where the address is 6 and the start of writing the 11th column.
  • the position of is the position of address 7 and the 12th color Position of the writing start is set to the position whose address is 7, are respectively.
  • the memory 31 is arranged in the row direction according to FIG. It has 24 columns for storing 12 ⁇ 2 bits, and stores 16200 / (12 ⁇ 2) bits in the column direction.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 0 position
  • the start position of the second column is the position where the address is 0
  • the start position of the fourth column is the position where the address is 0
  • the start position of the fifth column is the position where the address is 0.
  • the position of the start position of the 6th column is the position where the address is 0
  • the start position of the 7th column is the position where the address is 0,
  • the start position of the 8th column is
  • the position where the address is 1 and the start position of writing the ninth column are the position where the address is 1, and the start position of writing the tenth column is the position where the address is 1 and the start of writing the eleventh column.
  • the position of is the position of address 2 and the 12th color
  • the write start position is the position where the address is 2
  • the write start position of the 13th column is the position where the address is 2
  • the write start position of the 14th column is the position where the address is 3
  • the write start position of the 15th column is the position where the address is 7
  • the write start position of the 16th column is the position of address 9
  • the write start position of the 17th column is the address 9
  • the 18th column write start position are the address 9 position
  • the 19th column write start position are the address 10 position
  • the 20th column write start position are
  • the first position is the position where the address is 10.
  • the writing starting position for the 24th column is set to the position whose address is 11, are respectively.
  • FIG. 31 is a flowchart for explaining processing performed by the LDPC encoder 115, the bit interleaver 116, and the QAM encoder 117 of FIG.
  • the LDPC encoder 115 waits for the LDPC target data to be supplied from the BCH encoder 114, encodes the LDPC target data into an LDPC code in step S101, and supplies the LDPC code to the bit interleaver 116. The process proceeds to step S102.
  • step S102 the bit interleaver 116 performs bit interleaving on the LDPC code from the LDPC encoder 115, supplies a symbol obtained by symbolizing the LDPC code after the bit interleaving to the QAM encoder 117, and performs processing.
  • the process proceeds to step S103.
  • the parity interleaver 23 performs parity interleaving for the LDPC code from the LDPC encoder 115, and converts the LDPC code after the parity interleaving into the column twist interleave. Supplied to Lever 24.
  • the column twist interleaver 24 performs column twist interleaving on the LDPC code from the parity interleaver 23 and supplies it to the demultiplexer 25.
  • the demultiplexer 25 replaces the code bits of the LDPC code after the column twist interleaving by the column twist interleaver 24, and performs a replacement process using the replaced code bits as symbol bits (symbol bits) of the symbols.
  • the replacement process by the demultiplexer 25 can be performed in accordance with the first to fourth replacement methods shown in FIGS. 22 and 23, and the code bit of the LDPC code is assigned to the symbol bit representing the symbol. This can be done in accordance with a predetermined allocation rule.
  • the symbol obtained by the replacement process by the demultiplexer 25 is supplied from the demultiplexer 25 to the QAM encoder 117.
  • step S103 the QAM encoder 117 maps the symbol from the demultiplexer 25 to a signal point determined by the modulation method of the orthogonal modulation performed by the QAM encoder 117 and performs orthogonal modulation, and the resulting data is converted into a time interleaver. 118.
  • the parity interleaver 23 that is a block that performs parity interleaving and the column twist interleaver 24 that is a block that performs column twist interleaving are configured separately.
  • the parity interleaver 23 and the column twist interleaver 24 can be integrally configured.
  • both parity interleaving and column twist interleaving can be performed by writing and reading code bits to and from the memory, and an address (write address) for writing code bits is an address for reading code bits. It can be represented by a matrix to be converted into (read address).
  • parity interleaving is performed by converting the sign bit by the matrix, and further, the parity.
  • the result of column twist interleaving of the interleaved LDPC code can be obtained.
  • the demultiplexer 25 can also be configured integrally.
  • the replacement process performed by the demultiplexer 25 can also be represented by a matrix that converts the write address of the memory 31 that stores the LDPC code into a read address.
  • parity interleaving, column twist interleaving, and replacement processing are performed according to the matrix. Can be performed collectively.
  • parity interleaving and column twist interleaving can be performed, or neither can be performed.
  • the communication path 13 (FIG. 7) is a satellite line other than AWGN that does not require much consideration of burst errors, flutter, etc.
  • parity interleaving and column twisting Interleaving can be avoided.
  • the simulation was performed using a communication path with flutter with a D / U of 0 dB.
  • FIG. 32 shows a model of the communication path adopted in the simulation.
  • a in FIG. 32 shows a flutter model employed in the simulation.
  • 32B shows a model of a communication path with flutter represented by the model of A in FIG.
  • H represents the flutter model of FIG. 32B
  • N represents ICI (Inter Carrier Interference).
  • E [N 2 ] of the power is approximated by AWGN.
  • FIG. 33 shows the relationship between the error rate and the Doppler frequency f d when the modulation method is 16QAM, the coding rate (r) is (3/4), and the replacement method is the first replacement method.
  • FIG. 34 shows the relationship between the error rate and the Doppler frequency f d when the modulation method is 64QAM, the coding rate (r) is (5/6), and the replacement method is the first replacement method. Show.
  • the thick line indicates the relationship between the error rate and the Doppler frequency f d when parity interleaving, column twist interleaving, and replacement processing are all performed
  • the thin line indicates the parity. interleave, column twist interleave and of the replacement process, in the case of performing only the replacement process, shows the relationship between the error rate and the Doppler frequency f d.
  • the error rate is improved (smaller) when all of parity interleaving, column twist interleaving, and replacement processing are performed than when only replacement processing is performed. I understand that.
  • FIG. 35 is a block diagram illustrating a configuration example of the LDPC encoder 115 of FIG.
  • LDPC encoder 122 of FIG. 8 is similarly configured.
  • N LDPC codes 64800 bits and 16200 bits are defined.
  • LDPC codes having a code length N of 64,800 bits eleven coding rates 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4 / 5, 5/6, 8/9, and 9/10 are defined, and for LDPC codes with a code length N of 16200 bits, 10 coding rates 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, and 8/9 are defined (FIGS. 12 and 13).
  • the LDPC encoder 115 performs encoding (error correction coding) using an LDPC code having a code length N of 64,800 bits or 16200 bits for each code length N and each code rate. This can be performed according to the prepared check matrix H.
  • the LDPC encoder 115 includes an encoding processing unit 601 and a storage unit 602.
  • the coding processing unit 601 includes a coding rate setting unit 611, an initial value table reading unit 612, a parity check matrix generation unit 613, an information bit reading unit 614, a coded parity calculation unit 615, and a control unit 616, and includes an LDPC encoder.
  • the LDPC encoding of the LDPC target data supplied to 115 is performed, and the resulting LDPC code is supplied to the bit interleaver 116 (FIG. 8).
  • the coding rate setting unit 611 sets the code length N and coding rate of the LDPC code in accordance with, for example, an operator's operation.
  • the initial value table reading unit 612 reads a parity check matrix initial value table, which will be described later, corresponding to the code length N and the coding rate set by the coding rate setting unit 611 from the storage unit 602.
  • the information bit reading unit 614 reads (extracts) information bits for the information length K from the LDPC target data supplied to the LDPC encoder 115.
  • the encoded parity calculation unit 615 reads the parity check matrix H generated by the parity check matrix generation unit 613 from the storage unit 602, and uses the parity check matrix H to calculate a parity bit for the information bits read by the information bit reading unit 614, A codeword (LDPC code) is generated by calculating based on the formula.
  • LDPC code LDPC code
  • the control unit 616 controls each block constituting the encoding processing unit 601.
  • the storage unit 602 stores, for example, a plurality of parity check matrix initial value tables corresponding to a plurality of coding rates and the like shown in FIGS. 12 and 13 for code lengths N such as 64800 bits and 16200 bits, respectively. Has been.
  • the storage unit 602 temporarily stores data necessary for the processing of the encoding processing unit 601.
  • FIG. 36 is a flowchart for explaining processing of the LDPC encoder 115 of FIG.
  • step S201 the coding rate setting unit 611 determines (sets) a code length N and a coding rate r for performing LDPC coding.
  • step S202 the initial value table reading unit 612 reads, from the storage unit 602, a predetermined parity check matrix initial value table corresponding to the code length N and the coding rate r determined by the coding rate setting unit 611. .
  • the parity check matrix generation unit 613 uses the parity check matrix initial value table read from the storage unit 602 by the initial value table reading unit 612, and the code length N and the coding rate determined by the coding rate setting unit 611.
  • the parity check matrix H of the LDPC code of r is obtained (generated), supplied to the storage unit 602 and stored.
  • step S205 the encoded parity calculation unit 615 sequentially calculates the parity bits of the codeword c satisfying Expression (8) using the information bits from the information bit reading unit 614 and the check matrix H.
  • c represents a row vector as a code word (LDPC code), and c T represents transposition of the row vector c.
  • the information bit portion is represented by the row vector A and the parity bit portion is represented by the row vector T.
  • step S206 the control unit 616 determines whether or not to end LDPC encoding. If it is determined in step S206 that the LDPC encoding is not terminated, that is, for example, if there is still LDPC target data to be LDPC encoded, the process returns to step S201 (or step S204). The processing from S201 (or step S204) to S206 is repeated.
  • step S206 If it is determined in step S206 that the LDPC encoding is to be ended, that is, for example, if there is no LDPC target data to be LDPC encoded, the LDPC encoder 115 ends the processing.
  • a parity check matrix initial value table corresponding to each code length N and each coding rate r is prepared, and the LDPC encoder 115 has a predetermined code length N and a predetermined coding rate r.
  • LDPC encoding is performed using a parity check matrix H generated from a parity check matrix initial value table corresponding to the predetermined code length N and the predetermined coding rate r.
  • the parity check matrix initial value table includes an information matrix H A corresponding to the code length N of the LDPC code (LDPC code defined by the parity check matrix H) and the information length K of the parity check matrix H (FIG. 10). ) Is a table that represents the position of one element for each 360 columns (number of columns P of cyclic structure units), and is created in advance for each check matrix H of each code length N and each coding rate r.
  • FIG. 37 is a diagram illustrating an example of a parity check matrix initial value table.
  • FIG. 37 shows that the code length N is 16200 bits and the coding rate (coding rate in the notation of DVB-T.2) r is 1/4 as defined in the DVB-T.2 standard.
  • the parity check matrix initial value table with respect to the parity check matrix H is shown.
  • the parity check matrix generator 613 obtains the parity check matrix H using the parity check matrix initial value table as follows.
  • FIG. 38 shows a method for obtaining the parity check matrix H from the parity check matrix initial value table.
  • parity check matrix initial value table in FIG. 38 is the parity check matrix initial value for the parity check matrix H defined in the DVB-T.2 standard and having a code length N of 16200 bits and a code rate r of 2/3. Shows the table.
  • the parity check matrix initial value table indicates the position of one element of the information matrix H A (FIG. 10) corresponding to the information length K corresponding to the code length N of the LDPC code and the coding rate r, as 360 columns.
  • This is a table expressed for each (number of columns P of the unit of the cyclic structure), and in the i-th row, the row number of the 1 element of the 1 + 360 ⁇ (i ⁇ 1) -th column of the check matrix H (check matrix H (The row number where the row number of the first row is 0) is arranged by the number of column weights of the 1 + 360 ⁇ (i ⁇ 1) th column.
  • parity matrix H T (FIG. 10) corresponding to parity length M of parity check matrix H is determined as shown in FIG. 25, according to parity check matrix initial value table, An information matrix H A (FIG. 10) corresponding to the information length K is obtained.
  • the number of rows k + 1 in the parity check matrix initial value table differs depending on the information length K.
  • Equation (9) The relationship of Equation (9) is established between the information length K and the number k + 1 of rows in the parity check matrix initial value table.
  • 360 in Expression (9) is the number of columns P of the unit of the cyclic structure described in FIG.
  • the column weight of the parity check matrix H obtained from the parity check matrix initial value table of FIG. 38 is 13, from the first column to the 1 + 360 ⁇ (3-1) ⁇ 1 column, and 1 + 360 ⁇ (3-1) It is 3 from the column to the Kth column.
  • the first row of the parity check matrix initial value table of FIG. 38 is 0,2084,1613,1548,1286,1460,3196,4297,2481,3369,3451,4620,2622, which is the parity check matrix H
  • the row number is 0,2084,1613,1548,1286,1460,3196,4297,2481,3369,3451,4620,2622
  • the element of the row is 1 (and other elements) Is 0).
  • the second row of the parity check matrix initial value table in FIG. 38 is 1,122,1516,3448,2880,1407,1847,3799,3529,373,971,4358,3108, which is 361 of the parity check matrix H.
  • the row number is 1,122,1516,3448,2880,1407,1847,3799,3529,373,971,4358,3108, indicating that the element is 1 ing.
  • the parity check matrix initial value table represents the position of one element of the information matrix HA of the parity check matrix H for every 360 columns.
  • the numerical value of the i-th row (i-th from the top) and j-th column (j-th from the left) of the parity check matrix initial value table is represented as h i, j and j items in the w-th column of the parity check matrix H. If the row number of the first element is represented as H wj , the row number H of the first element in the w column, which is a column other than the 1 + 360 ⁇ (i ⁇ 1) column of the parity check matrix H wj can be obtained by Expression (10).
  • mod (x, y) means the remainder of dividing x by y.
  • P is the number of columns of the cyclic structure unit described above, and is 360, for example, in the DVB-S.2, DVB-T.2, and DVB-C.2 standards, as described above.
  • the parity check matrix generation unit 613 (FIG. 35) specifies the row number of the 1 element in the 1 + 360 ⁇ (i ⁇ 1) column of the parity check matrix H by using the parity check matrix initial value table.
  • the parity check matrix generation unit 613 calculates the row number H wj of the first element of the w column that is a column other than the 1 + 360 ⁇ (i ⁇ 1) column of the parity check matrix H by the formula ( 10) to generate a parity check matrix H in which the element of the row number obtained as described above is 1.
  • DVB-Sx DVB-S.2
  • the second requirement is to prepare 22 ModCods in the 12 dB range from 12 dB to 24 dB
  • the third requirement is C / N from -3 dB to 5 dB. It is required to prepare 12 ModCods in the 8 dB range, and as a fourth requirement, to prepare 5 ModCods in the 7 dB range where C / N is from -10 dB to -3 dB. Yes.
  • the ModCod FER Fra Error Rate
  • the priority of the first request is the highest “1”, but the priority of the second to fourth requests is “2” which is lower than the priority of the first request. It has become.
  • an LDPC code (a check matrix) that can satisfy the first requirement having the highest priority at least in CfT is provided as a new LDPC code.
  • FIG. 39 shows a BER / FER curve when QPSK is adopted as a modulation method for 11 LDPC codes with a code length N of 64k bits defined in DVB-S.2. .
  • the horizontal axis represents E s / N 0 (signal power to noise power ratio per symbol) corresponding to C / N, and the vertical axis represents FER / BER.
  • the solid line represents FER and the dotted line represents BER (Bit Error Rate).
  • QPSK is adopted as a modulation method for 11 coding rate LDPC codes with a code length N of 64k bits as defined in DVB-S.2 in a range where E s / N 0 is 10 dB. There is a FER (BER) curve.
  • the average interval of the FER curves between ModCod (hereinafter also referred to as the average interval) Is about 1 dB ( ⁇ 10 dB / (10-1)).
  • the LDPC code with 11 coding rates can obtain ModCod with an average interval of about 1 dB compared to the case of DVB-S.2.
  • the number is about three times the coding rate of 11 ( ⁇ 1 dB / 0.3 dB), that is, 30
  • An LDPC code with a coding rate of about a level is sufficient.
  • this technology is an LDPC code having a coding rate that is easy to set a coding rate of about 30.
  • the coding rate is i / 30 (i is a positive integer less than 30) and the code length is 64k.
  • the parity matrix of the parity check matrix H is the same as the LDPC code defined in DVB-S.2.
  • H T is a stepped structure (FIG. 11).
  • the information matrix HA of the check matrix H has a cyclic structure, and the number of columns P of the cyclic structure unit is also 360. To do.
  • 40 to 106 are diagrams illustrating examples of the parity check matrix initial value table of the new LDPC code having the code length N of 64k bits and the encoding rate of i / 30 as described above.
  • the new LDPC code is an LDPC code whose coding rate is represented by i / 30, the maximum is 1/30, 2/30, 3/30,..., 28/30, and There are 29 coding rate LDPC codes of 29/30.
  • LDPC codes with a coding rate of 1/30 may be restricted in terms of efficiency.
  • the use of LDPC codes with a coding rate of 29/30 may be restricted in terms of error rate (BER / FER).
  • the LDPC code with a coding rate of 1/30 and the LDPC code with a coding rate of 29/30 may not be treated as a new LDPC code.
  • LDPC codes with the coding rates 2/30 to 29/30 are referred to as new LDPC codes.
  • the parity check matrix initial value table for the parity check matrix H of the LDPC code is shown.
  • FIG. 40 shows a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 2/30.
  • FIG. 41 shows a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and an encoding rate r of 3/30.
  • FIG. 42 shows a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 4/30.
  • 43 shows a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 5/30.
  • FIG. 45 shows a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a coding rate r of 7/30.
  • 46 and 47 show a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 8/30.
  • 50 and 51 show a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 10/30.
  • 52 and 53 show a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 11/30.
  • 54 and 55 illustrate a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 12/30.
  • 58 and 59 show a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 14/30.
  • 60 and 61 illustrate a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 15/30.
  • 62, 63, and 64 illustrate a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 16/30.
  • 65, 66, and 67 illustrate a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 17/30.
  • 68, 69, and 70 illustrate a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 18/30.
  • 71, 72, and 73 illustrate a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 19/30.
  • 74, 75, and 76 illustrate a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 20/30.
  • 77, 78, and 79 illustrate a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 21/30.
  • 80, 81, and 82 illustrate a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 22/30.
  • 83, 84, and 85 illustrate a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 23/30.
  • 86, 87, and 88 show a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 24/30.
  • 89, 90, and 91 illustrate a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 25/30.
  • 92, 93, and 94 show a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 26/30.
  • 95, 96, 97, and 98 show a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 27/30.
  • 99, 100, 101, and 102 show a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a code rate r of 28/30.
  • 103, 104, 105, and 106 show a parity check matrix initial value table for a parity check matrix H of an LDPC code having a code length N of 64k bits and a coding rate r of 29/30.
  • the LDPC encoder 115 uses the parity check matrix H obtained from the parity check matrix initial value tables shown in FIGS. 40 to 106, and has a code length N of 64k bits and an encoding rate r of 2 /. Coding into any (new) LDPC code of 28 types from 30 to 29/30 can be performed.
  • the parity check matrix initial value table shown in FIGS. 40 to 106 is stored in the storage unit 602 of the LDPC encoder 115 (FIG. 8).
  • all 28 types of LDPC codes with coding rates r of 2/30 to 29/30 need not necessarily be adopted as new LDPCs. Absent. That is, for the 28 types of LDPC codes with coding rates r of 2/30 to 29/30 in FIGS. 40 to 106, LDPC codes with any one or more coding rates are used as new LDPC codes. Can be adopted.
  • the LDPC code obtained by using the parity check matrix H obtained from the parity check matrix initial value table in FIG. 40 to FIG. 106 is a high-performance LDPC code.
  • a high-performance LDPC code is an LDPC code obtained from an appropriate check matrix H.
  • the appropriate check matrix H is that when an LDPC code obtained from the check matrix H is transmitted at a low E s / N 0 or E b / N o (signal power to noise power ratio per bit).
  • BER (and FER) is a check matrix that satisfies a predetermined condition.
  • An appropriate parity check matrix H can be obtained, for example, by performing a simulation for measuring the BER when LDPC codes obtained from various parity check matrices satisfying a predetermined condition are transmitted at low E s / N o .
  • the predetermined conditions that the appropriate check matrix H should satisfy are, for example, that the analysis result obtained by the code performance analysis method called “Density Evolution” is good, There are no loops, etc.
  • the predetermined condition to be satisfied by the appropriate parity check matrix H can be determined as appropriate from the viewpoints of improving the decoding performance of the LDPC code, facilitating (simplifying) the decoding process of the LDPC code, and the like.
  • FIG. 107 and FIG. 108 are diagrams for explaining density evolution in which an analysis result is obtained as a predetermined condition to be satisfied by an appropriate check matrix H.
  • Density evolution is a code analysis method that calculates the expected value of the error probability for the entire LDPC code (ensemble) with a code length N of ⁇ characterized by a degree sequence described later. It is.
  • the noise variance when the noise variance is increased from 0, the expected value of the error probability of a certain ensemble is initially 0, but the noise variance is greater than a certain threshold. Then, it is not 0.
  • the expected value of the error probability is not zero, and the threshold of noise variance (hereinafter also referred to as performance threshold) is compared to determine whether the ensemble performance (appropriateness of the check matrix) is good or bad. Can be decided.
  • performance threshold the threshold of noise variance
  • a high-performance LDPC code can be found among the LDPC codes belonging to the ensemble.
  • the above-described degree sequence represents the ratio of variable nodes and check nodes having weights of each value to the code length N of the LDPC code.
  • a regular (3,6) LDPC code with a coding rate of 1/2 is a degree in which the weights (column weights) of all variable nodes are 3 and the weights (row weights) of all check nodes are 6. Belongs to an ensemble characterized by a sequence.
  • FIG. 107 shows a Tanner graph of such an ensemble.
  • Each variable node is connected with three edges equal to the column weight, and therefore there are only 3N branches connected to the N variable nodes.
  • each check node is connected with 6 branches equal to the row weight, and therefore there are only 3N branches connected to N / 2 check nodes.
  • the interleaver randomly reorders 3N branches connected to N variable nodes, and reorders each of the rearranged branches into 3N branches connected to N / 2 check nodes. Connect to one of them.
  • the interleaver through which the branch connected to the variable node and the branch connected to the check node pass is divided into multiple (multi edge), which makes it possible to further characterize the ensemble. Strictly done.
  • FIG. 108 shows an example of a Tanner graph of a multi-edge type ensemble.
  • Tanner graph of FIG. 108 there is one branch connected to the first interleaver, 0 branches connected to the second interleaver, only v1 variable, and one branch connected to the first interleaver.
  • the Tanner graph of FIG. 108 there are two branches connected to the first interleaver, c1 check nodes with 0 branches connected to the second interleaver, and two branches connected to the first interleaver.
  • the number of branches connected to the second interleaver is c2 check nodes, the number of branches connected to the first interleaver is 0, and the number of branches connected to the second interleaver is c3.
  • Exists there are two branches connected to the first interleaver, c1 check nodes with 0 branches connected to the second interleaver, and two branches connected to the first interleaver.
  • the BER starts to decrease (becomes smaller) due to multi-edge type density evolution E b / N 0 (Signal power to noise power ratio per bit) LDPC code that finds an ensemble whose performance threshold is less than or equal to a predetermined value and reduces the BER in multiple modulation schemes used in DVB-S.2 etc., such as QPSK, among the LDPC codes belonging to that ensemble was selected as a high-performance LDPC code.
  • E b / N 0 Signal to noise power ratio per bit
  • the above-mentioned parity check matrix initial value table of the new LDPC code is a parity check matrix initial value table of an LDPC code having a code length N of 64k bits, which is obtained by the above simulation.
  • FIG. 109 is a parity check matrix H obtained from the parity check matrix initial value table of 28 new LDPC codes with code length N of 64k bits and code rates of 2/30 to 29/30 in FIGS. It is a figure which shows the minimum cycle length and performance threshold value.
  • the minimum cycle length (girth) means the minimum value of the loop length (loop length) composed of 1 elements in the check matrix H.
  • Cycle 4 (a loop of one element with a loop length of 4) does not exist in the parity check matrix H obtained from the parity check matrix initial value table of the new LDPC code.
  • the performance threshold tends to improve (decrease) as the encoding rate r decreases.
  • FIG. 110 is a diagram for explaining a parity check matrix H (which is also referred to as a parity check matrix H of a new LDPC code) (shown from the parity check matrix initial value table) in FIGS. 40 to 106.
  • a parity check matrix H which is also referred to as a parity check matrix H of a new LDPC code
  • the column weight is X
  • the subsequent KY1 column is the column weight Y1
  • the subsequent KY2 column is the column weight Y2.
  • the subsequent column M-1 has a column weight of 2
  • the last column has a column weight of 1.
  • FIG. 111 is a diagram showing the number of columns KX, KY1, KY2, and M of FIG. 110 and the column weights X, Y1, and Y2 for each coding rate r of the new LDPC code.
  • the column weight on the head side (left side) tends to be larger as in the case of the parity check matrix described in FIG. 12 and FIG.
  • the first code bit of the new LDPC code tends to be more resistant to errors (resistant to errors).
  • the coding rate is 2/30, 3/30, 4/30, 5/30, 6/30, 7/30, 8/30, 9/30, 10/30, 11/30, 12/30, 13/30, 14/30, 15/30, 16/30, 17/30, 18/30, 19/30, 20/30, 21/30, 22/30, 23/30, 24/30, 25 /
  • the shift amounts for the 30, 26/30, 27/30, 28/30, 29/30 new LDPC codes are 168, 162, 156, 150, 144, 138, 132, 126, 120, 114, 108, 102, 96, 90, 84, 78, 72, 66, 60, 54, 48, 42, respectively. 36,30,24,18,12,6.
  • FIG. 112, 113, and 114 are diagrams showing BER / FER simulation results of the new LDPC codes of FIGS. 40 to 106.
  • FIG. 112, 113, and 114 are diagrams showing BER / FER simulation results of the new LDPC codes of FIGS. 40 to 106.
  • FIG. 112, 113, and 114 are diagrams showing BER / FER simulation results of the new LDPC codes of FIGS. 40 to 106.
  • the horizontal axis represents E s / N 0 and the vertical axis represents BER / FER.
  • the solid line represents BER and the dotted line represents FER.
  • the simulation in the 15 dB range from E s / N 0 to -10 dB to 5 dB, it is possible to set 28 ModCods with a FER of 10 -5 or less, so other than BPSK used in the simulation, for example, , QPSK, 8PSK, 16APSK, 32APSK, 16QAM, 32QAM, 64QAM, and other 20 ModCods with a FER of 10-5 or less in a 7dB range from 5dB to 12dB It is fully anticipated that this can be set.
  • the FER (BER) curve of the new LDPC code is relatively smaller for each of the low, medium, and high coding rate groups at intervals smaller than 1 dB. They are lined up at intervals. Therefore, for a broadcaster who broadcasts a program using the transmission device 11, the new LDPC code has an advantage that it is easy to select a coding rate used for broadcasting according to the channel (communication channel 13) status and the like.
  • the information is BCH encoded and the resulting BCH code is LDPC encoded.
  • FIG. 115 is a diagram for explaining the BCH encoding used in the simulation.
  • a in FIG. 115 is a diagram illustrating parameters of BCH encoding performed before LDPC encoding to a 64k LDPC code defined in DVB-S.2.
  • DVB-S.2 adds 12-bit, 10-bit, or 8-bit error correction by adding 192-bit, 160-bit, or 128-bit redundant bits according to the coding rate of the LDPC code. BCH encoding is possible.
  • FIG. 115 is a diagram illustrating parameters of BCH encoding used in the simulation.
  • FIG. 116 is a block diagram illustrating a configuration example of the receiving device 12 of FIG.
  • An OFDM processor 151 receives an OFDM signal from the transmission device 11 (FIG. 7) and performs signal processing on the OFDM signal. Data (symbols) obtained by performing signal processing by the OFDM processing unit 151 is supplied to a frame management unit 152.
  • the frame management unit 152 performs processing (frame interpretation) of a frame including symbols supplied from the OFDM processing unit 151, and converts the symbol of the target data and the control data symbol obtained as a result thereof into a frequency deinterleaver. (Frequency Deinterleaver) 161 and 153, respectively.
  • the frequency deinterleaver 153 performs frequency deinterleaving for each symbol from the frame management unit 152 and supplies the symbol to the QAM decoder 154.
  • the QAM decoder 154 performs demapping (signal point constellation decoding) on the symbol (symbol arranged at the signal point) from the frequency deinterleaver 153 to perform orthogonal demodulation, and the resulting data (LDPC code) is converted into the LDPC decoder.
  • demapping signal point constellation decoding
  • LDPC decoder LDPC decoder
  • the LDPC decoder 155 performs LDPC decoding of the LDPC code from the QAM decoder 154, and supplies LDPC target data (in this case, BCH code) obtained as a result thereof to a BCH decoder (BCH decoder) 156.
  • LDPC target data in this case, BCH code
  • the BCH decoder 156 performs BCH decoding of the LDPC target data from the LDPC decoder 155 and outputs control data (signaling) obtained as a result.
  • the frequency deinterleaver 161 performs frequency deinterleaving for each symbol from the frame management unit 152 and supplies the symbol to the MISO / MIMO decoder 162.
  • the MISO / MIMO decoder 162 performs space-time decoding of data (symbols) from the frequency deinterleaver 161 and supplies it to a time deinterleaver 163.
  • the time deinterleaver 163 performs time deinterleaving on the data (symbol) from the MISO / MIMO decoder 162 in units of symbols, and supplies the data to the QAM decoder (QAM decoder) 164.
  • QAM decoder QAM decoder
  • the QAM decoder 164 performs demapping (signal point arrangement decoding) on the symbol (symbol arranged at the signal point) from the time deinterleaver 163 to perform orthogonal demodulation, and the resulting data (symbol) is subjected to bit deinterlacing. This is supplied to a Lieber (Bit Deinterleaver) 165.
  • the bit deinterleaver 165 performs bit deinterleaving on the data (symbol) from the QAM decoder 164 and supplies the resulting LDPC code to the LDPC decoder 166.
  • the LDPC decoder 166 performs LDPC decoding of the LDPC code from the bit deinterleaver 165 and supplies the LDPC target data (in this case, BCH code) obtained as a result to the BCH decoder 167.
  • the BCH decoder 167 performs BCH decoding of the LDPC target data from the LDPC decoder 155 and supplies data obtained as a result to a BB descrambler BB.
  • the BB descrambler 168 performs BB descrambling on the data from the BCH decoder 167 and supplies the data obtained as a result to a null deletion unit (Null Deletion) 169.
  • the null deletion unit 169 deletes the null inserted by the padder 112 in FIG. 8 from the data from the BB descrambler 168 and supplies the null to the demultiplexer 170.
  • the demultiplexer 170 separates each of one or more streams (target data) multiplexed in the data from the null deletion unit 169, performs necessary processing, and outputs the result as an output stream (Output stream).
  • the receiving device 12 can be configured without providing a part of the blocks shown in FIG. That is, for example, when the transmitter 11 (FIG. 8) is configured without the time interleaver 118, the MISO / MIMO encoder 119, the frequency interleaver 120, and the frequency interleaver 124, the receiver 12 A time deinterleaver 163, a MISO / MIMO decoder 162, and a frequency deinterleaver 161, which are blocks corresponding to the time interleaver 118, the MISO / MIMO encoder 119, the frequency interleaver 120, and the frequency interleaver 124 of the transmission apparatus 11, respectively. And it can comprise without providing the frequency deinterleaver 153.
  • FIG. 117 is a block diagram showing a configuration example of the bit deinterleaver 165 of FIG.
  • the bit deinterleaver 165 includes a multiplexer (MUX) 54 and a column twist deinterleaver 55, and performs symbol bit deinterleaving of symbols from the QAM decoder 164 (FIG. 116).
  • MUX multiplexer
  • MUX column twist deinterleaver
  • the multiplexer 54 replaces the symbol bit of the symbol from the QAM decoder 164 by the reverse replacement process (reverse process of the replacement process) corresponding to the replacement process performed by the demultiplexer 25 of FIG.
  • a reverse permutation process is performed to return the position of the code bit (symbol bit) of the LDPC code to the original position, and the resulting LDPC code is supplied to the column twist deinterleaver 55.
  • the column twist deinterleaver 55 targets the LDPC code from the multiplexer 54, and corresponds to the column twist deinterleave as the rearrangement process performed by the column twist interleaver 24 in FIG. Processing), that is, column twist deinterleaving, for example, as reverse rearrangement processing for returning the code bits of LDPC codes whose rearrangement has been changed by column twist interleaving as rearrangement processing.
  • the column twist deinterleaver 55 writes the code bit of the LDPC code to the memory for deinterleaving configured similarly to the memory 31 shown in FIG. Perform column twist deinterleaving.
  • writing of the sign bit is performed in the row direction of the memory for deinterleaving, using the read address when reading the sign bit from the memory 31 as the write address.
  • the sign bit is read out in the column direction of the deinterleave memory using the write address at the time of writing the sign bit to the memory 31 as the read address.
  • the LDPC code obtained as a result of the column twist deinterleaving is supplied from the column twist deinterleaver 55 to the LDPC decoder 166.
  • the bit deinterleaver 165 supports parity interleaving.
  • Parity deinterleaving reverse processing of parity interleaving, that is, parity deinterleaving for returning the code bits of the LDPC code whose arrangement has been changed by parity interleaving
  • reverse permutation processing corresponding to permutation processing
  • column twist All of column twist deinterleaving corresponding to interleaving can be performed.
  • bit deinterleaver 165 of FIG. 117 is provided with a multiplexer 54 that performs reverse permutation processing corresponding to the permutation processing, and a column twist deinterleaver 55 that performs column twist deinterleaving corresponding to column twist interleaving.
  • a multiplexer 54 that performs reverse permutation processing corresponding to the permutation processing
  • a column twist deinterleaver 55 that performs column twist deinterleaving corresponding to column twist interleaving.
  • no block for performing parity deinterleaving corresponding to parity interleaving is provided, and parity deinterleaving is not performed.
  • bit deinterleaver 165 the column twist deinterleaver 55
  • LDPC decoder 166 the reverse permutation process and the column twist deinterleave are performed, and the LDPC code not subjected to the parity deinterleave Is supplied.
  • the LDPC decoder 166 performs LDPC decoding of the LDPC code from the bit deinterleaver 165, and at least performs column replacement corresponding to parity interleaving on the parity check matrix H used by the LDPC encoder 115 in FIG. 8 for LDPC encoding.
  • the conversion check matrix obtained is used, and the resulting data is output as the decoding result of the LDPC target data.
  • 118 is a flowchart for explaining processing performed by the QAM decoder 164, the bit deinterleaver 165, and the LDPC decoder 166 of FIG.
  • step S111 the QAM decoder 164 demaps and orthogonally demodulates symbols (symbols mapped to signal points) from the time deinterleaver 163, and supplies them to the bit deinterleaver 165. Proceed to
  • step S112 the bit deinterleaver 165 performs deinterleaving (bit deinterleaving) of the symbol bits of the symbols from the QAM decoder 164, and the process proceeds to step S113.
  • step S112 in the bit deinterleaver 165, the multiplexer 54 performs a reverse permutation process on the symbol bits of the symbols from the QAM decoder 164, and converts the code bits of the LDPC code obtained as a result of This is supplied to the interleaver 55.
  • the column twist deinterleaver 55 performs column twist deinterleaving on the LDPC code from the multiplexer 54 and supplies the resulting LDPC code to the LDPC decoder 166.
  • step S113 the LDPC decoder 166 performs LDPC decoding of the LDPC code from the column twist deinterleaver 55 using the parity check matrix H used for LDPC encoding by the LDPC encoder 115 of FIG.
  • a conversion check matrix obtained by performing at least column replacement corresponding to parity interleaving is used, and data obtained as a result is output to the BCH decoder 167 as a decoding result of LDPC target data.
  • the multiplexer 54 that performs reverse permutation processing and the column twist deinterleaver 55 that performs column twist deinterleaving are configured separately.
  • the multiplexer 54 and the column twist deinterleaver 55 can be configured integrally.
  • the column twist deinterleaver 55 need not be provided in the bit deinterleaver 165 in FIG.
  • Decoding is performed using a transform parity check matrix obtained by performing at least column replacement corresponding to parity interleaving on parity check matrix H for parity check matrix H used by LDPC encoder 115 in FIG.
  • FIG. 119 shows an example of a parity check matrix H of an LDPC code having a code length N of 90 and a coding rate of 2/3.
  • 0 is represented by a period (.).
  • the parity matrix has a staircase structure.
  • FIG. 120 shows a parity check matrix H ′ obtained by subjecting the parity check matrix H of FIG. 119 to row replacement of equation (11) and column replacement of equation (12).
  • s, t, x, and y are integers in the range of 0 ⁇ s ⁇ 5, 0 ⁇ t ⁇ 6, 0 ⁇ x ⁇ 5, 0 ⁇ t ⁇ 6, respectively. It is.
  • the first, seventh, thirteenth, nineteenth and twenty-fifth rows which are divided by six and the remainder is 1
  • the second, eighth, eighth, ninth, and tenth lines that are divided by the remainder of 2 are replaced with the sixth, seventh, eighth, ninth, and tenth lines, respectively.
  • the 61st column, the 61st column (parity matrix) and the 61st column, the 67th column, the 73rd column, the 79th column, and the 85th column whose remainder is 1 are divided by 61.
  • 62, 63, 64, and 65, the 62, 68, 74, 80, and 86 columns, which are divided by 6 and have a remainder of 2 are called 66, 67, 68, 69, and 70 columns, respectively.
  • the replacement is performed accordingly.
  • a matrix obtained by performing row and column replacement on the parity check matrix H in FIG. 119 is the parity check matrix H ′ in FIG.
  • the parity check matrix H ′ in FIG. 120 corresponds to the K + qx + y + 1-th column of the parity check matrix H in FIG. 119 (hereinafter referred to as the original parity check matrix as appropriate) as the K + Py + x + 1-th column.
  • This is a conversion check matrix obtained by performing at least column replacement to be replaced with this column.
  • the transformed check matrix H ′ in FIG. 120 is multiplied by a zero vector. That is, if the row vector obtained by performing column substitution of Expression (12) on the row vector c as the LDPC code (one codeword) of the original check matrix H is expressed as c ′, the property of the check matrix , Hc T is a 0 vector, and H'c ' T is naturally a 0 vector.
  • the conversion parity check matrix H ′ in FIG. 120 is a parity check matrix of the LDPC code c ′ obtained by performing the column replacement of Expression (12) on the LDPC code c of the original parity check matrix H.
  • Equation (12) the column replacement of Equation (12) is performed on the LDPC code c of the original parity check matrix H, and the LDPC code c ′ after the column replacement is decoded using the transform parity check matrix H ′ of FIG. 120 (LDPC decoding). Then, the decoding result similar to the case of decoding the LDPC code of the original parity check matrix H using the parity check matrix H is obtained by performing the inverse permutation of the column permutation of the equation (12) on the decoding result. Can do.
  • FIG. 121 shows the conversion parity check matrix H ′ of FIG. 120 with an interval in units of 5 ⁇ 5 matrices.
  • these 5 ⁇ 5 matrices (unit matrix, quasi-unit matrix, shift matrix, sum matrix, 0 matrix) constituting the conversion check matrix H ′ are hereinafter appropriately referred to as constituent matrices.
  • FIG. 122 is a block diagram illustrating a configuration example of a decoding device that performs such decoding.
  • FIG. 122 performs decoding of an LDPC code using at least the transformed parity check matrix H ′ of FIG. 121 obtained by performing column replacement of Expression (12) on the original parity check matrix H of FIG. 2 shows a configuration example of a decoding device.
  • Decoding device in FIG. 122 six FIFO 300 1 to the edge data storage memory 300 consisting of 300 6, FIFO 300 1 to the selector 301 for selecting 300 6, a check node calculation section 302,2 one cyclic shift circuit 303 and 308, 18 FIFOs 304 1 to 304 18 the edge data storage memory 304 consisting of, FIFOs 304 1 to 304 18 to select the selector 305, the reception data memory 306 for storing received data, a variable node calculation section 307, a decoded word calculation section 309
  • the storage area of the first stage of the FIFO 300 1 includes (1, 1) to (5, 5) of the conversion parity check matrix H ′. Data corresponding to the position of 1 in the 5 ⁇ 5 unit matrix is stored.
  • the shift check matrix H '(1,21) to (5,25) shift matrix (shift matrix obtained by cyclically shifting three 5 ⁇ 5 unit matrices to the right by 3)
  • the data corresponding to the 1 position is stored.
  • the third to eighth storage areas store data in association with the conversion parity check matrix H ′.
  • 1 in the first row of the 5 ⁇ 5 unit matrix is replaced with 0 in the shift matrix from (1,86) to (5,90) of the conversion check matrix H ′. Data corresponding to one position of the shift matrix that has been shifted by one to the left.
  • the storage area of the first stage of the FIFO 300 2 has a sum matrix of (6,1) to (10,5) of the conversion check matrix H ′ (5 ⁇ 5 unit matrix cyclically shifted by one to the right)
  • the data corresponding to the position of 1 of the first shift matrix constituting the first shift matrix and the sum matrix which is the sum of the second shift matrix cyclically shifted by two to the right is stored.
  • the second storage area stores data corresponding to position 1 of the second shift matrix constituting the sum matrix of (6,1) to (10,5) of the conversion check matrix H ′.
  • the constituent matrix is a P ⁇ P unit matrix having a weight of 1, a quasi-unit matrix in which one or more of the elements of the unit matrix are 0, or Data corresponding to the unit matrix, quasi-unit matrix, or 1 position of the shift matrix when the unit matrix or quasi-unit matrix is expressed in the form of a plurality of shift matrices obtained by cyclically shifting the unit matrix or quasi-unit matrix (Messages corresponding to branches belonging to the unit matrix, quasi-unit matrix, or shift matrix) are stored in the same address (the same FIFO among the FIFOs 300 1 to 300 6 ).
  • the third to ninth storage areas are also stored in association with the conversion check matrix H ′.
  • the FIFOs 300 3 to 300 6 store data in association with the conversion check matrix H ′.
  • the branch data storage memory 304 is composed of 18 FIFOs 304 1 to 304 18 obtained by dividing the number of columns 90 of the conversion check matrix H ′ by 5 which is the number of columns of the constituent matrix (the number of columns P of the unit of the cyclic structure). Has been.
  • FIFO304 The 1, data (messages u j from the check nodes) corresponding to the first position from the first row of the conversion parity check matrix H of FIG. 121 'to the fifth column, packed vertically in each column both Stored in the form (ignoring 0). That is, data corresponding to the position of 1 in the 5 ⁇ 5 unit matrix of (1, 1) to (5, 5) of the conversion parity check matrix H ′ is stored in the first-stage storage area of the FIFO 304 1 . .
  • the sum matrix of (6,1) to (10,5) of the conversion check matrix H ′ (the first shift obtained by cyclically shifting one 5 ⁇ 5 unit matrix to the right by one)
  • the data corresponding to the position of 1 of the first shift matrix constituting the matrix and the sum matrix that is the sum of the matrix and the second shift matrix cyclically shifted by two to the right is stored.
  • the third storage area stores data corresponding to position 1 of the second shift matrix constituting the sum matrix of (6,1) to (10,5) of the conversion check matrix H ′.
  • the constituent matrix is a P ⁇ P unit matrix having a weight of 1, a quasi-unit matrix in which one or more of the elements of the unit matrix are 0, or Data corresponding to the unit matrix, quasi-unit matrix, or 1 position of the shift matrix when the unit matrix or quasi-unit matrix is expressed in the form of a plurality of shift matrices obtained by cyclically shifting the unit matrix or quasi-unit matrix (identity matrix, the message corresponding to the branch belonging to quasi unit matrix or shift matrix) are stored in the same address (same FIFO from among the FIFOs 304 1 to 304 18).
  • data is also stored in the storage areas of the fourth and fifth stages in association with the conversion parity check matrix H ′.
  • the number of stages in the storage area of the FIFO 304 1 is 5, which is the maximum number of 1s (Hamming weights) in the row direction in the first to fifth columns of the conversion parity check matrix H ′.
  • the FIFOs 304 2 and 304 3 store data in association with the conversion parity check matrix H ′, and each has a length (number of stages) of 5.
  • the FIFOs 304 4 to 304 12 store data in association with the conversion check matrix H ′, and each has a length of 3.
  • the FIFOs 304 13 to 304 18 store data in association with the conversion check matrix H ′, and each has a length of 2.
  • the branch data storage memory 300 includes six FIFOs 300 1 to 300 6 , and to which row of the conversion check matrix H ′ of FIG. 121 the five messages D 311 supplied from the preceding cyclic shift circuit 308 belong. according to the information (Matrix data) D312, a FIFO to store the data, select from among the FIFO300 1 to 300 6, will be stored in the order together five messages D311 to the selected FIFO. Also, the edge data storage memory 300, when reading data, sequentially reads five messages D300 1 from FIFO 300 1, supplied to the next stage of the selector 301. The branch data storage memory 300 reads the messages in order from the FIFOs 300 2 to 300 6 after reading the messages from the FIFO 300 1 and supplies them to the selector 301.
  • the selector 301 selects five messages from the FIFO from which the current data is read out of the FIFOs 300 1 to 300 6 according to the select signal D301, and supplies the selected message to the check node calculation unit 302 as a message D302.
  • Check node calculation section 302, 302 1 five check node calculator to consist 302 5, messages D302 (D302 1 to D302 5) supplied through the selector 301 using (messages v i of the expression (7)), A check node operation is performed according to Equation (7), and five messages D303 (D303 1 to D303 5 ) (message u j in Equation (7)) obtained as a result of the check node operation are supplied to the cyclic shift circuit 303.
  • the cyclic shift circuit 303 circulates the five messages D303 1 to D303 5 obtained by the check node calculation unit 302 using unit matrices (or quasi-unit matrices) whose corresponding branches are the original in the conversion check matrix H ′.
  • a cyclic shift is performed based on the information (Matrix data) D305 indicating whether the data has been click-shifted, and the result is supplied to the branch data storage memory 304 as a message D304.
  • the branch data storage memory 304 includes 18 FIFOs 304 1 to 304 18 , and is in accordance with information D 305 indicating which row of the conversion check matrix H ′ the five messages D 304 supplied from the preceding cyclic shift circuit 303 belong to.
  • the FIFO for storing data is selected from the FIFOs 304 1 to 304 18 , and the five messages D 304 are collectively stored in the selected FIFO in order.
  • the edge data storage memory 304 when reading data, sequentially reads five messages D306 1 from FIFOs 304 1, supplied to the next stage of the selector 305.
  • Edge data storage memory 304 after completion of the data read from the FIFOs 304 1, from FIFOs 304 2 to 304 18, sequentially reads out a message, to the selector 305.
  • the selector 305 selects five messages from the FIFO from which the current data is read out of the FIFOs 304 1 to 304 18 in accordance with the select signal D307, and as the message D308, the variable node calculation unit 307 and the decoded word calculation unit 309.
  • the received data rearrangement unit 310 rearranges the LDPC code D313 corresponding to the parity check matrix H of FIG. 119 received through the communication path 13 by performing column replacement of Expression (12), and receives the received data D314 as The data is supplied to the reception data memory 306.
  • the reception data memory 306 calculates and stores reception LLRs (log likelihood ratios) from the reception data D314 supplied from the reception data rearrangement unit 310, and collects the reception LLRs by five as reception values D309.
  • the variable node calculation unit 307 and the decoded word calculation unit 309 are supplied.
  • the variable node calculation unit 307 includes five variable node calculators 307 1 to 307 5 , a message D308 (D308 1 to D308 5 ) (message u j in Expression (1)) supplied through the selector 305, and received data. using five reception values supplied from use memory 306 D309 (formula (reception values u 0i 1)), the variable node operation according to equation (1), to the message D310 (D310 1 not obtained as a result of the calculation D310 5 ) (message v i in equation (1)) is supplied to the cyclic shift circuit 308.
  • the cyclic shift circuit 308 cyclically shifts the message D310 1 to D310 5 calculated by the variable node calculation unit 307 by a number of unit matrices (or quasi-unit matrices) whose corresponding branches are the original in the transformation check matrix H ′. A cyclic shift is performed based on the information as to whether or not the data has been obtained, and the result is supplied to the branch data storage memory 300 as a message D311.
  • the LDPC code can be decoded once (variable node calculation and check node calculation) by performing the above operation once. 122 decodes the LDPC code a predetermined number of times, and then obtains and outputs the final decoding result in the decoded word calculation unit 309 and the decoded data rearrangement unit 311.
  • the decoded word calculation unit 309 includes five decoded word calculators 309 1 to 309 5 , and five messages D308 (D308 1 to D308 5 ) (message u j in Expression (5)) output from the selector 305 and Using the five reception values D309 (the reception value u 0i in equation (5)) supplied from the reception data memory 306, the decoding result (decoding) based on equation (5) is used as the final stage of multiple times of decoding. And the decoded data D315 obtained as a result is supplied to the decoded data rearranging unit 311.
  • the decoded data rearranging unit 311 rearranges the order of the decoded data D315 supplied from the decoded word calculation unit 309 by performing the column replacement in the formula (12), and obtains the final decoding result. Output as D316.
  • one or both of row permutation and column permutation is applied to the parity check matrix (original parity check matrix), and one or more of the P ⁇ P unit matrix and one of its elements is set to 0.
  • a quasi-unit matrix, a unit matrix or a shift matrix obtained by cyclically shifting a quasi-unit matrix, a unit matrix, a quasi-unit matrix, a sum matrix that is a sum of shift matrices, or a combination of P ⁇ P 0 matrices By converting to a parity check matrix (conversion parity check matrix) that can be represented by a combination of constituent matrices, decoding of LDPC code, check node operation and variable node operation, P smaller than the number of rows and columns of the parity check matrix It is possible to adopt an architecture that is performed simultaneously.
  • the LDPC decoder 166 constituting the receiving device 12 performs LDPC decoding by simultaneously performing P check node operations and P variable node operations, for example, as in the decoding device of FIG.
  • the parity check matrix of the LDPC code output from the LDPC encoder 115 that constitutes the transmission apparatus 11 of FIG. 8 is, for example, the parity matrix shown in FIG.
  • the parity interleaver 23 of the transmission apparatus 11 interleaves the K + qx + y + 1-th code bit at the position of the K + Py + x + 1-th code bit.
  • the information length K is set to 60
  • the column number P of the cyclic structure unit is set to 5
  • the column twist deinterleaver 55 performs the LDPC code on which the parity deinterleaving is not performed to the LDPC decoder 166, that is, the sequence of Expression (12).
  • the LDPC code in a state where the replacement is performed is supplied, and the LDPC decoder 166 performs the same processing as that of the decoding device in FIG. 122 except that the column replacement of Expression (12) is not performed.
  • FIG. 123 shows a configuration example of the LDPC decoder 166 of FIG.
  • the LDPC decoder 166 is configured in the same manner as the decoding device of FIG. 122 except that the received data rearrangement unit 310 of FIG. 122 is not provided, and the column replacement of Expression (12) is performed. Except for this, the same processing as that of the decoding device of FIG.
  • the scale can be reduced as compared with the decoding apparatus of FIG.
  • the code length N of the LDPC code is 90
  • the information length K is 60
  • the number of columns of the unit of the cyclic structure (the number of rows and the number of columns of the constituent matrix).
  • P is 5
  • the LDPC code is a LDPC code in which the number P is 360 and the divisor q is M / P.
  • the LDPC decoder 166 in FIG. 123 performs P check node operations and variable node operations for such LDPC codes. It is applicable when performing LDPC decoding by carrying out simultaneously.
  • FIG. 124 is a diagram for explaining the processing of the multiplexer 54 constituting the bit deinterleaver 165 of FIG. 117.
  • a in FIG. 124 shows a functional configuration example of the multiplexer 54.
  • the multiplexer 54 includes a reverse switching unit 1001 and a memory 1002.
  • the multiplexer 54 performs reverse replacement processing (reverse processing of replacement processing) corresponding to the replacement processing performed by the demultiplexer 25 of the transmission device 11 on the symbol bit of the symbol supplied from the preceding stage QAM decoder 164, that is, replacement.
  • a reverse replacement process is performed to return the position of the code bit (symbol bit) of the LDPC code replaced by the process to the original position, and the resulting LDPC code is supplied to the subsequent column twist deinterleaver 55.
  • the reverse switching unit 1001 includes the symbol bits y 0 , y 1 ,..., Y mb ⁇ 1 of the b symbols in units of (consecutive) b symbols. Is supplied.
  • the reverse permutation unit 1001 replaces the mb symbol bits y 0 to y mb ⁇ 1 with the original mb bit code bits b 0 , b 1 ,. Reverse replacement is performed to return to the order of the sign bits b 0 to b mb ⁇ 1 before the replacement in the replacement unit 32 constituting the multiplexer 25, and the resulting mb bit code bits b 0 to b mb ⁇ 1 is output.
  • the memory 1002 stores mb bits in the row (horizontal) direction and N / (mb in the column (vertical) direction, similarly to the memory 31 constituting the demultiplexer 25 on the transmission device 11 side. ) It has a storage capacity for storing bits. That is, the memory 1002 includes mb columns that store N / (mb) bits.
  • the code bits of the LDPC code output from the reverse switching unit 1001 are written in the direction in which the code bits are read from the memory 31 of the demultiplexer 25 of the transmission device 11.
  • the sign bit written in the memory 1002 is read in the direction in which the sign bit is written.
  • the multiplexer 54 reads the code bits from the memory 1002 in the column direction and supplies them to the subsequent column twist deinterleaver 55.
  • B in FIG. 124 is a diagram illustrating reading of the sign bit from the memory 1002.
  • the multiplexer 54 reads the code bits of the LDPC code from the top to the bottom (column direction) of the columns constituting the memory 1002 from the left to the right columns.
  • FIG. 125 is a diagram for explaining processing of the column twist deinterleaver 55 configuring the bit deinterleaver 165 of FIG. 117.
  • FIG. 125 shows a configuration example of the memory 1002 of the multiplexer 54.
  • the memory 1002 stores mb bits in the column (vertical) direction and has a storage capacity for storing N / (mb) bits in the row (horizontal) direction, and includes mb columns.
  • the column twist deinterleaver 55 performs column twist deinterleaving by writing the code bit of the LDPC code in the row direction to the memory 1002 and controlling the read start position when reading in the column direction.
  • the code bit sequence rearranged by the column twist interleave is appropriately changed by appropriately changing the read start position where the code bit read is started for each of the plurality of columns.
  • a reverse rearrangement process for returning the sequence is performed.
  • FIG. 125 shows a configuration example of the memory 1002 when the modulation method is 16APSK, 16QAM or the like and the multiple b is 1 as described in FIG.
  • the bit number m of one symbol is 4 bits
  • the column twist deinterleaver 55 sequentially writes the code bits of the LDPC code output from the reverse switching unit 1001 in the row direction, instead of the multiplexer 54, from the first row to the lower row of the memory 1002.
  • the column twist deinterleaver 55 reads the code bits from the top to the bottom (column direction) from the top of the memory 1002 in the column from the left to the right. Do towards.
  • the column twist deinterleaver 55 reads the code bit from the memory 1002 with the write start position where the column twist interleaver 24 on the transmission apparatus 11 side writes the code bit as the code bit read start position. .
  • the modulation method is 16APSK or 16QAM
  • multiple b Is 1 the column twist deinterleaver 55 sets the read start position for the leftmost column to the position where the address is 0, and (from the left) the read start position for the second column.
  • the position is the position where the address is 2
  • the read start position is the position of the address 4 for the third column
  • the read start position is the position of the address 7 for the fourth column.
  • FIG. 126 is a block diagram showing another configuration example of the bit deinterleaver 165 of FIG.
  • bit deinterleaver 165 in FIG. 126 has the same configuration as that in FIG. 117 except that a parity deinterleaver 1011 is newly provided.
  • the bit deinterleaver 165 includes a multiplexer (MUX) 54, a column twist deinterleaver 55, and a parity deinterleaver 1011.
  • the bit deinterleaver 165 performs bit deinterleaving of the code bits of the LDPC code from the QAM decoder 164. Do.
  • the multiplexer 54 replaces the LDPC code from the QAM decoder 164 by reverse replacement processing (reverse processing of the replacement processing) corresponding to the replacement processing performed by the demultiplexer 25 of the transmission device 11, that is, the replacement processing. Then, a reverse permutation process is performed to return the position of the code bit to the original position, and the resulting LDPC code is supplied to the column twist deinterleaver 55.
  • reverse replacement processing reverse processing of the replacement processing
  • the column twist deinterleaver 55 performs column twist deinterleave corresponding to the column twist interleave as the rearrangement process performed by the column twist interleaver 24 of the transmission device 11 for the LDPC code from the multiplexer 54.
  • the LDPC code obtained as a result of the column twist deinterleave is supplied from the column twist deinterleaver 55 to the parity deinterleaver 1011.
  • the parity deinterleaver 1011 targets the code bit after the column twist deinterleave in the column twist deinterleaver 55, and performs parity deinterleave corresponding to the parity interleave performed by the parity interleaver 23 of the transmission device 11 (inverse of parity interleave). In other words, parity deinterleaving is performed to return the code bits of the LDPC code whose arrangement has been changed by parity interleaving to the original order.
  • the LDPC code obtained as a result of parity deinterleaving is supplied from the parity deinterleaver 1011 to the LDPC decoder 166.
  • the LDPC decoder 166 includes the LDPC code subjected to the reverse permutation process, the column twist deinterleave, and the parity deinterleave, that is, the LDPC encoding according to the check matrix H.
  • the LDPC code obtained by is supplied.
  • the LDPC decoder 166 performs LDPC decoding of the LDPC code from the bit deinterleaver 165 using the parity check matrix H used by the LDPC encoder 115 of the transmission device 11 for LDPC encoding. That is, the LDPC decoder 166 performs LDPC decoding of the LDPC code from the bit deinterleaver 165 using the parity check matrix H itself used for the LDPC encoding by the LDPC encoder 115 of the transmission device 11 or to the parity check matrix H. On the other hand, the conversion check matrix obtained by performing at least column replacement corresponding to parity interleaving is used.
  • the LDPC decoder 166 since the LDPC code obtained by the LDPC encoding according to the check matrix H is supplied from the bit deinterleaver 165 (its parity deinterleaver 1011) to the LDPC decoder 166, the LDPC When the LDPC decoding of the code is performed using the parity check matrix H itself used for the LDPC encoding by the LDPC encoder 115 of the transmission apparatus 11, the LDPC decoder 166, for example, a message (check node message, variable node message) Decoding device that performs LDPC decoding by full serial decoding (full serial decoding) method that sequentially performs operations of one node at a time, and full parallel decoding (full parallel) that performs message operations on all nodes simultaneously (in parallel) A decoding apparatus that performs LDPC decoding by a decoding method can be used.
  • LDPC decoder 166 performs LDPC decoding of an LDPC code, and a transform check obtained by performing at least column replacement corresponding to parity interleaving on parity check matrix H used by LDPC encoder 115 of transmitting apparatus 11 for LDPC encoding
  • the LDPC decoder 166 is an architecture decoding device that simultaneously performs P (or a divisor other than 1 of P) check node operations and variable node operations.
  • the decoding apparatus (FIG. 122) having the received data rearrangement unit 310 that rearranges the code bits of the LDPC code by performing column replacement similar to the column replacement for obtaining the check matrix on the LDPC code. it can.
  • a multiplexer 54 that performs reverse permutation processing, a column twist deinterleaver 55 that performs column twist deinterleaving, and a parity deinterleaver 1011 that performs parity deinterleaving are separately illustrated.
  • the multiplexer 54, the column twist deinterleaver 55, and the parity deinterleaver 1011 are configured, the parity interleaver 23, the column twist interleaver 24, and the demultiplexer 25 of the transmission device 11 Similarly, it can be configured integrally.
  • bit interleaver 116 (FIG. 8) of the transmission apparatus 11 is configured without the parity interleaver 23 and the column twist interleaver 24, the bit deinterleaver 165 in FIG. It is possible to configure without the twist deinterleaver 55 and the parity deinterleaver 1011.
  • the LDPC decoder 166 includes a full serial decoding decoding apparatus that performs LDPC decoding using the check matrix H itself, a full parallel decoding decoding apparatus that performs LDPC decoding using the check matrix H itself,
  • the transform parity check matrix H ′ can be used to configure the decoding apparatus (FIG. 122) having the received data rearrangement unit 310 that performs LDPC decoding by P simultaneous check node computations and variable node computations.
  • FIG. 127 is a block diagram illustrating a first configuration example of a receiving system to which the receiving device 12 can be applied.
  • the reception system includes an acquisition unit 1101, a transmission path decoding processing unit 1102, and an information source decoding processing unit 1103.
  • the acquisition unit 1101 obtains a signal including an LDPC code obtained by LDPC encoding at least LDPC target data such as program image data and audio data, for example, terrestrial digital broadcasting, satellite digital broadcasting, CATV network, the Internet, and the like. Obtained via a transmission path (communication path) (not shown) such as a network of the network, and supplied to the transmission path decoding processing unit 1102.
  • a transmission path communication path
  • the acquisition unit 1101 when the signal acquired by the acquisition unit 1101 is broadcast from a broadcasting station via a terrestrial wave, a satellite wave, a CATV (Cable Television) network, or the like, the acquisition unit 1101 includes a tuner, It consists of STB (Set Top Box). Further, when the signal acquired by the acquisition unit 1101 is transmitted from a web server by multicast such as IPTV (Internet Protocol) Television, for example, the acquisition unit 1101 may be a NIC (Network Interface Card) or the like. Network I / F (Inter face).
  • NIC Network Interface Card
  • the transmission path decoding processing unit 1102 corresponds to the receiving device 12.
  • the transmission path decoding processing unit 1102 performs a transmission path decoding process including at least processing for correcting an error occurring in the transmission path on the signal acquired by the acquisition unit 1101 via the transmission path, and obtains a signal obtained as a result thereof.
  • the information is supplied to the information source decoding processing unit 1103.
  • the signal acquired by the acquisition unit 1101 via the transmission path is a signal obtained by performing at least error correction coding for correcting an error occurring in the transmission path.
  • the transmission path decoding processing unit 1102 Such a signal is subjected to transmission path decoding processing such as error correction processing, for example.
  • examples of error correction coding include LDPC coding and BCH coding.
  • at least LDPC encoding is performed as error correction encoding.
  • the transmission path decoding process may include demodulation of the modulation signal.
  • the information source decoding processing unit 1103 performs an information source decoding process including at least a process of expanding the compressed information into the original information on the signal subjected to the transmission path decoding process.
  • the signal acquired by the acquisition unit 1101 via the transmission path may be subjected to compression coding for compressing information in order to reduce the amount of data such as images and sounds as information.
  • the information source decoding processing unit 1103 performs information source decoding processing such as processing (decompression processing) for expanding the compressed information to the original information on the signal subjected to the transmission path decoding processing.
  • the information source decoding processing unit 1103 performs a process of expanding the compressed information to the original information. I will not.
  • examples of the decompression process include MPEG decoding.
  • the transmission path decoding process may include descrambling and the like in addition to the decompression process.
  • the acquisition unit 1101 for example, compression coding such as MPEG coding is performed on data such as images and sound, and further error correction codes such as LDPC coding are performed.
  • the processed signal is acquired via the transmission path and supplied to the transmission path decoding processing unit 1102.
  • the transmission path decoding processing unit 1102 for example, processing similar to that performed by the receiving device 12 is performed on the signal from the acquisition unit 1101 as transmission path decoding processing, and the resulting signal is used as an information source. This is supplied to the decryption processing unit 1103.
  • the information source decoding processing unit 1103 performs information source decoding processing such as MPEG decoding on the signal from the transmission path decoding processing unit 1102 and outputs the resulting image or sound.
  • the reception system of FIG. 127 as described above can be applied to, for example, a television tuner that receives a television broadcast as a digital broadcast.
  • the acquisition unit 1101, the transmission path decoding processing unit 1102, and the information source decoding processing unit 1103 are each configured as one independent device (hardware (IC (Integrated Circuit) or the like)) or software module). Is possible.
  • the set of the unit 1103, the acquisition unit 1101, the transmission path decoding processing unit 1102, and the information source decoding processing unit 1103 can be configured as one independent device.
  • 128 is a block diagram illustrating a second configuration example of a receiving system to which the receiving device 12 can be applied.
  • the reception system of FIG. 128 includes an acquisition unit 1101, a transmission path decoding processing unit 1102, and an information source decoding processing unit 1103, and is common to the case of FIG. 127, in that an output unit 1111 is newly provided. This is different from the case of FIG.
  • the output unit 1111 is, for example, a display device that displays an image or a speaker that outputs audio, and outputs an image, audio, or the like as a signal output from the information source decoding processing unit 1103. That is, the output unit 1111 displays an image or outputs sound.
  • the reception system of FIG. 128 as described above can be applied to, for example, a TV (television receiver) that receives a television broadcast as a digital broadcast, a radio receiver that receives a radio broadcast, or the like.
  • a TV television receiver
  • a radio receiver that receives a radio broadcast
  • the signal output from the transmission path decoding processing unit 1102 is supplied to the output unit 1111.
  • FIG. 129 is a block diagram illustrating a third configuration example of the receiving system to which the receiving device 12 can be applied.
  • the reception system of FIG. 129 is common to the case of FIG. 127 in that it includes an acquisition unit 1101 and a transmission path decoding processing unit 1102.
  • the receiving system of FIG. 129 is different from the case of FIG. 127 in that the information source decoding processing unit 1103 is not provided and the recording unit 1121 is newly provided.
  • the recording unit 1121 records a signal (for example, TS packet of MPEG TS) output from the transmission path decoding processing unit 1102 on a recording (storage) medium such as an optical disk, a hard disk (magnetic disk), or a flash memory (memory). )
  • a recording (storage) medium such as an optical disk, a hard disk (magnetic disk), or a flash memory (memory).
  • the reception system of FIG. 129 as described above can be applied to a recorder or the like for recording a television broadcast.
  • the receiving system is configured by providing an information source decoding processing unit 1103, and the information source decoding processing unit 1103 performs a signal after the information source decoding processing, that is, an image obtained by decoding, Audio can be recorded by the recording unit 1121.
  • FIG. 130 shows a configuration example of an embodiment of a computer in which a program for executing the series of processes described above is installed.
  • the program can be recorded in advance in a hard disk 705 or a ROM 703 as a recording medium built in the computer.
  • the program is stored temporarily on a removable recording medium 711 such as a flexible disk, a CD-ROM (Compact Disc Read Only Memory), an MO (Magneto Optical) disc, a DVD (Digital Versatile Disc), a magnetic disc, or a semiconductor memory. It can be stored (recorded) permanently.
  • a removable recording medium 711 can be provided as so-called package software.
  • the program is installed in the computer from the removable recording medium 711 as described above, or transferred from the download site to the computer wirelessly via a digital satellite broadcasting artificial satellite, LAN (Local Area Network),
  • the program can be transferred to a computer via a network such as the Internet.
  • the computer can receive the program transferred in this way by the communication unit 708 and install it in the built-in hard disk 705.
  • the computer has a CPU (Central Processing Unit) 702 built-in.
  • An input / output interface 710 is connected to the CPU 702 via a bus 701, and the CPU 702 operates an input unit 707 including a keyboard, a mouse, a microphone, and the like by the user via the input / output interface 710.
  • a program stored in a ROM (Read Only Memory) 703 is executed accordingly.
  • the CPU 702 may be a program stored in the hard disk 705, a program transferred from a satellite or a network, received by the communication unit 708 and installed in the hard disk 705, or a removable recording medium 711 installed in the drive 709.
  • the program read and installed in the hard disk 705 is loaded into a RAM (Random Access Memory) 704 and executed.
  • the CPU 702 performs processing according to the above-described flowchart or processing performed by the configuration of the above-described block diagram.
  • the CPU 702 outputs the processing result from the output unit 706 configured by an LCD (Liquid Crystal Display), a speaker, or the like, for example, via the input / output interface 710 or from the communication unit 708 as necessary. Transmission and further recording on the hard disk 705 are performed.
  • processing steps for describing a program for causing a computer to perform various types of processing do not necessarily have to be processed in time series according to the order described in the flowchart, but in parallel or individually. This includes processing to be executed (for example, parallel processing or processing by an object).
  • the program may be processed by one computer, or may be processed in a distributed manner by a plurality of computers. Furthermore, the program may be transferred to a remote computer and executed.
  • the above-described new LDPC code (the check matrix initial value table) is used regardless of whether the communication path 13 (FIG. 7) is a satellite line, a terrestrial wave, a cable (wired line), or the like. Is possible. Furthermore, the new LDPC code can be used for data transmission other than digital broadcasting.

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Abstract

　本技術は、良好なエラーレートのLDPC符号を提供することができるようにするデータ処理装置、及びデータ処理方法に関する。 LDPCエンコーダは、符号長が64800ビットで、符号化率が7/30,8/30,9/30,10/30、又は、11/30のLDPC符号による符号化を行う。LDPC符号は、情報ビットとパリティビットを含み、検査行列Hは、LDPC符号の情報ビットに対応する情報行列部とパリティビットに対応するパリティ行列部とで構成される。検査行列Hの情報行列部は、その情報行列部の1の要素の位置を360列ごとに表す検査行列初期値テーブルによって表される。本技術は、LDPC符号化及びLDPC復号を行う場合に適用できる。

Description

データ処理装置、及びデータ処理方法
　本技術は、データ処理装置、及びデータ処理方法に関し、特に、例えば、良好なエラーレートのLDPC符号を提供することができるようにするデータ処理装置、及び、データ処理方法に関する。
　LDPC(Low Density Parity Check)符号は、高い誤り訂正能力を有し、近年では、例えば、欧州で行われているDVB(Digital Video Broadcasting)-S.2等の衛星ディジタル放送を含む伝送方式に広く採用されている（例えば、非特許文献１を参照）。また、LDPC符号は、DVB-T.2等の次世代の地上ディジタル放送にも採用されている。
　LDPC符号は、近年の研究により、ターボ符号等と同様に、符号長を長くしていくにしたがって、シャノン限界に近い性能が得られることがわかりつつある。また、LDPC符号は、最小距離が符号長に比例するという性質があることから、その特徴として、ブロック誤り確率特性がよく、さらに、ターボ符号等の復号特性において観測される、いわゆるエラーフロア現象が殆ど生じないことも利点として挙げられる。
　以下、このようなLDPC符号について具体的に説明する。なお、LDPC符号は、線形符号であり、必ずしも２元である必要はないが、ここでは、２元であるものとして説明する。
　LDPC符号は、そのLDPC符号を定義する検査行列(parity check matrix)が疎なものであることを最大の特徴とする。ここで、疎な行列とは、行列の要素の"1"の個数が非常に少ない行列（ほとんどの要素が0の行列）である。
　図１は、LDPC符号の検査行列Hの例を示している。
　図１の検査行列Hでは、各列の重み（列重み）（"1"の数）(weight)が"3"であり、且つ、各行の重み（行重み）が"6"になっている。
　LDPC符号による符号化（LDPC符号化）では、例えば、検査行列Hに基づいて生成行列Gを生成し、この生成行列Gを２元の情報ビットに対して乗算することで、符号語（LDPC符号）が生成される。
　具体的には、LDPC符号化を行う符号化装置は、まず、検査行列Hの転置行列HTとの間に、式GHT=0が成立する生成行列Gを算出する。ここで、生成行列Gが、K×N行列である場合には、符号化装置は、生成行列Gに対してKビットからなる情報ビットのビット列（ベクトルｕ）を乗算し、Nビットからなる符号語c(=uG)を生成する。この符号化装置によって生成された符号語（LDPC符号）は、所定の通信路を介して受信側において受信される。
　LDPC符号の復号は、Gallagerが確率復号(Probabilistic Decoding)と称して提案したアルゴリズムであって、バリアブルノード（variable node（メッセージノード(message node)とも呼ばれる）)と、チェックノード(check node)とからなる、いわゆるタナーグラフ(Tanner graph)上での確率伝播(belief propagation)によるメッセージ・パッシング・アルゴリズムによって行うことが可能である。ここで、以下、適宜、バリアブルノードとチェックノードを、単に、ノードともいう。
　図２は、LDPC符号の復号の手順を示している。
　なお、以下、適宜、受信側で受信したLDPC符号（１符号語）のi番目の符号ビットの、値の"0"らしさを対数尤度比(log likelihood ratio)で表現した実数値（受信LLR）を、受信値u0iともいう。また、チェックノードから出力されるメッセージをujとし、バリアブルノードから出力されるメッセージをviとする。
　まず、LDPC符号の復号においては、図２に示すように、ステップＳ１１において、LDPC符号が受信され、メッセージ（チェックノードメッセージ）ujが"0"に初期化されるとともに、繰り返し処理のカウンタとしての整数をとる変数kが"0"に初期化され、ステップＳ１２に進む。ステップＳ１２において、LDPC符号を受信して得られる受信値u0iに基づいて、式（１）に示す演算（バリアブルノード演算）を行うことによってメッセージ（バリアブルノードメッセージ）viが求められ、さらに、このメッセージviに基づいて、式（２）に示す演算（チェックノード演算）を行うことによってメッセージujが求められる。
Figure JPOXMLDOC01-appb-M000001
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（１）
Figure JPOXMLDOC01-appb-M000002
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（２）
　ここで、式（１）と式（２）におけるdvとdcは、それぞれ、検査行列Hの縦方向（列）と横方向（行）の"1"の個数を示す任意に選択可能とされるパラメータである。例えば、図１に示したような列重みが3で、行重みが6の検査行列Hに対するLDPC符号（(3,6)LDPC符号）の場合には、dv=3，dc=6となる。
　なお、式（１）のバリアブルノード演算、及び（２）のチェックノード演算においては、それぞれ、メッセージを出力しようとする枝(edge)（バリアブルノードとチェックノードとを結ぶ線）から入力されたメッセージを、演算の対象としないことから、演算の範囲が、１ないしdv-1又は１ないしdc-1となっている。また、式（２）のチェックノード演算は、実際には、２入力v1，v2に対する１出力で定義される式（３）に示す関数R(v1,v2)のテーブルを予め作成しておき、これを式（４）に示すように連続的（再帰的）に用いることによって行われる。
Figure JPOXMLDOC01-appb-M000003
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（３）
Figure JPOXMLDOC01-appb-M000004
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（４）
　ステップＳ１２では、さらに、変数kが"1"だけインクリメントされ、ステップＳ１３に進む。ステップＳ１３では、変数kが所定の繰り返し復号回数Cよりも大きいか否かが判定される。ステップＳ１３において、変数kがCよりも大きくないと判定された場合、ステップＳ１２に戻り、以下、同様の処理が繰り返される。
　また、ステップＳ１３において、変数kがCよりも大きいと判定された場合、ステップＳ１４に進み、式（５）に示す演算を行うことによって最終的に出力する復号結果としてのメッセージviが求められて出力され、LDPC符号の復号処理が終了する。
Figure JPOXMLDOC01-appb-M000005
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（５）
　ここで、式（５）の演算は、式（１）のバリアブルノード演算とは異なり、バリアブルノードに接続している全ての枝からのメッセージujを用いて行われる。
　図３は、(3,6)LDPC符号（符号化率1/2、符号長12）の検査行列Hの例を示している。
　図３の検査行列Hでは、図１と同様に、列の重みが３に、行の重みが６に、それぞれなっている。
　図４は、図３の検査行列Hのタナーグラフを示している。
　ここで、図４において、プラス"+"で表わされるのが、チェックノードであり、イコール"="で表わされるのが、バリアブルノードである。チェックノードとバリアブルノードは、それぞれ、検査行列Hの行と列に対応する。チェックノードとバリアブルノードとの間の結線は、枝(edge)であり、検査行列の要素の"1"に相当する。
　すなわち、検査行列の第ｊ行第ｉ列の要素が１である場合には、図４において、上からｉ番目のバリアブルノード（"="のノード）と、上からｊ番目のチェックノード（"+"のノード）とが、枝により接続される。枝は、バリアブルノードに対応する符号ビットが、チェックノードに対応する拘束条件を持つことを表す。
　LDPC符号の復号方法であるサムプロダクトアルゴリズム(Sum Product Algorithm)では、バリアブルノード演算とチェックノード演算とが繰り返し行われる。
　図５は、バリアブルノードで行われるバリアブルノード演算を示している。
　バリアブルノードでは、計算しようとしている枝に対応するメッセージviは、バリアブルノードに繋がっている残りの枝からのメッセージu1およびu2と、受信値u0iを用いた式（１）のバリアブルノード演算により求められる。他の枝に対応するメッセージも同様に求められる。
　図６は、チェックノードで行われるチェックノード演算を示している。
　ここで、式（２）のチェックノード演算は、式a×b=exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)の関係を用いて、式（６）に書き直すことができる。但し、sign(x)は、x≧0のとき1であり、x＜0のとき-1である。
Figure JPOXMLDOC01-appb-M000006
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（６）
　x≧0において、関数φ(x)を、式φ(x)=ln(tanh(x/2))と定義すると、式φ-1(x)=2tanh-1(e-x)が成り立つから、式（６）は、式（７）に変形することができる。
Figure JPOXMLDOC01-appb-M000007
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（７）
　チェックノードでは、式（２）のチェックノード演算が、式（７）に従って行われる。
　すなわち、チェックノードでは、図６のように、計算しようとしている枝に対応するメッセージujは、チェックノードに繋がっている残りの枝からのメッセージv1,v2,v3,v4,v5を用いた式（７）のチェックノード演算によって求められる。他の枝に対応するメッセージも同様に求められる。
　なお、式（７）の関数φ(x)は、式φ(x)=ln((ex+1)/(ex-1))で表すことができ、x＞0において、φ(x)=φ-1(x)である。関数φ(x)およびφ-1(x)をハードウェアに実装する際には、LUT(Look Up Table)を用いて実装される場合があるが、両者共に同一のLUTとなる。
DVB-S.2 : ETSI EN 302 307 V1.2.1 (2009-08)
　LDPC符号を採用する、例えば、DVB-S.2や、DVB-T.2，DVB-C.2等では、LDPC符号が、QPSK(Quadrature Phase Shift Keying)等の直交変調（ディジタル変調）のシンボルとされ（シンボル化され）、そのシンボルが信号点にマッピングされて送信される。
　ところで、最近では、例えば、フルハイビジョンの約4倍の、横×縦が3840×2160画素等の解像度の、いわゆる4k画像や、3D(Dimention)画像等の大容量のデータ等を、効率的に伝送することが要請されている。
　しかしながら、データ伝送の効率性を優先させれば、エラーレートが劣化する。
　一方、データ伝送の効率性を、多少犠牲にしても、良好なエラーレートで、データを伝送することが要請されることがある。
　今後、様々な効率でのデータ伝送が要請されることが予想されるが、LDPC符号によれば、例えば、符号化率が異なる複数のLDPC符号を用意することによって、様々な効率でのデータ伝送を行うことができる。
　したがって、データ伝送にあたっては、ある程度多くの数（例えば、データ伝送で要請される数以上の数）の符号化率を設定しやすい符号化率のLDPC符号を採用することが望ましい。
　そして、どのような符号化率のLDPC符号を採用する場合であっても、エラーに対する耐性が高い（強い）こと、すなわち、エラーレートが良好であることが望ましい。
　本技術は、このような状況に鑑みてなされたものであり、良好なエラーレートのLDPC符号を提供することができるようにするものである。
　本技術の第１のデータ処理装置又はデータ処理方法は、LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が64800ビットで符号化率が7/30のLDPC符号に符号化する符号化部又は符号化ステップを備え、前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表され、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　548 9528 12205 12770 22023 22082 25884 27421 33215 36046 43580 43953 47539
　919 2623 5098 5514 5645 6348 9666 13795 14555 43224 44048 44948 47964
　995 7270 17753 21272 29228 29916 31634 34055 35205 37499 37777 47490 49301
　645 3803 8836 9470 11054 20253 29417 31243 31990 36468 38715 39932 43045
　14572 18646 21100 26617 32033 32410 37195 38586 43833 44577 45584 46453 49515
　6004 16982 17829 24616 28056 29646 32944 39051 42517 47086 48585 48772 49247
　1306 1447 4898 7781 18587 25724 26672 35062 35202 37080 39781 46111 47595
　92 3231 13043 22258 24198 28923 33303 37846 43610 44857 47322 48914 49291
　298 12557 13469 14451 21917 23539 26310 29839 37050 38507 41377 46971 48155
　12582 13044 21039 30600 34202 34947 37120 39108 39203 43449 46941 48542 49354
　871 12218 12680 14152 17171 25797 29021 37783 43728 47519 48794 48898 48980
　35 4623 13422 15881 16692 17463 23675 28063 31248 41997 44246 47992 48339
　7150 13015 17950 18214 20659 23579 25714 28328 32658 39717 39995 43322 45884
　82 11054 11845 19085 24174 26694 41530 45954 46508 46892 48832 49097 49420
　5789 13839 18512 25596 26478 26736 29431 32349 33384 41765 46661 49206 49543
　13805 17786 17798 29653 30310 34870 40176 40391 43227 45292 46423 46855 49454
　12433 27119 34645
　32065 34998 44021
　5158 16546 34359
　44 33285 39929
　39032 39296 40317
　9885 45251 47640
　14383 43446 44478
　31280 39945 48472
　27961 38221 48391
　2927 37404 38716
　19461 42462 46162
　24909 25915 40636
　11029 35538 45381
　26880 34179 48775
　192 6032 26853
　4563 14952 24256
　10003 30853 43811
　749 36334 41363
　100 17006 24982
　9507 20228 31214
　41691 44310 47083
　24070 30411 46982
　2727 28251 49289
　16689 21167 32590
　40813 41198 46175
　8336 32714 43075
　であるデータ処理装置又はデータ処理方法である。
　本技術の第２のデータ処理装置又はデータ処理方法は、LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が64800ビットで符号化率が7/30のLDPC符号を復号する復号部又は復号ステップを備え、前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表され、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　548 9528 12205 12770 22023 22082 25884 27421 33215 36046 43580 43953 47539
　919 2623 5098 5514 5645 6348 9666 13795 14555 43224 44048 44948 47964
　995 7270 17753 21272 29228 29916 31634 34055 35205 37499 37777 47490 49301
　645 3803 8836 9470 11054 20253 29417 31243 31990 36468 38715 39932 43045
　14572 18646 21100 26617 32033 32410 37195 38586 43833 44577 45584 46453 49515
　6004 16982 17829 24616 28056 29646 32944 39051 42517 47086 48585 48772 49247
　1306 1447 4898 7781 18587 25724 26672 35062 35202 37080 39781 46111 47595
　92 3231 13043 22258 24198 28923 33303 37846 43610 44857 47322 48914 49291
　298 12557 13469 14451 21917 23539 26310 29839 37050 38507 41377 46971 48155
　12582 13044 21039 30600 34202 34947 37120 39108 39203 43449 46941 48542 49354
　871 12218 12680 14152 17171 25797 29021 37783 43728 47519 48794 48898 48980
　35 4623 13422 15881 16692 17463 23675 28063 31248 41997 44246 47992 48339
　7150 13015 17950 18214 20659 23579 25714 28328 32658 39717 39995 43322 45884
　82 11054 11845 19085 24174 26694 41530 45954 46508 46892 48832 49097 49420
　5789 13839 18512 25596 26478 26736 29431 32349 33384 41765 46661 49206 49543
　13805 17786 17798 29653 30310 34870 40176 40391 43227 45292 46423 46855 49454
　12433 27119 34645
　32065 34998 44021
　5158 16546 34359
　44 33285 39929
　39032 39296 40317
　9885 45251 47640
　14383 43446 44478
　31280 39945 48472
　27961 38221 48391
　2927 37404 38716
　19461 42462 46162
　24909 25915 40636
　11029 35538 45381
　26880 34179 48775
　192 6032 26853
　4563 14952 24256
　10003 30853 43811
　749 36334 41363
　100 17006 24982
　9507 20228 31214
　41691 44310 47083
　24070 30411 46982
　2727 28251 49289
　16689 21167 32590
　40813 41198 46175
　8336 32714 43075
　であるデータ処理装置又はデータ処理方法である。
　本技術の第３のデータ処理装置又はデータ処理方法は、LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が64800ビットで符号化率が8/30のLDPC符号に符号化する符号化部又は符号化ステップを備え、前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表され、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　100 3433 4111 9089 13360 24012 26305 30252 31430 31769 34689 34917 36091 40873 41983 42689 43835 44318 47109
　3 48 124 2240 7029 21694 24565 29302 39777 42706 43631 43784 46033 47064 47079 47141 47239 47439 47479
　2 5675 7056 12715 24128 26596 30571 38210 38586 41138 42272 43336 43444 43917 45812 46840 47245 47286 47510
　2103 4285 10068 10702 12693 17619 18711 21309 22191 22999 37432 45646 46275 46338 46777 46860 46963 47432 47472
　6827 8209 8606 10412 15670 19469 22205 22215 25425 29565 34843 34985 37686 39277 44625 45016 45623 47069 47250
　58 114 1751 7913 24642 26995 40734 41486 43133 44804 45490 45725 46122 46412 47019 47080 47103 47495 47506
　96 5952 9078 9786 17738 17888 17986 31657 34430 34763 35450 37276 42395 43223 43283 44261 45648 47014 47276
　106 5405 9614 20500 21633 23242 28875 37238 38854 41778 42292 43883 45909 46558 46826 47292 47353 47436 47504
　32 11217 12153 26818 27616 38783 39976 40842 43581 43703 44287 44435 44576 44774 46080 46098 46801 46813 47168
　65 102 111 3879 11224 11772 23623 27306 28726 34663 34873 36288 39196 42003 45279 45629 46836 47021 47419
　77 131 11275 18964 20418 22364 22635 27727 28689 29720 29781 32110 41597 42046 43952 44786 46416 46808 47200
　87 8637 10829 23737 24117 26486 29603 34389 35509 35872 38948 40643 42698 45949 46159 46660 47041 47165 47220
　2 58 3110 7539 8886 10422 11597 13385 27870 35895 38120 43546 44948 46272 46369 46596 47199 47317 47351
　78 16119 27780 32231 38973 39088 40118 40231 43170 44131 44203 44878 45905 46250 47011 47113 47195 47303 47427
　2960 6685 8830 11107 11843 12811 30030 36574 36850 36920 37706 38025 41007 43554 44109 44643 45874 46469 46565
　125 366 10175 29860
　45 17503 44634 45789
　6272 19614 34408 37248
　14785 41017 44274 46858
　19935 22960 44726 44919
　15247 17925 33947 37392
　34631 39148 43287 45443
　8544 26457 30996 38672
　11725 31442 42167 45461
　22357 41743 46702 47285
　13786 26288 41358 43082
　7306 21352 43298 47359
　77 5188 20988 45572
　10334 23790 40878
　9304 29379 47450
　22048 44762 47300
　8529 8825 47443
　40831 41328 46415
　26715 43038 46498
　26925 30797 43181
　32434 45624 47460
　17989 31811 47215
　5624 25501 33016
　5024 9037 33642
　93 7329 46908
　20303 42578 46780
　16137 26869 42360
　112 3049 46527
　23615 29931 47360
　23050 24267 44687
　60 40754 47114
　30217 36283 37445
　127 27308 38345
　であるデータ処理装置又はデータ処理方法である。
　本技術の第４のデータ処理装置又はデータ処理方法は、LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が64800ビットで符号化率が8/30のLDPC符号を復号する復号部又は復号ステップを備え、前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表され、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　100 3433 4111 9089 13360 24012 26305 30252 31430 31769 34689 34917 36091 40873 41983 42689 43835 44318 47109
　3 48 124 2240 7029 21694 24565 29302 39777 42706 43631 43784 46033 47064 47079 47141 47239 47439 47479
　2 5675 7056 12715 24128 26596 30571 38210 38586 41138 42272 43336 43444 43917 45812 46840 47245 47286 47510
　2103 4285 10068 10702 12693 17619 18711 21309 22191 22999 37432 45646 46275 46338 46777 46860 46963 47432 47472
　6827 8209 8606 10412 15670 19469 22205 22215 25425 29565 34843 34985 37686 39277 44625 45016 45623 47069 47250
　58 114 1751 7913 24642 26995 40734 41486 43133 44804 45490 45725 46122 46412 47019 47080 47103 47495 47506
　96 5952 9078 9786 17738 17888 17986 31657 34430 34763 35450 37276 42395 43223 43283 44261 45648 47014 47276
　106 5405 9614 20500 21633 23242 28875 37238 38854 41778 42292 43883 45909 46558 46826 47292 47353 47436 47504
　32 11217 12153 26818 27616 38783 39976 40842 43581 43703 44287 44435 44576 44774 46080 46098 46801 46813 47168
　65 102 111 3879 11224 11772 23623 27306 28726 34663 34873 36288 39196 42003 45279 45629 46836 47021 47419
　77 131 11275 18964 20418 22364 22635 27727 28689 29720 29781 32110 41597 42046 43952 44786 46416 46808 47200
　87 8637 10829 23737 24117 26486 29603 34389 35509 35872 38948 40643 42698 45949 46159 46660 47041 47165 47220
　2 58 3110 7539 8886 10422 11597 13385 27870 35895 38120 43546 44948 46272 46369 46596 47199 47317 47351
　78 16119 27780 32231 38973 39088 40118 40231 43170 44131 44203 44878 45905 46250 47011 47113 47195 47303 47427
　2960 6685 8830 11107 11843 12811 30030 36574 36850 36920 37706 38025 41007 43554 44109 44643 45874 46469 46565
　125 366 10175 29860
　45 17503 44634 45789
　6272 19614 34408 37248
　14785 41017 44274 46858
　19935 22960 44726 44919
　15247 17925 33947 37392
　34631 39148 43287 45443
　8544 26457 30996 38672
　11725 31442 42167 45461
　22357 41743 46702 47285
　13786 26288 41358 43082
　7306 21352 43298 47359
　77 5188 20988 45572
　10334 23790 40878
　9304 29379 47450
　22048 44762 47300
　8529 8825 47443
　40831 41328 46415
　26715 43038 46498
　26925 30797 43181
　32434 45624 47460
　17989 31811 47215
　5624 25501 33016
　5024 9037 33642
　93 7329 46908
　20303 42578 46780
　16137 26869 42360
　112 3049 46527
　23615 29931 47360
　23050 24267 44687
　60 40754 47114
　30217 36283 37445
　127 27308 38345
　であるデータ処理装置又はデータ処理方法である。
　本技術の第５のデータ処理装置又はデータ処理方法は、LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が64800ビットで符号化率が9/30のLDPC符号に符号化する符号化部又は符号化ステップを備え、前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表され、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　339 4777 5366 7623 13034 13260 15107 17772 20338 21178 25914 27663 29948 37489 41021
　3871 5812 9795 23437 24079 27699 33471 39878 40302 41038 41217 42316 42765 43675 45118
　3699 4072 16553 21492 26210 29839 30322 34139 38227 39696 40762 41156 41269 45168 45350
　995 12194 12494 16542 20423 21950 23519 26215 26708 30587 38352 38840 39729 41645 43210
　3963 4315 6832 11354 21042 21084 21108 25595 33109 34029 34448 35129 38018 39012 44791
　164 887 2902 9021 9193 16705 17850 19241 25893 33427 37416 41024 41355 44381 45303
　1367 1495 5495 14440 18026 18130 18178 21946 24057 25663 29216 31965 38107 43907 44278
　10763 13722 13975 18294 20813 23028 23353 24211 37366 38805 40985 41792 42495 43259 43528
　1580 12448 21464 31246 33058 34794 35760 36021 36426 37138 37478 38199 42138 42335 45207
　83 112 12225 15224 18205 21345 28488 34362 37195 39660 42371 42814 44509 45201 45244
　6836 7635 11644 16591 17121 19307 21456 23544 30596 37887 38141 38581 43607 44246 45097
　9174 14934 17131 29762 30243 31656 33251 35498 37106 37655 41462 44002 44649 45032 45230
　33 5376 13536 17068 18581 23478 32021 32074 33716 38434 39452 42166 44305 44979 45306
　6013 7553 10023 19354 23126 25427 27665 30239 32699 34123 36171 38898 38972 41974 45213
　41 98 3088 8522 26252 29602 30009 30138 30948 32190 32428 32498 34273 34955 45311
　2000 15664 20677 20792 22980 25111 31491 37611 37981 39872 41668 42336 43602 43828 45329
　23 67 97 5339 8121 8583 20647 25425 32305 37158 40968 41578 43492 44929 45273
　1643 3496 5121 6546 15643 16423 20602 39950 43178 43252 43683 43992 44001 44611 45125
　11093 19172 20548 24518 28289 29246 30148 34884 40403 40745 42723 43064 44448 44723 44812
　12748 12799 28567 41605
　1965 4087 31879
　27178 33638 38344
　9580 13096 45337
　2672 22800 43869
　28287 31407 31975
　2823 5108 9945
　5891 30848 42082
　23 41944 44909
　909 2311 45162
　24998 37829 44704
　35339 40087 45019
　16928 26505 35256
　26462 27297 37766
　19656 35067 38586
　6958 17172 41412
　72 26012 37231
　15259 16044 30243
　2879 12148 34601
　36173 39731 42668
　20670 35816 43266
　22570 27213 30404
　40284 44171 45313
　17765 22514 39347
　24711 39892 45132
　13741 34633 44535
　15209 31692 45280
　11189 43771 45303
　28294 31110 32287
　29085 39876 45246
　24285 36009 45347
　6882 28921 34504
　9256 19267 44194
　2132 21404 28687
　23809 34383 44540
　であるデータ処理装置又はデータ処理方法である。
　本技術の第６のデータ処理装置又はデータ処理方法は、LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が64800ビットで符号化率が9/30のLDPC符号を復号する復号部又は復号ステップを備え、前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表され、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　339 4777 5366 7623 13034 13260 15107 17772 20338 21178 25914 27663 29948 37489 41021
　3871 5812 9795 23437 24079 27699 33471 39878 40302 41038 41217 42316 42765 43675 45118
　3699 4072 16553 21492 26210 29839 30322 34139 38227 39696 40762 41156 41269 45168 45350
　995 12194 12494 16542 20423 21950 23519 26215 26708 30587 38352 38840 39729 41645 43210
　3963 4315 6832 11354 21042 21084 21108 25595 33109 34029 34448 35129 38018 39012 44791
　164 887 2902 9021 9193 16705 17850 19241 25893 33427 37416 41024 41355 44381 45303
　1367 1495 5495 14440 18026 18130 18178 21946 24057 25663 29216 31965 38107 43907 44278
　10763 13722 13975 18294 20813 23028 23353 24211 37366 38805 40985 41792 42495 43259 43528
　1580 12448 21464 31246 33058 34794 35760 36021 36426 37138 37478 38199 42138 42335 45207
　83 112 12225 15224 18205 21345 28488 34362 37195 39660 42371 42814 44509 45201 45244
　6836 7635 11644 16591 17121 19307 21456 23544 30596 37887 38141 38581 43607 44246 45097
　9174 14934 17131 29762 30243 31656 33251 35498 37106 37655 41462 44002 44649 45032 45230
　33 5376 13536 17068 18581 23478 32021 32074 33716 38434 39452 42166 44305 44979 45306
　6013 7553 10023 19354 23126 25427 27665 30239 32699 34123 36171 38898 38972 41974 45213
　41 98 3088 8522 26252 29602 30009 30138 30948 32190 32428 32498 34273 34955 45311
　2000 15664 20677 20792 22980 25111 31491 37611 37981 39872 41668 42336 43602 43828 45329
　23 67 97 5339 8121 8583 20647 25425 32305 37158 40968 41578 43492 44929 45273
　1643 3496 5121 6546 15643 16423 20602 39950 43178 43252 43683 43992 44001 44611 45125
　11093 19172 20548 24518 28289 29246 30148 34884 40403 40745 42723 43064 44448 44723 44812
　12748 12799 28567 41605
　1965 4087 31879
　27178 33638 38344
　9580 13096 45337
　2672 22800 43869
　28287 31407 31975
　2823 5108 9945
　5891 30848 42082
　23 41944 44909
　909 2311 45162
　24998 37829 44704
　35339 40087 45019
　16928 26505 35256
　26462 27297 37766
　19656 35067 38586
　6958 17172 41412
　72 26012 37231
　15259 16044 30243
　2879 12148 34601
　36173 39731 42668
　20670 35816 43266
　22570 27213 30404
　40284 44171 45313
　17765 22514 39347
　24711 39892 45132
　13741 34633 44535
　15209 31692 45280
　11189 43771 45303
　28294 31110 32287
　29085 39876 45246
　24285 36009 45347
　6882 28921 34504
　9256 19267 44194
　2132 21404 28687
　23809 34383 44540
　であるデータ処理装置又はデータ処理方法である。
　本技術の第７のデータ処理装置又はデータ処理方法は、LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が64800ビットで符号化率が10/30のLDPC符号に符号化する符号化部又は符号化ステップを備え、前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表され、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　867 2733 2978 8947 10214 11810 13566 15922 18838 20543 25845 29179 30055 31284 33447 34330 35081 35605 36268 39563 42331 43174
　2765 6017 6394 6769 12351 13567 15195 19900 23094 27077 28626 28914 32219 33106 33662 33905 34878 37861 39749 39862 40976 42690
　2343 4231 7603 7789 8396 8783 15636 16221 20591 21538 24008 25117 25663 26817 29692 30937 31472 32070 33793 39506 41763 43172
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　86 1760 6842 8119 8904 12644 17603 18189 20018 22259 22654 25620 27606 27833 28002 31053 31814 31848 35573 36133 40698 41370
　28 115 4354 9276 11229 11252 13848 21112 22851 29912 32453 34693 37344 37420 40926 40992 41063 41762 41856 42012 42642 43045
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　33 183 968 5477 6173 7363 10358 12597 14468 18025 23369 23387 24723 25254 28299 28989 31675 32776 35077 40241 41572 42035
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　91 6897 8794 9581 12922 15711 18539 19227 21592 22906 26449 29804 30895 31538 31930 33392 38006 38294 38705 38952 39005 42120
　64 76 709 1155 3162 7099 8740 9670 12678 21126 29239 29844 31248 32001 35243 36814 38008 42050 42149 42631 42705 43119
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　23776 30190 32880
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　5 87 6639
　5529 42541 43173
　15512 31740 35801
　44 86 43183
　26027 26995 36455
　16485 30090 34537
　22276 40174 42367
　10781 18230 18766
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　11108 20618 41626
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　10581 25803 42606
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　12471 14022 35477
　31761 34625 36228
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　22355 37905 40784
　12740 21805 31648
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　4092 23877 34360
　54 9459 16450
　1 56 33675
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　47 35033 40356
　29097 32786 35931
　9532 27004 43009
　であるデータ処理装置又はデータ処理方法である。
　本技術の第８のデータ処理装置又はデータ処理方法は、LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が64800ビットで符号化率が10/30のLDPC符号を復号する復号部又は復号ステップを備え、前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表され、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　867 2733 2978 8947 10214 11810 13566 15922 18838 20543 25845 29179 30055 31284 33447 34330 35081 35605 36268 39563 42331 43174
　2765 6017 6394 6769 12351 13567 15195 19900 23094 27077 28626 28914 32219 33106 33662 33905 34878 37861 39749 39862 40976 42690
　2343 4231 7603 7789 8396 8783 15636 16221 20591 21538 24008 25117 25663 26817 29692 30937 31472 32070 33793 39506 41763 43172
　8536 10705 10960 11206 12513 15399 17108 17224 17512 20180 25288 27824 28958 30600 36792 36828 38891 39575 39581 42342 42914 42961
　9 107 681 1195 9957 14055 21420 23279 26129 32044 35750 37065 37092 37165 37179 40127 40835 41476 41564 41571 42576 42910
　86 1760 6842 8119 8904 12644 17603 18189 20018 22259 22654 25620 27606 27833 28002 31053 31814 31848 35573 36133 40698 41370
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　33 183 968 5477 6173 7363 10358 12597 14468 18025 23369 23387 24723 25254 28299 28989 31675 32776 35077 40241 41572 42035
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　91 6897 8794 9581 12922 15711 18539 19227 21592 22906 26449 29804 30895 31538 31930 33392 38006 38294 38705 38952 39005 42120
　64 76 709 1155 3162 7099 8740 9670 12678 21126 29239 29844 31248 32001 35243 36814 38008 42050 42149 42631 42705 43119
　17670 40897 42359
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　22276 40174 42367
　10781 18230 18766
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　11108 20618 41626
　8496 42994 43171
　10581 25803 42606
　4989 14002 29020
　35032 39378 41455
　109 11667 42914
　12471 14022 35477
　31761 34625 36228
　1228 6013 43110
　22355 37905 40784
　12740 21805 31648
　4202 28639 32213
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　4092 23877 34360
　54 9459 16450
　1 56 33675
　18163 31951 42528
　50 5655 35891
　47 35033 40356
　29097 32786 35931
　9532 27004 43009
　であるデータ処理装置又はデータ処理方法である。
　本技術の第９のデータ処理装置又はデータ処理方法は、LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が64800ビットで符号化率が11/30のLDPC符号に符号化する符号化部又は符号化ステップを備え、前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表され、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　3208 6587 9493 9539 12368 12501 14811 15784 17625 18654 18721 19471 19503 20079 20411 20876 21493 22083 22430 27275 29322 32758 33227 33347 33715 34472 34711 38450 39151 39709 39862 40093 40497 40912
　42 1118 3086 5466 6379 8483 9051 9330 13250 13898 14055 15033 18094 21429 22652 25251 28709 29909 30233 30472 30635 31367 32603 33614 33708 36404 36530 37039 37782 38115 38307 40225 40597 40822
　5939 11990 15027 15162 16503 17171 17806 17902 18031 18077 21216 22134 22660 24170 28558 29364 30003 31128 32674 33103 33361 34196 34435 34626 34991 35974 36022 37459 38170 38709 39774 39960 40571 40858
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　36 70 104 3737 5028 19023 19575 19746 23840 24611 24661 26741 27749 30359 31027 31509 32621 32859 33830 34619 35281 35479 36796 37344 37555 38993 39088 39445 40276 40299 40762 40771 40835 40967
　113 2313 4411 5858 9909 10426 18955 21663 21884 24105 24472 26944 27826 28574 28689 29579 30903 32352 33334 36408 36795 36805 37112 37121 38731 39080 39739 40007 40326 40356 40472 40476 40622 40778
　54 84 3529 5202 9825 9900 10846 12104 13332 14493 14584 23772 24084 25786 25963 26145 28306 29514 30050 30060 33171 33416 33657 33951 34908 37715 37854 38088 38966 39148 40166 40633 40746 40939
　105 8722 10244 12148 13029 16368 18186 19660 19830 21616 22256 22534 23100 23219 25473 26585 29858 32350 33305 34290 34356 34675 35297 37052 37144 37934 38201 39867 40270 40539 40781 40804 40944 40966
　53 61 82 96 2665 6552 9517 15693 17214 17588 18347 19039 20679 21962 24255 25861 27117 27919 30691 36195 36379 37031 37309 37535 37793 38198 38212 38595 38808 38911 39474 39677 40135 40935
　15 67 723 2962 4991 5285 11583 13398 16301 16338 20996 21510 25697 28214 29143 30539 30573 31108 32500 32506 32727 32755 36134 37226 37655 37799 39219 39626 39980 40093 40105 40628 40634 40816
　18854 37884 40104 40772
　35209 40379 40447 40508
　3049 36078 39403 40402
　19118 27981 35730 36649
　20465 28570 39076 40910
　24047 31275 39790 40126
　31041 33526 34162 39092
　1152 8976 24071 35698
　3 27991 31485 40934
　5245 20676 30579 38823
　47 11196 38674 38894
　14920 15270 16047 40928
　23974 30146 39805 40911
　8791 16641 25060 31681
　1147 4233 34386 37802
　58 5354 22265 41018
　869 3078 39882 40730
　1071 6322 9163 10642
　7235 32596 35540 37487
　26910 35537 40830 41035
　81 11905 16179 19558
　29 41 5161 12173
　3043 5574 9993 26058
　875 36935 39423 40956
　3362 19166 20017 39729
　12893 16403 33880 37115
　9980 27100 28525 36786
　3218 12776 40651 40703
　7669 25783 32781 34504
　25951 34595 39049 40597
　11271 35112 35290 40600
　5330 38324 40325 40986
　58 24777 40560 40835
　23895 25427 33552 37472
　2811 4731 11601 39912
　109 39021 40611 40754
　79 15387 30999 40978
　31162 34975 38844 39784
　34891 37007 39433 40102
　42 9072 21526 22610
　20243 20499 24418 29056
　7951 26469 29729 40956
　6 10833 13188 15714
　7910 20652 40574 40874
　14586 24839 37804 40722
　1103 11381 21050 30084
　10 9032 20123 28528
　19477 29966 37702 37766
　131 31352 39069 40971
　34 7368 17799 27467
　16767 27584 32869 34769
　31515 34543 36230 40752
　15098 25451 26402 27629
　149 10388 24558 40709
　6997 7288 23995 29893
　346 12245 13843 40402
　であるデータ処理装置又はデータ処理方法である。
　本技術の第１０のデータ処理装置又はデータ処理方法は、LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が64800ビットで符号化率が11/30のLDPC符号を復号する復号部又は復号ステップを備え、前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表され、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　3208 6587 9493 9539 12368 12501 14811 15784 17625 18654 18721 19471 19503 20079 20411 20876 21493 22083 22430 27275 29322 32758 33227 33347 33715 34472 34711 38450 39151 39709 39862 40093 40497 40912
　42 1118 3086 5466 6379 8483 9051 9330 13250 13898 14055 15033 18094 21429 22652 25251 28709 29909 30233 30472 30635 31367 32603 33614 33708 36404 36530 37039 37782 38115 38307 40225 40597 40822
　5939 11990 15027 15162 16503 17171 17806 17902 18031 18077 21216 22134 22660 24170 28558 29364 30003 31128 32674 33103 33361 34196 34435 34626 34991 35974 36022 37459 38170 38709 39774 39960 40571 40858
　63 3871 9148 10328 12830 12912 18361 18839 20122 23126 23795 28612 30350 32251 32750 33762 33866 36188 36979 37562 37836 38536 38705 38829 39609 40219 40324 40336 40367 40638 40699 40809 40987 41019
　36 70 104 3737 5028 19023 19575 19746 23840 24611 24661 26741 27749 30359 31027 31509 32621 32859 33830 34619 35281 35479 36796 37344 37555 38993 39088 39445 40276 40299 40762 40771 40835 40967
　113 2313 4411 5858 9909 10426 18955 21663 21884 24105 24472 26944 27826 28574 28689 29579 30903 32352 33334 36408 36795 36805 37112 37121 38731 39080 39739 40007 40326 40356 40472 40476 40622 40778
　54 84 3529 5202 9825 9900 10846 12104 13332 14493 14584 23772 24084 25786 25963 26145 28306 29514 30050 30060 33171 33416 33657 33951 34908 37715 37854 38088 38966 39148 40166 40633 40746 40939
　105 8722 10244 12148 13029 16368 18186 19660 19830 21616 22256 22534 23100 23219 25473 26585 29858 32350 33305 34290 34356 34675 35297 37052 37144 37934 38201 39867 40270 40539 40781 40804 40944 40966
　53 61 82 96 2665 6552 9517 15693 17214 17588 18347 19039 20679 21962 24255 25861 27117 27919 30691 36195 36379 37031 37309 37535 37793 38198 38212 38595 38808 38911 39474 39677 40135 40935
　15 67 723 2962 4991 5285 11583 13398 16301 16338 20996 21510 25697 28214 29143 30539 30573 31108 32500 32506 32727 32755 36134 37226 37655 37799 39219 39626 39980 40093 40105 40628 40634 40816
　18854 37884 40104 40772
　35209 40379 40447 40508
　3049 36078 39403 40402
　19118 27981 35730 36649
　20465 28570 39076 40910
　24047 31275 39790 40126
　31041 33526 34162 39092
　1152 8976 24071 35698
　3 27991 31485 40934
　5245 20676 30579 38823
　47 11196 38674 38894
　14920 15270 16047 40928
　23974 30146 39805 40911
　8791 16641 25060 31681
　1147 4233 34386 37802
　58 5354 22265 41018
　869 3078 39882 40730
　1071 6322 9163 10642
　7235 32596 35540 37487
　26910 35537 40830 41035
　81 11905 16179 19558
　29 41 5161 12173
　3043 5574 9993 26058
　875 36935 39423 40956
　3362 19166 20017 39729
　12893 16403 33880 37115
　9980 27100 28525 36786
　3218 12776 40651 40703
　7669 25783 32781 34504
　25951 34595 39049 40597
　11271 35112 35290 40600
　5330 38324 40325 40986
　58 24777 40560 40835
　23895 25427 33552 37472
　2811 4731 11601 39912
　109 39021 40611 40754
　79 15387 30999 40978
　31162 34975 38844 39784
　34891 37007 39433 40102
　42 9072 21526 22610
　20243 20499 24418 29056
　7951 26469 29729 40956
　6 10833 13188 15714
　7910 20652 40574 40874
　14586 24839 37804 40722
　1103 11381 21050 30084
　10 9032 20123 28528
　19477 29966 37702 37766
　131 31352 39069 40971
　34 7368 17799 27467
　16767 27584 32869 34769
　31515 34543 36230 40752
　15098 25451 26402 27629
　149 10388 24558 40709
　6997 7288 23995 29893
　346 12245 13843 40402
　であるデータ処理装置又はデータ処理方法である。
　本技術においては、LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットが、符号長が64800ビットで符号化率が7/30,8/30,9/30,10/30、又は、11/30のLDPC符号に符号化される。
　また、本技術においては、LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が64800ビットで符号化率が7/30,8/30,9/30,10/30、又は、11/30のLDPC符号が復号される。
　前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表され、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルになっている。
　符号化率が7/30の検査行列初期値テーブルは、
　548 9528 12205 12770 22023 22082 25884 27421 33215 36046 43580 43953 47539
　919 2623 5098 5514 5645 6348 9666 13795 14555 43224 44048 44948 47964
　995 7270 17753 21272 29228 29916 31634 34055 35205 37499 37777 47490 49301
　645 3803 8836 9470 11054 20253 29417 31243 31990 36468 38715 39932 43045
　14572 18646 21100 26617 32033 32410 37195 38586 43833 44577 45584 46453 49515
　6004 16982 17829 24616 28056 29646 32944 39051 42517 47086 48585 48772 49247
　1306 1447 4898 7781 18587 25724 26672 35062 35202 37080 39781 46111 47595
　92 3231 13043 22258 24198 28923 33303 37846 43610 44857 47322 48914 49291
　298 12557 13469 14451 21917 23539 26310 29839 37050 38507 41377 46971 48155
　12582 13044 21039 30600 34202 34947 37120 39108 39203 43449 46941 48542 49354
　871 12218 12680 14152 17171 25797 29021 37783 43728 47519 48794 48898 48980
　35 4623 13422 15881 16692 17463 23675 28063 31248 41997 44246 47992 48339
　7150 13015 17950 18214 20659 23579 25714 28328 32658 39717 39995 43322 45884
　82 11054 11845 19085 24174 26694 41530 45954 46508 46892 48832 49097 49420
　5789 13839 18512 25596 26478 26736 29431 32349 33384 41765 46661 49206 49543
　13805 17786 17798 29653 30310 34870 40176 40391 43227 45292 46423 46855 49454
　12433 27119 34645
　32065 34998 44021
　5158 16546 34359
　44 33285 39929
　39032 39296 40317
　9885 45251 47640
　14383 43446 44478
　31280 39945 48472
　27961 38221 48391
　2927 37404 38716
　19461 42462 46162
　24909 25915 40636
　11029 35538 45381
　26880 34179 48775
　192 6032 26853
　4563 14952 24256
　10003 30853 43811
　749 36334 41363
　100 17006 24982
　9507 20228 31214
　41691 44310 47083
　24070 30411 46982
　2727 28251 49289
　16689 21167 32590
　40813 41198 46175
　8336 32714 43075
　になっている。
　符号化率が8/30の検査行列初期値テーブルは、
　100 3433 4111 9089 13360 24012 26305 30252 31430 31769 34689 34917 36091 40873 41983 42689 43835 44318 47109
　3 48 124 2240 7029 21694 24565 29302 39777 42706 43631 43784 46033 47064 47079 47141 47239 47439 47479
　2 5675 7056 12715 24128 26596 30571 38210 38586 41138 42272 43336 43444 43917 45812 46840 47245 47286 47510
　2103 4285 10068 10702 12693 17619 18711 21309 22191 22999 37432 45646 46275 46338 46777 46860 46963 47432 47472
　6827 8209 8606 10412 15670 19469 22205 22215 25425 29565 34843 34985 37686 39277 44625 45016 45623 47069 47250
　58 114 1751 7913 24642 26995 40734 41486 43133 44804 45490 45725 46122 46412 47019 47080 47103 47495 47506
　96 5952 9078 9786 17738 17888 17986 31657 34430 34763 35450 37276 42395 43223 43283 44261 45648 47014 47276
　106 5405 9614 20500 21633 23242 28875 37238 38854 41778 42292 43883 45909 46558 46826 47292 47353 47436 47504
　32 11217 12153 26818 27616 38783 39976 40842 43581 43703 44287 44435 44576 44774 46080 46098 46801 46813 47168
　65 102 111 3879 11224 11772 23623 27306 28726 34663 34873 36288 39196 42003 45279 45629 46836 47021 47419
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　87 8637 10829 23737 24117 26486 29603 34389 35509 35872 38948 40643 42698 45949 46159 46660 47041 47165 47220
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　符号化率が11/30の検査行列初期値テーブルは、
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　54 84 3529 5202 9825 9900 10846 12104 13332 14493 14584 23772 24084 25786 25963 26145 28306 29514 30050 30060 33171 33416 33657 33951 34908 37715 37854 38088 38966 39148 40166 40633 40746 40939
　105 8722 10244 12148 13029 16368 18186 19660 19830 21616 22256 22534 23100 23219 25473 26585 29858 32350 33305 34290 34356 34675 35297 37052 37144 37934 38201 39867 40270 40539 40781 40804 40944 40966
　53 61 82 96 2665 6552 9517 15693 17214 17588 18347 19039 20679 21962 24255 25861 27117 27919 30691 36195 36379 37031 37309 37535 37793 38198 38212 38595 38808 38911 39474 39677 40135 40935
　15 67 723 2962 4991 5285 11583 13398 16301 16338 20996 21510 25697 28214 29143 30539 30573 31108 32500 32506 32727 32755 36134 37226 37655 37799 39219 39626 39980 40093 40105 40628 40634 40816
　18854 37884 40104 40772
　35209 40379 40447 40508
　3049 36078 39403 40402
　19118 27981 35730 36649
　20465 28570 39076 40910
　24047 31275 39790 40126
　31041 33526 34162 39092
　1152 8976 24071 35698
　3 27991 31485 40934
　5245 20676 30579 38823
　47 11196 38674 38894
　14920 15270 16047 40928
　23974 30146 39805 40911
　8791 16641 25060 31681
　1147 4233 34386 37802
　58 5354 22265 41018
　869 3078 39882 40730
　1071 6322 9163 10642
　7235 32596 35540 37487
　26910 35537 40830 41035
　81 11905 16179 19558
　29 41 5161 12173
　3043 5574 9993 26058
　875 36935 39423 40956
　3362 19166 20017 39729
　12893 16403 33880 37115
　9980 27100 28525 36786
　3218 12776 40651 40703
　7669 25783 32781 34504
　25951 34595 39049 40597
　11271 35112 35290 40600
　5330 38324 40325 40986
　58 24777 40560 40835
　23895 25427 33552 37472
　2811 4731 11601 39912
　109 39021 40611 40754
　79 15387 30999 40978
　31162 34975 38844 39784
　34891 37007 39433 40102
　42 9072 21526 22610
　20243 20499 24418 29056
　7951 26469 29729 40956
　6 10833 13188 15714
　7910 20652 40574 40874
　14586 24839 37804 40722
　1103 11381 21050 30084
　10 9032 20123 28528
　19477 29966 37702 37766
　131 31352 39069 40971
　34 7368 17799 27467
　16767 27584 32869 34769
　31515 34543 36230 40752
　15098 25451 26402 27629
　149 10388 24558 40709
　6997 7288 23995 29893
　346 12245 13843 40402
　になっている。
　なお、データ処理装置は、独立した装置であっても良いし、１個の装置を構成している内部ブロックであっても良い。
　本技術によれば、良好なエラーレートのLDPC符号を提供することができる。
LDPC符号の検査行列Hを説明する図である。 LDPC符号の復号手順を説明するフローチャートである。 LDPC符号の検査行列の例を示す図である。 検査行列のタナーグラフを示す図である。 バリアブルノードを示す図である。 チェックノードを示す図である。 本技術を適用した伝送システムの一実施の形態の構成例を示す図である。 送信装置１１の構成例を示すブロック図である。 ビットインターリーバ１１６の構成例を示すブロック図である。 検査行列を示す図である。 パリティ行列を示す図である。 DVB-S.2の規格に規定されているLDPC符号の検査行列を説明する図である。 DVB-S.2の規格に規定されているLDPC符号の検査行列を説明する図である。 16QAMの信号点配置を示す図である。 64QAMの信号点配置を示す図である。 64QAMの信号点配置を示す図である。 64QAMの信号点配置を示す図である。 DVB-S.2の規格に規定されている信号点配置を示す図である。 DVB-S.2の規格に規定されている信号点配置を示す図である。 DVB-S.2の規格に規定されている信号点配置を示す図である。 DVB-S.2の規格に規定されている信号点配置を示す図である。 デマルチプレクサ２５の処理を説明する図である。 デマルチプレクサ２５の処理を説明する図である。 LDPC符号の復号についてのタナーグラフを示す図である。 階段構造になっているパリティ行列HTと、そのパリティ行列HTに対応するタナーグラフを示す図である。 パリティインターリーブ後のLDPC符号に対応する検査行列Hのパリティ行列HTを示す図である。 変換検査行列を示す図である。 カラムツイストインターリーバ２４の処理を説明する図である。 カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを示す図である。 カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを示す図である。 ビットインターリーバ１１６、及び、QAMエンコーダ１１７で行われる処理を説明するフローチャートである。 シミュレーションで採用した通信路のモデルを示す図である。 シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示す図である。 シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示す図である。 LDPCエンコーダ１１５の構成例を示すブロック図である。 LDPCエンコーダ１１５の処理を説明するフローチャートである。 符号化率1/4、符号長16200の検査行列初期値テーブルの例を示す図である。 検査行列初期値テーブルから検査行列Hを求める方法を説明する図である。 DVB-S.2の規格に規定されている符号長が64800ビットのLDPC符号のBER/FERの特性を示す図である。 符号化率2/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率3/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率4/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率5/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率6/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率7/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率8/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率8/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率9/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率9/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率10/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率10/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率11/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率11/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率12/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率12/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率13/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率13/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率14/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率14/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率15/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率15/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率16/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率16/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率16/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率17/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率17/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率17/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率18/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率18/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率18/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率19/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率19/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率19/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率20/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率20/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率20/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率21/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率21/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率21/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率22/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率22/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率22/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率23/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率23/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率23/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率24/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率24/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率24/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率25/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率25/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率25/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率26/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率26/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率26/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率27/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率27/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率27/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率27/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率28/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率28/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率28/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率28/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率29/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率29/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率29/30、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率29/30、符号長64800の検査行列初期値テーブルの例を示す図である。 列重みが3で、行重みが6であるというデグリーシーケンスのアンサンブルのタナーグラフの例を示す図である。 マルチエッジタイプのアンサンブルのタナーグラフの例を示す図である。 符号長64800のLDPC符号の検査行列の最小サイクル長と性能閾値とを示す図である。 符号長64800のLDPC符号の検査行列を説明する図である。 符号長64800のLDPC符号の検査行列を説明する図である。 符号長64800のLDPC符号のBER/FERのシミュレーション結果を示す図である。 符号長64800のLDPC符号のBER/FERのシミュレーション結果を示す図である。 符号長64800のLDPC符号のBER/FERのシミュレーション結果を示す図である。 符号長64800のLDPC符号のBER/FERのシミュレーションに用いたBCH符号を示す図である。 受信装置１２の構成例を示すブロック図である。 ビットデインターリーバ１６５の構成例を示すブロック図である。 QAMデコーダ１６４、ビットデインターリーバ１６５、及び、LDPCデコーダ１６６が行う処理を説明するフローチャートである。 LDPC符号の検査行列の例を示す図である。 検査行列に行置換と列置換を施した行列（変換検査行列）を示す図である。 ５×５単位に分割した変換検査行列を示す図である。 ノード演算をP個まとめて行う復号装置の構成例を示すブロック図である。 LDPCデコーダ１６６の構成例を示すブロック図である。 ビットデインターリーバ１６５を構成するマルチプレクサ５４の処理を説明する図である。 カラムツイストデインターリーバ５５の処理を説明する図である。 ビットデインターリーバ１６５の他の構成例を示すブロック図である。 受信装置１２を適用可能な受信システムの第１の構成例を示すブロック図である。 受信装置１２を適用可能な受信システムの第２の構成例を示すブロック図である。 受信装置１２を適用可能な受信システムの第３の構成例を示すブロック図である。 本技術を適用したコンピュータの一実施の形態の構成例を示すブロック図である。
　［本技術を適用した伝送システムの構成例］
　図７は、本技術を適用した伝送システム（システムとは、複数の装置が論理的に集合した物をいい、各構成の装置が同一筐体中にあるか否かは、問わない）の一実施の形態の構成例を示している。
　図７において、伝送システムは、送信装置１１と受信装置１２とから構成される。
　送信装置１１は、例えば、テレビジョン放送の番組等の送信（放送）（伝送）を行う。すなわち、送信装置１１は、例えば、番組としての画像データや音声データ等の、送信の対象である対象データをLDPC符号に符号化し、例えば、衛星回線や、地上波、ケーブル（有線回線）等の通信路１３を介して送信する。
　受信装置１２は、送信装置１１から通信路１３を介して送信されてくるLDPC符号を受信し、対象データに復号して出力する。
　ここで、図７の伝送システムで使用されるLDPC符号は、AWGN(Additive White Gaussian Noise)通信路で極めて高い能力を発揮することが知られている。
　一方、通信路１３では、バースト(burst)誤りやイレージャ(erasure)を発生することがある。例えば、特に、通信路１３が地上波である場合、OFDM(Orthogonal Frequency Division Multiplexing)システムでは、D/U(Desired to Undesired Ratio)が0dB(Undesired=echoのパワーがDesired=メインパスのパワーと等しい)のマルチパス環境において、エコー(echo)（メインパス以外のパス）の遅延(delay)に応じて、特定のシンボルのパワーが0になってしまう(erasure)ことがある。
　また、フラッタ(flutter)(遅延が0でドップラ(dopper)周波数の掛かったechoが加算される通信路)でも、D/Uが0dBである場合には、ドップラ周波数によって、特定の時刻のOFDMのシンボル全体のパワーが0になる(erasure)場合が生じる。
　さらに、受信装置１２側の、送信装置１１からの信号を受信するアンテナ等の受信部（図示せず）から受信装置１２までの配線の状況や、受信装置１２の電源の不安定性により、バースト誤りが発生することがある。
　一方、LDPC符号の復号においては、検査行列Hの列、ひいては、LDPC符号の符号ビットに対応するバリアブルノードにおいて、前述の図５に示したように、LDPC符号の符号ビット（の受信値u0i）の加算を伴う式（１）のバリアブルノード演算が行われるため、そのバリアブルノード演算に用いられる符号ビットにエラーが生じると、求められるメッセージの精度が低下する。
　そして、LDPC符号の復号では、チェックノードにおいて、そのチェックノードに繋がっているバリアブルノードで求められるメッセージを用いて、式（７）のチェックノード演算が行われるため、繋がっている複数のバリアブルノード（に対応するLDPC符号の符号ビット）が同時にエラー（イレージャを含む）となるチェックノードの数が多くなると、復号の性能が劣化する。
　すなわち、例えば、チェックノードは、そのチェックノードに繋がっているバリアブルノードの２個以上が同時にイレージャになると、全バリアブルノードに、値が0である確率と1である確率とが等確率のメッセージを戻す。この場合、等確率のメッセージを戻すチェックノードは、１回の復号処理（１セットのバリアブルノード演算及びチェックノード演算）に寄与しないこととなり、その結果、復号処理の繰り返し回数を多く必要とすることになって、復号の性能が劣化し、さらに、LDPC符号の復号を行う受信装置１２の消費電力が増大する。
　そこで、図７の伝送システムでは、AWGN通信路での性能を維持しつつ、バースト誤りやイレージャへの耐性を向上させることが可能になっている。
　［送信装置１１の構成例］
　図８は、図７の送信装置１１の構成例を示すブロック図である。
　送信装置１１では、対象データとしての１以上のインプットストリーム(Input Streams)が、モードアダプテーション／マルチプレクサ(Mode Adaptation/Multiplexer)１１１に供給される。
　モードアダプテーション／マルチプレクサ１１１は、モード選択、及び、そこに供給される１以上のインプットストリームの多重化等の処理を必要に応じて行い、その結果得られるデータを、パダー(padder)１１２に供給する。
　パダー１１２は、モードアダプテーション／マルチプレクサ１１１からのデータに対して、必要なゼロ詰め（Nullの挿入）を行い、その結果得られるデータを、BBスクランブラ(BB Scrambler)１１３に供給する。
　BBスクランブラ１１３は、パダー１１２からのデータに、BBスクランブル(Base-Band Scrambling)を施し、その結果得られるデータを、BCHエンコーダ(BCH encoder)１１４に供給する。
　BCHエンコーダ１１４は、BBスクランブラ１１３からのデータをBCH符号化し、その結果得られるデータを、LDPC符号化の対象であるLDPC対象データとして、LDPCエンコーダ(LDPC encoder)１１５に供給する。
　LDPCエンコーダ１１５は、BCHエンコーダ１１４からのLDPC対象データについて、LDPC符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったLDPC符号化を行い、LDPC対象データを情報ビットとするLDPC符号を出力する。
　すなわち、LDPCエンコーダ１１５は、LDPC対象データを、例えば、DVB-S.2や、DVB-T.2，DVB-C.2等の所定の規格に規定されている（検査行列に対応する）LDPC符号や、あらかじめ定められた（検査行列に対応する）LDPC符号等に符号化するLDPC符号化を行い、その結果得られるLDPC符号を出力する。
　ここで、DVB-S.2や、DVB-T.2，DVB-C.2の規格に規定されているLDPC符号は、IRA(Irregular Repeat Accumulate)符号であり、そのLDPC符号の検査行列におけるパリティ行列は、階段構造になっている。パリティ行列、及び、階段構造については、後述する。また、IRA符号については、例えば、"Irregular Repeat-Accumulate Codes," H. Jin, A. Khandekar, and R. J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp. 1-8, Sept. 2000に記載されている。
　LDPCエンコーダ１１５が出力するLDPC符号は、ビットインターリーバ１１６に供給される。
　ビットインターリーバ１１６は、LDPCエンコーダ１１５からのLDPC符号について、後述するビットインターリーブを行い、そのビットインターリーブ後のLDPC符号を、QAMエンコーダ(QAM encoder)１１７に供給する。
　QAMエンコーダ１１７は、ビットインターリーバ１１６からのLDPC符号を、そのLDPC符号の１ビット以上の符号ビットの単位（シンボル単位）で、直交変調の１つのシンボルを表す信号点にマッピングして直交変調（多値変調）を行う。
　すなわち、QAMエンコーダ１１７は、ビットインターリーバ１１６からのLDPC符号を、搬送波と同相のI成分を表すI軸と、搬送波と直交するQ成分を表すQ軸とで規定されるIQ平面（IQコンスタレーション）上の、LDPC符号の直交変調を行う変調方式で定める信号点にマッピングして直交変調を行う。
　ここで、QAMエンコーダ１１７で行われる直交変調の変調方式としては、例えば、DVB-S.2や、DVB-T.2、DVB-C.2の規格等に規定されている変調方式、その他の変調方式、すなわち、例えば、BPSK(Binary Phase Shift Keying)や、QPSK(Quadrature Phase Shift Keying)，16APSK(Amplitude Phase-Shift Keying)，32APSK，16QAM(Quadrature Amplitude Modulation)，64QAM，256QAM，1024QAM，4096QAM，4PAM(Pulse Amplitude Modulation)等がある。QAMエンコーダ１１７において、いずれの変調方式による直交変調が行われるかは、例えば、送信装置１１のオペレータの操作等に従って、あらかじめ設定される。
　QAMエンコーダ１１７での処理により得られるデータ（信号点にマッピングされたシンボル）は、時間インターリーバ(Time Interleaver)１１８に供給される。
　時間インターリーバ１１８は、QAMエンコーダ１１７からのデータ（シンボル）について、シンボル単位での時間インターリーブ（時間方向のインターリーブ）を行い、その結果得られるデータを、MISO/MIMOエンコーダ(MISO/MIMO encoder)１１９に供給する。
　MISO/MIMOエンコーダ１１９は、時間インターリーバ１１８からのデータ（シンボル）に、時空間符号化を施し、周波数インターリーバ(Frequency Interleaver)１２０に供給する。
　周波数インターリーバ１２０は、MISO/MIMOエンコーダ１１９からのデータ（シンボル）について、シンボル単位での周波数インターリーブ（周波数方向のインターリーブ）を行い、フレームビルダ／リソースアロケーション部(Frame Builder & Resource Allocation)１３１に供給する。
　一方、BCHエンコーダ１２１には、例えば、BBシグナリング(Base Band Signalling)(BB Header)等の伝送制御用の制御データ（signalling)が供給される。
　BCHエンコーダ１２１は、そこに供給される制御データを、BCHエンコーダ１１４と同様にBCH符号化し、その結果得られるデータを、LDPCエンコーダ１２２に供給する。
　LDPCエンコーダ１２２は、BCHエンコーダ１２１からのデータを、LDPC対象データとして、LDPCエンコーダ１１５と同様にLDPC符号化し、その結果得られるLDPC符号を、QAMエンコーダ１２３に供給する。
　QAMエンコーダ１２３は、QAMエンコーダ１１７と同様に、LDPCエンコーダ１２２からのLDPC符号を、そのLDPC符号の１ビット以上の符号ビットの単位（シンボル単位）で、直交変調の１つのシンボルを表す信号点にマッピングして直交変調を行い、その結果得られるデータ（シンボル）を、周波数インターリーバ１２４に供給する。
　周波数インターリーバ１２４は、周波数インターリーバ１２０と同様に、QAMエンコーダ１２３からのデータ（シンボル）について、シンボル単位での周波数インターリーブを行い、フレームビルダ／リソースアロケーション部１３１に供給する。
　フレームビルダ／リソースアロケーション部１３１は、周波数インターリーバ１２０、及び、１２４からのデータ（シンボル）の必要な位置に、パイロット(Pilot)のシンボルを挿入し、その結果られるデータ（シンボル）から、所定の数のシンボルで構成されるフレーム（例えば、PL(Physical Layer)フレームや、T2フレーム、C2フレーム等）を構成して、OFDM生成部(OFDM generation)１３２に供給する。
　OFDM生成部１３２は、フレームビルダ／リソースアロケーション部１３１からのフレームから、そのフレームに対応するOFDM信号を生成し、通信路１３（図７）を介して送信する。
　なお、送信装置１１は、例えば、時間インターリーバ１１８、MISO/MIMOエンコーダ１１９、周波数インターリーバ１２０、及び、周波数インターリーバ１２４等の、図８に図示したブロックの一部を設けずに構成することができる。
　図９は、図８のビットインターリーバ１１６の構成例を示している。
　ビットインターリーバ１１６は、データをインターリーブするデータ処理装置であり、パリティインターリーバ(parity interleaver)２３、カラムツイストインターリーバ(column twist interleaver)２４、及びデマルチプレクサ(DEMUX)２５から構成される。なお、ビットインターリーバ１１６は、パリティインターリーバ２３、及び、カラムツイストインターリーバ２４の一方、又は、両方を設けずに構成することができる。
　パリティインターリーバ２３は、LDPCエンコーダ１１５からのLDPC符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブを行い、そのパリティインターリーブ後のLDPC符号を、カラムツイストインターリーバ２４に供給する。
　カラムツイストインターリーバ２４は、パリティインターリーバ２３からのLDPC符号について、カラムツイストインターリーブを行い、そのカラムツイストインターリーブ後のLDPC符号を、デマルチプレクサ２５に供給する。
　すなわち、LDPC符号は、図８のQAMエンコーダ１１７において、そのLDPC符号の1ビット以上の符号ビットを、直交変調の１つのシンボルを表す信号点にマッピングして送信される。
　カラムツイストインターリーバ２４では、LDPCエンコーダ１１５で用いられる検査行列の任意の１行にある1に対応するLDPC符号の複数の符号ビットが、１つのシンボルに含まれないように、パリティインターリーバ２３からのLDPC符号の符号ビットを並び替える並び替え処理として、例えば、後述するようなカラムツイストインターリーブが行われる。
　デマルチプレクサ２５は、カラムツイストインターリーバ２４からのLDPC符号について、シンボルとなるLDPC符号の２以上の符号ビットの位置を入れ替える入れ替え処理を行うことで、AWGNに対する耐性を強化したLDPC符号を得る。そして、デマルチプレクサ２５は、入れ替え処理によって得られる、LDPC符号の２以上の符号ビットを、シンボルとして、QAMエンコーダ１１７（図８）に供給する。
　次に、図１０は、図８のLDPCエンコーダ１１５でLDPC符号化に用いられる検査行列Hを示している。
　検査行列Hは、LDGM(Low-Density Generation Matrix)構造になっており、LDPC符号の符号ビットのうちの、情報ビットに対応する部分の情報行列HAと、パリティビットに対応するパリティ行列HTとによって、式H＝[HA｜HT］（情報行列HAの要素を左側の要素とし、パリティ行列HTの要素を右側の要素とする行列）で表すことができる。
　ここで、１個のLDPC符号（１符号語）の符号ビットのうちの情報ビットのビット数と、パリティビットのビット数を、それぞれ、情報長Kと、パリティ長Mというとともに、１個のLDPC符号の符号ビットのビット数を、符号長N(=K+M)という。
　ある符号長NのLDPC符号についての情報長Kとパリティ長Mは、符号化率によって決まる。また、検査行列Hは、行×列がM×Nの行列となる。そして、情報行列HAは、M×Kの行列となり、パリティ行列HTは、M×Mの行列となる。
　図１１は、DVB-S.2，DVB-T.2、及びDVB-C.2の規格に規定されているLDPC符号の検査行列Hのパリティ行列HTを示している。
　DVB-T.2等の規格に規定されているLDPC符号の検査行列Hのパリティ行列HTは、図１１に示すように、1の要素が、いわば階段状に並ぶ階段構造の行列(lower bidiagonal matrix)になっている。パリティ行列HTの行重みは、１行目については１で、残りの全ての行については２になっている。また、列重みは、最後の１列については１で、残りの全ての列で２になっている。
　以上のように、パリティ行列HTが階段構造になっている検査行列HのLDPC符号は、その検査行列Hを用いて、容易に生成することができる。
　すなわち、LDPC符号（１符号語）を、行ベクトルcで表すとともに、その行ベクトルを転置して得られる列ベクトルを、cTと表す。また、LDPC符号である行ベクトルcのうちの、情報ビットの部分を、行ベクトルAで表すとともに、パリティビットの部分を、行ベクトルTで表すこととする。
　この場合、行ベクトルcは、情報ビットとしての行ベクトルAと、パリティビットとしての行ベクトルTとによって、式c =[A|T]（行ベクトルAの要素を左側の要素とし、行ベクトルTの要素を右側の要素とする行ベクトル）で表すことができる。
　検査行列Hと、LDPC符号としての行ベクトルc=[A|T]とは、式HcT=0を満たす必要があり、かかる式HcT=0を満たす行ベクトルc=[A|T]を構成するパリティビットとしての行ベクトルTは、検査行列H=[HA|HT]のパリティ行列HTが、図１１に示した階段構造になっている場合には、式HcT=0における列ベクトルHcTの１行目の要素から順に、各行の要素を０にしていくようにすることで、逐次的（順番）に求めることができる。
　図１２は、DVB-T.2等の規格に規定されているLDPC符号の検査行列Hを説明する図である。
　DVB-T.2等の規格に規定されているLDPC符号の検査行列Hの１列目からのKX列については、列重みがXに、その後のK3列については、列重みが３に、その後のM-1列については、列重みが２に、最後の１列については、列重みが１に、それぞれなっている。
　ここで、KX+K3+M-1+1は、符号長Nに等しい。
　図１３は、DVB-T.2等の規格に規定されているLDPC符号の各符号化率rについての、列数KX，K3、及びM、並びに、列重みXを示す図である。
　DVB-T.2等の規格では、64800ビットと16200ビットの符号長NのLDPC符号が規定されている。
　そして、符号長Nが64800ビットのLDPC符号については、１１個の符号化率(nominal rate)1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6,8/9、及び9/10が規定されており、符号長Nが16200ビットのLDPC符号については、１０個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6、及び8/9が規定されている。
　ここで、以下、64800ビットの符号長Nを、64kビットともいい、16200ビットの符号長Nを、16kビットともいう。
　LDPC符号については、検査行列Hの列重みが大の列に対応する符号ビットほど、エラーレートが低いことが知られている。
　図１２及び図１３に示した、DVB-T.2等の規格に規定されている検査行列Hでは、先頭側（左側）の列ほど、列重みが大の傾向にあり、したがって、その検査行列Hに対応するLDPC符号については、先頭の符号ビットほど、エラーに強く（エラーに対する耐性があり）、終わりの符号ビットほど、エラーに弱い傾向がある。
　次に、図１４は、図８のQAMエンコーダ１１７で16QAMが行われる場合の、１６個のシンボル（に対応する信号点）のIQ平面上の配置の例を示している。
　すなわち、図１４のＡは、DVB-T.2の16QAMのシンボルを示している。
　16QAMでは、１シンボルは、４ビットで表され、１６(=24)個のシンボルが存在する。そして、１６個のシンボルは、IQ平面の原点を中心として、I方向×Q方向が４×４の正方形状となるように配置されている。
　いま、１シンボルが表すビット列の、最上位ビットからi+1ビット目のビットを、ビットyiと表すこととすると、16QAMの１シンボルが表す４ビットは、最上位ビットから順に、ビットy0,y1,y2,y3と表すことができる。変調方式が16QAMの場合には、LDPC符号の符号ビットの４ビットが、４ビットy0ないしy3のシンボル（シンボル値）に（シンボル化）される。
　図１４のＢは、16QAMのシンボルが表す４ビット（以下、シンボルビットともいう）y0ないしy3それぞれについてのビット境界を示している。
　ここで、シンボルビットyi（図１４では、i=0,1,2,3）についてのビット境界とは、そのシンボルビットyiが0になっているシンボルと、1になっているシンボルとの境界を意味する。
　図１４のＢに示すように、16QAMのシンボルが表す４シンボルビットy0ないしy3のうちの最上位のシンボルビットy0については、IQ平面のQ軸の１箇所だけがビット境界となり、２番目（最上位ビットから２番目）のシンボルビットy1については、IQ平面のI軸の１箇所だけがビット境界となる。
　また、３番目のシンボルビットy2については、４×４個のシンボルのうちの、左から１列目と２列目との間、及び３列目と４列目との間の２箇所が、ビット境界となる。
　さらに、４番目のシンボルビットy3については、４×４個のシンボルのうちの、上から１行目と２行目との間、及び３行目と４行目との間の２箇所が、ビット境界となる。
　シンボルが表すシンボルビットyiは、ビット境界から離れているシンボルが多いほど、誤りにくく（エラー確率が低く）、ビット境界に近いシンボルが多いほど、誤りやすい（エラー確率が高い）。
　いま、誤りにくい（エラーに強い）ビットを、「強いビット」というとともに、誤りやすい（エラーに弱い）ビットを、「弱いビット」ということとすると、16QAMのシンボルの４シンボルビットy0ないしy3については、最上位のシンボルビットy0、及び２番目のシンボルビットy1が強いビットになっており、３番目のシンボルビットy2、及び４番目のシンボルビットy3が弱いビットになっている。
　図１５ないし図１７は、図８のQAMエンコーダ１１７で64QAMが行われる場合の、６４個のシンボル（に対応する信号点）のIQ平面上の配置の例、すなわち、DVB-T.2の16QAMのシンボルを示している。
　64QAMでは、１シンボルは、６ビットを表し、６４(=26)個のシンボルが存在する。そして、６４個のシンボルは、IQ平面の原点を中心として、I方向×Q方向が８×８の正方形状となるように配置されている。
　64QAMの１シンボルのシンボルビットは、最上位ビットから順に、ビットy0,y1,y2,y3,y4,y5と表すことができる。変調方式が64QAMの場合には、LDPC符号の符号ビットの６ビットは、６ビットのシンボルビットy0ないしy5のシンボルにされる。
　ここで、図１５は、64QAMのシンボルのシンボルビットy0ないしy5のうちの、最上位のシンボルビットy0と、２番目のシンボルビットy1それぞれについてのビット境界を、図１６は、３番目のシンボルビットy2と、４番目のシンボルビットy3それぞれについてのビット境界を、図１７は、５番目のシンボルビットy4と、６番目のシンボルビットy5それぞれについてのビット境界を、それぞれ示している。
　図１５に示すように、最上位のシンボルビットy0と、２番目のシンボルビットy1それぞれについてのビット境界は、１箇所になっている。また、図１６に示すように、３番目のシンボルビットy2と、４番目のシンボルビットy3それぞれについてのビット境界は、２箇所になっており、図１７に示すように、５番目のシンボルビットy4と、６番目のシンボルビットy5それぞれについてのビット境界は、４箇所になっている。
　したがって、64QAMのシンボルのシンボルビットy0ないしy5については、最上位シンボルビットy0、及び２番目のシンボルビットy1が、強いビットになっており、３番目のシンボルビットy2、及び４番目のシンボルビットy3が、その次に強いビットになっている。そして、５番目のシンボルビットy4と、６番目のシンボルビットy5は、弱いビットになっている。
　図１４、さらには、図１５ないし図１７から、直交変調のシンボルのシンボルビットについては、上位ビットが強いビットとなり、下位ビットが弱いビットになる傾向があることが分かる。
　図１８は、通信路１３（図７）として衛星回線を採用し、図８のQAMエンコーダ１１７でQPSKが行われる場合の、４個のシンボル（に対応する信号点）のIQ平面上の配置の例、すなわち、例えば、DVB-S.2のQPSKのシンボルを示す図である。
　DVB-S.2のQPSKでは、シンボルは、IQ平面上の原点を中心とする半径ρが1の円の円周上の４個の信号点のいずれかにマッピングされる。
　図１９は、通信路１３（図７）として衛星回線を採用し、図８のQAMエンコーダ１１７で8PSKが行われる場合の、８個のシンボルのIQ平面上の配置の例、すなわち、例えば、DVB-S.2の8PSKのシンボルを示す図である。
　DVB-S.2の8PSKでは、シンボルは、IQ平面上の原点を中心とする半径ρが1の円の円周上の８個の信号点のいずれかにマッピングされる。
　図２０は、通信路１３（図７）として衛星回線を採用し、図８のQAMエンコーダ１１７で16APSKが行われる場合の、１６個のシンボルのIQ平面上の配置の例、すなわち、例えば、DVB-S.2の16APSKのシンボルを示す図である。
　図２０のＡは、DVB-S.2の16APSKの信号点の配置を示している。
　DVB-S.2の16APSKでは、シンボルは、IQ平面上の原点を中心とする半径がR1の円の円周上の４個の信号点、及び、半径がR2（＞R1）の円の円周上の１２個の信号点の、合計で１６個の信号点のいずれかにマッピングされる。
　図２０のＢは、DVB-S.2の16APSKの信号点の配置における半径R2とR1との比γ＝R2／R1を示している。
　DVB-S.2の16APSKの信号点の配置において、半径R2とR1との比γは、符号化率ごとに異なる。
　図２１は、通信路１３（図７）として衛星回線を採用し、図８のQAMエンコーダ１１７で32APSKが行われる場合の、３２個のシンボルのIQ平面上の配置の例、すなわち、例えば、DVB-S.2の32APSKのシンボルを示す図である。
　図２１のＡは、DVB-S.2の32APSKの信号点の配置を示している。
　DVB-S.2の32APSKでは、シンボルは、IQ平面上の原点を中心とする半径がR1の円の円周上の４個の信号点、半径がR2（＞R1）の円の円周上の１２個の信号点、及び、半径がR3（＞R2）の円の円周上の１６個の信号点の、合計で３２個の信号点のいずれかにマッピングされる。
　図２１のＢは、DVB-S.2の32APSKの信号点の配置における半径R2とR1との比γ1＝R2／R1、及び、半径R3とR1との比γ2＝R3／R1を示している。
　DVB-S.2の32APSKの信号点の配置において、半径R2とR1との比γ1、及び、半径R3とR1との比γ2は、符号化率ごとに異なる。
　図１８ないし図２１に信号点の配置を示したDVB-S.2の各直交変調(QPSK，8PSK，16APSK，32APSK)のシンボルのシンボルビットについても、図１４ないし図１７の場合と同様に、強いビットと弱いビットとがある。
　ここで、図１２及び図１３で説明したように、LDPCエンコーダ１１５（図８）が出力するLDPC符号については、エラーに強い符号ビットと、エラーに弱い符号ビットがある。
　また、図１４ないし図２１で説明したように、QAMエンコーダ１１７で行われる直交変調のシンボルのシンボルビットについては、強いビットと弱いビットがある。
　したがって、LDPC符号の、エラーに弱い符号ビットを、直交変調のシンボルの、弱いシンボルビットに割り当てると、全体として、エラーに対する耐性が低下する。
　そこで、LDPC符号の、エラーに弱い符号ビットを、直交変調のシンボルの、強いビット（シンボルビット）に割り当てる傾向で、LDPC符号の符号ビットをインターリーブするインターリーバが提案されている。
　図９のデマルチプレクサ２５は、そのインターリーバの処理を行うことができる。
　図２２は、図９のデマルチプレクサ２５の処理を説明する図である。
　すなわち、図２２のＡは、デマルチプレクサ２５の機能的な構成例を示している。
　デマルチプレクサ２５は、メモリ３１及び入れ替え部３２から構成される。
　メモリ３１には、LDPCエンコーダ１１５からのLDPC符号が供給される。
　メモリ３１は、ロウ(row)（横）方向にmbビットを記憶するとともに、カラム(column)（縦）方向にN/(mb)ビットを記憶する記憶容量を有し、そこに供給されるLDPC符号の符号ビットを、カラム方向に書き込み、ロウ方向に読み出して、入れ替え部３２に供給する。
　ここで、N（＝情報長K＋パリティ長M）は、上述したように、LDPC符号の符号長を表す。
　また、mは、１シンボルとなるLDPC符号の符号ビットのビット数を表し、bは所定の正の整数で、mを整数倍するのに用いられる倍数である。デマルチプレクサ２５は、上述したように、LDPC符号の符号ビットをシンボルとする（シンボル化する）が、倍数bは、デマルチプレクサ２５が、いわば一度のシンボル化によって得るシンボルの個数を表す。
　図２２のＡは、変調方式がシンボルを64個の信号点のいずれかにマッピングする64QAM等である場合のデマルチプレクサ２５の構成例を示しており、したがって、１シンボルとなるLDPC符号の符号ビットのビット数mは、６ビットである。
　また、図２２のＡでは、倍数bは1になっており、したがって、メモリ３１は、カラム方向×ロウ方向がN/(6×1)×(6×1)ビットの記憶容量を有する。
　ここで、メモリ３１の、ロウ方向が1ビットの、カラム方向に延びる記憶領域を、以下、適宜、カラムという。図２２のＡでは、メモリ３１は、６(=6×1)個のカラムから構成される。
　デマルチプレクサ２５では、LDPC符号の符号ビットを、メモリ３１を構成するカラムの上から下方向（カラム方向）に書き込むことが、左から右方向のカラムに向かって行われる。
　そして、符号ビットの書き込みが、最も右のカラムの一番下まで終了すると、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、６ビット（mbビット）単位で、符号ビットが読み出され、入れ替え部３２に供給される。
　入れ替え部３２は、メモリ３１からの６ビットの符号ビットの位置を入れ替える入れ替え処理を行い、その結果得られる６ビットを、64QAMの１シンボルを表す６シンボルビットy0,y1,y2,y3,y4,y5として出力する。
　すなわち、メモリ３１からは、ロウ方向に、mbビット（ここでは、６ビット）の符号ビットが読み出されるが、その、メモリ３１から読み出されるmbビットの符号ビットの、最上位ビットからiビット目を(i=0,1,・・・,mb-1)、ビットbiと表すこととすると、メモリ３１からロウ方向に読み出される６ビットの符号ビットは、最上位ビットから順に、ビットb0,b1,b2,b3,b4,b5と表すことができる。
　図１２及び図１３で説明した列重みの関係で、ビットb0の方向にある符号ビットは、エラーに強い符号ビットになっており、ビットb5の方向にある符号ビットは、エラーに弱い符号ビットになっている。
　入れ替え部３２では、メモリ３１からの６ビットの符号ビットb0ないしb5のうちの、エラーに弱い符号ビットが、64QAMの１シンボルのシンボルビットy0ないしy5のうちの、強いビットに割り当てられるように、メモリ３１からの６ビットの符号ビットb0ないしb5の位置を入れ替える入れ替え処理を行うことができる。
　ここで、メモリ３１からの６ビットの符号ビットb0ないしb5をどのように入れ替えて、64QAMの１シンボルを表す６シンボルビットy0ないしy5のそれぞれに割り当てるかの入れ替え方式としては、各社から、様々な方式が提案されている。
　図２２のＢは、第１の入れ替え方式を、図２２のＣは、第２の入れ替え方式を、図２２のＤは、第３の入れ替え方式を、それぞれ示している。
　図２２のＢないし図２２のＤにおいて（後述する図２３においても同様）、ビットbiとyjとを結ぶ線分は、符号ビットbiを、シンボルのシンボルビットyjに割り当てる（シンボルビットyjの位置に入れ替える）ことを意味する。
　図２２のＢの第１の入れ替え方式としては、３種類の入れ替え方のうちのいずれか１つを採用することが提案されており、図２２のＣの第２の入れ替え方式としては、２種類の入れ替え方のうちのいずれか１つを採用することが提案されている。
　図２２のＤの第３の入れ替え方式としては、６種類の入れ替え方を順番に選択して用いることが提案されている。
　図２３は、変調方式がシンボルを64個の信号点のいずれかにマッピングする64QAM等であり（したがって、１シンボルにマッピングされるLDPC符号の符号ビットのビット数mは、図２２と同様に６ビットである）、かつ、倍数bが2の場合のデマルチプレクサ２５の構成例と、第４の入れ替え方式を示している。
　倍数bが2である場合、メモリ３１は、カラム方向×ロウ方向がN/(6×2)×(6×2)ビットの記憶容量を有し、１２(=6×2)個のカラムから構成される。
　図２３のＡは、メモリ３１へのLDPC符号の書き込み順を示している。
　デマルチプレクサ２５では、図２２で説明したように、LDPC符号の符号ビットを、メモリ３１を構成するカラムの上から下方向（カラム方向）に書き込むことが、左から右方向のカラムに向かって行われる。
　そして、符号ビットの書き込みが、最も右のカラムの一番下まで終了すると、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、１２ビット（mbビット）単位で、符号ビットが読み出され、入れ替え部３２に供給される。
　入れ替え部３２は、メモリ３１からの１２ビットの符号ビットの位置を、第４の入れ替え方式で入れ替える入れ替え処理を行い、その結果得られる１２ビットを、64QAMの２シンボル（b個のシンボル）を表す１２ビット、つまり、64QAMの１シンボルを表す６シンボルビットy0,y1,y2,y3,y4,y5と、次の１シンボルを表す６シンボルビットy0,y1,y2,y3,y4,y5として出力する。
　ここで、図２３のＢは、図２３のＡの入れ替え部３２による入れ替え処理の第４の入れ替え方式を示している。
　なお、倍数bが2である場合（3以上である場合も同様）、入れ替え処理では、mbビットの符号ビットが、連続するb個のシンボルのmbビットのシンボルビットに割り当てられる。図２３を含め、以下では、説明の便宜上、連続するb個のシンボルのmbビットのシンボルビットの最上位ビットからi+1ビット目を、ビット（シンボルビット）yiと表す。
　どのような符号ビットの入れ替え方が適切であるか、つまり、AWGN通信路でのエラーレートをより向上させるかは、LDPC符号の符号化率や符号長、変調方式等によって異なる。
　［パリティインターリーブ］
　次に、図２４ないし図２６を参照して、図９のパリティインターリーバ２３によるパリティインターリーブについて説明する。
　図２４は、LDPC符号の検査行列のタナーグラフ（の一部）を示している。
　チェックノードは、図２４に示すように、そのチェックノードに繋がっているバリアブルノード（に対応する符号ビット）の２個等の複数が同時にイレージャ等のエラーになると、そのチェックノードに繋がっている全バリアブルノードに、値が0である確率と1である確率とが等確率のメッセージを戻す。このため、同一のチェックノードに繋がっている複数のバリアブルノードが同時にイレージャ等になると、復号の性能が劣化する。
　ところで、図８のLDPCエンコーダ１１５が出力する、DVB-S.2等の規格に規定されているLDPC符号は、IRA符号であり、検査行列Hのパリティ行列HTは、図１１に示したように、階段構造になっている。
　図２５は、階段構造になっているパリティ行列HTと、そのパリティ行列HTに対応するタナーグラフを示している。
　すなわち、図２５のＡは、階段構造になっているパリティ行列HTを示しており、図２５のＢは、図２５のＡのパリティ行列HTに対応するタナーグラフを示している。
　階段構造になっているパリティ行列HTでは、各行において、１の要素が隣接する（１行目を除く）。このため、パリティ行列HTのタナーグラフにおいて、パリティ行列HTの値が1になっている隣接する２つの要素の列に対応する、隣接する２つのバリアブルノードは、同一のチェックノードに繋がっている。
　したがって、バースト誤りやイレージャ等によって、上述の隣接する２つのバリアブルノードに対応するパリティビットが同時にエラーとなると、そのエラーとなった２つのパリティビットに対応する２つのバリアブルノード（パリティビットを用いてメッセージを求めるバリアブルノード）に繋がっているチェックノードは、値が0である確率と1である確率とが等確率のメッセージを、そのチェックノードに繋がっているバリアブルノードに戻すため、復号の性能が劣化する。そして、バースト長（連続してエラーとなるパリティビットのビット数）が大になると、等確率のメッセージを戻すチェックノードが増加し、復号の性能は、さらに劣化する。
　そこで、パリティインターリーバ２３（図９）は、上述した復号の性能の劣化を防止するため、LDPCエンコーダ１１５からの、LDPC符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブを行う。
　図２６は、図９のパリティインターリーバ２３が行うパリティインターリーブ後のLDPC符号に対応する検査行列Hのパリティ行列HTを示している。
　ここで、LDPCエンコーダ１１５が出力する、DVB-S.2等の規格に規定されているLDPC符号に対応する検査行列Hの情報行列HAは、巡回構造になっている。
　巡回構造とは、ある列が、他の列をサイクリックシフトしたものと一致している構造をいい、例えば、P列ごとに、そのP列の各行の1の位置が、そのP列の最初の列を、パリティ長Mを除算して得られる値qに比例する値だけ、列方向にサイクリックシフトした位置になっている構造も含まれる。以下、適宜、巡回構造におけるP列を、巡回構造の単位の列数という。
　DVB-S.2等の規格に規定されているLDPC符号としては、図１２及び図１３で説明したように、符号長Nが64800ビットと16200ビットとの、２種類のLDPC符号があり、その２種類のLDPC符号のいずれについても、巡回構造の単位の列数Pが、パリティ長Mの約数のうちの、1とMを除く約数の１つである360に規定されている。
　また、パリティ長Mは、符号化率によって異なる値qを用いて、式M=q×P=q×360で表される素数以外の値になっている。したがって、値qも、巡回構造の単位の列数Pと同様に、パリティ長Mの約数のうちの、1とMを除く約数の他の１つであり、パリティ長Mを、巡回構造の単位の列数Pで除算することにより得られる（パリティ長Mの約数であるP及びqの積は、パリティ長Mとなる）。
　パリティインターリーバ２３は、上述したように、情報長をKとし、また、0以上P未満の整数をxとするとともに、0以上q未満の整数をyとすると、パリティインターリーブとして、NビットのLDPC符号の符号ビットのうちの、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブする。
　K+qx+y+1番目の符号ビット、及び、K+Py+x+1番目の符号ビットは、いずれも、K+1番目以降の符号ビットであるから、パリティビットであり、したがって、パリティインターリーブによれば、LDPC符号のパリティビットの位置が移動される。
　このようなパリティインターリーブによれば、同一のチェックノードに繋がれるバリアブルノード（に対応するパリティビット）が、巡回構造の単位の列数P、すなわち、ここでは、360ビットだけ離れるので、バースト長が360ビット未満である場合には、同一のチェックノードに繋がっているバリアブルノードの複数が同時にエラーになる事態を避けることができ、その結果、バースト誤りに対する耐性を改善することができる。
　なお、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブ後のLDPC符号は、元の検査行列Hの、K+qx+y+1番目の列を、K+Py+x+1番目の列に置換する列置換を行って得られる検査行列（以下、変換検査行列ともいう）のLDPC符号に一致する。
　また、変換検査行列のパリティ行列には、図２６に示すように、P列（図２６では、360列）を単位とする擬似巡回構造が現れる。
　ここで、擬似巡回構造とは、一部を除く部分が巡回構造になっている構造を意味する。DVB-S.2等の規格に規定されているLDPC符号の検査行列に対して、パリティインターリーブに相当する列置換を施して得られる変換検査行列は、その右隅部分の360行×360列の部分（後述するシフト行列）に、1の要素が１つだけ足らず（0の要素になっており）、その点で、（完全な）巡回構造ではなく、いわば、擬似巡回構造になっている。
　なお、図２６の変換検査行列は、元の検査行列Hに対して、パリティインターリーブに相当する列置換の他、変換検査行列が、後述する構成行列で構成されるようにするための行の置換（行置換）も施された行列になっている。
　［カラムツイストインターリーブ］
　次に、図２７ないし図３０を参照して、図９のカラムツイストインターリーバ２４による並び替え処理としてのカラムツイストインターリーブについて説明する。
　図８の送信装置１１では、LDPC符号の符号ビットの１ビット以上を、１個のシンボルとして送信する。すなわち、例えば、符号ビットの２ビットを１個のシンボルとする場合には、変調方式として、例えば、QPSKが用いられ、符号ビットの４ビットを１個のシンボルとする場合には、変調方式として、例えば、16APSKや16QAMが用いられる。
　符号ビットの２ビット以上を、１個のシンボルとして送信する場合、あるシンボルに、イレージャ等が発生すると、そのシンボルの符号ビットは、すべてエラー（イレージャ）になる。
　したがって、復号の性能を向上させるために、同一のチェックノードに繋がっているバリアブルノード（に対応する符号ビット）の複数が同時にイレージャになる確率を低下させるには、１個のシンボルの符号ビットに対応するバリアブルノードが、同一のチェックノードに繋がることを避ける必要がある。
　一方、上述したように、LDPCエンコーダ１１５が出力する、DVB-S.2等の規格に規定されているLDPC符号の検査行列Hでは、情報行列HAが巡回構造を有し、パリティ行列HTが階段構造を有している。そして、図２６で説明したように、パリティインターリーブ後のLDPC符号の検査行列である変換検査行列では、パリティ行列にも巡回構造（正確には、上述したように、擬似巡回構造）が現れる。
　図２７は、変換検査行列を示している。
　すなわち、図２７のＡは、符号長Nが64800ビットで、符号化率(r)が3/4のLDPC符号の検査行列Hの変換検査行列を示している。
　図２７のＡでは、変換検査行列において、値が1になっている要素の位置が、点（・）で示されている。
　図２７のＢは、図２７のＡの変換検査行列のLDPC符号、つまり、パリティインターリーブ後のLDPC符号を対象として、デマルチプレクサ２５（図９）が行う処理を示している。
　図２７のＢでは、変調方式が16APSKや16QAM等の、シンボルを16個の信号点のいずれかにマッピングする方式であるとして、デマルチプレクサ２５のメモリ３１を構成する４カラムに、パリティインターリーブ後のLDPC符号の符号ビットが、カラム方向に書き込まれている。
　メモリ３１を構成する４カラムに、カラム方向に書き込まれた符号ビットは、ロウ方向に、４ビット単位で読み出され、１シンボルとなる。
　この場合、１シンボルとなる４ビットの符号ビットB0,B1,B2,B3は、図２７のＡの変換検査行列の、任意の１行にある1に対応する符号ビットとなっていることがあり、この場合、その符号ビットB0,B1,B2,B3それぞれに対応するバリアブルノードは、同一のチェックノードに繋がっている。
　したがって、１シンボルの４ビットの符号ビットB0,B1,B2,B3が、変換検査行列の任意の１行にある1に対応する符号ビットとなっている場合には、そのシンボルに、イレージャが発生すると、符号ビットB0,B1,B2,B3それぞれに対応するバリアブルノードが繋がっている同一のチェックノードにおいて、適切なメッセージを求めることができず、その結果、復号の性能が劣化する。
　符号化率が3/4以外の符号化率についても、同様に、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、16APSKや16QAMの１個のシンボルとされることがある。
　そこで、カラムツイストインターリーバ２４は、変換検査行列の任意の１行にある1に対応する複数の符号ビットが、１個のシンボルに含まれないように、パリティインターリーバ２３からのパリティインターリーブ後のLDPC符号の符号ビットをインターリーブするカラムツイストインターリーブを行う。
　図２８は、カラムツイストインターリーブを説明する図である。
　すなわち、図２８は、デマルチプレクサ２５のメモリ３１（図２２、図２３）を示している。
　メモリ３１は、図２２で説明したように、カラム（縦）方向にN/(mb)ビットを記憶するとともに、ロウ（横）方向にmbビットを記憶する記憶容量を有し、mb個のカラムから構成される。そして、カラムツイストインターリーバ２４は、メモリ３１に対して、LDPC符号の符号ビットを、カラム方向に書き込み、ロウ方向に読み出すときの書き始めの位置を制御することで、カラムツイストインターリーブを行う。
　すなわち、カラムツイストインターリーバ２４では、複数のカラムそれぞれについて、符号ビットの書き込みを開始する書き始めの位置を、適宜変更することで、ロウ方向に読み出される、１シンボルとされる複数の符号ビットが、変換検査行列の任意の１行にある1に対応する符号ビットにならないようにする（検査行列の任意の１行にある1に対応する複数の符号ビットが、同一のシンボルに含まれないように、LDPC符号の符号ビットを並び替える）。
　ここで、図２８は、変調方式が16APSKや16QAMであり、かつ、図２２で説明した倍数bが1である場合の、メモリ３１の構成例を示している。したがって、１シンボルにされるLDPC符号の符号ビットのビット数mは、４ビットであり、また、メモリ３１は、４(=mb)個のカラムで構成されている。
　カラムツイストインターリーバ２４は、（図２２のデマルチプレクサ２５に代わり）LDPC符号の符号ビットを、メモリ３１を構成する４個のカラムの上から下方向（カラム方向）に書き込むことを、左から右方向のカラムに向かって行う。
　そして、符号ビットの書き込みが、最も右のカラムまで終了すると、カラムツイストインターリーバ２４は、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、４ビット（mbビット）単位で、符号ビットを読み出し、カラムツイストインターリーブ後のLDPC符号として、デマルチプレクサ２５の入れ替え部３２（図２２、図２３）に出力する。
　但し、カラムツイストインターリーバ２４では、各カラムの先頭（一番上）の位置のアドレスを0として、カラム方向の各位置のアドレスを、昇順の整数で表すこととすると、最も左のカラムについては、書き始めの位置を、アドレスが0の位置とし、（左から）２番目のカラムについては、書き始めの位置を、アドレスが2の位置とし、３番目のカラムについては、書き始めの位置を、アドレスが4の位置とし、４番目のカラムについては、書き始めの位置を、アドレスが7の位置とする。
　なお、書き始めの位置が、アドレスが0の位置以外の位置のカラムについては、符号ビットを、最も下の位置まで書き込んだ後は、先頭（アドレスが0の位置）に戻り、書き始めの位置の直前の位置までの書き込みが行われる。そして、その後、次（右）のカラムへの書き込みが行われる。
　以上のようなカラムツイストインターリーブを行うことにより、DVB-T.2等の規格に規定されているLDPC符号について、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、16APSKや16QAMの１個のシンボルとされること（同一のシンボルに含まれること）を回避することができ、その結果、イレージャのある通信路での復号の性能を向上させることができる。
　図２９は、DVB-T.2の規格に規定されている、符号長Nが64800の、１１個の符号化率それぞれのLDPC符号について、カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを、変調方式ごとに示している。
　倍数bが1であり、かつ、変調方式として、例えば、QPSKが採用されることによって、１シンボルのビット数mが、２ビットである場合、図２９によれば、メモリ３１は、ロウ方向に2×1(=mb)ビットを記憶する２個のカラムを有し、カラム方向に64800/(2×1)ビットを記憶する。
　そして、メモリ３１の２個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、それぞれされる。
　なお、例えば、デマルチプレクサ２５（図９）の入れ替え処理の入れ替え方式として、図２２の第１ないし第３の入れ替え方式のうちのいずれかが採用される場合等に、倍数bは1となる。
　倍数bが2であり、かつ、変調方式として、例えば、QPSKが採用されることによって、１シンボルのビット数mが、２ビットである場合、図２９によれば、メモリ３１は、ロウ方向に2×2ビットを記憶する４個のカラムを有し、カラム方向に64800/(2×2)ビットを記憶する。
　そして、メモリ３１の４個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが4の位置と、４番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　なお、例えば、デマルチプレクサ２５（図９）の入れ替え処理の入れ替え方式として、図２３の第４の入れ替え方式が採用される場合等に、倍数bは2となる。
　倍数bが1であり、かつ、変調方式として、例えば、16QAMが採用されることによって、１シンボルのビット数mが、４ビットである場合、図２９によれば、メモリ３１は、ロウ方向に4×1ビットを記憶する４個のカラムを有し、カラム方向に64800/(4×1)ビットを記憶する。
　そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが4の位置と、４番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、16QAMが採用されることによって、１シンボルのビット数mが、４ビットである場合、図２９によれば、メモリ３１は、ロウ方向に4×2ビットを記憶する８個のカラムを有し、カラム方向に64800/(4×2)ビットを記憶する。
　そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが4の位置と、６番目のカラムの書き始めの位置は、アドレスが5の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、64QAMが採用されることによって、１シンボルのビット数mが、６ビットである場合、図２９によれば、メモリ３１は、ロウ方向に6×1ビットを記憶する６個のカラムを有し、カラム方向に64800/(6×1)ビットを記憶する。
　そして、メモリ３１の６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが5の位置と、４番目のカラムの書き始めの位置は、アドレスが9の位置と、５番目のカラムの書き始めの位置は、アドレスが10の位置と、６番目のカラムの書き始めの位置は、アドレスが13の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、64QAMが採用されることによって、１シンボルのビット数mが、６ビットである場合、図２９によれば、メモリ３１は、ロウ方向に6×2ビットを記憶する１２個のカラムを有し、カラム方向に64800/(6×2)ビットを記憶する。
　そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが4の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが5の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、１１番目のカラムの書き始めの位置は、アドレスが8の位置と、１２番目のカラムの書き始めの位置は、アドレスが9の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、256QAMが採用されることによって、１シンボルのビット数mが、８ビットである場合、図２９によれば、メモリ３１は、ロウ方向に8×1ビットを記憶する８個のカラムを有し、カラム方向に64800/(8×1)ビットを記憶する。
　そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが4の位置と、６番目のカラムの書き始めの位置は、アドレスが5の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、256QAMが採用されることによって、１シンボルのビット数mが、８ビットである場合、図２９によれば、メモリ３１は、ロウ方向に8×2ビットを記憶する１６個のカラムを有し、カラム方向に64800/(8×2)ビットを記憶する。
　そして、メモリ３１の１６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが3の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが15の位置と、９番目のカラムの書き始めの位置は、アドレスが16の位置と、１０番目のカラムの書き始めの位置は、アドレスが20の位置と、１１番目のカラムの書き始めの位置は、アドレスが22の位置と、１２番目のカラムの書き始めの位置は、アドレスが22の位置と、１３番目のカラムの書き始めの位置は、アドレスが27の位置と、１４番目のカラムの書き始めの位置は、アドレスが27の位置と、１５番目のカラムの書き始めの位置は、アドレスが28の位置と、１６番目のカラムの書き始めの位置は、アドレスが32の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、1024QAMが採用されることによって、１シンボルのビット数mが、１０ビットである場合、図２９によれば、メモリ３１は、ロウ方向に10×1ビットを記憶する１０個のカラムを有し、カラム方向に64800/(10×1)ビットを記憶する。
　そして、メモリ３１の１０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが3の位置と、３番目のカラムの書き始めの位置は、アドレスが6の位置と、４番目のカラムの書き始めの位置は、アドレスが8の位置と、５番目のカラムの書き始めの位置は、アドレスが11の位置と、６番目のカラムの書き始めの位置は、アドレスが13の位置と、７番目のカラムの書き始めの位置は、アドレスが15の位置と、８番目のカラムの書き始めの位置は、アドレスが17の位置と、９番目のカラムの書き始めの位置は、アドレスが18の位置と、１０番目のカラムの書き始めの位置は、アドレスが20の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、1024QAMが採用されることによって、１シンボルのビット数mが、１０ビットである場合、図２９によれば、メモリ３１は、ロウ方向に10×2ビットを記憶する２０個のカラムを有し、カラム方向に64800/(10×2)ビットを記憶する。
　そして、メモリ３１の２０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが1の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが5の位置と、６番目のカラムの書き始めの位置は、アドレスが6の位置と、７番目のカラムの書き始めの位置は、アドレスが6の位置と、８番目のカラムの書き始めの位置は、アドレスが9の位置と、９番目のカラムの書き始めの位置は、アドレスが13の位置と、１０番目のカラムの書き始めの位置は、アドレスが14の位置と、１１番目のカラムの書き始めの位置は、アドレスが14の位置と、１２番目のカラムの書き始めの位置は、アドレスが16の位置と、１３番目のカラムの書き始めの位置は、アドレスが21の位置と、１４番目のカラムの書き始めの位置は、アドレスが21の位置と、１５番目のカラムの書き始めの位置は、アドレスが23の位置と、１６番目のカラムの書き始めの位置は、アドレスが25の位置と、１７番目のカラムの書き始めの位置は、アドレスが25の位置と、１８番目のカラムの書き始めの位置は、アドレスが26の位置と、１９番目のカラムの書き始めの位置は、アドレスが28の位置と、２０番目のカラムの書き始めの位置は、アドレスが30の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、4096QAMが採用されることによって、１シンボルのビット数mが、１２ビットである場合、図２９によれば、メモリ３１は、ロウ方向に12×1ビットを記憶する１２個のカラムを有し、カラム方向に64800/(12×1)ビットを記憶する。
　そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが4の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが5の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、１１番目のカラムの書き始めの位置は、アドレスが8の位置と、１２番目のカラムの書き始めの位置は、アドレスが9の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、4096QAMが採用されることによって、１シンボルのビット数mが、１２ビットである場合、図２９によれば、メモリ３１は、ロウ方向に12×2ビットを記憶する２４個のカラムを有し、カラム方向に64800/(12×2)ビットを記憶する。
　そして、メモリ３１の２４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが5の位置と、３番目のカラムの書き始めの位置は、アドレスが8の位置と、４番目のカラムの書き始めの位置は、アドレスが8の位置と、５番目のカラムの書き始めの位置は、アドレスが8の位置と、６番目のカラムの書き始めの位置は、アドレスが8の位置と、７番目のカラムの書き始めの位置は、アドレスが10の位置と、８番目のカラムの書き始めの位置は、アドレスが10の位置と、９番目のカラムの書き始めの位置は、アドレスが10の位置と、１０番目のカラムの書き始めの位置は、アドレスが12の位置と、１１番目のカラムの書き始めの位置は、アドレスが13の位置と、１２番目のカラムの書き始めの位置は、アドレスが16の位置と、１３番目のカラムの書き始めの位置は、アドレスが17の位置と、１４番目のカラムの書き始めの位置は、アドレスが19の位置と、１５番目のカラムの書き始めの位置は、アドレスが21の位置と、１６番目のカラムの書き始めの位置は、アドレスが22の位置と、１７番目のカラムの書き始めの位置は、アドレスが23の位置と、１８番目のカラムの書き始めの位置は、アドレスが26の位置と、１９番目のカラムの書き始めの位置は、アドレスが37の位置と、２０番目のカラムの書き始めの位置は、アドレスが39の位置と、２１番目のカラムの書き始めの位置は、アドレスが40の位置と、２２番目のカラムの書き始めの位置は、アドレスが41の位置と、２３番目のカラムの書き始めの位置は、アドレスが41の位置と、２４番目のカラムの書き始めの位置は、アドレスが41の位置と、それぞれされる。
　図３０は、DVB-T.2の規格に規定されている、符号長Nが16200の、１０個の符号化率それぞれのLDPC符号について、カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを、変調方式ごとに示している。
　倍数bが1であり、かつ、変調方式として、例えば、QPSKが採用されることによって、１シンボルのビット数mが、２ビットである場合、図３０によれば、メモリ３１は、ロウ方向に2×1ビットを記憶する２個のカラムを有し、カラム方向に16200/(2×1)ビットを記憶する。
　そして、メモリ３１の２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、QPSKが採用されることによって、１シンボルのビット数mが、２ビットである場合、図３０によれば、メモリ３１は、ロウ方向に2×2ビットを記憶する４個のカラムを有し、カラム方向に16200/(2×2)ビットを記憶する。
　そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、16QAMが採用されることによって、１シンボルのビット数mが、４ビットである場合、図３０によれば、メモリ３１は、ロウ方向に4×1ビットを記憶する４個のカラムを有し、カラム方向に16200/(4×1)ビットを記憶する。
　そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、16QAMが採用されることによって、１シンボルのビット数mが、４ビットである場合、図３０によれば、メモリ３１は、ロウ方向に4×2ビットを記憶する８個のカラムを有し、カラム方向に16200/(4×2)ビットを記憶する。
　そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが1の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが20の位置と、７番目のカラムの書き始めの位置は、アドレスが20の位置と、８番目のカラムの書き始めの位置は、アドレスが21の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、64QAMが採用されることによって、１シンボルのビット数mが、６ビットである場合、図３０によれば、メモリ３１は、ロウ方向に6×1ビットを記憶する６個のカラムを有し、カラム方向に16200/(6×1)ビットを記憶する。
　そして、メモリ３１の６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、64QAMが採用されることによって、１シンボルのビット数mが、６ビットである場合、図３０によれば、メモリ３１は、ロウ方向に6×2ビットを記憶する１２個のカラムを有し、カラム方向に16200/(6×2)ビットを記憶する。
　そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが3の位置と、８番目のカラムの書き始めの位置は、アドレスが3の位置と、９番目のカラムの書き始めの位置は、アドレスが3の位置と、１０番目のカラムの書き始めの位置は、アドレスが6の位置と、１１番目のカラムの書き始めの位置は、アドレスが7の位置と、１２番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、256QAMが採用されることによって、１シンボルのビット数mが、８ビットである場合、図３０によれば、メモリ３１は、ロウ方向に8×1ビットを記憶する８個のカラムを有し、カラム方向に16200/(8×1)ビットを記憶する。
　そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが1の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが20の位置と、７番目のカラムの書き始めの位置は、アドレスが20の位置と、８番目のカラムの書き始めの位置は、アドレスが21の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、1024QAMが採用されることによって、１シンボルのビット数mが、１０ビットである場合、図３０によれば、メモリ３１は、ロウ方向に10×1ビットを記憶する１０個のカラムを有し、カラム方向に16200/(10×1)ビットを記憶する。
　そして、メモリ３１の１０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが1の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが3の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが4の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、1024QAMが採用されることによって、１シンボルのビット数mが、１０ビットである場合、図３０によれば、メモリ３１は、ロウ方向に10×2ビットを記憶する２０個のカラムを有し、カラム方向に16200/(10×2)ビットを記憶する。
　そして、メモリ３１の２０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが2の位置と、８番目のカラムの書き始めの位置は、アドレスが2の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが5の位置と、１１番目のカラムの書き始めの位置は、アドレスが5の位置と、１２番目のカラムの書き始めの位置は、アドレスが5の位置と、１３番目のカラムの書き始めの位置は、アドレスが5の位置と、１４番目のカラムの書き始めの位置は、アドレスが7の位置と、１５番目のカラムの書き始めの位置は、アドレスが7の位置と、１６番目のカラムの書き始めの位置は、アドレスが7の位置と、１７番目のカラムの書き始めの位置は、アドレスが7の位置と、１８番目のカラムの書き始めの位置は、アドレスが8の位置と、１９番目のカラムの書き始めの位置は、アドレスが8の位置と、２０番目のカラムの書き始めの位置は、アドレスが10の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、4096QAMが採用されることによって、１シンボルのビット数mが、１２ビットである場合、図３０によれば、メモリ３１は、ロウ方向に12×1ビットを記憶する１２個のカラムを有し、カラム方向に16200/(12×1)ビットを記憶する。
　そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが3の位置と、８番目のカラムの書き始めの位置は、アドレスが3の位置と、９番目のカラムの書き始めの位置は、アドレスが3の位置と、１０番目のカラムの書き始めの位置は、アドレスが6の位置と、１１番目のカラムの書き始めの位置は、アドレスが7の位置と、１２番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、4096QAMが採用されることによって、１シンボルのビット数mが、１２ビットである場合、図３０によれば、メモリ３１は、ロウ方向に12×2ビットを記憶する２４個のカラムを有し、カラム方向に16200/(12×2)ビットを記憶する。
　そして、メモリ３１の２４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが0の位置と、５番目のカラムの書き始めの位置は、アドレスが0の位置と、６番目のカラムの書き始めの位置は、アドレスが0の位置と、７番目のカラムの書き始めの位置は、アドレスが0の位置と、８番目のカラムの書き始めの位置は、アドレスが1の位置と、９番目のカラムの書き始めの位置は、アドレスが1の位置と、１０番目のカラムの書き始めの位置は、アドレスが1の位置と、１１番目のカラムの書き始めの位置は、アドレスが2の位置と、１２番目のカラムの書き始めの位置は、アドレスが2の位置と、１３番目のカラムの書き始めの位置は、アドレスが2の位置と、１４番目のカラムの書き始めの位置は、アドレスが3の位置と、１５番目のカラムの書き始めの位置は、アドレスが7の位置と、１６番目のカラムの書き始めの位置は、アドレスが9の位置と、１７番目のカラムの書き始めの位置は、アドレスが9の位置と、１８番目のカラムの書き始めの位置は、アドレスが9の位置と、１９番目のカラムの書き始めの位置は、アドレスが10の位置と、２０番目のカラムの書き始めの位置は、アドレスが10の位置と、２１番目のカラムの書き始めの位置は、アドレスが10の位置と、２２番目のカラムの書き始めの位置は、アドレスが10の位置と、２３番目のカラムの書き始めの位置は、アドレスが10の位置と、２４番目のカラムの書き始めの位置は、アドレスが11の位置と、それぞれされる。
　図３１は、図８のLDPCエンコーダ１１５、ビットインターリーバ１１６、及び、QAMエンコーダ１１７で行われる処理を説明するフローチャートである。
　LDPCエンコーダ１１５は、BCHエンコーダ１１４から、LDPC対象データが供給されるのを待って、ステップＳ１０１において、LDPC対象データを、LDPC符号に符号化し、そのLDPC符号を、ビットインターリーバ１１６に供給して、処理は、ステップＳ１０２に進む。
　ビットインターリーバ１１６は、ステップＳ１０２において、LDPCエンコーダ１１５からのLDPC符号を対象として、ビットインターリーブを行い、そのビットインターリーブ後のLDPC符号をシンボル化したシンボルを、QAMエンコーダ１１７に供給して、処理は、ステップＳ１０３に進む。
　すなわち、ステップＳ１０２では、ビットインターリーバ１１６（図９）において、パリティインターリーバ２３が、LDPCエンコーダ１１５からのLDPC符号を対象として、パリティインターリーブを行い、そのパリティインターリーブ後のLDPC符号を、カラムツイストインターリーバ２４に供給する。
　カラムツイストインターリーバ２４は、パリティインターリーバ２３からのLDPC符号を対象として、カラムツイストインターリーブを行い、デマルチプレクサ２５に供給する。
　デマルチプレクサ２５は、カラムツイストインターリーバ２４によるカラムツイストインターリーブ後のLDPC符号の符号ビットを入れ替えて、入れ替え後の符号ビットを、シンボルのシンボルビット（シンボルを表すビット）とする入れ替え処理を行う。
　ここで、デマルチプレクサ２５による入れ替え処理は、図２２及び図２３に示した第１ないし第４の入れ替え方式に従って行うことができる他、LDPC符号の符号ビットを、シンボルを表すシンボルビットに割り当てるための、あらかじめ定めた所定の割り当てルールに従って行うことができる。
　デマルチプレクサ２５による入れ替え処理によって得られたシンボルは、デマルチプレクサ２５から、QAMエンコーダ１１７に供給される。
　QAMエンコーダ１１７は、ステップＳ１０３において、デマルチプレクサ２５からのシンボルを、QAMエンコーダ１１７で行われる直交変調の変調方式で定める信号点にマッピングして直交変調し、その結果得られるデータを、時間インターリーバ１１８に供給する。
　以上のように、パリティインターリーブや、カラムツイストインターリーブを行うことで、LDPC符号の複数の符号ビットを１個のシンボルとして送信する場合の、イレージャやバースト誤りに対する耐性を向上させることができる。
　ここで、図９では、説明の便宜のため、パリティインターリーブを行うブロックであるパリティインターリーバ２３と、カラムツイストインターリーブを行うブロックであるカラムツイストインターリーバ２４とを、別個に構成するようにしたが、パリティインターリーバ２３とカラムツイストインターリーバ２４とは、一体的に構成することができる。
　すなわち、パリティインターリーブと、カラムツイストインターリーブとは、いずれも、メモリに対する符号ビットの書き込み、及び読み出しによって行うことができ、符号ビットの書き込みを行うアドレス（書き込みアドレス）を、符号ビットの読み出しを行うアドレス（読み出しアドレス）に変換する行列によって表すことができる。
　したがって、パリティインターリーブを表す行列と、カラムツイストインターリーブを表す行列とを乗算して得られる行列を求めておけば、その行列によって、符号ビットを変換することで、パリティインターリーブを行い、さらに、そのパリティインターリーブ後のLDPC符号をカラムツイストインターリーブした結果を得ることができる。
　また、パリティインターリーバ２３とカラムツイストインターリーバ２４に加えて、デマルチプレクサ２５も、一体的に構成することが可能である。
　すなわち、デマルチプレクサ２５で行われる入れ替え処理も、LDPC符号を記憶するメモリ３１の書き込みアドレスを、読み出しアドレスに変換する行列によって表すことができる。
　したがって、パリティインターリーブを表す行列、カラムツイストインターリーブを表す行列、及び、入れ替え処理を表す行列を乗算して得られる行列を求めておけば、その行列によって、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理を、一括して行うことができる。
　なお、パリティインターリーブと、カラムツイストインターリーブとについては、そのうちのいずれか一方だけを行うようにすること、又は、いずれも行わないようにすることが可能である。例えば、DVB-S.2のように、通信路１３（図７）が、AWGN以外の、バースト誤りやフラッタ等をそれほど考慮せずに済む衛星回線等である場合には、パリティインターリーブやカラムツイストインターリーブは、行わないようにすることができる。
　次に、図３２ないし図３４を参照して、図８の送信装置１１について行った、エラーレート(bit error rate)を計測するシミュレーションについて説明する。
　シミュレーションは、D/Uが0dBのフラッタ(flutter)がある通信路を採用して行った。
　図３２は、シミュレーションで採用した通信路のモデルを示している。
　すなわち、図３２のＡは、シミュレーションで採用したフラッタのモデルを示している。
　また、図３２のＢは、図３２のＡのモデルで表されるフラッタがある通信路のモデルを示している。
　なお、図３２のＢにおいて、Hは、図３２のＡのフラッタのモデルを表す。また、図３２のＢにおいて、Nは、ICI(Inter Carrier Interference)を表し、シミュレーションでは、そのパワーの期待値E[N2]を、AWGNで近似した。
　図３３及び図３４は、シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示している。
　なお、図３３は、変調方式が16QAMで、符号化率(r)が(3/4)で、入れ替え方式が第１の入れ替え方式である場合の、エラーレートとドップラ周波数fdとの関係を示している。また、図３４は、変調方式が64QAMで、符号化率(r)が(5/6)で、入れ替え方式が第１の入れ替え方式である場合の、エラーレートとドップラ周波数fdとの関係を示している。
　さらに、図３３及び図３４において、太線は、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のすべてを行った場合の、エラーレートとドップラ周波数fdとの関係を示しており、細線は、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のうちの、入れ替え処理だけを行った場合の、エラーレートとドップラ周波数fdとの関係を示している。
　図３３及び図３４のいずれにおいても、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のすべてを行った場合の方が、入れ替え処理だけを行った場合よりも、エラーレートが向上する（小さくなる）ことが分かる。
　［LDPCエンコーダ１１５の構成例］
　図３５は、図８のLDPCエンコーダ１１５の構成例を示すブロック図である。
　なお、図８のLDPCエンコーダ１２２も、同様に構成される。
　図１２及び図１３で説明したように、DVB-S.2等の規格では、64800ビットと16200ビットとの２通りの符号長NのLDPC符号が規定されている。
　そして、符号長Nが64800ビットのLDPC符号については、１１個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6,8/9、及び9/10が規定されており、符号長Nが16200ビットのLDPC符号については、１０個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6、及び8/9が規定されている（図１２及び図１３）。
　LDPCエンコーダ１１５は、例えば、このような、符号長Nが64800ビットや16200ビットの各符号化率のLDPC符号による符号化（誤り訂正符号化）を、符号長Nごと、及び符号化率ごとに用意された検査行列Hに従って行うことができる。
　LDPCエンコーダ１１５は、符号化処理部６０１と記憶部６０２とから構成される。
　符号化処理部６０１は、符号化率設定部６１１、初期値テーブル読み出し部６１２、検査行列生成部６１３、情報ビット読み出し部６１４、符号化パリティ演算部６１５、及び制御部６１６から構成され、LDPCエンコーダ１１５に供給されるLDPC対象データのLDPC符号化を行い、その結果得られるLDPC符号を、ビットインターリーバ１１６（図８）に供給する。
　すなわち、符号化率設定部６１１は、例えば、オペレータの操作等に応じて、LDPC符号の符号長Nと符号化率とを設定する。
　初期値テーブル読み出し部６１２は、符号化率設定部６１１が設定した符号長N及び符号化率に対応する、後述する検査行列初期値テーブルを、記憶部６０２から読み出す。
　検査行列生成部６１３は、初期値テーブル読み出し部６１２が読み出した検査行列初期値テーブルに基づいて、符号化率設定部６１１が設定した符号長N及び符号化率に応じた情報長K（=符号長N-パリティ長M）に対応する情報行列HAの１の要素を列方向に360列（巡回構造の単位の列数P）ごとの周期で配置して検査行列Hを生成し、記憶部６０２に格納する。
　情報ビット読み出し部６１４は、LDPCエンコーダ１１５に供給されるLDPC対象データから、情報長K分の情報ビットを読み出す（抽出する）。
　符号化パリティ演算部６１５は、検査行列生成部６１３が生成した検査行列Hを記憶部６０２から読み出し、その検査行列Hを用いて、情報ビット読み出し部６１４が読み出した情報ビットに対するパリティビットを所定の式に基づいて算出することにより、符号語（LDPC符号）を生成する。
　制御部６１６は、符号化処理部６０１を構成する各ブロックを制御する。
　記憶部６０２には、例えば、64800ビットや16200ビット等の符号長Nそれぞれについての、図１２及び図１３に示した複数の符号化率等それぞれに対応する複数の検査行列初期値テーブル等が格納されている。また、記憶部６０２は、符号化処理部６０１の処理上必要なデータを一時記憶する。
　図３６は、図３５のLDPCエンコーダ１１５の処理を説明するフローチャートである。
　ステップＳ２０１において、符号化率設定部６１１は、LDPC符号化を行う符号長N及び符号化率rを決定（設定）する。
　ステップＳ２０２において、初期値テーブル読み出し部６１２は、符号化率設定部６１１により決定された符号長N及び符号化率rに対応する、予め定められた検査行列初期値テーブルを、記憶部６０２から読み出す。
　ステップＳ２０３において、検査行列生成部６１３は、初期値テーブル読み出し部６１２が記憶部６０２から読み出した検査行列初期値テーブルを用いて、符号化率設定部６１１により決定された符号長N及び符号化率rのLDPC符号の検査行列Hを求め（生成し）、記憶部６０２に供給して格納する。
　ステップＳ２０４において、情報ビット読み出し部６１４は、LDPCエンコーダ１１５に供給されるLDPC対象データから、符号化率設定部６１１により決定された符号長N及び符号化率rに対応する情報長K(=N×r)の情報ビットを読み出すとともに、検査行列生成部６１３が求めた検査行列Hを、記憶部６０２から読み出し、符号化パリティ演算部６１５に供給する。
　ステップＳ２０５において、符号化パリティ演算部６１５は、情報ビット読み出し部６１４からの情報ビットと検査行列Hとを用い、式（８）を満たす符号語cのパリティビットを順次演算する。
　　　HcT=0
　　　　　　　　　　　　　　　　　　　　　　　　・・・（８）
　式（８）において、cは、符号語（LDPC符号）としての行ベクトルを表し、cTは、行ベクトルcの転置を表す。
　ここで、上述したように、LDPC符号（１符号語）としての行ベクトルcのうちの、情報ビットの部分を、行ベクトルAで表すとともに、パリティビットの部分を、行ベクトルTで表す場合には、行ベクトルcは、情報ビットとしての行ベクトルAと、パリティビットとしての行ベクトルTとによって、式c =[A|T]で表すことができる。
　検査行列Hと、LDPC符号としての行ベクトルc=[A|T]とは、式HcT=0を満たす必要があり、かかる式HcT=0を満たす行ベクトルc=[A|T]を構成するパリティビットとしての行ベクトルTは、検査行列H=[HA|HT]のパリティ行列HTが、図１１に示した階段構造になっている場合には、式HcT=0における列ベクトルHcTの１行目の要素から順に、各行の要素を０にしていくようにすることで、逐次的に求めることができる。
　符号化パリティ演算部６１５は、情報ビット読み出し部６１４からの情報ビットAに対して、パリティビットTを求め、その情報ビットAとパリティビットTとによって表される符号語c ＝［A｜T］を、情報ビットAのLDPC符号化結果として出力する。
　その後、ステップＳ２０６において、制御部６１６は、LDPC符号化を終了するかどうかを判定する。ステップＳ２０６において、LDPC符号化を終了しないと判定された場合、すなわち、例えば、LDPC符号化すべきLDPC対象データが、まだある場合、処理は、ステップＳ２０１（又は、ステップＳ２０４）に戻り、以下、ステップＳ２０１（又は、ステップＳ２０４）ないしＳ２０６の処理が繰り返される。
　また、ステップＳ２０６において、LDPC符号化を終了すると判定された場合、すなわち、例えば、LDPC符号化すべきLDPC対象データがない場合、LDPCエンコーダ１１５は、処理を終了する。
　以上のように、各符号長N、及び、各符号化率rに対応する検査行列初期値テーブルが用意されており、LDPCエンコーダ１１５は、所定の符号長Nの、所定の符号化率rのLDPC符号化を、その所定の符号長N、及び、所定の符号化率rに対応する検査行列初期値テーブルから生成される検査行列Hを用いて行う。
　［検査行列初期値テーブルの例］
　検査行列初期値テーブルは、検査行列Hの、LDPC符号（検査行列Hによって定義されるLDPC符号）の符号長N及び符号化率rに応じた情報長Kに対応する情報行列HA（図１０）の１の要素の位置を360列（巡回構造の単位の列数P）ごとに表すテーブルであり、各符号長N及び各符号化率rの検査行列Hごとに、あらかじめ作成される。
　図３７は、検査行列初期値テーブルの例を示す図である。
　すなわち、図３７は、DVB-T.2の規格に規定されている、符号長Nが16200ビットの、符号化率（DVB-T.2の表記上の符号化率）rが1/4の検査行列Hに対する検査行列初期値テーブルを示している。
　検査行列生成部６１３（図３５）は、検査行列初期値テーブルを用いて、以下のように、検査行列Hを求める。
　すなわち、図３８は、検査行列初期値テーブルから検査行列Hを求める方法を示している。
　なお、図３８の検査行列初期値テーブルは、DVB-T.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが2/3の検査行列Hに対する検査行列初期値テーブルを示している。
　検査行列初期値テーブルは、上述したように、LDPC符号の符号長N及び符号化率rに応じた情報長Kに対応する情報行列HA（図１０）の１の要素の位置を、360列（巡回構造の単位の列数P）ごとに表すテーブルであり、そのi行目には、検査行列Hの1+360×(i-1)列目の１の要素の行番号（検査行列Hの１行目の行番号を０とする行番号）が、その1+360×(i-1)列目の列が持つ列重みの数だけ並んでいる。
　ここで、検査行列Hの、パリティ長Mに対応するパリティ行列HT（図１０）は、図２５に示したように決まっているので、検査行列初期値テーブルによれば、検査行列Hの、情報長Kに対応する情報行列HA（図１０）が求められる。
　検査行列初期値テーブルの行数k+1は、情報長Kによって異なる。
　情報長Kと、検査行列初期値テーブルの行数k+1との間には、式（９）の関係が成り立つ。
　　　K=(k+1)×360
　　　　　　　　　　　　　　　　　　　　　　　　・・・（９）
　ここで、式（９）の360は、図２６で説明した巡回構造の単位の列数Pである。
　図３８の検査行列初期値テーブルでは、１行目から３行目までに、１３個の数値が並び、４行目からk+1行目（図３８では、３０行目）までに、３個の数値が並んでいる。
　したがって、図３８の検査行列初期値テーブルから求められる検査行列Hの列重みは、１列目から、1+360×(3-1)-1列目までは、１３であり、1+360×(3-1)列目から、K列目までは、３である。
　図３８の検査行列初期値テーブルの１行目は、0,2084,1613,1548,1286,1460,3196,4297,2481,3369,3451,4620,2622となっており、これは、検査行列Hの１列目において、行番号が、0,2084,1613,1548,1286,1460,3196,4297,2481,3369,3451,4620,2622の行の要素が１であること（かつ、他の要素が０であること）を示している。
　また、図３８の検査行列初期値テーブルの２行目は、1,122,1516,3448,2880,1407,1847,3799,3529,373,971,4358,3108となっており、これは、検査行列Hの３６１（＝１＋360×（２－１））列目において、行番号が、1,122,1516,3448,2880,1407,1847,3799,3529,373,971,4358,3108の行の要素が１であることを示している。
　以上のように、検査行列初期値テーブルは、検査行列Hの情報行列HAの１の要素の位置を360列ごとに表す。
　検査行列Hの1+360×(i-1)列目以外の列、つまり、2+360×(i-1)列目から、360×i列目までの各列は、検査行列初期値テーブルによって定まる1+360×(i-1)列目の１の要素を、パリティ長Mに従って下方向（列の下方向）に、周期的にサイクリックシフトして配置したものになっている。
　すなわち、例えば、2+360×(i-1)列目は、1+360×(i-1)列目を、M/360(=q)だけ下方向にサイクリックシフトしたものとなっており、次の3+360×(i-1)列目は、1+360×(i-1)列目を、2×M/360(=2×q)だけ下方向にサイクリックシフトしたもの（2+360×(i-1)列目を、M/360(=q)だけ下方向にサイクリックシフトしたもの）となっている。
　いま、検査行列初期値テーブルのi行目（上からi番目）のj列目（左からj番目）の数値を、hi,jと表すとともに、検査行列Hのw列目の、j個目の１の要素の行番号を、Hw-jと表すこととすると、検査行列Hの1+360×(i-1)列目以外の列であるw列目の、１の要素の行番号Hw-jは、式（１０）で求めることができる。
　　　Hw-j=mod{hi,j＋mod((w-1),P)×q，M)
　　　　　　　　　　　　　　　　　　　　　　　　・・・（１０）
　ここで、mod（x，y）はxをyで割った余りを意味する。
　また、Pは、上述した巡回構造の単位の列数であり、例えば、DVB-S.2，DVB-T.2、及び、DVB-C.2の規格では、上述のように、360である。さらに、qは、パリティ長Mを、巡回構造の単位の列数P(=360)で除算することにより得られる値M/360である。
　検査行列生成部６１３（図３５）は、検査行列初期値テーブルによって、検査行列Hの1+360×(i-1)列目の１の要素の行番号を特定する。
　さらに、検査行列生成部６１３（図３５）は、検査行列Hの1+360×(i-1)列目以外の列であるw列目の、１の要素の行番号Hw-jを、式（１０）に従って求め、以上により得られた行番号の要素を１とする検査行列Hを生成する。
　［新LDPC符号］
　ところで、DVB-S.2を改良した規格（以下、DVB-Sxともいう）の提案が要請されている。
　DVB-Sxの規格化会議に提出されたCfT(Call for Technology)では、ユースケースに応じ、C/N(Carrier to Noise ratio)(SNR(Signal to Noise Ratio))の各レンジ（範囲）について、所定数のModCod（変調方式(Modulation)とLDPC符号(Code)との組み合わせ）が要求されている。
　すなわち、CfTでは、第１の要求として、DTH(Direct To Home)用途のために、C/Nが5dBから12dBまでの7dBのレンジに、20個のModCodを準備することが要求されている。
　その他、CfTでは、第２の要求として、C/Nが12dBから24dBまでの12dBのレンジに、22個のModCodを準備すること、第３の要求として、C/Nが-3dBから5dBまでの8dBのレンジに、12個のModCodを準備すること、及び、第４の要求として、C/Nが-10dBから-3dBまでの7dBのレンジに、5個のModCodを準備することが要求されている。
　また、CfTでは、第１ないし第４の要求のModCodのFER(Frame Error Rate)が、10-5程度（以下）となることが要求されている。
　なお、CfTにおいて、第１の要求のプライオリティは、最も高い"1"になっているが、第２ないし第４の要求のプライオリティは、いずれも、第１の要求のプライオリティよりも低い"2"になっている。
　そこで、本技術では、少なくとも、CfTにおいて、最もプライオリティが高い第１の要求を満たし得るLDPC符号（の検査行列）を、新LDPC符号として提供する。
　図３９は、DVB-S.2に規定されている、符号長Nが64kビットの11個の符号化率のLDPC符号について、変調方式としてQPSKを採用した場合のBER/FERカーブを示している。
　図３９において、横軸は、C/Nに相当するEs/N0（１シンボルあたりの信号電力対雑音電力比）を表し、縦軸は、FER/BERを表す。なお、図３９において、実線が、FERを表し、点線が、BER(Bit Error Rate)を表す。
　図３９では、Es/N0が10dBのレンジに、DVB-S.2に規定されている、符号長Nが64kビットの11個の符号化率のLDPC符号について、変調方式としてQPSKを採用した場合のFER(BER)カーブが存在する。
　すなわち、図３９では、Es/N0が約-3dBから約7dBまでの10dB程度のレンジに、変調方式をQPSKに固定したModCodのFERカーブが、11本存在する。
　したがって、DVB-S.2に規定されている、符号長Nが64kビットの11個の符号化率のLDPC符号については、ModCodどうしのFERカーブの平均的な間隔（以下、平均間隔ともいう）は、約1dB（≒10dB／(10－1)）になる。
　一方、CfTの第１の要求では、Es/N0(C/N)が7dBのレンジに、20個のModCodを準備することが要求されているので、ModCodどうしのFERカーブの平均間隔は、約0.3dB（≒7dB／(20－1)）になる。
　余裕をみるために、変調方式を、QPSK等の１種類に固定した場合、11個の符号化率のLDPC符号によって、平均間隔が約1dBのModCodが得られるDVB-S.2の場合との比較で、CfTの第１の要求を満たす、平均間隔が0.3dBのModCodを得るためには、11個の符号化率の約3倍（≒1dB／0.3dB）程度の数、すなわち、30個程度の符号化率のLDPC符号があればよい。
　そこで、本技術は、30個程度の符号化率を設定しやすい符号化率のLDPC符号として、符号化率が、i/30（iは、30未満の正の整数）で、符号長が64kのLDPC符号を準備し、少なくとも、CfTで最もプライオリティが高い第１の要求を満たす新LDPC符号として提供する。
　なお、新LDPC符号については、DVB-S.2との親和性(compatibility)を、なるべく維持する観点から、DVB-S.2に規定されているLDPC符号と同様に、検査行列Hのパリティ行列HTは、階段構造とする（図１１）。
　さらに、新LDPC符号については、DVB-S.2に規定されているLDPC符号と同様に、検査行列Hの情報行列HAは、巡回構造とし、巡回構造の単位の列数Pも、360とする。
　図４０ないし図１０６は、以上のような、符号長Nが64kビットで、符号化率がi/30の新LDPC符号の検査行列初期値テーブルの例を示す図である。
　ここで、新LDPC符号は、符号化率がi/30で表されるLDPC符号であるので、最大で、1/30，2/30，3/30，・・・，28/30、及び、29/30の29個の符号化率のLDPC符号がある。
　但し、符号化率が1/30のLDPC符号は、効率の面で、使用が制限される可能性がある。また、符号化率が29/30のLDPC符号は、エラーレート(BER/FER)の面で、使用が制限されることがあり得る。
　そこで、符号化率1/30ないし29/30の29個の符号化率のLDPC符号のうちの、符号化率が1/30のLDPC符号と、符号化率が29/30のLDPC符号のうちの一方、又は、両方は、新LDPC符号として扱わないこととすることができる。
　ここでは、符号化率1/30ないし29/30のうちの、例えば、符号化率2/30ないし29/30の28個の符号化率のLDPC符号を、新LDPC符号とし、以下に、新LDPC符号の検査行列Hに対する検査行列初期値テーブルを示す。
　図４０は、符号長Nが64kビットの、符号化率rが2/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図４１は、符号長Nが64kビットの、符号化率rが3/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図４２は、符号長Nが64kビットの、符号化率rが4/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図４３は、符号長Nが64kビットの、符号化率rが5/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図４４は、符号長Nが64kビットの、符号化率rが6/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図４５は、符号長Nが64kビットの、符号化率rが7/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図４６、及び、図４７は、符号長Nが64kビットの、符号化率rが8/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図４８、及び、図４９は、符号長Nが64kビットの、符号化率rが9/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図５０、及び、図５１は、符号長Nが64kビットの、符号化率rが10/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図５２、及び、図５３は、符号長Nが64kビットの、符号化率rが11/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図５４、及び、図５５は、符号長Nが64kビットの、符号化率rが12/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図５６、及び、図５７は、符号長Nが64kビットの、符号化率rが13/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図５８、及び、図５９は、符号長Nが64kビットの、符号化率rが14/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図６０、及び、図６１は、符号長Nが64kビットの、符号化率rが15/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図６２、図６３、及び、図６４は、符号長Nが64kビットの、符号化率rが16/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図６５、図６６、及び、図６７は、符号長Nが64kビットの、符号化率rが17/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図６８、図６９、及び、図７０は、符号長Nが64kビットの、符号化率rが18/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図７１、図７２、及び、図７３は、符号長Nが64kビットの、符号化率rが19/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図７４、図７５、及び、図７６は、符号長Nが64kビットの、符号化率rが20/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図７７、図７８、及び、図７９は、符号長Nが64kビットの、符号化率rが21/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図８０、図８１、及び、図８２は、符号長Nが64kビットの、符号化率rが22/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図８３、図８４、及び、図８５は、符号長Nが64kビットの、符号化率rが23/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図８６、図８７、及び、図８８は、符号長Nが64kビットの、符号化率rが24/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図８９、図９０、及び、図９１は、符号長Nが64kビットの、符号化率rが25/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図９２、図９３、及び、図９４は、符号長Nが64kビットの、符号化率rが26/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図９５、図９６、図９７、及び、図９８は、符号長Nが64kビットの、符号化率rが27/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図９９、図１００、図１０１、及び、図１０２は、符号長Nが64kビットの、符号化率rが28/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　図１０３、図１０４、図１０５、及び、図１０６は、符号長Nが64kビットの、符号化率rが29/30のLDPC符号の検査行列Hに対する検査行列初期値テーブルを示している。
　LDPCエンコーダ１１５（図８、図３５）は、図４０ないし図１０６に示した検査行列初期値テーブルから求められる検査行列Hを用いて、符号長Nが64kビットの、符号化率rが2/30ないし29/30の28種類のうちのいずれかの（新）LDPC符号への符号化を行うことができる。
　この場合、LDPCエンコーダ１１５（図８）の記憶部６０２には、図４０ないし図１０６に示した検査行列初期値テーブルが記憶される。
　なお、図４０ないし図１０６の（検査行列初期値テーブルから求められる）、符号化率rが2/30ないし29/30の28種類のLDPC符号のすべてを、必ずしも、新LDPCとして採用する必要はない。すなわち、図４０ないし図１０６の、符号化率rが2/30ないし29/30の28種類のLDPC符号については、そのうちの任意の１個以上の符号化率のLDPC符号を、新LDPC符号として採用することができる。
　図４０ないし図１０６の検査行列初期値テーブルから求められる検査行列Hを用いて得られるLDPC符号は、性能の良いLDPC符号になっている。
　ここで、性能の良いLDPC符号とは、適切な検査行列Hから得られるLDPC符号である。
　また、適切な検査行列Hとは、検査行列Hから得られるLDPC符号を、低いEs/N0、又はEb/No（１ビットあたりの信号電力対雑音電力比）で送信したときに、BER（及びFER）をより小にする、所定の条件を満たす検査行列である。
　適切な検査行列Hは、例えば、所定の条件を満たす様々な検査行列から得られるLDPC符号を、低いEs/Noで送信したときのBERを計測するシミュレーションを行うことにより求めることができる。
　適切な検査行列Hが満たすべき所定の条件としては、例えば、デンシティエボリューション(Density Evolution)と呼ばれる符号の性能の解析法で得られる解析結果が良好であること、サイクル４と呼ばれる、１の要素のループが存在しないこと、等がある。
　ここで、情報行列HAにおいて、サイクル４のように、１の要素が密集していると、LDPC符号の復号性能が劣化することが知られており、このため、適切な検査行列Hが満たすべき所定の条件として、サイクル４が存在しないことが要求される。
　なお、適切な検査行列Hが満たすべき所定の条件は、LDPC符号の復号性能の向上や、LDPC符号の復号処理の容易化（単純化）等の観点から適宜決定することができる。
　図１０７及び図１０８は、適切な検査行列Hが満たすべき所定の条件としての解析結果が得られるデンシティエボリューションを説明する図である。
　デンシティエボリューションとは、後述するデグリーシーケンス（degree sequence)で特徴付けられる符号長Nが∞のLDPC符号全体（アンサンブル(ensemble)）に対して、そのエラー確率の期待値を計算する、符号の解析法である。
　例えば、AWGNチャネル上で、ノイズの分散値を0からどんどん大きくしていくと、あるアンサンブルのエラー確率の期待値は、最初は0であるが、ノイズの分散値が、ある閾値(threshold)以上となると、0ではなくなる。
　デンシティエボリューションによれば、そのエラー確率の期待値が0ではなくなる、ノイズの分散値の閾値（以下、性能閾値ともいう）を比較することで、アンサンブルの性能（検査行列の適切さ）の良し悪しを決めることができる。
　なお、具体的なLDPC符号に対して、そのLDPC符号が属するアンサンブルを決定し、そのアンサンブルに対してデンシティエボリューションを行うと、そのLDPC符号のおおまかな性能を予想することができる。
　したがって、性能の良いLDPC符号は、性能の良いアンサンブルを見つければ、そのアンサンブルに属するLDPC符号の中から見つけることができる。
　ここで、上述のデグリーシーケンスとは、LDPC符号の符号長Nに対して、各値の重みをもつバリアブルノードやチェックノードがどれくらいの割合だけあるかを表す。
　例えば、符号化率が1/2のregular(3,6)LDPC符号は、すべてのバリアブルノードの重み（列重み）が3で、すべてのチェックノードの重み（行重み）が6であるというデグリーシーケンスによって特徴付けられるアンサンブルに属する。
　図１０７は、そのようなアンサンブルのタナーグラフ(Tanner graph)を示している。
　図１０７のタナーブラフでは、図中丸印（○印）で示すバリアブルノードが、符号長Nに等しいN個だけ存在し、図中四角形（□印）で示すチェックノードが、符号長Nに符号化率1/2を乗算した乗算値に等しいN/2個だけ存在する。
　各バリアブルノードには、列重みに等しい3本の枝(edge)が接続されており、したがって、N個のバリアブルノードに接続している枝は、全部で、3N本だけ存在する。
　また、各チェックノードには、行重みに等しい6本の枝が接続されており、したがって、N/2個のチェックノードに接続している枝は、全部で、3N本だけ存在する。
　さらに、図１０７のタナーグラフでは、１つのインターリーバが存在する。
　インターリーバは、N個のバリアブルノードに接続している3N本の枝をランダムに並べ替え、その並べ替え後の各枝を、N/2個のチェックノードに接続している3N本の枝のうちのいずれかに繋げる。
　インターリーバでの、N個のバリアブルノードに接続している3N本の枝を並べ替える並べ替えパターンは、(3N)!（=(3N)×(3N-1)×・・・×1）通りだけある。したがって、すべてのバリアブルノードの重みが3で、すべてのチェックノードの重みが6であるというデグリーリーケンスによって特徴付けられるアンサンブルは、(3N)!個のLDPC符号の集合となる。
　性能の良いLDPC符号（適切な検査行列）を求めるシミュレーションでは、デンシティエボリューションにおいて、マルチエッジタイプ(multi-edge type)のアンサンブルを用いた。
　マルチエッジタイプでは、バリアブルノードに接続している枝と、チェックノードに接続している枝とが経由するインターリーバが、複数(multi edge)に分割され、これにより、アンサンブルの特徴付けが、より厳密に行われる。
　図１０８は、マルチエッジタイプのアンサンブルのタナーグラフの例を示している。
　図１０８のタナーグラフでは、第１インターリーバと第２インターリーバとの２つのインターリーバが存在する。
　また、図１０８のタナーグラフでは、第１インターリーバに繋がる枝が1本で、第２インターリーバに繋がる枝が0本のバリアブルノードがv1個だけ、第１インターリーバに繋がる枝が1本で、第２インターリーバに繋がる枝が2本のバリアブルノードがv2個だけ、第１インターリーバに繋がる枝が0本で、第２インターリーバに繋がる枝が2本のバリアブルノードがv3個だけ、それぞれ存在する。
　さらに、図１０８のタナーグラフでは、第１インターリーバに繋がる枝が2本で、第２インターリーバに繋がる枝が0本のチェックノードがc1個だけ、第１インターリーバに繋がる枝が2本で、第２インターリーバに繋がる枝が2本のチェックノードがc2個だけ、第１インターリーバに繋がる枝が0本で、第２インターリーバに繋がる枝が3本のチェックノードがc3個だけ、それぞれ存在する。
　ここで、デンシティエボリューションと、その実装については、例えば、"On the Design of Low-Density Parity-Check Codes within 0.0045 dB of the Shannon Limit", S.Y.Chung, G.D.Forney, T.J.Richardson,R.Urbanke, IEEE Communications Leggers, VOL.5, NO.2, Feb 2001に記載されている。
　新LDPC符号（の検査行列初期値テーブル）を求めるシミュレーションでは、マルチエッジタイプのデンシティエボリューションによって、BERが落ち始める（小さくなっていく）Eb/N0（１ビットあたりの信号電力対雑音電力比）である性能閾値が、所定値以下になるアンサンブルを見つけ、そのアンサンブルに属するLDPC符号の中から、QPSK等の、DVB-S.2等で用いられる複数の変調方式におけるBERを小さくするLDPC符号を、性能の良いLDPC符号として選択した。
　上述の新LDPC符号の検査行列初期値テーブルは、以上のようなシミュレーションにより求められた、符号長Nが64kビットのLDPC符号の検査行列初期値テーブルである。
　図１０９は、図４０ないし図１０６の、符号長Nが64kビットで、符号化率が2/30ないし29/30の28種類それぞれの新LDPC符号の検査行列初期値テーブルから求められる検査行列Hの最小サイクル長と性能閾値とを示す図である。
　ここで、最小サイクル長(girth)とは、検査行列Hにおいて、1の要素によって構成されるループの長さ（ループ長）の最小値を意味する。
　新LDPC符号の検査行列初期値テーブルから求められる検査行列Hには、サイクル４（ループ長が４の、１の要素のループ）は、存在しない。
　また、符号化率rが小さいほど、LDPC符号の冗長性が大になるため、性能閾値は、符号化率rが小さくなるにつれて、向上する（小さくなる）傾向がある。
　図１１０は、図４０ないし図１０６の（検査行列初期値テーブルから求められる）検査行列H（以下、新LDPC符号の検査行列Hともいう）を説明する図である。
　新LDPC符号の検査行列Hの１列目からのKX列については、列重みがXに、その後のKY1列については、列重みがY1に、その後のKY2列については、列重みがY2に、その後のM-1列については、列重みが２に、最後の１列については、列重みが１に、それぞれなっている。
　ここで、KX+KY1+KY2+M-1+1は、符号長N=64800ビットに等しい。
　図１１１は、新LDPC符号の各符号化率rについての、図１１０の列数KX，KY1，KY2、及びM、並びに、列重みX，Y1、及び、Y2を示す図である。
　符号長Nが64kの新LDPC符号の検査行列Hについては、図１２及び図１３で説明した検査行列と同様に、先頭側（左側）の列ほど、列重みが大の傾向にあり、したがって、新LDPC符号の先頭の符号ビットほど、エラーに強い（エラーに対する耐性がある）傾向がある。
　なお、符号長Nが64kの新LDPC符号の検査行列初期値テーブルから、図３８で説明したようにして検査行列を求めるときに行われるサイクリックシフトのシフト量qは、式q=M/P=M/360で表される。
　したがって、符号化率が2/30,3/30,4/30,5/30,6/30,7/30,8/30,9/30,10/30,11/30,12/30,13/30,14/30,15/30,16/30,17/30,18/30,19/30,20/30,21/30,22/30,23/30,24/30,25/30,26/30,27/30,28/30,29/30の新LDPC符号についてのシフト量は、それぞれ、168,162,156,150,144,138,132,126,120,114,108,102,96,90,84,78,72,66,60,54,48,42,36,30,24,18,12,6となる。
　図１１２、図１１３、及び、図１１４は、図４０ないし図１０６の新LDPC符号のBER/FERのシミュレーション結果を示す図である。
　シミュレーションでは、AWGNの通信路（チャネル）を想定し、変調方式として、BPSKを採用するとともに、繰り返し復号回数C(it)として、50回を採用した。
　図１１２、図１１３、及び、図１１４において、横軸は、Es/N0を表し、縦軸は、BER/FERを表す。なお、実線がBERを表し、点線がFERを表す。
　図１１２ないし図１１４の、符号化率が2/30ないし29/30の28種類それぞれの新LDPC符号のFER(BER)カーブは、Es/N0が（ほぼ）-10dBから5dBまでの15dB（程度）のレンジにおいて、FERが10-5以下になっている。
　シミュレーションによれば、Es/N0が-10dBから5dBまでの15dBのレンジにおいて、FERが10-5以下になるModCodを28個設定することができるので、シミュレーションで用いたBPSK以外の、例えば、QPSKや、8PSK，16APSK，32APSK，16QAM，32QAM，64QAM等の各種の変調方式を考慮することにより、5dBから12dBまでの7dBのレンジに、FERが10-5以下になるModCodを、20個以上設定することができることが、十分に予想される。
　したがって、CfTの第１の要求を満たす、良好なエラーレートのLDPC符号を提供することができる。
　また、図１１２ないし図１１４によれば、新LDPC符号のFER(BER)カーブは、そのほとんどが1dBよりも小さい間隔で、符号化率の低、中、高のグループごとに、比較的、等間隔に並んでいる。したがって、送信装置１１によって番組の放送を行う放送事業者にとっては、新LDPC符号は、チャネル（通信路１３）の状況等に応じて、放送に用いる符号化率を選択しやすいという利点がある。
　なお、図１１２ないし図１１４のBER/FERカーブを求めるシミュレーションでは、情報をBCH符号化し、その結果得られるBCH符号をLDPC符号化した。
　図１１５は、シミュレーションに用いたBCH符号化を説明する図である。
　すなわち、図１１５のＡは、DVB-S.2に規定されている64kのLDPC符号へのLDPC符号化の前に行われるBCH符号化のパラメータを示す図である。
　DVB-S.2では、LDPC符号の符号化率に応じて、192ビット、160ビット、又は、128ビットの冗長ビットが付加されることにより、12ビット、10ビット、又は、8ビットの誤り訂正が可能なBCH符号化が行われる。
　図１１５のＢは、シミュレーションに用いたBCH符号化のパラメータを示す図である。
　シミュレーションでは、DVB-S.2の場合と同様に、LDPC符号の符号化率に応じて、192ビット、160ビット、又は、128ビットの冗長ビットを付加することにより、12ビット、10ビット、又は、8ビットの誤り訂正が可能なBCH符号化を行った。
　［受信装置１２の構成例］
　図１１６は、図７の受信装置１２の構成例を示すブロック図である。
　OFDM処理部(OFDM operation)１５１は、送信装置１１（図７）からのOFDM信号を受信し、そのOFDM信号の信号処理を行う。OFDM処理部１５１が信号処理を行うことにより得られるデータ（シンボル）は、フレーム管理部(Frame Management)１５２に供給される。
　フレーム管理部１５２は、OFDM処理部１５１から供給されるシンボルで構成されるフレームの処理（フレーム解釈）を行い、その結果得られる対象データのシンボルと、制御データのシンボルとを、周波数デインターリーバ(Frequency Deinterleaver)１６１と１５３とに、それぞれ供給する。
　周波数デインターリーバ１５３は、フレーム管理部１５２からのシンボルについて、シンボル単位での周波数デインターリーブを行い、QAMデコーダ(QAM decoder)１５４に供給する。
　QAMデコーダ１５４は、周波数デインターリーバ１５３からのシンボル（信号点に配置されたシンボル）をデマッピング（信号点配置復号）して直交復調し、その結果得られるデータ（LDPC符号）を、LDPCデコーダ(LDPC decoder)１５５に供給する。
　LDPCデコーダ１５５は、QAMデコーダ１５４からのLDPC符号のLDPC復号を行い、その結果得られるLDPC対象データ（ここでは、BCH符号）を、BCHデコーダ(BCH decoder)１５６に供給する。
　BCHデコーダ１５６は、LDPCデコーダ１５５からのLDPC対象データのBCH復号を行い、その結果得られる制御データ（シグナリング）を出力する。
　一方、周波数デインターリーバ１６１は、フレーム管理部１５２からのシンボルについて、シンボル単位での周波数デインターリーブを行い、MISO/MIMOデコーダ(MISO/MIMO decoder)１６２に供給する。
　MISO/MIMOデコーダ１６２は、周波数デインターリーバ１６１からのデータ（シンボル）の時空間復号を行い、時間デインターリーバ(Time Deinterleaver)１６３に供給する。
　時間デインターリーバ１６３は、MISO/MIMOデコーダ１６２からのデータ（シンボル）について、シンボル単位での時間デインターリーブを行い、QAMデコーダ(QAM decoder)１６４に供給する。
　QAMデコーダ１６４は、時間デインターリーバ１６３からのシンボル（信号点に配置されたシンボル）をデマッピング（信号点配置復号）して直交復調し、その結果得られるデータ（シンボル）を、ビットデインターリーバ(Bit Deinterleaver)１６５に供給する。
　ビットデインターリーバ１６５は、QAMデコーダ１６４からのデータ（シンボル）のビットデインターリーブを行い、その結果得られるLDPC符号を、LDPCデコーダ１６６に供給する。
　LDPCデコーダ１６６は、ビットデインターリーバ１６５からのLDPC符号のLDPC復号を行い、その結果得られるLDPC対象データ（ここでは、BCH符号）を、BCHデコーダ１６７に供給する。
　BCHデコーダ１６７は、LDPCデコーダ１５５からのLDPC対象データのBCH復号を行い、その結果得られるデータを、BBデスクランブラ(BB DeScrambler)１６８に供給する。
　BBデスクランブラ１６８は、BCHデコーダ１６７からのデータに、BBデスクランブルを施し、その結果得られるデータを、ヌル削除部(Null Deletion)１６９に供給する。
　ヌル削除部１６９は、BBデスクランブラ１６８からのデータから、図８のパダー１１２で挿入されたNullを削除し、デマルチプレクサ(Demultiplexer)１７０に供給する。
　デマルチプレクサ１７０は、ヌル削除部１６９からのデータに多重化されている１以上のストリーム（対象データ）それぞれを分離し、必要な処理を施して、アウトプットストリーム(Output stream)として出力する。
　なお、受信装置１２は、図１１６に図示したブロックの一部を設けずに構成することができる。すなわち、例えば、送信装置１１（図８）を、時間インターリーバ１１８、MISO/MIMOエンコーダ１１９、周波数インターリーバ１２０、及び、周波数インターリーバ１２４を設けずに構成する場合には、受信装置１２は、送信装置１１の時間インターリーバ１１８、MISO/MIMOエンコーダ１１９、周波数インターリーバ１２０、及び、周波数インターリーバ１２４にそれぞれ対応するブロックである時間デインターリーバ１６３、MISO/MIMOデコーダ１６２、周波数デインターリーバ１６１、及び、周波数デインターリーバ１５３を設けずに構成することができる。
　図１１７は、図１１６のビットデインターリーバ１６５の構成例を示すブロック図である。
　ビットデインターリーバ１６５は、マルチプレクサ(MUX)５４、及びカラムツイストデインターリーバ５５から構成され、QAMデコーダ１６４（図１１６）からのシンボルのシンボルビットの（ビット）デインターリーブを行う。
　すなわち、マルチプレクサ５４は、QAMデコーダ１６４からのシンボルのシンボルビットを対象として、図９のデマルチプレクサ２５が行う入れ替え処理に対応する逆入れ替え処理（入れ替え処理の逆の処理）、すなわち、入れ替え処理によって入れ替えられたLDPC符号の符号ビット（シンボルビット）の位置を元の位置に戻す逆入れ替え処理を行い、その結果得られるLDPC符号を、カラムツイストデインターリーバ５５に供給する。
　カラムツイストデインターリーバ５５は、マルチプレクサ５４からのLDPC符号を対象として、図９のカラムツイストインターリーバ２４が行う並び替え処理としてのカラムツイストインターリーブに対応するカラムツイストデインターリーブ（カラムツイストインターリーブの逆の処理）、すなわち、並び替え処理としてのカラムツイストインターリーブによって並びが変更されたLDPC符号の符号ビットを、元の並びに戻す逆並び替え処理としての、例えば、カラムツイストデインターリーブを行う。
　具体的には、カラムツイストデインターリーバ５５は、図２８等に示したメモリ３１と同様に構成される、デインターリーブ用のメモリに対して、LDPC符号の符号ビットを書き込み、さらに読み出すことで、カラムツイストデインターリーブを行う。
　但し、カラムツイストデインターリーバ５５では、符号ビットの書き込みは、メモリ３１からの符号ビットの読み出し時の読み出しアドレスを、書き込みアドレスとして用いて、デインターリーブ用のメモリのロウ方向に行われる。また、符号ビットの読み出しは、メモリ３１への符号ビットの書き込み時の書き込みアドレスを、読み出しアドレスとして用いて、デインターリーブ用のメモリのカラム方向に行われる。
　カラムツイストデインターリーブの結果得られるLDPC符号は、カラムツイストデインターリーバ５５からLDPCデコーダ１６６に供給される。
　ここで、QAMデコーダ１６４から、ビットデインターリーバ１６５に供給されるLDPC符号に、パリティインターリーブ、カラムツイストインターリーブ、及び入れ替え処理が施されている場合、ビットデインターリーバ１６５では、パリティインターリーブに対応するパリティデインターリーブ（パリティインターリーブの逆の処理、すなわち、パリティインターリーブによって並びが変更されたLDPC符号の符号ビットを、元の並びに戻すパリティデインターリーブ）、入れ替え処理に対応する逆入れ替え処理、及び、カラムツイストインターリーブに対応するカラムツイストデインターリーブのすべてを行うことができる。
　但し、図１１７のビットデインターリーバ１６５では、入れ替え処理に対応する逆入れ替え処理を行うマルチプレクサ５４、及び、カラムツイストインターリーブに対応するカラムツイストデインターリーブを行うカラムツイストデインターリーバ５５は、設けられているが、パリティインターリーブに対応するパリティデインターリーブを行うブロックは、設けられておらず、パリティデインターリーブは、行われない。
　したがって、ビットデインターリーバ１６５（のカラムツイストデインターリーバ５５）から、LDPCデコーダ１６６には、逆入れ替え処理、及び、カラムツイストデインターリーブが行われ、かつ、パリティデインターリーブが行われていないLDPC符号が供給される。
　LDPCデコーダ１６６は、ビットデインターリーバ１６５からのLDPC符号のLDPC復号を、図８のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行い、その結果得られるデータを、LDPC対象データの復号結果として出力する。
　図１１８は、図１１７のQAMデコーダ１６４、ビットデインターリーバ１６５、及び、LDPCデコーダ１６６が行う処理を説明するフローチャートである。
　ステップＳ１１１において、QAMデコーダ１６４は、時間デインターリーバ１６３からのシンボル（信号点にマッピングされたシンボル）をデマッピングして直交復調し、ビットデインターリーバ１６５に供給して、処理は、ステップＳ１１２に進む。
　ステップＳ１１２では、ビットデインターリーバ１６５は、QAMデコーダ１６４からのシンボルのシンボルビットのデインターリーブ（ビットデインターリーブ）を行って、処理は、ステップＳ１１３に進む。
　すなわち、ステップＳ１１２では、ビットデインターリーバ１６５において、マルチプレクサ５４が、QAMデコーダ１６４からのシンボルのシンボルビットを対象として、逆入れ替え処理を行い、その結果得られるLDPC符号の符号ビットを、カラムツイストデインターリーバ５５に供給する。
　カラムツイストデインターリーバ５５は、マルチプレクサ５４からのLDPC符号を対象として、カラムツイストデインターリーブを行い、その結果得られるLDPC符号を、LDPCデコーダ１６６に供給する。
　ステップＳ１１３では、LDPCデコーダ１６６が、カラムツイストデインターリーバ５５からのLDPC符号のLDPC復号を、図８のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hを用いて行い、すなわち、検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行い、その結果得られるデータを、LDPC対象データの復号結果として、BCHデコーダ１６７に出力する。
　なお、図１１７でも、図９の場合と同様に、説明の便宜のため、逆入れ替え処理を行うマルチプレクサ５４と、カラムツイストデインターリーブを行うカラムツイストデインターリーバ５５とを、別個に構成するようにしたが、マルチプレクサ５４とカラムツイストデインターリーバ５５とは、一体的に構成することができる。
　また、図９のビットインターリーバ１１６において、カラムツイストインターリーブを行わない場合には、図１１７のビットデインターリーバ１６５において、カラムツイストデインターリーバ５５は、設ける必要がない。
　次に、図１１６のLDPCデコーダ１６６で行われるLDPC復号について、さらに説明する。
　図１１６のLDPCデコーダ１６６では、上述したように、カラムツイストデインターリーバ５５からの、逆入れ替え処理、及び、カラムツイストデインターリーブが行われ、かつ、パリティデインターリーブが行われていないLDPC符号のLDPC復号が、図８のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行われる。
　ここで、LDPC復号を、変換検査行列を用いて行うことで、回路規模を抑制しつつ、動作周波数を十分実現可能な範囲に抑えることが可能となるLDPC復号が先に提案されている（例えば、特許第4224777号を参照）。
　そこで、まず、図１１９ないし図１２２を参照して、先に提案されている、変換検査行列を用いたLDPC復号について説明する。
　図１１９は、符号長Nが90で、符号化率が2/3のLDPC符号の検査行列Hの例を示している。
　なお、図１１９では（後述する図１２０及び図１２１においても同様）、0を、ピリオド(.)で表現している。
　図１１９の検査行列Hでは、パリティ行列が階段構造になっている。
　図１２０は、図１１９の検査行列Hに、式（１１）の行置換と、式（１２）の列置換を施して得られる検査行列H'を示している。
　行置換:6s+t+1行目→5t+s+1行目
　　　　　　　　　　　　　　　　　　　　　　　　・・・（１１）
　列置換:6x+y+61列目→5y+x+61列目
　　　　　　　　　　　　　　　　　　　　　　　　・・・（１２）
　但し、式（１１）及び（１２）において、s，t，x，yは、それぞれ、０≦s＜５，０≦t＜６，０≦x＜５，０≦t＜６の範囲の整数である。
　式（１１）の行置換によれば、６で割って余りが１になる１，７，１３，１９，２５行目を、それぞれ、１，２，３，４，５行目に、６で割って余りが２になる２，８，１４，２０，２６行目を、それぞれ、６，７，８，９，１０行目に、という具合に置換が行われる。
　また、式（１２）の列置換によれば、６１列目以降（パリティ行列）に対して、６で割って余りが１になる６１，６７，７３，７９，８５列目を、それぞれ、６１，６２，６３，６４，６５列目に、６で割って余りが２になる６２，６８，７４，８０，８６列目を、それぞれ、６６，６７，６８，６９，７０列目に、という具合に置換が行われる。
　このようにして、図１１９の検査行列Hに対して、行と列の置換を行って得られた行列(matrix)が、図１２０の検査行列H'である。
　ここで、検査行列Hの行置換を行っても、LDPC符号の符号ビットの並びには影響しない。
　また、式（１２）の列置換は、上述の、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブの、情報長Kを60と、巡回構造の単位の列数Pを5と、パリティ長M（ここでは、30）の約数q(=M/P)を６と、それぞれしたときのパリティインターリーブに相当する。
　したがって、図１２０の検査行列H'は、図１１９の検査行列（以下、適宜、元の検査行列という）Hの、K+qx+y+1番目の列を、K+Py+x+1番目の列に置換する列置換を、少なくとも行って得られる変換検査行列である。
　図１２０の変換検査行列H'に対して、図１１９の元の検査行列HのLDPC符号に、式（１２）と同一の置換を行ったものを乗じると、０ベクトルが出力される。すなわち、元の検査行列HのLDPC符号（１符号語）としての行ベクトルcに、式（１２）の列置換を施して得られる行ベクトルをc'と表すこととすると、検査行列の性質から、HcTは、０ベクトルとなるから、H'c'Tも、当然、０ベクトルとなる。
　以上から、図１２０の変換検査行列H'は、元の検査行列HのLDPC符号cに、式（１２）の列置換を行って得られるLDPC符号c'の検査行列になっている。
　したがって、元の検査行列HのLDPC符号cに、式（１２）の列置換を行い、その列置換後のLDPC符号c'を、図１２０の変換検査行列H'を用いて復号（LDPC復号）し、その復号結果に、式（１２）の列置換の逆置換を施すことで、元の検査行列HのLDPC符号を、その検査行列Hを用いて復号する場合と同様の復号結果を得ることができる。
　図１２１は、５×５の行列の単位に間隔を空けた、図１２０の変換検査行列H'を示している。
　図１２１においては、変換検査行列H'は、５×５（＝P×P）の単位行列、その単位行列の１のうち１個以上が０になった行列（以下、適宜、準単位行列という）、単位行列または準単位行列をサイクリックシフト(cyclic shift)した行列（以下、適宜、シフト行列という）、単位行列、準単位行列、またはシフト行列のうちの２以上の和（以下、適宜、和行列という）、５×５の０行列の組合わせで表されている。
　図１２１の変換検査行列H'は、５×５の単位行列、準単位行列、シフト行列、和行列、０行列で構成されているということができる。そこで、変換検査行列H'を構成する、これらの５×５の行列（単位行列、準単位行列、シフト行列、和行列、０行列）を、以下、適宜、構成行列という。
　P×Pの構成行列で表される検査行列のLDPC符号の復号には、チェックノード演算、及びバリアブルノード演算を、P個同時に行うアーキテクチャ(architecture)を用いることができる。
　図１２２は、そのような復号を行う復号装置の構成例を示すブロック図である。
　すなわち、図１２２は、図１１９の元の検査行列Hに対して、少なくとも、式（１２）の列置換を行って得られる図１２１の変換検査行列H'を用いて、LDPC符号の復号を行う復号装置の構成例を示している。
　図１２２の復号装置は、６つのFIFO３００1ないし３００6からなる枝データ格納用メモリ３００、FIFO３００1ないし３００6を選択するセレクタ３０１、チェックノード計算部３０２、２つのサイクリックシフト回路３０３及び３０８、１８個のFIFO３０４1ないし３０４18からなる枝データ格納用メモリ３０４、FIFO３０４1ないし３０４18を選択するセレクタ３０５、受信データを格納する受信データ用メモリ３０６、バリアブルノード計算部３０７、復号語計算部３０９、受信データ並べ替え部３１０、復号データ並べ替え部３１１からなる。
　まず、枝データ格納用メモリ３００と３０４へのデータの格納方法について説明する。
　枝データ格納用メモリ３００は、図１２１の変換検査行列H'の行数３０を構成行列の行数（巡回構造の単位の列数P）５で除算した数である６つのFIFO３００1ないし３００6から構成されている。FIFO３００y（ｙ＝１，２，・・・，６）は、複数の段数の記憶領域からなり、各段の記憶領域については、構成行列の行数及び列数（巡回構造の単位の列数P）である５つの枝に対応するメッセージを同時に読み出すこと、及び、書き込むことができるようになっている。また、FIFO３００yの記憶領域の段数は、図１２１の変換検査行列の行方向の１の数（ハミング重み）の最大数である９になっている。
　FIFO３００1には、図１２１の変換検査行列H'の第１行目から第５行目までの１の位置に対応するデータ（バリアブルノードからのメッセージvi）が、各行共に横方向に詰めた形に（０を無視した形で）格納される。すなわち、第ｊ行第ｉ列を、(j,i)と表すこととすると、FIFO３００1の第１段の記憶領域には、変換検査行列H'の(1,1)から(5,5)の５×５の単位行列の１の位置に対応するデータが格納される。第２段の記憶領域には、変換検査行列H'の(1,21)から(5,25)のシフト行列（５×５の単位行列を右方向に３つだけサイクリックシフトしたシフト行列）の１の位置に対応するデータが格納される。第３から第８段の記憶領域も同様に、変換検査行列H'と対応付けてデータが格納される。そして、第９段の記憶領域には、変換検査行列H'の(1,86)から(5,90)のシフト行列（５×５の単位行列のうちの１行目の１を０に置き換えて１つだけ左にサイクリックシフトしたシフト行列）の１の位置に対応するデータが格納される。
　FIFO３００2には、図１２１の変換検査行列H'の第６行目から第１０行目までの１の位置に対応するデータが格納される。すなわち、FIFO３００2の第１段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列（５×５の単位行列を右に１つだけサイクリックシフトした第１のシフト行列と、右に２つだけサイクリックシフトした第２のシフト行列の和である和行列）を構成する第１のシフト行列の１の位置に対応するデータが格納される。また、第２段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列を構成する第２のシフト行列の１の位置に対応するデータが格納される。
　すなわち、重みが２以上の構成行列については、その構成行列を、重みが１であるP×Pの単位行列、単位行列の要素の１のうち１個以上が０になった準単位行列、又は単位行列もしくは準単位行列をサイクリックシフトしたシフト行列のうちの複数の和の形で表現したときの、その重みが１の単位行列、準単位行列、又はシフト行列の１の位置に対応するデータ（単位行列、準単位行列、又はシフト行列に属する枝に対応するメッセージ）は、同一アドレス（FIFO３００1ないし３００6のうちの同一のFIFO）に格納される。
　以下、第３から第９段の記憶領域についても、変換検査行列H'に対応付けてデータが格納される。
　FIFO３００3ないし３００6も同様に変換検査行列H'に対応付けてデータを格納する。
　枝データ格納用メモリ３０４は、変換検査行列H'の列数９０を、構成行列の列数（巡回構造の単位の列数P）である５で割った１８個のFIFO３０４1ないし３０４18から構成されている。FIFO３０４x（ｘ＝１，２，・・・，１８）は、複数の段数の記憶領域からなり、各段の記憶領域については、構成行列の行数及び列数（巡回構造の単位の列数P）である５つの枝に対応するメッセージを同時に読み出すこと、及び、書き込むことができるようになっている。
　FIFO３０４1には、図１２１の変換検査行列H'の第１列目から第５列目までの１の位置に対応するデータ（チェックノードからのメッセージuj）が、各列共に縦方向に詰めた形に（０を無視した形で）格納される。すなわち、FIFO３０４1の第１段の記憶領域には、変換検査行列H'の(1,1)から(5,5)の５×５の単位行列の１の位置に対応するデータが格納される。第２段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列（５×５の単位行列を右に１つだけサイクリックシフトした第１のシフト行列と、右に２つだけサイクリックシフトした第２のシフト行列との和である和行列）を構成する第１のシフト行列の１の位置に対応するデータが格納される。また、第３段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列を構成する第２のシフト行列の１の位置に対応するデータが格納される。
　すなわち、重みが２以上の構成行列については、その構成行列を、重みが１であるP×Pの単位行列、単位行列の要素の１のうち１個以上が０になった準単位行列、又は単位行列もしくは準単位行列をサイクリックシフトしたシフト行列のうちの複数の和の形で表現したときの、その重みが１の単位行列、準単位行列、又はシフト行列の１の位置に対応するデータ（単位行列、準単位行列、又はシフト行列に属する枝に対応するメッセージ）は、同一アドレス（FIFO３０４1ないし３０４18のうちの同一のFIFO）に格納される。
　以下、第４及び第５段の記憶領域についても、変換検査行列H'に対応付けて、データが格納される。このFIFO３０４1の記憶領域の段数は、変換検査行列H'の第１列から第５列における行方向の１の数（ハミング重み）の最大数である５になっている。
　FIFO３０４2と３０４3も同様に変換検査行列H'に対応付けてデータを格納し、それぞれの長さ（段数）は、５である。FIFO３０４4ないし３０４12も同様に、変換検査行列H'に対応付けてデータを格納し、それぞれの長さは３である。FIFO３０４13ないし３０４18も同様に、変換検査行列H'に対応付けてデータを格納し、それぞれの長さは２である。
　次に、図１２２の復号装置の動作について説明する。
　枝データ格納用メモリ３００は、６つのFIFO３００1ないし３００6からなり、前段のサイクリックシフト回路３０８から供給される５つのメッセージD311が、図１２１の変換検査行列H'のどの行に属するかの情報（Matrixデータ）D312に従って、データを格納するFIFOを、FIFO３００1ないし３００6の中から選び、選んだFIFOに５つのメッセージD311をまとめて順番に格納していく。また、枝データ格納用メモリ３００は、データを読み出す際には、FIFO３００1から５つのメッセージD3001を順番に読み出し、次段のセレクタ３０１に供給する。枝データ格納用メモリ３００は、FIFO３００1からのメッセージの読み出しの終了後、FIFO３００2ないし３００6からも、順番に、メッセージを読み出し、セレクタ３０１に供給する。
　セレクタ３０１は、セレクト信号D301に従って、FIFO３００1ないし３００6のうちの、現在データが読み出されているFIFOからの５つのメッセージを選択し、メッセージD302として、チェックノード計算部３０２に供給する。
　チェックノード計算部３０２は、５つのチェックノード計算器３０２1ないし３０２5からなり、セレクタ３０１を通して供給されるメッセージD302(D3021ないしD3025)（式（７）のメッセージvi）を用いて、式（７）に従ってチェックノード演算を行い、そのチェックノード演算の結果得られる５つのメッセージD303(D3031ないしD3035)（式（７）のメッセージuj)をサイクリックシフト回路３０３に供給する。
　サイクリックシフト回路３０３は、チェックノード計算部３０２で求められた５つのメッセージD3031ないしD3035を、対応する枝が変換検査行列H'において元となる単位行列（又は準単位行列）を幾つサイクリックシフトしたものであるかの情報（Matrixデータ）D305を元にサイクリックシフトし、その結果をメッセージD304として、枝データ格納用メモリ３０４に供給する。
　枝データ格納用メモリ３０４は、１８個のFIFO３０４1ないし３０４18からなり、前段のサイクリックシフト回路３０３から供給される５つのメッセージD304が変換検査行列H'のどの行に属するかの情報D305に従って、データを格納するFIFOを、FIFO３０４1ないし３０４18の中から選び、選んだFIFOに５つのメッセージD304をまとめて順番に格納していく。また、枝データ格納用メモリ３０４は、データを読み出す際には、FIFO３０４1から５つのメッセージD3061を順番に読み出し、次段のセレクタ３０５に供給する。枝データ格納用メモリ３０４は、FIFO３０４1からのデータの読み出しの終了後、FIFO３０４2ないし３０４18からも、順番に、メッセージを読み出し、セレクタ３０５に供給する。
　セレクタ３０５は、セレクト信号D307に従って、FIFO３０４1ないし３０４18のうちの、現在データが読み出されているFIFOからの５つのメッセージを選択し、メッセージD308として、バリアブルノード計算部３０７と復号語計算部３０９に供給する。
　一方、受信データ並べ替え部３１０は、通信路１３を通して受信した、図１１９の検査行列Hに対応するLDPC符号D313を、式（１２）の列置換を行うことにより並べ替え、受信データD314として、受信データ用メモリ３０６に供給する。受信データ用メモリ３０６は、受信データ並べ替え部３１０から供給される受信データD314から、受信LLR（対数尤度比）を計算して記憶し、その受信LLRを５個ずつまとめて受信値D309として、バリアブルノード計算部３０７と復号語計算部３０９に供給する。
　バリアブルノード計算部３０７は、５つのバリアブルノード計算器３０７1ないし３０７5からなり、セレクタ３０５を通して供給されるメッセージD308(D3081ないしD3085)（式（１）のメッセージuj）と、受信データ用メモリ３０６から供給される５つの受信値D309（式（１）の受信値u0i）を用いて、式（１）に従ってバリアブルノード演算を行い、その演算の結果得られるメッセージD310(D3101ないしD3105)（式（１）のメッセージvi）を、サイクリックシフト回路３０８に供給する。
　サイクリックシフト回路３０８は、バリアブルノード計算部３０７で計算されたメッセージD3101ないしD3105を、対応する枝が変換検査行列H'において元となる単位行列（又は準単位行列）を幾つサイクリックシフトしたものであるかの情報を元にサイクリックシフトし、その結果をメッセージD311として、枝データ格納用メモリ３００に供給する。
　以上の動作を１巡することで、LDPC符号の１回の復号（バリアブルノード演算及びチェックノード演算）を行うことができる。図１２２の復号装置は、所定の回数だけLDPC符号を復号した後、復号語計算部３０９及び復号データ並べ替え部３１１において、最終的な復号結果を求めて出力する。
　すなわち、復号語計算部３０９は、５つの復号語計算器３０９1ないし３０９5からなり、セレクタ３０５が出力する５つのメッセージD308(D3081ないしD3085)（式（５）のメッセージuj）と、受信データ用メモリ３０６から供給される５つの受信値D309（式（５）の受信値u0i）を用い、複数回の復号の最終段として、式（５）に基づいて、復号結果（復号語）を計算して、その結果得られる復号データD315を、復号データ並べ替え部３１１に供給する。
　復号データ並べ替え部３１１は、復号語計算部３０９から供給される復号データD315を対象に、式（１２）の列置換の逆置換を行うことにより、その順序を並べ替え、最終的な復号結果D316として出力する。
　以上のように、検査行列（元の検査行列）に対して、行置換と列置換のうちの一方又は両方を施し、P×Pの単位行列、その要素の１のうち１個以上が０になった準単位行列、単位行列もしくは準単位行列をサイクリックシフトしたシフト行列、単位行列、準単位行列、もしくはシフト行列の複数の和である和行列、P×Pの０行列の組合せ、つまり、構成行列の組み合わせで表すことができる検査行列（変換検査行列）に変換することで、LDPC符号の復号を、チェックノード演算とバリアブルノード演算を、検査行列の行数や列数より小さい数のP個同時に行うアーキテクチャ(architecture)を採用することが可能となる。ノード演算（チェックノード演算とバリアブルノード演算）を、検査行列の行数や列数より小さい数のP個同時に行うアーキテクチャを採用する場合、ノード演算を、検査行列の行数や列数に等しい数だけ同時に行う場合に比較して、動作周波数を実現可能な範囲に抑えて、多数の繰り返し復号を行うことができる。
　図１１６の受信装置１２を構成するLDPCデコーダ１６６は、例えば、図１２２の復号装置と同様に、チェックノード演算とバリアブルノード演算をP個同時に行うことで、LDPC復号を行うようになっている。
　すなわち、いま、説明を簡単にするために、図８の送信装置１１を構成するLDPCエンコーダ１１５が出力するLDPC符号の検査行列が、例えば、図１１９に示した、パリティ行列が階段構造になっている検査行列Hであるとすると、送信装置１１のパリティインターリーバ２３では、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブが、情報長Kを60に、巡回構造の単位の列数Pを5に、パリティ長Mの約数q(=M/P)を６に、それぞれして行われる。
　このパリティインターリーブは、上述したように、式（１２）の列置換に相当するから、LDPCデコーダ１６６では、式（１２）の列置換を行う必要がない。
　このため、図１１６の受信装置１２では、上述したように、カラムツイストデインターリーバ５５から、LDPCデコーダ１６６に対して、パリティデインターリーブが行われていないLDPC符号、つまり、式（１２）の列置換が行われた状態のLDPC符号が供給され、LDPCデコーダ１６６では、式（１２）の列置換を行わないことを除けば、図１２２の復号装置と同様の処理が行われる。
　すなわち、図１２３は、図１１６のLDPCデコーダ１６６の構成例を示している。
　図１２３において、LDPCデコーダ１６６は、図１２２の受信データ並べ替え部３１０が設けられていないことを除けば、図１２２の復号装置と同様に構成されており、式（１２）の列置換が行われないことを除いて、図１２２の復号装置と同様の処理を行うため、その説明は省略する。
　以上のように、LDPCデコーダ１６６は、受信データ並べ替え部３１０を設けずに構成することができるので、図１２２の復号装置よりも、規模を削減することができる。
　なお、図１１９ないし図１２３では、説明を簡単にするために、LDPC符号の符号長Nを90と、情報長Kを60と、巡回構造の単位の列数（構成行列の行数及び列数）Pを5と、パリティ長Mの約数q(=M/P)を６と、それぞれしたが、符号長N、情報長K、巡回構造の単位の列数P、及び約数q(=M/P)のそれぞれは、上述した値に限定されるものではない。
　すなわち、図８の送信装置１１において、LDPCエンコーダ１１５が出力するのは、例えば、符号長Nを64800や16200等と、情報長KをN-Pq(=N-M)と、巡回構造の単位の列数Pを360と、約数qをM/Pと、それぞれするLDPC符号であるが、図１２３のLDPCデコーダ１６６は、そのようなLDPC符号を対象として、チェックノード演算とバリアブルノード演算をP個同時に行うことで、LDPC復号を行う場合に適用可能である。
　図１２４は、図１１７のビットデインターリーバ１６５を構成するマルチプレクサ５４の処理を説明する図である。
　すなわち、図１２４のＡは、マルチプレクサ５４の機能的な構成例を示している。
　マルチプレクサ５４は、逆入れ替え部１００１、及びメモリ１００２から構成される。
　マルチプレクサ５４は、前段のQAMデコーダ１６４から供給されるシンボルのシンボルビットを対象として、送信装置１１のデマルチプレクサ２５が行う入れ替え処理に対応する逆入れ替え処理（入れ替え処理の逆の処理）、すなわち、入れ替え処理によって入れ替えられたLDPC符号の符号ビット（シンボルビット）の位置を元の位置に戻す逆入れ替え処理を行い、その結果得られるLDPC符号を、後段のカラムツイストデインターリーバ５５に供給する。
　すなわち、マルチプレクサ５４において、逆入れ替え部１００１には、（連続する）b個のシンボルの単位で、そのb個のシンボルのmbビットのシンボルビットy0,y1,・・・,ymb-1が供給される。
　逆入れ替え部１００１は、mbビットのシンボルビットy0ないしymb-1を、元のmbビットの符号ビットb0,b1,・・・,bmb-1の並び（送信装置１１側のデマルチプレクサ２５を構成する入れ替え部３２での入れ替えが行われる前の符号ビットb0ないしbmb-1の並び）に戻す逆入れ替えを行い、その結果得られるmbビットの符号ビットb0ないしbmb-1を出力する。
　メモリ１００２は、送信装置１１側のデマルチプレクサ２５を構成するメモリ３１と同様に、ロウ(row)（横）方向にmbビットを記憶するとともに、カラム(column)（縦）方向にN/(mb)ビットを記憶する記憶容量を有する。すなわち、メモリ１００２は、N/(mb)ビットを記憶するmb個のカラムから構成される。
　但し、メモリ１００２では、送信装置１１のデマルチプレクサ２５のメモリ３１からの符号ビットの読み出しが行われる方向に、逆入れ替え部１００１が出力するLDPC符号の符号ビットの書き込みが行われ、メモリ３１への符号ビットの書き込みが行われる方向に、メモリ１００２に書き込まれた符号ビットの読み出しが行われる。
　すなわち、受信装置１２のマルチプレクサ５４では、図１２４のＡに示すように、逆入れ替え部１００１が出力するLDPC符号の符号ビットを、mbビット単位で、ロウ方向に書き込むことが、メモリ１００２の１行目から下の行に向かって順次行われる。
　そして、１符号長分の符号ビットの書き込みが終了すると、マルチプレクサ５４では、メモリ１００２から、符号ビットを、カラム方向に読み出して、後段のカラムツイストデインターリーバ５５に供給する。
　ここで、図１２４のＢは、メモリ１００２からの符号ビットの読み出しを示す図である。
　マルチプレクサ５４では、LDPC符号の符号ビットを、メモリ１００２を構成するカラムの上から下方向（カラム方向）に読み出すことが、左から右方向のカラムに向かって行われる。
　図１２５は、図１１７のビットデインターリーバ１６５を構成するカラムツイストデインターリーバ５５の処理を説明する図である。
　すなわち、図１２５は、マルチプレクサ５４のメモリ１００２の構成例を示している。
　メモリ１００２は、カラム（縦）方向にmbビットを記憶するとともに、ロウ（横）方向にN/(mb)ビットを記憶する記憶容量を有し、mb個のカラムから構成される。
　カラムツイストデインターリーバ５５は、メモリ１００２に対して、LDPC符号の符号ビットを、ロウ方向に書き込み、カラム方向に読み出すときの読み出し始めの位置を制御することで、カラムツイストデインターリーブを行う。
　すなわち、カラムツイストデインターリーバ５５では、複数のカラムそれぞれについて、符号ビットの読み出しを開始する読み出し始めの位置を、適宜変更することで、カラムツイストインターリーブで並び替えられた符号ビットの並びを、元の並びに戻す逆並び替え処理を行う。
　ここで、図１２５は、図２８で説明した、変調方式が16APSKや16QAM等であり、かつ、倍数bが1である場合の、メモリ１００２の構成例を示している。この場合、１シンボルのビット数mは、４ビットであり、また、メモリ１００２は、４(=mb)個のカラムで構成される。
　カラムツイストデインターリーバ５５は、マルチプレクサ５４に代わり、逆入れ替え部１００１が出力するLDPC符号の符号ビットのロウ方向への書き込みを、メモリ１００２の１行目から下の行に向かって順次行う。
　そして、１符号長分の符号ビットの書き込みが終了すると、カラムツイストデインターリーバ５５は、符号ビットを、メモリ１００２の上から下方向（カラム方向）に読み出すことを、左から右方向のカラムに向かって行う。
　但し、カラムツイストデインターリーバ５５は、送信装置１１側のカラムツイストインターリーバ２４が符号ビットを書き込む書き始めの位置を、符号ビットの読み出し始めの位置として、メモリ１００２からの符号ビットの読み出しを行う。
　すなわち、各カラムの先頭（一番上）の位置のアドレスを0として、カラム方向の各位置のアドレスを、昇順の整数で表すこととすると、変調方式が16APSKや16QAMであり、かつ、倍数bが1である場合には、カラムツイストデインターリーバ５５では、最も左のカラムについては、読み出し始めの位置を、アドレスが0の位置とし、（左から）２番目のカラムについては、読み出し始めの位置を、アドレスが2の位置とし、３番目のカラムについては、読み出し始めの位置を、アドレスが4の位置とし、４番目のカラムについては、読み出し始めの位置を、アドレスが7の位置とする。
　なお、読み出し始めの位置が、アドレスが0の位置以外の位置のカラムについては、符号ビットの読み出しを、最も下の位置まで行った後は、先頭（アドレスが0の位置）に戻り、読み出し始めの位置の直前の位置までの読み出しが行われる。そして、その後、次（右）のカラムからの読み出しが行われる。
　以上のようなカラムツイストデインターリーブを行うことにより、カラムツイストインターリーブで並び替えられた符号ビットの並びが、元の並びに戻される。
　図１２６は、図１１６のビットデインターリーバ１６５の他の構成例を示すブロック図である。
　なお、図中、図１１７の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　すなわち、図１２６のビットデインターリーバ１６５は、パリティデインターリーバ１０１１が新たに設けられている他は、図１１７の場合と同様に構成されている。
　図１２６では、ビットデインターリーバ１６５は、マルチプレクサ(MUX)５４、カラムツイストデインターリーバ５５、及び、パリティデインターリーバ１０１１から構成され、QAMデコーダ１６４からのLDPC符号の符号ビットのビットデインターリーブを行う。
　すなわち、マルチプレクサ５４は、QAMデコーダ１６４からのLDPC符号を対象として、送信装置１１のデマルチプレクサ２５が行う入れ替え処理に対応する逆入れ替え処理（入れ替え処理の逆の処理）、すなわち、入れ替え処理によって入れ替えられた符号ビットの位置を元の位置に戻す逆入れ替え処理を行い、その結果得られるLDPC符号を、カラムツイストデインターリーバ５５に供給する。
　カラムツイストデインターリーバ５５は、マルチプレクサ５４からのLDPC符号を対象として、送信装置１１のカラムツイストインターリーバ２４が行う並び替え処理としてのカラムツイストインターリーブに対応するカラムツイストデインターリーブを行う。
　カラムツイストデインターリーブの結果得られるLDPC符号は、カラムツイストデインターリーバ５５からパリティデインターリーバ１０１１に供給される。
　パリティデインターリーバ１０１１は、カラムツイストデインターリーバ５５でのカラムツイストデインターリーブ後の符号ビットを対象として、送信装置１１のパリティインターリーバ２３が行うパリティインターリーブに対応するパリティデインターリーブ（パリティインターリーブの逆の処理）、すなわち、パリティインターリーブによって並びが変更されたLDPC符号の符号ビットを、元の並びに戻すパリティデインターリーブを行う。
　パリティデインターリーブの結果得られるLDPC符号は、パリティデインターリーバ１０１１からLDPCデコーダ１６６に供給される。
　したがって、図１２６のビットデインターリーバ１６５では、LDPCデコーダ１６６には、逆入れ替え処理、カラムツイストデインターリーブ、及び、パリティデインターリーブが行われたLDPC符号、すなわち、検査行列Hに従ったLDPC符号化によって得られるLDPC符号が供給される。
　LDPCデコーダ１６６は、ビットデインターリーバ１６５からのLDPC符号のLDPC復号を、送信装置１１のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hを用いて行う。すなわち、LDPCデコーダ１６６は、ビットデインターリーバ１６５からのLDPC符号のLDPC復号を、送信装置１１のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hそのものを用いて、又は、その検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行う。
　ここで、図１２６では、ビットデインターリーバ１６５（のパリティデインターリーバ１０１１）からLDPCデコーダ１６６に対して、検査行列Hに従ったLDPC符号化によって得られるLDPC符号が供給されるため、そのLDPC符号のLDPC復号を、送信装置１１のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hそのものを用いて行う場合には、LDPCデコーダ１６６は、例えば、メッセージ（チェックノードメッセージ、バリバブルノードメッセージ）の演算を１個のノードずつ順次行うフルシリアルデコーディング(full serial decoding)方式によるLDPC復号を行う復号装置や、メッセージの演算をすべてのノードについて同時（並列）に行うフルパラレルデコーディング(full parallel decoding)方式によるLDPC復号を行う復号装置で構成することができる。
　また、LDPCデコーダ１６６において、LDPC符号のLDPC復号を、送信装置１１のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行う場合には、LDPCデコーダ１６６は、チェックノード演算、及びバリアブルノード演算を、P（又はPの1以外の約数）個同時に行うアーキテクチャ(architecture)の復号装置であって、変換検査行列を得るための列置換と同様の列置換を、LDPC符号に施すことにより、そのLDPC符号の符号ビットを並び替える受信データ並べ替え部３１０を有する復号装置（図１２２）で構成することができる。
　なお、図１２６では、説明の便宜のため、逆入れ替え処理を行うマルチプレクサ５４、カラムツイストデインターリーブを行うカラムツイストデインターリーバ５５、及び、パリティデインターリーブを行うパリティデインターリーバ１０１１それぞれを、別個に構成するようにしたが、マルチプレクサ５４、カラムツイストデインターリーバ５５、及び、パリティデインターリーバ１０１１の２以上は、送信装置１１のパリティインターリーバ２３、カラムツイストインターリーバ２４、及び、デマルチプレクサ２５と同様に、一体的に構成することができる。
　また、送信装置１１のビットインターリーバ１１６（図８）を、パリティインターリーバ２３、及び、カラムツイストインターリーバ２４を設けずに構成する場合には、図１２６において、ビットデインターリーバ１６５は、カラムツイストデインターリーバ５５、及び、パリティデインターリーバ１０１１を設けずに構成することができる。
　この場合も、LDPCデコーダ１６６は、検査行列Hそのものを用いてLDPC復号を行うフルシリアルデコーディング方式の復号装置や、検査行列Hそのものを用いてLDPC復号を行うフルパラレルデコーディング方式の復号装置、変換検査行列H'を用いて、P個同時のチェックノード演算、及びバリアブルノード演算によるLDPC復号を行う、受信データ並べ替え部３１０を有する復号装置（図１２２）で構成することができる。
　［受信システムの構成例］
　図１２７は、受信装置１２を適用可能な受信システムの第１の構成例を示すブロック図である。
　図１２７において、受信システムは、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３から構成される。
　取得部１１０１は、番組の画像データや音声データ等のLDPC対象データを、少なくともLDPC符号化することで得られるLDPC符号を含む信号を、例えば、地上ディジタル放送、衛星ディジタル放送、CATV網、インターネットその他のネットワーク等の、図示せぬ伝送路（通信路）を介して取得し、伝送路復号処理部１１０２に供給する。
　ここで、取得部１１０１が取得する信号が、例えば、放送局から、地上波や、衛星波、CATV(Cable Television)網等を介して放送されてくる場合には、取得部１１０１は、チューナやSTB(Set Top Box)等で構成される。また、取得部１１０１が取得する信号が、例えば、webサーバから、IPTV(Internet Protocol Television)のようにマルチキャストで送信されてくる場合には、取得部１１０１は、例えば、NIC(Network Interface Card)等のネットワークI/F(Inter face)で構成される。
　伝送路復号処理部１１０２は、受信装置１２に相当する。伝送路復号処理部１１０２は、取得部１１０１が伝送路を介して取得した信号に対して、伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施し、その結果得られる信号を、情報源復号処理部１１０３に供給する。
　すなわち、取得部１１０１が伝送路を介して取得した信号は、伝送路で生じる誤りを訂正するための誤り訂正符号化を、少なくとも行うことで得られた信号であり、伝送路復号処理部１１０２は、そのような信号に対して、例えば、誤り訂正処理等の伝送路復号処理を施す。
　ここで、誤り訂正符号化としては、例えば、LDPC符号化や、BCH符号化等がある。ここでは、誤り訂正符号化として、少なくとも、LDPC符号化が行われている。
　また、伝送路復号処理には、変調信号の復調等が含まれることがある。
　情報源復号処理部１１０３は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理を少なくとも含む情報源復号処理を施す。
　すなわち、取得部１１０１が伝送路を介して取得した信号には、情報としての画像や音声等のデータ量を少なくするために、情報を圧縮する圧縮符号化が施されていることがあり、その場合、情報源復号処理部１１０３は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理(伸張処理）等の情報源復号処理を施す。
　なお、取得部１１０１が伝送路を介して取得した信号に、圧縮符号化が施されていない場合には、情報源復号処理部１１０３では、圧縮された情報を元の情報に伸張する処理は行われない。
　ここで、伸張処理としては、例えば、MPEGデコード等がある。また、伝送路復号処理には、伸張処理の他、デスクランブル等が含まれることがある。
　以上のように構成される受信システムでは、取得部１１０１において、例えば、画像や音声等のデータに対して、MPEG符号化等の圧縮符号化が施され、さらに、LDPC符号化等の誤り訂正符号化が施された信号が、伝送路を介して取得され、伝送路復号処理部１１０２に供給される。
　伝送路復号処理部１１０２では、取得部１１０１からの信号に対して、例えば、受信装置１２が行うのと同様の処理等が、伝送路復号処理として施され、その結果得られる信号が、情報源復号処理部１１０３に供給される。
　情報源復号処理部１１０３では、伝送路復号処理部１１０２からの信号に対して、MPEGデコード等の情報源復号処理が施され、その結果得られる画像、又は音声が出力される。
　以上のような図１２７の受信システムは、例えば、ディジタル放送としてのテレビジョン放送を受信するテレビチューナ等に適用することができる。
　なお、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３は、それぞれ、１つの独立した装置（ハードウェア（IC(Integrated Circuit)等））、又はソフトウエアモジュール）として構成することが可能である。
　また、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３については、取得部１１０１と伝送路復号処理部１１０２とのセットや、伝送路復号処理部１１０２と情報源復号処理部１１０３とのセット、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３のセットを、１つの独立した装置として構成することが可能である。
　図１２８は、受信装置１２を適用可能な受信システムの第２の構成例を示すブロック図である。
　なお、図中、図１２７の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１２８の受信システムは、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３を有する点で、図１２７の場合と共通し、出力部１１１１が新たに設けられている点で、図１２７の場合と相違する。
　出力部１１１１は、例えば、画像を表示する表示装置や、音声を出力するスピーカであり、情報源復号処理部１１０３から出力される信号としての画像や音声等を出力する。すなわち、出力部１１１１は、画像を表示し、あるいは、音声を出力する。
　以上のような図１２８の受信システムは、例えば、ディジタル放送としてのテレビジョン放送を受信するTV（テレビジョン受像機）や、ラジオ放送を受信するラジオ受信機等に適用することができる。
　なお、取得部１１０１において取得された信号に、圧縮符号化が施されていない場合には、伝送路復号処理部１１０２が出力する信号が、出力部１１１１に供給される。
　図１２９は、受信装置１２を適用可能な受信システムの第３の構成例を示すブロック図である。
　なお、図中、図１２７の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１２９の受信システムは、取得部１１０１、及び、伝送路復号処理部１１０２を有する点で、図１２７の場合と共通する。
　但し、図１２９の受信システムは、情報源復号処理部１１０３が設けられておらず、記録部１１２１が新たに設けられている点で、図１２７の場合と相違する。
　記録部１１２１は、伝送路復号処理部１１０２が出力する信号（例えば、MPEGのTSのTSパケット）を、光ディスクや、ハードディスク（磁気ディスク）、フラッシュメモリ等の記録（記憶）媒体に記録する（記憶させる）。
　以上のような図１２９の受信システムは、テレビジョン放送を録画するレコーダ等に適用することができる。
　なお、図１２９において、受信システムは、情報源復号処理部１１０３を設けて構成し、情報源復号処理部１１０３で、情報源復号処理が施された後の信号、すなわち、デコードによって得られる画像や音声を、記録部１１２１で記録することができる。
　［コンピュータの一実施の形態］
　次に、上述した一連の処理は、ハードウェアにより行うこともできるし、ソフトウェアにより行うこともできる。一連の処理をソフトウェアによって行う場合には、そのソフトウェアを構成するプログラムが、汎用のコンピュータ等にインストールされる。
　そこで、図１３０は、上述した一連の処理を実行するプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。
　プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク７０５やＲＯＭ７０３に予め記録しておくことができる。
　あるいはまた、プログラムは、フレキシブルディスク、CD-ROM(Compact Disc Read Only Memory)，MO(Magneto Optical)ディスク，DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリなどのリムーバブル記録媒体７１１に、一時的あるいは永続的に格納（記録）しておくことができる。このようなリムーバブル記録媒体７１１は、いわゆるパッケージソフトウエアとして提供することができる。
　なお、プログラムは、上述したようなリムーバブル記録媒体７１１からコンピュータにインストールする他、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送し、コンピュータでは、そのようにして転送されてくるプログラムを、通信部７０８で受信し、内蔵するハードディスク７０５にインストールすることができる。
　コンピュータは、CPU(Central Processing Unit)７０２を内蔵している。CPU７０２には、バス７０１を介して、入出力インタフェース７１０が接続されており、CPU７０２は、入出力インタフェース７１０を介して、ユーザによって、キーボードや、マウス、マイク等で構成される入力部７０７が操作等されることにより指令が入力されると、それに従って、ROM(Read Only Memory)７０３に格納されているプログラムを実行する。あるいは、また、CPU７０２は、ハードディスク７０５に格納されているプログラム、衛星若しくはネットワークから転送され、通信部７０８で受信されてハードディスク７０５にインストールされたプログラム、又はドライブ７０９に装着されたリムーバブル記録媒体７１１から読み出されてハードディスク７０５にインストールされたプログラムを、RAM(Random Access Memory)７０４にロードして実行する。これにより、CPU７０２は、上述したフローチャートに従った処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU７０２は、その処理結果を、必要に応じて、例えば、入出力インタフェース７１０を介して、LCD(Liquid Crystal Display)やスピーカ等で構成される出力部７０６から出力、あるいは、通信部７０８から送信、さらには、ハードディスク７０５に記録等させる。
　ここで、本明細書において、コンピュータに各種の処理を行わせるためのプログラムを記述する処理ステップは、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含むものである。
　また、プログラムは、１つのコンピュータにより処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　すなわち、例えば、上述した新LDPC符号（の検査行列初期値テーブル）は、通信路１３（図７）は、衛星回線や、地上波、ケーブル（有線回線）、その他のいずれであっても用いることが可能である。さらに、新LDPC符号は、ディジタル放送以外のデータ伝送にも用いることができる。
　１１　送信装置，　１２　受信装置，　２３　パリティインターリーバ，　２４　カラムツイストインターリーバ，　２５　デマルチプレクサ，　３１　メモリ，　３２　入れ替え部，　５４　マルチプレクサ，　５５　カラムツイストインターリーバ，　１１１　モードアダプテーション／マルチプレクサ，　１１２　パダー，　１１３　BBスクランブラ，　１１４　BCHエンコーダ，　１１５　LDPCエンコーダ，　１１６　ビットインターリーバ，　１１７　QAMエンコーダ，　１１８　時間インターリーバ，　１１９　MISO/MIMOエンコーダ，　１２０　周波数インターリーバ，　１２１　BCHエンコーダ，　１２２　LDPCエンコーダ，　１２３　QAMエンコーダ，　１２４　周波数インターリーバ，　１３１　フレームビルダ／リソースアロケーション部　１３２　OFDM生成部，　１５１　OFDM処理部，　１５２　フレーム管理部，　１５３　周波数デインターリーバ，　１５４　QAMデコーダ，　１５５　LDPCデコーダ，　１５６　BCHデコーダ，　１６１　周波数デインターリーバ，　１６２　MISO/MIMOデコーダ，　１６３　時間デインターリーバ，　１６４　QAMデコーダ，　１６５　ビットデインターリーバ，　１６６　LDPCデコーダ，　１６７　BCHデコーダ，　１６８　BBデスクランブラ，　１６９　ヌル削除部，　１７０　デマルチプレクサ，　３００　枝データ格納用メモリ，　３０１　セレクタ，　３０２　チェックノード計算部，　３０３　サイクリックシフト回路，　３０４　枝データ格納用メモリ，　３０５　セレクタ，　３０６　受信データ用メモリ，　３０７　バリアブルノード計算部，　３０８　サイクリックシフト回路，　３０９　復号語計算部，　３１０　受信データ並べ替え部，　３１１　復号データ並べ替え部，　６０１　符号化処理部，　６０２　記憶部，　６１１　符号化率設定部，　６１２　初期値テーブル読み出し部，　６１３　検査行列生成部，　６１４　情報ビット読み出し部，　６１５　符号化パリティ演算部，　６１６　制御部，　７０１　バス，　７０２　CPU，　７０３　ROM，　７０４　RAM，　７０５　ハードディスク，　７０６　出力部，　７０７　入力部，　７０８　通信部，　７０９　ドライブ，　７１０　入出力インタフェース，　７１１　リムーバブル記録媒体，　１００１　逆入れ替え部，　１００２　メモリ，　１０１１　パリティデインターリーバ，　１１０１　取得部，　１１０１　伝送路復号処理部，　１１０３　情報源復号処理部，　１１１１　出力部，　１１２１　記録部

Claims (54)

  1. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が64800ビットで符号化率が7/30のLDPC符号に符号化する符号化部を備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表され、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　548 9528 12205 12770 22023 22082 25884 27421 33215 36046 43580 43953 47539
    　919 2623 5098 5514 5645 6348 9666 13795 14555 43224 44048 44948 47964
    　995 7270 17753 21272 29228 29916 31634 34055 35205 37499 37777 47490 49301
    　645 3803 8836 9470 11054 20253 29417 31243 31990 36468 38715 39932 43045
    　14572 18646 21100 26617 32033 32410 37195 38586 43833 44577 45584 46453 49515
    　6004 16982 17829 24616 28056 29646 32944 39051 42517 47086 48585 48772 49247
    　1306 1447 4898 7781 18587 25724 26672 35062 35202 37080 39781 46111 47595
    　92 3231 13043 22258 24198 28923 33303 37846 43610 44857 47322 48914 49291
    　298 12557 13469 14451 21917 23539 26310 29839 37050 38507 41377 46971 48155
    　12582 13044 21039 30600 34202 34947 37120 39108 39203 43449 46941 48542 49354
    　871 12218 12680 14152 17171 25797 29021 37783 43728 47519 48794 48898 48980
    　35 4623 13422 15881 16692 17463 23675 28063 31248 41997 44246 47992 48339
    　7150 13015 17950 18214 20659 23579 25714 28328 32658 39717 39995 43322 45884
    　82 11054 11845 19085 24174 26694 41530 45954 46508 46892 48832 49097 49420
    　5789 13839 18512 25596 26478 26736 29431 32349 33384 41765 46661 49206 49543
    　13805 17786 17798 29653 30310 34870 40176 40391 43227 45292 46423 46855 49454
    　12433 27119 34645
    　32065 34998 44021
    　5158 16546 34359
    　44 33285 39929
    　39032 39296 40317
    　9885 45251 47640
    　14383 43446 44478
    　31280 39945 48472
    　27961 38221 48391
    　2927 37404 38716
    　19461 42462 46162
    　24909 25915 40636
    　11029 35538 45381
    　26880 34179 48775
    　192 6032 26853
    　4563 14952 24256
    　10003 30853 43811
    　749 36334 41363
    　100 17006 24982
    　9507 20228 31214
    　41691 44310 47083
    　24070 30411 46982
    　2727 28251 49289
    　16689 21167 32590
    　40813 41198 46175
    　8336 32714 43075
    　である
    　データ処理装置。
  2. 　前記検査行列初期値テーブルの行をiと表すとともに、前記LDPC符号のパリティ長をMと表すとき、
    　前記検査行列の2+360×(i-1)列目は、前記検査行列初期値テーブルで1の要素の位置が表される前記検査行列の1+360×(i-1)列目を、q＝M/360だけ下方向にサイクリックシフトした列である
    　請求項１に記載のデータ処理装置。
  3. 　前記検査行列の1+360×(i-1)列については、
    　　前記検査行列初期値テーブルのi行目が、前記検査行列の1+360×(i-1)列目の１の要素の行番号を表し、
    　前記検査行列の1+360×(i-1)列目以外の列である2+360×(i-1)列目から360×i列目までの各列については、
    　　前記検査行列初期値テーブルのi行目のj列目の数値をhi,jと表すとともに、前記検査行列Hのw列目の、j個目の1の要素の行番号をHw-jと表すとき、
    　　前記検査行列の1+360×(i-1)列目以外の列であるw列目の、1の要素の行番号Hw-jは、式Hw-j=mod{hi,j＋mod((w-1),360)×M/360，M)で表される
    　請求項２に記載のデータ処理装置。
  4. 　前記qは、138である
    　請求項２に記載のデータ処理装置。
  5. 　前記LDPC符号の符号ビットのパリティビットのみをインターリーブするパリティインターリーブ部をさらに備える
    　請求項１に記載のデータ処理装置。
  6. 　前記LDPC符号の符号ビットを、カラム方向にずらして記憶することによりカラムツイストインターリーブを行うカラムツイストインターリーブ部をさらに備える
    　請求項１に記載のデータ処理装置。
  7. 　前記LDPC符号の符号ビットを、所定のディジタル変調方式で定める所定数の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え部をさらに備える
    　請求項１に記載のデータ処理装置。
  8. 　前記入れ替え部は、カラム方向に記憶されてロウ方向に読み出される前記符号ビットを入れ替える
    　請求項７に記載のデータ処理装置。
  9. 　前記検査行列は、サイクル４が存在しない検査行列である
    　請求項１に記載のデータ処理装置。
  10. 　前記検査行列は、マルチエッジタイプのデンシティエボリューションによって検出される、BERが落ち始めるEb/N0である性能閾値が所定値以下になるLDPC符号のアンサンブルに属するLDPC符号の検査行列である
    　請求項１に記載のデータ処理装置。
  11. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が64800ビットで符号化率が7/30のLDPC符号に符号化する符号化ステップを備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表され、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　548 9528 12205 12770 22023 22082 25884 27421 33215 36046 43580 43953 47539
    　919 2623 5098 5514 5645 6348 9666 13795 14555 43224 44048 44948 47964
    　995 7270 17753 21272 29228 29916 31634 34055 35205 37499 37777 47490 49301
    　645 3803 8836 9470 11054 20253 29417 31243 31990 36468 38715 39932 43045
    　14572 18646 21100 26617 32033 32410 37195 38586 43833 44577 45584 46453 49515
    　6004 16982 17829 24616 28056 29646 32944 39051 42517 47086 48585 48772 49247
    　1306 1447 4898 7781 18587 25724 26672 35062 35202 37080 39781 46111 47595
    　92 3231 13043 22258 24198 28923 33303 37846 43610 44857 47322 48914 49291
    　298 12557 13469 14451 21917 23539 26310 29839 37050 38507 41377 46971 48155
    　12582 13044 21039 30600 34202 34947 37120 39108 39203 43449 46941 48542 49354
    　871 12218 12680 14152 17171 25797 29021 37783 43728 47519 48794 48898 48980
    　35 4623 13422 15881 16692 17463 23675 28063 31248 41997 44246 47992 48339
    　7150 13015 17950 18214 20659 23579 25714 28328 32658 39717 39995 43322 45884
    　82 11054 11845 19085 24174 26694 41530 45954 46508 46892 48832 49097 49420
    　5789 13839 18512 25596 26478 26736 29431 32349 33384 41765 46661 49206 49543
    　13805 17786 17798 29653 30310 34870 40176 40391 43227 45292 46423 46855 49454
    　12433 27119 34645
    　32065 34998 44021
    　5158 16546 34359
    　44 33285 39929
    　39032 39296 40317
    　9885 45251 47640
    　14383 43446 44478
    　31280 39945 48472
    　27961 38221 48391
    　2927 37404 38716
    　19461 42462 46162
    　24909 25915 40636
    　11029 35538 45381
    　26880 34179 48775
    　192 6032 26853
    　4563 14952 24256
    　10003 30853 43811
    　749 36334 41363
    　100 17006 24982
    　9507 20228 31214
    　41691 44310 47083
    　24070 30411 46982
    　2727 28251 49289
    　16689 21167 32590
    　40813 41198 46175
    　8336 32714 43075
    　である
    　データ処理方法。
  12. 　前記検査行列初期値テーブルの行をiと表すとともに、前記LDPC符号のパリティ長をMと表すとき、
    　前記検査行列の2+360×(i-1)列目は、前記検査行列初期値テーブルで1の要素の位置が表される前記検査行列の1+360×(i-1)列目を、q＝M/360だけ下方向にサイクリックシフトした列である
    　請求項１１に記載のデータ処理方法。
  13. 　前記検査行列の1+360×(i-1)列については、
    　　前記検査行列初期値テーブルのi行目が、前記検査行列の1+360×(i-1)列目の１の要素の行番号を表し、
    　前記検査行列の1+360×(i-1)列目以外の列である2+360×(i-1)列目から360×i列目までの各列については、
    　　前記検査行列初期値テーブルのi行目のj列目の数値をhi,jと表すとともに、前記検査行列Hのw列目の、j個目の1の要素の行番号をHw-jと表すとき、
    　　前記検査行列の1+360×(i-1)列目以外の列であるw列目の、1の要素の行番号Hw-jは、式Hw-j=mod{hi,j＋mod((w-1),360)×M/360，M)で表される
    　請求項１２に記載のデータ処理方法。
  14. 　前記qは、138である
    　請求項１２に記載のデータ処理方法。
  15. 　前記LDPC符号の符号ビットのパリティビットのみをインターリーブする
    　請求項１１に記載のデータ処理方法。
  16. 　前記LDPC符号の符号ビットを、カラム方向にずらして記憶することによりカラムツイストインターリーブを行う
    　請求項１１に記載のデータ処理方法。
  17. 　前記LDPC符号の符号ビットを、所定のディジタル変調方式で定める所定数の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える
    　請求項１１に記載のデータ処理方法。
  18. 　前記符号ビットの入れ替えでは、カラム方向に記憶されてロウ方向に読み出される前記符号ビットを入れ替える
    　請求項１７に記載のデータ処理方法。
  19. 　前記検査行列は、サイクル４が存在しない検査行列である
    　請求項１１に記載のデータ処理方法。
  20. 　前記検査行列は、マルチエッジタイプのデンシティエボリューションによって検出される、BERが落ち始めるEb/N0である性能閾値が所定値以下になるLDPC符号のアンサンブルに属するLDPC符号の検査行列である
    　請求項１１に記載のデータ処理方法。
  21. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が64800ビットで符号化率が7/30のLDPC符号を復号する復号部を備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表され、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　548 9528 12205 12770 22023 22082 25884 27421 33215 36046 43580 43953 47539
    　919 2623 5098 5514 5645 6348 9666 13795 14555 43224 44048 44948 47964
    　995 7270 17753 21272 29228 29916 31634 34055 35205 37499 37777 47490 49301
    　645 3803 8836 9470 11054 20253 29417 31243 31990 36468 38715 39932 43045
    　14572 18646 21100 26617 32033 32410 37195 38586 43833 44577 45584 46453 49515
    　6004 16982 17829 24616 28056 29646 32944 39051 42517 47086 48585 48772 49247
    　1306 1447 4898 7781 18587 25724 26672 35062 35202 37080 39781 46111 47595
    　92 3231 13043 22258 24198 28923 33303 37846 43610 44857 47322 48914 49291
    　298 12557 13469 14451 21917 23539 26310 29839 37050 38507 41377 46971 48155
    　12582 13044 21039 30600 34202 34947 37120 39108 39203 43449 46941 48542 49354
    　871 12218 12680 14152 17171 25797 29021 37783 43728 47519 48794 48898 48980
    　35 4623 13422 15881 16692 17463 23675 28063 31248 41997 44246 47992 48339
    　7150 13015 17950 18214 20659 23579 25714 28328 32658 39717 39995 43322 45884
    　82 11054 11845 19085 24174 26694 41530 45954 46508 46892 48832 49097 49420
    　5789 13839 18512 25596 26478 26736 29431 32349 33384 41765 46661 49206 49543
    　13805 17786 17798 29653 30310 34870 40176 40391 43227 45292 46423 46855 49454
    　12433 27119 34645
    　32065 34998 44021
    　5158 16546 34359
    　44 33285 39929
    　39032 39296 40317
    　9885 45251 47640
    　14383 43446 44478
    　31280 39945 48472
    　27961 38221 48391
    　2927 37404 38716
    　19461 42462 46162
    　24909 25915 40636
    　11029 35538 45381
    　26880 34179 48775
    　192 6032 26853
    　4563 14952 24256
    　10003 30853 43811
    　749 36334 41363
    　100 17006 24982
    　9507 20228 31214
    　41691 44310 47083
    　24070 30411 46982
    　2727 28251 49289
    　16689 21167 32590
    　40813 41198 46175
    　8336 32714 43075
    　である
    　データ処理装置。
  22. 　前記検査行列初期値テーブルの行をiと表すとともに、前記LDPC符号のパリティ長をMと表すとき、
    　前記検査行列の2+360×(i-1)列目は、前記検査行列初期値テーブルで1の要素の位置が表される前記検査行列の1+360×(i-1)列目を、q＝M/360だけ下方向にサイクリックシフトした列である
    　請求項２１に記載のデータ処理装置。
  23. 　前記検査行列の1+360×(i-1)列については、
    　　前記検査行列初期値テーブルのi行目が、前記検査行列の1+360×(i-1)列目の１の要素の行番号を表し、
    　前記検査行列の1+360×(i-1)列目以外の列である2+360×(i-1)列目から360×i列目までの各列については、
    　　前記検査行列初期値テーブルのi行目のj列目の数値をhi,jと表すとともに、前記検査行列Hのw列目の、j個目の1の要素の行番号をHw-jと表すとき、
    　　前記検査行列の1+360×(i-1)列目以外の列であるw列目の、1の要素の行番号Hw-jは、式Hw-j=mod{hi,j＋mod((w-1),360)×M/360，M)で表される
    　請求項２２に記載のデータ処理装置。
  24. 　前記qは、138である
    　請求項２２に記載のデータ処理装置。
  25. 　前記LDPC符号の符号ビットを、カラム方向にずらして記憶することによりカラムツイストインターリーブが行われている場合に、前記LDPC符号の符号ビットを元の並びに戻すカラムツイストデインターリーブを行うカラムツイストデインターリーブ部をさらに備える
    　請求項２１に記載のデータ処理装置。
  26. 　前記LDPC符号の符号ビットを、所定のディジタル変調方式で定める所定数の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え処理が行われている場合に、前記シンボルビットとして位置が入れ替えられた前記符号ビットを、元の位置に戻す逆入れ替え処理を行う逆入れ替え部をさらに備える
    　請求項２１に記載のデータ処理装置。
  27. 　前記逆入れ替え部は、ロウ方向に記憶されてカラム方向に読み出される前記符号ビットを元の位置に戻す逆入れ替え処理を行う
    　請求項２６に記載のデータ処理装置。
  28. 　前記検査行列は、サイクル４が存在しない検査行列である
    　請求項２１に記載のデータ処理装置。
  29. 　前記検査行列は、マルチエッジタイプのデンシティエボリューションによって検出される、BERが落ち始めるEb/N0である性能閾値が所定値以下になるLDPC符号のアンサンブルに属するLDPC符号の検査行列である
    　請求項２１に記載のデータ処理装置。
  30. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が64800ビットで符号化率が7/30のLDPC符号を復号する復号ステップを備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表され、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　548 9528 12205 12770 22023 22082 25884 27421 33215 36046 43580 43953 47539
    　919 2623 5098 5514 5645 6348 9666 13795 14555 43224 44048 44948 47964
    　995 7270 17753 21272 29228 29916 31634 34055 35205 37499 37777 47490 49301
    　645 3803 8836 9470 11054 20253 29417 31243 31990 36468 38715 39932 43045
    　14572 18646 21100 26617 32033 32410 37195 38586 43833 44577 45584 46453 49515
    　6004 16982 17829 24616 28056 29646 32944 39051 42517 47086 48585 48772 49247
    　1306 1447 4898 7781 18587 25724 26672 35062 35202 37080 39781 46111 47595
    　92 3231 13043 22258 24198 28923 33303 37846 43610 44857 47322 48914 49291
    　298 12557 13469 14451 21917 23539 26310 29839 37050 38507 41377 46971 48155
    　12582 13044 21039 30600 34202 34947 37120 39108 39203 43449 46941 48542 49354
    　871 12218 12680 14152 17171 25797 29021 37783 43728 47519 48794 48898 48980
    　35 4623 13422 15881 16692 17463 23675 28063 31248 41997 44246 47992 48339
    　7150 13015 17950 18214 20659 23579 25714 28328 32658 39717 39995 43322 45884
    　82 11054 11845 19085 24174 26694 41530 45954 46508 46892 48832 49097 49420
    　5789 13839 18512 25596 26478 26736 29431 32349 33384 41765 46661 49206 49543
    　13805 17786 17798 29653 30310 34870 40176 40391 43227 45292 46423 46855 49454
    　12433 27119 34645
    　32065 34998 44021
    　5158 16546 34359
    　44 33285 39929
    　39032 39296 40317
    　9885 45251 47640
    　14383 43446 44478
    　31280 39945 48472
    　27961 38221 48391
    　2927 37404 38716
    　19461 42462 46162
    　24909 25915 40636
    　11029 35538 45381
    　26880 34179 48775
    　192 6032 26853
    　4563 14952 24256
    　10003 30853 43811
    　749 36334 41363
    　100 17006 24982
    　9507 20228 31214
    　41691 44310 47083
    　24070 30411 46982
    　2727 28251 49289
    　16689 21167 32590
    　40813 41198 46175
    　8336 32714 43075
    　である
    　データ処理方法。
  31. 　前記検査行列初期値テーブルの行をiと表すとともに、前記LDPC符号のパリティ長をMと表すとき、
    　前記検査行列の2+360×(i-1)列目は、前記検査行列初期値テーブルで1の要素の位置が表される前記検査行列の1+360×(i-1)列目を、q＝M/360だけ下方向にサイクリックシフトした列である
    　請求項３０に記載のデータ処理方法。
  32. 　前記検査行列の1+360×(i-1)列については、
    　　前記検査行列初期値テーブルのi行目が、前記検査行列の1+360×(i-1)列目の１の要素の行番号を表し、
    　前記検査行列の1+360×(i-1)列目以外の列である2+360×(i-1)列目から360×i列目までの各列については、
    　　前記検査行列初期値テーブルのi行目のj列目の数値をhi,jと表すとともに、前記検査行列Hのw列目の、j個目の1の要素の行番号をHw-jと表すとき、
    　　前記検査行列の1+360×(i-1)列目以外の列であるw列目の、1の要素の行番号Hw-jは、式Hw-j=mod{hi,j＋mod((w-1),360)×M/360，M)で表される
    　請求項３１に記載のデータ処理方法。
  33. 　前記qは、138である
    　請求項３１に記載のデータ処理方法。
  34. 　前記LDPC符号の符号ビットを、カラム方向にずらして記憶することによりカラムツイストインターリーブが行われている場合に、前記LDPC符号の符号ビットを元の並びに戻すカラムツイストデインターリーブを行う
    　請求項３０に記載のデータ処理方法。
  35. 　前記LDPC符号の符号ビットを、所定のディジタル変調方式で定める所定数の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え処理が行われている場合に、前記シンボルビットとして位置が入れ替えられた前記符号ビットを、元の位置に戻す逆入れ替え処理を行う
    　請求項３０に記載のデータ処理方法。
  36. 　前記逆入れ替え処理では、ロウ方向に記憶されてカラム方向に読み出される前記符号ビットを元の位置に戻す
    　請求項３５に記載のデータ処理方法。
  37. 　前記検査行列は、サイクル４が存在しない検査行列である
    　請求項３０に記載のデータ処理方法。
  38. 　前記検査行列は、マルチエッジタイプのデンシティエボリューションによって検出される、BERが落ち始めるEb/N0である性能閾値が所定値以下になるLDPC符号のアンサンブルに属するLDPC符号の検査行列である
    　請求項３０に記載のデータ処理方法。
  39. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が64800ビットで符号化率が8/30のLDPC符号に符号化する符号化部を備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表され、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　100 3433 4111 9089 13360 24012 26305 30252 31430 31769 34689 34917 36091 40873 41983 42689 43835 44318 47109
    　3 48 124 2240 7029 21694 24565 29302 39777 42706 43631 43784 46033 47064 47079 47141 47239 47439 47479
    　2 5675 7056 12715 24128 26596 30571 38210 38586 41138 42272 43336 43444 43917 45812 46840 47245 47286 47510
    　2103 4285 10068 10702 12693 17619 18711 21309 22191 22999 37432 45646 46275 46338 46777 46860 46963 47432 47472
    　6827 8209 8606 10412 15670 19469 22205 22215 25425 29565 34843 34985 37686 39277 44625 45016 45623 47069 47250
    　58 114 1751 7913 24642 26995 40734 41486 43133 44804 45490 45725 46122 46412 47019 47080 47103 47495 47506
    　96 5952 9078 9786 17738 17888 17986 31657 34430 34763 35450 37276 42395 43223 43283 44261 45648 47014 47276
    　106 5405 9614 20500 21633 23242 28875 37238 38854 41778 42292 43883 45909 46558 46826 47292 47353 47436 47504
    　32 11217 12153 26818 27616 38783 39976 40842 43581 43703 44287 44435 44576 44774 46080 46098 46801 46813 47168
    　65 102 111 3879 11224 11772 23623 27306 28726 34663 34873 36288 39196 42003 45279 45629 46836 47021 47419
    　77 131 11275 18964 20418 22364 22635 27727 28689 29720 29781 32110 41597 42046 43952 44786 46416 46808 47200
    　87 8637 10829 23737 24117 26486 29603 34389 35509 35872 38948 40643 42698 45949 46159 46660 47041 47165 47220
    　2 58 3110 7539 8886 10422 11597 13385 27870 35895 38120 43546 44948 46272 46369 46596 47199 47317 47351
    　78 16119 27780 32231 38973 39088 40118 40231 43170 44131 44203 44878 45905 46250 47011 47113 47195 47303 47427
    　2960 6685 8830 11107 11843 12811 30030 36574 36850 36920 37706 38025 41007 43554 44109 44643 45874 46469 46565
    　125 366 10175 29860
    　45 17503 44634 45789
    　6272 19614 34408 37248
    　14785 41017 44274 46858
    　19935 22960 44726 44919
    　15247 17925 33947 37392
    　34631 39148 43287 45443
    　8544 26457 30996 38672
    　11725 31442 42167 45461
    　22357 41743 46702 47285
    　13786 26288 41358 43082
    　7306 21352 43298 47359
    　77 5188 20988 45572
    　10334 23790 40878
    　9304 29379 47450
    　22048 44762 47300
    　8529 8825 47443
    　40831 41328 46415
    　26715 43038 46498
    　26925 30797 43181
    　32434 45624 47460
    　17989 31811 47215
    　5624 25501 33016
    　5024 9037 33642
    　93 7329 46908
    　20303 42578 46780
    　16137 26869 42360
    　112 3049 46527
    　23615 29931 47360
    　23050 24267 44687
    　60 40754 47114
    　30217 36283 37445
    　127 27308 38345
    　である
    　データ処理装置。
  40. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が64800ビットで符号化率が8/30のLDPC符号に符号化する符号化ステップを備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表され、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　100 3433 4111 9089 13360 24012 26305 30252 31430 31769 34689 34917 36091 40873 41983 42689 43835 44318 47109
    　3 48 124 2240 7029 21694 24565 29302 39777 42706 43631 43784 46033 47064 47079 47141 47239 47439 47479
    　2 5675 7056 12715 24128 26596 30571 38210 38586 41138 42272 43336 43444 43917 45812 46840 47245 47286 47510
    　2103 4285 10068 10702 12693 17619 18711 21309 22191 22999 37432 45646 46275 46338 46777 46860 46963 47432 47472
    　6827 8209 8606 10412 15670 19469 22205 22215 25425 29565 34843 34985 37686 39277 44625 45016 45623 47069 47250
    　58 114 1751 7913 24642 26995 40734 41486 43133 44804 45490 45725 46122 46412 47019 47080 47103 47495 47506
    　96 5952 9078 9786 17738 17888 17986 31657 34430 34763 35450 37276 42395 43223 43283 44261 45648 47014 47276
    　106 5405 9614 20500 21633 23242 28875 37238 38854 41778 42292 43883 45909 46558 46826 47292 47353 47436 47504
    　32 11217 12153 26818 27616 38783 39976 40842 43581 43703 44287 44435 44576 44774 46080 46098 46801 46813 47168
    　65 102 111 3879 11224 11772 23623 27306 28726 34663 34873 36288 39196 42003 45279 45629 46836 47021 47419
    　77 131 11275 18964 20418 22364 22635 27727 28689 29720 29781 32110 41597 42046 43952 44786 46416 46808 47200
    　87 8637 10829 23737 24117 26486 29603 34389 35509 35872 38948 40643 42698 45949 46159 46660 47041 47165 47220
    　2 58 3110 7539 8886 10422 11597 13385 27870 35895 38120 43546 44948 46272 46369 46596 47199 47317 47351
    　78 16119 27780 32231 38973 39088 40118 40231 43170 44131 44203 44878 45905 46250 47011 47113 47195 47303 47427
    　2960 6685 8830 11107 11843 12811 30030 36574 36850 36920 37706 38025 41007 43554 44109 44643 45874 46469 46565
    　125 366 10175 29860
    　45 17503 44634 45789
    　6272 19614 34408 37248
    　14785 41017 44274 46858
    　19935 22960 44726 44919
    　15247 17925 33947 37392
    　34631 39148 43287 45443
    　8544 26457 30996 38672
    　11725 31442 42167 45461
    　22357 41743 46702 47285
    　13786 26288 41358 43082
    　7306 21352 43298 47359
    　77 5188 20988 45572
    　10334 23790 40878
    　9304 29379 47450
    　22048 44762 47300
    　8529 8825 47443
    　40831 41328 46415
    　26715 43038 46498
    　26925 30797 43181
    　32434 45624 47460
    　17989 31811 47215
    　5624 25501 33016
    　5024 9037 33642
    　93 7329 46908
    　20303 42578 46780
    　16137 26869 42360
    　112 3049 46527
    　23615 29931 47360
    　23050 24267 44687
    　60 40754 47114
    　30217 36283 37445
    　127 27308 38345
    　である
    　データ処理方法。
  41. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が64800ビットで符号化率が8/30のLDPC符号を復号する復号部を備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表され、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　100 3433 4111 9089 13360 24012 26305 30252 31430 31769 34689 34917 36091 40873 41983 42689 43835 44318 47109
    　3 48 124 2240 7029 21694 24565 29302 39777 42706 43631 43784 46033 47064 47079 47141 47239 47439 47479
    　2 5675 7056 12715 24128 26596 30571 38210 38586 41138 42272 43336 43444 43917 45812 46840 47245 47286 47510
    　2103 4285 10068 10702 12693 17619 18711 21309 22191 22999 37432 45646 46275 46338 46777 46860 46963 47432 47472
    　6827 8209 8606 10412 15670 19469 22205 22215 25425 29565 34843 34985 37686 39277 44625 45016 45623 47069 47250
    　58 114 1751 7913 24642 26995 40734 41486 43133 44804 45490 45725 46122 46412 47019 47080 47103 47495 47506
    　96 5952 9078 9786 17738 17888 17986 31657 34430 34763 35450 37276 42395 43223 43283 44261 45648 47014 47276
    　106 5405 9614 20500 21633 23242 28875 37238 38854 41778 42292 43883 45909 46558 46826 47292 47353 47436 47504
    　32 11217 12153 26818 27616 38783 39976 40842 43581 43703 44287 44435 44576 44774 46080 46098 46801 46813 47168
    　65 102 111 3879 11224 11772 23623 27306 28726 34663 34873 36288 39196 42003 45279 45629 46836 47021 47419
    　77 131 11275 18964 20418 22364 22635 27727 28689 29720 29781 32110 41597 42046 43952 44786 46416 46808 47200
    　87 8637 10829 23737 24117 26486 29603 34389 35509 35872 38948 40643 42698 45949 46159 46660 47041 47165 47220
    　2 58 3110 7539 8886 10422 11597 13385 27870 35895 38120 43546 44948 46272 46369 46596 47199 47317 47351
    　78 16119 27780 32231 38973 39088 40118 40231 43170 44131 44203 44878 45905 46250 47011 47113 47195 47303 47427
    　2960 6685 8830 11107 11843 12811 30030 36574 36850 36920 37706 38025 41007 43554 44109 44643 45874 46469 46565
    　125 366 10175 29860
    　45 17503 44634 45789
    　6272 19614 34408 37248
    　14785 41017 44274 46858
    　19935 22960 44726 44919
    　15247 17925 33947 37392
    　34631 39148 43287 45443
    　8544 26457 30996 38672
    　11725 31442 42167 45461
    　22357 41743 46702 47285
    　13786 26288 41358 43082
    　7306 21352 43298 47359
    　77 5188 20988 45572
    　10334 23790 40878
    　9304 29379 47450
    　22048 44762 47300
    　8529 8825 47443
    　40831 41328 46415
    　26715 43038 46498
    　26925 30797 43181
    　32434 45624 47460
    　17989 31811 47215
    　5624 25501 33016
    　5024 9037 33642
    　93 7329 46908
    　20303 42578 46780
    　16137 26869 42360
    　112 3049 46527
    　23615 29931 47360
    　23050 24267 44687
    　60 40754 47114
    　30217 36283 37445
    　127 27308 38345
    　である
    　データ処理装置。
  42. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が64800ビットで符号化率が8/30のLDPC符号を復号する復号ステップを備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表され、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　100 3433 4111 9089 13360 24012 26305 30252 31430 31769 34689 34917 36091 40873 41983 42689 43835 44318 47109
    　3 48 124 2240 7029 21694 24565 29302 39777 42706 43631 43784 46033 47064 47079 47141 47239 47439 47479
    　2 5675 7056 12715 24128 26596 30571 38210 38586 41138 42272 43336 43444 43917 45812 46840 47245 47286 47510
    　2103 4285 10068 10702 12693 17619 18711 21309 22191 22999 37432 45646 46275 46338 46777 46860 46963 47432 47472
    　6827 8209 8606 10412 15670 19469 22205 22215 25425 29565 34843 34985 37686 39277 44625 45016 45623 47069 47250
    　58 114 1751 7913 24642 26995 40734 41486 43133 44804 45490 45725 46122 46412 47019 47080 47103 47495 47506
    　96 5952 9078 9786 17738 17888 17986 31657 34430 34763 35450 37276 42395 43223 43283 44261 45648 47014 47276
    　106 5405 9614 20500 21633 23242 28875 37238 38854 41778 42292 43883 45909 46558 46826 47292 47353 47436 47504
    　32 11217 12153 26818 27616 38783 39976 40842 43581 43703 44287 44435 44576 44774 46080 46098 46801 46813 47168
    　65 102 111 3879 11224 11772 23623 27306 28726 34663 34873 36288 39196 42003 45279 45629 46836 47021 47419
    　77 131 11275 18964 20418 22364 22635 27727 28689 29720 29781 32110 41597 42046 43952 44786 46416 46808 47200
    　87 8637 10829 23737 24117 26486 29603 34389 35509 35872 38948 40643 42698 45949 46159 46660 47041 47165 47220
    　2 58 3110 7539 8886 10422 11597 13385 27870 35895 38120 43546 44948 46272 46369 46596 47199 47317 47351
    　78 16119 27780 32231 38973 39088 40118 40231 43170 44131 44203 44878 45905 46250 47011 47113 47195 47303 47427
    　2960 6685 8830 11107 11843 12811 30030 36574 36850 36920 37706 38025 41007 43554 44109 44643 45874 46469 46565
    　125 366 10175 29860
    　45 17503 44634 45789
    　6272 19614 34408 37248
    　14785 41017 44274 46858
    　19935 22960 44726 44919
    　15247 17925 33947 37392
    　34631 39148 43287 45443
    　8544 26457 30996 38672
    　11725 31442 42167 45461
    　22357 41743 46702 47285
    　13786 26288 41358 43082
    　7306 21352 43298 47359
    　77 5188 20988 45572
    　10334 23790 40878
    　9304 29379 47450
    　22048 44762 47300
    　8529 8825 47443
    　40831 41328 46415
    　26715 43038 46498
    　26925 30797 43181
    　32434 45624 47460
    　17989 31811 47215
    　5624 25501 33016
    　5024 9037 33642
    　93 7329 46908
    　20303 42578 46780
    　16137 26869 42360
    　112 3049 46527
    　23615 29931 47360
    　23050 24267 44687
    　60 40754 47114
    　30217 36283 37445
    　127 27308 38345
    　である
    　データ処理方法。
  43. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が64800ビットで符号化率が9/30のLDPC符号に符号化する符号化部を備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表され、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　339 4777 5366 7623 13034 13260 15107 17772 20338 21178 25914 27663 29948 37489 41021
    　3871 5812 9795 23437 24079 27699 33471 39878 40302 41038 41217 42316 42765 43675 45118
    　3699 4072 16553 21492 26210 29839 30322 34139 38227 39696 40762 41156 41269 45168 45350
    　995 12194 12494 16542 20423 21950 23519 26215 26708 30587 38352 38840 39729 41645 43210
    　3963 4315 6832 11354 21042 21084 21108 25595 33109 34029 34448 35129 38018 39012 44791
    　164 887 2902 9021 9193 16705 17850 19241 25893 33427 37416 41024 41355 44381 45303
    　1367 1495 5495 14440 18026 18130 18178 21946 24057 25663 29216 31965 38107 43907 44278
    　10763 13722 13975 18294 20813 23028 23353 24211 37366 38805 40985 41792 42495 43259 43528
    　1580 12448 21464 31246 33058 34794 35760 36021 36426 37138 37478 38199 42138 42335 45207
    　83 112 12225 15224 18205 21345 28488 34362 37195 39660 42371 42814 44509 45201 45244
    　6836 7635 11644 16591 17121 19307 21456 23544 30596 37887 38141 38581 43607 44246 45097
    　9174 14934 17131 29762 30243 31656 33251 35498 37106 37655 41462 44002 44649 45032 45230
    　33 5376 13536 17068 18581 23478 32021 32074 33716 38434 39452 42166 44305 44979 45306
    　6013 7553 10023 19354 23126 25427 27665 30239 32699 34123 36171 38898 38972 41974 45213
    　41 98 3088 8522 26252 29602 30009 30138 30948 32190 32428 32498 34273 34955 45311
    　2000 15664 20677 20792 22980 25111 31491 37611 37981 39872 41668 42336 43602 43828 45329
    　23 67 97 5339 8121 8583 20647 25425 32305 37158 40968 41578 43492 44929 45273
    　1643 3496 5121 6546 15643 16423 20602 39950 43178 43252 43683 43992 44001 44611 45125
    　11093 19172 20548 24518 28289 29246 30148 34884 40403 40745 42723 43064 44448 44723 44812
    　12748 12799 28567 41605
    　1965 4087 31879
    　27178 33638 38344
    　9580 13096 45337
    　2672 22800 43869
    　28287 31407 31975
    　2823 5108 9945
    　5891 30848 42082
    　23 41944 44909
    　909 2311 45162
    　24998 37829 44704
    　35339 40087 45019
    　16928 26505 35256
    　26462 27297 37766
    　19656 35067 38586
    　6958 17172 41412
    　72 26012 37231
    　15259 16044 30243
    　2879 12148 34601
    　36173 39731 42668
    　20670 35816 43266
    　22570 27213 30404
    　40284 44171 45313
    　17765 22514 39347
    　24711 39892 45132
    　13741 34633 44535
    　15209 31692 45280
    　11189 43771 45303
    　28294 31110 32287
    　29085 39876 45246
    　24285 36009 45347
    　6882 28921 34504
    　9256 19267 44194
    　2132 21404 28687
    　23809 34383 44540
    　である
    　データ処理装置。
  44. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が64800ビットで符号化率が9/30のLDPC符号に符号化する符号化ステップを備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表され、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　339 4777 5366 7623 13034 13260 15107 17772 20338 21178 25914 27663 29948 37489 41021
    　3871 5812 9795 23437 24079 27699 33471 39878 40302 41038 41217 42316 42765 43675 45118
    　3699 4072 16553 21492 26210 29839 30322 34139 38227 39696 40762 41156 41269 45168 45350
    　995 12194 12494 16542 20423 21950 23519 26215 26708 30587 38352 38840 39729 41645 43210
    　3963 4315 6832 11354 21042 21084 21108 25595 33109 34029 34448 35129 38018 39012 44791
    　164 887 2902 9021 9193 16705 17850 19241 25893 33427 37416 41024 41355 44381 45303
    　1367 1495 5495 14440 18026 18130 18178 21946 24057 25663 29216 31965 38107 43907 44278
    　10763 13722 13975 18294 20813 23028 23353 24211 37366 38805 40985 41792 42495 43259 43528
    　1580 12448 21464 31246 33058 34794 35760 36021 36426 37138 37478 38199 42138 42335 45207
    　83 112 12225 15224 18205 21345 28488 34362 37195 39660 42371 42814 44509 45201 45244
    　6836 7635 11644 16591 17121 19307 21456 23544 30596 37887 38141 38581 43607 44246 45097
    　9174 14934 17131 29762 30243 31656 33251 35498 37106 37655 41462 44002 44649 45032 45230
    　33 5376 13536 17068 18581 23478 32021 32074 33716 38434 39452 42166 44305 44979 45306
    　6013 7553 10023 19354 23126 25427 27665 30239 32699 34123 36171 38898 38972 41974 45213
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    　28287 31407 31975
    　2823 5108 9945
    　5891 30848 42082
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    　909 2311 45162
    　24998 37829 44704
    　35339 40087 45019
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    　22570 27213 30404
    　40284 44171 45313
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    　24711 39892 45132
    　13741 34633 44535
    　15209 31692 45280
    　11189 43771 45303
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    　29085 39876 45246
    　24285 36009 45347
    　6882 28921 34504
    　9256 19267 44194
    　2132 21404 28687
    　23809 34383 44540
    　である
    　データ処理方法。
  45. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が64800ビットで符号化率が9/30のLDPC符号を復号する復号部を備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表され、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　339 4777 5366 7623 13034 13260 15107 17772 20338 21178 25914 27663 29948 37489 41021
    　3871 5812 9795 23437 24079 27699 33471 39878 40302 41038 41217 42316 42765 43675 45118
    　3699 4072 16553 21492 26210 29839 30322 34139 38227 39696 40762 41156 41269 45168 45350
    　995 12194 12494 16542 20423 21950 23519 26215 26708 30587 38352 38840 39729 41645 43210
    　3963 4315 6832 11354 21042 21084 21108 25595 33109 34029 34448 35129 38018 39012 44791
    　164 887 2902 9021 9193 16705 17850 19241 25893 33427 37416 41024 41355 44381 45303
    　1367 1495 5495 14440 18026 18130 18178 21946 24057 25663 29216 31965 38107 43907 44278
    　10763 13722 13975 18294 20813 23028 23353 24211 37366 38805 40985 41792 42495 43259 43528
    　1580 12448 21464 31246 33058 34794 35760 36021 36426 37138 37478 38199 42138 42335 45207
    　83 112 12225 15224 18205 21345 28488 34362 37195 39660 42371 42814 44509 45201 45244
    　6836 7635 11644 16591 17121 19307 21456 23544 30596 37887 38141 38581 43607 44246 45097
    　9174 14934 17131 29762 30243 31656 33251 35498 37106 37655 41462 44002 44649 45032 45230
    　33 5376 13536 17068 18581 23478 32021 32074 33716 38434 39452 42166 44305 44979 45306
    　6013 7553 10023 19354 23126 25427 27665 30239 32699 34123 36171 38898 38972 41974 45213
    　41 98 3088 8522 26252 29602 30009 30138 30948 32190 32428 32498 34273 34955 45311
    　2000 15664 20677 20792 22980 25111 31491 37611 37981 39872 41668 42336 43602 43828 45329
    　23 67 97 5339 8121 8583 20647 25425 32305 37158 40968 41578 43492 44929 45273
    　1643 3496 5121 6546 15643 16423 20602 39950 43178 43252 43683 43992 44001 44611 45125
    　11093 19172 20548 24518 28289 29246 30148 34884 40403 40745 42723 43064 44448 44723 44812
    　12748 12799 28567 41605
    　1965 4087 31879
    　27178 33638 38344
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    　28287 31407 31975
    　2823 5108 9945
    　5891 30848 42082
    　23 41944 44909
    　909 2311 45162
    　24998 37829 44704
    　35339 40087 45019
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    　26462 27297 37766
    　19656 35067 38586
    　6958 17172 41412
    　72 26012 37231
    　15259 16044 30243
    　2879 12148 34601
    　36173 39731 42668
    　20670 35816 43266
    　22570 27213 30404
    　40284 44171 45313
    　17765 22514 39347
    　24711 39892 45132
    　13741 34633 44535
    　15209 31692 45280
    　11189 43771 45303
    　28294 31110 32287
    　29085 39876 45246
    　24285 36009 45347
    　6882 28921 34504
    　9256 19267 44194
    　2132 21404 28687
    　23809 34383 44540
    　である
    　データ処理装置。
  46. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が64800ビットで符号化率が9/30のLDPC符号を復号する復号ステップを備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表され、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　339 4777 5366 7623 13034 13260 15107 17772 20338 21178 25914 27663 29948 37489 41021
    　3871 5812 9795 23437 24079 27699 33471 39878 40302 41038 41217 42316 42765 43675 45118
    　3699 4072 16553 21492 26210 29839 30322 34139 38227 39696 40762 41156 41269 45168 45350
    　995 12194 12494 16542 20423 21950 23519 26215 26708 30587 38352 38840 39729 41645 43210
    　3963 4315 6832 11354 21042 21084 21108 25595 33109 34029 34448 35129 38018 39012 44791
    　164 887 2902 9021 9193 16705 17850 19241 25893 33427 37416 41024 41355 44381 45303
    　1367 1495 5495 14440 18026 18130 18178 21946 24057 25663 29216 31965 38107 43907 44278
    　10763 13722 13975 18294 20813 23028 23353 24211 37366 38805 40985 41792 42495 43259 43528
    　1580 12448 21464 31246 33058 34794 35760 36021 36426 37138 37478 38199 42138 42335 45207
    　83 112 12225 15224 18205 21345 28488 34362 37195 39660 42371 42814 44509 45201 45244
    　6836 7635 11644 16591 17121 19307 21456 23544 30596 37887 38141 38581 43607 44246 45097
    　9174 14934 17131 29762 30243 31656 33251 35498 37106 37655 41462 44002 44649 45032 45230
    　33 5376 13536 17068 18581 23478 32021 32074 33716 38434 39452 42166 44305 44979 45306
    　6013 7553 10023 19354 23126 25427 27665 30239 32699 34123 36171 38898 38972 41974 45213
    　41 98 3088 8522 26252 29602 30009 30138 30948 32190 32428 32498 34273 34955 45311
    　2000 15664 20677 20792 22980 25111 31491 37611 37981 39872 41668 42336 43602 43828 45329
    　23 67 97 5339 8121 8583 20647 25425 32305 37158 40968 41578 43492 44929 45273
    　1643 3496 5121 6546 15643 16423 20602 39950 43178 43252 43683 43992 44001 44611 45125
    　11093 19172 20548 24518 28289 29246 30148 34884 40403 40745 42723 43064 44448 44723 44812
    　12748 12799 28567 41605
    　1965 4087 31879
    　27178 33638 38344
    　9580 13096 45337
    　2672 22800 43869
    　28287 31407 31975
    　2823 5108 9945
    　5891 30848 42082
    　23 41944 44909
    　909 2311 45162
    　24998 37829 44704
    　35339 40087 45019
    　16928 26505 35256
    　26462 27297 37766
    　19656 35067 38586
    　6958 17172 41412
    　72 26012 37231
    　15259 16044 30243
    　2879 12148 34601
    　36173 39731 42668
    　20670 35816 43266
    　22570 27213 30404
    　40284 44171 45313
    　17765 22514 39347
    　24711 39892 45132
    　13741 34633 44535
    　15209 31692 45280
    　11189 43771 45303
    　28294 31110 32287
    　29085 39876 45246
    　24285 36009 45347
    　6882 28921 34504
    　9256 19267 44194
    　2132 21404 28687
    　23809 34383 44540
    　である
    　データ処理方法。
  47. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が64800ビットで符号化率が10/30のLDPC符号に符号化する符号化部を備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表され、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　867 2733 2978 8947 10214 11810 13566 15922 18838 20543 25845 29179 30055 31284 33447 34330 35081 35605 36268 39563 42331 43174
    　2765 6017 6394 6769 12351 13567 15195 19900 23094 27077 28626 28914 32219 33106 33662 33905 34878 37861 39749 39862 40976 42690
    　2343 4231 7603 7789 8396 8783 15636 16221 20591 21538 24008 25117 25663 26817 29692 30937 31472 32070 33793 39506 41763 43172
    　8536 10705 10960 11206 12513 15399 17108 17224 17512 20180 25288 27824 28958 30600 36792 36828 38891 39575 39581 42342 42914 42961
    　9 107 681 1195 9957 14055 21420 23279 26129 32044 35750 37065 37092 37165 37179 40127 40835 41476 41564 41571 42576 42910
    　86 1760 6842 8119 8904 12644 17603 18189 20018 22259 22654 25620 27606 27833 28002 31053 31814 31848 35573 36133 40698 41370
    　28 115 4354 9276 11229 11252 13848 21112 22851 29912 32453 34693 37344 37420 40926 40992 41063 41762 41856 42012 42642 43045
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    　54 2470 2728 3177 3484 8267 9351 17523 18513 21119 22947 23771 26569 27308 31217 35887 36449 38529 40424 41873 42146 42706
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    　64 76 709 1155 3162 7099 8740 9670 12678 21126 29239 29844 31248 32001 35243 36814 38008 42050 42149 42631 42705 43119
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    　18059 28398 40623
    　23776 30190 32880
    　4676 13593 21791
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    　14338 31982 41789
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    　5 87 6639
    　5529 42541 43173
    　15512 31740 35801
    　44 86 43183
    　26027 26995 36455
    　16485 30090 34537
    　22276 40174 42367
    　10781 18230 18766
    　9984 42877 43027
    　11108 20618 41626
    　8496 42994 43171
    　10581 25803 42606
    　4989 14002 29020
    　35032 39378 41455
    　109 11667 42914
    　12471 14022 35477
    　31761 34625 36228
    　1228 6013 43110
    　22355 37905 40784
    　12740 21805 31648
    　4202 28639 32213
    　10697 31674 42998
    　4092 23877 34360
    　54 9459 16450
    　1 56 33675
    　18163 31951 42528
    　50 5655 35891
    　47 35033 40356
    　29097 32786 35931
    　9532 27004 43009
    　である
    　データ処理装置。
  48. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が64800ビットで符号化率が10/30のLDPC符号に符号化する符号化ステップを備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表され、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　867 2733 2978 8947 10214 11810 13566 15922 18838 20543 25845 29179 30055 31284 33447 34330 35081 35605 36268 39563 42331 43174
    　2765 6017 6394 6769 12351 13567 15195 19900 23094 27077 28626 28914 32219 33106 33662 33905 34878 37861 39749 39862 40976 42690
    　2343 4231 7603 7789 8396 8783 15636 16221 20591 21538 24008 25117 25663 26817 29692 30937 31472 32070 33793 39506 41763 43172
    　8536 10705 10960 11206 12513 15399 17108 17224 17512 20180 25288 27824 28958 30600 36792 36828 38891 39575 39581 42342 42914 42961
    　9 107 681 1195 9957 14055 21420 23279 26129 32044 35750 37065 37092 37165 37179 40127 40835 41476 41564 41571 42576 42910
    　86 1760 6842 8119 8904 12644 17603 18189 20018 22259 22654 25620 27606 27833 28002 31053 31814 31848 35573 36133 40698 41370
    　28 115 4354 9276 11229 11252 13848 21112 22851 29912 32453 34693 37344 37420 40926 40992 41063 41762 41856 42012 42642 43045
    　1589 7190 7221 7668 11805 14071 14367 14629 17087 19579 19861 25505 35471 35514 37495 38375 40286 40330 40402 41662 42638 43126
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    　64 76 709 1155 3162 7099 8740 9670 12678 21126 29239 29844 31248 32001 35243 36814 38008 42050 42149 42631 42705 43119
    　17670 40897 42359
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    　5458 5508 30504
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    　4676 13593 21791
    　19 2832 27959
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    　21572 42838 42923
    　5 87 6639
    　5529 42541 43173
    　15512 31740 35801
    　44 86 43183
    　26027 26995 36455
    　16485 30090 34537
    　22276 40174 42367
    　10781 18230 18766
    　9984 42877 43027
    　11108 20618 41626
    　8496 42994 43171
    　10581 25803 42606
    　4989 14002 29020
    　35032 39378 41455
    　109 11667 42914
    　12471 14022 35477
    　31761 34625 36228
    　1228 6013 43110
    　22355 37905 40784
    　12740 21805 31648
    　4202 28639 32213
    　10697 31674 42998
    　4092 23877 34360
    　54 9459 16450
    　1 56 33675
    　18163 31951 42528
    　50 5655 35891
    　47 35033 40356
    　29097 32786 35931
    　9532 27004 43009
    　である
    　データ処理方法。
  49. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が64800ビットで符号化率が10/30のLDPC符号を復号する復号部を備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表され、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　867 2733 2978 8947 10214 11810 13566 15922 18838 20543 25845 29179 30055 31284 33447 34330 35081 35605 36268 39563 42331 43174
    　2765 6017 6394 6769 12351 13567 15195 19900 23094 27077 28626 28914 32219 33106 33662 33905 34878 37861 39749 39862 40976 42690
    　2343 4231 7603 7789 8396 8783 15636 16221 20591 21538 24008 25117 25663 26817 29692 30937 31472 32070 33793 39506 41763 43172
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    　39 80 385 1386 3397 5234 14733 16955 17656 23262 23463 25340 31638 31676 32683 37130 37641 39064 41839 42193 42495 43063
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    　33 183 968 5477 6173 7363 10358 12597 14468 18025 23369 23387 24723 25254 28299 28989 31675 32776 35077 40241 41572 42035
    　36 2529 2543 3891 7108 9002 9481 16496 19796 26687 27343 33300 35495 37070 39247 40126 41758 41892 42124 42622 42738 43100
    　91 6897 8794 9581 12922 15711 18539 19227 21592 22906 26449 29804 30895 31538 31930 33392 38006 38294 38705 38952 39005 42120
    　64 76 709 1155 3162 7099 8740 9670 12678 21126 29239 29844 31248 32001 35243 36814 38008 42050 42149 42631 42705 43119
    　17670 40897 42359
    　17471 20895 32101
    　5458 5508 30504
    　17291 19627 27186
    　14600 41106 43103
    　18059 28398 40623
    　23776 30190 32880
    　4676 13593 21791
    　19 2832 27959
    　6193 21762 42854
    　64 16088 42982
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    　14338 31982 41789
    　21572 42838 42923
    　5 87 6639
    　5529 42541 43173
    　15512 31740 35801
    　44 86 43183
    　26027 26995 36455
    　16485 30090 34537
    　22276 40174 42367
    　10781 18230 18766
    　9984 42877 43027
    　11108 20618 41626
    　8496 42994 43171
    　10581 25803 42606
    　4989 14002 29020
    　35032 39378 41455
    　109 11667 42914
    　12471 14022 35477
    　31761 34625 36228
    　1228 6013 43110
    　22355 37905 40784
    　12740 21805 31648
    　4202 28639 32213
    　10697 31674 42998
    　4092 23877 34360
    　54 9459 16450
    　1 56 33675
    　18163 31951 42528
    　50 5655 35891
    　47 35033 40356
    　29097 32786 35931
    　9532 27004 43009
    　である
    　データ処理装置。
  50. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が64800ビットで符号化率が10/30のLDPC符号を復号する復号ステップを備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表され、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　867 2733 2978 8947 10214 11810 13566 15922 18838 20543 25845 29179 30055 31284 33447 34330 35081 35605 36268 39563 42331 43174
    　2765 6017 6394 6769 12351 13567 15195 19900 23094 27077 28626 28914 32219 33106 33662 33905 34878 37861 39749 39862 40976 42690
    　2343 4231 7603 7789 8396 8783 15636 16221 20591 21538 24008 25117 25663 26817 29692 30937 31472 32070 33793 39506 41763 43172
    　8536 10705 10960 11206 12513 15399 17108 17224 17512 20180 25288 27824 28958 30600 36792 36828 38891 39575 39581 42342 42914 42961
    　9 107 681 1195 9957 14055 21420 23279 26129 32044 35750 37065 37092 37165 37179 40127 40835 41476 41564 41571 42576 42910
    　86 1760 6842 8119 8904 12644 17603 18189 20018 22259 22654 25620 27606 27833 28002 31053 31814 31848 35573 36133 40698 41370
    　28 115 4354 9276 11229 11252 13848 21112 22851 29912 32453 34693 37344 37420 40926 40992 41063 41762 41856 42012 42642 43045
    　1589 7190 7221 7668 11805 14071 14367 14629 17087 19579 19861 25505 35471 35514 37495 38375 40286 40330 40402 41662 42638 43126
    　76 99 3237 5137 7982 9598 13470 14045 26680 27058 32025 32235 34601 35658 36841 38408 40517 40987 41400 41861 42691 42772
    　54 2470 2728 3177 3484 8267 9351 17523 18513 21119 22947 23771 26569 27308 31217 35887 36449 38529 40424 41873 42146 42706
    　39 80 385 1386 3397 5234 14733 16955 17656 23262 23463 25340 31638 31676 32683 37130 37641 39064 41839 42193 42495 43063
    　62 573 11847 14616 16033 16064 16302 18776 19434 23845 23873 25937 27741 32244 32612 33554 38445 38480 38610 40933 42386 42520
    　33 183 968 5477 6173 7363 10358 12597 14468 18025 23369 23387 24723 25254 28299 28989 31675 32776 35077 40241 41572 42035
    　36 2529 2543 3891 7108 9002 9481 16496 19796 26687 27343 33300 35495 37070 39247 40126 41758 41892 42124 42622 42738 43100
    　91 6897 8794 9581 12922 15711 18539 19227 21592 22906 26449 29804 30895 31538 31930 33392 38006 38294 38705 38952 39005 42120
    　64 76 709 1155 3162 7099 8740 9670 12678 21126 29239 29844 31248 32001 35243 36814 38008 42050 42149 42631 42705 43119
    　17670 40897 42359
    　17471 20895 32101
    　5458 5508 30504
    　17291 19627 27186
    　14600 41106 43103
    　18059 28398 40623
    　23776 30190 32880
    　4676 13593 21791
    　19 2832 27959
    　6193 21762 42854
    　64 16088 42982
    　29425 35004 42209
    　14338 31982 41789
    　21572 42838 42923
    　5 87 6639
    　5529 42541 43173
    　15512 31740 35801
    　44 86 43183
    　26027 26995 36455
    　16485 30090 34537
    　22276 40174 42367
    　10781 18230 18766
    　9984 42877 43027
    　11108 20618 41626
    　8496 42994 43171
    　10581 25803 42606
    　4989 14002 29020
    　35032 39378 41455
    　109 11667 42914
    　12471 14022 35477
    　31761 34625 36228
    　1228 6013 43110
    　22355 37905 40784
    　12740 21805 31648
    　4202 28639 32213
    　10697 31674 42998
    　4092 23877 34360
    　54 9459 16450
    　1 56 33675
    　18163 31951 42528
    　50 5655 35891
    　47 35033 40356
    　29097 32786 35931
    　9532 27004 43009
    　である
    　データ処理方法。
  51. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が64800ビットで符号化率が11/30のLDPC符号に符号化する符号化部を備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表され、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　3208 6587 9493 9539 12368 12501 14811 15784 17625 18654 18721 19471 19503 20079 20411 20876 21493 22083 22430 27275 29322 32758 33227 33347 33715 34472 34711 38450 39151 39709 39862 40093 40497 40912
    　42 1118 3086 5466 6379 8483 9051 9330 13250 13898 14055 15033 18094 21429 22652 25251 28709 29909 30233 30472 30635 31367 32603 33614 33708 36404 36530 37039 37782 38115 38307 40225 40597 40822
    　5939 11990 15027 15162 16503 17171 17806 17902 18031 18077 21216 22134 22660 24170 28558 29364 30003 31128 32674 33103 33361 34196 34435 34626 34991 35974 36022 37459 38170 38709 39774 39960 40571 40858
    　63 3871 9148 10328 12830 12912 18361 18839 20122 23126 23795 28612 30350 32251 32750 33762 33866 36188 36979 37562 37836 38536 38705 38829 39609 40219 40324 40336 40367 40638 40699 40809 40987 41019
    　36 70 104 3737 5028 19023 19575 19746 23840 24611 24661 26741 27749 30359 31027 31509 32621 32859 33830 34619 35281 35479 36796 37344 37555 38993 39088 39445 40276 40299 40762 40771 40835 40967
    　113 2313 4411 5858 9909 10426 18955 21663 21884 24105 24472 26944 27826 28574 28689 29579 30903 32352 33334 36408 36795 36805 37112 37121 38731 39080 39739 40007 40326 40356 40472 40476 40622 40778
    　54 84 3529 5202 9825 9900 10846 12104 13332 14493 14584 23772 24084 25786 25963 26145 28306 29514 30050 30060 33171 33416 33657 33951 34908 37715 37854 38088 38966 39148 40166 40633 40746 40939
    　105 8722 10244 12148 13029 16368 18186 19660 19830 21616 22256 22534 23100 23219 25473 26585 29858 32350 33305 34290 34356 34675 35297 37052 37144 37934 38201 39867 40270 40539 40781 40804 40944 40966
    　53 61 82 96 2665 6552 9517 15693 17214 17588 18347 19039 20679 21962 24255 25861 27117 27919 30691 36195 36379 37031 37309 37535 37793 38198 38212 38595 38808 38911 39474 39677 40135 40935
    　15 67 723 2962 4991 5285 11583 13398 16301 16338 20996 21510 25697 28214 29143 30539 30573 31108 32500 32506 32727 32755 36134 37226 37655 37799 39219 39626 39980 40093 40105 40628 40634 40816
    　18854 37884 40104 40772
    　35209 40379 40447 40508
    　3049 36078 39403 40402
    　19118 27981 35730 36649
    　20465 28570 39076 40910
    　24047 31275 39790 40126
    　31041 33526 34162 39092
    　1152 8976 24071 35698
    　3 27991 31485 40934
    　5245 20676 30579 38823
    　47 11196 38674 38894
    　14920 15270 16047 40928
    　23974 30146 39805 40911
    　8791 16641 25060 31681
    　1147 4233 34386 37802
    　58 5354 22265 41018
    　869 3078 39882 40730
    　1071 6322 9163 10642
    　7235 32596 35540 37487
    　26910 35537 40830 41035
    　81 11905 16179 19558
    　29 41 5161 12173
    　3043 5574 9993 26058
    　875 36935 39423 40956
    　3362 19166 20017 39729
    　12893 16403 33880 37115
    　9980 27100 28525 36786
    　3218 12776 40651 40703
    　7669 25783 32781 34504
    　25951 34595 39049 40597
    　11271 35112 35290 40600
    　5330 38324 40325 40986
    　58 24777 40560 40835
    　23895 25427 33552 37472
    　2811 4731 11601 39912
    　109 39021 40611 40754
    　79 15387 30999 40978
    　31162 34975 38844 39784
    　34891 37007 39433 40102
    　42 9072 21526 22610
    　20243 20499 24418 29056
    　7951 26469 29729 40956
    　6 10833 13188 15714
    　7910 20652 40574 40874
    　14586 24839 37804 40722
    　1103 11381 21050 30084
    　10 9032 20123 28528
    　19477 29966 37702 37766
    　131 31352 39069 40971
    　34 7368 17799 27467
    　16767 27584 32869 34769
    　31515 34543 36230 40752
    　15098 25451 26402 27629
    　149 10388 24558 40709
    　6997 7288 23995 29893
    　346 12245 13843 40402
    　である
    　データ処理装置。
  52. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、情報ビットを、符号長が64800ビットで符号化率が11/30のLDPC符号に符号化する符号化ステップを備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表され、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　3208 6587 9493 9539 12368 12501 14811 15784 17625 18654 18721 19471 19503 20079 20411 20876 21493 22083 22430 27275 29322 32758 33227 33347 33715 34472 34711 38450 39151 39709 39862 40093 40497 40912
    　42 1118 3086 5466 6379 8483 9051 9330 13250 13898 14055 15033 18094 21429 22652 25251 28709 29909 30233 30472 30635 31367 32603 33614 33708 36404 36530 37039 37782 38115 38307 40225 40597 40822
    　5939 11990 15027 15162 16503 17171 17806 17902 18031 18077 21216 22134 22660 24170 28558 29364 30003 31128 32674 33103 33361 34196 34435 34626 34991 35974 36022 37459 38170 38709 39774 39960 40571 40858
    　63 3871 9148 10328 12830 12912 18361 18839 20122 23126 23795 28612 30350 32251 32750 33762 33866 36188 36979 37562 37836 38536 38705 38829 39609 40219 40324 40336 40367 40638 40699 40809 40987 41019
    　36 70 104 3737 5028 19023 19575 19746 23840 24611 24661 26741 27749 30359 31027 31509 32621 32859 33830 34619 35281 35479 36796 37344 37555 38993 39088 39445 40276 40299 40762 40771 40835 40967
    　113 2313 4411 5858 9909 10426 18955 21663 21884 24105 24472 26944 27826 28574 28689 29579 30903 32352 33334 36408 36795 36805 37112 37121 38731 39080 39739 40007 40326 40356 40472 40476 40622 40778
    　54 84 3529 5202 9825 9900 10846 12104 13332 14493 14584 23772 24084 25786 25963 26145 28306 29514 30050 30060 33171 33416 33657 33951 34908 37715 37854 38088 38966 39148 40166 40633 40746 40939
    　105 8722 10244 12148 13029 16368 18186 19660 19830 21616 22256 22534 23100 23219 25473 26585 29858 32350 33305 34290 34356 34675 35297 37052 37144 37934 38201 39867 40270 40539 40781 40804 40944 40966
    　53 61 82 96 2665 6552 9517 15693 17214 17588 18347 19039 20679 21962 24255 25861 27117 27919 30691 36195 36379 37031 37309 37535 37793 38198 38212 38595 38808 38911 39474 39677 40135 40935
    　15 67 723 2962 4991 5285 11583 13398 16301 16338 20996 21510 25697 28214 29143 30539 30573 31108 32500 32506 32727 32755 36134 37226 37655 37799 39219 39626 39980 40093 40105 40628 40634 40816
    　18854 37884 40104 40772
    　35209 40379 40447 40508
    　3049 36078 39403 40402
    　19118 27981 35730 36649
    　20465 28570 39076 40910
    　24047 31275 39790 40126
    　31041 33526 34162 39092
    　1152 8976 24071 35698
    　3 27991 31485 40934
    　5245 20676 30579 38823
    　47 11196 38674 38894
    　14920 15270 16047 40928
    　23974 30146 39805 40911
    　8791 16641 25060 31681
    　1147 4233 34386 37802
    　58 5354 22265 41018
    　869 3078 39882 40730
    　1071 6322 9163 10642
    　7235 32596 35540 37487
    　26910 35537 40830 41035
    　81 11905 16179 19558
    　29 41 5161 12173
    　3043 5574 9993 26058
    　875 36935 39423 40956
    　3362 19166 20017 39729
    　12893 16403 33880 37115
    　9980 27100 28525 36786
    　3218 12776 40651 40703
    　7669 25783 32781 34504
    　25951 34595 39049 40597
    　11271 35112 35290 40600
    　5330 38324 40325 40986
    　58 24777 40560 40835
    　23895 25427 33552 37472
    　2811 4731 11601 39912
    　109 39021 40611 40754
    　79 15387 30999 40978
    　31162 34975 38844 39784
    　34891 37007 39433 40102
    　42 9072 21526 22610
    　20243 20499 24418 29056
    　7951 26469 29729 40956
    　6 10833 13188 15714
    　7910 20652 40574 40874
    　14586 24839 37804 40722
    　1103 11381 21050 30084
    　10 9032 20123 28528
    　19477 29966 37702 37766
    　131 31352 39069 40971
    　34 7368 17799 27467
    　16767 27584 32869 34769
    　31515 34543 36230 40752
    　15098 25451 26402 27629
    　149 10388 24558 40709
    　6997 7288 23995 29893
    　346 12245 13843 40402
    　である
    　データ処理方法。
  53. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が64800ビットで符号化率が11/30のLDPC符号を復号する復号部を備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表され、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　3208 6587 9493 9539 12368 12501 14811 15784 17625 18654 18721 19471 19503 20079 20411 20876 21493 22083 22430 27275 29322 32758 33227 33347 33715 34472 34711 38450 39151 39709 39862 40093 40497 40912
    　42 1118 3086 5466 6379 8483 9051 9330 13250 13898 14055 15033 18094 21429 22652 25251 28709 29909 30233 30472 30635 31367 32603 33614 33708 36404 36530 37039 37782 38115 38307 40225 40597 40822
    　5939 11990 15027 15162 16503 17171 17806 17902 18031 18077 21216 22134 22660 24170 28558 29364 30003 31128 32674 33103 33361 34196 34435 34626 34991 35974 36022 37459 38170 38709 39774 39960 40571 40858
    　63 3871 9148 10328 12830 12912 18361 18839 20122 23126 23795 28612 30350 32251 32750 33762 33866 36188 36979 37562 37836 38536 38705 38829 39609 40219 40324 40336 40367 40638 40699 40809 40987 41019
    　36 70 104 3737 5028 19023 19575 19746 23840 24611 24661 26741 27749 30359 31027 31509 32621 32859 33830 34619 35281 35479 36796 37344 37555 38993 39088 39445 40276 40299 40762 40771 40835 40967
    　113 2313 4411 5858 9909 10426 18955 21663 21884 24105 24472 26944 27826 28574 28689 29579 30903 32352 33334 36408 36795 36805 37112 37121 38731 39080 39739 40007 40326 40356 40472 40476 40622 40778
    　54 84 3529 5202 9825 9900 10846 12104 13332 14493 14584 23772 24084 25786 25963 26145 28306 29514 30050 30060 33171 33416 33657 33951 34908 37715 37854 38088 38966 39148 40166 40633 40746 40939
    　105 8722 10244 12148 13029 16368 18186 19660 19830 21616 22256 22534 23100 23219 25473 26585 29858 32350 33305 34290 34356 34675 35297 37052 37144 37934 38201 39867 40270 40539 40781 40804 40944 40966
    　53 61 82 96 2665 6552 9517 15693 17214 17588 18347 19039 20679 21962 24255 25861 27117 27919 30691 36195 36379 37031 37309 37535 37793 38198 38212 38595 38808 38911 39474 39677 40135 40935
    　15 67 723 2962 4991 5285 11583 13398 16301 16338 20996 21510 25697 28214 29143 30539 30573 31108 32500 32506 32727 32755 36134 37226 37655 37799 39219 39626 39980 40093 40105 40628 40634 40816
    　18854 37884 40104 40772
    　35209 40379 40447 40508
    　3049 36078 39403 40402
    　19118 27981 35730 36649
    　20465 28570 39076 40910
    　24047 31275 39790 40126
    　31041 33526 34162 39092
    　1152 8976 24071 35698
    　3 27991 31485 40934
    　5245 20676 30579 38823
    　47 11196 38674 38894
    　14920 15270 16047 40928
    　23974 30146 39805 40911
    　8791 16641 25060 31681
    　1147 4233 34386 37802
    　58 5354 22265 41018
    　869 3078 39882 40730
    　1071 6322 9163 10642
    　7235 32596 35540 37487
    　26910 35537 40830 41035
    　81 11905 16179 19558
    　29 41 5161 12173
    　3043 5574 9993 26058
    　875 36935 39423 40956
    　3362 19166 20017 39729
    　12893 16403 33880 37115
    　9980 27100 28525 36786
    　3218 12776 40651 40703
    　7669 25783 32781 34504
    　25951 34595 39049 40597
    　11271 35112 35290 40600
    　5330 38324 40325 40986
    　58 24777 40560 40835
    　23895 25427 33552 37472
    　2811 4731 11601 39912
    　109 39021 40611 40754
    　79 15387 30999 40978
    　31162 34975 38844 39784
    　34891 37007 39433 40102
    　42 9072 21526 22610
    　20243 20499 24418 29056
    　7951 26469 29729 40956
    　6 10833 13188 15714
    　7910 20652 40574 40874
    　14586 24839 37804 40722
    　1103 11381 21050 30084
    　10 9032 20123 28528
    　19477 29966 37702 37766
    　131 31352 39069 40971
    　34 7368 17799 27467
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    　31515 34543 36230 40752
    　15098 25451 26402 27629
    　149 10388 24558 40709
    　6997 7288 23995 29893
    　346 12245 13843 40402
    　である
    　データ処理装置。
  54. 　LDPC(Low Density Parity Check)符号の検査行列に基づき、符号長が64800ビットで符号化率が11/30のLDPC符号を復号する復号ステップを備え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部と前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表され、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　3208 6587 9493 9539 12368 12501 14811 15784 17625 18654 18721 19471 19503 20079 20411 20876 21493 22083 22430 27275 29322 32758 33227 33347 33715 34472 34711 38450 39151 39709 39862 40093 40497 40912
    　42 1118 3086 5466 6379 8483 9051 9330 13250 13898 14055 15033 18094 21429 22652 25251 28709 29909 30233 30472 30635 31367 32603 33614 33708 36404 36530 37039 37782 38115 38307 40225 40597 40822
    　5939 11990 15027 15162 16503 17171 17806 17902 18031 18077 21216 22134 22660 24170 28558 29364 30003 31128 32674 33103 33361 34196 34435 34626 34991 35974 36022 37459 38170 38709 39774 39960 40571 40858
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    　36 70 104 3737 5028 19023 19575 19746 23840 24611 24661 26741 27749 30359 31027 31509 32621 32859 33830 34619 35281 35479 36796 37344 37555 38993 39088 39445 40276 40299 40762 40771 40835 40967
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    　3362 19166 20017 39729
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    　7669 25783 32781 34504
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    　2811 4731 11601 39912
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    　10 9032 20123 28528
    　19477 29966 37702 37766
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    　である
    　データ処理方法。
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