RU2015132106A - Устройство обработки данных и способ обработки данных - Google Patents

Устройство обработки данных и способ обработки данных Download PDF

Info

Publication number
RU2015132106A
RU2015132106A RU2015132106A RU2015132106A RU2015132106A RU 2015132106 A RU2015132106 A RU 2015132106A RU 2015132106 A RU2015132106 A RU 2015132106A RU 2015132106 A RU2015132106 A RU 2015132106A RU 2015132106 A RU2015132106 A RU 2015132106A
Authority
RU
Russia
Prior art keywords
parity
matrix
bit
information
code
Prior art date
Application number
RU2015132106A
Other languages
English (en)
Other versions
RU2654132C2 (ru
Inventor
Юдзи СИНОХАРА
Макико Ямамото
Original Assignee
Сони Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Сони Корпорейшн filed Critical Сони Корпорейшн
Publication of RU2015132106A publication Critical patent/RU2015132106A/ru
Application granted granted Critical
Publication of RU2654132C2 publication Critical patent/RU2654132C2/ru

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/033—Theoretical methods to calculate these checking codes
    • H03M13/036—Heuristic code construction methods, i.e. code construction or code search based on using trial-and-error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/1151—Algebraically constructed LDPC codes, e.g. LDPC codes derived from Euclidean geometries [EG-LDPC codes]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H03M13/1165—QC-LDPC codes as defined for the digital video broadcasting [DVB] specifications, e.g. DVB-Satellite [DVB-S2]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
    • H03M13/255—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with Low Density Parity Check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/2707—Simple row-column interleaver, i.e. pure block interleaving
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/271—Row-column interleaver with permutations, e.g. block interleaving with inter-row, inter-column, intra-row or intra-column permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/35—Unequal or adaptive error protection, e.g. by providing a different level of protection according to significance of source information or by adapting the coding according to the change of transmission channel characteristics
    • H03M13/356—Unequal error protection [UEP]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/615—Use of computational or mathematical techniques
    • H03M13/616—Matrix operations, especially for generator matrices or check matrices, e.g. column or row permutations
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0071—Use of interleaving
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Computational Mathematics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Analysis (AREA)
  • Multimedia (AREA)
  • Algebra (AREA)
  • Computing Systems (AREA)
  • Discrete Mathematics (AREA)
  • Error Detection And Correction (AREA)

Claims (271)

1. Устройство обработки данных, содержащее:
блок кодирования, выполненный с возможностью кодировать бит информации в LDPC-коде с кодовой длиной 64800 битов и скоростью кодирования 7/30 на основании матрицы контроля четности LDPC-кода (кода с низкой плотностью проверок на четность), при этом,
LDPC-код включает в себя бит информации и бит четности,
матрица контроля четности включает в себя часть информационной матрицы, соответствующую биту информации, и часть матрицы четности, соответствующую биту четности,
часть информационной матрицы представлена таблицей начальных значений матрицы контроля четности и
таблица начальных значений матрицы контроля четности представляет собой таблицу, показывающую позиции элементов 1 части информационной матрицы каждые 360 столбцов, и выражена следующим образом
Figure 00000001
Figure 00000002
Figure 00000003
2. Устройство обработки данных по п. 1, в котором,
когда строка таблицы начальных значений матрицы контроля четности выражена как i, а длина четности LDPC-кода выражена как М, то 2+360×(i-1)-й столбец матрицы контроля четности является столбцом, подвергаемым циклическому сдвигу 1+360×(i-1)-го столбца матрицы контроля четности, показывая позиции элементов 1 в таблице начальных значений матрицы контроля четности через q=М/360 в направлении вниз.
3. Устройство обработки данных по п. 2, в котором
в отношении 1+360×(i-1)-го столбца матрицы контроля четности i-я строка таблицы начальных значений матрицы контроля четности показывает номер строки элемента 1 из 1+360×(i-1)-го столбца матрицы контроля четности, и
в отношении каждого из столбцов с 2+360×(i-1)-го столбца по 360×i-й столбец, которые являются столбцами, отличными от 1+360×(i-1)-го столбца матрицы контроля четности, когда численное значение i-й строки и j-го столбца таблицы начальных значений матрицы контроля четности выражено как hi,j, а номер строки j-го элемента 1 из w-го столбца матрицы Н контроля четности выражен как Hw-j, номер Hw-j строки элемента 1 в w-ом столбце, который является столбцом, отличным от 1+360×(i-1)-го столбца матрицы контроля четности, выражен выражением Hw-j=mod{hi,j+mod ((w-1), 360)×M/360, M).
4. Устройство обработки данных по п. 2, в котором
q равно 138.
5. Устройство обработки данных по п. 1, дополнительно содержащее:
блок перемежения четности, выполненный с возможностью выполнять перемежение только бита четности кодового бита LDPC-кода.
6. Устройство обработки данных по п. 1, дополнительно содержащее:
блок перемежения скручивания столбца, выполненный с возможностью выполнять перемежение скручивания столбца путем сдвига кодового бита LDPC-кода в направлении столбцов и сохранения кодового бита.
7. Устройство обработки данных по п. 1, дополнительно содержащее:
блок перестановки, выполненный с возможностью переставлять кодовый бит LDPC-кода с битом символа, соответствующего любой из заданного числа сигнальных точек, определенных с помощью заданного способа цифровой модуляции.
8. Устройство обработки данных по п. 7, в котором
блок перестановки выполнен с возможностью переставлять кодовый бит, сохраненный в направлении столбцов и считанный в направлении строк.
9. Устройство обработки данных по п. 1, в котором
матрица контроля четности является матрицей контроля четности без цикла 4.
10. Устройство обработки данных по п. 1, в котором
матрица контроля четности является матрицей контроля четности LDPC-кода, принадлежащего к ансамблю LDPC-кода, в котором пороговое значение производительности, равное Eb/N0 с уменьшением BER, равно или меньше заданного значения, определяемого посредством эволюции плотности многогранного типа.
11. Способ обработки данных, содержащий:
этап кодирования, на котором кодируют бит информации в LDPC-коде с кодовой длиной 64800 битов и скоростью кодирования 7/30 на основании матрицы контроля четности LDPC-кода (код с низкой плотностью проверок на четность), при этом
LDPC-код включает в себя бит информации и бит четности,
матрица контроля четности включает в себя часть информационной матрицы, соответствующую биту информации, и часть матрицы четности, соответствующую биту четности,
часть информационной матрицы представлена таблицей начальных значений матрицы контроля четности и
таблица начальных значений матрицы контроля четности представляет собой таблицу, показывающую позиции элементов 1 части информационной матрицы каждые 360 столбцов, и выражена следующим образом
Figure 00000004
Figure 00000005
Figure 00000006
Figure 00000007
12. Способ обработки данных по п. 11, в котором,
когда строка таблицы начальных значений матрицы контроля четности выражена как i, а длина четности LDPC-кода выражена как М, то 2+360×(i-1)-й столбец матрицы контроля четности является столбцом, подвергнутым циклическому сдвигу 1+360×(i-1)-го столбца матрицы контроля четности, показывая позиции элементов 1 в таблице начальных значений матрицы контроля четности через q=М/360 в направлении вниз.
13. Способ обработки данных по п. 12, в котором,
в отношении 1+360×(i-1)-го столбца матрицы контроля четности i-я строка таблицы начальных значений матрицы контроля четности показывает номер строки элемента 1 из 1+360×(i-1)-го столбца матрицы контроля четности, и
в отношении каждого из столбцов с 2+360×(i-1)-го столбца по 360×i-й столбец, которые являются столбцами, отличными от 1+360×(i-1)-го столбца матрицы контроля четности, когда численное значение i-й строки и j-го столбца таблицы начальных значений матрицы контроля четности выражено как hi,j, а номер строки j-го элемента 1 из w-го столбца матрицы Н контроля четности выражен как Hw-j, номер Hw-j строки элемента 1 в w-ом столбце, который является столбцом, отличным от 1+360×(i-1)-го столбца матрицы контроля четности, выражен выражением Hw-j=mod{hi,j+mod((w-1), 360)×M/360, M).
14. Способ обработки данных по п. 12, в котором,
q равно 138.
15. Способ обработки данных по п. 11, содержащий этап, на котором:
выполняют перемежение только бита четности кодового бита LDPC-кода.
16. Способ обработки данных по п. 11, содержащий этап, на котором:
выполняют перемежение скручивания столбца путем сдвига кодового бита LDPC-кода в направлении столбцов и сохранение кодового бита.
17. Способ обработки данных по п. 11, содержащий этап, на котором:
выполняют перестановку кодового бита LDPC-кода с битом символа, соответствующего любой из заданного числа сигнальных точек, определенных с помощью заданного способа цифровой модуляции.
18. Способ обработки данных по п. 17, в котором
на этапе перестановки кодового бита выполняют перестановку кодового бита, сохраненного в направлении столбцов и считанного в направлении строк.
19. Способ обработки данных по п. 11, в котором
матрица контроля четности является матрицей контроля четности без цикла 4.
20. Способ обработки данных по п. 11, в котором,
матрица контроля четности является матрицей контроля четности LDPC-кода, принадлежащего к ансамблю LDPC-кода, в котором пороговое значение производительности, равное Eb/N0 с уменьшением BER, равно или меньше заданного значения, определяемого посредством эволюции плотности многогранного типа.
21. Устройство обработки данных, содержащее:
блок декодирования, выполненный с возможностью декодировать LDPC-код с кодовой длиной 64800 битов и скоростью кодирования 7/30 на основании матрицы контроля четности LDPC-кода (кода с низкой плотностью проверок на четность), при этом
LDPC-код включает в себя бит информации и бит четности,
матрица контроля четности включает в себя часть информационной матрицы, соответствующую биту информации, и часть матрицы четности, соответствующую биту четности,
часть информационной матрицы представлена таблицей начальных значений матрицы контроля четности и
таблица начальных значений матрицы контроля четности представляет собой таблицу, показывающую позиции элементов 1 части информационной матрицы каждые 360 столбцов, и выражена следующим образом
Figure 00000008
Figure 00000009
Figure 00000010
Figure 00000011
22. Устройство обработки данных по п. 21, в котором,
когда строка таблицы начальных значений матрицы контроля четности выражена как i, а длина четности LDPC-кода выражена как М, то 2+360×(i-1)-й столбец матрицы контроля четности является столбцом, подвергнутым циклическому сдвигу 1+360×(i-1)-го столбца матрицы контроля четности, показывая позиции элементов 1 в таблице начальных значений матрицы контроля четности через q=М/360 в направлении вниз.
23. Устройство обработки данных по п. 22, в котором
в отношении 1+360×(i-1)-го столбца матрицы контроля четности i-я строка таблицы начальных значений матрицы контроля четности показывает номер строки элемента 1 из 1+360×(i-1)-го столбца матрицы контроля четности, и
в отношении каждого из столбцов с 2+360×(i-1)-го столбца по 360×i-й столбец, которые являются столбцами, отличными от 1+360×(i-1)-го столбца матрицы контроля четности, когда численное значение i-й строки и j-го столбца таблицы начальных значений матрицы контроля четности выражаются как hi,j, а номер строки j-го элемента 1 из w-го столбца матрицы Н контроля четности выражен как Hw-j, номер Hw-j строки элемента 1 в w-ом столбце, который является столбцом, отличным от 1+360×(i-1)-го столбца матрицы контроля четности, выражен выражением Hw-j=mod{hi,j+mod((w-1), 360)×M/360, M).
24. Устройство обработки данных по п. 22, в котором
q равно 138.
25. Устройство обработки данных по п. 21, дополнительно содержащее:
блок обратного перемежения скручивания столбца, выполненный с возможностью выполнять обратное перемежение скручивания столбца, которое возвращает кодовый бит LDPC-кода в первоначальное расположение, когда перемежение скручивания столбца выполнено путем сдвига кодового бита LDPC-кода в направлении столбцов и сохранения кодового бита.
26. Устройство обработки данных по п. 21, дополнительно содержащее:
блок обратной перестановки, выполненный с возможностью выполнять обратную перестановку, которая возвращает кодовый бит, позиция которого была переставлена в качестве бита символа, в первоначальную позицию, когда выполнен процесс перестановки, который переставляет кодовый бит LDPC-кода с битом символа, соответствующего любой из заданного количества сигнальных точек, определенных с помощью заданного способа цифровой модуляции.
27. Устройство обработки данных по п. 26, в котором,
блок обратной перестановки выполнен с возможностью выполнения обратной перестановки, которая возвращает кодовые биты, сохраненные в направлении строки и считанные в направлении столбца, в первоначальную позицию.
28. Устройство обработки данных по п. 21, в котором
матрица контроля четности является матрицей контроля четности без цикла 4.
29. Устройство обработки данных по п. 21, в котором
матрица контроля четности является матрицей контроля четности LDPC-кода, принадлежащего к ансамблю LDPC-кода, в котором пороговое значение производительности, равное Eb/N0 с уменьшением BER, равно или меньше заданного значения, определяемого посредством эволюции плотности многогранного типа.
30. Способ обработки данных, содержащий:
этап декодирования, на котором декодируют LDPC-код с кодовой длиной 64800 битов и скоростью кодирования 7/30 на основании матрицы контроля четности LDPC-кода (кода с низкой плотностью проверок на четность), при этом
LDPC-код включает в себя бит информации и бит четности,
матрица контроля четности включает в себя часть информационной матрицы, соответствующую биту информации, и часть матрицы четности, соответствующую биту четности,
часть информационной матрицы представлена таблицей начальных значений матрицы контроля четности и
таблица начальных значений матрицы контроля четности представляет собой таблицу, показывающую позиции элементов 1 части информационной матрицы каждые 360 столбцов, и выражена следующим образом
Figure 00000012
Figure 00000013
Figure 00000014
Figure 00000015
31. Способ обработки данных по п. 30, в котором
когда строка таблицы начальных значений матрицы контроля четности выражена как i, а длина четности LDPC-кода выражена как М, то 2+360×(i-1)-й столбец матрицы контроля четности является столбцом, подвергнутым циклическому сдвигу 1+360×(i-1)-го столбца матрицы контроля четности, показывая позиции элементов 1 в таблице начальных значений матрицы контроля четности через q=М/360 в направлении вниз.
32. Способ обработки данных по п. 31, в котором
в отношении 1+360×(i-1)-го столбца матрицы контроля четности i-я строка таблицы начальных значений матрицы контроля четности показывает номер строки элемента 1 из 1+360×(i-1)-го столбца матрицы контроля четности, и
в отношении каждого из столбцов с 2+360×(i-1)-го столбца по 360×i-й столбец, которые являются столбцами, отличными от 1+360×(i-1)-го столбца матрицы контроля четности, когда численное значение i-й строки и j-го столбца таблицы начальных значений матрицы контроля четности выражен как hi,j, а номер строки j-го элемента 1 из w-го столбца матрицы Н контроля четности выражен как Hw-j, номер Hw-j строки элемента 1 в w-ом столбце, который является столбцом, отличным от 1+360×(i-1)-го столбца матрицы контроля четности, выражен выражением Hw-j=mod{hi,j+mod((w-1), 360)×M/360, M).
33. Способ обработки данных по п. 31, в котором
q равно 138.
34. Способ обработки данных по п. 30, в котором
выполняют обратное перемежение скручивания столбца, которое возвращает кодовый бит LDPC-кода в первоначальное расположение, когда перемежение скручивания столбца выполнено путем сдвига кодового бита LDPC-кода в направлении столбцов и сохранения кодового бита.
35. Способ обработки данных по п. 30, в котором
выполняют обратную перестановку, которая возвращает кодовый бит, чья позиция была изменена, в качестве бита символа в первоначальную позицию, когда выполнен процесс перестановки, который переставляет кодовый бит LDPC-кода с битом символа, соответствующего любой из заданного количества сигнальных точек, определенных с помощью заданного способа цифровой модуляции.
36. Способ обработки данных по п. 35, в котором
возвращают кодовый бит, сохраненный в направлении строки и считанный в направлении столбца, в первоначальную позицию при выполнении процесса обратной перестановки.
37. Способ обработки данных по п. 30, в котором
матрица контроля четности является матрицей контроля четности без цикла 4.
38. Способ обработки данных по п. 30, в котором
матрица контроля четности является матрицей контроля четности LDPC-кода, принадлежащего к ансамблю LDPC-кода, в котором пороговое значение производительности, равное Eb/N0 c уменьшением BER, равно или меньше заданного значения, определяемого посредством эволюции плотности многогранного типа.
39. Устройство обработки данных, содержащее:
блок кодирования, выполненный с возможностью кодировать бит информации в LDPC-коде с кодовой длиной 64800 битов и скоростью кодирования 8/30 на основании матрицы контроля четности LDPC-кода (кода с низкой плотностью проверок на четность), при этом,
LDPC-код включает в себя бит информации и бит четности,
матрица контроля четности включает в себя часть информационной матрицы, соответствующую биту информации, и часть матрицы четности, соответствующую биту четности,
часть информационной матрицы представлена таблицей начальных значений матрицы контроля четности и
таблица начальных значений матрицы контроля четности представляет собой таблицу, показывающую позиции элементов 1 части информационной матрицы через каждые 360 столбцов, и выражена следующим образом
Figure 00000016
Figure 00000017
Figure 00000018
Figure 00000019
40. Способ обработки данных, содержащий:
этап кодирования, на котором кодируют бит информации в LDPC-коде с кодовой длиной 64800 битов и скоростью кодирования 8/30 на основании матрицы контроля четности LDPC-кода (кода с низкой плотностью проверок на четность), при этом
LDPC-код включает в себя бит информации и бит четности,
матрица контроля четности включает в себя часть информационной матрицы, соответствующую биту информации, и часть матрицы четности, соответствующую биту четности,
часть информационной матрицы представлена таблицей начальных значений матрицы контроля четности и
таблица начальных значений матрицы контроля четности представляет собой таблицу, показывающую позиции элементов 1 части информационной матрицы каждые 360 столбцов, и выражена следующим образом
Figure 00000020
Figure 00000021
Figure 00000022
Figure 00000023
41. Устройство обработки данных, содержащее:
блок декодирования, выполненный с возможностью декодировать LDPC-код с кодовой длиной 64800 битов и скоростью кодирования 8/30, на основании матрицы контроля четности LDPC-кода (кода с низкой плотностью проверок на четность), при этом
LDPC-код включает в себя бит информации и бит четности,
матрица контроля четности включает в себя часть информационной матрицы, соответствующую биту информации, и часть матрицы четности, соответствующую биту четности,
часть информационной матрицы представлена таблицей начальных значений матрицы контроля четности и
таблица начальных значений матрицы контроля четности представляет собой таблицу, показывающую позиции элементов 1 части информационной матрицы каждые 360 столбцов, и выражена следующим образом
Figure 00000024
Figure 00000025
42. Способ обработки данных, содержащий:
этап декодирования, на котором декодируют LDPC-код с кодовой длиной 64800 битов и скоростью кодирования 8/30 на основании матрицы контроля четности LDPC-кода (кода с низкой плотностью проверок на четность), при этом
LDPC-код включает в себя бит информации и бит четности,
матрица контроля четности включает в себя часть информационной матрицы, соответствующую биту информации, и часть матрицы четности, соответствующую биту четности,
часть информационной матрицы представлена таблицей начальных значений матрицы контроля четности и
таблица начальных значений матрицы контроля четности представляет собой таблицу, показывающую позиции элементов 1 части информационной матрицы каждые 360 столбцов, и выражена следующим образом
Figure 00000026
Figure 00000027
Figure 00000028
Figure 00000029
43. Устройство обработки данных, содержащее:
блок кодирования, выполненный с возможностью кодировать бит информации в LDPC-коде с кодовой длиной 64800 битов и скоростью кодирования 9/30 на основании матрицы контроля четности LDPC-кода (кода с низкой плотностью проверок на четность), при этом
LDPC-код включает в себя бит информации и бит четности,
матрица контроля четности включает в себя часть информационной матрицы, соответствующую биту информации, и часть матрицы четности, соответствующую биту четности,
часть информационной матрицы представлена таблицей начальных значений матрицы контроля четности и
таблица начальных значений матрицы контроля четности представляет собой таблицу, показывающую позиции элементов 1 части информационной матрицы каждые 360 столбцов, и выражена следующим образом
Figure 00000030
Figure 00000031
Figure 00000032
Figure 00000033
44. Способ обработки данных, содержащий:
этап кодирования, на котором кодируют бит информации в LDPC-коде с кодовой длиной 64800 битов и скоростью кодирования 9/30 на основании матрицы контроля четности LDPC-кода (кода с низкой плотностью проверок на четность), при этом
LDPC-код включает в себя бит информации и бит четности,
матрица контроля четности включает в себя часть информационной матрицы, соответствующую биту информации, и часть матрицы четности, соответствующую биту четности,
часть информационной матрицы представлена таблицей начальных значений матрицы контроля четности и
таблица начальных значений матрицы контроля четности представляет собой таблицу, показывающую позиции элементов 1 части информационной матрицы каждые 360 столбцов, и выражена следующим образом
Figure 00000034
Figure 00000035
Figure 00000036
Figure 00000037
Figure 00000038
45. Устройство обработки данных, содержащее:
блок декодирования, выполненный с возможностью декодировать LDPC-код с кодовой длиной 64800 битов и скоростью кодирования 9/30 на основании матрицы контроля четности LDPC-кода (кода с низкой плотностью проверок на четность), при этом
LDPC-код включает в себя бит информации и бит четности,
матрица контроля четности включает в себя часть информационной матрицы, соответствующую биту информации, и часть матрицы четности, соответствующую биту четности,
часть информационной матрицы представлена таблицей начальных значений матрицы контроля четности и
таблица начальных значений матрицы контроля четности представляет собой таблицу, показывающую позиции элементов 1 части информационной матрицы каждые 360 столбцов, и выражена следующим образом
Figure 00000039
Figure 00000040
Figure 00000041
Figure 00000042
46. Способ обработки данных, содержащий:
этап декодирования, на котором декодируют LDPC-код с кодовой длиной 64800 битов и скоростью кодирования 9/30 на основании матрицы контроля четности LDPC-кода (кода с низкой плотностью проверок на четность), при этом
LDPC-код включает в себя бит информации и бит четности,
матрица контроля четности включает в себя часть информационной матрицы, соответствующую биту информации, и часть матрицы четности, соответствующую биту четности,
часть информационной матрицы представлена таблицей начальных значений матрицы контроля четности и
таблица начальных значений матрицы контроля четности представляет собой таблицу, показывающую позиции элементов 1 части информационной матрицы каждые 360 столбцов, и выражена следующим образом
Figure 00000043
Figure 00000044
Figure 00000045
47. Устройство обработки данных, содержащее:
блок кодирования, выполненный с возможностью кодировать бит информации в LDPC-коде с кодовой длиной 64800 битов и скоростью кодирования 10/30 на основании матрицы контроля четности LDPC-кода (кода с низкой плотностью проверок на четность), при этом
LDPC-код включает в себя бит информации и бит четности,
матрица контроля четности включает в себя часть информационной матрицы, соответствующую биту информации, и часть матрицы четности, соответствующую биту четности,
часть информационной матрицы представлена таблицей начальных значений матрицы контроля четности и
таблица начальных значений матрицы контроля четности представляет собой таблицу, показывающую позиции элементов 1 части информационной матрицы каждые 360 столбцов, и выражена следующим образом
Figure 00000046
Figure 00000047
Figure 00000048
Figure 00000049
48. Способ обработки данных, содержащий:
этап кодирования, на котором кодируют бит информации в LDPC-коде с кодовой длиной 64800 битов и скоростью кодирования 10/30 на основании матрицы контроля четности LDPC-кода (код с низкой плотностью проверок на четность), при этом
LDPC-код включает в себя бит информации и бит четности,
матрица контроля четности включает в себя часть информационной матрицы, соответствующую биту информации, и часть матрицы четности, соответствующую биту четности,
часть информационной матрицы представлена таблицей начальных значений матрицы контроля четности и
таблица начальных значений матрицы контроля четности представляет собой таблицу, показывающую позиции элементов 1 части информационной матрицы каждые 360 столбцов, и выражена следующим образом
Figure 00000050
Figure 00000051
Figure 00000052
Figure 00000053
Figure 00000054
49. Устройство обработки данных, содержащее:
блок декодирования, выполненный с возможностью декодировать LDPC-код с кодовой длиной 64800 битов и скоростью кодирования 10/30 на основании матрицы контроля четности LDPC-кода (кода с низкой плотностью проверок на четность), при этом
LDPC-код включает в себя бит информации и бит четности,
матрица контроля четности включает в себя часть информационной матрицы, соответствующую биту информации, и часть матрицы четности, соответствующую биту четности,
часть информационной матрицы представлена таблицей начальных значений матрицы контроля четности и
таблица начальных значений матрицы контроля четности представляет собой таблицу, показывающую позиции элементов 1 части информационной матрицы каждые 360 столбцов, и выражена следующим образом
Figure 00000055
Figure 00000056
Figure 00000057
Figure 00000058
50. Способ обработки данных, содержащий:
этап декодирования, на котором декодируют LDPC-код с кодовой длиной 64800 битов и скоростью кодирования 10/30 на основании матрицы контроля четности LDPC-кода (код с низкой плотностью проверок на четность), при этом
LDPC-код включает в себя бит информации и бит четности,
матрица контроля четности включает в себя часть информационной матрицы, соответствующую биту информации, и часть матрицы четности, соответствующую биту четности,
часть информационной матрицы представлена таблицей начальных значений матрицы контроля четности и
таблица начальных значений матрицы контроля четности представляет собой таблицу, показывающую позиции элементов 1 части информационной матрицы каждые 360 столбцов, и выражена следующим образом
Figure 00000059
Figure 00000060
Figure 00000061
Figure 00000062
51. Устройство обработки данных, содержащее:
блок кодирования, выполненный с возможностью кодировать бит информации в LDPC-коде с кодовой длиной 64800 битов и скоростью кодирования 11/30 на основании матрицы контроля четности LDPC-кода (кода с низкой плотностью проверок на четность), при этом
LDPC-код включает в себя бит информации и бит четности,
матрица контроля четности включает в себя часть информационной матрицы, соответствующую биту информации, и часть матрицы четности, соответствующую биту четности,
часть информационной матрицы представлена таблицей начальных значений матрицы контроля четности и
таблица начальных значений матрицы контроля четности представляет собой таблицу, показывающую позиции элементов 1 части информационной матрицы каждые 360 столбцов, и выражена следующим образом
Figure 00000063
Figure 00000064
Figure 00000065
Figure 00000066
Figure 00000067
52. Способ обработки данных, содержащий:
этап кодирования, на котором кодируют бит информации в LDPC-коде с кодовой длиной 64800 битов и скоростью кодирования 11/30 на основании матрицы контроля четности LDPC-кода (код с низкой плотностью проверок на четность), при этом
LDPC-код включает в себя бит информации и бит четности,
матрица контроля четности включает в себя часть информационной матрицы, соответствующую биту информации, и часть матрицы четности, соответствующую биту четности,
часть информационной матрицы представлена таблицей начальных значений матрицы контроля четности и
таблица начальных значений матрицы контроля четности представляет собой таблицу, показывающую позиции элементов 1 части информационной матрицы каждые 360 столбцов, и выражена следующим образом
Figure 00000068
Figure 00000069
Figure 00000070
Figure 00000071
53. Устройство обработки данных, содержащее:
блок декодирования, выполненный с возможностью декодировать LDPC-код с кодовой длиной 64800 битов и скоростью кодирования 11/30 на основании матрицы контроля четности LDPC-кода (кода с низкой плотностью проверок на четность), при этом
LDPC-код включает в себя бит информации и бит четности,
матрица контроля четности включает в себя часть информационной матрицы, соответствующую биту информации, и часть матрицы четности, соответствующую биту четности,
часть информационной матрицы представлена таблицей начальных значений матрицы контроля четности и
таблица начальных значений матрицы контроля четности представляет собой таблицу, показывающую позиции элементов 1 части информационной матрицы каждые 360 столбцов, и выражена следующим образом
Figure 00000072
Figure 00000073
Figure 00000074
Figure 00000075
54. Способ обработки данных, содержащий:
этап декодирования, на котором декодируют LDPC-код с кодовой длиной 64800 битов и скоростью кодирования 11/30 на основании матрицы контроля четности LDPC-кода (кода с низкой плотностью проверок на четность), при этом
LDPC-код включает в себя бит информации и бит четности,
матрица контроля четности включает в себя часть информационной матрицы, соответствующую биту информации, и часть матрицы четности, соответствующую биту четности,
часть информационной матрицы представлена таблицей начальных значений матрицы контроля четности и
таблица начальных значений матрицы контроля четности представляет собой таблицу, показывающую позиции элементов 1 части информационной матрицы каждые 360 столбцов, и выражена следующим образом
Figure 00000076
Figure 00000077
Figure 00000078
Figure 00000079
RU2015132106A 2013-02-08 2014-01-27 Устройство обработки данных и способ обработки данных RU2654132C2 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013023880 2013-02-08
JP2013-023880 2013-02-08
PCT/JP2014/051621 WO2014123015A1 (ja) 2013-02-08 2014-01-27 データ処理装置、及びデータ処理方法

Publications (2)

Publication Number Publication Date
RU2015132106A true RU2015132106A (ru) 2017-02-07
RU2654132C2 RU2654132C2 (ru) 2018-05-16

Family

ID=51299612

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2015132106A RU2654132C2 (ru) 2013-02-08 2014-01-27 Устройство обработки данных и способ обработки данных

Country Status (9)

Country Link
US (1) US20150358032A1 (ru)
EP (1) EP2955853A4 (ru)
JP (1) JPWO2014123015A1 (ru)
KR (1) KR102091562B1 (ru)
CN (1) CN104969478B (ru)
CA (1) CA2899820C (ru)
MX (1) MX2015009838A (ru)
RU (1) RU2654132C2 (ru)
WO (1) WO2014123015A1 (ru)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014167861A1 (ja) * 2013-04-12 2014-10-16 パナソニック インテレクチュアル プロパティ コーポレーション オブ アメリカ 送信方法
US20160211866A1 (en) * 2013-09-20 2016-07-21 Sony Corporation Data processing device and data processing method
JP6885029B2 (ja) 2016-11-18 2021-06-09 ソニーグループ株式会社 送信装置、及び、送信方法
JP6885028B2 (ja) * 2016-11-18 2021-06-09 ソニーグループ株式会社 送信装置、及び、送信方法
JP6885027B2 (ja) 2016-11-18 2021-06-09 ソニーグループ株式会社 送信装置、及び、送信方法
JP6885030B2 (ja) * 2016-11-18 2021-06-09 ソニーグループ株式会社 送信装置、及び、送信方法
JP6930375B2 (ja) * 2017-10-31 2021-09-01 ソニーグループ株式会社 送信装置及び送信方法
JP6930377B2 (ja) 2017-10-31 2021-09-01 ソニーグループ株式会社 送信装置及び送信方法
JP6930376B2 (ja) * 2017-10-31 2021-09-01 ソニーグループ株式会社 送信装置及び送信方法
JP6930374B2 (ja) * 2017-10-31 2021-09-01 ソニーグループ株式会社 送信装置及び送信方法
CN110830048B (zh) * 2019-11-14 2021-10-12 天津大学 基于奇偶校验矩阵分解构造全分集ldpc码的纠错方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4224777B2 (ja) 2003-05-13 2009-02-18 ソニー株式会社 復号方法および復号装置、並びにプログラム
US7234098B2 (en) * 2003-10-27 2007-06-19 The Directv Group, Inc. Method and apparatus for providing reduced memory low density parity check (LDPC) codes
KR20060016059A (ko) * 2004-08-16 2006-02-21 삼성전자주식회사 가변 블록 길이를 가지는 블록 저밀도 패리티 검사 부호부호화/복호 장치 및 방법
CN101032084B (zh) * 2004-10-01 2010-05-05 汤姆逊许可公司 用于接收器的方法和设备
US7953047B2 (en) * 2005-01-24 2011-05-31 Qualcomm Incorporated Parser for multiple data streams in a communication system
CN1976238A (zh) * 2006-12-21 2007-06-06 复旦大学 基于块填充算法的准循环低密度奇偶校验码的构造方法
WO2008092040A2 (en) * 2007-01-24 2008-07-31 Qualcomm Incorporated Ldpc encoding and decoding of packets of variable sizes
EP2056550B1 (en) * 2007-10-30 2013-04-24 Sony Corporation Data processing apparatus and method
TWI410055B (zh) * 2007-11-26 2013-09-21 Sony Corp Data processing device, data processing method and program product for performing data processing method on computer
TWI497920B (zh) * 2007-11-26 2015-08-21 Sony Corp Data processing device and data processing method
TWI538415B (zh) * 2007-11-26 2016-06-11 Sony Corp Data processing device and data processing method
BRPI0820163B1 (pt) * 2007-11-26 2019-06-04 Sony Corporation Aparelho de codificação, método de codificação para um aparelho de codificação, aparelho de decodificação, e, método de decodificação para um aparelho de decodificação
EP2093887B1 (en) * 2008-02-18 2013-08-28 Samsung Electronics Co., Ltd. Apparatus and method for channel encoding and decoding in a communication system using low-density parity-check codes
US8726137B2 (en) * 2009-02-02 2014-05-13 Telefonaktiebolaget L M Ericsson (Publ) Encoding and decoding methods for expurgated convolutional codes and convolutional turbo codes
JP2011176782A (ja) * 2010-02-26 2011-09-08 Sony Corp データ処理装置、及びデータ処理方法
JP2012147197A (ja) * 2011-01-11 2012-08-02 Panasonic Corp 通信装置、通信方法、及び通信プログラム
CA2900007C (en) * 2013-02-08 2023-01-24 Sony Corporation Data processing device and data processing method

Also Published As

Publication number Publication date
KR102091562B1 (ko) 2020-04-14
KR20150117651A (ko) 2015-10-20
MX2015009838A (es) 2015-10-14
JPWO2014123015A1 (ja) 2017-02-02
EP2955853A1 (en) 2015-12-16
CN104969478A (zh) 2015-10-07
CA2899820A1 (en) 2014-08-14
CN104969478B (zh) 2019-05-07
US20150358032A1 (en) 2015-12-10
EP2955853A4 (en) 2016-08-24
RU2654132C2 (ru) 2018-05-16
CA2899820C (en) 2023-01-24
WO2014123015A1 (ja) 2014-08-14

Similar Documents

Publication Publication Date Title
RU2015132106A (ru) Устройство обработки данных и способ обработки данных
RU2015103856A (ru) Устройство обработки данных и способ обработки данных
RU2019125256A (ru) Конкатенированный полярный код с перемежением
KR102157667B1 (ko) 천공 장치 및 그의 천공 방법
CN103888148A (zh) 一种动态阈值比特翻转的ldpc码硬判决译码方法
RU2013146977A (ru) Устройство обработки данных и способ обработки данных
RU2014114215A (ru) Способ и устройство кодирования и декодирования данных в скрученном полярном коде
CN108400838B (zh) 数据处理方法及设备
RU2006138012A (ru) Устройство и способ для кодирования/декодирования кода разреженного контроля четности с переменной длиной блока
EA031465B1 (ru) Способ обработки сигнала (варианты), модуль перемежения битов и процессор сигналов
KR20120083858A (ko) 통신/방송 시스템에서 데이터 송수신 장치 및 방법
CN102142928B (zh) 交织、解交织外码编码输出码字的方法和交织、解交织器
KR20130038782A (ko) 통신/방송 시스템에서 데이터 송수신 장치 및 방법
RU2012107861A (ru) Способ и устройство для канального кодирования и декодирования в системе связи, в которой используются коды контроля четности с низкой плотностью
KR20240023542A (ko) 가변 길이 시그널링 정보를 위한 역 패리티 인터리빙 장치 및 이를 이용한 역 패리티 인터리빙 방법
RU2007105100A (ru) Устройство и способ кодирования и декодирования блочного кода разреженного контроля четности
KR102634676B1 (ko) 고정 길이 시그널링 정보 부호화를 위한 제로 패딩 장치 및 이를 이용한 제로 패딩 방법
RU2011115420A (ru) Устройство и способ обработки данных и программа
KR101435830B1 (ko) 인터리빙 수행 방법
KR102634681B1 (ko) 가변 길이 시그널링 정보 부호화를 위한 패리티 인터리빙 장치 및 이를 이용한 패리티 인터리빙 방법
KR20240024869A (ko) 가변 길이 시그널링 정보를 위한 역 제로 패딩 장치 및 이를 이용한 역 제로 패딩 방법
KR100963463B1 (ko) 낮은 프레임 에러 레이트를 위한 개선된 터보 코드인터리버
RU2002114861A (ru) Способ и устройство для формирования (n,3) кода и (n,4)кода с использованием симплексных кодов
KR102638450B1 (ko) 가변 길이 시그널링 정보 부호화를 위한 제로 패딩 장치 및 이를 이용한 제로 패딩 방법
KR102098202B1 (ko) 부호화 장치 및 그의 부호화 방법