RU2007105100A - Устройство и способ кодирования и декодирования блочного кода разреженного контроля четности - Google Patents

Устройство и способ кодирования и декодирования блочного кода разреженного контроля четности Download PDF

Info

Publication number
RU2007105100A
RU2007105100A RU2007105100/09A RU2007105100A RU2007105100A RU 2007105100 A RU2007105100 A RU 2007105100A RU 2007105100/09 A RU2007105100/09 A RU 2007105100/09A RU 2007105100 A RU2007105100 A RU 2007105100A RU 2007105100 A RU2007105100 A RU 2007105100A
Authority
RU
Russia
Prior art keywords
matrix
vector
parity
information word
block
Prior art date
Application number
RU2007105100/09A
Other languages
English (en)
Other versions
RU2348103C2 (ru
Inventor
Гиу-Бум КИУНГ (KR)
Гиу-Бум КИУНГ
Хонг-Сил ДЗЕОНГ (KR)
Хонг-Сил ДЗЕОНГ
Донг-Сеек ПАРК (KR)
Донг-Сеек ПАРК
Дзае-Йоел КИМ (KR)
Дзае-Йоел КИМ
Original Assignee
Самсунг Электроникс Ко., Лтд. (KR)
Самсунг Электроникс Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Самсунг Электроникс Ко., Лтд. (KR), Самсунг Электроникс Ко., Лтд. filed Critical Самсунг Электроникс Ко., Лтд. (KR)
Publication of RU2007105100A publication Critical patent/RU2007105100A/ru
Application granted granted Critical
Publication of RU2348103C2 publication Critical patent/RU2348103C2/ru

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1131—Scheduling of bit node or check node processing
    • H03M13/1134—Full parallel processing, i.e. all bit nodes or check nodes are processed in parallel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H03M13/1182—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the structure of the parity-check matrix is obtained by reordering of a random parity-check matrix
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H03M13/1185—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H03M13/1185—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal
    • H03M13/1188—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal wherein in the part with the double-diagonal at least one column has an odd column weight equal or greater than three
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6356—Error control coding in combination with rate matching by repetition or insertion of dummy data, i.e. rate reduction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6362—Error control coding in combination with rate matching by puncturing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H04L1/0047—Decoding adapted to other signal detection operation
    • H04L1/005—Iterative decoding, including iteration between signal detection and decoding operation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)

Claims (24)

1. Способ кодирования блочного кода LDPC (разреженного контроля четности), содержащий этапы, на которых принимают вектор информационного слова и кодируют вектор информационного слова в блочный код LDPC в соответствии с предопределенной порождающей матрицей.
2. Способ по п.1, дополнительно содержащий этапы, на которых модулируют блочный код LDPC в символ модуляции, используя предопределенную схему модуляции, и передают символ модуляции.
3. Способ по п.1, в котором порождающая матрица формируется модифицированием матрицы контроля четности, соответствующей длине, которую необходимо использовать, когда формируют вектор информационного слова в блочном коде LDPC.
4. Способ по п.1, в котором блочный код LDPC включает в себя вектор информационного слова, первый вектор четности и второй вектор четности и порождающая матрица включает в себя первую матрицу, сопоставленную с вектором информационного слова, вторую матрицу, сопоставленную с первым вектором четности и третью матрицу, сопоставленную со вторым вектором четности.
5. Способ по п.4, в котором первая матрица модифицируется из четвертой матрицы, сопоставленной с вектором информационного слова матрицы контроля четности, соответствующей длине, которую необходимо использовать, когда формируют вектор информационного слова в блочном коде LDPC, вторая матрица модифицируется из пятой матрицы, сопоставленной с первым вектором четности матрицы контроля четности, и третья матрица модифицируется из шестой матрицы, сопоставленной со вторым вектором четности матрицы контроля четности.
6. Способ по п.4, в котором первая матрица формируется умножением четвертой матрицы, сопоставленной с вектором информационного слова матрицы контроля четности, соответствующей длине, которую необходимо использовать, когда формируют вектор информационного слова в блочном коде LDPC на предопределенную пятую матрицу, вторая матрица формируется умножением шестой матрицы, сопоставленной с первым вектором четности матрицы контроля четности, на пятую матрицу, и третья матрица формируется умножением седьмой матрицы, сопоставленной со вторым вектором четности матрицы контроля четности, на пятую матрицу.
7. Способ по п.6, в котором этап кодирования вектора информационного слова в блочном коде LDPC в соответствии с предопределенной порождающей матрицей содержит этапы, на которых формируют первый вектор четности из условия, что вектор, полученный умножением матрицы, сформированной суммированием всех строк четвертой матрицы в каждом блоке, на транспонированный вектор вектора информационного слова, становится вектором, полученным циклическим сдвигом транспонированного вектора первого вектора четности на предопределенную величину; формируют второй вектор четности, используя обратную подстановку; и формируют блочный код LDPC соединением первого вектора четности и второго вектора четности в вектор информационного слова.
8. Способ по п.7, в котором матрица, сформированная суммированием всех строк четвертой матрицы в каждом блоке, формируется суммированием одних и тех же строк частных блоков, включенных в четвертую матрицу.
9. Способ по п.7, в котором первый вектор четности формируется, используя формулу:
Figure 00000001
где s обозначает вектор информационного слова,
Figure 00000002
обозначает первый вектор четности, s T обозначает транспонированный вектор вектора информационного слова,
Figure 00000003
обозначает транспонированный вектор первого вектора четности, Px обозначает матрицу, полученную циклическим сдвигом матрицы перестановок с размером NsxNs на x, p1 T' обозначает вектор, полученный циклическим сдвигом
Figure 00000003
на x, и
Figure 00000004
обозначает действие суммирования всех строк соответствующей матрицы в каждом блоке.
10. Способ по п.9, в котором действие суммирования всех строк соответствующей матрицы в каждом блоке складывает те же самые строки частных блоков, включенные в соответствующую матрицу.
11. Устройство для кодирования блочного кода LDPC (разреженного контроля четности), содержащее кодер для кодирования вектора информационного слова в блочный код LDPC в соответствии с предопределенной порождающей матрицей; модулятор для модулирования блочного кода LDPC в символ модуляции, используя предопределенную схему модуляции, и передатчик для передачи символа модуляции.
12. Устройство по п.11, в котором порождающая матрица является матрицей, сформированной модифицированием матрицы контроля четности, соответствующей длине, которую необходимо использовать, когда формируют вектор информационного слова в блочном коде LDPC.
13. Устройство по п.11, в котором блочный код LDPC содержит вектор информационного слова, первый вектор четности и второй вектор четности и порождающая матрица содержит первую матрицу, сопоставленную с вектором информационного слова, вторую матрицу, сопоставленную с первым вектором четности, и третью матрицу, сопоставленную со вторым вектором четности.
14. Устройство по п.13, в котором первая матрица модифицируется из четвертой матрицы, сопоставленной с вектором информационного слова матрицы контроля четности, соответствующей длине, которую необходимо использовать, когда формируют вектор информационного слова в блочном коде LDPC, вторая матрица модифицируется из пятой матрицы, сопоставленной с первым вектором четности матрицы контроля четности, и третья матрица модифицируется из шестой матрицы, сопоставленной со вторым вектором четности матрицы контроля четности.
15. Устройство по п.13, в котором первая матрица формируется умножением четвертой матрицы, сопоставленной с вектором информационного слова матрицы контроля четности, соответствующей длине, которую необходимо использовать, когда формируют вектор информационного слова в блочном коде LDPC, на предопределенную пятую матрицу, вторая матрица формируется умножением шестой матрицы, сопоставленной с первым вектором четности матрицы контроля четности, на пятую матрицу, и третья матрица формируется умножением седьмой матрицы, сопоставленной со вторым вектором четности матрицы контроля четности, на пятую матрицу.
16. Устройство по п.15, в котором кодер содержит умножитель матрицы для умножения вектора информационного слова на матрицу, сформированную суммированием всех строк четвертой матрицы в каждом блоке; циклическое сдвигающее устройство для формирования первого вектора четности циклическим сдвигом выходного сигнала от умножителя матрицы на предопределенную величину; процессор обратной подстановки для формирования второго вектора четности посредством выполнения обратной подстановки по вектору информационного слова и выходному сигналу от циклического сдвигающего устройства; переключатели для формирования блочного кода LDPC посредством переключения вектора информационного слова, первого вектора четности и второго вектора четности.
17. Устройство по п.15, в котором кодер формирует первый вектор четности из условия, что вектор, полученный умножением матрицы, сформированной суммированием всех строк четвертой матрицы в каждом блоке, на транспонированный вектор вектора информационного слова, становится вектором, полученным циклическим сдвигом транспонированного вектора первого вектора четности на предопределенную величину, формирует второй вектор четности обратной подстановкой и формирует блочный код LDPC присоединением первого вектора четности и второго вектора четности к вектору информационного слова.
18. Устройство по п.17, в котором матрица, сформированная суммированием всех строк четвертой матрицы в каждом блоке, формируется суммированием тех же самых строк частных блоков, включенных в четвертую матрицу.
19. Устройство по п.17, в котором кодер формирует первый вектор четности, используя:
Figure 00000005
где s обозначает вектор информационного слова,
Figure 00000002
обозначает первый вектор четности, s T обозначает транспонированный вектор вектора информационного слова,
Figure 00000003
обозначает транспонированный вектор первого вектора четности, Px обозначает матрицу, полученную циклическим сдвигом матрицы перестановок с размером NsxNs на x, p1 T' обозначает вектор, полученный циклическим сдвигом
Figure 00000003
на x, и
Figure 00000004
обозначает действие суммирования всех строк соответствующей матрицы в каждом блоке.
20. Устройство по п.19, в котором действие суммирования всех строк соответствующей матрицы в каждом блоке складывает те же самые строки частных блоков, включенных в соответствующую матрицу.
21. Способ декодирования блочного кода LDPC (разреженного контроля четности), содержащий этапы, на которых принимают сигнал; декодируют принятый сигнал, используя матрицу контроля четности, предопределенную в соответствии с длиной блочного кода LDPC, который необходимо декодировать, и выделяют блочный код LDPC из декодированного принятого сигнала.
22. Способ по п.21, в котором этапы декодирования принятого сигнала в соответствии с матрицей контроля четности и выделения блочного кода LDPC из декодированного принятого сигнала содержат этапы, на которых определяют схему устранения перемежения и схему перемежения в соответствии с матрицей контроля четности; обнаруживают значения вероятности принятого сигнала; формируют первый сигнал вычитанием сигнала, сформированного в предшествующем процессе декодирования, из значений вероятности принятого сигнала; устраняют перемежение первого сигнала, используя упомянутую схему устранения перемежения; обнаруживают значения вероятности из сигнала с устраненным перемежением; формируют второй сигнал вычитанием сигнала с устраненным перемежением из значений вероятности сигнала с устраненным перемежением; перемежают второй сигнал, используя схему перемежения; определяют блочный код LDPC итеративным декодированием сигнала с перемежением.
23. Устройство для декодирования блочного кода LDPC (разреженного контроля четности), содержащее приемник для приема сигнала; декодер для декодирования принятого сигнала, используя матрицу контроля четности, предопределенную в соответствии с длиной блочного кода LDPC, который необходимо декодировать, и определение блочного кода LDPC из декодированного принятого сигнала.
24. Устройство по п.23, в котором декодер содержит переменный узловой декодер для обнаружения значений вероятности принятого сигнала посредством соединения переменных узлов в соответствии с весом каждого столбца, включенного в матрицу контроля четности; первый сумматор для вычитания сигнала, сформированного в предыдущем процессе декодирования, из выходного сигнала от переменного узлового декодера; обращенный перемежитель для устранения перемежения выходного сигнала от первого сумматора, используя схему устранения перемежения, установленную в соответствии с матрицей контроля четности; контрольный узловой декодер для обнаружения значений вероятности выходного сигнала от обращенного перемежителя посредством соединения контрольных узлов в соответствии с весом каждой строки, включенной в матрицу контроля четности; второй сумматор для вычитания выходного сигнала от обращенного перемежителя из выходного сигнала от контрольного узлового декодера; перемежитель для перемежения выходного сигнала от второго сумматора, используя схему перемежения, заданную в соответствии с матрицей контроля четности, и вывода перемеженного сигнала на переменный узловой декодер и первый сумматор; и контроллер для управления схемой устранения перемежения и схемой перемежения в соответствии с матрицей контроля четности.
RU2007105100/09A 2004-08-10 2005-08-10 Устройство и способ кодирования и декодирования блочного кода разреженного контроля четности RU2348103C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2004-0062977 2004-08-10
KR20040062977 2004-08-10

Publications (2)

Publication Number Publication Date
RU2007105100A true RU2007105100A (ru) 2008-08-20
RU2348103C2 RU2348103C2 (ru) 2009-02-27

Family

ID=35431229

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2007105100/09A RU2348103C2 (ru) 2004-08-10 2005-08-10 Устройство и способ кодирования и декодирования блочного кода разреженного контроля четности

Country Status (10)

Country Link
US (1) US7600174B2 (ru)
EP (1) EP1626505B1 (ru)
JP (1) JP4545793B2 (ru)
KR (1) KR100713371B1 (ru)
CN (1) CN1993892B (ru)
AU (1) AU2005272268B2 (ru)
CA (1) CA2563642C (ru)
DE (1) DE602005026754D1 (ru)
RU (1) RU2348103C2 (ru)
WO (1) WO2006016769A1 (ru)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100641052B1 (ko) * 2004-12-08 2006-11-02 한국전자통신연구원 Ｌｄｐｃ 부호기 및 복호기, 및 ｌｄｐｃ 부호화 방법 및복호화 방법
US20070198905A1 (en) * 2006-02-03 2007-08-23 Nokia Corporation Transmitter for a communications network
KR100975558B1 (ko) * 2006-05-03 2010-08-13 삼성전자주식회사 통신 시스템에서 신호 송수신 장치 및 방법
KR100834650B1 (ko) * 2006-09-04 2008-06-02 삼성전자주식회사 통신 시스템에서 신호 송수신 장치 및 방법
EP2092651B1 (fr) 2006-11-13 2020-03-25 3G Licensing S.A. Codage et decodage d'un signal de donnees en fonction d'un code correcteur
US7913149B2 (en) * 2006-12-20 2011-03-22 Lsi Corporation Low complexity LDPC encoding algorithm
KR100975696B1 (ko) * 2007-04-05 2010-08-12 삼성전자주식회사 통신 시스템에서 부호화 장치 및 방법
US8473824B1 (en) * 2008-09-08 2013-06-25 Marvell International Ltd. Quasi-cyclic low-density parity-check (QC-LDPC) encoder
CN101488819B (zh) * 2008-01-15 2013-02-27 华为技术有限公司 一种低密度奇偶校验码编码调制方法及装置
JP5009418B2 (ja) * 2008-06-09 2012-08-22 パイオニア株式会社 検査行列の生成方法及び検査行列、並びに復号装置及び復号方法
KR101481431B1 (ko) * 2008-12-08 2015-01-12 삼성전자주식회사 저밀도 패리티 검사 행렬 재배열 방법 및 이를 이용하는 장치
JP5445829B2 (ja) * 2009-05-29 2014-03-19 ソニー株式会社 受信装置、受信方法、およびプログラム、並びに受信システム
JP5413701B2 (ja) * 2011-03-22 2014-02-12 日本電気株式会社 誤り訂正符号化装置、誤り訂正符号化方法および誤り訂正符号化プログラム
CN102315911B (zh) * 2011-09-29 2017-10-27 中兴通讯股份有限公司 一种低密度奇偶校验码编码方法及装置
EP2916461B1 (en) * 2012-11-05 2019-08-28 Mitsubishi Electric Corporation Encoding method for qc-ldpc codes
CN103580807B (zh) * 2013-11-05 2017-01-18 上海数字电视国家工程研究中心有限公司 针对特定度分布ldpc码字的bicm传输方法及系统
CN104363023B (zh) * 2014-10-11 2017-10-03 中国科学院国家授时中心 北斗高精度差分信息编码方法
CN111917518B (zh) * 2015-03-02 2023-04-14 三星电子株式会社 发送方法
US10367525B2 (en) * 2015-05-29 2019-07-30 National Instruments Corporation Incremental loop modification for LDPC encoding
JP6798004B2 (ja) 2016-07-20 2020-12-09 ホアウェイ・テクノロジーズ・カンパニー・リミテッド Ｌｄｐｃ符号の符号化および復号化のための方法およびシステム
WO2018084735A1 (en) * 2016-11-03 2018-05-11 Huawei Technologies Co., Ltd. Efficiently decodable qc-ldpc code
TWI602188B (zh) * 2017-01-03 2017-10-11 慧榮科技股份有限公司 用來於記憶裝置中進行資料管理之方法以及記憶裝置及其控制器
WO2018182371A1 (en) * 2017-03-30 2018-10-04 Samsung Electronics Co., Ltd. Apparatus and method for channel encoding/decoding in communication or broadcasting system
CN108809328B (zh) 2017-05-05 2024-05-17 华为技术有限公司 信息处理的方法、通信装置
EP4187794A1 (en) 2017-06-15 2023-05-31 Huawei Technologies Co., Ltd. Qc-ldpc codes for 3gpp 5g mobile radio
CN109327225B9 (zh) 2017-06-27 2021-12-10 华为技术有限公司 信息处理的方法、装置和通信设备
CA3067701C (en) 2017-06-27 2022-08-16 Telefonaktiebolaget Lm Ericsson (Publ) Design of shift values for quasi-cyclic ldpc codes
US10621035B2 (en) * 2017-10-18 2020-04-14 Intel Corporation Techniques for correcting data errors in memory devices
CN111313909A (zh) * 2018-12-12 2020-06-19 北京航空航天大学 Ldpc码译码方法和编码方法
CN112015325B (zh) * 2019-05-28 2024-03-26 阿里巴巴集团控股有限公司 一种生成解码矩阵的方法、解码方法和对应装置
US11405055B2 (en) * 2019-06-26 2022-08-02 Polaran Haberlesme Teknolojileri Anonim Sirketi Methods and apparatus for error correction coding with triangular factorization of generator matrix
CN111211793B (zh) * 2020-02-10 2023-08-04 成都烨软科技有限公司 一种基于汉明码并行tpc编码方法
CN112398488B (zh) * 2020-12-29 2021-04-30 支付宝(杭州)信息技术有限公司 向量压缩的方法和装置
CN116383848B (zh) * 2023-04-04 2023-11-28 北京航空航天大学 一种三方安全计算防作恶方法、设备及介质

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2156555B (en) 1984-03-24 1988-03-09 Philips Nv Error correction of data symbols
US5838267A (en) 1996-10-09 1998-11-17 Ericsson, Inc. Method and apparatus for encoding and decoding digital information
US6304991B1 (en) 1998-12-04 2001-10-16 Qualcomm Incorporated Turbo code interleaver using linear congruential sequence
JP2002313036A (ja) 2001-04-18 2002-10-25 Sharp Corp 復調方法および誤り訂正方法、並びに、記録媒体再生装置
US6567465B2 (en) 2001-05-21 2003-05-20 Pc Tel Inc. DSL modem utilizing low density parity check codes
US6789227B2 (en) 2001-07-05 2004-09-07 International Business Machines Corporation System and method for generating low density parity check codes using bit-filling
US6895547B2 (en) 2001-07-11 2005-05-17 International Business Machines Corporation Method and apparatus for low density parity check encoding of data
US6829308B2 (en) 2002-07-03 2004-12-07 Hughes Electronics Corporation Satellite communication system utilizing low density parity check codes
JP3917563B2 (ja) 2002-07-03 2007-05-23 ヒューズ・エレクトロニクス・コーポレーション 低密度のパリティチェック（ｌｄｐｃ）コードをデコードする方法およびシステム
KR100543154B1 (ko) * 2002-07-26 2006-01-20 휴우즈 일렉트로닉스 코오포레이션 저밀도 패리티 검사 코드 생성 방법 및 시스템
US6785863B2 (en) * 2002-09-18 2004-08-31 Motorola, Inc. Method and apparatus for generating parity-check bits from a symbol set
US7222289B2 (en) * 2002-09-30 2007-05-22 Certance Llc Channel processor using reduced complexity LDPC decoder
KR20040036460A (ko) * 2002-10-26 2004-04-30 삼성전자주식회사 Ｌｄｐｃ 복호화 장치 및 그 방법
US7702986B2 (en) * 2002-11-18 2010-04-20 Qualcomm Incorporated Rate-compatible LDPC codes
KR100502609B1 (ko) * 2002-11-21 2005-07-20 한국전자통신연구원 Ｌｄｐｃ 코드를 이용한 부호화기 및 부호화 방법
US7162684B2 (en) * 2003-01-27 2007-01-09 Texas Instruments Incorporated Efficient encoder for low-density-parity-check codes
KR100906474B1 (ko) 2003-01-29 2009-07-08 삼성전자주식회사 저밀도 부가정보 발생용 매트릭스를 이용한 에러 정정방법 및그 장치
KR100809619B1 (ko) 2003-08-26 2008-03-05 삼성전자주식회사 이동 통신 시스템에서 블록 저밀도 패러티 검사 부호부호화/복호 장치 및 방법
KR100550101B1 (ko) 2003-12-22 2006-02-08 한국전자통신연구원 저밀도 패리티 검사 부호의 부호화와 복호 장치 및 그방법
KR20050073359A (ko) * 2004-01-09 2005-07-13 주식회사 하이닉스반도체 테스트 레티클 제작 방법
US7260763B2 (en) * 2004-03-11 2007-08-21 Nortel Networks Limited Algebraic low-density parity check code design for variable block sizes and code rates
JP4555334B2 (ja) 2004-04-28 2010-09-29 サムスン エレクトロニクス カンパニー リミテッド 可変ブロック長を有するブロック低密度パリティ検査符号の符号化／復号化装置及び方法

Also Published As

Publication number Publication date
US7600174B2 (en) 2009-10-06
AU2005272268B2 (en) 2008-07-31
KR20060050384A (ko) 2006-05-19
DE602005026754D1 (de) 2011-04-21
JP2008501287A (ja) 2008-01-17
US20060036927A1 (en) 2006-02-16
AU2005272268A1 (en) 2006-02-16
CA2563642C (en) 2013-10-01
CN1993892B (zh) 2012-12-26
EP1626505A1 (en) 2006-02-15
RU2348103C2 (ru) 2009-02-27
CN1993892A (zh) 2007-07-04
JP4545793B2 (ja) 2010-09-15
WO2006016769A1 (en) 2006-02-16
KR100713371B1 (ko) 2007-05-04
EP1626505B1 (en) 2011-03-09
CA2563642A1 (en) 2006-02-16

Similar Documents

Publication Publication Date Title
RU2007105100A (ru) Устройство и способ кодирования и декодирования блочного кода разреженного контроля четности
RU2006138012A (ru) Устройство и способ для кодирования/декодирования кода разреженного контроля четности с переменной длиной блока
RU2007105746A (ru) Устройство и способ кодирования-декодирования блочного кода проверки на честность с низкой плотностью с переменной длиной блока
CA2560852A1 (en) Apparatus and method for coding/decoding block low density parity check code with variable block length
Gaborit Shorter keys for code based cryptography
JP5231453B2 (ja) 可変サイズのパケットのｌｄｐｃ符号化及び復号化
CA2560456A1 (en) Apparatus and method for encoding and decoding block low density parity check codes with a variable coding rate
KR101702358B1 (ko) 저밀도 패리티 검사 코드를 사용하는 통신 시스템에서의 채널 부호화/복호화 방법 및 장치
JP2000508849A (ja) データ・ブロックの畳み込み符号化方法及び装置及び対応する復号方法及び装置
RU2015148943A (ru) Способ кодирования и декодирования и устройство, и система
KR20080100455A (ko) 통신 시스템의 다중 필드 기반 코드 발생기 및 디코더
CN107231158B (zh) 一种极化码迭代接收机、系统和极化码迭代译码方法
CN110311755B (zh) 一种利用线性分组码传输额外信息的方法
KR101298745B1 (ko) 데이터를 복호화 및 부호화하는 방법 및 장치
TW200302638A (en) Method and apparatus for weighted non-binary repeat accumulate coding and space-time coding
CN112468161B (zh) 一种rs高速编码电路
KR100669152B1 (ko) 저밀도 패리티 검사 코드의 부호화 장치 및 방법
RU2008146979A (ru) Способ для кодирования сообщения k' данных для передачи от передающей станции к принимающей станции и способ для декодирования, передающая станция, принимающая станция и программное обеспечение
CN109644006A (zh) 编码数据和解码数据的装置及方法
CN106936541B (zh) Rs编码加字节交织方法及系统
CN107612559B (zh) 基于乘性重复的多元极化码的生成方法
JP5523064B2 (ja) 復号装置及び方法
TWI469536B (zh) 在雜訊媒體上之資料通信程序及裝置
JP4224818B2 (ja) 符号化方法及び符号化装置並びに復号方法及び復号装置
KR101279283B1 (ko) 블록 부호를 사용하는 통신 시스템에서 신호 송수신 장치및 방법

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20190811