RU2007105746A - Устройство и способ кодирования-декодирования блочного кода проверки на честность с низкой плотностью с переменной длиной блока - Google Patents

Устройство и способ кодирования-декодирования блочного кода проверки на честность с низкой плотностью с переменной длиной блока Download PDF

Info

Publication number
RU2007105746A
RU2007105746A RU2007105746/09A RU2007105746A RU2007105746A RU 2007105746 A RU2007105746 A RU 2007105746A RU 2007105746/09 A RU2007105746/09 A RU 2007105746/09A RU 2007105746 A RU2007105746 A RU 2007105746A RU 2007105746 A RU2007105746 A RU 2007105746A
Authority
RU
Russia
Prior art keywords
blocks
parity check
matrix
check matrix
partial
Prior art date
Application number
RU2007105746/09A
Other languages
English (en)
Other versions
RU2369008C2 (ru
Inventor
Гиу-Бум КИУНГ (KR)
Гиу-Бум КИУНГ
Се-Хо МИУНГ (KR)
Се-Хо МИУНГ
Киеонг-Чеол ЯНГ (KR)
Киеонг-Чеол ЯНГ
Хиун-Коо ЯНГ (KR)
Хиун-Коо ЯНГ
Донг-Сеек ПАРК (KR)
Донг-Сеек ПАРК
Дзае-Йоел КИМ (KR)
Дзае-Йоел КИМ
Сунг-Еун ПАРК (KR)
Сунг-Еун ПАРК
Сеунг-Хоон ЧОИ (KR)
Сеунг-Хоон ЧОИ
Пан-Юх ДЗОО (KR)
Пан-Юх ДЗОО
Хонг-Сил ДЗЕОНГ (KR)
Хонг-Сил ДЗЕОНГ
Original Assignee
Самсунг Электроникс Ко., Лтд. (KR)
Самсунг Электроникс Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Самсунг Электроникс Ко., Лтд. (KR), Самсунг Электроникс Ко., Лтд. filed Critical Самсунг Электроникс Ко., Лтд. (KR)
Publication of RU2007105746A publication Critical patent/RU2007105746A/ru
Application granted granted Critical
Publication of RU2369008C2 publication Critical patent/RU2369008C2/ru

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0061—Error detection codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H04L1/0046—Code rate detection or code type detection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)

Claims (101)

1. Способ кодирования блочного кода проверки на четность с низкой плотностью (LDPC), имеющего переменную длину, заключающийся в том, что
принимают информационное слово; и
кодируют информационное слово в блочный код LDPC на основе одной матрицы из первой матрицы проверки на четность и второй матрицы проверки на четность в зависимости от длины, которая должна использоваться при генерировании информационного слова в блочный код LDPC.
2. Способ по п.1, в котором дополнительно
модулируют блочный код LDPC в символ модуляции, используя схему модуляции; и
передают модулированный символ.
3. Способ по п.1, в котором вторая матрица проверки на четность представляет собой матрицу проверки на четность, определенную путем изменения размера первой матрицы проверки на четность.
4. Способ по п.3, в котором первая матрица проверки на четность представляет собой матрицу проверки на четность, сгенерированную так, что блочный код LDPC имеет заданную длину и удовлетворяется при заданной скорости кодирования.
5. Способ по п.4, в котором первая матрица проверки на четность включает в себя заданное количество частичных блоков, и каждый из частичных блоков имеет заданный размер.
6. Способ по п.5, в котором вторая матрица проверки на четность представляет собой матрицу проверки на четность, определенную путем изменения размера частичных блоков первой матрицы проверки на четность.
7. Способ по п.6, в котором заданную матрицу перестановок отображают на каждый из частичных блоков на взаимно однозначной основе.
8. Способ по п.7, в котором вторая матрица проверки на четность представляет собой матрицу проверки на четность, сгенерированную путем определения экспонент ненулевых матриц перестановок среди матриц перестановок второй матрицы проверки на четность, в соответствии с экспонентами ненулевых матриц перестановок, среди матриц перестановок первой матрицы проверки на четность, и размером частичных блоков второй матрицы проверки на четность.
9. Способ по п.7, в котором вторая матрица проверки на четность имеет соотношение, определенное следующим образом
ai ' = ai mod Ns (для l ≤ i ≤ L),
где а1, a2, ···, aL обозначают экспоненты L ненулевых матриц перестановок среди матриц перестановок первой матрицы проверки на четность, NsЧNs (Ns) обозначает размер частичных блоков первой матрицы проверки на четность, а1', a2',..·, aL' обозначают экспоненты L ненулевых матриц перестановок среди матриц перестановок второй матрицы проверки на четность, (Ns'ЧNs')(Ns') обозначает размер частичных блоков второй матрицы проверки на четность, и "mod" обозначает операцию модуля.
10. Способ по п.9, в котором этап кодирования информационного слова в блочный код LDPC содержит этапы, на которых
определяют одну матрицу из первой матрицы проверки на четность и второй матрицы проверки на четность в соответствии с длиной;
генерируют первый сигнал путем умножения информационного слова на первую частичную матрицу определенной матрицы проверки на четность;
генерируют второй сигнал путем умножения информационного слова на вторую частичную матрицу определенной матрицы проверки на четность;
генерируют третий сигнал путем умножения первого сигнала, используя матричное перемножение третьей частичной матрицы и обратной матрицы четвертой частичной матрицы определенной матрицы проверки на четность;
генерируют четвертый сигнал путем суммирования второго сигнала с третьим сигналом;
генерируют пятый сигнал путем умножения четвертого сигнала на пятую частичную матрицу определенной матрицы проверки на четность;
генерируют шестой сигнал путем сложения второго сигнала с пятым сигналом;
генерируют седьмой сигнал путем умножения шестого сигнала на обратную матрицу четвертой матрицы определенной матрицы проверки на четность; и
умножают информационное слово, причем четвертый сигнал определен как первая четность, и седьмой сигнал определен как вторая четность, так, что информационное слово, первую четность и вторую четность отображают на блочный код LDPC.
11. Способ по п.10, в котором первая частичная матрица и вторая частичная матрица представляют собой частичные матрицы, отображенные на информационную часть, ассоциированную с информационным словом в определенной матрице проверки на четность.
12. Способ по п.11, в котором третья частичная матрица и четвертая частичная матрица представляют собой частичные матрицы, отображенные на первую часть проверки на четность, ассоциированную с проверкой на четность, и пятая частичная матрица и шестая частичная матрица представляют собой частичные матрицы, отображенные на вторую часть проверки на четность, ассоциированную с четностью.
13. Способ по п.5, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000001
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы, и I представляет единичную матрицу, для которой экспонента соответствующей матрицы перестановок равна 0.
14. Способ по п.5, в котором, когда скорость кодирования составляет 2/3, первая матрица проверки на четность выражена как
Figure 00000002
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы, и I представляет единичную матрицу, для которой экспонента соответствующей матрицы перестановок равна 0.
15. Способ по п.5, в котором, когда скорость кодирования составляет 3/4, первая матрица проверки на четность выражена как
Figure 00000003
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы, и I представляет единичную матрицу, для которой экспонента соответствующей матрицы перестановок равна 0.
16. Способ по п.5, в котором, когда скорость кодирования составляет 5/6, первая матрица проверки на четность выражена как
Figure 00000004
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы, и I представляет единичную матрицу, для которой экспонента соответствующей матрицы перестановок равна 0.
17. Способ по п.5, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000005
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
18. Способ по п.5, в котором, когда скорость кодирования составляет 2/3, первая матрица проверки на четность выражена как
Figure 00000006
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
19. Способ по п.5, в котором, когда скорость кодирования составляет 3/4, первая матрица проверки на четность выражена как
Figure 00000007
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
20. Способ по п.5, в котором, когда скорость кодирования составляет 3/4, первая матрица проверки на четность выражена как
Figure 00000008
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают 0 нулевые матрицы.
21. Способ по п.5, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000009
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
22. Способ по п.5, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000010
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
23. Способ по п.5, в котором, когда скорость кодирования составляет 2/3, первая матрица проверки на четность выражена как
Figure 00000011
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
24. Способ по п.5, в котором, когда скорость кодирования составляет 2/3, первая матрица проверки на четность выражена как
Figure 00000012
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
25. Способ по п.5, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000013
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
26. Способ по п.5, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000014
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
27. Способ по п.5, в котором, когда скорость кодирования составляет 2/3, первая матрица проверки на четность выражена как
Figure 00000015
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
28. Устройство для кодирования блочного кода проверки на четность с низкой плотностью (LDPC), имеющего переменную длину, содержащее
кодер для кодирования информационного слова в блочный код LDPC на основе одной матрицы из первой матрицы проверки на четность и второй матрицы проверки на четность, в зависимости от длины, которая должны использоваться при генерировании информационного слова в блочный код LDPC; и
модулятор для модуляции блочного кода LDPC в символ модуляции с использованием схемы модуляции.
29. Устройство по п.28, в котором вторая матрица проверки на четность представляет собой матрицу проверки на четность, определенную путем изменения размера первой матрицы проверки на четность.
30. Устройство по п.29, в котором первая матрица проверки на четность представляет собой матрицу проверки на четность, сгенерированную так, что блочный код LDPC имеет заданную длину и удовлетворяется при заданной скорости кодирования.
31. Устройство по п.30, в котором первая матрица проверки на четность включает в себя заданное количество частичных блоков, и каждый из частичных блоков имеет заданный размер.
32. Устройство по п.31, в котором вторая матрица проверки на четность представляет собой матрицу проверки на четность, определенную путем изменения размера частичных блоков первой матрицы проверки на четность.
33. Устройство по п.32, в котором заданную матрицу перестановок отображают на каждый из частичных блоков на взаимно однозначной основе.
34. Устройство по п.33, в котором вторая матрица проверки на четность представляет собой матрицу проверки на четность, сгенерированную путем определения экспонент ненулевых матриц перестановок среди матриц перестановок второй матрицы проверки на четность, в соответствии с экспонентами ненулевых матриц перестановок, среди матриц перестановок первой матрицы проверки на четность, и размером частичных блоков второй матрицы проверки на четность.
35. Устройство по п.34, в котором вторая матрица проверки на четность имеет соотношение, определенное следующим образом
ai'= ai mod Ns'(для l ≤ i ≤ L),
где а1, a2,..·, aL обозначают экспоненты L ненулевых матриц перестановок среди матриц перестановок первой матрицы проверки на четность, NsЧNs (Ns) обозначает размер частичных блоков первой матрицы проверки на четность, а1', a2',..·, aL' обозначают экспоненты L ненулевых матриц перестановок среди матриц перестановок второй матрицы проверки на четность, (Ns'ЧNs')(Ns') обозначает размер частичных блоков второй матрицы проверки на четность, и "mod" обозначает операцию модуля.
36. Устройство по п.35, в котором кодер содержит
контроллер для определения одной из первой матрицы проверки на четность и второй матрицы проверки на четность в соответствии с длиной;
первый умножитель матрицы для умножения информационного слова на первую частичную матрицу определенной матрицы проверки на четность;
второй умножитель матрицы для умножения информационного слова на вторую частичную матрицу определенной матрицы проверки на четность;
третий умножитель матрицы для умножения сигнала, поступающего с выхода первого умножителя матрицы, путем матричного перемножения третьей частичной матрицы и обратной матрицы четвертой частичной матрицы определенной матрицы проверки на четность;
первый сумматор для суммирования сигнала, поступающего с выхода второго умножителя матрицы, с сигналом, поступающим с выхода третьего умножителя матрицы;
четвертый умножитель матрицы для умножения сигнала, поступающего с выхода первого сумматора, на пятую частичную матрицу определенной матрицы проверки на четность;
второй сумматор для суммирования сигнала, поступающего с выхода второго умножителя матрицы, на сигнал, поступающий с выхода четвертого умножителя матрицы;
пятый умножитель матрицы для умножения сигнала, поступающего с выхода второго умножителя матрицы, на обратную матрицу четвертой матрицы определенной матрицы проверки на четность; и
множество переключателей для умножения информационного слова, причем четвертый сигнал определен как первая четность, и седьмой сигнал определен как вторая четность, так, что информационное слово, первую четность и вторую четность отображают на блочный код LDPC.
37. Устройство по п.36, в котором первая частичная матрица и вторая частичная матрица представляют собой частичные матрицы, отображенные на информационную часть, ассоциированную с информационным словом в определенной матрице проверки на четность.
38. Устройство по п.37, в котором третья частичная матрица и четвертая частичная матрица представляют собой частичные матрицы, отображенные на первую часть проверки на четность, ассоциированную с проверкой на четность, и пятая частичная матрица и шестая частичная матрица представляют собой частичные матрицы, отображенные на вторую часть проверки на четность, ассоциированную с четностью.
39. Устройство по п.31, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000016
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы, и I представляет единичную матрицу, для которой экспонента соответствующей матрицы перестановок равна 0.
40. Устройство по п.31, в котором, когда скорость кодирования составляет 2/3, первая матрица проверки на четность, выражена как
Figure 00000017
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы, и I представляет единичную матрицу, для которой экспонента соответствующей матрицы перестановок равна 0.
41. Устройство по п.31, в котором, когда скорость кодирования составляет 3/4, первая матрица проверки на четность выражена как
Figure 00000018
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы, и I представляет единичную матрицу, для которой экспонента соответствующей матрицы перестановок равна 0.
42. Устройство по п.31, в котором, когда скорость кодирования составляет 5/6, первая матрица проверки на четность выражена как
Figure 00000019
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы, и I представляет единичную матрицу, для которой экспонента соответствующей матрицы перестановок равна 0.
43. Устройство по п.31, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000020
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
44. Устройство по п.31, в котором, когда скорость кодирования составляет 2/3, первая матрица проверки на четность выражена как
Figure 00000021
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
45. Устройство по п.31, в котором, когда скорость кодирования составляет 3/4, первая матрица проверки на четность выражена как
Figure 00000022
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
46. Устройство по п.31, в котором, когда скорость кодирования составляет 3/4, первая матрица проверки на четность выражена как
Figure 00000023
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
47. Устройство по п.31, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000024
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
48. Устройство по п.31, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000025
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
49. Устройство по п.31, в котором, когда скорость кодирования составляет 2/3, первая матрица проверки на четность выражена как
Figure 00000026
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
50. Устройство по п.31, в котором, когда скорость кодирования составляет 2/3, первая матрица проверки на четность выражена как
Figure 00000027
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
51. Устройство по п.31, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000028
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
52. Устройство по п.31, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000029
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
53. Устройство по п.31, в котором, когда скорость кодирования составляет 2/3, первая матрица проверки на четность выражена как
Figure 00000030
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
54. Способ декодирования блочного кода проверки на четность с низкой плотностью (LDPC), имеющего переменную длину, заключающийся в том, что
принимают сигнал; и
выбирают одну матрицу из первой матрицы проверки на четность и второй матрицы проверки на четность в соответствии с длиной блочного кода LDPC, предназначенного для декодирования, и декодируют принятый сигнал в соответствии с выбранной матрицей проверки на четность, детектируя, таким образом, блочный код LDPC.
55. Способ по п.54, в котором вторая матрица проверки на четность представляет собой матрицу проверки на четность, определенную путем изменения размера первой матрицы проверки на четность.
56. Способ по п.55, в котором первая матрица проверки на четность представляет собой матрицу проверки на четность, сгенерированную так, что блочный код LDPC имеет заданную длину и удовлетворяется при заданной скорости кодирования.
57. Способ по п.56, в котором первая матрица проверки на четность включает в себя заданное количество частичных блоков, и каждый из частичных блоков имеет заданный размер.
58. Способ по п.57, в котором вторая матрица проверки на четность представляет собой матрицу проверки на четность, определенную путем изменения размера частичных блоков первой матрицы проверки на четность.
59. Способ по п.58, в котором заданную матрицу перестановок отображают на каждый из частичных блоков на взаимно однозначной основе.
60. Способ по п.59, в котором вторая матрица проверки на четность представляет собой матрицу проверки на четность, сгенерированную путем определения экспонент ненулевых матриц перестановок среди матриц перестановок второй матрицы проверки на четность, в соответствии с экспонентами ненулевых матриц перестановок, среди матриц перестановок первой матрицы проверки на четность, и размером частичных блоков второй матрицы проверки на четность.
61. Способ по п.60, в котором вторая матрица проверки на четность имеет соотношение, определенное следующим образом
ai = ai mod Ns (для l ≤ i ≤ L),
где а1, a2,..·, aL обозначают экспоненты L ненулевых матриц перестановок среди матриц перестановок первой матрицы проверки на четность, NsЧNs (Ns) обозначает размер частичных блоков первой матрицы проверки на четность, а1', a2',..·, aL' обозначают экспоненты L ненулевых матриц перестановок среди матриц перестановок второй матрицы проверки на четность, (Ns'ЧNs')(Ns') обозначает размер частичных блоков второй матрицы проверки на четность, и "mod" обозначает операцию модуля.
62. Способ по п.61, в котором этап декодирования принятого сигнала в соответствии с определенной матрицей проверки на четность с детектированием, таким образом, блочного кода LDPC содержит этапы, на которых
определяют схему обратного перемежения и схему перемежения в соответствии с определенной матрицей проверки на четность;
детектируют значения вероятности принятых сигналов;
генерируют первый сигнал путем вычитания сигнала, сгенерированного в предыдущем процессе декодирования, из значений вероятности принятого сигнала;
осуществляют обратное перемежение первого сигнала, используя схему обратного перемежения;
детектируют значения вероятности из обратно перемеженного сигнала;
генерируют второй сигнал путем вычитания обратно перемеженного сигнала из значений вероятности обратно перемеженного сигнала; и
перемежают второй сигнал, используя схему перемежения, и осуществляют итеративное декодирование перемеженного сигнала, детектируя, таким образом, блочный код LDPC.
63. Способ по п.57, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000031
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы, и I представляет единичную матрицу, для которой экспонента соответствующей матрицы перестановок равна 0.
64. Способ по п.57, в котором, когда скорость кодирования составляет 2/3, первая матрица проверки на четность выражена как
Figure 00000032
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы, и I представляет единичную матрицу, для которой экспонента соответствующей матрицы перестановок равна 0.
65. Способ по п.57, в котором, когда скорость кодирования составляет 3/4, первая матрица проверки на четность выражена как
Figure 00000033
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы, и I представляет единичную матрицу, для которой экспонента соответствующей матрицы перестановок равна 0.
66. Способ по п.57, в котором, когда скорость кодирования составляет 5/6, первая матрица проверки на четность выражена как
Figure 00000034
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы, и I представляет единичную матрицу, для которой экспонента соответствующей матрицы перестановок равна 0.
67. Способ по п.57, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000035
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
68. Способ по п.57, в котором, когда скорость кодирования составляет 2/3, первая матрица проверки на четность выражена как
Figure 00000036
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
69. Способ по п.57, в котором, когда скорость кодирования составляет 3/4, первая матрица проверки на четность выражена как
Figure 00000037
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
70. Способ по п.57, в котором, когда скорость кодирования составляет 3/4, первая матрица проверки на четность выражена как
Figure 00000038
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
71. Способ по п.57, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000039
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
72. Способ по п.57, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000040
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
73. Способ по п.57, в котором, когда скорость кодирования составляет 2/3, первая матрица проверки на четность выражена как
Figure 00000041
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
74. Способ по п.57, в котором, когда скорость кодирования составляет 2/3, первая матрица проверки на четность выражена как
Figure 00000042
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
75. Способ по п.57, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000043
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
76. Способ по п.57, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000044
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
77. Способ по п.57, в котором, когда скорость кодирования составляет 2/3, первая матрица проверки на четность выражена как
Figure 00000045
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
78. Устройство для декодирования блочного кода проверки на четность с низкой плотностью (LDPC), имеющего переменную длину, содержащее
приемник для приема сигнала; и
декодер для выбора одной матрицы из первой матрицы проверки на четность и второй матрицы проверки на четность в соответствии с длиной блочного кода LDPC, предназначенного для декодирования, и декодирования принятого сигнала в соответствии с выбранной матрицей проверки на четность с детектированием, таким образом, блочного кода LDPC.
79. Устройство по п.78, в котором вторая матрица проверки на четность представляет собой матрицу проверки на четность, определенную путем изменения размера первой матрицы проверки на четность.
80. Устройство по п.79, в котором первая матрица проверки на четность представляет собой матрицу проверки на четность, сгенерированную так, что блочный код LDPC имеет заданную длину и удовлетворяется при заданной скорости кодирования.
81. Устройство по п.80, в котором первая матрица проверки на четность включает в себя заданное количество частичных блоков, и каждый из частичных блоков имеет заданный размер.
82. Устройство по п.81, в котором вторая матрица проверки на четность представляет собой матрицу проверки на четность, определенную путем изменения размера частичных блоков первой матрицы проверки на четность.
83. Устройство по п.82, в котором заданную матрицу перестановок отображают на каждый из частичных блоков на взаимно однозначной основе.
84. Устройство по п.83, в котором вторая матрица проверки на четность представляет собой матрицу проверки на четность, сгенерированную путем определения экспонент ненулевых матриц перестановок среди матриц перестановок второй матрицы проверки на четность, в соответствии с экспонентами ненулевых матриц перестановок, среди матриц перестановок первой матрицы проверки на четность, и размером частичных блоков второй матрицы проверки на четность.
85. Устройство по п.84, в котором вторая матрица проверки на четность имеет соотношение, определенное следующим образом
ai = ai mod Ns (для l ≤ i ≤ L),
где а1, a2,..·, aL обозначают экспоненты L ненулевых матриц перестановок среди матриц перестановок первой матрицы проверки на четность, NsЧNs (Ns) обозначает размер частичных блоков первой матрицы проверки на четность, а1', a2',..·, aL' обозначают экспоненты L ненулевых матриц перестановок среди матриц перестановок второй матрицы проверки на четность, (Ns'ЧNs')(Ns') обозначает размер частичных блоков второй матрицы проверки на четность, и "mod" обозначает операцию модуля.
86. Устройство по п.87, в котором декодер содержит
первый контроллер для определения первой матрицы проверки на четность или второй матрицы проверки на четность в соответствии с длиной блочного кода LDPC, предназначенного для декодирования;
декодер переменного узла для детектирования значения вероятности принимаемого сигнала путем соединения переменных узлов в соответствии с весом каждого из столбцов, составляющих определенную матрицу проверки на четность;
первый сумматор для вычитания сигнала, сгенерированного в предыдущем процессе декодирования из сигнала, поступающего с выхода декодера переменного узла;
обратный перемежитель для обратного перемежения сигнала, поступающего с выхода первого сумматора, с использованием схемы обратного перемежения, определенной в соответствии с определенной матрицей проверки на четность;
декодер узла проверки для детектирования значения вероятности сигнала, поступающего с выхода обратного перемежителя, путем соединения узлов проверки в соответствии с весом каждой из строк, составляющих определенную матрицу проверки на четность;
второй сумматор для вычитания сигнала, поступающего с выхода обратного перемежителя, из сигнала, поступающего с выхода декодера узла проверки;
перемежитель для перемежения сигнала, поступающего с выхода второго сумматора, с использованием схемы перемежения, определенной в соответствии с определенной матрицей проверки на четность, и вывода перемеженного сигнала в декодер переменного узла и в первый сумматор; и
второй контроллер для управления схемой обратного перемежения и схемой перемежения в соответствии с определенной матрицей проверки на четность.
87. Устройство по п.81, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000046
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы, и I представляет единичную матрицу, для которой экспонента соответствующей матрицы перестановок равна 0.
88. Устройство по п.81, в котором, когда скорость кодирования составляет 2/3, первая матрица проверки на четность выражена как
Figure 00000047
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы, и I представляет единичную матрицу, для которой экспонента соответствующей матрицы перестановок равна 0.
89. Устройство по п.81, в котором, когда скорость кодирования составляет 3/4, первая матрица проверки на четность выражена как
Figure 00000048
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы, и I представляет единичную матрицу, для которой экспонента соответствующей матрицы перестановок равна 0.
90. Устройство по п.81, в котором, когда скорость кодирования составляет 5/6, первая матрица проверки на четность выражена как
Figure 00000049
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы, и I представляет единичную матрицу, для которой экспонента соответствующей матрицы перестановок равна 0.
91. Устройство по п.81, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000050
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
92. Устройство по п.81, в котором, когда скорость кодирования составляет 2/3, первая матрица проверки на четность выражена как
Figure 00000051
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
93. Устройство по п.81, в котором, когда скорость кодирования составляет 3/4, первая матрица проверки на четность выражена как
Figure 00000052
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
94. Устройство по п.81, в котором, когда скорость кодирования составляет 3/4, первая матрица проверки на четность выражена как
Figure 00000053
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
95. Устройство по п.81, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000054
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
96. Устройство по п.81, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000055
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
97. Устройство по п.81, в котором, когда скорость кодирования составляет 2/3, первая матрица проверки на четность выражена как
Figure 00000056
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
98. Устройство по п.81, в котором, когда скорость кодирования составляет 2/3, первая матрица проверки на четность выражена как
Figure 00000057
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
99. Устройство по п.81, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000058
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
100. Устройство по п.81, в котором, когда скорость кодирования составляет 1/2, первая матрица проверки на четность выражена как
Figure 00000059
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
101. Устройство по п.81, в котором, когда скорость кодирования составляет 2/3, первая матрица проверки на четность выражена как
Figure 00000060
где блоки представляют частичные блоки, цифры представляют экспоненты соответствующих матриц перестановок, блоки без цифр представляют частичные блоки, на которые отображают нулевые матрицы.
RU2007105746/09A 2004-08-16 2005-04-28 Устройство и способ кодирования-декодирования блочного кода проверки на четность с низкой плотностью с переменной длиной блока RU2369008C2 (ru)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
KR10-2004-0064465 2004-08-16
KR20040064465 2004-08-16
KR1020040105183A KR20060016059A (ko) 2004-08-16 2004-12-13 가변 블록 길이를 가지는 블록 저밀도 패리티 검사 부호부호화/복호 장치 및 방법
KR10-2004-0105183 2004-12-13
KR10-2005-0003732 2005-01-14

Publications (2)

Publication Number Publication Date
RU2007105746A true RU2007105746A (ru) 2008-08-20
RU2369008C2 RU2369008C2 (ru) 2009-09-27

Family

ID=37124450

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2007105746/09A RU2369008C2 (ru) 2004-08-16 2005-04-28 Устройство и способ кодирования-декодирования блочного кода проверки на четность с низкой плотностью с переменной длиной блока

Country Status (3)

Country Link
KR (1) KR20060016059A (ru)
CN (1) CN1993917B (ru)
RU (1) RU2369008C2 (ru)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7747929B2 (en) 2004-04-28 2010-06-29 Samsung Electronics Co., Ltd Apparatus and method for coding/decoding block low density parity check code with variable block length
KR20070107521A (ko) 2006-05-03 2007-11-07 삼성전자주식회사 비이진 구조적 저밀도 패리티 검사 부호 생성 방법
CN101809872B (zh) * 2007-09-28 2013-06-05 松下电器产业株式会社 编码方法、编码器以及解码器
CN102265520B (zh) * 2008-12-26 2014-05-14 松下电器产业株式会社 编码方法、编码器以及解码器
US8644282B2 (en) * 2010-09-16 2014-02-04 Qualcomm Incorporated System and method for transmitting a low density parity check signal
JP5637393B2 (ja) * 2011-04-28 2014-12-10 ソニー株式会社 データ処理装置、及び、データ処理方法
KR101791477B1 (ko) * 2011-10-10 2017-10-30 삼성전자주식회사 통신/방송 시스템에서 데이터 송수신 장치 및 방법
KR101685010B1 (ko) 2012-06-01 2016-12-13 한국전자통신연구원 지상파 클라우드 방송을 위한 ldpc 부호
CN104969478B (zh) * 2013-02-08 2019-05-07 索尼公司 数据处理装置以及数据处理方法
MX338477B (es) * 2013-06-12 2016-04-18 Sony Corp Aparato de procesamiento de datos y metodo de procesamiento de datos.
EP3048733A4 (en) * 2013-09-20 2017-05-17 Sony Corporation Data processing device and data processing method
US20160211868A1 (en) * 2013-09-26 2016-07-21 Sony Corporation Data processing device and data processing method
US10050642B2 (en) * 2016-03-17 2018-08-14 Silicon Motion Inc. Low power scheme for bit flipping low density parity check decoder
US20180034588A1 (en) * 2016-08-01 2018-02-01 Mediatek Inc. Apparatus and method for data transmission using coded-combining or hybrid-coding
RU2743784C1 (ru) * 2020-11-13 2021-02-26 Акционерное Общество "Крафтвэй Корпорэйшн Плс" Способ кодирования данных на основе LDPC кода
RU2747050C1 (ru) * 2020-11-13 2021-04-23 Акционерное Общество "Крафтвэй Корпорэйшн Плс" Способ декодирования данных на основе LDPC кода

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1185796C (zh) * 2002-11-15 2005-01-19 清华大学 改进的非规则低密度奇偶校验码纠错译码方法

Also Published As

Publication number Publication date
KR20060016059A (ko) 2006-02-21
CN1993917A (zh) 2007-07-04
CN1993917B (zh) 2011-03-23
RU2369008C2 (ru) 2009-09-27

Similar Documents

Publication Publication Date Title
RU2007105746A (ru) Устройство и способ кодирования-декодирования блочного кода проверки на честность с низкой плотностью с переменной длиной блока
RU2006138012A (ru) Устройство и способ для кодирования/декодирования кода разреженного контроля четности с переменной длиной блока
RU2007105100A (ru) Устройство и способ кодирования и декодирования блочного кода разреженного контроля четности
CA2560852A1 (en) Apparatus and method for coding/decoding block low density parity check code with variable block length
CA2560456A1 (en) Apparatus and method for encoding and decoding block low density parity check codes with a variable coding rate
JP5231453B2 (ja) 可変サイズのパケットのｌｄｐｃ符号化及び復号化
KR20190052054A (ko) 극성 코드를 이용하여 데이터를 인코딩하기 위한 방법 및 장치
JP5875713B2 (ja) 送信機および受信機、並びに符号化率可変方法
CN108880566B (zh) 一种Polar码传输方法及装置
EA031465B1 (ru) Способ обработки сигнала (варианты), модуль перемежения битов и процессор сигналов
RU2008152401A (ru) Устройство перемежения и приемник для сигнала, сформированного устройством перемежения
CN103888148A (zh) 一种动态阈值比特翻转的ldpc码硬判决译码方法
EP1624582A2 (en) Apparatus and method for channel coding in mobile communication system
RU2015148943A (ru) Способ кодирования и декодирования и устройство, и система
CN108809332B (zh) 一种Polar码传输方法及装置
KR20210137948A (ko) 송신 장치 및 그의 쇼트닝 방법
RU2008146979A (ru) Способ для кодирования сообщения k' данных для передачи от передающей станции к принимающей станции и способ для декодирования, передающая станция, принимающая станция и программное обеспечение
CN106936541B (zh) Rs编码加字节交织方法及系统
KR20100008849A (ko) 통신 시스템에서 순환중복검사 방법 및 장치
CN108429553B (zh) 极化码的编码方法、编码装置及设备
KR20160070556A (ko) 송신 장치 및 그의 신호 처리 방법
CN107612559B (zh) 基于乘性重复的多元极化码的生成方法
RU2010144569A (ru) Способ и устройство для декодирования кода с генераторной матрицей низкой плотности
Trumpis CONVOLUTIONAL CODING FOR M-ARY CHANNELS.
KR100874484B1 (ko) 준순환 저밀도 패리티 검사 부호화 방법 및 장치

Legal Events

Date Code Title Description
PC41 Official registration of the transfer of exclusive right

Effective date: 20190927