RU2006138012A - Устройство и способ для кодирования/декодирования кода разреженного контроля четности с переменной длиной блока - Google Patents

Устройство и способ для кодирования/декодирования кода разреженного контроля четности с переменной длиной блока Download PDF

Info

Publication number
RU2006138012A
RU2006138012A RU2006138012/09A RU2006138012A RU2006138012A RU 2006138012 A RU2006138012 A RU 2006138012A RU 2006138012/09 A RU2006138012/09 A RU 2006138012/09A RU 2006138012 A RU2006138012 A RU 2006138012A RU 2006138012 A RU2006138012 A RU 2006138012A
Authority
RU
Russia
Prior art keywords
matrix
parity
parity check
matrices
blocks
Prior art date
Application number
RU2006138012/09A
Other languages
English (en)
Other versions
RU2341894C2 (ru
Inventor
Гиу-Бум КИУНГ (KR)
Гиу-Бум КИУНГ
Хонг-Сил ДЗЕОНГ (KR)
Хонг-Сил ДЗЕОНГ
Дзае-Йоел КИМ (KR)
Дзае-Йоел КИМ
Донг-Сеек ПАРК (KR)
Донг-Сеек ПАРК
Пан-Иух ДЗОО (KR)
Пан-Иух ДЗОО
Се-Хо МИУНГ (KR)
Се-Хо МИУНГ
Киеонг-Чеол ЯНГ (KR)
Киеонг-Чеол ЯНГ
Хиун-Коо ЯНГ (KR)
Хиун-Коо ЯНГ
Original Assignee
Самсунг Электроникс Ко., Лтд. (KR)
Самсунг Электроникс Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Самсунг Электроникс Ко., Лтд. (KR), Самсунг Электроникс Ко., Лтд. filed Critical Самсунг Электроникс Ко., Лтд. (KR)
Publication of RU2006138012A publication Critical patent/RU2006138012A/ru
Application granted granted Critical
Publication of RU2341894C2 publication Critical patent/RU2341894C2/ru

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H03M13/1185—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H03M13/1185—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal
    • H03M13/1188—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal wherein in the part with the double-diagonal at least one column has an odd column weight equal or greater than three
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6508—Flexibility, adaptability, parametrability and configurability of the implementation
    • H03M13/6516—Support of multiple code parameters, e.g. generalized Reed-Solomon decoder for a variety of generator polynomials or Galois fields
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Claims (57)

1. Способ кодирования блочного кода разреженного контроля четности (LDPC), обладающего переменной длиной, способ содержит этапы, на которых:
принимают информационное слово и
кодируют информационное слово в блочный код LDPC на основании одной из первой матрицы контроля четности и второй матрицы контроля четности в зависимости от длины, которая должна применяться при формировании информационного слова в блочный код LDPC.
2. Способ по п.1, дополнительно содержащий этапы, на которых:
модулируют блочный код LDPC в символ модуляции с использованием схемы модуляции и
передают модулированный символ.
3. Способ по п.1, в котором второй матрицей контроля четности является матрица контроля четности, определенная посредством изменения размера первой матрицы контроля четности.
4. Способ по п.3, в котором первой матрицей контроля четности является матрица контроля четности, сформированная из условия, чтобы блочный код LDPC имел предопределенную длину и удовлетворял предопределенной скорости кодирования.
5. Способ по п.4, в котором первая матрица контроля четности включает в себя предопределенное количество частичных блоков, а каждый из частичных блоков имеет предопределенный размер.
6. Способ по п.5, в котором второй матрицей контроля четности является матрица контроля четности, определенная посредством изменения размера частичных блоков первой матрицы контроля четности.
7. Способ по п.6, в котором предопределенная матрица перестановок внесена в каждый из частичных блоков на однозначной основе.
8. Способ по п.7, в котором второй матрицей контроля четности является матрица контроля четности, сформированная посредством определения показателей ненулевых матриц перестановок из числа матриц перестановок второй матрицы контроля четности согласно показателям ненулевых матриц перестановок из числа матриц перестановок первой матрицы контроля четности и размеру частичных блоков второй матрицы контроля четности.
9. Способ по п.7, в котором вторая матрица контроля четности удовлетворяет соотношению, определенному согласно
ai' = ai mod Ns' (для 1 ≤ i ≤ L),
где a1, a2, ..., aL обозначают показатели L ненулевых матриц перестановок из числа матриц перестановок первой матрицы контроля четности, Ns × Ns (Ns) обозначает размер частичных блоков первой матрицы контроля четности, a1', a2', ..., aL' обозначают показатели L ненулевых матриц перестановок из числа матриц перестановок второй матрицы контроля четности, Ns' × Ns' (Ns') обозначает размер частичных блоков второй матрицы контроля четности, а 'mod' обозначает операцию взятия остатка от деления.
10. Способ по п.9, в котором этап, на котором кодируют информационное слово в блочный код LDPC, содержит этапы, на которых:
определяют одну из первой матрицы контроля четности и второй матрицы контроля четности согласно длине;
формируют первый сигнал посредством умножения информационного слова на первую частичную матрицу определенной матрицы контроля четности;
формируют второй сигнал посредством умножения информационного слова на вторую частичную матрицу определенной матрицы контроля четности;
формируют третий сигнал посредством умножения первого сигнала посредством матричного умножения третьей частичной матрицы и обратной матрицы четвертой частичной матрицы определенной матрицы контроля четности;
формируют четвертый сигнал посредством прибавления второго сигнала к третьему сигналу;
формируют пятый сигнал посредством умножения четвертого сигнала на пятую частичную матрицу определенной матрицы контроля четности;
формируют шестой сигнал посредством прибавления второго сигнала к пятому сигналу;
формируют седьмой сигнал посредством умножения шестого сигнала на обратную матрицу четвертой матрицы определенной матрицы контроля четности; и
мультиплексируют информационное слово, четвертый сигнал, определенный в качестве первого контроля по четности, и седьмой сигнал, определенный в качестве второго контроля по четности, из условия, чтобы информационное слово, первый контроль по четности и второй контроль по четности отображались в блочный код LDPC.
11. Способ по п.10, в котором первой частичной матрицей и второй частичной матрицей являются частичные матрицы, отображенные в информационную часть, ассоциативно связанную с информационным словом, в определенной матрице контроля четности.
12. Способ по п.11, в котором третьей частичной матрицей и четвертой частичной матрицей являются частичные матрицы, отображенные в первую часть контроля по четности, ассоциативно связанную с контролем по четности, а пятой частичной матрицей и шестой частичной матрицей являются частичные матрицы, отображенные во вторую часть контроля по четности, ассоциативно связанную с контролем по четности.
13. Способ по п.5, в котором, когда скоростью кодирования является 1/2, первая матрица контроля четности выражена как
Figure 00000001
где блоки представляют частичные блоки, числа представляют показатели соответствующих матриц перестановок, блоки без чисел представляют частичные блоки, в которые внесены нулевые матрицы, а I представляет единичные матрицы, для которых показателем соответствующей матрицы перестановок является 0.
14. Способ по п.5, в котором, когда скоростью кодирования является 2/3, первая матрица контроля четности выражена как
Figure 00000002
где блоки представляют частичные блоки, числа представляют показатели соответствующих матриц перестановок, блоки без чисел представляют частичные блоки, в которые внесены нулевые матрицы, а I представляет единичные матрицы, для которых показателем соответствующей матрицы перестановок является 0.
15. Способ по п.5, в котором, когда скоростью кодирования является 3/4, первая матрица контроля четности выражена как
Figure 00000003
где блоки представляют частичные блоки, числа представляют показатели соответствующих матриц перестановок, блоки без чисел представляют частичные блоки, в которые внесены нулевые матрицы, а I представляет единичные матрицы, для которых показателем соответствующей матрицы перестановок является 0.
16. Способ по п.5, в котором, когда скоростью кодирования является 5/6, первая матрица контроля четности выражена как
Figure 00000004
где блоки представляют частичные блоки, числа представляют показатели соответствующих матриц перестановок, блоки без чисел представляют частичные блоки, в которые внесены нулевые матрицы, а I представляет единичные матрицы, для которых показателем соответствующей матрицы перестановок является 0.
17. Устройство для кодирования блочного кода разреженного контроля четности (LDPC), обладающего переменной длиной, устройство содержит:
кодировщик для кодирования информационного слова в блочный код LDPC на основании одной из первой матрицы контроля четности и второй матрицы контроля четности в зависимости от длины, которая должна применяться при формировании информационного слова в блочный код LDPC; и
модулятор для модуляции блочного кода LDPC в символ модуляции с использованием схемы модуляции.
18. Устройство по п.17, в котором второй матрицей контроля четности является матрица контроля четности, определенная посредством изменения размера первой матрицы контроля четности.
19. Устройство по п.18, в котором первой матрицей контроля четности является матрица контроля четности, сформированная из условия, чтобы блочный код LDPC имел предопределенную длину и удовлетворял предопределенной скорости кодирования.
20. Устройство по п.19, в котором первая матрица контроля четности включает в себя предопределенное количество частичных блоков, а каждый из частичных блоков имеет предопределенный размер.
21. Устройство по п.20, в котором второй матрицей контроля четности является матрица контроля четности, определенная посредством изменения размера частичных блоков первой матрицы контроля четности.
22. Устройство по п.21, в котором предопределенная матрица перестановок внесена в каждый из частичных блоков на однозначной основе.
23. Устройство по п.22, в котором второй матрицей контроля четности является матрица контроля четности, сформированная посредством определения показателей ненулевых матриц перестановок из числа матриц перестановок второй матрицы контроля четности согласно показателям ненулевых матриц перестановок из числа матриц перестановок первой матрицы контроля четности и размеру частичных блоков второй матрицы контроля четности.
24. Устройство по п.23, в котором вторая матрица контроля четности удовлетворяет соотношению, определенному согласно
ai' = ai mod Ns' (для 1 ≤ i ≤ L),
где a1, a2, ..., aL обозначают показатели L ненулевых матриц перестановок из числа матриц перестановок первой матрицы контроля четности, Ns × Ns (Ns) обозначает размер частичных блоков первой матрицы контроля четности, a1', a2', ..., aL' обозначают показатели L ненулевых матриц перестановок из числа матриц перестановок второй матрицы контроля четности, Ns' × Ns' (Ns') бозначает размер частичных блоков второй матрицы контроля четности, а 'mod' обозначает операцию взятия остатка от деления.
25. Устройство по п.24, в котором кодировщик содержит:
контроллер для определения одной из первой матрицы контроля четности и второй матрицы контроля четности согласно длине;
первый матричный умножитель для умножения информационного слова на первую частичную матрицу определенной матрицы контроля четности;
второй матричный умножитель для умножения информационного слова на вторую частичную матрицу определенной матрицы контроля четности;
третий матричный умножитель для умножения сигнала, выведенного из первого матричного умножителя, посредством матричного умножения третьей частичной матрицы и обратной матрицы четвертой частичной матрицы определенной матрицы контроля четности;
первый сумматор для прибавления сигнала, выведенного из второго матричного умножителя, к сигналу, выведенному из третьего матричного умножителя;
четвертый матричный умножитель для умножения сигнала, выведенного из первого сумматора, на пятую частичную матрицу определенной матрицы контроля четности;
второй сумматор для прибавления сигнала, выведенного из второго матричного умножителя, к сигналу, выведенному из четвертого матричного умножителя;
пятый матричный умножитель для умножения сигнала, выведенного из второго матричного умножителя, на обратную матрицу четвертой матрицы определенной матрицы контроля четности; и
множество переключателей для мультиплексирования информационного слова, четвертого сигнала, определенного в качестве первого контроля по четности, и седьмого сигнала, определенного в качестве второго контроля по четности, из условия, чтобы информационное слово, первый контроль по четности и второй контроль по четности отображались в блочный код LDPC.
26. Устройство по п.25, в котором первой частичной матрицей и второй частичной матрицей являются частичные матрицы, отображенные в информационную часть, ассоциативно связанную с информационным словом, в определенной матрице контроля четности.
27. Устройство по п.26, в котором третьей частичной матрицей и четвертой частичной матрицей являются частичные матрицы, отображенные в первую часть контроля по четности, ассоциативно связанную с контролем по четности, а пятой частичной матрицей и шестой частичной матрицей являются частичные матрицы, отображенные во вторую часть контроля по четности, ассоциативно связанную с контролем по четности.
28. Устройство по п.20, в котором, когда скоростью кодирования является 1/2, первая матрица контроля четности выражена как
Figure 00000005
где блоки представляют частичные блоки, числа представляют показатели соответствующих матриц перестановок, блоки без чисел представляют частичные блоки, в которые внесены нулевые матрицы, а I представляет единичные матрицы, для которых показателем соответствующей матрицы перестановок является 0.
29. Устройство по п.20, в котором, когда скоростью кодирования является 2/3, первая матрица контроля четности выражена как
Figure 00000006
где блоки представляют частичные блоки, числа представляют показатели соответствующих матриц перестановок, блоки без чисел представляют частичные блоки, в которые внесены нулевые матрицы, а I представляет единичные матрицы, для которых показателем соответствующей матрицы перестановок является 0.
30. Устройство по п.20, в котором, когда скоростью кодирования является 3/4, первая матрица контроля четности выражена как
Figure 00000007
где блоки представляют частичные блоки, числа представляют показатели соответствующих матриц перестановок, блоки без чисел представляют частичные блоки, в которые внесены нулевые матрицы, а I представляет единичные матрицы, для которых показателем соответствующей матрицы перестановок является 0.
31. Устройство по п.20, в котором, когда скоростью кодирования является 5/6, первая матрица контроля четности выражена как
Figure 00000008
где блоки представляют частичные блоки, числа представляют показатели соответствующих матриц перестановок, блоки без чисел представляют частичные блоки, в которые внесены нулевые матрицы, а I представляет единичные матрицы, для которых показателем соответствующей матрицы перестановок является 0.
32. Способ декодирования блочного кода разреженного контроля четности (LDPC), обладающего переменной длиной, способ содержит этапы, на которых:
принимают сигнал и
выбирают одну из первой матрицы контроля четности и второй матрицы контроля четности согласно длине блочного кода LDPC, который должен быть декодирован, и декодируют принятый сигнал согласно выбранной матрице контроля четности, тем самым детектируют блочный код LDPC.
33. Способ по п.32, в котором второй матрицей контроля четности является матрица контроля четности, определенная посредством изменения размера первой матрицы контроля четности.
34. Способ по п.33, в котором первой матрицей контроля четности является матрица контроля четности, сформированная из условия, чтобы блочный код LDPC имел предопределенную длину и удовлетворял предопределенной скорости кодирования.
35. Способ по п.34, в котором первая матрица контроля четности включает в себя предопределенное количество частичных блоков, а каждый из частичных блоков имеет предопределенный размер.
36. Способ по п.35, в котором второй матрицей контроля четности является матрица контроля четности, определенная посредством изменения размера частичных блоков первой матрицы контроля четности.
37. Способ по п.36, в котором предопределенная матрица перестановок внесена в каждый из частичных блоков на однозначной основе.
38. Способ по п.37, в котором второй матрицей контроля четности является матрица контроля четности, сформированная посредством определения показателей ненулевых матриц перестановок из числа матриц перестановок второй матрицы контроля четности согласно показателям ненулевых матриц перестановок из числа матриц перестановок первой матрицы контроля четности и размеру частичных блоков второй матрицы контроля четности.
39. Способ по п.37, в котором вторая матрица контроля четности удовлетворяет соотношению, определенному согласно
ai' = ai mod Ns' (для 1 ≤ i ≤ L),
где a1, a2, ..., aL обозначают показатели L ненулевых матриц перестановок из числа матриц перестановок первой матрицы контроля четности, Ns × Ns (Ns) обозначает размер частичных блоков первой матрицы контроля четности, a1', a2', ..., aL' обозначают показатели L ненулевых матриц перестановок из числа матриц перестановок второй матрицы контроля четности, Ns' × Ns' (Ns') обозначает размер частичных блоков второй матрицы контроля четности, а 'mod' обозначает операцию взятия остатка от деления.
40. Способ по п.39, в котором этап, на котором декодируют принятый сигнал согласно определенной матрице контроля четности, тем самым детектируют блочный код LDPC, содержит этапы, на которых:
определяют схему обращенного перемежения и схему перемежения согласно определенной матрице контроля четности;
определяют значения вероятности принятого сигнала;
формируют первый сигнал посредством вычитания сигнала, сформированного в предыдущей последовательности операций декодирования, из значений вероятности принятого сигнала;
осуществляют обращенное перемежение первого сигнала с использованием схемы обращенного перемежения;
детектируют значения вероятности из подвергнутого обращенному перемежению сигнала;
формируют второй сигнал посредством вычитания подвергнутого обращенному перемежению сигнала из значений вероятности подвергнутого обращенному перемежению сигнала; и
перемежают второй сигнал с использованием схемы перемежения и итерационно декодируют перемеженный сигнал, тем самым детектируют блочный код LDPC.
41. Способ по п.35, в котором, когда скоростью кодирования является 1/2, первая матрица контроля четности выражена как
Figure 00000009
где блоки представляют частичные блоки, числа представляют показатели соответствующих матриц перестановок, блоки без чисел представляют частичные блоки, в которые внесены нулевые матрицы, а I представляет единичные матрицы, для которых показателем соответствующей матрицы перестановок является 0.
42. Способ по п.35, в котором, когда скоростью кодирования является 2/3, первая матрица контроля четности выражена как
Figure 00000010
где блоки представляют частичные блоки, числа представляют показатели соответствующих матриц перестановок, блоки без чисел представляют частичные блоки, в которые внесены нулевые матрицы, а I представляет единичные матрицы, для которых показателем соответствующей матрицы перестановок является 0.
43. Способ по п.35, в котором, когда скоростью кодирования является 3/4, первая матрица контроля четности выражена как
Figure 00000011
где блоки представляют частичные блоки, числа представляют показатели соответствующих матриц перестановок, блоки без чисел представляют частичные блоки, в которые внесены нулевые матрицы, а I представляет единичные матрицы, для которых показателем соответствующей матрицы перестановок является 0.
44. Способ по п.35, в котором, когда скоростью кодирования является 5/6, первая матрица контроля четности выражена как
Figure 00000012
где блоки представляют частичные блоки, числа представляют показатели соответствующих матриц перестановок, блоки без чисел представляют частичные блоки, в которые внесены нулевые матрицы, а I представляет единичные матрицы, для которых показателем соответствующей матрицы перестановок является 0.
45. Устройство для декодирования блочного кода разреженного контроля четности (LDPC), обладающего переменной длиной, устройство содержит:
приемник для приема сигнала и
декодер для выбора одной из первой матрицы контроля четности и второй матрицы контроля четности согласно длине блочного кода LDPC, который должен быть декодирован, и декодирования принятого сигнала согласно выбранной матрице контроля четности, тем самым детектирования блочного кода LDPC.
46. Устройство по п.45, в котором второй матрицей контроля четности является матрица контроля четности, определенная посредством изменения размера первой матрицы контроля четности.
47. Устройство по п.46, в котором первой матрицей контроля четности является матрица контроля четности, сформированная из условия, чтобы блочный код LDPC имел предопределенную длину и удовлетворял предопределенной скорости кодирования.
48. Устройство по п.47, в котором первая матрица контроля четности включает в себя предопределенное количество частичных блоков, а каждый из частичных блоков имеет предопределенный размер.
49. Устройство по п.48, в котором второй матрицей контроля четности является матрица контроля четности, определенная посредством изменения размера частичных блоков первой матрицы контроля четности.
50. Устройство по п.49, в котором предопределенная матрица перестановок внесена в каждый из частичных блоков на однозначной основе.
51. Устройство по п.50, в котором второй матрицей контроля четности является матрица контроля четности, сформированная посредством определения показателей ненулевых матриц перестановок из числа матриц перестановок второй матрицы контроля четности согласно показателям ненулевых матриц перестановок из числа матриц перестановок первой матрицы контроля четности и размеру частичных блоков второй матрицы контроля четности.
52. Устройство по п.51, в котором вторая матрица контроля четности удовлетворяет соотношению, определенному согласно
ai' = ai mod Ns' (для 1 ≤ i ≤ L),
где a1, a2, ..., aL обозначают показатели L ненулевых матриц перестановок из числа матриц перестановок первой матрицы контроля четности, Ns × Ns (Ns) обозначает размер частичных блоков первой матрицы контроля четности, a1', a2', ..., aL' обозначают показатели L ненулевых матриц перестановок из числа матриц перестановок второй матрицы контроля четности, Ns' × Ns' (Ns') обозначает размер частичных блоков второй матрицы контроля четности, а 'mod' обозначает операцию взятия остатка от деления.
53. Устройство по п.52, в котором декодер содержит:
первый контроллер для определения первой матрицы контроля четности или второй матрицы контроля четности согласно длине блочного кода LDPC, который должен быть декодирован;
декодер узла переменной для детектирования значений вероятности принятого сигнала посредством соединения узлов переменных согласно весу каждого из столбцов, составляющих определенную матрицу контроля четности;
первый сумматор для вычитания сигнала, сформированного в предыдущей последовательности операций декодирования, из сигнала, выведенного из декодера узла переменной;
обращенный перемежитель для обращенного перемежения сигнала, выведенного из первого сумматора, с использованием схемы обращенного перемежения, определенной согласно определенной матрице контроля четности;
декодер узла контроля для детектирования значений вероятности сигнала, принятого из обращенного перемежителя, посредством соединения узлов контроля согласно весу каждой из строк, составляющих определенную матрицу контроля четности;
второй сумматор для вычитания сигнала, выведенного из обращенного перемежителя, из сигнала, выведенного из декодера узла контроля;
перемежитель для перемежения сигнала, выведенного из второго сумматора, с использованием схемы перемежения, определенной согласно определенной матрице контроля четности, и вывода перемеженного сигнала в декодер узла переменной и первый сумматор; и
второй контроллер для управления схемой обращенного перемежения и схемой перемежения согласно определенной матрице контроля четности.
54. Устройство по п.48, в котором, когда скоростью кодирования является 1/2, первая матрица контроля четности выражена как
Figure 00000013
где блоки представляют частичные блоки, числа представляют показатели соответствующих матриц перестановок, блоки без чисел представляют частичные блоки, в которые внесены нулевые матрицы, а I представляет единичные матрицы, для которых показателем соответствующей матрицы перестановок является 0.
55. Устройство по п.48, в котором, когда скоростью кодирования является 2/3, первая матрица контроля четности выражена как
Figure 00000014
где блоки представляют частичные блоки, числа представляют показатели соответствующих матриц перестановок, блоки без чисел представляют частичные блоки, в которые внесены нулевые матрицы, а I представляет единичные матрицы, для которых показателем соответствующей матрицы перестановок является 0.
56. Устройство по п.48, в котором, когда скоростью кодирования является 3/4, первая матрица контроля четности выражена как
Figure 00000015
где блоки представляют частичные блоки, числа представляют показатели соответствующих матриц перестановок, блоки без чисел представляют частичные блоки, в которые внесены нулевые матрицы, а I представляет единичные матрицы, для которых показателем соответствующей матрицы перестановок является 0.
57. Устройство по п.48, в котором, когда скоростью кодирования является 5/6, первая матрица контроля четности выражена как
Figure 00000016
где блоки представляют частичные блоки, числа представляют показатели соответствующих матриц перестановок, блоки без чисел представляют частичные блоки, в которые внесены нулевые матрицы, а I представляет единичные матрицы, для которых показателем соответствующей матрицы перестановок является 0.
RU2006138012/09A 2004-04-28 2005-04-28 Устройство и способ для кодирования/декодирования кода разреженного контроля четности с переменной длиной блока RU2341894C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2004-0029738 2004-04-28
KR20040029738 2004-04-28

Publications (2)

Publication Number Publication Date
RU2006138012A true RU2006138012A (ru) 2008-05-10
RU2341894C2 RU2341894C2 (ru) 2008-12-20

Family

ID=34935920

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2006138012/09A RU2341894C2 (ru) 2004-04-28 2005-04-28 Устройство и способ для кодирования/декодирования кода разреженного контроля четности с переменной длиной блока

Country Status (9)

Country Link
US (1) US7747929B2 (ru)
EP (1) EP1592137A1 (ru)
JP (1) JP4555334B2 (ru)
KR (1) KR100678176B1 (ru)
CN (1) CN1947368B (ru)
AU (1) AU2005239263B2 (ru)
CA (1) CA2559818C (ru)
RU (1) RU2341894C2 (ru)
WO (1) WO2005107124A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2461962C2 (ru) * 2008-05-14 2012-09-20 Зти Корпорейшн Способ и устройство декодирования кода порождающей матрицы с низкой плотностью

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101008636B1 (ko) 2004-05-04 2011-01-17 엘지전자 주식회사 소프터 핸드오버시에 적용되는 패킷 전송 성공 여부 전송방법
US7171603B2 (en) * 2004-05-06 2007-01-30 Motorola, Inc. Method and apparatus for encoding and decoding data
KR20050118056A (ko) * 2004-05-12 2005-12-15 삼성전자주식회사 다양한 부호율을 갖는 Ｂｌｏｃｋ ＬＤＰＣ 부호를 이용한이동 통신 시스템에서의 채널부호화 복호화 방법 및 장치
US7395490B2 (en) * 2004-07-21 2008-07-01 Qualcomm Incorporated LDPC decoding methods and apparatus
US7346832B2 (en) * 2004-07-21 2008-03-18 Qualcomm Incorporated LDPC encoding methods and apparatus
JP4545793B2 (ja) * 2004-08-10 2010-09-15 サムスン エレクトロニクス カンパニー リミテッド ブロック低密度パリティ検査符号を符号化／復号化する装置及び方法
KR100809616B1 (ko) * 2005-10-19 2008-03-05 삼성전자주식회사 가변 블록 길이를 가지는 블록 저밀도 패리티 검사 부호부호화/복호 장치 및 방법
US8271850B2 (en) * 2005-12-29 2012-09-18 Intel Corporation Fast low-density parity-check code encoder
US7493548B2 (en) * 2006-02-06 2009-02-17 Motorola, Inc Method and apparatus for encoding and decoding data
KR100975558B1 (ko) * 2006-05-03 2010-08-13 삼성전자주식회사 통신 시스템에서 신호 송수신 장치 및 방법
KR100987692B1 (ko) * 2006-05-20 2010-10-13 포항공과대학교 산학협력단 통신 시스템에서 신호 송수신 장치 및 방법
US8024639B2 (en) * 2006-06-23 2011-09-20 Schweitzer Engineering Laboratories, Inc. Software and methods to detect and correct data structure
KR100930265B1 (ko) * 2006-11-16 2009-12-09 삼성전자주식회사 광대역 무선접속 통신시스템에서 복호를 위한 장치 및 방법
US8433984B2 (en) * 2007-01-24 2013-04-30 Qualcomm Incorporated LDPC encoding and decoding of packets of variable sizes
US20080320374A1 (en) * 2007-06-22 2008-12-25 Legend Silicon Corp. Method and apparatus for decoding a ldpc code
US8473824B1 (en) * 2008-09-08 2013-06-25 Marvell International Ltd. Quasi-cyclic low-density parity-check (QC-LDPC) encoder
AU2008332040B2 (en) * 2007-12-06 2012-04-05 Postech Academy Industry Foundation Method and apparatus for encoding and decoding channel in a communication system using low-density parity-check codes
RU2446585C2 (ru) * 2007-12-06 2012-03-27 Самсунг Электроникс Ко., Лтд. Способ и устройство для кодирования и декодирования канала в системе связи с использованием кодов проверок на четность с малой плотностью
KR101502624B1 (ko) * 2007-12-06 2015-03-17 삼성전자주식회사 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 채널 부호화/복호화 방법 및 장치
US8140944B2 (en) * 2008-01-24 2012-03-20 Texas Instruments Incorporated Interleaver design with unequal error protection for control information
KR101502677B1 (ko) * 2008-02-11 2015-03-16 삼성전자주식회사 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 채널 부호/복호 방법 및 장치
KR101503133B1 (ko) * 2008-02-26 2015-03-18 삼성전자주식회사 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 채널 부호/복호 방법 및 장치
DK2248265T3 (en) 2008-03-03 2015-08-31 Rai Radiotelevisione Italiana Bitpermutationsmønstre for LDPC coded modulation and QAM constellations
US20110113312A1 (en) * 2008-06-09 2011-05-12 Hideki Kobayashi Check matrix generating method, check matrix, decoding apparatus, and decoding method
JP4563476B2 (ja) * 2008-07-09 2010-10-13 パナソニック株式会社 符号化器、復号化器及び符号化方法
JP4879338B2 (ja) * 2008-07-09 2012-02-22 パナソニック株式会社 符号化方法
CN101686061A (zh) * 2008-09-27 2010-03-31 松下电器产业株式会社 构造低密度奇偶校验码的方法及发送/接收装置和系统
CN101741396B (zh) * 2008-11-19 2013-03-13 华为技术有限公司 可变码长ldpc码编码或译码的方法与装置及编码器和译码器
US8327214B2 (en) * 2009-08-26 2012-12-04 Ntt Docomo, Inc. Method and apparatus for the joint design and operation of ARQ protocols with user scheduling for use with multiuser MIMO in the downlink of wireless systems
US8423861B2 (en) * 2009-11-19 2013-04-16 Lsi Corporation Subwords coding using different interleaving schemes
KR101611169B1 (ko) * 2011-01-18 2016-04-11 삼성전자주식회사 통신/방송 시스템에서 데이터 송수신 장치 및 방법
US9203434B1 (en) 2012-03-09 2015-12-01 Western Digital Technologies, Inc. Systems and methods for improved encoding of data in data storage devices
US8605383B1 (en) 2012-05-21 2013-12-10 Western Digital Technologies, Inc. Methods, devices and systems for characterizing polarities of piezoelectric (PZT) elements of a two PZT element microactuator
US8972826B2 (en) 2012-10-24 2015-03-03 Western Digital Technologies, Inc. Adaptive error correction codes for data storage systems
US8910026B2 (en) * 2012-11-13 2014-12-09 Seagate Technology Llc Data decoding using side information
US8996963B2 (en) 2012-11-13 2015-03-31 Seagate Technology Llc Buffer management using side information
US9021339B2 (en) 2012-11-29 2015-04-28 Western Digital Technologies, Inc. Data reliability schemes for data storage systems
US9059736B2 (en) 2012-12-03 2015-06-16 Western Digital Technologies, Inc. Methods, solid state drive controllers and data storage devices having a runtime variable raid protection scheme
US9122625B1 (en) 2012-12-18 2015-09-01 Western Digital Technologies, Inc. Error correcting code encoder supporting multiple code rates and throughput speeds for data storage systems
US8966339B1 (en) 2012-12-18 2015-02-24 Western Digital Technologies, Inc. Decoder supporting multiple code rates and code lengths for data storage systems
US9619317B1 (en) 2012-12-18 2017-04-11 Western Digital Technologies, Inc. Decoder having early decoding termination detection
US9214963B1 (en) 2012-12-21 2015-12-15 Western Digital Technologies, Inc. Method and system for monitoring data channel to enable use of dynamically adjustable LDPC coding parameters in a data storage system
US8797664B1 (en) 2012-12-22 2014-08-05 Western Digital Technologies, Inc. Polarity detection of piezoelectric actuator in disk drive
MX338477B (es) 2013-06-12 2016-04-18 Sony Corp Aparato de procesamiento de datos y metodo de procesamiento de datos.
JPWO2015045900A1 (ja) * 2013-09-26 2017-03-09 ソニー株式会社 データ処理装置、及びデータ処理方法
US9153283B1 (en) 2014-09-30 2015-10-06 Western Digital Technologies, Inc. Data storage device compensating for hysteretic response of microactuator
KR102254102B1 (ko) * 2015-01-23 2021-05-20 삼성전자주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US10784901B2 (en) 2015-11-12 2020-09-22 Qualcomm Incorporated Puncturing for structured low density parity check (LDPC) codes
EP3378164B1 (en) 2015-12-23 2022-04-27 Samsung Electronics Co., Ltd. Apparatus and method for encoding and decoding channel in communication or broadcasting system
KR20170075627A (ko) * 2015-12-23 2017-07-03 삼성전자주식회사 통신 또는 방송 시스템에서 채널 부호화/복호화 방법 및 장치
US10454499B2 (en) 2016-05-12 2019-10-22 Qualcomm Incorporated Enhanced puncturing and low-density parity-check (LDPC) code structure
US10291354B2 (en) 2016-06-14 2019-05-14 Qualcomm Incorporated High performance, flexible, and compact low-density parity-check (LDPC) code
US20180034588A1 (en) * 2016-08-01 2018-02-01 Mediatek Inc. Apparatus and method for data transmission using coded-combining or hybrid-coding
US10270559B2 (en) 2016-10-04 2019-04-23 At&T Intellectual Property I, L.P. Single encoder and decoder for forward error correction coding
US10243638B2 (en) 2016-10-04 2019-03-26 At&T Intellectual Property I, L.P. Forward error correction code selection in wireless systems
KR20180071917A (ko) * 2016-12-20 2018-06-28 삼성전자주식회사 통신 또는 방송 시스템에서 채널 부호화/복호화 방법 및 장치
US10484010B2 (en) 2016-12-20 2019-11-19 Samsung Electronics Co., Ltd. Apparatus and method for channel encoding/decoding in communication or broadcasting system
KR102348466B1 (ko) * 2017-03-30 2022-01-10 삼성전자 주식회사 통신 또는 방송 시스템에서 채널 부호화/복호화 방법 및 장치
CN117768059A (zh) 2017-03-30 2024-03-26 三星电子株式会社 用于通信或广播系统中的信道编码/解码的装置和方法
US10680652B2 (en) 2017-05-04 2020-06-09 Samsung Electronics Co., Ltd. Method and apparatus for channel encoding and decoding in communication or broadcasting system
US10312939B2 (en) 2017-06-10 2019-06-04 Qualcomm Incorporated Communication techniques involving pairwise orthogonality of adjacent rows in LPDC code

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2007042C1 (ru) 1991-02-22 1994-01-30 Морозов Андрей Константинович Система для кодирования и декодирования с исправлением ошибок
US5721745A (en) 1996-04-19 1998-02-24 General Electric Company Parallel concatenated tail-biting convolutional code and decoder therefor
FR2799592B1 (fr) * 1999-10-12 2003-09-26 Thomson Csf Procede de construction et de codage simple et systematique de codes ldpc
DE60040805D1 (de) * 1999-12-20 2008-12-24 Research In Motion Ltd Hybrid-wiederholungsaufforderungsystem und -verfahren
US6539367B1 (en) * 2000-05-26 2003-03-25 Agere Systems Inc. Methods and apparatus for decoding of general codes on probability dependency graphs
KR20030036227A (ko) * 2000-06-16 2003-05-09 어웨어, 인크. Ｌｄｐｃ 코드형 변조를 위한 시스템 및 방법
US7000177B1 (en) * 2000-06-28 2006-02-14 Marvell International Ltd. Parity check matrix and method of forming thereof
US7072417B1 (en) * 2000-06-28 2006-07-04 Marvell International Ltd. LDPC encoder and method thereof
US6633856B2 (en) 2001-06-15 2003-10-14 Flarion Technologies, Inc. Methods and apparatus for decoding LDPC codes
US6895547B2 (en) 2001-07-11 2005-05-17 International Business Machines Corporation Method and apparatus for low density parity check encoding of data
AU2002364182A1 (en) 2002-08-20 2004-03-11 Flarion Technologies, Inc. Methods and apparatus for encoding ldpc codes
CN1185796C (zh) * 2002-11-15 2005-01-19 清华大学 改进的非规则低密度奇偶校验码纠错译码方法
US7702986B2 (en) 2002-11-18 2010-04-20 Qualcomm Incorporated Rate-compatible LDPC codes
US7139959B2 (en) * 2003-03-24 2006-11-21 Texas Instruments Incorporated Layered low density parity check decoding for digital communications
KR100809619B1 (ko) * 2003-08-26 2008-03-05 삼성전자주식회사 이동 통신 시스템에서 블록 저밀도 패러티 검사 부호부호화/복호 장치 및 방법
KR100922956B1 (ko) * 2003-10-14 2009-10-22 삼성전자주식회사 저밀도 패리티 검사 코드의 부호화 방법
KR100523708B1 (ko) * 2003-12-17 2005-10-26 한국전자통신연구원 Ｌｄｐｃ 부호에 사용되는 거스 조건화된 패러티 검사행렬의 형성 방법
US7260763B2 (en) * 2004-03-11 2007-08-21 Nortel Networks Limited Algebraic low-density parity check code design for variable block sizes and code rates
KR20050118056A (ko) * 2004-05-12 2005-12-15 삼성전자주식회사 다양한 부호율을 갖는 Ｂｌｏｃｋ ＬＤＰＣ 부호를 이용한이동 통신 시스템에서의 채널부호화 복호화 방법 및 장치
KR20060016059A (ko) 2004-08-16 2006-02-21 삼성전자주식회사 가변 블록 길이를 가지는 블록 저밀도 패리티 검사 부호부호화/복호 장치 및 방법
EP1628401A1 (en) * 2004-08-16 2006-02-22 Samsung Electronics Co., Ltd. Apparatus and method for coding/decoding block low density parity check code with variable block length

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2461962C2 (ru) * 2008-05-14 2012-09-20 Зти Корпорейшн Способ и устройство декодирования кода порождающей матрицы с низкой плотностью
US8438448B2 (en) 2008-05-14 2013-05-07 Zte Corporation Decoding method and device for low density generator matrix codes

Also Published As

Publication number Publication date
EP1592137A1 (en) 2005-11-02
KR20060045862A (ko) 2006-05-17
JP2007531455A (ja) 2007-11-01
AU2005239263B2 (en) 2008-12-04
RU2341894C2 (ru) 2008-12-20
US7747929B2 (en) 2010-06-29
WO2005107124A1 (en) 2005-11-10
AU2005239263A1 (en) 2005-11-10
CN1947368B (zh) 2010-06-16
US20050246617A1 (en) 2005-11-03
KR100678176B1 (ko) 2007-02-28
CN1947368A (zh) 2007-04-11
CA2559818C (en) 2011-11-29
CA2559818A1 (en) 2005-11-10
JP4555334B2 (ja) 2010-09-29

Similar Documents

Publication Publication Date Title
RU2006138012A (ru) Устройство и способ для кодирования/декодирования кода разреженного контроля четности с переменной длиной блока
RU2007105746A (ru) Устройство и способ кодирования-декодирования блочного кода проверки на честность с низкой плотностью с переменной длиной блока
RU2007105100A (ru) Устройство и способ кодирования и декодирования блочного кода разреженного контроля четности
CA2560852A1 (en) Apparatus and method for coding/decoding block low density parity check code with variable block length
CA2560456A1 (en) Apparatus and method for encoding and decoding block low density parity check codes with a variable coding rate
KR101275962B1 (ko) 무선 통신 시스템에서 다단 순환 중복 검사 코드
RU2008152401A (ru) Устройство перемежения и приемник для сигнала, сформированного устройством перемежения
JP5875713B2 (ja) 送信機および受信機、並びに符号化率可変方法
KR20190052054A (ko) 극성 코드를 이용하여 데이터를 인코딩하기 위한 방법 및 장치
KR101702358B1 (ko) 저밀도 패리티 검사 코드를 사용하는 통신 시스템에서의 채널 부호화/복호화 방법 및 장치
RU2010148410A (ru) Перемежение закодированной информации управляющего канала
KR960016576A (ko) 엔(n) 차원 트렐리스 부호 변조 방법, 신호 엔코딩 방법, 엔(n) 차원 트렐리스 부호 변조기, 신호 엔코딩 장치, 신호 송신 장치, 신호 처리 방법 및 신호 송신 방법
RU2013115889A (ru) Способ и устройство для канального кодирования и декодирования в системе связи, в которой используются коды контроля четности с низкой плотностью
US11705985B2 (en) Transmitter and shortening method thereof
JP2000156646A5 (ja) 符号化装置及び方法、復号装置及び方法、情報処理装置及び方法、並びに記憶媒体
RU2015148943A (ru) Способ кодирования и декодирования и устройство, и система
KR20220141767A (ko) 고정 길이 시그널링 정보 부호화를 위한 패리티 펑처링 장치 및 이를 이용한 패리티 펑처링 방법
KR102383593B1 (ko) 폴라 코드의 레이트 매칭을 프로세싱하기 위한 방법 및 장치
RU2015132106A (ru) Устройство обработки данных и способ обработки данных
CN107592959B (zh) 发送设备
KR20220142404A (ko) 고정 길이 시그널링 정보 부호화를 위한 제로 패딩 장치 및 이를 이용한 제로 패딩 방법
TW200302638A (en) Method and apparatus for weighted non-binary repeat accumulate coding and space-time coding
RU2008146979A (ru) Способ для кодирования сообщения k' данных для передачи от передающей станции к принимающей станции и способ для декодирования, передающая станция, принимающая станция и программное обеспечение
KR20220141766A (ko) 고정 길이 시그널링 정보 부호화를 위한 패리티 인터리빙 장치 및 이를 이용한 패리티 인터리빙 방법
KR20220141768A (ko) 가변 길이 시그널링 정보 부호화를 위한 패리티 인터리빙 장치 및 이를 이용한 패리티 인터리빙 방법