KR20130038782A - 통신/방송 시스템에서 데이터 송수신 장치 및 방법 - Google Patents

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Abstract

본 발명은 통신/방송 시스템에서 패리티 검사 행렬을 이용한 부호화 및 복호화를 수행하는 경우 단축 및 천공을 수행하기 위한 것으로서, 송신단의 동작 방법은, 0-패딩될 비트될 비트들의 개수를 결정하는 과정과, 모든 비트들이 0으로 패딩될 비트 그룹들의 개수(Npad)를 결정하는 과정과, 단축 패턴(shortening pattern)에 의해 지시되는 0번째 내지 Npad-1 번째 비트 그룹들 내의 모든 비트들을 0으로 패딩하는 과정과, BCH(Bose Chaudhuri Hocquenghem) 정보 비트들에서 패딩되지 아니한 비트 위치들에 정보 비트들을 매핑하는 과정과, LDPC(Low Density Parity Check) 정보 비트들을 생성하기 위해 상기 BCH 정보 비트들을 BCH 부호화하는 과정과, 0-패딩된 부호어(codeword)를 생성하기 위해 상기 LDPC 정보 비트들을 LDPC 부호화하는 과정을 포함한다. 여기서, 상기 단축 패턴은, 9, 8, 15, 10, 0, 12, 5, 27, 6, 7, 19, 22, 1, 16, 26, 20, 21, 18, 11, 3, 17, 24, 2, 23, 25, 14, 28, 4, 13, 29으로 정의되는 비트 그룹들의 순서로서 정의된다.

Description

통신/방송 시스템에서 데이터 송수신 장치 및 방법{APPARATUS AND METHOD FOR TRANSMITTING AND RECEIVING DATA IN COMMUNICATION/BROADCASTING SYSTEM}
본 발명은 통신/방송 시스템에 관한 것이다.
통신/방송 시스템에서, 링크(link) 성능은 채널의 여러 가지 잡음(noise)과 페이딩(fading) 현상 및 심벌 간 간섭(ISI : inter-symbol interference)에 의해 현저히 저하될 수 있다. 따라서 차세대 이동 통신, 디지털 방송 및 휴대 인터넷과 같이 높은 데이터 처리량과 신뢰도를 요구하는 고속 디지털 통신/방송 시스템들을 구현하기 위해서, 잡음과 페이딩 및 심벌 간 간섭을 극복하기 위한 기술을 개발하는 것이 요구된다. 잡음 등을 극복하기 위한 연구의 일환으로서, 최근에는 정보의 왜곡을 효율적으로 복원하여 통신 및 방송의 신뢰도를 높이기 위한 방법으로서 오류정정부호(error-correcting code)에 대한 연구가 활발히 이루어지고 있다.
1960년대에 Gallager에 의해서 처음 소개된 LDPC(Low Density Parity Check) 부호는 당시 기술 수준에서 구현하기 어려운 복잡도로 인해 오랫동안 잊혀져 왔다. 하지만, 1993년 Berrou와 Glavieux, Thitimajshima에 의해 제안된 터보(turbo) 부호가 셰논(Shannon)의 채널 용량에 근접하는 성능을 보임에 따라, 상기 터보 부호의 성능과 특성에 대한 많은 해석이 이루어지면서 반복 복호(iterative decoding)와 그래프를 기반으로 하는 채널 부호화에 대한 많은 연구가 진행되었다. 이를 계기로 1990년대 후반에 상기 LDPC 부호에 대해 재연구되면서 상기 LDPC 부호에 대응되는 터너(Tanner) 그래프상에서 합-곱(sum-product) 알고리즘에 기반한 반복 복호(iterative decoding)를 적용하여 복호화를 수행하면 셰논의 채널 용량에 근접하는 성능을 가지게 됨이 밝혀졌다.
LDPC 부호는 일반적으로 패리티 검사행렬(parity-check matrix)로 정의되며 터너 그래프로 통칭되는 이분(bipartite) 그래프를 이용하여 표현될 수 있다. LDPC 부호화기는
Figure pat00001
개 비트들로 구성되어 있는 LDPC 정보어를 입력받아
Figure pat00002
개 비트들로 구성되는 LDPC 부호어(codeword)를 생성한다. 이하 설명의 편의를 위해,
Figure pat00003
개 비트들을 포함하는 정보어를 입력 받아
Figure pat00004
개 비트들로 구성되는 부호어를 가정한다. 즉,
Figure pat00005
개의 입력 비트들인 LDPC 정보어
Figure pat00006
를 LDPC 부호화하면, LDPC 부호어
Figure pat00007
가 생성된다. 즉, 상기 LDPC 부호어는 다수의 비트들로 구성되어 있는 비트열이며, LDPC 부호어 비트는 각각의 비트들을 의미한다. 또한 상기 LDPC 정보어는 다수의 비트들로 구성되어 있는 비트열이며, 정보 비트는 정보어를 구성하는 각각의 비트를 의미한다. 이때, 시스테메틱(systematic) 부호인 경우, LDPC 부호어
Figure pat00008
로 구성된다. 여기서,
Figure pat00009
는 패리티 비트들이고, 패리티 비트들의 개수
Figure pat00010
이다.
상기 LDPC 부호화는 하기 <수학식 1>과 같은 조건을 만족하는 부호어를 결정하는 과정을 포함한다.
Figure pat00011
상기 <수학식 1>에서, 상기
Figure pat00012
는 패리티 검사 행렬, 상기
Figure pat00013
는 부호어, 상기
Figure pat00014
는 부호어의 i번째 비트, 상기
Figure pat00015
는 부호어 길이를 의미한다.
상기 패리티 검사 행렬
Figure pat00016
는
Figure pat00017
개의 열(column)들로 구성되어 있으며 i번째 열(column)은 i번째 부호어 비트
Figure pat00018
와 연관 관계가 있음을 의미한다.
일반적으로, LDPC 부호에 따르면, 정보어 길이 및 부호어 길이가
Figure pat00019
및
Figure pat00020
로 이미 결정된 상황에서 부호화가 수행된다. 그러므로,
Figure pat00021
보다 더 짧은 길이의 정보어가 입력되거나,
Figure pat00022
보다 더 짧은 길이의 부호어를 생성하고자 하는 경우, 적절한 방법이 필요하다. 예를 들어,
Figure pat00023
의 길이를 가지는 정보어가 부호화기에 입력되는 경우, 송신단은
Figure pat00024
개 비트들을 단축(shortening)한다.
Figure pat00025
는 부호화기에서 요구하는 정보어의 길이(
Figure pat00026
)보다 작다. 또한, 필요한 패리티의 길이
Figure pat00027
가 상기 패리티 길이
Figure pat00028
보다 작을 경우, 송신단은
Figure pat00029
개 비트들을 천공(puncturing)한다. 상기
Figure pat00030
는 실제 전송 되는 패리티의 길이로서,
Figure pat00031
와 전송에 필요한 부호율에 따라 결정된다.
정보어 및 패리티의 길이를 고려하여 일부 비트가 상기 단축 또는 천공되는 경우, 어느 비트를 단축 또는 천공하느냐에 따라 부호어의 성능이 크게 달라질 수 있다. 따라서, 최적의 성능을 유지하도록 상기 단축되는 비트 및 천공되는 비트들을 선택하기 위한 대안이 제시되어야 한다.
따라서, 본 발명의 목적은 통신/방송 시스템에서 최적의 성능을 유지하며 단축 및 천공 비트들을 선택하기 위한 장치 및 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 제1견지에 따르면, 통신/방송 시스템에서 송신단의 동작 방법은, 0-패딩될 비트될 비트들의 개수를 결정하는 과정과, 모든 비트들이 0으로 패딩될 비트 그룹들의 개수(Npad)를 결정하는 과정과, 단축 패턴(shortening pattern)에 의해 지시되는 0번째 내지 Npad-1 번째 비트 그룹들 내의 모든 비트들을 0으로 패딩하는 과정과, BCH(Bose Chaudhuri Hocquenghem) 정보 비트들에서 패딩되지 아니한 비트 위치들에 정보 비트들을 매핑하는 과정과, LDPC(Low Density Parity Check) 정보 비트들을 생성하기 위해 상기 BCH 정보 비트들을 BCH 부호화하는 과정과, 0-패딩된 부호어(codeword)를 생성하기 위해 상기 LDPC 정보 비트들을 LDPC 부호화하는 과정을 포함한다. 여기서, 상기 단축 패턴은, 9, 8, 15, 10, 0, 12, 5, 27, 6, 7, 19, 22, 1, 16, 26, 20, 21, 18, 11, 3, 17, 24, 2, 23, 25, 14, 28, 4, 13, 29으로 정의되는 비트 그룹들의 순서로서 정의된다.
상기 목적을 달성하기 위한 본 발명의 제2견지에 따르면, 통신/방송 시스템에서 송신단의 동작 방법은, 부호어(codeword)를 생성하기 위해 LDPC(Low Density Parity Check) 정보 비트들을 LDPC 부호화하는 과정과, 상기 부호어의 패리티(parity) 비트들에서 천공(puncturing)될 비트들의 개수(Npunc)를 결정하는 과정과, 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc _ groups)를 결정하는 과정과, 상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc _ group)가 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 크거나 같으면, 상기 제2패리티 비트 그룹에 포함된 모든 패리티 비트들을 천공하는 과정과, 제1천공 패턴(puncturing pattern)에 의해 지시되는 제1패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc _ groups-Qldpc2-1번째의 패리티 비트 그룹들 내의 모든 비트들을 천공하는 과정을 포함한다. 여기서, 상기 제1천공 패턴은 21, 17, 0, 24, 7, 10, 14, 12, 23, 1, 16, 3, 5, 26, 28, 19, 4, 15, 8, 2, 27, 20, 6, 9, 25, 13, 11, 18, 22, 29로 정의되는 패리티 비트 그룹들의 순서로서 정의된다.
상기 목적을 달성하기 위한 본 발명의 제3견지에 따르면, 통신/방송 시스템에서 수신단의 동작 방법은, 단축(shortenning)된 부호어(codeword)를 수신하는 과정과, 0-패딩된 비트들의 개수를 결정하는 과정과, 모든 비트들이 0으로 패딩된 비트 그룹들의 개수(Npad)를 결정하는 과정과, 단축 패턴(shortening pattern)에 의해 지시되는 0번째 내지 Npad-1번째 비트 그룹들 내의 모든 정보 비트들에 대응되는 LDPC(Low Density Parity Check) 디코더(decoder) 입력 값들을 단축된 LDPC 정보 비트들을 나타내는 값들로 설정하는 과정과, 패딩되지 아니한 정보 비트들에 대응되는 LDPC 디코더 입력 값들을 수신된 단축된 부호어에 따라 설정하는 과정과, LDPC 정보 비트들을 생성하기 위해 상기 LDPC 디코더 입력 값들을 LDPC 복호화하는 과정과, BCH(Bose Chaudhuri Hocquenghem) 정보 비트들을 생성하기 위해 상기 LDPC 정보 비트들을 BCH 복호화하는 과정을 포함한다. 여기서, 상기 단축 패턴은, 9, 8, 15, 10, 0, 12, 5, 27, 6, 7, 19, 22, 1, 16, 26, 20, 21, 18, 11, 3, 17, 24, 2, 23, 25, 14, 28, 4, 13, 29으로 정의되는 비트 그룹들의 순서로서 정의된다.
상기 목적을 달성하기 위한 본 발명의 제4견지에 따르면, 통신/방송 시스템에서 수신단의 동작 방법은, 천공(puncturing)된 부호어(codeword)를 수신하는 과정과, 천공된 부호어의 LDPC(Low Density Parity Check) 패리티 비트들에서 천공된 비트들의 개수를 결정하는 과정과, 모든 비트들이 천공된 패리티 비트 그룹의 개수(Npunc _ groups)를 결정하는 과정과, 상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc _ groups)가 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 크거나 같으면, 상기 제2패리티 비트 그룹에 포함된 모든 패리티 비트들에 대응되는 LDPC 디코더(decoder) 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하는 과정과, 제1천공 패턴(puncturing pattern)에 의해 지시되는 제1패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc _ groups-Qldpc2-1번째의 패리티 비트 그룹들 내의 모든 패리티 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하는 과정과, 상기 LDPC 부호어의 천공되지 아니한 나머지 패리티 비트들에 대응되는 LDPC 디코더 입력 값들을 수신된 천공된 부호어의 수신 값에 따라 설정하는 과정을 포함한다. 여기서, 상기 제1천공 패턴은 21, 17, 0, 24, 7, 10, 14, 12, 23, 1, 16, 3, 5, 26, 28, 19, 4, 15, 8, 2, 27, 20, 6, 9, 25, 13, 11, 18, 22, 29로 정의되는 패리티 비트 그룹들의 순서로서 정의된다.
상기 목적을 달성하기 위한 본 발명의 제5견지에 따르면, 통신/방송 시스템에서 송신단 장치는, 0-패딩될 비트될 비트들의 개수를 결정하고, 모든 비트들이 0으로 패딩될 비트 그룹들의 개수(Npad)를 결정하고, 단축 패턴(shortening pattern)에 의해 지시되는 0번째 내지 Npad-1 번째 비트 그룹들 내의 모든 비트들을 0으로 패딩하고, BCH(Bose Chaudhuri Hocquenghem) 정보 비트들에서 패딩되지 아니한 비트 위치들에 정보 비트들을 매핑하는 패딩부와, LDPC(Low Density Parity Check) 정보 비트들을 생성하기 위해 상기 BCH 정보 비트들을 BCH 부호화하고, 0-패딩된 부호어(codeword)를 생성하기 위해 상기 LDPC 정보 비트들을 LDPC 부호화하는 부호화부를 포함한다. 여기서, 상기 단축 패턴은, 9, 8, 15, 10, 0, 12, 5, 27, 6, 7, 19, 22, 1, 16, 26, 20, 21, 18, 11, 3, 17, 24, 2, 23, 25, 14, 28, 4, 13, 29으로 정의되는 비트 그룹들의 순서로서 정의된다.
상기 목적을 달성하기 위한 본 발명의 제6견지에 따르면, 통신/방송 시스템에서 송신단 장치는, 부호어(codeword)를 생성하기 위해 LDPC(Low Density Parity Check) 정보 비트들을 LDPC 부호화하는 부호화부와, 상기 부호어의 패리티(parity) 비트들에서 천공(puncturing)될 비트들의 개수(Npunc)를 결정하고, 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc _ groups)를 결정하고, 상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc _ groups)가 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 크거나 같으면, 상기 제2패리티 비트 그룹에 포함된 모든 패리티 비트들을 천공하고, 제1천공 패턴(puncturing pattern)에 의해 지시되는 제1패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc _ groups-Qldpc2-1번째의 패리티 비트 그룹들 내의 모든 비트들을 천공하는 천공부를 포함한다. 상기 제1천공 패턴은 21, 17, 0, 24, 7, 10, 14, 12, 23, 1, 16, 3, 5, 26, 28, 19, 4, 15, 8, 2, 27, 20, 6, 9, 25, 13, 11, 18, 22, 29로 정의되는 패리티 비트 그룹들의 순서로서 정의된다.
상기 목적을 달성하기 위한 본 발명의 제7견지에 따르면, 통신/방송 시스템에서 수신단 장치는, 단축(shortenning)된 부호어(codeword)를 수신하는 수신부와, 0-패딩된 비트들의 개수를 결정하고, 모든 비트들이 0으로 패딩된 비트 그룹들의 개수(Npad)를 결정고, 단축 패턴(shortening pattern)에 의해 지시되는 0번째 내지 Npad-1번째 비트 그룹들 내의 모든 정보 비트들에 대응되는 LDPC(Low Density Parity Check) 디코더(decoder) 입력 값들을 단축된 LDPC 정보 비트들을 나타내는 값들로 설정하고, 패딩되지 아니한 정보 비트들에 대응되는 LDPC 디코더 입력 값들을 수신된 단축된 부호어에 따라 설정하는 단축 비트 복원부와, LDPC 정보 비트들을 생성하기 위해 상기 LDPC 디코더 입력 값들을 LDPC 복호화하고, BCH(Bose Chaudhuri Hocquenghem) 정보 비트들을 생성하기 위해 상기 LDPC 정보 비트들을 BCH 복호화하는 복호화부를 포함한다. 여기서, 상기 단축 패턴은, 9, 8, 15, 10, 0, 12, 5, 27, 6, 7, 19, 22, 1, 16, 26, 20, 21, 18, 11, 3, 17, 24, 2, 23, 25, 14, 28, 4, 13, 29으로 정의되는 비트 그룹들의 순서로서 정의된다.
상기 목적을 달성하기 위한 본 발명의 제8견지에 따르면, 통신/방송 시스템에서 수신단 장치는, 천공(puncturing)된 부호어(codeword)를 수신하는 수신부와, 천공된 부호어의 LDPC(Low Density Parity Check) 패리티 비트들에서 천공된 비트들의 개수를 결정하고, 모든 비트들이 천공된 패리티 비트 그룹의 개수(Npunc _ groups)를 결정하고, 상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc _ groups)가 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 크거나 같으면, 상기 제2패리티 비트 그룹에 포함된 모든 패리티 비트들에 대응되는 LDPC 디코더(decoder) 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하고, 제1천공 패턴(puncturing pattern)에 의해 지시되는 제1패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc _ groups-Qldpc2-1번째의 패리티 비트 그룹들 내의 모든 패리티 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하고, 상기 LDPC 부호어의 천공되지 아니한 나머지 패리티 비트들에 대응되는 LDPC 디코더 입력 값들을 수신된 천공된 부호어의 수신 값에 따라 설정하는 천공 비트 복원부를 포함한다. 상기 제1천공 패턴은 21, 17, 0, 24, 7, 10, 14, 12, 23, 1, 16, 3, 5, 26, 28, 19, 4, 15, 8, 2, 27, 20, 6, 9, 25, 13, 11, 18, 22, 29로 정의되는 패리티 비트 그룹들의 순서로서 정의된다.
통신/방송 시스템에서 패리티 검사 행렬의 특성을 고려하여 열들을 그룹화하고, 각 열 그룹에 대응되는 비트 그룹을 단위로 단축 및 천공을 수행함으로써, 다양한 길이의 정보 비트들을 부호화 및 복호화함과 동시에 최적의 성능을 유지할 수 있다.
도 1은 본 발명의 실시 예에 따른 통신/방송 시스템에서 사용 가능한 패리티 검사 행렬의 예를 도시한 도면,
도 2는 본 발명의 실시 예에 따른 통신/방송 시스템에서 송신단의 블록 구성을 도시하는 도면,
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 통신/방송 시스템에서 패리티 검사 행렬 및 부호어의 관계식을 도시하는 도면,
도 4a 및 도 4b는 본 발명의 실시 예에 따른 통신/방송 시스템에서 정보 비트들을 그룹핑을 도시하는 도면,
도 5a 및 도 5b는 본 발명의 실시 예에 따른 통신/방송 시스템에서 패리티 비트들의 그룹핑을 도시하는 도면,
도 6a 및 도 6b는 본 발명의 다른 실시 예에 따른 통신/방송 시스템에서 사용 가능한 패리티 검사 행렬의 예를 도시한 도면,
도 7a 및 도 7b는 본 발명의 다른 실시 예에 따른 통신/방송 시스템에서 패리티 비트들의 그룹핑을 도시하는 도면,
도 8은 본 발명의 실시 예에 따른 통신/방송 시스템에서 패딩 절차를 도시하는 도면,
도 9는 본 발명의 실시 예에 따른 통신/방송 시스템에서 천공 절차를 도시하는 도면,
도 10은 본 발명의 다른 실시 예에 따른 통신/방송 시스템에서 천공 절차를 도시하는 도면,
도 11은 본 발명의 실시 예에 따른 통신/방송 시스템에서 패리티 검사 행렬의 형태를 판단하는 절차를 도시하는 도면,
도 12a 및 도 12b은 본 발명의 실시 예에 따른 통신/방송 시스템에서 송신단의 동작 절차를 도시하는 도면,
도 13a 및 도 13b은 본 발명의 실시 예에 따른 통신/방송 시스템에서 수신단의 동작 절차를 도시하는 도면,
도 14은 본 발명의 실시 예에 따른 통신/방송 시스템에서 송신단의 블록 구성을 도시하는 도면,
도 15는 본 발명의 실시 예에 따른 통신/방송 시스템에서 수신단의 블록 구성을 도시하는 도면,
도 16는 본 발명의 실시 예에 따른 통신/방송 시스템의 성능을 도시하는 도면,
도 17은 본 발명의 실시 예에 따른 통신/방송 시스템의 성능을 도시하는 도면.
이하 본 발명의 바람직한 실시 예를 첨부된 도면의 참조와 함께 상세히 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우, 그 상세한 설명은 생략한다.
이하 본 발명은 통신/방송 시스템에서 LDPC 부호에 따른 부호어에 성능 저하 없이 일부 비트를 단축 또는 천공하기 위한 기술에 대해 설명한다.
이하, 본 발명은 유럽 디지털 방송 표준(standard)의 하나인 DVB-T2(Digital Video Broadcasting the 2nd Generation Terrestrial) 시스템 및 표준화 중인 DVB-NGH(Digital Video Broadcasting Next Genration Handheld) 시스템에서 정의하고 있는 용어 및 명칭들을 사용한다. 하지만, 본 발명이 상기 용어 및 명칭들에 의해 한정되는 것은 아니며, 부호화 및 복호화를 수행하는 다른 시스템에도 동일하게 적용될 수 있다.
본 발명은 도 1에 도시된 바와 같은 구조의 패리티 검사 행렬을 고려한다. 상기 도 1에 도시된 패리티 검사 행렬은 부호어가 정보어를 그대로 포함하는 시스테메틱(systematic) 구조이다. 이하, 본 발명은 상기 도 1의 패리티 검사 행렬을 기반으로 설명하나, 본 발명이 적용 가능한 범위가 상기 도 1과 같은 패리티 검사 행렬에 제한되는 것은 아니다.
상기 도 1에서,
Figure pat00032
은 LDPC 부호어의 길이를 의미하며, 또한, 상기 도 1의 패리티 검사 행렬의 열들의 길이를 의미한다.
Figure pat00033
은 정보어의 길이를 의미하며, 또한, 상기 도 1의 정보어 부분 행렬(110)의 열들의 길이를 의미한다. 상기 LDPC 부호어 또는 상기 정보어의 길이는 상기 LDPC 부호어 또는 상기 정보어에 포함되는 비트들의 개수를 의미한다. 따라서, 상기 '정보어'는 '정보 비트들(information bits)'로 지칭될 수 있다.
Figure pat00034
은 정보어에 대응되는 부분 행렬(110)에서 열의 패턴이 반복되는 간격,
Figure pat00035
는 상기 정보어에 대응되는 부분 행렬(110)에서 각 열이 쉬프트(shift)되는 크기로서, 정수
Figure pat00036
및
Figure pat00037
의 값은
Figure pat00038
이 성립하도록 결정된다. 이때,
Figure pat00039
도 정수가 된다. 상기
Figure pat00040
및 상기
Figure pat00041
의 값은 부호어 길이와 부호율에 따라 달라질 수 있다.
상기 도 1을 참고하면, 패리티 검사 행렬은 상기 정보어에 대응되는 부분 행렬(110) 및 패리티에 대응되는 부분 행렬(120)로 구분된다. 상기 정보어에 대응되는 부분 행렬(110)은
Figure pat00042
개의 열(column)들을 포함하고, 상기 패리티에 대응되는 부분 행렬(120)은
Figure pat00043
개의 열들을 포함한다. 상기 패리티 검사 행렬의 행(row)의 개수는 상기 패리티에 대응되는 부분 행렬(120)의 열의 개수
Figure pat00044
와 동일하다.
상기 패리티 검사 행렬의
Figure pat00045
번째 열(column)부터
Figure pat00046
번째 열을 포함하는 상기 패리티에 대응되는 부분 행렬(120)에서. 무게-1(weight-1), 즉, 1값을 가지는 원소들의 위치는 이중 대각(dual diagonal) 구조를 가진다. 따라서, 상기 패리티에 대응되는 부분 행렬(120)에 포함되는 열들 중, 상기
Figure pat00047
번째 열을 제외한 나머지 열들의 차수(degree)는 모두 2이며, 상기 마지막
Figure pat00048
번째 열의 차수는 1이다.
상기 도 1을 참고하면, 상기 패리티 검사 행렬에서 즉, 0번째 열부터
Figure pat00049
번째 열을 포함하는 정보어 부분 행렬(110)의 구조는 다음과 같은 규칙에 따른다. 첫째, 패리티 검사 행렬에서 정보어에 대응되는
Figure pat00050
개의 열들은
Figure pat00051
개의 열 그룹(column group)들로 구분된다. 동일한 열 그룹 내에 속한 열들은 서로
Figure pat00052
만큼 쉬프트된 관계를 가진다. 둘째, i번째
Figure pat00053
열 그룹의 0번째 열의 차수를
Figure pat00054
라 하고, 1이 있는 각 행(row)의 위치를
Figure pat00055
이라 하면, i번째 열 그룹 내의 j번째 열에서 무게-1이 위치한 행의 인덱스
Figure pat00056
는 하기 <수학식 2>와 같이 결정된다.
Figure pat00057
상기 <수학식 2>에서, 상기
Figure pat00058
는 i번째 열 그룹 내의 j번째 열에서 k번째 무게-1이 있는 행의 인덱스, 상기
Figure pat00059
는 i번째 열 그룹 내의 j-1번째 열에서 k번째 무게-1이 있는 행의 인덱스, 상기
Figure pat00060
는 상기 정보어에 대응되는 부분 행렬에서 각 열이 쉬프트되는 크기, 상기
Figure pat00061
은 LDPC 부호어의 길이, 상기
Figure pat00062
은 정보어의 길이, 상기
Figure pat00063
는 i번째 열 그룹에 속하는 열들의 차수, 상기
Figure pat00064
은 하나의 열 그룹에 속하는 열 개수를 의미한다.
상기 <수학식 2>에 의하면,
Figure pat00065
값만을 알면 i번째 열 그룹내의 k번째 무게-1이 있는 행의 인덱스를 알 수 있음이 나타난다. 그러므로, 각각의 열 그룹내의 0번째 열에서 k번째 무게-1이 있는 행의 인덱스 값을 저장하면, 상기 도 1의 구조를 갖는 패리티 검사 행렬의 무게-1이 있는 열과 행의 위치가 파악될 수 있다.
상술한 규칙들에 따르면, i번째 열 그룹에 속하는 열들의 차수는 모두
Figure pat00066
로 동일하다. 상기 규칙들에 따라 상기 패리티 검사 행렬에 대한 정보를 저장하고 있는 LDPC 부호는 다음과 같이 간략하게 표현될 수 있다.
구체적인 예로서,
Figure pat00067
가 30,
Figure pat00068
가 15,
Figure pat00069
가 3인 경우, 3개의 열 그룹들의 0번째 열들 각각에서 무게-1이 위치한 행의 위치 정보는 하기 <수학식 3>과 같은 수열들로 표현될 수 있다. 하기 <수학식 3>과 같은 수열들은 '무게-1 위치 수열(weight-1 position sequence)'이라 지칭될 수 있다.
Figure pat00070
상기 <수학식 3>에서, 상기
Figure pat00071
는 i번째 열 그룹 내의 0번째 열에서 k번째 무게-1이 있는 행의 인덱스를 의미한다.
상기 각 열 그룹의 0번째 열에서 1이 위치한 행의 인덱스를 나타내는 상기 <수학식 3>과 같은 무게-1 위치 수열들은 하기 <표 1>과 같이 보다 간략하게 표현될 수 있다.
Figure pat00072
상기 <표 1>은 패리티 검사 행렬에서 무게-1, 다시 말해, 1 값을 가지는 원소의 위치를 나타낸 것으로서, i번째 무게-1 위치 수열은 i번째 열 그룹에 속한 0번째 열에서 무게-1이 있는 행의 인덱스들로 표현된다. 상기 <표 1>을 이용하면, 30×15 크기의 패리티 검사 행렬의 15×15 크기의 정보어 부분 행렬이 생성될 수 있다. 그리고, 15×15 크기의 패리티 부분 행렬은 이중 대각 구조를 가지도록 미리 결정되어 있기 때문에, 상기 <표 1>을 이용하면 30×15 크기의 패리티 검사 행렬이 생성될 수 있다.
상기 도 1의 패리티 검사 행렬을 갖는 부호어 길이
Figure pat00073
및 부호율
Figure pat00074
에 대하여 하기 <표 2>와 같이
Figure pat00075
및
Figure pat00076
이 결정될 수 있다.
Figure pat00077
상기 <표 2>와 같은 파라미터를 갖는 패리티 검사 행렬의 예는 하기 <표 3>과 같다. 패리티 검사 행렬을 표현함에 있어서, 일반적으로 하기 <표 3>에서 'i'로 표시된 열 그룹 인덱스는 배제될 수 있다.
Figure pat00078
이하, 본 발명은 상기 도 1과 같은 구조를 갖는 패리티 검사 행렬을 이용한 LDPC 부호의 부호화 과정에 대하여 설명한다. 이하 설명의 편의를 위하여, 본 발명은 상기 <표 3>의 패리티 검사 행렬을 예로 들어 설명한다. 상술한 바와 같이 LDPC 부호의 부호화 과정은 패리티 검사 행렬과 부호어의 곱이 0가 되는 관계식을 만족하는 부호어 C를 결정하는 것으로서, 주어진 패리티 검사 행렬에 대하여 다양한 부호화 방법이 존재하며, 후술되는 부호화 과정은 일 예이다.
상기 <표 3>의 i번째 행(row)의 수열은 i번째 열 그룹에 대한 정보를 순차적으로 나타낸 것이다. 즉, 본 발명은 구체적인 예로서,
Figure pat00079
는 4320,
Figure pat00080
는 2160,
Figure pat00081
은 72,
Figure pat00082
는 30을 가정한 상기 도 1과 같은 구조를 갖는 패리티 검사 행렬을 이용한 LDPC 부호화 과정을 설명한다. 또한 설명의 편의를 위해, 본 발명은 길이가
Figure pat00083
인 정보 비트를
Figure pat00084
로 나타내고, 길이가
Figure pat00085
인 패리티를
Figure pat00086
로 나타낸다.
제1단계에서, 부호화기는 패리티 비트들을 초기화한다. 즉,
Figure pat00087
.
제2단계에서, 상기 부호화기는 상기 <표 3>의 0번째 행(row)에 나타난 패리티 비트 주소에 0번째 정보 비트
Figure pat00088
를 누적(accumulate)한다. 다시 말해, 상기 부호화기는 하기 <수학식 4>와 같은 연산을 수행한다.
Figure pat00089
상기 <수학식 4>에서, 상기
Figure pat00090
는 0번째 정보 비트, 상기
Figure pat00091
는 i번째 패리티 비트, 상기
Figure pat00092
는 바이너리 연산을 의미한다. 상기 바이너리 연산에 의하면, 1
Figure pat00093
1은 0, 1
Figure pat00094
0은 1, 0
Figure pat00095
1은 1, 0
Figure pat00096
0은 0이다.
제3단계에서, 나머지 M-1(=71)개의 정보 비트들
Figure pat00097
(m=1,2,…,71)에 대하여, 상기 부호화기는 패리티 비트 주소에 0번째 정보 비트
Figure pat00098
을 누적한다. 이때, 상기 비트 주소는 하기 <수학식 5>와 같이 결정될 수 있다.
Figure pat00099
상기 <수학식 5>에서, 상기
Figure pat00100
는 0번째 정보 비트
Figure pat00101
와 관련된 패리티 비트 누적기의 주소 값, 상기
Figure pat00102
은 정보어에 대응되는 부분 행렬에서 열의 패턴이 반복되는 간격, 상기
Figure pat00103
는 상기 정보어에 대응되는 부분 행렬에서 각 열이 쉬프트되는 크기, 상기
Figure pat00104
는 LDPC 부호어의 길이, 상기
Figure pat00105
는 LDPC 정보 비트들의 길이를 의미한다. 여기서, 상기
Figure pat00106
은 72, 상기
Figure pat00107
는 30이다.
상기 <수학식 5>에서, 상기 누적기의 주소 값은 상기 패리티 검사 행렬의 m번째 열의 무게-1이 있는 행의 인덱스와 동일하다. 또한, 상기
Figure pat00108
및
Figure pat00109
은 부호율에 따라 다른 상수 값이다. 부호율 1/2 및 상기 도 1과 같은 패리티 검사 행렬을 사용하고, 각 열 그룹의 첫 번째 열의 1의 위치 정보는 상기 <표 3>과 같은 경우,
Figure pat00110
은 72,
Figure pat00111
는 4320,
Figure pat00112
는 30이 된다. 이 경우, 하기 <수학식 6>과 같은 연산이 수행된다.
Figure pat00113
상기 <수학식 6>에서, 상기
Figure pat00114
는 1번째 정보 비트, 상기
Figure pat00115
는 i번째 패리티 비트, 상기
Figure pat00116
는 바이너리 연산을 의미한다. 상기 바이너리 연산에 의하면, 1
Figure pat00117
1은 0, 1
Figure pat00118
0은 1, 01은 1, 0
Figure pat00120
0은 0이다.
제4단계에서, 72번째 정보 비트
Figure pat00121
에 대하여, 상기 부호화기는 상기 <표 3>의 1번째 행(row)에 주어진 패리티 비트 주소에 72번째 정보 비트
Figure pat00122
을 누적한다. 유사하게, 71개의 정보 비트들
Figure pat00123
(m=72, 74, …, 143)에 대한 패리티 비트 주소는 하기 <수학식 7>과 같이 결정될 수 있다.
Figure pat00124
상기 <수학식 7>에서, 상기
Figure pat00125
는 72번째 정보 비트
Figure pat00126
와 관련된 패리티 비트 누적기의 주소 값, 상기
Figure pat00127
은 정보어에 대응되는 부분 행렬에서 열의 패턴이 반복되는 간격, 상기
Figure pat00128
는 상기 정보어에 대응되는 부분 행렬에서 각 열이 쉬프트되는 크기, 상기
Figure pat00129
는 LDPC 부호어의 길이, 상기
Figure pat00130
는 LDPC 정보 비트들의 길이를 의미한다. 여기서, 상기
Figure pat00131
은 72, 상기
Figure pat00132
는 30이다.
제5단계에서, 72개의 새로운 정보 비트들의 각 그룹에 대하여, 상기 <표 3>의 새로운 행이 패리티 비트의 주소를 결정하기 위해 사용된다. 모든 정보 비트들에 대하여 상술한 과정이 수행된 후, 마지막 패리티 비트들이 다음과 같이 결정된다.
제6단계에서, 하기 <수학식 8>과 같은 연산이 수행된다. 이때,
Figure pat00133
는 1로 초기화된다.
Figure pat00134
상기 <수학식 8>에서, 상기
Figure pat00135
는 i번째 패리티 비트, 상기
Figure pat00136
는 LDPC 부호어의 길이, 상기
Figure pat00137
는 LDPC 정보 비트들의 길이, 상기
Figure pat00138
는 바이너리 연산을 의미한다. 상기 바이너리 연산에 의하면, 1
Figure pat00139
1은 0, 1
Figure pat00140
0은 1, 0
Figure pat00141
1은 1, 0
Figure pat00142
0은 0이다.
제7단계에서, 상기 부호화기는
Figure pat00143
(i=0,1,2,…, Nldpc-Kldpc-1)의 최종적 값들을 패리티 비트들로 결정한다.
상술한 바와 같이,
Figure pat00144
와 관련된 패리티 검사 행렬의 열은 상기 도 1의 구조와 동일한 구조의 패리티 검사 행렬에서 첫 번째 열 그룹의 첫 번째 열이다. 그러므로, 상기 제2단계에서
Figure pat00145
와 관련된 패리티 비트 주소(parity bit addresses) 값은 상기 <표 3>의 0번째 행의 인덱스와 동일하며, 또한, 0번째 열 그룹의 0번째 열에서 1이 위치한 행의 위치 값과 동일 하다. 그리고, 상기 제3단계에서 0번째 열 그룹에 속한 다른 열들의 1이 위치한 행의 위치는 상기 <수학식 2>와 같이 표현될 수 있고, 이는 상기 <수학식 5>와 같이 표현되어 패리티 비트 주소 값이 표현될 수 있다. 즉, 패리티 검사 행렬의 무게-1의 위치를 나타내는 상기 <표 3>은 부호화 과정에서는 상기 패리티 비트 주소 값으로 사용할 수 있다.
도 2는 본 발명의 실시 예에 따른 통신/방송 시스템에서 송신단의 블록 구성을 도시하고 있다.
상기 도 2에 도시된 바와 같이, 상기 송신단은 제어부(202), 제로(0)패딩부(204), BCH(Bose, Chaudhuri, Hocquenghem)부호부(206), LDPC부호부(208), 그리고 천공부(210)를 포함하여 구성된다. 부호화부는 상기 BCH부호부(260) 및 상기 LDPC부호부(208)를 포함할 수 있다. 또는, 부호화부는 상기 제로패딩부(204), 상기 BCH부호부(260),상기 LDPC부화화부(208), 상기 천공부(210)를 포함할 수 있다.
상기 제로패딩부(204)는 정보 비트들에 0 값을 가지는 적어도 하나의 비트를 패딩한다. 즉, 상기 제로패딩부(204)는 입력되는 정보 비트들에 적어도 하나의 0 값을 가지는 비트를 패딩함으로써, 상기 BCH부호부(206)의 입력 비트열 길이를 만족시킨다. 예를 들어, 상기 제로패딩부(204)는 적어도 하나의 0 비트의 위치를 결정한 후, 정보 비트들에 추가 패딩할 수 있다. 다른 예로, 상기 제로패딩부(204)는 모두 0 비트로 구성된 상기 BCH부호부(206)의 입력 비트열 길이의 0 비트열에서 0 비트가 아닌 위치의 0 비트들을 상기 정보 비트들로 대체할 수 있다. 구체적으로,
Figure pat00146
의 길이를 가지는 정보 비트들
Figure pat00147
이 상기 제로패딩부(204)로 입력된다. 상기 제로패딩부(204)는 상기 제어부(202)로부터 0-패딩에 대한 정보를 제공받는다. 상기 0-패딩에 대한 정보는 0으로 패딩될 비트들의 개수, 0으로 패딩될 비트들의 위치 중 적어도 하나를 포함한다. 그리고, 상기 제로패딩부(204)는 상기 0-패딩에 대한 정보를 이용하여 비트들을 0으로 패딩함으로써,
Figure pat00148
의 길이를 가지는 BCH 정보 비트들
Figure pat00149
을 생성한다. 상기 0으로 패딩될 비트들의 위치 및 개수를 결정하는 과정은 이하 상세히 설명한다.
BCH 정보 비트들
Figure pat00150
에 대한 BCH 부호화를 수행함으로써, 상기 BCH부호부(206)는 (
Figure pat00151
)개의 BCH 패리티 비트들을 생성하고, BCH 부호어
Figure pat00152
를 생성한다. 상기 BCH 부호어
Figure pat00153
는 LDPC 부호화를 위한 LDPC 정보 비트들로서, 상기 LDPC부호부(208)로 입력된다. 상기 BCH 부호화는 널리 알려진 기술로서, "Bose, R. C.; Ray-Chaudhuri, D. K. (March 1960), "On A Class of Error Correcting Binary Group Codes", Information and Control 3 (1): 68-79, ISSN 0890-5401" 등의 문헌에 개시되어 있으므로, 본 발명은 구체적인 설명을 생략한다.
상기 LDPC 정보 비트들
Figure pat00154
에 대한 LDPC 부호화를 수행함으로써, 상기 LDPC부호부(208)는 LDPC 부호어
Figure pat00155
를 생성한다. 즉, 상기 LDPC부호부(208)는 패리티 검사 행렬을 이용하여 LDPC 부호어를 생성한다.
상기 천공부(210)는 상기 LDPC 부호어
Figure pat00156
를 제공받고, 상기 LDPC 부호어에서 일부 비트들을 천공한다. 상기 천공(puncturing)은 일부 비트들을 송신 하지 아니함을 의미한다. 경우에 따라, 예를 들어, 이하 설명되는 추가적인 패리티를 사용하는 경우 등에 있어서, 상기 천공은 일부 비트들을 상기 정보 비트들과 동일 프레임으로 전송하지 아니함을 의미할 수도 있다. 상기 천공부(210)는 상기 천공과 더불어 상기 제로패딩부(204)에 의해 패딩된 비트들을 제거할 수 있다. 이 경우, 상기 천공부(210)는 '제로 제거 및 천공부'라 지칭될 수 있다. 상기 패딩된 비트들을 제거하는 기능이 배제된 경우, 상기 제로패딩부(204)도 생략될 수 있다. 즉, 상기 제로패딩부(204)에서 비트들을 패딩하고, BCH 정보 비트들을 생성하는 대신, 상기 제어부(220)는 상기 LDPC부호부(208)에서 사용되는 패리티 검사 행렬에서 상기 패딩된 비트에 대응되는 열을 제거할 수 있다. 그리고, 상기 대응되는 열이 제거된 패리티 검사 행렬은 메모리(memory)에 저장될 수 있다. 상기 패딩된 비트에 대응되는 적어도 하나의 열이 제거됨으로써, 0 비트들을 패딩하고, 제거하는 과정이 없더라도 동일한 결과가 얻어질 수 있다.
상기 제어부(202)는 상기 제로패딩부(204)로 0으로 패딩될 비트들의 위치 및 개수 중 적어도 하나를 결정하기 위한 정보를 제공하며, 상기 BCH부호부(206)로 BCH 패리티 비트의 개수 및 위치 중 적어도 하나에 대한 정보를 제공하며, 상기 LDPC부호부(208)로 부호율, 부호어 길이, 패리티 검사 행렬 등을 제공하며, 상기 천공부(210)로 천공되는 비트들의 개수 및 위치 중 적어도 하나를 결정하기 위한 정보를 제공한다. 만일, 상기 천공부(210)가 제로 제거 기능을 가지는 경우, 상기 제어부(202)는 상기 제로삽입부(204)로의 지시와 동일하게 0으로 패딩될 비트들의 위치 및 개수 중 적어도 하나를 결정하기 위한 정보를 상기 천공부(210)로 제공한다. 또한, 상기 제로패딩부(204), 상기 BCH부호부(206), 상기 천공부(210)의 동작이 불필요한 경우, 상기 제어부(202)는 상기 제로패딩부(204), 상기 BCH부호부(206), 상기 천공부(210)가 동작하지 아니하도록 제어할 수 있다.
상술한 구성에서, 상기 제로패딩부(204)에 의해 비트가 0으로 패딩된 후, 상기 0으로 패딩된 비트는 천공부(210)에 의해 제거되기 때문에, 상기 0으로 패딩된 비트들은 송신되지 아니한다. 이와 같이 부호화 전에 비트들을 패딩하고, 부호화 후 패딩된 비트를 제거하는 것을 단축(shortening)이라 한다. 즉, 상기 단축은 부호화 전 비트들을 0으로 패딩하는 것 및 부호화 후 0으로 패딩된 비트들을 제거하는 것을 포함한다.
상기 도 2에 도시된 실시 예의 경우, 상기 제로패딩부(204)의 출력은 상기 BCH부호부(206)로 입력된다. 하지만, 본 발명의 다른 실시 예에 따라, 상기 BCH부호부(206)가 생략될 수 있다. 즉, 시스템은 BCH 부호를 사용하지 아니할 수 있으며, 이 경우, 상기 제로패딩부(204)의 출력은 상기 LDPC부호부(208)로 직접 입력될 수 있다. 본 발명의 또 다른 실시 예에 따라, 상기 BCH부호부(206) 및 상기 제로패딩부(204)의 위치가 서로 교체될 수 있다. 즉, 패딩되기 전의 최초 정보 비트들이 상기 BCH부호부(206)로 입력되고, 상기 BCH부호부(206)의 출력이 상기 제로패딩부(204)로 제공되고, 상기 제로패딩부(204)의 출력이 상기 LDPC부호부(208)로 제공될 수 있다.
본 발명의 실시 예에 따른 송신단은 단축 또는 천공될 비트들의 위치 정보를 인덱스 순서를 미리 정의한 바에 따라 미리 저장하고 있거나, 또는, 미리 정의된 규칙에 따라 연산을 통해 결정한 후, 단축 또는 천공되는 비트들의 개수에 기초하여 정보 비트들 또는 LDPC 부호어에서 단축 또는 천공 대상의 비트들의 위치를 선택할 수 있다. 이하 설명의 편의를 위해, 본 발명은 단축되는 비트들의 순서를 '단축 패턴', 천공되는 비트들의 순서를 '천공 패턴'이라 칭한다. 상기 단축 패턴 및 상기 천공 패턴은 후술되는 천공되는 패리티 비트 그룹의 순서 또는 단축되는 비트 그룹의 순서를 의미한다.
본 발명은 가변 길이의 입력 비트열에 대하여 상기 단축 및 천공을 적용하기 위해 단축 패턴 및 천공 패턴을 결정하고, 단축/천공되는 비트들의 개수 및 단축/천공 패턴에 따라 단축/천공되는 비트들을 선택한다.
단축 및 천공의 구체적인 예를 들면 다음과 같다. 상기 제로패딩부(204)로 입력되는 정보 비트들의 길이
Figure pat00157
는 5, 상기 BCH부호부(206)의 입력 비트열인 BCH 정보 비트들의 길이
Figure pat00158
는 8, 상기 LDPC부호부(208)의 입력 비트열인 LDPC 정보 비트들의 길이
Figure pat00159
는 10, 상기 LDPC부호부(208)의 출력 비트열인 LDPC 부호어의 길이
Figure pat00160
는 20인 경우, 단축되는 비트 개수
Figure pat00161
는 3(=8-5)이다. 이때, 단축 패턴은 {7, 1, 4, 6, 2, 8, 3, 5, 0, 9}, 천공 패턴은 {1, 4, 8, 6, 3, 0, 2, 5, 7, 9}으로 정의되고, 천공 비트 개수가 4라 가정하면, 단축 및 천공은 다음과 같이 수행된다.
예를 들어, 상기 제로패딩부(204)로
Figure pat00162
가 입력되면, BCH 정보 비트들
Figure pat00163
이 출력된다. 단축 비트 개수가 3이므로, 상기 단축 패턴 내에서 앞선 3개의 값들이 사용된다. 상기 단축 패턴 내에서 앞선 3개의 값들이 7, 1, 4 이므로
Figure pat00164
,
Figure pat00165
,
Figure pat00166
의 위치에서 단축이 이루어진다. 다시 말해,
Figure pat00167
,
Figure pat00168
,
Figure pat00169
의 위치의 비트들이 0으로 패딩되고, 비트가 패딩되지 않은 위치에 상기 입력 비트들
Figure pat00170
가 순차적으로 매핑된다. 즉, 상기 제로패딩부(204)에서 출력되는 BCH 정보 비트들
Figure pat00171
은
Figure pat00172
이다. 상기
Figure pat00173
은 상기 BCH부호부(206)으로 입력되고, 상기 LDPC부호부(208)의 입력 비트열, 즉, LDPC 정보 비트들인 BCH 부호어
Figure pat00174
가 출력된다. 상기 BCH 부호는 시스테메틱(systematic) 부호로서, 부호어에 BCH 정보 비트들이 그대로 존재 한다. 그러므로, LDPC 정보 비트들 즉, 상기 BCH 부호의 출력 비트열은 하기 <수학식 9>와 같다.
Figure pat00175
상기 <수학식 9>에서,
Figure pat00176
는 BCH 부호어,
Figure pat00177
은 LDPC 정보 비트들인 BCH 부호어의 j번째 비트, 상기
Figure pat00178
는 0로 패딩된 비트들을 포함하는 비트열의 j번째 비트로서 LDPC 정보 비트들의 j번째 BCH 정보 비트, 상기
Figure pat00179
는 LDPC 정보 비트들의 j번째 패리티 비트, 상기
Figure pat00180
는 정보 비트들의 j번째 비트를 의미한다.
상기 LDPC부호부(208)의 출력 비트열
Figure pat00181
는 하기 <수학식 10>과 같다.
Figure pat00182
상기 <수학식 10>에서, 상기
Figure pat00183
는 LDPC 부호어, 상기
Figure pat00184
는 LDPC 부호어의 j번째 비트, 상기
Figure pat00185
는 LDPC 정보 비트들인 BCH 부호어의 j번째 비트, 상기
Figure pat00186
는 LDPC 정보 비트들의 j번째 BCH 정보 비트, 상기
Figure pat00187
는 LDPC 정보 비트들의 j번째 패리티 비트, 상기
Figure pat00188
는 LDPC 부호어의 j번째 패리티 비트를 의미한다.
LDPC 부호어인 상기 출력 비트열
Figure pat00189
는 천공부(210)로 입력되며, 상기 제로 패딩부(204)에 의해 0으로 패딩된 비트들이 제거되고, 천공 패턴에 따라 4개의 패리티 비트들이 천공된다. 상기 천공 패턴 내에서 앞선 4개의 값들이 1, 4, 8, 6이므로,
Figure pat00190
,
Figure pat00191
,
Figure pat00192
,
Figure pat00193
이 천공된다. 이 경우, 단축 및 천공된 출력 비트열은 하기 <수학식 11>과 같다.
Figure pat00194
상기 <수학식 11>에서, 상기
Figure pat00195
는 정보 비트들의 j번째 비트, 상기
Figure pat00196
는 LDPC 정보 비트들인 BCH 부호어의 j번째 패리티 비트, 상기
Figure pat00197
는 LDPC 부호어의 j번째 패리티 비트를 의미한다.
상술한 바와 같이, 가변 길이의 정보 비트들
Figure pat00198
에 대하여 상기 단축 및 천공하는 경우, 송신단은 단축 패턴 및 천공 패턴을 결정하고, 상기 단축 패턴 및 상기 천공 패턴에서 단축 및 천공되는 비트들의 개수만큼의 값들을 이용하여 단축 및 천공되는 비트들의 위치를 결정한다.
특히, 상기 도 1과 같은 구조를 갖는 패리티 검사 행렬을 기반으로 하여 LDPC 부호화를 수행하는 경우, 단축 및 천공되는 비트들의 순서는 정보 비트들 및 패리티 비트들의 그룹 단위로 결정될 수 있다. 즉, 본 발명은 정보 비트들 및 패리티 비트들을 일정 개수의 비트들을 포함하는 다수의 비트 그룹들로 나누고, 상기 비트 그룹들에 대하여 단축 및 천공되는 그룹의 순서를 결정한 후, 상기 비트 그룹 단위로 결정된 단축 패턴 및 천공 패턴에 따라 필요한 개수만큼의 비트들을 단축 및 천공한다.
상술한 단축 및 천공 과정에서, 패딩은 상기 BCH부호부(206)의 입력 비트들에 대하여 수행되며, 상기 BCH부호부(206)의 입력 비트의 순서가 상기 LDPC부호부(208)의 입력 비트의 순서와 동일하다. 또한, LDPC 부호와 BCH 부호의 연접한 성능은 LDPC 부호어의 성능이 더 우세하므로(dominant), 단축의 순서는 LDPC 부호어의 특성을 기반으로 결정될 수 있다. 특히, 상기 단축의 순서를 결정함에 있어서, LDPC 부호가 상기 도 1의 구조를 갖는 패리티 검사 행렬에 기초하는 경우, 상기 패리티 검사 행렬의 열 그룹에 상응하는 정보 비트 그룹을 단위로 단축 순서가 결정될 수 있다.
이하 본 발명은 패리티 검사 행렬과 단축 및 천공에 대하여 관계를 설명하고, 상기 도 1과 같은 구조의 패리티 검사 행렬을 이용하여 LDPC 부호화를 수행하는 하는 시스템을 위한 단축 패턴 및 천공 패턴을 결정하는 과정을 상세히 설명한다.
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 통신/방송 시스템에서 패리티 검사 행렬 및 부호어의 관계식을 도시하고 있다.
도 3a는 패리티 검사 행렬과 부호어의 관계를 도시하고 있다. 상술한 바와 같이, 조건
Figure pat00199
이 만족되며, 부호어
Figure pat00200
중
Figure pat00201
,
Figure pat00202
,
Figure pat00203
,
Figure pat00204
은 정보 비트들이고,
Figure pat00205
,
Figure pat00206
,
Figure pat00207
,
Figure pat00208
은 패리티 비트들이다. 저건
Figure pat00209
를 다르게 표현하면 도 3b와 같다. 상기 도 3b를 참고하면, 패리티 검사 행렬
Figure pat00210
및 부호어
Figure pat00211
의 곱은 각 부호어 비트 및 패리티 검사 행렬의 각 행(column)의 곱 들의 합으로서 표현될 수 있다. 즉,
Figure pat00212
는 부호어 비트들과 패리티 검사 행렬의 각각의 행들의 선형 결합으로 이루어진다. 즉, 부호어 비트
Figure pat00213
이 '0'인 경우 패리티 검사행렬의 i번째 열
Figure pat00214
는 '0'과 곱해지므로
Figure pat00215
는 선형 결합되지 아니하는 것과 동일하다. 즉, 비트
Figure pat00216
가 단축될 경우,
Figure pat00217
이므로, 패리티 검사 행렬에 있어서 i번째 열
Figure pat00218
가 삭제되는 것과 동일한 결과가 야기된다. 그러므로, 어떤 비트들을 단축할지 결정하는 것은 패리티 검사 행렬의 열들 중 어떤 열을 삭제할지 결정하는 것과 등가의 문제이다. 또한, 본 발명은 앞서 단축 과정을 비트를 0으로 패딩한 후 부호화하고, 부호화된 비트들 중 상기 패딩된 비트들을 제거하는 것에 기반하여 설명하였으나, 이는 패리티 검사 행렬에서 0으로 패딩되는 비트에 상응하는 열들을 제거한 패리티 검사 행렬을 기반으로 부호화하는 것과 동일하다.
이하 설명되는 단축 과정에 있어서, 본 발명은 비트가 0으로 패딩되는 위치의 순서를 단축 패턴으로 정의하고, 비트를 0으로 패딩한 후 부호화하고, 부호어에서 상기 단축 패턴에 따라 패딩된 비트들을 제거한다. 하지만, 본 발명의 다른 실시 예에 따라, 상기 단축 패턴은 비트가 0으로 패딩되는 위치의 순서가 아닌, 부호어에 입력되는 정보 비트들이 입력되는 위치의 순서를 결정하기 위해 사용될 수 있다. 상기 단축 패턴은 비트가 0으로 패딩되는 위치들의 순서를 나타낸다. 따라서, 부호어에서 정보 비트들이 매핑되는 위치들의 순서는 상기 단축 패턴을 이용하여 얻어질 수 있다. 즉, 상기 단축 패턴을 역순으로 읽으면 정보 비트들이 매핑되는 위치들의 순서가 될 수 있다. 따라서, 상기 단축 과정은 상기 단축 패턴의 역순으로 상기 부호어에 입력되는 정보 비트들이 매핑될 위치들을 결정하고, 정보 비트들이 매핑되지 아니하는 비트들에 '0'를 매핑하여 부호화한 후, 부호어에서 0이 매핑된 비트들을 제거함으로써 수행될 수 있다.
또한, 이하 설명되는 천공 과정에 있어서, 본 발명은 천공 되는 비트들을 선택하는 순서를 천공 패턴으로 정의하고, 상기 천공 패턴에 따라 비트들을 천공한다. 하지만, 본 발명의 다른 실시 예에 따라, 상기 천공 패턴은 상기 천공될 비트 위치의 순서가 아닌, 천공되지 아니할 비트들의 순서를 결정하기 위해 사용될 수 있다. 상기 천공 패턴은 천공되는 비트들의 순서를 나타내므로, 상기 천공 패턴을 역순으로 읽으면 천공되지 아니하는 비트들의 순서가 된다. 따라서, 상기 천공 과정은 상기 천공 패턴의 역순으로 천공되지 아니하는 비트들을 결정하고, 나머지 비트들을 천공함으로써 수행될 수 있다. 특히, 가변 길이가 아닌 고정 길이에 대하여 천공을 수행하는 경우, 천공되지 아니하는 비트들은 상기 천공 패턴에 기초하여 결정될 수 있다.
또한, 도 3c를 참고하면, 패리티 검사 행렬
Figure pat00219
및 부호어
Figure pat00220
의 곱은 각 행(row)별로 표현 될 수 있다. 즉, 4개의 행(row)는 4개의 수식들(531 내지 534)로 표현될 수 있다. 단축되는 비트들의 경우, 단축되는 비트의 위치만 알면 송신단 및 수신단은 '0'이 입력되었다는 것을 알 수 있다. 그러나, 천공되는 비트들의 경우, 천공되는 위치를 알아도 수신단은 해당 비트가 '0'이었는지 '1'이었는지 알 수 없으므로, 알 수 없는 값으로 처리 한다. 그러므로, 천공 되는 비트와 관계가 있는 열의 위치에 '1'을 포함하는 있는 행(row)의 수식에 영향을 줄 수 있다. 따라서, 천공 되는 비트들을 결정할 경우, 패리티 검사 행렬에서 천공 되는 비트와 관련된 열의 위치에 '1'을 포함하는 행들의 특성이 고려되어야 한다.
상기 패리티 검사 행렬의 열의 위치가 변경되는 것은 단지 부호어 비트들의 위치가 변경되는 것과 같다. 그러므로, 패리티 검사 행렬의 열의 위치가 변경되는 경우, 단축되는 정보 비트들의 위치 및 천공 되는 패리티 비트들의 위치도 동일한 패턴으로 변경하면 동일한 성능이 보장될 수 있다. 이 경우, 부호어 집합은 변하지 아니한다, 예를 들어, 상기 도 3b와 같이, 패리티 검사 행렬의 열(column)들이
Figure pat00221
일 때 단축되는 비트의 위치가
Figure pat00222
,
Figure pat00223
이라고 하자. 열의 위치를
Figure pat00224
로 변경 하면, 패리티 검사 행렬의 0번째 열이 7번째 열로 변경되고, 3번째 열은 6번째 열로 변경되었으므로,
Figure pat00225
,
Figure pat00226
이 단축 되면 동일한 성능이 보장될 수 있다.
상술한 바와 같이, LDPC 부호어의 정보 비트 길이
Figure pat00227
및 부호어 길이
Figure pat00228
보다 입력 정보 비트들 길이
Figure pat00229
및 출력 부호어 길이
Figure pat00230
가 작을 경우에 단축 및 천공이 적용된다. 일반적으로, 천공되는 비트들은 부호어
Figure pat00231
부터
Figure pat00232
내의 모든 비트들 중에서 또는 상기 부호어의 패리티 비트들 중에서 선택될 수 있다. 이하, 본 발명은 패리티 비트들 중에서만 천공 비트들을 선택하는 경우를 가정하여 설명한다. 이때, 입력 정보 비트 길이
Figure pat00233
가 가변인 경우, 즉,
Figure pat00234
가 1 이상
Figure pat00235
이하인 경우, 가변 길이에 대한 단축 및 천공의 순서가 요구된다. 즉, 1개 비트 단축할 경우에서부터
Figure pat00236
개 비트들을 단축하는 경우까지의 단축 패턴 및 1개 비트를 천공하는 경우에서부터
Figure pat00237
개 비트들을 천공하는 경우까지의 천공 패턴이 정의되어야 한다.
이하, 본 발명은 상기 도 1의 구조를 갖는 패리티 검사 행렬을 전제하여 비트 그룹 단위의 단축 및 천공 순서를 결정하는 과정을 설명하고, 단축 및 천공 순서를 상세히 설명한다.
먼저, 정보 비트에 대한 단축 순서는 다음과 같이 결정된다.
모든 BCH 정보 비트들
Figure pat00238
에 대하여, 각 비트 그룹은 하기 <수학식 12>와 같이 표현될 수 있다.
Figure pat00239
상기 <수학식 12>에서, 상기
Figure pat00240
는 j번째 비트 그룹, 상기
Figure pat00241
는 BCH 정보 비트들의 k번째 BCH 정보 비트, 상기
Figure pat00242
은 상기 도 1에서 도시한 형태의 패리티 검사 행렬의 하나의 열 그룹에 포함되는 열 개수로서, 하나의 비트 그룹에 포함되는 비트 개수, 상기
Figure pat00243
는 x를 초과하지 않는 최대 정수로서, 일 예로
Figure pat00244
은 2이고, 상기
Figure pat00245
는 BCH 정보 비트들의 길이, 상기
Figure pat00246
은 비트 그룹의 개수로서
Figure pat00247
이다. 상기
Figure pat00248
는 x를 초과하는 최소 정수로서, 일 예로
Figure pat00249
은 3이다.
상기 <수학식 12>와 같이 비트 그룹들을 구성한 경우, 비트 그룹은 도 4a 및 도 4b에 도시된 바와 같다. 상기 도 4a 및 도 4b를 참고하면, 각 비트 그룹은
Figure pat00250
개 비트들을 포함하며, 마지막 비트 그룹은
Figure pat00251
개 비트들을 포함한다. 여기서, 상기
Figure pat00252
는
Figure pat00253
로서, BCH 부호의 패리티 비트들이 포함된 그룹의 개수를 의미하는 값이다. 상기 도 4a는 상기
Figure pat00254
가 1인 경우, 상기 도 4b는 상기
Figure pat00255
가 2인 경우를 도시하고 있다. 상기 BCH 부호를 사용하지 아니하는 시스템의 경우, 상기
Figure pat00256
및 상기
Figure pat00257
가 동일함은 자명하다.
본 발명은 비트 그룹 단위로 단축 패턴을 정의한다. 이때, 상술한 바와 같이, BCH 정보 비트들은 LDPC 정보 비트들 중 BCH 부호의 패리티 비트를 제외한 나머지 비트들과 동일하므로, 본 발명은 LDPC 정보 비트들을 고려하여 단축의 순서를 결정한다. 이때, 본 발명은 주어진 패리티 검사 행렬을 기반으로 단축의 순서를 결정한다. 상기 주어진 패리티 검사 행렬을 기반으로 단축의 순서를 결정하는 과정은 다음과 같다.
상기 도 1과 같은 구조의 패리티 검사 행렬에서, 정보어 부분 행렬(110)은 M개의 연속된 열들(columns)로 구성된 열 그룹들로 나누어질 수 있다. 따라서, 상기 M개 비트들로 구성된 열 그룹 내의 각 열에 대응되는 LDPC 정보 비트들이 상기 <수학식 12>와 같이 정보 비트 그룹으로 구성될 수 있다.
즉, 상기 도 4a의 0번째 비트 그룹은 상기 도 1의 0번째 열 그룹에 대응된다. 그리고, 0번째 비트 그룹은 적어도 하나의 비트를 포함하고, 상기 도 4a의 0번째 비트 그룹 내의 각 비트는 상기 도 1의 0번째 열 그룹 내의 각 열에 대응된다. 또한, 상기 도 4a의 i번째 비트 그룹은 상기 도 1의 i번째 열 그룹 내의 열들과 대응되는 비트들을 포함한다. 이에 따라, 상기 단축 패턴은 패리티 검사 행렬에서 열(column) 그룹들 단위로 삭제할 열(column) 그룹의 순서를 결정함으로써 결정될 수 있다. 다시 말해, 열 그룹의 삭제 순서를 각 열 그룹에 대응되는 정보 비트 그룹의 순서로 전환한 것이 단축 패턴이 될 수 있다.
상기 단축 패턴은 단축되는 비트들의 순서 또는 단축되는 비트 그룹들의 순서를 의미한다. 만일, 상기 단축 패턴이 비트 그룹들의 순서로 정의되는 경우, 각 단축되는 비트 그룹 내에서 단축되는 비트들의 순서는 다양하게 정의될 수 있다. 동일 그룹에 속한 비트들은 동일한 차수(degree) 및 사이클(cycle) 성능을 가지므로, 비트 단위로 단축 순서를 결정하는 방식과 동일한 성능이 얻어질 수 있다.
다음으로, 패리티 비트에 대한 천공 순서는 다음과 같이 결정된다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 통신/방송 시스템에서 패리티 비트들의 그룹핑을 도시하고 있다. 상기 도 5a 및 상기 도 5b는 상기 도 1과 같은 구조의 패리티 검사 행렬을 이용하는 경우를 전제한다.
도 5a에 도시된 바와 같이, 모든 LDPC 패리티 비트들
Figure pat00258
은
Figure pat00259
개 비트들로 구성된
Figure pat00260
개의 그룹들로 나누어진다. 여기서, 상기
Figure pat00261
는 패리티 비트 개수
Figure pat00262
를
Figure pat00263
으로 나눈 값과 동일하다. 각 패리티 비트 그룹은 하기 <수학식 13>과 같이 정의될 수 있다.
Figure pat00264
상기 <수학식 13>에서, 상기
Figure pat00265
는 j번째 패리티 비트 그룹, 상기
Figure pat00266
는 k번째 패리티 비트, 상기
Figure pat00267
는 패리티 비트 그룹의 개수, 상기
Figure pat00268
는 LDPC 부호어의 길이, 상기
Figure pat00269
는 LDPC 정보 비트들의 길이를 의미한다. 즉, 각 패리티 비트 그룹의 비트의 개수를 의미하는 패리티 비트 그룹의 크기는
Figure pat00270
이고, 패리티 비트 그룹의 개수는
Figure pat00271
이다.
도 5b에 도시된 바와 같이, 패리티 비트들을 하기 <수학식 14>에 따라 변환하면 하기 <수학식 15>와 같이 정의되는 패리티 비트 그룹들이 구성될 수 있다. 하기 <수학식 14>는 패리티 비트들의 인터리빙(interleaving) 효과를 야기한다.
Figure pat00272
상기 <수학식 14>에서, 상기
Figure pat00273
는 변환 후의 j번째 패리티 비트, 상기
Figure pat00274
는 변환 전의 j번째 패리티 비트, 상기
Figure pat00275
는 패리티 비트 그룹 개수를 의미한다.
Figure pat00276
상기 <수학식 15>에서, 상기
Figure pat00277
는 변환 전의 j번째 패리티 비트 그룹, 상기
Figure pat00278
는 변환 후의 k번째 패리티 비트, 상기
Figure pat00279
은 상기 도 1에 도시된 형태의 패리티 검사 행렬의 하나의 열 그룹에 포함되는 열의 개수, 상기
Figure pat00280
는 LDPC 부호어의 길이, 상기
Figure pat00281
는 LDPC 정보 비트들의 길이, 상기
Figure pat00282
는 패리티 비트 그룹 개수를 의미한다. 즉, 각 패리티 비트 그룹의 크기는
Figure pat00283
이고, 패리티 비트 그룹의 개수는
Figure pat00284
이다.
상기 <수학식 14> 및 상기 <수학식 15>에 나타난 j번째 패리티 비트 그룹
Figure pat00285
을 구성하는 패리티 비트들은 동일하다. 다시 말해, 각 패리티 비트 그룹을 구성하는 패리티 비트들은 변경되지 아니한다. 단, 패리티 비트들의 위치를 상기 <수학식 14>에 따라 변환하면, 변환 후의 비트들
Figure pat00286
를 기반으로 연속된 비트들이 하나의 그룹으로 구성되므로, 처리상 편리성이 증가된다. 패리티 비트들을 패리티 비트 그룹 단위로 천공하는 것은 상기 <수학식 14>, 상기 <수학식 15>, 상기 도 5a, 상기 도 5b와 같은 변환 절차 없이도 수행될 수 있다.
동일 패리티 비트 그룹 내의 비트들은 동일한 차수와 동일한 사이클 특성을 가지므로, 그룹 단위로 천공 패턴을 결정하면 비트 단위로 최적의 천공 패턴을 찾는 것과 동일한 성능이 보장된다. 그러므로, 본 발명은 패리티 비트 그룹을 단위로 천공 패턴을 결정한다.
도 6a 및 도 6b는 본 발명의 다른 실시 예에 따른 통신/방송 시스템에서 사용 가능한 패리티 검사 행렬의 예를 도시하고 있다.
상기 도 6a 및 상기 도 6b의 패리티 검사 행렬은 상기 도 1의 패리티 검사 행렬의 확장된 형태로서, 상기 도 1의 패리티 검사 행렬을 기반으로 부호화된 부호어를 포함하면서 더 낮은 부호율을 갖는 부호어를 지원하고자 할 때 사용될 수 있다. 예를 들어, 송신단은 높은 부호율이 필요할 경우, 제1패리티 검사 행렬을 이용하여 부호화하고, 낮은 부호율이 필요할 경우, 확장된 제2패리티 검사 행렬을 이용할 수 있다. 또 다른 예로, 송신단은 짧은 길이의 정보 비트들이 입력된 경우 제1패리티 검사 행렬을 이용하여 부호화하고, 긴 길이의 정보 비트들이 입력된 경우 확장된 제2패리티 검사 행렬을 이용하여 부호화할 수 있다.
상기 도 6a를 참고하면, 상기 패리티 검사 행렬은 제1부분 행렬(610), 제2부분 행렬(620), 제3부분 행렬(630), 제4부분 행렬(640), 제5부분 행렬(650), 제6부분 행렬(660)을 포함한다. 상기 6개의 부분 행렬들 중 상기 제1부분 행렬(610)은 상기 도 1의 정보어 부분 행렬(110)과 동일하며, 상기 제2부분 행렬(620)은 상기 도 1의 패리티 부분 행렬(120)과 동일 하다. 또한, 제2부분 행렬(620), 제3부분 행렬(630), 제5부분 행렬(650), 제6부분 행렬(660)로 구성된 행렬은 패리티 파트를 구성하며, 이중 대각 구조를 갖는다.
이하 설명의 편의를 위하여, 본 발명은 상기 제1부분 행렬(610)과 상기 제2 부분 행렬(620)로 구성되는 행렬을 '제1패리티 검사 행렬'이라 칭한다. 상기 '제1패리티 검사 행렬'의 구조는 상기 도 1에 도시된 패리티 검사 행렬의 구조와 동일 하다. 또한, 본 발명은 상기 제1부분 행렬(610), 상기 제2부분 행렬(620), 상기 제3부분 행렬(630), 상기 제4부분 행렬(640), 상기 제5부분 행렬(650), 상기 제6부분 행렬(660)로 구성되는 행렬을 '제2패리티 검사 행렬'이라 칭한다. 즉, 상기 도 6a에 도시된 부분 행렬들 중, 상기 제1부분 행렬(610), 상기 제2부분 행렬(620)은 상기 제1패리티 검사 행렬 및 상기 제2패리티 검사 행렬 모두에 포함되나, 상기 제3부분 행렬(630), 상기 제4부분 행렬(640), 상기 제5부분 행렬(650), 상기 제6부분 행렬(660)은 상기 제2패리티 검사 행렬에만 전속된다.
상기 도 6a에 도시된 패리티 검사 행렬을 구체적으로 살펴보면 다음과 같다. 상기 도 6a에서,
Figure pat00287
는 정보어의 길이를 의미하고, 상기 제1패리티 검사 행렬을 기반으로 부호화된 부호어는 제1LDPC 부호어라 지칭된다.
Figure pat00288
는 제1LDPC 부호어의 길이를,
Figure pat00289
는 상기 제2패리티 검사 행렬을 기반으로 부호화된 LDPC 부호어의 길이를 의미한다. 여기서, 상기 부호어 또는 상기 정보어의 길이는 상기 부호어 또는 상기 정보어에 포함되는 비트들의 개수를 의미한다.
상기 정보어에 대응되는 상기 제1부분 행렬(610) 및 상기 제4부분 행렬(640)은
Figure pat00290
개의 열(column)들을 포함하고, 상기 제1패리티에 대응되는 제2부분 행렬 (620) 및 제5부분 행렬(650)은
Figure pat00291
개의 열들을 포함한다. 또한, 상기 제2패리티에 대응되는 제3부분 행렬(630) 및 제6부분 행렬(660)은
Figure pat00292
개의 열들을 포함한다. 상기 제1패리티 검사 행렬의 행(row)의 개수는 상기 제1패리티에 대응되는 제2부분 행렬 (620)과 제 5 부분 행렬 (650)의 열의 개수
Figure pat00293
와 동일하다. 상기 제2패리티 검사 행렬의 행(row)의 개수는
Figure pat00294
와 동일하다.
상기 도 6b는 상기 패리티 검사 행렬의 구조를 보다 상세하게 도시하고 있다. 상기 패리티 검사 행렬의
Figure pat00295
번째 열(column)부터
Figure pat00296
번째 열을 포함하는 상기 '제2패리티 파트'에 대응되는 상기 제2부분 행렬(620), 상기 제3부분 행렬(630), 상기 제5부분 행렬(650), 상기 제6부분 행렬 (660)로 구성된 행렬에서, 무게-1(weight-1), 즉, 1 값을 가지는 원소들의 위치는 이중 대각(dual diagonal) 구조를 가진다. 따라서, 상기 '제2패리티 파트'에 대응되는 상기 제2부분 행렬(620), 상기 제3부분 행렬(630), 상기 제5부분 행렬(650), 상기 제6부분 행렬(660)에 포함되는 열들 중, 상기
Figure pat00297
번째 열을 제외한 나머지 열 들의 차수(degree)는 모두 2이며, 상기
Figure pat00298
번째 열의 차수는 1이다.
상기 패리티 검사 행렬에서 정보어에 대응되는 상기 제1부분 행렬(610), 즉, 0번째 열부터
Figure pat00299
번째 열 및 0번째 행부터
Figure pat00300
번째 행을 포함하는 부분 행렬의 구조는 다음과 같은 규칙에 따른다. 첫째, 패리티 검사 행렬에서 정보어에 대응되는
Figure pat00301
개의 열들은
Figure pat00302
개씩 동일 그룹에 속하며, 총
Figure pat00303
개의 열 그룹(column group)들로 구분된다. 동일한 열 그룹 내에 속한 열들은 서로
Figure pat00304
만큼 쉬프트된 관계를 가진다. 즉, 상기
Figure pat00305
는 상기 도 1의
Figure pat00306
와 동일한 의미를 가진다.
또한, 상기 패리티 검사 행렬에서 정보어에 대응되는 상기 제4부분 행렬(640), 즉, 0번째 열부터
Figure pat00307
번째 열 및
Figure pat00308
번째 행부터
Figure pat00309
번째 행을 포함하는 부분 행렬의 구조는 다음과 같은 규칙에 따른다. 첫째, 패리티 검사 행렬에서 정보어에 대응되는
Figure pat00310
개의 열들은
Figure pat00311
개씩 동일 그룹에 속하며, 총
Figure pat00312
개의 열 그룹(column group)들로 구분된다. 동일한 열 그룹 내에 속한 열들은 서로
Figure pat00313
만큼 쉬프트된 관계를 가진다.
즉, 상기 제4부분 행렬(640)은 상기 제1부분 행렬(610)과 유사한 형태를 가지며, 상기 제1부분 행렬(610) 및 상기 제4부분 행렬(640)의 열 그룹을 구성하는 열의 개수를 의미하는 M값은 동일 하다.
Figure pat00314
은 정보어에 대응되는 상기 제1부분 행렬(610) 및 상기 제4부분 행렬(640)에서 열의 패턴이 반복되는 간격,
Figure pat00315
은 상기 제1부분 행렬(610)에서 각 열이 쉬프트(shift)되는 크기로서, 정수
Figure pat00316
및
Figure pat00317
의 값은
Figure pat00318
의 관계를 만족한다. 또한,
Figure pat00319
는 상기 제4부분 행렬(640)에서 각 열이 쉬프트(shift)되는 크기로서, 정수
Figure pat00320
및
Figure pat00321
의 값은
Figure pat00322
의 관계를 만족한다. 이때,
Figure pat00323
도 정수이다. 상기
Figure pat00324
, 상기
Figure pat00325
, 상기
Figure pat00326
의 구체적인 값은 부호어 길이와 부호율에 따라 달라질 수 있다.
상기 도 6a 및 상기 도 6b를 참고하여 패리티 검사 행렬을 설명하였으나, 상기 도 6a 및 상기 도 6b의 패리티 검사 행렬은 본 발명이 적용 가능한 패리티 검사 행렬의 일 예이며, 본 발명이 적용 가능한 범위가 이에 제한되는 것은 아니다.
상기에서 상술한 바와 같이, 상기 패리티 검사 행렬에서 정보어에 대응되는 상기 제1부분 행렬(610), 즉, 0번째 열부터
Figure pat00327
번째 열, 0번째 행부터
Figure pat00328
번째 행을 포함하는 부분 행렬의 구조는 다음과 같은 규칙에 따른다. 첫째, 패리티 검사 행렬에서 정보어에 대응되는
Figure pat00329
개의 열들은
Figure pat00330
개씩 동일 그룹에 속하며, 총
Figure pat00331
개의 열 그룹(column group)들로 구분된다. 동일한 열 그룹 내에 속한 열들은 서로
Figure pat00332
만큼 쉬프트된 관계를 가진다. 둘째, i번째 (i=0,1,… ,
Figure pat00333
) 열 그룹의 0번째 열의 차수를
Figure pat00334
라 하고, 1이 있는 각 행(row)의 위치를
Figure pat00335
,
Figure pat00336
, …,
Figure pat00337
이라 하면, i번째 열 그룹 내의 j번째 열에서 무게-1이 위치한 행의 인덱스
Figure pat00338
는 하기 <수학식 16>와 같이 결정될 수 있다.
Figure pat00339
상기 <수학식 16>에서, 상기
Figure pat00340
는 i번째 열 그룹 내의 j번째 열에서 k번째 무게-1이 있는 행의 인덱스, 상기
Figure pat00341
는 i번째 열 그룹 내의 0번째 열에서 k번째 무게-1이 있는 행의 인덱스, 상기
Figure pat00342
은 제1LDPC 부호어의 길이, 상기
Figure pat00343
은 정보어의 길이, 상기
Figure pat00344
는 i번째 열 그룹에 속하는 열 들의 차수, 상기
Figure pat00345
은 하나의 열 그룹에 속하는 열 개수를 의미한다. 상술한 규칙들에 따르면, i번째 열 그룹에 속하는 열 들의 차수는 모두
Figure pat00346
로 동일하다.
상술한 바와 같이, 상기 패리티 검사 행렬에서 정보어에 대응되는 제4부분 행렬(640), 즉, 0번째 열부터
Figure pat00347
번째 열,
Figure pat00348
번째 행부터
Figure pat00349
번째 행을 포함하는 부분 행렬의 구조는 다음과 같은 규칙에 따른다. 첫째, 패리티 검사 행렬에서 정보어에 대응되는
Figure pat00350
개의 열들은 상기 제1부분 행렬(610)의 M값과 동일하게,
Figure pat00351
개씩 동일 그룹에 속하며, 총
Figure pat00352
개의 열 그룹(column group)들로 구분된다. 동일한 열 그룹 내에 속한 열들은 서로
Figure pat00353
만큼 쉬프트된 관계를 가진다. 둘째, i번째 (i=0,1,… ,
Figure pat00354
) 열 그룹의 0번째 열의 차수를
Figure pat00355
라 하고, 1이 있는 각 행(row)의 위치를
Figure pat00356
,
Figure pat00357
, …,
Figure pat00358
이라 하면, i번째 열 그룹 내의 j번째 열에서 무게-1이 위치한 행의 인덱스
Figure pat00359
는 하기 <수학식 17>와 같이 결정된다.
Figure pat00360
상기 <수학식 17>에서, 상기
Figure pat00361
는 상기 제4부분 행렬(640)에서 i번째 열 그룹 내의 j번째 열에서 k번째 무게-1이 있는 행의 인덱스, 상기
Figure pat00362
는 상기 제4부분 행렬(640)에서 i번째 열 그룹 내의 0번째 열에서 k번째 무게-1이 있는 행의 인덱스, 상기
Figure pat00363
은 제1LDPC 부호어의 길이, 상기
Figure pat00364
는 제2LDPC 부호어의 길이, 상기
Figure pat00365
은 정보어의 길이, 상기
Figure pat00366
는 i번째 열 그룹에 속하는 열들의 차수, 상기
Figure pat00367
은 하나의 열 그룹에 속하는 열 개수, 상기
Figure pat00368
은 제2패리티 비트들의 개수로서,
Figure pat00369
이다. 상술한 규칙들에 따르면, i번째 열 그룹에 속하는 열들의 차수는 모두
Figure pat00370
로 동일하다.
상기 규칙들에 따라 상기 패리티 검사 행렬에 대한 정보를 저장하고 있는 LDPC 부호는 다음과 같이 간략하게 표현될 수 있다. 구체적인 예로,
Figure pat00371
는 30,
Figure pat00372
는 60,
Figure pat00373
는 15, M은 5인 경우,
Figure pat00374
이고,
Figure pat00375
인 경우, 상기 제1부분 행렬(610)의 3개의 열 그룹의 0번째 열에서 무게-1이 위치한 행의 위치 정보는 하기 <수학식 18>과 같은 수열들로 표현될 수 있다. 하기 <수학식 18>과 같은 수열들은 '무게-1 위치 수열(weight-1 position sequence)'이라 지칭될 수 있다.
Figure pat00376
상기 <수학식 18>에서, 상기
Figure pat00377
는 i번째 열 그룹 내의 j번째 열에서 k번째 무게-1이 있는 행의 인덱스를 의미한다.
제4부분 행렬 (640)의 3개의 열 그룹의 0번째 열에서 무게-1이 위치한 행의 위치 정보는 하기 <수학식 19>과 같은 수열들로 표현될 수 있다. 하기 <수학식 19>과 같은 수열들은 '무게-1 위치 수열(weight-1 position sequence)'이라 지칭될 수 있다.
Figure pat00378
상기 <수학식 19>에서, 상기
Figure pat00379
는 i번째 열 그룹 내의 j번째 열에서 k번째 무게-1이 있는 행의 인덱스를 의미한다.
상기 각 열 그룹의 0번째 열에서 1이 위치한 행의 인덱스를 나타내는 상기 <수학식 19>과 같은 무게-1 위치 수열들은 하기 <표 4>과 같이 보다 간략하게 표현될 수 있다.
Figure pat00380
상기 <표 4>은 패리티 검사 행렬에서 무게-1, 다시 말해, 1 값을 가지는 원소의 위치를 나타낸 것으로서, i번째 무게-1 위치 수열은 i번째 열 그룹에 속한 0번째 열에서 무게-1이 있는 행의 인덱스들로 표현된다. 상기 제4부분 행렬(740)에 속하는 1의 위치에 관련된 정보들은 독립적인 표로 표현이 가능하다. 즉, 이하 표 5와 5b와 같이 제1패리티 검사 행렬에 대한 무게-1에 대한 정보어 제2 패리티 검사 행렬에서 추가적으로 필요한 무게-1에 대한 정보어 대하여 따로 표현이 가능하다.
Figure pat00381
Figure pat00382
상기 도 6a 및 상기 도 6b와 같은 패리티 검사 행렬을 갖는 제1LDPC 부호어의 길이
Figure pat00383
, 제2LDPC 부호어의 길이
Figure pat00384
, 제1LDPC 부호어의
Figure pat00385
, 제2LDPC 부호어의
Figure pat00386
, 부호율
Figure pat00387
에 대하여 하기 <표 7>와 같이 LDPC 정보 비트들의 길이
Figure pat00388
및 상술한 변수들
Figure pat00389
,
Figure pat00390
,
Figure pat00391
이 결정될 수 있다.
Figure pat00392
상기 <표 7>의 파라미터를 가지며 상기 도 6a 및 상기 도 6b와 같은 구조의 패리티 검사 행렬을 사용하고, 상술한 바와 같이 각 열 그룹의 0번째 열에서의 무게-1의 행(row) 인덱스를 표현함으로써, 패리티 검사 행렬의 무게-1의 위치를 나타내는 실시 예는 하기 <표 8>과 같이 표현할 수 있다. 패리티 검사 행렬을 표현함에 있어서, 일반적으로 하기 <표 8>에서의 'i'로 표시되는 열 그룹의 인덱스는 배제될 수 있다.
Figure pat00393
상기 <표 8>에 나타는 숫자들은 상기 <표 2>에서 나타난 상기 도 1과 같은 구조의 패리티 검사 행렬의 무게-1의 위치를 표현하는 숫자들을 포함하고 있다. 상술한 바와 같이, 상기 <표 8>도 제1패리티 검사 행렬에 대한 무게-1의 정보와 제2 패리티 검사 행렬에 대한 무게-1의 정보를 분리해서 표현 가능하다.
이하 본 발명은 상기 도 6a 및 상기 도 6b와 같은 형태의 패리티 검사 행렬을 기반으로 하는 부호화 과정을 설명한다. 이하 설명의 편의를 위해, 본 발명은 상기 도 6a 및 상기 도 6b와 같은 형태의 패리티 검사 행렬 및 각 열 그룹의 0번째 열에서의 무게-1이 있는 행(row) 인덱스에 대한 정보를 상기 <표 8>과 같이 표현할 경우를 가정하여 설명한다. 즉, LDPC 부호의 정보 비트 개수
Figure pat00394
는 2160, 제1LDPC 부호어 비트의 개수
Figure pat00395
는 4320, 제2LDPC 부호어 비트 개수
Figure pat00396
는 8640,
Figure pat00397
은 72,
Figure pat00398
는 30,
Figure pat00399
는 60, 제1LDPC부호율
Figure pat00400
은 1/2, 제2LDPC부호율
Figure pat00401
는 1/4, 제1패리티 비트의 개수는
Figure pat00402
(=2160), 제2패리티 비트의 개수
Figure pat00403
은
Figure pat00404
=4320이고, 제1패리티 비트의 개수 및 제2패리티 비트의 개수의 합은 6480이다. 그러나, 후술되는 부호화 과정은 다른 부호율, 다른 부호어 길이와 다른 패리티 검사 행렬에서 동일하게 적용 가능하다. 상기 '제1패리티 비트들'은 '제1패리티 파트(first parity part)'로 지칭 될 수 있다. 상기 '제2패리티 비트들'은 '제2패리티 파트(Second parity part)'로 지칭 될 수 있다.
부호어는 이하 <수학식 20>과 같이 표현될 수 있다.
Figure pat00405
상기 <수학식 20>에서 패리티 비트들
Figure pat00406
은 '제1패리티 비트들'
Figure pat00407
=
Figure pat00408
및 '제2 패리티 비트들' |
Figure pat00409
=
Figure pat00410
로 구성된다. 상기 '제2패리티 비트들'은 'IR (Incremental Redundancy) 패리티 비트들'로 지칭될 수 있다. 상기
Figure pat00411
는 i번째 부호어 비트, 상기
Figure pat00412
는 i번째 정보 비트, 상기
Figure pat00413
는 i번째 패리티 비트, 상기
Figure pat00414
는 i번째 제1패리티 비트, 상기
Figure pat00415
는 i번째 제2패리티 비트를 의미한다. 상기 '제1패리티 비트들'은 상기 제1패리티 검사 행렬만을 기반으로 부호화하여 얻어진다. 즉, 부호율이 상대적으로 높은 부호어를 구하고자 할 경우, 부호화기는 상기 제1패리티 검사 행렬만을 이용함으로써, 상기 제1패리티 비트들을 생성하여 제1LDPC 부호어를 생성할 수 있다. 반면, 부호율이 낮은 부호어를 구하고자 할 경우, 부호화기는 상기 제2패리티 검사 행렬를 이용함으로써, 상기 제1패리티 비트 내지 상기 제2패리티 비트들을 생성하여 제2LDPC 부호어를 생성할 수 있다. 상기 제1패리티 검사 행렬만을 기반으로 상기 제1패리티 비트들을 생성하는 과정은 상술한 바 있다.
이하, 본 발명은 정보 비트들
Figure pat00416
를 입력받아 '제1 패리티 비트들' 및 '제2패리티 비트들'을 포함하는 패리티 비트들
Figure pat00417
를 생성하는 과정을 설명한다.
제1단계에서, 부호화기는 모든 패리티 비트들을 하기 <수학식 21>과 같이 0으로 초기화한다.
Figure pat00418
상기 <수학식 21>에서, 상기
Figure pat00419
는 i번째 패리티 비트, 상기
Figure pat00420
는 LDPC 정보 비트 수, 상기
Figure pat00421
는 제2LDPC 부호어 비트 수를 의미한다.
제2단계에서, 상기 부호화기는 상기 <표 7>의 0번째 행(row)에 나타난 패리티 비트 주소에 0번째 정보 비트
Figure pat00422
를 누적(accumulate)한다. 다시 말해, 상기 부호화기는 하기 <수학식 22>와 같은 연산을 수행한다.
Figure pat00423
상기 <수학식 22>에서, 상기
Figure pat00424
는 0번째 정보 비트, 상기
Figure pat00425
는 i번째 패리티 비트, 상기
Figure pat00426
는 바이너리 연산을 의미한다. 상기 바이너리 연산에 의하면, 1
Figure pat00427
1은 0, 1
Figure pat00428
0은 1, 0
Figure pat00429
1은 1, 0
Figure pat00430
0은 0이다. 상기 <수학식 22>에서 나타난 바와 같이, 1번째 패리티 주소부터 19번째 패리티 주소는 상기 <수학식 4>에 나타난 것과 동일하다.
제3단계에서, 나머지 M-1(=71)개의 정보 비트들
Figure pat00431
(m=1,2,…,71)에 대하여, 상기 부호화기는 패리티 비트 주소에 0번째 정보 비트
Figure pat00432
을 누적한다. 이때, 상기 패리티 비트 주소는 하기 <수학식 23> 또는 하기 <수학식 24>와 같이 결정될 수 있다.
Figure pat00433
상기 <수학식 23>에서, 상기
Figure pat00434
는 정보 비트와 관련된 패리티 비트 누적기의 주소 값, 상기
Figure pat00435
는 패리티 검사 행렬의 제1부분 행렬에서 각 열이 쉬프트되는 크기, 상기
Figure pat00436
는 제1LDPC 부호어의 길이, 상기
Figure pat00437
는 LDPC 정보 비트들의 길이를 의미한다.
Figure pat00438
상기 <수학식 24>에서, 상기
Figure pat00439
는 제1LDPC 부호어의 길이, 상기
Figure pat00440
는 LDPC 정보 비트들의 길이, 상기
Figure pat00441
는 정보 비트와 관련된 패리티 비트 누적기의 주소 값, 상기
Figure pat00442
는 제2패리티 검사 행렬에 전속된 정보어 파트에서 각 열이 쉬프트되는 크기, 상기
Figure pat00443
은 제2패리티 비트들의 개수로서,
Figure pat00444
이다. 여기서, 상기
Figure pat00445
은 4320, 상기
Figure pat00446
는 4320,
Figure pat00447
은 30,
Figure pat00448
는 60일 수 있다.
상기 <수학식 23> 및 상기 <수학식 24>에서, 상기
Figure pat00449
는 정보 비트
Figure pat00450
과 관련된 패리티 비트 누적기의 주소 값으로 상기 <표 8>의 0번째 행과 동일하다. 즉,
Figure pat00451
는 {142, 150, …, 6181, 6186, 6192}이다. 또한, 상기 <수학식 20>은 상기의 패리티 검사 행렬의 1의 위치를 나타내는 상기 <수학식 15> 및 상기 <수학식 16>으로부터 유추 가능하다. 또한, 상기
Figure pat00452
,
Figure pat00453
,
Figure pat00454
은 부호율에 따라 다른 상수 값으로, 부호율 R1는 1/2, R2는 1/4이고, 상기 도 6a 및 상기 도 6b와 같은 패리티 검사 행렬의 형태가 사용되며, 각 열 그룹의 1의 위치 정보가 상기 <표 8>과 같은 경우,
Figure pat00455
은 72,
Figure pat00456
는 30,
Figure pat00457
는 60이다.
제4단계에서, 72개의 정보 비트들의 각 그룹에 대하여, 주소 테이블들의 새로운 행이 패리티 비트의 주소를 결정하기 위해 사용된다.
제5단계에서, 모든 정보 비트들에 대하여 상술한 과정이 수행된 후, 마지막 패리티 비트들이 다음과 같이 결정된다. 하기 <수학식 25>와 같은 연산이 수행된다. 이때,
Figure pat00458
는 1로 초기화된다.
Figure pat00459
상기 <수학식 25>에서, 상기
Figure pat00460
는 i번째 패리티 비트, 상기
Figure pat00461
는 제2LDPC 부호어의 길이, 상기
Figure pat00462
는 LDPC 정보 비트들의 길이, 상기
Figure pat00463
는 바이너리 연산을 의미한다. 상기 바이너리 연산에 의하면, 1
Figure pat00464
1은 0, 1
Figure pat00465
0은 1, 0
Figure pat00466
1은 1, 0
Figure pat00467
0은 0이다.
상기 부호화기는
Figure pat00468
(i=0,1,2,…, Nldpc2-Kldpc-1)의 최종적 값들을 패리티 비트들로 결정한다.
상술한 바와 같이,
Figure pat00469
와 관련된 패리티 검사 행렬의 열은 상기 도 6의 구조와 동일한 구조의 패리티 검사 행렬에서 첫 번째 열 그룹의 첫 번째 열이다. 그러므로, 상기 제2단계에서
Figure pat00470
와 관련된 패리티 비트 주소(parity bit addresses) 값은 상기 <표 8>의 0번째 행의 인덱스와 동일하며, 또한, 0번째 열 그룹의 0번째 열에서 1이 위치한 행의 위치 값과 동일 하다. 그리고, 상기 제3단계에서 0번째 열 그룹에 속한 다른 열들의 1이 위치한 행의 위치는 상기 <수학식 16> 내지 <수학식 17> 와 같이 표현될 수 있고, 또한, 상기 <수학식 23> 내지 <수학식 24>와 같이 표현되어 패리티 비트 주소 값이 표현될 수 있다. 즉, 패리티 검사 행렬의 무게-1의 위치를 나타내는 상기 <표 8>은 부호화 과정에서는 상기 패리티 비트 주소 값으로 사용할 수 있다.
상술한 바와 같이, 상기 도 6a 및 상기 도 6b와 같은 형태의 패리티 검사 행렬을 기반으로 부호화가 수행될 수 있다. 상술한 바와 같이, 상기 도 6a 및 상기 도 6b와 같은 패리티 검사 행렬은 정보어 파트 및 패리티 파트(제1패리티 파트 및 제2패리티 파트 모두 포함)으로 구분되며, 상기 정보어 파트는 다수의 열 그룹으로 구성되며, 각 열 그룹의 0번째열의 무게-1이 있는 행의 인덱스 값을 기반으로 패리티 검사 행렬의 정보어 파트의 무게-1이 있는 정보가 표현될 수 있다. 또한, 상기 각 열그룹의 0번째열의 무게-1이 있는 행의 인덱스 값을 기반으로 패리티 비트 주소를 표현하여 부호화 과정에서 사용할 수 있다. 또한, 상기 제1패리티 비트들만 필요한 경우 상기 도 1의 구조를 갖는 혹은 상기 도 6a 및 상기 도 6b의 패리티 검사 행렬에서 제1패리티 검사 행렬 부분만을 기반으로 하여 부호화하고, 제1패리티 비트와 제2패리티 비트가 모두 필요한 경우 상기 도 6a 및 상기 도 6b의 제2패리티 검사 행렬을 기반으로 부호화할 수 있다. 상기 제1패리티 검사 행렬 부분만 기반으로 부호화하는 과정 및 상기 제2패리티 검사 행렬 부분을 기반으로 부호화하는 과정은 상기 부호화 과정에서
Figure pat00471
보다 큰 패리티 비트 주소 내지 상기 <수학식 24>의 과정을 수행하지 않는 것과 동일하다.
상기 도 6a 및 상기 도 6b과 같은 형태의 패리티 검사 행렬을 기반으로 부호화를 수행할 때의 단축 및 천공의 상기 도 2를 참고하여 설명하면 다음과 같다.
상기 제로패딩부(204)로 입력되는 정보 비트들의 길이
Figure pat00472
는 5, 상기 BCH부호부(206)의 입력 비트열의 길이
Figure pat00473
는 8, 상기 LDPC부호부(208)의 입력 비트열의 길이
Figure pat00474
는 10, 상기 LDPC부호부(208)의 출력 비트열의 길이
Figure pat00475
는 20,
Figure pat00476
는 40인 경우, 단축되는 비트 개수
Figure pat00477
는 3(=8-5)이다. 이때, 단축 패턴은 {7, 1, 4, 6, 2, 8, 3, 5, 0, 9}, 제1패리티 비트의 천공 패턴은 {1, 4, 8, 6, 3, 0, 2, 5, 7, 9}, 제2패리티 비트의 천공 패턴은 {0, 2, 4, 6, 8, 10, 12, 14, 16, 18, 1, 3, 5, 7, 9, 11, 13, 15, 17, 19}으로 정의되고, 천공 비트 개수가 24라 가정하면, 단축 및 천공은 다음과 같이 수행된다.
상기 도 2의 BCH 부호부(206)의 출력 비트열은 상술한 바와 같다. 상기 LDPC부호부(208)의 입력 비트열
Figure pat00478
에 대한 상기 LDPC부호부 (208)의 출력 비트열
Figure pat00479
는 하기와 <수학식 26>과 같다.
Figure pat00480
상기 <수학식 26>에서, 상기
Figure pat00481
는 제2LDPC 부호어, 상기
Figure pat00482
는 제2LDPC 부호어의 j번째 비트, 상기
Figure pat00483
는 BCH 부호어의 j번째 비트, 상기
Figure pat00484
는 정보 비트들의 j번째 비트, 상기
Figure pat00485
는 BCH 부호어의 j번째 패리티 비트, 상기
Figure pat00486
는 LDPC 부호어의 j번째 제1패리티 비트, 상기
Figure pat00487
는 LDPC 부호어의 j번째 제2패리티 비트를 의미한다.
상기 출력 비트열
Figure pat00488
는 상기 천공부(210)로 입력되며, 상기 제로 패딩부(204)에 의해 패딩된 비트들이 제거되고, 천공 패턴에 따라 24개의 패리티 비트들이 천공된다. 이때 제1패리티에는 제1천공 패턴이 적용되고, 제2패리티에는 제2천공 패턴이 적용된다. 그리고, 제2패리티 비트들은 제1패리티 비트들 보다 우선적으로 천공 하도록 한다. 즉, 천공 비트의 개수가 24개로 가정했으므로, 20개의 제2패리티 비트들은 모든 천공 되고, 상기 제1천공 패턴 내에서 앞선 4개의 값들이 1, 4, 8, 6이므로, 출력되는 비트열은 하기 <수학식 27>와 같다.
Figure pat00489
상기 <수학식 27>에서, 상기
Figure pat00490
는 정보 비트들의 j번째 비트, 상기
Figure pat00491
는 BCH 부호어의 j번째 패리티 비트, 상기
Figure pat00492
는 LDPC 부호어의 j번째 제1패리티 비트를 의미한다.
특히, 상기 도 6a 및 상기 도 6b와 같은 구조의 패리티 검사 행렬을 기반으로 하여 LDPC 부호화를 수행하는 경우, 단축 및 천공되는 비트들의 순서는 정보 비트 그룹 단위로 결정될 수 있다. 즉, 본 발명은 부호어를 구성하는 정보 비트들 및 패리티 비트들을 일정 개수의 비트들을 포함하는 다수의 정보 비트 그룹들로 나누고, 상기 정보 비트 그룹들 내지 패리티 비트 그룹들에 대하여 단축 및 천공되는 그룹의 순서를 결정한 후, 상기 그룹 단위로 결정된 단축 패턴 및 천공 패턴에 따라 필요한 개수만큼의 비트들을 단축 및 천공한다. 또한 상기 제1패리티 비트들과 제2패리티 비트들에 대하여서는 구분하여 천공 패턴을 결정하고, 천공 시에는 제2패리티 비트들을 우선하여 천공하도록 한다.
다음으로, 패리티 비트에 대한 천공 순서는 다음과 같이 결정된다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 통신/방송 시스템에서 패리티 비트들의 그룹핑을 도시하고 있다. 특히 도 6의 패리티 검사 행렬의 구조를 갖는 패리티 검사 행렬을 이용하는 경우에 대하여 도시 하였다.
도 7a에 도시된 바와 같이, LDPC 부호의 패리티 비트들
Figure pat00493
은 '제1패리티 비트들'
Figure pat00494
및 '제2패리티 비트들'
Figure pat00495
을 포함한다. 상기 '제1패리티 비트들' 또는 '제1패리티 파트'
Figure pat00496
은
Figure pat00497
개 비트들로 구성된
Figure pat00498
개의 패리티 비트 그룹들로 구분된다. 여기서, 상기
Figure pat00499
는 제1패리티 비트 개수
Figure pat00500
를
Figure pat00501
으로 나눈 값과 동일하다. 각 제1패리티 비트 그룹들 또는 '제1패리티 파트'의 패리티 비트 그룹들은 하기 <수학식 28>과 같이 정의될 수 있다.
Figure pat00502
상기 <수학식 28>에서, 상기
Figure pat00503
는 j번째 제1패리티 비트 그룹 또는 제1패리티 파트에서의 j번째 패리티 비트 그룹, 상기
Figure pat00504
는 k번째 제1패리티 비트, 상기
Figure pat00505
는 제1패리티 비트 그룹의 개수, 상기
Figure pat00506
는 제1LDPC 부호어의 길이, 상기
Figure pat00507
는 LDPC 정보 비트들의 길이를 의미한다. 즉, 각 제1패리티 비트 그룹의 비트의 개수를 의미하는 제1패리티 비트 그룹의 크기는
Figure pat00508
이고, 제1패리티 비트 그룹의 개수는
Figure pat00509
이다.
상기 '제2패리티 비트들'
Figure pat00510
은
Figure pat00511
개 비트들로 구성된
Figure pat00512
개의 제2패리티 비트 그룹들 또는 '제2패리티 파트'의 패리티 비트 그룹들로 구분된다. 여기서, 상기
Figure pat00513
는 패리티 비트 개수
Figure pat00514
를
Figure pat00515
으로 나눈 값과 동일하다. 각 제2패리티 비트 그룹은 하기 <수학식 29>과 같이 정의될 수 있다.
Figure pat00516
상기 <수학식 29>에서, 상기
Figure pat00517
는 j번째 제2패리티 비트 그룹 또는 제2 패리티 파트에서의 j번째 패리티 비트 그룹, 상기
Figure pat00518
는 k번째 제2패리티 비트, 상기
Figure pat00519
는 제2패리티 비트 그룹의 개수, 상기
Figure pat00520
는 제2LDPC 부호어의 길이, 상기
Figure pat00521
는 LDPC 정보 비트들의 길이를 의미한다. 즉, 각 제2패리티 비트 그룹의 비트의 개수를 의미하는 제2패리티 비트 그룹의 크기는
Figure pat00522
이고, 제2패리티 비트 그룹의 개수는
Figure pat00523
이다.
상기 도 7b에 도시된 바와 같이, '제1패리티 비트들'을 하기 <수학식 30>에 따라 변환하면 하기 <수학식 31>과 같이 정의되는 제1패리티 비트 그룹들이 구성될 수 있다. 하기 <수학식 30>은 패리티 비트들의 인터리빙(interleaving) 효과를 야기한다.
Figure pat00524
상기 <수학식 30>에서, 상기
Figure pat00525
는 변환 후의 j번째 제1패리티 비트, 상기
Figure pat00526
는 변환 전의 j번째 제1패리티 비트, 상기
Figure pat00527
는 제1패리티 비트 그룹 개수를 의미한다.
Figure pat00528
상기 <수학식 31>에서, 상기
Figure pat00529
는 j번째 제1패리티 비트 그룹, 상기
Figure pat00530
는 변환 후의 k번째 제1패리티 비트, 상기
Figure pat00531
은 상기 도 6b에 도시된 형태의 패리티 검사 행렬의 하나의 열 그룹에 포함되는 열의 개수, 상기
Figure pat00532
는 제1LDPC 부호어의 길이, 상기
Figure pat00533
는 LDPC 정보 비트들의 길이를 의미한다. 즉, 각 제1패리티 비트 그룹의 크기는
Figure pat00534
이고, 제1패리티 비트 그룹의 개수는
Figure pat00535
이다.
상기 도 7b에 도시된 바와 같이, '제2패리티 비트들'을 하기 <수학식 32>에 따라 변환하면 하기 <수학식 33>과 같이 정의되는 제2패리티 비트 그룹들이 구성될 수 있다. 하기 <수학식 32>은 패리티 비트들의 인터리빙(interleaving) 효과를 야기한다.
Figure pat00536
상기 <수학식 32>에서, 상기
Figure pat00537
는 변환 후의 j번째 제2패리티 비트, 상기
Figure pat00538
는 변환 전의 j번째 제2패리티 비트, 상기
Figure pat00539
는 제2패리티 비트 그룹 개수를 의미한다.
Figure pat00540
상기 <수학식 33>에서, 상기
Figure pat00541
는 j번째 제2패리티 비트 그룹, 상기
Figure pat00542
는 변환 후의 k번째 제2패리티 비트, 상기
Figure pat00543
은 상기 도 6b에 도시된 형태의 패리티 검사 행렬의 하나의 열 그룹에 포함되는 열의 개수, 상기
Figure pat00544
는 제2LDPC 부호어의 길이, 상기
Figure pat00545
는 제1LDPC 부호어의 길이를 의미한다. 즉, 각 제2패리티 비트 그룹의 크기는
Figure pat00546
이고, 제2패리티 비트 그룹의 개수는
Figure pat00547
이다.
상기에서는 패리티 비트들
Figure pat00548
을 '제1패리티 비트들'
Figure pat00549
및 '제2패리티 비트들'
Figure pat00550
로 구분하여 표현하였다. 그러나, 상기 제1패리티 비트들 및 상기 제2패리티 비트들로 구분하지 아니하는 경우, 상기 패리티 비트들은 하기 <수학식 34>와 같이 패리티 비트 그룹으로 표현될 수 있다.
Figure pat00551
상기 <수학식 34>에서, 상기
Figure pat00552
는 j번째 제1패리티 비트 그룹, 상기
Figure pat00553
는 k번째 패리티 비트, 상기
Figure pat00554
및 상기
Figure pat00555
의 합은 패리티 비트 그룹의 개수로서
Figure pat00556
, 상기
Figure pat00557
는 제1패리티 비트 그룹의 개수, 상기
Figure pat00558
는 제2패리티 비트 그룹의 개수, 상기
Figure pat00559
는 제2LDPC 부호어의 길이, 상기
Figure pat00560
는 제1LDPC 부호어의 길이, 상기
Figure pat00561
는 LDPC 정보 비트들의 길이를 의미한다. 즉, 각 패리티 비트 그룹의 비트의 개수를 의미하는 패리티 비트 그룹의 크기는
Figure pat00562
이고, 패리티 비트 그룹의 개수는
Figure pat00563
+
Figure pat00564
이다.
상기 도 7b에 도시된 바와 같이, '패리티 비트들'을 하기 <수학식 35>에 따라 변환하면 하기 <수학식 36>과 같이 정의되는 패리티 비트 그룹들이 구성될 수 있다. 하기 <수학식 35>은 패리티 비트들의 인터리빙(interleaving) 효과를 야기한다.
Figure pat00565
상기 <수학식 35>에서, 상기
Figure pat00566
는 변환 후의 j번째 패리티 비트, 상기
Figure pat00567
는 변환 전의 j번째 패리티 비트, 상기
Figure pat00568
은 패리티 비트 그룹의 비트의 개수, 상기
Figure pat00569
는 제1패리티 비트 그룹 개수, 상기
Figure pat00570
는 제2패리티 비트 그룹의 개수를 의미한다.
Figure pat00571
상기 <수학식 36>에서, 상기
Figure pat00572
는 j번째 패리티 비트 그룹, 상기
Figure pat00573
는 변환 후의 k번째 패리티 비트, 상기
Figure pat00574
은 패리티 비트 그룹의 크기, 상기
Figure pat00575
는 제2LDPC 부호어의 길이, 상기
Figure pat00576
는 LDPC 정보 비트들의 길이, 상기
Figure pat00577
+
Figure pat00578
는 패리티 비트 그룹의 개수를 의미한다.
상기 <수학식 28> 및 상기 <수학식 31>에서, j번째 제1패리티 비트 그룹
Figure pat00579
를 구성하는 패리티 비트들은 동일하다. 다시 말해, 각 제1패리티 비트 그룹을 구성하는 패리티 비트들은 변경되지 아니한다. 단, 제1패리티 비트들의 위치를 상기 <수학식 30>에 따라 변환하면, 변환 후의 비트들
Figure pat00580
를 기반으로 연속된 비트들이 하나의 패리티 비트 그룹으로 구성되므로, 처리상 편리성이 증가된다. 또한, 상기 <수학식 29> 및 상기 <수학식 33>에서, j번째 제2패리티 비트 그룹
Figure pat00581
을 구성하는 패리티 비트들은 동일하다. 다시 말해, 각 제2패리티 비트 그룹을 구성하는 제2패리티 비트들은 변경되지 아니한다. 단, 제2패리티 비트들의 위치를 상기 <수학식 32>에 따라 변환하면, 변환 후의 비트들
Figure pat00582
를 기반으로 연속된 비트들이 하나의 패리티 비트 그룹으로 구성되므로, 처리상 편리성이 증가된다. 또한, 상기 <수학식 34> 및 상기 <수학식 36>에서, j번째 패리티 비트 그룹
Figure pat00583
를 구성하는 패리티 비트들은 동일하다. 다시 말해, 각 패리티 비트 그룹을 구성하는 패리티 비트들은 변경되지 아니한다. 단, 패리티 비트들의 위치를 상기 <수학식 35>에 따라 변환하면, 변환 후의 비트들
Figure pat00584
을 기반으로 연속된 비트들이 하나의 그룹으로 구성되므로, 처리상 편리성이 증가된다.
동일한 제1패리티 비트 그룹 내지 제2패리티 비트 그룹 내의 비트들은 동일한 차수와 동일한 사이클 특성을 가지므로, 그룹 단위로 천공 패턴을 결정하면 비트 단위로 최적의 천공 패턴을 찾는 것과 동일한 성능이 보장된다. 그러므로, 본 발명은 패리티 비트들의 그룹을 단위로 천공 패턴을 결정한다.
본 발명의 실시 예에 따른 단축 패턴 및 천공 패턴은 다음과 같은 규칙들에 따라 결정될 수 있다.
[규칙 1] 주어진 (
Figure pat00585
,
Figure pat00586
) 또는 (
Figure pat00587
,
Figure pat00588
,
Figure pat00589
)길이의 부호에 대하여, 정보 비트의 개수가 고정인 경우 및 가변인 경우 서로 다른 단축 패턴 및 천공 패턴이 정의된다. 정보 비트의 개수가 고정인 경우, 하나의 길이에 대하여서만 최적의 단축 천공 비트 패턴을 결정하면 충분하다, 하지만, 정보 비트의 개수가 가변인 경우, 다수의 길이들에 대하여 최적의 단축 패턴 및 천공 패턴이 필요하다.
[규칙 2] 변조 방식에 따라 달라지는 단축 패턴 및 천공 패턴이 정의된다.
[규칙 3] 단축 및 천공 비율에 따라 달라지는 다른 단축 패턴 및 천공 패턴이 정의된다. 예를 들어, 하기 <수학식 37>과 같이 상기 단축되는 비트의 개수 및 천공되는 비트의 개수 사이의 관계식이 적용될 수 있다. 이 경우, 상수 A 및 상수 B 값에 따라 상기 단축 및 천공 비율이 결정된다.
Figure pat00590
상기 <수학식 37>에서, 상기
Figure pat00591
는 천공 비트 개수, 상기
Figure pat00592
는 단축 비트 개수, 상기
Figure pat00593
및 상기
Figure pat00594
는 단축 및 천공 비율을 결정하는 상수들을 의미한다. 상기
Figure pat00595
는 0보다 큰 상수로서, 상기 천공과 단축의 비율을 의미한다. 즉, 상기 상기
Figure pat00596
의 값은 부호화율과 관련된다. 상기
Figure pat00597
는 양수, 음수 또는 0일 수 있는 값으로서, 보정 팩터(factor)이다. 상기
Figure pat00598
값 및 상기
Figure pat00599
값은 입력되는 비트들의 개수에 따라 변경될 수 있다. 실제 천공을 하는 비트의 개수
Figure pat00600
값은 상기 <수학식 37>을 기반으로 얻어진
Figure pat00601
값에서 사용되는 변조 방식 및 전송 방식 등을 고려하여 보정할 수도 있음은 자명하다. 일예로, 실제 전송되는 부호어 비트의 개수를 변조방식을 구성하는 비트의 배수로 만들기 위하여 상기 <수학식 37>을 기반으로 얻어진
Figure pat00602
는 보정이 가능하다.
상기 <수학식 37>에 따르면, 상기
Figure pat00603
및 상기
Figure pat00604
의 값에 따라서 주어진 단축 비트 개수
Figure pat00605
에 대응되는 천공 비트 개수
Figure pat00606
가 결정된다. 따라서, 상기
Figure pat00607
및 상기
Figure pat00608
의 값에 따라서 다른 천공 패턴 내지 단축 패턴이 정의된다.
[규칙 4] 상기 도 6b의 구조를 갖는 패리티 검사 행렬의 형태에서는 제2패리티 비트들을 먼저 천공하는 것을 기본 전제로 한다. 그러므로, 상기 도 6b의 구조에서 제1패리티 검사 행렬의 기반으로 제1패리티 비트들에 대한 천공 패턴을 먼저 결정한 후, 제2패리티 검사 행렬을 기반으로 제2패리티 비트들에 대한 천공 패턴을 결정하는 것이 바람직하다.
이하 본 발명은 단축 패턴 및 천공 패턴을 결정하는 과정에 대하여 상세히 설명한다.
[단계 1] 본 발명은 LDPC 부호어 비트들을
Figure pat00609
개 비트들을 포함하는 정보 비트 그룹들 및
Figure pat00610
개 비트들을 포함하는 패리티 비트 그룹들로 구분한다.
[단계 2] 본 발명은 다수의 정보 비트 그룹들 중 단축되는 정보 비트 그룹을 결정한다. 단축되는 정보 비트 그룹은 패리티 검사 행렬 중 삭제되는 열 그룹에 대응된다. 적절한 열 그룹이 삭제되었을 때, 최적의 부호화 성능이 유지될 수 있다. 따라서, 해당 열 그룹이 삭제되었을 때 부호화 성능이 가장 우수하게 유지되는 열 그룹이 선택된다. 또한 선택된 열 그룹에 대응되는 정보 비트 그룹을 단축하도록 단축 패턴을 정의한다. 이때 패리티 검사 행렬의 형태는 도 1의 패리티 검사 행렬이나, 도 6b의 패리티 검사 행렬에서 '제1패리티 검사 행렬'을 기반으로 한다.
[단계 3] 본 발명은 단축되는 비트들 또는 단축되는 비트 그룹들을 기반으로 제1패리티 비트들에 대하여 천공 패턴을 결정한다. 상기 <수학식 37>에 따라 천공 비트 개수를 결정하고, 천공 비트 개수에 대응되는 패리티 비트 그룹들 개수만큼 천공할 패리티 비트 그룹을 선택한다. 즉,
Figure pat00611
개 비트 그룹이 단축된 경우,
Figure pat00612
개 비트가 단축된 것이므로, 개의 패리티 비트 그룹이 천공되어야 한다. 이에 따라, 본 발명은 패리티 검사 행렬에서 천공이 되어도 우수한 성능을 보장할 수 있는 패리티 부분(part)의
Figure pat00614
개의 열 그룹들에 대응되는 패리티 비트 그룹들을 선택하고, 상기 패리티 검사 행렬에서 패리티의 선택된 열 그룹들에 대응되는 패리티 비트 그룹을 천공하도록 천공 패턴을 정의한다. 상기 패리티 검사 행렬 내의 패리티 부분의 열 그룹들은 패리티 비트 그룹들 내의 비트들에 대응되는 패리티 부분의 열들을 의미한다. 이때, 패리티 검사 행렬의 행 차수(row degree)가 일정하도록
Figure pat00615
개의 서브 열 그룹들이 선택된다. 이때 패리티 검사 행렬의 형태는 도 1의 패리티 검사 행렬이나, 도 6b의 패리티 검사 행렬에서 '제1패리티 검사 행렬'을 기반으로 한다.
[단계 4] 본 발명은 모든 비트 그룹들이 선택될 때까지 상기 단계 2 및 상기 단계 3을 반복한다.
[단계 5] 상기에서 구한 단축 패턴과 제1패리티 비트들에 대한 천공 패턴을 기반으로 제2패리티 비트들에 대한 천공 패턴을 결정하도록 한다.
상기 패리티 검사 행렬의 패리티 부분 행렬의 열 그룹은, 상기 도 5a 및 상기 도5b, 상기 도 7a 및 상기 도 7b의 패리티 비트 그룹 내의 비트들에 대응되는 패리티 검사 행렬의 열들로 구성된 그룹을 의미한다.
이하, 본 발명은 상기 도 1의 구조를 갖는 다수의 패리티 검사 행렬을 위해 상술한 바와 같이 정의된 단축 패턴 및 천공 패턴의 예들을 설명한다.
본 발명의 제1실시 예에 따라, 상기 <표 7>과 같이
Figure pat00616
가 4320,
Figure pat00617
이 1/2,
Figure pat00618
가 1/4,
Figure pat00619
이 72인 패리티 검사 행렬을 기반으로 BPSK 또는 QPSK 변조 방식을 사용 하는 경우, 단축 패턴은 하기 <표 9>, 제1패리티 비트들의 천공 패턴은 하기 <표 10>, 제2패리티 비트들의 천공 패턴은 하기 <표 11>과 같이 정의될 수 있다.
Figure pat00620
상기
Figure pat00621
는 i번째로 단축되는 정보 비트 그룹의 인덱스를 의미한다. 즉, 0번째로 단축되는 정보 비트 그룹의 인덱스
Figure pat00622
는 5로서, 상기 <수학식 12>와 같이 정의되는
Figure pat00623
중에서 5번째 정보 비트 그룹인
Figure pat00624
가 0번째로, 다시 말해, 가장 먼저 단축된다. 상기 정보 비트 그룹은 상기 <수학식 12>로 부터 결정될 수 있다. 구체적인 값을 대입하면, 상기 <수학식 12>는 이하 <수학식 38>과 같이 나타낼 수 있다.
Figure pat00625
상기 <수학식 38>에서, 상기
Figure pat00626
는 j번째 정보 비트 그룹, 상기
Figure pat00627
는 BCH 부호어의 k번째 정보 비트, 상기
Figure pat00628
는 x를 초과하지 않는 최대 정수로서, 일 예로
Figure pat00629
은 2이고, 상기
Figure pat00630
는 BCH 부호어의 길이, 상기
Figure pat00631
은 정보 비트 그룹의 개수를 의미한다. 여기서, 상기
Figure pat00632
은
Figure pat00633
로서,
Figure pat00634
에 따라 달라질 수 있다.
Figure pat00635
상기
Figure pat00636
는 i번째로 천공되는 제1패리티 비트 그룹의 인덱스를 의미한다. 즉, 0번째로 천공되는 제1패리티 비트 그룹의 인덱스 는 1로서, 상기 <수학식 28> 또는 상기 <수학식 31>로 표현되는 패리티 비트 그룹
Figure pat00638
들 중 1번째 제1패리티 비트 그룹인
Figure pat00639
이 0번째로, 다시 말해, 가장 먼저 천공된다. 여기서, 상기 패리티 비트 그룹은 상기 <수학식 28> 내지 <수학식 31>에 의해 결정될 수 있다.
Figure pat00640
상기
Figure pat00641
는 i번째로 천공되는 제2패리티 비트 그룹의 인덱스를 의미한다. 즉, 0번째로 천공되는 제2패리티 비트 그룹의 인덱스
Figure pat00642
는 16로서, 상기 <수학식 29> 또는 상기 <수학식 33>으로 표현되는 패리티 비트 그룹
Figure pat00643
들 중 16번째 제2패리티 비트 그룹인
Figure pat00644
가 0번째로, 다시 말해, 가장 먼저 천공된다.
상술한 바와 같이, 상기 도 1의 패리티 검사 행렬의 구조, 또는, 상기 도 6b의 '제1패리티 검사 행렬' 부분만을 기반으로 부호화할 경우, 상기 제1패리티 비트들만을 사용하므로, 본 발명의 제2실시 예에 따라, 상기 <표 3>과 같이
Figure pat00645
이 4320,
Figure pat00646
이 1/2인 패리티 검사 행렬을 기반으로 BPSK 또는 QPSK 변조 방식을 사용하는 경우, 또는, 상기 <표 7>의 제1패리티 검사 행렬을 기반으로 부호화하는 경우, 단축 패턴은 상기 <표 9>, 패리티 비트들의 천공 패턴은 상기 <표 10> 과 같이 정의될 수 있다.
또한, 상술한 바와 같이, 상기 도 6b의 패리티 검사 행렬의 구조를 사용하지만 제1패리티 비트들 및 제2패리티 비트들을 구분하지 아니하는 경우, 상기 <표 10> 및 상기 <표 11>을 모두 포함하는, 상기 <수학식 34> 또는 상기 <수학식 36>에 따라 패리티 비트 그룹이 표현되는, 하기 <표 12>과 같은 단일한 천공 패턴이 정의될 수 있다. 하기 <표 12>에 따르면, 상기 제2 패리티 비트들을 우선적으로 천공하고, 제1패리티 비트들은 제2패리티 비트들이 다 천공된 후에 천공하도록 천공 패턴이 정의된다.
Figure pat00647
본 발명의 다른 실시 예에 따라, 상기 <표 7>과 같이
Figure pat00648
이 4320,
Figure pat00649
이 1/2,
Figure pat00650
가 1/4,
Figure pat00651
이 72인 패리티 검사 행렬을 기반으로 BPSK 또는 QPSK 변조 방식을 사용하는 경우, 단축 패턴은 상기 <표 13>, 제1패리티 비트들의 천공 패턴은 상기 <표 14>, 제2패리티 비트들의 천공 패턴은 상기 <표 15>와 같이 정의될 수 있다. 이때, 상기 <표 8>의 인덱스 값을 기반으로 부호화가 수행될 수 있다.
Figure pat00652
상기
Figure pat00653
는 i번째로 단축되는 정보 비트 그룹의 인덱스를 의미한다. 즉, 0번째로 단축되는 정보 비트 그룹의 인덱스
Figure pat00654
는 9로서, 상기 <수학식 12>와 같이 정의되는
Figure pat00655
중에서 9번째 정보 비트 그룹인
Figure pat00656
가 0번째로, 다시 말해, 가장 먼저 단축된다. 상기 <표 13>에서, 상기 부호율 1/2는 제1LDPC 부호어의 부호율을 나타내는 것으로, 제2LDPC 부호율을 지칭하는 경우에는 1/4로 표현될 수 있다.
Figure pat00657
상기
Figure pat00658
는 i번째로 천공되는 제1패리티 비트 그룹의 인덱스를 의미한다. 즉, 0번째로 천공되는 제1패리티 비트 그룹의 인덱스
Figure pat00659
는 1로서, 상기 <수학식 28> 또는 상기 <수학식 31>로 표현되는 패리티 비트 그룹
Figure pat00660
들 중 21번째 제1패리티 비트 그룹인
Figure pat00661
이 0번째로, 다시 말해, 가장 먼저 천공된다. 상기 <표 14>에서, 상기 부호율 1/2는 제1LDPC 부호어의 부호율을 나타내는 것으로, 제2LDPC 부호율을 지칭하는 경우에는 1/4로 표현될 수 있다.
Figure pat00662
상기
Figure pat00663
는 i번째로 천공되는 제2패리티 비트 그룹의 인덱스를 의미한다. 즉, 0번째로 천공되는 제2패리티 비트 그룹의 인덱스
Figure pat00664
는 0으로서, 상기 <수학식 29> 또는 상기 <수학식 33>으로 표현되는 패리티 비트 그룹
Figure pat00665
들 중 0번째 제2패리티 비트 그룹인
Figure pat00666
가 0번째로, 다시 말해, 가장 먼저 천공된다. 상기 <표 15>와 같은 천공 패턴은 2번째 패리티 그룹이 순서대로 천공 되도록 정의하고 있다. 이는 본 발명에서 명시한 패리티 검사 행렬을 사용할 경우, 즉, 상기 도 6의 제2패리티 검사 행렬의 제6부분 행렬의 형태가 2중 대각 구조이기 때문이다.
도 16는 본 발명의 실시 예에 따른 통신/방송 시스템의 성능을 도시하고 있다. 상기 도 16는 0개 비트를 단축하고, 3320개 비트를 천공할 경우의 다양한 천공 패턴에 대한 FER(Frame Error Rate) 성능을 도시하고 있다. 상기 도 16에 도시되 바와 같이, 다양한 형태의 천공 패턴 대비할 때, 상기 <표 15>의 천공 패턴을 사용할 경우가 우수한 성능을 보장함을 알 수 있다.
상술한 바와 같이, 상기 도 1의 패리티 검사 행렬의 구조, 또는, 상기 도 6b의 '제1패리티 검사 행렬' 부분만을 기반으로 부호화할 경우, 상기 제1패리티 비트들만을 사용하므로, 본 발명의 제2실시 예에 따라, 상기 <표 3>과 같이
Figure pat00667
이 4320,
Figure pat00668
이 1/2인 패리티 검사 행렬을 기반으로 BPSK 또는 QPSK 변조 방식을 사용하는 경우, 또는, 상기 <표 7>의 제1패리티 검사 행렬을 기반으로 부호화하는 경우, 단축 패턴은 상기 <표 13>, 패리티 비트들의 천공 패턴은 상기 <표 14> 과 같이 정의될 수 있다.
또한, 상술한 바와 같이, 상기 도 6b의 패리티 검사 행렬의 구조를 사용하지만 제1패리티 비트들 및 제2패리티 비트들을 구분하지 아니하는 경우, 상기 <표 14> 및 상기 <표 15>를 모두 포함하고, 상기 <수학식 34> 또는 상기 <수학식 36>에 따라 패리티 비트 그룹이 표현되는, 하기 <표 16>과 같은 단일한 천공 패턴이 정의될 수 있다. 하기 <표 16>에 따르면, 상기 제2패리티 비트들을 우선적으로 천공하고, 제1패리티 비트들은 제2패리티 비트들이 다 천공된 후에 천공하도록 천공 패턴이 정의된다.
Figure pat00669
본 발명의 다른 실시 예에 따라, BPSK 및 QPSK 변조 방식 외의 다른 변조 방식을 사용하는 경우라도, 상기 <표 13>, 상기 <표 14>, 상기 <표 15>, 상기 <표 16>의 단축 패턴 및 천공 패턴이 적용될 수 있다.
본 발명의 다른 실시 예에 따라, 상기 <표 7>과 같이
Figure pat00670
이 4320,
Figure pat00671
이 1/2,
Figure pat00672
가 1/4,
Figure pat00673
이 72인 패리티 검사 행렬을 사용하는 경우, 제2패리티 비트들의 천공 패턴은 하기 <표 17>과 같이 정의될 수 있다. 이때, 단축 패턴은 상기 <표 13>, 제1패리티 비트들의 천공 패턴은 상기 <표 14>와 같이 정의될 수 있다.
Figure pat00674
상기
Figure pat00675
는 i번째로 천공되는 제2패리티 비트 그룹의 인덱스를 의미한다. 즉, 0번째로 천공되는 제2패리티 비트 그룹의 인덱스
Figure pat00676
는 16으로서, 상기 <수학식 29> 또는 상기 <수학식 33>으로 표현되는 패리티 비트 그룹
Figure pat00677
들 중 0번째 제2패리티 비트 그룹인
Figure pat00678
이 0번째로, 다시 말해, 가장 먼저 천공된다. 상기 <표 17>에서, 상기 부호율 1/2는 제1LDPC 부호어의 부호율을 나타내는 것으로, 제2LDPC 부호율을 지칭하는 경우에는 1/4로 표현될 수 있다.
이하 도 17은 다양한 길이의 단축 길이 및 천공 길이에 대하여, 제1패리티 비트들에 대하여서 상기 <표 14>와 같은 천공 패턴을 사용하고, 제2패리티 비트들에 대하여 상기 <표 15>와 같은 천공 패턴을 사용하였을 경우 및 제1패리티 비트들에 대하여서는 상기 <표 14>와 같은 천공 패턴을 사용하고, 제2패리티 비트들에 대하여 상기 <표 17>과 같은 천공 패턴을 사용하였을 경우에 대한 성능을 도시하고 있다. 상기 도 17에서, 'case1'은 입력 비트의 길이
Figure pat00679
가 1344, 전송되는 패리티 비트의 개수가 2890인 경우를, 'case2'는 입력 비트의 길이
Figure pat00680
가 796, 전송되는 패리티 비트의 개수가 2927인 경우이다. 상기 도 17에 도시된 바와 같이, 제2패리티 비트들의 천공 패턴을 상기 <표 17>과 같이 정의한 경우의 성능이 우수함을 알 수 있다.
상술한 바와, 같이 상기 도 1의 패리티 검사 행렬의 구조, 또는, 상기 도 6b의 '제1패리티 검사 행렬' 부분만을 기반으로 부호화하는 경우, 상기 제1패리티 비트들만을 사용하므로, 본 발명의 제2실시 예에 따라, 상기 <표 3>과 같이
Figure pat00681
이 4320,
Figure pat00682
이 1/2인 패리티 검사 행렬을 기반으로 BPSK 또는 QPSK 변조 방식을 사용하는 경우, 또는, 상기 <표 7>의 제1패리티 검사 행렬을 기반으로 부호화하는 경우, 단축 패턴은 상기 <표 13>, 패리티 비트들의 천공 패턴은 상기 <표 14> 과 같이 정의될 수 있다.
또한, 상술한 바와 같이, 상기 도 6b의 패리티 검사 행렬의 구조를 사용하지만 제1패리티 비트들 및 제2패리티 비트들을 구분하지 아니하는 경우, 즉, 상기 <수학식 34> 내지 <수학식 36>에서 정의한 바와 같이 패리티 비트 그룹을 정의할 경우, 상기 <표 14> 및 상기 <표 17>을 모두 포함하는 하기 <표 18>과 같은 단일한 천공 패턴을 정의할 수 있다. 하기 <표 18>에 따르면, 상기 제2패리티 비트들을 우선적으로 천공하고, 제1패리티 비트들은 제2패리티 비트들이 다 천공된 후에 천공하도록 정의된다.
Figure pat00683
이하, 본 발명은 상기 도 2의 구성을 참고하여 상기 <표 9> 내지 상기 <표 12>같은 단축 패턴 및 천공 패턴, 또는, 상기 <표 13> 내지 상기 <표 18>같은 단축 패턴 및 천공 패턴을 이용하여 그룹 단위의 단축 및 천공을 수행하는 과정을 설명한다.
상기 제어부(202)는 상기 제로패딩부(204)로 BCH 정보 비트들의 길이
Figure pat00684
의 값 및 정보 비트들 길이
Figure pat00685
의 값을 제공한다. 또한, 상기 제어부(202)는 천공될 비트 개수 또는 천공될 패리티 비트 그룹 개수를 결정하고, 상기 천공부(210)로 천공될 비트 개수 또는 천공될 패리티 비트 그룹 개수를 통지한다. 또한, 상기 제어부(202)는 제1패리티 검사 행렬만 사용할지 제2패리티 검사 행렬을 사용할지 통지한다. 상기 ‘통지’의 방법은 여러 가지가 존재할 수 있다. 예를 들어, 입력되는 정보어의 비트가 정해진 Kth값보다 작을 경우, 제1패리티 검사 행렬만 사용되며, Kth값 보다 클 경우 제2패리티 검사 행렬이 사용될 수 있다.
상기 제로패딩부(204)는 상기
Figure pat00686
의 값 및 상기
Figure pat00687
의 값과 상기 <표 9> 또는 상기 <표 13>과 같은 단축 패턴들에 따라 해당 위치들에 적어도 비트들을 0으로 패딩 하고, 나머지 위치들에 상기 정보 비트들의 각 비트를 매핑한다. 구체적으로, 상기 제로패딩부(204)는 하기 <수학식 39>과 같이 모든 비트들이 0으로 패딩될 정보 비트 그룹의 개수를 결정한다.
Figure pat00688
상기 <수학식 39>에서, 상기
Figure pat00689
는 모든 비트들이 0으로 패딩될 정보 비트 그룹의 개수, 상기
Figure pat00690
는 BCH 정보 비트들의 개수, 상기
Figure pat00691
는 정보 비트들의 개수, 상기
Figure pat00692
은 정보 비트 그룹에 포함되는 비트 개수를 의미한다. 예를 들어, 하나의 그룹에 72개의 비트들이 포함되는 경우, 상기
Figure pat00693
은 72이다.
즉,
Figure pat00694
개의 정보 비트 그룹
Figure pat00695
,
Figure pat00696
, …,
Figure pat00697
에 대하여, 그룹들의 모든 비트들이 0으로 패딩된다. 다시 말해, 상기 제로패딩부(204)는 정보 비트 그룹
Figure pat00698
,
Figure pat00699
, …,
Figure pat00700
에 포함되는 모든 비트들의 값을 0으로 설정한다. 그리고, 상기 제로패딩부(204)는 정보 비트 그룹
Figure pat00701
에서
Figure pat00702
개 비트들을 추가적으로 패딩한다. 예를 들어, 상기 정보 비트 그룹
Figure pat00703
에서 0으로 패딩되는 비트들은 전단 또는 후단
Figure pat00704
개 비트들일 수 있다. 그리고, 상기 제로패딩부(204)는 BCH 정보 비트들 중에서 패딩되지 아니한 비트 위치들에
Figure pat00705
개의 정보 비트들을 순차적으로 매핑한다. 여기서, 단축 패턴을 나타내는
Figure pat00706
는 부호율, 변조 방식, 단축 및 천공 비율에 따라 결정되는 값으로, 상기 <표 9> 또는 상기 <표 13>에 정의된 바와 같다. 상술한 단축 패턴은 송신단에 의해 결정되거나 또는 미리 메모리에 저장되어 있을 수 있다. 여기서, 상기
Figure pat00707
는 상기 <수학식 12>에 나타난 j번째 비트 그룹을 의미한다.
하나의 정보 비트 그룹에 포함되는 비트 개수
Figure pat00708
이 입력되는 정보 비트들 개수보다 크거나 같은 경우, 마지막 단축 순서의 그룹에 대응되는 패리티 검사 행렬의 열 그룹의 차수는 큰 것이 바람직하다. 그러므로, 마지막 단축 순서의 그룹
Figure pat00709
으로 할 수 있다. 상기
Figure pat00710
은 정보 비트 그룹 개수를 의미하며,
Figure pat00711
은
Figure pat00712
이다. 이 경우, 상기 제로패딩부(204)는 다음과 같이 동작한다. 상기 제로패딩부(204)는 하기 <수학식 40>와 같이 모든 비트들이 0으로 패딩될 그룹의 개수를 결정한다.
Figure pat00713
상기 <수학식 40>에서, 상기
Figure pat00714
는 정보 비트들의 개수, 상기
Figure pat00715
은 하나의 정보 비트 그룹에 포함되는 비트 개수, 상기
Figure pat00716
는 모든 비트들이 0으로 패딩될 정보 비트 그룹의 개수, 상기
Figure pat00717
은 비트 그룹 개수, 상기
Figure pat00718
는 BCH 정보 비트들의 개수를 의미한다.
즉,
Figure pat00719
개의 정보 비트 그룹
Figure pat00720
,
Figure pat00721
, …,
Figure pat00722
에 대하여, 그룹들의 모든 비트들이 0으로 패딩된다. 다시 말해, 상기 제로패딩부(204)는
Figure pat00723
개의 정보 비트 그룹
Figure pat00724
,
Figure pat00725
, …,
Figure pat00726
에 포함되는 모든 비트들의 값을 0으로 설정한다. 만일,
Figure pat00727
가
Figure pat00728
와 동일한 경우, 상기 제로패딩부(204)는 정보 비트 그룹
Figure pat00729
에 포함되는
Figure pat00730
개 정보 비트들을 0으로 패딩한다. 예를 들어, 상기 정보 비트 그룹
Figure pat00731
에서 0으로 패딩되는 비트들은 전단 또는 후단
Figure pat00732
개 비트들일 수 있다. 반면,
Figure pat00733
가
Figure pat00734
와 동일하지 아니하면, 상기 제로패딩부(204)는 정보 비트 그룹
Figure pat00735
에 포함되는
Figure pat00736
개 비트들을 0으로 패딩한다. 예를 들어, 상기 그룹
Figure pat00737
에서 0으로 패딩되는 비트들은 전단 또는 후단
Figure pat00738
개 비트들일 수 있다. 여기서, 단축 패턴을 나타내는
Figure pat00739
는 부호율, 변조 방식, 단축 및 천공 비율에 따라 결정되는 값으로, 상기 <표 9> 및 상기 <표 13>에 정의된 바와 같다. 여기서, 상기
Figure pat00740
는 상기 <수학식 12>에 나타난 j번째 비트 그룹을 의미한다.
상기 천공부(210)는 주어진 천공 비트의 개수
Figure pat00741
에 대하여 하기 <수학식 41>와 같이 그룹 내의 모든 패리티 비트들이 천공될 패리티 비트 그룹 개수를 결정한다. 상기 패리티 비트 그룹은 제1패리티 비트 그룹 내지 제2패리티 비트 그룹을 포함한다.
Figure pat00742
상기 <수학식 41>에서, 상기
Figure pat00743
는 모든 패리티 비트들이 천공될 패리티 비트 그룹들의 개수, 상기
Figure pat00744
는 천공 비트들의 개수, 상기
Figure pat00745
은 하나의 패리티 비트 그룹에 포함되는 비트들의 개수, 상기
Figure pat00746
는 제2LDPC 부호어의 길이, 상기
Figure pat00747
는 LDPC 정보 비트들의 개수를 의미한다. 예를 들어, 하나의 패리티 비트 그룹에 72 비트들이 포함되는 경우, 상기
Figure pat00748
은 72이다.
상기
Figure pat00749
가 상기
Figure pat00750
보다 크거나 같을 경우, 상기 천공부(210)는 '제2패리티 비트 그룹'들의 모든 비트들을 천공하고, '제1패리티 비트 그룹'들을 상기 <표 10> 및 상기 <표 14>의 천공 패턴에 따라 천공한다. 반면, 상기
Figure pat00751
가 상기
Figure pat00752
보다 작을 경우, 상기 천공부(210)는 '제2패리티 비트 그룹'들을 대상으로 상기 <표 11>, 상기 <표 15>, 상기 <표 17>의 천공 패턴에 따라 천공한다. 즉, 상기
Figure pat00753
가 상기
Figure pat00754
보다 크거나 같은 경우, '제2패리티 비트 그룹'이 먼저 천공되어야 하기 때문에, 상기 '제2패리티 비트 그룹' 내의 모든 패리티 비트들이 천공되고, '제1패리티 비트 그룹' 내의
Figure pat00755
개의 패리티 비트 그룹
Figure pat00756
에 포함된 모든 패리티 비트들을 천공한다. 그리고, 상기 천공부(210)는 제1패리티 비트 그룹
Figure pat00757
에서
Figure pat00758
개 비트들을 천공한다. 예를 들어, 상기 제1패리티 비트 그룹
Figure pat00759
에서 천공되는 비트들은 전단 또는 후단의
Figure pat00760
개 비트들일 수 있다.
반면, 상기
Figure pat00761
가 상기
Figure pat00762
보다 작은 경우, 상기 천공부(210)는
Figure pat00763
개의 제2패리티 비트 그룹
Figure pat00764
내의 모든 패리티 비트들을 천공한다. 그리고, 상기 천공부(210)는 제2패리티 비트 그룹 내의
Figure pat00765
패리티 그룹에서
Figure pat00766
개 비트들을 천공한다. 예를 들어, 상기 제2패리티 그룹 내의
Figure pat00767
패리티 그룹에서 천공되는 비트들은 상기 패리티 그룹의 전단 또는 후단의
Figure pat00768
개 비트들일 수 있다.
여기서, 천공 패턴을 나타내는 상기
Figure pat00769
는 부호율, 부호어 길이, 변조 방식, 천공 및 단축 비율에 따라 결정되는 값으로, 제1패리티 비트 그룹들의 천공 순서를 나타내며, 상기 <표 10>, 상기 <표 14>에 정의된 바와 같다. 또한, 상기 천공 패턴을 나타내는 상기
Figure pat00770
는 부호율, 부호어 길이, 변조 방식, 천공 및 단축 비율에 따라 결정되는 값으로, 제2패리티 비트 그룹들의 천공 순서를 나타내며, 상기 <표 11>, 상기 <표 15>, 상기 <표 17>에 정의된 바와 같다. 상술한 천공 패턴은 송신단에 의해 결정되거나 또는 미리 메모리에 저장되어 있을 수 있다. 여기서, 상기
Figure pat00771
은 상기 <수학식 28> 또는 상기 <수학식 31>에 나타낸 j번째 제1패리티 비트 그룹 또는 제1패리티 파트에서의 j번째 패리티 비트 그룹을 의미한다. 또한, 상기
Figure pat00772
는 상기 <수학식 29> 또는 상기 <수학식 32>에 나타난 j번째 제1패리티 비트 그룹 또는 제1패리티 파트에서의 j번째 패리티 비트 그룹을 의미한다.
또한, 상기 천공부(210)는 상기 제로 패딩부(204)에서 패딩한 0 비트를 제거 할 수 있다. 본 발명은 단축과 천공을 모두 고려하여 설명하였으나, 단축 및 천공은 독립적으로 수행될 수 있다.
상기에서 언급한 바와 같이, 상기 <수학식 34> 또는 상기 <수학식 35>에서 나타낸 바와 같이, 제1패리티 비트 그룹과 제2패리티 비트 그룹으로 구분하지 않고 패리티 비트 그룹이 정의될 수 있다. 이 경우, 상기 천공부(210)은 다음과 같이 동작한다.
상기 천공부(210)는 주어진 천공 비트의 개수
Figure pat00773
에 대하여 상기 <수학식 41>와 같이 천공될 그룹 개수를 결정한다. 상기 천공부(210)는 상기
Figure pat00774
개의 패리티 비트 그룹
Figure pat00775
에 포함된 모든 패리티 비트들을 천공한다. 그리고, 상기 천공부(210)는 그룹
Figure pat00776
에 포함된 비트들 중
Figure pat00777
개 비트들을 천공한다. 예를 들어, 상기 그룹
Figure pat00778
에서 천공되는 비트들은 전단
Figure pat00779
개 비트들일 수 있다. 여기서, 상기 천공 패턴인
Figure pat00780
는 부호율, 부호어 길이, 변조 방식, 천공 및 단축 비율에 따라 결정되는 값으로, 패리티 비트 그룹들의 천공 순서를 나타내며, 상기 <표 12>, 상기 <표 16>, 상기 <표 18>에 정의된 바와 같다.
상술한 바와 같이, 주어진 (
Figure pat00781
,
Figure pat00782
) 길이의 부호에 대하여
Figure pat00783
개 비트를 단축하고
Figure pat00784
개 비트를 천공할 때, 최적의 단축되는 비트들과 천공되는 비트들의 순서인 단축 패턴 및 천공 패턴을 결정하는 규칙은 다음과 같다.
BCH 부호와 LDPC 부호를 연접하여 사용할 경우, BCH 부호의 패리티 비트들이 존재하는 정보 비트 그룹에 포함된 BCH 부호의 패리티 비트들은 단축되지 아니함이 바람직하다. 그러므로, BCH 부호의 패리티 비트들을 포함하는 정보 비트 그룹은 가장 늦은 단축 순서를 가지며, 상기 BCH 부호의 패리티 비트들을 포함하는 정보 비트 그룹에서 단축되는 비트들의 개수는
Figure pat00785
개로 결정된다. 여기서, 상기
Figure pat00786
는
Figure pat00787
로 BCH 부호의 패리티 비트들은 상기 정보 비트 그룹과 동일한 크기의 그룹으로 나누었을 경우, 몇 개의 정보 비트 그룹에 모든 원소들이 BCH 부호의 패리티 비트들로 구성되어 있는지를 의미한다. 만일, BCH 부호의 패리티 비트의 개수가 상기 정보 비트 그룹의 비트의 개수 M 보다 크면, 2개 이상의 정보 비트 그룹들이 가장 늦은 단축 순서를 가질 수 있다. 상기 도 4의 경우, BCH 부호의 패리티 비트들은 맨 마지막 정보 비트 그룹에 포함된다. 상기 BCH 부호의 패리티 비트들의 위치는 부호율 및 부호의 크기에 따라 달라 질 수 있다.
이하, 본 발명은 이하 도 8을 참고하여 단축 과정을 설명한다. 도 8은 본 발명의 실시 예에 따른 통신/방송 시스템에서 패딩 절차를 도시하고 있다.
상기 도 8을 참고하면, 800단계에서, 상기 <수학식 39>과 같이
Figure pat00788
가 결정된다. 상기
Figure pat00789
는 모든 비트들이 0으로 패딩되는 비트 그룹의 개수이다. M이 72인 경우, LDPC 부호어 길이
Figure pat00790
는 4320이다. 802단계에서, 상기
Figure pat00791
개의 비트 그룹들(
Figure pat00792
,
Figure pat00793
, …,
Figure pat00794
) 내의 모든 비트들이 0으로 패딩된다. 상기
Figure pat00795
은 상기 <표 9> 및 상기 <표 13>에 정의된 정보 비트 그룹의 인덱스 값으로, 부호율과 변조 방식과 천공과 단축의 비율에 따라 달라지는 값이다. 804단계에서, 추가적으로, 비트 그룹
Figure pat00796
의 마지막 비트부터 (
Figure pat00797
)개 비트들이 0으로 패딩된다. 또는, 비트 그룹
Figure pat00798
의 첫 비트부터 (
Figure pat00799
)개 비트들이 0으로 패딩될 수 있다. 상기 804단계는 패딩될 비트 개수에 따라 생략될 수 있다. 예를 들어, (
Figure pat00800
)가 0인 경우, 즉 패딩될 비트 개수가 M의 배수인 경우, 상기 804단계의 추가적인 패딩 단계는 생략될 수 있다. 806단계에서, 상기 패딩되지 아니한 비트 위치들에 입력되는 정보 비트들이 매핑된다.
예를 들어,
Figure pat00801
는 4320,
Figure pat00802
은 1/2이고, BPSK변조 방식을 사용할 경우, LDPC 비트 그룹의 개수는 30이며 하나의 정보 비트 그룹 내의 비트들의 개수는 72이다. 만약 입력되는 비트의 개수
Figure pat00803
는 1500이고, 입력되는 비트
Figure pat00804
이고, BCH 정보 비트 개수
Figure pat00805
가 2100인 경우, 상기 800단계에 의하여
Figure pat00806
는
Figure pat00807
이다. 상기 단계 802에 의하여 상기 <표 13>에서 정의한
Figure pat00808
를 사용할 경우, 8개의 비트 그룹들
Figure pat00809
, 즉,
Figure pat00810
의 모든 비트들이 0으로 패딩된다. 상기 804단계에 의하여,
Figure pat00811
, 즉,
Figure pat00812
의 마지막 비트들부터
Figure pat00813
개 비트들이 0으로 패딩된다. 상기 806단계에 의하여, 0으로 패딩되지 아니한 비트 위치들에 상기
Figure pat00814
들이 순차적으로 매핑된다.
이하, 본 발명은 이하 도 9를 참고하여 천공 과정을 설명한다. 도 9는 본 발명의 실시 예에 따른 통신/방송 시스템에서 천공 절차를 도시하고 있다.
상기 도 9를 참고하면, 900단계에서, 상기 <수학식 41>와 같이
Figure pat00815
가 결정된다. 이때, 천공되는 비트 개수
Figure pat00816
는 다양한 방법에 의해 결정될 수 있다. 902단계에서, 상기 도 1의 구조를 갖는 제1패리티 검사 행렬을 사용하는지 또는 상기 도 6b에 도시된 제2패리티 검사 행렬이 사용되는지 여부가 판단된다. 상기 제1패리티 검사 행렬을 사용하는 경우는 다양하게 존재하며, 상기 902단계의 구체적인 동작은 상기의 다양한 경우에 따라 변경 가능함은 당연하다. 예를 들어, 입력되는 정보어의 비트의 개수가 임의의 임계값 Kth보다 작을 경우, 제1패리티 검사 행렬을 사용하고, Kth보다 클 경우 제2패리티 검사 행렬을 사용하는 것으로 정의될 수 있다. 그러므로, 상기의 조건문은 Ki<Kth 여부를 판단하는 것으로 변경될 수 있다. 상기 902단계의 구체적인 동작의 일 예는 이하 도 11을 참고하여 설명된다.
상기 제1패리티 검사 행렬이 사용될 경우, 904단계로 진행하여, 정보 비트 그룹
Figure pat00817
내의 모드 비트들이 천공된다. 이어, 906단계에서, 정보 비트 그룹
Figure pat00818
의 마지막 비트부터
Figure pat00819
개의 비트들이 천공된다. 상기 제1패리티 검사 행렬만 사용할 경우, 상기 정보 비트 그룹
Figure pat00820
및
Figure pat00821
은 동일하다. 여기서, 천공 패턴을 나타내는 상기
Figure pat00822
는 부호율, 부호어 길이, 변조 방식, 천공 및 단축 비율에 따라 결정되는 값으로, 상기 <표 10> 및 <표 14>에 정의된 바와 같다.
상기 902단계에서, 상기 제1패리티 검사 행렬 사용하지 아니하고, 상기 제2패리티 검사 행렬이 사용될 경우, 908단계로 진행하여, 상기 900단계에서 결정된
Figure pat00823
가 상기 제2패리티 비트 그룹의 개수인
Figure pat00824
보다 큰 지 여부가 판단된다. 상기 908단계에서, 상기
Figure pat00825
이 상기
Figure pat00826
보다 크거나 같으면, 910단계가 진행되고, 상기
Figure pat00827
이 상기
Figure pat00828
보다 작으면, 916단계로 진행된다.
상기
Figure pat00829
이 상기
Figure pat00830
보다 크거나 같은 경우, 910단계에서, 상기 제2패리티 비트들 모두가 천공된다. 즉, 제2패리티 비트 그룹이 먼저 천공되어야 하므로, 제2패리티 비트 그룹 내의 모든 패리티 비트들이 천공된다. 이어, 912단계에서, 제1패리티 비트 그룹
Figure pat00831
내의 모든 비트들이 천공된다. 이어, 914단계에서, 제1패리티 비트 그룹
Figure pat00832
에서
Figure pat00833
개의 비트들이 천공된다. 천공되는
Figure pat00834
개의 비트들은 상기 제1패리티 비트 그룹
Figure pat00835
의 전단 또는 후단에 위치할 수 있다. 여기서, 천공 패턴을 나타내는 상기
Figure pat00836
는 부호율, 부호어 길이, 변조 방식, 천공 및 단축 비율에 따라 결정되는 값으로, 제1패리티 비트 그룹들의 천공 순서를 나타내며, 상기 <표 10>, 상기 <표 14>에 정의된 바와 같다
상기
Figure pat00837
이 상기
Figure pat00838
보다 작은 경우, 916단계에서, 제2패리티 비트 그룹
Figure pat00839
내의 모든 비트들이 천공된다. 이어, 918단계에서, 제2패리티 비트 그룹
Figure pat00840
에서
Figure pat00841
개의 비트들이 천공된다. 천공되는
Figure pat00842
개의 비트들은 상기 제2패리티 비트 그룹
Figure pat00843
의 전단 또는 후단에 위치할 수 있다. 여기서, 천공 패턴을 나타내는 상기
Figure pat00844
는 부호율, 부호어 길이, 변조 방식, 천공 및 단축 비율에 따라 결정되는 값으로, 상기 <표 11>, 상기 <표 15>, 상기 <표 17>에 정의된 바와 같다.
상기 도 9에 도시된 실시 예에서, 상기 908단계는
Figure pat00845
을 이용하여 제2패리티 비트들의 개수 및 천공될 비트들의 개수를 비교하는 단계이다. 하지만, 상기 908단계는
Figure pat00846
를 이용하여 제2패리티 비트들의 개수 및 천공될 비트들의 개수를 비교하는 단계로 대체될 수 있다.
또한, 상기 도 9에 도시된 천공 절차는 천공에 앞서 부호화 수행 시 패리티 검사 행렬의 형태를 결정하고, 결정된 패리티 검사 행렬을 이용하여 부호화가 수행되는 것을 전제한다. 즉, 부호화 시, 제1패리티 검사 행렬 또는 제2패리티 검사 행렬이 사용된다. 따라서, 상기 902단계에서, 상기 제1패리티 검사 행렬이 사용된 경우, 제2패리티 비트들은 생성되지 아니하였을 것이므로, 제2패리티 비트들에 대한 천공은 고려되지 아니한다.
하지만, 본 발명의 다른 실시 예에 따라, 부호화 시 언제나 제2패리티 검사 행렬이 사용될 수 있다. 이 경우, 상술한 천공 절차에서 제2패리티 비트들을 송신할지 여부를 판단한 후, 제2패리티 비트들을 송신하지 아니하는 경우, 모든 제2패리티 비트들이 천공되어야 한다. 이 경우, 상기 904단계에 앞서, 모든 제2패리티 비트들이 천공하는 단계가 추가될 수 있다. 또는, 이 경우, 본 발명의 다른 실시 예에 따라, 상기 902단계, 상기 904단계, 상기 906 단계가 생략될 수 있다. 이 경우, 상기 천공 절차는 도 10과 같다. 도 10에 도시된 실시 예는 상기 도 9에서 상기 902단계 내지 상기 906단계를 배제한 것이다. 즉, 상기 도 10의 1004단계는 상기 910단계와, 1006단계는 상기 912단계와, 1008단계는 상기 914단계와, 1010단계는 상기 916단계와, 1012단계는 상기 918단계와 동일하므로, 상세한 설명은 생략한다.
이하, 본 발명은 이하 도 11를 참고하여 사용될 패리티 검사 행렬을 판단하는 과정을 설명한다. 도 11은 본 발명의 실시 예에 따른 통신/방송 시스템에서 패리티 검사 행렬의 형태를 판단하는 절차를 도시하고 있다.
상기 도 11을 참고하면, 1100단계에서 AP(Additional Parity)가 사용되었는지 판단된다. n번째 프레임으로 전송하는 정보어 및 천공되지 아니한 패리티 비트들 외에 추가적인 패리티 비트를 n-1번째 프레임으로 전송하는 경우, 상기 추가적인 패리티 비트가 상기 AP를 의미한다. 상기 AP는 다이버시티 효과 및 부호화 이득을 위하여 사용될 수 있다. 구체적으로, 상기 AP는 상기 정보 비트들 및 상기 천공되지 아니한 패리티 비트들과 천공된 패리티 비트들 중 일부 비트들을 포함할 수 있다. 상기 AP의 사용 여부는 패리티 검사 행렬의 형태 판단에 사용되는 임계값의 크기를 결정한다. 예를 들어, 상기 AP는 제1패리티 비트들 중에서 천공된 비트들을 우선적으로 포함할 수 있다.
만일, 상기 AP가 사용되었으면, 1102단계로 진행하여, 입력되는 정보어의 비트의 개수 KI가 제1임계값 Kth1보다 작은지 판단한다. 상기 KI가 상기 Kth1보다 작으면, 1104단계에서, 제1패리티 검사 행렬을 기반으로 부호화됨이 판단된다. 여기서, 상기 제1패리티 검사 행렬을 기반으로 부호화함은 도 6a의 제1패리티 검사 행렬의 각 열 그룹의 0번째 열의 무게-1의 위치 또는 상기 도 1의 패리티 검사 행렬의 각 열 그룹의 0번째 열의 무게-1의 위치를 정의한 상기 <표 3>을 기반으로 부호화함을 의미한다. 상기 KI가 상기 Kth1보다 크거나 같으면, 1106단계에서, 제1패리티 검사 행렬을 기반으로 부호화됨이 판단된다. 여기서, 상기 제2패리티 검사 행렬을 기반으로 부호화함은 도 6a의 제2패리티 검사 행렬의 각 열 그룹의 0번째 열의 무게-1의 위치를 정의한 상기 <표 8>을 기반으로 부호화함을 의미한다.
반면, 상기 AP가 사용되지 아니하였으면, 1108단계로 진행하여, 입력되는 정보어의 비트의 개수 KI가 제2임계값 Kth2보다 작은지 판단한다. 여기서, 상기 제1패리티 검사 행렬을 기반으로 부호화함은 도 6a의 제1패리티 검사 행렬의 각 열 그룹의 0번째 열의 무게-1의 위치 또는 상기 도 1의 패리티 검사 행렬의 각 열 그룹의 0번째 열의 무게-1의 위치를 정의한 상기 <표 3>을 기반으로 부호화함을 의미한다. 상기 KI가 상기 Kth2보다 작으면, 1110단계에서, 제1패리티 검사 행렬을 기반으로 부호화됨이 판단된다. 상기 KI가 상기 Kth2보다 크거나 같으면, 1112단계에서, 제1패리티 검사 행렬을 기반으로 부호화됨이 판단된다. 여기서, 상기 제2패리티 검사 행렬을 기반으로 부호화함은 도 6a의 제2패리티 검사 행렬의 각 열 그룹의 0번째 열의 무게-1의 위치를 정의한 상기 <표 8>을 기반으로 부호화함을 의미한다.
이하 본 발명은 상술한 바와 같이 단축 및 천공을 수행하는 송신단 및 수신단의 동작 및 구성을 도면을 참고하여 상세히 설명한다.
도 12a 및 도 12b는 본 발명의 실시 예에 따른 통신/방송 시스템에서 송신단의 동작 절차를 도시하고 있다.
상기 도 12a 및 상기 도 12b를 참고하면, 상기 송신단은 1200단계에서 패딩될 비트 개수를 결정한다. 상기 패딩될 비트는 단축되는 비트로서, 부호화를 위한 입력 비트 개수, 즉, BCH 정보 비트 개수가 제공되는 정보 비트 개수보다 큰 때 발생한다. 즉, 상기 송신단은 상기 부호화를 위한 입력 비트 개수인 BCH 정보 비트 개수에서 정보 비트 개수를 감산함으로써, 상기 0으로 패딩될 비트 개수를 결정한다.
이어, 상기 송신단은 1202단계로 진행하여 단축 패턴을 결정한다. 즉, 상기 송신단은 미리 정의된 적어도 하나의 단축 패턴을 저장하고 있으며, 저장된 적어도 하나의 단축 패턴 중 현재 조건에 대응되는 단축 패턴을 선택한다. 예를 들어, 상기 단축 패턴은 부호어 길이, 부호율, 단축 및 천공 비율, 변조 방식 등에 따라 정의될 수 있다. 예를 들어, 적어도 하나의 단축 패턴은 정보 비트들을 일정 개수 단위로 분할한 비트 그룹 단위로 정의되어 있다. 예를 들어, 상기 적어도 하나의 단축 패턴은 상기 <표 9> 또는 상기 <표 13>을 포함할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 송신단은, 상기 단축 패턴을 미리 저장하지 아니하고, 현재 조건에 따라 상기 단축 패턴을 생성할 수 있다. 예를 들어, 상기 생성되는 단축 패턴은 상기 <표 9> 또는 상기 <표 13>을 포함할 수 있다.
상기 단축 패턴을 결정한 후, 상기 송신단은 1204단계로 진행하여 모든 비트들이 0으로 패딩될 비트 그룹 개수(Npad)를 결정한다. 상기 모든 비트들이 0으로 패딩될 비트 그룹은 모든 비트들이 단축될 비트 그룹을 의미한다. 즉, 상기 송신단은 상기 0으로 패딩될 비트 개수를 비트 그룹 당 비트 개수로 나누고, 나눗셈 결과보다 작은 최대 정수 값을 상기 Npad로 결정한다. 만일, 상기 정보 비트 개수가 하나의 비트 그룹에 포함되는 비트 개수보다 작은 경우, 상기 정보 비트들은 하나의 비트 그룹에 모두 포함될 수 있다. 따라서, 이 경우, 상기 Npad은 전체 비트 그룹 개수보다 1 작은 값이 된다.
이어, 상기 송신단은 1206단계로 진행하여 상기 Npad가 0보다 큰지 확인한다. 다시 말해, 상기 송신단은 상기 모든 비트들이 0으로 패딩될 비트 그룹이 적어도 하나 존재하는지 판단한다. 만일, 상기 Npad가 0보다 크지 아니한 경우, 상기 송신단은 이하 1208단계를 생략하고, 이하 1210단계로 진행한다.
반면, 상기 Npad이 0보다 크면, 상기 송신단은 1208단계로 진행하여 상기 1204단계에서 결정된 단축 패턴에 의해 지시되는 0번째 내지 Npad-1번째 비트 그룹들 내의 모든 비트들을 0으로 패딩한다. 이어, 상기 송신단은 1110단계로 진행하여 Npad번째 비트 그룹 내의 일부 비트들을 0 비트들로 설정한다. 이때, 상기 Npad번째 비트 그룹에서 상기 0 비트들로 설정되는 일부 비트들은 미리 정의된 규칙에 따라 선택된다. 예를 들어, 상기 0 비트들로 설정되는 일부 비트들은 상기 Npad번째 비트 그룹 전단 또는 후단의 일부 비트들일 수 있다. 단, 상기 0번째 내지 상기 Npad-1번째 비트 그룹들 내의 모든 비트들을 0으로 패딩함으로써 모든 비트들의 패딩이 완료된 경우, 상기 1210단계는 생략될 수 있다. 그리고, 상기 송신단은 1212단계로 진행하여 BCH 정보 비트들에서 패딩되지 아니한 비트 위치들에 정보 비트들을 매핑한다. 즉, 상기 송신단은 상기 1208단계 내지 상기 1212단계를 통해 상기 단축 패턴에 의해 지시되는 순서에 따른 비트 그룹들의 비트들을 패딩하고, 나머지 비트들의 위치에 상기 정보 비트들을 매핑한다.
이후, 상기 송신단은 1214단계로 진행하여 패딩된 정보 비트들에 대한, 즉, BCH 정보 비트들에 대한 부호화를 수행한다. 이때, 상기 송신단은 다수의 부호화 기법들을 연접하여 수행할 수 있다. 예를 들어, 상기 송신단은 BCH 부호화 및 LDPC 부호화를 순차적으로 수행할 수 있다. 이 경우, 상기 송신단은 상기 BCH 정보 비트들에 대한 BCH 부호화를 수행하고, LDPC 정보 비트들, 즉, 상기 BCH 부호화 결과 생성된 BCH 부호어에 대한 LDPC 부호화를 수행할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 송신단은 상기 BCH 정보 비트들, 즉, 상기 0으로 패딩된 정보 비트들에 대한 LDPC 부호화만을 수행할 수 있다. 상기 BCH 부호화 없이 상기 LDPC 부호화만 수행되는 경우, 상기 BCH 정보 비트들은 LDPC 정보 비트들로 지칭될 수 있다. 상기 패리티 검사 행렬을 이용함에 있어서, 상기 송신단은 상기 <수학식 5>, 상기 <수학식 7>, 상기 <수학식 23>, 상기 <수학식 24>에 나타난 바와 같이, 누적기의 주소 값을 이용할 수 있다.
본 발명의 다른 실시 예에 따라, 상기 송신단은 상기 1214단계에서 부호화를 수행하기에 앞서 상기 부호화에 사용할 패리티 검사 행렬의 형태를 확인할 수 있다. 즉, 본 발명의 실시 예에 따른 송신단은 2 이상의 패리티 검사 행렬들을 사용할 수 있다. 예를 들어, 상기 2 이상의 패리티 검사 행렬들은 상기 도 6b에 도시된 제1패리티 검사 행렬 및 제2패리티 검사 행렬을 포함한다. 이때, 상기 수신단은 상기 제1패리티 검사 행렬 및 상기 제2패리티 검사 행렬을 별도로 저장하고 있거나, 또는, 상기 제2패리티 검사 행렬만을 저장하고, 상기 제2패리티 검사 행렬로부터 상기 제1패리티 검사 행렬을 추출하여 사용할 수 있다. 예를 들어, 사용할 패리티 검사 행렬의 형태의 확인은 정보어의 길이, 부호화율 중 적어도 하나에 의해 판단될 수 있다. 예를 들어, 사용할 패리티 검사 행렬의 형태의 확인은 상기 도 10과 같은 과정을 통해 판단될 수 있다. 만일, 사용할 패리티 검사 행렬의 형태를 확인 과정이 수행되지 않는 경우, 상기 수신단은 더 큰 형태인 상기 제2패리티 검사 행렬을 이용하여 부호화를 하고, 추후 부호화율에 따라 제2패리티의 제거 여부를 판단할 수 있다.
상기 부호화를 수행한 후, 상기 송신단은 1216단계로 진행하여 천공될 비트 개수를 결정한다. 예를 들어, 상기 송신단은 단축된 비트 개수 및 부호화율에 관계된 값에 따라, 다시 말해, 천공 및 단축 비율에 따라 상기 천공될 비트 개수를 결정할 수 있다. 예를 들어, 상기 단축된 비트 개수 및 부호화율에 관계된 값은 상기 <수학식 37>과 같이 정의될 수 있다. 또한, 상기 송신단은 상기 패리티 검사 행렬의 구조 내지 입력 비트들의 개수를 고려하여 천공될 비트의 개수를 결정할 수 있다.
상기 천공될 비트 개수를 결정한 후, 상기 송신단은 1218단계로 진행하여 천공 패턴을 결정한다. 즉, 상기 송신단은 미리 정의된 적어도 하나의 천공 패턴을 저장하고 있으며, 저장된 적어도 하나의 천공 패턴 중 현재 조건에 대응되는 천공 패턴을 선택한다. 예를 들어, 상기 천공 패턴은 사용되는 패리티 검사 행렬의 형태, 부호어 길이, 부호율, 단축 및 천공 비율, 변조 방식 등에 따라 정의될 수 있다. 예를 들어, 적어도 하나의 천공 패턴은 패리티 비트들을 일정 개수 단위로 분할한 패리티 비트 그룹 단위로 정의된다. 예를 들어, 상기 적어도 하나의 천공 패턴은 상기 <표 10>, 상기 <표 11>, 상기 <표 12>, 상기 <표 14>, 상기 <표 15>, 상기 <표 16>, 상기 <표 17>, 상기 <표 18> 중 적어도 하나를 포함할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 송신단은, 상기 천공 패턴을 미리 저장하지 아니하고, 현재 조건에 따라 상기 천공 패턴을 생성할 수 있다. 예를 들어, 상기 생성되는 천공 패턴은 상기 <표 10>, 상기 <표 11>, 상기 <표 12>, 상기 <표 14>, 상기 <표 15>, 상기 <표 16>, 상기 <표 17>, 상기 <표 18> 중 적어도 하나를 포함할 수 있다.
이때, 상기 송신단은 사용되는 패리티 검사 행렬의 형태를 고려해야 한다. 예를 들어, 사용할 패리티 검사 행렬의 형태는 정보어의 길이, 부호화율 중 적어도 하나에 의해 판단될 수 있다. 예를 들어, 사용할 패리티 검사 행렬의 형태의 확인은 상기 도 10과 같은 과정을 통해 판단될 수 있다. 상기 사용되는 패리티 검사 행렬이 상기 도 6b에 도시된 제1패리티 검사 행렬인 경우, 상기 천공 패턴은 상기 <표 10> 또는 상기 <표 14>에 따라 결정된다. 반면, 상기 사용되는 패리티 검사 행렬이 상기 도 6b에 도시된 제2패리티 검사 행렬인 경우, 상기 천공 패턴은 상기 <표 12> 또는 상기 <표 16> 또는 상기 <표 18>에 따라 결정되거나, 또는, 상기 <표 10> 및 상기 <표 11>, 또는, 상기 <표 14> 및 상기 <표 15>, 또는, 상기 <표 14> 및 상기 <표 17>에 따라 결정된다. 상기 <표 10> 및 상기 <표 11>, 또는, 상기 <표 14> 및 상기 <표 15>, 또는 상기 <표 14> 및 상기 <표 17>에 따르는 경우, 상기 송신단은 상기 <표 11> 또는 상기 <표 15> 또는 상기 <표 17>에 따라 먼저 천공 패턴을 결정한 후, 천공될 비트가 잔존하는 경우, 상기 <표 10> 또는 상기 <표 14>에 따라 나머지 천공 패턴을 결정한다.
상기 천공 패턴을 결정한 후, 상기 송신단은 1220단계로 진행하여 모든 패리티 비트들이 천공될 패리티 비트 그룹 개수(Npunc _ groups)를 결정한다. 즉, 상기 송신단은 상기 천공될 패리티 비트 개수를 패리티 비트 그룹 당 비트 개수로 나누고, 나눗셈 결과보다 작은 최대 정수 값을 상기 Npunc _ groups로 결정한다. 만일, 상기 천공되지 아니할 비트 개수가 하나의 패리티 비트 그룹에 포함되는 비트 개수보다 작은 경우, 상기 천공되지 아니할 비트들은 하나의 패리티 비트 그룹에 모두 포함될 수 있다. 따라서, 이 경우, 상기 Npunc _ groups은 전체 패리티 비트 그룹 개수보다 1 작은 값이 된다.
이어, 상기 송신단은 1222단계로 진행하여 상기 Npunc _ groups이 0보다 큰지 확인한다. 다시 말해, 상기 송신단은 상기 모든 패리티 비트들이 천공될 패리티 비트 그룹이 적어도 하나 존재하는지 판단한다. 만일, 상기 Npunc _ groups이 0보다 크지 아니한 경우, 상기 송신단은 이하 1224단계를 생략하고, 이하 1226단계로 진행한다.
반면, 상기 Npunc _ groups이 0보다 크면, 상기 송신단은 1224단계로 진행하여 상기 1218단계에서 결정된 천공 패턴에 의해 지시되는 0번째 내지 Npunc _ groups-1번째 패리티 비트 그룹들 내의 모든 패리티 비트들을 천공한다. 상기 1224단계를 상기 도 10의 천공 패턴 및 천공된 패리티 비트 결정 과정에 따라 다시 설명하면, 상기 1224단계에서 그룹 내의 모든 비트들이 천공되는 0번째 내지 Npunc _ groups-1번째 패리티 비트 그룹은, Npunc _ groups이 Qldpc2보다 크거나 같을 경우, 모든 제2패리티 비트 그룹과 제1패리티 비트 그룹의 일부 그룹(
Figure pat00847
)과 동일하다. 또한 Npunc _ groups이 Qldpc2보다 작을 경우, 0번째 내지 Npunc _ groups-1번째 패리티 비트 그룹은 제2패리티 비트 그룹의 일부 그룹 (
Figure pat00848
)과 동일하다.
이어, 상기 송신단은 1226단계로 진행하여 천공 패턴에 의해 지시되는 Npunc_groups번째 패리티 비트 그룹 내의 일부 비트들을 천공한다. 이때, 상기 Npunc _ groups번째 패리티 비트 그룹에서 천공되는 일부 비트들은 미리 정의된 규칙에 따라 선택된다. 예를 들어, 상기 천공되는 일부 비트들은 상기 Npunc _ groups번째 패리티 비트 그룹 내의 전단 또는 후단의 일부 비트들일 수 있다. 즉, 상기 송신단은 상기 1224단계 및 상기 1226단계를 통해 상기 천공 패턴에 의해 지시되는 순서에 따른 패리티 비트 그룹들 내의 비트들을 순차적으로 천공한다. 단, 상기 0번째 내지 상기 Npunc _ groups-1번째 패리티 비트 그룹들 내의 모든 비트들을 천공함으로써 Npunc _ groups개 비트들의 천공이 완료된 경우, 상기 1126단계는 생략될 수 있다. 상기 1224단계 및 상기 1126단계에서 천공하는 패리티 비트 그룹을 결정하는 구체적인 과정은 상기 도 9 또는 상기 도 10에 도시된 바와 같을 수 있다.
상기 1226단계를 상기 도 10의 천공 패턴 및 천공된 패리티 비트 결정 과정에 따라 다시 설명하면, 1226단계에서 그룹 내의 일부 비트들이 천공되는 Npunc _ groups번째 패리티 비트 그룹은, Npunc _ groups이 Qldpc2보다 크거나 같을 경우, 제1패리티 비트 그룹내의 그룹
Figure pat00849
와 동일하다. 또한, Npunc _ groups이 Qldpc2보다 작을 경우, 상기 일부 비트들이 천공되는 Npunc _ groups번째 패리티 비트 그룹은 제2패리티 비트 그룹내의 그룹
Figure pat00850
와 동일하다.
이어, 상기 송신단은 1228단계로 진행하여 부호화 수행 전에 패딩된 비트들을 제거한다. 다시 말해, 상기 송신단은 상기 1208단계 및 상기 1210단계에서 0으로 패딩된 비트들을 제거한다. 이후, 상기 송신단은 1230단계로 진행하여 천공 및 단축된 부호어를 송신한다.
도 13a 및 도 13b는 본 발명의 실시 예에 따른 통신/방송 시스템에서 수신단의 동작 절차를 도시하고 있다.
상기 도 13a 및 상기 도 13b를 참고하면, 상기 수신단은 1300단계에서 단축 및 천공된 부호어가 수신되는지 확인한다.
상기 단축 및 천공된 부호어가 수신되면, 상기 수신단은 1302단계로 진행하여 단축된 비트 개수를 결정한다. 상기 단축은 부호화를 위한 입력 비트 개수가 정보 비트 개수보다 큰 때 발생한다. 즉, 상기 수신단은 LDPC 부호어의 정보 비트 개수에서 수신된 천공 및 단축된 코드워드의 정보 비트 개수를 감산함으로써 0으로 패딩된 비트 개수를 결정한다.
이어, 상기 수신단은 1304단계로 진행하여 적용될 단축 패턴을 결정한다. 즉, 상기 수신단은 미리 정의된 적어도 하나의 단축 패턴을 저장하고 있으며, 저장된 적어도 하나의 단축 패턴 중 현재 조건에 대응되는 단축 패턴을 선택한다. 예를 들어, 상기 단축 패턴은 부호어 길이, 부호율, 단축 및 천공 비율, 변조 방식 등에 따라 정의될 수 있다. 예를 들어, 적어도 하나의 단축 패턴은 정보 비트들을 일정 개수 단위로 분할한 비트 그룹 단위로 정의되어 있다. 예를 들어, 상기 적어도 하나의 단축 패턴은 상기 <표 9> 또는 상기 <표 13>을 포함할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 수신단은, 상기 단축 패턴을 미리 저장하지 아니하고, 현재 조건에 따라 상기 단축 패턴을 생성할 수 있다. 예를 들어, 상기 생성된 단축 패턴은 상기 <표 9> 또는 상기 <표 13> 중 적어도 하나를 포함할 수 있다. 본 발명의 또 다른 실시 예에 따라, 상기 수신단은 별도의 시그널링을 통해 송신단으로부터 지시되는 단축 패턴을 사용할 수 있다.
상기 단축 패턴을 결정한 후, 상기 수신단은 1306단계로 진행하여 송신단에서 모든 비트들이 단축된 비트 그룹 개수(Npad)를 결정한다. 즉, 상기 수신단은 상기 패딩된 비트 개수를 비트 그룹 당 비트 개수로 나누고, 나눗셈 결과보다 작은 최대 정수 값을 상기 Npad로 결정한다. 만일, 상기 수신된 단축 및 천공된 코드워드 내의 정보 비트 개수가 하나의 비트 그룹에 포함되는 비트 개수보다 작은 경우, 상기 수신된 단축 및 천공된 코드워드 내의 적어도 하나의 정보 비트는 하나의 비트 그룹에 모두 포함될 수 있다. 따라서, 이 경우, 상기 Npad는 전체 비트 그룹 개수보다 1 작은 값이 된다.
이어, 상기 수신단은 1308단계로 진행하여 상기 Npad가 0보다 큰지 확인한다. 다시 말해, 상기 수신단은 상기 모든 비트들이 0으로 패딩된 비트 그룹이 적어도 하나 존재하는지 판단한다. 만일, 상기 Npad가 0보다 크지 아니한 경우, 상기 수신단은 이하 1310단계를 생략하고, 이하 1312단계로 진행한다. 이하, 단축된 LDPC 정보 비트들에 대응되는 LDPC 디코더 입력 값(decoder input value)들은 단축된 LDPC 정보 비트들을 나타내는 특정 값으로 설정된다. 예를 들어, 상기 LDPC 디코더 입력 값들은 LLR(Log Likelihood Ratio)에 기초하며, 상기 특정 값은 플러스 무한대(plus infinite) 또는 마이너스 무한대(minus infinite)일 수 있다.
반면, 상기 Npad가 0보다 크면, 상기 수신단은 1310단계로 진행하여 상기 1304단계에서 결정된 단축 패턴에 의해 지시되는 0번째 내지 Npad-1번째 비트 그룹들 내의 모든 정보 비트들에 대응되는 LDPC 디코더 입력 값을 송신단에서 단축된 LDPC 정보 비트를 나타내는 특정 값들로 설정한다.
이어, 상기 수신단은 1312단계로 진행하여 단축 패턴에 의해 지시되는 Npad번째 비트 그룹 내의 전단 또는 후단의 일부 정보 비트들에 대응되는 LDPC 디코더 입력 값을 송신단에서 단축된 LDPC 정보 비트를 나타내는 특정 값들로 설정한다.
그리고, 상기 수신단은 1314단계로 진행하여 0으로 패딩되지 아니한 정보 비트들에 대응되는 LDPC 디코더 입력 값들을 수신된 천공 및 단축된 부호어에 따른 값들로 설정한다. 예를 들어, 상기 복호화 입력 값이 LLR 값인 경우, 상기 0 비트를 나타내는 값은 0일 확률이 1이고 1일 확률이 0인 경 우의 LLR 값을 의미한다. 즉, 상기 수신단은 상기 1310단계 내지 상기 1314단계를 통해 송신단에서 부호화를 통해 생성한 LDPC 부호어 중 정보 비트들을 복원한다.
이후, 상기 수신단은 1316단계로 진행하여 부호화율 및 단축된 비트 개수에 관련된 값, 다시 말해, 천공 및 단축 비율에 따라 천공된 비트 개수를 결정한다. 예를 들어, 상기 부호화율 및 단축된 비트 개수에 관련된 값, 다시 말해, 상기 천공 및 단축 비율은 상기 <수학식 37>과 같이 정의될 수 있다.
상기 천공 비트 개수를 결정한 후, 상기 수신단은 1318단계로 진행하여 적용될 천공 패턴을 결정한다. 즉, 상기 수신단은 미리 정의된 적어도 하나의 천공 패턴을 저장하고 있으며, 저장된 적어도 하나의 천공 패턴 중 현재 조건에 대응되는 천공 패턴을 선택한다. 예를 들어, 상기 천공 패턴은 사용된 패리티 검사 행렬의 형태, 부호어 길이, 부호율, 단축 및 천공 비율, 변조 방식 등에 따라 정의될 수 있다. 예를 들어, 적어도 하나의 천공 패턴은 패리티 비트들을 일정 개수 단위로 분할한 패리티 비트 그룹 단위로 정의되어 있다. 예를 들어, 상기 적어도 하나의 천공 패턴은 상기 <표 10>, 상기 <표 11>, 상기 <표 12>, 상기 <표 14>, 상기 <표 15>, 상기 <표 16>, 상기 <표 17>, 상기 <표 18> 중 적어도 하나를 포함할 수 있다. 이때, 상기 수신단은 사용되는 패리티 검사 행렬의 형태를 고려해야 한다. 예를 들어, 사용할 패리티 검사 행렬의 형태는 정보어의 길이, 부호화율 중 적어도 하나에 의해 판단될 수 있다. 예를 들어, 사용할 패리티 검사 행렬의 형태의 확인은 상기 도 10과 같은 과정을 통해 판단될 수 있다. 상기 사용되는 패리티 검사 행렬이 상기 도 6b에 도시된 제1패리티 검사 행렬인 경우, 상기 천공 패턴은 상기 <표 10> 또는 상기 <표 14>에 따라 결정된다. 반면, 상기 사용되는 패리티 검사 행렬이 상기 도 6b에 도시된 제2패리티 검사 행렬인 경우, 상기 천공 패턴은 상기 <표 12> 또는 상기 <표 16> 또는 상기 <표 18>에 따라 결정되거나, 또는, 상기 <표 11> 및 상기 <표 10>의 조합 또는 상기 <표 14> 및 상기 <표 15>의 조합 또는 상기 <표 14> 및 상기 <표 17>의 조합에 따라 결정된다. 상기 <표 11> 및 상기 <표 10>의 조합 또는 상기 <표 14> 및 상기 <표 15>의 조합 또는 상기 <표 14> 및 상기 <표 17>의 조합에 따르는 경우, 상기 수신단은 상기 <표 11> 또는 상기 <표 15> 또는 상기 <표 17>에 따라 먼저 천공 패턴을 결정한 후, 천공 비트가 잔존하는 경우, 상기 <표 10> 또는 상기 <표 14>에 따라 나머지 천공 패턴을 결정한다. 본 발명의 다른 실시 예에 따라, 상기 수신단은, 상기 천공 패턴을 미리 저장하지 아니하고, 현재 조건에 따라 상기 천공 패턴을 생성할 수 있다. 예를 들어, 상기 생성된 천공 패턴은 상기 <표 10>, 상기 <표 11>, 상기 <표 12>, 상기 <표 14>, 상기 <표 15>, 상기 <표 16>, 상기 <표 17>, 상기 <표 18>, 상기 <표 12>, 상기 <표 16>, 상기 <표 18>, 상기 <표 10> 및 상기 <표 11>의 조합, 상기 <표 14> 및 상기 <표 15>의 조합, 상기 <표 14> 및 상기 <표 17>의 조합 중 적어도 하나를 포함할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 수신단은 별도의 시그널링을 통해 송신단으로부터 지시되는 천공 패턴을 사용할 수 있다.
상기 천공 패턴을 확인한 후, 상기 수신단은 1320단계로 진행하여 모든 패리티 비트들이 천공된 패리티 비트 그룹 개수(Npunc _ groups)를 결정한다. 즉, 상기 수신단은 상기 천공된 패리티 비트 개수를 패리티 비트 그룹 당 비트 개수로 나누고, 나눗셈 결과보다 작은 최대 정수 값을 상기 Npunc _ groups으로 결정한다. 만일, 상기 수신된 패리티 비트 개수가 하나의 패리티 비트 그룹에 포함되는 비트 개수보다 작은 경우, 상기 수신된 패리티 비트들은 하나의 패리티 비트 그룹에 모두 포함될 수 있다. 따라서, 이 경우, 상기 Npunc _ groups은 전체 패리티 비트 그룹 개수보다 1 작은 값이 된다.
이어, 상기 수신단은 1322단계로 진행하여 상기 Npunc _ groups이 0보다 큰지 확인한다. 다시 말해, 상기 수신단은 상기 모든 비트들이 천공된 패리티 비트 그룹이 적어도 하나 존재하는지 판단한다. 만일, 상기 Npunc _ groups이 0보다 크지 아니한 경우, 상기 수신단은 이하 1324단계를 생략하고, 이하 1326단계로 진행한다.
반면, 상기 Npunc _ groups이 0보다 크면, 상기 수신단은 1324단계로 진행하여 상기 1320단계에서 결정된 천공 패턴에 의해 지시되는 0번째 내지 Npunc _ groups-1번째 패리티 비트 그룹들 내의 모든 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정한다. 예를 들어, 상기 천공된 패리티 비트를 나타내는 값은 패리티 비트가 0일 확률 및 패리티 비트가 1일 확률이 동일한 값일 수 있다.
상기 1324단계를 상기 도 10의 천공 패턴 및 천공된 패리티 비트 결정 과정에 따라 다시 설명하면, 상기 1324단계에서 그룹 내의 모든 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정될 0번째 내지 Npunc_groups-1번째 패리티 비트 그룹은, Npunc _ groups이 Qldpc2보다 크거나 같을 경우, 모든 제2패리티 비트 그룹과 제1패리티 비트 그룹의 일부 그룹(
Figure pat00851
)과 동일하다. 또한, Npunc _ groups이 Qldpc2보다 작을 경우, 0번째 내지 Npunc _ groups-1번째 패리티 비트 그룹은, 제2패리티 비트 그룹의 일부 그룹 (
Figure pat00852
)과 동일하다.
이어, 상기 수신단은 1326단계로 진행하여 천공 패턴에 의해 지시되는 Npunc_groups 번째 패리티 비트 그룹 내의 전단 또는 후단의 일부 비트들에 대응되는 LDPC 디코더 입력 값을 천공된 패리티 비트를 나타내는 값들로 설정한다. 예를 들어, 상기 천공된 패리티 비트를 나타내는 값은 패리티 비트가 0일 확률 및 패리티 비트가 1일 확률이 동일한 값일 수 있다.
상기 1326단계를 상기 도 10의 천공 패턴 및 천공된 패리티 비트 결정 과정에 따라 다시 설명하면, 상기 1326단계에서 그룹 내의 일부 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정될 Npunc _ groups번째 패리티 비트 그룹은, Npunc _ groups이 Qldpc2보다 크거나 같을 경우, 제1패리티 비트 그룹내의 그룹
Figure pat00853
와 동일하다. 또한, Npunc _ groups이 Qldpc2보다 작을 경우, 상기 Npunc_groups번째 패리티 비트 그룹은 제2패리티 비트 그룹내의 그룹
Figure pat00854
와 동일하다.
이어, 상기 수신단은 1328단계로 진행하여 천공되지 아니한 나머지 패리티 비트들에 대응되는 LDPC 디코더 입력 값들을 단축 및 천공된 부호어의 수신 값에 따라 설정한다. 즉, 상기 1324단계 내지 상기 1328단계를 통해, 상기 수신단은 상기 송신단에서 부호화를 통해 생성한 LDPC 부호어 중 패리티 비트들을 복원한다
이후, 상기 수신단은 1330단계로 진행하여 상기 복원된 부호어에 대한 복호화를 수행한다. 이때, 상기 수신단은 다수의 복호화 기법들을 연접하여 수행할 수 있다. 예를 들어, 상기 수신단은 LDPC 복호화 및 BCH 복호화를 순차적으로 수행할 수 있다. 이 경우, 상기 수신단은 복원된 LDPC 부호어에 대한 LDPC 복호화를 수행하고, LDPC 복호화 결과 생성된 LDPC 정보 비트들에 대한 BCH 복호화를 수행할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 수신단은 상기 복원된 LDPC 부호어에 대한 LDPC 복호화만을 수행할 수 있다.
도 14은 본 발명의 실시 예에 따른 통신/방송 시스템에서 송신단의 블록 구성을 도시하고 있다.
상기 도 14에 도시된 바와 같이, 상기 송신단은 제로(0)패딩부(1410), 부호화부(1420), 천공부(1430), 송신부(1440), 저장부(1460), 제어부(1470)를 포함하여 구성된다.
상기 제로패딩부(1410)는 정보 비트들의 일부 비트를 0으로 패딩함으로써 상기 부호화부(1420)로 입력되는 BCH 정보 비트들을 생성한다. 상기 제로패딩부(1410)는 상기 제어부(1470)로부터 제공되는 정보를 이용하여 0으로 패딩될 비트 개수를 결정하고, 상기 제어부(1470)로부터 제공되는 단축 패턴 정보에 따른 위치의 비트들을 0으로 패딩한다. 즉, 상기 제로패딩부(1410)는 상기 단축 패턴에 의해 지시되는 순서에 따른 비트 그룹들의 비트들을 패딩하고, 나머지 비트들의 위치에 상기 정보 비트들의 각 비트를 매핑한다. 상기 제로패딩부(1410)는 모든 비트들이 0으로 패딩될 비트 그룹 개수(Npad)를 결정할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 모든 비트들이 0으로 패딩될 비트 그룹 개수(Npad)는 상기 제어부(1470)에 의해 결정될 수 있다. 이후, 상기 제로패딩부(1410)는 상기 단축 패턴에 의해 지시되는 0번째 내지 Npad-1번째 비트 그룹들 내의 모든 비트들을 0으로 패딩한 후, 상기 단축 패턴에 의해 지시되는 Npad번째 비트 그룹 내의 전단 또는 후단의 일부 비트들을 0으로 패딩한다. 그리고, 상기 제로패딩부(1410)는 BCH 정보 비트들에서 패딩되지 아니하는 비트 위치들에 정보 비트들을 매핑한다.
상기 부호화부(1420)는 상기 제로패딩부(1410)에 의해 패딩된 BCH 정보 비트들에 대한 부호화를 수행한다. 상기 부호화부(1420)는 하나의 부호화 블록만으로 구성되거나, 또는, 다수의 부호화 블록들이 연접한 구조를 가질 수 있다. 예를 들어, 도시되지 아니하였으나, 상기 부호화부(1420) 상기 BCH 부호기 및 LDPC 부호기를 포함할 수 있다. 이 경우, 상기 BCH 부호기는 상기 패딩된 BCH 정보 비트들에 대한 BCH 부호화를 수행하고, 상기 LDPC 부호기는 LDPC 정보 비트, 즉, 상기 BCH 부호화 결과 생성된 BCH 부호어에 대한 LDPC 부호화를 수행할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 부호화부(1420)는 상기 BCH 정보 비트들에 대한 LDPC 부호화만을 수행할 수 있다. BCH 부호화 없이 LDPC 부호화만이 수행되는 경우, 상기 BCH 정보 비트들은 LDPC 정보 비트들이라 지칭될 수 있다. 본 발명의 또 다른 실시 예에 따라, 상기 부호화부(1420) 외에 다른 하나의 부호화부(미도시)가 상기 제로패딩부(1410) 전단에 추가될 수 있다. 예를 들어, 상기 부호화부(1420)는 LDPC 부호화를 수행하고, 상기 제로패딩부(1410) 전단에 위치한 다른 하나의 부호화부(미도시)는 BCH 부호화를 수행할 수 있다.
본 발명의 또 다른 실시 예에 따라, 상기 부호화부(1420)는 부호화를 수행하기에 앞서 상기 부호화에 사용할 패리티 검사 행렬의 형태를 확인할 수 있다. 즉, 본 발명의 실시 예에 따른 송신단은 2 이상의 패리티 검사 행렬들을 사용할 수 있다. 예를 들어, 상기 2 이상의 패리티 검사 행렬들은 상기 도 6b에 도시된 제1패리티 검사 행렬 및 제2패리티 검사 행렬을 포함한다. 이때, 상기 저장부(1460)는 상기 제1패리티 검사 행렬 및 상기 제2패리티 검사 행렬을 별도로 저장하고 있거나, 또는, 상기 제2패리티 검사 행렬만을 저장하고, 상기 제2패리티 검사 행렬로부터 상기 제1패리티 검사 행렬을 추출하여 사용할 수 있다. 예를 들어, 사용할 패리티 검사 행렬의 형태의 확인은 정보어의 길이, 부호화율 중 적어도 하나에 의해 판단될 수 있다. 예를 들어, 사용할 패리티 검사 행렬의 형태의 확인은 상기 도 10과 같은 과정을 통해 판단될 수 있다. 만일, 사용할 패리티 검사 행렬의 형태를 확인 과정이 수행되지 않는 경우, 상기 부호화부(1420)는 더 큰 형태인 상기 제2패리티 검사 행렬을 이용하여 부호화를 하고, 추후 부호화율에 따라 제2패리티의 제거 여부를 판단할 수 있다. 또한, 상기 패리티 검사 행렬을 이용함에 있어서, 상기 부호화부(1420)은, 상기 <수학식 5>, 상기 <수학식 7>, 상기 <수학식 23>, 상기 <수학식 24>에 나타난 바와 같이, 누적기의 주소 값을 이용할 수 있다.
상기 천공부(1430)는 상기 부호화부(1420)에 의해 생성된 LDPC 부호어 중 패리티에서 일부 비트를 천공함으로써 상기 부호화부(1420)에서 출력된 LDPC 부호어 중 패리티를 송신될 패리티 비트들로 변환한다. 상기 천공부 (1430)는 상기 제어부(1470)로부터 제공되는 부호화율 및 단축된 비트 개수에 관련된 값, 다시 말해, 천공 및 단축 비율에 따라 천공될 비트 개수를 결정하고, 상기 제어부(1470)로부터 제공되는 천공 패턴 정보에 따른 위치의 비트들을 천공한다. 또한, 상기 제어부(1470)로부터 상기 부호화부(1420)에서 기반으로 하는 패리티 검사 행렬의 형태에 따라 제1패리티 비트들과 제2패리티 비트들을 구분할 수 있다. 즉, 상기 천공부(1430)는 상기 천공 패턴에 의해 지시되는 순서에 따른 패리티 비트 그룹들 내의 비트들을 천공한다. 예를 들어, 상기 부호화율 및 단축된 비트 개수에 관련된 값, 다시 말해, 상기 천공 및 단축 비율은 상기 <수학식 37>과 같이 정의될 수 있다. 그리고, 상기 천공부(1430)는 모든 패리티 비트들이 천공될 패리티 비트 그룹 개수(Npunc _ groups)를 결정하고, 상기 천공 패턴에 의해 지시되는 0번째 내지 Npunc _ groups-1번째 패리티 비트 그룹들 내의 모든 패리티 비트들을 천공한 후, Npunc _ groups 번째 패리티 비트 그룹 내의 전단 또는 후단의 일부 비트들을 천공한다.
상기 도 10의 천공 패턴 및 천공된 패리티 비트 결정 과정에 따라 다시 설명하면, 상기 0번째 내지 Npunc _ groups-1번째 패리티 비트 그룹은, Npunc _ groups이 Qldpc2보다 크거나 같을 경우, 모든 제2패리티 비트 그룹과 제1패리티 비트 그룹의 일부 그룹(
Figure pat00855
)과 동일하다. 또한, Npunc _ groups이 Qldpc2보다 작을 경우, 0번째 내지 Npunc _ groups-1번째 패리티 비트 그룹은, 제2패리티 비트 그룹의 일부 그룹 (
Figure pat00856
)과 동일하다. 또한, 상기 Npunc _ groups번째 패리티 비트 그룹은, Npunc _ groups이 Qldpc2보다 크거나 같을 경우, 제1패리티 비트 그룹내의 그룹
Figure pat00857
와 동일하다. 또한, Npunc _ groups이 Qldpc2보다 작을 경우, 상기 Npunc _ groups번째 패리티 비트 그룹은 제2패리티 비트 그룹내의 그룹
Figure pat00858
와 동일하다.
또한, 상기 천공부(1430)는 상기 제로삽입부(1410)에 의해 0으로 패딩된 비트들을 제거함으로써 상기 부호화부(1420)에서 출력된 LDPC 부호어 중 정보 비트들을 송신될 천공 및 단축된 코드워드 내의 정보 비트들로 변환할 수 있다. 이 경우, 상기 천공부(1430)는 '제로 제거 및 천공부'라 지칭될 수 있다.
상기 0으로 패딩된 비트들을 제거하는 기능이 배제된 경우, 상기 제로패딩부(1410)도 생략될 수 있다. 즉, 상기 제로패딩부(1410)에서 비트에 0을 패딩함으로써 상기 부호화부(1420)를 위한 BCH 정보 비트열을 생성하는 대신, 상기 부호화부(1420)에서 사용되는 패리티 검사 행렬에서 상기 0으로 패딩될 비트에 대응되는 열들이 제거될 수 있다. 상기 패딩될 비트에 대응되는 열들이 제거됨으로써, 비트들을 패딩하는 과정이 없더라도 동일한 결과가 얻어질 수 있다. 상기 송신부(1440)는 상기 단축 및 천공된 부호어를 변조 및 RF(Radio Freuquency) 처리한 후, 안테나를 통해 송신한다.
상기 저장부(1460)는 상기 송신단의 동작을 위한 설정 정보, 명령어 등을 저장한다. 특히, 상기 저장부(1460)는 비트 그룹 단위로 정의된 적어도 하나의 단축 패턴 및 패리티 비트 그룹 단위로 정의된 적어도 하나의 천공 패턴을 저장한다. 예를 들어, 상기 단축 패턴 및 상기 천공 패턴은 부호어 길이, 부호율, 단축 및 천공 비율, 변조 방식 등에 따라 정의될 수 있다. 예를 들어, 상기 적어도 하나의 단축 패턴은 상기 <표 9> 또는 상기 <표 13>를 포함할 수 있다. 또한, 상기 적어도 하나의 천공 패턴은 상기 <표 10>, 상기 <표 11>, 상기 <표 12>, 상기 <표 14>, 상기 <표 15>, 상기 <표 16>, 상기 <표 17>, 상기 <표 18> 중 적어도 하나를 포함할 수 있다.
상기 제어부(1470)는 상기 송신단의 전반적인 기능들을 제어한다. 특히, 상기 제어부(1470)는 상기 제로패딩부(1410)로 정보 비트들의 길이, 상기 부호화부(1420)에서 요구되는 정보 비트들의 길이, 단축 패턴 정보 등을 제공한다. 또한, 상기 제어부(1470)는 상기 부호화부(1420)로 패리티 검사 행렬을 제공하며, 상기 패리티 검사 행렬의 형태에 대한 정보를 제공한다. 또한, 상기 제어부(1470)는 상기 천공부(1430)로 천공 패턴 정보를 제공한다.
상기 천공 패턴을 결정함에 있어서, 상기 제어부(1470)는 사용되는 패리티 검사 행렬의 형태를 고려해야 한다. 예를 들어, 사용할 패리티 검사 행렬의 형태는 정보어의 길이, 부호화율 중 적어도 하나에 의해 판단될 수 있다. 예를 들어, 사용할 패리티 검사 행렬의 형태의 확인은 상기 도 10과 같은 과정을 통해 판단될 수 있다. 상기 사용되는 패리티 검사 행렬이 상기 도 6b에 도시된 제1패리티 검사 행렬인 경우, 상기 천공 패턴은 상기 <표 10> 또는 상기 <표 14>에 따라 결정된다. 반면, 상기 사용되는 패리티 검사 행렬이 상기 도 6b에 도시된 제2패리티 검사 행렬인 경우, 상기 천공 패턴은 상기 <표 12> 또는 상기 <표 16> 또는 상기 <표 18>에 따라 결정되거나, 또는, 상기 <표 11> 및 상기 <표 10>의 조합 또는 상기 <표 15> 및 상기 <표 14>의 조합 또는 상기 <표 17> 및 상기 <표 14>의 조합에 따라 결정된다. 상기 <표 11> 및 상기 <표 10>의 조합 또는 상기 <표 15> 및 상기 <표 14>의 조합 또는 상기 <표 17> 및 상기 <표 14>의 조합에 따르는 경우, 상기 제어부(1470)는 상기 <표 11> 또는 상기 <표 15> 또는 상기 <표 17>에 따라 먼저 천공 패턴을 결정한 후, 천공 비트가 잔존하는 경우, 상기 <표 10> 또는 상기 <표 14>에 따라 나머지 천공 패턴을 결정한다.
또한, 상기 제어부(1470)는 상기 천공부(1430)로 상기 패리티 검사 행렬의 형태에 대한 정보를 제공한다. 또한, 상기 제어부(1470)는 상기 제로제거부(1430)로 패딩될 비트들의 위치를 판단할 수 있는 정보를 제공한다. 상기 도 14를 참고하여 설명한 본 발명의 실시 예에서, 상기 제로패딩부(1410)는 0으로 패딩될 비트의 위치를 판단하고, 비트들을 0으로 패딩한다. 하지만, 본 발명의 다른 실시 예에 따라, 상기 제어부(1470)가 상기 패딩될 비트의 위치를 판단하고, 상기 제로패딩부(1410)는 상기 제어부(1470)가 지시하는 바에 따라 비트들을 0으로 패딩할 수 있다. 또한, 상기 도 14를 참고하여 설명한 본 발명의 실시 예에서, 상기 천공부(1430)는 천공 비트의 위치를 판단하고, 천공을 수행한다. 하지만, 본 발명의 다른 실시 예에 따라, 상기 제어부(1470)가 상기 천공 비트의 위치를 판단하고, 상기 천공부(1430)는 상기 제어부(1470)가 지시하는 바에 따라 천공을 수행할 수 있다.
도 15는 본 발명의 실시 예에 따른 통신/방송 시스템에서 수신단의 블록 구성을 도시하고 있다.
상기 도 15를 참고하면, 상기 수신단은 수신부(1510), 단축비트복원부(1520), 천공비트복원부(1530), 복호화부(1540), 저장부(1550), 제어부(1560)를 포함하여 구성된다.
상기 수신부(1510)는 송신단에서 송신된 단축 및 천공된 부호어를 수신한다. 즉, 상기 수신부(1510)는 수신 신호를 RF 처리하고, 복조를 수행함으로써 상기 단축 및 천공된 부호어의 수신 값을 결정한다.
상기 단축비트복원부(1520)는 송신단에서 단축된 LDPC 정보 비트를 나타내는 특정 값으로 LDPC 디코더 입력 값들을 설정함으로써, 송신단에서 부호화를 통해 생성된 수신된 단축 및 천공된 부호어 내의 정보 비트들을 복원한다. 구체적으로, 상기 단축비트복원부(1520)는 단축된 비트 개수를 결정하고, 상기 제어부(1560)로부터 제공되는 단축 패턴을 확인한 후, 모든 비트들이 0으로 패딩된 비트 그룹 개수(Npad)를 결정한다. 그리고, 상기 단축비트복원부(1520)는 상기 단축 패턴에 의해 지시되는 0번째 내지 Npad-1번째 비트 그룹들 내의 모든 비트들에 대응되는 LDPC 디코더 입력 값들을 단축된 LDPC 정보 비트들을 나타내는 특정 값으로 설정하고, 상기 단축 패턴에 의해 지시되는 Npad번째 비트 그룹 내의 전단 또는 후단의 일부 비트들에 대응되는 LDPC 디코더 입력 값들을 단축된 LDPC 정보 비트들을 나타내는 특정 값으로 설정한다. 상기 LDPC 디코더 입력 값이 LLR에 기초하는 경우, 상기 단축된 LDPC 정보 비트를 나타내는 특정 값은 플러스 무한대 또는 마이너스 무한대일 수 있다. 그리고, 상기 단축비트복원부(1520)는 LDPC 부호어의 정보 비트들에서 0으로 패딩되지 아니한 정보 비트들에 대응되는 LDPC 디코더 입력 값들을 수신된 단축 및 천공된 코드워드에 따라 설정한다.
상기 천공비트복원부(1530)는 천공된 비트 위치들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정함으로써 송신단에서 부호화를 통해 생성된 패리티를 복원한다. 구체적으로, 상기 천공비트복원부(1530)는 부호화율 및 단축 비트 개수에 관련된 값, 즉, 천공 및 단축 비율에 따라 천공 비트 개수를 결정한다. 예를 들어, 상기 부호화율 및 단축 비트 개수에 관련된 값, 다시 말해, 상기 천공 및 단축 비율은 상기 <수학식 30>과 같이 정의될 수 있다. 그리고, 상기 천공비트복원부(1530)는 모든 비트들이 천공된 패리티 비트 그룹 개수(Npunc _ groups)를 결정하고, LDPC 부호어에서 상기 제어부(1560)로부터 제공된 천공 패턴에 의해 지시되는 0번째 내지 Npunc _ groups-1번째 패리티 비트 그룹들 내의 모든 패리티 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정한다. 그리고, 상기 천공비트복원부(1530)는 LDPC 부호어에서 상기 천공 패턴에 의해 지시되는 Npunc _ groups번째 패리티 비트 그룹 내의 전단 또는 후단의 일부 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정한다. 상기 천공된 패리티 비트를 나타내는 값은 패리티 비트가 0일 확률 및 패리티 비트가 1일 확률이 동일한 값일 수 있다.
상기 도 10의 천공 패턴 및 천공된 패리티 비트 결정 과정에 따라 다시 설명하면, 상기 0번째 내지 Npunc _ groups-1번째 패리티 비트 그룹은, Npunc _ groups이 Qldpc2보다 크거나 같을 경우, 모든 제2패리티 비트 그룹과 제1패리티 비트 그룹의 일부 그룹(
Figure pat00859
)과 동일하다. 또한, Npunc _ groups이 Qldpc2보다 작을 경우, 0번째 내지 Npunc _ groups-1번째 패리티 비트 그룹은, 제2패리티 비트 그룹의 일부 그룹 (
Figure pat00860
)과 동일하다. 또한, 상기 Npunc _ groups번째 패리티 비트 그룹은, Npunc _ groups이 Qldpc2보다 크거나 같을 경우, 제1패리티 비트 그룹내의 그룹
Figure pat00861
와 동일하다. 또한, Npunc _ groups이 Qldpc2보다 작을 경우, 상기 Npunc _ groups번째 패리티 비트 그룹은 제2패리티 비트 그룹내의 그룹
Figure pat00862
와 동일하다.
이어, 상기 천공비트복원부(1530)는 LDPC 부호어에서 천공되지 아니한 나머지 패리티 비트들에 대응되는 LDPC 디코더 입력 값을 단축 및 천공된 부호어의 수신 값에 따라 설정한다.
상기 복호화부(1540)는 상기 단축비트복원부(1520) 및 상기 천공비트복원부(1530)에 의해 복원된 LDPC 부호어에 대한 복호화를 수행한다. 이때, 상기 복호화부(1540)는 다수의 복호화 블록들이 연접한 구조를 가질 수 있다. 예를 들어, 도시되지 아니하였으나, 상기 복호화부(1540)는 LDPC 복호기 및 BCH 복호기를 포함할 수 있다. 이 경우, 상기 LDPC 복호기는 상기 복원된 LDPC 부호어 대한 LDPC 복호화를 수행하고, 상기 BCH 복호기는 상기 LDPC 복호화 결과 생성된 LDPC 정보어에 대한 BCH 부호화를 수행할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 복호화부(1540)는 상기 복원된 LDPC 부호어에 대한 LDPC 복호화만을 수행할 수 있다.
상기 저장부(1550)는 상기 수신단의 동작을 위한 설정 정보, 명령어 등을 저장한다. 특히, 상기 저장부(1550)는 비트 그룹 단위로 정의된 적어도 하나의 단축 패턴 및 패리티 그룹 단위로 정의된 적어도 하나의 천공 패턴을 저장한다. 예를 들어, 상기 단축 패턴 및 상기 천공 패턴은 부호어 길이, 부호율, 단축 및 천공 비율, 변조 방식 등에 따라 정의될 수 있다. 예를 들어, 상기 적어도 하나의 단축 패턴은 상기 <표 9> 또는 상기 <표 13>를 포함할 수 있다. 또한, 상기 적어도 하나의 천공 패턴은 상기 <표 10>, 상기 <표 11>, 상기 <표 12>, 상기 <표 14>, 상기 <표 15>, 상기 <표 16>, 상기 <표 17>, 상기 <표 18> 중 적어도 하나를 포함할 수 있다. 또한, 상기 저장부(1550)는 2 이상의 패리티 검사 행렬들을 저장한다. 예를 들어, 상기 2 이상의 패리티 검사 행렬들은 상기 도 6b에 도시된 제1패리티 검사 행렬 및 제2패리티 검사 행렬을 포함한다. 이때, 상기 저장부(1550)는 상기 제1패리티 검사 행렬 및 상기 제2패리티 검사 행렬을 별도로 저장하고 있거나, 또는, 상기 제2패리티 검사 행렬만을 저장하고, 상기 제2패리티 검사 행렬로부터 상기 제1패리티 검사 행렬을 추출하여 사용할 수 있다.
상기 제어부(1560)는 상기 송신단의 전반적인 기능들을 제어한다. 특히, 상기 제어부(1560)는 상기 단축비트복원부(1520)로 정보 비트들의 길이, 상기 복호화부(1540)에서 요구되는 정보 비트들의 길이, 단축 패턴 정보 등을 제공한다. 또한, 상기 제어부(1540)는 상기 천공비트복원부(1530)로 천공 패턴 정보를 제공한다. 또한, 상기 제어부(1540)는 상기 복호화부(1540)로 패리티 검사 행렬을 제공한다.
상기 천공 패턴을 결정함에 있어서, 상기 제어부(1560)는 사용되는 패리티 검사 행렬의 형태를 고려해야 한다. 예를 들어, 사용할 패리티 검사 행렬의 형태는 정보어의 길이, 부호화율 중 적어도 하나에 의해 판단될 수 있다. 예를 들어, 사용할 패리티 검사 행렬의 형태의 확인은 상기 도 10과 같은 과정을 통해 판단될 수 있다. 상기 사용되는 패리티 검사 행렬이 상기 도 6b에 도시된 제1패리티 검사 행렬인 경우, 상기 천공 패턴은 상기 <표 10> 또는 상기 <표 14>에 따라 결정된다. 반면, 상기 사용되는 패리티 검사 행렬이 상기 도 6b에 도시된 제2패리티 검사 행렬인 경우, 상기 천공 패턴은 상기 <표 12> 또는 상기 <표 16> 또는 상기 <표 18>에 따라 결정되거나, 또는, 상기 <표 11> 및 상기 <표 10>의 조합 또는 상기 <표 15> 및 상기 <표 14>의 조합 또는 상기 <표 17> 및 상기 <표 14>의 조합에 따라 결정된다. 상기 <표 11> 및 상기 <표 10>의 조합 또는 상기 <표 15> 및 상기 <표 14>의 조합 또는 상기 <표 17> 및 상기 <표 14>의 조합에 따르는 경우, 상기 제어부(1560)는 상기 <표 11> 또는 상기 <표 15> 또는 상기 <표 17>에 따라 먼저 천공 패턴을 결정한 후, 천공 비트가 잔존하는 경우, 상기 <표 10> 또는 상기 <표 14>에 따라 나머지 천공 패턴을 결정한다. 본 발명의 다른 실시 예에 따라, 상기 상기 제어부(1560)는 별도의 시그널링을 통해 송신단으로부터 지시되는 천공 패턴을 사용할 수 있다.
또한, 상기 제어부(1560)은 상기 패리티 검사 행렬의 형태에 대한 정보를 제공하여, 상기 천공비트복원부(1530)에서 사용하는 천공 패턴 및 패리티 비트들의 구성에 대한 정보를 제공하도록 한다. 상기 도 15을 참고하여 설명한 본 발명의 실시 예에서, 상기 단축비트복원부(1510)는 패딩된 비트의 위치를 판단하고, 비트들에 대응되는 LDPC 디코더 입력 값들을 패딩된 비트를 나타내는 값으로 설정한다. 하지만, 본 발명의 다른 실시 예에 따라, 상기 제어부(1560)가 상기 패딩된 비트의 위치를 판단하고, 상기 단축비트복원부(1520)는 상기 제어부(1560)가 지시하는 바에 따라 해당 비트들에 대응되는 LDPC 디코더 입력 값들을 패딩된 비트를 나타내는 값으로 설정할 수 있다. 또한, 상기 도 15를 참고하여 설명한 본 발명의 실시 예에서, 상기 천공비트복원부(1530)는 천공된 비트의 위치를 판단하고, 해당 비트들을 천공된 비트를 나타내는 값으로 설정한다. 하지만, 본 발명의 다른 실시 예에 따라, 상기 제어부(1560)가 상기 천공된 비트의 위치를 판단하고, 상기 천공비트복원부(1530)는 상기 제어부(1560)가 지시하는 바에 따라 해당 비트들을 천공된 비트를 나타내는 값으로 설정할 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (32)

  1. 통신/방송 시스템에서 송신단의 동작 방법에 있어서,
    0-패딩될 비트될 비트들의 개수를 결정하는 과정과,
    모든 비트들이 0으로 패딩될 비트 그룹들의 개수(Npad)를 결정하는 과정과,
    단축 패턴(shortening pattern)에 의해 지시되는 0번째 내지 Npad-1 번째 비트 그룹들 내의 모든 비트들을 0으로 패딩하는 과정과,
    BCH(Bose Chaudhuri Hocquenghem) 정보 비트들에서 패딩되지 아니한 비트 위치들에 정보 비트들을 매핑하는 과정과,
    LDPC(Low Density Parity Check) 정보 비트들을 생성하기 위해 상기 BCH 정보 비트들을 BCH 부호화하는 과정과,
    0-패딩된 부호어(codeword)를 생성하기 위해 상기 LDPC 정보 비트들을 LDPC 부호화하는 과정을 포함하며,
    상기 단축 패턴은, 9, 8, 15, 10, 0, 12, 5, 27, 6, 7, 19, 22, 1, 16, 26, 20, 21, 18, 11, 3, 17, 24, 2, 23, 25, 14, 28, 4, 13, 29으로 정의되는 비트 그룹들의 순서로서 정의되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 비트 그룹들 각각은, 패리티 검사 행렬의 정보어에 대응되는 부분 행렬에서 열의 패턴이 반복되는 간격의 약수인 미리 정의된 개수의 비트들을 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    Npad 번째 비트 그룹에서 적어도 하나의 비트를 0으로 패딩하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 0-패딩된 코드워드의 정보 비트들에서 0-패딩된 비트들을 제거하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  5. 통신/방송 시스템에서 송신단의 동작 방법에 있어서,
    부호어(codeword)를 생성하기 위해 LDPC(Low Density Parity Check) 정보 비트들을 LDPC 부호화하는 과정과,
    상기 부호어의 패리티(parity) 비트들에서 천공(puncturing)될 비트들의 개수(Npunc)를 결정하는 과정과,
    모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc _ groups)를 결정하는 과정과,
    상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc _ groups)가 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 크거나 같으면, 상기 제2패리티 비트 그룹에 포함된 모든 패리티 비트들을 천공하는 과정과,
    제1천공 패턴(puncturing pattern)에 의해 지시되는 제1패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc _ groups-Qldpc2-1번째의 패리티 비트 그룹들 내의 모든 비트들을 천공하는 과정을 포함하며,
    상기 제1천공 패턴은 21, 17, 0, 24, 7, 10, 14, 12, 23, 1, 16, 3, 5, 26, 28, 19, 4, 15, 8, 2, 27, 20, 6, 9, 25, 13, 11, 18, 22, 29로 정의되는 패리티 비트 그룹들의 순서로서 정의되는 것을 특징으로 하는 방법.
  6. 제5항에 있어서,
    상기 제1패리티 부분의 Npunc _ groups-Qldpc2번째 비트 그룹에서 적어도 하나의 비트를 천공하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  7. 제5항에 있어서,
    상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc _ groups)가 상기 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 작으면, 제2천공 패턴에 의해 지시되는 제2패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc _ groups-1번째의 패리티 비트 그룹들 내의 모든 비트들을 천공하는 과정을 더 포함하며,
    상기 제2천공 패턴은 16, 41, 34, 11, 19, 6, 26, 44, 3, 47, 22, 10, 50, 39, 30, 14, 56, 28, 55, 21, 9, 40, 31, 51, 20, 17, 8, 25, 54, 18, 5, 33, 42, 12, 23, 49, 57, 1, 37, 52, 45, 36, 2, 32, 27, 48, 43, 29, 24, 0, 13, 38, 15, 58, 7, 53, 35, 4, 46, 59로 정의되는 패리티 비트 그룹들의 순서로서 정의되는 것을 특징으로 하는 방법.
  8. 제7항에 있어서,
    상기 제2패리티 부분의 Npunc _ groups번째 비트 그룹에서 적어도 하나의 비트를 천공하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  9. 제5항에 있어서,
    천공된 부호어를 송신하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  10. 통신/방송 시스템에서 수신단의 동작 방법에 있어서,
    단축(shortenning)된 부호어(codeword)를 수신하는 과정과,
    0-패딩된 비트들의 개수를 결정하는 과정과,
    모든 비트들이 0으로 패딩된 비트 그룹들의 개수(Npad)를 결정하는 과정과,
    단축 패턴(shortening pattern)에 의해 지시되는 0번째 내지 Npad-1번째 비트 그룹들 내의 모든 정보 비트들에 대응되는 LDPC(Low Density Parity Check) 디코더(decoder) 입력 값들을 단축된 LDPC 정보 비트들을 나타내는 값들로 설정하는 과정과,
    패딩되지 아니한 정보 비트들에 대응되는 LDPC 디코더 입력 값들을 수신된 단축된 부호어에 따라 설정하는 과정과,
    LDPC 정보 비트들을 생성하기 위해 상기 LDPC 디코더 입력 값들을 LDPC 복호화하는 과정과,
    BCH(Bose Chaudhuri Hocquenghem) 정보 비트들을 생성하기 위해 상기 LDPC 정보 비트들을 BCH 복호화하는 과정을 포함하며,
    상기 단축 패턴은, 9, 8, 15, 10, 0, 12, 5, 27, 6, 7, 19, 22, 1, 16, 26, 20, 21, 18, 11, 3, 17, 24, 2, 23, 25, 14, 28, 4, 13, 29으로 정의되는 비트 그룹들의 순서로서 정의되는 것을 특징으로 하는 방법.
  11. 제10항에 있어서,
    상기 비트 그룹들 각각은, 패리티 검사 행렬의 정보어에 대응되는 부분 행렬에서 열의 패턴이 반복되는 간격의 약수인 미리 정의된 개수의 비트들을 포함하는 것을 특징으로 하는 방법.
  12. 제10항에 있어서,
    Npad번째 비트 그룹의 일부 비트들에 대응되는 LDPC 디코더 입력 값들을 단축된 LDPC 정보 비트를 나타내는 값들로 설정하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  13. 통신/방송 시스템에서 수신단의 동작 방법에 있어서,
    천공(puncturing)된 부호어(codeword)를 수신하는 과정과,
    천공된 부호어의 LDPC(Low Density Parity Check) 패리티 비트들에서 천공된 비트들의 개수를 결정하는 과정과,
    모든 비트들이 천공된 패리티 비트 그룹의 개수(Npunc _ groups)를 결정하는 과정과,
    상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc _ groups)가 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 크거나 같으면, 상기 제2패리티 비트 그룹에 포함된 모든 패리티 비트들에 대응되는 LDPC 디코더(decoder) 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하는 과정과,
    제1천공 패턴(puncturing pattern)에 의해 지시되는 제1패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc _ groups-Qldpc2-1번째의 패리티 비트 그룹들 내의 모든 패리티 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하는 과정과,
    상기 LDPC 부호어의 천공되지 아니한 나머지 패리티 비트들에 대응되는 LDPC 디코더 입력 값들을 수신된 천공된 부호어의 수신 값에 따라 설정하는 과정을 포함하며,
    상기 제1천공 패턴은 21, 17, 0, 24, 7, 10, 14, 12, 23, 1, 16, 3, 5, 26, 28, 19, 4, 15, 8, 2, 27, 20, 6, 9, 25, 13, 11, 18, 22, 29로 정의되는 패리티 비트 그룹들의 순서로서 정의되는 것을 특징으로 하는 방법.
  14. 제12항에 있어서,
    상기 제1패리티 부분의 Npunc _ groups-Qldpc2번째 비트 그룹에서 적어도 하나의 비트에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  15. 제12항에 있어서,
    상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc _ groups)가 상기 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 작으면, 제2천공 패턴에 의해 지시되는 제2패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc _ groups-1번째의 패리티 비트 그룹들 내의 모든 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하는 과정을 더 포함하며,
    상기 제2천공 패턴은 16, 41, 34, 11, 19, 6, 26, 44, 3, 47, 22, 10, 50, 39, 30, 14, 56, 28, 55, 21, 9, 40, 31, 51, 20, 17, 8, 25, 54, 18, 5, 33, 42, 12, 23, 49, 57, 1, 37, 52, 45, 36, 2, 32, 27, 48, 43, 29, 24, 0, 13, 38, 15, 58, 7, 53, 35, 4, 46, 59로 정의되는 패리티 비트 그룹들의 순서로서 정의되는 것을 특징으로 하는 방법.
  16. 제15항에 있어서,
    상기 제2패리티 부분의 Npunc _ groups번째 비트 그룹에서 적어도 하나의 비트에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  17. 통신/방송 시스템에서 송신단 장치에 있어서,
    0-패딩될 비트될 비트들의 개수를 결정하고, 모든 비트들이 0으로 패딩될 비트 그룹들의 개수(Npad)를 결정하고, 단축 패턴(shortening pattern)에 의해 지시되는 0번째 내지 Npad-1 번째 비트 그룹들 내의 모든 비트들을 0으로 패딩하고, BCH(Bose Chaudhuri Hocquenghem) 정보 비트들에서 패딩되지 아니한 비트 위치들에 정보 비트들을 매핑하는 패딩부와,
    LDPC(Low Density Parity Check) 정보 비트들을 생성하기 위해 상기 BCH 정보 비트들을 BCH 부호화하고, 0-패딩된 부호어(codeword)를 생성하기 위해 상기 LDPC 정보 비트들을 LDPC 부호화하는 부호화부를 포함하며,
    상기 단축 패턴은, 9, 8, 15, 10, 0, 12, 5, 27, 6, 7, 19, 22, 1, 16, 26, 20, 21, 18, 11, 3, 17, 24, 2, 23, 25, 14, 28, 4, 13, 29으로 정의되는 비트 그룹들의 순서로서 정의되는 것을 특징으로 하는 장치.
  18. 제17항에 있어서,
    상기 비트 그룹들 각각은, 패리티 검사 행렬의 정보어에 대응되는 부분 행렬에서 열의 패턴이 반복되는 간격의 약수인 미리 정의된 개수의 비트들을 포함하는 것을 특징으로 하는 장치.
  19. 제17항에 있어서,
    상기 패딩부는, Npad 번째 비트 그룹에서 적어도 하나의 비트를 0으로 패딩하는 것을 특징으로 하는 장치.
  20. 제17항에 있어서,
    상기 0-패딩된 코드워드의 정보 비트들에서 0-패딩된 비트들을 제거하는 천공부를 더 포함하는 것을 특징으로 하는 장치.
  21. 통신/방송 시스템에서 송신단 장치에 있어서,
    부호어(codeword)를 생성하기 위해 LDPC(Low Density Parity Check) 정보 비트들을 LDPC 부호화하는 부호화부와,
    상기 부호어의 패리티(parity) 비트들에서 천공(puncturing)될 비트들의 개수(Npunc)를 결정하고, 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc _ groups)를 결정하고, 상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc _ groups)가 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 크거나 같으면, 상기 제2패리티 비트 그룹에 포함된 모든 패리티 비트들을 천공하고, 제1천공 패턴(puncturing pattern)에 의해 지시되는 제1패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc _ groups-Qldpc2-1번째의 패리티 비트 그룹들 내의 모든 비트들을 천공하는 천공부를 포함하며,
    상기 제1천공 패턴은 21, 17, 0, 24, 7, 10, 14, 12, 23, 1, 16, 3, 5, 26, 28, 19, 4, 15, 8, 2, 27, 20, 6, 9, 25, 13, 11, 18, 22, 29로 정의되는 패리티 비트 그룹들의 순서로서 정의되는 것을 특징으로 하는 장치.
  22. 제21항에 있어서,
    상기 천공부는, 상기 제1패리티 부분의 Npunc _ groups-Qldpc2번째 비트 그룹에서 적어도 하나의 비트를 천공하는 것을 특징으로 하는 장치.
  23. 제21항에 있어서,
    상기 천공부는, 상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc _ groups)가 상기 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 작으면, 제2천공 패턴에 의해 지시되는 제2패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc _ groups-1번째의 패리티 비트 그룹들 내의 모든 비트들을 천공하며,
    상기 제2천공 패턴은 16, 41, 34, 11, 19, 6, 26, 44, 3, 47, 22, 10, 50, 39, 30, 14, 56, 28, 55, 21, 9, 40, 31, 51, 20, 17, 8, 25, 54, 18, 5, 33, 42, 12, 23, 49, 57, 1, 37, 52, 45, 36, 2, 32, 27, 48, 43, 29, 24, 0, 13, 38, 15, 58, 7, 53, 35, 4, 46, 59로 정의되는 패리티 비트 그룹들의 순서로서 정의되는 것을 특징으로 하는 장치.
  24. 제23항에 있어서,
    상기 천공부는, 상기 제2패리티 부분의 Npunc _ groups번째 비트 그룹에서 적어도 하나의 비트를 천공하는 것을 특징으로 하는 장치.
  25. 제21항에 있어서,
    천공된 부호어를 송신하는 송신부를 더 포함하는 것을 특징으로 하는 장치.
  26. 통신/방송 시스템에서 수신단 장치에 있어서,
    단축(shortenning)된 부호어(codeword)를 수신하는 수신부와,
    0-패딩된 비트들의 개수를 결정하고, 모든 비트들이 0으로 패딩된 비트 그룹들의 개수(Npad)를 결정고, 단축 패턴(shortening pattern)에 의해 지시되는 0번째 내지 Npad-1번째 비트 그룹들 내의 모든 정보 비트들에 대응되는 LDPC(Low Density Parity Check) 디코더(decoder) 입력 값들을 단축된 LDPC 정보 비트들을 나타내는 값들로 설정하고, 패딩되지 아니한 정보 비트들에 대응되는 LDPC 디코더 입력 값들을 수신된 단축된 부호어에 따라 설정하는 단축 비트 복원부와,
    LDPC 정보 비트들을 생성하기 위해 상기 LDPC 디코더 입력 값들을 LDPC 복호화하고, BCH(Bose Chaudhuri Hocquenghem) 정보 비트들을 생성하기 위해 상기 LDPC 정보 비트들을 BCH 복호화하는 복호화부를 포함하며,
    상기 단축 패턴은, 9, 8, 15, 10, 0, 12, 5, 27, 6, 7, 19, 22, 1, 16, 26, 20, 21, 18, 11, 3, 17, 24, 2, 23, 25, 14, 28, 4, 13, 29으로 정의되는 비트 그룹들의 순서로서 정의되는 것을 특징으로 하는 장치.
  27. 제26항에 있어서,
    상기 비트 그룹들 각각은, 패리티 검사 행렬의 정보어에 대응되는 부분 행렬에서 열의 패턴이 반복되는 간격의 약수인 미리 정의된 개수의 비트들을 포함하는 것을 특징으로 하는 장치.
  28. 제26항에 있어서,
    상기 단축 비트 복원부는, Npad번째 비트 그룹의 일부 비트들에 대응되는 LDPC 디코더 입력 값들을 단축된 LDPC 정보 비트를 나타내는 값들로 설정하는 것을 특징으로 하는 장치.
  29. 통신/방송 시스템에서 수신단 장치에 있어서,
    천공(puncturing)된 부호어(codeword)를 수신하는 수신부와,
    천공된 부호어의 LDPC(Low Density Parity Check) 패리티 비트들에서 천공된 비트들의 개수를 결정하고, 모든 비트들이 천공된 패리티 비트 그룹의 개수(Npunc _ groups)를 결정하고, 상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc _ groups)가 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 크거나 같으면, 상기 제2패리티 비트 그룹에 포함된 모든 패리티 비트들에 대응되는 LDPC 디코더(decoder) 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하고, 제1천공 패턴(puncturing pattern)에 의해 지시되는 제1패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc _ groups-Qldpc2-1번째의 패리티 비트 그룹들 내의 모든 패리티 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하고, 상기 LDPC 부호어의 천공되지 아니한 나머지 패리티 비트들에 대응되는 LDPC 디코더 입력 값들을 수신된 천공된 부호어의 수신 값에 따라 설정하는 천공 비트 복원부를 포함하며,
    상기 제1천공 패턴은 21, 17, 0, 24, 7, 10, 14, 12, 23, 1, 16, 3, 5, 26, 28, 19, 4, 15, 8, 2, 27, 20, 6, 9, 25, 13, 11, 18, 22, 29로 정의되는 패리티 비트 그룹들의 순서로서 정의되는 것을 특징으로 하는 방법.
  30. 제29항에 있어서,
    상기 천공 비트 복원부는, 상기 제1패리티 부분의 Npunc _ groups-Qldpc2번째 비트 그룹에서 적어도 하나의 비트에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하는 것을 특징으로 하는 장치.
  31. 제29항에 있어서,
    상기 천공 비트 복원부는, 상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc _ groups)가 상기 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 작으면, 제2천공 패턴에 의해 지시되는 제2패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc _ groups-1번째의 패리티 비트 그룹들 내의 모든 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하며,
    상기 제2천공 패턴은 16, 41, 34, 11, 19, 6, 26, 44, 3, 47, 22, 10, 50, 39, 30, 14, 56, 28, 55, 21, 9, 40, 31, 51, 20, 17, 8, 25, 54, 18, 5, 33, 42, 12, 23, 49, 57, 1, 37, 52, 45, 36, 2, 32, 27, 48, 43, 29, 24, 0, 13, 38, 15, 58, 7, 53, 35, 4, 46, 59로 정의되는 패리티 비트 그룹들의 순서로서 정의되는 것을 특징으로 하는 장치.
  32. 제31항에 있어서,
    상기 천공 비트 복원부는, 상기 제2패리티 부분의 Npunc _ groups번째 비트 그룹에서 적어도 하나의 비트에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하는 것을 특징으로 하는 장치.
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