CN103988439A - 用于在通信/广播系统中传送和接收数据的装置和方法 - Google Patents

Abstract

本发明提供了一种用于在通信/广播系统中在使用奇偶校验测试矩阵来执行编码和解码的情况下执行缩短和打孔的装置和方法。在用于操作传输端的方方法中，确定要被0填充的比特的数目。确定所有比特都要被填充为0的比特组的数目N_pad。将通过缩短图案指示的第0个至第(N_pad-1)个比特组内的所有比特填充为0。将信息比特映射到博斯-查德胡里-霍昆格母(BCH)信息比特中的未填充的比特位置。对BCH信息比特进行BCH编码以生成LDPC信息比特。对LDPC信息比特进行LDPC编码以生成0填充的码字。这里，缩短图案以定义为9,8,15,10,0,12,5,27,6,7,19,22,1,16,26,20,21,18,11,3,17,24,2,23,25,14,28,4,13,29的比特组的序列来定义。

Description

用于在通信/广播系统中传送和接收数据的装置和方法

技术领域

本发明涉及通信/广播系统。

背景技术

在通信/广播系统中，链路性能可能由于信道的各种噪声和衰落现象以及符号间干扰(ISI)而显著劣化。因此，为了实现诸如下一代移动通信、数字广播、和移动因特网的需要大量数据处理和高可靠性的高速数字通信/广播系统，需要对用于克服噪声和衰落以及ISI的技术的开发。近来，作为克服噪声等的研究的一部分，正在积极进行对纠错码的研究，作为用于通过有效地恢复信息失真来提高通信和广播的可靠性的方法。

由Gallager在20世纪60年代首先提出的低密度奇偶校验(LDPC)码由于那时难以在技术级实现的复杂性而被忘记。然而，随着Berrou和Glavieux和Thitimajshima在1993年提出了示出接近香农信道容量的性能的turbo码，已经对turbo码的性能和特性进行了各种分析，并且已经对迭代解码和信道编码进行了基于图形的各种研究。在该动机下，在20世纪90年代末期重新研究了LDPC码，并且已经揭示了当通过对于LDPC码相对应的Tanner图形应用基于和积算法的迭代解码来执行解码时，获得接近香农信道容量的性能。

LDPC码通常被定义为奇偶校验矩阵，并且可以使用通常称为Tanner图形的二分图来表示。LDPC编码器接收由K_ldpc个比特组成的LDPC信息字，以生成由N_ldpc个比特组成的LDPC码字。在下文中，为了便于描述，假设接收到包括K_ldpc个比特的信息字，使得由N_ldpc个比特组成的码字被生成。即，当被LDPC编码时，则生成LDPC码字即，LDPC码字是由多个比特组成的比特串，并且LDPC码字比特意味着相应的比特。而且，LDPC信息字是由多个比特组成的比特串，并且信息比特意味着形成信息字的每个比特。就此，在系统码的情况下，配置LDPC码字 $c=[c_0,c_1,c_2,c_3,...,c_{N_{\mathrm{ldpc}}-1}]=[i_0,i_1,...,i_{K_{\mathrm{ddpc}}-1},p_0,p_1,...,p_{N_{\mathrm{parity}}-1}].$ 这里，是奇偶校验比特，并且奇偶校验比特的数目是N_parity＝N_ldpc-K_ldpc。

LDPC编码包括用于确定码字满足等式(1)的条件的处理。

H·c^T＝0 where $c=[c_0,c_1,c_2,...,c_{N_{\mathrm{ldpc}}-1}]...\left(1\right)$

在等式(1)中，H是奇偶校验测试矩阵，c是码字，c_i是码字的第i个比特，并且N_ldpc是码字长度。

奇偶校验测试矩阵H由N_ldpc个列组成，并且第i列意味着与第i个码字比特c_i相关。

通常，根据LDPC码，在信息字长度和码字长度已经被预先确定为K_ldpc和N_ldpc的情况下执行编码。因此，在输入比K_ldpc短的长度的信息字的情况下或者在生成比N_ldpc短的长度的码字的情况下，需要适当的方法。例如，在具有K_l长度的信息字被输入到编码器的情况下，传输末端缩短K_ldpc-K_l个比特。K_l比编码器所需要的信息字的长度K_ldpc短。而且，在所需要的奇偶校验位的长度N_txparity比奇偶校验位长度N_parity小的情况下，传输端打孔(puncture)N_parity-N_txparity个比特。N_txparity是实际传送的奇偶校验位的长度，并且基于传输所需要的K_l和编码速率来确定。

在考虑到信息字和奇偶校验位的长度的情况下缩短或打孔比特的一部分的情况下，码字的性能可能基于哪个比特被缩短或打孔而显着改变。因此，应该提出一种用于选择被缩短的比特和被打孔的比特使得优化的性能被保持的方法。

发明内容

本发明的一方面是至少解决上述问题和/或缺点，并且至少提供下述优点。因此，本发明的一方面是提供一种用于在保持通信/广播系统中的优化性能的同时选择被缩短和打孔的比特的装置和方法。

根据本发明的一方面，提供了一种用于操作通信/广播系统中的传输端的方法。该方法包括：确定要被0填充的比特的数目，确定所有比特都要被填充为0的比特组的数目N_pad，将通过缩短图案指示的第0个至第N_pad-1个比特组内的所有比特填充为0，将信息比特映射到博斯-查德胡里-霍昆格母(BCH)信息比特中的未填充的比特位置，对BCH信息比特进行BCH编码以生成LDPC信息比特，以及对LDPC信息比特进行LDPC编码以生成0填充的码字。这里，缩短的图案以定义为9,8,15,10,0,12,5,27,6,7,19,22,1,16,26,20,21,18,11,3,17,24,2,23,25,14,28,4,13,29的比特组的序列来定义。

根据本发明的另一方面，提供了一种用于操作通信/广播系统中的传输端的方法。该方法包括：对低密度奇偶校验(LDPC)信息比特进行LDPC编码以生成码字，确定要在码字的奇偶校验比特中打孔的比特的数目N_punc，确定所有比特都要被打孔的奇偶校验比特组的数目N_{punc_groups}，当所有比特都要被打孔的奇偶校验比特组的数目N_{punc_groups}等于或大于第二奇偶校验位部分中所包括的奇偶校验比特组的数目Q_ldpc2时，对包括在第二奇偶校验比特组中的所有奇偶校验比特进行打孔，以及对由第一打孔图案指示的第一奇偶校验位部分的第0个奇偶校验比特组至第N_{punc_groups}-Q_ldpc2-1个奇偶校验比特组内的所有比特进行打孔。这里，第一打孔图案以定义为21,17,0,24,7,10,14,12,23,1,16,3,5,26,28,19,4,15,8,2,27,20,6,9,25,13,11,18,22,29的奇偶校验比特组的序列来定义。

根据本发明的又一方面，提供了一种用于操作在通信/广播系统中的接收端的方法。该方法包括：接收缩短的码字，确定0填充的比特的数目，确定所有比特已经被填充为0的比特组的数目N_pad，对低密度奇偶校验(LDPC)解码器将与由缩短图案所指示的第0个至第N_pad-1个比特组内的所有信息比特相对应的输入值设置为表示缩短的LDPC信息比特的值，对LDPC解码器设置与基于接收到的缩短码字的未填充的信息比特相对应的输入值，对LDPC解码器的输入值进行LDPC解码以生成LDPC信息比特，以及对LDPC信息比特进行BCH解码以生成博斯-查德胡里-霍昆格母(BCH)信息比特。这里，缩短图案以定义为9,8,15,10,0,12,5,27,6,7,19,22,1,16,26,20,21,18,11,3,17,24,2,23,25,14,28,4,13,29的比特组的序列来定义。

根据本发明的又一方面，提供了一种用于操作通信/广播系统中的接收端的方法。该方法包括：接收打孔的码字，确定打孔的码字的低密度奇偶校验(LDPC)的奇偶校验比特当中的打孔比特的数目，确定所有比特已经被打孔的奇偶校验比特组的数目N_{punc_groups}，当所有比特要被打孔的奇偶校验比特组的数目N_{punc_groups}等于或大于第二奇偶校验位部分中所包括的奇偶校验比特组的数目Q_ldpc2时，对LDPC解码器将与第二奇偶校验比特组中所包括的所有奇偶校验比特相对应的输入值设置为表示打孔的奇偶校验比特的值，对LDPC解码器将与由第一打孔图案指示的第一奇偶校验位部分的第0个奇偶校验比特组至第N_{punc_groups}-Q_ldpc2-1个奇偶校验比特组内的所有奇偶校验比特相对应的输入值设置为表示打孔的奇偶校验比特的值，以及对LDPC解码器设置与基于接收到的打孔码字的接收值的LDPC码字的奇偶校验比特的未打孔的其余部分相对应的输入值。这里第一打孔图案以定义为21,17,0,24,7,10,14,12,23,1,16,3,5,26,28,19,4,15,8,2,27,20,6,9,25,13,11,18,22,29的奇偶校验比特组的序列来定义。

根据本发明的又一方面，提供了一种在通信/广播系统中的传输端的装置。该装置可以包括：填充单元，用于确定要被0填充的比特的数目，确定所有比特都要被填充为0的比特组的数目N_pad，将通过缩短图案指示的第0个至第N_pad-1个比特组内的所有比特填充为0，将信息比特映射到博斯-查德胡里-霍昆格母(BCH)信息比特中的未填充的比特位置；以及编码码器，用于对BCH信息比特进行BCH编码以生成LDPC信息比特，并且对LDPC信息比特进行LDPC编码以生成0填充的码字。这里，缩短图案以定义为9,8,15,10,0,12,5,27,6,7,19,22,1,16,26,20,21,18,11,3,17,24,2,23,25,14,28,4,13,29的比特组的序列来定义。

根据本发明的又一方面，提供了一种通信/广播系统中的传输端的装置。该装置可以包括：编码器，用于对低密度奇偶校验(LDPC)信息比特进行LDPC编码以生成码字；以及打孔单元，用于确定要在码字的奇偶校验比特中打孔的比特的数目N_punc，确定所有比特都要被打孔的奇偶校验比特组的数目N_{punc_groups}，当所有比特都要被打孔的奇偶校验比特组的数目N_{punc_groups}等于或大于第二奇偶校验位部分中所包括的奇偶校验比特组的数目Q_ldpc2时，对包括在第二奇偶校验比特组中的所有奇偶校验比特进行打孔，以及对由第一打孔图案指示的第一奇偶校验位部分的第0个奇偶校验比特组至第N_{punc_groups}-Q_ldpc2-1个奇偶校验比特组内的所有比特进行打孔。这里，第一打孔图案以定义为21,17,0,24,7,10,14,12,23,1,16,3,5,26,28,19,4,15,8,2,27,20,6,9,25,13,11,18,22,29的奇偶校验比特组的序列来定义。

根据本发明的另一方面，提供了一种通信/广播系统中的接收端的装置。该装置可以包括：接收机，用于接收缩短的码字；缩短比特恢复单元，用于确定0填充的比特的数目，确定所有比特已经被填充为0的比特组的数目N_pad，对低密度奇偶校验(LDPC)解码器将与由缩短图案所指示的第0个至第N_pad-1个比特组内的所有信息比特相对应的输入值设置为表示缩短的LDPC信息比特的值，对LDPC解码器设置与基于接收到的缩短码字的未填充的信息比特相对应的输入值；以及解码器，用于对LDPC解码器的输入值进行LDPC解码以生成LDPC信息比特，并且对LDPC信息比特进行BCH解码以生成博斯-查德胡里-霍昆格母(BCH)信息比特。这里，缩短图案以定义为9,8,15,10,0,12,5,27,6,7,19,22,1,16,26,20,21,18,11,3,17,24,2,23,25,14,28,4,13,29的比特组的序列来定义。

根据本发明的另一方面，提供了一种通信/广播系统中的接收端的装置。该装置可以包括：接收机，用于接收打孔的码字；以及打孔比特恢复单元，用于确定打孔的码字的低密度奇偶校验(LDPC)的奇偶校验比特当中的打孔比特的数目，确定所有比特已经被打孔的奇偶校验比特组的数目N_{punc_groups}，当所有比特要被打孔的奇偶校验比特组的数目N_{punc_groups}等于或大于第二奇偶校验位部分中所包括的奇偶校验比特组的数目Q_ldpc2时，对LDPC解码器将与第二奇偶校验比特组中所包括的所有奇偶校验比特相对应的输入值设置为表示打孔的奇偶校验比特的值，对LDPC解码器将与由第一打孔图案指示的第一奇偶校验位部分的第0个奇偶校验比特组至第(N_{punc_groups}-Q_ldpc2-1)个奇偶校验比特组内的所有奇偶校验比特相对应的输入值设置为表示打孔的奇偶校验比特的值，并且对LDPC解码器设置与基于接收到的打孔码字的接收值的LDPC码字的未打孔的奇偶校验比特相对应的输入值。这里，第一打孔图案以定义为21,17,0,24,7,10,14,12,23,1,16,3,5,26,28,19,4,15,8,2,27,20,6,9,25,13,11,18,22,29的奇偶校验比特组的序列来定义。

一种通信/广播系统可以通过在考虑到奇偶校验测试矩阵的情况下对列进行分组，并且与每列组相对应地基于比特组来进行打孔，来编码和解码各种长度的信息比特，并且同时保持优化性能。

对于本领域技术人员来说，从结合附图进行的公开了本发明的示例性实施例的下面的详细描述，本发明的其他方面、优点和显着特征将变得明显。

附图说明

从结合附图进行的以下描述中，本发明的特定示例性实施例的上述和其他方面、特征和优点将更加显而易见，在附图中：

图1是图示根据本发明的实施例的，在通信/广播系统处可用的奇偶校验测试矩阵示例的视图；

图2是图示根据本发明的实施例的通信/广播系统中的传输端的框图；

图3A至3C是图示根据本发明的实施例的通信/广播系统中的奇偶校验测试矩阵和码字之间的关系式的视图；

图4A和图4B是图示根据本发明的实施例的通信/广播系统中的信息比特的分组的视图；

图5A和图5B是图示根据本发明的实施例的通信/广播系统中的奇偶校验比特的分组的视图；

图6A和图6B是图示根据本发明的另一实施例的，在通信/广播系统处可用的奇偶校验测试矩阵的示例的视图；

图7A和图7B是图示根据本发明的另一实施例的，在通信/广播系统中的奇偶校验比特的分组的视图；

图8是图示根据本发明的实施例的通信/广播系统中的填充过程的视图；

图9是图示根据本发明的实施例的通信/广播系统中的打孔过程的视图；

图10是图示根据本发明的另一实施例的通信/广播系统中的打孔过程的视图；

图11是图示根据本发明的实施例的用于确定通信/广播系统中的奇偶校验测试矩阵的形式的过程的视图；

图12A和图12B是图示根据本发明的实施例的通信/广播系统中的传输端的操作过程的视图；

图13A和图13B是图示根据本发明的实施例的通信/广播系统中的接收端的操作过程的视图；

图14是图示根据本发明的实施例的通信/广播系统中的传输端的框图；

图15是图示根据本发明的实施例的通信/广播系统中的接收端的框图；

图16是图示根据本发明的实施例的通信/广播系统的性能的视图；以及

图17是图示根据本发明的实施例的通信/广播系统的性能的视图。

在附图中，相同的附图标记将被理解为指代相同的部分、组件和结构。

具体实施方式

参考附图的下面的描述被提供为辅助对如权利要求及其等价物定义的本发明的示例性实施例的全面理解。其包括用于辅助理解但仅仅被认为是示例性的各种具体细节。因此，本领域的普通技术人员将认识到，可以在不脱离本发明的范围和精神的情况下进行对这里描述的实施例的各种改变和修改。此外，为了清楚和简明而省略了公知的功能和结构的描述。

在下文中，本发明描述了一种在通信/广播系统中没有性能劣化的情况下缩短或打孔与LDPC码相对应的码字的一些比特的技术。

在下文中，本发明使用由作为洲数字广播标准和正在标准化的数字视频广播下一代手持式(DVB-NGH)系统中的一个的第二代地面数字视频广播(DVB-T2)来定义的术语和标题。然而，本发明不限定于该术语和标题，并且适用于执行编码和解码的其他系统。

本发明考虑在图1所示的结构的奇偶校验测试矩阵。在图1所示的奇偶校验测试矩阵具有码字按原样包括信息字的系统结构。在下文中，虽然基于图1的奇偶校验测试矩阵来描述本发明，但是本发明所适用的范围不限于图1的奇偶校验测试矩阵。

在图1中，N_ldpc是LDPC码字的长度，并且也是图1的奇偶校验测试矩阵的列的长度。K_ldpc是信息字的长度，并且也是图1的信息字部分矩阵110的列的长度。LDPC码字或信息字的长度是LDPC码字或信息字中所包括的比特的数目。因此，“信息字”可以用“信息比特”来表示。M是在与信息字相对应的部分矩阵110中以其来迭代列的图案的间隔，并且Q_ldpc是在与信息字相对应的部分矩阵110中以其来移位每一列的大小。M值和Q_ldpc值被确定为使得成立。在这一点，变为整数。M值和Q_ldpc值可以基于码字长度和编码速率来改变。

参考图1，奇偶校验测试矩阵被划分成与信息字相对应的部分矩阵110和与奇偶校验位相对应的部分矩阵120。与信息字相对应的部分矩阵110包括K_ldpc个列，并且与奇偶校验位相对应的部分矩阵120包括N_parity＝N_ldpc-K_ldpc个列。奇偶校验测试矩阵的行的数目与对应于奇偶校验位的部分矩阵120的列的数目N_ldpc-K_ldpc相同。

在包括奇偶校验测试矩阵的第K_ldpc个列至第(N_ldpc-1)列的奇偶校验位相对应的部分矩阵120中，具有权重1(即，值1)的元素的位置具有双对角结构。因此，排除了第(N_ldpc-1)列的列的其余部分的所有度是2，并且最后第(N_ldpc-1)列的度是1。

参考图1，在奇偶校验测试矩阵中，即，包括第0列至第(K_ldpc-1)列的信息字部分矩阵110的结构符合下述规则。首先，与奇偶校验测试矩阵中的信息字相对应的K_ldpc个列被划分成个列组。属于同一列组的列具有彼此移位了Q_ldpc的关系。第二，假设第列组的第0列的度是Di，并且1存在的各个行的位置是(权重-1)位于第i列组内的第j列中的行的索引如等式(2)中来确定。

$\begin{array}{c}{R}_{i,j}^{\left(k\right)}=(R_{i,(j-1)}^{\left(k\right)}+Q_{\mathrm{ldpc}})\mathrm{mod}(N_{\mathrm{ldpc}}-K_{\mathrm{ldpc}})\\ (k=\mathrm{0,1,2},...,D_i-1)(i=\mathrm{0,1},...,\frac{K_{\mathrm{ldpc}}}{M})(j=\mathrm{1,2},...,M)\end{array}...\left(2\right)$

其中是第k个(权重-1)存在于第i列组内的第j列中的行的索引，是第k个(权重-1)存在于第i列组内的第j-1列中的行的索引，Q_ldpc是在与信息字相对应的部分矩阵中以其移位每一列的大小，N_ldpc是LDPC码字的长度，K_ldpc是信息字的长度，D_i是属于第i列组的列的度，并且M是属于一个列组的列的数目。

根据等式(2)，揭示的是，仅当已知值时，第k(权重-1)存在于第i列组内的行的索引才是已知的。因此，当第k(权重-1)存在于每个列组内的第0列中的行的索引值被存储时，可以知道具有图1的结构的奇偶校验测试矩阵的(权重-1)所存在的列和行的位置可以是已知的。

根据上述规则，属于第i列组的列的所有度等同地是D_i。根据上述规则，存储关于奇偶校验测试矩阵的信息的LDPC码可以简单地如下表示。

作为特定示例，在N_ldpc是30，K_ldpc是15，并且Q_ldpc是3的情况下，(权重-1)位于三个列组的第0列的每一个中的行的位置信息可以被表达为如等式(3)的序列。如等式(3)中的序列可以用‘权重-1位置序列’来表示。

$R_{\mathrm{1,0}}^{\left(1\right)}=1,R_{\mathrm{1,0}}^{\left(2\right)}=2,R_{\mathrm{1,0}}^{\left(3\right)}=8,R_{\mathrm{1,0}}^{\left(4\right)}=10,$

$R_{\mathrm{2,0}}^{\left(1\right)}=0,R_{\mathrm{2,0}}^{\left(2\right)}=9,R_{\mathrm{2,0}}^{\left(3\right)}=13$

$R_{\mathrm{3,0}}^{\left(1\right)}=0,R_{\mathrm{3,0}}^{\left(2\right)}=14...\left(3\right)$

在等式(3)中，是第k(权重-1)存在于第i列组内的第0列的行的索引。

如等式(3)中的表示1存在于每个列组的第0列中的行的索引的(权重-1)位置序列可以更简单地表示以下表1。

表1

表1表示权重-1的位置，换言之，具有值1的元素的位置。第i个权重-1位置序列被表示为权重-1存在于属于第i列组的第0列中的行的索引。当使用表1时，可以生成30x15大小的奇偶校验测试矩阵的15x15大小的信息字部分矩阵。而且，因为15x15大小的奇偶校验位部分矩阵被预先确定为具有双对角结构，所以可以使用表1来生成30x15大小的奇偶校验测试矩阵。

除了具有图1的奇偶校验测试矩阵的码字长度N_ldpc和编码速率R之外，可以如以下表2中确定K_ldpc和M。

表2

Nldpc	R	Kldpc	M	Q
					4320	1/2	2160	72	30

在表3中给出了具有表2的参数的奇偶校验测试矩阵的示例。在表示奇偶校验测试矩阵中，通常可以排除以下表3中用‘i’标记的列组索引。

表3

在下文中，本发明描述了使用具有图1的结构的奇偶校验测试矩阵的LDPC码的编码处理。为了便于描述，本发明描述表3的奇偶校验测试矩阵作为示例。如上所述，LDPC码的编码处理确定满足奇偶校验测试矩阵和码字的积变为0的关系式的码字C。关于给定的奇偶校验测试矩阵，存在各种编码方法，并且下述编码处理仅仅是示例。

表3的第i行的序列顺序地表示关于第i列组的信息。即，作为特定示例，本发明说明在假定N_ldpc是4320，K_ldpc是2160，M是72并且Q_ldpc是30时，使用具有图1的结构的奇偶校验测试矩阵的LDPC编码处理。而且，为了便于描述，本发明将其长度是K_ldpc的信息比特表示为并且将其长度是N_ldpc-K_ldpc的奇偶校验位表示为

在步骤1中，编码器初始化奇偶校验比特。即， $p_0=p_1=p_2=...=p_{N_{\mathrm{ldpc}}-K_{\mathrm{ldpc}}-1}=0.$

在步骤2中，编码器累加在表3的第0行上表示的奇偶校验比特地址中的第0信息比特i₀。换言之，该编码器执行等式(4)的运算。

p₁₄₂＝p₁₄₂⊕i₀    p₁₁₀₇＝p₁₁₀₇⊕i₀

p₁₅₀＝p₁₅₀⊕i₀    p₁₃₁₅＝p₁₃₁₅⊕i₀

p₂₁₃＝p₂₁₃⊕i₀    p₁₅₀₉＝p₁₅₈₄⊕i₀

p₂₄₇＝p₂₄₇⊕i₀    p₁₅₈₄＝p₁₅₈₄⊕i₀

p₅₀₇＝p₅₀₇⊕i₀    p₁₆₁₂＝p₁₆₁₂⊕i₀

p₅₃₈＝p₅₃₈⊕i₀    p₁₇₈₁＝p₁₇₈₁⊕i₀

p₅₇₈＝p₅₇₈⊕i₀    p₁₉₃₄＝p₁₉₃₄⊕i₀

p₈₂₈＝p₈₂₈⊕i₀    p₂₁₀₆＝p₂₁₀₆⊕i₀

p₉₆₉＝p₉₆₉⊕i₀    p₂₁₁₇＝p₂₁₁₇⊕i₀

p₁₀₄₂＝p₁₀₄₂⊕i₀    ................(4)

在等式(4)中，i₀是第0信息比特，p_i是第i奇偶校验比特，并且⊕指二进制运算。根据二进制运算，1⊕1是0，1⊕0是1，0⊕1是1，并且0⊕0是0。

在步骤3中，编码器累加在关于M-1(＝71)个信息比特i_m(m＝1,2,…,71)的其余部分的奇偶校验比特地址上的第0信息比特i_m。就此，比特地址可以如以下等式(5)来确定。

{x+(m mod M)×Q_ldpc}mod(N_ldpc-K_ldpc)………………………………(5)

其中x是与第0信息比特i₀相关的奇偶校验比特累加器的地址值，M是在与信息字相对应的部分矩阵中以其来迭代列的图案的间隔，Q_ldpc是在与信息字相对应的部分矩阵中以其来移位每一列的大小，N_ldpc是LDPC码字的长度，并且K_ldpc是LDPC信息比特的长度。这里，M是72，并且Q_ldpc是30。

在等式(5)中，累加器的地址值与奇偶校验测试矩阵的第m列的权重-1所存在的行的索引相同。而且，Q_ldpc和M基于编码速率而不同的恒定值。在使用1/2的编码速率和图1的奇偶校验测试矩阵，并且由表3给出每个列组的第一列的1的位置信息的情况下，M是72，N_ldpc是4320，并且Q_ldpc是30。在该情况下，执行等式(6)的运算。

p₁₇₂＝p₁₇₂⊕i₁    p₁₁₃₇＝p₁₁₃₇⊕i₁

p₁₈₀＝p₁₈₀⊕i₁    p₁₃₄₅＝p₁₃₄₅⊕i₁

p₂₄₃＝p₂₄₃⊕i₁    p₁₅₃₉＝p₁₅₃₉⊕i₁

p₂₇₇＝p₂₇₇⊕i₁    p₁₆₁₄＝p₁₆₁₄⊕i₁

p₅₃₇＝p₅₃₇⊕i₁    p₁₆₄₂＝p₁₆₄₂⊕i₁

p₅₆₈＝p₅₆₈⊕i₁    p₁₈₁₁＝p₁₈₁₁⊕i₁

p₆₀₈＝p₆₀₈⊕i₁    p₁₉₆₄＝p₁₉₆₄⊕i₁

p₈₅₈＝p₈₅₈⊕i₁    p₂₁₃₆＝p₂₁₃₆⊕i₁

p₉₉₉＝p₉₉₉⊕i₁    p₂₁₄₇＝p₂₁₄₇⊕i₁

p₁₀₇₂＝p₁₀₇₂⊕i₁    ………………………………………………·(6)

在等式(6)中，i₁是第一信息比特，p_i是第i奇偶校验比特，并且⊕指二进制运算。根据二进制运算，1⊕1是0，1⊕0是1，0⊕1是1，并且0⊕0是0。

在步骤4中，编码器相对于第72信息比特i₇₂来累加关于在表3的第一行中的给定的奇偶校验比特地址的第72信息比特i₇₂。类似地，71个信息比特i_m(m＝72,74,…,143)的奇偶校验比特地址可以如以下等式(7)来确定。

{x+(m mod M)×Q_ldpc}mod(N_ldpc-K_ldpc)…………………………··(7)

其中x是与第72信息比特i₇₂相关的奇偶校验比特累加器的地址值，M是在与信息字相对应的部分矩阵中以其来迭代列的图案的间隔，Q_ldpc是在与信息字相对应的部分矩阵中以其来移位每一列的大小，N_ldpc是LDPC码字的长度，并且K_ldpc是LDPC信息比特的长度。这里，M是72，并且Q_ldpc是30。

在步骤5中，使用表3的新的行来确定关于72个新的信息比特的每个组的奇偶校验比特的地址。在对所有的信息比特执行上述处理之后，最后的奇偶校验比特如下确定。

在步骤6中，执行等式(8)的运算。就此，i被初始化为1。

p_i＝p_i⊕p_i-1,i＝1,2,…,N_ldpc-K_ldpc-1………………………………·(8)

其中p_i是第i奇偶校验比特，N_ldpc是LDPC码字的长度，K_ldpc是LDPC信息比特的长度，并且⊕指二进制运算。根据二进制运算，1⊕1是0，1⊕0是1，0⊕1是1，并且0⊕0是0。

在步骤7中，编码器将p_i(i＝0,1,2,…,N_ldpc-K_ldpc-1)的最终值确定为奇偶校验比特。

如上所述，与i₀相关的奇偶校验测试矩阵的列是与图1的结构相同的结构的奇偶校验测试矩阵中的第一列组的第一列。因此，在步骤2中，与i₀相关的奇偶校验比特地址与表3的第0行的索引相同，并且还与第0列组的第0列中1所位于的行的位置值相同。而且，属于第0列组的其他列的1所位于的行的位置可以通过等式(2)来表示，并且这可以通过等式(5)来表示，使得奇偶校验比特地址值可以被表示。即，表示奇偶校验测试矩阵的权重-1的位置的表3可以在编码处理期间用作奇偶校验比特地址值。

图2是图示根据本发明的实施例的通信/广播系统中的传输端的框图。

如图2所示，传输端包括控制器202、零(0)填充单元204、博斯-查德胡里-霍昆格母(BCH)编码器206、LDPC编码器208、和打孔单元210。编码器可以包括BCH编码器206和LDPC编码器208。替代地，编码器可以包括零填充单元204、BCH编码器206、LDPC编码器208和打孔单元210。

零填充单元204使信息比特中的至少一个比特填充有值0。即，零填充单元204通过使输入信息比特中的比特填充有至少一个零值来满足BCH编码器206的输入比特串长度。例如，零填充单元204可以确定至少一个零比特的位置，并且然后额外地在信息比特中填充。对于另一示例，零填充单元204可以用信息比特来替换全部都由0比特组成的BCH编码器206的输入比特串长度的0比特串中的非0比特位置的0比特。具体地，具有K_I长度的信息比特被输入到零填充单元204。零填充单元204从控制器202接收关于0填充的信息。关于0填充的信息包括要被填充为0的比特的数目，和要被填充为0的比特的位置中的至少一个。而且，零填充单元204使用关于0填充的信息，通过将比特填充为0来生成具有K_bch长度的BCH信息比特以下具体描述用于确定要被填充为0的比特的位置和数目的处理。

BCH编码器206生成(K_ldpc-K_bch)个BCH奇偶校验比特，并且通过对BCH信息比特执行BCH编码来生成BCH码字BCH码字是用于LDPC编码的LDPC信息比特，并且被输入到LDPC编码器208。因为BCH编码是公知的技术，并且在文献“Bose,R.C.；Ray-Chaudhuri,D.K.(1960年3月),"On A Class ofError Correcting Binary Group Codes",Information and Control3(1):68-79,ISSN0890-5401”等中被公开，所以将省略其具体描述。

LDPC编码器208通过对LDPC信息比特执行LDPC编码来生成LDPC码字即，LDPC编码器208使用奇偶校验测试矩阵来生成LDPC码字。

打孔单元210接收LDPC码字并且打孔在LDPC码字中的部分比特。打孔是指部分比特不被传送。基于情况，例如，在使用下述附加奇偶校验位的情况下，打孔可以指部分比特不被传送到与信息比特相同的帧。打孔单元210可以移除由零填充单元204填充的比特以及进行打孔。在该情况下，打孔单元210可以被表示为“零移除和打孔单元”。在排除了用于移除填充的比特的功能的情况下，还可以省略零填充单元204。即，替代在零填充单元204处填充比特并且生成BCH信息比特，控制器202可以从由LDPC编码器208使用的奇偶校验测试矩阵中移除对应于填充的比特的列。而且，移除了相应列的奇偶校验测试矩阵可以被存储在存储器中。因为对应于填充的比特的至少一个列被移除，所以即使省略了用于填充0比特以及移除填充的比特的处理，也可以获得相同的效果。

控制器202向零填充单元204提供用于确定要被填充为0的比特的位置和数目中的至少一个的信息，向BCH编码器206提供关于DCH奇偶校验比特的位置和数目中的至少一个的信息，向LDC编码器208提供编码速率、码字长度、奇偶校验测试矩阵等，并且向打孔单元210提供用于确定打孔的比特的位置和数目中的至少一个的信息。在打孔单元210具有零移除功能的情况下，如同对于零插入单元204的指示一样，控制器202向打孔单元210等提供用于确定要被填充为0的比特的位置和数目中的至少一个的信息。而且，在不需要零填充单元204、BCH编码器206以及打孔单元210的操作的情况下，控制器202可以控制零填充单元204、BCH编码器206和打孔单元210不进行操作。

在上述结构中，因为比特要由零填充单元204填充为0，并且然后通过打孔单元210移除填充为0的比特，所以填充为0的比特不被传送。在如上所述的编码之后在编码和移除填充的比特之前填充比特被称为缩短(shortening)。即，缩短包括在编码和移除填充为0的比特之前将比特填充为0。

在如图2所示的实施例的情况下，零填充单元204的输出被输入到BCH编码单元206。然而，根据本发明的另一实施例，BCH编码器206可以被省略。即，系统可能不使用BCH码。在该情况下，零填充单元204的输出可以被直接输入到LDPC编码器208。根据本发明的另一实施例，BCH编码器206和零填充单元204的位置可以相互改变。即，填充之前的第一信息比特可以被输入到BCH编码器206，BCH编码器206的输出可以被提供到零填充单元204，零填充单元204的输出可以被提供到LDPC编码器208。

根据本发明的实施例的传输端可以基于预先定义的索引序列来预先存储要被缩短或打孔的比特的位置信息，或者经由根据预先定义的规则的操作来确定位置信息，并且然后基于要缩短或打孔的比特的数目来选择在信息比特或LDPC码字中的缩短或打孔的对象比特的位置。在下文中，为了便于描述，本发明用“缩短的图案”来标识所缩短的比特的序列，并且用“打孔的图案”来表示打孔的比特的序列。缩短的图案和打孔的图案指打孔的奇偶校验比特组的序列或缩短的比特组的序列。

本发明确定缩短的图案和打孔的图案，以将缩短和打孔应用于可用长度的输入比特串，并且基于缩短/打孔的比特的数目和缩短/打孔的图案来选择缩短/打孔的比特。

以下描述缩短和打孔的特定示例。在输入到零填充单元204的信息比特的长度K_I是5的情况下，作为BCH编码器206的输入比特串的BCH信息比特的长度K_bch是8，作为LDPC编码器208的输入比特串的LDPC信息比特的长度K_ldpc是10，并且作为LDPC编码器208的输出比特串的LDPC码字的长度N_ldpc是20，缩短的比特的数目是3(＝8-5)。在这一点，缩短图案被定义为{7,1,4,6,2,8,3,5,0,9}，并且打孔图案被定义为{1,4,8,6,3,0,2,5,7,9}。假设打孔的比特的数目是4，如下执行缩短和打孔。

例如，当S＝[s₀,s₁,s₂,s₃,s₄]被输入到零填充单元204时，输出BCH信息比特M＝[m₀,m₁,m₂,m₃,m₄,m₅,m₆,m₇]。因为缩短比特数是3，所以使用缩短图案内的前三个值。因为缩短的图案内的前三个值是7、1、4，所以在位置m₇,m₁,m₄处执行缩短。换言之，在位置m₇,m₁,m₄处的比特将被填充为0，并且输入比特S＝[s₀,s₁,s₂,s₃,s₄]被顺序地映射到比特没有被填充的位置。即，从令填充单元204输出的BCH信息比特M＝[m₀,m₁,m₂,m₃,m₄,m₅,m₆,m₇]是S＝[s₀,0,s₁,s₂,0,s₃,s₄,0]。M被输入到BCH编码器206，并且输出LDPC编码器208的输入比特串，即，作为LDPC信息比特的BCH码字I_ldpc＝[i₀,i₁,i₂,i₃,i₄,i₅,i₆,i₇,i₈,i₉]。BCH码是系统码，并且BCH信息比特按原样存在于码字中。因此，LDPC信息比特，即，BCH码的输出比特串由以下等(9)来给出。

I_ldpc＝[i₀,i₁,i₂,i₃,i₄,i₅,i₆,i₇,i₈,i₉]＝{m₀,m₁,m₂,m₃,m₄,m₅,m₆,m₇,p_bch,0,p_bch,1}…………………………·(9)＝{s₀,0,s₁,s₂,0,s₃,s₄,0,p_bch,0,p_bch,1}

其中I_ldpc是BCH码字，i_j是作为LDPC信息比特的BCH码字的第j比特，m_j是包括填充为0的比特串的第j比特，并且是LDPC信息比特的第j个BCH信息比特，p_bch,j是LDPC信息比特的第j奇偶校验比特，并且s_j是信息比特的第j比特。

LDPC编码器208的输出比特串C_ldpc由以下等式(10)给出。

C_ldpc＝[c₀,c₁,…,c₁₉]＝[i₀,i₁,i₂,i₃,i₄,i₅,i₆,i₇,i₈,i₉,p₀,p₁,p₂,p₃,p₄,p₅,p₆,p₇,p₈,p₉]＝[s₀,0,s₁,s₂,0,s₃,s₄,0,p_bch,0,p_bch,1,p₀,p₁,p₂,p₃,p₄,p₅,p₆,p₇,p₈,p₉]……………………………………………………………(10)

其中C_ldpc是LDPC码字，c_j是LDPC码字的第j比特，i_j是作为LDPC信息比特的BCH码字的第j比特，s_j是LDPC信息比特的第j个BCH信息比特，p_bch,j是LDPD信息比特的第j奇偶校验比特，并且p_j是LDPC码字的第j奇偶校验比特。

作为LDPC码字的输出比特串C_ldpc被输入到打孔单元210，由零填充单元204填充为0的比特被移除，并且基于打孔图案来打孔四个奇偶校验比特。因为打孔图案内的前四个值是1、4、8、6，所以p₁,p₄,p₈,p₆被打孔。在该情况下，缩短和打孔的输出比特由以下等式(11)给出。

[s₀,s₁,s₂,s₃,s₄,p_bch,0,p_bch,1,p₀,p₂,p₃,p₅,p₆,p₇,p₉]………………·……·(11)

其中s_j是信息比特的第j比特，p_bch,j是作为LDPC信息比特的BCH码字的第j奇偶校验比特，并且p_j是LDPC码字的第j奇偶校验比特。

如上所述，在对可变长度的信息比特S执行缩短和打孔的情况下，传输端确定缩短图案和打孔图案，并且使用与缩短图案和打孔图案中的缩短和打孔的比特的数目相对应的值来确定缩短和打孔的比特的位置。

具体地，在基于具有图1的结构的奇偶校验测试矩阵来执行LDPC编码的情况下，可以基于信息比特和奇偶校验比特的组来确定缩短和打孔的比特的序列。即，本发明通过包括预定数目的比特的多个比特组来划分信息比特和奇偶校验比特，确定关于比特组的缩短和打孔的组的序列，并且然后基于在比特组的基础上所确定的缩短图案和打孔图案来以所需要的比特数目对比特进行缩短和打孔。

在上述缩短和打孔处理中，对BCH编码器206的输入比特执行填充，并且BCH编码器206的输入比特的序列与LDPC编码器208的输入比特的序列相同。而且，因为LDPC码和BCH码的连接的性能示出了LDPC码字的性能更占优势，可以基于LDPC码字的特性来确定缩短的序列。具体地，在确定缩短的序列中，LDPC码基于具有图1的结构的奇偶校验测试矩阵的情况下，可以基于与奇偶校验测试矩阵的列组相对应的信息比特组来确定缩短序列。

在下文中，本发明描述了在奇偶校验测试矩阵和缩短/打孔之间的关系，并且详细描述了用于使用图1的结构的奇偶校验测试矩阵来执行LDPC编码从而确定系统的缩短图案和打孔图案的处理。

图3A至图3C图示了根据本发明的实施例的通信/广播系统中的奇偶校验测试矩阵和码字之间的关系式。

图3A图示了在奇偶校验测试矩阵和码字之间的关系。如上所述，满足条件H·c^T＝0，码字c＝[c₀,c₁,c₂,c₃,c₄,c₅,c₆,c₇]中的c₀,c₁,c₂,c₃是信息比特，并且c₄,c₅,c₆,c₇是奇偶校验比特。当该条件H·c^T＝0被不同地表示时，如图3B所示。参考图3B，奇偶校验测试矩阵H和码字c的积可以被表示为每个码字比特和奇偶校验测试矩阵的每一列的积的和。即，H·c^T＝0由码字比特和奇偶校验测试矩阵的各个行的线性组合组成。即，在码字比特c_i(0≤i≤7)是‘0’的情况下，奇偶校验测试矩阵的第i列h_i是乘以‘0’，使得h_i与其没有被线性组合时是相同的。即，在比特c_i被缩短的情况下，c_i＝0，使得产生与在奇偶校验测试矩阵中删除第i列h_i时相同的效果。因此，确定要缩短比特是与确定奇偶校验测试矩阵的列当中要删除的列等效的问题。而且，虽然本发明已经基于将比特填充为0、并且然后对其进行编码、并且移除编码的比特当中的填充的比特的缩短处理，但是这与基于已经从其移除与填充为0的比特相对应的列的奇偶校验测试矩阵来执行编码是相同的。

在下述缩短处理中，本发明将比特被填充为0的位置的序列定义为缩短图案，将比特填充为0并且然后对其进行编码，并且基于缩短图案来从码字移除填充的比特。然而，根据本发明的另一实施例，缩短图案可以用于确定在其中输入到码字的信息比特被输入的位置的序列，而不是比特被填充为0的位置的序列。缩短图案表示比特被填充为0的位置的序列。因此，可以使用缩短图案来获得码字中的信息比特所映射到的位置的序列。即，当以相反顺序读取缩短图案时，获得信息比特所映射到的位置的序列。因此，缩短处理可以通过下述步骤来执行：以缩短图案的相反顺序确定在其中输入到码字的信息比特被映射到的位置，将‘0’映射到信息比特没有映射到的比特并对其进行编码，并且然后从码字中移除0已经被映射到的比特。

而且，在下述打孔处理中，本发明将选择打孔的比特的序列定义为打孔图案，并且根据打孔图案来对比特进行打孔。然而，根据本发明的另一实施例，打孔图案可以用于确定没有被打孔的比特的序列，而不是要被打孔的比特的位置的序列。因为打孔图案表示打孔的比特的序列，所以当以相反的顺序读取打孔图案时候，获得未打孔的比特的序列。因此，打孔处理可以通过以打孔图案的相反顺序来确定没有被打孔的比特，并且对比特的其余部分进行打孔来执行。具体地，在对固定长度而不是可变长度执行打孔的情况下，可以基于打孔图案来确定未打孔的比特。

另外，参考图3C，可以针对每一行来表示奇偶校验测试矩阵H和码字c的积。即，可以使用四个等式531-534来表示4个行。在缩短的比特的情况下，当仅知道缩短的比特的位置时，传输端和接收端可以知道‘0’已经被输入。然而，在打孔的比特的情况下，即使知道打孔的位置，接收端也无法知道相关比特是‘0’还是‘1’，使得接收端将相关比特作为未知值进行处理。因此，与打孔的比特相关的列的位置上包括‘1’的行的等式可能被影响。因此，在确定打孔的比特的情况下，应当考虑与奇偶校验测试矩阵中的打孔的比特相关的列的位置上包括‘1’的行的特征。

奇偶校验测试矩阵的列的位置被改变的情况简单地与码字比特的位置被改变的情况相同。因此，在奇偶校验测试矩阵的列的位置被改变的情况下，当缩短的信息比特的位置和打孔的奇偶校验比特的位置以相同图案改变时，可以确保相同的性能。在该情况下，码字集合不改变。例如，如图3B所示，假设当奇偶校验测试矩阵的列是h₀,h₁,h₂,h₃,h₄,h₅,h₆,h₇时，缩短的比特的位置是c₀,c₃。当列的位置被改变为[h′₀,h′₁,h′₂,h′₃,h′₄,h′₅,h′₆,h′₇]＝[h₂,h₁,h₄,h₅,h₇,h₆,h₃,h₀]时，，奇偶校验测试矩阵的第0列被改变为第7列，并且第3列被改变为第6列，使得当c′₇,c′₆被缩短时，可以确保相同的性能。

如上所述，在输入信息比特的长度K_I和输出的码字长度K_I+N_txparity小于LDPC码字的信息比特长度K_ldpc和码字长度N_ldpc的情况下，应用缩短和打孔。通常，可以在码字c₀至内的所有比特当中或者在码字的奇偶校验比特当中选择打孔的比特。在下文中，描述了在假设仅在奇偶校验比特当中选择打孔比特的情况。就此，在输入信息比特长度K_I是可变的情况下，即，在K_I等于或大于1并且等于或小于K_ldpc的情况下，需要对于可变长度的缩短和打孔的序列。即，应当定义用于将缩短一个比特的情况成为缩短K_ldpc-1个比特的情况的缩短图案，以及用于打孔一个比特的情况成为打孔N_parity-1个比特的情况的打孔图案。

在下文中，本发明描述了用于以奇偶校验测试矩阵具有图1的结构的前提下，基于比特组来确定缩短和打孔序列的处理，并且具体描述了缩短和打孔序列。

首先，如下确定用于信息比特的缩短序列。

对于所有的BCH信息比特每个比特组可以用以下等式(12)来表示。

对于0≤j<N_group………………………(12)

其中X_j是第j个比特组，m_k是BCH信息比特的第k个BCH信息比特，M是在图1中所示的形式的奇偶校验测试矩阵的一个列组中所包括的列的数目，并且是一个比特组中所包括的比特的数目，是不超过x的最大整数，例如，K_bch是BCH信息比特的长度，N_group是比特组的数目并且是是超过x的最小整数，例如，是3。

在如等式(12)配置比特组的情况下，如图4A和图4B所示给出比特组。参考图4A和图4B，每个比特组包括M个比特，并且最后一个比特组包括a×M-(K_ldpc-K_bch)个比特。这里，a是并且是指BCH码的奇偶校验比特被包括在其中的组的数目的值。图4A图示了a是1的情况，并且图4B图示了a是2情况。在不使用BCH码的系统的情况下，明显的是K_bch和K_ldpc是相同的。

本发明定义了基于比特组的缩短图案。就此，如上所述，因为BCH信息比特是与LDPC信息比特当中的排除了BCH码的奇偶校验比特的其余比特相同，所以本发明在考虑到LDPC信息比特的情况下确定缩短的序列。就此，本发明基于给定的奇偶校验测试矩阵来确定缩短的序列。以下描述用于基于给定的奇偶校验测试矩阵来确定缩短的序列的处理。

在图1所示的结构的奇偶校验测试矩阵中，信息字部分矩阵110可以被划分成由M个连续列组成的列组。因此，与由M个比特组成的列组内的每一列相对应的LDPC信息比特可以如等式(12)地由信息比特组来形成。

即，图4A的第0比特组对应于图1的第0列组。而且，第0比特组包括至少一个比特，并且图4A的第0比特组内每个比特对应于图1的第0列组内的每一列。而且，图4A的第i个比特组包括与图1的第i列组内的列相对应的比特。因此，可以通过基于奇偶校验测试矩阵中的列组来确定要删除的列组的序列从而确定缩短图案。换言之，缩短图案可以是将列组的删除序列切换为对应于每个列组的信息比特组的序列。

缩短图案意味着缩短的比特的序列或缩短的比特组的序列。在缩短图案被定义为比特组的序列的情况下，可以变化地定义每个缩短的比特组内的缩短的比特的序列。因为属于同一组的比特具有相同的度和相同的周期性能，所以可以获得与基于比特来确定缩短序列的方法相同的性能。

接下来，如下确定关于奇偶校验比特的打孔序列。

图5A和图5B图示了根据本发明的实施例的通信/广播系统中的奇偶校验比特的分组。图5A和5B假设了使用图1中所示的结构的奇偶校验测试的情况。

如图5A所示，所有的LDPC奇偶校验比特被划分成由M个比特组成的Q_ldpc个组。这里，Q_ldpc与通过使奇偶校验比特的数目N_parity＝N_ldpc-K_ldpc除以M所获得的值相同。每个奇偶校验比特组可以由以下等式(13)来定义。

P_j＝{p_k|(k mod Q_ldpc)＝j,0≤k<N_ldpc-K_ldpc}对于0≤j<Q_ldpc………··(13)

其中P_j是第j个奇偶校验比特组，p_k是第k个奇偶校验比特，Q_ldpc是奇偶校验比特组的数目，N_ldpc是LDPC码字的长度，并且K_ldpc是LDPC码的信息比特的长度。即，指示每个奇偶校验比特组的比特的数目的奇偶校验比特组的大小是M，并且奇偶校验比特组的数目是Q_ldpc。

如图5B所示，当根据以下等式(14)转换奇偶校验比特时，可以配置由等式(15)定义的奇偶校验比特组。等式(14)产生奇偶校验比特的交织效果。

对于0≤s<M,0≤t<Q_ldpc………………………………(14)

其中d_j是转换后的第j个奇偶校验比特，p_j是转换之前的第j个奇偶校验比特，并且Q_ldpc是奇偶校验比特组的数目。

对于0≤j<Q_ldpc………………··(15)

其中p_j是转换前的第j个奇偶校验比特组，d_k是转换后的第k个奇偶校验比特，M是包括在图1中所示的形式的奇偶校验测试矩阵的一个列组中的列的数目，N_ldpc是LDPC码字的长度，K_ldpc是LDPC信息比特的长度，并且Q_ldpc是奇偶校验比特组的数目。即，每个奇偶校验比特组的大小是M，并且奇偶校验比特组的数目是Q_ldpc。

在等式(14)和等式(15)中表示的形成第j个奇偶校验比特组p_j的奇偶校验比特是相同的。换言之，形成每个奇偶校验比特组的奇偶校验比特不改变。然而，当根据等式(14)转换奇偶校验比特的位置时，基于转换后的比特d_j的连续比特被配置为一组，使得处理方面的便利性增加。基于奇偶校验比特组来对奇偶校验比进行打孔可以在甚至没有等式(14)、等式(15)以及图5A和图5B的转换过程的情况下被执行。

由于相同的奇偶校验比特组内的比特具有相同的度和相同的周期特性，所以当基于组来确定打孔图案时，确保了与基于比特来寻找优化的打孔图案相同的性能。因此，本发明基于奇偶校验比特组来确定打孔图案。

图6A和6B图示了根据本发明的另一实施例的在通信/广播系统处可用的奇偶校验测试矩阵的示例。

图6A和图6B的奇偶校验测试矩阵是图1的奇偶校验测试矩阵的扩展形式，并且可以在本发明意在支持具有较低的编码速率的码字的同时包括基于图1的奇偶校验测试矩阵而编码的码字时进行使用。例如，传输端可以在需要高编码速率时使用第一奇偶校验测试矩阵来执行编码，并且可以在需要低编码速率时使用扩展的第二奇偶校验测试矩阵。对于另一示例，传输端可以在输入短长度的信息比特时使用第一奇偶校验测试矩阵来执行编码，并且在输入长的长度的信息比特时使用扩展的第二奇偶校验测试矩阵来执行编码。

参考图6A，奇偶校验测试矩阵包括第一部分矩阵610、第二部分矩阵620、第三部分矩阵630、第四部分矩阵640、第五部分矩阵650和第六部分矩阵660。6个部分矩阵当中的第一部分矩阵610与图1的信息字部分矩阵110相同，并且第二部分矩阵620与图1的奇偶校验位部分矩阵120相同。而且，由第二部分矩阵620、第三部分矩阵630、第五部分矩阵650和第六部分矩阵660组成的矩阵形成奇偶校验位部分，并且具有双对角结构。

为了便于描述，本发明用“第一奇偶校验测试矩阵”表示由第一部分矩阵610和第二部分矩阵620形成的矩阵。“第一奇偶校验测试矩阵”与图1中所示的奇偶校验测试矩阵的结构相同。而且，本发明用“第二奇偶校验测试矩阵”表示由第一部分矩阵610、第二部分矩阵620、第三部分矩阵630、第四部分矩阵640、第五部分矩阵650和第六部分矩阵660形成的矩阵。即，在图6A所示的部分矩阵当中，第一部分矩阵610和第二部分矩阵620被包括在第一奇偶校验测试矩阵和第二奇偶校验测试矩阵二者中，而第三部分矩阵630、第四部分矩阵640、第五部分矩阵650和第六部分矩阵660被排他地仅包括在第二奇偶校验测试矩阵中。

以下具体描述图6A中所示的奇偶校验测试矩阵。在图6A中，K_ldpc是信息字的长度，并且基于第一奇偶校验测试矩阵编码的码字由第一LDPC码字来表示。N_ldpc是第一LDPC码字的长度，并且N_ldpc2表示基于第二奇偶校验测试矩阵来编码的LDPC码字的长度。这里，码字或信息字的长度表示被包括在码字或信息字中的比特的数目。

对应于信息字的第一部分矩阵610和第四部分矩阵640包括N_ldpc个列，并且对应于第一奇偶校验位的第二部分矩阵620和第五部分矩阵650包括N_parity＝N_ldpc-K_ldpc个列。而且，对应于第二奇偶校验位的第三部分矩阵630和第六部分矩阵660包括M_IR＝N_ldpc2-N_ldpc个列。第一奇偶校验测试矩阵的行的数目与对应于第一奇偶校验位的第二部分矩阵620和第五部分矩阵650的列的数目相同。第二奇偶校验测试矩阵的行的数目与N_parity+M_IR＝N_ldpc2-K_ldpc相同。

图6B更详细地图示了奇偶校验测试矩阵的结构。在与包括奇偶校验测试矩阵的第K_ldpc列至第(N_ldpc2-1)列的“第二奇偶校验位部分”相对应的由第二部分矩阵620、第三部分矩阵630、第五部分矩阵650和第六部分矩阵660形成的矩阵中，具有权重-1的元素，即值1，的位置具有双对角结构。因此，与“第二奇偶校验位部分”相对应的由第二部分矩阵620、第三部分矩阵630、第五部分矩阵650和第六部分矩阵660中所包括的列当中的排除了第(N_ldpc2-1)列的其余列的所有度都是2，并且第(N_ldpc2-1)列的度是1。

包括与奇偶校验测试矩阵中的信息字相对应的第一部分矩阵610的部分矩阵的结构，即，包括第0列至第(K_ldpc-1)列和第0行至第(N_ldpc-K_ldpc-1)行的部分矩阵的结构，符合下述规则。首先，对应于奇偶校验测试矩阵中的信息字的K_ldpc个列属于基于M的相同的组，并且总共被划分成个列组。属于相同列组的列具有彼此移位了Q_ldpc1的关系。即，Q_ldpc具有与图1的Q_ldpc相同的意义。

同样地，包括与奇偶校验测试矩阵中的信息字相对应的第四部分矩阵640的部分矩阵的结构，即，包括第0列至第(K_ldpc-1)列和第(N_ldpc-K_ldpc)行至第(N_ldpc-K_ldpc2-1)行的部分矩阵的结构，符合下述规则。首先，对应于奇偶校验测试矩阵中的信息字的K_ldpc个列属于基于M的相同的组，并且总共被划分成个列组。属于相同的列组的列具有彼此移位了Q_ldpc2的关系。

即，第四部分矩阵640具有与第一部分矩阵610类似的形式，并且表示形成第一部分矩阵610和第四部分矩阵640的列组的列的数目的M值是相同的。M是在对应于信息字的第一部分矩阵610和第四部分矩阵640中以其来迭代列的图案的间隔，并且Q_ldpc1是在第一部分矩阵610中以其来移位每一列的大小。整数M和Q_ldpc1的值满足关系而且，Q_ldpc2是在第四部分矩阵640中以其来移位每一列的大小。整数M和Q_ldpc2的值满足关系就此，也是整数。M,Q_ldpc1,Q_ldpc2的具体值可以基于码字长度和编码率来改变。

虽然已经参考图6A和图6B描述奇偶校验测试矩阵，但是图6A和图6B的奇偶校验测试矩阵是本发明可以适用于的奇偶校验测试矩阵的示例，并且本发明的范围不限于此。

如上所述，对应于奇偶校验测试矩阵中的信息字的第一部分矩阵610的结构，即，包括第0列至第(K_ldpc-1)列和第0行至第(N_ldpc-K_ldpc-1)行的部分矩阵的结构，符合下述规则。首先，对应于奇偶校验测试矩阵中的信息字的K_ldpc个列属于基于M的相同的组，并且总共被划分成个列组。属于相同的列组的列具有彼此移位了Q_ldpc1的关系。第二，假设第列组的第0列的度是并且1所存在的各个行的位置是并且在第i列组内的第j列中权重-1所位于的行的索引可以由以下等式(16)来确定。

$\begin{array}{c}{R}_{i,j}^{(1,k)}=\{R_{i,0}^{(1,k)}+\left(j\mathrm{mod}M\right)\&times;Q_{\mathrm{ldpc}1}\}\mathrm{mod}(N_{\mathrm{ldpc}}-K_{\mathrm{ldpc}})\\ (k=\mathrm{0,1,2},...,D_i-1)(i=\mathrm{0,1},...,\frac{K_{\mathrm{ldpc}}}{M})(j=\mathrm{1,2},...,M)\end{array}...\left(16\right)$

其中是第i列组内的第j列中第k(权重-1)所存在于的行的索引，是第i列组内的第0列中第k(权重-1)所存在于的行的索引，N_ldpc是第一LDPC码字的长度，K_ldpc是信息字的长度，是属于第i列组的列的度，并且M是属于一个列组的列的数目。根据上述规则，属于第i列组的列的所有度都与相同。

如上所述，对应于奇偶校验测试矩阵中的信息字的包括第四部分矩阵640的部分矩阵的结构，即，包括第0列至第(K_ldpc-1)列和第(N_ldpc-K_ldpc)行至第(N_ldpc2-K_ldpc-1)行的部分矩阵的结构，符合下述规则。首先，对应于奇偶校验测试矩阵中的信息字的K_ldpc个列属于基于M的相同的组，其中，所述M与第一部分矩阵610的相同，并且总共被划分成个列组。属于相同的列组的列具有彼此移位了Q_ldpc2的关系。第二，假设第列组的第0列的度是并且1所存在的各个行的位置是并且在第i列组内的第j列中权重-1所位于的行的索引可以由以下等式(17)来确定。

$\begin{array}{c}{R}_{i,j}^{(2,k)}\\ =(N_{\mathrm{ldpc}}-K_{\mathrm{ldpc}})+\{R_{i,0}^{(2,k)}-(N_{\mathrm{ldpc}}-K_{\mathrm{ldpc}})+\left(j\mathrm{mod}M\right)\&times;Q_{\mathrm{ldpc}2}\}\mathrm{mod}{M}_{\mathrm{IR}}\\ (k=\mathrm{0,1,2},...,D_i^2-1)(i=\mathrm{0,1},...,\frac{K_{\mathrm{ldpc}}}{M})(j=\mathrm{1,2},...,M)\end{array}..\left(17\right)$

其中是第四部分矩阵640中的第i列组内的第j列中第k(权重-1)所存在的行的索引，是第四部分矩阵640中的第i列组内的第0列中第k(权重-1)所存在的行的索引，N_ldpc是第一LDPC码字的长度，N_ldpc2是第二LDPC码字的长度，K_ldpc是信息字的长度，是属于第i列组的列的度，M是属于一个列组的列的数目，并且M_IR是第二奇偶校验比特的数目并且是N_ldpc2-N_ldpc。根据上述规则，属于第i列组的列的所有度都与相同。

根据该规则，可以如下简单描述存储关于奇偶校验测试矩阵的信息的LDPC码。作为特定示例，在N_ldpc是30的情况下，N_ldpc2是60，K_ldpc是15，并且M是5，并且并且第一部分矩阵610的三个列组的第0列中权重-1所位于的行的位置可以被表示为等式(18)的序列。等式(18)的序列可以用“权重-1位置序列”来表示。

$\begin{array}{c}{R}_{\mathrm{1,0}}^{\left(\mathrm{1,1}\right)}=1,R_{\mathrm{1,0}}^{\left(\mathrm{1,2}\right)}=2,R_{\mathrm{1,0}}^{\left(\mathrm{1,1}\right)}=8,R_{\mathrm{1,0}}^{\left(\mathrm{1,2}\right)}=10\\ R_{\mathrm{2,0}}^{\left(\mathrm{1,1}\right)}=0,R_{\mathrm{2,0}}^{\left(\mathrm{1,2}\right)}=9,R_{\mathrm{2,0}}^{\left(\mathrm{1,2}\right)}=13\\ R_{\mathrm{3,0}}^{\left(\mathrm{1,1}\right)}=0,R_{3,0}^{\left(\mathrm{1,1}\right)}=14\end{array}...\left(18\right)$

其中是第i列组内的第j列中第k(权重-1)所存在的行的索引。

第四部分矩阵640的三个列组的第0列中权重-1所位于的行的位置信息可以被表示为等式(19)的序列。等式(19)的序列可以用“权重-1位置序列”来表示。

$\begin{array}{c}{R}_{\mathrm{1,0}}^{\left(\mathrm{2,1}\right)}=17,R_{\mathrm{1,0}}^{\left(\mathrm{2,2}\right)}=19\\ R_{\mathrm{2,0}}^{\left(\mathrm{2,1}\right)}=18,R_{\mathrm{2,0}}^{\left(\mathrm{2,2}\right)}=25\\ R_{\mathrm{3,0}}^{(2,1)}=30\end{array}...\left(19\right)$

其中是第i列组内的第j列中第k(权重-1)所存在的行的索引。

表示每个列组的第0列中1所位于的行的索引的、如等式(19)中的权重-1位置序列可以更简单地如以下表4中来表示。

表4

i	第i列组的第0列中‘1’所位于的行的索引
		0	1 2 8 10 17 19
1	0 9 13 18 25
		2	0 14 30

表4示出了奇偶校验测试矩阵中具有权重-1(即值1)的元素的位置。第i权重-1位置序列被表示为属于第i列组的第0列中权重-1所存在的行的索引。与属于第四部分矩阵740的1的位置相关的信息可以被表达为单独的表。即，如表5和图5B中所示，相对于第一奇偶校验测试矩阵，分开地表示了用于权重-1的信息字第二奇偶校验测试矩阵中额外需要的关于权重-1的信息字。

表5

i	第i列组的第0列中‘1’所位于的行的索引
		0	1 2 8 10
1	0 9 13
		2	0 14

表6

i	第i列组的第0列中‘1’所位于的行的索引
		0	17 19
1	18 25
		2	30

相对于具有在图6A和图6B中所示的奇偶校验测试矩阵的第一LDPC码字的长度N_ldpc，第二LDPC码字的长度N_ldpc2、第一LDPC码字的R₁、第二LDPC码字R₂、以及编码速率R，LDPC信息比特的长度K_ldpc和上述变量M,Q_ldpc1,Q_ldpc2可以如以下表7来确定。

表7

Nldpc

Nldpc2

R1

R2

Kldpc

M

Qldpc1

Qldpc2

4320

8640

1/2

1/4

2160

72

30

60

表示奇偶校验测试矩阵的权重-1的位置的实施例可以通过使用具有表7的参数并且具有在图6A和图6B中所示的结构的奇偶校验测试矩阵，并且通过如上所述地表示每个列组的第0列中的权重-1的行索引来如以下表8中所示。在表示奇偶校验测试矩阵中，在表8中用‘i’标记的列组的索引通常被排除。

表8

在表8中表示的数字包括表2中表示的、图1中所示的结构的奇偶校验测试矩阵的权重-1的位置的数目。如上所述，表8还可以分开地表示关于第一奇偶校验测试矩阵的权重-1的信息以及关于第二奇偶校验测试矩阵的权重-1的信息。

在下文中，本发明描述了基于在图6A和6B中图示的形式的奇偶校验测试矩阵的编码处理的。在下文中，为了便于描述，在假设表示关于图6A和图6B中所示的形式的奇偶校验测试矩阵的信息以及如表8中的每个列组的第0列中权重-1所存在的行的索引的情况下对本发明进行描述。即，LDPC码的信息比特的数目K_ldpc是2160，第一LDPC码字比特的数目N_ldpc是4320，第二LDPC码字比特的数目N_ldpc2是8640，M是72，Q_ldpc1是30，Q_ldpc2是60，第一LDPC编码速率R₁是1/2，第二LDPC编码速率R₂是1/4，第一奇偶校验比特的数目是N_ldpc-K_ldpc(＝2160)，第二奇偶校验比特的数目是N_ldpc2-N_ldpc＝4320，并且第一奇偶校验比特的数目和第二奇偶校验比特的数目的和是6480。然而，下述编码处理还适用于其他编码速率、其他码字长度、以及其他奇偶校验测试矩阵。“第一奇偶校验比特”可以用“第一奇偶校验位部分”来表示。“第二奇偶校验比特”可以用“第二奇偶校验位部分”来表示。

码字可以用等式(20)来表示。

$\begin{array}{c}\mathrm{\&Lambda;}=[{\mathrm{\&lambda;}}_0,{\mathrm{\&lambda;}}_1,{\mathrm{\&lambda;}}_2,...,{\mathrm{\&lambda;}}_{N_{\mathrm{ldpc}2}-1}]\\ =[i_0,i_1,...,i_{K_{\mathrm{ldpc}}-1},p_0,p_1,...,p_{N_{\mathrm{ldpc}2}-K_{\mathrm{ldpc}}-1}]\\ =[i_0,i_1,...,i_{K_{\mathrm{ldpc}}-1},p_0^1,p_1^1,...,p_{N_{\mathrm{ldpc}}-K_{\mathrm{ldpc}}-1}^1,p_0^2,p_1^2,...,p_{N_{\mathrm{ldpc}2}-N_{\mathrm{ldpc}}-1}^2]\end{array}...\left(20\right)\begin{array}{}\end{array}$

在等式(20)中，奇偶校验比特由“第一奇偶校验比特” $[p_0,p_1,...,p_{N_{\mathrm{ldpc}}-K_{\mathrm{ldpc}}-1}]=[p_0^1,p_1^1,...,p_{N_{\mathrm{ldpc}}-K_{\mathrm{ldpc}}-1}^1]$ 和“第二奇偶校验比特”组成。“第二奇偶校验比特”可以用“增量冗余(IR)奇偶校验比特”来表示。λ_i是第i个码字比特，i_i是第i个信息比特，p_i是第i个奇偶校验比特，是第i个第一奇偶校验比特，并且是第i个第二奇偶校验比特。“第一奇偶校验比特”是通过仅基于第一奇偶校验测试矩阵执行编码来获得的。即，在希望获取其编码速率相对高的码字的情况下，编码器可以通过仅使用第一奇偶校验测试矩阵来生成第一奇偶校验比特以生成第一LDPC码字。相反，在希望获得其编码速率低的码字的情况下，编码器可以通过使用第二奇偶校验测试矩阵来将第一奇偶校验比特生成为第二奇偶校验比特以生成第二LDPC码字。以上已经描述了用于仅基于第一奇偶校验测试矩阵来生成第一奇偶校验比特的处理。

在下文中，本发明描述了用于接收信息比特来生成包括“第一奇偶校验比特”和“第二奇偶校验比特”的奇偶校验比特 $[p_0,p_1,...,p_{N_{\mathrm{ldpc}2}-K_{\mathrm{ldpc}}-1}].$

在步骤1中，编码器如以下等式(21)将所有的奇偶校验比特初始化为0。

$p_0=p_1=...=p_{N_{\mathrm{ldpc}2}-K_{\mathrm{ldpc}}-1}=0...\left(21\right)$

其中p_i是第i个奇偶校验比特，K_ldpc是LDPC信息比特的数目，并且N_ldpc2是第二LDPC码字比特的数目。

在步骤2中，编码器累加在表7的第0行上表示的奇偶校验比特地址上的第0信息比特。换言之，编码器执行以下等式(22)的运算。

p₁₄₂＝p₁₄₂⊕i₀    p₁₁₀₇＝p₁₁₀₇⊕i₀    p₂₅₃₆＝p₂₅₃₆⊕i₀

p₁₅₀＝p₁₅₀⊕i₀    p₁₃₁₅＝p₁₃₁₅⊕i₀    p₂₇₄₈＝p₂₇₄₈⊕i₀

p₂₁₃＝p₂₁₃⊕i₀    p₁₅₀₉＝p₁₅₈₄⊕i₀    p₃₀₇₃＝p₃₀₇₃⊕i₀

p₂₄₇＝p₂₄₇⊕i₀    p₁₅₈₄＝p₁₅₈₄⊕i₀    p₆₁₈₁＝p₆₁₈₁⊕i₀

p₅₀₇＝p₅₀₇⊕i₀    p₁₆₁₂＝p₁₆₁₂⊕i₀    p₆₁₈₆＝p₆₁₈₆⊕i₀

p₅₃₈＝p₅₃₈⊕i₀    p₁₇₈₁＝p₁₇₈₁⊕i₀    p₆₁₉₂＝p₆₁₉₂⊕i₀

p₅₇₈＝p₅₇₈⊕i₀    p₁₉₃₄＝p₁₉₃₄⊕_i0

p₈₂₈＝p₈₂₈⊕i₀    p₂₁₀₆＝p₂₁₀₆⊕i₀

p₉₆₉＝p₉₆₉⊕i₀    p₂₁₁₇＝p₂₁₁₇⊕i₀

p₁₀₄₂＝p₁₀₄₂⊕i₀

………………………………………………·(22)

其中i₀是第0信息比特，p_i是第i奇偶校验比特，并且⊕指二进制运算。根据二进制运算，1⊕1是0，1⊕0是1，0⊕1是1，并且0⊕0是0。如等式(22)中所示，第一奇偶校验位地址到第19奇偶校验位地址与等式(4)中所示的相同。

在步骤3中，关于M-1(＝7)个信息比特i_m(m＝1,2,…,71)的其余部分，编码器累加奇偶校验比特地址上的第0信息比特i_m。此时，奇偶校验比特地址可以如以下等式(23)或等式(24)所示。

{x+(m mod72)×Q_ldpc1}mod(N_ldpc-K_ldpc)如果x<N_ldpc-K_ldpc……………(23)

其中x是与信息比特相关的奇偶校验比特累加器的地址值，Q_ldpc是在奇偶校验测试矩阵的第一部分矩阵中以其来移位每一列的大小，N_ldpc是第一LDPC码字的长度，并且K_ldpc是LDPC信息比特的长度。

N_ldpc-K_ldpc+{x-(N_ldpc-K_ldpc)+(m mod72)×Q_ldpc2}mod M_IR…………··(24)

如果x≥N_ldpc-K_ldpc

其中N_ldpc是第一LDPC码字的长度，并且K_ldpc是LDPC信息比特的长度，x是与信息比特相关的奇偶校验比特累加器的地址值，并且Q_ldpc2是在专用于第二奇偶校验测试矩阵的信息字部分中以其来移位每一列的大小，并且M_IR是第二奇偶校验比特的数目并且是(N_ldpc2-N_ldpc)。这里，M_IR可以是4320，N_ldpc可以是4320，Q_ldpc1可以是30，并且Q_ldpc2可以是60。

在等式(23)和等式(24)中，x是与信息比特i_m相关的奇偶校验比特累加器的地址值，并且与表8的第0行相同。此外，x是{142,152,…,6181,6186,6192}。而且，等式(20)是从表示奇偶校验测试矩阵的1的位置的等式(15)和等式(16)得到的。而且，M,Q_ldpc1,Q_ldpc2是基于编码速率而不同的恒定值。编码速率R1是1/2，R2是1/4，并且使用图6A和图6B中所示的形式的奇偶校验测试矩阵，并且在每个列组的1的位置信息与表8中相同的情况下，M是72，Q_ldpc1是30，并且Q_ldpc2是60。

在步骤4中，相对于72个信息比特的每个组，使用地址表的新的行来确定奇偶校验比特的地址。

在步骤5中，在对所有的信息比特执行上述处理之后，如下确定最后的奇偶校验比特。执行等式(25)的运算。在这一点，i被初始化为1。

p_i＝p_i⊕p_i-1,i＝1,2,…,N_ldpc2-K_ldpc-1..................................(25)

其中p_i是第i奇偶校验比特，N_ldpc2是第二LDPC码字的长度，K_ldpc是LDPC信息比特的长度，并且⊕指二进制运算。根据二进制运算，1⊕1是0，1⊕0是1，0⊕1是1，并且0⊕0是0。

编码器将p_i(i＝0,1,2,…,N_ldpc2-K_ldpc-1)的最终值确定作为奇偶校验比特。

如上所述，与i₀相关的奇偶校验测试矩阵的列是与图6所示的结构的奇偶校验测试矩阵中的第一列组的第一列。因此，在步骤2中，与i₀相关的奇偶校验比特地址与表8的第0行的索引相同，并且还与第0列组的第0列中1所位于的行的位置值相同。而且，在步骤3中，属于第0列组的其他列的1所位于的行的位置可以通过等式(16)怀柔等式(17)来表示。而且，行的位置可以由等式(23)和等式(24)来表示，使得可以表示奇偶校验比特地址值。即，表示奇偶校验测试矩阵的权重-1的位置的表8可以在编码期间用作奇偶校验比特地址值。

如上所述，可以基于在图6A和图6B中所示的形式的奇偶校验测试矩阵来执行编码。如上所述，图6A和图6B中所示的奇偶校验测试矩阵被划分成信息字部分和奇偶校验位部分(包括第一奇偶校验位部分和第二奇偶校验位部分二者)，信息字部分可以由多个列组组成，并且奇偶校验测试矩阵的信息字部分的权重-1所存在的信息可以基于每个列组的第0列的权重-1所存在的行的索引值来表示。而且，基于每个列组的第0列的权重-1所存在于的行的索引值来表示奇偶校验比特地址，并且在编码处理期间对其进行使用。而且，在仅需要第一奇偶校验比特的情况下，可以仅基于具有图1的结构的奇偶校验测试矩阵或图6A和图6B的奇偶校验测试矩阵中的第一奇偶校验测试矩阵部分来执行编码，并且在需要第一奇偶校验比特和第二奇偶校验比特的情况下，可以基于图6A和图6B的第二奇偶校验测试矩阵来执行编码。仅基于第一奇偶校验测试矩阵部分来执行编码的处理和用于仅基于第二奇偶校验测试矩阵部分来执行编码的处理与在编码处理期间不对大于N_ldpc-K_ldpc的奇偶校验比特地址执行编码以及不执行等式(24)的处理相同。

以下参考图2来描述在基于图6A和图6B中图示的形式的奇偶校验测试矩阵来执行编码时的缩短和打孔。

在输入到零填充单元204的信息比特的长度K_I是5的情况下，BCH编码器206的输入比特串的长度K_bch是8，LDPC编码器208的输入比特串的长度K_ldpc是10，LDPC编码器208的输出比特串的长度N_ldpc是20，并且N_ldpc2是40，缩短的比特的数目(K_bch-K_l)是3(＝8-5)。就此，假定缩短图案被定义为{7,1,4,6,2,8,3,5,0,9}，第一奇偶校验比特的打孔图案被为{1,4,8,6,3,0,2,5,7,9}，第二奇偶校验比特的打孔图案被定义为{0,2,4,6,8,10,12,14,16,18,1,3,5,7,9,11,13,15,17,19}，并且打孔比特的数目是24，如下执行缩短和打孔。

图2的BCH编码器206的输出比特串与上述相同。关于LDPC编码器208的输入比特串[i₀,i₁,i₂,i₃,i₄,i₅,i₆,i₇,i₈,i₉]的LDPC编码器208的输出比特串C_ldpc由以下等式(26)给出。

$\begin{array}{c}{C}_{\mathrm{ldpc}2}=[c_0,c_0,...,c_{39}]\\ =[i_0,i_1,i_2,i_3,i_4,i_5,i_6,i_7,i_8,i_9,p_0,p_1,...,p_9,p_{10},p_{11},...,p_{29}]\\ =[i_0,i_1,i_2,i_3,i_4,i_5,i_6,i_7,i_8,i_9,p_0^1,p_1^1,...,p_9^1,p_0^2,p_1^2,...,p_{19}^2]\\ =[s_0,0,s_1,s_2,{0,s}_3,s_4,0,p_{\mathrm{bch},0},p_{\mathrm{bch},1},p_0^1,p_1^1,...,p_9^1,p_0^2,p_1^2,...,p_{19}^2]\end{array}...\left(26\right)$

其中C_ldpc2是第二LDPC码字，c_j是第二LDPC码字的第j比特，i_j是BCH码字的第j比特，s_j是信息比特的第j比特，p_bch,j是BCH码字的第j奇偶校验比特，是LDPC码字的第j第一奇偶校验比特，并且是LDPC码字的第j第二奇偶校验比特。

输出比特列C_ldpc2被输入到打孔单元210，填充的比特由零填充单元204移除，并且根据打孔图案来对24个奇偶校验比特进行打孔。就此，第一打孔图案应用于第一奇偶校验位，并且第二打孔图案应用于第二奇偶校验位。而且，按优先级对第二奇偶校验比特进行打孔，并且然后对第一奇偶校验比特进行打孔。即，因为已经假定打孔比特的数目是24，所以对所有的20个第二奇偶校验比特进行打孔。因为第一打孔图案内的前4个值是1、4、8、6，所以通过以下等式(27)来给出输出比特串。

$[s_0,s_1,s_2,s_3,s_4,p_{\mathrm{bch},0},p_{\mathrm{bch},1},p_0^1,p_2^1,p_3^1,p_5^1,p_7^1,p_9^1]...\left(27\right)$

其中s_j是信息比特的第j比特，p_bch,j是BCH码字的第j个奇偶校验比特，并且是LDPC码字的第j个第一奇偶校验比特。

具体地，在基于图6A和6B中示出的结构的奇偶校验测试矩阵来执行LDPC编码的情况下，可以基于信息比特组来确定缩短和打孔的比特的序列。即，本发明将形成码字的信息比特和校验位比特划分成包括预定数目的比特的多个信息比特组，并且相对于信息比特组到奇偶校验比特组确定缩短和打孔的组的序列，并且然后基于在组的基础上所确定的缩短图案和打孔图案来以所需要的数目对比特进行缩短和打孔。而且，本发明识别第一奇偶校验比特和第二奇偶校验比特以确定打孔图案，并且在执行打孔时按优先级对第二奇偶校验比特进行打孔。

接下来，如下确定奇偶校验比特的打孔序列。

图7A和图7B图示了根据本发明的另一实施例的通信/广播系统中的奇偶校验比特的分组。具体地，图7A和图7B图示了使用具有图6的奇偶校验测试矩阵的结构的奇偶校验测试矩阵的情况。

如图7A中所示，LDPC码的奇偶校验比特包括“第一奇偶校验比特”和“第二奇偶校验比特”“第一奇偶校验比特”或“第一奇偶校验位部分”被划分成由M个比特组成的Q_ldpc1个奇偶校验比特组。这里，Q_ldpc1与通过使第一奇偶校验比特的数目(N_parity1＝N_ldpc-K_ldpc)除以M所获得的值相同。“第一奇偶校验比特”的相应第一奇偶校验位组或奇偶校验比特组可以由以下等式(28)来定义。

$P_j^1=\left\{p_k^1\right|\left(k\mathrm{mod}{Q}_{\mathrm{ldpc}1}\right)=j,0\&le;k<N_{\mathrm{ldpc}}-K_{\mathrm{ldpc}}\}$ 对于0≤j<Q_ldpc1………··(28)

其中是第一奇偶校验位部分中的第j个第一奇偶校验比特组或第j个奇偶校验比特组，是第k个第一奇偶校验比特，Q_ldpc1是第一奇偶校验比特组的数目，N_ldpc是第一LDPC码字的长度，并且K_ldpc是LDPC信息比特的长度。即，指示每个第一奇偶校验比特组的比特的数目的第一奇偶校验比特组的大小是M，并且第一奇偶校验比特组的数目是Q_ldpc1。

“第二奇偶校验比特”被划分成由M个比特组成的Q_ldpc2个第二奇偶校验比特组，或“第二奇偶校验位部分”的奇偶校验比特组。这里，Ql_dpc2与通过使奇偶校验比特的数目(N_IR＝N_ldpc2-K_ldpc)除以M所获得的值相同。各个第二奇偶校验位组可以由以下等式(29)来定义。

$P_j^2=\left\{p_k^2\right|\left(k\mathrm{mod}{Q}_{\mathrm{ldpc}2}\right)=j,0\&le;k<N_{\mathrm{ldpc}2}-K_{\mathrm{ldpc}}\}$ 对于0≤j<Q_ldpc2………··(29)

其中第二奇偶校验位部分中的第j个第二奇偶校验比特组或第j个奇偶校验比特组，是第k个第二奇偶校验比特，Q_ldpc2是第二奇偶校验比特组的数目，N_ldpc2是第二LDPC码字的长度，并且K_ldpc是LDPC信息比特的长度。即，指示每个第二奇偶校验比特组的比特的数目的第二奇偶校验比特组的大小是M，并且第二奇偶校验比特组的数目是Q_ldpc2。

如图7B所示，当根据以下等式(30)转换“第一奇偶校验比特”时，可以配置由等式(31)定义的第一奇偶校验比特组。等式(30)导致奇偶校验比特的交织效果。

对于0≤s<M,0≤t<Q_ldpc1………………………………(30)

其中是转换后的第j个第一奇偶校验比特，是转换之前的第j个第一奇偶校验比特，并且Q_ldpc1是第一奇偶校验比特组的数目。

对于0≤j<Q_ldpc1………………··(31)

其中是第j个第一奇偶校验比特组，是转换后的第k个第一奇偶校验比特，M是被包括在图6B中所示的形式的奇偶校验测试矩阵的一个列组中的列的数目，N_ldpc是第一LDPC码字的长度，并且K_ldpc是LDPC信息比特的长度。即，每个第一奇偶校验比特组的大小是M，并且第一奇偶校验比特组的数目是Q_ldpc1。

如图7B所示，当根据以下等式(32)转换“第二奇偶校验比特”时，可以配置由等式(33)定义的第二奇偶校验比特组。等式(32)导致奇偶校验比特的交织效果。

对于0≤s<M,0≤t<Q_ldpc2………………………………(32)

其中是转换后的第j个第二奇偶校验比特，是转换之前的第j个第二奇偶校验比特，并且Q_ldpc2是第二奇偶校验比特组的数目。

对于0≤j<Q_ldpc2………………··(33)

其中是第j个第二奇偶校验比特组，是转换后的第k个第二奇偶校验比特，M是被包括在图6B中所示的形式的奇偶校验测试矩阵的一个列组中的列的数目，N_ldpc2是第二LDPC码字的长度，并且N_ldpc是第一LDPC码字的长度。即，每个第二奇偶校验比特组的大小是M，并且第二奇偶校验比特组的数目是Q_ldpc2。

在上文中，奇偶校验比特已经被划分“第一奇偶校验比特”和“第二奇偶校验比特”然而，在奇偶校验比特不被划分成第一奇偶校验比特和第二奇偶校验比特的情况下，奇偶校验比特可以如以下等式(34)被表示为奇偶校验比特组。

$P_j^1=\left\{p_k^1\right|\left(k\mathrm{mod}{Q}_{\mathrm{ldpc}1}\right)=j,0\&le;k<N_{\mathrm{ldpc}}-K_{\mathrm{ldpc}}\}$ 对于0≤j<Q_ldpc1

$P_{Q_{\mathrm{ldpc}1}+j}=\left\{p_k\right|\left(k\mathrm{mod}{Q}_{\mathrm{ldpc}2}\right)=j,N_{\mathrm{ldpc}}-K_{\mathrm{ldpc}}\&le;k<N_{\mathrm{ldpc}2}-K_{\mathrm{ldpc}}\}$

对于0≤j<Q_ldpc2..............(34)

其中是第j个第一奇偶校验比特组，是第k个第一奇偶校验比特，Q_ldpc1和Q_ldpc2的和是奇偶校验比特组的数目，并且是(N_ldpc2-K_ldpc)/M，Q_ldpc1是第一奇偶校验比特组的数目，Q_ldpc2是第二奇偶校验比特组的数目，N_ldpc2是第二LDPC码字的长度，N_ldpc是第一LDPC码字的长度，并且K_ldpc是LDPC信息比特的长度。即，指示每个就校验比特组的比特的数目的奇偶校验比特组的大小是M，并且奇偶校验位组的数目是Q_ldpc1+Q_ldpc2。

如图7B所示，当根据以下(35)转换“奇偶校验比特”时，可以配置由等式(36)定义的奇偶校验比特组。等式(35)导致奇偶校验比特的交织效果。

$d_{M\&CenterDot;t+s}=p_{Q_{\mathrm{ldpc}}\&CenterDot;s+t}\mathrm{for}0\&le;s<M,0\&le;t<Q_{\mathrm{ldpc}1}$

$d_{(N_{\mathrm{ldpc}}-K_{\mathrm{ldpc}})+M\&CenterDot;t+s}=p_{(N_{\mathrm{ldpc}}-K_{\mathrm{ldpc}})+Q_{\mathrm{ldpc}2}\&CenterDot;s+t}$ 对于0≤s<M,0≤t<Q_ldpc2…………………(35)

其中d_j是转换后的第j个奇偶校验比特，p_j是转换之前的第j个奇偶校验比特，M奇偶校验比特组的数目，Q_ldpc1是第一奇偶校验比特组的数目，并且Q_ldpc2是第二奇偶校验比特组的数目。

对于0≤j<Q_ldpc1+Q_ldpc2……………··(36)

其中p_j是第j个奇偶校验比特组，d_k是转换后的第k个奇偶校验比特，M是奇偶校验比特组的大小，N_ldpc2是第二LDPC码字的长度，K_ldpc是LDPC信息比特的长度，并且Q_ldpc1+Q_ldpc2是奇偶校验比特组的数目。

在等式(28)和(31)中，形成第j个第一奇偶校验比特组P_j1的奇偶校验比特是相同的。换言之，形成每个第一奇偶校验比特组的奇偶校验比特不改变。然而，当根据等式(30)转换第一奇偶校验比特的位置时，基于转换后的比特的连续比特被配置为一个奇偶校验比特组，使得在处理方面的便利性增加。而且，在等式(29)和等式(33)中，形成第j个第二奇偶校验比特组的奇偶校验比特是相同的。换言之，形成每个第二奇偶校验比特组的第二奇偶校验比特不改变。然而，当根据等式(32)转换第二奇偶校验比特的位置时，基于转换后的比特的连续比特被配置为一个奇偶校验比特组，使得在处理方面的便利性增加。而且，在等式(34)和等式(36)中，形成第j个奇偶校验比特组P_j的奇偶校验比特是相同的。换言之，形成每个奇偶校验比特组的奇偶校验比特不改变。然而，当根据等式(35)转换第二奇偶校验比特的位置时，基于转换后的比特d_l的连续比特被配置为一个奇偶校验比特组，使得在处理方面的便利性增加。

由于相同的第一奇偶校验比特组到第二奇偶校验比特组内的比特具有相同的度和相同的周期特性，所以当基于组来确定打孔图案时，确保了与基于比特来发现优化的打孔图案相同的性能。因此，本发明基于奇偶校验比特组来确定打孔图案。

可以根据以下规则来确定本发明的实施例的缩短图案和打孔图案。

[规则1]相对于给定长度(N_ldpc,K_ldpc)或(N_ldpc,N_ldpc2,K_ldpc)的代码，在信息比特的数目是固定的和可变的情况下，不同的缩短图案和打孔图案被定义。在信息比特的数目是固定的情况下，确定仅关于一个长度的优化的缩短打孔图案是足够的。然而，在信息比特的数目是可变的情况下，相对于多个长度需要优化的缩短图案和优化的打孔图案。

[规则2]定义了基于调制方案而变化的缩短图案和打孔图案。

[规则3]定义了基于缩短和打孔比率的不同的缩短图案和不同的打孔图案。例如，缩短的比特的数目和打孔的比特的数目之间的关系可以如等式(37)应用。在该情况下，缩短和打孔比率基于常数A和常数B来确定。

其中N_punc是打孔比特的数目，N_short是缩短比特的数目，A和B是确定缩短和打孔比率的常数。A是大于0的常数并且指示打孔和缩短的比率。即，A的值与编码速率相关。B可以是正整数、负整数或0，并且是校正系数。值A和值B可以基于输入比特的数目而改变。明显的是，实际打孔的比特的数目N_punc可以在考虑到调制方案和传输方案的情况下基于等式(37)所得到的值N_punc来校正。例如，为了使实际传送的码字比特的数目是形成调制方案的比特的倍数，可以校正基于等式(37)获得的N_punc。

根据等式(37)，基于A和B来确定与缩短比特的给定数目N_short相对应的打孔比特的数目N_punc。因此，基于A和B来定义不同的打孔图案和缩短图案。

[规则4]具有图6B的结构的奇偶校验测试矩阵的形式具有首先对第二奇偶校验比特进行打孔的基本前提。因此，优选地基于图6B的结构中的第一奇偶校验测试矩阵来确定第一奇偶校验比特的打孔图案，并且然后基于第二奇偶校验测试矩阵来确定用于第二奇偶校验比特的打孔图案。

以下，本发明详细描述了用于确定缩短图案和打孔图案的处理。

[步骤1]本发明将LDPC码字比特划分成包括M个比特的信息比特组和包括M个比特的奇偶校验比特组。

[步骤2]本发明确定多个信息比特组当中的缩短的信息比特组。缩短的信息比特组对应于奇偶校验测试矩阵当中的删除的列组。当适当的列组被删除时，可以保持优化的编码性能。因此，选择在删除相关列组时保持最好的编码性能的列组。而且，缩短了对应于所选择的列组的信息比特组的缩短图案被定义。就此，奇偶校验测试矩阵的形式基于图1的奇偶校验测试矩阵或图6B的“第一奇偶校验测试矩阵”。

[步骤3]本发明基于缩短的比特或缩短的比特组来确定相对于第一奇偶校验比特的打孔图案。本发明根据等式(37)确定打孔比特的数目，并且选择与对应于打孔比特的数目的奇偶校验比特组的数目那么多的奇偶校验比特组来进行打孔。即，在Z个比特组被缩短的情况下，因为Z×M个比特被缩短，所以个奇偶校验比特组应当被打孔。因此，本发明选择与即使在奇偶校验测试矩阵中被打孔也可以确保优异性能的奇偶校验位部分的Y列组相对应的奇偶校验比特组，并且定义了用于对于与奇偶校验测试矩阵中的奇偶校验位的所选择的列组相对应的奇偶校验比特组进行打孔的打孔图案。奇偶校验测试矩阵内的奇偶校验位部分的列组指对应于奇偶校验比特组内的比特的奇偶校验位部分的列。就此，Y子列组被选择，使得奇偶校验测试矩阵的行度是恒定的。就此，奇偶校验测试矩阵的形式基于图1的奇偶校验测试矩阵或图6B的奇偶校验测试矩阵的“第一奇偶校验测试矩阵”。

[步骤4]本发明重复步骤2和步骤3，直至所有的比特组被选择。

[步骤5]基于以上获得用于第一奇偶校验比特的缩短图案和打孔图案来确定用于第二奇偶校验比特的打孔图案。

奇偶校验测试矩阵的奇偶校验位部分矩阵的列组指示与图5A和5B以及图7A和7B的奇偶校验比特组内的比特相对应的奇偶校验测试矩阵的列组成的组。

在下文中，本发明说明了用于具有图1的结构的多个奇偶校验测试矩阵的、如上所述定义的缩短图案和打孔图案的示例。

根据本发明的实施例，在基于奇偶校验测试矩阵使用BPSK或QPSK调制方案的情况下，其中，如表7中所示N_ldpc是4320，R₁是1/2，R₂是1/4，并且M是72，缩短图案可以由表9来定义，第一奇偶校验比特的打孔图案可以由表10来定义，并且第二奇偶校验比特的打孔图案可以由表11来定义。

表9

π_s(i)是在第i序列缩短的信息比特组的索引。即，在第0序列缩短的信息比特组的索引π_s(0)是5。作为由等式(12)定义的X_i(0≤i<30)当中的第五信息比特组的X₅在第0序列(换言之第一个序列)来缩短。信息比特组可以由等式(12)来确定。当输入特定的值时，等式(12)可以由等式(38)表示如下。

对于0≤j<N_group..........................(38)

其中X_j是第j个信息比特组，m_k是BCH码字的第k个信息比特，是不超过x的最大整数，例如，是2，K_bch是BCH码字的长度，并且N_group是信息比特的数目。这里，N_group是并且可以基于N_bch parity来改变。

表10

是在第i序列打孔的第一奇偶校验比特组的索引。即，在第0序列打孔的第一奇偶校验比特组的索引是1。作为由等式(28)或等式(31)表示的奇偶校验比特组P_i ¹(0≤i＜30)当中的第一序列第一奇偶校验比特组的P₁ ¹在第0序列(换言之第一个序列)来打孔。这里，奇偶校验比特组可以由等式(28)至等式(31)来确定。

表11

是在第i序列打孔的第二奇偶校验比特组的索引。即，在第0序列打孔的第二奇偶校验比特组的索引是16。作为由等式(29)或等式(33)表示的奇偶校验比特组P_i ²(0≤i＜60)当中的第16序列第二奇偶校验比特组的在第0序列(换言之第一个序列)来打孔。

如上所述，在基于图1的奇偶校验测试矩阵的结构或仅图6B的“第一奇偶校验测试矩阵”的部分来执行编码的情况下，因为仅使用第一奇偶校验比特，所以在基于根据本发明的另一实施例的奇偶校验测试矩阵使用BPSK或QPSK调制方案的情况下，其中如表3中所示N_ldpc是4320并且R是1/2，或在基于表7的第一奇偶校验测试矩阵执行编码的情况下，缩短图案可以由表9来定义，并且奇偶校验比特的打孔图案可以由表10来定义。

而且，如上所述，在使用图6B的奇偶校验测试矩阵的结构，但是不如上述地识别第一奇偶校验比特和第二奇偶校验比特的情况下，可以定义包括表10和表11二者的表12的单个打孔图案，并且通过其根据等式(34)和等式(36)来表示奇偶校验比特组。根据表12，打孔图案被定义为按优先级对第二奇偶校验比特进行打孔，并且在所有的第二奇偶校验比特被打孔之后对第一奇偶校验比特进行打孔。

表12

根据本发明的另一实施例，在基于奇偶校验测试矩阵使用BPSK或QPSK调制方案的情况下，其中如表7中所示N_ldpc是4320，R₁是1/2，R₂是1/4，并且M是72，缩短图案可以由表13来定义，第一奇偶校验比特的打孔图案可以由表14来定义，并且第二奇偶校验比特的打孔图案可以由表15来定义。此时，可以基于表8的索引值来执行编码。

表13

π_s(i)是在第i序列缩短的信息比特组的索引。即，在第0序列缩短的信息比特组的索引π_s(0)是9。作为由等式(12)定义的X_i(0≤i<30)当中的第九序列信息比特组的X₉在第0序列(换言之第一个序列)被缩短。在表13中，编码速率1/2表示第一LDPC码字的编码速率。在表示第二LDPC编码速率的情况下，编码速率可以被表示为1/4。

表14

是在第i序列打孔的第一奇偶校验比特组的索引。即，在第0序列打孔的第一奇偶校验比特组的索引是1。作为由等式(28)或等式(31)表示的奇偶校验比特组P_i ¹(0≤i<30)当中的第21序列第一奇偶校验比特组的在第0序列(换言之第一个序列)被打孔。在表14中，编码速率1/2表示第一LDPC码字的编码速率。在表示第二LDPC编码速率的情况下，编码速率可以被表示为1/4。

表15

是在第i序列打孔的第二奇偶校验比特组的索引。即，在第0序列打孔的第二奇偶校验比特组的索引是0。作为由等式(29)或等式(33)表示的奇偶校验比特组P_i ²(0≤i<60)当中的第0序列第二奇偶校验比特组的在第0序列(换言之第一个序列)被打孔。表15的打孔图案定义了第二奇偶校验位组被顺序打孔。这是因为当使用在本发明中指定的奇偶校验测试矩阵时，图6的第二奇偶校验测试矩阵的第六部分矩阵的形式具有双对角结构。

图16是图示根据本发明的实施例的通信/广播系统的性能的视图。图16图示了在缩短0比特并且打孔3320个比特的情况下的用于各种打孔图案的误帧率(FER)性能。如图16所示，与各种形式的打孔图案相比，揭露了使用表15的打孔图案确保优异性能的情况。

如上所述，在基于图1的奇偶校验测试矩阵的结构或仅图6B的“第一奇偶校验测试矩阵”的一部分来执行编码的情况下，因为仅使用第一奇偶校验比特，所以在基于根据本发明的另一实施例的奇偶校验测试矩阵使用BPSK或QPSK调制方案的情况下，其中如表3中所示N_ldpc是4320并且R是1/2，或在基于表7的第一奇偶校验测试矩阵执行编码的情况下，缩短图案可以由表13来定义，并且奇偶校验比特的打孔图案可以由表14来定义。

而且，如上所述，在使用图6B的奇偶校验测试矩阵的结构，但是不如上述识别第一奇偶校验比特和第二奇偶校验比特的情况下，可以定义包括表14和表15二者的表16的单个打孔图案，并且其中根据等式(34)和等式(36)来表示奇偶校验比特组。根据表16，打孔图案被定义为按优先级对第二奇偶校验比特进行打孔，并且在所有的第二奇偶校验比特被打孔之后对第一奇偶校验比特进行打孔。

表16

根据本发明的另一实施例，即使使用除了BPSK和QPSK调整方案之外的其他调制方案，表13、表14、表15和表16的缩短图案和打孔图案也是可用的。

根据本发明的另一实施例，在使用奇偶校验测试矩阵的情况下，其中如表7中所示N_ldpc是4320，R₁是1/2，R₂是1/4，并且M是72，第二奇偶校验比特的打孔图案可以由表17来定义。此时，缩短图案可以由表13来定义，并且第一奇偶校验比特的打孔图案可以由表14来定义。

表17

是在第i序列被打孔的第二奇偶校验比特组的索引。即，在第0序列打孔的第二奇偶校验比特组的索引是16。作为由等式(29)或等式(33)表示的奇偶校验比特组P_i ²(0≤i<60)当中的第0序列第二奇偶校验比特组的在第0序列(换言之第一个序列)被打孔。在表17中，编码速率1/2表示第一LDPC码字的编码速率。在表示第二LDPC编码速率的情况下，编码速率可以用1/4来表示。

图17图示了在使用表14中的打孔图案用于第一奇偶校验比特，并且使用表15的打孔图案用于第二奇偶校验比特的情况下；以及相对于各种缩短长度和打孔长度使用表14中的打孔图案用于第一奇偶校验比特，并且使用表17的打孔图案用于第二奇偶校验比特的情况下的性能。在图17中，‘情况1’表示输入比特的长度K_sig是1344，并且传送的奇偶校验比特的数目是2890，并且‘情况2’表示输入比特的长度K_sig是796，并且传送的奇偶校验比特的数目是2927。如图17所述，揭露的是当如表17定义第二奇偶校验比特的打孔图案的情况下的性能是优异的。

如上所述，在基于图1的奇偶校验测试矩阵的结构或仅图6B的“第一奇偶校验测试矩阵”的一部分来执行编码的情况下，因为仅使用第一奇偶校验比特，所以在基于根据本发明的另一实施例的奇偶校验测试矩阵使用BPSK或QPSK调制方案的情况下，其中如表3中所示N_ldpc是4320并且R是1/2，或在基于表7的第一奇偶校验测试矩阵执行编码的情况下，缩短图案可以由表13来定义，并且奇偶校验比特的打孔图案可以由表14来定义。

而且，如上所述，在使用图6B的奇偶校验测试矩阵的结构但是不如上述识别第一奇偶校验比特和第二奇偶校验比特的情况下，即，在如等式(34)至(36)所定义地来定义奇偶校验比特组的情况下，可以定义包括表14和表17二者的表18的单个打孔图案。根据表18，定义了按优先级对第二奇偶校验比特进行打孔，并且在所有的第二奇偶校验比特被打孔之后对第一奇偶校验比特进行打孔。

表18

在下文中，描述用于使用表9至表12的缩短图案和打孔图案、或表13至表18的缩短图案和打孔图案，在组的基础上执行缩短和打孔的处理。

控制器202向零填充单元204提供BCH信息比特的长度K_bch的值和信息比特的长度K_l的值。而且，控制器202确定要被打孔的比特的数目或要被打孔的奇偶校验比特组的数目，并且向打孔单元210通知要被打孔的比特的数目或要被打孔的奇偶校验比特组的数目。而且，控制器202通知是仅使用第一奇偶校验测试矩阵还是使用第二奇偶校验测试矩阵。对于通知方法，可以存在各种方法。例如，在输入信息字的比特小于预定K_th值的情况下，仅使用第一奇偶校验测试矩阵。在输入信息字的比特大于K_th值的情况下，可以使用第二奇偶校验测试矩阵。

零填充单元204基于K_bch的值和K_l的值以及表9或表13的缩短图案来将至少相关位置上的比特填充为0，并且将信息比特的相应比特映射到其余位置。具体地，零填充单元204确定所有比特都要被填充为0的信息比特组的数目。

其中N_pad是所有比特要被填充为0的信息比特组的数目，K_bch是BCH信息比特的数目，K_I是信息比特的数目，并且M是信息比特组中所包括的比特的数目。例如，在72个比特被包括在一组中的情况下，M是72。

即，相对于N_pad个信息比特组组中的所有比特都被填充为0。换言之，零填充单元204将包括在中的所有比特的值设置为0。而且，零填充单元204额外填充信息比特组中的K_bch-K_I-M×N_pad个比特。例如，信息比特组中的填充为0的比特可以是前端或后端的K_bch-K_I-M×N_pad个比特。而且，零填充单元204顺序地映射BCH信息比特当中的没有被填充的比特位置上的K_I个信息比特。这里，表示缩短图案的π_s(x)是基于编码速率、调制方案、缩短和打孔比率确定的值，并且与表9或表13中所定义的相同。上述缩短图案可以由传输端来确定或被预先存储在存储器中。这里，X_j指在等式(12)中表示的第j个比特组。

在被包括在一个信息比特组中的比特的数目M等于或大于输入信息比特的数目的情况下，优选的是，与最后缩短序列的组相对应的奇偶校验测试矩阵的列组的度是较大的。因此，最后缩短序列的组可以是π_s(N_group-1)＝0。N_group指信息比特组的数目，并且N_group是在该情况下，零填充单元204如下进行操作。零填充单元204如等式(40)确定要被填充为0的所有比特的组的数目。

如果0<K_I≤M,则N_pad＝N_group-1

否则

其中K_I是信息比特的数目，M是包括在一个信息比特组中的比特的数目，N_pad是所有的比特都被填充为0的信息比特组的数目，N_group是比特组的数目，并且K_bch是BCH信息比特的数目。

即，相对于N_pad个信息位组组的所有比特都被填充为0。换言之，零填充单元204将N_pad个信息比特组中所包括的所有比特的值设置为0。在N_pad与N_group-1相同的情况下，零填充单元204将被包括在信息比特组N_group-1中的(M-K_I)个信息比特填充为0。例如，填充为0的信息比特组中的比特可以是前端或后端中的(M-K_I)个比特。相反，当N_pad与N_group-1不同时，零填充单元204将被包括在信息比特组中的(K_bch-K_I-M×N_pad)个比特填充为0。例如，填充为0的组中的比特可以是前端或后端中的(K_bch-K_I-M×N_pad)个比特。这里，表示缩短图案的π_s(i)是基于编码速率、调制方案以及缩短和打孔比率而确定的值，并且与表9和表13所定义的相同。这里，X_j指等式(12)中表示的第j个比特组。

相对于给定打孔比特的数目N_punc，打孔单元210确定如等式(41)中组内的所有奇偶校验比要被打孔的奇偶校验比特组的数目。奇偶校验比特组包括第一奇偶校验比特组至第二奇偶校验比特组。

对于0≤N_punc<N_ldpc2-K_ldpc..........................(41)

其中N_punc groups是在其中所有奇偶校验比特要被打孔的奇偶校验比特组的数目，N_punc是打孔比特的数目，M是一个奇偶校验比特组中所包括的比特的数目，N_ldpc2是第二LDPC码字的长度，并且K_ldpc是LDPC信息比特的数目。例如，在72个比特被包括在一个奇偶校验比特组的情况下，M为72。

在N_punc group等于或大于Q_ldpc2的情况下，打孔单元210根据表10和表14的打孔图案来对“第二奇偶校验比特组”的所有比特进行打孔，并且对“第一奇偶校验比特组”进行打孔。相反，在N_punc group小于Q_ldpc2时，打孔单元210根据表11、表15和表17的打孔图案来对“第二奇偶校验比特组”进行打孔。即，在N_punc group等于或大于Q_ldpc2的情况下，“第二奇偶校验比特组”应当首先被打孔，“第二奇偶校验比特组”内的所有奇偶校验比特被打孔，并且被包括在“第一奇偶校验比特组”内的(N_punc groups-Q_ldpc2)个奇偶校验比特组中的所有奇偶校验比特都被打孔。而且，打孔单元210对第一奇偶校验比特组中的N_punc-M×N_punc groups个比特进行打孔。例如，第一奇偶校验比特组中被打孔的比特可以是前端或后端的N_punc-M×N_punc group个比特。

相反，在N_punc group小于Q_ldpc2的情况下，打孔单元210对N_punc groups个第二奇偶校验比特组内的所有奇偶校验比特进行打孔。而且，打孔单元210对第二奇偶校验位组内的奇偶校验位组中的N_punc-M×N_punc groups个比特进行打孔。例如，第二奇偶校验位组内的奇偶校验位组中被打孔的比特可以是奇偶校验位组的前端或后端的N_punc-M×N_punc groups个比特。

这里，表示打孔图案的是基于编码速率、码字长度、调制方案、打孔和缩短比率而确定的值，并且表示第一奇偶校验比特组的打孔序列，并且与表10或表14中所定义的相同。而且，表示打孔图案的是基于编码速率、码字长度、调制方案、以及打孔和缩短比率而确定的值，并且表示第二奇偶校验比特组的打孔序列，并且与表11、表15或表17中所定义的相同。打孔图案可以由传输端来确定或被预先存储在存储器中。这里，指等式(28)或等式(31)中表示的第j序列第一奇偶校验比特组或在第一奇偶校验位部分中的第j奇偶校验比特组。而且，指等式(29)或等式(32)中表示的第j序列第一奇偶校验比特组，或在第一奇偶校验位部分中的第j奇偶校验比特组。

而且，打孔单元210可以移除由零填充单元204填充的零比特。虽然本发明已经在考虑到缩短和打孔的情况下进行了描述，但是缩短和打孔可以独立地执行。

如上所述，如等式(34)和等式(35)中所示，可以在不区别第一奇偶校验比特组和第二奇偶校验比特组的情况下定义奇偶校验比特组。在该情况下，打孔单元210如下操作。

相对于给定打孔比特的数目N_punc，打孔单元210如等式(41)确定要被打孔的组的数目。打孔单元210对包括在N_punc groups个奇偶校验比特组中的所有奇偶校验比特进行打孔。而且，打孔单元210对包括在中的比特当中的N_punc-M×N_punc groups个比特进行打孔。例如，在组中被打孔的比特可以是N_punc-M×N_punc groups个比特。这里，作为打孔图案的π_p(x)是基于编码速率、码字长度、调制方式以及打孔和缩短比率所确定的值，表示奇偶校验比特组的打孔序列，并且与表12、表16和表18所定义的相同。

如上所述，用于确定缩短图案和打孔图案的规则如下，其中，缩短图案和打孔图案是当相对于给定长度(N_ldpc,K_ldpc)的代码缩短N_short个比特并且打孔N_punc比特时的优化的缩短比特和优化的打孔比特的序列。

在以连接的方式使用BCH码和LDPC码的情况下，优选的是不缩短在BCH码的奇偶校验比特所存在的信息比特组中所包括的BCH码的奇偶校验比特。因此，包括BCH码的奇偶校验比特的信息比特组具有最新的缩短序列，包括BCH码的奇偶校验比特的信息比特组中的缩短比特的数目被确定为a×M-(K_ldpc-K_bch)。这里，BCH码的奇偶校验比特指示在将奇偶校验比特除以与信息比特组相同大小的组的情况下，信息比特以什么数目来对BCH码的奇偶校验比特所组成的所有元素进行分组。当BCH码的奇偶校验比特的数目大于信息比特组的比特的数目M时，两个或更多个信息比特组可以具有最后的缩短序列。在图4的情况下，BCH码的奇偶校验比特被包括在最后的信息比特组中。BCH码的奇偶校验比特的位置可以基于编码速率和码的大小来改变。

在下文中，本发明参考图8来描述缩短处理。图8是图示根据本发明的实施例中的通信/广播系统的填充过程的视图。

参考图8，在步骤800，N_pad由等式(39)来确定。N_pad是所有比特都被填充为0的比特组的数目。在M是72的情况下，LDPD码字长度N_ldpc是4320。在步骤802，N_pad个比特组内的所有比特都被填充为0。π_s(i)是由表9和表13定义的信息比特组的索引值，并且是基于编码速率、调制方案、以及打孔和缩短比率而改变的值。另外，在步骤804中，从比特组的最后的比特开始的(K_bch-K_I-M×N_pad)个比特被填充为0。替代地，从比特组的第一个比特开始的(K_bch-K_I-M×N_pad)个比特被填充为0。步骤804可以基于要被填充的比特的数目而被省略。例如，在(K_bch-K_I-M×N_pad)是0的情况下，即，要被填充的比特的数目是M的倍数的情况下，可以省略步骤804的额外的填充步骤。在步骤806中，输入信息比特被映射到未填充的比特位置。

例如，在N_ldpc是4320，R是1/2，并且使用BPSK调制方案的情况下，LDPC比特组的数目是30，并且一个信息比特组内的比特的数目是72。在输入比特的数目K_I是1500，输入比特是S＝(i₀,i₁,…,i₁₄₉₉)，并且BCH信息比特的数目K_bch是2100的情况下，通过步骤800，N_pad是在步骤802使用表13所定义的π_s(x)的情况下，8个比特组(即，X₉,X₈,X₁₅,X₁₀,X₀,X₁₂,X₅,X₂₇)的所有比特被填充为0。通过步骤804，即，从X₆的最后的比特开始的K_bch-K_I-M×N_pad＝2100-1500-72×8＝24个比特被填充为0。通过步骤806，S＝(i₀,i₁,…,i₁₄₉₉)被顺序地映射到没有填充为0的比特位置。

在下文中，本发明参考图9进行描述。图9图示了根据本发明的实施例的通信/广播系统中的打孔过程。

参靠图9，在步骤900，N_punc groups由等式(41)来确定。就此，打孔比特的数目N_punc可以通过各种方法来确定。在步骤902，确定使用具有图1的结构的第一奇偶校验测试矩阵还是使用图6B中图示的第二奇偶校验测试矩阵。使用第一奇偶校验测试矩阵的情况变化地存在，并且显而易见的是，步骤902的特定操作可以基于各种情况而改变。例如，可以定义，在输入信息字的比特数目小于任意阈值K_th的情况下，使用第一奇偶校验测试矩阵，并且在输入信息字的比特数目大于K_th的情况下，使用第二奇偶校验测试矩阵。因此，上述条件短语可以通过确定是否K_i<K_th来替换。参考图11来描述步骤902的特定操作的示例。

在使用第一奇偶校验测试矩阵的情况下，执行步骤904，并且对信息比特组内的所有比特进行打孔。随后，在步骤906中，对从信息比特组的最后的比特开始的N_punc-M×N_punc groups个比特进行打孔。在仅使用第一奇偶校验测试矩阵的情况下，信息比特组和是相同的。这里，表示打孔图案的是基于编码速率、码字长度、调制方案以及打孔和缩短比率而确定的值，并且与通过表10和表14确定的相同。

在步骤902中，在不使用第一奇偶校验测试矩阵而使用第二奇偶校验测试矩阵的情况下，执行步骤908，并且确定在步骤900中确定的N_punc groups是否大于作为第二奇偶校验比特组的数目的Q_ldpc2。在步骤908中，当N_punc groups等于或大于Q_ldpc2时，执行步骤910。当N_punc groups小于Q_ldpc2时，执行步骤916。

当N_punc groups等于或大于Q_ldpc2时，在步骤910中对所有的第二奇偶校验比特组进行打孔。即，因为第二奇偶校验比特组应当被首先打孔，所以对第二奇偶校验位组内的所有奇偶校验比特进行打孔。随后，在步骤912中，对第一奇偶校验比特组内的所有比特进行打孔。随后，在步骤914中，对第一组奇偶校验位组中的N_punc-M×N_punc groups个比特进行打孔。打孔的N_punc-M×N_punc groups个比特可以位于第一奇偶校验比特组的前端或后端。这里，表示打孔图案的是基于编码速率、码字长度、调制方案以及打孔和缩短比率而确定的值，表示第一奇偶校验比特组的打孔序列，并且与通过表10和表14定义的相同。

当N_punc groups小于Q_ldpc2时，在步骤916中对第二奇偶校验比特组内的所有比特进行打孔。随后，在步骤918中，对第二奇偶校验比特组中的N_punc-M×N_punc groups个比特进行打孔。打孔的N_punc-M×N_punc groups比特可以位于第二奇偶校验比特组的前端或后端。这里，表示打孔图案的是基于编码速率、码字长度、调制方案以及打孔和缩短比率而确定的值，并且与通过表11、表15和表17定义的相同。

在图9所示的实施例中，步骤908是用于将第二奇偶校验比特的数目与要使用N_punc groups打孔的比特的数目作比较的步骤。然而，步骤908可以通过用于将第二奇偶校验比特的数目与要使用N_punc来打孔的比特的数目作比较的步骤来替代。

而且，图9所示的打孔过程确定当在打孔之前执行编码时的奇偶校验测试矩阵的形式，并且假设使用所确定的奇偶校验测试矩阵来执行编码。即，在编码期间，使用第一奇偶校验测试矩阵或第二奇偶校验测试矩阵。因此，在步骤902中，在使用第一奇偶校验测试矩阵的情况下，因为没有生成第二奇偶校验比特，所以不考虑对第二奇偶校验比特进行打孔。

然而，根据本发明另一实施例中，在编码期间可以一直使用第二奇偶校验测试矩阵。在该情况下，在上述打孔过程中确定是否传送第二奇偶校验比特的情况下，并且然后在不传送第二奇偶校验比特的情况下，应当对所有的第二奇偶校验比特进行打孔。在该情况下，在步骤904之前，可以添加用于对所有第二奇偶校验比特进行打孔的步骤。替代地，在该情况下，根据本发明的另一实施例，可以省略步骤902、步骤904和步骤906。在该情况下，在图10中图示了打孔过程。图10中图示的实施例不包括图9中的步骤902至步骤906。即，因为图10的步骤1004与步骤910相同，步骤1006与步骤912相同，步骤1008与步骤914相同，步骤1010与步骤916相同，并且步骤1012与步骤918相同，所以省略其详细描述。

在下文中，本发明将参考图11来描述用于确定要使用的奇偶校验测试矩阵的处理。图11图示了根据本发明的实施例的用于确定在通信/广播系统中的奇偶校验测试矩阵的形式的过程。

参考图11，在步骤1100中，确定是否使用附加的奇偶校验位(AP)。在除了传送到第n帧的信息字和未打孔的奇偶校验比特之外，将附加的奇偶校验比特传送到第(n-1)帧的情况下，附加的奇偶校验比特指AP。AP可以用于分集效果和编码增益。具体地，AP可以包括信息比特和未打孔的奇偶校验比特，以及一些打孔的奇偶校验比特。是否使用AP确定用于确定奇偶校验测试矩阵的形式的阈值的大小。例如，AP可以包括具有优先级的第一奇偶校验比特当中的打孔的比特。

当使用AP时，执行步骤1102，并且确定输入信息字的比特的数目K_I是否小于第一阈值K_th1。当K_I小于K_th1时，在步骤1104中确定基于第一奇偶校验测试矩阵来执行编码。这里，基于第一奇偶校验测试矩阵的编码指基于表3的编码，表3定义了图6A的第一奇偶校验测试矩阵的每个列组的第0列的权重-1的位置或者图1的奇偶校验测试矩阵的每个列组的第0列的权重-1的位置。当K_I等于或大于K_th1时，在步骤1106中确定基于第二奇偶校验测试矩阵来执行编码。这里，基于第二奇偶校验测试矩阵的编码指基于表8的编码，表8定义了图6A的第二奇偶校验测试矩阵的每个列组的第0列的权重-1的位置。

相反，当不使用AP时，执行步骤1108，并且确定输入信息字的比特的数目K_I是否小于第二阈值K_th2。这里，基于第一奇偶校验测试矩阵的编码指基于表3的编码，表3定义了图6A的第一奇偶校验测试矩阵的每个列组的第0列的权重-1的位置或者图1的奇偶校验测试矩阵的每个列组的第0列的权重-1的位置。当K_I小于K_th2时，在步骤1110中确定基于第一奇偶校验测试矩阵来执行编码。当K_I大于或等于K_th2时，在步骤1112中确定基于第二奇偶校验测试矩阵来执行编码。这里，基于第二奇偶校验测试矩阵的编码指基于表8的编码，表8定义了图6A的第二奇偶校验测试矩阵的每个列组的第0列的权重-1的位置。

下文中，本发明参考附图来详细描述执行如上所述的缩短和打孔的传输端和接收端的操作和构造。

图12A和12B图示了根据本发明的实施例的在通信/广播系统中的传输端的操作过程。

参考图12A和图12B，传输端在步骤1200中确定要被填充的比特的数目。要被填充的比特是要被缩短的比特，并且在用于编码的输入比特的数目(即，BCH信息比特的数目)大于所提供的信息比特的数目时发生。即，传输端通过从作为用于编码的输入比特的数目的BCH信息比特的数目中减去信息比特的数目来确定要被填充为0的比特的数目。

随后，传输端前进到步骤1202，以确定缩短图案。即，传输端存储预先定义的至少一个缩短图案，并且选择所存储的至少一个缩短图案当中的对应于当前条件的缩短图案。例如，缩短图案可以基于码字长度、编码速率、缩短和打孔比率、调制方案等来定义。例如，至少一个缩短图案在基于预定数目来划分信息比特的比特组基础上来定义。例如，至少一个缩短图案可以包括表9或表13。根据本发明的另一实施例，传输端可以不预先存储缩短图案，但是可以基于当前条件来生成缩短图案。例如，所生成的缩短图案可以包括表9或表13。

在确定缩短图案之后，传输端前进到步骤1204以确定在其中所有比特要被填充为0的比特组的数目N_pad。在其中所有比特要被填充为0的比特组指要缩短所有比特的比特组。即，传输端使要被填充为0的比特的数目除以每比特组的比特的数目，并且将小于划分结果的最大整数值确定为N_pad。在信息比特的数目小于被包括在一个比特组中的比特数目的情况下，所有的信息比特可以被包括在一个比特组中。因此，在该情况下，N_pad变得比所有比特组的数目小1的值。

随后，传输端前进到步骤1206，以确定N_pad是否大于0。换言之，传输端确定在其中所有比特要被填充为0的至少一个比特组是否存在。当N_pad不大于0时，传输端省略以下步骤1208，并且进入步骤1210。

相反，当N_pad大于0时，传输端前进到步骤1208以将通过在步骤1204中确定的缩短图案所指示的第0比特组到第(N_pad-1)比特组内的所有比特填充为0。随后，传输端前进到步骤1110以将第N_pad比特组内的一些比特设置为0比特。就此，根据预先定义的规则来选择第N_pad比特组中的设置为0比特的一些比特。例如，设置为0比特的一些比特可以是第N_pad比特组的前端或后端中的一些比特。然而，在通过将第0比特组到第(N_pad-1)比特组内的所有比特填充为0来完成所有比特的填充的情况下，可以省略步骤1210。而且，传输端前进到步骤1212，以将信息比特映射到BCH信息比特中的未填充的比特的位置。即，传输端经由步骤1208至步骤1212来填充根据由缩短图案指示的序列的比特组的比特，并且将信息比特映射到其余比特的位置。

此后，传输端前进到步骤1214，以对填充的信息比特(即，BCH信息比特)执行编码。就此，传输端可以以连接的方式执行多个编码技术。例如，传输端可以顺序地执行BCH编码和LDPC编码。在该情况下，传输端可以对BCH信息比特执行BCH编码，并且对LDPC信息比特执行LDPC编码，即，作为BCH编码的结果而生成的BCH码字。根据本发明的另一实施例，传输端可以对BCH信息比特，即，填充为0的信息比特仅执行LDPC编码。在没有BCH编码而仅执行LDPC编码的情况下，BCH信息比特可以被称为LDPC信息比特。在使用奇偶校验测试矩阵中，传输端可以使用等式5、等式7、等式23和等式24中表示的累加器的地址值。

根据本发明的另一实施例，传输端可以在步骤1214中执行编码之前确定要用于编码的奇偶校验测试矩阵的形式。即，根据本发明的实施例的传输端可以使用两个或更多个奇偶校验测试矩阵。例如，两个或更多个奇偶校验测试矩阵包括图6B中所示的第一奇偶校验测试矩阵和第二奇偶校验测试矩阵。就此，接收端可以分别存储第一奇偶校验测试矩阵和第二奇偶校验测试矩阵，或者仅存储第二奇偶校验测试矩阵，并且从第二奇偶校验测试矩阵中提取第一奇偶校验测试矩阵，并且对其进行使用。例如，要使用的奇偶校验测试矩阵的形式的确定可以通过信息字的长度和编码速率中的至少一个来判断。例如，要使用的奇偶校验测试矩阵的形式的确定可以经由图10的处理来判断。在不执行确定要使用的奇偶校验测试矩阵的形式的处理的情况下，接收端可以使用较大形式的第二奇偶校验测试矩阵来执行编码，并且基于此后的编码速率来确定是否移除第二奇偶校验位。

在执行编码之后，传输端前进到步骤1216，以确定要打孔的比特的数目。例如，传输端可以基于与缩短的比特的数目相关的值和编码速率(换言之，打孔和缩短比率)来确定要打孔的比特的数目。例如，与缩短的比特的数目相关的值和编码速率可以通过等式(37)来定义。而且，传输端可以在考虑到奇偶校验测试矩阵的结构或输入比特的数目的情况下确定要打孔的比特的数目。

在确定要打孔的比特的数目之后，传输端可以前进到步骤1218，以确定打孔图案。即，传输端存储预先定义的至少一个打孔图案，并且选择所存储的至少一个打孔图案当中的对应于当前条件的打孔图案。例如，打孔图案可以基于要使用的奇偶校验测试矩阵的形式、码字长度、编码速率、缩短和打孔比率、调制方案等来定义。例如，至少一个打孔图案在基于预定数目来划分奇偶校验比特的奇偶校验比特组基础上来定义。例如，至少一个打孔图案可以包括表10、表11、表12、表14、表15、表16、表17和表18中的至少一个。根据本发明的另一实施例，传输端可以不预先存储缩短图案，但是可以基于当前条件来生成打孔图案。例如，所生成的缩短图案可以包括表10、表11、表12、表14、表15、表16、表17和表18中的至少一个。

就此，传输端应当考虑要使用的奇偶校验测试矩阵的形式。例如，奇偶校验测试矩阵的形式可以通过信息字的长度和编码速率中的至少一个来确定。例如，要使用的奇偶校验测试矩阵的形式的确定可以经由图10的处理来判断。在要使用的奇偶校验测试矩阵是在图6B中所示的第一奇偶校验测试矩阵的情况下。基于表10或表14来确定打孔图案。相反，在要使用的奇偶校验测试矩阵是图6B中所示的第二奇偶校验测试矩阵的情况下，打孔图案通过表12或表16或表18来确定，或者通过表10和表11或表14和表15或表14和表17来确定。根据表10和表11或表14和表15或表14和表17，传输端首先根据表11或表15或表17来确定打孔图案，并且然后当要打孔的比特存在时，传输端根据表10或表14来确定其余的打孔图案。

在确定打孔图案之后，传输端前进到步骤1220，以确定在其中所有的奇偶校验比特要被打孔的奇偶校验比特组的数目N_{punc_groups}。即，传输端使要打孔的奇偶校验比特的数目除以每奇偶校验比特组的比特的数目，并且将小于划分结果的最大整数值确定为N_{punc_groups}。在要打孔的比特的数目小于被包括在一个奇偶校验比特组中的比特数目的情况下，不要被打孔的所有的比特可以被包括在一个奇偶校验比特组中。因此，在该情况下，N_{punc_groups}变得比所有奇偶校验比特组的数目小1的值。

随后，传输端前进到步骤1222，以确定N_{punc_groups}是否大于0。换言之，传输端确定在其中所有奇偶校验比特要被打孔的至少一个奇偶校验比特组是否存在。当N_{punc_groups}不大于0时，传输端省略以下步骤1224，并且进入步骤1226。

相反，当N_{punc_groups}大于0时，传输端前进到步骤1224，并且对在步骤1218中确定的打孔图案所指示的第0奇偶校验比特组到第(N_{punc_groups}-1)奇偶校验比特组内的所有奇偶校验比特进行打孔。再次根据图10的打孔图案和打孔奇偶校验比特确定处理来描述步骤1224。在步骤1224中，在N_{punc_groups}等于或大于Q_ldpc2的情况下，在其中组内的所有比特被打孔的第0奇偶校验比特组到第(N_{punc_groups}-1)奇偶校验比特组与所有的第二奇偶校验比特组和第一奇偶校验比特组中的一些相同。而且，在N_{punc_groups}小于Q_ldpc2的情况下，第0奇偶校验比特组到第(N_{punc_groups}-1)奇偶校验比特组与第二奇偶校验比特组中的一些相同。

随后，传输端前进到步骤1226，以对由打孔图案指示的第N_{punc_groups}奇偶校验比特组内的一些比特进行打孔。就此，根据预先定义的规则来选择第N_{punc_groups}奇偶校验比特组中打孔的一些比特。例如，打孔的一些比特可以是第N_{punc_groups}奇偶校验比特组内的前端或后端的一些比特。即，传输端经由步骤1224和步骤1226来对根据有打孔图案指示的序列的奇偶校验比特组内的比特顺序地打孔。然而，在通过对第0奇偶校验比特组到第(N_pad-1)奇偶校验比特组内的所有比特进行打孔来完成N_{punc_groups}个比特的打孔的情况下，可以省略步骤1126。在步骤1224和1226中用于确定奇偶校验比特组的特定处理可以与图9和图10中所示的相同。

再次根据图10的打孔图案和打孔奇偶校验比特确定处理来描述步骤1226。在步骤1226中，在N_{punc_groups}等于或大于Q_ldpc2时，在其中组内的一些比特被打孔的第N_{punc_groups}奇偶校验比特组与第一奇偶校验比特组内的相同。而且，当N_{punc_groups}小于Q_ldpc2时，在其中一些比特被打孔的第N_{punc_groups}奇偶校验比特组与相同。

随后，传输端前进到步骤1228，以在执行编码之前移除填充的比特。换言之，传输端移除在步骤1208至步骤1210中填充为0的比特。此后，传输端前进到步骤1230以传送打孔和缩短的码字。

图13A和图13B图示了根据本发明的实施例的在通信/广播系统中的接收端的操作过程。

参考图13A和图13B，接收端在步骤1300中确定是否接收到缩短和打孔的码字。

当接收到缩短和打孔的码字时，接收端前进到步骤1302，以确定缩短的比特的数目。当用于编码的输入比特的数目大于信息比特的数目时，缩短发生。即，接收端通过从LDPC码字的信息比特的数目中减去接收到的打孔和缩短的码字的信息比特的数目来确定要被填充为0的比特的数目。

随后，接收端前进到步骤1304，以确定要应用的缩短图案。即，接收端存储预先定义的至少一个缩短图案，并且选择所存储的至少一个缩短图案当中的对应于当前条件的缩短图案。例如，缩短图案可以基于码字长度、编码速率、缩短和打孔比率、调制方案等来定义。例如，至少一个缩短图案在基于预定数目来划分信息比特的比特组基础上来定义。例如，至少一个缩短图案可以包括表9或表13。根据本发明的另一实施例，传输端可以不存储缩短图案，而是可以基于当前条件来生成缩短图案。例如，所生成的缩短图案可以包括表9和表13中的至少一个。根据本发明的又一实施例，接收端可以使用经由单独的信令由传输端指示的缩短图案。

在确定缩短图案之后，接收端前进到步骤1306以确定在其中所有比特已经在传输端中被缩短的比特组的数目N_pad。即，接收端使填充的比特的数目除以每比特组的比特的数目，并且将小于划分结果的最大整数值确定为N_pad。在接收到的缩短和打孔的码字内的信息比特的数目小于被包括在一个比特组中的比特数目的情况下，在接收到的缩短和打孔的码字内的至少一个信息比特中的所有比特可以被包括在一个比特组中。因此，在该情况下，N_pad变得比所有比特组的数目小1的值。

随后，接收端前进到步骤1308，以确定N_pad是否大于0。换言之，接收端确定在其中所有比特已经被填充为0的至少一个比特组是否存在。当N_pad不大于0时，接收端省略以下步骤1310，并且进入步骤1312。下文中，与缩短的LDPC信息比特相对应的LDPC解码器输入值被设置为表示缩短的LDPC信息比特的特定值。例如，LDPC解码器输入值基于对数似然比(LLR)，并且特定值可以是正负无穷。

相反，当N_pad大于0时，接收端前进到步骤1310以将与通过在步骤1304中确定的缩短图案所指示的第0比特组到第(N_pad-1)比特组内的所有信息比特相对应的LDPC解码器输入值设置为表示在传输端中被缩短的LDPC信息比特的特定值。

随后，接收端前进到步骤1312以将与由缩短图案指示的第N_pad比特组内前端或后端的一些信息比特相对应的LDPC解码器输入值设置为表示在传输端中被缩短的LDPC信息比特的特定值。

而且，接收端前进到步骤1314，以将与没有被填充为0的信息比特相对应的LDPC解码器输入值设置为根据接收到的打孔和缩短的码字的值。例如，在解码输入值是LLR值的情况下，表示0比特的值指示LLR将为0的概率是1并且LLR将为1的概率是0的情况的LLR值。即，接收端经由步骤1310至步骤1314来恢复经由在传输端中的编码生成的LDPC码字当中的信息比特。

此后，接收端前进到步骤1316，以基于与编码速率和缩短的比特的数目相关的值(换言之，打孔和缩短比率)来确定打孔的比特的数目。例如，与缩短的比特的数目和编码速率相关的值(换言之，打孔和缩短比率)可以通过等式(37)来定义。

在确定打孔比特的数目之后，接收端前进到步骤1318，以确定要应用的打孔图案。即，接收端存储预先定义的至少一个打孔图案，并且选择所存储的至少一个打孔图案当中的对应于当前条件的打孔图案。例如，打孔图案可以基于要使用的奇偶校验测试矩阵的形式、码字长度、编码速率、缩短和打孔比率、调制方案等来定义。例如，至少一个打孔图案在基于预定数目来划分奇偶校验比特的奇偶校验比特组基础上来定义。例如，至少一个打孔图案可以包括表10、表11、表12、表14、表15、表16、表17和表18中的至少一个。就此，接收端应当考虑要使用的奇偶校验测试矩阵的形式。例如，要使用的奇偶校验测试矩阵的形式可以通过信息字的长度和编码速率中的至少一个来确定。例如，要使用的奇偶校验测试矩阵的形式的确定可以通过图10的处理来判断。在要使用的奇偶校验测试矩阵是在图6B中所示的第一奇偶校验测试矩阵的情况下，通过表10或表14来确定打孔图案。相反，在要使用的奇偶校验测试矩阵是图6B中所示的第二奇偶校验测试矩阵的情况下，打孔图案通过表12或表16或表18来确定，或者通过表11和表10的组合或表14和表15的组合或表14和表17的组合来确定。根据表10和表11的组合或表14和表15的组合或表14和表17的组合，接收端首先根据表11或表15或表17来确定打孔图案，并且然后在打孔比特保留的情况下，接收端根据表10或表14来确定其余的打孔图案。根据本发明的另一实施例，接收端可以不预先存储缩短图案，而是可以基于当前条件来生成打孔图案。例如，所生成的缩短图案可以包括表10、表11、表12、表14、表15、表16、表17、表18、表12、表16、表18、表10、以及表11(表11的前部和冗余部分)的组合、以及表14和表15的组合、以及表14和表17的组合中的至少一个。根据本发明的另一实施例，接收端可以使用经由单独信令由传输端指示的打孔图案。

在确定打孔图案之后，接收端前进到步骤1320，以确定在其中所有的奇偶校验比特已经被打孔的奇偶校验比特组的数目N_{punc_groups}。即，接收端使打孔的奇偶校验比特的数目除以每奇偶校验比特组的比特的数目，并且将小于划分结果的最大整数值确定为N_{punc_groups}。在接收到的奇偶校验比特的数目小于被包括在一个奇偶校验比特组中的比特数目的情况下，接收到的所有奇偶校验比特可以被包括在一个奇偶校验比特组中。因此，在该情况下，N_{punc_groups}变得比所有奇偶校验比特组的数目小1的值。

随后，接收端前进到步骤1322，以确定N_{punc_groups}是否大于0。换言之，接收端确定在其中所有比特已经被打孔的至少一个奇偶校验比特组是否存在。在N_{punc_groups}不大于0的情况下，接收端省略以下步骤1324，并且进入步骤1326。

相反，当N_{punc_groups}大于0时，接收端前进到步骤1324，以将与在步骤1320中确定的打孔图案所指示的第0奇偶校验比特组到第(N_{punc_groups}-1)奇偶校验比特组内的所有奇偶校验比特相对应的LDC解码器输入值设置为表示打孔的奇偶校验比特的值。例如，表示打孔的奇偶校验比特的值可以是在其中奇偶校验比特将为0的概率并且奇偶校验比特将为1的概率相同的值。

再次根据图10的打孔图案和打孔奇偶校验比特确定处理来描述步骤1324。在步骤1324中，在N_{punc_groups}等于或大于Q_ldpc2的情况下，在其中与组内的所有比特相对应的LDPC解码器输入值被设置为表示打孔的奇偶校验比特的值的第0奇偶校验比特组到第(N_{punc_groups}-1)奇偶校验比特组与第二奇偶校验比特组和第一奇偶校验比特组中的一些相同。而且，在N_{punc_groups}小于Q_ldpc2的情况下，第(N_{punc_groups}-1)奇偶校验比特组与第二奇偶校验比特组中的一些相同。

随后，接收端前进到步骤1326，以将与打孔图案所指示的第N_{punc_groups}奇偶校验比特组内前端或后端的一些比特相对应的LDPC解码器输入值设置为表示打孔的奇偶校验比特的值。例如，表示打孔的奇偶校验比特的值可以是在其中奇偶校验比特将为0的概率和奇偶校验比特将为1的概率相同的值。

再次根据图10的打孔图案和打孔奇偶校验比特确定处理来描述步骤1326。在步骤1326中，在N_{punc_groups}等于或大于Q_ldpc2的情况下，在其中与组内的一些比特相对应的LDPC解码器输入值被设置为表示打孔的奇偶校验比特的值的第(N_{punc_groups})比特组与第一奇偶校验比特组内的组相同。而且，在N_{punc_groups}小于Q_ldpc2的情况下，第(N_{punc_groups})奇偶校验比特组与相同。

随后，接收端前进到步骤1328，以设置与基于缩短和打孔的码字的接收值的未打孔的奇偶校验比特的其余部分相对应的LDPC解码器输入值。即，接收端恢复经由步骤1324至1328由传输端经由编码生成的LDPC码字当中的奇偶校验比特。

此后，接收端前进到步骤1330以执行对恢复的码字的解码。就此，接收端可以以连接的方式执行多个解码技术。例如，接收端可以顺序地执行LDPC解码和BCH解码。在该情况下，接收端可以对恢复的LDPC码字执行LDPC解码，并且对作为LDPC解码的结果生成的KDPC信息比特执行BCH解码。根据本发明的另一实施例，接收端可以仅对恢复的LDPC码字执行LDPC解码。

图14示出了根据本发明的实施例的通信/广播系统的传输端的结构。

如图14所示，传输端包括零填充单元1410、编码器1420、打孔单元1430、发射机1440、存储装置1460以及控制器1470。

零填充单元1410通过将一些信息比特填充为0来生成输入到编码器1420的BCH信息比特。零填充单元1410使用从控制器470提供的信息来确定要被填充为0的比特的数目，并且将根据从控制器1470提供的缩短图案信息的位置的比特填充为0。即，零填充单元1410填充根据由缩短图案指示的序列的比特组的比特，并且将信息比特的每个比特映射到其余比特的位置上。零填充单元1410可以确定所有比特要被填充为0的比特组的数目N_pad。根据本发明的另一实施例，在其中所有比特要被填充为0的比特组的数目N_pad可以由控制器1470来确定。此后，零填充单元1410将由缩短图案指示的第0比特组至第(N_pad-1)比特组内的所有比特填充为0，并且然后将由缩短图案指示的第N_pad比特组内前端或后端中的一些比特填充为0。而且，零填充单元1410将信息比特映射到BCH信息比特中的未填充的比特位置。

编码器1420对由零填充单元1410填充的BCH信息比特执行编码。编码器1420可以仅包括一个编码块，或者可以具有在其中多个编码块被连接的结构。例如，尽管未示出，但是编码器1420可以包括BCH编码器和LDPC编码器。在该情况下，BCH编码器可以对填充的BCH信息比特执行BCH编码，并且LDPC编码器可以对作为BCH编码的结果而生成的BCH码字进行LDPC编码。根据本发明的另一实施例，编码器1420可以仅对BCH信息比特执行LDPC编码。在没有BCH编码而仅执行LDPC编码的情况下，BCH信息比特可以被称为LDPC信息比特。根据本发明的另一实施例，除了编码器1420之外的另一个编码器(未示出)可以被添加到零填充单元1410的前端。例如，编码器1420可以执行LDPC编码，并且位于零填充单元1410的前端的另一编码器(未示出)可以执行BCH编码。

根据本发明的另一实施例，编码器1420可以在执行编码之前确定要用于编码的奇偶校验测试矩阵的形式。即，根据本发明的实施例的传输端可以使用两个或更多个奇偶校验测试矩阵。例如，两个或更多个奇偶校验测试矩阵包括图6B中所示的第一奇偶校验测试矩阵和第二奇偶校验测试矩阵。就此，存储装置1460可以分别存储第一奇偶校验测试矩阵和第二奇偶校验测试矩阵，或者仅存储第二奇偶校验测试矩阵，并且从第二奇偶校验测试矩阵中提取第一奇偶校验测试矩阵。例如，要使用的奇偶校验测试矩阵的形式的确定可以通过信息字的长度和编码速率中的至少一个来判断。例如，要使用的奇偶校验测试矩阵的形式的确定可以经由图10的处理来判断。在不执行用于确定要使用的奇偶校验测试矩阵的形式的处理的情况下，编码器1420可以使用较大形式的第二奇偶校验测试矩阵来执行编码，并且基于此后的编码速率来确定是否移除第二奇偶校验位。而且，在使用奇偶校验测试矩阵中，编码器1420可以使用如等式(5)、等式(7)、等式(23)和等式(24)中表示的累加器的地址值。

打孔单元1430通过对由编码器1420生成的LDPC码字当中的奇偶校验位中的一些比特进行打孔，来将从编码器1420输出的LDPC码字当中的奇偶校验位转换成要被传送的奇偶校验比特。打孔单元1430基于与从控制器1470提供的编码速率相关的值和缩短比特的数目(换言之，打孔和缩短比率)来确定要被打孔的比特数目，并且对根据从控制器1470提供的打孔图案信息的位置的比特进行打孔。而且，打孔单元1430可以基于来自控制器1470的编码器1420中的基于奇偶校验测试矩阵的形式来区别第一奇偶校验比特和第二奇偶校验比特。即，打孔单元1430对根据打孔图案指示的序列的奇偶校验比特组内的比特进行打孔。例如，与编码速率相关的值以及缩短的比特的数目(换言之，打孔和缩短比率)可以通过等式(37)来定义。而且，打孔单元1430确定在其中所有奇偶校验比特要被打孔的奇偶校验比特组的数目N_{punc_groups}，对由打孔图案所指示的第0奇偶校验比特组至第(N_{punc_groups}-1)奇偶校验比特组内的所有奇偶校验比特进行打孔，并且然后对第N_{punc_groups}奇偶校验比特组内前端或后端中的一些比特进行打孔。

再次根据图10的打孔图案和打孔奇偶校验比特确定处理来进行描述。在N_{punc_groups}等于或大于Q_ldpc2的情况下，第0奇偶校验比特组到第(N_{punc_groups}-1)奇偶校验比特组与所有的第二奇偶校验比特组和第一奇偶校验比特组中的一些相同。而且，在N_{punc_groups}小于Q_ldpc2的情况下，第0奇偶校验比特组到第(N_{punc_groups}-1)奇偶校验比特组与第二奇偶校验比特组中的一些相同。而且，在N_{punc_groups}等于或大于Q_ldpc2的情况下，第N_{punc_groups}奇偶校验比特组与第一奇偶校验比特组内的组相同。而且，在N_{punc_groups}小于Q_ldpc2的情况下，第N_{punc_groups}奇偶校验比特组与第二奇偶校验比特组中的组相同。

而且，打孔单元1430可以通过移除由零填充单元1410填充为的0比特来将从编码器1420输出的LDPC码字当中的信息比特转换成要传送的打孔和缩短的码字内的信息比特。在该情况下，打孔单元1430可以被称为“零移除和打孔单元”。

在排除了用于移除填充为0的比特的功能的情况下，可以省略零填充单元1410。即，代替通过在零填充单元1410中将0填充到比特来生成用于编码器1420的BCH信息比特串，可以从由编码器1420使用的奇偶校验测试矩阵中移除与要被填充为0的比特相对应的列。与要被填充的比特相对应的列被移除，使得即使不执行用于填充比特的处理也可以获得相同的结果。发射机1440对缩短和打孔的码字进行调制和射频(RF)处理，并且然后经由天线对其进行传送。

存储装置1460存储用于传输端的操作的设置信息、指令等。具体地，存储装置1460存储基于比特组而定义的至少一个缩短图案以及基于奇偶校验比特组定义的至少一个打孔图案。例如，缩短图案和打孔图案可以基于码字长度、编码速率、缩短和打孔比率、调制方案等来定义。例如，至少一个缩短图案可以包括表9或表13。而且，至少一个打孔图案可以包括表10、表11、表12、表14、表15、表16、表17和表18中的至少一个。

控制器1470控制传输端的整体功能。具体地，控制器1470提供信息比特的长度、编码器1420所需要的信息比特的长度、缩短图案信息等。而且，控制器1470对编码器1420提供奇偶校验测试矩阵，并且提供关于奇偶校验测试矩阵的形式的信息。而且，控制器1470向打孔单元1430提供打孔图案信息。

在确定打孔图案中，控制器1470应当考虑要使用的奇偶校验测试矩阵的形式。例如，要使用的奇偶校验测试矩阵的形式的确定可以通过信息字的长度和编码速率中的至少一个来判断。例如，要使用的奇偶校验测试矩阵的形式的确定可以经由图10的处理来判断。在要使用的奇偶校验测试矩阵是在图6B中所示的第一奇偶校验测试矩阵的情况下，通过表10或表14来确定打孔图案。相反，在要使用的奇偶校验测试矩阵是图6B中所示的第二奇偶校验测试矩阵的情况下，打孔图案通过表12或表16或表18来确定，或者通过表11和表10的组合或表14和表15的组合或表14和表17的组合来确定。根据表10和表11的组合或表14和表15的组合或表14和表17的组合，控制器1470首先根据表11或表15或表17来确定打孔图案，并且然后当打孔比特保持时，控制器1470根据表10或表14来确定其余的打孔图案。

而且，控制器1470向打孔单元1430提供关于奇偶校验测试矩阵的信息。而且，该控制器1470向零填充单元1410提供了可以确定要被填充的比特的位置的信息。在参考图14描述的本发明的实施例中，零填充单元1410确定要被填充为0的比特的位置，并且将比特填充为0。然而，根据本发明的另一实施例，控制器1470可以确定要被填充的比特的位置，并且零填充单元1410可以根据控制器1470的指示来将比特填充为0。而且，在参考图14描述的本发明的实施例中，打孔单元1430确定打孔比特的位置，并且执行打孔。然而，根据本发明的另一实施例，控制器1470可以确定打孔比特的位置，并且打孔单元1430可以根据控制器1470的指示来执行打孔。

图15是图示根据本发明的实施例的通信/广播系统中的接收端的框图。

参考图15，接收端包括接收机1510、缩短比特恢复单元1520、打孔比特恢复单元1530、解码器1540、存储装置1550、以及控制器1560。

接收机1510接收从传输端传送的缩短和打孔的码字。即，接收机1510通过对接收信号进行RF处理并且执行解码来确定缩短和打孔的码字的接收值。

缩短比特恢复单元1520通过将LDPC解码器输入值设置为表示传输端中的缩短的LDPC信息比特的特定值来恢复经由在传输端中进行编码所生成的接收到的缩短和打孔的码字内的信息比特。具体地，缩短比特恢复单元1520确定缩短的比特的数目，确定从控制器1560提供的缩短图案，并且然后确定在其中所有比特已经被填充为0的比特组的数目N_pad。而且，缩短比特恢复单元1520将与缩短图案所指示的第0比特组到第(N_pad-1)比特组内的所有比特相对应的LDC解码器输入值设置为表示LDPC信息比特的特定值，并且将与缩短图案所指示的第N_pad比特组内前端或后端的一些比特相对应的LDC解码器输入值设置为表示缩短的LDPC信息比特的特定值。在LDPC解码器值基于LLR的情况下，表示缩短的LDPC信息比特的特定值可以是正负无穷。而且，缩短比特恢复单元1520基于接收到的缩短和打孔的码字来设置在LDPC码字的信息比特中的与没有被填充为0的信息比特相对应的LDPC解码器输入值。

打孔比特恢复单元1530通过将与打孔比特位置相对应的LDPC解码器输入值设置为表示打孔的奇偶校验比特的值来恢复在传输端中经由编码生成的奇偶校验位。具体地，打孔比特恢复单元1530基于有关的编码速率和缩短的比特的数目的值(即，打孔和缩短比率)来确定打孔比特的数目。例如，有关的编码速率和缩短的比特的数目的值(即，打孔和缩短比率)可以通过等式(30)来定义。而且，打孔比特恢复单元1530确定在其中所有比特已经被打孔的奇偶校验比特组的数目N_{punc_groups}，并且将与LDPC码字中由从控制器1560提供的打孔图案指示的第0奇偶校验比特组至第(N_{punc_groups}-1)奇偶校验比特组内的所有奇偶校验比特相对应的LDPC解码器输入值设置为表示打孔的奇偶校验比特的值。而且，打孔比特恢复单元1530将与LDPC码字中由打孔图案指示的第N_{punc_groups}奇偶校验比特组内前端或后端的一些比特相对应的LDPC解码器输入值设置为表示打孔的奇偶校验比特的值。表示打孔的奇偶校验比特的值可以是在其中奇偶校验比特将为0的概率和奇偶校验比特将为1的概率相同的值。

再次根据图10的打孔图案和打孔奇偶校验比特确定处理来进行描述。在N_{punc_groups}等于或大于Q_ldpc2的情况下，第0奇偶校验比特组到第(N_{punc_groups}-1)奇偶校验比特组与第二奇偶校验比特组中的所有比特和第一奇偶校验比特组中的一些相同。而且，在N_{punc_groups}小于Q_ldpc2的情况下，第0奇偶校验比特组到第(N_{punc_groups}-1)奇偶校验比特组与第二奇偶校验比特组中的一些相同。而且，在N_{punc_groups}等于或大于Q_ldpc2的情况下，第N_{punc_groups}奇偶校验比特组与第一奇偶校验比特组内的组相同。而且，在N_{punc_groups}小于Q_ldpc2的情况下，第N_{punc_groups}奇偶校验比特组与第二奇偶校验比特组内的组相同。

随后，打孔比特恢复单元1530根据缩短和打孔码字的接收值来设置与LDPC码字中没有打孔的其余奇偶校验比特相对应的LDPC解码器输入值。

解码器1540对缩短比特恢复单元1520和打孔比特恢复单元1530恢复的LDPC码字执行解码。此时，解码器1540可以具有多个解码块被连接的结构。例如，尽管未示出，但是解码器1540可以包括LDPC解码器和BCH解码器。在该情况下，LDPC解码器可以对恢复的LDPC码字进行LDPC解码，并且BCH编码器可以对作为LDPC解码的结果所生成的LDPC信息字执行BCH解码。根据本发明的另一实施例，解码器1540可以仅对恢复的LDPC码字执行LDPC解码。

存储装置1550存储用于接收端的操作的设置信息、指令等。具体地，存储装置1550存储基于比特组定义的至少一个缩短图案以及基于奇偶校验比特组定义的至少一个打孔图案。例如，缩短图案和打孔图案可以基于码字长度、编码速率、缩短和打孔比率、调制方案等来定义。例如，至少一个缩短图案可以包括表9或表13。而且，至少一个打孔图案可以包括表10、表11、表12、表14、表15、表16、表17和表18中的至少一个。而且，存储装置1550存储两个或更多个奇偶校验测试矩阵。例如，两个或更多个奇偶校验测试矩阵包括图6B中所示的第一奇偶校验测试矩阵和第二奇偶校验测试矩阵。就此，存储装置1550可以分别存储第一奇偶校验测试矩阵和第二奇偶校验测试矩阵，或者仅存储第二奇偶校验测试矩阵，并且从第二奇偶校验测试矩阵中提取第一奇偶校验测试矩阵，并且对其进行使用。

控制器1560控制接收端的整体功能。具体地，控制器1560向缩短比特恢复单元1520提供信息比特的长度、解码器1540所需要的信息比特的长度、缩短图案信息等。而且，控制器1540向打孔比特恢复单元1530提供打孔图案信息。而且，控制器1540向解码器1540提供奇偶校验测试矩阵。

在确定打孔图案中，控制器1540应当考虑要使用的奇偶校验测试矩阵的形式。例如，要使用的奇偶校验测试矩阵的形式的确定可以通过信息字的长度和编码速率中的至少一个来确定。例如，要使用的奇偶校验测试矩阵的形式的确定可以经由图10的处理来判断。在要使用的奇偶校验测试矩阵是在图6B中所示的第一奇偶校验测试矩阵的情况下，通过表10或表14来确定打孔图案。相反，在要使用的奇偶校验测试矩阵是图6B中所示的第二奇偶校验测试矩阵的情况下，打孔图案通过表12或表16或表18来确定，或者通过表10和表11的组合，或表14和表15的组合，或表14和表17的组合来确定。根据表10和表11的组合，或表14和表15的组合，或表14和表17的组合，控制器1560首先根据表11或表15或表17来确定打孔图案，并且然后当打孔比特保持时，控制器1560根据表10或表14来确定其余的打孔图案。根据本发明的另一实施例，控制器1560可以使用经由单独的信令由传输端指示的打孔图案。

而且，控制器1560提供关于奇偶校验测试矩阵的形式的信息，以提供关于由打孔比特恢复单元1530使用的打孔图案的信息以及奇偶校验比特的构造。在参考图15描述的本发明的实施例中，缩短比特恢复单元1520确定被填充的比特的位置，并且将与比特相对应的LDPC解码器的输入值设置为表示填充的比特的值。然而，根据本发明的另一实施例，控制器1560可以确定填充的比特的位置，并且缩短比特恢复单元1520可以根据控制器1560的指示来将与相关比特相对应的LDPC解码器输入值设置为表示填充的比特的值。而且，在参考图15描述的本发明的实施例中，打孔比特恢复单元1530确定打孔比特的位置，并且将相关比特设置为表示打孔比特的值。然而，根据本发明的另一实施例，控制器1560可以确定打孔比特的位置，并且打孔比特恢复单元1530可以根据控制器1560的指令来将相关比特设置为表示打孔比特的值。

虽然已经参考本发明的特定示例性实施例示出和描述了本发明，但是本领域技术人员可以理解，在不脱离如所附权利要求及其等价物限定的本发明的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。因此，本发明的范围不应当限于上述实施例，而是应当通过所附的权利要求及其等价物来确定。

Claims (14)

1.一种用于在通信/广播系统中操作传输端的方法，所述方法包括：

对低密度奇偶校验(LDPC)信息比特进行编码以生成码字；

确定要在所述码字的奇偶校验比特中打孔的比特的数目N_punc；

确定所有比特都要被打孔的奇偶校验比特组的数目N_{punc_groups}；

如果所有比特都要被打孔的奇偶校验比特组的数目N_{punc_groups}等于或大于第二奇偶校验位部分中所包括的奇偶校验比特组的数目Q_ldpc2，则

对包括在第二奇偶校验比特组中的所有奇偶校验比特进行打孔；

对由第一打孔图案指示的第一奇偶校验位部分的第0个奇偶校验比特组至第N_{punc_groups}-Q_ldpc2-1个奇偶校验比特组内的所有比特进行打孔；并且

如果所有比特都要被打孔的奇偶校验比特组的数目N_{punc_groups}小于第二奇偶校验位部分中所包括的奇偶校验比特组的数目Q_ldpc2，则

对由第二打孔图案指示的第二奇偶校验位部分的第0奇偶校验比特组到第(N_{punc_groups}-1)个奇偶校验比特组内的所有比特进行打孔，

其中，所述第一打孔图案以定义为21,17,0,24,7,10,14,12,23,1,16,3,5,26,28,19,4,15,8,2,27,20,6,9,25,13,11,18,22,29的奇偶校验比特组的序列来定义，并且

所述第二打孔图案以定义为16,41,34,11,19,6,26,44,3,47,22,10,50,39,30,14,56,28,55,21,9,40,31,51,20,17,8,25,54,18,5,33,42,12,23,49,57,1,37,52,45,36,2,32,27,48,43,29,24,0,13,38,15,58,7,58,7,53,35,4,46,59的奇偶校验比特组的序列来定义。

2.如权利要求1所述的方法，进一步包括：

对所述第一奇偶校验位部分的第(N_{punc_groups}-Q_ldpc2)比特组中的至少一个比特进行打孔。

3.如权利要求1所述的方法，进一步包括：

对所述第二奇偶校验位部分的第N_{punc_groups}比特组中的至少一个比特进行打孔。

4.如权利要求1所述的方法，进一步包括：

传送打孔的码字。

5.一种用于在通信/广播系统中操作接收端的方法，所述方法包括：

接收打孔的码字；

确定所述打孔的码字的低密度奇偶校验(LDPC)的奇偶校验比特当中的打孔比特的数目；

确定所有比特已经被打孔的奇偶校验比特组的数目N_{punc_groups}；

如果所有比特要被打孔的奇偶校验比特组的数目N_{punc_groups}等于或大于第二奇偶校验位部分中所包括的奇偶校验比特组的数目Q_ldpc2，则

对LDPC解码器将与第二奇偶校验比特组中所包括的所有奇偶校验比特相对应的输入值设置为表示打孔的奇偶校验比特的值；

对所述LDPC解码器将与由第一打孔图案指示的第一奇偶校验位部分的第0个奇偶校验比特组至第(N_{punc_groups}-Q_ldpc2-1)个奇偶校验比特组内的所有奇偶校验比特相对应的输入值设置为表示所述打孔的奇偶校验比特的值；

如果所有比特要被打孔的奇偶校验比特组的数目N_{punc_groups}小于第二奇偶校验位部分中所包括的奇偶校验比特组的数目Q_ldpc2，则

对所述LDPC解码器将与由第二打孔图案指示的第二奇偶校验位部分的第0个奇偶校验比特组至第(N_{punc_groups}-1)个奇偶校验比特组内的所有奇偶校验比特相对应的输入值设置为表示所述打孔的奇偶校验比特的值；

对所述LDPC解码器设置与基于所打孔的码字的接收值的LDPC码字的奇偶校验比特的未打孔的其余部分相对应的输入值，

其中，所述第一打孔图案以定义为21,17,0,24,7,10,14,12,23,1,16,3,5,26,28,19,4,15,8,2,27,20,6,9,25,13,11,18,22,29的奇偶校验比特组的序列来定义，并且

所述第二打孔图案以定义为16,41,34,11,19,6,26,44,3,47,22,10,50,39,30,14,56,28,55,21,9,40,31,51,20,17,8,25,54,18,5,33,42,12,23,49,57,1,37,52,45,36,2,32,27,48,43,29,24,0,13,38,15,58,7,58,7,53,35,4,46,59的奇偶校验比特组的序列来定义。

6.根据权利要求5所述的方法，进一步包括：

对所述LDPC解码器将与所述第一奇偶校验位部分的第(N_{punc_groups}-Q_ldpc2)个比特组中的至少一个比特相对应的输入值设置为表示所述打孔的奇偶校验比特的值。

7.根据权利要求5所述的方法，进一步包括：

对所述LDPC解码器将与所述第二奇偶校验位部分的第N_{punc_groups}个比特组中的至少一个比特相对应的输入值设置为表示所述打孔的奇偶校验比特的值。

8.一种在通信/广播系统中的传输端的装置，所述装置包括：

编码器，所述编码器用于对低密度奇偶校验(LDPC)信息比特进行编码以生成码字；

打孔单元，所述打孔单元用于确定要在所述码字的奇偶校验比特中打孔的比特的数目N_punc，确定所有比特都要被打孔的奇偶校验比特组的数目N_{punc_groups}，

其中，所述打孔单元，

如果所有比特都要被打孔的奇偶校验比特组的数目N_{punc_groups}等于或大于第二奇偶校验位部分中所包括的奇偶校验比特组的数目Q_ldpc2，则

对包括在第二奇偶校验比特组中的所有奇偶校验比特进行打孔；并且

对由第一打孔图案指示的第一奇偶校验位部分的第0个奇偶校验比特组至第N_{punc_groups}-Q_ldpc2-1个奇偶校验比特组内的所有比特进行打孔；并且

如果所有比特都要被打孔的奇偶校验比特组的数目N_{punc_groups}小于第二奇偶校验位部分中所包括的奇偶校验比特组的数目Q_ldpc2，则

对由第二打孔图案指示的第二奇偶校验位部分的第0奇偶校验比特组到第(N_{punc_groups}-1)个奇偶校验比特组内的所有比特进行打孔，

其中，所述第一打孔图案以定义为21,17,0,24,7,10,14,12,23,1,16,3,5,26,28,19,4,15,8,2,27,20,6,9,25,13,11,18,22,29的奇偶校验比特组的序列来定义，并且

所述第二打孔图案以定义为16,41,34,11,19,6,26,44,3,47,22,10,50,39,30,14,56,28,55,21,9,40,31,51,20,17,8,25,54,18,5,33,42,12,23,49,57,1,37,52,45,36,2,32,27,48,43,29,24,0,13,38,15,58,7,58,7,53,35,4,46,59的奇偶校验比特组的序列来定义。

9.如权利要求8所述的装置，其中，所述打孔单元对所述第一奇偶校验位部分的第(N_{punc_groups}-Q_ldpc2)比特组中的至少一个比特进行打孔。

10.如权利要求8所述的装置，其中，所述打孔单元对所述第二奇偶校验位部分的第N_{punc_groups}比特组中的至少一个比特进行打孔。

11.如权利要求8所述的装置，进一步包括发射机，所述发射机用于传送打孔的码字。

12.一种在通信/广播系统中的传输端的装置，所述装置包括：

接收机，所述接收机用于接收打孔的码字；

打孔比特恢复单元，所述打孔比特恢复单元用于确定所述打孔的码字的低密度奇偶校验(LDPC)的奇偶校验比特当中的打孔比特的数目，确定所有比特已经被打孔的奇偶校验比特组的数目N_{punc_groups}，

其中，所述打孔比特恢复单元，

如果所有比特要被打孔的奇偶校验比特组的数目N_{punc_groups}等于或大于第二奇偶校验位部分中所包括的奇偶校验比特组的数目Q_ldpc2，则

对LDPC解码器将与第二奇偶校验比特组中所包括的所有奇偶校验比特相对应的输入值设置为表示打孔的奇偶校验比特的值；

对所述LDPC解码器将与由第一打孔图案指示的第一奇偶校验位部分的第0个奇偶校验比特组至第(N_{punc_groups}-Q_ldpc2-1)个奇偶校验比特组内的所有奇偶校验比特相对应的输入值设置为表示所述打孔的奇偶校验比特的值；以及

对所述LDPC解码器，基于打孔码字的接收值来设置与LDPC码字的奇偶校验比特的的未打孔的其余部分相对应的输入值，

如果所有比特要被打孔的奇偶校验比特组的数目N_{punc_groups}小于第二奇偶校验位部分中所包括的奇偶校验比特组的数目Q_ldpc2，则

对所述LDPC解码器将与由第二打孔图案指示的第二奇偶校验位部分的第0个奇偶校验比特组至第(N_{punc_groups}-1)个奇偶校验比特组内的所有奇偶校验比特相对应的输入值设置为表示所述打孔的奇偶校验比特的值；以及

对所述LDPC解码器，基于打孔码字的接收值来设置与LDPC码字的奇偶校验比特的未打孔的其余部分相对应的输入值，

其中，所述第一打孔图案以定义为21,17,0,24,7,10,14,12,23,1,16,3,5,26,28,19,4,15,8,2,27,20,6,9,25,13,11,18,22,29的奇偶校验比特组的序列来定义，并且

所述第二打孔图案以定义为16,41,34,11,19,6,26,44,3,47,22,10,50,39,30,14,56,28,55,21,9,40,31,51,20,17,8,25,54,18,5,33,42,12,23,49,57,1,37,52,45,36,2,32,27,48,43,29,24,0,13,38,15,58,7,58,7,53,35,4,46,59的奇偶校验比特组的序列来定义。

13.根据权利要求12所述的装置，其中，所述打孔比特恢复单元对所述LDPC解码器将与所述第一奇偶校验位部分的第(N_{punc_groups}-Q_ldpc2)个比特组中的至少一个比特相对应的输入值设置为表示所述打孔的奇偶校验比特的值。

14.根据权利要求12所述的装置，其中，所述打孔比特恢复单元对所述LDPC解码器将与所述第二奇偶校验位部分的第N_{punc_groups}个比特组中的至少一个比特相对应的输入值设置为表示所述打孔的奇偶校验比特的值。