WO2013055046A2 - 통신/방송 시스템에서 데이터 송수신 장치 및 방법 - Google Patents

통신/방송 시스템에서 데이터 송수신 장치 및 방법 Download PDF

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WO2013055046A2
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Definitions

  • the present invention relates to a communication / broadcasting system.
  • the Low Density Parity Check (LDPC) code first introduced by Gallager in the 1960s, has long been forgotten due to the complexity of implementing it at the time.
  • LDPC Low Density Parity Check
  • turbo code proposed by Berrou, Glavieux, and Thitimajshima in 1993 showed performance close to Shannon's channel capacity, it was repeated with many interpretations of the performance and characteristics of the turbo code.
  • Much research has been conducted on channel coding based on iterative decoding and graphs. With this, the LDPC code was re-studied in the late 1990s, and decoding was performed by applying iterative decoding based on a sum-product algorithm on a Tanner graph corresponding to the LDPC code. It turns out that the performance is close to that of Shannon's channel capacity.
  • the LDPC code is generally defined as a parity-check matrix and can be expressed using a bipartite graph collectively referred to as a turner graph.
  • LDPC coder Input LDPC information word composed of 4 bits Generate an LDPC codeword consisting of 8 bits. For convenience of description below, Accepts an information word containing bits Assume a codeword consisting of four bits.
  • LDPC Informational Words LDPC code LDPC codeword Is generated. That is, the LDPC codeword is a bit string composed of a plurality of bits, and the LDPC codeword bit means each bit.
  • the LDPC information word is a bit string consisting of a plurality of bits, and the information bit means each bit constituting the information word.
  • LDPC codeword It consists of. here, Are parity bits, and the number of parity bits to be.
  • the LDPC encoding includes a process of determining a code word that satisfies a condition as in Equation 1 below.
  • Equation 1 Is the parity check matrix, Is a codeword, said Is the i th bit of the codeword, Is the codeword length.
  • the parity check matrix Is I column consists of i columns of i codewords It means that there is an association with.
  • the information word length and the code word length And The encoding is performed in a situation that has already been determined as. therefore, Shorter information words are entered, In order to generate codewords of shorter length, an appropriate method is needed.
  • the transmitting end Shorten the dog bits. Is the length of the information word requested by the encoder ( Is less than Also, the required length of parity Is the parity length If less, the transmitting end Punch the dog bits. remind Is the length of parity actually transmitted, And the code rate required for transmission.
  • a method of operating a transmitter in a communication / broadcasting system includes determining a number of bits to be zero-padded, and a group of bits in which all bits are padded to zero. Determining the number of pads (N pad ), padding all the bits in the 0 th to N pad ⁇ 1 th bit groups indicated by the shortening pattern to 0, and BCH (Bose Chaudhuri Hocquenghem) Mapping the information bits to unpadded bit positions in the information bits, BCH encoding the BCH information bits to generate Low Density Parity Check (LDPC) information bits, and a 0-padded codeword ( LDPC encoding the LDPC information bits to generate a codeword.
  • the short pattern is 9, 8, 15, 10, 0, 12, 5, 27, 6, 7, 19, 22, 1, 16, 26, 20, 21, 18, 11, 3, 17, 24 , 2, 23, 25, 14, 28, 4, 13, 29 is defined as a sequence of bit groups.
  • a method of operating a transmitter in a communication / broadcasting system includes: performing LDPC encoding of Low Density Parity Check (LDPC) information bits to generate a codeword; Determining a number N punc of bits to be punctured from parity bits of the codeword , determining a number N punc_groups of parity bit groups to which all bits are to be punctured; If the number N punc_group of the parity bit groups to which all of the bits are to be punctured is greater than or equal to the number of parity bit groups Q ldpc2 included in the second parity part, all parity bits included in the second parity bit group are determined.
  • LDPC Low Density Parity Check
  • the first puncture pattern is 21, 17, 0, 24, 7, 10, 14, 12, 23, 1, 16, 3, 5, 26, 28, 19, 4, 15, 8, 2, 27, It is defined as an order of parity bit groups defined as 20, 6, 9, 25, 13, 11, 18, 22, 29.
  • a method of operating a receiver in a communication / broadcasting system includes receiving a shortened codeword and a number of 0-padded bits. Determining, determining the number of bit groups N pad in which all bits are padded with zero, and all information in the 0 th through N pad -1 th bit groups indicated by a shortening pattern. Setting low density parity check (LDPC) decoder input values corresponding to bits to values representing shortened LDPC information bits, and receiving shortened LDPC decoder input values corresponding to unpadded information bits.
  • LDPC low density parity check
  • LDPC decoding the LDPC decoder input values to generate LDPC information bits, and generating BCH (Bose Chaudhuri Hocquenghem) information bits It comprises the step of BCH decoding the LDPC information bits.
  • the short pattern is 9, 8, 15, 10, 0, 12, 5, 27, 6, 7, 19, 22, 1, 16, 26, 20, 21, 18, 11, 3, 17, 24 , 2, 23, 25, 14, 28, 4, 13, 29 is defined as a sequence of bit groups.
  • a method of operating a receiver in a communication / broadcasting system includes: receiving a puncturing codeword, and LDPC (Low) of the punctured codeword Density Parity Check) A process of determining the number of bits punctured in the parity bits, a process of determining the number of parity bit groups (N punc_groups ) in which all the bits are punctured, and the number of parity bit groups in which all the bits are to be punctured.
  • N punc_groups is greater than or equal to the number of parity bit groups included in the second parity portion (Q ldpc2 )
  • LDPC decoder input values corresponding to all parity bits included in the second parity bit group are obtained. Setting to the values representing the punctured parity bits, and the 0 th parity bit group of the first parity portion indicated by the first puncturing pattern to N punc_groups -Q ld setting the LDPC decoder input values corresponding to all parity bits in the pc2-1 parity bit groups to values representing punctured parity bits, and corresponding to the remaining unparalleled parity bits of the LDPC codeword.
  • the first puncture pattern is 21, 17, 0, 24, 7, 10, 14, 12, 23, 1, 16, 3, 5, 26, 28, 19, 4, 15, 8, 2, 27, It is defined as an order of parity bit groups defined as 20, 6, 9, 25, 13, 11, 18, 22, 29.
  • a transmitting end device determines the number of bits to be zero-padded, and the number of bit groups in which all bits are padded with zero (N). pad ), padding all bits in the 0 th through N pad ⁇ 1 th bit groups indicated by a shortening pattern to 0, and not padding in BCH (Bose Chaudhuri Hocquenghem) information bits.
  • LDPC Low Density Parity Check
  • an encoder for LDPC encoding the bits is 9, 8, 15, 10, 0, 12, 5, 27, 6, 7, 19, 22, 1, 16, 26, 20, 21, 18, 11, 3, 17, 24 , 2, 23, 25, 14, 28, 4, 13, 29 is defined as a sequence of bit groups.
  • a transmitting end device in a communication / broadcasting system includes: an encoder for LDPC encoding Low Density Parity Check (LDPC) information bits to generate a codeword, Determine the number N punc of bits to be punctured in the parity bits of the codeword , determine the number N punc_groups of parity bit groups in which all bits are to be punctured, and all the bits puncture If the number of parity bit groups (N punc_groups ) to be greater than or equal to the number of parity bit groups (Q ldpc2 ) included in the second parity portion, puncture all parity bits included in the second parity bit group, and Puncturing all bits in the 0 th parity bit group to N punc_groups -Q ldpc2-1 th parity bit groups of the first parity portion indicated by the puncturing pattern.
  • LDPC Low Density Parity Check
  • a receiving end device includes: a receiving unit for receiving a shortened codeword and a number of 0-padded bits; LDPC, which determines the number of bit groups N pad in which all bits are padded with zero, and corresponds to all information bits in the 0 th through N pad -1 th bit groups indicated by a shortening pattern (Low Density Parity Check) Shortening that sets decoder input values to values representing shortened LDPC information bits and sets LDPC decoder input values corresponding to unpadded information bits according to the received shortened codeword.
  • LDPC Low Density Parity Check
  • LDPC decoding the LDPC decoder input values to generate a bit recovery unit, LDPC information bits, and the LDPC information bits to generate Bose Chaudhuri Hocquenghem (BCH) information bits. It comprises a decryption unit to BCH decoding.
  • the short pattern is 9, 8, 15, 10, 0, 12, 5, 27, 6, 7, 19, 22, 1, 16, 26, 20, 21, 18, 11, 3, 17, 24 , 2, 23, 25, 14, 28, 4, 13, 29 is defined as a sequence of bit groups.
  • a receiving end device includes a receiving unit for receiving a punched codeword and a low density parity of the punched codeword.
  • Check determine the number of bits punctured in the parity bits, determine the number of parity bit groups (N punc_groups ) in which all the bits are punctured, and the number (N punc_groups ) of the parity bit groups in which all the bits are to be punctured. If the number is greater than or equal to the number of parity bit groups Q ldpc2 included in the parity part, LDPC decoder input values corresponding to all parity bits included in the second parity bit group represent punctured parity bits.
  • the first puncture pattern is 21, 17, 0, 24, 7, 10, 14, 12, 23, 1, 16, 3, 5, 26, 28, 19, 4, 15, 8, 2, 27, 20, It is defined as an order of parity bit groups defined as 6, 9, 25, 13, 11, 18, 22, 29.
  • columns are grouped in consideration of the characteristics of a parity check matrix, and shortening and puncturing are performed for each bit group corresponding to each column group, thereby encoding and decoding information bits of various lengths. Maintain performance.
  • FIG. 1 illustrates an example of a parity check matrix that can be used in a communication / broadcasting system according to an embodiment of the present invention
  • FIG. 2 is a block diagram of a transmitter in a communication / broadcasting system according to an embodiment of the present invention
  • 3A to 3C are diagrams illustrating a relationship between a parity check matrix and a codeword in a communication / broadcasting system according to an embodiment of the present invention
  • 4A and 4B illustrate grouping of information bits in a communication / broadcasting system according to an embodiment of the present invention
  • 5A and 5B illustrate grouping of parity bits in a communication / broadcasting system according to an embodiment of the present invention
  • 6A and 6B illustrate examples of a parity check matrix that can be used in a communication / broadcasting system according to another embodiment of the present invention
  • FIG. 7A and 7B illustrate grouping of parity bits in a communication / broadcasting system according to another embodiment of the present invention
  • FIG. 8 is a diagram illustrating a padding procedure in a communication / broadcasting system according to an embodiment of the present invention.
  • FIG. 9 is a diagram illustrating a puncturing procedure in a communication / broadcasting system according to an embodiment of the present invention.
  • FIG. 10 is a diagram illustrating a puncturing procedure in a communication / broadcasting system according to another embodiment of the present invention.
  • FIG. 11 is a diagram illustrating a procedure of determining a form of a parity check matrix in a communication / broadcasting system according to an embodiment of the present invention
  • 12A and 12B illustrate an operation procedure of a transmitter in a communication / broadcasting system according to an embodiment of the present invention
  • FIG. 13A and 13B illustrate an operation procedure of a receiver in a communication / broadcasting system according to an embodiment of the present invention
  • FIG. 14 is a block diagram of a transmitter in a communication / broadcasting system according to an embodiment of the present invention.
  • FIG. 15 is a block diagram of a receiver in a communication / broadcasting system according to an embodiment of the present invention.
  • 16 is a diagram illustrating the performance of a communication / broadcasting system according to an embodiment of the present invention.
  • 17 is a diagram illustrating the performance of a communication / broadcasting system according to an embodiment of the present invention.
  • the present invention describes a technique for shortening or puncturing some bits without degrading a codeword according to an LDPC code in a communication / broadcast system.
  • the present invention defines terms and names defined in the Digital Video Broadcasting the 2nd Generation Terrestrial (DVB-T2) system and the Digital Video Broadcasting Next Genration Handheld (DVB-NGH) system under standardization. Use them.
  • the present invention is not limited to the above terms and names, and may be equally applied to other systems that perform encoding and decoding.
  • the present invention contemplates a parity check matrix of the structure as shown in FIG.
  • the parity check matrix shown in FIG. 1 is a systematic structure in which a codeword includes an information word as it is.
  • the present invention will be described based on the parity check matrix of FIG. 1, but the range to which the present invention is applicable is not limited to the parity check matrix as shown in FIG. 1.
  • the length of the LDPC codeword Denotes the length of the LDPC codeword, and also means the length of the columns of the parity check matrix of FIG. Is the length of the information word, and also means the length of the columns of the information word partial matrix 110 of FIG.
  • the length of the LDPC codeword or information word means the number of bits included in the LDPC codeword or information word.
  • the 'information word' may be referred to as 'information bits'.
  • Is an interval in which the pattern of the column is repeated in the partial matrix 110 corresponding to the information word Denotes a size at which each column is shifted in the partial matrix 110 corresponding to the information word, and is an integer. And The value of It is determined to hold. At this time, Is also an integer. remind And said The value of may vary depending on the codeword length and the code rate.
  • the parity check matrix is divided into a partial matrix 110 corresponding to the information word and a partial matrix 120 corresponding to parity.
  • the partial matrix 110 corresponding to the information word A partial matrix 120 including two columns and corresponding to the parity Contains ten columns.
  • the number of rows of the parity check matrix is the number of columns of the partial matrix 120 corresponding to the parity. Is the same as
  • Weight-1 that is, the position of elements having a value of 1 has a dual diagonal structure. Accordingly, of the columns included in the partial matrix 120 corresponding to the parity, the The degrees of the remaining columns except the first column are all 2, and the last The order of the first column is one.
  • the structure of the information word submatrices 110 including the second column follows the following rule. First, corresponding to the information word in the parity check matrix Columns It is divided into column groups. Columns within the same column group are Has a shifted relationship. Second, i-th Order of the 0th column of the column group The position of each row with 1 Is the index of the row where weight-1 is located in the jth column of the ith column group. Is determined as in Equation 2 below.
  • Equation 2 Is the index of the row with the k th weight-1 in the j th column in the i th column group, Is the index of the row with the k th weight-1 in the j-1 th column in the i th column group, Is the magnitude of each column shifted in the partial matrix corresponding to the information word, Is the length of the LDPC codeword, Is the length of the information word, Is the order of the columns belonging to the i th column group, Means the number of columns belonging to one column group.
  • Equation 2 Knowing the value alone indicates that we can know the index of the row with the k th weight-1 in the i th column group. Therefore, by storing the index value of the row with the k th weight-1 in the 0 th column in each column group, the position of the column and the row with the weight-1 of the parity check matrix having the structure of FIG. have.
  • the orders of the columns belonging to the i th column group are all Same as According to the rules, the LDPC code that stores information about the parity check matrix may be briefly expressed as follows.
  • the position information of the row where the weight-1 is located in each of the 0th columns of the three column groups may be represented by the following sequence. Sequences such as Equation 3 below may be referred to as a 'weight-1 position sequence'.
  • Equation 3 Is the index of the row with the k th weight-1 in the 0 th column in the i th column group.
  • Weight-1 position sequences such as Equation (3) representing the index of the row where 1 is located in the 0th column of each column group may be more simply expressed as shown in Table 1 below.
  • ⁇ Table 1> shows the position of an element having a weight-1, that is, a value of 1 in the parity check matrix, and the i th weight-1 position sequence has weight-1 in the 0 th column belonging to the i th column group. It is represented by the indices of a row.
  • Table 1 a 15 ⁇ 15 information word partial matrix of a 30 ⁇ 15 parity check matrix can be generated. Since the parity partial matrix of size 15 ⁇ 15 is predetermined to have a double diagonal structure, a parity check matrix of size 30 ⁇ 15 may be generated using Table 1 above.
  • parity check matrix having a parameter as shown in Table 2 is shown in Table 3 below.
  • Table 3 An example of a parity check matrix having a parameter as shown in Table 2 is shown in Table 3 below.
  • the column group index indicated by 'i' in Table 3 may be excluded.
  • the present invention will be described for the encoding process of the LDPC code using the parity check matrix having the structure as shown in FIG.
  • the present invention will be described using the parity check matrix of Table 3 as an example.
  • the encoding process of the LDPC code determines a codeword C that satisfies the relational expression of which the product of the parity check matrix and the codeword is 0.
  • the sequence of the i-th row of the ⁇ Table 3> shows the information on the i-th column group sequentially. That is, the present invention is a specific example, Is 4320, Is 2160, Is 72, An LDPC encoding process using a parity check matrix having a structure as shown in FIG. 1 assuming 30 is described. In addition, for convenience of description, the present invention has a length Information bits Represented by In parity Represented by
  • the encoder initializes parity bits. In other words, .
  • the encoder is a 0th information bit in the parity bit address shown in the 0th row of the ⁇ Table 3> Accumulate In other words, the encoder performs an operation as shown in Equation 4 below.
  • Equation 4 Is the 0 th information bit, Is the i th parity bit, Means binary operation. According to the binary operation, 1 1 is 0, 1 0 is 1, 0 1 is 1, 0 0 is zero.
  • the encoder is a zeroth information bit in the parity bit address. Accumulate.
  • the bit address may be determined as in Equation 5 below.
  • Is the 0th information bit Address value of the parity bit accumulator associated with the above Is an interval in which a pattern of columns is repeated in a partial matrix corresponding to an information word, Is the magnitude of each column shifted in the partial matrix corresponding to the information word, Is the length of the LDPC codeword, Denotes the length of the LDPC information bits.
  • Is 72, above Is 30.
  • Equation 5 the address value of the accumulator is equal to the index of the row having the weight-1 of the m th column of the parity check matrix. Also, the And Is a constant value that depends on the code rate. If the code rate 1/2 and the parity check matrix as shown in FIG. 1 are used, and the position information of 1 in the first column of each column group is shown in Table 3, Is 72, Is 4320, Becomes 30. In this case, an operation as shown in Equation 6 below is performed.
  • Equation 6 Is the first information bit, Is the i th parity bit, Means binary operation. According to the binary operation, 1 1 is 0, 1 0 is 1, 0 1 is 1, 0 0 is zero.
  • the 72th information bit For the parity bit address given in the first row of ⁇ Table 3 > Accumulate. Similarly, 71 information bits The parity bit address for (m 72, 74, ..., 143) may be determined as shown in Equation 7 below.
  • Is the 72th information bit Address value of the parity bit accumulator associated with the above Is an interval in which a pattern of columns is repeated in a partial matrix corresponding to an information word, Is the magnitude of each column shifted in the partial matrix corresponding to the information word, Is the length of the LDPC codeword, Denotes the length of the LDPC information bits.
  • Is 72, above Is 30.
  • the new row of Table 3 is used to determine the address of the parity bits. After the above process is performed for all information bits, the last parity bits are determined as follows.
  • Equation 8 an operation as shown in Equation 8 is performed. At this time, Is initialized to 1.
  • Equation 8 Is the i th parity bit, Is the length of the LDPC codeword, Is the length of the LDPC information bits, Means binary operation. According to the binary operation, 1 1 is 0, 1 0 is 1, 0 1 is 1, 0 0 is zero.
  • the column of the parity check matrix associated with is the first column of the first column group in the parity check matrix having the same structure as that of FIG. Therefore, in the second step
  • the parity bit addresses associated with the parity bit addresses are the same as the index of the 0 th row of Table 3 and the position values of the row where 1 is located in the 0 th column of the 0 th column group.
  • the position of the row where 1 of the other columns belonging to the 0th column group is located may be represented by Equation 2, which is represented by Equation 5, thereby parity bit address.
  • the value can be expressed. That is, Table 3, which indicates the position of weight-1 of the parity check matrix, may be used as the parity bit address value in the encoding process.
  • FIG. 2 is a block diagram of a transmitter in a communication / broadcasting system according to an exemplary embodiment of the present invention.
  • the transmitter includes a control unit 202, a zero padding unit 204, a BCH (Bose, Chaudhuri, Hocquenghem) code unit 206, an LDPC code unit 208, and a cloth. It is configured to include a study (210).
  • the coding unit may include the BCH coder 260 and the LDPC coder 208.
  • the encoding unit may include the zero padding unit 204, the BCH encoding unit 260, the LDPC encoding unit 208, and the puncturing unit 210.
  • the zero padding unit 204 pads at least one bit having a zero value in the information bits. That is, the zero padding unit 204 satisfies the length of the input bit string of the BCH code unit 206 by padding the bits having at least one zero value with the input information bits. For example, the zero padding unit 204 may determine the location of at least one 0 bit and then additionally pad the information bits. As another example, the zero padding unit 204 may replace the zero bits of positions other than zero bits in the zero bit string of the length of the input bit string of the BCH encoder 206, which is all zero bits. . Specifically, Bits of length The zero padding unit 204 is input. The zero padding unit 204 receives information about zero-padding from the control unit 202.
  • the information on zero-padding includes at least one of a number of bits to be padded with zero and a position of bits to be padded with zero.
  • the zero padding unit 204 pads bits with zeros using the information on the zero-padding.
  • BCH information bits with length of Create A process of determining the location and number of bits to be padded with zero will be described in detail below.
  • BCH Information Bits By performing BCH encoding on the BCH encoder 206, ) BCH parity bits, and BCH codeword Create The BCH codeword Are LDPC information bits for LDPC encoding, and are input to the LDPC code unit 208.
  • the BCH coding is a well-known technique, and includes "Bose, RC; Ray-Chaudhuri, DK (March 1960),” On A Class of Error Correcting Binary Group Codes ", Information and Control 3 (1): 68-79, ISSN 0890 -5401 "and the like, so that the present invention will not be described in detail.
  • the LDPC codeword By performing LDPC encoding on the LDPC coder 208, the LDPC codeword Create That is, the LDPC coder 208 generates an LDPC codeword using a parity check matrix.
  • the puncturing unit 210 is the LDPC codeword And punctures some bits in the LDPC codeword.
  • the puncturing means not transmitting some bits. In some cases, for example, in the case of using the additional parity described below, the puncturing may mean that some bits are not transmitted in the same frame as the information bits.
  • the puncturing unit 210 may remove the bits padded by the zero padding unit 204 together with the puncturing. In this case, the perforations 210 may be referred to as 'zero removal and perforations'. When the function of removing the padded bits is excluded, the zero padding unit 204 may also be omitted.
  • the controller 220 corresponds to the padded bits in the parity check matrix used in the LDPC code unit 208.
  • Heat can be removed.
  • the parity check matrix from which the corresponding column is removed may be stored in a memory. By removing at least one column corresponding to the padded bit, the same result may be obtained even if there is no process of padding and removing 0 bits.
  • the control unit 202 provides the zero padding unit 204 with information for determining at least one of the position and the number of bits to be padded to zero, and the number and position of the BCH parity bits to the BCH code unit 206. It provides information about at least one of the, and provides the code rate, codeword length, parity check matrix, etc. to the LDPC code unit 208, at least one of the number and position of bits punctured to the puncturing unit 210 Provides information to determine If the puncturing part 210 has a zero elimination function, the controller 202 may determine at least one of a position and a number of bits to be padded with zero in the same manner as the instruction to the zero inserting part 204. Information is provided to the perforations 210.
  • control unit 202 may be configured as the zero padding unit 204 and the BCH code unit 206. ), The perforator 210 may be controlled to not operate.
  • the shortening includes padding bits before encoding with zero and removing bits padded with zero after encoding.
  • the output of the zero padding unit 204 is input to the BCH code unit 206.
  • the BCH code unit 206 may be omitted. That is, the system may not use the BCH code, in which case, the output of the zero padding unit 204 may be directly input to the LDPC code unit 208.
  • the positions of the BCH code unit 206 and the zero padding unit 204 may be interchanged. That is, the first information bits before padding are input to the BCH code unit 206, the output of the BCH code unit 206 is provided to the zero padding unit 204, and the output of the zero padding unit 204.
  • the LDPC code unit 208 may be provided.
  • the transmitting end stores the position information of the bits to be shortened or punctured in advance according to an index order defined in advance, or after operation is determined according to a predefined rule,
  • the location of bits to be shortened or punctured in the information bits or the LDPC codeword may be selected based on the number.
  • the present invention refers to the order of the shortened bits as the 'shortened pattern' and the order of the bits to be punctured as the 'punched pattern'.
  • the shortened pattern and the puncturing pattern mean an order of punctured parity bit groups or an order of shortened bit groups described below.
  • the present invention determines a shortening pattern and a puncturing pattern for applying the shortening and puncturing for an input bit string of variable length, and selects the shortened / punched bits according to the number of shortened / punched bits and the shortened / punched pattern.
  • Length of information bits input to the zero padding unit 204 Is 5, the length of the BCH information bits which is an input bit string of the BCH code unit 206.
  • Is 8 the length of the LDPC information bits which is the input bit string of the LDPC code unit 208.
  • the short pattern is ⁇ 7, 1, 4, 6, 2, 8, 3, 5, 0, 9 ⁇
  • the perforation pattern is ⁇ 1, 4, 8, 6, 3, 0, 2, 5, 7, 9 ⁇
  • the number of puncturing bits is 4, shortening and puncturing is performed as follows.
  • BCH information bits Is For example, to the zero padding unit 204 Is input, BCH information bits Is output. Since the number of shortened bits is three, the preceding three values in the shortened pattern are used. Since the previous three values in the shortened pattern are 7, 1, 4 , , A shortening takes place at the position of. In other words, , , The bits at position of are padded with zeros and the input bits at positions where the bits are not padded Are mapped sequentially. That is, BCH information bits output from the zero padding unit 204 silver to be. remind Is a BCH codeword that is input to the BCH coder 206 and is an input bit string of the LDPC coder 208, that is, LDPC information bits. Is output.
  • the BCH code is a systematic code, and the BCH information bits remain in the code word. Therefore, the LDPC information bits, that is, the output bit string of the BCH code, are represented by Equation 9 below.
  • Is the BCH codeword Is the j th bit of the BCH codeword that is the LDPC information bits
  • J is the j th BCH information bit of the LDPC information bits as the j th bit of the bit string including the 0 padded bits
  • Is the j th parity bit of the LDPC information bits Denotes the j th bit of the information bits.
  • An output bit string of the LDPC code unit 208 Is as shown in Equation 10 below.
  • Is an LDPC codeword Is the j th bit of the LDPC codeword, Is the j th bit of the BCH codeword that is the LDPC information bits, Is the j th BCH information bit of the LDPC information bits, Is the j th parity bit of the LDPC information bits, Denotes the j th parity bit of the LDPC codeword.
  • Equation 11 Is the j th bit of the information bits, Is the j th parity bit of the BCH codeword that is the LDPC information bits, Denotes the j th parity bit of the LDPC codeword.
  • the transmitter determines the shortening pattern and the puncturing pattern, and determines the positions of the shortened and punctured bits by using values as many as the shortened and punctured bits in the shortened pattern and the puncturing pattern. do.
  • the order of the shortened and punctured bits may be determined in units of groups of information bits and parity bits. That is, the present invention divides information bits and parity bits into a plurality of bit groups including a certain number of bits, determines the order of groups to be shortened and punctured with respect to the bit groups, and then determines the bit groups. The required number of bits are shortened and punctured according to the shortened pattern and the puncturing pattern.
  • the order of the shortening may be determined based on the characteristics of the LDPC codeword.
  • the shortening order may be determined based on a group of information bits corresponding to a column group of the parity check matrix. have.
  • 3A to 3C illustrate a relation between a parity check matrix and a codeword in a communication / broadcasting system according to an exemplary embodiment of the present invention.
  • the parity check matrix And codeword The product of may be expressed as the sum of the products of each codeword bit and each column of the parity check matrix. In other words, Is a linear combination of the codeword bits and each row of the parity check matrix. That is, codeword bits Is 0, the i th column of the parity check matrix Is multiplied by '0' Is equivalent to not linearly coupled.
  • bits If is shortened, Column, i th column of the parity check matrix Results in the same as being deleted. Therefore, determining which bits to shorten is equivalent to determining which of the columns of the parity check matrix to delete.
  • the present invention has been described above based on the step of encoding the padding after the padding to 0, and removing the padded bits of the coded bits, which corresponds to the bit padded to 0 in the parity check matrix. It is the same as the encoding based on the parity check matrix with the columns removed.
  • the present invention defines an order of positions where bits are padded with 0 as a shortened pattern, encodes after padding with 0, and removes the padded bits according to the shortened pattern from a codeword. do.
  • the shortened pattern may be used to determine the order of information bits inputted into codewords rather than the order of positions where bits are padded with zeros.
  • the shortened pattern indicates the order of the positions where the bits are padded with zeros.
  • the order of the locations where the information bits are mapped in the codeword can be obtained using the shortened pattern. In other words, reading the short pattern in reverse order may result in a sequence of locations to which information bits are mapped.
  • the shortening process determines positions to which information bits inputted to the codeword are mapped in the reverse order of the shortening pattern, encodes by mapping '0' to bits to which the information bits are not mapped, and then encodes the codeword. 0 may be performed by removing the bits to which 0 is mapped.
  • the present invention defines the order of selecting the bits to be punctured as a puncturing pattern, and punctures the bits according to the puncturing pattern.
  • the puncturing pattern may be used to determine the order of bits not to be punctured, not the order of the bit positions to be punctured. Since the puncturing pattern indicates the order of bits to be punctured, reading the puncturing pattern in the reverse order results in an order of bits that are not punctured. Therefore, the puncturing process may be performed by determining bits that are not punctured in the reverse order of the puncturing pattern and puncturing the remaining bits. In particular, when puncturing is performed for a fixed length rather than a variable length, bits that are not punctured may be determined based on the puncturing pattern.
  • the parity check matrix And codeword The product of can be expressed for each row. That is, four rows may be represented by four equations 531 to 534.
  • the transmitter and the receiver may know that '0' is input only by knowing the positions of the bits that are shortened.
  • the receiving end does not know whether the corresponding bit was '0' or '1'. Therefore, it is possible to influence the expression of a row containing '1' at the position of the column related to the bits to be punctured. Therefore, when determining the bits to be punctured, the characteristics of the rows including '1' in the position of the column related to the bits to be punctured in the parity check matrix should be considered.
  • Changing the position of the column of the parity check matrix is just like changing the position of the codeword bits. Therefore, when the position of the column of the parity check matrix is changed, the same performance can be guaranteed by changing the position of the shortened information bits and the position of the parity bits to be punctured in the same pattern. In this case, the set of codewords does not change.
  • columns of the parity check matrix are Bit position is shortened when , Let's say. Column position To 0, the 0th column of the parity check matrix is changed to 7th column, and the 3rd column is changed to 6th column. , This shortening can guarantee the same performance.
  • the information bit length of the LDPC codeword And codeword length More input information bits length And output codeword length If small, shortening and drilling are applied.
  • bits that are punctured are codewords from It may be selected from all bits within or among parity bits of the codeword.
  • the present invention will be described on the assumption that the puncturing bits are selected only among the parity bits.
  • the input information bit length Is variable i.e. 1 or more
  • a sequence of shortening and puncturing for variable lengths is required. That is, from one bit shortening From the case of puncturing one bit and shortening pattern up to shortening The puncturing pattern up to the case of puncturing the four bits should be defined.
  • the shortening order for the information bits is determined as follows.
  • Is the jth bit group the Is the k-th BCH information bit of the BCH information bits, Is the number of columns included in one column group of the parity check matrix of the type shown in FIG. 1, the number of bits included in one bit group, Is the largest integer that does not exceed x, for example Is 2, and Is the length of the BCH information bits, Is the number of bit groups to be. remind Is the smallest integer greater than x, for example Is three.
  • bit groups are configured as shown in Equation 12, the bit groups are as shown in FIGS. 4A and 4B. 4A and 4B, each bit group is Bits, the last group of bits Dog bits.
  • Is A value representing the number of groups including parity bits of a BCH code. 4A is a Is 1, the Figure 4b is 2 is shown. In the case of a system not using the BCH code, And said Is the same.
  • the present invention defines a short pattern in units of bit groups.
  • the present invention determines the order of shortening in consideration of the LDPC information bits.
  • the present invention determines the order of shortening based on a given parity check matrix.
  • a process of determining the order of shortening based on the given parity check matrix is as follows.
  • the information word partial matrix 110 may be divided into column groups composed of M consecutive columns. Accordingly, the LDPC information bits corresponding to each column in the column group consisting of the M bits may be configured as an information bit group as shown in Equation 12.
  • the 0 th bit group of FIG. 4A corresponds to the 0 th column group of FIG. 1.
  • the 0 th bit group includes at least one bit, and each bit in the 0 th bit group of FIG. 4A corresponds to each column in the 0 th column group of FIG. 1.
  • the i-th bit group of FIG. 4A includes bits corresponding to columns in the i-th column group of FIG. 1. Accordingly, the shortening pattern may be determined by determining the order of the column group to be deleted in units of column groups in the parity check matrix. In other words, a shortening pattern may be achieved by switching the deletion order of the column groups into the order of the information bit groups corresponding to each column group.
  • the shortened pattern refers to the order of the shortened bits or the order of the shortened bit groups. If the shortened pattern is defined in the order of the bit groups, the order of the shortened bits in each shortened bit group may be variously defined. Since bits belonging to the same group have the same degree and cycle performance, the same performance as the method of determining the shortening order in units of bits can be obtained.
  • 5A and 5B illustrate grouping of parity bits in a communication / broadcasting system according to an embodiment of the present invention.
  • 5A and 5B assume the case of using a parity check matrix having the structure as shown in FIG.
  • each parity bit group may be defined as in Equation 13 below.
  • Is the jth parity bit group, Is the kth parity bit, Is the number of parity bit groups, Is the length of the LDPC codeword, Denotes the length of the LDPC information bits. That is, the size of the parity bit group means the number of bits of each parity bit group And the number of parity bit groups is to be.
  • Equation 14 causes an interleaving effect of parity bits.
  • Equation 14 Is the jth parity bit after conversion, wherein Is the jth parity bit before conversion, wherein Denotes the number of parity bit groups.
  • Is the jth parity bit group before conversion wherein Is the kth parity bit after conversion, where Is the number of columns included in one column group of the parity check matrix of the type shown in FIG.
  • Is the length of the LDPC codeword Is the length of the LDPC information bits, Denotes the number of parity bit groups. That is, the size of each parity bit group And the number of parity bit groups is to be.
  • Equation (14) and (15) Parity bits constituting the same are the same. In other words, the parity bits constituting each parity bit group are not changed. However, if the positions of the parity bits are converted according to Equation 14, the bits after the conversion Based on the contiguous bits are organized into a group, processing convenience is increased.
  • the puncturing of the parity bits in a parity bit group unit may be performed without the conversion procedure as shown in Equation 14, Equation 15, 5A, and 5B.
  • the present invention determines a puncturing pattern on a parity bit group basis.
  • 6A and 6B illustrate examples of a parity check matrix that can be used in a communication / broadcasting system according to another embodiment of the present invention.
  • the parity check matrix of FIGS. 6A and 6B is an extended form of the parity check matrix of FIG. 1 and includes a codeword coded based on the parity check matrix of FIG. 1 and has a lower code rate. Can be used when you want to support it. For example, if a higher code rate is required, the transmitter may encode the first parity check matrix. If the lower code rate is required, the transmitter may use an extended second parity check matrix. As another example, the transmitter may encode using the first parity check matrix when information bits of a short length are input, and encode using the extended second parity check matrix when the long information bits are input.
  • the parity check matrix includes a first partial matrix 610, a second partial matrix 620, a third partial matrix 630, a fourth partial matrix 640, and a fifth partial matrix 650. ), And a sixth partial matrix 660.
  • the first partial matrix 610 of the six partial matrices is the same as the information word partial matrix 110 of FIG. 1
  • the second partial matrix 620 is the parity partial matrix 120 of FIG. 1. Is the same as
  • the matrix composed of the second partial matrix 620, the third partial matrix 630, the fifth partial matrix 650, and the sixth partial matrix 660 constitutes a parity part and has a double diagonal structure.
  • a matrix composed of the first partial matrix 610 and the second partial matrix 620 is referred to as a 'first parity check matrix'.
  • the structure of the first parity check matrix is the same as that of the parity check matrix shown in FIG. 1.
  • the present invention is the first partial matrix 610, the second partial matrix 620, the third partial matrix 630, the fourth partial matrix 640, the fifth partial matrix 650,
  • the matrix composed of the sixth partial matrix 660 is referred to as a 'second parity check matrix'. That is, among the partial matrices shown in FIG. 6A, the first partial matrix 610 and the second partial matrix 620 are included in both the first parity check matrix and the second parity check matrix.
  • the third partial matrix 630, the fourth partial matrix 640, the fifth partial matrix 650, and the sixth partial matrix 660 are dedicated only to the second parity check matrix.
  • the parity check matrix illustrated in FIG. 6A Denotes a length of an information word, and a codeword encoded based on the first parity check matrix is referred to as a first LDPC codeword.
  • a codeword encoded based on the first parity check matrix is referred to as a first LDPC codeword.
  • the length of the first LDPC codeword Denotes a length of an LDPC codeword encoded based on the second parity check matrix.
  • the length of the codeword or the information word means the number of bits included in the codeword or the informationword.
  • the first partial matrix 610 and the fourth partial matrix 640 corresponding to the information word And a second partial matrix 620 and a fifth partial matrix 650 corresponding to the first parity Contains ten columns.
  • the third partial matrix 630 and the sixth partial matrix 660 corresponding to the second parity Contains ten columns.
  • the number of rows of the first parity check matrix is the number of columns of the second partial matrix 620 and the fifth partial matrix 650 corresponding to the first parity. Is the same as
  • the number of rows of the second parity check matrix is Is the same as
  • FIG. 6B illustrates the structure of the parity check matrix in more detail.
  • the second partial matrix 620, the third partial matrix 630, the fifth partial matrix 650, and the sixth partial matrix 660 corresponding to the 'second parity part' including the second column.
  • a matrix composed of weight-1 that is, the positions of elements having a value of 1 have a dual diagonal structure.
  • the second partial matrix 620, the third partial matrix 630, the fifth partial matrix 650, and the sixth partial matrix 660 corresponding to the 'second parity part' are included.
  • the degrees of the remaining columns except the first column are all 2,
  • the order of the first column is one.
  • the structure of the partial matrix including the first row is as follows. First, corresponding to the information word in the parity check matrix Columns Each belong to the same group, It is divided into column groups. Columns within the same column group are Has a shifted relationship. That is Of FIG. 1 Has the same meaning as
  • the fourth partial matrix 640 corresponding to the information word in the parity check matrix, that is, from the 0th column Column and From the first row
  • the structure of the partial matrix including the first row is as follows. First, corresponding to the information word in the parity check matrix Columns Each belong to the same group, It is divided into column groups. Columns within the same column group are Has a shifted relationship.
  • the fourth partial matrix 640 has a form similar to the first partial matrix 610, and the number of columns constituting the column groups of the first partial matrix 610 and the fourth partial matrix 640.
  • M value means the same. Is an interval in which a column pattern is repeated in the first partial matrix 610 and the fourth partial matrix 640 corresponding to the information word, Is an amount by which each column is shifted in the first partial matrix 610 and is an integer. And The value of Satisfies the relationship. Also, Denotes a magnitude at which each column is shifted in the fourth partial matrix 640 and is an integer. And The value of Satisfies the relationship. At this time, Is also an integer. remind , remind , remind The specific value of may vary depending on the codeword length and the code rate.
  • parity check matrix has been described with reference to FIGS. 6A and 6B
  • the parity check matrix of FIGS. 6A and 6B is an example of a parity check matrix to which the present invention is applicable. It is not limited.
  • the first partial matrix 610 corresponding to the information word in the parity check matrix that is, from the zeroth column First column, 0th row
  • Equation 16 Is the index of the row with the k th weight-1 in the j th column in the i th column group, Is the index of the row with the k th weight-1 in the 0 th column in the i th column group, Is the length of the first LDPC codeword, Is the length of the information word, Is the order of the columns belonging to the i th column group, Means the number of columns belonging to one column group. According to the above rules, the orders of the columns belonging to the i th column group are all Same as
  • the fourth partial matrix 640 corresponding to the information word in the parity check matrix that is, from the zeroth column Column, From the first row
  • Equation 17 Is the index of the row with the k th weight-1 in the j th column in the i th column group in the fourth partial matrix 640, Is the index of the row with the k th weight-1 in the 0 th column in the i th column group in the fourth partial matrix 640, Is the length of the first LDPC codeword, Is the length of the second LDPC codeword, Is the length of the information word, Is the order of the columns belonging to the i th column group, Is the number of columns belonging to one column group, Is the number of second parity bits, to be. According to the above rules, the orders of the columns belonging to the i th column group are all Same as
  • the LDPC code that stores information about the parity check matrix may be briefly expressed as follows.
  • Is 30, Is 60, Is 15 and M is 5, ego,
  • the position information of the row where the weight-1 is located in the 0th column of the three column groups of the first partial matrix 610 may be represented by the following equations. Sequences such as Equation 18 below may be referred to as a weight-1 position sequence.
  • Equation 18 Is the index of the row with the k th weight-1 in the j th column in the i th column group.
  • the position information of the row where the weight-1 is located in the 0th column of the three column groups of the fourth partial matrix 640 may be represented by the following equations. Sequences such as Equation 19 below may be referred to as a weight-1 position sequence.
  • Equation 19 Is the index of the row with the k th weight-1 in the j th column in the i th column group.
  • Weight-1 position sequences such as Equation (19) representing the index of the row where 1 is located in the 0th column of each column group may be more simply expressed as shown in Table 4 below.
  • Table 4 shows the positions of elements having a weight-1, that is, a value of 1 in the parity check matrix.
  • the i th weight-1 position sequence has weight-1 in the 0 th column belonging to the i th column group. It is represented by the indices of a row.
  • Information related to the position of 1 belonging to the fourth partial matrix 740 may be represented by an independent table. That is, as shown in Tables 5 and 5b, an information word for weight-1 additionally required in the second parity check matrix may be separately expressed as an information word for weight-1 for the first parity check matrix.
  • the length of the first LDPC codeword having the parity check matrix as shown in FIGS. 6A and 6B Length of second LDPC codeword Of the first LDPC codeword Of the second LDPC codeword Code rate
  • Table 7 For the length of the LDPC information bits as shown in Table 7 below. And the variables described above. , , This can be determined.
  • the parity check matrix having the parameters shown in Table 7 and having the structure shown in FIGS. 6A and 6B is used, and as described above, the row index of weight-1 in the 0th column of each column group is obtained.
  • the embodiment showing the position of the weight-1 of the parity check matrix can be expressed as shown in Table 8 below.
  • indices of the column groups generally indicated by 'i' in Table 8 may be excluded.
  • the numbers shown in Table 8 include numbers representing the position of weight-1 of the parity check matrix of the structure shown in FIG. As described above, Table 8 may also express the weight-1 information for the first parity check matrix and the weight-1 information for the second parity check matrix.
  • the present invention will be described an encoding process based on a parity check matrix of the type shown in FIGS. 6A and 6B.
  • the present invention provides information on the parity check matrix of the type shown in FIGS. 6A and 6B and the row index with weight -1 in the 0th column of each column group. It is assumed that it is expressed as Table 8>.
  • the 'first parity bits' may be referred to as a 'first parity part'.
  • the 'second parity bits' may be referred to as 'second parity part'.
  • the codeword may be expressed as Equation 20 below.
  • It consists of.
  • the 'second parity bits' may be referred to as 'incremental redundancy (IR) parity bits'. remind Is the i th codeword bit, Is the i th information bit, Is the i th parity bit, Is the i th parity bit, Denotes the i-th second parity bit.
  • the first parity bits are obtained by encoding based on only the first parity check matrix. That is, when a codeword having a relatively high code rate is to be obtained, an encoder may generate the first LDPC codeword by generating the first parity bits by using only the first parity check matrix.
  • the encoder may generate the second LDPC codeword by generating the first parity bits to the second parity bits by using the second parity check matrix.
  • the process of generating the first parity bits based only on the first parity check matrix has been described above.
  • the present invention provides information bits Parity bits including 'first parity bits' and 'second parity bits' It describes the process of generating.
  • the encoder initializes all parity bits to zero as shown in Equation 21 below.
  • Equation 21 Is the i th parity bit, Is the number of LDPC information bits, Denotes the number of second LDPC codeword bits.
  • the encoder is a 0th information bit in the parity bit address shown in the 0th row of the table 7 Accumulate In other words, the encoder performs an operation as shown in Equation 22 below.
  • Is the 0 th information bit Is the i th parity bit, Means binary operation. According to the binary operation, 1 1 is 0, 1 0 is 1, 0 1 is 1, 0 0 is zero. As shown in Equation 22, the first to 19th parity addresses are the same as those shown in Equation 4.
  • the encoder is a zeroth information bit in the parity bit address. Accumulate.
  • the parity bit address may be determined as in Equation 23 or Equation 24 below.
  • Equation 23 Is the address value of the parity bit accumulator associated with the information bit, Is the magnitude of each column shifted in the first partial matrix of the parity check matrix, Is the length of the first LDPC codeword, Denotes the length of the LDPC information bits.
  • Equation 24 Is the length of the first LDPC codeword, Is the length of the LDPC information bits, Is the address value of the parity bit accumulator associated with the information bit, Is the magnitude of each column shifted in the information word part transmitted to the second parity check matrix, Is the number of second parity bits, to be.
  • Equation 23 and Equation 24 Information bits The parity bit accumulator address value associated with is the same as the 0th row of ⁇ Table 8>.
  • Equation (20) can be inferred from Equation (15) and Equation (16) representing the position of 1 in the parity check matrix.
  • a new row of address tables is used to determine the address of the parity bits.
  • the last parity bits are determined as follows. An operation as shown in Equation 25 is performed. At this time, Is initialized to 1.
  • Equation 25 Is the i th parity bit, Is the length of the second LDPC codeword, Is the length of the LDPC information bits, Means binary operation. According to the binary operation, 1 1 is 0, 1 0 is 1, 0 1 is 1, 0 0 is zero.
  • the column of the parity check matrix associated with is the first column of the first column group in the parity check matrix having the same structure as that of FIG. 6. Therefore, in the second step The parity bit addresses associated with the parity bit addresses are the same as the index of the 0 th row of Table 8 and the position values of the row where 1 is located in the 0 th column of the 0 th column group.
  • the position of the row in which 1 of the other columns belonging to the 0th column group is located may be expressed as in Equations 16 to 17, and also in Equation 23.
  • To parity bit address values may be expressed as in Equation (24). That is, Table 8, which indicates the position of weight-1 of the parity check matrix, may be used as the parity bit address value in the encoding process.
  • encoding may be performed based on a parity check matrix having a shape as shown in FIGS. 6A and 6B.
  • the parity check matrix as shown in FIGS. 6A and 6B is divided into an information word part and a parity part (including both the first parity part and the second parity part), and the information word part includes a plurality of column groups.
  • the information having the weight-1 of the information word part of the parity check matrix may be expressed based on the index value of the row having the weight-1 of the 0th column of each column group.
  • the parity bit address may be expressed based on an index value of a row having weight-1 of the 0th column of each column group, and may be used in an encoding process.
  • encoding is performed based on only the first parity check matrix portion having the structure of FIG. 1 or in the parity check matrix of FIGS. 6A and 6B. If all parity bits are required, the parity bit may be encoded based on the second parity check matrix of FIGS. 6A and 6B.
  • the encoding process based on only the first parity check matrix part and the encoding process based on the second parity check matrix part may be performed in the encoding process. It is the same as not performing the process of Equation 24 above with a larger parity bit address.
  • the shortened pattern is ⁇ 7, 1, 4, 6, 2, 8, 3, 5, 0, 9 ⁇
  • the puncturing pattern of the first parity bit is ⁇ 1
  • the puncturing pattern of the second parity bit is ⁇ 0, 2, 4, 6, 8, 10, 12, 14, 16, 18, 1, 3, 5, 7, 9, 11, 13, 15, 17, 19 ⁇ and assuming that the number of puncturing bits is 24, shortening and puncturing are performed as follows.
  • the output bit string of the BCH coder 206 of FIG. 2 is as described above.
  • Input bit string of the LDPC code unit 208 The output bit stream of the LDPC code unit 208 for the Is as shown in Equation 26.
  • Equation 26 Is a second LDPC codeword, Is the j th bit of the second LDPC codeword, Is the jth bit of the BCH codeword, and Is the j th bit of the information bits, Is the j th parity bit of the BCH codeword, Is the j th parity bit of the LDPC codeword, Denotes the j th parity bit of the LDPC codeword.
  • a first puncturing pattern is applied to the first parity
  • a second puncturing pattern is applied to the second parity.
  • the second parity bits are to be punctured prior to the first parity bits. That is, since it is assumed that the number of puncturing bits is 24, 20 second parity bits are all punctured, and since the preceding four values in the first puncturing pattern are 1, 4, 8, and 6, the output bit sequence is as follows. Equation (27)
  • Is the j th bit of the information bits Is the j th parity bit of the BCH codeword, Denotes the j th parity bit of the LDPC codeword.
  • the order of the shortened and punctured bits may be determined in units of information bit groups. That is, the present invention divides information bits and parity bits constituting a codeword into a plurality of information bit groups including a predetermined number of bits, and is a group shortened and punctured with respect to the information bit groups or parity bit groups. After determining the order of, shorten and puncture as many bits as necessary according to the shortened pattern and the punched pattern determined in the group unit.
  • the puncturing pattern is determined by distinguishing the first parity bits and the second parity bits, and when puncturing, the second parity bits are preferentially punctured.
  • FIG. 7A and 7B illustrate grouping of parity bits in a communication / broadcasting system according to an embodiment of the present invention.
  • the parity check matrix having the structure of the parity check matrix of FIG. 6 is used is illustrated.
  • parity bits of the LDPC code Is the 'first parity bits' And 'second parity bits' It includes.
  • the first parity bits or the first parity part silver Of bits Parity bit groups. Where Is the number of first parity bits To It is equal to the value divided by.
  • Each of the first parity bit groups or the parity bit groups of the 'first parity part' may be defined as in Equation 28 below.
  • Equation 28 Is the j th parity bit group or the j th parity bit group in the first parity part, wherein K is the first parity bit, and Is the number of first parity bit groups, Is the length of the first LDPC codeword, Denotes the length of the LDPC information bits. That is, the size of the first parity bit group, which means the number of bits of each first parity bit group, is And the number of first parity bit groups is to be.
  • Equation 31 causes an interleaving effect of parity bits.
  • Equation 30 Is the j th parity bit after conversion, wherein Is the j th parity bit before conversion, wherein Denotes the number of first parity bit groups.
  • Equation 31 Is the j th parity bit group, K is the first parity bit after conversion, and Is the number of columns included in one column group of the parity check matrix of the type shown in FIG. Is the length of the first LDPC codeword, Denotes the length of the LDPC information bits. That is, the size of each first parity bit group is And the number of first parity bit groups is to be.
  • Equation 32 causes an interleaving effect of parity bits.
  • Equation 32 Is the j th parity bit after conversion, wherein Is the j th parity bit before conversion, wherein Denotes the number of second parity bit groups.
  • Equation 33 Is the j th parity bit group, K is the second parity bit after conversion, and Is the number of columns included in one column group of the parity check matrix of the type shown in FIG. Is the length of the second LDPC codeword, Denotes the length of the first LDPC codeword. That is, the size of each second parity bit group is And the number of second parity bit groups is to be.
  • parity bits in the above 'First parity bits' And 'second parity bits' Expressed by dividing.
  • the parity bits may be represented by a parity bit group as shown in Equation 34 below.
  • Equation 35 causes an interleaving effect of parity bits.
  • Equation 35 Is the jth parity bit after conversion, wherein Is the jth parity bit before conversion, wherein Is the number of bits of the parity bit group, Is the number of first parity bit groups, Denotes the number of second parity bit groups.
  • Equation 36 Is the jth parity bit group, Is the kth parity bit after conversion, where Is the size of the parity bit group, Is the length of the second LDPC codeword, Is the length of the LDPC information bits, + Denotes the number of parity bit groups.
  • Equation 28 and Equation 31 the j th parity bit group Parity bits constituting the same are the same. In other words, parity bits constituting each first parity bit group are not changed. However, when the positions of the first parity bits are converted according to Equation 30, the bits after the conversion Since successive bits are composed of one parity bit group, the processing convenience is increased. Further, in Equation 29 and Equation 33, the j th parity bit group Parity bits constituting the same are the same. In other words, the second parity bits constituting each second parity bit group are not changed. However, when the positions of the second parity bits are converted according to Equation 32, the bits after the conversion Since successive bits are composed of one parity bit group, the processing convenience is increased.
  • Equation 34 and Equation 36 the jth parity bit group Parity bits constituting the same are the same. In other words, the parity bits constituting each parity bit group are not changed. However, if the positions of the parity bits are converted according to Equation 35, the bits after the conversion Based on the contiguous bits are organized into a group, processing convenience is increased.
  • the present invention determines a puncturing pattern based on a group of parity bits.
  • the shortened pattern and the puncturing pattern according to the embodiment of the present invention may be determined according to the following rules.
  • Equation 37 Is the number of perforated bits, Is the number of shortened bits, And said Means constants that determine the shortening and puncturing rates. remind Is a constant greater than 0, which means the ratio of the puncturing and shortening. That said above
  • the value of is related to the coding rate. remind Is a value that can be positive, negative, or zero, and is a correction factor. remind Value and above The value may change according to the number of bits input.
  • the number of bits to actually drill Value is obtained based on Equation 37 Obviously, it may be corrected in consideration of the modulation method and transmission method used in the value. For example, in order to make the number of codeword bits actually transmitted to be a multiple of the bits constituting the modulation scheme, the equation 37 is obtained based on Equation 37. Can be corrected.
  • the present invention relates to LDPC codeword bits. Groups of information bits comprising the four bits and Parity bit groups including the number of bits are divided.
  • the present invention determines a shortened information bit group among a plurality of information bit groups.
  • the shortened group of information bits corresponds to the column group to be deleted from the parity check matrix.
  • optimal encoding performance can be maintained. Therefore, a column group is selected that has the best encoding performance when the column group is deleted.
  • a shortening pattern is defined to shorten a group of information bits corresponding to the selected column group.
  • the form of the parity check matrix is based on the parity check matrix of FIG. 1 or the first parity check matrix in the parity check matrix of FIG. 6B.
  • the present invention determines a puncturing pattern for the first parity bits based on the shortened bits or the shortened bit groups.
  • the number of puncturing bits is determined according to Equation 37, and a parity bit group to be punctured is selected by the number of parity bit groups corresponding to the number of puncturing bits.
  • the present invention provides a parity part that can guarantee excellent performance even if the parity check matrix is punctured. Select a parity bit group corresponding to the plurality of column groups, and define a puncturing pattern to puncture the parity bit group corresponding to the selected column groups of parity in the parity check matrix.
  • Column groups of the parity portion in the parity check matrix mean columns of the parity portion corresponding to bits in the parity bit groups. At this time, the row degree of the parity check matrix is constant. Subcolumn groups are selected. The form of the parity check matrix is based on the parity check matrix of FIG. 1 or the first parity check matrix in the parity check matrix of FIG. 6B.
  • Step 4 The present invention repeats Step 2 and Step 3 until all bit groups are selected.
  • the puncturing pattern for the second parity bits is determined based on the shortened pattern obtained above and the puncturing pattern for the first parity bits.
  • the column group of the parity sub-matrix of the parity check matrix means a group consisting of columns of the parity check matrix corresponding to bits in the parity bit group of FIGS. 5A and 5B, 7A, and 7B.
  • the present invention describes examples of a short pattern and a puncturing pattern defined as described above for the plurality of parity check matrices having the structure of FIG.
  • Equation 12 the index of the zeroth reduced information bit group Is 5, which is defined as in Equation 12 above.
  • the information bit group may be determined from Equation 12. Substituting a specific value, Equation 12 may be expressed as Equation 38 below.
  • J group of information bits Is the k-th information bit of the BCH codeword, Is the largest integer that does not exceed x, for example Is 2, and Is the length of the BCH codeword, Denotes the number of information bit groups. Where silver as, It may vary.
  • the parity bit group may be determined by Equation 28 to Equation 31.
  • both ⁇ Table 10> and ⁇ Table 11> are included.
  • a single puncturing pattern such as Table 12, in which a parity bit group is expressed according to Equation 34 or 36, may be defined. According to Table 12, a puncturing pattern is defined to puncture the second parity bits preferentially, and to puncture the first parity bits after the second parity bits have been punctured.
  • the code rate 1/2 indicates the code rate of the first LDPC codeword, and may be expressed as 1/4 when referring to the second LDPC code rate.
  • the code rate 1/2 indicates the code rate of the first LDPC codeword, and may be expressed as 1/4 when referring to the second LDPC code rate.
  • Second parity bit group I is drilled first, in other words, first.
  • the puncturing pattern as shown in Table 15 is defined to puncture the second parity group in order. This is because when the parity check matrix specified in the present invention is used, that is, the form of the sixth partial matrix of the second parity check matrix of FIG. 6 is a double diagonal structure.
  • FIG. 16 illustrates the performance of a communication / broadcasting system according to an embodiment of the present invention.
  • FIG. 16 illustrates the frame error rate (FER) performance of various puncturing patterns when 0 bits are shortened and 3320 bits are punctured.
  • FER frame error rate
  • ⁇ Table 14> and ⁇ Table 15> are included.
  • a single puncturing pattern as shown in Table 16 below in which a parity bit group is expressed according to Equation 34 or 36, may be defined. According to Table 16 below, a puncturing pattern is defined to puncture the second parity bits preferentially, and to puncture the first parity bits after the second parity bits have been punctured.
  • the shortened patterns of Table 13, Table 14, Table 15, and Table 16 may be used. And a perforation pattern can be applied.
  • the puncturing pattern of the second parity bits may be defined as shown in Table 17 below.
  • the short pattern may be defined as shown in Table 13
  • the puncturing pattern of the first parity bits may be defined as shown in Table 14.
  • the code rate 1/2 indicates the code rate of the first LDPC codeword, and may be expressed as 1/4 when referring to the second LDPC code rate.
  • FIG. 17 illustrates a puncturing pattern as shown in Table 14 for the first parity bits and a puncturing as shown in Table 15 for the second parity bits for a short length and a puncturing length of various lengths. Performance when the pattern is used and when the puncture pattern as shown in Table 14 is used for the first parity bits, and when the puncture pattern as shown in Table 17 as the second parity bits is used. It is shown.
  • 'case1' is the length of an input bit. 1344, the number of parity bits transmitted is 2890, 'case2' is the length of the input bits Is 796 and the number of transmitted parity bits is 2927.
  • FIG. 17 it can be seen that the performance when the puncturing pattern of the second parity bits is defined as shown in Table 17 is excellent.
  • the control unit 202 is the length of the BCH information bits to the zero padding unit 204 Value and information bits length Gives the value of.
  • the controller 202 determines the number of bits to be punctured or the number of parity bit groups to be punctured and notifies the puncturing unit 210 of the number of bits to be punctured or the number of parity bit groups to be punctured.
  • the controller 202 notifies whether to use only the first parity check matrix or the second parity check matrix. There may be a variety of methods of 'notification'. For example, when the bit of the input information word is smaller than the predetermined K th value, only the first parity check matrix is used, and when the bit of the information word is larger than the K th value, the second parity check matrix may be used.
  • the zero padding unit 204 is And the value of At least bits are padded with zeros at corresponding positions according to the value of and the shortened patterns as shown in Table 9 or Table 13, and each bit of the information bits is mapped to the remaining positions.
  • the zero padding unit 204 determines the number of information bit groups in which all bits are padded with zeros as shown in Equation 39 below.
  • Equation 39 Is the number of groups of information bits in which all bits are to be padded with zeros, Is the number of BCH information bits, Is the number of information bits, Means the number of bits included in the information bit group. For example, if 72 bits are included in one group, Is 72.
  • the zero padding unit 204 is a group of information bits. , ,... , Set the value of all bits included in to 0.
  • the zero padding unit 204 includes an information bit group. in Additionally pads the bits.
  • the information bit group Bits padded with zeros in the front or back May be bits.
  • the zero padding unit 204 may be located at unpadded bit positions among the BCH information bits. M information bits are sequentially mapped.
  • the shortened pattern Is a value determined according to a code rate, a modulation method, a shortening rate, and a puncturing rate, as defined in Table 9 or Table 13.
  • the above-described shortened pattern may be determined by the transmitting end or may be stored in the memory in advance.
  • the zero padding unit 204 operates as follows. The zero padding unit 204 determines the number of groups in which all bits are padded with zeros as shown in Equation 40 below.
  • Equation 40 Is the number of information bits, Is the number of bits included in one information bit group, Is the number of groups of information bits in which all bits are to be padded with zeros, Is the number of bit groups, Denotes the number of BCH information bits.
  • Groups of information bits , ,... For, all bits of the groups are padded with zeros.
  • the zero padding unit 204 Groups of information bits , ,... , Set the value of all bits included in to 0. if, end If the same as the zero padding unit 204 is the information bit group Included in Pads the information bits with zeros. For example, the information bit group Bits padded with zeros in the front or back May be bits. On the other hand, end If not equal to, the zero padding unit 204 is a group of information bits. Included in Pads 0 bits. For example, the group Bits padded with zeros in the front or back May be bits.
  • the shortened pattern Is a value determined according to the code rate, modulation method, shortening and puncturing rate, as defined in Tables 9 and 13. Where Denotes the j-th bit group shown in Equation (12).
  • the perforation 210 is the number of bits perforated given For Equation 41, the number of parity bit groups to be punctured is determined.
  • the parity bit group includes a first parity bit group to a second parity bit group.
  • Equation 41 Is the number of parity bit groups for which all parity bits will be punctured, Is the number of perforated bits, Is the number of bits included in one parity bit group, Is the length of the second LDPC codeword, Denotes the number of LDPC information bits. For example, when 72 bits are included in one parity bit group, Is 72.
  • the puncturing unit 210 punctures all bits of the 'second parity bit groups', and sets the 'first parity bit groups' to the puncturing patterns of Tables 10 and 14, respectively. Perforate accordingly. In contrast, Going above When smaller, the puncturing unit 210 punctures the 'second parity bit groups' according to the puncturing patterns of Tables 11, 15, and 17. That is Going above If greater than or equal to, since the 'second parity bit group' must be punctured first, all parity bits in the 'second parity bit group' are punctured and in the 'first parity bit group' Parity bit groups Punch all parity bits contained in the.
  • the puncturing unit 210 is a first parity bit group. in Punch the dog bits. For example, the first parity bit group Bits perforated at the front or rear end May be bits.
  • the perforation 210 Second parity bit group Punch all parity bits within.
  • the puncturing unit 210 is in the second parity bit group.
  • the parity group Punch the dog bits.
  • Bits punctured in the parity group may be generated at the front or rear end of the parity group. May be bits.
  • the above representing the perforation pattern I s a value determined according to a code rate, a codeword length, a modulation scheme, a puncturing rate, and a shortening rate, and represents a puncturing order of the first parity bit groups, as defined in Table 10 and Table 14.
  • the above representing the perforation pattern I s a value determined according to a code rate, codeword length, modulation scheme, puncturing and shortening ratio, and indicates a puncturing order of the second parity bit groups.
  • the above-described puncturing pattern may be determined by the transmitting end or may be stored in the memory in advance.
  • the puncturing part 210 may remove 0 bits padded by the zero padding part 204.
  • a parity bit group may be defined without being divided into a first parity bit group and a second parity bit group.
  • the perforation unit 210 operates as follows.
  • the perforation 210 is the number of bits perforated given With respect to Equation 41, the number of groups to be punctured is determined.
  • the perforation 210 is the Parity bit groups Punch all parity bits contained in the.
  • the perforation 210 is a group Among the bits included in Punch the dog bits.
  • the group Bits punched in the shear May be bits.
  • the perforation pattern Is a value determined according to a code rate, codeword length, modulation scheme, puncturing and shortening ratio, and indicates a puncturing order of parity bit groups, and is defined in Table 12, Table 16, and Table 18. As it is.
  • the parity bits of the BCH code included in the information bit group in which the parity bits of the BCH code exist are not shortened. Therefore, the information bit group including the parity bits of the BCH code has the latest shortening order, and the number of bits shortened in the information bit group including the parity bits of the BCH code is Determined by the dog.
  • the parity bits of the BCH code are divided into groups having the same size as the information bit group, it means that how many information bit groups all elements are composed of parity bits of the BCH code.
  • parity bits of the BCH code are included in the last information bit group.
  • the location of the parity bits of the BCH code may vary depending on the code rate and the size of the code.
  • FIG. 8. 8 illustrates a padding procedure in a communication / broadcasting system according to an exemplary embodiment of the present invention.
  • step 800 as shown in Equation 39, Is determined. remind Is the number of bit groups in which all bits are padded with zeros. LDPC codeword length, if M is 72 Is 4320.
  • the Bit groups ( , ,... , Are all padded with zeros. remind Is an index value of the information bit group defined in Tables 9 and 13, and is a value that varies depending on a code rate, a modulation scheme, and a ratio of puncturing and shortening.
  • step 804 additionally, the bit group Since the last bit of ( ) Bits are padded with zeros. Or group of bits From the first bit of ( Bits may be padded with zeros.
  • Step 804 may be omitted according to the number of bits to be padded. E.g, ( If)) is 0, that is, the number of bits to be padded is a multiple of M, the additional padding step of step 804 may be omitted. In step 806, information bits input to the non-padded bit positions are mapped.
  • step 800 E.g, Is 4320, Is 1/2, and when the BPSK modulation scheme is used, the number of LDPC bit groups is 30 and the number of bits in one information bit group is 72. If the number of bits being input Is 1500 and the input bits The number of BCH information bits Is 2100, by the step 800 Is to be. Defined in Table 13 by step 802 8 bit groups , In other words, All bits of are padded with zeros. By the above step 804, , In other words, From the last bits of Bits are padded with zeros. In step 806, the bit positions are not padded with zeros. Are mapped sequentially.
  • FIG. 9 illustrates a puncturing procedure in a communication / broadcasting system according to an embodiment of the present invention.
  • step 902 it is determined whether the first parity check matrix having the structure of FIG. 1 is used or whether the second parity check matrix shown in FIG. 6B is used. There are various cases of using the first parity check matrix, and the specific operation of step 902 may be changed according to the various cases described above. For example, when the number of bits of the input information word is smaller than an arbitrary threshold value K th , the first parity check matrix may be used, and when larger than K th , the second parity check matrix may be used. . Therefore, the conditional statement may be changed to determine whether K i ⁇ K th . An example of the specific operation of step 902 is described below with reference to FIG. 11.
  • step 904 is followed by an information bit group. Mode bits within are punctured. Subsequently, in step 906, the information bit group From the last bit of Bits are punctured. If only the first parity check matrix is used, the information bit group And Is the same.
  • the above representing the perforation pattern Is a value determined according to a code rate, codeword length, modulation scheme, puncturing, and shortening ratio, as defined in Tables 10 and 14.
  • step 902 when the second parity check matrix is not used and the second parity check matrix is used, the process proceeds to step 908 and the determination is made in step 900. Is the number of the second parity bit groups It is determined whether or not larger. In step 908, the Remind me If greater than or equal to, step 910 proceeds, Remind me If smaller, the process proceeds to step 916.
  • step 910 all of the second parity bits are punctured. That is, since the second parity bit group must be punctured first, all parity bits in the second parity bit group are punctured.
  • step 912 the first parity bit group. All bits within are punctured.
  • step 914 the first parity bit group in Bits are punctured.
  • Perforated Bits are the first parity bit group It may be located at the front end or the rear end of the.
  • the above representing the perforation pattern Is a value determined according to a code rate, codeword length, modulation scheme, puncturing and shortening ratio, and indicates a puncturing order of the first parity bit groups, as defined in Table 10 and Table 14.
  • step 916 the second parity bit group All bits within are punctured. Subsequently, in step 918, the second parity bit group in Bits are punctured.
  • Perforated Bits are the second parity bit group It may be located at the front end or the rear end of the.
  • the above representing the perforation pattern Is a value determined according to a code rate, codeword length, modulation method, puncturing, and shortening ratio, as defined in Tables 11, 15, and 17.
  • step 908 is performed. Comparing the number of the second parity bits and the number of bits to be punctured using. However, step 908 It can be replaced by comparing the number of the second parity bits and the number of bits to be punctured using.
  • the puncturing procedure illustrated in FIG. 9 presupposes that a form of a parity check matrix is determined when encoding is performed prior to the puncturing, and encoding is performed using the determined parity check matrix. That is, in encoding, a first parity check matrix or a second parity check matrix is used. Therefore, in step 902, when the first parity check matrix is used, since the second parity bits would not have been generated, puncturing for the second parity bits is not considered.
  • the second parity check matrix may be used at all times during encoding.
  • all the second parity bits should be punctured.
  • a step of puncturing all second parity bits may be added.
  • the step 902, the step 904, the step 906 can be omitted.
  • the drilling procedure is as shown in FIG.
  • the embodiment illustrated in FIG. 10 excludes steps 902 to 906 from FIG. 9. That is, step 1004 of FIG. 10 is the step 910, step 1006 is the step 912, step 1008 is the step 914, step 1010 is the same as step 916 and step 1012 are the same as step 918. Is omitted.
  • FIG. 11 illustrates a procedure of determining a form of a parity check matrix in a communication / broadcasting system according to an embodiment of the present invention.
  • the additional parity bit means the AP.
  • the AP may be used for diversity effect and coding gain. Specifically, the AP may include some bits of the information bits, the non-punched parity bits and the punctured parity bits. Whether the AP is used determines the size of the threshold value used to determine the shape of the parity check matrix. For example, the AP may preferentially include punctured bits among the first parity bits.
  • step 1102 determines whether the number K I of bits of the input information word is smaller than the first threshold value K th1 . If K I is less than K th1 , in step 1104, it is determined that K I is encoded based on a first parity check matrix.
  • the encoding based on the first parity check matrix is performed by the position of weight-1 of the 0th column of each column group of the first parity check matrix of FIG. 6A or the 0th of each column group of the parity check matrix of FIG. It means encoding based on Table 3, which defines the position of weight-1 of the column.
  • step 1106 it is determined that the signal is encoded based on a first parity check matrix.
  • encoding based on the second parity check matrix means encoding based on the ⁇ Table 8> which defines the position of weight-1 of the 0th column of each column group of the second parity check matrix of FIG. 6A. .
  • the process proceeds to step 1108 and determines whether the number K I of bits of the input information word is smaller than the second threshold value K th2 .
  • the encoding based on the first parity check matrix is performed by the position of weight-1 of the 0th column of each column group of the first parity check matrix of FIG. 6A or the 0th of each column group of the parity check matrix of FIG. It means encoding based on Table 3, which defines the position of weight-1 of the column. If K I is smaller than K th2 , it is determined in step 1110 that the K I is encoded based on the first parity check matrix.
  • K I is greater than or equal to K th2 , in step 1112, it is determined that the K I is encoded based on a first parity check matrix.
  • encoding based on the second parity check matrix means encoding based on the ⁇ Table 8> which defines the position of weight-1 of the 0th column of each column group of the second parity check matrix of FIG. 6A. .
  • 12A and 12B illustrate an operation procedure of a transmitter in a communication / broadcasting system according to an exemplary embodiment of the present invention.
  • the transmitter determines the number of bits to be padded in step 1200.
  • the bits to be padded are shortened bits, which occur when the number of input bits for encoding, that is, the number of BCH information bits is greater than the number of information bits provided. That is, the transmitter determines the number of bits to be padded with zero by subtracting the number of information bits from the number of BCH information bits, which is the number of input bits for the encoding.
  • the transmitter determines the shortened pattern. That is, the transmitter stores at least one predefined shortened pattern, and selects a shortened pattern corresponding to a current condition from the stored at least one shortened pattern.
  • the shortened pattern may be defined according to a codeword length, a code rate, a shortening and puncturing rate, a modulation scheme, and the like.
  • at least one shortened pattern is defined in units of a bit group in which information bits are divided into a predetermined number of units.
  • the at least one shortened pattern may include the ⁇ Table 9> or the ⁇ Table 13>.
  • the transmitting end may generate the shortened pattern according to a current condition without storing the shortened pattern in advance.
  • the generated shortened pattern may include the ⁇ Table 9> or the ⁇ Table 13>.
  • the transmitter proceeds to step 1204 and determines the number of bit groups N pad in which all bits are padded with zeros.
  • a bit group in which all the bits are padded with zeros means a bit group in which all the bits are to be shortened. That is, the transmitter divides the number of bits to be padded with 0 by the number of bits per bit group, and determines the maximum integer value smaller than the division result as the N pad . If the number of information bits is smaller than the number of bits included in one bit group, all of the information bits may be included in one bit group. Therefore, in this case, the N pad is one smaller than the total number of bit groups.
  • step 1206 the transmitter determines whether the N pad is greater than zero. In other words, the transmitter determines whether there is at least one bit group in which all of the bits are padded with zeros. If the N pad is not greater than 0, the transmitter skips step 1208 below and proceeds to step 1210.
  • the transmitter proceeds to step 1208 and pads all bits in the 0 th to N pad -1 th bit groups indicated by the shortened pattern determined in the 1204 step to 0.
  • the transmitter sets some bits in the N pad th bit group to 0 bits.
  • some bits set to the 0 bits in the N pad th bit group are selected according to a predefined rule. For example, some bits set to the 0 bits may be some bits before or after the N pad th bit group.
  • step 1210 may be omitted.
  • the transmitter maps the information bits to bit positions that are not padded in the BCH information bits. That is, the transmitting terminal pads the bits of the bit groups in the order indicated by the shortened pattern through steps 1208 to 1212 and maps the information bits to positions of the remaining bits.
  • the transmitter performs encoding on the padded information bits, that is, the BCH information bits.
  • the transmitter may perform a plurality of encoding techniques in concatenation. For example, the transmitter may sequentially perform BCH encoding and LDPC encoding.
  • the transmitter may perform BCH encoding on the BCH information bits and perform LDPC encoding on LDPC information bits, that is, BCH codewords generated as a result of the BCH encoding.
  • the transmitter may perform only LDPC encoding on the BCH information bits, that is, the information bits padded with zeros.
  • the BCH information bits may be referred to as LDPC information bits.
  • the transmitter sets the address value of the accumulator as shown in Equation 5, Equation 7, Equation 23, and Equation 24. It is available.
  • the transmitter may check the shape of the parity check matrix to be used for the encoding. That is, the transmitter according to the embodiment of the present invention may use two or more parity check matrices.
  • the two or more parity check matrices include a first parity check matrix and a second parity check matrix shown in FIG. 6B.
  • the receiving end stores the first parity check matrix and the second parity check matrix separately, or stores only the second parity check matrix, and stores the first parity check matrix from the second parity check matrix. Can be extracted and used.
  • the identification of the type of the parity check matrix to be used may be determined by at least one of the length of the information word and the coding rate.
  • confirmation of the type of parity check matrix to be used may be determined through the process of FIG. 10. If the process of checking the shape of the parity check matrix to be used is not performed, the receiving end encodes using the second parity check matrix, which is larger, and determines whether to remove the second parity according to a coding rate. can do.
  • the transmitter After performing the encoding, the transmitter proceeds to step 1216 to determine the number of bits to be punctured. For example, the transmitter may determine the number of bits to be punctured according to a value related to the reduced number of bits and the coding rate, that is, the puncturing and reduction ratio. For example, a value related to the reduced number of bits and a coding rate may be defined as in Equation 37. In addition, the transmitter may determine the number of bits to be punctured in consideration of the structure of the parity check matrix or the number of input bits.
  • the transmitter After determining the number of bits to be punctured, the transmitter proceeds to step 1218 to determine a puncturing pattern. That is, the transmitter stores at least one predefined puncturing pattern, and selects a puncturing pattern corresponding to a current condition from the at least one stored puncturing pattern.
  • the puncturing pattern may be defined according to the type of the parity check matrix used, the codeword length, the code rate, the shortening and puncturing rate, and the modulation scheme.
  • the at least one puncturing pattern is defined as a parity bit group unit in which parity bits are divided into a predetermined number unit.
  • the at least one puncturing pattern may be the ⁇ Table 10>, the ⁇ Table 11>, the ⁇ Table 12>, the ⁇ Table 14>, the ⁇ Table 15>, the ⁇ Table 16>, the ⁇ Table 17> and at least one of the ⁇ Table 18>.
  • the transmitting end may generate the puncturing pattern according to a current condition without storing the puncturing pattern in advance.
  • the generated perforation pattern is the ⁇ Table 10>, the ⁇ Table 11>, the ⁇ Table 12>, the ⁇ Table 14>, the ⁇ Table 15>, the ⁇ Table 16>, the ⁇ Table 17 >, And may include at least one of the ⁇ Table 18>.
  • the transmitter should consider the type of parity check matrix used.
  • the type of the parity check matrix to be used may be determined by at least one of an information word length and a coding rate.
  • confirmation of the type of parity check matrix to be used may be determined through the process of FIG. 10.
  • the parity check matrix used is the first parity check matrix shown in FIG. 6B
  • the puncturing pattern is determined according to the ⁇ Table 10> or the ⁇ Table 14>.
  • the used parity check matrix is the second parity check matrix shown in FIG.
  • the puncturing pattern is determined according to the ⁇ Table 12> or the ⁇ Table 16> or the ⁇ Table 18>, or And ⁇ Table 10> and ⁇ Table 11>, or ⁇ Table 14> and ⁇ Table 15>, or ⁇ Table 14> and ⁇ Table 17>.
  • the transmitting end is the ⁇ Table 11>
  • the puncturing pattern is first determined according to the ⁇ Table 15> or the ⁇ Table 17>, and when the bits to be punctured remain, the remaining puncturing patterns are determined according to the ⁇ Table 10> or the ⁇ Table 14>.
  • the transmitter proceeds to step 1220 to determine the number of parity bit groups (N punc_groups ) to which all parity bits are to be punctured. That is, the transmitter divides the number of parity bits to be punctured by the number of bits per parity bit group and determines N punc_groups as a maximum integer value smaller than a division result. If the number of bits not to be punctured is smaller than the number of bits included in one parity bit group, all of the bits not to be punctured may be included in one parity bit group. Therefore, in this case, the N punc_groups is one less than the total number of parity bit groups.
  • N punc_groups is one less than the total number of parity bit groups.
  • the transmitter determines whether the N punc_groups is greater than zero. In other words, the transmitter determines whether there is at least one parity bit group in which all of the parity bits are to be punctured. If the N punc_groups is not greater than 0, the transmitter skips step 1224 and proceeds to step 1226.
  • the transmitter proceeds to step 1224 and punctures all parity bits in the 0 th to N punc_groups- 1 th parity bit groups indicated by the puncturing pattern determined in step 1218.
  • the 0-th to N -1-th punc_groups parity bit group where all the bits in the groups of perforations in the step 1224 is, N is punc_groups If greater than or equal to Q ldpc2 , some groups of all the second parity bit groups and the first parity bit group ( Same as).
  • the 0 th to N punc_groups -1 parity bit groups are selected from some group of the second parity bit group ( Same as).
  • step 1226 puncture some bits in the N punc_groups- th parity bit group indicated by the puncturing pattern.
  • some bits punctured in the N punc_groups th parity bit group are selected according to a predefined rule.
  • the bits that are punctured may be some bits preceding or following the N punc_groups parity bit group. That is, the transmitter sequentially punctures the bits in the parity bit groups in the order indicated by the puncturing pattern in steps 1224 and 1226.
  • step 1126 may be omitted.
  • a detailed process of determining the parity bit group to be punctured in steps 1224 and 1126 may be as shown in FIG. 9 or FIG. 10.
  • N punc_groups second parity bit group which is part of the bits in the groups of perforations in the 1226 phase, N punc_groups is greater than or equal to Q ldpc2
  • the group in the first parity bit group Is the same as Further, when N punc_groups is smaller than Q ldpc2 , the N punc_groups th parity bit group in which the some bits are punctured is the group in the second parity bit group. Is the same as
  • the transmitter removes the padded bits before performing encoding. In other words, the transmitter removes the 0-padded bits in steps 1208 and 1210. Thereafter, the transmitter proceeds to step 1230 to transmit the punctured and shortened codewords.
  • FIGS. 13A and 13B illustrate an operation procedure of a receiver in a communication / broadcasting system according to an exemplary embodiment of the present invention.
  • the receiving end checks whether a shortened and punctured codeword is received in step 1300.
  • the receiver proceeds to step 1302 to determine the number of shortened bits.
  • the shortening occurs when the number of input bits for encoding is greater than the number of information bits. That is, the receiver determines the number of bits padded with zeros by subtracting the number of information bits of puncturing and shortened codewords from the number of information bits of the LDPC codeword.
  • the receiver determines a shortening pattern to be applied. That is, the receiver stores at least one predefined shortened pattern, and selects a shortened pattern corresponding to a current condition among the stored at least one shortened pattern.
  • the shortened pattern may be defined according to a codeword length, a code rate, a shortening and puncturing rate, a modulation scheme, and the like.
  • at least one shortened pattern is defined in units of a bit group in which information bits are divided into a predetermined number of units.
  • the at least one shortened pattern may include the ⁇ Table 9> or the ⁇ Table 13>.
  • the receiving end may generate the shortened pattern according to a current condition without storing the shortened pattern in advance.
  • the generated shortened pattern may include at least one of the ⁇ Table 9> or the ⁇ Table 13>.
  • the receiving end may use a shortened pattern indicated by the transmitting end through separate signaling.
  • the receiver After determining the shortened pattern, the receiver proceeds to step 1306 to determine the number of bit groups N pad at which all the bits are shortened at the transmitter. That is, the receiving end divides the number of padded bits by the number of bits per bit group, and determines the maximum integer value smaller than the division result as the N pad . If the number of information bits in the received shortened and punctured codeword is smaller than the number of bits included in one bit group, at least one information bit in the received shortened and punctured codeword is assigned to one bit group. All may be included. Therefore, in this case, the N pad is one smaller than the total number of bit groups.
  • step 1308 the receiving end checks whether the N pad is greater than zero. In other words, the receiver determines whether there is at least one bit group in which all of the bits are padded with zeros. If the N pad is not greater than zero, the receiver skips step 1310 and proceeds to step 1312.
  • LDPC decoder input values corresponding to the shortened LDPC information bits are set to a specific value representing the shortened LDPC information bits.
  • the LDPC decoder input values are based on a Log Likelihood Ratio (LLR), and the specific value may be plus infinite or minus infinite.
  • LLR Log Likelihood Ratio
  • the receiver proceeds to step 1310 and the LDPC decoder corresponding to all the information bits in the 0 th to N pad -1 th bit groups indicated by the shortened pattern determined in the step 1304. Set the input value to specific values representing the shortened LDPC information bits at the transmitter.
  • the receiver proceeds to step 1312 in which the LDPC decoder input value corresponding to some information bits of the front or rear end in the N pad th bit group indicated by the shortening pattern is converted into specific values representing the LDPC information bits shortened at the transmitter. Set it.
  • the receiving end sets LDPC decoder input values corresponding to information bits that are not padded with 0 to values according to the received puncturing and the shortened codeword.
  • the decoding input value is an LLR value
  • the value representing the 0 bit means an LLR value when the probability of 0 is 1 and the probability of 1 is 0. That is, the receiver restores information bits of the LDPC codewords generated through encoding at the transmitter through steps 1310 to 1314.
  • the receiving end determines the number of punched bits according to a value related to a coding rate and a reduced number of bits, that is, a puncturing and a shortening ratio.
  • a value related to the coding rate and the number of shortened bits, that is, the puncturing and shortening ratio may be defined as in Equation 37.
  • the receiver After determining the number of puncturing bits, the receiver proceeds to step 1318 to determine the puncturing pattern to be applied. That is, the receiver stores at least one predefined puncturing pattern, and selects a puncturing pattern corresponding to a current condition from the at least one stored puncturing pattern.
  • the puncturing pattern may be defined according to the type of the parity check matrix used, the codeword length, the code rate, the shortening and puncturing rate, and the modulation scheme.
  • the at least one puncturing pattern is defined in a parity bit group unit in which parity bits are divided into a predetermined number of units.
  • the at least one puncturing pattern may be the ⁇ Table 10>, the ⁇ Table 11>, the ⁇ Table 12>, the ⁇ Table 14>, the ⁇ Table 15>, the ⁇ Table 16>, the ⁇ Table 17> and at least one of the ⁇ Table 18>.
  • the receiving end should consider the type of parity check matrix used.
  • the type of the parity check matrix to be used may be determined by at least one of an information word length and a coding rate.
  • confirmation of the type of parity check matrix to be used may be determined through the process of FIG. 10.
  • the puncturing pattern is determined according to the ⁇ Table 10> or the ⁇ Table 14>.
  • the puncturing pattern is determined according to the ⁇ Table 12> or the ⁇ Table 16> or the ⁇ Table 18>, or And the combination of the ⁇ Table 11> and the ⁇ Table 10> or the combination of the ⁇ Table 14> and the ⁇ Table 15> or the combination of the ⁇ Table 14> and the ⁇ Table 17>.
  • the receiving end is the ⁇ After determining the puncturing pattern according to Table 11 or ⁇ Table 15> or ⁇ Table 17>, and if the puncturing bits remain, determine the remaining puncturing patterns according to ⁇ Table 10> or ⁇ Table 14>. .
  • the receiving end may generate the puncturing pattern according to a current condition without storing the puncturing pattern in advance.
  • the generated perforation pattern is the ⁇ Table 10>, the ⁇ Table 11>, the ⁇ Table 12>, the ⁇ Table 14>, the ⁇ Table 15>, the ⁇ Table 16>, the ⁇ Table 17 >,
  • the receiving end may use a puncturing pattern indicated from the transmitting end through separate signaling.
  • the receiver After checking the puncturing pattern, the receiver proceeds to step 1320 to determine the number of parity bit groups (N punc_groups ) on which all parity bits are punctured. That is, the receiver divides the number of punctured parity bits by the number of bits per parity bit group, and determines N punc_groups as the maximum integer value smaller than the division result. If the number of received parity bits is smaller than the number of bits included in one parity bit group, all of the received parity bits may be included in one parity bit group. Therefore, in this case, the N punc_groups is one less than the total number of parity bit groups.
  • N punc_groups is one less than the total number of parity bit groups.
  • the receiver determines whether the N punc_groups is greater than zero. In other words, the receiver determines whether there is at least one parity bit group in which all of the bits are punctured. If the N punc_groups is not greater than zero, the receiver skips step 1324 and proceeds to step 1326.
  • the receiver proceeds to step 1324 and the LDPC decoder corresponding to all bits in the 0 th to N punc_groups- 1 th parity bit groups indicated by the puncturing pattern determined in the 1320 step.
  • the input values may be a value having a probability that the parity bit is 0 and a probability that the parity bit is 1.
  • step 1324 Referring again to step 1324 according to the puncturing pattern and the puncturing parity bit determination process of FIG. 0 th to N punc_groups-The 1 st parity bit group is used when all of the second parity bit group and some group of the first parity bit group (when N punc_groups is greater than or equal to Q ldpc2 ). Same as).
  • N punc_groups is smaller than Q ldpc2
  • the 0 th through N punc_groups ⁇ 1 parity bit groups are selected from some group of the second parity bit groups ( Same as).
  • the receiving end sets the LDPC decoder input value corresponding to some bits of the preceding or following end in the N punc_groups parity bit group indicated by the puncturing pattern to values representing the punctured parity bits.
  • the value representing the punctured parity bit may be a value having a probability that the parity bit is 0 and a probability that the parity bit is 1.
  • N punc_groups parity bit group is the group in the first parity bit group if N punc_groups is greater than or equal to Q ldpc2. Is the same as Further, when N punc_groups is smaller than Q ldpc2 , the N punc_groups th parity bit group is a group in the second parity bit group. Is the same as
  • the receiving end sets LDPC decoder input values corresponding to the remaining unparsed parity bits according to the received values of the shortened and punctured codewords. That is, in steps 1324 to 1328, the receiver restores parity bits among LDPC codewords generated by encoding at the transmitter.
  • the receiver performs decoding on the recovered codeword.
  • the receiving end may perform a plurality of decoding techniques in concatenation. For example, the receiver may sequentially perform LDPC decoding and BCH decoding. In this case, the receiver may perform LDPC decoding on the restored LDPC codeword and perform BCH decoding on the LDPC information bits generated as a result of LDPC decoding. According to another embodiment of the present invention, the receiving end may perform only LDPC decoding on the reconstructed LDPC codeword.
  • FIG. 14 is a block diagram of a transmitter in a communication / broadcasting system according to an exemplary embodiment of the present invention.
  • the transmitter uses a zero padding unit 1410, an encoder 1420, a perforator 1430, a transmitter 1440, a storage unit 1460, and a controller 1470. It is configured to include.
  • the zero padding unit 1410 generates BCH information bits input to the encoder 1420 by padding some bits of the information bits with zero.
  • the zero padding unit 1410 determines the number of bits to be padded to zero by using the information provided from the controller 1470, and pads the bits of positions according to the shortened pattern information provided from the controller 1470 to zero. do. That is, the zero padding unit 1410 pads the bits of the bit groups in the order indicated by the shortened pattern, and maps each bit of the information bits to the position of the remaining bits.
  • the zero padding unit 1410 may determine the number of bit groups N pad in which all bits are padded with zeros. According to another embodiment of the present disclosure, the number of bit groups N pad to which all the bits are padded with zero may be determined by the controller 1470.
  • the zero padding unit 1410 pads all the bits in the 0 th through N pad -1 th bit groups indicated by the shortened pattern to 0, and then the N pad th bit group indicated by the shortened pattern. Pad some of the bits in the front or rear part with zeros.
  • the zero padding unit 1410 maps information bits to bit positions that are not padded in the BCH information bits.
  • the encoder 1420 encodes the BCH information bits padded by the zero padding unit 1410.
  • the encoder 1420 may include only one coding block or may have a structure in which a plurality of coding blocks are concatenated.
  • the encoder 1420 may include the BCH encoder and the LDPC encoder.
  • the BCH encoder may perform BCH encoding on the padded BCH information bits
  • the LDPC encoder may perform LDPC encoding on an LDPC information bit, that is, a BCH codeword generated as a result of the BCH encoding.
  • the encoder 1420 may perform only LDPC encoding on the BCH information bits.
  • the BCH information bits may be referred to as LDPC information bits.
  • another encoder in addition to the encoder 1420 may be added to the front end of the zero padding unit 1410.
  • the encoder 1420 may perform LDPC encoding
  • another encoder (not shown) positioned in front of the zero padding unit 1410 may perform BCH encoding.
  • the encoder 1420 may check the shape of the parity check matrix to be used for the encoding before performing the encoding. That is, the transmitter according to the embodiment of the present invention may use two or more parity check matrices.
  • the two or more parity check matrices include a first parity check matrix and a second parity check matrix shown in FIG. 6B.
  • the storage unit 1460 stores the first parity check matrix and the second parity check matrix separately, or stores only the second parity check matrix, and stores the first parity check matrix from the second parity check matrix. The parity check matrix can be extracted and used.
  • the identification of the type of the parity check matrix to be used may be determined by at least one of the length of the information word and the coding rate.
  • confirmation of the type of parity check matrix to be used may be determined through the process of FIG. 10. If the process of verifying the shape of the parity check matrix to be used is not performed, the encoder 1420 encodes using the second parity check matrix, which is a larger form, and according to the coding rate, Can be removed or not.
  • the encoder 1420 may be configured as shown in Equation 5, Equation 7, Equation 23, and Equation 24. You can use the address value of the accumulator.
  • the puncturing unit 1430 converts parity among the LDPC codewords output from the encoder 1420 into parity bits to be transmitted by puncturing some bits in parity among the LDPC codewords generated by the encoder 1420. do.
  • the puncturing unit 1430 determines the number of bits to be punctured according to a value related to the coding rate and the reduced number of bits provided from the controller 1470, that is, the puncturing and shortening ratio, and provides the information from the controller 1470.
  • the bits of the position are punctured according to the puncturing pattern information.
  • the control unit 1470 may distinguish the first parity bits and the second parity bits according to the shape of the parity check matrix based on the encoder 1420.
  • the puncturing unit 1430 punctures the bits in the parity bit groups in the order indicated by the puncturing pattern. For example, a value related to the coding rate and the number of shortened bits, that is, the puncturing and shortening ratio may be defined as in Equation 37.
  • the puncturing unit 1430 determines the number of parity bit groups N punc_groups to which all parity bits are to be punctured, and all parity bits in the 0 th to N punc_groups- 1 th parity bit groups indicated by the puncturing pattern. After puncturing, puncturing some bits of the front end or the rear end within the N punc_groups th parity bit group.
  • the 0-th to N -1-th punc_groups parity bit group, N punc_groups is greater than or equal to Q ldpc2, all the second parity bit group And some groups of the first parity bit group ( Same as).
  • the 0 th through N punc_groups ⁇ 1 parity bit groups are selected from some group of the second parity bit groups ( Same as).
  • the N punc_groups th parity bit group is a group in the first parity bit group when N punc_groups is greater than or equal to Q ldpc2. Is the same as Further, when N punc_groups is smaller than Q ldpc2 , the N punc_groups th parity bit group is a group in the second parity bit group. Is the same as
  • the puncturing unit 1430 removes bits padded with zeros by the zero insertion unit 1410 to puncture and shorten codewords to transmit information bits among LDPC codewords output from the encoder 1420. Can be converted into information bits within.
  • the perforation part 1430 may be referred to as a zero removal and perforation part.
  • the zero padding unit 1410 may also be omitted. That is, instead of generating the BCH information bit string for the encoder 1420 by padding the bits with zeros in the zero padding unit 1410, the padding with the zeros is performed in the parity check matrix used in the encoder 1420. The columns corresponding to the bit to be removed can be removed. By removing the columns corresponding to the bits to be padded, the same result may be obtained even without the process of padding the bits.
  • the transmitter 1440 modulates and modulates the shortened and punctured codewords, and then transmits them through an antenna.
  • the storage unit 1460 stores setting information, commands, etc. for the operation of the transmitter.
  • the storage unit 1460 stores at least one shortening pattern defined in units of bit groups and at least one puncturing pattern defined in units of parity bit groups.
  • the shortening pattern and the puncturing pattern may be defined according to a codeword length, a code rate, a shortening and puncturing rate, a modulation scheme, and the like.
  • the at least one shortened pattern may include the ⁇ Table 9> or the ⁇ Table 13>.
  • the at least one perforation pattern is the ⁇ Table 10>, the ⁇ Table 11>, the ⁇ Table 12>, the ⁇ Table 14>, the ⁇ Table 15>, the ⁇ Table 16>, the ⁇ Table 17> It may include at least one of the above Table 18.
  • the controller 1470 controls the overall functions of the transmitter.
  • the controller 1470 provides the zero padding unit 1410 with the length of the information bits, the length of the information bits required by the encoder 1420, the shortened pattern information, and the like.
  • the controller 1470 provides the parity check matrix to the encoder 1420 and provides information on the form of the parity check matrix.
  • the controller 1470 provides perforation pattern information to the perforator 1430.
  • the controller 1470 should consider the shape of the parity check matrix used.
  • the type of the parity check matrix to be used may be determined by at least one of an information word length and a coding rate.
  • confirmation of the type of parity check matrix to be used may be determined through the process of FIG. 10.
  • the parity check matrix used is the first parity check matrix shown in FIG. 6B
  • the puncturing pattern is determined according to the ⁇ Table 10> or the ⁇ Table 14>.
  • the used parity check matrix is the second parity check matrix shown in FIG.
  • the puncturing pattern is determined according to the ⁇ Table 12> or the ⁇ Table 16> or the ⁇ Table 18>, or And the combination of the ⁇ Table 11> and the ⁇ Table 10> or the combination of the ⁇ Table 15> and the ⁇ Table 14> or the combination of the ⁇ Table 17> and the ⁇ Table 14>.
  • the control unit 1470 Is determined first according to the ⁇ Table 11> or ⁇ Table 15> or ⁇ Table 17>, and if the puncturing bits remain, the remaining puncturing patterns according to the ⁇ Table 10> or the ⁇ Table 14> Determine.
  • the controller 1470 provides the puncturing unit 1430 with information about the shape of the parity check matrix. In addition, the controller 1470 provides information for determining the positions of the bits to be padded by the zero removing unit 1430.
  • the zero padding unit 1410 determines the position of a bit to be padded with zero and pads the bits with zero. However, according to another embodiment of the present invention, the controller 1470 determines the position of the bit to be padded, and the zero padding unit 1410 pads the bits to 0 as instructed by the controller 1470. can do.
  • the puncturing unit 1430 determines the position of the puncturing bit and performs puncturing. However, according to another embodiment of the present disclosure, the control unit 1470 may determine the position of the puncturing bit, and the puncturing unit 1430 may perform puncturing as instructed by the controller 1470.
  • 15 is a block diagram of a receiver in a communication / broadcasting system according to an exemplary embodiment of the present invention.
  • the receiver includes a receiver 1510, a shortened bit restorer 1520, a puncturing bit restorer 1530, a decoder 1540, a storage 1550, and a controller 1560. It is composed.
  • the receiver 1510 receives a shortened and punctured codeword transmitted from a transmitter. That is, the receiver 1510 determines a reception value of the shortened and punctured codeword by RF processing the received signal and performing demodulation.
  • the shortened bit restoring unit 1520 restores the information bits in the received shortened and punctured codewords generated by encoding at the transmitting end by setting LDPC decoder input values to a specific value representing the shortened LDPC information bit at the transmitting end. . Specifically, the shortened bit restoring unit 1520 determines the number of shortened bits, checks the shortened pattern provided from the controller 1560, and then determines the number of bit groups N pad in which all bits are padded with zeros. do. In addition, the shortened bit restoring unit 1520 may specify LDPC decoder input values corresponding to all bits in the 0 th through N pad ⁇ 1 th bit groups indicated by the shortened pattern, indicating shortened LDPC information bits.
  • LDPC decoder input values corresponding to some bits in the front or rear end in the N pad th bit group indicated by the shortened pattern are set to a specific value representing shortened LDPC information bits.
  • the specific value representing the shortened LDPC information bit may be positive infinity or negative infinity.
  • the shortened bit restoring unit 1520 sets LDPC decoder input values corresponding to information bits that are not padded with zeros in the information bits of the LDPC codeword according to the received shortened and punctured codewords.
  • the puncturing bit restoring unit 1530 restores parity generated through encoding at the transmitting end by setting LDPC decoder input values corresponding to the puncturing bit positions to values representing punctured parity bits. Specifically, the puncturing bit restoring unit 1530 determines the number of puncturing bits according to a value related to the coding rate and the number of shortening bits, that is, the puncturing and shortening ratio. For example, a value related to the coding rate and the number of shortened bits, that is, the puncturing and shortening ratio may be defined as in Equation 30.
  • the puncturing bit restoring unit 1530 determines the number of parity bit groups N punc_groups on which all bits are punctured, and is 0th to N punc_groups indicated by a puncturing pattern provided from the controller 1560 in an LDPC codeword.
  • the LDPC decoder input values corresponding to all parity bits in the -1th parity bit groups are set to values representing punctured parity bits.
  • the puncturing bit restoring unit 1530 indicates a parity bit in which the LDPC decoder input values corresponding to some bits of the preceding or trailing end of the N punc_groups parity bit group indicated by the puncturing pattern in the LDPC codeword are punctured.
  • the value representing the punctured parity bit may be a value having a probability that the parity bit is 0 and a probability that the parity bit is 1.
  • the 0-th to N -1-th punc_groups parity bit group, N punc_groups is greater than or equal to Q ldpc2, all the second parity bit group And some groups of the first parity bit group ( Same as).
  • the 0 th through N punc_groups ⁇ 1 parity bit groups are selected from some group of the second parity bit groups ( Same as).
  • the N punc_groups th parity bit group is a group in the first parity bit group when N punc_groups is greater than or equal to Q ldpc2. Is the same as Further, when N punc_groups is smaller than Q ldpc2 , the N punc_groups th parity bit group is a group in the second parity bit group. Is the same as
  • the puncturing bit restoring unit 1530 sets an LDPC decoder input value corresponding to the remaining parity bits that are not punctured in the LDPC codeword according to the received value of the shortened and punctured codeword.
  • the decoder 1540 performs decoding on the LDPC codeword restored by the shortened bit restoring unit 1520 and the puncturing bit restoring unit 1530.
  • the decoder 1540 may have a structure in which a plurality of decoding blocks are concatenated.
  • the decoder 1540 may include an LDPC decoder and a BCH decoder.
  • the LDPC decoder may perform LDPC decoding on the reconstructed LDPC codeword
  • the BCH decoder may perform BCH encoding on the LDPC information word generated as a result of the LDPC decoding.
  • the decoder 1540 may only perform LDPC decoding on the reconstructed LDPC codeword.
  • the storage unit 1550 stores setting information, a command, etc. for the operation of the receiver.
  • the storage unit 1550 stores at least one shortening pattern defined in units of bit groups and at least one puncturing pattern defined in units of parity groups.
  • the shortening pattern and the puncturing pattern may be defined according to a codeword length, a code rate, a shortening and puncturing rate, a modulation scheme, and the like.
  • the at least one shortened pattern may include the ⁇ Table 9> or the ⁇ Table 13>.
  • the at least one perforation pattern is the ⁇ Table 10>, the ⁇ Table 11>, the ⁇ Table 12>, the ⁇ Table 14>, the ⁇ Table 15>, the ⁇ Table 16>, the ⁇ Table 17> It may include at least one of the above Table 18.
  • the storage unit 1550 stores two or more parity check matrices.
  • the two or more parity check matrices include a first parity check matrix and a second parity check matrix shown in FIG. 6B.
  • the storage unit 1550 stores the first parity check matrix and the second parity check matrix separately, or stores only the second parity check matrix, and stores the first parity check matrix from the second parity check matrix.
  • the parity check matrix can be extracted and used.
  • the controller 1560 controls the overall functions of the transmitter.
  • the controller 1560 provides the shortened bit restoring unit 1520 with the length of the information bits, the length of the information bits required by the decoding unit 1540, the shortened pattern information, and the like.
  • the controller 1540 provides puncturing pattern information to the puncturing bit restoring unit 1530.
  • the controller 1540 provides the parity check matrix to the decoder 1540.
  • the controller 1560 should consider the shape of the parity check matrix used.
  • the type of the parity check matrix to be used may be determined by at least one of an information word length and a coding rate.
  • confirmation of the type of parity check matrix to be used may be determined through the process of FIG. 10.
  • the parity check matrix used is the first parity check matrix shown in FIG. 6B
  • the puncturing pattern is determined according to the ⁇ Table 10> or the ⁇ Table 14>.
  • the used parity check matrix is the second parity check matrix shown in FIG.
  • the puncturing pattern is determined according to the ⁇ Table 12> or the ⁇ Table 16> or the ⁇ Table 18>, or And the combination of the ⁇ Table 11> and the ⁇ Table 10> or the combination of the ⁇ Table 15> and the ⁇ Table 14> or the combination of the ⁇ Table 17> and the ⁇ Table 14>.
  • the control unit 1560 Is determined first according to the ⁇ Table 11> or ⁇ Table 15> or ⁇ Table 17>, and if the puncturing bits remain, the remaining puncturing patterns according to the ⁇ Table 10> or the ⁇ Table 14> Determine.
  • the control unit 1560 may use a puncturing pattern indicated from the transmitting end through separate signaling.
  • the controller 1560 may provide information about the shape of the parity check matrix to provide information about the configuration of the puncturing patterns and parity bits used in the puncturing bit restoring unit 1530.
  • the shortened bit restoring unit 1510 determines a location of a padded bit and sets LDPC decoder input values corresponding to the bits to a value representing the padded bit. do.
  • the controller 1560 determines the position of the padded bit, and the shortcut bit restore unit 1520 is provided to the corresponding bits as instructed by the controller 1560.
  • Corresponding LDPC decoder input values may be set to values representing padded bits.
  • the puncturing bit restoring unit 1530 determines the position of the punctured bit and sets the corresponding bit to a value representing the punctured bit.
  • the control unit 1560 determines the position of the punched bit, and the puncturing bit restoring unit 1530 punctures the corresponding bits as instructed by the control unit 1560. It can be set to a value representing a written bit.

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Abstract

본 발명은 통신/방송 시스템에서 패리티 검사 행렬을 이용한 부호화 및 복호화를 수행하는 경우 단축 및 천공을 수행하기 위한 것으로서, 송신단의 동작 방법은, 0-패딩될 비트될 비트들의 개수를 결정하는 과정과, 모든 비트들이 0으로 패딩될 비트 그룹들의 개수(Npad)를 결정하는 과정과, 단축 패턴(shortening pattern)에 의해 지시되는 0번째 내지 Npad-1 번째 비트 그룹들 내의 모든 비트들을 0으로 패딩하는 과정과, BCH(Bose Chaudhuri Hocquenghem) 정보 비트들에서 패딩되지 아니한 비트 위치들에 정보 비트들을 매핑하는 과정과, LDPC(Low Density Parity Check) 정보 비트들을 생성하기 위해 상기 BCH 정보 비트들을 BCH 부호화하는 과정과, 0-패딩된 부호어(codeword)를 생성하기 위해 상기 LDPC 정보 비트들을 LDPC 부호화하는 과정을 포함한다. 여기서, 상기 단축 패턴은, 9, 8, 15, 10, 0, 12, 5, 27, 6, 7, 19, 22, 1, 16, 26, 20, 21, 18, 11, 3, 17, 24, 2, 23, 25, 14, 28, 4, 13, 29으로 정의되는 비트 그룹들의 순서로서 정의된다.

Description

통신/방송 시스템에서 데이터 송수신 장치 및 방법
본 발명은 통신/방송 시스템에 관한 것이다.
통신/방송 시스템에서, 링크(link) 성능은 채널의 여러 가지 잡음(noise)과 페이딩(fading) 현상 및 심벌 간 간섭(ISI : inter-symbol interference)에 의해 현저히 저하될 수 있다. 따라서 차세대 이동 통신, 디지털 방송 및 휴대 인터넷과 같이 높은 데이터 처리량과 신뢰도를 요구하는 고속 디지털 통신/방송 시스템들을 구현하기 위해서, 잡음과 페이딩 및 심벌 간 간섭을 극복하기 위한 기술을 개발하는 것이 요구된다. 잡음 등을 극복하기 위한 연구의 일환으로서, 최근에는 정보의 왜곡을 효율적으로 복원하여 통신 및 방송의 신뢰도를 높이기 위한 방법으로서 오류정정부호(error-correcting code)에 대한 연구가 활발히 이루어지고 있다.
1960년대에 Gallager에 의해서 처음 소개된 LDPC(Low Density Parity Check) 부호는 당시 기술 수준에서 구현하기 어려운 복잡도로 인해 오랫동안 잊혀져 왔다. 하지만, 1993년 Berrou와 Glavieux, Thitimajshima에 의해 제안된 터보(turbo) 부호가 셰논(Shannon)의 채널 용량에 근접하는 성능을 보임에 따라, 상기 터보 부호의 성능과 특성에 대한 많은 해석이 이루어지면서 반복 복호(iterative decoding)와 그래프를 기반으로 하는 채널 부호화에 대한 많은 연구가 진행되었다. 이를 계기로 1990년대 후반에 상기 LDPC 부호에 대해 재연구되면서 상기 LDPC 부호에 대응되는 터너(Tanner) 그래프상에서 합-곱(sum-product) 알고리즘에 기반한 반복 복호(iterative decoding)를 적용하여 복호화를 수행하면 셰논의 채널 용량에 근접하는 성능을 가지게 됨이 밝혀졌다.
LDPC 부호는 일반적으로 패리티 검사행렬(parity-check matrix)로 정의되며 터너 그래프로 통칭되는 이분(bipartite) 그래프를 이용하여 표현될 수 있다. LDPC 부호화기는
Figure PCTKR2012007538-appb-I000001
개 비트들로 구성되어 있는 LDPC 정보어를 입력받아
Figure PCTKR2012007538-appb-I000002
개 비트들로 구성되는 LDPC 부호어(codeword)를 생성한다. 이하 설명의 편의를 위해,
Figure PCTKR2012007538-appb-I000003
개 비트들을 포함하는 정보어를 입력 받아
Figure PCTKR2012007538-appb-I000004
개 비트들로 구성되는 부호어를 가정한다. 즉,
Figure PCTKR2012007538-appb-I000005
개의 입력 비트들인 LDPC 정보어
Figure PCTKR2012007538-appb-I000006
를 LDPC 부호화하면, LDPC 부호어
Figure PCTKR2012007538-appb-I000007
가 생성된다. 즉, 상기 LDPC 부호어는 다수의 비트들로 구성되어 있는 비트열이며, LDPC 부호어 비트는 각각의 비트들을 의미한다. 또한 상기 LDPC 정보어는 다수의 비트들로 구성되어 있는 비트열이며, 정보 비트는 정보어를 구성하는 각각의 비트를 의미한다. 이때, 시스테메틱(systematic) 부호인 경우, LDPC 부호어
Figure PCTKR2012007538-appb-I000008
로 구성된다. 여기서,
Figure PCTKR2012007538-appb-I000009
는 패리티 비트들이고, 패리티 비트들의 개수
Figure PCTKR2012007538-appb-I000010
이다.
상기 LDPC 부호화는 하기 <수학식 1>과 같은 조건을 만족하는 부호어를 결정하는 과정을 포함한다.
수학식 1
Figure PCTKR2012007538-appb-M000001
상기 <수학식 1>에서, 상기
Figure PCTKR2012007538-appb-I000011
는 패리티 검사 행렬, 상기
Figure PCTKR2012007538-appb-I000012
는 부호어, 상기
Figure PCTKR2012007538-appb-I000013
는 부호어의 i번째 비트, 상기
Figure PCTKR2012007538-appb-I000014
는 부호어 길이를 의미한다.
상기 패리티 검사 행렬
Figure PCTKR2012007538-appb-I000015
는
Figure PCTKR2012007538-appb-I000016
개의 열(column)들로 구성되어 있으며 i번째 열(column)은 i번째 부호어 비트
Figure PCTKR2012007538-appb-I000017
와 연관 관계가 있음을 의미한다.
일반적으로, LDPC 부호에 따르면, 정보어 길이 및 부호어 길이가
Figure PCTKR2012007538-appb-I000018
및
Figure PCTKR2012007538-appb-I000019
로 이미 결정된 상황에서 부호화가 수행된다. 그러므로,
Figure PCTKR2012007538-appb-I000020
보다 더 짧은 길이의 정보어가 입력되거나,
Figure PCTKR2012007538-appb-I000021
보다 더 짧은 길이의 부호어를 생성하고자 하는 경우, 적절한 방법이 필요하다. 예를 들어,
Figure PCTKR2012007538-appb-I000022
의 길이를 가지는 정보어가 부호화기에 입력되는 경우, 송신단은
Figure PCTKR2012007538-appb-I000023
개 비트들을 단축(shortening)한다.
Figure PCTKR2012007538-appb-I000024
는 부호화기에서 요구하는 정보어의 길이(
Figure PCTKR2012007538-appb-I000025
)보다 작다. 또한, 필요한 패리티의 길이
Figure PCTKR2012007538-appb-I000026
가 상기 패리티 길이
Figure PCTKR2012007538-appb-I000027
보다 작을 경우, 송신단은
Figure PCTKR2012007538-appb-I000028
개 비트들을 천공(puncturing)한다. 상기
Figure PCTKR2012007538-appb-I000029
는 실제 전송 되는 패리티의 길이로서,
Figure PCTKR2012007538-appb-I000030
와 전송에 필요한 부호율에 따라 결정된다.
정보어 및 패리티의 길이를 고려하여 일부 비트가 상기 단축 또는 천공되는 경우, 어느 비트를 단축 또는 천공하느냐에 따라 부호어의 성능이 크게 달라질 수 있다. 따라서, 최적의 성능을 유지하도록 상기 단축되는 비트 및 천공되는 비트들을 선택하기 위한 대안이 제시되어야 한다.
따라서, 본 발명의 목적은 통신/방송 시스템에서 최적의 성능을 유지하며 단축 및 천공 비트들을 선택하기 위한 장치 및 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 제1견지에 따르면, 통신/방송 시스템에서 송신단의 동작 방법은, 0-패딩될 비트될 비트들의 개수를 결정하는 과정과, 모든 비트들이 0으로 패딩될 비트 그룹들의 개수(Npad)를 결정하는 과정과, 단축 패턴(shortening pattern)에 의해 지시되는 0번째 내지 Npad-1 번째 비트 그룹들 내의 모든 비트들을 0으로 패딩하는 과정과, BCH(Bose Chaudhuri Hocquenghem) 정보 비트들에서 패딩되지 아니한 비트 위치들에 정보 비트들을 매핑하는 과정과, LDPC(Low Density Parity Check) 정보 비트들을 생성하기 위해 상기 BCH 정보 비트들을 BCH 부호화하는 과정과, 0-패딩된 부호어(codeword)를 생성하기 위해 상기 LDPC 정보 비트들을 LDPC 부호화하는 과정을 포함한다. 여기서, 상기 단축 패턴은, 9, 8, 15, 10, 0, 12, 5, 27, 6, 7, 19, 22, 1, 16, 26, 20, 21, 18, 11, 3, 17, 24, 2, 23, 25, 14, 28, 4, 13, 29으로 정의되는 비트 그룹들의 순서로서 정의된다.
상기 목적을 달성하기 위한 본 발명의 제2견지에 따르면, 통신/방송 시스템에서 송신단의 동작 방법은, 부호어(codeword)를 생성하기 위해 LDPC(Low Density Parity Check) 정보 비트들을 LDPC 부호화하는 과정과, 상기 부호어의 패리티(parity) 비트들에서 천공(puncturing)될 비트들의 개수(Npunc)를 결정하는 과정과, 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc_groups)를 결정하는 과정과, 상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc_group)가 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 크거나 같으면, 상기 제2패리티 비트 그룹에 포함된 모든 패리티 비트들을 천공하는 과정과, 제1천공 패턴(puncturing pattern)에 의해 지시되는 제1패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc_groups-Qldpc2-1번째의 패리티 비트 그룹들 내의 모든 비트들을 천공하는 과정을 포함한다. 여기서, 상기 제1천공 패턴은 21, 17, 0, 24, 7, 10, 14, 12, 23, 1, 16, 3, 5, 26, 28, 19, 4, 15, 8, 2, 27, 20, 6, 9, 25, 13, 11, 18, 22, 29로 정의되는 패리티 비트 그룹들의 순서로서 정의된다.
상기 목적을 달성하기 위한 본 발명의 제3견지에 따르면, 통신/방송 시스템에서 수신단의 동작 방법은, 단축(shortenning)된 부호어(codeword)를 수신하는 과정과, 0-패딩된 비트들의 개수를 결정하는 과정과, 모든 비트들이 0으로 패딩된 비트 그룹들의 개수(Npad)를 결정하는 과정과, 단축 패턴(shortening pattern)에 의해 지시되는 0번째 내지 Npad-1번째 비트 그룹들 내의 모든 정보 비트들에 대응되는 LDPC(Low Density Parity Check) 디코더(decoder) 입력 값들을 단축된 LDPC 정보 비트들을 나타내는 값들로 설정하는 과정과, 패딩되지 아니한 정보 비트들에 대응되는 LDPC 디코더 입력 값들을 수신된 단축된 부호어에 따라 설정하는 과정과, LDPC 정보 비트들을 생성하기 위해 상기 LDPC 디코더 입력 값들을 LDPC 복호화하는 과정과, BCH(Bose Chaudhuri Hocquenghem) 정보 비트들을 생성하기 위해 상기 LDPC 정보 비트들을 BCH 복호화하는 과정을 포함한다. 여기서, 상기 단축 패턴은, 9, 8, 15, 10, 0, 12, 5, 27, 6, 7, 19, 22, 1, 16, 26, 20, 21, 18, 11, 3, 17, 24, 2, 23, 25, 14, 28, 4, 13, 29으로 정의되는 비트 그룹들의 순서로서 정의된다.
상기 목적을 달성하기 위한 본 발명의 제4견지에 따르면, 통신/방송 시스템에서 수신단의 동작 방법은, 천공(puncturing)된 부호어(codeword)를 수신하는 과정과, 천공된 부호어의 LDPC(Low Density Parity Check) 패리티 비트들에서 천공된 비트들의 개수를 결정하는 과정과, 모든 비트들이 천공된 패리티 비트 그룹의 개수(Npunc_groups)를 결정하는 과정과, 상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc_groups)가 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 크거나 같으면, 상기 제2패리티 비트 그룹에 포함된 모든 패리티 비트들에 대응되는 LDPC 디코더(decoder) 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하는 과정과, 제1천공 패턴(puncturing pattern)에 의해 지시되는 제1패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc_groups-Qldpc2-1번째의 패리티 비트 그룹들 내의 모든 패리티 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하는 과정과, 상기 LDPC 부호어의 천공되지 아니한 나머지 패리티 비트들에 대응되는 LDPC 디코더 입력 값들을 수신된 천공된 부호어의 수신 값에 따라 설정하는 과정을 포함한다. 여기서, 상기 제1천공 패턴은 21, 17, 0, 24, 7, 10, 14, 12, 23, 1, 16, 3, 5, 26, 28, 19, 4, 15, 8, 2, 27, 20, 6, 9, 25, 13, 11, 18, 22, 29로 정의되는 패리티 비트 그룹들의 순서로서 정의된다.
상기 목적을 달성하기 위한 본 발명의 제5견지에 따르면, 통신/방송 시스템에서 송신단 장치는, 0-패딩될 비트될 비트들의 개수를 결정하고, 모든 비트들이 0으로 패딩될 비트 그룹들의 개수(Npad)를 결정하고, 단축 패턴(shortening pattern)에 의해 지시되는 0번째 내지 Npad-1 번째 비트 그룹들 내의 모든 비트들을 0으로 패딩하고, BCH(Bose Chaudhuri Hocquenghem) 정보 비트들에서 패딩되지 아니한 비트 위치들에 정보 비트들을 매핑하는 패딩부와, LDPC(Low Density Parity Check) 정보 비트들을 생성하기 위해 상기 BCH 정보 비트들을 BCH 부호화하고, 0-패딩된 부호어(codeword)를 생성하기 위해 상기 LDPC 정보 비트들을 LDPC 부호화하는 부호화부를 포함한다. 여기서, 상기 단축 패턴은, 9, 8, 15, 10, 0, 12, 5, 27, 6, 7, 19, 22, 1, 16, 26, 20, 21, 18, 11, 3, 17, 24, 2, 23, 25, 14, 28, 4, 13, 29으로 정의되는 비트 그룹들의 순서로서 정의된다.
상기 목적을 달성하기 위한 본 발명의 제6견지에 따르면, 통신/방송 시스템에서 송신단 장치는, 부호어(codeword)를 생성하기 위해 LDPC(Low Density Parity Check) 정보 비트들을 LDPC 부호화하는 부호화부와, 상기 부호어의 패리티(parity) 비트들에서 천공(puncturing)될 비트들의 개수(Npunc)를 결정하고, 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc_groups)를 결정하고, 상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc_groups)가 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 크거나 같으면, 상기 제2패리티 비트 그룹에 포함된 모든 패리티 비트들을 천공하고, 제1천공 패턴(puncturing pattern)에 의해 지시되는 제1패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc_groups-Qldpc2-1번째의 패리티 비트 그룹들 내의 모든 비트들을 천공하는 천공부를 포함한다. 상기 제1천공 패턴은 21, 17, 0, 24, 7, 10, 14, 12, 23, 1, 16, 3, 5, 26, 28, 19, 4, 15, 8, 2, 27, 20, 6, 9, 25, 13, 11, 18, 22, 29로 정의되는 패리티 비트 그룹들의 순서로서 정의된다.
상기 목적을 달성하기 위한 본 발명의 제7견지에 따르면, 통신/방송 시스템에서 수신단 장치는, 단축(shortenning)된 부호어(codeword)를 수신하는 수신부와, 0-패딩된 비트들의 개수를 결정하고, 모든 비트들이 0으로 패딩된 비트 그룹들의 개수(Npad)를 결정고, 단축 패턴(shortening pattern)에 의해 지시되는 0번째 내지 Npad-1번째 비트 그룹들 내의 모든 정보 비트들에 대응되는 LDPC(Low Density Parity Check) 디코더(decoder) 입력 값들을 단축된 LDPC 정보 비트들을 나타내는 값들로 설정하고, 패딩되지 아니한 정보 비트들에 대응되는 LDPC 디코더 입력 값들을 수신된 단축된 부호어에 따라 설정하는 단축 비트 복원부와, LDPC 정보 비트들을 생성하기 위해 상기 LDPC 디코더 입력 값들을 LDPC 복호화하고, BCH(Bose Chaudhuri Hocquenghem) 정보 비트들을 생성하기 위해 상기 LDPC 정보 비트들을 BCH 복호화하는 복호화부를 포함한다. 여기서, 상기 단축 패턴은, 9, 8, 15, 10, 0, 12, 5, 27, 6, 7, 19, 22, 1, 16, 26, 20, 21, 18, 11, 3, 17, 24, 2, 23, 25, 14, 28, 4, 13, 29으로 정의되는 비트 그룹들의 순서로서 정의된다.
상기 목적을 달성하기 위한 본 발명의 제8견지에 따르면, 통신/방송 시스템에서 수신단 장치는, 천공(puncturing)된 부호어(codeword)를 수신하는 수신부와, 천공된 부호어의 LDPC(Low Density Parity Check) 패리티 비트들에서 천공된 비트들의 개수를 결정하고, 모든 비트들이 천공된 패리티 비트 그룹의 개수(Npunc_groups)를 결정하고, 상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc_groups)가 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 크거나 같으면, 상기 제2패리티 비트 그룹에 포함된 모든 패리티 비트들에 대응되는 LDPC 디코더(decoder) 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하고, 제1천공 패턴(puncturing pattern)에 의해 지시되는 제1패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc_groups-Qldpc2-1번째의 패리티 비트 그룹들 내의 모든 패리티 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하고, 상기 LDPC 부호어의 천공되지 아니한 나머지 패리티 비트들에 대응되는 LDPC 디코더 입력 값들을 수신된 천공된 부호어의 수신 값에 따라 설정하는 천공 비트 복원부를 포함한다. 상기 제1천공 패턴은 21, 17, 0, 24, 7, 10, 14, 12, 23, 1, 16, 3, 5, 26, 28, 19, 4, 15, 8, 2, 27, 20, 6, 9, 25, 13, 11, 18, 22, 29로 정의되는 패리티 비트 그룹들의 순서로서 정의된다.
통신/방송 시스템에서 패리티 검사 행렬의 특성을 고려하여 열들을 그룹화하고, 각 열 그룹에 대응되는 비트 그룹을 단위로 단축 및 천공을 수행함으로써, 다양한 길이의 정보 비트들을 부호화 및 복호화함과 동시에 최적의 성능을 유지할 수 있다.
도 1은 본 발명의 실시 예에 따른 통신/방송 시스템에서 사용 가능한 패리티 검사 행렬의 예를 도시한 도면,
도 2는 본 발명의 실시 예에 따른 통신/방송 시스템에서 송신단의 블록 구성을 도시하는 도면,
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 통신/방송 시스템에서 패리티 검사 행렬 및 부호어의 관계식을 도시하는 도면,
도 4a 및 도 4b는 본 발명의 실시 예에 따른 통신/방송 시스템에서 정보 비트들을 그룹핑을 도시하는 도면,
도 5a 및 도 5b는 본 발명의 실시 예에 따른 통신/방송 시스템에서 패리티 비트들의 그룹핑을 도시하는 도면,
도 6a 및 도 6b는 본 발명의 다른 실시 예에 따른 통신/방송 시스템에서 사용 가능한 패리티 검사 행렬의 예를 도시한 도면,
도 7a 및 도 7b는 본 발명의 다른 실시 예에 따른 통신/방송 시스템에서 패리티 비트들의 그룹핑을 도시하는 도면,
도 8은 본 발명의 실시 예에 따른 통신/방송 시스템에서 패딩 절차를 도시하는 도면,
도 9는 본 발명의 실시 예에 따른 통신/방송 시스템에서 천공 절차를 도시하는 도면,
도 10은 본 발명의 다른 실시 예에 따른 통신/방송 시스템에서 천공 절차를 도시하는 도면,
도 11은 본 발명의 실시 예에 따른 통신/방송 시스템에서 패리티 검사 행렬의 형태를 판단하는 절차를 도시하는 도면,
도 12a 및 도 12b은 본 발명의 실시 예에 따른 통신/방송 시스템에서 송신단의 동작 절차를 도시하는 도면,
도 13a 및 도 13b은 본 발명의 실시 예에 따른 통신/방송 시스템에서 수신단의 동작 절차를 도시하는 도면,
도 14은 본 발명의 실시 예에 따른 통신/방송 시스템에서 송신단의 블록 구성을 도시하는 도면,
도 15는 본 발명의 실시 예에 따른 통신/방송 시스템에서 수신단의 블록 구성을 도시하는 도면,
도 16는 본 발명의 실시 예에 따른 통신/방송 시스템의 성능을 도시하는 도면,
도 17은 본 발명의 실시 예에 따른 통신/방송 시스템의 성능을 도시하는 도면.
이하 본 발명의 바람직한 실시 예를 첨부된 도면의 참조와 함께 상세히 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우, 그 상세한 설명은 생략한다.
이하 본 발명은 통신/방송 시스템에서 LDPC 부호에 따른 부호어에 성능 저하 없이 일부 비트를 단축 또는 천공하기 위한 기술에 대해 설명한다.
이하, 본 발명은 유럽 디지털 방송 표준(standard)의 하나인 DVB-T2(Digital Video Broadcasting the 2nd Generation Terrestrial) 시스템 및 표준화 중인 DVB-NGH(Digital Video Broadcasting Next Genration Handheld) 시스템에서 정의하고 있는 용어 및 명칭들을 사용한다. 하지만, 본 발명이 상기 용어 및 명칭들에 의해 한정되는 것은 아니며, 부호화 및 복호화를 수행하는 다른 시스템에도 동일하게 적용될 수 있다.
본 발명은 도 1에 도시된 바와 같은 구조의 패리티 검사 행렬을 고려한다. 상기 도 1에 도시된 패리티 검사 행렬은 부호어가 정보어를 그대로 포함하는 시스테메틱(systematic) 구조이다. 이하, 본 발명은 상기 도 1의 패리티 검사 행렬을 기반으로 설명하나, 본 발명이 적용 가능한 범위가 상기 도 1과 같은 패리티 검사 행렬에 제한되는 것은 아니다.
상기 도 1에서,
Figure PCTKR2012007538-appb-I000031
은 LDPC 부호어의 길이를 의미하며, 또한, 상기 도 1의 패리티 검사 행렬의 열들의 길이를 의미한다.
Figure PCTKR2012007538-appb-I000032
은 정보어의 길이를 의미하며, 또한, 상기 도 1의 정보어 부분 행렬(110)의 열들의 길이를 의미한다. 상기 LDPC 부호어 또는 상기 정보어의 길이는 상기 LDPC 부호어 또는 상기 정보어에 포함되는 비트들의 개수를 의미한다. 따라서, 상기 '정보어'는 '정보 비트들(information bits)'로 지칭될 수 있다.
Figure PCTKR2012007538-appb-I000033
은 정보어에 대응되는 부분 행렬(110)에서 열의 패턴이 반복되는 간격,
Figure PCTKR2012007538-appb-I000034
는 상기 정보어에 대응되는 부분 행렬(110)에서 각 열이 쉬프트(shift)되는 크기로서, 정수
Figure PCTKR2012007538-appb-I000035
및
Figure PCTKR2012007538-appb-I000036
의 값은
Figure PCTKR2012007538-appb-I000037
이 성립하도록 결정된다. 이때,
Figure PCTKR2012007538-appb-I000038
도 정수가 된다. 상기
Figure PCTKR2012007538-appb-I000039
및 상기
Figure PCTKR2012007538-appb-I000040
의 값은 부호어 길이와 부호율에 따라 달라질 수 있다.
상기 도 1을 참고하면, 패리티 검사 행렬은 상기 정보어에 대응되는 부분 행렬(110) 및 패리티에 대응되는 부분 행렬(120)로 구분된다. 상기 정보어에 대응되는 부분 행렬(110)은
Figure PCTKR2012007538-appb-I000041
개의 열(column)들을 포함하고, 상기 패리티에 대응되는 부분 행렬(120)은
Figure PCTKR2012007538-appb-I000042
개의 열들을 포함한다. 상기 패리티 검사 행렬의 행(row)의 개수는 상기 패리티에 대응되는 부분 행렬(120)의 열의 개수
Figure PCTKR2012007538-appb-I000043
와 동일하다.
상기 패리티 검사 행렬의
Figure PCTKR2012007538-appb-I000044
번째 열(column)부터
Figure PCTKR2012007538-appb-I000045
번째 열을 포함하는 상기 패리티에 대응되는 부분 행렬(120)에서. 무게-1(weight-1), 즉, 1값을 가지는 원소들의 위치는 이중 대각(dual diagonal) 구조를 가진다. 따라서, 상기 패리티에 대응되는 부분 행렬(120)에 포함되는 열들 중, 상기
Figure PCTKR2012007538-appb-I000046
번째 열을 제외한 나머지 열들의 차수(degree)는 모두 2이며, 상기 마지막
Figure PCTKR2012007538-appb-I000047
번째 열의 차수는 1이다.
상기 도 1을 참고하면, 상기 패리티 검사 행렬에서 즉, 0번째 열부터
Figure PCTKR2012007538-appb-I000048
번째 열을 포함하는 정보어 부분 행렬(110)의 구조는 다음과 같은 규칙에 따른다. 첫째, 패리티 검사 행렬에서 정보어에 대응되는
Figure PCTKR2012007538-appb-I000049
개의 열들은
Figure PCTKR2012007538-appb-I000050
개의 열 그룹(column group)들로 구분된다. 동일한 열 그룹 내에 속한 열들은 서로
Figure PCTKR2012007538-appb-I000051
만큼 쉬프트된 관계를 가진다. 둘째, i번째
Figure PCTKR2012007538-appb-I000052
열 그룹의 0번째 열의 차수를
Figure PCTKR2012007538-appb-I000053
라 하고, 1이 있는 각 행(row)의 위치를
Figure PCTKR2012007538-appb-I000054
이라 하면, i번째 열 그룹 내의 j번째 열에서 무게-1이 위치한 행의 인덱스
Figure PCTKR2012007538-appb-I000055
는 하기 <수학식 2>와 같이 결정된다.
수학식 2
Figure PCTKR2012007538-appb-M000002
상기 <수학식 2>에서, 상기
Figure PCTKR2012007538-appb-I000056
는 i번째 열 그룹 내의 j번째 열에서 k번째 무게-1이 있는 행의 인덱스, 상기
Figure PCTKR2012007538-appb-I000057
는 i번째 열 그룹 내의 j-1번째 열에서 k번째 무게-1이 있는 행의 인덱스, 상기
Figure PCTKR2012007538-appb-I000058
는 상기 정보어에 대응되는 부분 행렬에서 각 열이 쉬프트되는 크기, 상기
Figure PCTKR2012007538-appb-I000059
은 LDPC 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000060
은 정보어의 길이, 상기
Figure PCTKR2012007538-appb-I000061
는 i번째 열 그룹에 속하는 열들의 차수, 상기
Figure PCTKR2012007538-appb-I000062
은 하나의 열 그룹에 속하는 열 개수를 의미한다.
상기 <수학식 2>에 의하면,
Figure PCTKR2012007538-appb-I000063
값만을 알면 i번째 열 그룹내의 k번째 무게-1이 있는 행의 인덱스를 알 수 있음이 나타난다. 그러므로, 각각의 열 그룹내의 0번째 열에서 k번째 무게-1이 있는 행의 인덱스 값을 저장하면, 상기 도 1의 구조를 갖는 패리티 검사 행렬의 무게-1이 있는 열과 행의 위치가 파악될 수 있다.
상술한 규칙들에 따르면, i번째 열 그룹에 속하는 열들의 차수는 모두
Figure PCTKR2012007538-appb-I000064
로 동일하다. 상기 규칙들에 따라 상기 패리티 검사 행렬에 대한 정보를 저장하고 있는 LDPC 부호는 다음과 같이 간략하게 표현될 수 있다.
구체적인 예로서,
Figure PCTKR2012007538-appb-I000065
가 30,
Figure PCTKR2012007538-appb-I000066
가 15,
Figure PCTKR2012007538-appb-I000067
가 3인 경우, 3개의 열 그룹들의 0번째 열들 각각에서 무게-1이 위치한 행의 위치 정보는 하기 <수학식 3>과 같은 수열들로 표현될 수 있다. 하기 <수학식 3>과 같은 수열들은 '무게-1 위치 수열(weight-1 position sequence)'이라 지칭될 수 있다.
수학식 3
Figure PCTKR2012007538-appb-M000003
상기 <수학식 3>에서, 상기
Figure PCTKR2012007538-appb-I000068
는 i번째 열 그룹 내의 0번째 열에서 k번째 무게-1이 있는 행의 인덱스를 의미한다.
상기 각 열 그룹의 0번째 열에서 1이 위치한 행의 인덱스를 나타내는 상기 <수학식 3>과 같은 무게-1 위치 수열들은 하기 <표 1>과 같이 보다 간략하게 표현될 수 있다.
표 1
Figure PCTKR2012007538-appb-T000001
상기 <표 1>은 패리티 검사 행렬에서 무게-1, 다시 말해, 1 값을 가지는 원소의 위치를 나타낸 것으로서, i번째 무게-1 위치 수열은 i번째 열 그룹에 속한 0번째 열에서 무게-1이 있는 행의 인덱스들로 표현된다. 상기 <표 1>을 이용하면, 30×15 크기의 패리티 검사 행렬의 15×15 크기의 정보어 부분 행렬이 생성될 수 있다. 그리고, 15×15 크기의 패리티 부분 행렬은 이중 대각 구조를 가지도록 미리 결정되어 있기 때문에, 상기 <표 1>을 이용하면 30×15 크기의 패리티 검사 행렬이 생성될 수 있다.
상기 도 1의 패리티 검사 행렬을 갖는 부호어 길이
Figure PCTKR2012007538-appb-I000069
및 부호율
Figure PCTKR2012007538-appb-I000070
에 대하여 하기 <표 2>와 같이
Figure PCTKR2012007538-appb-I000071
및
Figure PCTKR2012007538-appb-I000072
이 결정될 수 있다.
표 2
Figure PCTKR2012007538-appb-T000002
상기 <표 2>와 같은 파라미터를 갖는 패리티 검사 행렬의 예는 하기 <표 3>과 같다. 패리티 검사 행렬을 표현함에 있어서, 일반적으로 하기 <표 3>에서 'i'로 표시된 열 그룹 인덱스는 배제될 수 있다.
표 3
Figure PCTKR2012007538-appb-T000003
이하, 본 발명은 상기 도 1과 같은 구조를 갖는 패리티 검사 행렬을 이용한 LDPC 부호의 부호화 과정에 대하여 설명한다. 이하 설명의 편의를 위하여, 본 발명은 상기 <표 3>의 패리티 검사 행렬을 예로 들어 설명한다. 상술한 바와 같이 LDPC 부호의 부호화 과정은 패리티 검사 행렬과 부호어의 곱이 0가 되는 관계식을 만족하는 부호어 C를 결정하는 것으로서, 주어진 패리티 검사 행렬에 대하여 다양한 부호화 방법이 존재하며, 후술되는 부호화 과정은 일 예이다.
상기 <표 3>의 i번째 행(row)의 수열은 i번째 열 그룹에 대한 정보를 순차적으로 나타낸 것이다. 즉, 본 발명은 구체적인 예로서,
Figure PCTKR2012007538-appb-I000073
는 4320,
Figure PCTKR2012007538-appb-I000074
는 2160,
Figure PCTKR2012007538-appb-I000075
은 72,
Figure PCTKR2012007538-appb-I000076
는 30을 가정한 상기 도 1과 같은 구조를 갖는 패리티 검사 행렬을 이용한 LDPC 부호화 과정을 설명한다. 또한 설명의 편의를 위해, 본 발명은 길이가
Figure PCTKR2012007538-appb-I000077
인 정보 비트를
Figure PCTKR2012007538-appb-I000078
로 나타내고, 길이가
Figure PCTKR2012007538-appb-I000079
인 패리티를
Figure PCTKR2012007538-appb-I000080
로 나타낸다.
제1단계에서, 부호화기는 패리티 비트들을 초기화한다. 즉,
Figure PCTKR2012007538-appb-I000081
.
제2단계에서, 상기 부호화기는 상기 <표 3>의 0번째 행(row)에 나타난 패리티 비트 주소에 0번째 정보 비트
Figure PCTKR2012007538-appb-I000082
를 누적(accumulate)한다. 다시 말해, 상기 부호화기는 하기 <수학식 4>와 같은 연산을 수행한다.
수학식 4
Figure PCTKR2012007538-appb-M000004
상기 <수학식 4>에서, 상기
Figure PCTKR2012007538-appb-I000083
는 0번째 정보 비트, 상기
Figure PCTKR2012007538-appb-I000084
는 i번째 패리티 비트, 상기
Figure PCTKR2012007538-appb-I000085
는 바이너리 연산을 의미한다. 상기 바이너리 연산에 의하면, 1
Figure PCTKR2012007538-appb-I000086
1은 0, 1
Figure PCTKR2012007538-appb-I000087
0은 1, 0
Figure PCTKR2012007538-appb-I000088
1은 1, 0
Figure PCTKR2012007538-appb-I000089
0은 0이다.
제3단계에서, 나머지 M-1(=71)개의 정보 비트들
Figure PCTKR2012007538-appb-I000090
(m=1,2,…,71)에 대하여, 상기 부호화기는 패리티 비트 주소에 0번째 정보 비트
Figure PCTKR2012007538-appb-I000091
을 누적한다. 이때, 상기 비트 주소는 하기 <수학식 5>와 같이 결정될 수 있다.
수학식 5
Figure PCTKR2012007538-appb-M000005
상기 <수학식 5>에서, 상기
Figure PCTKR2012007538-appb-I000092
는 0번째 정보 비트
Figure PCTKR2012007538-appb-I000093
와 관련된 패리티 비트 누적기의 주소 값, 상기
Figure PCTKR2012007538-appb-I000094
은 정보어에 대응되는 부분 행렬에서 열의 패턴이 반복되는 간격, 상기
Figure PCTKR2012007538-appb-I000095
는 상기 정보어에 대응되는 부분 행렬에서 각 열이 쉬프트되는 크기, 상기
Figure PCTKR2012007538-appb-I000096
는 LDPC 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000097
는 LDPC 정보 비트들의 길이를 의미한다. 여기서, 상기
Figure PCTKR2012007538-appb-I000098
은 72, 상기
Figure PCTKR2012007538-appb-I000099
는 30이다.
상기 <수학식 5>에서, 상기 누적기의 주소 값은 상기 패리티 검사 행렬의 m번째 열의 무게-1이 있는 행의 인덱스와 동일하다. 또한, 상기
Figure PCTKR2012007538-appb-I000100
및
Figure PCTKR2012007538-appb-I000101
은 부호율에 따라 다른 상수 값이다. 부호율 1/2 및 상기 도 1과 같은 패리티 검사 행렬을 사용하고, 각 열 그룹의 첫 번째 열의 1의 위치 정보는 상기 <표 3>과 같은 경우,
Figure PCTKR2012007538-appb-I000102
은 72,
Figure PCTKR2012007538-appb-I000103
는 4320,
Figure PCTKR2012007538-appb-I000104
는 30이 된다. 이 경우, 하기 <수학식 6>과 같은 연산이 수행된다.
수학식 6
Figure PCTKR2012007538-appb-M000006
상기 <수학식 6>에서, 상기
Figure PCTKR2012007538-appb-I000105
는 1번째 정보 비트, 상기
Figure PCTKR2012007538-appb-I000106
는 i번째 패리티 비트, 상기
Figure PCTKR2012007538-appb-I000107
는 바이너리 연산을 의미한다. 상기 바이너리 연산에 의하면, 1
Figure PCTKR2012007538-appb-I000108
1은 0, 1
Figure PCTKR2012007538-appb-I000109
0은 1, 0
Figure PCTKR2012007538-appb-I000110
1은 1, 0
Figure PCTKR2012007538-appb-I000111
0은 0이다.
제4단계에서, 72번째 정보 비트
Figure PCTKR2012007538-appb-I000112
에 대하여, 상기 부호화기는 상기 <표 3>의 1번째 행(row)에 주어진 패리티 비트 주소에 72번째 정보 비트
Figure PCTKR2012007538-appb-I000113
을 누적한다. 유사하게, 71개의 정보 비트들
Figure PCTKR2012007538-appb-I000114
(m=72, 74, …, 143)에 대한 패리티 비트 주소는 하기 <수학식 7>과 같이 결정될 수 있다.
수학식 7
Figure PCTKR2012007538-appb-M000007
상기 <수학식 7>에서, 상기
Figure PCTKR2012007538-appb-I000115
는 72번째 정보 비트
Figure PCTKR2012007538-appb-I000116
와 관련된 패리티 비트 누적기의 주소 값, 상기
Figure PCTKR2012007538-appb-I000117
은 정보어에 대응되는 부분 행렬에서 열의 패턴이 반복되는 간격, 상기
Figure PCTKR2012007538-appb-I000118
는 상기 정보어에 대응되는 부분 행렬에서 각 열이 쉬프트되는 크기, 상기
Figure PCTKR2012007538-appb-I000119
는 LDPC 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000120
는 LDPC 정보 비트들의 길이를 의미한다. 여기서, 상기
Figure PCTKR2012007538-appb-I000121
은 72, 상기
Figure PCTKR2012007538-appb-I000122
는 30이다.
제5단계에서, 72개의 새로운 정보 비트들의 각 그룹에 대하여, 상기 <표 3>의 새로운 행이 패리티 비트의 주소를 결정하기 위해 사용된다. 모든 정보 비트들에 대하여 상술한 과정이 수행된 후, 마지막 패리티 비트들이 다음과 같이 결정된다.
제6단계에서, 하기 <수학식 8>과 같은 연산이 수행된다. 이때,
Figure PCTKR2012007538-appb-I000123
는 1로 초기화된다.
수학식 8
Figure PCTKR2012007538-appb-M000008
상기 <수학식 8>에서, 상기
Figure PCTKR2012007538-appb-I000124
는 i번째 패리티 비트, 상기
Figure PCTKR2012007538-appb-I000125
는 LDPC 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000126
는 LDPC 정보 비트들의 길이, 상기
Figure PCTKR2012007538-appb-I000127
는 바이너리 연산을 의미한다. 상기 바이너리 연산에 의하면, 1
Figure PCTKR2012007538-appb-I000128
1은 0, 1
Figure PCTKR2012007538-appb-I000129
0은 1, 0
Figure PCTKR2012007538-appb-I000130
1은 1, 0
Figure PCTKR2012007538-appb-I000131
0은 0이다.
제7단계에서, 상기 부호화기는
Figure PCTKR2012007538-appb-I000132
(i=0,1,2,…, Nldpc-Kldpc-1)의 최종적 값들을 패리티 비트들로 결정한다.
상술한 바와 같이,
Figure PCTKR2012007538-appb-I000133
와 관련된 패리티 검사 행렬의 열은 상기 도 1의 구조와 동일한 구조의 패리티 검사 행렬에서 첫 번째 열 그룹의 첫 번째 열이다. 그러므로, 상기 제2단계에서
Figure PCTKR2012007538-appb-I000134
와 관련된 패리티 비트 주소(parity bit addresses) 값은 상기 <표 3>의 0번째 행의 인덱스와 동일하며, 또한, 0번째 열 그룹의 0번째 열에서 1이 위치한 행의 위치 값과 동일 하다. 그리고, 상기 제3단계에서 0번째 열 그룹에 속한 다른 열들의 1이 위치한 행의 위치는 상기 <수학식 2>와 같이 표현될 수 있고, 이는 상기 <수학식 5>와 같이 표현되어 패리티 비트 주소 값이 표현될 수 있다. 즉, 패리티 검사 행렬의 무게-1의 위치를 나타내는 상기 <표 3>은 부호화 과정에서는 상기 패리티 비트 주소 값으로 사용할 수 있다.
도 2는 본 발명의 실시 예에 따른 통신/방송 시스템에서 송신단의 블록 구성을 도시하고 있다.
상기 도 2에 도시된 바와 같이, 상기 송신단은 제어부(202), 제로(0)패딩부(204), BCH(Bose, Chaudhuri, Hocquenghem)부호부(206), LDPC부호부(208), 그리고 천공부(210)를 포함하여 구성된다. 부호화부는 상기 BCH부호부(260) 및 상기 LDPC부호부(208)를 포함할 수 있다. 또는, 부호화부는 상기 제로패딩부(204), 상기 BCH부호부(260),상기 LDPC부화화부(208), 상기 천공부(210)를 포함할 수 있다.
상기 제로패딩부(204)는 정보 비트들에 0 값을 가지는 적어도 하나의 비트를 패딩한다. 즉, 상기 제로패딩부(204)는 입력되는 정보 비트들에 적어도 하나의 0 값을 가지는 비트를 패딩함으로써, 상기 BCH부호부(206)의 입력 비트열 길이를 만족시킨다. 예를 들어, 상기 제로패딩부(204)는 적어도 하나의 0 비트의 위치를 결정한 후, 정보 비트들에 추가 패딩할 수 있다. 다른 예로, 상기 제로패딩부(204)는 모두 0 비트로 구성된 상기 BCH부호부(206)의 입력 비트열 길이의 0 비트열에서 0 비트가 아닌 위치의 0 비트들을 상기 정보 비트들로 대체할 수 있다. 구체적으로,
Figure PCTKR2012007538-appb-I000135
의 길이를 가지는 정보 비트들
Figure PCTKR2012007538-appb-I000136
이 상기 제로패딩부(204)로 입력된다. 상기 제로패딩부(204)는 상기 제어부(202)로부터 0-패딩에 대한 정보를 제공받는다. 상기 0-패딩에 대한 정보는 0으로 패딩될 비트들의 개수, 0으로 패딩될 비트들의 위치 중 적어도 하나를 포함한다. 그리고, 상기 제로패딩부(204)는 상기 0-패딩에 대한 정보를 이용하여 비트들을 0으로 패딩함으로써,
Figure PCTKR2012007538-appb-I000137
의 길이를 가지는 BCH 정보 비트들
Figure PCTKR2012007538-appb-I000138
을 생성한다. 상기 0으로 패딩될 비트들의 위치 및 개수를 결정하는 과정은 이하 상세히 설명한다.
BCH 정보 비트들
Figure PCTKR2012007538-appb-I000139
에 대한 BCH 부호화를 수행함으로써, 상기 BCH부호부(206)는 (
Figure PCTKR2012007538-appb-I000140
)개의 BCH 패리티 비트들을 생성하고, BCH 부호어
Figure PCTKR2012007538-appb-I000141
를 생성한다. 상기 BCH 부호어
Figure PCTKR2012007538-appb-I000142
는 LDPC 부호화를 위한 LDPC 정보 비트들로서, 상기 LDPC부호부(208)로 입력된다. 상기 BCH 부호화는 널리 알려진 기술로서, "Bose, R. C.; Ray-Chaudhuri, D. K. (March 1960), "On A Class of Error Correcting Binary Group Codes", Information and Control 3 (1): 68-79, ISSN 0890-5401" 등의 문헌에 개시되어 있으므로, 본 발명은 구체적인 설명을 생략한다.
상기 LDPC 정보 비트들
Figure PCTKR2012007538-appb-I000143
에 대한 LDPC 부호화를 수행함으로써, 상기 LDPC부호부(208)는 LDPC 부호어
Figure PCTKR2012007538-appb-I000144
를 생성한다. 즉, 상기 LDPC부호부(208)는 패리티 검사 행렬을 이용하여 LDPC 부호어를 생성한다.
상기 천공부(210)는 상기 LDPC 부호어
Figure PCTKR2012007538-appb-I000145
를 제공받고, 상기 LDPC 부호어에서 일부 비트들을 천공한다. 상기 천공(puncturing)은 일부 비트들을 송신 하지 아니함을 의미한다. 경우에 따라, 예를 들어, 이하 설명되는 추가적인 패리티를 사용하는 경우 등에 있어서, 상기 천공은 일부 비트들을 상기 정보 비트들과 동일 프레임으로 전송하지 아니함을 의미할 수도 있다. 상기 천공부(210)는 상기 천공과 더불어 상기 제로패딩부(204)에 의해 패딩된 비트들을 제거할 수 있다. 이 경우, 상기 천공부(210)는 '제로 제거 및 천공부'라 지칭될 수 있다. 상기 패딩된 비트들을 제거하는 기능이 배제된 경우, 상기 제로패딩부(204)도 생략될 수 있다. 즉, 상기 제로패딩부(204)에서 비트들을 패딩하고, BCH 정보 비트들을 생성하는 대신, 상기 제어부(220)는 상기 LDPC부호부(208)에서 사용되는 패리티 검사 행렬에서 상기 패딩된 비트에 대응되는 열을 제거할 수 있다. 그리고, 상기 대응되는 열이 제거된 패리티 검사 행렬은 메모리(memory)에 저장될 수 있다. 상기 패딩된 비트에 대응되는 적어도 하나의 열이 제거됨으로써, 0 비트들을 패딩하고, 제거하는 과정이 없더라도 동일한 결과가 얻어질 수 있다.
상기 제어부(202)는 상기 제로패딩부(204)로 0으로 패딩될 비트들의 위치 및 개수 중 적어도 하나를 결정하기 위한 정보를 제공하며, 상기 BCH부호부(206)로 BCH 패리티 비트의 개수 및 위치 중 적어도 하나에 대한 정보를 제공하며, 상기 LDPC부호부(208)로 부호율, 부호어 길이, 패리티 검사 행렬 등을 제공하며, 상기 천공부(210)로 천공되는 비트들의 개수 및 위치 중 적어도 하나를 결정하기 위한 정보를 제공한다. 만일, 상기 천공부(210)가 제로 제거 기능을 가지는 경우, 상기 제어부(202)는 상기 제로삽입부(204)로의 지시와 동일하게 0으로 패딩될 비트들의 위치 및 개수 중 적어도 하나를 결정하기 위한 정보를 상기 천공부(210)로 제공한다. 또한, 상기 제로패딩부(204), 상기 BCH부호부(206), 상기 천공부(210)의 동작이 불필요한 경우, 상기 제어부(202)는 상기 제로패딩부(204), 상기 BCH부호부(206), 상기 천공부(210)가 동작하지 아니하도록 제어할 수 있다.
상술한 구성에서, 상기 제로패딩부(204)에 의해 비트가 0으로 패딩된 후, 상기 0으로 패딩된 비트는 천공부(210)에 의해 제거되기 때문에, 상기 0으로 패딩된 비트들은 송신되지 아니한다. 이와 같이 부호화 전에 비트들을 패딩하고, 부호화 후 패딩된 비트를 제거하는 것을 단축(shortening)이라 한다. 즉, 상기 단축은 부호화 전 비트들을 0으로 패딩하는 것 및 부호화 후 0으로 패딩된 비트들을 제거하는 것을 포함한다.
상기 도 2에 도시된 실시 예의 경우, 상기 제로패딩부(204)의 출력은 상기 BCH부호부(206)로 입력된다. 하지만, 본 발명의 다른 실시 예에 따라, 상기 BCH부호부(206)가 생략될 수 있다. 즉, 시스템은 BCH 부호를 사용하지 아니할 수 있으며, 이 경우, 상기 제로패딩부(204)의 출력은 상기 LDPC부호부(208)로 직접 입력될 수 있다. 본 발명의 또 다른 실시 예에 따라, 상기 BCH부호부(206) 및 상기 제로패딩부(204)의 위치가 서로 교체될 수 있다. 즉, 패딩되기 전의 최초 정보 비트들이 상기 BCH부호부(206)로 입력되고, 상기 BCH부호부(206)의 출력이 상기 제로패딩부(204)로 제공되고, 상기 제로패딩부(204)의 출력이 상기 LDPC부호부(208)로 제공될 수 있다.
본 발명의 실시 예에 따른 송신단은 단축 또는 천공될 비트들의 위치 정보를 인덱스 순서를 미리 정의한 바에 따라 미리 저장하고 있거나, 또는, 미리 정의된 규칙에 따라 연산을 통해 결정한 후, 단축 또는 천공되는 비트들의 개수에 기초하여 정보 비트들 또는 LDPC 부호어에서 단축 또는 천공 대상의 비트들의 위치를 선택할 수 있다. 이하 설명의 편의를 위해, 본 발명은 단축되는 비트들의 순서를 '단축 패턴', 천공되는 비트들의 순서를 '천공 패턴'이라 칭한다. 상기 단축 패턴 및 상기 천공 패턴은 후술되는 천공되는 패리티 비트 그룹의 순서 또는 단축되는 비트 그룹의 순서를 의미한다.
본 발명은 가변 길이의 입력 비트열에 대하여 상기 단축 및 천공을 적용하기 위해 단축 패턴 및 천공 패턴을 결정하고, 단축/천공되는 비트들의 개수 및 단축/천공 패턴에 따라 단축/천공되는 비트들을 선택한다.
단축 및 천공의 구체적인 예를 들면 다음과 같다. 상기 제로패딩부(204)로 입력되는 정보 비트들의 길이
Figure PCTKR2012007538-appb-I000146
는 5, 상기 BCH부호부(206)의 입력 비트열인 BCH 정보 비트들의 길이
Figure PCTKR2012007538-appb-I000147
는 8, 상기 LDPC부호부(208)의 입력 비트열인 LDPC 정보 비트들의 길이
Figure PCTKR2012007538-appb-I000148
는 10, 상기 LDPC부호부(208)의 출력 비트열인 LDPC 부호어의 길이
Figure PCTKR2012007538-appb-I000149
는 20인 경우, 단축되는 비트 개수
Figure PCTKR2012007538-appb-I000150
는 3(=8-5)이다. 이때, 단축 패턴은 {7, 1, 4, 6, 2, 8, 3, 5, 0, 9}, 천공 패턴은 {1, 4, 8, 6, 3, 0, 2, 5, 7, 9}으로 정의되고, 천공 비트 개수가 4라 가정하면, 단축 및 천공은 다음과 같이 수행된다.
예를 들어, 상기 제로패딩부(204)로
Figure PCTKR2012007538-appb-I000151
가 입력되면, BCH 정보 비트들
Figure PCTKR2012007538-appb-I000152
이 출력된다. 단축 비트 개수가 3이므로, 상기 단축 패턴 내에서 앞선 3개의 값들이 사용된다. 상기 단축 패턴 내에서 앞선 3개의 값들이 7, 1, 4 이므로
Figure PCTKR2012007538-appb-I000153
,
Figure PCTKR2012007538-appb-I000154
,
Figure PCTKR2012007538-appb-I000155
의 위치에서 단축이 이루어진다. 다시 말해,
Figure PCTKR2012007538-appb-I000156
,
Figure PCTKR2012007538-appb-I000157
,
Figure PCTKR2012007538-appb-I000158
의 위치의 비트들이 0으로 패딩되고, 비트가 패딩되지 않은 위치에 상기 입력 비트들
Figure PCTKR2012007538-appb-I000159
가 순차적으로 매핑된다. 즉, 상기 제로패딩부(204)에서 출력되는 BCH 정보 비트들
Figure PCTKR2012007538-appb-I000160
은
Figure PCTKR2012007538-appb-I000161
이다. 상기
Figure PCTKR2012007538-appb-I000162
은 상기 BCH부호부(206)으로 입력되고, 상기 LDPC부호부(208)의 입력 비트열, 즉, LDPC 정보 비트들인 BCH 부호어
Figure PCTKR2012007538-appb-I000163
가 출력된다. 상기 BCH 부호는 시스테메틱(systematic) 부호로서, 부호어에 BCH 정보 비트들이 그대로 존재 한다. 그러므로, LDPC 정보 비트들 즉, 상기 BCH 부호의 출력 비트열은 하기 <수학식 9>와 같다.
수학식 9
Figure PCTKR2012007538-appb-M000009
상기 <수학식 9>에서,
Figure PCTKR2012007538-appb-I000164
는 BCH 부호어,
Figure PCTKR2012007538-appb-I000165
은 LDPC 정보 비트들인 BCH 부호어의 j번째 비트, 상기
Figure PCTKR2012007538-appb-I000166
는 0로 패딩된 비트들을 포함하는 비트열의 j번째 비트로서 LDPC 정보 비트들의 j번째 BCH 정보 비트, 상기
Figure PCTKR2012007538-appb-I000167
는 LDPC 정보 비트들의 j번째 패리티 비트, 상기
Figure PCTKR2012007538-appb-I000168
는 정보 비트들의 j번째 비트를 의미한다.
상기 LDPC부호부(208)의 출력 비트열
Figure PCTKR2012007538-appb-I000169
는 하기 <수학식 10>과 같다.
수학식 10
Figure PCTKR2012007538-appb-M000010
상기 <수학식 10>에서, 상기
Figure PCTKR2012007538-appb-I000170
는 LDPC 부호어, 상기
Figure PCTKR2012007538-appb-I000171
는 LDPC 부호어의 j번째 비트, 상기
Figure PCTKR2012007538-appb-I000172
는 LDPC 정보 비트들인 BCH 부호어의 j번째 비트, 상기
Figure PCTKR2012007538-appb-I000173
는 LDPC 정보 비트들의 j번째 BCH 정보 비트, 상기
Figure PCTKR2012007538-appb-I000174
는 LDPC 정보 비트들의 j번째 패리티 비트, 상기
Figure PCTKR2012007538-appb-I000175
는 LDPC 부호어의 j번째 패리티 비트를 의미한다.
LDPC 부호어인 상기 출력 비트열
Figure PCTKR2012007538-appb-I000176
는 천공부(210)로 입력되며, 상기 제로 패딩부(204)에 의해 0으로 패딩된 비트들이 제거되고, 천공 패턴에 따라 4개의 패리티 비트들이 천공된다. 상기 천공 패턴 내에서 앞선 4개의 값들이 1, 4, 8, 6이므로,
Figure PCTKR2012007538-appb-I000177
,
Figure PCTKR2012007538-appb-I000178
,
Figure PCTKR2012007538-appb-I000179
,
Figure PCTKR2012007538-appb-I000180
이 천공된다. 이 경우, 단축 및 천공된 출력 비트열은 하기 <수학식 11>과 같다.
수학식 11
Figure PCTKR2012007538-appb-M000011
상기 <수학식 11>에서, 상기
Figure PCTKR2012007538-appb-I000181
는 정보 비트들의 j번째 비트, 상기
Figure PCTKR2012007538-appb-I000182
는 LDPC 정보 비트들인 BCH 부호어의 j번째 패리티 비트, 상기
Figure PCTKR2012007538-appb-I000183
는 LDPC 부호어의 j번째 패리티 비트를 의미한다.
상술한 바와 같이, 가변 길이의 정보 비트들
Figure PCTKR2012007538-appb-I000184
에 대하여 상기 단축 및 천공하는 경우, 송신단은 단축 패턴 및 천공 패턴을 결정하고, 상기 단축 패턴 및 상기 천공 패턴에서 단축 및 천공되는 비트들의 개수만큼의 값들을 이용하여 단축 및 천공되는 비트들의 위치를 결정한다.
특히, 상기 도 1과 같은 구조를 갖는 패리티 검사 행렬을 기반으로 하여 LDPC 부호화를 수행하는 경우, 단축 및 천공되는 비트들의 순서는 정보 비트들 및 패리티 비트들의 그룹 단위로 결정될 수 있다. 즉, 본 발명은 정보 비트들 및 패리티 비트들을 일정 개수의 비트들을 포함하는 다수의 비트 그룹들로 나누고, 상기 비트 그룹들에 대하여 단축 및 천공되는 그룹의 순서를 결정한 후, 상기 비트 그룹 단위로 결정된 단축 패턴 및 천공 패턴에 따라 필요한 개수만큼의 비트들을 단축 및 천공한다.
상술한 단축 및 천공 과정에서, 패딩은 상기 BCH부호부(206)의 입력 비트들에 대하여 수행되며, 상기 BCH부호부(206)의 입력 비트의 순서가 상기 LDPC부호부(208)의 입력 비트의 순서와 동일하다. 또한, LDPC 부호와 BCH 부호의 연접한 성능은 LDPC 부호어의 성능이 더 우세하므로(dominant), 단축의 순서는 LDPC 부호어의 특성을 기반으로 결정될 수 있다. 특히, 상기 단축의 순서를 결정함에 있어서, LDPC 부호가 상기 도 1의 구조를 갖는 패리티 검사 행렬에 기초하는 경우, 상기 패리티 검사 행렬의 열 그룹에 상응하는 정보 비트 그룹을 단위로 단축 순서가 결정될 수 있다.
이하 본 발명은 패리티 검사 행렬과 단축 및 천공에 대하여 관계를 설명하고, 상기 도 1과 같은 구조의 패리티 검사 행렬을 이용하여 LDPC 부호화를 수행하는 하는 시스템을 위한 단축 패턴 및 천공 패턴을 결정하는 과정을 상세히 설명한다.
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 통신/방송 시스템에서 패리티 검사 행렬 및 부호어의 관계식을 도시하고 있다.
도 3a는 패리티 검사 행렬과 부호어의 관계를 도시하고 있다. 상술한 바와 같이, 조건
Figure PCTKR2012007538-appb-I000185
이 만족되며, 부호어
Figure PCTKR2012007538-appb-I000186
중
Figure PCTKR2012007538-appb-I000187
,
Figure PCTKR2012007538-appb-I000188
,
Figure PCTKR2012007538-appb-I000189
,
Figure PCTKR2012007538-appb-I000190
은 정보 비트들이고,
Figure PCTKR2012007538-appb-I000191
,
Figure PCTKR2012007538-appb-I000192
,
Figure PCTKR2012007538-appb-I000193
,
Figure PCTKR2012007538-appb-I000194
은 패리티 비트들이다. 저건
Figure PCTKR2012007538-appb-I000195
를 다르게 표현하면 도 3b와 같다. 상기 도 3b를 참고하면, 패리티 검사 행렬
Figure PCTKR2012007538-appb-I000196
및 부호어
Figure PCTKR2012007538-appb-I000197
의 곱은 각 부호어 비트 및 패리티 검사 행렬의 각 행(column)의 곱 들의 합으로서 표현될 수 있다. 즉,
Figure PCTKR2012007538-appb-I000198
는 부호어 비트들과 패리티 검사 행렬의 각각의 행들의 선형 결합으로 이루어진다. 즉, 부호어 비트
Figure PCTKR2012007538-appb-I000199
이 '0'인 경우 패리티 검사행렬의 i번째 열
Figure PCTKR2012007538-appb-I000200
는 '0'과 곱해지므로
Figure PCTKR2012007538-appb-I000201
는 선형 결합되지 아니하는 것과 동일하다. 즉, 비트
Figure PCTKR2012007538-appb-I000202
가 단축될 경우,
Figure PCTKR2012007538-appb-I000203
이므로, 패리티 검사 행렬에 있어서 i번째 열
Figure PCTKR2012007538-appb-I000204
가 삭제되는 것과 동일한 결과가 야기된다. 그러므로, 어떤 비트들을 단축할지 결정하는 것은 패리티 검사 행렬의 열들 중 어떤 열을 삭제할지 결정하는 것과 등가의 문제이다. 또한, 본 발명은 앞서 단축 과정을 비트를 0으로 패딩한 후 부호화하고, 부호화된 비트들 중 상기 패딩된 비트들을 제거하는 것에 기반하여 설명하였으나, 이는 패리티 검사 행렬에서 0으로 패딩되는 비트에 상응하는 열들을 제거한 패리티 검사 행렬을 기반으로 부호화하는 것과 동일하다.
이하 설명되는 단축 과정에 있어서, 본 발명은 비트가 0으로 패딩되는 위치의 순서를 단축 패턴으로 정의하고, 비트를 0으로 패딩한 후 부호화하고, 부호어에서 상기 단축 패턴에 따라 패딩된 비트들을 제거한다. 하지만, 본 발명의 다른 실시 예에 따라, 상기 단축 패턴은 비트가 0으로 패딩되는 위치의 순서가 아닌, 부호어에 입력되는 정보 비트들이 입력되는 위치의 순서를 결정하기 위해 사용될 수 있다. 상기 단축 패턴은 비트가 0으로 패딩되는 위치들의 순서를 나타낸다. 따라서, 부호어에서 정보 비트들이 매핑되는 위치들의 순서는 상기 단축 패턴을 이용하여 얻어질 수 있다. 즉, 상기 단축 패턴을 역순으로 읽으면 정보 비트들이 매핑되는 위치들의 순서가 될 수 있다. 따라서, 상기 단축 과정은 상기 단축 패턴의 역순으로 상기 부호어에 입력되는 정보 비트들이 매핑될 위치들을 결정하고, 정보 비트들이 매핑되지 아니하는 비트들에 '0'를 매핑하여 부호화한 후, 부호어에서 0이 매핑된 비트들을 제거함으로써 수행될 수 있다.
또한, 이하 설명되는 천공 과정에 있어서, 본 발명은 천공 되는 비트들을 선택하는 순서를 천공 패턴으로 정의하고, 상기 천공 패턴에 따라 비트들을 천공한다. 하지만, 본 발명의 다른 실시 예에 따라, 상기 천공 패턴은 상기 천공될 비트 위치의 순서가 아닌, 천공되지 아니할 비트들의 순서를 결정하기 위해 사용될 수 있다. 상기 천공 패턴은 천공되는 비트들의 순서를 나타내므로, 상기 천공 패턴을 역순으로 읽으면 천공되지 아니하는 비트들의 순서가 된다. 따라서, 상기 천공 과정은 상기 천공 패턴의 역순으로 천공되지 아니하는 비트들을 결정하고, 나머지 비트들을 천공함으로써 수행될 수 있다. 특히, 가변 길이가 아닌 고정 길이에 대하여 천공을 수행하는 경우, 천공되지 아니하는 비트들은 상기 천공 패턴에 기초하여 결정될 수 있다.
또한, 도 3c를 참고하면, 패리티 검사 행렬
Figure PCTKR2012007538-appb-I000205
및 부호어
Figure PCTKR2012007538-appb-I000206
의 곱은 각 행(row)별로 표현 될 수 있다. 즉, 4개의 행(row)는 4개의 수식들(531 내지 534)로 표현될 수 있다. 단축되는 비트들의 경우, 단축되는 비트의 위치만 알면 송신단 및 수신단은 '0'이 입력되었다는 것을 알 수 있다. 그러나, 천공되는 비트들의 경우, 천공되는 위치를 알아도 수신단은 해당 비트가 '0'이었는지 '1'이었는지 알 수 없으므로, 알 수 없는 값으로 처리 한다. 그러므로, 천공 되는 비트와 관계가 있는 열의 위치에 '1'을 포함하는 있는 행(row)의 수식에 영향을 줄 수 있다. 따라서, 천공 되는 비트들을 결정할 경우, 패리티 검사 행렬에서 천공 되는 비트와 관련된 열의 위치에 '1'을 포함하는 행들의 특성이 고려되어야 한다.
상기 패리티 검사 행렬의 열의 위치가 변경되는 것은 단지 부호어 비트들의 위치가 변경되는 것과 같다. 그러므로, 패리티 검사 행렬의 열의 위치가 변경되는 경우, 단축되는 정보 비트들의 위치 및 천공 되는 패리티 비트들의 위치도 동일한 패턴으로 변경하면 동일한 성능이 보장될 수 있다. 이 경우, 부호어 집합은 변하지 아니한다, 예를 들어, 상기 도 3b와 같이, 패리티 검사 행렬의 열(column)들이
Figure PCTKR2012007538-appb-I000207
일 때 단축되는 비트의 위치가
Figure PCTKR2012007538-appb-I000208
,
Figure PCTKR2012007538-appb-I000209
이라고 하자. 열의 위치를
Figure PCTKR2012007538-appb-I000210
로 변경 하면, 패리티 검사 행렬의 0번째 열이 7번째 열로 변경되고, 3번째 열은 6번째 열로 변경되었으므로,
Figure PCTKR2012007538-appb-I000211
,
Figure PCTKR2012007538-appb-I000212
이 단축 되면 동일한 성능이 보장될 수 있다.
상술한 바와 같이, LDPC 부호어의 정보 비트 길이
Figure PCTKR2012007538-appb-I000213
및 부호어 길이
Figure PCTKR2012007538-appb-I000214
보다 입력 정보 비트들 길이
Figure PCTKR2012007538-appb-I000215
및 출력 부호어 길이
Figure PCTKR2012007538-appb-I000216
가 작을 경우에 단축 및 천공이 적용된다. 일반적으로, 천공되는 비트들은 부호어
Figure PCTKR2012007538-appb-I000217
부터
Figure PCTKR2012007538-appb-I000218
내의 모든 비트들 중에서 또는 상기 부호어의 패리티 비트들 중에서 선택될 수 있다. 이하, 본 발명은 패리티 비트들 중에서만 천공 비트들을 선택하는 경우를 가정하여 설명한다. 이때, 입력 정보 비트 길이
Figure PCTKR2012007538-appb-I000219
가 가변인 경우, 즉,
Figure PCTKR2012007538-appb-I000220
가 1 이상
Figure PCTKR2012007538-appb-I000221
이하인 경우, 가변 길이에 대한 단축 및 천공의 순서가 요구된다. 즉, 1개 비트 단축할 경우에서부터
Figure PCTKR2012007538-appb-I000222
개 비트들을 단축하는 경우까지의 단축 패턴 및 1개 비트를 천공하는 경우에서부터
Figure PCTKR2012007538-appb-I000223
개 비트들을 천공하는 경우까지의 천공 패턴이 정의되어야 한다.
이하, 본 발명은 상기 도 1의 구조를 갖는 패리티 검사 행렬을 전제하여 비트 그룹 단위의 단축 및 천공 순서를 결정하는 과정을 설명하고, 단축 및 천공 순서를 상세히 설명한다.
먼저, 정보 비트에 대한 단축 순서는 다음과 같이 결정된다.
모든 BCH 정보 비트들
Figure PCTKR2012007538-appb-I000224
에 대하여, 각 비트 그룹은 하기 <수학식 12>와 같이 표현될 수 있다.
수학식 12
Figure PCTKR2012007538-appb-M000012
상기 <수학식 12>에서, 상기
Figure PCTKR2012007538-appb-I000225
는 j번째 비트 그룹, 상기
Figure PCTKR2012007538-appb-I000226
는 BCH 정보 비트들의 k번째 BCH 정보 비트, 상기
Figure PCTKR2012007538-appb-I000227
은 상기 도 1에서 도시한 형태의 패리티 검사 행렬의 하나의 열 그룹에 포함되는 열 개수로서, 하나의 비트 그룹에 포함되는 비트 개수, 상기
Figure PCTKR2012007538-appb-I000228
는 x를 초과하지 않는 최대 정수로서, 일 예로
Figure PCTKR2012007538-appb-I000229
은 2이고, 상기
Figure PCTKR2012007538-appb-I000230
는 BCH 정보 비트들의 길이, 상기
Figure PCTKR2012007538-appb-I000231
은 비트 그룹의 개수로서
Figure PCTKR2012007538-appb-I000232
이다. 상기
Figure PCTKR2012007538-appb-I000233
는 x를 초과하는 최소 정수로서, 일 예로
Figure PCTKR2012007538-appb-I000234
은 3이다.
상기 <수학식 12>와 같이 비트 그룹들을 구성한 경우, 비트 그룹은 도 4a 및 도 4b에 도시된 바와 같다. 상기 도 4a 및 도 4b를 참고하면, 각 비트 그룹은
Figure PCTKR2012007538-appb-I000235
개 비트들을 포함하며, 마지막 비트 그룹은
Figure PCTKR2012007538-appb-I000236
개 비트들을 포함한다. 여기서, 상기
Figure PCTKR2012007538-appb-I000237
는
Figure PCTKR2012007538-appb-I000238
로서, BCH 부호의 패리티 비트들이 포함된 그룹의 개수를 의미하는 값이다. 상기 도 4a는 상기
Figure PCTKR2012007538-appb-I000239
가 1인 경우, 상기 도 4b는 상기
Figure PCTKR2012007538-appb-I000240
가 2인 경우를 도시하고 있다. 상기 BCH 부호를 사용하지 아니하는 시스템의 경우, 상기
Figure PCTKR2012007538-appb-I000241
및 상기
Figure PCTKR2012007538-appb-I000242
가 동일함은 자명하다.
본 발명은 비트 그룹 단위로 단축 패턴을 정의한다. 이때, 상술한 바와 같이, BCH 정보 비트들은 LDPC 정보 비트들 중 BCH 부호의 패리티 비트를 제외한 나머지 비트들과 동일하므로, 본 발명은 LDPC 정보 비트들을 고려하여 단축의 순서를 결정한다. 이때, 본 발명은 주어진 패리티 검사 행렬을 기반으로 단축의 순서를 결정한다. 상기 주어진 패리티 검사 행렬을 기반으로 단축의 순서를 결정하는 과정은 다음과 같다.
상기 도 1과 같은 구조의 패리티 검사 행렬에서, 정보어 부분 행렬(110)은 M개의 연속된 열들(columns)로 구성된 열 그룹들로 나누어질 수 있다. 따라서, 상기 M개 비트들로 구성된 열 그룹 내의 각 열에 대응되는 LDPC 정보 비트들이 상기 <수학식 12>와 같이 정보 비트 그룹으로 구성될 수 있다.
즉, 상기 도 4a의 0번째 비트 그룹은 상기 도 1의 0번째 열 그룹에 대응된다. 그리고, 0번째 비트 그룹은 적어도 하나의 비트를 포함하고, 상기 도 4a의 0번째 비트 그룹 내의 각 비트는 상기 도 1의 0번째 열 그룹 내의 각 열에 대응된다. 또한, 상기 도 4a의 i번째 비트 그룹은 상기 도 1의 i번째 열 그룹 내의 열들과 대응되는 비트들을 포함한다. 이에 따라, 상기 단축 패턴은 패리티 검사 행렬에서 열(column) 그룹들 단위로 삭제할 열(column) 그룹의 순서를 결정함으로써 결정될 수 있다. 다시 말해, 열 그룹의 삭제 순서를 각 열 그룹에 대응되는 정보 비트 그룹의 순서로 전환한 것이 단축 패턴이 될 수 있다.
상기 단축 패턴은 단축되는 비트들의 순서 또는 단축되는 비트 그룹들의 순서를 의미한다. 만일, 상기 단축 패턴이 비트 그룹들의 순서로 정의되는 경우, 각 단축되는 비트 그룹 내에서 단축되는 비트들의 순서는 다양하게 정의될 수 있다. 동일 그룹에 속한 비트들은 동일한 차수(degree) 및 사이클(cycle) 성능을 가지므로, 비트 단위로 단축 순서를 결정하는 방식과 동일한 성능이 얻어질 수 있다.
다음으로, 패리티 비트에 대한 천공 순서는 다음과 같이 결정된다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 통신/방송 시스템에서 패리티 비트들의 그룹핑을 도시하고 있다. 상기 도 5a 및 상기 도 5b는 상기 도 1과 같은 구조의 패리티 검사 행렬을 이용하는 경우를 전제한다.
도 5a에 도시된 바와 같이, 모든 LDPC 패리티 비트들
Figure PCTKR2012007538-appb-I000243
은
Figure PCTKR2012007538-appb-I000244
개 비트들로 구성된
Figure PCTKR2012007538-appb-I000245
개의 그룹들로 나누어진다. 여기서, 상기
Figure PCTKR2012007538-appb-I000246
는 패리티 비트 개수
Figure PCTKR2012007538-appb-I000247
를
Figure PCTKR2012007538-appb-I000248
으로 나눈 값과 동일하다. 각 패리티 비트 그룹은 하기 <수학식 13>과 같이 정의될 수 있다.
수학식 13
Figure PCTKR2012007538-appb-M000013
상기 <수학식 13>에서, 상기
Figure PCTKR2012007538-appb-I000249
는 j번째 패리티 비트 그룹, 상기
Figure PCTKR2012007538-appb-I000250
는 k번째 패리티 비트, 상기
Figure PCTKR2012007538-appb-I000251
는 패리티 비트 그룹의 개수, 상기
Figure PCTKR2012007538-appb-I000252
는 LDPC 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000253
는 LDPC 정보 비트들의 길이를 의미한다. 즉, 각 패리티 비트 그룹의 비트의 개수를 의미하는 패리티 비트 그룹의 크기는
Figure PCTKR2012007538-appb-I000254
이고, 패리티 비트 그룹의 개수는
Figure PCTKR2012007538-appb-I000255
이다.
도 5b에 도시된 바와 같이, 패리티 비트들을 하기 <수학식 14>에 따라 변환하면 하기 <수학식 15>와 같이 정의되는 패리티 비트 그룹들이 구성될 수 있다. 하기 <수학식 14>는 패리티 비트들의 인터리빙(interleaving) 효과를 야기한다.
수학식 14
Figure PCTKR2012007538-appb-M000014
상기 <수학식 14>에서, 상기
Figure PCTKR2012007538-appb-I000256
는 변환 후의 j번째 패리티 비트, 상기
Figure PCTKR2012007538-appb-I000257
는 변환 전의 j번째 패리티 비트, 상기
Figure PCTKR2012007538-appb-I000258
는 패리티 비트 그룹 개수를 의미한다.
수학식 15
Figure PCTKR2012007538-appb-M000015
상기 <수학식 15>에서, 상기
Figure PCTKR2012007538-appb-I000259
는 변환 전의 j번째 패리티 비트 그룹, 상기
Figure PCTKR2012007538-appb-I000260
는 변환 후의 k번째 패리티 비트, 상기
Figure PCTKR2012007538-appb-I000261
은 상기 도 1에 도시된 형태의 패리티 검사 행렬의 하나의 열 그룹에 포함되는 열의 개수, 상기
Figure PCTKR2012007538-appb-I000262
는 LDPC 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000263
는 LDPC 정보 비트들의 길이, 상기
Figure PCTKR2012007538-appb-I000264
는 패리티 비트 그룹 개수를 의미한다. 즉, 각 패리티 비트 그룹의 크기는
Figure PCTKR2012007538-appb-I000265
이고, 패리티 비트 그룹의 개수는
Figure PCTKR2012007538-appb-I000266
이다.
상기 <수학식 14> 및 상기 <수학식 15>에 나타난 j번째 패리티 비트 그룹
Figure PCTKR2012007538-appb-I000267
을 구성하는 패리티 비트들은 동일하다. 다시 말해, 각 패리티 비트 그룹을 구성하는 패리티 비트들은 변경되지 아니한다. 단, 패리티 비트들의 위치를 상기 <수학식 14>에 따라 변환하면, 변환 후의 비트들
Figure PCTKR2012007538-appb-I000268
를 기반으로 연속된 비트들이 하나의 그룹으로 구성되므로, 처리상 편리성이 증가된다. 패리티 비트들을 패리티 비트 그룹 단위로 천공하는 것은 상기 <수학식 14>, 상기 <수학식 15>, 상기 도 5a, 상기 도 5b와 같은 변환 절차 없이도 수행될 수 있다.
동일 패리티 비트 그룹 내의 비트들은 동일한 차수와 동일한 사이클 특성을 가지므로, 그룹 단위로 천공 패턴을 결정하면 비트 단위로 최적의 천공 패턴을 찾는 것과 동일한 성능이 보장된다. 그러므로, 본 발명은 패리티 비트 그룹을 단위로 천공 패턴을 결정한다.
도 6a 및 도 6b는 본 발명의 다른 실시 예에 따른 통신/방송 시스템에서 사용 가능한 패리티 검사 행렬의 예를 도시하고 있다.
상기 도 6a 및 상기 도 6b의 패리티 검사 행렬은 상기 도 1의 패리티 검사 행렬의 확장된 형태로서, 상기 도 1의 패리티 검사 행렬을 기반으로 부호화된 부호어를 포함하면서 더 낮은 부호율을 갖는 부호어를 지원하고자 할 때 사용될 수 있다. 예를 들어, 송신단은 높은 부호율이 필요할 경우, 제1패리티 검사 행렬을 이용하여 부호화하고, 낮은 부호율이 필요할 경우, 확장된 제2패리티 검사 행렬을 이용할 수 있다. 또 다른 예로, 송신단은 짧은 길이의 정보 비트들이 입력된 경우 제1패리티 검사 행렬을 이용하여 부호화하고, 긴 길이의 정보 비트들이 입력된 경우 확장된 제2패리티 검사 행렬을 이용하여 부호화할 수 있다.
상기 도 6a를 참고하면, 상기 패리티 검사 행렬은 제1부분 행렬(610), 제2부분 행렬(620), 제3부분 행렬(630), 제4부분 행렬(640), 제5부분 행렬(650), 제6부분 행렬(660)을 포함한다. 상기 6개의 부분 행렬들 중 상기 제1부분 행렬(610)은 상기 도 1의 정보어 부분 행렬(110)과 동일하며, 상기 제2부분 행렬(620)은 상기 도 1의 패리티 부분 행렬(120)과 동일 하다. 또한, 제2부분 행렬(620), 제3부분 행렬(630), 제5부분 행렬(650), 제6부분 행렬(660)로 구성된 행렬은 패리티 파트를 구성하며, 이중 대각 구조를 갖는다.
이하 설명의 편의를 위하여, 본 발명은 상기 제1부분 행렬(610)과 상기 제2 부분 행렬(620)로 구성되는 행렬을 '제1패리티 검사 행렬'이라 칭한다. 상기 '제1패리티 검사 행렬'의 구조는 상기 도 1에 도시된 패리티 검사 행렬의 구조와 동일 하다. 또한, 본 발명은 상기 제1부분 행렬(610), 상기 제2부분 행렬(620), 상기 제3부분 행렬(630), 상기 제4부분 행렬(640), 상기 제5부분 행렬(650), 상기 제6부분 행렬(660)로 구성되는 행렬을 '제2패리티 검사 행렬'이라 칭한다. 즉, 상기 도 6a에 도시된 부분 행렬들 중, 상기 제1부분 행렬(610), 상기 제2부분 행렬(620)은 상기 제1패리티 검사 행렬 및 상기 제2패리티 검사 행렬 모두에 포함되나, 상기 제3부분 행렬(630), 상기 제4부분 행렬(640), 상기 제5부분 행렬(650), 상기 제6부분 행렬(660)은 상기 제2패리티 검사 행렬에만 전속된다.
상기 도 6a에 도시된 패리티 검사 행렬을 구체적으로 살펴보면 다음과 같다. 상기 도 6a에서,
Figure PCTKR2012007538-appb-I000269
는 정보어의 길이를 의미하고, 상기 제1패리티 검사 행렬을 기반으로 부호화된 부호어는 제1LDPC 부호어라 지칭된다.
Figure PCTKR2012007538-appb-I000270
는 제1LDPC 부호어의 길이를,
Figure PCTKR2012007538-appb-I000271
는 상기 제2패리티 검사 행렬을 기반으로 부호화된 LDPC 부호어의 길이를 의미한다. 여기서, 상기 부호어 또는 상기 정보어의 길이는 상기 부호어 또는 상기 정보어에 포함되는 비트들의 개수를 의미한다.
상기 정보어에 대응되는 상기 제1부분 행렬(610) 및 상기 제4부분 행렬(640)은
Figure PCTKR2012007538-appb-I000272
개의 열(column)들을 포함하고, 상기 제1패리티에 대응되는 제2부분 행렬 (620) 및 제5부분 행렬(650)은
Figure PCTKR2012007538-appb-I000273
개의 열들을 포함한다. 또한, 상기 제2패리티에 대응되는 제3부분 행렬(630) 및 제6부분 행렬(660)은
Figure PCTKR2012007538-appb-I000274
개의 열들을 포함한다. 상기 제1패리티 검사 행렬의 행(row)의 개수는 상기 제1패리티에 대응되는 제2부분 행렬 (620)과 제 5 부분 행렬 (650)의 열의 개수
Figure PCTKR2012007538-appb-I000275
와 동일하다. 상기 제2패리티 검사 행렬의 행(row)의 개수는
Figure PCTKR2012007538-appb-I000276
와 동일하다.
상기 도 6b는 상기 패리티 검사 행렬의 구조를 보다 상세하게 도시하고 있다. 상기 패리티 검사 행렬의
Figure PCTKR2012007538-appb-I000277
번째 열(column)부터
Figure PCTKR2012007538-appb-I000278
번째 열을 포함하는 상기 '제2패리티 파트'에 대응되는 상기 제2부분 행렬(620), 상기 제3부분 행렬(630), 상기 제5부분 행렬(650), 상기 제6부분 행렬 (660)로 구성된 행렬에서, 무게-1(weight-1), 즉, 1 값을 가지는 원소들의 위치는 이중 대각(dual diagonal) 구조를 가진다. 따라서, 상기 '제2패리티 파트'에 대응되는 상기 제2부분 행렬(620), 상기 제3부분 행렬(630), 상기 제5부분 행렬(650), 상기 제6부분 행렬(660)에 포함되는 열들 중, 상기
Figure PCTKR2012007538-appb-I000279
번째 열을 제외한 나머지 열 들의 차수(degree)는 모두 2이며, 상기
Figure PCTKR2012007538-appb-I000280
번째 열의 차수는 1이다.
상기 패리티 검사 행렬에서 정보어에 대응되는 상기 제1부분 행렬(610), 즉, 0번째 열부터
Figure PCTKR2012007538-appb-I000281
번째 열 및 0번째 행부터
Figure PCTKR2012007538-appb-I000282
번째 행을 포함하는 부분 행렬의 구조는 다음과 같은 규칙에 따른다. 첫째, 패리티 검사 행렬에서 정보어에 대응되는
Figure PCTKR2012007538-appb-I000283
개의 열들은
Figure PCTKR2012007538-appb-I000284
개씩 동일 그룹에 속하며, 총
Figure PCTKR2012007538-appb-I000285
개의 열 그룹(column group)들로 구분된다. 동일한 열 그룹 내에 속한 열들은 서로
Figure PCTKR2012007538-appb-I000286
만큼 쉬프트된 관계를 가진다. 즉, 상기
Figure PCTKR2012007538-appb-I000287
는 상기 도 1의
Figure PCTKR2012007538-appb-I000288
와 동일한 의미를 가진다.
또한, 상기 패리티 검사 행렬에서 정보어에 대응되는 상기 제4부분 행렬(640), 즉, 0번째 열부터
Figure PCTKR2012007538-appb-I000289
번째 열 및
Figure PCTKR2012007538-appb-I000290
번째 행부터
Figure PCTKR2012007538-appb-I000291
번째 행을 포함하는 부분 행렬의 구조는 다음과 같은 규칙에 따른다. 첫째, 패리티 검사 행렬에서 정보어에 대응되는
Figure PCTKR2012007538-appb-I000292
개의 열들은
Figure PCTKR2012007538-appb-I000293
개씩 동일 그룹에 속하며, 총
Figure PCTKR2012007538-appb-I000294
개의 열 그룹(column group)들로 구분된다. 동일한 열 그룹 내에 속한 열들은 서로
Figure PCTKR2012007538-appb-I000295
만큼 쉬프트된 관계를 가진다.
즉, 상기 제4부분 행렬(640)은 상기 제1부분 행렬(610)과 유사한 형태를 가지며, 상기 제1부분 행렬(610) 및 상기 제4부분 행렬(640)의 열 그룹을 구성하는 열의 개수를 의미하는 M값은 동일 하다.
Figure PCTKR2012007538-appb-I000296
은 정보어에 대응되는 상기 제1부분 행렬(610) 및 상기 제4부분 행렬(640)에서 열의 패턴이 반복되는 간격,
Figure PCTKR2012007538-appb-I000297
은 상기 제1부분 행렬(610)에서 각 열이 쉬프트(shift)되는 크기로서, 정수
Figure PCTKR2012007538-appb-I000298
및
Figure PCTKR2012007538-appb-I000299
의 값은
Figure PCTKR2012007538-appb-I000300
의 관계를 만족한다. 또한,
Figure PCTKR2012007538-appb-I000301
는 상기 제4부분 행렬(640)에서 각 열이 쉬프트(shift)되는 크기로서, 정수
Figure PCTKR2012007538-appb-I000302
및
Figure PCTKR2012007538-appb-I000303
의 값은
Figure PCTKR2012007538-appb-I000304
의 관계를 만족한다. 이때,
Figure PCTKR2012007538-appb-I000305
도 정수이다. 상기
Figure PCTKR2012007538-appb-I000306
, 상기
Figure PCTKR2012007538-appb-I000307
, 상기
Figure PCTKR2012007538-appb-I000308
의 구체적인 값은 부호어 길이와 부호율에 따라 달라질 수 있다.
상기 도 6a 및 상기 도 6b를 참고하여 패리티 검사 행렬을 설명하였으나, 상기 도 6a 및 상기 도 6b의 패리티 검사 행렬은 본 발명이 적용 가능한 패리티 검사 행렬의 일 예이며, 본 발명이 적용 가능한 범위가 이에 제한되는 것은 아니다.
상기에서 상술한 바와 같이, 상기 패리티 검사 행렬에서 정보어에 대응되는 상기 제1부분 행렬(610), 즉, 0번째 열부터
Figure PCTKR2012007538-appb-I000309
번째 열, 0번째 행부터
Figure PCTKR2012007538-appb-I000310
번째 행을 포함하는 부분 행렬의 구조는 다음과 같은 규칙에 따른다. 첫째, 패리티 검사 행렬에서 정보어에 대응되는
Figure PCTKR2012007538-appb-I000311
개의 열들은
Figure PCTKR2012007538-appb-I000312
개씩 동일 그룹에 속하며, 총
Figure PCTKR2012007538-appb-I000313
개의 열 그룹(column group)들로 구분된다. 동일한 열 그룹 내에 속한 열들은 서로
Figure PCTKR2012007538-appb-I000314
만큼 쉬프트된 관계를 가진다. 둘째, i번째 (i=0,1,… ,
Figure PCTKR2012007538-appb-I000315
) 열 그룹의 0번째 열의 차수를
Figure PCTKR2012007538-appb-I000316
라 하고, 1이 있는 각 행(row)의 위치를
Figure PCTKR2012007538-appb-I000317
,
Figure PCTKR2012007538-appb-I000318
, …,
Figure PCTKR2012007538-appb-I000319
이라 하면, i번째 열 그룹 내의 j번째 열에서 무게-1이 위치한 행의 인덱스
Figure PCTKR2012007538-appb-I000320
는 하기 <수학식 16>와 같이 결정될 수 있다.
수학식 16
Figure PCTKR2012007538-appb-M000016
상기 <수학식 16>에서, 상기
Figure PCTKR2012007538-appb-I000321
는 i번째 열 그룹 내의 j번째 열에서 k번째 무게-1이 있는 행의 인덱스, 상기
Figure PCTKR2012007538-appb-I000322
는 i번째 열 그룹 내의 0번째 열에서 k번째 무게-1이 있는 행의 인덱스, 상기
Figure PCTKR2012007538-appb-I000323
은 제1LDPC 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000324
은 정보어의 길이, 상기
Figure PCTKR2012007538-appb-I000325
는 i번째 열 그룹에 속하는 열 들의 차수, 상기
Figure PCTKR2012007538-appb-I000326
은 하나의 열 그룹에 속하는 열 개수를 의미한다. 상술한 규칙들에 따르면, i번째 열 그룹에 속하는 열 들의 차수는 모두
Figure PCTKR2012007538-appb-I000327
로 동일하다.
상술한 바와 같이, 상기 패리티 검사 행렬에서 정보어에 대응되는 제4부분 행렬(640), 즉, 0번째 열부터
Figure PCTKR2012007538-appb-I000328
번째 열,
Figure PCTKR2012007538-appb-I000329
번째 행부터
Figure PCTKR2012007538-appb-I000330
번째 행을 포함하는 부분 행렬의 구조는 다음과 같은 규칙에 따른다. 첫째, 패리티 검사 행렬에서 정보어에 대응되는
Figure PCTKR2012007538-appb-I000331
개의 열들은 상기 제1부분 행렬(610)의 M값과 동일하게,
Figure PCTKR2012007538-appb-I000332
개씩 동일 그룹에 속하며, 총
Figure PCTKR2012007538-appb-I000333
개의 열 그룹(column group)들로 구분된다. 동일한 열 그룹 내에 속한 열들은 서로
Figure PCTKR2012007538-appb-I000334
만큼 쉬프트된 관계를 가진다. 둘째, i번째 (i=0,1,… ,
Figure PCTKR2012007538-appb-I000335
) 열 그룹의 0번째 열의 차수를
Figure PCTKR2012007538-appb-I000336
라 하고, 1이 있는 각 행(row)의 위치를
Figure PCTKR2012007538-appb-I000337
,
Figure PCTKR2012007538-appb-I000338
, …,
Figure PCTKR2012007538-appb-I000339
이라 하면, i번째 열 그룹 내의 j번째 열에서 무게-1이 위치한 행의 인덱스
Figure PCTKR2012007538-appb-I000340
는 하기 <수학식 17>와 같이 결정된다.
수학식 17
Figure PCTKR2012007538-appb-M000017
상기 <수학식 17>에서, 상기
Figure PCTKR2012007538-appb-I000341
는 상기 제4부분 행렬(640)에서 i번째 열 그룹 내의 j번째 열에서 k번째 무게-1이 있는 행의 인덱스, 상기
Figure PCTKR2012007538-appb-I000342
는 상기 제4부분 행렬(640)에서 i번째 열 그룹 내의 0번째 열에서 k번째 무게-1이 있는 행의 인덱스, 상기
Figure PCTKR2012007538-appb-I000343
은 제1LDPC 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000344
는 제2LDPC 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000345
은 정보어의 길이, 상기
Figure PCTKR2012007538-appb-I000346
는 i번째 열 그룹에 속하는 열들의 차수, 상기
Figure PCTKR2012007538-appb-I000347
은 하나의 열 그룹에 속하는 열 개수, 상기
Figure PCTKR2012007538-appb-I000348
은 제2패리티 비트들의 개수로서,
Figure PCTKR2012007538-appb-I000349
이다. 상술한 규칙들에 따르면, i번째 열 그룹에 속하는 열들의 차수는 모두
Figure PCTKR2012007538-appb-I000350
로 동일하다.
상기 규칙들에 따라 상기 패리티 검사 행렬에 대한 정보를 저장하고 있는 LDPC 부호는 다음과 같이 간략하게 표현될 수 있다. 구체적인 예로,
Figure PCTKR2012007538-appb-I000351
는 30,
Figure PCTKR2012007538-appb-I000352
는 60,
Figure PCTKR2012007538-appb-I000353
는 15, M은 5인 경우,
Figure PCTKR2012007538-appb-I000354
이고,
Figure PCTKR2012007538-appb-I000355
인 경우, 상기 제1부분 행렬(610)의 3개의 열 그룹의 0번째 열에서 무게-1이 위치한 행의 위치 정보는 하기 <수학식 18>과 같은 수열들로 표현될 수 있다. 하기 <수학식 18>과 같은 수열들은 '무게-1 위치 수열(weight-1 position sequence)'이라 지칭될 수 있다.
수학식 18
Figure PCTKR2012007538-appb-M000018
상기 <수학식 18>에서, 상기
Figure PCTKR2012007538-appb-I000356
는 i번째 열 그룹 내의 j번째 열에서 k번째 무게-1이 있는 행의 인덱스를 의미한다.
제4부분 행렬 (640)의 3개의 열 그룹의 0번째 열에서 무게-1이 위치한 행의 위치 정보는 하기 <수학식 19>과 같은 수열들로 표현될 수 있다. 하기 <수학식 19>과 같은 수열들은 '무게-1 위치 수열(weight-1 position sequence)'이라 지칭될 수 있다.
수학식 19
Figure PCTKR2012007538-appb-M000019
상기 <수학식 19>에서, 상기
Figure PCTKR2012007538-appb-I000357
는 i번째 열 그룹 내의 j번째 열에서 k번째 무게-1이 있는 행의 인덱스를 의미한다.
상기 각 열 그룹의 0번째 열에서 1이 위치한 행의 인덱스를 나타내는 상기 <수학식 19>과 같은 무게-1 위치 수열들은 하기 <표 4>과 같이 보다 간략하게 표현될 수 있다.
표 4
Figure PCTKR2012007538-appb-T000004
상기 <표 4>은 패리티 검사 행렬에서 무게-1, 다시 말해, 1 값을 가지는 원소의 위치를 나타낸 것으로서, i번째 무게-1 위치 수열은 i번째 열 그룹에 속한 0번째 열에서 무게-1이 있는 행의 인덱스들로 표현된다. 상기 제4부분 행렬(740)에 속하는 1의 위치에 관련된 정보들은 독립적인 표로 표현이 가능하다. 즉, 이하 표 5와 5b와 같이 제1패리티 검사 행렬에 대한 무게-1에 대한 정보어 제2 패리티 검사 행렬에서 추가적으로 필요한 무게-1에 대한 정보어 대하여 따로 표현이 가능하다.
표 5
Figure PCTKR2012007538-appb-T000005
표 6
Figure PCTKR2012007538-appb-T000006
상기 도 6a 및 상기 도 6b와 같은 패리티 검사 행렬을 갖는 제1LDPC 부호어의 길이
Figure PCTKR2012007538-appb-I000358
, 제2LDPC 부호어의 길이
Figure PCTKR2012007538-appb-I000359
, 제1LDPC 부호어의
Figure PCTKR2012007538-appb-I000360
, 제2LDPC 부호어의
Figure PCTKR2012007538-appb-I000361
, 부호율
Figure PCTKR2012007538-appb-I000362
에 대하여 하기 <표 7>와 같이 LDPC 정보 비트들의 길이
Figure PCTKR2012007538-appb-I000363
및 상술한 변수들
Figure PCTKR2012007538-appb-I000364
,
Figure PCTKR2012007538-appb-I000365
,
Figure PCTKR2012007538-appb-I000366
이 결정될 수 있다.
표 7
Figure PCTKR2012007538-appb-T000007
상기 <표 7>의 파라미터를 가지며 상기 도 6a 및 상기 도 6b와 같은 구조의 패리티 검사 행렬을 사용하고, 상술한 바와 같이 각 열 그룹의 0번째 열에서의 무게-1의 행(row) 인덱스를 표현함으로써, 패리티 검사 행렬의 무게-1의 위치를 나타내는 실시 예는 하기 <표 8>과 같이 표현할 수 있다. 패리티 검사 행렬을 표현함에 있어서, 일반적으로 하기 <표 8>에서의 'i'로 표시되는 열 그룹의 인덱스는 배제될 수 있다.
표 8
Figure PCTKR2012007538-appb-T000008
상기 <표 8>에 나타는 숫자들은 상기 <표 2>에서 나타난 상기 도 1과 같은 구조의 패리티 검사 행렬의 무게-1의 위치를 표현하는 숫자들을 포함하고 있다. 상술한 바와 같이, 상기 <표 8>도 제1패리티 검사 행렬에 대한 무게-1의 정보와 제2 패리티 검사 행렬에 대한 무게-1의 정보를 분리해서 표현 가능하다.
이하 본 발명은 상기 도 6a 및 상기 도 6b와 같은 형태의 패리티 검사 행렬을 기반으로 하는 부호화 과정을 설명한다. 이하 설명의 편의를 위해, 본 발명은 상기 도 6a 및 상기 도 6b와 같은 형태의 패리티 검사 행렬 및 각 열 그룹의 0번째 열에서의 무게-1이 있는 행(row) 인덱스에 대한 정보를 상기 <표 8>과 같이 표현할 경우를 가정하여 설명한다. 즉, LDPC 부호의 정보 비트 개수
Figure PCTKR2012007538-appb-I000367
는 2160, 제1LDPC 부호어 비트의 개수
Figure PCTKR2012007538-appb-I000368
는 4320, 제2LDPC 부호어 비트 개수
Figure PCTKR2012007538-appb-I000369
는 8640,
Figure PCTKR2012007538-appb-I000370
은 72,
Figure PCTKR2012007538-appb-I000371
는 30,
Figure PCTKR2012007538-appb-I000372
는 60, 제1LDPC부호율
Figure PCTKR2012007538-appb-I000373
은 1/2, 제2LDPC부호율
Figure PCTKR2012007538-appb-I000374
는 1/4, 제1패리티 비트의 개수는
Figure PCTKR2012007538-appb-I000375
(=2160), 제2패리티 비트의 개수
Figure PCTKR2012007538-appb-I000376
은
Figure PCTKR2012007538-appb-I000377
=4320이고, 제1패리티 비트의 개수 및 제2패리티 비트의 개수의 합은 6480이다. 그러나, 후술되는 부호화 과정은 다른 부호율, 다른 부호어 길이와 다른 패리티 검사 행렬에서 동일하게 적용 가능하다. 상기 '제1패리티 비트들'은 '제1패리티 파트(first parity part)'로 지칭 될 수 있다. 상기 '제2패리티 비트들'은 '제2패리티 파트(Second parity part)'로 지칭 될 수 있다.
부호어는 이하 <수학식 20>과 같이 표현될 수 있다.
수학식 20
Figure PCTKR2012007538-appb-M000020
상기 <수학식 20>에서 패리티 비트들
Figure PCTKR2012007538-appb-I000378
은 '제1패리티 비트들'
Figure PCTKR2012007538-appb-I000379
=
Figure PCTKR2012007538-appb-I000380
및 '제2 패리티 비트들' |
Figure PCTKR2012007538-appb-I000381
=
Figure PCTKR2012007538-appb-I000382
로 구성된다. 상기 '제2패리티 비트들'은 'IR (Incremental Redundancy) 패리티 비트들'로 지칭될 수 있다. 상기
Figure PCTKR2012007538-appb-I000383
는 i번째 부호어 비트, 상기
Figure PCTKR2012007538-appb-I000384
는 i번째 정보 비트, 상기
Figure PCTKR2012007538-appb-I000385
는 i번째 패리티 비트, 상기
Figure PCTKR2012007538-appb-I000386
는 i번째 제1패리티 비트, 상기
Figure PCTKR2012007538-appb-I000387
는 i번째 제2패리티 비트를 의미한다. 상기 '제1패리티 비트들'은 상기 제1패리티 검사 행렬만을 기반으로 부호화하여 얻어진다. 즉, 부호율이 상대적으로 높은 부호어를 구하고자 할 경우, 부호화기는 상기 제1패리티 검사 행렬만을 이용함으로써, 상기 제1패리티 비트들을 생성하여 제1LDPC 부호어를 생성할 수 있다. 반면, 부호율이 낮은 부호어를 구하고자 할 경우, 부호화기는 상기 제2패리티 검사 행렬를 이용함으로써, 상기 제1패리티 비트 내지 상기 제2패리티 비트들을 생성하여 제2LDPC 부호어를 생성할 수 있다. 상기 제1패리티 검사 행렬만을 기반으로 상기 제1패리티 비트들을 생성하는 과정은 상술한 바 있다.
이하, 본 발명은 정보 비트들
Figure PCTKR2012007538-appb-I000388
를 입력받아 '제1 패리티 비트들' 및 '제2패리티 비트들'을 포함하는 패리티 비트들
Figure PCTKR2012007538-appb-I000389
를 생성하는 과정을 설명한다.
제1단계에서, 부호화기는 모든 패리티 비트들을 하기 <수학식 21>과 같이 0으로 초기화한다.
수학식 21
Figure PCTKR2012007538-appb-M000021
상기 <수학식 21>에서, 상기
Figure PCTKR2012007538-appb-I000390
는 i번째 패리티 비트, 상기
Figure PCTKR2012007538-appb-I000391
는 LDPC 정보 비트 수, 상기
Figure PCTKR2012007538-appb-I000392
는 제2LDPC 부호어 비트 수를 의미한다.
제2단계에서, 상기 부호화기는 상기 <표 7>의 0번째 행(row)에 나타난 패리티 비트 주소에 0번째 정보 비트
Figure PCTKR2012007538-appb-I000393
를 누적(accumulate)한다. 다시 말해, 상기 부호화기는 하기 <수학식 22>와 같은 연산을 수행한다.
수학식 22
Figure PCTKR2012007538-appb-M000022
상기 <수학식 22>에서, 상기
Figure PCTKR2012007538-appb-I000394
는 0번째 정보 비트, 상기
Figure PCTKR2012007538-appb-I000395
는 i번째 패리티 비트, 상기
Figure PCTKR2012007538-appb-I000396
는 바이너리 연산을 의미한다. 상기 바이너리 연산에 의하면, 1
Figure PCTKR2012007538-appb-I000397
1은 0, 1
Figure PCTKR2012007538-appb-I000398
0은 1, 0
Figure PCTKR2012007538-appb-I000399
1은 1, 0
Figure PCTKR2012007538-appb-I000400
0은 0이다. 상기 <수학식 22>에서 나타난 바와 같이, 1번째 패리티 주소부터 19번째 패리티 주소는 상기 <수학식 4>에 나타난 것과 동일하다.
제3단계에서, 나머지 M-1(=71)개의 정보 비트들
Figure PCTKR2012007538-appb-I000401
(m=1,2,…,71)에 대하여, 상기 부호화기는 패리티 비트 주소에 0번째 정보 비트
Figure PCTKR2012007538-appb-I000402
을 누적한다. 이때, 상기 패리티 비트 주소는 하기 <수학식 23> 또는 하기 <수학식 24>와 같이 결정될 수 있다.
수학식 23
Figure PCTKR2012007538-appb-M000023
상기 <수학식 23>에서, 상기
Figure PCTKR2012007538-appb-I000403
는 정보 비트와 관련된 패리티 비트 누적기의 주소 값, 상기
Figure PCTKR2012007538-appb-I000404
는 패리티 검사 행렬의 제1부분 행렬에서 각 열이 쉬프트되는 크기, 상기
Figure PCTKR2012007538-appb-I000405
는 제1LDPC 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000406
는 LDPC 정보 비트들의 길이를 의미한다.
수학식 24
Figure PCTKR2012007538-appb-M000024
상기 <수학식 24>에서, 상기
Figure PCTKR2012007538-appb-I000407
는 제1LDPC 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000408
는 LDPC 정보 비트들의 길이, 상기
Figure PCTKR2012007538-appb-I000409
는 정보 비트와 관련된 패리티 비트 누적기의 주소 값, 상기
Figure PCTKR2012007538-appb-I000410
는 제2패리티 검사 행렬에 전속된 정보어 파트에서 각 열이 쉬프트되는 크기, 상기
Figure PCTKR2012007538-appb-I000411
은 제2패리티 비트들의 개수로서,
Figure PCTKR2012007538-appb-I000412
이다. 여기서, 상기
Figure PCTKR2012007538-appb-I000413
은 4320, 상기
Figure PCTKR2012007538-appb-I000414
는 4320,
Figure PCTKR2012007538-appb-I000415
은 30,
Figure PCTKR2012007538-appb-I000416
는 60일 수 있다.
상기 <수학식 23> 및 상기 <수학식 24>에서, 상기
Figure PCTKR2012007538-appb-I000417
는 정보 비트
Figure PCTKR2012007538-appb-I000418
과 관련된 패리티 비트 누적기의 주소 값으로 상기 <표 8>의 0번째 행과 동일하다. 즉,
Figure PCTKR2012007538-appb-I000419
는 {142, 150, …, 6181, 6186, 6192}이다. 또한, 상기 <수학식 20>은 상기의 패리티 검사 행렬의 1의 위치를 나타내는 상기 <수학식 15> 및 상기 <수학식 16>으로부터 유추 가능하다. 또한, 상기
Figure PCTKR2012007538-appb-I000420
,
Figure PCTKR2012007538-appb-I000421
,
Figure PCTKR2012007538-appb-I000422
은 부호율에 따라 다른 상수 값으로, 부호율 R1는 1/2, R2는 1/4이고, 상기 도 6a 및 상기 도 6b와 같은 패리티 검사 행렬의 형태가 사용되며, 각 열 그룹의 1의 위치 정보가 상기 <표 8>과 같은 경우,
Figure PCTKR2012007538-appb-I000423
은 72,
Figure PCTKR2012007538-appb-I000424
는 30,
Figure PCTKR2012007538-appb-I000425
는 60이다.
제4단계에서, 72개의 정보 비트들의 각 그룹에 대하여, 주소 테이블들의 새로운 행이 패리티 비트의 주소를 결정하기 위해 사용된다.
제5단계에서, 모든 정보 비트들에 대하여 상술한 과정이 수행된 후, 마지막 패리티 비트들이 다음과 같이 결정된다. 하기 <수학식 25>와 같은 연산이 수행된다. 이때,
Figure PCTKR2012007538-appb-I000426
는 1로 초기화된다.
수학식 25
Figure PCTKR2012007538-appb-M000025
상기 <수학식 25>에서, 상기
Figure PCTKR2012007538-appb-I000427
는 i번째 패리티 비트, 상기
Figure PCTKR2012007538-appb-I000428
는 제2LDPC 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000429
는 LDPC 정보 비트들의 길이, 상기
Figure PCTKR2012007538-appb-I000430
는 바이너리 연산을 의미한다. 상기 바이너리 연산에 의하면, 1
Figure PCTKR2012007538-appb-I000431
1은 0, 1
Figure PCTKR2012007538-appb-I000432
0은 1, 0
Figure PCTKR2012007538-appb-I000433
1은 1, 0
Figure PCTKR2012007538-appb-I000434
0은 0이다.
상기 부호화기는
Figure PCTKR2012007538-appb-I000435
(i=0,1,2,…, Nldpc2-Kldpc-1)의 최종적 값들을 패리티 비트들로 결정한다.
상술한 바와 같이,
Figure PCTKR2012007538-appb-I000436
와 관련된 패리티 검사 행렬의 열은 상기 도 6의 구조와 동일한 구조의 패리티 검사 행렬에서 첫 번째 열 그룹의 첫 번째 열이다. 그러므로, 상기 제2단계에서
Figure PCTKR2012007538-appb-I000437
와 관련된 패리티 비트 주소(parity bit addresses) 값은 상기 <표 8>의 0번째 행의 인덱스와 동일하며, 또한, 0번째 열 그룹의 0번째 열에서 1이 위치한 행의 위치 값과 동일 하다. 그리고, 상기 제3단계에서 0번째 열 그룹에 속한 다른 열들의 1이 위치한 행의 위치는 상기 <수학식 16> 내지 <수학식 17> 와 같이 표현될 수 있고, 또한, 상기 <수학식 23> 내지 <수학식 24>와 같이 표현되어 패리티 비트 주소 값이 표현될 수 있다. 즉, 패리티 검사 행렬의 무게-1의 위치를 나타내는 상기 <표 8>은 부호화 과정에서는 상기 패리티 비트 주소 값으로 사용할 수 있다.
상술한 바와 같이, 상기 도 6a 및 상기 도 6b와 같은 형태의 패리티 검사 행렬을 기반으로 부호화가 수행될 수 있다. 상술한 바와 같이, 상기 도 6a 및 상기 도 6b와 같은 패리티 검사 행렬은 정보어 파트 및 패리티 파트(제1패리티 파트 및 제2패리티 파트 모두 포함)으로 구분되며, 상기 정보어 파트는 다수의 열 그룹으로 구성되며, 각 열 그룹의 0번째열의 무게-1이 있는 행의 인덱스 값을 기반으로 패리티 검사 행렬의 정보어 파트의 무게-1이 있는 정보가 표현될 수 있다. 또한, 상기 각 열그룹의 0번째열의 무게-1이 있는 행의 인덱스 값을 기반으로 패리티 비트 주소를 표현하여 부호화 과정에서 사용할 수 있다. 또한, 상기 제1패리티 비트들만 필요한 경우 상기 도 1의 구조를 갖는 혹은 상기 도 6a 및 상기 도 6b의 패리티 검사 행렬에서 제1패리티 검사 행렬 부분만을 기반으로 하여 부호화하고, 제1패리티 비트와 제2패리티 비트가 모두 필요한 경우 상기 도 6a 및 상기 도 6b의 제2패리티 검사 행렬을 기반으로 부호화할 수 있다. 상기 제1패리티 검사 행렬 부분만 기반으로 부호화하는 과정 및 상기 제2패리티 검사 행렬 부분을 기반으로 부호화하는 과정은 상기 부호화 과정에서
Figure PCTKR2012007538-appb-I000438
보다 큰 패리티 비트 주소 내지 상기 <수학식 24>의 과정을 수행하지 않는 것과 동일하다.
상기 도 6a 및 상기 도 6b과 같은 형태의 패리티 검사 행렬을 기반으로 부호화를 수행할 때의 단축 및 천공의 상기 도 2를 참고하여 설명하면 다음과 같다.
상기 제로패딩부(204)로 입력되는 정보 비트들의 길이
Figure PCTKR2012007538-appb-I000439
는 5, 상기 BCH부호부(206)의 입력 비트열의 길이
Figure PCTKR2012007538-appb-I000440
는 8, 상기 LDPC부호부(208)의 입력 비트열의 길이
Figure PCTKR2012007538-appb-I000441
는 10, 상기 LDPC부호부(208)의 출력 비트열의 길이
Figure PCTKR2012007538-appb-I000442
는 20,
Figure PCTKR2012007538-appb-I000443
는 40인 경우, 단축되는 비트 개수
Figure PCTKR2012007538-appb-I000444
는 3(=8-5)이다. 이때, 단축 패턴은 {7, 1, 4, 6, 2, 8, 3, 5, 0, 9}, 제1패리티 비트의 천공 패턴은 {1, 4, 8, 6, 3, 0, 2, 5, 7, 9}, 제2패리티 비트의 천공 패턴은 {0, 2, 4, 6, 8, 10, 12, 14, 16, 18, 1, 3, 5, 7, 9, 11, 13, 15, 17, 19}으로 정의되고, 천공 비트 개수가 24라 가정하면, 단축 및 천공은 다음과 같이 수행된다.
상기 도 2의 BCH 부호부(206)의 출력 비트열은 상술한 바와 같다. 상기 LDPC부호부(208)의 입력 비트열
Figure PCTKR2012007538-appb-I000445
에 대한 상기 LDPC부호부 (208)의 출력 비트열
Figure PCTKR2012007538-appb-I000446
는 하기와 <수학식 26>과 같다.
수학식 26
Figure PCTKR2012007538-appb-M000026
상기 <수학식 26>에서, 상기
Figure PCTKR2012007538-appb-I000447
는 제2LDPC 부호어, 상기
Figure PCTKR2012007538-appb-I000448
는 제2LDPC 부호어의 j번째 비트, 상기
Figure PCTKR2012007538-appb-I000449
는 BCH 부호어의 j번째 비트, 상기
Figure PCTKR2012007538-appb-I000450
는 정보 비트들의 j번째 비트, 상기
Figure PCTKR2012007538-appb-I000451
는 BCH 부호어의 j번째 패리티 비트, 상기
Figure PCTKR2012007538-appb-I000452
는 LDPC 부호어의 j번째 제1패리티 비트, 상기
Figure PCTKR2012007538-appb-I000453
는 LDPC 부호어의 j번째 제2패리티 비트를 의미한다.
상기 출력 비트열
Figure PCTKR2012007538-appb-I000454
는 상기 천공부(210)로 입력되며, 상기 제로 패딩부(204)에 의해 패딩된 비트들이 제거되고, 천공 패턴에 따라 24개의 패리티 비트들이 천공된다. 이때 제1패리티에는 제1천공 패턴이 적용되고, 제2패리티에는 제2천공 패턴이 적용된다. 그리고, 제2패리티 비트들은 제1패리티 비트들 보다 우선적으로 천공 하도록 한다. 즉, 천공 비트의 개수가 24개로 가정했으므로, 20개의 제2패리티 비트들은 모든 천공 되고, 상기 제1천공 패턴 내에서 앞선 4개의 값들이 1, 4, 8, 6이므로, 출력되는 비트열은 하기 <수학식 27>와 같다.
수학식 27
Figure PCTKR2012007538-appb-M000027
상기 <수학식 27>에서, 상기
Figure PCTKR2012007538-appb-I000455
는 정보 비트들의 j번째 비트, 상기
Figure PCTKR2012007538-appb-I000456
는 BCH 부호어의 j번째 패리티 비트, 상기
Figure PCTKR2012007538-appb-I000457
는 LDPC 부호어의 j번째 제1패리티 비트를 의미한다.
특히, 상기 도 6a 및 상기 도 6b와 같은 구조의 패리티 검사 행렬을 기반으로 하여 LDPC 부호화를 수행하는 경우, 단축 및 천공되는 비트들의 순서는 정보 비트 그룹 단위로 결정될 수 있다. 즉, 본 발명은 부호어를 구성하는 정보 비트들 및 패리티 비트들을 일정 개수의 비트들을 포함하는 다수의 정보 비트 그룹들로 나누고, 상기 정보 비트 그룹들 내지 패리티 비트 그룹들에 대하여 단축 및 천공되는 그룹의 순서를 결정한 후, 상기 그룹 단위로 결정된 단축 패턴 및 천공 패턴에 따라 필요한 개수만큼의 비트들을 단축 및 천공한다. 또한 상기 제1패리티 비트들과 제2패리티 비트들에 대하여서는 구분하여 천공 패턴을 결정하고, 천공 시에는 제2패리티 비트들을 우선하여 천공하도록 한다.
다음으로, 패리티 비트에 대한 천공 순서는 다음과 같이 결정된다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 통신/방송 시스템에서 패리티 비트들의 그룹핑을 도시하고 있다. 특히 도 6의 패리티 검사 행렬의 구조를 갖는 패리티 검사 행렬을 이용하는 경우에 대하여 도시 하였다.
도 7a에 도시된 바와 같이, LDPC 부호의 패리티 비트들
Figure PCTKR2012007538-appb-I000458
은 '제1패리티 비트들'
Figure PCTKR2012007538-appb-I000459
및 '제2패리티 비트들'
Figure PCTKR2012007538-appb-I000460
을 포함한다. 상기 '제1패리티 비트들' 또는 '제1패리티 파트'
Figure PCTKR2012007538-appb-I000461
은
Figure PCTKR2012007538-appb-I000462
개 비트들로 구성된
Figure PCTKR2012007538-appb-I000463
개의 패리티 비트 그룹들로 구분된다. 여기서, 상기
Figure PCTKR2012007538-appb-I000464
는 제1패리티 비트 개수
Figure PCTKR2012007538-appb-I000465
를
Figure PCTKR2012007538-appb-I000466
으로 나눈 값과 동일하다. 각 제1패리티 비트 그룹들 또는 '제1패리티 파트'의 패리티 비트 그룹들은 하기 <수학식 28>과 같이 정의될 수 있다.
수학식 28
Figure PCTKR2012007538-appb-M000028
상기 <수학식 28>에서, 상기
Figure PCTKR2012007538-appb-I000467
는 j번째 제1패리티 비트 그룹 또는 제1패리티 파트에서의 j번째 패리티 비트 그룹, 상기
Figure PCTKR2012007538-appb-I000468
는 k번째 제1패리티 비트, 상기
Figure PCTKR2012007538-appb-I000469
는 제1패리티 비트 그룹의 개수, 상기
Figure PCTKR2012007538-appb-I000470
는 제1LDPC 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000471
는 LDPC 정보 비트들의 길이를 의미한다. 즉, 각 제1패리티 비트 그룹의 비트의 개수를 의미하는 제1패리티 비트 그룹의 크기는
Figure PCTKR2012007538-appb-I000472
이고, 제1패리티 비트 그룹의 개수는
Figure PCTKR2012007538-appb-I000473
이다.
상기 '제2패리티 비트들'
Figure PCTKR2012007538-appb-I000474
은
Figure PCTKR2012007538-appb-I000475
개 비트들로 구성된
Figure PCTKR2012007538-appb-I000476
개의 제2패리티 비트 그룹들 또는 '제2패리티 파트'의 패리티 비트 그룹들로 구분된다. 여기서, 상기
Figure PCTKR2012007538-appb-I000477
는 패리티 비트 개수
Figure PCTKR2012007538-appb-I000478
를
Figure PCTKR2012007538-appb-I000479
으로 나눈 값과 동일하다. 각 제2패리티 비트 그룹은 하기 <수학식 29>과 같이 정의될 수 있다.
수학식 29
Figure PCTKR2012007538-appb-M000029
상기 <수학식 29>에서, 상기
Figure PCTKR2012007538-appb-I000480
는 j번째 제2패리티 비트 그룹 또는 제2 패리티 파트에서의 j번째 패리티 비트 그룹, 상기
Figure PCTKR2012007538-appb-I000481
는 k번째 제2패리티 비트, 상기
Figure PCTKR2012007538-appb-I000482
는 제2패리티 비트 그룹의 개수, 상기
Figure PCTKR2012007538-appb-I000483
는 제2LDPC 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000484
는 LDPC 정보 비트들의 길이를 의미한다. 즉, 각 제2패리티 비트 그룹의 비트의 개수를 의미하는 제2패리티 비트 그룹의 크기는
Figure PCTKR2012007538-appb-I000485
이고, 제2패리티 비트 그룹의 개수는
Figure PCTKR2012007538-appb-I000486
이다.
상기 도 7b에 도시된 바와 같이, '제1패리티 비트들'을 하기 <수학식 30>에 따라 변환하면 하기 <수학식 31>과 같이 정의되는 제1패리티 비트 그룹들이 구성될 수 있다. 하기 <수학식 30>은 패리티 비트들의 인터리빙(interleaving) 효과를 야기한다.
수학식 30
Figure PCTKR2012007538-appb-M000030
상기 <수학식 30>에서, 상기
Figure PCTKR2012007538-appb-I000487
는 변환 후의 j번째 제1패리티 비트, 상기
Figure PCTKR2012007538-appb-I000488
는 변환 전의 j번째 제1패리티 비트, 상기
Figure PCTKR2012007538-appb-I000489
는 제1패리티 비트 그룹 개수를 의미한다.
수학식 31
Figure PCTKR2012007538-appb-M000031
상기 <수학식 31>에서, 상기
Figure PCTKR2012007538-appb-I000490
는 j번째 제1패리티 비트 그룹, 상기
Figure PCTKR2012007538-appb-I000491
는 변환 후의 k번째 제1패리티 비트, 상기
Figure PCTKR2012007538-appb-I000492
은 상기 도 6b에 도시된 형태의 패리티 검사 행렬의 하나의 열 그룹에 포함되는 열의 개수, 상기
Figure PCTKR2012007538-appb-I000493
는 제1LDPC 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000494
는 LDPC 정보 비트들의 길이를 의미한다. 즉, 각 제1패리티 비트 그룹의 크기는
Figure PCTKR2012007538-appb-I000495
이고, 제1패리티 비트 그룹의 개수는
Figure PCTKR2012007538-appb-I000496
이다.
상기 도 7b에 도시된 바와 같이, '제2패리티 비트들'을 하기 <수학식 32>에 따라 변환하면 하기 <수학식 33>과 같이 정의되는 제2패리티 비트 그룹들이 구성될 수 있다. 하기 <수학식 32>은 패리티 비트들의 인터리빙(interleaving) 효과를 야기한다.
수학식 32
Figure PCTKR2012007538-appb-M000032
상기 <수학식 32>에서, 상기
Figure PCTKR2012007538-appb-I000497
는 변환 후의 j번째 제2패리티 비트, 상기
Figure PCTKR2012007538-appb-I000498
는 변환 전의 j번째 제2패리티 비트, 상기
Figure PCTKR2012007538-appb-I000499
는 제2패리티 비트 그룹 개수를 의미한다.
수학식 33
Figure PCTKR2012007538-appb-M000033
상기 <수학식 33>에서, 상기
Figure PCTKR2012007538-appb-I000500
는 j번째 제2패리티 비트 그룹, 상기
Figure PCTKR2012007538-appb-I000501
는 변환 후의 k번째 제2패리티 비트, 상기
Figure PCTKR2012007538-appb-I000502
은 상기 도 6b에 도시된 형태의 패리티 검사 행렬의 하나의 열 그룹에 포함되는 열의 개수, 상기
Figure PCTKR2012007538-appb-I000503
는 제2LDPC 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000504
는 제1LDPC 부호어의 길이를 의미한다. 즉, 각 제2패리티 비트 그룹의 크기는
Figure PCTKR2012007538-appb-I000505
이고, 제2패리티 비트 그룹의 개수는
Figure PCTKR2012007538-appb-I000506
이다.
상기에서는 패리티 비트들
Figure PCTKR2012007538-appb-I000507
을 '제1패리티 비트들'
Figure PCTKR2012007538-appb-I000508
및 '제2패리티 비트들'
Figure PCTKR2012007538-appb-I000509
로 구분하여 표현하였다. 그러나, 상기 제1패리티 비트들 및 상기 제2패리티 비트들로 구분하지 아니하는 경우, 상기 패리티 비트들은 하기 <수학식 34>와 같이 패리티 비트 그룹으로 표현될 수 있다.
수학식 34
Figure PCTKR2012007538-appb-M000034
상기 <수학식 34>에서, 상기
Figure PCTKR2012007538-appb-I000510
는 j번째 제1패리티 비트 그룹, 상기
Figure PCTKR2012007538-appb-I000511
는 k번째 패리티 비트, 상기
Figure PCTKR2012007538-appb-I000512
및 상기
Figure PCTKR2012007538-appb-I000513
의 합은 패리티 비트 그룹의 개수로서
Figure PCTKR2012007538-appb-I000514
, 상기
Figure PCTKR2012007538-appb-I000515
는 제1패리티 비트 그룹의 개수, 상기
Figure PCTKR2012007538-appb-I000516
는 제2패리티 비트 그룹의 개수, 상기
Figure PCTKR2012007538-appb-I000517
는 제2LDPC 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000518
는 제1LDPC 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000519
는 LDPC 정보 비트들의 길이를 의미한다. 즉, 각 패리티 비트 그룹의 비트의 개수를 의미하는 패리티 비트 그룹의 크기는
Figure PCTKR2012007538-appb-I000520
이고, 패리티 비트 그룹의 개수는
Figure PCTKR2012007538-appb-I000521
+
Figure PCTKR2012007538-appb-I000522
이다.
상기 도 7b에 도시된 바와 같이, '패리티 비트들'을 하기 <수학식 35>에 따라 변환하면 하기 <수학식 36>과 같이 정의되는 패리티 비트 그룹들이 구성될 수 있다. 하기 <수학식 35>은 패리티 비트들의 인터리빙(interleaving) 효과를 야기한다.
수학식 35
Figure PCTKR2012007538-appb-M000035
상기 <수학식 35>에서, 상기
Figure PCTKR2012007538-appb-I000523
는 변환 후의 j번째 패리티 비트, 상기
Figure PCTKR2012007538-appb-I000524
는 변환 전의 j번째 패리티 비트, 상기
Figure PCTKR2012007538-appb-I000525
은 패리티 비트 그룹의 비트의 개수, 상기
Figure PCTKR2012007538-appb-I000526
는 제1패리티 비트 그룹 개수, 상기
Figure PCTKR2012007538-appb-I000527
는 제2패리티 비트 그룹의 개수를 의미한다.
수학식 36
Figure PCTKR2012007538-appb-M000036
상기 <수학식 36>에서, 상기
Figure PCTKR2012007538-appb-I000528
는 j번째 패리티 비트 그룹, 상기
Figure PCTKR2012007538-appb-I000529
는 변환 후의 k번째 패리티 비트, 상기
Figure PCTKR2012007538-appb-I000530
은 패리티 비트 그룹의 크기, 상기
Figure PCTKR2012007538-appb-I000531
는 제2LDPC 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000532
는 LDPC 정보 비트들의 길이, 상기
Figure PCTKR2012007538-appb-I000533
+
Figure PCTKR2012007538-appb-I000534
는 패리티 비트 그룹의 개수를 의미한다.
상기 <수학식 28> 및 상기 <수학식 31>에서, j번째 제1패리티 비트 그룹
Figure PCTKR2012007538-appb-I000535
를 구성하는 패리티 비트들은 동일하다. 다시 말해, 각 제1패리티 비트 그룹을 구성하는 패리티 비트들은 변경되지 아니한다. 단, 제1패리티 비트들의 위치를 상기 <수학식 30>에 따라 변환하면, 변환 후의 비트들
Figure PCTKR2012007538-appb-I000536
를 기반으로 연속된 비트들이 하나의 패리티 비트 그룹으로 구성되므로, 처리상 편리성이 증가된다. 또한, 상기 <수학식 29> 및 상기 <수학식 33>에서, j번째 제2패리티 비트 그룹
Figure PCTKR2012007538-appb-I000537
을 구성하는 패리티 비트들은 동일하다. 다시 말해, 각 제2패리티 비트 그룹을 구성하는 제2패리티 비트들은 변경되지 아니한다. 단, 제2패리티 비트들의 위치를 상기 <수학식 32>에 따라 변환하면, 변환 후의 비트들
Figure PCTKR2012007538-appb-I000538
를 기반으로 연속된 비트들이 하나의 패리티 비트 그룹으로 구성되므로, 처리상 편리성이 증가된다. 또한, 상기 <수학식 34> 및 상기 <수학식 36>에서, j번째 패리티 비트 그룹
Figure PCTKR2012007538-appb-I000539
를 구성하는 패리티 비트들은 동일하다. 다시 말해, 각 패리티 비트 그룹을 구성하는 패리티 비트들은 변경되지 아니한다. 단, 패리티 비트들의 위치를 상기 <수학식 35>에 따라 변환하면, 변환 후의 비트들
Figure PCTKR2012007538-appb-I000540
을 기반으로 연속된 비트들이 하나의 그룹으로 구성되므로, 처리상 편리성이 증가된다.
동일한 제1패리티 비트 그룹 내지 제2패리티 비트 그룹 내의 비트들은 동일한 차수와 동일한 사이클 특성을 가지므로, 그룹 단위로 천공 패턴을 결정하면 비트 단위로 최적의 천공 패턴을 찾는 것과 동일한 성능이 보장된다. 그러므로, 본 발명은 패리티 비트들의 그룹을 단위로 천공 패턴을 결정한다.
본 발명의 실시 예에 따른 단축 패턴 및 천공 패턴은 다음과 같은 규칙들에 따라 결정될 수 있다.
[규칙 1] 주어진 (
Figure PCTKR2012007538-appb-I000541
,
Figure PCTKR2012007538-appb-I000542
) 또는 (
Figure PCTKR2012007538-appb-I000543
,
Figure PCTKR2012007538-appb-I000544
,
Figure PCTKR2012007538-appb-I000545
)길이의 부호에 대하여, 정보 비트의 개수가 고정인 경우 및 가변인 경우 서로 다른 단축 패턴 및 천공 패턴이 정의된다. 정보 비트의 개수가 고정인 경우, 하나의 길이에 대하여서만 최적의 단축 천공 비트 패턴을 결정하면 충분하다, 하지만, 정보 비트의 개수가 가변인 경우, 다수의 길이들에 대하여 최적의 단축 패턴 및 천공 패턴이 필요하다.
[규칙 2] 변조 방식에 따라 달라지는 단축 패턴 및 천공 패턴이 정의된다.
[규칙 3] 단축 및 천공 비율에 따라 달라지는 다른 단축 패턴 및 천공 패턴이 정의된다. 예를 들어, 하기 <수학식 37>과 같이 상기 단축되는 비트의 개수 및 천공되는 비트의 개수 사이의 관계식이 적용될 수 있다. 이 경우, 상수 A 및 상수 B 값에 따라 상기 단축 및 천공 비율이 결정된다.
수학식 37
Figure PCTKR2012007538-appb-M000037
상기 <수학식 37>에서, 상기
Figure PCTKR2012007538-appb-I000546
는 천공 비트 개수, 상기
Figure PCTKR2012007538-appb-I000547
는 단축 비트 개수, 상기
Figure PCTKR2012007538-appb-I000548
및 상기
Figure PCTKR2012007538-appb-I000549
는 단축 및 천공 비율을 결정하는 상수들을 의미한다. 상기
Figure PCTKR2012007538-appb-I000550
는 0보다 큰 상수로서, 상기 천공과 단축의 비율을 의미한다. 즉, 상기 상기
Figure PCTKR2012007538-appb-I000551
의 값은 부호화율과 관련된다. 상기
Figure PCTKR2012007538-appb-I000552
는 양수, 음수 또는 0일 수 있는 값으로서, 보정 팩터(factor)이다. 상기
Figure PCTKR2012007538-appb-I000553
값 및 상기
Figure PCTKR2012007538-appb-I000554
값은 입력되는 비트들의 개수에 따라 변경될 수 있다. 실제 천공을 하는 비트의 개수
Figure PCTKR2012007538-appb-I000555
값은 상기 <수학식 37>을 기반으로 얻어진
Figure PCTKR2012007538-appb-I000556
값에서 사용되는 변조 방식 및 전송 방식 등을 고려하여 보정할 수도 있음은 자명하다. 일예로, 실제 전송되는 부호어 비트의 개수를 변조방식을 구성하는 비트의 배수로 만들기 위하여 상기 <수학식 37>을 기반으로 얻어진
Figure PCTKR2012007538-appb-I000557
는 보정이 가능하다.
상기 <수학식 37>에 따르면, 상기
Figure PCTKR2012007538-appb-I000558
및 상기
Figure PCTKR2012007538-appb-I000559
의 값에 따라서 주어진 단축 비트 개수
Figure PCTKR2012007538-appb-I000560
에 대응되는 천공 비트 개수
Figure PCTKR2012007538-appb-I000561
가 결정된다. 따라서, 상기
Figure PCTKR2012007538-appb-I000562
및 상기
Figure PCTKR2012007538-appb-I000563
의 값에 따라서 다른 천공 패턴 내지 단축 패턴이 정의된다.
[규칙 4] 상기 도 6b의 구조를 갖는 패리티 검사 행렬의 형태에서는 제2패리티 비트들을 먼저 천공하는 것을 기본 전제로 한다. 그러므로, 상기 도 6b의 구조에서 제1패리티 검사 행렬의 기반으로 제1패리티 비트들에 대한 천공 패턴을 먼저 결정한 후, 제2패리티 검사 행렬을 기반으로 제2패리티 비트들에 대한 천공 패턴을 결정하는 것이 바람직하다.
이하 본 발명은 단축 패턴 및 천공 패턴을 결정하는 과정에 대하여 상세히 설명한다.
[단계 1] 본 발명은 LDPC 부호어 비트들을
Figure PCTKR2012007538-appb-I000564
개 비트들을 포함하는 정보 비트 그룹들 및
Figure PCTKR2012007538-appb-I000565
개 비트들을 포함하는 패리티 비트 그룹들로 구분한다.
[단계 2] 본 발명은 다수의 정보 비트 그룹들 중 단축되는 정보 비트 그룹을 결정한다. 단축되는 정보 비트 그룹은 패리티 검사 행렬 중 삭제되는 열 그룹에 대응된다. 적절한 열 그룹이 삭제되었을 때, 최적의 부호화 성능이 유지될 수 있다. 따라서, 해당 열 그룹이 삭제되었을 때 부호화 성능이 가장 우수하게 유지되는 열 그룹이 선택된다. 또한 선택된 열 그룹에 대응되는 정보 비트 그룹을 단축하도록 단축 패턴을 정의한다. 이때 패리티 검사 행렬의 형태는 도 1의 패리티 검사 행렬이나, 도 6b의 패리티 검사 행렬에서 '제1패리티 검사 행렬'을 기반으로 한다.
[단계 3] 본 발명은 단축되는 비트들 또는 단축되는 비트 그룹들을 기반으로 제1패리티 비트들에 대하여 천공 패턴을 결정한다. 상기 <수학식 37>에 따라 천공 비트 개수를 결정하고, 천공 비트 개수에 대응되는 패리티 비트 그룹들 개수만큼 천공할 패리티 비트 그룹을 선택한다. 즉,
Figure PCTKR2012007538-appb-I000566
개 비트 그룹이 단축된 경우,
Figure PCTKR2012007538-appb-I000567
개 비트가 단축된 것이므로,
Figure PCTKR2012007538-appb-I000568
개의 패리티 비트 그룹이 천공되어야 한다. 이에 따라, 본 발명은 패리티 검사 행렬에서 천공이 되어도 우수한 성능을 보장할 수 있는 패리티 부분(part)의
Figure PCTKR2012007538-appb-I000569
개의 열 그룹들에 대응되는 패리티 비트 그룹들을 선택하고, 상기 패리티 검사 행렬에서 패리티의 선택된 열 그룹들에 대응되는 패리티 비트 그룹을 천공하도록 천공 패턴을 정의한다. 상기 패리티 검사 행렬 내의 패리티 부분의 열 그룹들은 패리티 비트 그룹들 내의 비트들에 대응되는 패리티 부분의 열들을 의미한다. 이때, 패리티 검사 행렬의 행 차수(row degree)가 일정하도록
Figure PCTKR2012007538-appb-I000570
개의 서브 열 그룹들이 선택된다. 이때 패리티 검사 행렬의 형태는 도 1의 패리티 검사 행렬이나, 도 6b의 패리티 검사 행렬에서 '제1패리티 검사 행렬'을 기반으로 한다.
[단계 4] 본 발명은 모든 비트 그룹들이 선택될 때까지 상기 단계 2 및 상기 단계 3을 반복한다.
[단계 5] 상기에서 구한 단축 패턴과 제1패리티 비트들에 대한 천공 패턴을 기반으로 제2패리티 비트들에 대한 천공 패턴을 결정하도록 한다.
상기 패리티 검사 행렬의 패리티 부분 행렬의 열 그룹은, 상기 도 5a 및 상기 도5b, 상기 도 7a 및 상기 도 7b의 패리티 비트 그룹 내의 비트들에 대응되는 패리티 검사 행렬의 열들로 구성된 그룹을 의미한다.
이하, 본 발명은 상기 도 1의 구조를 갖는 다수의 패리티 검사 행렬을 위해 상술한 바와 같이 정의된 단축 패턴 및 천공 패턴의 예들을 설명한다.
본 발명의 제1실시 예에 따라, 상기 <표 7>과 같이
Figure PCTKR2012007538-appb-I000571
가 4320,
Figure PCTKR2012007538-appb-I000572
이 1/2,
Figure PCTKR2012007538-appb-I000573
가 1/4,
Figure PCTKR2012007538-appb-I000574
이 72인 패리티 검사 행렬을 기반으로 BPSK 또는 QPSK 변조 방식을 사용 하는 경우, 단축 패턴은 하기 <표 9>, 제1패리티 비트들의 천공 패턴은 하기 <표 10>, 제2패리티 비트들의 천공 패턴은 하기 <표 11>과 같이 정의될 수 있다.
표 9
Figure PCTKR2012007538-appb-T000009
상기
Figure PCTKR2012007538-appb-I000575
는 i번째로 단축되는 정보 비트 그룹의 인덱스를 의미한다. 즉, 0번째로 단축되는 정보 비트 그룹의 인덱스
Figure PCTKR2012007538-appb-I000576
는 5로서, 상기 <수학식 12>와 같이 정의되는
Figure PCTKR2012007538-appb-I000577
중에서 5번째 정보 비트 그룹인
Figure PCTKR2012007538-appb-I000578
가 0번째로, 다시 말해, 가장 먼저 단축된다. 상기 정보 비트 그룹은 상기 <수학식 12>로 부터 결정될 수 있다. 구체적인 값을 대입하면, 상기 <수학식 12>는 이하 <수학식 38>과 같이 나타낼 수 있다.
수학식 38
Figure PCTKR2012007538-appb-M000038
상기 <수학식 38>에서, 상기
Figure PCTKR2012007538-appb-I000579
는 j번째 정보 비트 그룹, 상기
Figure PCTKR2012007538-appb-I000580
는 BCH 부호어의 k번째 정보 비트, 상기
Figure PCTKR2012007538-appb-I000581
는 x를 초과하지 않는 최대 정수로서, 일 예로
Figure PCTKR2012007538-appb-I000582
은 2이고, 상기
Figure PCTKR2012007538-appb-I000583
는 BCH 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000584
은 정보 비트 그룹의 개수를 의미한다. 여기서, 상기
Figure PCTKR2012007538-appb-I000585
은
Figure PCTKR2012007538-appb-I000586
로서,
Figure PCTKR2012007538-appb-I000587
에 따라 달라질 수 있다.
표 10
Figure PCTKR2012007538-appb-T000010
상기
Figure PCTKR2012007538-appb-I000588
는 i번째로 천공되는 제1패리티 비트 그룹의 인덱스를 의미한다. 즉, 0번째로 천공되는 제1패리티 비트 그룹의 인덱스
Figure PCTKR2012007538-appb-I000589
는 1로서, 상기 <수학식 28> 또는 상기 <수학식 31>로 표현되는 패리티 비트 그룹
Figure PCTKR2012007538-appb-I000590
들 중 1번째 제1패리티 비트 그룹인
Figure PCTKR2012007538-appb-I000591
이 0번째로, 다시 말해, 가장 먼저 천공된다. 여기서, 상기 패리티 비트 그룹은 상기 <수학식 28> 내지 <수학식 31>에 의해 결정될 수 있다.
표 11
Figure PCTKR2012007538-appb-T000011
상기
Figure PCTKR2012007538-appb-I000592
는 i번째로 천공되는 제2패리티 비트 그룹의 인덱스를 의미한다. 즉, 0번째로 천공되는 제2패리티 비트 그룹의 인덱스
Figure PCTKR2012007538-appb-I000593
는 16로서, 상기 <수학식 29> 또는 상기 <수학식 33>으로 표현되는 패리티 비트 그룹 들 중 16번째 제2패리티 비트 그룹인
Figure PCTKR2012007538-appb-I000595
가 0번째로, 다시 말해, 가장 먼저 천공된다.
상술한 바와 같이, 상기 도 1의 패리티 검사 행렬의 구조, 또는, 상기 도 6b의 '제1패리티 검사 행렬' 부분만을 기반으로 부호화할 경우, 상기 제1패리티 비트들만을 사용하므로, 본 발명의 제2실시 예에 따라, 상기 <표 3>과 같이
Figure PCTKR2012007538-appb-I000596
이 4320,
Figure PCTKR2012007538-appb-I000597
이 1/2인 패리티 검사 행렬을 기반으로 BPSK 또는 QPSK 변조 방식을 사용하는 경우, 또는, 상기 <표 7>의 제1패리티 검사 행렬을 기반으로 부호화하는 경우, 단축 패턴은 상기 <표 9>, 패리티 비트들의 천공 패턴은 상기 <표 10> 과 같이 정의될 수 있다.
또한, 상술한 바와 같이, 상기 도 6b의 패리티 검사 행렬의 구조를 사용하지만 제1패리티 비트들 및 제2패리티 비트들을 구분하지 아니하는 경우, 상기 <표 10> 및 상기 <표 11>을 모두 포함하는, 상기 <수학식 34> 또는 상기 <수학식 36>에 따라 패리티 비트 그룹이 표현되는, 하기 <표 12>과 같은 단일한 천공 패턴이 정의될 수 있다. 하기 <표 12>에 따르면, 상기 제2 패리티 비트들을 우선적으로 천공하고, 제1패리티 비트들은 제2패리티 비트들이 다 천공된 후에 천공하도록 천공 패턴이 정의된다.
표 12
Figure PCTKR2012007538-appb-T000012
본 발명의 다른 실시 예에 따라, 상기 <표 7>과 같이
Figure PCTKR2012007538-appb-I000598
이 4320,
Figure PCTKR2012007538-appb-I000599
이 1/2,
Figure PCTKR2012007538-appb-I000600
가 1/4,
Figure PCTKR2012007538-appb-I000601
이 72인 패리티 검사 행렬을 기반으로 BPSK 또는 QPSK 변조 방식을 사용하는 경우, 단축 패턴은 상기 <표 13>, 제1패리티 비트들의 천공 패턴은 상기 <표 14>, 제2패리티 비트들의 천공 패턴은 상기 <표 15>와 같이 정의될 수 있다. 이때, 상기 <표 8>의 인덱스 값을 기반으로 부호화가 수행될 수 있다.
표 13
Figure PCTKR2012007538-appb-T000013
상기
Figure PCTKR2012007538-appb-I000602
는 i번째로 단축되는 정보 비트 그룹의 인덱스를 의미한다. 즉, 0번째로 단축되는 정보 비트 그룹의 인덱스
Figure PCTKR2012007538-appb-I000603
는 9로서, 상기 <수학식 12>와 같이 정의되는
Figure PCTKR2012007538-appb-I000604
중에서 9번째 정보 비트 그룹인
Figure PCTKR2012007538-appb-I000605
가 0번째로, 다시 말해, 가장 먼저 단축된다. 상기 <표 13>에서, 상기 부호율 1/2는 제1LDPC 부호어의 부호율을 나타내는 것으로, 제2LDPC 부호율을 지칭하는 경우에는 1/4로 표현될 수 있다.
표 14
Figure PCTKR2012007538-appb-T000014
상기
Figure PCTKR2012007538-appb-I000606
는 i번째로 천공되는 제1패리티 비트 그룹의 인덱스를 의미한다. 즉, 0번째로 천공되는 제1패리티 비트 그룹의 인덱스
Figure PCTKR2012007538-appb-I000607
는 1로서, 상기 <수학식 28> 또는 상기 <수학식 31>로 표현되는 패리티 비트 그룹
Figure PCTKR2012007538-appb-I000608
들 중 21번째 제1패리티 비트 그룹인
Figure PCTKR2012007538-appb-I000609
이 0번째로, 다시 말해, 가장 먼저 천공된다. 상기 <표 14>에서, 상기 부호율 1/2는 제1LDPC 부호어의 부호율을 나타내는 것으로, 제2LDPC 부호율을 지칭하는 경우에는 1/4로 표현될 수 있다.
표 15
Figure PCTKR2012007538-appb-T000015
상기
Figure PCTKR2012007538-appb-I000610
는 i번째로 천공되는 제2패리티 비트 그룹의 인덱스를 의미한다. 즉, 0번째로 천공되는 제2패리티 비트 그룹의 인덱스
Figure PCTKR2012007538-appb-I000611
는 0으로서, 상기 <수학식 29> 또는 상기 <수학식 33>으로 표현되는 패리티 비트 그룹
Figure PCTKR2012007538-appb-I000612
들 중 0번째 제2패리티 비트 그룹인
Figure PCTKR2012007538-appb-I000613
가 0번째로, 다시 말해, 가장 먼저 천공된다. 상기 <표 15>와 같은 천공 패턴은 2번째 패리티 그룹이 순서대로 천공 되도록 정의하고 있다. 이는 본 발명에서 명시한 패리티 검사 행렬을 사용할 경우, 즉, 상기 도 6의 제2패리티 검사 행렬의 제6부분 행렬의 형태가 2중 대각 구조이기 때문이다.
도 16는 본 발명의 실시 예에 따른 통신/방송 시스템의 성능을 도시하고 있다. 상기 도 16는 0개 비트를 단축하고, 3320개 비트를 천공할 경우의 다양한 천공 패턴에 대한 FER(Frame Error Rate) 성능을 도시하고 있다. 상기 도 16에 도시되 바와 같이, 다양한 형태의 천공 패턴 대비할 때, 상기 <표 15>의 천공 패턴을 사용할 경우가 우수한 성능을 보장함을 알 수 있다.
상술한 바와 같이, 상기 도 1의 패리티 검사 행렬의 구조, 또는, 상기 도 6b의 '제1패리티 검사 행렬' 부분만을 기반으로 부호화할 경우, 상기 제1패리티 비트들만을 사용하므로, 본 발명의 제2실시 예에 따라, 상기 <표 3>과 같이
Figure PCTKR2012007538-appb-I000614
이 4320,
Figure PCTKR2012007538-appb-I000615
이 1/2인 패리티 검사 행렬을 기반으로 BPSK 또는 QPSK 변조 방식을 사용하는 경우, 또는, 상기 <표 7>의 제1패리티 검사 행렬을 기반으로 부호화하는 경우, 단축 패턴은 상기 <표 13>, 패리티 비트들의 천공 패턴은 상기 <표 14> 과 같이 정의될 수 있다.
또한, 상술한 바와 같이, 상기 도 6b의 패리티 검사 행렬의 구조를 사용하지만 제1패리티 비트들 및 제2패리티 비트들을 구분하지 아니하는 경우, 상기 <표 14> 및 상기 <표 15>를 모두 포함하고, 상기 <수학식 34> 또는 상기 <수학식 36>에 따라 패리티 비트 그룹이 표현되는, 하기 <표 16>과 같은 단일한 천공 패턴이 정의될 수 있다. 하기 <표 16>에 따르면, 상기 제2패리티 비트들을 우선적으로 천공하고, 제1패리티 비트들은 제2패리티 비트들이 다 천공된 후에 천공하도록 천공 패턴이 정의된다.
표 16
Figure PCTKR2012007538-appb-T000016
본 발명의 다른 실시 예에 따라, BPSK 및 QPSK 변조 방식 외의 다른 변조 방식을 사용하는 경우라도, 상기 <표 13>, 상기 <표 14>, 상기 <표 15>, 상기 <표 16>의 단축 패턴 및 천공 패턴이 적용될 수 있다.
본 발명의 다른 실시 예에 따라, 상기 <표 7>과 같이
Figure PCTKR2012007538-appb-I000616
이 4320,
Figure PCTKR2012007538-appb-I000617
이 1/2,
Figure PCTKR2012007538-appb-I000618
가 1/4,
Figure PCTKR2012007538-appb-I000619
이 72인 패리티 검사 행렬을 사용하는 경우, 제2패리티 비트들의 천공 패턴은 하기 <표 17>과 같이 정의될 수 있다. 이때, 단축 패턴은 상기 <표 13>, 제1패리티 비트들의 천공 패턴은 상기 <표 14>와 같이 정의될 수 있다.
표 17
Figure PCTKR2012007538-appb-T000017
상기
Figure PCTKR2012007538-appb-I000620
는 i번째로 천공되는 제2패리티 비트 그룹의 인덱스를 의미한다. 즉, 0번째로 천공되는 제2패리티 비트 그룹의 인덱스
Figure PCTKR2012007538-appb-I000621
는 16으로서, 상기 <수학식 29> 또는 상기 <수학식 33>으로 표현되는 패리티 비트 그룹
Figure PCTKR2012007538-appb-I000622
들 중 0번째 제2패리티 비트 그룹인
Figure PCTKR2012007538-appb-I000623
이 0번째로, 다시 말해, 가장 먼저 천공된다. 상기 <표 17>에서, 상기 부호율 1/2는 제1LDPC 부호어의 부호율을 나타내는 것으로, 제2LDPC 부호율을 지칭하는 경우에는 1/4로 표현될 수 있다.
이하 도 17은 다양한 길이의 단축 길이 및 천공 길이에 대하여, 제1패리티 비트들에 대하여서 상기 <표 14>와 같은 천공 패턴을 사용하고, 제2패리티 비트들에 대하여 상기 <표 15>와 같은 천공 패턴을 사용하였을 경우 및 제1패리티 비트들에 대하여서는 상기 <표 14>와 같은 천공 패턴을 사용하고, 제2패리티 비트들에 대하여 상기 <표 17>과 같은 천공 패턴을 사용하였을 경우에 대한 성능을 도시하고 있다. 상기 도 17에서, 'case1'은 입력 비트의 길이
Figure PCTKR2012007538-appb-I000624
가 1344, 전송되는 패리티 비트의 개수가 2890인 경우를, 'case2'는 입력 비트의 길이
Figure PCTKR2012007538-appb-I000625
가 796, 전송되는 패리티 비트의 개수가 2927인 경우이다. 상기 도 17에 도시된 바와 같이, 제2패리티 비트들의 천공 패턴을 상기 <표 17>과 같이 정의한 경우의 성능이 우수함을 알 수 있다.
상술한 바와, 같이 상기 도 1의 패리티 검사 행렬의 구조, 또는, 상기 도 6b의 '제1패리티 검사 행렬' 부분만을 기반으로 부호화하는 경우, 상기 제1패리티 비트들만을 사용하므로, 본 발명의 제2실시 예에 따라, 상기 <표 3>과 같이
Figure PCTKR2012007538-appb-I000626
이 4320,
Figure PCTKR2012007538-appb-I000627
이 1/2인 패리티 검사 행렬을 기반으로 BPSK 또는 QPSK 변조 방식을 사용하는 경우, 또는, 상기 <표 7>의 제1패리티 검사 행렬을 기반으로 부호화하는 경우, 단축 패턴은 상기 <표 13>, 패리티 비트들의 천공 패턴은 상기 <표 14> 과 같이 정의될 수 있다.
또한, 상술한 바와 같이, 상기 도 6b의 패리티 검사 행렬의 구조를 사용하지만 제1패리티 비트들 및 제2패리티 비트들을 구분하지 아니하는 경우, 즉, 상기 <수학식 34> 내지 <수학식 36>에서 정의한 바와 같이 패리티 비트 그룹을 정의할 경우, 상기 <표 14> 및 상기 <표 17>을 모두 포함하는 하기 <표 18>과 같은 단일한 천공 패턴을 정의할 수 있다. 하기 <표 18>에 따르면, 상기 제2패리티 비트들을 우선적으로 천공하고, 제1패리티 비트들은 제2패리티 비트들이 다 천공된 후에 천공하도록 정의된다.
표 18
Figure PCTKR2012007538-appb-T000018
이하, 본 발명은 상기 도 2의 구성을 참고하여 상기 <표 9> 내지 상기 <표 12>같은 단축 패턴 및 천공 패턴, 또는, 상기 <표 13> 내지 상기 <표 18>같은 단축 패턴 및 천공 패턴을 이용하여 그룹 단위의 단축 및 천공을 수행하는 과정을 설명한다.
상기 제어부(202)는 상기 제로패딩부(204)로 BCH 정보 비트들의 길이
Figure PCTKR2012007538-appb-I000628
의 값 및 정보 비트들 길이
Figure PCTKR2012007538-appb-I000629
의 값을 제공한다. 또한, 상기 제어부(202)는 천공될 비트 개수 또는 천공될 패리티 비트 그룹 개수를 결정하고, 상기 천공부(210)로 천공될 비트 개수 또는 천공될 패리티 비트 그룹 개수를 통지한다. 또한, 상기 제어부(202)는 제1패리티 검사 행렬만 사용할지 제2패리티 검사 행렬을 사용할지 통지한다. 상기 ‘통지’의 방법은 여러 가지가 존재할 수 있다. 예를 들어, 입력되는 정보어의 비트가 정해진 Kth값보다 작을 경우, 제1패리티 검사 행렬만 사용되며, Kth값 보다 클 경우 제2패리티 검사 행렬이 사용될 수 있다.
상기 제로패딩부(204)는 상기
Figure PCTKR2012007538-appb-I000630
의 값 및 상기
Figure PCTKR2012007538-appb-I000631
의 값과 상기 <표 9> 또는 상기 <표 13>과 같은 단축 패턴들에 따라 해당 위치들에 적어도 비트들을 0으로 패딩 하고, 나머지 위치들에 상기 정보 비트들의 각 비트를 매핑한다. 구체적으로, 상기 제로패딩부(204)는 하기 <수학식 39>과 같이 모든 비트들이 0으로 패딩될 정보 비트 그룹의 개수를 결정한다.
수학식 39
Figure PCTKR2012007538-appb-M000039
상기 <수학식 39>에서, 상기
Figure PCTKR2012007538-appb-I000632
는 모든 비트들이 0으로 패딩될 정보 비트 그룹의 개수, 상기
Figure PCTKR2012007538-appb-I000633
는 BCH 정보 비트들의 개수, 상기
Figure PCTKR2012007538-appb-I000634
는 정보 비트들의 개수, 상기
Figure PCTKR2012007538-appb-I000635
은 정보 비트 그룹에 포함되는 비트 개수를 의미한다. 예를 들어, 하나의 그룹에 72개의 비트들이 포함되는 경우, 상기
Figure PCTKR2012007538-appb-I000636
은 72이다.
즉,
Figure PCTKR2012007538-appb-I000637
개의 정보 비트 그룹
Figure PCTKR2012007538-appb-I000638
,
Figure PCTKR2012007538-appb-I000639
, …,
Figure PCTKR2012007538-appb-I000640
에 대하여, 그룹들의 모든 비트들이 0으로 패딩된다. 다시 말해, 상기 제로패딩부(204)는 정보 비트 그룹
Figure PCTKR2012007538-appb-I000641
,
Figure PCTKR2012007538-appb-I000642
, …,
Figure PCTKR2012007538-appb-I000643
에 포함되는 모든 비트들의 값을 0으로 설정한다. 그리고, 상기 제로패딩부(204)는 정보 비트 그룹
Figure PCTKR2012007538-appb-I000644
에서
Figure PCTKR2012007538-appb-I000645
개 비트들을 추가적으로 패딩한다. 예를 들어, 상기 정보 비트 그룹
Figure PCTKR2012007538-appb-I000646
에서 0으로 패딩되는 비트들은 전단 또는 후단
Figure PCTKR2012007538-appb-I000647
개 비트들일 수 있다. 그리고, 상기 제로패딩부(204)는 BCH 정보 비트들 중에서 패딩되지 아니한 비트 위치들에
Figure PCTKR2012007538-appb-I000648
개의 정보 비트들을 순차적으로 매핑한다. 여기서, 단축 패턴을 나타내는
Figure PCTKR2012007538-appb-I000649
는 부호율, 변조 방식, 단축 및 천공 비율에 따라 결정되는 값으로, 상기 <표 9> 또는 상기 <표 13>에 정의된 바와 같다. 상술한 단축 패턴은 송신단에 의해 결정되거나 또는 미리 메모리에 저장되어 있을 수 있다. 여기서, 상기
Figure PCTKR2012007538-appb-I000650
는 상기 <수학식 12>에 나타난 j번째 비트 그룹을 의미한다.
하나의 정보 비트 그룹에 포함되는 비트 개수
Figure PCTKR2012007538-appb-I000651
이 입력되는 정보 비트들 개수보다 크거나 같은 경우, 마지막 단축 순서의 그룹에 대응되는 패리티 검사 행렬의 열 그룹의 차수는 큰 것이 바람직하다. 그러므로, 마지막 단축 순서의 그룹
Figure PCTKR2012007538-appb-I000652
으로 할 수 있다. 상기
Figure PCTKR2012007538-appb-I000653
은 정보 비트 그룹 개수를 의미하며,
Figure PCTKR2012007538-appb-I000654
은
Figure PCTKR2012007538-appb-I000655
이다. 이 경우, 상기 제로패딩부(204)는 다음과 같이 동작한다. 상기 제로패딩부(204)는 하기 <수학식 40>와 같이 모든 비트들이 0으로 패딩될 그룹의 개수를 결정한다.
수학식 40
Figure PCTKR2012007538-appb-M000040
상기 <수학식 40>에서, 상기
Figure PCTKR2012007538-appb-I000656
는 정보 비트들의 개수, 상기
Figure PCTKR2012007538-appb-I000657
은 하나의 정보 비트 그룹에 포함되는 비트 개수, 상기
Figure PCTKR2012007538-appb-I000658
는 모든 비트들이 0으로 패딩될 정보 비트 그룹의 개수, 상기
Figure PCTKR2012007538-appb-I000659
은 비트 그룹 개수, 상기
Figure PCTKR2012007538-appb-I000660
는 BCH 정보 비트들의 개수를 의미한다.
즉,
Figure PCTKR2012007538-appb-I000661
개의 정보 비트 그룹
Figure PCTKR2012007538-appb-I000662
,
Figure PCTKR2012007538-appb-I000663
, …,
Figure PCTKR2012007538-appb-I000664
에 대하여, 그룹들의 모든 비트들이 0으로 패딩된다. 다시 말해, 상기 제로패딩부(204)는
Figure PCTKR2012007538-appb-I000665
개의 정보 비트 그룹
Figure PCTKR2012007538-appb-I000666
,
Figure PCTKR2012007538-appb-I000667
, …,
Figure PCTKR2012007538-appb-I000668
에 포함되는 모든 비트들의 값을 0으로 설정한다. 만일,
Figure PCTKR2012007538-appb-I000669
가
Figure PCTKR2012007538-appb-I000670
와 동일한 경우, 상기 제로패딩부(204)는 정보 비트 그룹
Figure PCTKR2012007538-appb-I000671
에 포함되는
Figure PCTKR2012007538-appb-I000672
개 정보 비트들을 0으로 패딩한다. 예를 들어, 상기 정보 비트 그룹
Figure PCTKR2012007538-appb-I000673
에서 0으로 패딩되는 비트들은 전단 또는 후단
Figure PCTKR2012007538-appb-I000674
개 비트들일 수 있다. 반면,
Figure PCTKR2012007538-appb-I000675
가
Figure PCTKR2012007538-appb-I000676
와 동일하지 아니하면, 상기 제로패딩부(204)는 정보 비트 그룹
Figure PCTKR2012007538-appb-I000677
에 포함되는
Figure PCTKR2012007538-appb-I000678
개 비트들을 0으로 패딩한다. 예를 들어, 상기 그룹
Figure PCTKR2012007538-appb-I000679
에서 0으로 패딩되는 비트들은 전단 또는 후단
Figure PCTKR2012007538-appb-I000680
개 비트들일 수 있다. 여기서, 단축 패턴을 나타내는
Figure PCTKR2012007538-appb-I000681
는 부호율, 변조 방식, 단축 및 천공 비율에 따라 결정되는 값으로, 상기 <표 9> 및 상기 <표 13>에 정의된 바와 같다. 여기서, 상기
Figure PCTKR2012007538-appb-I000682
는 상기 <수학식 12>에 나타난 j번째 비트 그룹을 의미한다.
상기 천공부(210)는 주어진 천공 비트의 개수
Figure PCTKR2012007538-appb-I000683
에 대하여 하기 <수학식 41>와 같이 그룹 내의 모든 패리티 비트들이 천공될 패리티 비트 그룹 개수를 결정한다. 상기 패리티 비트 그룹은 제1패리티 비트 그룹 내지 제2패리티 비트 그룹을 포함한다.
수학식 41
Figure PCTKR2012007538-appb-M000041
상기 <수학식 41>에서, 상기
Figure PCTKR2012007538-appb-I000684
는 모든 패리티 비트들이 천공될 패리티 비트 그룹들의 개수, 상기
Figure PCTKR2012007538-appb-I000685
는 천공 비트들의 개수, 상기
Figure PCTKR2012007538-appb-I000686
은 하나의 패리티 비트 그룹에 포함되는 비트들의 개수, 상기
Figure PCTKR2012007538-appb-I000687
는 제2LDPC 부호어의 길이, 상기
Figure PCTKR2012007538-appb-I000688
는 LDPC 정보 비트들의 개수를 의미한다. 예를 들어, 하나의 패리티 비트 그룹에 72 비트들이 포함되는 경우, 상기
Figure PCTKR2012007538-appb-I000689
은 72이다.
상기
Figure PCTKR2012007538-appb-I000690
가 상기
Figure PCTKR2012007538-appb-I000691
보다 크거나 같을 경우, 상기 천공부(210)는 '제2패리티 비트 그룹'들의 모든 비트들을 천공하고, '제1패리티 비트 그룹'들을 상기 <표 10> 및 상기 <표 14>의 천공 패턴에 따라 천공한다. 반면, 상기
Figure PCTKR2012007538-appb-I000692
가 상기
Figure PCTKR2012007538-appb-I000693
보다 작을 경우, 상기 천공부(210)는 '제2패리티 비트 그룹'들을 대상으로 상기 <표 11>, 상기 <표 15>, 상기 <표 17>의 천공 패턴에 따라 천공한다. 즉, 상기
Figure PCTKR2012007538-appb-I000694
가 상기
Figure PCTKR2012007538-appb-I000695
보다 크거나 같은 경우, '제2패리티 비트 그룹'이 먼저 천공되어야 하기 때문에, 상기 '제2패리티 비트 그룹' 내의 모든 패리티 비트들이 천공되고, '제1패리티 비트 그룹' 내의
Figure PCTKR2012007538-appb-I000696
개의 패리티 비트 그룹
Figure PCTKR2012007538-appb-I000697
에 포함된 모든 패리티 비트들을 천공한다. 그리고, 상기 천공부(210)는 제1패리티 비트 그룹
Figure PCTKR2012007538-appb-I000698
에서
Figure PCTKR2012007538-appb-I000699
개 비트들을 천공한다. 예를 들어, 상기 제1패리티 비트 그룹
Figure PCTKR2012007538-appb-I000700
에서 천공되는 비트들은 전단 또는 후단의
Figure PCTKR2012007538-appb-I000701
개 비트들일 수 있다.
반면, 상기
Figure PCTKR2012007538-appb-I000702
가 상기
Figure PCTKR2012007538-appb-I000703
보다 작은 경우, 상기 천공부(210)는
Figure PCTKR2012007538-appb-I000704
개의 제2패리티 비트 그룹
Figure PCTKR2012007538-appb-I000705
내의 모든 패리티 비트들을 천공한다. 그리고, 상기 천공부(210)는 제2패리티 비트 그룹 내의
Figure PCTKR2012007538-appb-I000706
패리티 그룹에서
Figure PCTKR2012007538-appb-I000707
개 비트들을 천공한다. 예를 들어, 상기 제2패리티 그룹 내의
Figure PCTKR2012007538-appb-I000708
패리티 그룹에서 천공되는 비트들은 상기 패리티 그룹의 전단 또는 후단의
Figure PCTKR2012007538-appb-I000709
개 비트들일 수 있다.
여기서, 천공 패턴을 나타내는 상기
Figure PCTKR2012007538-appb-I000710
는 부호율, 부호어 길이, 변조 방식, 천공 및 단축 비율에 따라 결정되는 값으로, 제1패리티 비트 그룹들의 천공 순서를 나타내며, 상기 <표 10>, 상기 <표 14>에 정의된 바와 같다. 또한, 상기 천공 패턴을 나타내는 상기
Figure PCTKR2012007538-appb-I000711
는 부호율, 부호어 길이, 변조 방식, 천공 및 단축 비율에 따라 결정되는 값으로, 제2패리티 비트 그룹들의 천공 순서를 나타내며, 상기 <표 11>, 상기 <표 15>, 상기 <표 17>에 정의된 바와 같다. 상술한 천공 패턴은 송신단에 의해 결정되거나 또는 미리 메모리에 저장되어 있을 수 있다. 여기서, 상기
Figure PCTKR2012007538-appb-I000712
은 상기 <수학식 28> 또는 상기 <수학식 31>에 나타낸 j번째 제1패리티 비트 그룹 또는 제1패리티 파트에서의 j번째 패리티 비트 그룹을 의미한다. 또한, 상기
Figure PCTKR2012007538-appb-I000713
는 상기 <수학식 29> 또는 상기 <수학식 32>에 나타난 j번째 제1패리티 비트 그룹 또는 제1패리티 파트에서의 j번째 패리티 비트 그룹을 의미한다.
또한, 상기 천공부(210)는 상기 제로 패딩부(204)에서 패딩한 0 비트를 제거 할 수 있다. 본 발명은 단축과 천공을 모두 고려하여 설명하였으나, 단축 및 천공은 독립적으로 수행될 수 있다.
상기에서 언급한 바와 같이, 상기 <수학식 34> 또는 상기 <수학식 35>에서 나타낸 바와 같이, 제1패리티 비트 그룹과 제2패리티 비트 그룹으로 구분하지 않고 패리티 비트 그룹이 정의될 수 있다. 이 경우, 상기 천공부(210)은 다음과 같이 동작한다.
상기 천공부(210)는 주어진 천공 비트의 개수
Figure PCTKR2012007538-appb-I000714
에 대하여 상기 <수학식 41>와 같이 천공될 그룹 개수를 결정한다. 상기 천공부(210)는 상기
Figure PCTKR2012007538-appb-I000715
개의 패리티 비트 그룹
Figure PCTKR2012007538-appb-I000716
에 포함된 모든 패리티 비트들을 천공한다. 그리고, 상기 천공부(210)는 그룹
Figure PCTKR2012007538-appb-I000717
에 포함된 비트들 중
Figure PCTKR2012007538-appb-I000718
개 비트들을 천공한다. 예를 들어, 상기 그룹
Figure PCTKR2012007538-appb-I000719
에서 천공되는 비트들은 전단
Figure PCTKR2012007538-appb-I000720
개 비트들일 수 있다. 여기서, 상기 천공 패턴인
Figure PCTKR2012007538-appb-I000721
는 부호율, 부호어 길이, 변조 방식, 천공 및 단축 비율에 따라 결정되는 값으로, 패리티 비트 그룹들의 천공 순서를 나타내며, 상기 <표 12>, 상기 <표 16>, 상기 <표 18>에 정의된 바와 같다.
상술한 바와 같이, 주어진 (
Figure PCTKR2012007538-appb-I000722
,
Figure PCTKR2012007538-appb-I000723
) 길이의 부호에 대하여
Figure PCTKR2012007538-appb-I000724
개 비트를 단축하고
Figure PCTKR2012007538-appb-I000725
개 비트를 천공할 때, 최적의 단축되는 비트들과 천공되는 비트들의 순서인 단축 패턴 및 천공 패턴을 결정하는 규칙은 다음과 같다.
BCH 부호와 LDPC 부호를 연접하여 사용할 경우, BCH 부호의 패리티 비트들이 존재하는 정보 비트 그룹에 포함된 BCH 부호의 패리티 비트들은 단축되지 아니함이 바람직하다. 그러므로, BCH 부호의 패리티 비트들을 포함하는 정보 비트 그룹은 가장 늦은 단축 순서를 가지며, 상기 BCH 부호의 패리티 비트들을 포함하는 정보 비트 그룹에서 단축되는 비트들의 개수는
Figure PCTKR2012007538-appb-I000726
개로 결정된다. 여기서, 상기
Figure PCTKR2012007538-appb-I000727
는
Figure PCTKR2012007538-appb-I000728
로 BCH 부호의 패리티 비트들은 상기 정보 비트 그룹과 동일한 크기의 그룹으로 나누었을 경우, 몇 개의 정보 비트 그룹에 모든 원소들이 BCH 부호의 패리티 비트들로 구성되어 있는지를 의미한다. 만일, BCH 부호의 패리티 비트의 개수가 상기 정보 비트 그룹의 비트의 개수 M 보다 크면, 2개 이상의 정보 비트 그룹들이 가장 늦은 단축 순서를 가질 수 있다. 상기 도 4의 경우, BCH 부호의 패리티 비트들은 맨 마지막 정보 비트 그룹에 포함된다. 상기 BCH 부호의 패리티 비트들의 위치는 부호율 및 부호의 크기에 따라 달라 질 수 있다.
이하, 본 발명은 이하 도 8을 참고하여 단축 과정을 설명한다. 도 8은 본 발명의 실시 예에 따른 통신/방송 시스템에서 패딩 절차를 도시하고 있다.
상기 도 8을 참고하면, 800단계에서, 상기 <수학식 39>과 같이
Figure PCTKR2012007538-appb-I000729
가 결정된다. 상기
Figure PCTKR2012007538-appb-I000730
는 모든 비트들이 0으로 패딩되는 비트 그룹의 개수이다. M이 72인 경우, LDPC 부호어 길이
Figure PCTKR2012007538-appb-I000731
는 4320이다. 802단계에서, 상기
Figure PCTKR2012007538-appb-I000732
개의 비트 그룹들(
Figure PCTKR2012007538-appb-I000733
,
Figure PCTKR2012007538-appb-I000734
, …,
Figure PCTKR2012007538-appb-I000735
) 내의 모든 비트들이 0으로 패딩된다. 상기
Figure PCTKR2012007538-appb-I000736
은 상기 <표 9> 및 상기 <표 13>에 정의된 정보 비트 그룹의 인덱스 값으로, 부호율과 변조 방식과 천공과 단축의 비율에 따라 달라지는 값이다. 804단계에서, 추가적으로, 비트 그룹
Figure PCTKR2012007538-appb-I000737
의 마지막 비트부터 (
Figure PCTKR2012007538-appb-I000738
)개 비트들이 0으로 패딩된다. 또는, 비트 그룹
Figure PCTKR2012007538-appb-I000739
의 첫 비트부터 (
Figure PCTKR2012007538-appb-I000740
)개 비트들이 0으로 패딩될 수 있다. 상기 804단계는 패딩될 비트 개수에 따라 생략될 수 있다. 예를 들어, ()가 0인 경우, 즉 패딩될 비트 개수가 M의 배수인 경우, 상기 804단계의 추가적인 패딩 단계는 생략될 수 있다. 806단계에서, 상기 패딩되지 아니한 비트 위치들에 입력되는 정보 비트들이 매핑된다.
예를 들어,
Figure PCTKR2012007538-appb-I000742
는 4320,
Figure PCTKR2012007538-appb-I000743
은 1/2이고, BPSK변조 방식을 사용할 경우, LDPC 비트 그룹의 개수는 30이며 하나의 정보 비트 그룹 내의 비트들의 개수는 72이다. 만약 입력되는 비트의 개수
Figure PCTKR2012007538-appb-I000744
는 1500이고, 입력되는 비트
Figure PCTKR2012007538-appb-I000745
이고, BCH 정보 비트 개수
Figure PCTKR2012007538-appb-I000746
가 2100인 경우, 상기 800단계에 의하여
Figure PCTKR2012007538-appb-I000747
는
Figure PCTKR2012007538-appb-I000748
이다. 상기 단계 802에 의하여 상기 <표 13>에서 정의한
Figure PCTKR2012007538-appb-I000749
를 사용할 경우, 8개의 비트 그룹들
Figure PCTKR2012007538-appb-I000750
, 즉,
Figure PCTKR2012007538-appb-I000751
의 모든 비트들이 0으로 패딩된다. 상기 804단계에 의하여,
Figure PCTKR2012007538-appb-I000752
, 즉,
Figure PCTKR2012007538-appb-I000753
의 마지막 비트들부터
Figure PCTKR2012007538-appb-I000754
개 비트들이 0으로 패딩된다. 상기 806단계에 의하여, 0으로 패딩되지 아니한 비트 위치들에 상기
Figure PCTKR2012007538-appb-I000755
들이 순차적으로 매핑된다.
이하, 본 발명은 이하 도 9를 참고하여 천공 과정을 설명한다. 도 9는 본 발명의 실시 예에 따른 통신/방송 시스템에서 천공 절차를 도시하고 있다.
상기 도 9를 참고하면, 900단계에서, 상기 <수학식 41>와 같이
Figure PCTKR2012007538-appb-I000756
가 결정된다. 이때, 천공되는 비트 개수
Figure PCTKR2012007538-appb-I000757
는 다양한 방법에 의해 결정될 수 있다. 902단계에서, 상기 도 1의 구조를 갖는 제1패리티 검사 행렬을 사용하는지 또는 상기 도 6b에 도시된 제2패리티 검사 행렬이 사용되는지 여부가 판단된다. 상기 제1패리티 검사 행렬을 사용하는 경우는 다양하게 존재하며, 상기 902단계의 구체적인 동작은 상기의 다양한 경우에 따라 변경 가능함은 당연하다. 예를 들어, 입력되는 정보어의 비트의 개수가 임의의 임계값 Kth보다 작을 경우, 제1패리티 검사 행렬을 사용하고, Kth보다 클 경우 제2패리티 검사 행렬을 사용하는 것으로 정의될 수 있다. 그러므로, 상기의 조건문은 Ki<Kth 여부를 판단하는 것으로 변경될 수 있다. 상기 902단계의 구체적인 동작의 일 예는 이하 도 11을 참고하여 설명된다.
상기 제1패리티 검사 행렬이 사용될 경우, 904단계로 진행하여, 정보 비트 그룹
Figure PCTKR2012007538-appb-I000758
내의 모드 비트들이 천공된다. 이어, 906단계에서, 정보 비트 그룹
Figure PCTKR2012007538-appb-I000759
의 마지막 비트부터
Figure PCTKR2012007538-appb-I000760
개의 비트들이 천공된다. 상기 제1패리티 검사 행렬만 사용할 경우, 상기 정보 비트 그룹
Figure PCTKR2012007538-appb-I000761
및
Figure PCTKR2012007538-appb-I000762
은 동일하다. 여기서, 천공 패턴을 나타내는 상기
Figure PCTKR2012007538-appb-I000763
는 부호율, 부호어 길이, 변조 방식, 천공 및 단축 비율에 따라 결정되는 값으로, 상기 <표 10> 및 <표 14>에 정의된 바와 같다.
상기 902단계에서, 상기 제1패리티 검사 행렬 사용하지 아니하고, 상기 제2패리티 검사 행렬이 사용될 경우, 908단계로 진행하여, 상기 900단계에서 결정된
Figure PCTKR2012007538-appb-I000764
가 상기 제2패리티 비트 그룹의 개수인
Figure PCTKR2012007538-appb-I000765
보다 큰 지 여부가 판단된다. 상기 908단계에서, 상기
Figure PCTKR2012007538-appb-I000766
이 상기
Figure PCTKR2012007538-appb-I000767
보다 크거나 같으면, 910단계가 진행되고, 상기
Figure PCTKR2012007538-appb-I000768
이 상기
Figure PCTKR2012007538-appb-I000769
보다 작으면, 916단계로 진행된다.
상기
Figure PCTKR2012007538-appb-I000770
이 상기
Figure PCTKR2012007538-appb-I000771
보다 크거나 같은 경우, 910단계에서, 상기 제2패리티 비트들 모두가 천공된다. 즉, 제2패리티 비트 그룹이 먼저 천공되어야 하므로, 제2패리티 비트 그룹 내의 모든 패리티 비트들이 천공된다. 이어, 912단계에서, 제1패리티 비트 그룹 내의 모든 비트들이 천공된다. 이어, 914단계에서, 제1패리티 비트 그룹
Figure PCTKR2012007538-appb-I000773
에서
Figure PCTKR2012007538-appb-I000774
개의 비트들이 천공된다. 천공되는
Figure PCTKR2012007538-appb-I000775
개의 비트들은 상기 제1패리티 비트 그룹
Figure PCTKR2012007538-appb-I000776
의 전단 또는 후단에 위치할 수 있다. 여기서, 천공 패턴을 나타내는 상기
Figure PCTKR2012007538-appb-I000777
는 부호율, 부호어 길이, 변조 방식, 천공 및 단축 비율에 따라 결정되는 값으로, 제1패리티 비트 그룹들의 천공 순서를 나타내며, 상기 <표 10>, 상기 <표 14>에 정의된 바와 같다
상기
Figure PCTKR2012007538-appb-I000778
이 상기
Figure PCTKR2012007538-appb-I000779
보다 작은 경우, 916단계에서, 제2패리티 비트 그룹
Figure PCTKR2012007538-appb-I000780
내의 모든 비트들이 천공된다. 이어, 918단계에서, 제2패리티 비트 그룹
Figure PCTKR2012007538-appb-I000781
에서
Figure PCTKR2012007538-appb-I000782
개의 비트들이 천공된다. 천공되는
Figure PCTKR2012007538-appb-I000783
개의 비트들은 상기 제2패리티 비트 그룹
Figure PCTKR2012007538-appb-I000784
의 전단 또는 후단에 위치할 수 있다. 여기서, 천공 패턴을 나타내는 상기
Figure PCTKR2012007538-appb-I000785
는 부호율, 부호어 길이, 변조 방식, 천공 및 단축 비율에 따라 결정되는 값으로, 상기 <표 11>, 상기 <표 15>, 상기 <표 17>에 정의된 바와 같다.
상기 도 9에 도시된 실시 예에서, 상기 908단계는
Figure PCTKR2012007538-appb-I000786
을 이용하여 제2패리티 비트들의 개수 및 천공될 비트들의 개수를 비교하는 단계이다. 하지만, 상기 908단계는
Figure PCTKR2012007538-appb-I000787
를 이용하여 제2패리티 비트들의 개수 및 천공될 비트들의 개수를 비교하는 단계로 대체될 수 있다.
또한, 상기 도 9에 도시된 천공 절차는 천공에 앞서 부호화 수행 시 패리티 검사 행렬의 형태를 결정하고, 결정된 패리티 검사 행렬을 이용하여 부호화가 수행되는 것을 전제한다. 즉, 부호화 시, 제1패리티 검사 행렬 또는 제2패리티 검사 행렬이 사용된다. 따라서, 상기 902단계에서, 상기 제1패리티 검사 행렬이 사용된 경우, 제2패리티 비트들은 생성되지 아니하였을 것이므로, 제2패리티 비트들에 대한 천공은 고려되지 아니한다.
하지만, 본 발명의 다른 실시 예에 따라, 부호화 시 언제나 제2패리티 검사 행렬이 사용될 수 있다. 이 경우, 상술한 천공 절차에서 제2패리티 비트들을 송신할지 여부를 판단한 후, 제2패리티 비트들을 송신하지 아니하는 경우, 모든 제2패리티 비트들이 천공되어야 한다. 이 경우, 상기 904단계에 앞서, 모든 제2패리티 비트들이 천공하는 단계가 추가될 수 있다. 또는, 이 경우, 본 발명의 다른 실시 예에 따라, 상기 902단계, 상기 904단계, 상기 906 단계가 생략될 수 있다. 이 경우, 상기 천공 절차는 도 10과 같다. 도 10에 도시된 실시 예는 상기 도 9에서 상기 902단계 내지 상기 906단계를 배제한 것이다. 즉, 상기 도 10의 1004단계는 상기 910단계와, 1006단계는 상기 912단계와, 1008단계는 상기 914단계와, 1010단계는 상기 916단계와, 1012단계는 상기 918단계와 동일하므로, 상세한 설명은 생략한다.
이하, 본 발명은 이하 도 11를 참고하여 사용될 패리티 검사 행렬을 판단하는 과정을 설명한다. 도 11은 본 발명의 실시 예에 따른 통신/방송 시스템에서 패리티 검사 행렬의 형태를 판단하는 절차를 도시하고 있다.
상기 도 11을 참고하면, 1100단계에서 AP(Additional Parity)가 사용되었는지 판단된다. n번째 프레임으로 전송하는 정보어 및 천공되지 아니한 패리티 비트들 외에 추가적인 패리티 비트를 n-1번째 프레임으로 전송하는 경우, 상기 추가적인 패리티 비트가 상기 AP를 의미한다. 상기 AP는 다이버시티 효과 및 부호화 이득을 위하여 사용될 수 있다. 구체적으로, 상기 AP는 상기 정보 비트들 및 상기 천공되지 아니한 패리티 비트들과 천공된 패리티 비트들 중 일부 비트들을 포함할 수 있다. 상기 AP의 사용 여부는 패리티 검사 행렬의 형태 판단에 사용되는 임계값의 크기를 결정한다. 예를 들어, 상기 AP는 제1패리티 비트들 중에서 천공된 비트들을 우선적으로 포함할 수 있다.
만일, 상기 AP가 사용되었으면, 1102단계로 진행하여, 입력되는 정보어의 비트의 개수 KI가 제1임계값 Kth1보다 작은지 판단한다. 상기 KI가 상기 Kth1보다 작으면, 1104단계에서, 제1패리티 검사 행렬을 기반으로 부호화됨이 판단된다. 여기서, 상기 제1패리티 검사 행렬을 기반으로 부호화함은 도 6a의 제1패리티 검사 행렬의 각 열 그룹의 0번째 열의 무게-1의 위치 또는 상기 도 1의 패리티 검사 행렬의 각 열 그룹의 0번째 열의 무게-1의 위치를 정의한 상기 <표 3>을 기반으로 부호화함을 의미한다. 상기 KI가 상기 Kth1보다 크거나 같으면, 1106단계에서, 제1패리티 검사 행렬을 기반으로 부호화됨이 판단된다. 여기서, 상기 제2패리티 검사 행렬을 기반으로 부호화함은 도 6a의 제2패리티 검사 행렬의 각 열 그룹의 0번째 열의 무게-1의 위치를 정의한 상기 <표 8>을 기반으로 부호화함을 의미한다.
반면, 상기 AP가 사용되지 아니하였으면, 1108단계로 진행하여, 입력되는 정보어의 비트의 개수 KI가 제2임계값 Kth2보다 작은지 판단한다. 여기서, 상기 제1패리티 검사 행렬을 기반으로 부호화함은 도 6a의 제1패리티 검사 행렬의 각 열 그룹의 0번째 열의 무게-1의 위치 또는 상기 도 1의 패리티 검사 행렬의 각 열 그룹의 0번째 열의 무게-1의 위치를 정의한 상기 <표 3>을 기반으로 부호화함을 의미한다. 상기 KI가 상기 Kth2보다 작으면, 1110단계에서, 제1패리티 검사 행렬을 기반으로 부호화됨이 판단된다. 상기 KI가 상기 Kth2보다 크거나 같으면, 1112단계에서, 제1패리티 검사 행렬을 기반으로 부호화됨이 판단된다. 여기서, 상기 제2패리티 검사 행렬을 기반으로 부호화함은 도 6a의 제2패리티 검사 행렬의 각 열 그룹의 0번째 열의 무게-1의 위치를 정의한 상기 <표 8>을 기반으로 부호화함을 의미한다.
이하 본 발명은 상술한 바와 같이 단축 및 천공을 수행하는 송신단 및 수신단의 동작 및 구성을 도면을 참고하여 상세히 설명한다.
도 12a 및 도 12b는 본 발명의 실시 예에 따른 통신/방송 시스템에서 송신단의 동작 절차를 도시하고 있다.
상기 도 12a 및 상기 도 12b를 참고하면, 상기 송신단은 1200단계에서 패딩될 비트 개수를 결정한다. 상기 패딩될 비트는 단축되는 비트로서, 부호화를 위한 입력 비트 개수, 즉, BCH 정보 비트 개수가 제공되는 정보 비트 개수보다 큰 때 발생한다. 즉, 상기 송신단은 상기 부호화를 위한 입력 비트 개수인 BCH 정보 비트 개수에서 정보 비트 개수를 감산함으로써, 상기 0으로 패딩될 비트 개수를 결정한다.
이어, 상기 송신단은 1202단계로 진행하여 단축 패턴을 결정한다. 즉, 상기 송신단은 미리 정의된 적어도 하나의 단축 패턴을 저장하고 있으며, 저장된 적어도 하나의 단축 패턴 중 현재 조건에 대응되는 단축 패턴을 선택한다. 예를 들어, 상기 단축 패턴은 부호어 길이, 부호율, 단축 및 천공 비율, 변조 방식 등에 따라 정의될 수 있다. 예를 들어, 적어도 하나의 단축 패턴은 정보 비트들을 일정 개수 단위로 분할한 비트 그룹 단위로 정의되어 있다. 예를 들어, 상기 적어도 하나의 단축 패턴은 상기 <표 9> 또는 상기 <표 13>을 포함할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 송신단은, 상기 단축 패턴을 미리 저장하지 아니하고, 현재 조건에 따라 상기 단축 패턴을 생성할 수 있다. 예를 들어, 상기 생성되는 단축 패턴은 상기 <표 9> 또는 상기 <표 13>을 포함할 수 있다.
상기 단축 패턴을 결정한 후, 상기 송신단은 1204단계로 진행하여 모든 비트들이 0으로 패딩될 비트 그룹 개수(Npad)를 결정한다. 상기 모든 비트들이 0으로 패딩될 비트 그룹은 모든 비트들이 단축될 비트 그룹을 의미한다. 즉, 상기 송신단은 상기 0으로 패딩될 비트 개수를 비트 그룹 당 비트 개수로 나누고, 나눗셈 결과보다 작은 최대 정수 값을 상기 Npad로 결정한다. 만일, 상기 정보 비트 개수가 하나의 비트 그룹에 포함되는 비트 개수보다 작은 경우, 상기 정보 비트들은 하나의 비트 그룹에 모두 포함될 수 있다. 따라서, 이 경우, 상기 Npad은 전체 비트 그룹 개수보다 1 작은 값이 된다.
이어, 상기 송신단은 1206단계로 진행하여 상기 Npad가 0보다 큰지 확인한다. 다시 말해, 상기 송신단은 상기 모든 비트들이 0으로 패딩될 비트 그룹이 적어도 하나 존재하는지 판단한다. 만일, 상기 Npad가 0보다 크지 아니한 경우, 상기 송신단은 이하 1208단계를 생략하고, 이하 1210단계로 진행한다.
반면, 상기 Npad이 0보다 크면, 상기 송신단은 1208단계로 진행하여 상기 1204단계에서 결정된 단축 패턴에 의해 지시되는 0번째 내지 Npad-1번째 비트 그룹들 내의 모든 비트들을 0으로 패딩한다. 이어, 상기 송신단은 1110단계로 진행하여 Npad번째 비트 그룹 내의 일부 비트들을 0 비트들로 설정한다. 이때, 상기 Npad번째 비트 그룹에서 상기 0 비트들로 설정되는 일부 비트들은 미리 정의된 규칙에 따라 선택된다. 예를 들어, 상기 0 비트들로 설정되는 일부 비트들은 상기 Npad번째 비트 그룹 전단 또는 후단의 일부 비트들일 수 있다. 단, 상기 0번째 내지 상기 Npad-1번째 비트 그룹들 내의 모든 비트들을 0으로 패딩함으로써 모든 비트들의 패딩이 완료된 경우, 상기 1210단계는 생략될 수 있다. 그리고, 상기 송신단은 1212단계로 진행하여 BCH 정보 비트들에서 패딩되지 아니한 비트 위치들에 정보 비트들을 매핑한다. 즉, 상기 송신단은 상기 1208단계 내지 상기 1212단계를 통해 상기 단축 패턴에 의해 지시되는 순서에 따른 비트 그룹들의 비트들을 패딩하고, 나머지 비트들의 위치에 상기 정보 비트들을 매핑한다.
이후, 상기 송신단은 1214단계로 진행하여 패딩된 정보 비트들에 대한, 즉, BCH 정보 비트들에 대한 부호화를 수행한다. 이때, 상기 송신단은 다수의 부호화 기법들을 연접하여 수행할 수 있다. 예를 들어, 상기 송신단은 BCH 부호화 및 LDPC 부호화를 순차적으로 수행할 수 있다. 이 경우, 상기 송신단은 상기 BCH 정보 비트들에 대한 BCH 부호화를 수행하고, LDPC 정보 비트들, 즉, 상기 BCH 부호화 결과 생성된 BCH 부호어에 대한 LDPC 부호화를 수행할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 송신단은 상기 BCH 정보 비트들, 즉, 상기 0으로 패딩된 정보 비트들에 대한 LDPC 부호화만을 수행할 수 있다. 상기 BCH 부호화 없이 상기 LDPC 부호화만 수행되는 경우, 상기 BCH 정보 비트들은 LDPC 정보 비트들로 지칭될 수 있다. 상기 패리티 검사 행렬을 이용함에 있어서, 상기 송신단은 상기 <수학식 5>, 상기 <수학식 7>, 상기 <수학식 23>, 상기 <수학식 24>에 나타난 바와 같이, 누적기의 주소 값을 이용할 수 있다.
본 발명의 다른 실시 예에 따라, 상기 송신단은 상기 1214단계에서 부호화를 수행하기에 앞서 상기 부호화에 사용할 패리티 검사 행렬의 형태를 확인할 수 있다. 즉, 본 발명의 실시 예에 따른 송신단은 2 이상의 패리티 검사 행렬들을 사용할 수 있다. 예를 들어, 상기 2 이상의 패리티 검사 행렬들은 상기 도 6b에 도시된 제1패리티 검사 행렬 및 제2패리티 검사 행렬을 포함한다. 이때, 상기 수신단은 상기 제1패리티 검사 행렬 및 상기 제2패리티 검사 행렬을 별도로 저장하고 있거나, 또는, 상기 제2패리티 검사 행렬만을 저장하고, 상기 제2패리티 검사 행렬로부터 상기 제1패리티 검사 행렬을 추출하여 사용할 수 있다. 예를 들어, 사용할 패리티 검사 행렬의 형태의 확인은 정보어의 길이, 부호화율 중 적어도 하나에 의해 판단될 수 있다. 예를 들어, 사용할 패리티 검사 행렬의 형태의 확인은 상기 도 10과 같은 과정을 통해 판단될 수 있다. 만일, 사용할 패리티 검사 행렬의 형태를 확인 과정이 수행되지 않는 경우, 상기 수신단은 더 큰 형태인 상기 제2패리티 검사 행렬을 이용하여 부호화를 하고, 추후 부호화율에 따라 제2패리티의 제거 여부를 판단할 수 있다.
상기 부호화를 수행한 후, 상기 송신단은 1216단계로 진행하여 천공될 비트 개수를 결정한다. 예를 들어, 상기 송신단은 단축된 비트 개수 및 부호화율에 관계된 값에 따라, 다시 말해, 천공 및 단축 비율에 따라 상기 천공될 비트 개수를 결정할 수 있다. 예를 들어, 상기 단축된 비트 개수 및 부호화율에 관계된 값은 상기 <수학식 37>과 같이 정의될 수 있다. 또한, 상기 송신단은 상기 패리티 검사 행렬의 구조 내지 입력 비트들의 개수를 고려하여 천공될 비트의 개수를 결정할 수 있다.
상기 천공될 비트 개수를 결정한 후, 상기 송신단은 1218단계로 진행하여 천공 패턴을 결정한다. 즉, 상기 송신단은 미리 정의된 적어도 하나의 천공 패턴을 저장하고 있으며, 저장된 적어도 하나의 천공 패턴 중 현재 조건에 대응되는 천공 패턴을 선택한다. 예를 들어, 상기 천공 패턴은 사용되는 패리티 검사 행렬의 형태, 부호어 길이, 부호율, 단축 및 천공 비율, 변조 방식 등에 따라 정의될 수 있다. 예를 들어, 적어도 하나의 천공 패턴은 패리티 비트들을 일정 개수 단위로 분할한 패리티 비트 그룹 단위로 정의된다. 예를 들어, 상기 적어도 하나의 천공 패턴은 상기 <표 10>, 상기 <표 11>, 상기 <표 12>, 상기 <표 14>, 상기 <표 15>, 상기 <표 16>, 상기 <표 17>, 상기 <표 18> 중 적어도 하나를 포함할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 송신단은, 상기 천공 패턴을 미리 저장하지 아니하고, 현재 조건에 따라 상기 천공 패턴을 생성할 수 있다. 예를 들어, 상기 생성되는 천공 패턴은 상기 <표 10>, 상기 <표 11>, 상기 <표 12>, 상기 <표 14>, 상기 <표 15>, 상기 <표 16>, 상기 <표 17>, 상기 <표 18> 중 적어도 하나를 포함할 수 있다.
이때, 상기 송신단은 사용되는 패리티 검사 행렬의 형태를 고려해야 한다. 예를 들어, 사용할 패리티 검사 행렬의 형태는 정보어의 길이, 부호화율 중 적어도 하나에 의해 판단될 수 있다. 예를 들어, 사용할 패리티 검사 행렬의 형태의 확인은 상기 도 10과 같은 과정을 통해 판단될 수 있다. 상기 사용되는 패리티 검사 행렬이 상기 도 6b에 도시된 제1패리티 검사 행렬인 경우, 상기 천공 패턴은 상기 <표 10> 또는 상기 <표 14>에 따라 결정된다. 반면, 상기 사용되는 패리티 검사 행렬이 상기 도 6b에 도시된 제2패리티 검사 행렬인 경우, 상기 천공 패턴은 상기 <표 12> 또는 상기 <표 16> 또는 상기 <표 18>에 따라 결정되거나, 또는, 상기 <표 10> 및 상기 <표 11>, 또는, 상기 <표 14> 및 상기 <표 15>, 또는, 상기 <표 14> 및 상기 <표 17>에 따라 결정된다. 상기 <표 10> 및 상기 <표 11>, 또는, 상기 <표 14> 및 상기 <표 15>, 또는 상기 <표 14> 및 상기 <표 17>에 따르는 경우, 상기 송신단은 상기 <표 11> 또는 상기 <표 15> 또는 상기 <표 17>에 따라 먼저 천공 패턴을 결정한 후, 천공될 비트가 잔존하는 경우, 상기 <표 10> 또는 상기 <표 14>에 따라 나머지 천공 패턴을 결정한다.
상기 천공 패턴을 결정한 후, 상기 송신단은 1220단계로 진행하여 모든 패리티 비트들이 천공될 패리티 비트 그룹 개수(Npunc_groups)를 결정한다. 즉, 상기 송신단은 상기 천공될 패리티 비트 개수를 패리티 비트 그룹 당 비트 개수로 나누고, 나눗셈 결과보다 작은 최대 정수 값을 상기 Npunc_groups로 결정한다. 만일, 상기 천공되지 아니할 비트 개수가 하나의 패리티 비트 그룹에 포함되는 비트 개수보다 작은 경우, 상기 천공되지 아니할 비트들은 하나의 패리티 비트 그룹에 모두 포함될 수 있다. 따라서, 이 경우, 상기 Npunc_groups은 전체 패리티 비트 그룹 개수보다 1 작은 값이 된다.
이어, 상기 송신단은 1222단계로 진행하여 상기 Npunc_groups이 0보다 큰지 확인한다. 다시 말해, 상기 송신단은 상기 모든 패리티 비트들이 천공될 패리티 비트 그룹이 적어도 하나 존재하는지 판단한다. 만일, 상기 Npunc_groups이 0보다 크지 아니한 경우, 상기 송신단은 이하 1224단계를 생략하고, 이하 1226단계로 진행한다.
반면, 상기 Npunc_groups이 0보다 크면, 상기 송신단은 1224단계로 진행하여 상기 1218단계에서 결정된 천공 패턴에 의해 지시되는 0번째 내지 Npunc_groups-1번째 패리티 비트 그룹들 내의 모든 패리티 비트들을 천공한다. 상기 1224단계를 상기 도 10의 천공 패턴 및 천공된 패리티 비트 결정 과정에 따라 다시 설명하면, 상기 1224단계에서 그룹 내의 모든 비트들이 천공되는 0번째 내지 Npunc_groups-1번째 패리티 비트 그룹은, Npunc_groups이 Qldpc2보다 크거나 같을 경우, 모든 제2패리티 비트 그룹과 제1패리티 비트 그룹의 일부 그룹(
Figure PCTKR2012007538-appb-I000788
)과 동일하다. 또한 Npunc_groups이 Qldpc2보다 작을 경우, 0번째 내지 Npunc_groups-1번째 패리티 비트 그룹은 제2패리티 비트 그룹의 일부 그룹 (
Figure PCTKR2012007538-appb-I000789
)과 동일하다.
이어, 상기 송신단은 1226단계로 진행하여 천공 패턴에 의해 지시되는 Npunc_groups번째 패리티 비트 그룹 내의 일부 비트들을 천공한다. 이때, 상기 Npunc_groups번째 패리티 비트 그룹에서 천공되는 일부 비트들은 미리 정의된 규칙에 따라 선택된다. 예를 들어, 상기 천공되는 일부 비트들은 상기 Npunc_groups번째 패리티 비트 그룹 내의 전단 또는 후단의 일부 비트들일 수 있다. 즉, 상기 송신단은 상기 1224단계 및 상기 1226단계를 통해 상기 천공 패턴에 의해 지시되는 순서에 따른 패리티 비트 그룹들 내의 비트들을 순차적으로 천공한다. 단, 상기 0번째 내지 상기 Npunc_groups-1번째 패리티 비트 그룹들 내의 모든 비트들을 천공함으로써 Npunc_groups개 비트들의 천공이 완료된 경우, 상기 1126단계는 생략될 수 있다. 상기 1224단계 및 상기 1126단계에서 천공하는 패리티 비트 그룹을 결정하는 구체적인 과정은 상기 도 9 또는 상기 도 10에 도시된 바와 같을 수 있다.
상기 1226단계를 상기 도 10의 천공 패턴 및 천공된 패리티 비트 결정 과정에 따라 다시 설명하면, 1226단계에서 그룹 내의 일부 비트들이 천공되는 Npunc_groups번째 패리티 비트 그룹은, Npunc_groups이 Qldpc2보다 크거나 같을 경우, 제1패리티 비트 그룹내의 그룹
Figure PCTKR2012007538-appb-I000790
와 동일하다. 또한, Npunc_groups이 Qldpc2보다 작을 경우, 상기 일부 비트들이 천공되는 Npunc_groups번째 패리티 비트 그룹은 제2패리티 비트 그룹내의 그룹
Figure PCTKR2012007538-appb-I000791
와 동일하다.
이어, 상기 송신단은 1228단계로 진행하여 부호화 수행 전에 패딩된 비트들을 제거한다. 다시 말해, 상기 송신단은 상기 1208단계 및 상기 1210단계에서 0으로 패딩된 비트들을 제거한다. 이후, 상기 송신단은 1230단계로 진행하여 천공 및 단축된 부호어를 송신한다.
도 13a 및 도 13b는 본 발명의 실시 예에 따른 통신/방송 시스템에서 수신단의 동작 절차를 도시하고 있다.
상기 도 13a 및 상기 도 13b를 참고하면, 상기 수신단은 1300단계에서 단축 및 천공된 부호어가 수신되는지 확인한다.
상기 단축 및 천공된 부호어가 수신되면, 상기 수신단은 1302단계로 진행하여 단축된 비트 개수를 결정한다. 상기 단축은 부호화를 위한 입력 비트 개수가 정보 비트 개수보다 큰 때 발생한다. 즉, 상기 수신단은 LDPC 부호어의 정보 비트 개수에서 수신된 천공 및 단축된 코드워드의 정보 비트 개수를 감산함으로써 0으로 패딩된 비트 개수를 결정한다.
이어, 상기 수신단은 1304단계로 진행하여 적용될 단축 패턴을 결정한다. 즉, 상기 수신단은 미리 정의된 적어도 하나의 단축 패턴을 저장하고 있으며, 저장된 적어도 하나의 단축 패턴 중 현재 조건에 대응되는 단축 패턴을 선택한다. 예를 들어, 상기 단축 패턴은 부호어 길이, 부호율, 단축 및 천공 비율, 변조 방식 등에 따라 정의될 수 있다. 예를 들어, 적어도 하나의 단축 패턴은 정보 비트들을 일정 개수 단위로 분할한 비트 그룹 단위로 정의되어 있다. 예를 들어, 상기 적어도 하나의 단축 패턴은 상기 <표 9> 또는 상기 <표 13>을 포함할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 수신단은, 상기 단축 패턴을 미리 저장하지 아니하고, 현재 조건에 따라 상기 단축 패턴을 생성할 수 있다. 예를 들어, 상기 생성된 단축 패턴은 상기 <표 9> 또는 상기 <표 13> 중 적어도 하나를 포함할 수 있다. 본 발명의 또 다른 실시 예에 따라, 상기 수신단은 별도의 시그널링을 통해 송신단으로부터 지시되는 단축 패턴을 사용할 수 있다.
상기 단축 패턴을 결정한 후, 상기 수신단은 1306단계로 진행하여 송신단에서 모든 비트들이 단축된 비트 그룹 개수(Npad)를 결정한다. 즉, 상기 수신단은 상기 패딩된 비트 개수를 비트 그룹 당 비트 개수로 나누고, 나눗셈 결과보다 작은 최대 정수 값을 상기 Npad로 결정한다. 만일, 상기 수신된 단축 및 천공된 코드워드 내의 정보 비트 개수가 하나의 비트 그룹에 포함되는 비트 개수보다 작은 경우, 상기 수신된 단축 및 천공된 코드워드 내의 적어도 하나의 정보 비트는 하나의 비트 그룹에 모두 포함될 수 있다. 따라서, 이 경우, 상기 Npad는 전체 비트 그룹 개수보다 1 작은 값이 된다.
이어, 상기 수신단은 1308단계로 진행하여 상기 Npad가 0보다 큰지 확인한다. 다시 말해, 상기 수신단은 상기 모든 비트들이 0으로 패딩된 비트 그룹이 적어도 하나 존재하는지 판단한다. 만일, 상기 Npad가 0보다 크지 아니한 경우, 상기 수신단은 이하 1310단계를 생략하고, 이하 1312단계로 진행한다. 이하, 단축된 LDPC 정보 비트들에 대응되는 LDPC 디코더 입력 값(decoder input value)들은 단축된 LDPC 정보 비트들을 나타내는 특정 값으로 설정된다. 예를 들어, 상기 LDPC 디코더 입력 값들은 LLR(Log Likelihood Ratio)에 기초하며, 상기 특정 값은 플러스 무한대(plus infinite) 또는 마이너스 무한대(minus infinite)일 수 있다.
반면, 상기 Npad가 0보다 크면, 상기 수신단은 1310단계로 진행하여 상기 1304단계에서 결정된 단축 패턴에 의해 지시되는 0번째 내지 Npad-1번째 비트 그룹들 내의 모든 정보 비트들에 대응되는 LDPC 디코더 입력 값을 송신단에서 단축된 LDPC 정보 비트를 나타내는 특정 값들로 설정한다.
이어, 상기 수신단은 1312단계로 진행하여 단축 패턴에 의해 지시되는 Npad번째 비트 그룹 내의 전단 또는 후단의 일부 정보 비트들에 대응되는 LDPC 디코더 입력 값을 송신단에서 단축된 LDPC 정보 비트를 나타내는 특정 값들로 설정한다.
그리고, 상기 수신단은 1314단계로 진행하여 0으로 패딩되지 아니한 정보 비트들에 대응되는 LDPC 디코더 입력 값들을 수신된 천공 및 단축된 부호어에 따른 값들로 설정한다. 예를 들어, 상기 복호화 입력 값이 LLR 값인 경우, 상기 0 비트를 나타내는 값은 0일 확률이 1이고 1일 확률이 0인 경 우의 LLR 값을 의미한다. 즉, 상기 수신단은 상기 1310단계 내지 상기 1314단계를 통해 송신단에서 부호화를 통해 생성한 LDPC 부호어 중 정보 비트들을 복원한다.
이후, 상기 수신단은 1316단계로 진행하여 부호화율 및 단축된 비트 개수에 관련된 값, 다시 말해, 천공 및 단축 비율에 따라 천공된 비트 개수를 결정한다. 예를 들어, 상기 부호화율 및 단축된 비트 개수에 관련된 값, 다시 말해, 상기 천공 및 단축 비율은 상기 <수학식 37>과 같이 정의될 수 있다.
상기 천공 비트 개수를 결정한 후, 상기 수신단은 1318단계로 진행하여 적용될 천공 패턴을 결정한다. 즉, 상기 수신단은 미리 정의된 적어도 하나의 천공 패턴을 저장하고 있으며, 저장된 적어도 하나의 천공 패턴 중 현재 조건에 대응되는 천공 패턴을 선택한다. 예를 들어, 상기 천공 패턴은 사용된 패리티 검사 행렬의 형태, 부호어 길이, 부호율, 단축 및 천공 비율, 변조 방식 등에 따라 정의될 수 있다. 예를 들어, 적어도 하나의 천공 패턴은 패리티 비트들을 일정 개수 단위로 분할한 패리티 비트 그룹 단위로 정의되어 있다. 예를 들어, 상기 적어도 하나의 천공 패턴은 상기 <표 10>, 상기 <표 11>, 상기 <표 12>, 상기 <표 14>, 상기 <표 15>, 상기 <표 16>, 상기 <표 17>, 상기 <표 18> 중 적어도 하나를 포함할 수 있다. 이때, 상기 수신단은 사용되는 패리티 검사 행렬의 형태를 고려해야 한다. 예를 들어, 사용할 패리티 검사 행렬의 형태는 정보어의 길이, 부호화율 중 적어도 하나에 의해 판단될 수 있다. 예를 들어, 사용할 패리티 검사 행렬의 형태의 확인은 상기 도 10과 같은 과정을 통해 판단될 수 있다. 상기 사용되는 패리티 검사 행렬이 상기 도 6b에 도시된 제1패리티 검사 행렬인 경우, 상기 천공 패턴은 상기 <표 10> 또는 상기 <표 14>에 따라 결정된다. 반면, 상기 사용되는 패리티 검사 행렬이 상기 도 6b에 도시된 제2패리티 검사 행렬인 경우, 상기 천공 패턴은 상기 <표 12> 또는 상기 <표 16> 또는 상기 <표 18>에 따라 결정되거나, 또는, 상기 <표 11> 및 상기 <표 10>의 조합 또는 상기 <표 14> 및 상기 <표 15>의 조합 또는 상기 <표 14> 및 상기 <표 17>의 조합에 따라 결정된다. 상기 <표 11> 및 상기 <표 10>의 조합 또는 상기 <표 14> 및 상기 <표 15>의 조합 또는 상기 <표 14> 및 상기 <표 17>의 조합에 따르는 경우, 상기 수신단은 상기 <표 11> 또는 상기 <표 15> 또는 상기 <표 17>에 따라 먼저 천공 패턴을 결정한 후, 천공 비트가 잔존하는 경우, 상기 <표 10> 또는 상기 <표 14>에 따라 나머지 천공 패턴을 결정한다. 본 발명의 다른 실시 예에 따라, 상기 수신단은, 상기 천공 패턴을 미리 저장하지 아니하고, 현재 조건에 따라 상기 천공 패턴을 생성할 수 있다. 예를 들어, 상기 생성된 천공 패턴은 상기 <표 10>, 상기 <표 11>, 상기 <표 12>, 상기 <표 14>, 상기 <표 15>, 상기 <표 16>, 상기 <표 17>, 상기 <표 18>, 상기 <표 12>, 상기 <표 16>, 상기 <표 18>, 상기 <표 10> 및 상기 <표 11>의 조합, 상기 <표 14> 및 상기 <표 15>의 조합, 상기 <표 14> 및 상기 <표 17>의 조합 중 적어도 하나를 포함할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 수신단은 별도의 시그널링을 통해 송신단으로부터 지시되는 천공 패턴을 사용할 수 있다.
상기 천공 패턴을 확인한 후, 상기 수신단은 1320단계로 진행하여 모든 패리티 비트들이 천공된 패리티 비트 그룹 개수(Npunc_groups)를 결정한다. 즉, 상기 수신단은 상기 천공된 패리티 비트 개수를 패리티 비트 그룹 당 비트 개수로 나누고, 나눗셈 결과보다 작은 최대 정수 값을 상기 Npunc_groups으로 결정한다. 만일, 상기 수신된 패리티 비트 개수가 하나의 패리티 비트 그룹에 포함되는 비트 개수보다 작은 경우, 상기 수신된 패리티 비트들은 하나의 패리티 비트 그룹에 모두 포함될 수 있다. 따라서, 이 경우, 상기 Npunc_groups은 전체 패리티 비트 그룹 개수보다 1 작은 값이 된다.
이어, 상기 수신단은 1322단계로 진행하여 상기 Npunc_groups이 0보다 큰지 확인한다. 다시 말해, 상기 수신단은 상기 모든 비트들이 천공된 패리티 비트 그룹이 적어도 하나 존재하는지 판단한다. 만일, 상기 Npunc_groups이 0보다 크지 아니한 경우, 상기 수신단은 이하 1324단계를 생략하고, 이하 1326단계로 진행한다.
반면, 상기 Npunc_groups이 0보다 크면, 상기 수신단은 1324단계로 진행하여 상기 1320단계에서 결정된 천공 패턴에 의해 지시되는 0번째 내지 Npunc_groups-1번째 패리티 비트 그룹들 내의 모든 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정한다. 예를 들어, 상기 천공된 패리티 비트를 나타내는 값은 패리티 비트가 0일 확률 및 패리티 비트가 1일 확률이 동일한 값일 수 있다.
상기 1324단계를 상기 도 10의 천공 패턴 및 천공된 패리티 비트 결정 과정에 따라 다시 설명하면, 상기 1324단계에서 그룹 내의 모든 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정될 0번째 내지 Npunc_groups-1번째 패리티 비트 그룹은, Npunc_groups이 Qldpc2보다 크거나 같을 경우, 모든 제2패리티 비트 그룹과 제1패리티 비트 그룹의 일부 그룹(
Figure PCTKR2012007538-appb-I000792
)과 동일하다. 또한, Npunc_groups이 Qldpc2보다 작을 경우, 0번째 내지 Npunc_groups-1번째 패리티 비트 그룹은, 제2패리티 비트 그룹의 일부 그룹 (
Figure PCTKR2012007538-appb-I000793
)과 동일하다.
이어, 상기 수신단은 1326단계로 진행하여 천공 패턴에 의해 지시되는 Npunc_groups 번째 패리티 비트 그룹 내의 전단 또는 후단의 일부 비트들에 대응되는 LDPC 디코더 입력 값을 천공된 패리티 비트를 나타내는 값들로 설정한다. 예를 들어, 상기 천공된 패리티 비트를 나타내는 값은 패리티 비트가 0일 확률 및 패리티 비트가 1일 확률이 동일한 값일 수 있다.
상기 1326단계를 상기 도 10의 천공 패턴 및 천공된 패리티 비트 결정 과정에 따라 다시 설명하면, 상기 1326단계에서 그룹 내의 일부 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정될 Npunc_groups번째 패리티 비트 그룹은, Npunc_groups이 Qldpc2보다 크거나 같을 경우, 제1패리티 비트 그룹내의 그룹
Figure PCTKR2012007538-appb-I000794
와 동일하다. 또한, Npunc_groups이 Qldpc2보다 작을 경우, 상기 Npunc_groups번째 패리티 비트 그룹은 제2패리티 비트 그룹내의 그룹
Figure PCTKR2012007538-appb-I000795
와 동일하다.
이어, 상기 수신단은 1328단계로 진행하여 천공되지 아니한 나머지 패리티 비트들에 대응되는 LDPC 디코더 입력 값들을 단축 및 천공된 부호어의 수신 값에 따라 설정한다. 즉, 상기 1324단계 내지 상기 1328단계를 통해, 상기 수신단은 상기 송신단에서 부호화를 통해 생성한 LDPC 부호어 중 패리티 비트들을 복원한다
이후, 상기 수신단은 1330단계로 진행하여 상기 복원된 부호어에 대한 복호화를 수행한다. 이때, 상기 수신단은 다수의 복호화 기법들을 연접하여 수행할 수 있다. 예를 들어, 상기 수신단은 LDPC 복호화 및 BCH 복호화를 순차적으로 수행할 수 있다. 이 경우, 상기 수신단은 복원된 LDPC 부호어에 대한 LDPC 복호화를 수행하고, LDPC 복호화 결과 생성된 LDPC 정보 비트들에 대한 BCH 복호화를 수행할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 수신단은 상기 복원된 LDPC 부호어에 대한 LDPC 복호화만을 수행할 수 있다.
도 14은 본 발명의 실시 예에 따른 통신/방송 시스템에서 송신단의 블록 구성을 도시하고 있다.
상기 도 14에 도시된 바와 같이, 상기 송신단은 제로(0)패딩부(1410), 부호화부(1420), 천공부(1430), 송신부(1440), 저장부(1460), 제어부(1470)를 포함하여 구성된다.
상기 제로패딩부(1410)는 정보 비트들의 일부 비트를 0으로 패딩함으로써 상기 부호화부(1420)로 입력되는 BCH 정보 비트들을 생성한다. 상기 제로패딩부(1410)는 상기 제어부(1470)로부터 제공되는 정보를 이용하여 0으로 패딩될 비트 개수를 결정하고, 상기 제어부(1470)로부터 제공되는 단축 패턴 정보에 따른 위치의 비트들을 0으로 패딩한다. 즉, 상기 제로패딩부(1410)는 상기 단축 패턴에 의해 지시되는 순서에 따른 비트 그룹들의 비트들을 패딩하고, 나머지 비트들의 위치에 상기 정보 비트들의 각 비트를 매핑한다. 상기 제로패딩부(1410)는 모든 비트들이 0으로 패딩될 비트 그룹 개수(Npad)를 결정할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 모든 비트들이 0으로 패딩될 비트 그룹 개수(Npad)는 상기 제어부(1470)에 의해 결정될 수 있다. 이후, 상기 제로패딩부(1410)는 상기 단축 패턴에 의해 지시되는 0번째 내지 Npad-1번째 비트 그룹들 내의 모든 비트들을 0으로 패딩한 후, 상기 단축 패턴에 의해 지시되는 Npad번째 비트 그룹 내의 전단 또는 후단의 일부 비트들을 0으로 패딩한다. 그리고, 상기 제로패딩부(1410)는 BCH 정보 비트들에서 패딩되지 아니하는 비트 위치들에 정보 비트들을 매핑한다.
상기 부호화부(1420)는 상기 제로패딩부(1410)에 의해 패딩된 BCH 정보 비트들에 대한 부호화를 수행한다. 상기 부호화부(1420)는 하나의 부호화 블록만으로 구성되거나, 또는, 다수의 부호화 블록들이 연접한 구조를 가질 수 있다. 예를 들어, 도시되지 아니하였으나, 상기 부호화부(1420) 상기 BCH 부호기 및 LDPC 부호기를 포함할 수 있다. 이 경우, 상기 BCH 부호기는 상기 패딩된 BCH 정보 비트들에 대한 BCH 부호화를 수행하고, 상기 LDPC 부호기는 LDPC 정보 비트, 즉, 상기 BCH 부호화 결과 생성된 BCH 부호어에 대한 LDPC 부호화를 수행할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 부호화부(1420)는 상기 BCH 정보 비트들에 대한 LDPC 부호화만을 수행할 수 있다. BCH 부호화 없이 LDPC 부호화만이 수행되는 경우, 상기 BCH 정보 비트들은 LDPC 정보 비트들이라 지칭될 수 있다. 본 발명의 또 다른 실시 예에 따라, 상기 부호화부(1420) 외에 다른 하나의 부호화부(미도시)가 상기 제로패딩부(1410) 전단에 추가될 수 있다. 예를 들어, 상기 부호화부(1420)는 LDPC 부호화를 수행하고, 상기 제로패딩부(1410) 전단에 위치한 다른 하나의 부호화부(미도시)는 BCH 부호화를 수행할 수 있다.
본 발명의 또 다른 실시 예에 따라, 상기 부호화부(1420)는 부호화를 수행하기에 앞서 상기 부호화에 사용할 패리티 검사 행렬의 형태를 확인할 수 있다. 즉, 본 발명의 실시 예에 따른 송신단은 2 이상의 패리티 검사 행렬들을 사용할 수 있다. 예를 들어, 상기 2 이상의 패리티 검사 행렬들은 상기 도 6b에 도시된 제1패리티 검사 행렬 및 제2패리티 검사 행렬을 포함한다. 이때, 상기 저장부(1460)는 상기 제1패리티 검사 행렬 및 상기 제2패리티 검사 행렬을 별도로 저장하고 있거나, 또는, 상기 제2패리티 검사 행렬만을 저장하고, 상기 제2패리티 검사 행렬로부터 상기 제1패리티 검사 행렬을 추출하여 사용할 수 있다. 예를 들어, 사용할 패리티 검사 행렬의 형태의 확인은 정보어의 길이, 부호화율 중 적어도 하나에 의해 판단될 수 있다. 예를 들어, 사용할 패리티 검사 행렬의 형태의 확인은 상기 도 10과 같은 과정을 통해 판단될 수 있다. 만일, 사용할 패리티 검사 행렬의 형태를 확인 과정이 수행되지 않는 경우, 상기 부호화부(1420)는 더 큰 형태인 상기 제2패리티 검사 행렬을 이용하여 부호화를 하고, 추후 부호화율에 따라 제2패리티의 제거 여부를 판단할 수 있다. 또한, 상기 패리티 검사 행렬을 이용함에 있어서, 상기 부호화부(1420)은, 상기 <수학식 5>, 상기 <수학식 7>, 상기 <수학식 23>, 상기 <수학식 24>에 나타난 바와 같이, 누적기의 주소 값을 이용할 수 있다.
상기 천공부(1430)는 상기 부호화부(1420)에 의해 생성된 LDPC 부호어 중 패리티에서 일부 비트를 천공함으로써 상기 부호화부(1420)에서 출력된 LDPC 부호어 중 패리티를 송신될 패리티 비트들로 변환한다. 상기 천공부 (1430)는 상기 제어부(1470)로부터 제공되는 부호화율 및 단축된 비트 개수에 관련된 값, 다시 말해, 천공 및 단축 비율에 따라 천공될 비트 개수를 결정하고, 상기 제어부(1470)로부터 제공되는 천공 패턴 정보에 따른 위치의 비트들을 천공한다. 또한, 상기 제어부(1470)로부터 상기 부호화부(1420)에서 기반으로 하는 패리티 검사 행렬의 형태에 따라 제1패리티 비트들과 제2패리티 비트들을 구분할 수 있다. 즉, 상기 천공부(1430)는 상기 천공 패턴에 의해 지시되는 순서에 따른 패리티 비트 그룹들 내의 비트들을 천공한다. 예를 들어, 상기 부호화율 및 단축된 비트 개수에 관련된 값, 다시 말해, 상기 천공 및 단축 비율은 상기 <수학식 37>과 같이 정의될 수 있다. 그리고, 상기 천공부(1430)는 모든 패리티 비트들이 천공될 패리티 비트 그룹 개수(Npunc_groups)를 결정하고, 상기 천공 패턴에 의해 지시되는 0번째 내지 Npunc_groups-1번째 패리티 비트 그룹들 내의 모든 패리티 비트들을 천공한 후, Npunc_groups 번째 패리티 비트 그룹 내의 전단 또는 후단의 일부 비트들을 천공한다.
상기 도 10의 천공 패턴 및 천공된 패리티 비트 결정 과정에 따라 다시 설명하면, 상기 0번째 내지 Npunc_groups-1번째 패리티 비트 그룹은, Npunc_groups이 Qldpc2보다 크거나 같을 경우, 모든 제2패리티 비트 그룹과 제1패리티 비트 그룹의 일부 그룹(
Figure PCTKR2012007538-appb-I000796
)과 동일하다. 또한, Npunc_groups이 Qldpc2보다 작을 경우, 0번째 내지 Npunc_groups-1번째 패리티 비트 그룹은, 제2패리티 비트 그룹의 일부 그룹 (
Figure PCTKR2012007538-appb-I000797
)과 동일하다. 또한, 상기 Npunc_groups번째 패리티 비트 그룹은, Npunc_groups이 Qldpc2보다 크거나 같을 경우, 제1패리티 비트 그룹내의 그룹
Figure PCTKR2012007538-appb-I000798
와 동일하다. 또한, Npunc_groups이 Qldpc2보다 작을 경우, 상기 Npunc_groups번째 패리티 비트 그룹은 제2패리티 비트 그룹내의 그룹
Figure PCTKR2012007538-appb-I000799
와 동일하다.
또한, 상기 천공부(1430)는 상기 제로삽입부(1410)에 의해 0으로 패딩된 비트들을 제거함으로써 상기 부호화부(1420)에서 출력된 LDPC 부호어 중 정보 비트들을 송신될 천공 및 단축된 코드워드 내의 정보 비트들로 변환할 수 있다. 이 경우, 상기 천공부(1430)는 '제로 제거 및 천공부'라 지칭될 수 있다.
상기 0으로 패딩된 비트들을 제거하는 기능이 배제된 경우, 상기 제로패딩부(1410)도 생략될 수 있다. 즉, 상기 제로패딩부(1410)에서 비트에 0을 패딩함으로써 상기 부호화부(1420)를 위한 BCH 정보 비트열을 생성하는 대신, 상기 부호화부(1420)에서 사용되는 패리티 검사 행렬에서 상기 0으로 패딩될 비트에 대응되는 열들이 제거될 수 있다. 상기 패딩될 비트에 대응되는 열들이 제거됨으로써, 비트들을 패딩하는 과정이 없더라도 동일한 결과가 얻어질 수 있다. 상기 송신부(1440)는 상기 단축 및 천공된 부호어를 변조 및 RF(Radio Freuquency) 처리한 후, 안테나를 통해 송신한다.
상기 저장부(1460)는 상기 송신단의 동작을 위한 설정 정보, 명령어 등을 저장한다. 특히, 상기 저장부(1460)는 비트 그룹 단위로 정의된 적어도 하나의 단축 패턴 및 패리티 비트 그룹 단위로 정의된 적어도 하나의 천공 패턴을 저장한다. 예를 들어, 상기 단축 패턴 및 상기 천공 패턴은 부호어 길이, 부호율, 단축 및 천공 비율, 변조 방식 등에 따라 정의될 수 있다. 예를 들어, 상기 적어도 하나의 단축 패턴은 상기 <표 9> 또는 상기 <표 13>를 포함할 수 있다. 또한, 상기 적어도 하나의 천공 패턴은 상기 <표 10>, 상기 <표 11>, 상기 <표 12>, 상기 <표 14>, 상기 <표 15>, 상기 <표 16>, 상기 <표 17>, 상기 <표 18> 중 적어도 하나를 포함할 수 있다.
상기 제어부(1470)는 상기 송신단의 전반적인 기능들을 제어한다. 특히, 상기 제어부(1470)는 상기 제로패딩부(1410)로 정보 비트들의 길이, 상기 부호화부(1420)에서 요구되는 정보 비트들의 길이, 단축 패턴 정보 등을 제공한다. 또한, 상기 제어부(1470)는 상기 부호화부(1420)로 패리티 검사 행렬을 제공하며, 상기 패리티 검사 행렬의 형태에 대한 정보를 제공한다. 또한, 상기 제어부(1470)는 상기 천공부(1430)로 천공 패턴 정보를 제공한다.
상기 천공 패턴을 결정함에 있어서, 상기 제어부(1470)는 사용되는 패리티 검사 행렬의 형태를 고려해야 한다. 예를 들어, 사용할 패리티 검사 행렬의 형태는 정보어의 길이, 부호화율 중 적어도 하나에 의해 판단될 수 있다. 예를 들어, 사용할 패리티 검사 행렬의 형태의 확인은 상기 도 10과 같은 과정을 통해 판단될 수 있다. 상기 사용되는 패리티 검사 행렬이 상기 도 6b에 도시된 제1패리티 검사 행렬인 경우, 상기 천공 패턴은 상기 <표 10> 또는 상기 <표 14>에 따라 결정된다. 반면, 상기 사용되는 패리티 검사 행렬이 상기 도 6b에 도시된 제2패리티 검사 행렬인 경우, 상기 천공 패턴은 상기 <표 12> 또는 상기 <표 16> 또는 상기 <표 18>에 따라 결정되거나, 또는, 상기 <표 11> 및 상기 <표 10>의 조합 또는 상기 <표 15> 및 상기 <표 14>의 조합 또는 상기 <표 17> 및 상기 <표 14>의 조합에 따라 결정된다. 상기 <표 11> 및 상기 <표 10>의 조합 또는 상기 <표 15> 및 상기 <표 14>의 조합 또는 상기 <표 17> 및 상기 <표 14>의 조합에 따르는 경우, 상기 제어부(1470)는 상기 <표 11> 또는 상기 <표 15> 또는 상기 <표 17>에 따라 먼저 천공 패턴을 결정한 후, 천공 비트가 잔존하는 경우, 상기 <표 10> 또는 상기 <표 14>에 따라 나머지 천공 패턴을 결정한다.
또한, 상기 제어부(1470)는 상기 천공부(1430)로 상기 패리티 검사 행렬의 형태에 대한 정보를 제공한다. 또한, 상기 제어부(1470)는 상기 제로제거부(1430)로 패딩될 비트들의 위치를 판단할 수 있는 정보를 제공한다. 상기 도 14를 참고하여 설명한 본 발명의 실시 예에서, 상기 제로패딩부(1410)는 0으로 패딩될 비트의 위치를 판단하고, 비트들을 0으로 패딩한다. 하지만, 본 발명의 다른 실시 예에 따라, 상기 제어부(1470)가 상기 패딩될 비트의 위치를 판단하고, 상기 제로패딩부(1410)는 상기 제어부(1470)가 지시하는 바에 따라 비트들을 0으로 패딩할 수 있다. 또한, 상기 도 14를 참고하여 설명한 본 발명의 실시 예에서, 상기 천공부(1430)는 천공 비트의 위치를 판단하고, 천공을 수행한다. 하지만, 본 발명의 다른 실시 예에 따라, 상기 제어부(1470)가 상기 천공 비트의 위치를 판단하고, 상기 천공부(1430)는 상기 제어부(1470)가 지시하는 바에 따라 천공을 수행할 수 있다.
도 15는 본 발명의 실시 예에 따른 통신/방송 시스템에서 수신단의 블록 구성을 도시하고 있다.
상기 도 15를 참고하면, 상기 수신단은 수신부(1510), 단축비트복원부(1520), 천공비트복원부(1530), 복호화부(1540), 저장부(1550), 제어부(1560)를 포함하여 구성된다.
상기 수신부(1510)는 송신단에서 송신된 단축 및 천공된 부호어를 수신한다. 즉, 상기 수신부(1510)는 수신 신호를 RF 처리하고, 복조를 수행함으로써 상기 단축 및 천공된 부호어의 수신 값을 결정한다.
상기 단축비트복원부(1520)는 송신단에서 단축된 LDPC 정보 비트를 나타내는 특정 값으로 LDPC 디코더 입력 값들을 설정함으로써, 송신단에서 부호화를 통해 생성된 수신된 단축 및 천공된 부호어 내의 정보 비트들을 복원한다. 구체적으로, 상기 단축비트복원부(1520)는 단축된 비트 개수를 결정하고, 상기 제어부(1560)로부터 제공되는 단축 패턴을 확인한 후, 모든 비트들이 0으로 패딩된 비트 그룹 개수(Npad)를 결정한다. 그리고, 상기 단축비트복원부(1520)는 상기 단축 패턴에 의해 지시되는 0번째 내지 Npad-1번째 비트 그룹들 내의 모든 비트들에 대응되는 LDPC 디코더 입력 값들을 단축된 LDPC 정보 비트들을 나타내는 특정 값으로 설정하고, 상기 단축 패턴에 의해 지시되는 Npad번째 비트 그룹 내의 전단 또는 후단의 일부 비트들에 대응되는 LDPC 디코더 입력 값들을 단축된 LDPC 정보 비트들을 나타내는 특정 값으로 설정한다. 상기 LDPC 디코더 입력 값이 LLR에 기초하는 경우, 상기 단축된 LDPC 정보 비트를 나타내는 특정 값은 플러스 무한대 또는 마이너스 무한대일 수 있다. 그리고, 상기 단축비트복원부(1520)는 LDPC 부호어의 정보 비트들에서 0으로 패딩되지 아니한 정보 비트들에 대응되는 LDPC 디코더 입력 값들을 수신된 단축 및 천공된 코드워드에 따라 설정한다.
상기 천공비트복원부(1530)는 천공된 비트 위치들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정함으로써 송신단에서 부호화를 통해 생성된 패리티를 복원한다. 구체적으로, 상기 천공비트복원부(1530)는 부호화율 및 단축 비트 개수에 관련된 값, 즉, 천공 및 단축 비율에 따라 천공 비트 개수를 결정한다. 예를 들어, 상기 부호화율 및 단축 비트 개수에 관련된 값, 다시 말해, 상기 천공 및 단축 비율은 상기 <수학식 30>과 같이 정의될 수 있다. 그리고, 상기 천공비트복원부(1530)는 모든 비트들이 천공된 패리티 비트 그룹 개수(Npunc_groups)를 결정하고, LDPC 부호어에서 상기 제어부(1560)로부터 제공된 천공 패턴에 의해 지시되는 0번째 내지 Npunc_groups-1번째 패리티 비트 그룹들 내의 모든 패리티 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정한다. 그리고, 상기 천공비트복원부(1530)는 LDPC 부호어에서 상기 천공 패턴에 의해 지시되는 Npunc_groups번째 패리티 비트 그룹 내의 전단 또는 후단의 일부 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정한다. 상기 천공된 패리티 비트를 나타내는 값은 패리티 비트가 0일 확률 및 패리티 비트가 1일 확률이 동일한 값일 수 있다.
상기 도 10의 천공 패턴 및 천공된 패리티 비트 결정 과정에 따라 다시 설명하면, 상기 0번째 내지 Npunc_groups-1번째 패리티 비트 그룹은, Npunc_groups이 Qldpc2보다 크거나 같을 경우, 모든 제2패리티 비트 그룹과 제1패리티 비트 그룹의 일부 그룹(
Figure PCTKR2012007538-appb-I000800
)과 동일하다. 또한, Npunc_groups이 Qldpc2보다 작을 경우, 0번째 내지 Npunc_groups-1번째 패리티 비트 그룹은, 제2패리티 비트 그룹의 일부 그룹 (
Figure PCTKR2012007538-appb-I000801
)과 동일하다. 또한, 상기 Npunc_groups번째 패리티 비트 그룹은, Npunc_groups이 Qldpc2보다 크거나 같을 경우, 제1패리티 비트 그룹내의 그룹
Figure PCTKR2012007538-appb-I000802
와 동일하다. 또한, Npunc_groups이 Qldpc2보다 작을 경우, 상기 Npunc_groups번째 패리티 비트 그룹은 제2패리티 비트 그룹내의 그룹
Figure PCTKR2012007538-appb-I000803
와 동일하다.
이어, 상기 천공비트복원부(1530)는 LDPC 부호어에서 천공되지 아니한 나머지 패리티 비트들에 대응되는 LDPC 디코더 입력 값을 단축 및 천공된 부호어의 수신 값에 따라 설정한다.
상기 복호화부(1540)는 상기 단축비트복원부(1520) 및 상기 천공비트복원부(1530)에 의해 복원된 LDPC 부호어에 대한 복호화를 수행한다. 이때, 상기 복호화부(1540)는 다수의 복호화 블록들이 연접한 구조를 가질 수 있다. 예를 들어, 도시되지 아니하였으나, 상기 복호화부(1540)는 LDPC 복호기 및 BCH 복호기를 포함할 수 있다. 이 경우, 상기 LDPC 복호기는 상기 복원된 LDPC 부호어 대한 LDPC 복호화를 수행하고, 상기 BCH 복호기는 상기 LDPC 복호화 결과 생성된 LDPC 정보어에 대한 BCH 부호화를 수행할 수 있다. 본 발명의 다른 실시 예에 따라, 상기 복호화부(1540)는 상기 복원된 LDPC 부호어에 대한 LDPC 복호화만을 수행할 수 있다.
상기 저장부(1550)는 상기 수신단의 동작을 위한 설정 정보, 명령어 등을 저장한다. 특히, 상기 저장부(1550)는 비트 그룹 단위로 정의된 적어도 하나의 단축 패턴 및 패리티 그룹 단위로 정의된 적어도 하나의 천공 패턴을 저장한다. 예를 들어, 상기 단축 패턴 및 상기 천공 패턴은 부호어 길이, 부호율, 단축 및 천공 비율, 변조 방식 등에 따라 정의될 수 있다. 예를 들어, 상기 적어도 하나의 단축 패턴은 상기 <표 9> 또는 상기 <표 13>를 포함할 수 있다. 또한, 상기 적어도 하나의 천공 패턴은 상기 <표 10>, 상기 <표 11>, 상기 <표 12>, 상기 <표 14>, 상기 <표 15>, 상기 <표 16>, 상기 <표 17>, 상기 <표 18> 중 적어도 하나를 포함할 수 있다. 또한, 상기 저장부(1550)는 2 이상의 패리티 검사 행렬들을 저장한다. 예를 들어, 상기 2 이상의 패리티 검사 행렬들은 상기 도 6b에 도시된 제1패리티 검사 행렬 및 제2패리티 검사 행렬을 포함한다. 이때, 상기 저장부(1550)는 상기 제1패리티 검사 행렬 및 상기 제2패리티 검사 행렬을 별도로 저장하고 있거나, 또는, 상기 제2패리티 검사 행렬만을 저장하고, 상기 제2패리티 검사 행렬로부터 상기 제1패리티 검사 행렬을 추출하여 사용할 수 있다.
상기 제어부(1560)는 상기 송신단의 전반적인 기능들을 제어한다. 특히, 상기 제어부(1560)는 상기 단축비트복원부(1520)로 정보 비트들의 길이, 상기 복호화부(1540)에서 요구되는 정보 비트들의 길이, 단축 패턴 정보 등을 제공한다. 또한, 상기 제어부(1540)는 상기 천공비트복원부(1530)로 천공 패턴 정보를 제공한다. 또한, 상기 제어부(1540)는 상기 복호화부(1540)로 패리티 검사 행렬을 제공한다.
상기 천공 패턴을 결정함에 있어서, 상기 제어부(1560)는 사용되는 패리티 검사 행렬의 형태를 고려해야 한다. 예를 들어, 사용할 패리티 검사 행렬의 형태는 정보어의 길이, 부호화율 중 적어도 하나에 의해 판단될 수 있다. 예를 들어, 사용할 패리티 검사 행렬의 형태의 확인은 상기 도 10과 같은 과정을 통해 판단될 수 있다. 상기 사용되는 패리티 검사 행렬이 상기 도 6b에 도시된 제1패리티 검사 행렬인 경우, 상기 천공 패턴은 상기 <표 10> 또는 상기 <표 14>에 따라 결정된다. 반면, 상기 사용되는 패리티 검사 행렬이 상기 도 6b에 도시된 제2패리티 검사 행렬인 경우, 상기 천공 패턴은 상기 <표 12> 또는 상기 <표 16> 또는 상기 <표 18>에 따라 결정되거나, 또는, 상기 <표 11> 및 상기 <표 10>의 조합 또는 상기 <표 15> 및 상기 <표 14>의 조합 또는 상기 <표 17> 및 상기 <표 14>의 조합에 따라 결정된다. 상기 <표 11> 및 상기 <표 10>의 조합 또는 상기 <표 15> 및 상기 <표 14>의 조합 또는 상기 <표 17> 및 상기 <표 14>의 조합에 따르는 경우, 상기 제어부(1560)는 상기 <표 11> 또는 상기 <표 15> 또는 상기 <표 17>에 따라 먼저 천공 패턴을 결정한 후, 천공 비트가 잔존하는 경우, 상기 <표 10> 또는 상기 <표 14>에 따라 나머지 천공 패턴을 결정한다. 본 발명의 다른 실시 예에 따라, 상기 상기 제어부(1560)는 별도의 시그널링을 통해 송신단으로부터 지시되는 천공 패턴을 사용할 수 있다.
또한, 상기 제어부(1560)은 상기 패리티 검사 행렬의 형태에 대한 정보를 제공하여, 상기 천공비트복원부(1530)에서 사용하는 천공 패턴 및 패리티 비트들의 구성에 대한 정보를 제공하도록 한다. 상기 도 15을 참고하여 설명한 본 발명의 실시 예에서, 상기 단축비트복원부(1510)는 패딩된 비트의 위치를 판단하고, 비트들에 대응되는 LDPC 디코더 입력 값들을 패딩된 비트를 나타내는 값으로 설정한다. 하지만, 본 발명의 다른 실시 예에 따라, 상기 제어부(1560)가 상기 패딩된 비트의 위치를 판단하고, 상기 단축비트복원부(1520)는 상기 제어부(1560)가 지시하는 바에 따라 해당 비트들에 대응되는 LDPC 디코더 입력 값들을 패딩된 비트를 나타내는 값으로 설정할 수 있다. 또한, 상기 도 15를 참고하여 설명한 본 발명의 실시 예에서, 상기 천공비트복원부(1530)는 천공된 비트의 위치를 판단하고, 해당 비트들을 천공된 비트를 나타내는 값으로 설정한다. 하지만, 본 발명의 다른 실시 예에 따라, 상기 제어부(1560)가 상기 천공된 비트의 위치를 판단하고, 상기 천공비트복원부(1530)는 상기 제어부(1560)가 지시하는 바에 따라 해당 비트들을 천공된 비트를 나타내는 값으로 설정할 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (14)

  1. 통신/방송 시스템에서 송신단의 동작 방법에 있어서,
    부호어(codeword)를 생성하기 위해 LDPC(Low Density Parity Check) 정보 비트들을 LDPC 부호화하는 과정과,
    상기 부호어의 패리티(parity) 비트들에서 천공(puncturing)될 비트들의 개수(Npunc)를 결정하는 과정과,
    모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc_groups)를 결정하는 과정과,
    상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc_groups)가 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 크거나 같으면, 상기 제2패리티 비트 그룹에 포함된 모든 패리티 비트들을 천공하는 과정과,
    제1천공 패턴(puncturing pattern)에 의해 지시되는 제1패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc_groups-Qldpc2-1번째의 패리티 비트 그룹들 내의 모든 비트들을 천공하는 과정과,
    상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc_groups)가 상기 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 작으면, 제2천공 패턴에 의해 지시되는 제2패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc_groups-1번째의 패리티 비트 그룹들 내의 모든 비트들을 천공하는 과정을 포함하며,
    상기 제1천공 패턴은 21, 17, 0, 24, 7, 10, 14, 12, 23, 1, 16, 3, 5, 26, 28, 19, 4, 15, 8, 2, 27, 20, 6, 9, 25, 13, 11, 18, 22, 29로 정의되는 패리티 비트 그룹들의 순서로서 정의되고,
    상기 제2천공 패턴은 16, 41, 34, 11, 19, 6, 26, 44, 3, 47, 22, 10, 50, 39, 30, 14, 56, 28, 55, 21, 9, 40, 31, 51, 20, 17, 8, 25, 54, 18, 5, 33, 42, 12, 23, 49, 57, 1, 37, 52, 45, 36, 2, 32, 27, 48, 43, 29, 24, 0, 13, 38, 15, 58, 7, 53, 35, 4, 46, 59로 정의되는 패리티 비트 그룹들의 순서로서 정의되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 제1패리티 부분의 Npunc_groups-Qldpc2번째 비트 그룹에서 적어도 하나의 비트를 천공하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 제2패리티 부분의 Npunc_groups번째 비트 그룹에서 적어도 하나의 비트를 천공하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    천공된 부호어를 송신하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  5. 통신/방송 시스템에서 수신단의 동작 방법에 있어서,
    천공(puncturing)된 부호어(codeword)를 수신하는 과정과,
    천공된 부호어의 LDPC(Low Density Parity Check) 패리티 비트들에서 천공된 비트들의 개수를 결정하는 과정과,
    모든 비트들이 천공된 패리티 비트 그룹의 개수(Npunc_groups)를 결정하는 과정과,
    상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc_groups)가 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 크거나 같으면, 상기 제2패리티 비트 그룹에 포함된 모든 패리티 비트들에 대응되는 LDPC 디코더(decoder) 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하는 과정과,
    제1천공 패턴(puncturing pattern)에 의해 지시되는 제1패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc_groups-Qldpc2-1번째의 패리티 비트 그룹들 내의 모든 패리티 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하는 과정과,
    상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc_groups)가 상기 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 작으면, 제2천공 패턴에 의해 지시되는 제2패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc_groups-1번째의 패리티 비트 그룹들 내의 모든 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하는 과정과,
    상기 LDPC 부호어의 천공되지 아니한 나머지 패리티 비트들에 대응되는 LDPC 디코더 입력 값들을 수신된 천공된 부호어의 수신 값에 따라 설정하는 과정을 포함하며,
    상기 제1천공 패턴은 21, 17, 0, 24, 7, 10, 14, 12, 23, 1, 16, 3, 5, 26, 28, 19, 4, 15, 8, 2, 27, 20, 6, 9, 25, 13, 11, 18, 22, 29로 정의되는 패리티 비트 그룹들의 순서로서 정의되고,
    상기 제2천공 패턴은 16, 41, 34, 11, 19, 6, 26, 44, 3, 47, 22, 10, 50, 39, 30, 14, 56, 28, 55, 21, 9, 40, 31, 51, 20, 17, 8, 25, 54, 18, 5, 33, 42, 12, 23, 49, 57, 1, 37, 52, 45, 36, 2, 32, 27, 48, 43, 29, 24, 0, 13, 38, 15, 58, 7, 53, 35, 4, 46, 59로 정의되는 패리티 비트 그룹들의 순서로서 정의되는 것을 특징으로 하는 방법.
  6. 제5항에 있어서,
    상기 제1패리티 부분의 Npunc_groups-Qldpc2번째 비트 그룹에서 적어도 하나의 비트에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  7. 제5항에 있어서,
    상기 제2패리티 부분의 Npunc_groups번째 비트 그룹에서 적어도 하나의 비트에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  8. 통신/방송 시스템에서 송신단 장치에 있어서,
    부호어(codeword)를 생성하기 위해 LDPC(Low Density Parity Check) 정보 비트들을 LDPC 부호화하는 부호화부와,
    상기 부호어의 패리티(parity) 비트들에서 천공(puncturing)될 비트들의 개수(Npunc)를 결정하고, 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc_groups)를 결정하고, 상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc_groups)가 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 크거나 같으면, 상기 제2패리티 비트 그룹에 포함된 모든 패리티 비트들을 천공하고, 제1천공 패턴(puncturing pattern)에 의해 지시되는 제1패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc_groups-Qldpc2-1번째의 패리티 비트 그룹들 내의 모든 비트들을 천공하는 천공부를 포함하며,
    상기 천공부는, 상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc_groups)가 상기 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 작으면, 제2천공 패턴에 의해 지시되는 제2패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc_groups-1번째의 패리티 비트 그룹들 내의 모든 비트들을 천공하고,
    상기 제1천공 패턴은 21, 17, 0, 24, 7, 10, 14, 12, 23, 1, 16, 3, 5, 26, 28, 19, 4, 15, 8, 2, 27, 20, 6, 9, 25, 13, 11, 18, 22, 29로 정의되는 패리티 비트 그룹들의 순서로서 정의되고,
    상기 제2천공 패턴은 16, 41, 34, 11, 19, 6, 26, 44, 3, 47, 22, 10, 50, 39, 30, 14, 56, 28, 55, 21, 9, 40, 31, 51, 20, 17, 8, 25, 54, 18, 5, 33, 42, 12, 23, 49, 57, 1, 37, 52, 45, 36, 2, 32, 27, 48, 43, 29, 24, 0, 13, 38, 15, 58, 7, 53, 35, 4, 46, 59로 정의되는 패리티 비트 그룹들의 순서로서 정의되는 것을 특징으로 하는 장치.
  9. 제8항에 있어서,
    상기 천공부는, 상기 제1패리티 부분의 Npunc_groups-Qldpc2번째 비트 그룹에서 적어도 하나의 비트를 천공하는 것을 특징으로 하는 장치.
  10. 제8항에 있어서,
    상기 천공부는, 상기 제2패리티 부분의 Npunc_groups번째 비트 그룹에서 적어도 하나의 비트를 천공하는 것을 특징으로 하는 장치.
  11. 제8항에 있어서,
    천공된 부호어를 송신하는 송신부를 더 포함하는 것을 특징으로 하는 장치.
  12. 통신/방송 시스템에서 수신단 장치에 있어서,
    천공(puncturing)된 부호어(codeword)를 수신하는 수신부와,
    천공된 부호어의 LDPC(Low Density Parity Check) 패리티 비트들에서 천공된 비트들의 개수를 결정하고, 모든 비트들이 천공된 패리티 비트 그룹의 개수(Npunc_groups)를 결정하고, 상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc_groups)가 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 크거나 같으면, 상기 제2패리티 비트 그룹에 포함된 모든 패리티 비트들에 대응되는 LDPC 디코더(decoder) 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하고, 제1천공 패턴(puncturing pattern)에 의해 지시되는 제1패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc_groups-Qldpc2-1번째의 패리티 비트 그룹들 내의 모든 패리티 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하고, 상기 LDPC 부호어의 천공되지 아니한 나머지 패리티 비트들에 대응되는 LDPC 디코더 입력 값들을 수신된 천공된 부호어의 수신 값에 따라 설정하는 천공 비트 복원부를 포함하며,
    상기 천공 비트 복원부는, 상기 모든 비트들이 천공될 패리티 비트 그룹들의 개수(Npunc_groups)가 상기 제2패리티 부분에 포함된 패리티 비트 그룹의 개수(Qldpc2)보다 작으면, 제2천공 패턴에 의해 지시되는 제2패리티 부분의 0번째 패리티 비트 그룹 내지 Npunc_groups-1번째의 패리티 비트 그룹들 내의 모든 비트들에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하며,
    상기 제1천공 패턴은 21, 17, 0, 24, 7, 10, 14, 12, 23, 1, 16, 3, 5, 26, 28, 19, 4, 15, 8, 2, 27, 20, 6, 9, 25, 13, 11, 18, 22, 29로 정의되는 패리티 비트 그룹들의 순서로서 정의되고,
    상기 제2천공 패턴은 16, 41, 34, 11, 19, 6, 26, 44, 3, 47, 22, 10, 50, 39, 30, 14, 56, 28, 55, 21, 9, 40, 31, 51, 20, 17, 8, 25, 54, 18, 5, 33, 42, 12, 23, 49, 57, 1, 37, 52, 45, 36, 2, 32, 27, 48, 43, 29, 24, 0, 13, 38, 15, 58, 7, 53, 35, 4, 46, 59로 정의되는 패리티 비트 그룹들의 순서로서 정의되는 것을 특징으로 하는 장치.
  13. 제12항에 있어서,
    상기 천공 비트 복원부는, 상기 제1패리티 부분의 Npunc_groups-Qldpc2번째 비트 그룹에서 적어도 하나의 비트에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하는 것을 특징으로 하는 장치.
  14. 제12항에 있어서,
    상기 천공 비트 복원부는, 상기 제2패리티 부분의 Npunc_groups번째 비트 그룹에서 적어도 하나의 비트에 대응되는 LDPC 디코더 입력 값들을 천공된 패리티 비트를 나타내는 값들로 설정하는 것을 특징으로 하는 장치.
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