WO2017217711A1 - 폴라 코드를 위한 데이터 재송신 방법 및 이를 위한 장치 - Google Patents

폴라 코드를 위한 데이터 재송신 방법 및 이를 위한 장치 Download PDF

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김동규
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이상림
이호재
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    • H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
    • H03M13/258—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with turbo codes, e.g. Turbo Trellis Coded Modulation [TTCM]

Definitions

  • the present invention relates to a method of encoding a channel code in a wireless communication system, and more particularly, to a data retransmission method for a polar code and an apparatus therefor.
  • Wireless access systems are widely deployed to provide various kinds of communication services such as voice and data.
  • a wireless access system is a multiple access system capable of supporting communication with multiple users by sharing available system resources (bandwidth, transmission power, etc.).
  • multiple access systems include code division multiple access (CDMA) systems, frequency division multiple access (FDMA) systems, time division multiple access (TDMA) systems, orthogonal frequency division multiple access (OFDMA) systems, and single carrier frequency (SC-FDMA). division multiple access) system.
  • CDMA code division multiple access
  • FDMA frequency division multiple access
  • TDMA time division multiple access
  • OFDMA orthogonal frequency division multiple access
  • SC-FDMA single carrier frequency division multiple access
  • channel codes are essentially used in broadcast systems.
  • a transmitter may perform encoding on an input symbol by using an encoder and transmit an encoded symbol.
  • the receiving end may restore the input symbol by receiving the encoded symbol and performing decoding on the received symbol.
  • the size of the input symbol and the size of the encoded symbol may be defined differently according to the communication system.
  • LTE Long Term Evolution
  • 3GPP 3rd Generation Partnership Project
  • an input symbol has a maximum size of 6144 bits and a coded symbol size 18432 (6144 * 3) bits.
  • Turbo coding in an LTE communication system may be referred to by 3GPP Technical Specification 36.212.
  • the LTE turbo code has a slight improvement in performance even if the signal to noise ratio (SNR) increases due to the structure of the code.
  • SNR signal to noise ratio
  • it may be considered to use a code having a lower error rate, but in this case, there is a problem that the complexity increases.
  • the current LTE turbo code has a problem that an error floor occurs when the size of information increases. Accordingly, there is a need for a channel coding method capable of satisfying Ultra Reliable Radio (URR) and Low Latency Radio (LLR).
  • URR Ultra Reliable Radio
  • LLR Low Latency Radio
  • the present invention was devised to solve the above problems, and an object of the present invention is to provide a data retransmission method for a polar code.
  • Another object of the present invention is to provide an apparatus supporting these methods.
  • Retransmission method of the data block of the terminal of the present application for solving the above-described problem, by assigning a plurality of data bits to the input bits having a higher priority among the input bits of the polar code coding module based on the target code rate Generating a data block; Transmitting the generated first data block; Generating a second data block by allocating first data bits of the plurality of data bits to input bits having a lower priority among input bits of the polar code encoding module based on the target code rate and the shortening bit; step; And transmitting the generated second data block as retransmission of the first data block.
  • the method of retransmitting the data block may further include generating the second data bits of the remaining data bits except for the first data bits from the plurality of data bits based on the target code rate and the shortening bits. Generating a third data block by assigning to the lower priority input bits of the input bits of? And transmitting the generated third data block by retransmission of the first data block, wherein the second data bits may be selected in order of high reliability among the remaining data bits.
  • the data block retransmission method may include selecting and transmitting at least some of the plurality of data bits in order of low reliability when all of the plurality of data bits are retransmitted due to repetition of retransmission of the first data block. It may further comprise a step.
  • the first data block may correspond to a transport block or a code block.
  • the retransmission of the first data block may be performed based on a negative acknowledgment response from the receiving end.
  • the terminal of the present application for solving the above problems, the transceiver for transmitting and receiving a signal; Memory; And a processor for controlling the transceiver and the memory, the processor comprising: assigning a plurality of data bits to high priority input bits of the input bits of the polarcode encoding module based on a target code rate; A data block is generated, the generated first data block is transmitted, and based on the target code rate and the shortening bit, first data bits of the plurality of data bits are output from among the input bits of the polar code encoding module. And generating a second data block by allocating to low priority input bits, and transmitting the generated second data block as a retransmission of the first data block.
  • the data retransmission method of the polar code of the present invention can perform retransmission of the same code rate.
  • the data retransmission method of the polar code of the present invention can reduce the reliability difference between data by transmitting data bits having low reliability according to the retransmission of data.
  • FIG. 1 illustrates an encoding process according to an example.
  • FIG. 2 illustrates an encoding process of a transport block according to an example.
  • FIG 3 illustrates a Recursive Systematic Convolutional (RSC) encoder according to an example.
  • FIG 5 shows an example of a trellis according to an RSC encoder.
  • FIG. 6 shows an example of a trellis structure.
  • FIG. 7 illustrates a structured parity check matrix, according to one example.
  • FIG. 8 illustrates a model matrix according to an example.
  • 9 is a diagram for explaining transformation of a matrix according to the number of shifts.
  • FIG. 10 is a flowchart illustrating an LDPC code decoding method according to an example.
  • FIG. 11 shows a bipartite graph according to one example.
  • FIG. 12 is an exemplary diagram illustrating the concept of polar encoding.
  • 16 is an example of a bit reversal technique.
  • 17 is an illustration of an incremental freezing technique.
  • FIG. 19A shows a polar code module of channel length 4.
  • FIG. 19B shows a polar code module of channel length 8.
  • 21 is a diagram for describing a memory configuration based on priority according to an example.
  • 22 illustrates a shortening technique, according to one example.
  • FIG. 24 illustrates a configuration of an encoder module according to an embodiment.
  • 26 shows an encoder module for retransmission according to a second example.
  • 29 illustrates an update position of an LLR value according to an example.
  • FIG. 30 is a flowchart of a frozen bit position determining method according to an example.
  • 31 is a flowchart of a retransmission method in polar code according to an example.
  • 32 is a configuration diagram of a base station and a terminal according to an embodiment of the present invention.
  • CDMA code division multiple access
  • FDMA frequency division multiple access
  • TDMA time division multiple access
  • OFDMA orthogonal frequency division multiple access
  • SC-FDMA single carrier frequency division multiple access
  • CDMA may be implemented with a radio technology such as Universal Terrestrial Radio Access (UTRA) or CDMA2000.
  • TDMA may be implemented with wireless technologies such as Global System for Mobile communications (GSM) / General Packet Radio Service (GPRS) / Enhanced Data Rates for GSM Evolution (EDGE).
  • GSM Global System for Mobile communications
  • GPRS General Packet Radio Service
  • EDGE Enhanced Data Rates for GSM Evolution
  • OFDMA may be implemented in a wireless technology such as IEEE 802.11 (Wi-Fi), IEEE 802.16 (WiMAX), IEEE 802-20, Evolved UTRA (E-UTRA), or the like.
  • UTRA is part of the Universal Mobile Telecommunications System (UMTS).
  • 3rd Generation Partnership Project (3GPP) long term evolution (LTE) employs OFDMA in downlink and SC-FDMA in uplink as part of Evolved UMTS (E-UMTS) using E-UTRA.
  • LTE-A Advanced is an evolution of 3GPP LTE.
  • FIG. 1 illustrates an encoding process according to an example.
  • the encoding process of FIG. 1 may be applied to many channel codes including a turbo code used in an LTE communication system.
  • a turbo code used in an LTE communication system.
  • the encoding process will be described based on terms according to standard documents of the LTE communication system.
  • the transmitting end may generate a transport block (TB) (S101).
  • the transmitting end adds a CRC bit for the transport block to the transport block (S102).
  • the transmitter may generate a code block from the transport block to which the CRC bit is added (S103).
  • the transmitting end may segment the transport block into code blocks based on the input size of the encoder.
  • the transmitter may add a CRC bit to each divided code block (S104). In this case, for example, the size of the code block and the code block CRC bits may consist of 6144 bits.
  • the transmitter may perform encoding and modulation (S105) on each block composed of a code block and CRC bits. For example, as described above, turbo coding may be applied.
  • the decoding process may be performed in the reverse order of the encoding process of FIG. 1.
  • the receiver may decode each code block by using a decoder corresponding to each encoder, and finally configure one transport block to check whether the CRC passes through the transport block.
  • the size of the input symbol may be different from the size of a transport block (TB) from the Media Access Control (MAC) layer. If the size of the transport block is larger than the maximum input symbol size of the turbo code, the transport block may be divided into a plurality of code blocks (CBs). According to the standard of the LTE communication system, the size of the code block may be the same as subtracting the Cyclic Redundancy Check (CRC) bit from 6144 bits.
  • An input symbol of a turbo code may be defined as data comprising a code block and a CRC or data including a transport block (eg, a transport block is less than 6144 bits) and a CRC. The CRC bit is a very small value (e.g.
  • a code block may refer to a code block itself or a CRC bit corresponding to a code block
  • a transport block refers to a transport block itself or a CRC bit corresponding to a transport block. can do.
  • FIG. 2 illustrates an encoding process of a transport block according to an example.
  • FIG. 2 illustrates an encoding process of the transport block 201 corresponding to the encoding process described above with reference to FIG. 1.
  • a transport block CRC 202 is added to the transport block 201.
  • the transport block CRC 202 may be used for identification of the transport block 201 in the decoding process.
  • the transport block 201 and transport block CRC 202 are then divided into three code blocks 203.
  • the code block 203 is divided into three code blocks, but the transport block 201 may be divided into a plurality of code blocks based on an input size of the encoder 205.
  • Code block CRC 204 is added to each code block 203.
  • the code block CRC 204 may be used for identification of the code block 203 at the receiving end.
  • Code block 203 and code block CRC 204 may be encoded via encoder 205 and modulator 206.
  • FIG 3 illustrates a Recursive Systematic Convolutional (RSC) encoder according to an example.
  • the RSC encoder 300 of FIG. 3 may be used for turbo coding.
  • m denotes input data
  • C1 denotes a systematic bit string
  • C2 denotes a coded bit string.
  • the RSC encoder 300 has a 1/2 code rate.
  • RSC encoder 300 may be configured by feeding back the encoded output to the input of a nonrecursive-non-systematic convoluational encoder.
  • the encoder 300 includes two delayers 301 and 302.
  • the values D of the delayers 301 and 302 may be determined according to a coding scheme.
  • Delays 301 and 302 may be configured as memory or shift registers.
  • the coding scheme of the LTE turbo encoder 400 is a parallel concatenation with two eight-state element encoders 410 and 420 and one turbo code internal interleaver 430.
  • Parallel Concatenated Convolutional Code (PCCC) is a parallel concatenation with two eight-state element encoders 410 and 420 and one turbo code internal interleaver 430.
  • Parallel Concatenated Convolutional Code (PCCC) is a parallel concatenation with two eight-state element encoders 410 and 420 and one turbo code internal interleaver 430.
  • PCCC Parallel Concatenated Convolutional Code
  • the turbo encoder 400 is composed of a first constituent encoder 410, a second element encoder 420, and a turbo code internal interleaver 430.
  • the first element encoder 410 and the second element encoder 420 are eight-state element encoders.
  • Each of the first element encoder 410 and the second element encoder 420 has a structure similar to that of the RSC encoder of FIG. 3.
  • the first element encoder 410 and the second element encoder 420 each include three delayers 411, 412, 413, 421, 422, and 423.
  • D is a value determined according to a coding scheme.
  • c k is the input to the turbo encoder 400.
  • the outputs from the first element encoder 410 and the second element encoder 420 are denoted as z k and z ' k , respectively.
  • the value output from the turbo code internal interleaver 430 is denoted by c ' k .
  • the delays 411, 412, 413, 421, 42, and 423 may delay the input value by one clock.
  • the delays 411, 412, 413, 421, 42, 423 may be configured to delay the input value for more than one clock according to the internal setting.
  • the delays 411, 412, 413, 421, 42, and 423 may be configured as shift registers, and may be configured to delay the input bits by a predetermined clock and then output the input bits to the next delays 411, 412, 413, 421, 42, 423. .
  • the turbo code internal interleaver 430 may reduce the effects of burst errors that may occur when transmitting signals over a wireless channel.
  • the turbo code internal interleaver 430 may be a Quadratic Polynomial Permutation (QPP) interleaver.
  • QPP Quadratic Polynomial Permutation
  • Turbo codes are high performance forward error correction (FEC) codes and are used in LTE communication systems.
  • a data block coded by turbo code may consist of three subblocks.
  • One subblock may correspond to m-bit payload data.
  • Another subblock may consist of n / 2 bits of parity bits for the payload, calculated using a recursive systematic convolution (RSC) code.
  • the remaining sub-blocks may be composed of n / 2 bits of parity bits for permutation of payload data, calculated using an RSC code.
  • the above-described permutation may be performed by an interleaver.
  • two subblocks of parity bits different from each other with the payload may be configured as one block. For example, if m is equal to n / 2, one block has a code rate of 1/3.
  • a process of reaching the input bit z k by the input c k may be divided into two paths.
  • the two paths are a first path connected without input feedback from the input to the output and a second path fed back from the input to the input.
  • c k is input, input via a delay unit 411, a rough input c k, and the retarder (411, 412, and 413), c k is applied to the output stage.
  • the relationship between the input end and the output end of the first path may be expressed by a polynomial.
  • the polynomial for the first path is called a forward generator polynomial and may be expressed as g1 of the following equation.
  • a rough input c k is fed back to the input end.
  • the polynomial for the second path is called a recursive generator polynomial and can be expressed as g0 in the following equation.
  • Equations 1 and 2 "+” means exclusive OR (XOR), and 1 means that the input goes through 0 delays.
  • D n means that the input goes through n delays.
  • FIG 5 shows an example of a trellis according to an RSC encoder.
  • FIG. 5 shows the configuration of the trellis of the RSC encoder shown in FIG.
  • S i represents a state of the i th input data.
  • each circle represents each node.
  • the line between each node means a branch.
  • the solid line refers to the branch for input value 1
  • the dotted line refers to the branch for input value 0.
  • the value on the branch is expressed as m / C1C2 (input value / systematic bit, coded bit). It may also have a state that is exponentially proportional to the number of memories of the encoder. For example, if the encoder includes a memory, 2 a states can be included in the trellis.
  • Trellis is a state machine that shows the possible state transitions of an encoder between two states.
  • a convolutional encoder such as an RSC encoder, may perform encoding according to a trellis diagram. Codewords encoded by the RSC encoder may be decoded according to an algorithm based on the trellis structure. For example, Viterbi or BCJR (Bahl, Cocke, Jelinek and Raviv) algorithms can be used.
  • FIG. 6 shows an example of a trellis structure.
  • n represents the length of a codeword.
  • trellis can be terminated by adding additional bits after the input sequence.
  • a sequence consisting of a sequence of zeros is called a tail bit. The tail bit terminates the trellis so that nodes in one state of the trellis have a value of zero.
  • the length of a codeword may be determined in consideration of the length k of input data and the length t of tail bits.
  • the length n of the codeword may have a value of (k + t) / R.
  • the length t of the tail bits can be determined as the length by which all delays (eg, memories) of the encoder can be reset.
  • the RSC encoder of FIG. 3 may use a total of 2 bits of tail bits.
  • the turbo encoder of the LTE communication as shown in FIG. 4 may use 3 bits of tail bits.
  • the tail bit has a relatively short length compared to the length of the input data.
  • code rate loss due to the tail bits may occur when the length of the codeword is limited.
  • trellis termination using tail bits is widely used. This is because the computational complexity is low and the error correction performance is excellent.
  • a puncturing code is a method of puncturing some of codewords.
  • some codewords are not transmitted because some of the codewords are punctured.
  • puncturing codes may be used to reduce code rate loss due to the addition of tail bits.
  • the receiving end may decode by using the trellis corresponding to the sum of the length k of the input data and the length t of the tail bit. That is, the receiver may perform decoding on the assumption that it has received a non-punctured codeword. In this case, the receiving end may assume that there is no input value for the branch from the node corresponding to the punctured bit (ie, the bit not transmitted at the transmitting end). That is, input data is assumed to be 0 or 1 with equal probability for branches of the node.
  • the CRC for the code block is added to the code block.
  • the CRC may be determined as the remainder derived after dividing the data to be transmitted using a preset check value as a divisor.
  • the CRC can generally be added at the end of the transmission data.
  • the receiving end may compare the remainder obtained by dividing the received data by a predetermined check value with the CRC or determine whether the remainder obtained by dividing the received data by the check value for the entire received data including the CRC is 0.
  • the size of the transport block is 6144 bits
  • the size of the CRC may be configured up to 24 bits. Therefore, the remaining bits except the CRC bit are determined as the size of the code block.
  • the receiving end may perform decoding in units of code blocks. Thereafter, the receiving end may configure the transport block from the code block, and determine success of decoding by checking the CRC for the transport block.
  • codeblock CRC is used for early decoding termination. For example, when a CRC check for one code block fails, the receiving end may transmit a negative acknowledgment (NACK) to the transmitting end without decoding the remaining code blocks.
  • NACK negative acknowledgment
  • the transmitting end may retransmit at least part of the transmission data. For example, the transmitting end may retransmit a transport block or one or more code blocks. For example, when retransmitting the entire transport block, excessive radio resources may be consumed for retransmission. Also, for example, when a NACK occurs due to a code block CRC failure at the receiver, the receiver may transmit information (eg, an index of a code block) of the code block at which the CRC failure occurs to the transmitter. In addition, the transmitting end may increase the radio resource efficiency by transmitting only the code block in which the CRC failure occurs using the information of the code block. However, when the number of code blocks is increased, the amount of data for feeding back the information of the code blocks (for example, the indexes of the code blocks) is increased.
  • the receiving end may inform the transmitting end of whether data reception was successful by using an ACK / NACK signal.
  • ACK / NACK for data received in the i-th subframe is transmitted in the i + 4th subframe.
  • retransmission may be performed in the i + 8th subframe. This takes into account the time for processing the transport block and the time for ACK / NACK generation. This is because the channel code processing for the processing of the transport block takes a lot of time.
  • the ACK / NACK and retransmission subframes are based on the processing of the transport block and the time for uplink ACK / NACK generation and uplink subframe allocation (for example, TDD uplink / downlink configuration). This can be determined.
  • ACK / NACK bundling and multiplexing may be used.
  • the turbo code has no further error rate improvement over a certain SNR.
  • a low-density parity-check (LDPC) code has been proposed.
  • the LDPC code is a linear block code, which is used in IEEE 802.11n, 802.11ac and Digital Video Broadcasting (DVB).
  • the LDPC code may be composed of a generation matrix and a parity check matrix.
  • data may be encoded through a product operation on message bits and a generation matrix.
  • a parity check matrix may be used instead of a generation matrix. For example, encoding of data may be performed using a parity check matrix.
  • the linear block code may be generated based on the generation matrix G or the parity check matrix H.
  • the linear block code is coded so that for every codeword c, Hc t has a value of zero.
  • the LDPC code may also be performed by checking whether the product of the parity check matrix H and the codeword c becomes '0' like other linear block codes. For example, the decoding of the LDPC code may be performed by determining whether the product (ie, Hc t ) of the transpose matrix and the parity check matrix of the codeword c is 0.
  • the parity check matrix is defined in a non-systematic form, and a uniform weight is applied to the rows and columns of the parity check matrix. The weight may mean the number of 1s included in a row or column.
  • the density of nonzero elements on the parity check matrix H of the LDPC code is low.
  • the LDPC code has a low decoding complexity and performance close to Shannon's theoretical limit. Due to the high error correction performance and low decoding complexity of the LDPC code, the LDPC code has characteristics suitable for high speed wireless communication.
  • the parity check matrix H may be used to generate the LDPC code.
  • the H matrix contains many zeros and one less.
  • the size of the H matrix may be 10 5 bits or more, and a lot of memory may be consumed to represent the H matrix.
  • the elements of the H matrix may be represented as sub-blocks of constant size, as shown in FIG. In FIG. 7, each element of the matrix H represents one subblock.
  • the size of the memory for representing the H matrix can be reduced by marking the subblocks with one integer index.
  • Each subblock may be, for example, a constant size permutation matrix.
  • FIG. 8 illustrates a model matrix according to an example.
  • the model matrix used for LDPC code encoding / decoding is shown in FIG. 8.
  • the model matrix may mean a parity check matrix composed of at least one subblock described below.
  • a sub block may be referred to as a shift number in the following description.
  • the model matrix may be extended to a parity check matrix based on the method described below. Therefore, encoding and decoding based on a specific model matrix means encoding and decoding based on a parity check matrix generated from an extension of the corresponding model matrix.
  • an index '-1' represents a zero matrix of a predetermined size.
  • the index '0' represents an identity matrix of a predetermined size.
  • Positive integer indices except '-1' and '0' represent the number of shifts.
  • the sub block represented by the index of '1' may mean a matrix shifted once in a specific direction from the unit matrix.
  • 9 is a diagram for explaining transformation of a matrix according to the number of shifts.
  • FIG. 9 illustrates a case in which the size of the sub block has four rows and four columns.
  • the subblock is shifted three times to the right from the unit matrix.
  • the parity check matrix of the code of the structured LDPC may indicate a sub block using an integer index of '3'.
  • encoding of the LDPC code may be performed by generating a generation matrix G from the parity check matrix H and encoding the information bits using the generation matrix.
  • Gaussian reduction is performed on the parity check matrix H to form a matrix of the form [P T : I].
  • the matrix P is a matrix in which the number of rows is k and the number of columns is nk
  • I is an identity matrix of size k.
  • the generation matrix G has the form [I: P T ].
  • the encoded information bits may be represented by a matrix x of one row k columns.
  • codeword c is xG
  • xG has the form [x: xP].
  • x represents an information part (or a systematic part)
  • xP represents a parity part.
  • the H matrix into a special structure without using Gaussian elimination, it is also possible to code information bits directly from the H matrix without inducing the matrix G. From the structures of the H matrix and the G matrix described above, the product of the transpose matrix of the matrix G and the matrix H has a value of zero. Using this feature and the relationship between the information bits and codewords described above, a codeword can be obtained by adding a parity bit after the information bits.
  • FIG. 10 is a flowchart illustrating an LDPC code decoding method according to an example.
  • codeword c is represented by codeword c 'which includes noise at the receiving end.
  • the receiver performs demultiplexing and demodulation on the received signal (S1000) and initializes decoding parameters (S1005).
  • the receiver updates check nodes and variable nodes (S1010 and S1015) and performs syndrome checks (S1020). That is, by checking whether c'H T is 0, the decoding procedure may be terminated.
  • c'H T is 0, the first k bits in c 'may be determined as information bits x. If T is c'H if not zero, be c'H T is the information bit recovery by x c 'finding that satisfies 0 on the basis of the decoding techniques, such as cup product (product-sum) algorithm.
  • FIG. 11 illustrates a bipartite graph, according to one example.
  • nodes on the left represent variable nodes
  • nodes on the right represent check nodes.
  • a binary graph is shown in the example of Figure 11, about the variable nodes and check nodes c 1 v 0 for the description.
  • the connecting line of the binary graph of FIG. 11 may be referred to as an edge.
  • the binary graph of FIG. 11 can be generated from Hc t .
  • the edge from variable node v 0 corresponds to one column of parity check matrix H and the edge from check node c 1 corresponds to one row of matrix H.
  • the product of the parity check matrix H and the transpose matrix of the codeword matrix c must have a value of '0'. Therefore, the value of variable nodes connected to one check node should be zero. Therefore, in FIG. 11, the exclusive OR (XOR) of the values of the variable nodes (v 0 , v 1 , v 4 , v 6 , v 9 , v 11 ) connected to the check node c 1 is' It must be 0 '.
  • Syndrome check means to check whether the value of the variable nodes connected to each check node is exclusive OR.
  • FIG. 12 is an exemplary diagram illustrating the concept of polar encoding.
  • the channel combination described above with respect to FIG. 12 may be performed by parallelly concatenating the B-DMC channels.
  • the size of the code block may be determined through the channel combination.
  • W represents a B-DMC channel.
  • the base module of FIG. 14 combines two B-DMC channels.
  • u 1 and u 2 represent binary-input source bits
  • x 1 and x 2 represent inputs to channel W
  • y 1 and y 2 represent encoded output bits. bit).
  • the equivalent channel of the entire channel is denoted by W2.
  • the basis matrix F for the basis module of FIG. 14 is expressed by Equation 3 below.
  • N B-DMC channels may be combined.
  • N is 2 n
  • n is an integer of 0 or more.
  • Equation 4 ego, to be.
  • the generation matrix G N may be expressed as Equation 5 below.
  • Equation 6 The permutation matrix B N is expressed by Equation 6 below.
  • R N is a bit-reversal interleaver, and is defined as Equation 7 with respect to the inputs s 1 , s 2 ,..., S N.
  • Equation 8 Equation 8
  • Equation 8 may be expressed as Equation 9 below with reference to Equations 3 to 7.
  • Equation 10 the process of defining an equivalent channel for a particular input may be referred to as channel splitting.
  • Equivalent channel of the i of the N channels May be expressed as a channel transition probability as shown in Equation 10 below.
  • an equivalent channel for a specific input bit may be divided into a noise channel or a noiseless channel. This means that the capacity of the equivalent channel for a particular input bit is divided by zero or the capacity I (W) of channel W.
  • the above-described decoding of the polar code may be performed using successive cancellation (SC) decoding.
  • the continuous elimination decoding scheme may be performed by calculating a channel transition probability and calculating a likelihood ratio (LLR) for an input bit based on the calculated probability.
  • the channel transition probability may be calculated in a recursive form by using a point in which the channel combination and channel division process are configured in a recursive form.
  • the likelihood ratio value can also be calculated in a recursive form.
  • Equation 11 the input bit Is an odd index And even indexes It is expressed as separated by.
  • Equation 10 may be arranged as in Equation 12 below.
  • likelihood ratio Can be calculated by the following equations (13) and (14).
  • the complexity of the polar encoder and the sequential cancellation (SC) decoder depends on the length N of the code block. Complexity is known as O (N log N).
  • the coding rate is N / K.
  • the encoded bit is the formula It can be expressed as.
  • Input bits Among the K bits are payload bits. Assume that the row index of the generation matrix G N corresponding to the payload bit is I. In this case, the minimum distance of the polar code May be expressed as in Equation 15 below.
  • the payload bit to which data is transmitted may be referred to as a data bit, and the remaining bits except the payload bit (that is, bits where no actual data is transmitted) may be referred to as frozen bits.
  • the data bit and the frozen bit may be determined based on the channel capacity of each channel.
  • the channel capacity is a theoretical limit using mutual information, and in actual implementation, it is difficult to determine the data bit and the frozen bit.
  • Incremental Redundancy (IR) type retransmission includes new information from the packet from which the retransmission packet was previously transmitted. In general, retransmission further includes additional parity bits. The receiving end may attempt to recover data by faulting the retransmitted data with previously received data. For retransmission of the IR type, a bit-reversal technique or incremental freezing technique may be used.
  • 16 is an example of a bit reversal technique.
  • two bits are punctured.
  • puncturing is performed on the output bits.
  • puncturing is performed in bit-reversal order.
  • output bits y 1 and y 6 may be punctured.
  • some input bits u 1 , u 2 , u 3 , u 5 may be determined as frozen bits.
  • information bits have unequal error protection (UEP) characteristics due to channel polarization effects.
  • puncturing is performed on output bits in the bit reversal technique, it is difficult to calculate a change in channel capacity due to puncturing. Therefore, it is not easy to determine the bits and puncturing patterns to be retransmitted in consideration of the channel capacity.
  • 17 is an illustration of an incremental freezing technique.
  • the incremental freezing technique increases the ratio of freeze bits in retransmissions as the number of retransmissions increases.
  • retransmission is performed from data with high unreliability.
  • data having a length N and a code rate R of output bits may be transmitted in the first transmission. That is, the size of the information bits in the first transmission is R * N.
  • data having a length N of output bits and a code rate R / L can be transmitted.
  • each transmission has a certain size but the code rate may be gradually reduced. Therefore, in the incremental freezing technique, as retransmission is repeated, the size of retransmitted data is maintained but the size of information bits in the data is reduced. Therefore, signal overhead may increase in that data of a certain size should always be transmitted even during retransmission.
  • a shortening technique may be used to reduce signal overhead.
  • the shortening technique can provide flexibility for the information block size. For example, when an information size is determined, such as an LDPC code or a polar code, the shortening technique may use '0' for the information data by the reduced length (s). When the code rate is R, output bits may be punctured by s / R for the code rate. As described above, since the polar code has non-equivalent protection characteristics, the shortening technique may be applied based on the location of the frozen bit. For example, the shortening bit and the frozen bit may be changed at the same time. However, in this case, the complexity due to the change of the frozen bit position may be increased.
  • an improved shortening technique to support flexibility for information block sizes.
  • an improved shortening technique is described.
  • an IR type hybrid automatic repeat request (HARQ) supporting method using a shortening technique is described.
  • the permutation matrix B N simply changes the position with respect to the input bit. More specifically, although the input bit position varies according to the application of the substitution matrix, the combination of the input bits in the output bits is not changed, and only the positions of the output bits are changed.
  • the following embodiments may be described as being applied to input bits that have undergone a substitution matrix.
  • the positions of the data bits and the frozen bits are determined in the order of increasing channel capacity.
  • the position of data bits is determined in consideration of inefficiency. 18, positioning of data bits and frozen bits of a polar code having an inefficiency of 1/2 and a channel length N of 8 with respect to a binary erasure channel (BEC) having an erase rate of 0.5. An example is shown.
  • BEC binary erasure channel
  • four positions with a high channel capacity C (W i ) are determined as data bits and the remaining bits as frozen bits.
  • the channel capacity C (W) is defined as in Equation 16 below and represents the amount of information between the transmission data X and the reception data Y.
  • Equation 16 may mean a ratio of the transmitted data to the received data.
  • the transmitted data are encoded symbols that have passed through the encoder, and the channel capacity may be determined according to a ratio of information bits that a transmitter wants to send in the received encoded symbols. Therefore, if the ratio of information bits in the encoded symbol is low, it means that the channel capacity is low.
  • the base module of the polar code has the following characteristics.
  • C (W 2 ) represents the channel capacity of the entire base module. Also, C (W u1 ) is the channel capacity of the channel between input u 1 and output (y 1 , y 2 ), and C (W u2 ) is the channel capacity of the channel between input u 2 and output (y 1 , y 2 ). Indicates channel capacity.
  • a weight based on channel capacity can be determined. For example, referring to FIG. 14, a weight for input u 1 may be determined as 1 and a weight for input u 2 may be determined as 2.
  • FIG. 19A shows a polar code module of channel length 4.
  • the weight of the channel for the input of the upper half of the polar code module may be set to 1 and the weight of the channel of the lower half of the polar code module may be set to 2.
  • FIG. 19B shows a polar code module of channel length 8.
  • Fig. 19B the weight for each channel in the case of channel length 8 is displayed.
  • the weight for each step where N is 2, 4, or 8 is indicated by the number 1 or 2.
  • the sum of the weights for the channels into the coded bits for each input bit is shown in Table 1 below.
  • U 4 , U 6 , and U 7 have values that sum of weights. That is, U 4 , U 6 , and U 7 may mean that the amounts included in the encoded bits are the same.
  • a memory may be constructed in accordance with Table 1.
  • the memory configuration of FIG. 20 is an example configuration and may correspond to a portion of the memory.
  • the memory configuration of FIG. 20 may be used to store the order (or priority) for the location of each input bit.
  • the frozen bit may be mapped to the remaining positions of the memory.
  • the memory may be read in the same order as the writing order.
  • the order of the input bits may be represented by ⁇ U 1 , U 2 , U 3 , U 5 , U 4 , U 6 , U 7 , U 8 ⁇ .
  • the channel capacity can be determined similarly to the example of FIG. 18 considering the channel capacity. That is, in this embodiment, U 1 , U 2 , U 3 , and U 5 have a relatively low weight compared to the remaining input bits. In the example of FIG. 18, the input bits of the corresponding position have a relatively low channel capacity.
  • 21 is a diagram for describing a memory configuration based on priority according to an example.
  • the upper part of the unit block in each step has a low weight and the lower part has a high weight.
  • the low weight is set to 0 and the high weight is set to 1.
  • Each block represents a weight at that step.
  • the size of the channel is 2M .
  • the index m of the input bit has a value of 0 to 2 M ⁇ 1.
  • the weight for each input bit m can be calculated by calculating the weight of the input bit for each step.
  • the weight k m for the input bit m may be determined according to the following equation.
  • the weight is calculated by summing the weights for each step i.
  • the weight in each step i is modulo operation with the value of 2 i + 1 for the index of the input bit, divides the modulo operation by the value of 2 i, and lowers the value to an integer value. Can be calculated.
  • the input bit index may be recorded in the ascending order of the input bit index in the column of the corresponding memory.
  • Priority may be determined for each input bit based on the weight as described above. Input bits with a high weight may have a high priority. In addition, the data bit and the frozen bit of the input bits may be determined based on the priority of the input bits. In addition, by using the above-described method, even when the size of the channel is changed, the priority of the input bits can be determined dynamically. In addition, dynamic frozen bits and data bits can be determined.
  • an increase in the number of frozen bits and puncturing may be simultaneously performed. Similar to the rate matching of the IEEE 802.11n standard, data bits can be changed to frozen bits by the shortening length. For example, when two bits are shortened, two bits of data bits may be changed to frozen bits.
  • the frozen bit may be a known bit between the transmitting and receiving ends.
  • the data bit to be changed may be determined based on the priority of the data bit.
  • the priority may be determined based on the priority for the above-described input bits.
  • the priority may be preset based on the structure of the encoder and / or the size of the channel. For example, the lower priority bits of the data bits may be changed to frozen bits.
  • encoding based on the polar code may be performed. Thereafter, the target code rate can be achieved by puncturing the coded bits.
  • the punctured bit may be set to have an LLR value of zero upon decoding.
  • 22 illustrates a shortening technique, according to one example.
  • a shortening technique of an encoder having a code rate of 3/4 is shown.
  • the encoder has channel size 8.
  • D represents data bits and F represents frozen bits.
  • the frozen bit may have a value of zero.
  • P represents a puncturing bit.
  • U 0 to U 7 represent input bits, and c 0 to c 7 represent encoded bits.
  • Fig. 22A for example, input bits U 1 and U 2 are set to frozen bits.
  • FIG. 22B 3-bit shortening is applied.
  • the input bits U 2 , U 3 , and U 4 with the lower priority of the data bits are replaced with frozen bits.
  • the encoded bits c 3 , c 5 , c 6 , and c 7 are punctured. Bits encoded according to an arbitrary pattern may be punctured. For example, the puncturing bits may be arbitrarily selected or preset bits.
  • FIG. 23 illustrates an encoder to which the shortening technique is applied from FIG. 22A.
  • n is an integer greater than or equal to 1
  • n / R data bits are changed to the shortening bit '0'.
  • R represents the code rate.
  • the shortening bit may be called a frozen bit or a known bit.
  • the data bits replaced with the shortening bits may be determined based on the priority. For example, data bits with higher priority may be replaced with shortening bits. For example, the higher the channel capacity, the higher priority may be set. The priority may be preset or set as described above.
  • the lower input is output through the channel as it is.
  • the encoded bit at the same position as that of the shortening bit has a value of '0'.
  • the size of the output bit due to the shortening bit is n / R. Thus, these bits are not transmitted.
  • the LLR has an infinite value for the coded bits that are not transmitted.
  • the frozen bit can be changed.
  • the higher priority frozen bit may be switched to the data bit.
  • the number of frozen bits converted to frozen bits is n / R-n.
  • the predetermined priority or the priority determined by the method as described above may be used.
  • the priority set before the shortening may be used as it is, despite the shortening. Thus, no separate priority needs to be recalculated for the length of the input after shortening.
  • n bits when n bits are shortened, the data bits are replaced by the shortening bits by n / R bits, and the frozen bits by n / R-n bits are changed by the data bits. Also, coded bits at the same position as the shortened bits are not transmitted.
  • 3 bit shortening with a code rate of 3/4 is performed.
  • the four high priority data bits U 3 , U 5 , U 6 and U 7 are replaced with shortening bits.
  • the shortening bit is designated as '0' and may be substantially the same as the frozen bit.
  • one frozen bit U 1 having a higher priority is changed to a data bit.
  • the remaining bits except for the encoded bits corresponding to the shortening bits may be transmitted.
  • the polar codes have different channel capacities for each information bit. That is, the polar code has UEP characteristics with different reliability for each input bit. Thus, unlike the turbo code, retransmission in the polar code needs to be performed based on the reliability. In order to improve the reliability, the required information bits need to be retransmitted. In addition, in order to support IR HARQ, a parity different from the transmitted parity needs to be generated.
  • retransmission may be performed based on priority to improve reliability.
  • retransmission may be performed in order of low priority among data bits.
  • the shortening technique may be applied to the remaining bits except for the retransmission bits.
  • the above-described shortening technique may be applied.
  • a shortening technique may be applied to a bit of a length subtracting the length of the data bit to be retransmitted from the length of the data bit.
  • the length of the shortening bit may be determined by dividing the length of the bits excluding the retransmission bit by the code rate.
  • the length of the coded bits to be transmitted is adjusted according to the code rate.
  • FIG. 24 illustrates a configuration of an encoder module according to an embodiment.
  • the encoder module 2400 of FIG. 24 includes two encoder modules (module A 2401 and module B 2402). Module A 2401 and module B 2402 may be encoders having the same channel length. The output of encoder module 2400 is generated by performing an exclusive logic sum (XOR) on the outputs from module A 2401 and module B 2402. The encoder 2400 of FIG. 24 may support the above-described IR HARQ.
  • Module A 2401 is a polar code encoder for first transmission and module B 2402 is a polar code encoder for retransmission.
  • module B 2402 may copy and use data of module A 2401.
  • the data bit / frozen bit determination and priority used in module A 2401 may be used as is in module B 2402.
  • a module for retransmission may be added repeatedly.
  • retransmission module module B 2402
  • the retransmission module may be extended and added for each retransmission. Therefore, independent decoding can be performed for each module at each retransmission time point.
  • the data bit may have a channel capacity of 0.5 or more.
  • data bits are more likely to have channel capacity of 0.5 or more. Therefore, when retransmitting the data bits having the lowest reliability among the data bits, higher reliability can be obtained than the data bits having the largest reliability. Therefore, data bits may be retransmitted in the order of low reliability in this embodiment.
  • the reliability may be determined based on the channel capacity, priority, or weight described above.
  • retransmission may be performed in order of low priority among data bits.
  • the channel length is 8
  • the entire data can be retransmitted.
  • data bits d 1 , d 2 , d 3 , and d 4 are mapped to input bits U 3 , U 5 , U 6 , and U 7 , respectively.
  • the mapped data bits and frozen bits F are encoded via an encoder.
  • the data bits are mapped to the input bits in reverse order. That is, data bits d 4 , d 3 , d 2 , and d 1 are mapped to input bits U 3 , U 5 , U 6 , and U 7 , respectively.
  • the mapped data bits and frozen bits are encoded via an encoder.
  • data bits may be mapped in the reverse order of the second transmission. For each transmission, the data bits may be mapped in the reverse order of the data bit mapping of the previous transmission. In addition, the location of the frozen bit can be maintained at every transmission.
  • 26 shows an encoder module for retransmission according to a second example.
  • Retransmitting a low reliability data bit is equivalent to applying a shortening technique to that data bit.
  • the shortening scheme for IR HARQ as described above may be applied. That is, according to the above-described shortening technique, the length of the shortening bit may be determined by dividing the length of the bits excluding the retransmission bit by the code rate. Thus, unlike the incremental freezing technique, the length of the coded bits transmitted can be adjusted according to the code rate.
  • the encoder 2600 may be composed of a module A 2601 and a module B 2602.
  • Module A 2601 may be used for the first transmission
  • Module B 2602 may be used for retransmission. That is, a retransmission module may be added to an existing polar code coding module, and a shortening technique may be applied to the retransmission module.
  • the retransmission module (module B 2602) may be a copy of module A 2601 used for the first transmission.
  • the data bit / frozen bit determination and priority used in module A 2601 may be used as is in module B 2602.
  • a module for retransmission may be added repeatedly.
  • data bits D 1 , D 2 , D 3 , and D 4 or frozen bits F are mapped to input bits.
  • An encoder having a code rate of 1/2 encodes an input bit into encoded bits c 0 , c 1 , c 2 , c 3 , c 4 , c 5 , c 6 , and c 7 .
  • the frozen bit and the data bit may be determined based on the priority as described above.
  • the shortening bit is indicated by zero.
  • 0 at the output means bits that are not transmitted.
  • data bits d 1 , d 2 , d 3 , and d 4 are mapped to input bits U 3 , U 5 , U 6 , and U 7 , respectively.
  • 4-bit shortening is applied for retransmission. That is, considering the code rate, two data bits are retransmitted.
  • the length 4 of the shortening bit can be determined by dividing the code rate 1/2 by the subtraction of the length 2 of the data bit of the first transmission from the length 2 of the retransmission bit. Therefore, in FIG. 27B, the data bits having higher priority among the data bits are replaced with shortening bits.
  • the position of the input bit to which the data bit is mapped may be determined based on the priority of the remaining data bit and the frozen bit. That is, data bits may be sequentially mapped to positions of the remaining input bits in the order of high priority. For example, in FIG. 27, all data bits of the first transmission are shortened in retransmission. Thus, data bits are sequentially mapped in order of priority of the remaining frozen bits. Thus, in the first retransmission (Fig. 27 (b)), data bit D 1 is mapped to input bit U 4 and data bit D 2 is mapped to input bit U 2 . After encoding, the encoded bit corresponding to the position of the shortening bit is not transmitted. In addition, in the second retransmission (Fig. 27 (c)), data bit D 3 is mapped to input bit U 4 and data bit D 4 is mapped to input bit U 2 .
  • data bits D 1 , D 2 , D 3 , and D 4 or frozen bits F are mapped to input bits.
  • the encoder encodes the input bit into coded bits c 0 , c 1 , c 2 , c 3 , c 4 , c 5 , c 6 , c 7 .
  • the frozen bit and the data bit may be determined based on the priority as described above.
  • the shortening bit is indicated by zero.
  • 0 at the output means bits that are not transmitted.
  • the code rate at retransmission can be changed.
  • the code rate of the first transmission (FIG. 28 (a)) is 1/2
  • the code rate of retransmission is 1/4 in the case of FIG. 28B
  • the retransmission of the code rate is 1/4 in FIG.
  • the code rate is 1/3.
  • FIG. 28A is as described above with reference to FIG. 27A.
  • Fig. 28B the code rate change in consideration of the maximum transmittable parity is shown. That is, when retransmitting two data bits, the code rate is changed to 1/4 in consideration of the maximum transmittable parity length. Thus, two data bits are changed to frozen bits.
  • the data bits may be mapped based on the priority of the remaining input bits except the input bits to which frozen bits are mapped. The change to the frozen bit may be performed based on the priority.
  • a shortening technique is applied to some bits to change the protection rate.
  • the shortening technique may be applied to the data bits having high priority.
  • the portion of the coded bits that are zero are not transmitted.
  • some parity is not transmitted. That is, it can be understood that 2-bit shortening is applied to the parity to be retransmitted.
  • the parity of the a bit is shortened, the a bit may be shortened with respect to the input bit, and the data bits may be sequentially mapped to the remaining input bits according to the priority of the input bit.
  • the frozen bit may be mapped to the remaining input bits except the shortened bit and the data bit.
  • information about a code rate or a value indicating a code rate of retransmission may be transmitted to the receiving end.
  • information about the shortening / puncturing / added frozen bit may be transmitted to the receiving end.
  • the receiving end may know the order and / or location of the data bits mapped in the received signal based on the priority information used for data / frozen bit determination in the first transmission.
  • a retransmission module may be added for every retransmission.
  • independent decoding may be performed for each retransmission module. Therefore, decoding can be performed using the result of the decoding for each retransmission.
  • the LLR value of the decoded bit may be updated.
  • updating of the LLR value may be performed by the following equation.
  • L (a) represents the LLR value for a
  • Is the jth data Indicates that the total number of reception of the data is c.
  • re-decoding may be performed on the first received data.
  • the decoding technique for the polar code base module may be performed as described above with reference to Equations 11-14.
  • an exclusive OR operation is performed using LLR values for even-numbered data. Therefore, by further utilizing the LLR value of the data decoded from the retransmission, the reliability for the odd-numbered data can also be increased.
  • the reliability for the even data since the hard decision value for the odd data is used in the even data, the reliability for the even data may also be increased.
  • 29 illustrates an update position of an LLR value according to an example.
  • FIG. 29 shows an update position of an LLR value in the case of channel size 8.
  • the update on the odd data may be performed by Equation 19 described above.
  • updating of even-numbered data may be performed according to the following equation.
  • N represents the size of the channel.
  • ⁇ N, 2i indicates whether to update the 2i th data in the channel W N and has a value of 0 or 1.
  • FIG. for example, ⁇ N, 2i for the case of FIG. 29 is shown in Table 2 below.
  • ⁇ N, 2i may be determined according to the following equation.
  • the LLR values of the decoded data from the first to p-1th transmissions can be sequentially updated. have.
  • FIG. 30 is a flowchart of a frozen bit position determining method according to an example.
  • the following frozen bit position determination method may be performed by a transmitter.
  • the transmitting end may be a terminal or a base station.
  • the above-described embodiments may be incorporated into the frozen bit positioning method described below.
  • the transmitter may calculate weights of each of the 2M input bits of the encoding module (S3001). For example, weights for input bits may be calculated using Equation 18 described above.
  • M represents one or more natural numbers.
  • the encoding module may be formed by extending an elementary matrix, as described above with reference to Equations 3 to 5 described above.
  • the transmitter may determine a plurality of information bit positions among the input bits in descending order of weights based on the target code rate (S3002). In this case, the remaining input bits that are not determined as information bit positions may be determined as positions of frozen bits.
  • information of input bits may be recorded in the memory block based on the determined weight. For example, according to the method described above with reference to FIG. 20, information of input bits may be recorded in a memory block.
  • shortening may be used.
  • the transmitter may change the number of information bit positions corresponding to the length of the shortening bit among the plurality of information bit positions to the positions of the frozen bits in the order of low weight.
  • the transmitting end may perform puncturing after encoding the input data.
  • the transmitter may puncture at least one bit of the encoded input data based on the target code rate.
  • the transmitting end may change the number of information bit positions corresponding to the length of the shortening bit among the plurality of information bit positions to the positions of the frozen bits in the order of high weight. For example, the transmitter may determine the length of the shortening bit by dividing the length of the shortening bit by the target code rate. Also, the transmitting end may perform puncturing after encoding the input data. For example, the transmitter may puncture at least one bit of the encoded input data based on the target code rate. In this case, the transmitting end may perform puncturing by subtracting the length of the shortening bit from the number of information bits changed to the frozen bit.
  • 31 is a flowchart of a retransmission method in polar code according to an example.
  • the following frozen bit position determination method may be performed by a transmitter.
  • the transmitting end may be a terminal or a base station.
  • the above-described embodiments may be incorporated into the retransmission method described below.
  • the transmitter may generate a first data block by allocating a plurality of data bits to input bits having a high priority among the input bits of the polar code encoding module based on the target code rate (S3101). Also, the transmitting end may transmit the generated first data block to the receiving end (S3102).
  • the first data block may correspond to a transport block or a code block.
  • the first data block may consist of a transport block and a CRC for the transport block, or may consist of a code block and a CRC for the code block.
  • the transmitting end generates the second data block by allocating the first data bits among the plurality of data bits to the lower priority input bits among the input bits of the polar code encoding module based on the target code rate and the shortening bit. (S3103)
  • the first data bits may be selected in order of high reliability among the plurality of data bits.
  • the transmitting end may transmit (S3104) a second data block as a retransmission of the first data block.
  • the transmitting end inputs the second data bits of the remaining data bits other than the first data bits from the plurality of data bits, based on the target code rate and the shortening bit, to have a lower priority among the input bits of the polar code encoding module. By assigning to bits it is possible to generate a third data block.
  • the transmitting end may transmit the third data block as retransmission of the first data block.
  • the second data bits may be selected in order of high reliability among the remaining data bits.
  • the transmitter may select and transmit at least some of the plurality of data bits in order of low reliability.
  • the retransmission of the first data block described above may be performed based on a negative acknowledgment response from the receiving end.
  • FIGS. 1 to 31B are diagrams for schematically describing a configuration of devices to which the embodiments of the present invention described with reference to FIGS. 1 to 31B may be applied as an embodiment of the present invention.
  • the base station apparatus 10 may include a receiving module 11, a transmitting module 12, a processor 13, a memory 14, and a plurality of antennas 15. .
  • the transmission module 12 may transmit various signals, data, and information to an external device (eg, a terminal).
  • the reception module 11 may receive various signals, data, and information from an external device (eg, a terminal).
  • the receiving module 11 and the transmitting module 12 may be referred to as transceivers.
  • the processor 13 may control the overall operation of the base station apparatus 10.
  • the plurality of antennas 15 may be configured according to, for example, a two-dimensional antenna arrangement.
  • the processor 13 of the base station apparatus 10 may be configured to receive channel state information according to examples proposed by the present invention.
  • the processor 13 of the base station apparatus 10 performs a function of processing information received by the base station apparatus 10, information to be transmitted to the outside, and the like. And may be replaced by a component such as a buffer (not shown).
  • the terminal device 20 may include a receiving module 21, a transmitting module 22, a processor 23, a memory 24, and a plurality of antennas 25.
  • the plurality of antennas 25 refers to a terminal device that supports MIMO transmission and reception.
  • the transmission module 22 may transmit various signals, data, and information to an external device (eg, a base station).
  • the reception module 21 may receive various signals, data, and information from an external device (eg, a base station).
  • the receiving module 21 and the transmitting module 22 may be referred to as transceivers.
  • the processor 23 may control operations of the entire terminal device 20.
  • the processor 23 of the terminal device 20 may be configured to transmit channel state information according to examples proposed by the present invention.
  • the processor 23 of the terminal device 20 performs a function of processing the information received by the terminal device 20, information to be transmitted to the outside, etc., and the memory 24 stores the calculated information and the like for a predetermined time. And may be replaced by a component such as a buffer (not shown).
  • terminal device 10 may be implemented so that the above-described matters described in various embodiments of the present invention can be applied independently or two or more embodiments are applied at the same time, overlapping description will be described for clarity Omit.
  • a downlink transmission entity or an uplink reception entity is mainly described using a base station
  • a downlink reception entity or uplink transmission entity is mainly described using a terminal as an example.
  • the scope of the present invention is not limited thereto.
  • the description of the base station is a cell, an antenna port, an antenna port group, an RRH, a transmission point, a reception point, an access point, a repeater, or the like as a downlink transmission entity to a terminal or an uplink reception entity from a terminal.
  • the repeater becomes a downlink transmission entity to the terminal or an uplink reception entity from the terminal, or when the repeater becomes an uplink transmission entity to the base station or a downlink reception entity from the base station,
  • the principles of the present invention described through various embodiments may be equally applied.
  • Embodiments of the present invention described above may be implemented through various means.
  • embodiments of the present invention may be implemented by hardware, firmware, software, or a combination thereof.
  • a method according to embodiments of the present invention may include one or more Application Specific Integrated Circuits (ASICs), Digital Signal Processors (DSPs), Digital Signal Processing Devices (DSPDs), and Programmable Logic Devices (PLDs). It may be implemented by field programmable gate arrays (FPGAs), processors, controllers, microcontrollers, microprocessors, and the like.
  • ASICs Application Specific Integrated Circuits
  • DSPs Digital Signal Processors
  • DSPDs Digital Signal Processing Devices
  • PLDs Programmable Logic Devices
  • FPGAs field programmable gate arrays
  • processors controllers, microcontrollers, microprocessors, and the like.
  • the method according to the embodiments of the present invention may be implemented in the form of a module, a procedure, or a function that performs the functions or operations described above.
  • the software code may be stored in a memory unit and driven by a processor.
  • the memory unit may be located inside or outside the processor, and may exchange data with the processor by various known means.
  • each component or feature is to be considered optional unless stated otherwise.
  • Each component or feature may be embodied in a form that is not combined with other components or features. It is also possible to combine some of the components and / or features to form an embodiment of the invention.
  • the order of the operations described in the embodiments of the present invention may be changed. Some components or features of one embodiment may be included in another embodiment or may be replaced with corresponding components or features of another embodiment. It is obvious that the claims may be combined to form an embodiment by combining claims that do not have an explicit citation relationship in the claims or as new claims by post-application correction.
  • Embodiments of the present invention can be applied to various wireless access systems and broadcast communication systems.
  • various radio access systems include 3rd Generation Partnership Project (3GPP), 3GPP2 and / or IEEE 802.xx (Institute of Electrical and Electronic Engineers 802) systems.
  • Embodiments of the present invention can be applied not only to the various radio access systems, but also to all technical fields to which the various radio access systems are applied.

Landscapes

  • Engineering & Computer Science (AREA)
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Abstract

폴라 코드(polar code)의 데이터 재송신 방법 및 이를 위한 장치가 개시된다. 본 개시물의 데이터 재송신 방법은, 목표 부호율에 기초하여 복수의 데이터 비트들을 폴라코드 부호화 모듈의 입력비트들 중 우선순위가 높은 입력비트들에 할당함으로써 제1 데이터 블록을 생성하는 단계, 상기 생성된 제1 데이터 블록을 송신하는 단계, 상기 목표 부호율과 쇼트닝 비트에 기초하여, 상기 복수의 데이터 비트들 중 제1 데이터 비트들을 상기 폴라코드 부호화 모듈의 입력비트들 중 우선순위가 낮은 입력비트들에 할당함으로써 제2 데이터 블록을 생성하는 단계, 및 상기 생성된 제2 데이터 블록을 상기 제1 데이터 블록의 재송신으로서 송신하는 단계를 포함할 수 있다.

Description

폴라 코드를 위한 데이터 재송신 방법 및 이를 위한 장치
본 발명은 무선 통신 시스템 상에서의 채널 코드의 부호화 방법에 관한 것으로서, 특히, 폴라 코드(Polar Code)를 위한 데이터 재송신 방법 및 이를 위한 장치에 관한 것이다.
무선 접속 시스템이 음성이나 데이터 등과 같은 다양한 종류의 통신 서비스를 제공하기 위해 광범위하게 전개되고 있다. 일반적으로 무선 접속 시스템은 가용한 시스템 자원(대역폭, 전송 파워 등)을 공유하여 다중 사용자와의 통신을 지원할 수 있는 다중 접속(multiple access) 시스템이다. 다중 접속 시스템의 예들로는 CDMA(code division multiple access) 시스템, FDMA(frequency division multiple access) 시스템, TDMA(time division multiple access) 시스템, OFDMA(orthogonal frequency division multiple access) 시스템, SC-FDMA(single carrier frequency division multiple access) 시스템 등이 있다.
상술한 통신 시스템들에서뿐만 아니라, 방송 시스템에 있어서도 채널 코드(channel code)가 필수적으로 이용되고 있다. 채널 코드의 일반적인 구성 방법의 예시로서, 송신단이 부호화기를 이용하여 입력 심볼에 대하여 부호화를 수행하고 부호화된 심볼을 송신할 수 있다. 또한, 예를 들어, 수신단은 부호화된 심볼을 수신하고 수신된 심볼에 대하여 복호를 수행하여 입력 심볼을 복원할 수 있다. 이 경우, 입력 심볼의 크기와 부호화된 심볼의 크기는 통신 시스템에 따라서 달리 정의될 수 있다. 예를 들어, 3GPP (3rd Generation Partnership Project)의 LTE (Long Term Evolution) 통신 시스템에서 사용되는 데이터 정보용 터보(turbo) 코드에서, 입력 심볼의 채되 크기는 최대 6144 비트이고, 부호화된 심볼의 크기는 18432 (6144*3) 비트이다. LTE 통신 시스템에서의 터보 코딩은 3GPP 기술 규격 36.212에 의하여 참조될 수 있다.
그러나, LTE 터보 코드는 코드의 구조상 SNR (Signal to Noise Ratio)이 증가되더라도 일정 영역을 벗어나면 성능 개선이 미미한 특징이 있다. 이와 관련하여, 보다 오류 발생률이 낮은 코드를 이용하는 것이 고려될 수 있으나, 이 경우, 복잡도가 증가하는 문제점이 있다.
통신 시스템에 있어서 높은 오류율은 불필요한 데이터의 재송신과 채널 수신 실패를 초래할 수 있다. 또한, 지나치게 높은 복잡도의 코드는 기지국과 단말의 부하를 증가시킬 뿐만 아니라, 송수신 지연을 초래할 수 있다. 특히, 더 빠른 데이터의 송수신이 요구되는 차세대 통신 시스템에 있어서는, 상술한 문제점들이 해결이 요구된다. 따라서, 오류율을 낮추면서도 낮은 복잡도를 갖는 코딩 방법이 요구된다.
특히, 현재의 LTE 터보 코드는 정보의 크기가 증가하면 오류 플로어(error floor)가 발생하는 문제점이 있다. 따라서, URR (Ultra Reliable Radio) 및 LLR (Low Latency Radio)을 만족할 수 있는 채널 코딩 방법이 요구된다.
본 발명은, 상술한 문제점들을 해결하기 위하여 창안된 것으로서, 본 발명의 목적은 폴라 코드를 위한 데이터 재송신 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 이러한 방법들을 지원하는 장치를 제공하는 것이다.
본 발명에서 이루고자 하는 기술적 목적들은 이상에서 언급한 사항들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 이하 설명할 본 발명의 실시예들로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 고려될 수 있다.
상술한 과제를 해결하기 위한 본원의 단말의 데이터 블록의 재송신 방법은, 목표 부호율에 기초하여 복수의 데이터 비트들을 폴라코드 부호화 모듈의 입력비트들 중 우선순위가 높은 입력비트들에 할당함으로써 제1 데이터 블록을 생성하는 단계; 상기 생성된 제1 데이터 블록을 송신하는 단계; 상기 목표 부호율과 쇼트닝 비트에 기초하여, 상기 복수의 데이터 비트들 중 제1 데이터 비트들을 상기 폴라코드 부호화 모듈의 입력비트들 중 우선순위가 낮은 입력비트들에 할당함으로써 제2 데이터 블록을 생성하는 단계; 및 상기 생성된 제2 데이터 블록을 상기 제1 데이터 블록의 재송신으로서 송신하는 단계를 포함할 수 있다.
또한, 데이터 블록의 재송신 방법은, 상기 목표 부호율과 상기 쇼트닝 비트에 기초하여, 상기 복수의 데이터 비트들로부터 상기 제1 데이터 비트들을 제외한 나머지 데이터 비트들 중 제2 데이터 비트들을 상기 폴라코드 부호화 모듈의 입력비트들 중 우선순위가 낮은 입력비트들에 할당함으로써 제3 데이터 블록을 생성하는 단계; 및 상기 생성된 제3 데이터 블록을 상기 제1 데이터 블록의 재송신으로 송신하는 단계를 더 포함하고, 상기 제2 데이터 비트들은 상기 나머지 데이터 비트들 중 신뢰도가 높은 순서대로 선택될 수 있다.
또한, 데이터 블록의 재송신 방법은, 상기 제1 데이터 블록의 재송신의 반복으로 인하여 상기 복수의 데이터 비트들이 모두 재송신된 경우, 상기 복수의 데이터 비트들 중 적어도 일부를 신뢰도가 낮은 순서대로 선택하여 송신하는 단계를 더 포함할 수 있다.
또한, 상기 제1 데이터 블록은, 운송블록 또는 코드블록에 대응할 수 있다.
또한, 상기 제1 데이터 블록의 재송신은 수신단으로부터의 부정 수신확인(Negative-Acknowledgement) 응답에 기초하여 수행될 수 있다.
또한, 상술한 과제를 해결하기 위한 본원의 단말은, 신호를 송수신하는 트랜시버; 메모리; 및 상기 트랜시버 및 상기 메모리를 제어하는 프로세서를 포함하고, 상기 프로세서는: 목표 부호율에 기초하여 복수의 데이터 비트들을 폴라코드 부호화 모듈의 입력비트들 중 우선순위가 높은 입력비트들에 할당함으로써 제1 데이터 블록을 생성하고, 상기 생성된 제1 데이터 블록을 송신하고, 상기 목표 부호율과 쇼트닝 비트에 기초하여, 상기 복수의 데이터 비트들 중 제1 데이터 비트들을 상기 폴라코드 부호화 모듈의 입력비트들 중 우선순위가 낮은 입력비트들에 할당함으로써 제2 데이터 블록을 생성하며, 상기 생성된 제2 데이터 블록을 상기 제1 데이터 블록의 재송신으로서 송신하도록 구성될 수 있다.
상술한 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명의 실시예들에 따르면 다음과 같은 효과가 있다.
본 발명의 폴라 코드의 데이터 재송신 방법은 동일한 부호율의 재송신을 수행할 수 있다.
또한, 본 발명의 폴라 코드의 데이터 재송신 방법은 데이터의 재송신에 따라 신뢰도가 낮은 데이터 비트를 송신함으로써 데이터 간의 신뢰도 차이를 감소시킬 수 있다.
본 발명의 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 이하의 본 발명의 실시예들에 대한 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 발명을 실시함에 따른 의도하지 않은 효과들 역시 본 발명의 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
본 발명에 관한 이해를 돕기 위해 상세한 설명의 일부로 포함되고, 첨부된 도면들은 본 발명에 대한 다양한 실시예들을 제공한다. 또한, 첨부된 도면들은 상세한 설명과 함께 본 발명의 실시 형태들을 설명하기 위해 사용된다.
도 1은 일 예시에 따른 부호화 과정을 도시한다.
도 2는 일 예시에 따른 운송 블록의 부호화 과정을 도시한다.
도 3은 일 예시에 따른 RSC (Recursive Systematic Convolutional) 부호화기를 도시한다.
도 4는 LTE 터보 부호화기(encoder)를 도시한다.
도 5는 RSC 부호화기에 따른 트렐리스(Trellis)의 일 예시를 도시한다.
도 6은 트렐리스 구조의 일 예시를 도시한다.
도 7은 일 예시에 따른 구조화된 패리티 체크 행렬을 도시한다.
도 8은 일 예시에 따른 모델 행렬(model matrix)을 도시한다.
도 9는 쉬프트 수에 따른 행렬의 변환을 설명하기 위한 도면이다.
도 10은 일 예시에 따른 LDPC 코드 복호화 방법의 흐름도이다.
도 11은 일 예시에 따른 이분 그래프(bipartite graph)를 도시한다.
도 12는 폴라 부호화(encoding)의 개념을 도시하는 예시도이다.
도 13은 코드 블록의 길이에 따른 양극화 경향을 도시한다.
도 14는 폴라 코드의 기초 모듈(base module)을 도시한다.
도 15는 N 레벨 채널 조합의 일 예시를 도시한다.
도 16은 비트 리버설 기법의 일 예시이다.
도 17은 증분 프리징 기법의 일 예시이다.
도 18은 일 예시에 따른 데이터 비트와 프로즌 비트의 결정을 도시한다.
도 19a는 채널 길이 4인 폴라 코드 모듈을 도시한다.
도 19b는 채널 길이 8인 폴라 코드 모듈을 도시한다.
도 20은 일 예시에 따른 메모리 구성을 도시한다.
도 21은 일 예시에 따른 우선순위에 기초한 메모리 구성을 설명하기 위한 도면이다.
도 22는 일 예시에 따른 쇼트닝 기법을 도시한다.
도 23은 다른 실시예에 따른 쇼트닝 기법을 도시한다.
도 24는 일 실시예에 따른 부호화기 모듈의 구성을 도시한다.
도 25는 제1 예시에 따른 재송신을 도시한다.
도 26은 제2 예시에 따른 재송신을 위한 부호화기 모듈을 도시한다.
도 27은 제2 예시에 따른 재송신 기법을 도시한다.
도 28은 제 3 예시에 따른 재송신 기법을 도시한다.
도 29는 일 예시에 따른 LLR 값의 갱신 위치를 도시한다.
도 30은 일 예시에 따른 프로즌 비트 위치 결정 방법의 흐름도이다.
도 31은 일 예시에 따른 폴라 코드에서의 재송신 방법의 흐름도이다.
도 32는 본 발명의 일 실시예에 따른 기지국 및 단말의 구성도이다.
이하의 기술은 CDMA(code division multiple access), FDMA(frequency division multiple access), TDMA(time division multiple access), OFDMA(orthogonal frequency division multiple access), SC-FDMA(single carrier frequency division multiple access) 등과 같은 다양한 무선 접속 시스템에 사용될 수 있다. CDMA는 UTRA(Universal Terrestrial Radio Access)나 CDMA2000과 같은 무선 기술(radio technology)로 구현될 수 있다. TDMA는 GSM(Global System for Mobile communications)/GPRS(General Packet Radio Service)/EDGE(Enhanced Data Rates for GSM Evolution)와 같은 무선 기술로 구현될 수 있다. OFDMA는 IEEE 802.11(Wi-Fi), IEEE 802.16(WiMAX), IEEE 802-20, E-UTRA(Evolved UTRA) 등과 같은 무선 기술로 구현될 수 있다. UTRA는 UMTS(Universal Mobile Telecommunications System)의 일부이다. 3GPP(3rd Generation Partnership Project) LTE(long term evolution)는 E-UTRA를 사용하는 E-UMTS(Evolved UMTS)의 일부로서 하향링크에서 OFDMA를 채용하고 상향링크에서 SC-FDMA를 채용한다. LTE-A(Advanced)는 3GPP LTE의 진화된 버전이다.
설명을 명확하게 하기 위해, 3GPP LTE/LTE-A를 위주로 기술하지만 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한, 이하의 설명에서 사용되는 특정(特定) 용어들은 본 발명의 이해를 돕기 위해서 제공된 것이며, 이러한 특정 용어의 사용은 본 발명의 기술적 사상을 벗어나지 않는 범위에서 다른 형태로 변경될 수 있다.
도 1은 일 예시에 따른 부호화 과정을 도시한다.
LTE 통신 시스템에서 이용하는 터보 코드를 포함하는 많은 채널 코드들에 도 1과 같은 부호화 과정이 적용될 수 있다. 이하에서는, 설명의 편의를 위하여 LTE 통신 시스템의 표준 문서에 따른 용어에 기초하여 부호화 과정을 설명한다.
도 1의 예시에서, 송신단은 운송 블록(Transport Block, TB)을 생성(S101)할 수 있다. 또한, 송신단은 운송 블록에 운송 블록에 대한 CRC 비트를 추가(S102)된다. 또한, 송신단은 CRC 비트가 추가된 운송 블록으로부터 코드 블록을 생성(S103)할 수 있다. 예를 들어, 송신단은 인코더의 입력 크기에 기초하여 운송 블록을 코드 블록으로 분할(segmentation)할 수 있다. 또한, 송신단은 분할된 각각의 코드 블록에 대하여 CRC 비트를 추가(S104)할 수 있다. 이 경우, 예를 들어, 코드 블록 및 코드 블록 CRC 비트의 크기는 6144 비트로 구성될 수도 있다. 송신단은 코드 블록과 CRC 비트로 구성된 블록 각각에 대하여 부호화 및 변조(S105)를 수행할 수 있다. 예를 들어, 상술한 바와 같이, 터보 코딩이 적용될 수도 있다.
복호화 과정은 도 1의 부호화 과정의 역순으로 수행될 수 있다. 예를 들어, 수신단은 각 부호화기에 대응하는 복호화기(decoder)를 이용하여 각 코드 블록 단위로 복호화를 수행하고, 최종적으로 하나의 운송 블록을 구성하여, 운송 블록의 CRC 통과여부를 확인할 수 있다.
예를 들어, 입력 심볼의 크기는 MAC(Media Access Control) 계층으로부터의 운송 블록(transport block, TB)의 크기와는 상이할 수 있다. 운송 블록의 크기가 터보 코드의 최대 입력 심볼 크기보다 큰 경우에는, 운송 블록은 복수의 코드 블록(code block, CB)들로 분할 될 수 있다. LTE 통신 시스템의 표준에 따를 경우, 코드 블록의 크기는 6144 비트에서 CRC (Cyclic Redundancy Check) 비트를 감산한 것과 동일할 수도 있다. 터보 코드의 입력 심볼은 코드 블록과 CRC를 포함하는 데이터 또는 운송 블록 (예를 들어, 운송 블록은 6144 비트 미만) 과 CRC를 포함하는 데이터로 정의될 수도 있다. CRC 비트는 6144 비트에 비하여 매우 작은 값(예를 들어, 최대 24 비트)이다. 따라서, 이하의 설명에 있어서는, 다르게 정의되지 않는 한, 코드 블록은 코드 블록 자체 또는 코드 블록과 대응하는 CRC 비트를 지칭할 수 있으며, 운송 블록은 운송 블록 자체 또는 운송 블록과 대응하는 CRC 비트를 지칭할 수 있다.
도 2는 일 예시에 따른 운송 블록의 부호화 과정을 도시한다.
도 2는 도 1과 관련하여 상술한 부호화 과정에 대응하는 운송 블록(201)의 부호화 과정을 도시한다. 먼저, 운송 블록(201)에 운송 블록 CRC(202)가 추가된다. 운송 블록 CRC(202)는 복호 과정에서 운송 블록(201)의 확인을 위하여 이용될 수 있다. 그 후에 운송 블록(201) 및 운송 블록 CRC(202)는 3개의 코드 블록(203)들로 분할 된다. 본 실시예에서는 3 개의 코드 블록(203)들로 분할되었으나, 운송 블록(201)은 부호화기(205)의 입력 크기에 기초하여 복수의 코드블록들로 분할될 수 있다.
코드 블록(203) 각각에는 코드 블록 CRC(204)가 추가된다. 코드 블록 CRC(204)는 수신단에서 코드 블록(203)의 확인을 위하여 이용될 수 있다. 코드 블록(203)과 코드 블록 CRC(204)은 부호화기(205) 및 변조기(206)를 거쳐 부호화될 수 있다.
도 3은 일 예시에 따른 RSC (Recursive Systematic Convolutional) 부호화기를 도시한다.
도 3의 RSC 부호화기(300)는 터보 코딩에 이용될 수 있다. 도 3에서, m은 입력 데이터를 나타내며, C1은 시스테매틱(systematic) 비트열, C2는 부호화된(coded) 비트열을 나타낸다. 여기서, RSC 부호화기(300)는 1/2 코드율(code rate)을 갖는다.
RSC 부호화기(300)는 비재귀적(nonrecursive)-비-시스테매틱(non-systematic) 콘볼루셔널(convoluational) 부호화기의 입력에 부호화된 출력을 피드백함으로써 구성될 수 있다. 도 3의 실시예에서 부호화기(300)는 2개의 지연기(301, 302)들을 포함한다. 지연기(301, 302)의 값 D는 코딩 방식(coding scheme)에 따라서 결정될 수 있다. 지연기(301, 302)는 메모리 또는 쉬프트 레지스터(shift register)로 구성될 수 있다.
도 4는 LTE 터보 부호화기(encoder)를 도시한다.
LTE 터보 부호화기(400)의 코딩 방식(scheme)은 2개의 8-상태 요소 부호화기(410, 420)들(constituent encoders)과 하나의 터보 코드 내부 인버리버(internal interleaver)(430)를 갖는 병렬 연접 컨벌루션 코드(Parallel Concatenated Convolutional Code, PCCC)이다.
도 4에서, 터보 부호화기(400)은 제1 요소 부호화기(constituent encoder)(410), 제2 요소 부호화기(420), 및 터보 코드 내부 인터리버(internal interleaver)(430)로 구성된다. 제1 요소 부호화기(410) 및 제2 요소 부호화기(420)는 8-상태(state) 요소 부호화기들이다. 제1 요소 부호화기(410) 및 제2 요소 부호화기(420)는 각각 도 3의 RSC 부호화기와 유사한 구조로 구성된다. 제1 요소 부호화기(410) 및 제2 요소 부호화기(420)는 각각 3개의 지연기(411, 412, 413, 421, 422, 423)를 포함한다.
도 4에서, D는 코딩 방식(coding scheme)에 따라서 결정되는 값이다. ck는 터보 부호화기(400)로의 입력이다. 제1 요소 부호화기(410) 및 제2 요소 부호화기(420)로부터의 출력은 각각 zk와 z'k으로 표시된다(denoted). 터보 코드 내부 인터리버(430)로부터 출력되는 값은 c'k로 표시된다. 일반적으로, 지연기(411,412,413,421,42,423)는 입력된 값을 1 클록씩 지연시킬 수 있다. 그러나, 지연기(411,412,413,421,42,423)는 내부 설정에 따라 1 클록 이상 동안 입력된 값을 지연시키도록 구성될 수 있다. 지연기(411,412,413,421,42,423)는 쉬프트 레지스터(shift register)로 구성될 수 있으며, 기설정된 클록만큼 입력된 비트를 지연시킨 뒤 입력된 비트를 다음 지연기(411,412,413,421,42,423)로 출력하도록 구성될 수 있다.
터보 코드 내부 인터리버(430)는 무선 채널로의 신호 송신시 발생할 수 있는 버스트 오류(burst error)의 영향을 감소시킬 수 있다. 예를 들어, 터보 코드 내부 인터리버(430)는 QPP(Quadratic Polynomial Permutation) 인터리버일 수도 있다.
터보 코드는 고성능 순방향 오류 정정 (forward error correction, FEC) 코드로서, LTE 통신 시스템에서 이용되고 있다. 예를 들어, 터보 코드에 의하여 코딩된 데이터 블록은 3개의 서브블록들로 구성될 수도 있다. 하나의 서브블록은 m 비트의 페이로드(payload) 데이터에 대응할 수 있다. 다른 서브블록은, RSC(recursive systematic convolution) 코드를 이용하여 계산된, 페이로드에 대한 n/2 비트의 패리티(parity) 비트들로 구성될 수 있다. 또한, 나머지 서브 블록은 RSC 코드를 이용하여 계산된, 페이로드 데이터의 퍼뮤테이션(permutation)에 대한 n/2 비트의 패리티 비트들로 구성될 수 있다. 예를 들어, 상술한 퍼뮤테이션은 인터리버(interleaver)에 의하여 수행될 수 있다. 따라서, 페이로드와 함께 서로 상이한 패리티 비트의 2개의 서브블록들이 하나의 블록으로서 구성될 수 있다. 예를 들어, m이 n/2와 동일한 경우, 하나의 블록은 1/3의 부호율(code rate)을 갖는다.
제1 요소 부호화기(410)에서, 입력 ck가 부호화된 비트 zk에 도달하는 과정은 두 개의 경로로 구분될 수 있다. 두 개의 경로는 입력단으로부터 출력단으로 출력 피드백 없이 연결된 제1 경로와 입력단으로부터 다시 입력단으로 피드백되는 제2 경로이다.
제1 경로에서, 입력 ck, 지연기(411)을 거친 입력 ck, 및 지연기들(411, 412, 및 413)을 거친 입력 ck가 출력단에 인가된다. 제1 경로에 대한 입력단 출력단 사이의 관계는 다항식으로 표현될 수 있다. 제1 경로에 대한 다항식은 순방향 생성기 다항식(forward generator polynomial)으로 호칭되고, 하기의 수학식의 g1과 같이 표현될 수 있다.
Figure PCTKR2017006060-appb-M000001
한편, 제2 경로에서, 입력 ck, 지연기들(411 및 412)을 거친 입력 ck, 및 지연기들(411, 412, 및 413)을 거친 입력 ck가 입력단에 피드백된다. 제2 경로에 대한 다항식은 재귀적 생성기 다항식(recursive generator polynomial)으로 호칭되고, 하기의 수학식의 g0와 같이 표현될 수 있다.
Figure PCTKR2017006060-appb-M000002
상기 수학식 1 및 2에서, “+”는 배타적 논리합(exclusive OR, XOR)을 의미하며, 1은 입력이 0번의 지연을 거침을 의미한다. 또한, Dn은 입력이 n번의 지연을 거침을 의미한다.
도 5는 RSC 부호화기에 따른 트렐리스(Trellis)의 일 예시를 도시한다.
도 5는 도 3에 도시된 RSC 부호화기의 트렐리스의 구성을 도시한다. 도 5에서 Si는 i번째 입력 데이터의 상태(state)를 나타낸다. 도 5에서, 각 원은 각 노드를 나타낸다. 아울러, 각 노드들 사이에 이어진 선은 브랜치(branch)를 의미한다. 실선의 브랜치는 입력값 1에 대한 브랜치를, 점선의 브랜치는 입력값 0에 대한 브랜치를 의미한다. 브랜치 상의 값은 m/C1C2 (입력값/시스테매틱 비트, 부호화된 비트)로 표시된다. 또한, 인코더의 메모리의 개수에 지수적으로 비례하는 상태를 가질 수 있다. 예를 들어, 인코더가 a개의 메모리를 포함하는 경우, 2a개의 상태가 트렐리스에 포함될 수 있다.
트렐리스는 2개의 상태 사이에서 가능한 부호기의 상태 전이를 도시하는 상태 기계(state machine)이다. RSC 부호화기와 같은 컨볼루션 부호화기는 트렐리스 다이어그램(diagram)에 따라서 부호화를 수행할 수 있다. RSC 부호화기에 의하여 부호화된 코드워드는 트렐리스 구조에 기반한 알고리즘에 따라서 복호화될 수 있다. 예를 들어, 비터비(Viterbi) 또는 BCJR(Bahl, Cocke, Jelinek and Raviv) 알고리즘이 이용될 수 있다.
도 6은 트렐리스 구조의 일 예시를 도시한다.
도 6에서, n은 코드워드(codeword)의 길이를 나타낸다. 통상적으로, 추가적인 비트들을 입력 시퀀스 뒤에 추가함으로써, 트렐리스가 종료(terminated)될 수 있다. 일반적으로 0의 시퀀스로 구성된 시퀀스는 테일 비트(tail bit)로 호칭된다. 테일 비트는 트렐리스의 한 상태의 노드들이 0 값을 가지도록 하여 트렐리스를 종료시킨다.
도 6에서, 코드워드의 길이는 입력 데이터의 길이 k 및 테일 비트의 길이 t를 고려하여 결정될 수 있다. 예를 들어, 코드율이 R인 경우, 코드워드의 길이 n은 (k+t)/R의 값을 가질 수 있다. 일반적으로, 테일 비트의 길이 t는 부호화기의 모든 지연기(예를 들어, 메모리)를 리셋할 수 있는 길이로 결정될 수 있다. 예를 들어, 도 3의 RSC 부호화기는 총 2 비트의 테일 비트를 사용할 수 있다. 또한, 도 4와 같은 LTE 통신의 터보 부호화기는 3 비트의 테일 비트를 사용할 수 있다.
테일 비트는 입력 데이터의 길이에 비하여 상대적으로 짧은 길이를 갖는다. 상술한 바와 같이 코드워드의 길이는 테일 비트의 길이와 연관되기 때문에, 코드워드의 길이가 한정된 경우에 테일 비트로 인한 코드율 손실이 발생할 수 있다. 그러나, 테일 비트로 인한 코드율 손실에도 불구하고, 테일 비트를 이용한 트렐리스 종료가 널리 이용되고 있다. 계산의 복잡도가 낮고 오류 정정 성능이 우수하기 때문이다.
펑쳐링(puncturing) 코드는 코드워드 중 일부를 펑쳐링하는 방식이다. 펑쳐링 코드에서, 코드워드 중 일부가 펑쳐링됨으로써 일부 코드워드가 송신되지 않는다. 예를 들어, 테일 비트의 추가로 인한 코드율 손실을 감소시키기 위하여 펑쳐링 코드가 이용될 수 있다. 이 경우, 수신단은 입력 데이터의 길이 k와 테일 비트의 길이 t의 합에 대응하는 트렐리스를 이용하여 복호를 수행할 수 있다. 즉, 수신단은 펑쳐링되지 않은 코드워드를 수신한 것으로 가정하고 복호를 수행할 수 있다. 이 경우, 수신단은 펑쳐링된 비트(즉, 송신단에서 송신되지 않은 비트)에 대응하는 노드로부터의 브랜치에 대하여는 입력값이 없는 것으로 간주할 수 있다. 즉, 해당 노드의 브랜치들에 대하여 입력 데이터는 동일한 확률로 0 또는 1로 가정된다.
도 1과 관련하여 상술한 바와 같이, 코드블록에 대한 CRC가 코드블록에 추가된다. CRC는 송신하려는 데이터를 기설정된 체크값을 제수로 사용하여 나눈 후, 도출되는 나머지로서 결정될 수 있다. CRC는 일반적으로 송신 데이터의 끝에 추가될 수 있다. 수신단은 수신 데이터를 기설정된 체크 값으로 나눈 나머지를 CRC와 비교하거나, CRC를 포함한 전체 수신 데이터에 대하여 체크 값으로 나눈 나머지가 0인지를 판단할 수 있다.
운송 블록의 크기가 6144 비트인 경우, CRC의 크기는 최대 24 비트로 구성될 수 있다. 따라서, CRC 비트를 제외한 나머지 비트가 코드 블록의 크기로 결정된다.
수신단은 복호화를 각 코드블록 단위로 수행할 수 있다. 그 후, 수신단은 코드블록으로부터 운송블록을 구성하고, 운송블록에 대한 CRC를 확인함으로써 복호 성공 여부를 판단할 수 있다. 현재의 LTE 시스템에서, 코드블록 CRC는 빠른 복호화 종료(early decoding termination)를 위하여 이용된다. 예를 들어, 하나의 코드블록에 대한 CRC 체크가 실패하는 경우, 수신단은 나머지 코드블록들을 복호화하지 않고 NACK (Negative ACKnowledgement)을 송신단에 송신할 수 있다.
NACK이 수신되는 경우, 송신단은 송신 데이터의 적어도 일부를 재송신할 수 있다. 예를 들어, 송신단은 운송블록 또는 하나 이상의 코드 블록을 재송신할 수도 있다. 예를 들어, 운송블록 전체를 재송신하는 경우, 재송신을 위하여 무선 자원이 과다하게 소모될 수 있다. 또한, 예를 들어, 수신단에서 코드블록 CRC 실패로 인한 NACK이 발생하는 경우, 수신단은 CRC 실패가 발생한 코드블록의 정보(예를 들어, 코드블록의 인덱스)를 송신단에 송신할 수 있다. 또한, 송신단은 코드블록의 정보를 이용하여 CRC 실패가 발생한 코드블록만을 전송하여 무선 자원 효율을 증가시킬 수도 있다. 그러나, 코드블록의 개수가 증가되는 경우, 코드블록의 정보(예를 들어, 코드블록의 인덱스)를 피드백하기 위한 데이터 양이 증가하게 된다.
LTE 통신 시스템에서, 수신단은 ACK/NACK 신호를 이용하여 데이터 수신 성공 여부를 송신단에 알려줄 수 있다. FDD(Frequency Division Duplex)의 경우, i번째 서브프레임에서 수신된 데이터에 대한 ACK/NACK이 i+4번째 서브프레임에서 송신된다. i+4번째 서브프레임에서 NACK이 수신되는 경우, 재전송은 i+8번째 서브프레임에서 수행될 수 있다. 이는, 운송블록을 처리하기 위한 시간과 ACK/NACK 생성을 위한 시간을 고려한 것이다. 운송블록의 처리를 위한 채널 코드 처리가 많은 시간을 소요하기 때문이다. TDD(Time Division Duplex)의 경우, 운송블록의 처리와 ACK/NACK 생성을 위한 시간과 상향링크 서브프레임 할당(예를 들어, TDD 상향링크/하향링크 설정)에 기초하여 ACK/NACK 및 재전송 서브프레임이 결정될 수 있다. 또한, ACK/NACK 번들링(bundling) 및 멀티플렉싱이 이용될 수 있다.
상술한 바와 같이, 터보 코드는 일정 SNR을 넘어서면 더 이상의 오류율 개선이 미미하다. 터보 코드의 대안으로서, LDPC (Low-Density Parity-Check) 코드가 제안되고 있다. LDPC 코드는 선형 블록 코드(linear block code)로서, IEEE 802.11n, 802.11ac 및 디지털 비디오 브로드캐스팅(Digital Video Broadcasting, DVB)에서 이용된다. LDPC 코드는 생성 행렬(generation matrix)과 패리티 검사 행렬(parity check matrix)로 구성될 수 있다. LDPC 코드에서, 데이터는 메시지 비트들(message bits)과 생성 행렬에 대한 곱 연산을 통하여 부호화될 수 있다. 일반적으로 LDPC 코드를 이용하는 통신 표준에서는, 생성 행렬 대신에 패리티 검사 행렬이 이용될 수 있다. 예를 들어, 패리티 검사 행렬을 이용하여 데이터의 부호화가 수행될 수 있다.
선형 블록 코드는 생성행렬 G 또는 패리티 체크 행렬 H에 기초하여 생성될 수 있다. 선형 블록 코드는 모든 코드워드 c에 대하여, Hct가 0의 값을 갖도록 코드가 구성된다. LDPC 코드 또한, 다른 선형 블록 코드와 동일하게, 패리티 검사 행렬 H와 코드워드 c의 곱이 '0'이 되는지를 확인함으로써 수행될 수 있다. 예를 들어, 코드워드 c의 전치행렬과 패리티 검사 행렬에 대한 곱(즉, Hct)이 0인지를 판단함으로써 LDPC 코드의 복호화가 수행될 수 있다.
LDPC 코드에 있어서, 패리티 체크 행렬의 원소는 대부분 0으로 이루어지고, 0이 아닌 원소의 수는 코드의 길이에 비하여 적은 수를 가진다. 따라서, LDPC 부호는 확률에 기초한 반복적 복호가 가능하다. 초기에 제안된 LDPC 부호에서, 패리티 체크 행렬을 비체계적(non-systematic) 형태로 정의되고, 패리티 체크 행렬의 행(row)과 열(column)에 균일하게 적은 웨이트(weight)가 적용되었다. 웨이트는 행 또는 열에 포함된 1의 개수를 의미할 수 있다.
상술한 바와 같이, LDPC 코드의 패리티 체크 행렬 H 상에 0이 아닌 원소의 밀도가 낮다. 따라서, LDPC 코드는 낮은 복호 복잡도를 가지면서도 섀넌(Shannon)의 이론적 한계에 근접하는 성능을 갖는다. 이러한 LDPC 코드의 높은 오류 정정 성능과 낮은 복호 복잡도로 인하여, LDPC 코드는 고속 무선 통신에 적합한 특성을 갖는다.
이하에서, 구조화된(structured) LDPC 코드에 대하여 설명된다.
상술한 바와 같이, LDPC 코드의 생성을 위하여 패리티 체크 행렬 H가 이용될 수 있다. H 행렬은 많은 0과 적은 수의 1을 포함한다. H 행렬의 크기는 105 비트 이상의 크기를 가질 수 있으며, H 행렬을 표현하기 위하여 많은 메모리가 소모될 수 있다. 구조화된 LDPC 코드에서, H 행렬의 원소들은, 도 7에 도시된 바와 같이, 일정한 크기의 서브 블록(sub-block)들로 표현될 수 있다. 도 7에서, 행렬 H의 각각의 요소들은 하나의 서브블록을 나타낸다.
IEEE 802.16e 표준 문서에서는, 서브 블록을 하나의 정수 인덱스(index)로 표시함으로써, H 행렬을 표현하기 위한 메모리의 크기를 감소시킬 수 있다. 각각의 서브 블록은, 예를 들어, 일정한 크기의 퍼뮤테이션 행렬(permutation matrix)일 수도 있다.
도 8은 일 예시에 따른 모델 행렬(model matrix)을 도시한다.
예를 들어, IEEE 802.16e 표준 문서를 참조하면, 코드워드의 크기가 2304이고 부호율(code rate)이 2/3인 경우, LDPC 코드 부호화/복호화를 위하여 사용되는 모델 행렬은 도 8과 같다. 모델 행렬은 이하에서 설명되는 적어도 하나의 서브 블록으로 구성된 패리티 검사 행렬을 의미할 수 있다. 또한, 서브 블록은, 이하의 설명에 있어서, 쉬프트 수(shift number)로 지칭될 수 있다. 모델 행렬은 후술하는 방법에 기초하여 패리티 검사 행렬로 확장될 수 있다. 따라서, 특정한 모델 행렬에 기초한 부호화 및 복호화는 해당 모델 행렬의 확장으로부터 생성된 패리티 검사 행렬에 기초한 부호화 및 복호화를 의미한다.
도 8에서, 인덱스 '-1'은 기설정된 크기의 영 행렬(zero matrix)을 나타낸다. 또한, 인덱스 '0'은 기설정된 크기의 단위 행렬(identity matrix)을 나타낸다. '-1' 및 '0'을 제외한 양의 정수의 인덱스는 쉬프트 수를 나타낸다. 예를 들어, '1'의 인덱스로 표현되는 서브 블록은 단위 행렬으로부터 특정한 방향으로 1회 쉬프트된 행렬을 의미할 수 있다.
도 9는 쉬프트 수에 따른 행렬의 변환을 설명하기 위한 도면이다.
예를 들어, 도 9는 서브 블록의 크기가 4행 및 4열을 갖는 경우를 도시한다. 도 9에서, 서브 블록은 단위 행렬으로부터 우측으로 3회 쉬프트 된다. 이 경우, 구조화된 LDPC의 코드의 패리티 체크 행렬은 '3'의 정수 인덱스를 이용하여 서브 블록을 표시할 수 있다.
일반적으로, LDPC 코드의 부호화는 패리티 체크 행렬 H로부터 생성 행렬(Generation Matrix) G를 생성하고, 생성 행렬을 이용하여 정보 비트를 부호화함으로써 수행될 수 있다. 생성 행렬 G의 생성을 위하여, 패리티 체크 행렬 H에 대하여 가우스 소거(Gaussian Reduction)를 수행하여 [PT : I] 형태의 행렬을 구성한다. 정보 비트의 수가 k이고 부호화된 코드워드의 크기가 n인 경우, 행렬 P는 행의 개수가 k이고 열의 개수가 n-k인 행렬이고, I는 크기가 k인 단위 행렬이다.
패리티 체크 행렬 H가 [PT : I] 의 형태를 갖는 경우, 생성 행렬 G는 [I : PT]의 형태를 갖는다. 크기 k비트의 정보 비트가 부호화되는 경우, 부호화된 정보 비트는 1행 k열의 행렬 x로 표현될 수 있다. 이 경우, 코드워드 c는 xG이고, xG는 [x : xP]의 형태를 갖는다. 여기서, x는 정보 부분(또는 시스테매틱 부분(systematic part))을 나타내고, xP는 패리티 부분(parity part)을 나타낸다.
또한, 가우스 소거를 이용하지 않고, H 행렬을 특수한 구조로 설계함으로써, 행렬 G를 유도하지 않고 H 행렬로부터 직접 정보 비트를 부호화할 수도 있다. 상술한 H 행렬과 G 행렬의 구조로부터, 행렬 G와 행렬 H의 전치 행렬의 곱은 0의 값을 갖는다. 이러한 특징과 상술한 정보 비트와 코드워드 사이의 관계를 이용하면, 정보 비트의 뒤에 패리티 비트를 추가함으로써 코드워드가 획득될 수 있다.
도 10은 일 예시에 따른 LDPC 코드 복호화 방법의 흐름도이다.
통신 시스템에서, 부호화된 데이터는 무선 채널을 통과하는 과정에서 잡음을 포함하게 된다. 따라서, 코드워드 c는 수신단에서 잡음을 포함하는 코드워드 c'으로 표현된다. 수신단은 수신신호에 대하여 역다중화 및 복조(demultiplexing and demodulation)를 수행(S1000)하고, 복호 파라미터들을 초기화(S1005)한다. 수신단은 체크 노드(check node)와 변수 노드(variable)를 갱신(S1010, S1015)하고, 신드롬 체크를 수행(S1020)한다. 즉, c'HT가 0인지를 확인함으로써, 복호화 절차가 종료될 수 있다. c'HT가 0인 경우, c'에서 처음 k개의 비트가 정보 비트x로 결정될 수 있다. 만약 c'HT가 0이 아닌 경우, 합곱(sum-product) 알고리즘 등의 복호화 기법에 기초하여 c'HT가 0을 만족하는 c'을 찾음으로써 정보 비트x가 복구될 수 있다.
도 11은 일 예시에 따른 이진 그래프(bipartite graph)를 도시한다.
도 11에서, 좌측의 노드들(v0, v1, …, v11)은 변수 노드(variable node)들을 나타내며, 우측의 노드들(c1, c2, …, c6)은 체크 노드들을 나타낸다. 도 11의 예시에서, 설명을 위하여 변수 노드 v0와 체크 노드 c1을 중심으로 이진 그래프가 도시되었다. 도 11의 이진 그래프의 연결선은 에지(edge)로 호칭될 수 있다. 도 11의 이진 그래프는 Hct로부터 생성될 수 있다. 따라서, 도 11에서, 변수 노드 v0로부터의 에지는 패리티 체크 행렬 H의 1열에 대응하고, 체크 노드 c1으로부터의 에지는 행렬 H의 1행에 대응한다.
상술한 바와 같이, 복호가 성공되기 위하여는, 패리티 체크 행렬H와 코드워드 행렬c의 전치행렬의 곱이 '0'값을 가져야 한다. 따라서, 하나의 체크 노드에 연결된 변수 노드들의 값이 0이어야 한다. 따라서, 도 11의 경우, 체크 노드 c1에 연결된 변수 노드들(v0, v1, v4, v6, v9, v11)의 값의 배타적 논리합(exclusive OR, XOR)의 값이 '0'이어야 한다. 신드롬 체크(syndrome check)는, 각 체크 노드에 연결된 변수 노드들의 값이 배타적 논리합의 값이 0인지를 확인하는 것을 의미한다.
도 12는 폴라 부호화(encoding)의 개념을 도시하는 예시도이다.
폴라 코드의 부호화 과정은 채널 조합(channel combining)과 채널 분할(channel splitting)로 구성될 수 있다. 도 12에 도시된 바와 같이, 좌측에 도시된 원래의 채널들을 적절히 조합하여 벡터 채널을 생성된다. 또한, 생성된 백터 채널을 분리함으로써, 도 12의 우측에 도시된 바와 같이, 양극화된(polarlized) 새로운 채널들이 생성된다. 이론적으로, 무한한 길이의 채널에 대하여 채널 용량은 채널 용량 C(W)=0과 C(W)=1로 구분될 수 있다.
도 13은 코드 블록의 길이에 따른 양극화 경향을 도시한다.
도 13의 (a) 내지 (c)에 도시된 바와 같이, 코드 블록의 길이(N)가 길어질수록, 채널 용량이 1 또는 0으로 양극화되는 현상이 나타난다.
도 14는 폴라 코드의 기초 모듈(base module)을 도시한다.
도 12와 관련하여 상술한 채널 조합은 B-DMC 채널을 병렬(parallel)하게 연접(permutation)함으로써 수행될 수 있다. 채널 조합을 거쳐 코드 블록의 크기가 결정될 수 있다. 도 14에서, W는 B-DMC 채널을 나타낸다. 도 14의 기초 모듈은 2개의 B-DMC 채널들을 조합한다. 도 14에서, u1 및 u2는 이진-입력 소스 비트(binary-input source bit)을 나타내며, x1 및 x2는 채널 W로의 입력을, y1 및 y2는 부호화된 출력 비트(output coded bit)을 나타낸다. 도 14에서, 전체 채널과 동등한(equivalent) 채널은 W2로 표시된다. 도 14의 기초 모듈에 대한 기초 행렬(F)은 하기의 수학식 3과 같이 표현된다.
Figure PCTKR2017006060-appb-M000003
도 14에서는 2개의 채널이 조합되었으나, N개의 B-DMC 채널들이 조합될 수도 있다. 이하에서, N은 2n으로서, n은 0 이상의 정수이다. N개의 채널이 조합될 때, 각각의 채널은 재귀적(recursive) 형태로 표현될 수 있다. 생성 행렬 GN에 대하여, 입력 비트
Figure PCTKR2017006060-appb-I000001
에 대한 출력
Figure PCTKR2017006060-appb-I000002
은 다음의 수학식 4와 같이 표현될 수 있다.
Figure PCTKR2017006060-appb-M000004
수학식 4에서,
Figure PCTKR2017006060-appb-I000003
이고,
Figure PCTKR2017006060-appb-I000004
이다. 또한, 수학식 3의 기초 행렬(F)을 이용하여, 생성 행렬GN은 다음의 수학식 5와 같이 표현될 수 있다.
Figure PCTKR2017006060-appb-M000005
여기서,
Figure PCTKR2017006060-appb-I000005
이고,
Figure PCTKR2017006060-appb-I000006
이다. 치환(permutation) 행렬 BN은 하기의 수학식 6과 같이 표현된다.
Figure PCTKR2017006060-appb-M000006
수학식 6에서, RN은 비트-리버설 인터리버(bit-reversal interleaver)로서, 입력 (s1, s2, … , sN)에 대하여 수학식 7과 같이 정의된다.
Figure PCTKR2017006060-appb-M000007
도 15는 N 레벨 채널 조합의 일 예시를 도시한다.
도 15의 예시는 하기의 수학식 8과 같이 표현될 수 있다.
Figure PCTKR2017006060-appb-M000008
또한, 수학식 8은 수학식 3 내지 7을 참조하여 하기의 수학식 9와 같이 표현될 수 있다.
Figure PCTKR2017006060-appb-M000009
N개의 B-DMC 채널들을 조합한 후, 특정 입력에 대한 동등(equivalent) 채널을 정의하는 과정은 채널 분할(channel splitting)로 호칭될 수 있다. N개의 채널들 중 i번째 채널의 동등 채널
Figure PCTKR2017006060-appb-I000007
은 하기의 수학식 10과 같은 채널 천이 확률(channel transition probability)로 표현될 수 있다.
Figure PCTKR2017006060-appb-M000010
상술한 채널 조합과 채널 분할이 수행된 경우, 하기와 같은 정리(theorem)가 획득될 수 있다. 임의의(any) B-DMC W에 대하여, 채널
Figure PCTKR2017006060-appb-I000008
은 다음과 같은 의미에서 양극화 된다. 인덱스 i∈{1,…,N}들 중에서, N이 무한대에 가까워 짐에 따라서,
Figure PCTKR2017006060-appb-I000009
인 일부의 인덱스는 I(W)이 되고,
Figure PCTKR2017006060-appb-I000010
인 일부의 인덱스는 1-I(W)이 된다. (여기서, δ∈(0,1)) 따라서, N이 무한대에 가까워 짐에 따라서, 채널은 양극화되어, 완벽한 잡음 채널 또는 무잡음(noise-free) 채널이 된다. 따라서, 송신단에서, 데이터를 무잡음 채널을 이용하여 송신할 수 있다.
상술한 바와 같이, 코드 블록의 크기 N이 무한대가 되면, 특정 입력 비트에 대한 동등 채널(equivalent channel)이 잡음 채널 또는 무잡음 채널로 구분될 수 있다. 이는, 특정 입력 비트에 대한 동등 채널의 용량이 0 또는 채널 W의 용량 I(W)로 구분됨을 의미한다.
상술한 폴라 코드의 복호화는 연속 제거(Successive Cancellation, SC) 복호화를 이용하여 수행될 수 있다. 연속 제거 복호화 방식은 채널 천이(transition) 확률을 계산하고, 계산된 확률에 기초하여 입력 비트에 대한 우도비(likelihood Ratio, LLR)를 계산함으로써 수행될 수 있다. 이 경우, 채널 조합과 채널 분할 과정이 재귀적 형태로 구성된 점을 이용하여, 채널 천이 확률은 재귀적인 형태로 계산될 수 있다. 따라서, 우도비 값도 재귀적 형태로 계산될 수 있다.
채널 천이 확률
Figure PCTKR2017006060-appb-I000011
는 하기의 수학식 11과 같이 표현될 수 있다. 수학식 11에서, 입력 비트
Figure PCTKR2017006060-appb-I000012
는 홀수 인덱스
Figure PCTKR2017006060-appb-I000013
와 짝수 인덱스
Figure PCTKR2017006060-appb-I000014
로 구분되어 표현된다.
Figure PCTKR2017006060-appb-M000011
Figure PCTKR2017006060-appb-I000015
Figure PCTKR2017006060-appb-I000016
Figure PCTKR2017006060-appb-I000017
Figure PCTKR2017006060-appb-I000018
또한, 수학식 10은 하기의 수학식 12와 같이 정리될 수 있다.
Figure PCTKR2017006060-appb-M000012
Figure PCTKR2017006060-appb-I000019
Figure PCTKR2017006060-appb-I000020
Figure PCTKR2017006060-appb-I000021
따라서, 우도비
Figure PCTKR2017006060-appb-I000022
은 하기의 수학식 13 및 14에 의하여 계산될 수 있다.
Figure PCTKR2017006060-appb-M000013
Figure PCTKR2017006060-appb-M000014
폴라 부호화기 및 연속제거(SC) 복호화기의 복잡도는 코드 블록의 길이 N에 따라 달라진다. 복잡도는 O(N log N)으로 알려져 있다.
코드 블록의 길이가 N인 폴라 코드에 있어서, K 비트의 입력이 가정되면, 코딩율(coding rate)은 N/K이다. 이 경우, 데이터 페이로드의 크기가 N인 폴라 부호화기의 생성행렬 GN이라하면, 부호화된 비트(encoded bit)는 수식
Figure PCTKR2017006060-appb-I000023
으로 표현될 수 있다. 입력 비트
Figure PCTKR2017006060-appb-I000024
중에서, K개의 비트는 페이로드 비트이다. 페이로드 비트에 대응하는 생성행렬GN의 행(row) 인덱스를 I라고 가정한다. 이 경우, 폴라 코드의 최소 거리(minimum distance)
Figure PCTKR2017006060-appb-I000025
는 하기의 수학식 15와 같이 표현될 수 있다.
Figure PCTKR2017006060-appb-M000015
수학식 15에서, wt(i)는 i(i=0, 1, … , N-1)의 이항 전개(binary expansion) 내의 수이다.
이하의 설명에 있어서, 데이터가 전송되는 페이로드 비트는 데이터 비트로, 페이로드 비트를 제외한 나머지 비트(즉, 실제 데이터가 전송되지 않는 비트)는 프로즌 비트(frozen bit)로 호칭될 수 있다. 폴라 코드에 있어서는, 코드 블록 내에서 어떠한 위치의 비트를 데이터 비트 또는 프로즌 비트로 결정할지가 문제된다. 예를 들어, 각 채널의 채널 용량에 기초하여 데이터 비트와 프로즌 비트를 결정할 수도 있다. 그러나, 채널 용량은 상호 정보(mutual information)를 이용하는 이론적인 한계치로서, 실제 구현에 있어서는 데이터 비트와 프로즌 비트를 결정하기 어렵다. 따라서, 이하에서, 채널 용량을 이용하지 않고, 정보 블록 크기로부터 독립적으로 데이터 비트 및/또는 프로즌 비트를 결정하기 위한 방법이 설명된다.
증분 리던던시(Incremental Redundancy, IR) 타입 재송신은 재송신 패킷이 이전 송신된 패킷으로부터 새로운 정보를 포함한다. 일반적으로, 재송신은 부가적인 패리티 비트를 더 포함한다. 수신단은 재송신 데이터를 이전에 수신된 데이터와 결함함으로써 데이터 복구를 시도할 수 있다. IR 타입의 재송신을 위하여, 비트-리버설(Bit-reversal) 기법 또는 증분 프리징(Incremental freezing) 기법이 이용될수 있다.
도 16은 비트 리버설 기법의 일 예시이다.
도 16에서 2 비트가 펑쳐링(puncturing)된다. 비트 리버설 기법에서, 출력 비트에 대하여 펑쳐링이 수행된다. 특히, 펑쳐링은 비트-리버설 순서(bit-reversal order)로 수행된다. 이 경우, 출력 비트 y1과 y6가 펑쳐링될 수 있다. 그러나, 예를 들어, 일부 입력 비트들(u1, u2, u3, u5)이 프로즌 비트로 결정될 수 있다. 폴라 코드는 채널 양극화(channel polarization) 효과로 인하여 정보 비트가 비동등 오류 보호(unequal error protection, UEP) 특성을 갖는다. 또한, 비트 리버설 기법에서 출력 비트에 대하여 펑쳐링이 수행되기 때문에, 펑쳐링으로 인한 채널 용량의 변화가 계산되기 어렵다. 따라서, 채널 용량을 고려한 재송신을 할 비트와 펑쳐링 패턴의 결정이 용이하지 않다.
도 17은 증분 프리징 기법의 일 예시이다.
증분 프리징 기법은 재송신 횟수의 증가에 따라서 재송신 내의 프리즈 비트의 비율이 증가한다. 또한, 증분 프리징 기법에서, 불신도(unreliability)가 높은 데이터부터 재송신이 수행된다. 예를 들어, 1번째 송신에서 출력 비트의 길이 N 및 부호율 R을 갖는 데이터가 송신될 수 있다. 즉, 1번째 송신에서 정보 비트의 크기는 R*N이다. 또한, L번째 송신에서, 출력 비트의 길이 N 및 부호율 R/L을 갖는 데이터가 송신될 수 있다. 예를 들어, 도 17에 도시된 바와 같이, 각각의 송신은 일정한 크기를 가지나 부호율이 점차 감소될 수 있다. 따라서, 증분 프리징 기법에 있어서는, 재송신이 반복됨에 따라서 재송신 데이터의 크기는 유지되나 데이터 내의 정보 비트의 크기는 감소한다. 따라서, 재전송 시에도 항상 일정한 크기의 데이터가 송신되어야 하는 점에서 시그널 오버헤드가 증가할 수 있다.
예를 들어, 시그널 오버헤드의 감소를 위하여 쇼트닝(shortening) 기법이 이용될 수 있다. 쇼트닝 기법은 정보 블록 크기에 대한 유연성(flexibility)을 제공할 수 있다. 예를 들어, LDPC 코드나 폴라 코드처럼 정보 크기가 정해진 경우, 쇼트닝 기법은 줄어든 길이(s)만큼 정보 데이터에 대하여 ‘0’을 사용할 수 있다. 부호율이 R인 경우, 부호율을 위하여 출력 비트가 s/R 만큼 펑쳐링될 수 있다. 상술한 바와 같이, 폴라코드는 비동등 보호 특성을 갖기 때문에, 프로즌 비트의 위치에 기초하여 쇼트닝 기법이 적용될 수 있다. 예를 들어, 쇼트닝 비트와 프로즌 비트가 동시에 변경될 수도 있다. 그러나, 이 경우, 프로즌 비트 위치의 변경으로 인한 복잡도가 증가될 수 있다.
따라서, 정보 블록 크기에 대한 유연성을 지원하기 위한 개선된 쇼트닝 기법이 요구된다. 이하에서, 개선된 쇼트닝 기법에 대하여 설명된다. 또한, 쇼트닝 기법을 이용한 IR 타입 HARQ (Hybrid Automatic repeat request) 지원 방법에 대하여 설명된다. 이하의 설명에 있어서, 상술한 수학식 5를 참조하여, 생성행렬 GN 대신에
Figure PCTKR2017006060-appb-I000026
을 중심으로 부호화기의 구조가 설명된다. 치환(permutation) 행렬 BN은 단순히 입력 비트에 대한 위치만을 변경하기 때문이다. 보다 구체적으로, 치환 행렬의 적용에 따라서 입력 비트 위치가 달라지긴 하지만, 출력 비트 내 입력 비트의 조합은 변경되지 않고, 출력 비트의 위치만 달라지게 되기 때문이다. 따라서, 이하의 실시예들은 치환 행렬을 거친 입력 비트에 대하여 적용되는 것으로 설명될 수도 있다.
도 18은 일 예시에 따른 데이터 비트와 프로즌 비트의 결정을 도시한다.
도 18에서, 데이터 비트 및 프로즌 비트의 위치는 채널 용량이 큰 순서대로 결정된다. 채널 용량이 큰 순서에 따라, 부효율을 고려하여 데이터 비트의 위치가 결정된다. 도 18에서, 소거율(erasure rate)이 0.5인 이진소거채널(Binary Erasure Channel, BEC)에 대하여, 부효율이 1/2, 채널 길이 N이 8인 폴라 코드의 데이터 비트 및 프로즌 비트의 위치 결정의 예시를 나타낸다. 도 18에서, 채널 용량 C(Wi)이 높은 4개의 위치는 데이터 비트로서, 나머지 비트는 프로즌 비트로서 결정된다.
채널 용량 C(W)은 하기의 수학식 16과 같이 정의되고, 송신 데이터 X와 수신 데이터 Y 사이의 정보량을 나타낸다.
Figure PCTKR2017006060-appb-M000016
즉, 수학식 16은 송신된 데이터 중 수신된 데이터에 대한 비율을 의미할 수 있다. 송신된 데이터는 부호화기를 거친 부호화된 심볼이고, 수신된 부호화된 심볼 내의 송신단이 보내고자 했던 정보 비트의 비율에 따라 채널 용량이 결정될 수 있다. 따라서, 부호화된 심볼 내에 정보 비트의 비율이 낮으면 채널 용량이 낮다는 것을 의미한다.
도 14를 다시 참조하여, 폴라 코드의 기초 모듈(base module)은 하기의 수학식과 같은 특성을 갖는다.
Figure PCTKR2017006060-appb-M000017
위 수학식에서, C(W2)는 기초 모듈 전체의 채널 용량을 나타낸다. 또한, C(Wu1)은 입력 u1과 출력(y1, y2) 사이의 채널의 채널 용량을, C(Wu2)은 입력 u2와 출력(y1, y2) 사이의 채널의 채널 용량을 나타낸다.
상술한 바와 같이, 폴라 코드 부호화기는 기초 모듈에 대한 크로네커 곱의 형태를 갖기 때문에, 채널 길이 N이 증가하더라도 상술한 수학식 17의 특성이 유지된다. 따라서, 상술한 수학식 17에 기초하여, 폴라 코드 모듈에 대한 위쪽 절반의 입력에 대한 채널 용량이 아래쪽 절반의 입력에 대한 채널 용량 이상으로 가정될 수 있다. 따라서, 채널 용량에 기초한 가중치가 결정될 수 있다. 예를 들어, 도 14를 참조하여, 입력 u1에 대한 가중치는 1로, 입력 u2에 대한 가중치는 2로 결정될 수 있다.
도 19a는 채널 길이 4인 폴라 코드 모듈을 도시한다.
상술한 바와 같이, 폴라 코드 모듈의 위쪽 절반의 입력에 대한 채널의 가중치는 1로 아래쪽 절반의 채널에 대한 가중치는 2로 설정될 수 있다.
도 19b는 채널 길이 8인 폴라 코드 모듈을 도시한다.
도 19b에서, 상술한 바에 따라서, 채널 길이 8 인 경우의 각각의 채널에 대한 가중치가 표시된다. N이 2, 4, 또는 8인 각각의 단계에 대한 가중치가 숫자 1 또는 2로 표시된다. 각각의 입력 비트에 대한 부호화된 비트(coded bit)로의 채널에 대한 가중치의 합은 하기의 표 1과 같이 나타난다.
입력 비트 N=2 N=4 N=8 합계
U1 1 1 1 3
U2 2 1 1 4
U3 1 2 1 4
U4 2 2 1 5
U5 1 1 2 4
U6 2 1 2 5
U7 1 2 2 5
U8 2 2 2 6
표 1에서, U4, U6, 및 U7은 값은 가중치의 합을 갖는다. 즉, U4, U6, 및 U7은 입력 비트가 부호화된 비트에 포함된 양이 같음을 의미할 수 있다.
도 20은 일 예시에 따른 메모리 구성을 도시한다.
도 20에서, 표 1에 따라서 메모리가 구성될 수 있다. 도 20의 메모리 구성은 일 예시적인 구성으로서, 메모리의 일부에 대응할 수 있다. 도 20의 메모리 구성은 각 입력 비트의 위치에 대한 순서(또는 우선순위)를 저장하기 위하여 이용될 수 있다. 또한, 입력 비트에 대한 데이터 매핑이 끝난 후에, 메모리의 나머지 위치들에 대하여는 프로즌 비트가 매핑될 수 있다. 메모리를 읽는 경우에도, 쓰는 순서와 동일한 순서로 메모리가 읽혀질 수 있다. 예를 들어, 이 경우, 입력 비트의 순서는 {U1, U2, U3, U5, U4, U6, U7, U8}로 나타내어 질 수 있다. 본 실시예에 있어서, 채널용량을 고려한 도 18의 예시와 유사하게 채널용량이 결정될 수 있다. 즉, 본 실시예에 있어서, U1, U2, U3, 및 U5는 나머지 입력 비트에 비하여 상대적으로 낮은 가중치를 갖는다. 도 18의 예시에 있어서도 해당 위치의 입력 비트들은 상대적으로 낮은 채널 용량을 갖는다.
도 21은 일 예시에 따른 우선순위에 기초한 메모리 구성을 설명하기 위한 도면이다.
도 19a를 참조하여, 각 단계에서의 단위 블록의 위쪽은 낮은 가중치를 아래쪽은 높은 가중치를 갖는다. 도 21의 실시예에서는 낮은 가중치는 0으로, 높은 가중치는 1로 설정된다. 각각의 블록들은 해당 단계에서의 가중치를 나타낸다. 본 실시예에서, 채널의 크기는 2M이다. 또한, 입력 비트의 인덱스 m은 0 내지 2M-1의 값을 갖는다.
도 21을 참조하여, 각각의 입력 비트 m에 대한 가중치는 각 단계에 대한 입력 비트의 가중치를 계산함으로써 계산될 수 있다. 예를 들어, 입력 비트 m에 대한 가중치 km은 하기의 수학식에 따라서, 결정될 수 있다.
Figure PCTKR2017006060-appb-M000018
즉, 가중치는 각각의 단계 i에 대한 가중치를 합산함으로써 계산된다. 또한, 각 단계 i에서의 가중치는 입력 비트의 인덱스에 대하여 2i+1값으로 모듈로 연산을 취한 뒤, 모듈로 연산이 수행된 값을 2i값으로 나눈뒤, 해당 값을 정수 값으로 내림함으로써 계산될 수 있다.
또한, 계산된 가중치에 따라서, 대응하는 메모리의 열에 입력 비트 인덱스의 오름차순으로 입력 비트 인덱스가 기록될 수 있다.
상술한 바와 같은 가중치에 기초하여 각 입력 비트에 대한 우선순위가 결정될 수 있다. 가중치가 높은 입력 비트가 높은 우선순위를 가질 수 있다. 아울러, 입력 비트의 우선순위에 기초하여 입력 비트들 중 데이터 비트 및 프로즌 비트가 결정될 수 있다. 또한, 상술한 방법을 이용함으로써, 채널의 크기가 변경되는 경우에도 동적으로 입력 비트의 우선순위가 결정될 수 있다. 아울러, 동적인 프로즌 비트와 데이터 비트의 결정이 가능하다.
이상에서, 각 입력 비트에 대한 우선 순위를 결정하는 방법에 대하여 설명되었다. 이하에서는, 정보 블록 크기에 대한 유연성(flexibility)을 제공하기 위한 방법이 설명된다.
예를 들어, 프로즌 비트 수의 증가와 펑쳐링이 동시에 수행될 수 있다. IEEE 802.11n 기술표준의 레이트 매칭(rate matching)과 유사하게, 쇼트닝 길이만큼 데이터 비트가 프로즌 비트로 변경될 수 있다. 예를 들어, 2비트가 쇼트닝되는 경우, 2비트의 데이터 비트가 프로즌 비트로 변경될 수 있다. 프로즌 비트는 송수신단 사이에 알려진(known) 비트일 수 있다.
또한, 프로즌 비트로의 변경에 있어서, 데이터 비트의 우선 순위에 기초하여 변경될 데이터 비트가 결정될 수 있다. 우선 순위는 상술한 입력 비트에 대한 우선 순위에 기초하여 결정될 수도 있다. 또한, 우선 순위는 부호화기의 구조 및/또는 채널의 크기에 기초하여 기설정될 수도 있다. 예를 들어, 데이터 비트 중 우선 순위가 낮은 비트가 프로즌 비트로 변경될 수 있다.
데이터 비트의 프로즌 비트로의 변경 후에, 폴라 코드에 기초한 부호화가 수행될 수 있다. 그 후, 부호화된 비트에 대하여 펑쳐링을 수행함으로써 목표 부호율이 달성될 수 있다. 펑쳐링된 비트는 복호시에 0의 LLR 값을 갖는 것으로 설정될 수 있다.
도 22는 일 예시에 따른 쇼트닝 기법을 도시한다.
도 22에서, 부호율이 3/4인 부호화기의 쇼티닝 기법이 도시된다. 도 22의 예시에서, 부호화기는 채널 크기 8을 갖는다. 도 22의 예시에서, D는 데이터 비트를 나타내고, F는 프로즌 비트를 나타낸다. 예를 들어, 프로즌 비트는 0의 값을 가질 수도 있다. 또한, P는 펑쳐링 비트를 나타낸다. U0 ~ U7는 입력 비트를, c0 ~ c7는 부호화된 비트를 나타낸다.
도 22의 (a)에서, 예를 들어, 입력 비트 U1, 및 U2가 프로즌 비트로 설정된다. 도 22의 (b)를 참조하여, 3비트 쇼트닝이 적용된다. 이 경우, 데이터 비트들 중 낮은 우선순위를 갖는 입력 비트 U2, U3, 및 U4가 프로즌 비트로 교체된다. 또한, 부호율을 유지하기 위하여, 부호화된 비트 c3, c5, c6, 및 c7가 펑쳐링된다. 임의의 패턴에 따라서 부호화된 비트가 펑쳐링될 수 있다. 예를 들어, 펑쳐링 비트는 임의적으로 선택되거나 기설정된 비트일 수도 있다.
도 23은 다른 실시예에 따른 쇼트닝 기법을 도시한다.
도 23은 도 22의(a)로부터 쇼트닝 기법이 적용된 부호화기를 도시한다. 예를 들어, n (n은 1 이상의 정수)비트가 쇼트닝되는 경우, 부호율을 유지하기 위하여, n/R 만큼의 데이터 비트가 쇼트닝 비트 ‘0’으로 변경된다. 여기서, R은 부호율을 나타낸다. 쇼트닝 비트는 프로즌 비트 또는 알려진(known) 비트로 호칭될 수 있다. 본 실시예에 있어서, 쇼트닝 비트로 대체되는 데이터 비트는 우선순위에 기초하여 결정될 수 있다. 예를 들어, 우선순위가 높은 데이터 비트부터 쇼트닝 비트로 대체될 수 있다. 예를 들어, 채널용량이 높을수록 높은 우선순위가 설정될 수 있다. 우선순위는 기설정되거나, 상술한 바에 따라서 설정될 수 있다.
도 14를 다시 참조하여, 폴라 코드의 기본 모듈의 구조적 특성 상, 아래 쪽의 입력은 그대로 채널을 거쳐 출력된다. 따라서, 도 23에서, 쇼트닝 비트의 위치와 동일한 위치의 부호화된 비트는 ‘0’의 값을 갖는다. 또한, 쇼트닝 비트로 인한 출력 비트의 크기는 n/R이 된다. 따라서, 이 비트들은 송신되지 않는다. 수신단에서, 송신되지 않은 부호화된 비트에 대하여는 LLR이 무한대 값을 갖는 것으로 가정될 수 있다.
또한, 출력 비트의 크기가 변경되기 때문에, 프로즌 비트의 변경될 수 있다. 이 경우, 우선순위가 높은 프로즌 비트부터 데이터 비트로 전환될 수 있다. 프로즌 비트로 전환되는 프로즌 비트의 수는 n/R-n이다. 기설정된 우선순위 또는 상술한 바와 같은 방법에 의하여 결정된 우선순위가 이용될 수 있다.
상술한 바와 같이, 우선순위가 높은 데이터 비트를 쇼트닝 하는 경우, 쇼트닝에도 불구하고, 쇼트닝 이전에 설정된 우선순위가 그대로 이용될 수 있다. 따라서, 쇼트닝 이후의 입력의 길이에 대하여 별도 우선순위가 다시 계산될 필요가 없다.
따라서, 본 실시예에 있어서, n 비트가 쇼트닝되는 경우, n/R 비트 만큼 데이터 비트를 쇼트닝 비트로 교체하고, n/R-n 비트 만큼의 프로즌 비트를 데이터 비트로 변경한다. 또한, 쇼트닝된 비트의 위치와 동일한 위치의 부호화된 비트는 송신되지 않는다.
도 23을 참조하여, 부호율 3/4인 3비트 쇼트닝이 수행된다. 이를 위하여, 우선순위가 높은 4개의 데이터 비트(U3, U5, U6 및 U7)가 쇼트닝 비트로 교체된다. 쇼트닝 비트는 '0'으로 표기되며, 실질적으로 프로즌 비트와 동일할 수 있다. 그 후, 우선 순위가 높은 1개의 프로즌 비트(U1)가 데이터 비트로 변경된다. 폴라 코드에 기초한 부호화를 수행한 뒤, 쇼트닝 비트에 대응하는 부호화된 비트들을 제외한 나머지 비트들을 송신할 수 있다.
이상에서, 입력 비트들에 대한 우선순위 결정 방법 및 쇼트닝 기법이 서명되었다. 이하에서, 증분 레던던시(IR) HARQ 방법이 설명된다.
폴라 코드는 각각의 정보 비트에 대한 채널 용량이 서로 상이하다. 즉, 폴라 코드는 각각의 입력 비트별로 신뢰도가 상이한 UEP 특성을 갖는다. 따라서, 터보 코드와는 상이하게, 폴라 코드에서의 재송신은 신뢰도에 기초하여 수행될 필요가 있다. 신뢰도 향상을 위하여, 요구되는 정보 비트가 재송신될 필요가 있다. 또한, IR HARQ를 지원하기 위하여, 기송신된 패리티와는 상이한 패리티가 생성될 필요가 있다.
예를 들어, 신뢰도를 향상시키기 위하여 우선순위에 기초하여 재송신이 수행될 수 있다. 예를 들어, 데이터 비트 중 우선순위가 낮은 순서대로 재송신이 수행될 수 있다. 이 경우, 재송신 비트를 제외한 나머지 비트에 대하여 쇼트닝 기법이 적용될 수 있다. 예를 들어, 부호율을 유지하기 위하여, 상술한 쇼트닝 기법이 적용될 수 있다. 예를 들어, 데이터 비트의 길이에서 재송신할 데이터 비트의 길이를 감산한 길이의 비트에 대하여 쇼트닝 기법이 적용될 수 있다. 상술한 쇼트닝 기법에 따라서, 데이터 비트에서 재송신 비트를 제외한 비트들의 길이를 부호율로 나눔으로써 쇼트닝 비트의 길이가 결정될 수 있다. 따라서, 증분 프리징(incremental freezing) 기법과는 상이하게, 부호율에 따라서 송신하는 부호화된 비트의 길이가 조정된다.
도 24는 일 실시예에 따른 부호화기 모듈의 구성을 도시한다.
도 24의 부호화기 모듈(2400)은 2개의 부호화기 모듈(모듈 A(2401) 및 모듈 B(2402))을 포함한다. 모듈 A(2401) 및 모듈 B(2402)는 동일한 채널 길이를 갖는 부호화기일 수 있다. 모듈 A(2401) 및 모듈 B(2402)로부터의 출력에 대하여 배타적논리합(XOR)을 수행함으로써 부호화기 모듈(2400)의 출력이 생성된다. 도 24의 부호화기(2400)는 상술한 IR HARQ를 지원할 수 있다.
모듈 A(2401)는 첫 번째 송신을 위한 폴라 코드 부호화기이고, 모듈 B(2402)는 재송신을 위한 폴라 코드 부호화기이다. 예를 들어, 모듈 B(2402))는 모듈A(2401)의 데이터를 복사하여 이용할 수 있다. 예를 들어, 모듈 A(2401)에서 이용된 데이터 비트/프로즌 비트 결정 및 우선순위가 모듈 B(2402)에서 그대로 이용될 수 있다. 또한, 재송신 횟수의 증가에 따라서, 재송신을 위한 모듈이 반복적으로 추가될 수 있다.
즉, 도 24에는 1개의 재송신 모듈(모듈 B(2402))이 도시되어 있으나, 각각의 재송신 별로 재송신 모듈이 확장 및 추가될 수 있다. 따라서, 각 재송신 시점마다, 각각의 모듈에 대하여 독립적인 복호가 가능하다.
상술한 바와 같이, 폴라 코드는 UEP 특성을 갖는다. 따라서, 3번째 송신 부터(즉, 2번째 재송신부터) 재송신을 위한 데이터 비트가 결정될 필요가 있다. 예를 들어, 도 18에 도시된 바와 같이, 데이터 비트는 0.5 이상의 채널용량을 가질 수 있다. 일반적인 경우, 데이터 비트는 0.5 이상의 채널용량을 가질 확률이 높다. 따라서, 데이터 비트들 중 신뢰도가 가장 낮은 데이터 비트를 재송신하는 경우, 가장 큰 신뢰도를 갖는 데이터 비트보다 더 높은 신뢰도가 획득될 수 있다. 따라서, 본 실시예에서 신뢰도가 낮은 순서대로 데이터 비트가 재송신될 수 있다. 신뢰도는 상술한 채널 용량, 우선순위, 또는 가중치에 기초하여 결정될 수도 있다.
상술한 재송신 방법에 있어서, 신뢰도가 낮은 데이터 비트를 재송신하더라도 신뢰도가 높은 데이터 비트의 신뢰도 이상의 신뢰도가 회득되지 못할 수도 있다. 그러나, 한정적인 재송신 횟수가 이용됨이 일반적이고, 일반적으로 재송신된 데이터 비트의 신뢰도가 재송신되지 않은 데이터 비트의 신뢰도보다 낮을 가능성은 낮다. 또한, 채널의 길이가 커짐에 따라서 채널 양극화가 증가한다. 따라서, 채널 길이의 증가에 따라서 데이터 비트들 사이의 신뢰도 차이가 작아진다. 이 경우, 재송신 데이터 비트의 신뢰도가 재송신되지 않은 데이터 비트의 신뢰도보다 작을 확률이 더욱 감소될 수 있다.
이하에서, 폴라 코드의 재송신 기법에 대하여 설명한다.
상술한 바와 같이, 재송신에 있어서, 데이터 비트 중 우선순위가 낮은 순으로 재송신이 수행될 수 있다. 이하에서는, 채널 길이가 8인 경우를 중심으로 설명한다.
도 25는 제1 예시에 따른 재송신을 도시한다.
제1 예시에서, 전체 데이터가 재송신될 수 있다. 도 25를 참조하여, 좌측의 첫 번째 송신에서, 입력비트 U3, U5, U6, 및 U7에 데이터 비트 d1, d2, d3, 및 d4가 각각 매핑된다. 매핑된 데이터 비트 및 프로즌 비트(F)는 부호화기를 거쳐 부호화된다. 우측의 두 번째 송신에서, 데이터 비트가 역순으로 입력비트에 매핑된다. 즉, 데이터 비트 d4, d3, d2, 및 d1이 입력비트 U3, U5, U6, 및 U7에 각각 매핑된다. 매핑된 데이터 비트 및 프로즌 비트는 부호화기를 거쳐 부호화된다. 세 번째 송신은 두 번째 송신의 역순으로 데이터 비트가 매핑될 수 있다. 매 송신 마다, 이전 송신의 데이터 비트 매핑의 역순으로 데이터 비트가 매핑될 수 있다. 또한, 프로즌 비트의 위치는 매 송신에서 유지될 수 있다.
도 26은 제2 예시에 따른 재송신을 위한 부호화기 모듈을 도시한다.
신뢰도가 낮은 데이터 비트를 재송신하는 것은, 해당 데이터 비트에 쇼트닝 기법을 적용하는 것과 동일하다. 부호율을 유지하기 위하여, 상술한 바와 같은 IR HARQ를 위한 쇼트닝 기법이 적용될 수 있다. 즉, 상술한 쇼트닝 기법에 따라서, 데이터 비트에서 재송신 비트를 제외한 비트들의 길이를 부호율로 나눔으로써 쇼트닝 비트의 길이가 결정될 수 있다. 따라서, 증분 프리징 기법과는 달리, 부호율에 따라서 송신되는 부호화된 비트의 길이가 조정될 수 있다.
부호화기(2600)는 모듈A(2601)와 모듈 B(2602)로 구성될 수 있다. 모듈 A(2601)는 첫 번째 송신에 이용되고, 모듈 B(2602)는 재송신에 이용될 수 있다. 즉, 기존의 폴라 코드 부호화 모듈에 재송신 모듈을 추가하고, 재송신 모듈에 쇼트닝 기법이 적용될 수 있다. 이 경우, 재송신 모듈(모듈 B(2602))은 첫 번째 송신에 이용된 모듈A(2601)의 복사(copy)일 수도 있다. 예를 들어, 모듈 A(2601)에서 이용된 데이터 비트/프로즌 비트 결정 및 우선순위가 모듈 B(2602)에서 그대로 이용될 수 있다. 또한, 재송신 횟수의 증가에 따라서, 재송신을 위한 모듈이 반복적으로 추가될 수 있다.
도 27은 제2 예시에 따른 재송신 기법을 도시한다.
도 27에서, 입력 비트에 데이터 비트(D1, D2, D3, 및 D4) 또는 프로즌 비트(F)가 매핑된다. 부호율 1/2의 부호화기는 입력 비트를 부호화된 비트(c0, c1, c2, c3, c4, c5, c6, c7)로 부호화한다. 프로즌 비트와 데이터 비트는 상술한 바와 같은 우선순위에 기초하여 결정될 수 있다. 도 27에서, 쇼트닝 비트는 0으로 표시된다. 또한, 출력단에서의 0은 송신되지 않는 비트를 의미한다.
도 27의 (a)의 첫 번째 송신에서, 입력비트 U3, U5, U6, 및 U7에 데이터 비트 d1, d2, d3, 및 d4가 각각 매핑된다. 본 실시예에서, 재송신에 대하여 4비트 쇼트닝이 적용된다. 즉, 부호율을 고려할 때, 데이터 비트 2개가 재송신된다. 따라서, 첫 번째 송신의 데이터 비트의 길이(4)에서 재송신 비트의 길이(2)를 감산한 값에 부호율(1/2)을 나눔으로써 쇼트닝 비트의 길이(4)가 결정될 수 있다. 따라서, 도 27의 (b)에서, 데이터 비트들 중 우선순위가 높은 데이터 비트들이 쇼트닝 비트로 대체된다. 또한, 나머지 데이터 비트와 프로즌 비트의 우선순위에 기초하여 데이터 비트가 매핑될 입력 비트의 위치가 결정될 수 있다. 즉, 우선순위가 높은 순서대로 나머지 입력 비트의 위치에 데이터 비트들이 순차적으로 매핑될 수 있다. 예를 들어, 도 27에서, 첫 번째 송신의 모든 데이터 비트들이 재송신에서 쇼트닝 된다. 따라서, 나머지 프로즌 비트들의 우선순위가 높은 순서대로 데이터 비트가 순차적으로 매핑된다. 따라서, 첫 번째 재송신(도 27의 (b))에서, 데이터 비트 D1이 입력 비트 U4에 매핑되고, 데이터 비트 D2가 입력 비트 U2에 매핑된다. 부호화를 거친 후, 쇼트닝 비트의 위치에 대응하는 부호화된 비트는 송신되지 않는다. 아울러, 두 번째 재송신(도 27의 (c))에서, 데이터 비트 D3이 입력 비트 U4에 매핑되고, 데이터 비트 D4가 입력 비트 U2에 매핑된다.
도 28은 제 3 예시에 따른 재송신 기법을 도시한다.
도 28에서, 입력 비트에 데이터 비트(D1, D2, D3, 및 D4) 또는 프로즌 비트(F)가 매핑된다. 부호화기는 입력 비트를 부호화된 비트(c0, c1, c2, c3, c4, c5, c6, c7)로 부호화한다. 프로즌 비트와 데이터 비트는 상술한 바와 같은 우선순위에 기초하여 결정될 수 있다. 도 28에서, 쇼트닝 비트는 0으로 표시된다. 또한, 출력단에서의 0은 송신되지 않는 비트를 의미한다.
제 3 예시에서, 프로즌 비트를 증가시킴으로써, 재송신 시의 부호율이 변경될 수 있다. 첫 번째 송신(도 28의 (a))의 부호율은 1/2이고, 도 28의 (b)의 경우, 재송신의 부호율은 1/4이고, 도 28의 (c)의 경우, 재송신의 부호율은 1/3이다. 도 28의 (a)는 도 27의 (a)와 관련하여 상술한 바와 같다.
도 28의(b)에서, 최대 송신가능한 패리티를 감안한 부호율이 변경이 도시된다. 즉, 2개의 데이터 비트를 재송신하는 경우, 최대 송신가능한 패리티의 길이를 감안하여 부호율이 1/4로 변경된다. 따라서, 2개의 데이터 비트가 프로즌 비트로 변경된다. 아울러, 데이터 비트는 프로즌 비트가 매핑된 입력 비트를 제외한 나머지 입력 비트의 우선순위에 기초하여 매핑될 수 있다. 프로즌 비트로의 변경은 우선순위에 기초하여 수행될 수 있다.
도 28의(c)에서, 보호율의 변경을 위하여 일부 비트에 쇼트닝 기법이 적용된다. 상술한 바와 같이, 우선순위가 높은 데이터 비트에 대하여 쇼트닝 기법이 적용될 수 있다. 본 실시예의 경우, 부호화된 비트 중 0인 부분은 송신되지 않는다. 즉, 일부 패리티가 송신되지 않는다. 즉, 재송신되는 패리티에 대하여 2비트 쇼트닝이 적용된 것으로 이해될 수 있다. 예를 들어, a 비트의 패리티가 쇼트닝되는 경우, 입력 비트에 대하여 a 비트가 쇼트닝되고, 나머지 입력 비트에 입력 비트의 우선 순위에 따라서 데이터 비트가 순차적으로 매핑될 수 있다. 아울러, 쇼트닝된 비트 및 데이터 비트를 제외한 나머지 입력 비트들에 대하여는 프로즌 비트가 매핑될 수 있다.
또한, 예를 들어, 재송신의 부호율 또는 부호율을 지시하는 값에 대한 정보가 수신단에 송신될 수 있다. 아울러, 쇼트닝/펑쳐링/추가된 프로즌 비트에 대한 정보가 수신단에 송신될 수도 있다. 예를 들어, 수신단은 첫 번째 송신에서 데이터/프로즌 비트 결정을 위하여 이용된 우선순위 정보에 기초하여 수신된 신호에서 데이터 비트가 매핑된 순서 및/또는 위치를 알 수 있다.
이하에서, IR HARQ 지원을 위한 복호화 기법에 대하여 설명한다.
도 26과 관련하여 상술한 바와 같이, 매 재송신마다 재송신 모듈이 추가될 수 있다. 이 경우, 재송신 모듈 별로, 독립적인 복호가 수행될 수 있다. 따라서, 각 재송신 마다 복호한 결과를 이용하여 복호가 수행될 수 있다.
예를 들어, 매 재송신의 수신 마다, 복호된 비트의 LLR 값이 갱신될 수 있다. 예를 들어, LLR 값의 갱신은 하기의 수학식에 의하여 수행될 수 있다.
Figure PCTKR2017006060-appb-M000019
위 수학식에서, L(a)는 a에 대한 LLR 값을 나타내며,
Figure PCTKR2017006060-appb-I000027
는 j번 째 데이터를,
Figure PCTKR2017006060-appb-I000028
는 해당 데이터의 총 수신 횟수가 c임을 나타낸다.
또한, 첫 번째 수신된 데이터에 대한 재-복호(re-decoding)가 수행될 수도 있다. 폴라 코드 기본 모듈에 대한 복호 기법은 수학식 11 내지 14와 관련하여 상술한 바에 따라서 수행될 수 있다. 이 경우, 짝수 번째 데이터에 대한 LLR 값을 이용하여 배타적 논리합(XOR) 연산이 수행된다. 따라서, 재송신으로부터 복호된 데이터의 LLR 값을 추가적으로 이용함으로써, 홀수 번째 데이터에 대한 신뢰도도 증가될 수 있다. 또한, 홀수 번째 데이터에 대한 경판정(hard decision) 값이 짝수 번째 데이터에서 이용되기 때문에, 짝수 번째 데이터에 대한 신뢰도 또한 증가될 수 있다.
도 29는 일 예시에 따른 LLR 값의 갱신 위치를 도시한다.
도 29는 채널 크기 8인 경우의 LLR 값의 갱신 위치를 도시한다. 홀수 번째 데이터에 대한 갱신은 상술한 수학식 19에 의하여 수행될 수 있다. 또한, 짝수 번째 데이터에 대한 갱신은 하기의 수학식에 따라 수행될 수 있다.
Figure PCTKR2017006060-appb-M000020
여기서, N은 채널의 크기를 나타낸다. 아울러, αN,2i는 2i번째 데이터의 채널 WN에서의 갱신 여부를 나타내며, 0 또는 1의 값을 갖는다. 예를 들어, 도 29의 경우에 대한 αN,2i는 하기의 표 2와 같다.
2i WN
N-=4 N=2 N=1
2 1 0 0
4 0 1 0
6 1 0 0
8 0 0 0
αN,2i는 하기의 수학식에 따라서 결정될 수 있다.
Figure PCTKR2017006060-appb-M000021
Figure PCTKR2017006060-appb-M000022
Figure PCTKR2017006060-appb-M000023
상술한 방법에 따라서, p 번째 송신(즉, p-1번째 재송신)에 대한 복호된 데이터를 이용하여, 첫 번째부터 p-1번째까지의 송신으로부터 복호된 데이터들의 LLR 값을 순차적으로 갱신할 수 있다.
도 30은 일 예시에 따른 프로즌 비트 위치 결정 방법의 흐름도이다.
이하의 프로즌 비트 위치 결정 방법은 송신단에 의하여 수행될 수 있다. 예를 들어, 송신단은 단말 또는 기지국일 수도 있다. 설명의 편의를 위하여 생략되었으나, 상술한 실시예들이 후술하는 프로즌 비트 위치 결정 방법에 병합될 수 있다.
송신단은 부호화 모듈의 2M개의 입력비트들 각각의 가중치를 계산(S3001)할 수 있다. 예를 들어, 상술한 수학식 18을 이용하여 입력비트에 대한 가중치가 계산될 수 있다. 여기서, M은 1 이상의 자연수를 나타낸다. 또한, 부호화 모듈은 상술한 수학식 3 내지 5와 관련하여 상술한 바와 같이, 기초행렬을 확장함으로써 형성될 수 있다.
또한, 송신단은 목표 부호율에 기초하여 가중치의 내림차순으로 입력비트들 중 복수의 정보비트 위치들을 결정(S3002)할 수 있다. 이 경우, 정보비트 위치로 결정되지 않은 나머지 입력비트들은 프로즌 비트의 위치로서 결정될 수 있다.
또한, 결정된 가중치에 기초하여 메모리 블록에 입력비트들의 정보가 기록될 수 있다. 예를 들어, 도 20과 관련하여 상술한 방법에 따라서 메모리 블록에 입력비트들의 정보가 기록될 수 있다.
또한, 상술한 바와 같이, 쇼트닝이 이용될 수 있다. 예를 들어, 송신단은 복수의 정보비트 위치들 중 쇼트닝 비트의 길이에 대응하는 수의 정보비트 위치들을 가중치가 낮은 순서대로 프로즌 비트의 위치로 변경할 수 있다. 또한, 송신단은 입력 데이터를 부호화한 뒤, 펑쳐링을 수행할 수 있다. 예를 들어, 송신단은 목표 부호율에 기초하여 부호화된 입력 데이터의 적어도 하나의 비트를 펑쳐링할 수 있다.
또한, 송신단은 복수의 정보비트 위치들 중 쇼트닝 비트의 길이에 대응하는 수의 정보비트 위치들을 가중치가 높은 순서대로 프로즌 비트의 위치로 변경할 수 있다. 예를 들어, 송신단은 쇼트닝 비트의 길이를 목표 부호율로 나눈 값으로 쇼트닝 비트의 길이를 결정할 수 있다. 또한, 송신단은 입력 데이터를 부호화한 뒤, 펑쳐링을 수행할 수 있다. 예를 들어, 송신단은 목표 부호율에 기초하여 부호화된 입력 데이터의 적어도 하나의 비트를 펑쳐링할 수 있다. 이 경우, 송신단은 프로즌 비트의 위치로 변경된 정보비트들의 수로부터 쇼트닝 비트의 길이를 감산한 값만큼 펑쳐링을 수행할 수 있다.
도 31은 일 예시에 따른 폴라 코드에서의 재송신 방법의 흐름도이다.
이하의 프로즌 비트 위치 결정 방법은 송신단에 의하여 수행될 수 있다. 예를 들어, 송신단은 단말 또는 기지국일 수도 있다. 설명의 편의를 위하여 생략되었으나, 상술한 실시예들이 후술하는 재송신 방법에 병합될 수 있다.
송신단은 목표 부호율에 기초하여 복수의 데이터 비트들을 폴라코드 부호화 모듈의 입력비트들 중 우선순위가 높은 입력비트들에 할당함으로써 제1 데이터 블록을 생성(S3101)할 수 있다. 또한, 송신단은 생성된 제1 데이터 블록을 수신단에 송신(S3102)할 수 있다. 예를 들어, 제1 데이터 블록은 운송블록 또는 코드블록에 대응할 수 있다. 제1 데이터 블록은 운송블록과 운송블록에 대한 CRC로 구성되거나, 코드블록과 코드블록에 대한 CRC로 구성될 수 있다.
또한, 송신단은 목표 부호율과 쇼트닝 비트에 기초하여, 복수의 데이터 비트들 중 제1 데이터 비트들을 폴라코드 부호화 모듈의 입력비트들 중 우선순위가 낮은 입력비트들에 할당함으로써 제2 데이터 블록을 생성(S3103)할 수 있다. 이 경우, 제1 데이터 비트들은 복수의 데이터 비트들 중 신뢰도가 높은 순서대로 선택될 수 있다. 또한, 송신단은 제1 데이터 블록의 재송신으로서 제2 데이터 블록을 송신(S3104)할 수 있다.
또한, 송신단은 목표 부호율과 쇼트닝 비트에 기초하여, 복수의 데이터 비트들로부터 제1 데이터 비트들을 외한 나머지 데이터 비트들 중 제2 데이터 비트들을 폴라코드 부호화 모듈의 입력비트들 중 우선순위가 낮은 입력 비트들에 할당함으로써 제3 데이터 블록을 생성할 수 있다. 또한, 송신단은 제3 데이터 블록을 제1 데이터 블록의 재송신으로서 송신할 수 있다. 이 경우, 제2 데이터 비트들은 나머지 데이터 비트들 중 신뢰도가 높은 순서대로 선택될 수 있다.
또한, 재송신에 의하여 최초에 송신된 복수의 데이터 비트들이 모두 재송신된 경우, 송신단은 복수의 데이터 비트들 중 적어도 일부를 신뢰도가 낮은 순서대로 선택하여 송신할 수 있다.
상술한 제1 데이터 블록의 재송신은 수신단으로부터의 부정 수신확인 응답에 기초하여 수행될 수 있다.
도 32는 본 발명의 실시예로서 도 1 내지 도 31b에서 설명한 본 발명의 실시예들이 적용될 수 있는 기기들의 구성을 개략적으로 설명하기 위한 도면이다.
도 32를 참조하여, 본 발명에 따른 기지국 장치(10)는, 수신 모듈(11), 송신모듈(12), 프로세서(13), 메모리(14) 및 복수개의 안테나(15)를 포함할 수 있다. 송신 모듈(12)은 외부 장치(예를 들어, 단말)로의 각종 신호, 데이터 및 정보를 전송할 수 있다. 수신 모듈(11)은 외부 장치(예를 들어, 단말)로부터의 각종 신호, 데이터 및 정보를 수신할 수 있다. 수신 모듈(11)과 송신 모듈(12)은 트랜시버(transceiver)로서 호칭될 수 있다. 프로세서(13)는 기지국 장치(10) 전반의 동작을 제어할 수 있다. 복수개의 안테나(15)는 예를 들어 2-차원 안테나 배치에 따라서 구성될 수 있다.
본 발명의 일례에 따른 기지국 장치(10)의 프로세서(13)는, 본 발명에서 제안하는 예시들에 따라서 채널상태정보를 수신하도록 구성될 수 있다. 기지국 장치(10)의 프로세서(13)는 그 외에도 기지국 장치(10)가 수신한 정보, 외부로 전송할 정보 등을 연산 처리하는 기능을 수행하며, 메모리(14)는 연산 처리된 정보 등을 소정시간 동안 저장할 수 있으며, 버퍼(미도시) 등의 구성요소로 대체될 수 있다.
도 32를 참조하여, 본 발명에 따른 단말 장치(20)는, 수신 모듈(21), 송신 모듈(22), 프로세서(23), 메모리(24) 및 복수개의 안테나(25)를 포함할 수 있다. 복수개의 안테나(25)는 MIMO 송수신을 지원하는 단말 장치를 의미한다. 송신 모듈(22)은 외부 장치(예를 들어, 기지국)로의 각종 신호, 데이터 및 정보를 전송할 수 있다. 수신 모듈(21)은 외부 장치(예를 들어, 기지국)로부터의 각종 신호, 데이터 및 정보를 수신할 수 있다. 수신 모듈(21)과 송신 모듈(22)은 트랜시버(transceiver)로서 호칭될 수 있다. 프로세서(23)는 단말 장치(20) 전반의 동작을 제어할 수 있다.
본 발명의 일례에 따른 단말 장치(20)의 프로세서(23)는, 본 발명에서 제안하는 예시들에 따라서 채널상태정보를 송신하도록 구성될 수 있다. 단말 장치(20)의 프로세서(23)는 그 외에도 단말 장치(20)가 수신한 정보, 외부로 전송할 정보 등을 연산 처리하는 기능을 수행하며, 메모리(24)는 연산 처리된 정보 등을 소정시간 동안 저장할 수 있으며, 버퍼(미도시) 등의 구성요소로 대체될 수 있다.
위와 같은 단말 장치(10)의 구체적인 구성은, 전술한 본 발명의 다양한 실시예에서 설명한 사항들이 독립적으로 적용되거나 또는 2 이상의 실시예가 동시에 적용되도록 구현될 수 있으며, 중복되는 내용은 명확성을 위하여 설명을 생략한다.
또한, 본 발명의 다양한 실시예들을 설명함에 있어서, 하향링크 전송 주체(entity) 또는 상향링크 수신 주체는 주로 기지국을 예로 들어 설명하였고, 하향링크 수신 주체 또는 상향링크 전송 주체는 주로 단말을 예로 들어 설명하지만, 본 발명의 범위가 이에 제한되는 것은 아니다. 예를 들어, 상기 기지국에 대한 설명은 셀, 안테나 포트, 안테나 포트 그룹, RRH, 전송 포인트, 수신 포인트, 액세스 포인트, 중계기 등이 단말로의 하향링크 전송 주체가 되거나 단말로부터의 상향링크 수신 주체가 되는 경우에 동일하게 적용될 수 있다. 또한, 중계기가 단말로의 하향링크 전송 주체가 되거나 단말로부터의 상향링크 수신 주체가 되는 경우, 또는 중계기가 기지국으로의 상향링크 전송 주체가 되거나 기지국으로부터의 하향링크 수신 주체가 되는 경우에도 본 발명의 다양한 실시예를 통하여 설명한 본 발명의 원리가 동일하게 적용될 수도 있다.
상술한 본 발명의 실시예들은 다양한 수단을 통해 구현될 수 있다. 예를 들어, 본 발명의 실시예들은 하드웨어, 펌웨어(firmware), 소프트웨어 또는 그것들의 결합 등에 의해 구현될 수 있다.
하드웨어에 의한 구현의 경우, 본 발명의 실시예들에 따른 방법은 하나 또는 그 이상의 ASICs(Application Specific Integrated Circuits), DSPs(Digital Signal Processors), DSPDs(Digital Signal Processing Devices), PLDs(Programmable Logic Devices), FPGAs(Field Programmable Gate Arrays), 프로세서, 컨트롤러, 마이크로 컨트롤러, 마이크로 프로세서 등에 의해 구현될 수 있다.
펌웨어나 소프트웨어에 의한 구현의 경우, 본 발명의 실시예들에 따른 방법은 이상에서 설명된 기능 또는 동작들을 수행하는 모듈, 절차 또는 함수 등의 형태로 구현될 수 있다. 소프트웨어 코드는 메모리 유닛에 저장되어 프로세서에 의해 구동될 수 있다. 상기 메모리 유닛은 상기 프로세서 내부 또는 외부에 위치하여, 이미 공지된 다양한 수단에 의해 상기 프로세서와 데이터를 주고 받을 수 있다.
이상에서 설명된 실시예들은 본 발명의 구성요소들과 특징들이 소정 형태로 결합된 것들이다. 각 구성요소 또는 특징은 별도의 명시적 언급이 없는 한 선택적인 것으로 고려되어야 한다. 각 구성요소 또는 특징은 다른 구성요소나 특징과 결합되지 않은 형태로 실시될 수 있다. 또한, 일부 구성요소들 및/또는 특징들을 결합하여 본 발명의 실시예를 구성하는 것도 가능하다. 본 발명의 실시예들에서 설명되는 동작들의 순서는 변경될 수 있다. 어느 실시예의 일부 구성이나 특징은 다른 실시예에 포함될 수 있고, 또는 다른 실시예의 대응하는 구성 또는 특징과 교체될 수 있다. 특허청구범위에서 명시적인 인용 관계가 있지 않은 청구항들을 결합하여 실시예를 구성하거나 출원 후의 보정에 의해 새로운 청구항으로 포함시킬 수 있음은 자명하다.
본 발명은 본 발명의 정신 및 필수적 특징을 벗어나지 않는 범위에서 다른 특정한 형태로 구체화될 수 있음은 통상의 기술자에게 자명하다. 따라서, 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.
본 발명의 실시예들은 다양한 무선접속 시스템 및 방송 통신 시스템에 적용될 수 있다. 다양한 무선접속 시스템들의 일례로서, 3GPP(3rd Generation Partnership Project), 3GPP2 및/또는 IEEE 802.xx (Institute of Electrical and Electronic Engineers 802) 시스템 등이 있다. 본 발명의 실시예들은 상기 다양한 무선접속 시스템뿐 아니라, 상기 다양한 무선접속 시스템을 응용한 모든 기술 분야에 적용될 수 있다.

Claims (10)

  1. 단말의 데이터 블록의 재송신 방법으로서,
    목표 부호율에 기초하여 복수의 데이터 비트들을 폴라코드 부호화 모듈의 입력비트들 중 우선순위가 높은 입력비트들에 할당함으로써 제1 데이터 블록을 생성하는 단계;
    상기 생성된 제1 데이터 블록을 송신하는 단계;
    상기 목표 부호율과 쇼트닝 비트에 기초하여, 상기 복수의 데이터 비트들 중 제1 데이터 비트들을 상기 폴라코드 부호화 모듈의 입력비트들 중 우선순위가 낮은 입력비트들에 할당함으로써 제2 데이터 블록을 생성하는 단계; 및
    상기 생성된 제2 데이터 블록을 상기 제1 데이터 블록의 재송신으로서 송신하는 단계를 포함하고,
    상기 제1 데이터 비트들은 상기 복수의 데이터 비트들 중 신뢰도가 높은 순서대로 선택된, 데이터 블록의 재송신 방법.
  2. 제 1 항에 있어서,
    상기 목표 부호율과 상기 쇼트닝 비트에 기초하여, 상기 복수의 데이터 비트들 중 상기 제1 데이터 비트들을 제외한 나머지 데이터 비트들 중 제2 데이터 비트들을 상기 폴라코드 부호화 모듈의 입력비트들 중 우선순위가 낮은 입력비트들에 할당함으로써 제3 데이터 블록을 생성하는 단계; 및
    상기 생성된 제3 데이터 블록을 상기 제1 데이터 블록의 재송신으로 송신하는 단계를 더 포함하고,
    상기 제2 데이터 비트들은 상기 나머지 데이터 비트들 중 신뢰도가 높은 순서대로 선택된, 데이터 블록의 재송신 방법.
  3. 제 2 항에 있어서,
    상기 제1 데이터 블록의 재송신의 반복으로 인하여 상기 복수의 데이터 비트들이 모두 재송신된 경우, 상기 복수의 데이터 비트들 중 적어도 일부를 신뢰도가 낮은 순서대로 선택하여 송신하는 단계를 더 포함하는, 데이터 블록의 재송신 방법.
  4. 제 1 항에 있어서,
    상기 제1 데이터 블록은, 운송블록 또는 코드블록에 대응하는, 데이터 블록의 재송신 방법.
  5. 제 1 항에 있어서,
    상기 제1 데이터 블록의 재송신은 수신단으로부터의 부정 수신확인(Negative-Acknowledgement) 응답에 기초하여 수행되는, 데이터 블록의 재송신 방법.
  6. 무선 통신 시스템의 단말로서,
    신호를 송수신하는 트랜시버;
    메모리; 및
    상기 트랜시버 및 상기 메모리를 제어하는 프로세서를 포함하고,
    상기 프로세서는:
    목표 부호율에 기초하여 복수의 데이터 비트들을 폴라코드 부호화 모듈의 입력비트들 중 우선순위가 높은 입력비트들에 할당함으로써 제1 데이터 블록을 생성하고,
    상기 생성된 제1 데이터 블록을 송신하고,
    상기 목표 부호율과 쇼트닝 비트에 기초하여, 상기 복수의 데이터 비트들 중 제1 데이터 비트들을 상기 폴라코드 부호화 모듈의 입력비트들 중 우선순위가 낮은 입력비트들에 할당함으로써 제2 데이터 블록을 생성하며,
    상기 생성된 제2 데이터 블록을 상기 제1 데이터 블록의 재송신으로서 송신하도록 구성되고,
    상기 제1 데이터 비트들은 상기 복수의 데이터 비트들 중 신뢰도가 높은 순서대로 선택된, 단말.
  7. 제 6 항에 있어서,
    상기 프로세서는,
    상기 목표 부호율과 상기 쇼트닝 비트에 기초하여, 상기 복수의 데이터 비트들 중 상기 제1 데이터 비트들을 제외한 나머지 데이터 비트들 중 제2 데이터 비트들을 상기 폴라코드 부호화 모듈의 입력비트들 중 우선순위가 낮은 입력비트들에 할당함으로써 제3 데이터 블록을 생성하며,
    상기 생성된 제3 데이터 블록을 상기 제1 데이터 블록의 재송신으로 송신하도록 더 구성되고,
    상기 제2 데이터 비트들은 상기 나머지 데이터 비트들 중 신뢰도가 높은 순서대로 선택된, 단말.
  8. 제 7 항에 있어서,
    상기 프로세서는, 상기 제1 데이터 블록의 재송신의 반복으로 인하여 상기 복수의 데이터 비트들이 모두 재송신된 경우, 상기 복수의 데이터 비트들 중 적어도 일부를 신뢰도가 낮은 순서대로 선택하여 송신하도록 더 구성된, 단말.
  9. 제 6 항에 있어서,
    상기 제1 데이터 블록은, 운송블록 또는 코드블록에 대응하는, 단말.
  10. 제 6 항에 있어서,
    상기 제1 데이터 블록의 재송신은 수신단으로부터의 부정 수신확인(Negative-Acknowledgement) 응답에 기초하여 수행되는, 단말.
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