CN113395132A - Ldpc码的速率匹配的方法和通信装置 - Google Patents

Ldpc码的速率匹配的方法和通信装置 Download PDF

Info

Publication number
CN113395132A
CN113395132A CN202010177240.4A CN202010177240A CN113395132A CN 113395132 A CN113395132 A CN 113395132A CN 202010177240 A CN202010177240 A CN 202010177240A CN 113395132 A CN113395132 A CN 113395132A
Authority
CN
China
Prior art keywords
code
check
bits
check bits
priority
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010177240.4A
Other languages
English (en)
Inventor
林伟
王慧
淦明
类先富
唐小虎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CN202010177240.4A priority Critical patent/CN113395132A/zh
Priority to EP21767474.6A priority patent/EP4109794A4/en
Priority to PCT/CN2021/080532 priority patent/WO2021180217A1/zh
Publication of CN113395132A publication Critical patent/CN113395132A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0061—Error detection codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6362—Error control coding in combination with rate matching by puncturing
    • H03M13/6368—Error control coding in combination with rate matching by puncturing using rate compatible puncturing or complementary puncturing
    • H03M13/6393—Rate compatible low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/6306—Error control coding in combination with Automatic Repeat reQuest [ARQ] and diversity transmission, e.g. coding schemes for the multiple transmission of the same information or the transmission of incremental redundancy
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0002—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the transmission rate
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0009—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the channel coding
    • H04L1/0013—Rate matching, e.g. puncturing or repetition of code symbols
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0067—Rate matching
    • H04L1/0068—Rate matching by puncturing
    • H04L1/0069—Puncturing patterns
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
    • H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
    • H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
    • H04L1/1867—Arrangements specially adapted for the transmitter end
    • H04L1/1893—Physical mapping arrangements

Abstract

本申请提供一种LDPC码的速率匹配的方法和通信装置，发送端根据LDPC码的母码的校验比特的优先级顺序，对LDPC码字进行打孔，可以避免一些敏感性较高的比特位置的校验比特对其它校验比特的影响或导致错误的传递，从而能够提高接收端的解码性能。

Description

LDPC码的速率匹配的方法和通信装置
技术领域
本申请涉及信道编码领域，并且更具体地，涉及一种LDPC码的速率匹配的方法和通信装置。
背景技术
在信道编码领域，低密度奇偶校验(low-density parity check,LDPC)码是应用最为成熟和广泛的一种信道编码方案。LDPC码具有接近香浓极限的性能，具有诸多的优点。因此，IEEE的802.11n、802.11ac、802.11ax等协议提出将LDPC码作为无线局域网(wirelesslocal area network,WLAN)的标准信道编码方案。802.11ac/ax标准中目前共采纳了LDPC码的12个校验矩阵，其中，码长有3种，每种码长均支持4种码率。发送端设备根据目标码长和码率从12个校验矩阵中选择相应的校验矩阵进行LDPC编码。
为了进一步提高通信系统的吞吐率，下一代WLAN的标准802.11be提出，在802.11ax的基础上引入增量冗余-混合自动重传(incremental redundancy-hybridautomatic repeat request,IR-HARQ)机制。IR-HARQ机制期望通过重传增加冗余比特，降低信道编码速率，以提高接收端的解码性能。
但是，目前WLAN标准所采纳的上述编码方案，无法满足在IR-HARQ机制中通过重传不断增加冗余比特，降低信道编码速率的需求，提升解码性能的需求。
发明内容
本申请提供一种LDPC码的速率匹配的方法和通信装置，可以提升解码性能。
第一方面，本申请提供一种LDPC码的速率匹配的方法，该方法包括：发送端根据LDPC的母码的校验比特的优先级顺序，对第一码率的第一LDPC码字进行速率匹配，得到第二码率的第二LDPC码字，其中，所述优先级顺序用于表示母码的校验比特在速率匹配中被打孔的优先级的排序；发送端发送所述第二LDPC码字。
本申请的技术方案，发送端根据LDPC码的母码的校验比特在速率匹配中被打孔的优先级顺序，对LDPC码字进行速率匹配，由于优先级较高的校验比特是容易受到噪声影响的敏感比特，在译码的迭代过程中可能会对变量节点和校验节点的迭代过程产生影响，因此，按照优先级顺序对LDPC码字的校验比特进行打孔，可以优先将敏感性较高的校验比特打孔，从而避免这些检验比特在迭代译码过程如果出错导致的错误的传递，减少对其它变量节点或校验节点的影响，可以改善打孔性能，从而提升解码性能。
另外，发送端通过根据LDPC码的母码的校验比特的优先级顺序，对一个低码率的LDPC码字通过打孔，可以获得一个兼容该低码率的更高码率的LDPC码字。或者，发送端按照母码的校验比特的优先级顺序，通过将一个较高码率的LDPC码字的打孔位置对应的校验比特，可以获得一个较低码率的LDPC码字，可以获得更多低码率的LDPC码字。因此，本申请的技术方案在增强的链路自适应场景下也是适用的，通信的双方根据链路状况可以选择合适的码率进行通信，可以实现更细粒度的码率的选择。
结合第一方面，在第一方面的某些实现方式中，发送端根据母码的校验比特的优先级顺序，对第一码率的第一LDPC码字进行速率匹配，包括：发送端根据所需的打孔数目L，以及母码的校验比特的优先级顺序，将优先级从高到低排序的前L个比特位置在所述第一LDPC码字中对应的校验比特打孔，其中，L≥1，且L为整数。
应理解，所述L个比特位置的校验比特的优先级均高于剩余校验比特的优先级。
结合第一方面，在第一方面的某些实现方式中，所述优先级顺序用于表示母码的校验矩阵中对应于校验比特的列的优先级顺序，其中，母码的校验矩阵中对应于校验比特的每个列各自对应母码的z个校验比特，z＝N/n,N为母码的码长，n表示母码的校验矩阵包含的列的总数。
结合第一方面，在第一方面的某些实现方式中，母码的码长为1944，码率为1/2，母码的校验矩阵中对应于校验比特的列的优先级从高到低的排序如下：
19,20,18,21,17,22,16,23,15,24,14,13，其中，所述排序中的每个元素a表示所述母码的校验矩阵的第a列。
结合第一方面，在第一方面的某些实现方式中，母码的码长为1296，码率为1/2，母码的校验矩阵中对应于校验比特的列的优先级从高到低的排序如下：
20,15,21,14,19,23,16,24,18,22,17,13，其中，所述排序中的每个元素a表示所述母码的校验矩阵的第a列。
结合第一方面，在第一方面的某些实现方式中，母码的码长为648，码率为1/2，母码的校验矩阵中对应于校验比特的列的优先级从高到低的排序如下所示：
21,15,22,23,18,19,14,24,20,16,17,13，其中，所述排序中的每个元素a表示所述母码校验矩阵的第a列。
在以上个实施例中，所述母码的校验矩阵的列的索引从1开始顺序编号。例如，对于码率为1/2，码长为1944,1296或648的母码，其校验矩阵的列的索引的范围为[1,24]。
可选地，在一些实施例中，母码的校验矩阵的列的索引也可以从0开始顺序编号，则对于本申请实施例中的码率为1/2，码长为1944,1296或648的母码，其校验矩阵的列的索引的范围为[0,23]。
应理解，不同列的索引的范围所表示的校验矩阵是等价的。
结合第一方面，在第一方面的某些实现方式中，母码的校验矩阵中对应于校验比特的列各自所对应的z个校验比特的优先级相同。
结合第一方面，在第一方面的某些实现方式中，发送端根据所需的打孔数目L，以及母码的校验比特的优先级顺序，将优先级从高到低排序的前L个比特位置在所述第一LDPC码字中对应的校验比特打孔，包括：
若L<z，发送端按照所述优先级顺序，将母码的校验矩阵中对应于优先级最高的一列对应的z个校验比特中的L个校验比特打孔；或者，
若L>z，发送端按照所述优先级顺序，将母码的校验矩阵中优先级从高到低的前t列对应的tz个校验比特中的L个校验比特打孔，其中，所述L个校验比特包括所述t列中的前(t-1)列的对应的z(t-1)个校验比特以及第t列中的p个校验比特，所述p个校验比特是所述第t列对应的z个校验比特中的任意p个校验比特，t,p均为正数，p≤z；
若L＝mz，发送端按照所述优先级顺序，将母码的校验矩阵中对应于优先级最高的m列的mz个校验比特打孔，m≥1且m为整数。
需要说明的是，本申请各实施例中所描述的“母码的校验矩阵中对应于优先级最高的m列”，表示在母码的校验矩阵的所有列中，所述m列中优先级最低的一列的优先级高于所述校验矩阵中除了所述m列之外的剩余列中优先级最高的一列的优先级。
例如，假设母码的码率为1/2，码长为1944，则母码的校验矩阵包括24列(可以参见说明书)，其中，对应于校验比特的列为第13列至第24列。假设按照优先级从高到低的顺序，所述第13列至第24列的优先级顺序依次为19,20,18,21,17,22,16,23,15,24,14,13，则优先级最高的4列是指第19列，第20列，第18列以及第17列。
结合第一方面，在第一方面的某些实现方式中，发送端发送所述第二LDPC码字之后，所述方法还包括：发送端接收重传指示信息；发送端根据母码的校验比特的优先级顺序，对待重传的码字进行速率匹配，得到第三码率的第三LDPC码字，其中，所述待重传的码字是对待重传的比特进行LDPC编码得到的，第三LDPC码字的校验比特的打孔位置集合是第二LDPC码字的校验比特的打孔位置集合的真子集；发送端发送第三LDPC码字。
第二方面，本申请提供一种LDPC码的译码的方法，该方法包括：接收端接收第一信道接收序列；接收端按照LDPC的母码的校验比特的优先级顺序，在所述第一信道接收序列对应的第一LLR序列的相应打孔位置上补零，并对补零之后的第一LLR序列进行译码，其中，所述第一LLR序列的相应打孔位置是所述第一信道接收序列对应的LDPC码字在速率匹配过程中被打孔的校验比特的位置；在未成功译码得到所述LDPC码字的系统比特的情况下，接收端请求发送端进行重传。
可以理解的是，在接收端成功译码所述LDPC码的系统比特的情况下，接收端输出译码结果。
结合第二方面，在第二方面的某些实现方式中，所述LDPC码字在速率匹配过程中被打孔的校验比特是所述优先级顺序中优先级最高的前L个比特位置对应的校验比特，L为需要打孔的校验比特的个数，L为整数。
应理解，所述优先级最高的L个比特位置，是指按照优先级顺序从高到低的顺序中的前L个比特位置。
结合第二方面，在第二方面的某些实现方式中，所述优先级顺序用于指示所述LDPC的母码的校验矩阵中对应于校验比特的列的优先级的排序，其中，所述校验矩阵中的对应于校验比特的每个列对应所述母码的z个码字比特，z＝N/n,N表示所述母码的码长，n表示所述母码的校验矩阵包含的列的总数，N和n为整数。
结合第二方面，在第二方面的某些实现方式中，所述母码的长度为1944，码率为1/2，所述母码的校验矩阵中对应于校验比特的列的优先级从高到低的排序如下：
19,20,18,21,17,22,16,23,15,24,14,13，
其中，所述排序中的每个元素a表示所述校验矩阵的第a列。
结合第二方面，在第二方面的某些实现方式中，所述母码的长度为1296，码率为1/2，所述母码的校验矩阵中对应于校验比特的列的优先级从高到低的排序如下：
20,15,21,14,19,23,16,24,18,22,17,13,
其中，所述排序中的每个元素a表示所述校验矩阵的第a列。
结合第二方面，在第二方面的某些实现方式中，所述母码的长度为648，码率为1/2，所述母码的校验矩阵中对应于校验比特的列的优先级从高到低的排序如下：
21,15,22,23,18,19,14,24,20,16,17,13,
其中，所述排序中的每个元素a表示所述校验矩阵的第a列。
结合第二方面，在第二方面的某些实现方式中，所述母码的校验矩阵的对应于校验比特的每一列所对应的z个码字比特的优先级相同。
结合第二方面，在第二方面的某些实现方式中，所述第一信道接收序列对应的LDPC码字在速率匹配过程中被打孔的校验比特满足如下情况之一：
若L<z，所述被打孔的校验比特是所述校验矩阵中对应于最高优先级的一列所对应的z个校验比特中的任意L个校验比特；或者，
若L>z，所述被打孔的校验比特是所述校验矩阵中按照从高到低的排序中前t列所对应的校验比特中的L个校验比特，其中，所述L个校验比特包括前(t-1)列所对应的z(t-1)个校验比特以及第t列中的p个校验比特，所述p个校验比特是所述第t列所对应的z个校验比特中任意的p个校验比特，t,p均为正数，p≤z；
若L＝mz，所述被打孔的校验比特是所述校验矩阵中对应于优先级最高的m列所对应的mz个校验比特。
结合第二方面，在第二方面的某些实现方式中，所述在未成功译码得到所述第一信道接收序列对应的LDPC码字的系统比特的情况下，所述接收端请求所述发送端进行重传，包括：
所述接收端向所述发送端发送重传指示信息；
所述接收端接收第二信道接收序列；
所述接收端按照所述LDPC码的校验比特的优先级顺序，在所述第二信道接收序列对应的第二LLR序列的相应打孔位置上补零，并对所述补零之后的第二LLR序列与所述补零之后的第一LLR序列的合并序列进行译码，其中，所述第二LLR序列的需要补零的打孔位置构成的集合是所述第一LLR序列的需要补零的打孔位置构成的集合的真子集，所述第二LLR序列的需要补零的打孔位置是所述第一LLR序列的需要补零的打孔位置中按照优先级从低到高的顺序的前几个。
需要说明的是，所述第二LLR序列的需要补零的打孔位置是所述第一LLR序列的需要补零的打孔位置中按照优先级从低到高的顺序的前几个，表示第一LLR序列的需要补零的打孔位置的集合完全包含了第一LLR序列的需要补零的打孔位置的集合，并且，所述第二LLR序列的需要补零的打孔位置，是所述第一LLR序列的需要补零的打孔位置按照从低到高的顺序的排序中的前面几个打孔位置。
例如，第一LLR序列的需要补零的打孔位置的集合为{n1,n2,…,nT}，假设集合中的打孔位置是按照优先级从高到低的顺序排列的，则第二LLR列的需要补零的打孔位置可以所述集合{n1,n2,…,nT}中从后往前的顺序中的几个。例如，如果第二LLR序列的需要补零的打孔位置是2个，则第二LLR序列的需要补零的打孔位置则为nT和nT-1。又例如，如果第二LLR序列的需要补零的打孔位置是4个，则第二LLR序列的需要补零的打孔位置则为nT、nT-1、nT-2、nT-3。
第三方面，本申请提供了一种通信装置，所述通信装置具有实现第一方面或其任意可能的实现方式中的方法的功能。所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多个与上述功能相对应的单元。
第四方面，本申请提供了一种通信装置，所述通信装置具有实现第二方面或其任意可能的实现方式中的方法的功能。所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多个与上述功能相对应的单元。
第五方面，本申请提供一种通信装置，包括接口电路和处理器，所述接口电路用于接收计算机代码或指令，并传输至所述处理器，所述处理器运行所述计算机代码或指令，第一方面或其任意实现方式中的方法被实现。
第六方面，本申请提供一种通信装置，包括接口电路和处理器，所述接口电路用于接收计算机代码或指令，并传输至所述处理器，所述处理器运行所述计算机代码或指令，第二方面或其任意实现方式中的方法被实现。
第七方面，本申请提供一种通信设备，包括至少一个处理器，所述至少一个处理器与至少一个存储器耦合，所述至少一个存储器用于存储计算机程序或指令，所述至少一个处理器用于从所述至少一个存储器中调用并运行该计算机程序或指令，使得通信设备执行第一方面或其任意可能的实现方式中的方法。
在一个示例中，所述通信设备可以为编码器。
第八方面，本申请提供一种通信设备，包括至少一个处理器，所述至少一个处理器与至少一个存储器耦合，所述至少一个存储器用于存储计算机程序或指令，所述至少一个处理器用于从所述至少一个存储器中调用并运行该计算机程序或指令，使得通信设备执行第二方面或其任意可能的实现方式中的方法。
在一个示例中，所述通信设备可以译码器。
第九方面，本申请提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机指令，当计算机指令在计算机上运行时，所述第一方面或其任意可能的实现方式中的方法被实现。
第十方面，本申请提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机指令，当计算机指令在计算机上运行时，所述第一方面或其任意可能的实现方式中的方法被实现。
第十一方面，本申请提供一种计算机程序产品，所述计算机程序产品包括计算机程序代码，当所述计算机程序代码在计算机上运行时，所述第一方面或其任意可能的实现方式中的方法被实现。
第十二方面，本申请提供一种计算机程序产品，所述计算机程序产品包括计算机程序代码，当所述计算机程序代码在计算机上运行时，所述第一方面或其任意可能的实现方式中的方法被实现。
第十三方面，本申请提供一种无线通信系统，包括如第七方面的通信设备和第八方面所述通信设备。
附图说明
图1为LDPC码的校验矩阵H。
图2为LDPC码的校验矩阵H的Tanner图。
图3的(a)和(b)为适用于本申请实施例的系统架构图。
图4为本申请提供的LDPC码的速率匹配的方法的示意性流程图。
图5为本申请提供的LDPC码的速率匹配的过程的示意图。
图6示出了接收端的解码过程的示意图。
图7为本申请提供的建立校验比特的敏感性排序的流程图。
图8示出了函数
Figure BDA0002411226030000061
的图像。
图9是本申请提供的LDPC码的速率匹配的方法的一个应用示例。
图10-图23为本申请提供的LDPC码的不同打孔数目下的BER性能曲线与传统打孔方案的BER性能曲线的对比图。
图24为本申请提供的通信装置600的示意性框图。
图25为本申请提供的另一通信装置800的示意性框图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行描述。
在信道编码领域，低密度奇偶校验(low-density parity check,LDPC)码是应用最为成熟和广泛的一种信道编码方案。LDPC码具有接近香浓极限的性能，具有诸多的优点，例如，不需要深度交织即可获得较好的误码性能、具有较好的误帧率性能、支持并行译码从而译码时延小等。因此，IEEE的802.11n、802.11ac、802.11ax等协议提出将LDPC码作为无线局域网(wireless local area network,WLAN)的标准信道编码方案。
在802.11ax的下一代无线局域网(wireless local area network,WLAN)标准802.11be中，提出引入混合自动重传请求(hybrid automatic repeat request,HARQ)，以进一步提高系统的吞吐率。HARQ主要涉及存储、请求重传以及合并解调。接收端在对数据解码失败的情况下，保存接收到的数据，并请求发送端重传数据。接收端将重传的数据和先前接收并保存的数据进行合并后在解码，通过分级增益，可以提高数据解码成功的概率。
HARQ大致可以包括追逐合并(chase combine,CC)和增量冗余(incrementalredundancy,IR)两种类型，分别可以称为CC HARQ和IR HARQ。
HARQ机制可以认为追逐合并(chase combine,CC)和增量冗余(incrementalredundancy,IR-HARQ)两种类型。在单纯的HARQ机制中，接收端对于未正确接收的数据包是直接丢弃的。但实际上，这些未正确接收的数据包虽然不能独立地正确解码，但是它们依然包含了部分有用的信息。对于CC-HARQ，CC的过程就是利用这部分信息，将未正确接收的数据包保存在存储器中，与重传的数据包合并在一起进行译码，提高了传输效率。IR HARQ机制，是指发送端在初次传输时发送信息比特和一部分冗余比特，并在重传中发送额外的冗余比特。如果初次传输没有正确解码，则发送端通过重传更多的冗余比特降低信道的码率，从而提高解码的成功率。接收端结合第一次重传的冗余比特如果仍然不能正确解码，则发送端再次进行重传。随着重传次数的增加，冗余比特不断增加，信达编码率不断降低，从而可以获得更好的解码效果。
若WLAN的下一代标准引入IR HARQ机制，则需要可以兼容多种速率的LDPC编码方案来支持，才能够在重传的时候引入新的增量冗余比特。
为了便于理解本申请的方案，首先对LDPC码的相关概念进行介绍。
LDPC码是一种线性分组码，其校验矩阵是一种稀疏矩阵。LDPC码的校验矩阵中零元素的个数远远多于非零元素的个数，或者说，校验矩阵的行重和列重与LDPC码的码长相比是很小的数。其中，信息比特序列的长度等于k、码长等于n的LDPC码，可以由其校验矩阵唯一确定。
Tanner在1981年将LDPC码的码字用图的方式表示了出来，现在将这种图称为Tanner图，Tanner图和校验矩阵一一对应。Tanner图由两类顶点组成，一类顶点代表码字比特，称为变量节点，另一类顶点为校验节点，代表校验约束关系，每个校验节点代表一个校验约束关系，下面结合图1和图2进行说明。
参见图1，图1为LDPC码的校验矩阵H。图1中，{Vi}表示变量节点集，{Ci}表示校验节点集。校验矩阵H的每行代表一个校验方程，每列代表一个码字比特。图1中，变量节点为8个，校验节点为4个。如果一个码字比特包含在相应的校验方程中，就用一条连线将所涉及的比特节点和校验节点连起来，得到Tanner图。
参见图2，图2为LDPC码的校验矩阵H的Tanner图。如图2所示，Tanner图表示的即是LDPC码的校验矩阵。例如，对于大小为m行n列的校验矩阵H，Tanner图中包含两类节点，分别为n个变量节点和m个校验节点。其中，所述n个变量节点分别和校验矩阵H的n个列对应，所述m个校验节点分别和校验矩阵H的m个行对应。Tanner图中的循环是由互相连接在一起的顶点组成，循环以这群顶点中的一个顶点同时作为起点和终点，且只经过每个节点一次。循环的长度定义为它所包含的连线的数量，而图形的围长也可以称作图形的尺寸，定义为图中最小的循环长度，如图2中，围长为6，如图2中加黑连线所示。Tanner图中的变量节点对应校验矩阵H的每一列，也即对应LDPC码的每一码字比特。Tanner图中的校验节点分别对应校验矩阵H的每一行，也即对应LDPC码的校验比特。两类节点之间的连接情况对应H矩阵中元素的取值。若第i个校验节点与第j个变量节点之间存在连接，则代表H矩阵中的元素(i,j)的取值为1，若无连接，则对应的元素为0。
此外，在tanner图中，环(cycle)是指由变量节点、校验节点和边收尾相连组成的闭合环路。
LDPC码是一种线性分组码，线性分组码是将待编码的信息序列以k个比特为单位划分成组，再由编码器对这k个信息比特进行线性运算，得到m个校验比特，接着将这k个信息比特与m个校验比特合并，得到长度n＝k+m的码组。从k比特的信息位到长度为n比特的码组的映射关系，通常由一个对应的校验矩阵H来表示。根据校验矩阵H可相应地生成编码序列完成编码过程，通过信道传输之后对接收到的信号进行相应地译码，判决出原有的信息比特。
在码长较长的情况下，LDPC码的校验矩阵H会十分庞大，因此通常将H分块表示：完整的校验矩阵H视作由多个z×z的子矩阵生成，从而，原始的校验矩阵H可由一个基矩阵Hb表示，Hb中的每个元素对应一个z×z的子矩阵，每个子矩阵均可以由循环移位的位数表示。校验矩阵H所需的存储空间极大减小。每个校验矩阵分别对应一个码率和码长。
本申请实施例采用802.11ac标准中的校验矩阵，支持码长1944,1296以及648，这3种码长均支持码率为1/2，基于802.11ac标准给出的基矩阵Hb以及扩展因子z，可以得出校验矩阵H。将基矩阵扩展为校验矩阵用于编码或者译码。
其中，IEEE 802.11ac以及802.11ax标准中采用的LDPC码为准循环低密度奇偶校验(quasi-cyclic low density parity check，QC-LDPC)码。QC-LDPC码是一类结构化的LDPC码。由于其校验矩阵的独特结构，编码时可以利用简单的反馈移位寄存器实现，降低LDPC码的编码复杂度。
IEEE 802.11ac和802.11ax共采纳了12个LDPC码的校验矩阵，其中支持3种码长，该3种码长分别为648、1296和1944。每种码长均支持4种不同的码率，分别为1/2，2/3，3/4和5/6。其中，所述12个校验矩阵的校验比特部分都具有相同的结构。
例如，802.11ac中码长为1944，码率为5/6的LDPC码的校验矩阵H如下所示：
Figure BDA0002411226030000081
可以看出，H的大小为4行24列，校验矩阵中的每个元素表示一个z＝N/24阶的方阵，矩阵中的0表示一个大小为z×z的全零方阵，Pz i表示循环置换矩阵，i表示循环移位值，其中，0≤i≤z-1，i为整数。另外，矩阵中的“-”表示全零矩阵，“0”表示单位矩阵。
例如，Pz 1如下所示：
Figure BDA0002411226030000082
WLAN中进行LDPC码的编码时，发送端根据目标码长和目标码率，在上述12个校验矩阵中选择相应的校验矩阵。其中，所述12个校验矩阵互不相同。
为了提高WLAN的传输可靠性，IEEE 802.11be标准在之前的802.11ax标准的基础上引入了IR-HARQ机制。针对IR-HARQ机制，为了获得更高的吞吐率，需要在WLAN中引入速率兼容的LDPC码，以在重传时获得增量冗余比特。从而，接收端通过合并首次接收的比特以及重传的增量冗余比特以获得性能增益。
下面结合本申请提供的技术方案。
本申请的技术方案主要适用于无线通信系统，该无线通信系统可以遵从第三代合作伙伴计划(third generation partnership project,3GPP)的无线通信标准，也可以遵从其它无线通信标准，例如，电气电子工程师学会(institute of electrical andelectronics engineers，IEEE)的802系列(例如，802.11，802.15，或者802.20)的无线通信标准。
参见图3，图3的(a)和(b)为适用于本申请实施例的系统架构图。该无线通信系统包括至少一个网络设备以及一个或多个终端设备。所述至少一个网络设备以及一个或多个终端设备采用无线通信技术进行通信。例如，图3的(a)示出了一个网络设备与单个终端设备之间进行通信。图3的(b)中示出了一个网络设备与多个终端设备进行通信。可选地，以上网络设备与终端设备之间的通信又可以包括网络设备向终端设备发送信号的下行传输，以及终端设备向网络设备发送信号的上行传输，本文不作限定。
本申请实施例涉及的终端设备，也称为用户设备(user equipment,UE)、终端(terminal)、移动电话(mobile phone)，平板电脑(tablet computer)，膝上型电脑(laptopcomputer)、可穿戴设备(例如，智能手表、智能手环、智能头盔、智能眼镜等)，以及其他具备无线接入能力的设备，例如，智能汽车，各种物联网(internet of thing，IOT)设备，包括各种智能家居设备(例如，智能电表和智能家电)以及智能城市设备(例如，安防或监控设备，智能道路交通设施)、5G系统或者以后的通信系统中的终端设备等。
本申请实施例涉及的网络设备，可以为基站，基站有时也称为无线接入点(accesspoint,AP)、发送接收点(transmission reception point,TRP)或发送节点(transmissionpoint,TP)。可选地，基站可以是第五代(5th generation,5G)系统中的通用节点B(generation Node B,gNB)、长期演进(long term evolution,LTE)系统中的演进节点B(evolutional Node B,eNB)。此外，根据基站的物理形态或发射功率的不同，基站可被分为宏基站(macro base station)或微基站(micro base station)。微基站有时也被称为小基站或小小区(small cell)。此外，网络设备还可以为构成gNB或TRP的网络节点，例如，基带单元(building baseband unit,BBU)、集中式单元(centralized unit,CU)或分布式单元(distributed unit,DU)等。
为了提高系统的吞吐率，本申请提供一种基于LDPC码的速率匹配的方法，具体是打孔的方案，在重用LDPC码的校验矩阵的情况下，通过对LDPC码字中的校验比特进行打孔，从而可以获得更小粒度的码率。接收端通过合并不同码率的码字比特，可以获得性能增益，提高解码性能。
参见图4，图4为本申请提供的LDPC码的速率匹配的方法的示意性流程图。
410、发送端根据母码的校验比特的优先级顺序，对第一码率的第一LDPC码字进行速率匹配，得到第二码率的第二LDPC码字。
其中，所述优先级顺序用于表示母码的校验比特在速率匹配中被打孔的优先级的排序。换个角度说，校验比特的优先级顺序表征了校验比特的可靠性。
一个校验比特的可靠性越低，在速率匹配中被打孔的优先级的排序应该越靠前，或者说，其优先级越高。相反，校验比特的可靠性越高，其在速率匹配中被打孔的优先级越低。
在一个示例中，所述校验比特的优先级顺序按照优先级从高到低排序，则可靠性越低的校验比特在所述优先级顺序中越靠前，可靠性越高的校验比特在所述优先级顺序中越靠后。
在另一个示例中，所述校验比特的优先级顺序也可以按照优先级从低到高的顺序排序，本文不作限制。在这种情况下，可靠性越低的校验比特在所述优先级顺序中越靠后，可靠性越高的校验比特在所述优先级顺序中越靠前。
应理解，本文中的母码是指根据校验矩阵对系统比特(system bits)经过LDPC编码之后得到的LDPC码字。也或者说，母码是未经过速率匹配的LDPC码字。在本文中，母码的码长记作N，母码的码率记作R。
在一个实施例中，第一LDPC码字可以为母码，在这种情况下，第一LDCP码字的第一码率也即母码的码率。也即，k个系统比特经过LDPC编码，即得到第一LDPC码字，第一LDPC码字的码率为第一码率。
发送端在根据母码的校验比特的优先级顺序，对第一LDPC码字进行打孔，可以获得更高码率的第二LDPC码字。
在另一个实施例中，第一LDPC码字可以是速率匹配之后的LDPC码字。例如，第一LDPC码字可以是对母码打孔之后得到的LDPC码字，在这种情况下，第一LDPC码字的第一码率高于母码的码率。
发送端根据母码的校验比特的优先级顺序，对第一LDPC码字打孔，可以获得第二LDPC码字，其中，第二LDPC码字的码率高于第一码率。
或者，发送端根据母码的校验比特的优先级顺序，通过逐步填补第一LDPC码字的被打孔位置，可以逐步获得更低码率的LDPC码字。在这种情况下，通过对第一LDPC码字进行速率匹配，可以获得更低码率的第二LDPC码字，也即，第二码率低于第一码率。
可见，本申请提供的母码的校验比特的优先级顺序用于LDPC码字的速率匹配，一方面可以通过在一个较低码率的LDPC码字的打孔图样上增加打孔位置，而获得较高的码率，另一方面，发送端可以通过在一个高码率的LDPC码字的打孔图样上填补打孔位置，而获得较低的码率。也或者说，高码率和低码率是兼容的。
在本申请提供的技术方案中，不同码长的LDPC码的校验比特的优先级顺序各不相同，例如，在LDPC码的码长分别为1944,1296或648的情况下，LDPC码的各校验比特的可靠性不同，因此，不同长度的LDPC码字的校验比特的在速率匹配中被打孔的优先级的顺序也不同，下文会分别给出。
420、发送端发送所述第二LDPC码字。
发送端根据LDPC码的母码的校验比特在速率匹配中被打孔的优先级顺序，对LDPC码字进行速率匹配，可以改善打孔性能。
参见图5，图5为本申请提供的LDPC码的速率匹配的过程的示意图。如图5，假设码长为N、码率为R的LDPC码的校验比特的优先级顺序从高到低为t1t2…tk…。
发送端对信息比特序列(或者说，系统比特)进行LDPC编码，得到LDPC码字，其中，LDPC码字包括k个系统比特以及N0个校验比特。
根据本申请提供的速率匹配的方案，发送端设备根据LDPC码的母码的校验比特的优先级顺序，对编码得到的LDPC码字进行速率匹配。具体地，假设发送端根据目标码率确定的需要打孔的校验比特的数目为Np个，则发送端按照校验比特的优先级顺序，从t1t2…tk…中选择排序最靠前的Np个校验比特，并记录所述Np个校验比特对应的比特位置。发送端将编码输出的LDPC码字的所述Np个比特位置的校验比特打孔，之后，发送端发送打孔后的LDPC码字。
下面结合图6说明接收端的解码过程的示意图。
参见图6，图6示出了接收端的解码过程的示意图。接收端保存母码的校验比特的优先级顺序的信息，所述优先级顺序用于表示母码的校验比特在速率匹配中被打孔的优先级顺序。应理解，接收端保存的母码的校验比特的优先级顺序与发送端保存的母码的校验比特的优先级顺序相同，即为t1t2…tk…。接收端接收信道接收序列，所述信道接收序列对应系统比特部分和校验比特部分。其中，校验比特部分是经过打孔的。接收端按照母码的校验比特的优先级顺序，在信道接收序列的校验比特部分的相应位置补零，再对补零之后的信道接收序列对应的LLR序列进行译码。具体地，接收端按照优先级顺序以及打孔数目Np，可以知道优先级最高的Np个校验比特对应的比特位置，接收端在所述Np个校验比特对应的位置上补零。也即，发送端在速率匹配中打孔的校验比特的位置，即是接收端在译码之前需要补零的位置。
下文给出本申请实施例中，基于校验比特的优先级顺序对LDPC码进行打孔，可以提高解码性能的原理进行说明。
本申请的发明人考虑到，由于Tanner图中存在环，而tanner图中的环不可避免的会对译码结果造成非常大的干扰。由于迭代概率译码会使信息在节点间传递。某个或者某些比特位置的信息如果出错，这种错误将会被传递，从而影响其他比特位置的信息。如果优先将这些比特位置的比特打孔，将有助于改善打孔性能。
可选地，作为一个示例，首先按照如下过程定义LDPC码的校验比特的敏感性：
首先，固定信源为全“0”的信源。在无噪的情况下，对还未经过速率匹配的LDPC码字执行一定迭代次数的迭代计算，到迭代译码收敛后，将迭代译码的对数似然比(likelihood rate,LLR)的绝对值的大小|LLR|作为一个置信度特征，确定校验比特的敏感性。其中，|LLR|越小，则表示该|LLR|对应的比特位置越敏感。
需要说明的是，由于LDPC码是线性码，并且采用不同的信源所确定的校验比特的位置的敏感性的排序是类似的，不同的校验比特所属的环和度分布特征一致，打孔性能基本相同。因此，本申请的技术方案中，固定信源为全“0”信源。
对于未打孔的LDPC码字的校验比特，按照置信度从小到大进行排序，并将其排序关系存入表T中，表T即为校验比特的敏感性的排序表。
其中，表T可以采用如下式(1)表示：
Figure BDA0002411226030000111
下面再结合图7说明建立校验比特的敏感性的排序的流程。
参见图7，图7为本申请提供的建立校验比特的敏感性排序的流程图。如图7，在无噪的环境中，固定全“0”信源，经过相应码率和码长的LDPC码编码，再经过调制，例如，经过二进制相移键控(binary phase shift keying,BPSK)调制，将译码初始信息设为固定值±x，然后送入迭代译码器进行译码。经过一定迭代次数(例如，n次)之后，输出校验比特的LLR，并对LLR的绝对值进行排序，例如，按照从小到大排序。
可选地，迭代译码器具体可以为log-SPA迭代译码器。其中，SPA表示积算法(sum-product algorithm)，是基于迭代译码的LDPC译码算法的一种，属于一种软判决算法。在采用log-SPA译码算的情况下，加性高斯白噪声(additive white Gaussian noise,AWGN)信道的译码初始信息为y/σ2，y为信道信息，σ2为噪声方差。当噪声方差为0时，译码初始信息应为±∞。考虑到如果直接在计算机程序中这样设置，将会导致数据溢出。因此，在求解校验信息时用到如式(2)所示的函数：
Figure BDA0002411226030000112
其中，
Figure BDA0002411226030000113
的函数性质如图8，图8示出了函数
Figure BDA0002411226030000114
的图像。
可选地，在实际译码中，译码初始值x可以设置为3,4,5等。
下面给出本申请提供的LDPC码的码率为1/2，码长分别为1944，1296以及648的情况下，LDPC码的校验比特的优先级信息。
(1)码率R＝1/2，码长L＝1944。
首先给出码率为1/2，码长为1944的LDPC码的校验矩阵如下所示：
Figure BDA0002411226030000121
如上所示，校验矩阵的大小为12×24，校验矩阵中的每个元素表示一个z＝1944/24＝81阶的方阵。其中，“-”表示81×81的全零矩阵。校验矩阵中的每个元素i表示一个81×81的循环置换矩阵，i表示循环移位值。例如，i＝0表示大小为81×81的单位阵，而i＝1表示如下式(3)所示的循环移位矩阵：
Figure BDA0002411226030000122
根据本申请提供的对校验比特的敏感性进行排序的方法，码率为1/2，码长为1944的LDPC码的校验矩阵中对应于校验比特的列在速率匹配中被打孔的优先级顺序，按照从高到低的排序，优先级顺序如下面的排序1：
排序1：19,20,18,21,17,22,16,23,15,24,14,13。
其中，上述优先级顺序中的每个元素a表示校验矩阵的第a列。
根据上文对于校验矩阵的说明可知，校验矩阵的母矩阵中的每一列分别对应母码的z个校验比特。由此可知，上文给出的码率为1/2，码长为1944的LDPC码的校验矩阵对应于校验比特的每个列分别对应母码的z个校验比特，z＝1944/24＝81。
具体地，码率为1/2，码长为1944的LDPC码的校验矩阵的第13-24列中的每个列对应81个校验比特。
在速率匹配的过程中，优先级越高的列对应的校验比特最先考虑被打孔。以排序1为例，假设在速率匹配中需要打孔的校验比特的数目恰好为81个，那么校验矩阵的第19列对应的81个校验比特被打孔。若需要打孔的校验比特的数目为81×2个，则校验矩阵的第19列和第20列各自对应的81个校验比特被打孔，以此类推，按照排序1中所示的列的优先级从高到低的顺序，完成所需数目的校验比特的打孔。
进一步地，在本申请中，属于校验矩阵的相同列的校验比特被打孔的优先级相同。
以排序1所示为例，第19列对应81个校验比特，所述81个校验比特被打孔的优先级相同。再例如，第20列对应81个校验比特，所述第20列对应的81个校验比特被打孔的优先级相同。排序1中的其它列也是同样的原理。
假设速率匹配中所需的打孔数目为L个，在一种可能的情况下，若L<z，则发送端将所述优先级排序中优先级最高的一列对应的z个校验比特中的L个校验比特打孔，其中，所述L个校验比特是所述优先级最高的一列对应的z个校验比特中的任意L个。或者说，所述L个校验比特可以从所述优先级最高的一列所对应的z个校验比特中任意选取。
在另一种可能的情况下，L＝mz，发送端将所述优先级排序中则表示所需的打孔数目等于校验矩阵的的对应于校验比特的一列对应的校验比特的数目，则发送端将优先级最高的一列对应的z个校验比特打孔。
下面以码长为1/2，码长为1944的LDPC码(也即，z＝81)为例，举例说明校验比特的打孔位置的选择。当码长为1/2，码长为1296的LDPC码(即，z＝54)，或者码长为1/2，码长为684的LDPC码(即，z＝27)的情况下，校验比特的打孔位置的选择的准则也是相同的。
以排序1为例，例如，若根据目标码率确定的打孔数目为81个，则优先将第19列对应的81个校验比特打孔。又例如，若所需的打孔数目为81×2个，则发送端将第19列对应的81个校验比特以及第20列对应的81个校验比特打孔。
在另一种可能的情况下，L>z，则发送端将优先级从高到低的前t列对应的tz个校验比特中的L个校验比特打孔，其中，所述L个校验比特包括所述t列中的前(t-1)列的对应的z(t-1)个校验比特以及第t列中的p个校验比特，所述p个校验比特是所述第t列对应的z个校验比特中的任意p个校验比特，t,p均为正数，p≤z。
以排序1为例，例如，假设所需的打孔数目为100个，100＝81×1+19，则发送端将第19列对应的81个校验比特打孔，并将第20列对应的81个校验比特中的19个校验比特打孔。其中，所述19个校验比特是从第20列对应的81个校验比特中的随机选取的。
再例如，假设所需的打孔数目为190个，100＝81×2+28，则发送端将第19列对应的81个校验比特以及第20列对应的81个校验比特打孔，并将第18列对应的81个校验比特中的任意28个校验比特打孔。
需要说明的是，排序1中列的索引是基于校验矩阵的列的索引是从1开始表示的。换句话说，对于码长为1944，码率为1/2的母码的校验矩阵的列的索引采用1-24表示的情况下，校验矩阵中对应于校验比特的列的索引的范围为13-24。
在另一种可能的表示方式中，母码的校验矩阵的列的索引可以从0开始，校验矩阵的列的索引的范围为0-23。其中，校验矩阵中对应于校验比特的列的索引的范围应为12-23。
在这种表示中，码率为1/2，码长为1944的LDPC码的校验矩阵中对应于校验比特的列在速率匹配中被打孔的优先级顺序，按照优先级从高到低的排序，优先级顺序如下面的排序2：
排序2：18,19,17,20,16,21,15,22,14,23,13,12。
应理解，排序1和排序2是等价的，均表示了码长为码率为1/2，码长为1944的LDPC码的校验矩阵中对应于校验比特的列在速率匹配中被打孔的优先级，区别仅仅是表示校验矩阵的列的索引的不同。
可以理解的是，对于置信度小的比特位置的校验比特优先打孔，可以为其它系统比特提供的有效信息越小，并且，对校验比特进行打孔，还可以保证系统比特的可恢复性，尤其是在需要打孔的比特数较多的情况下。
码率为1/2，码长为1944的LDPC码对应的校验矩阵中校验比特的LLR的绝对值及其可靠性排序可以如表1所示。
表1
可靠性的排序 19(2) 20(2) 18(2) 21(2) 17(2) 22(2)
LLR 26.9747 27.1948 27.3161 27.9524 28.1107 29.1414
可靠性的排序 16(2) 23(2) 15(2) 24(2) 14(2) 13(3)
LLR 29.2333 30.6309 30.6696 32.3636 32.5114 32.5925
其中，表1的第1行“可靠性的排序”，每个元素a(b)表示校验矩阵的第a列，且第a列的列重为b。第a列对应的|LLR|表示第a列的校验比特的|LLR|。
表1中，可靠性排序中，校验矩阵的列的索引的范围为1-24。
另外，可以注意到，表1中涉及排序的列包括校验矩阵的第13列到第24列，这是由于码率为1/2，码长为1944的校验矩阵的第13列至第24列对应于校验矩阵的校验部分，这部分列对应的码字比特均为编码生成的校验比特。
表2示出了本申请提供的基于置信度准则的打孔方案与802.11ac标准的打孔方案的对比。
表2
Figure BDA0002411226030000141
可以看出，802.11ac标准的打孔优先级为从后往前，即从第24列至第16列，打孔优先级依次降低。以校验矩阵的列为打孔的单位的情况下，采用本申请提供的基于置信度准则的打孔方案对LDPC码字打孔2列、4列、6列、8列以及9列，与802.11ac标准的打孔方案均不相同。
此外，从表2中还可以发现，本申请的技术方案中，对于特定码长的LDPC码，高码率的LDPC码的校验比特的打孔位置集合包含了低码率的LDPC码的校验比特的打孔位置集合。换句话说，低码率的LDPC码的校验比特的打孔位置集合是高码率的LDPC码的校验比特的打孔位置集合的真子集。
例如，在打孔数目为2列的情况下，LDPC码的打孔位置集合采用校验矩阵的对应于校验比特的列表示，被打孔的列的索引的集合为{19,20}；
在打孔数目为4列的情况下，LDPC码的打孔位置集合采用校验矩阵的对应于校验比特的列表示，被打孔的列的索引的集合为{19,20,18,21}；
在打孔数目为6列的情况下，LDPC码的打孔位置集合采用校验矩阵的对应于校验比特的列表示，被打孔的列的索引的集合为{19,20,18,21,17,22}。
根据打孔的原理可以知道，打孔数目越多，LDPC码的码率越高。因此，一个低码率的LDPC码的打孔位置集合是高码率的LDPC码的打孔位置集合的真子集。也或者说，在本申请的打孔方案中，高码率和低码率是兼容的。也即，在一个低码率的LDPC码的打孔位置集合的基础上增加新的打孔位置，可以获得一个更高码率的LDPC码的打孔位置集合。
(2)码率R＝1/2，码长L＝1296。
下面先给出码率为1/2，码长为1296的LDPC码的校验矩阵如下所示：
Figure BDA0002411226030000151
如上所示，校验矩阵的大小为12×24，校验矩阵中的每个元素表示一个z＝1296/24＝54阶的方阵。其中，“-”表示54×54的全零矩阵。校验矩阵中的每个元素i表示一个54×54的循环置换矩阵，i表示循环移位值。例如，i＝0表示大小为54×54的单位阵，而i＝1表示循环移位值为1的循环移位矩阵。
根据本申请提供的对校验比特的敏感性进行排序的方法，码率为1/2，码长为1296的LDPC码的校验矩阵中对应于校验比特的列在速率匹配中被打孔的优先级从高到低的排序如下面的排序3：
排序3：20,15,21,14,19,23,16,24,18,22,17,13。
其中，上述优先级顺序中的每个元素a表示校验矩阵的第a列。
同样的，排序3中是按照校验矩阵的列的索引范围为1-24表示的，若校验矩阵的列的索引从0开始，则码率为1/2，码长为1296的LDPC码的校验矩阵中对应于校验比特的列在速率匹配中被打孔的优先级，按照从高到低的顺序如下面的排序4。
排序4：19,14,20,13,18,22,15,23,17,21,16,12。
码率为1/2，码长为1944的LDPC码对应的校验矩阵中校验比特的LLR的绝对值及其可靠性排序可以如表3所示。
表3
可靠性的排序 20(2) 15(2) 21(2) 14(2) 19(2) 23(2)
|LLR| 1.6921 1.6992 1.7496 1.7627 1.7793 1.7805
可靠性的排序 16(2) 24(2) 18(2) 22(2) 17(2) 13(3)
|LLR| 1.7834 1.7985 1.8260 1.8287 1.8295 2.0309
其中，表3的第1行“可靠性的排序”，每个元素a(b)表示校验矩阵的第a列，且第a列的列重为b。第a列对应的|LLR|表示第a列的校验比特的|LLR|。
与上述码长为1944的LDPC码类似，由于本申请仅对校验比特的可靠性进行排序，因此，表3示出了码长为1/2，码长为1296的LDPC码的校验矩阵的第13列至第24列的校验比特的优先级排序。
表3中，可靠性排序中，校验矩阵的列的索引的范围为1-24。
此外，码率为1/2，码长为1296的LDPC码的校验矩阵中的每一列对应于母码的54个校验比特。其中，属于校验矩阵的相同列的校验比特被打孔的优先级相同。例如，优先级最高的第20列对应母码的54个校验比特，该54个校验比特的优先级相同。如果发送端需要在第20列打孔t个校验比特，t<54，则所述t个校验比特可以从第20列的54个校验比特中随机选择。表3中的其它列也是类似的，不再赘述。
(3)码率R＝1/2，码长L＝648。
下面先给出码率为1/2，码长为648的LDPC码的校验矩阵如下所示：
Figure BDA0002411226030000161
如上所示，校验矩阵的大小为12×24，校验矩阵中的每个元素表示一个z＝648/24＝27阶的方阵。其中，“-”表示27×27的全零矩阵。校验矩阵中的每个元素i表示一个27×27的循环置换矩阵，i表示循环移位值。例如，i＝0表示大小为27×27的单位阵，而i＝1表示循环移位值为1的循环移位矩阵。
根据本申请提供的对校验比特的敏感性进行排序的方法，码率为1/2，码长为648的LDPC码的校验矩阵中对应于校验比特的列在速率匹配中被打孔的优先级，按照从高到低的顺序，如下面的排序5。
排序5：21,15,22,23,18,19,14,24,20,16,17,13。
其中，所述优先级顺序中的每个元a表示校验矩阵的第a列。
同样的，排序5中是按照校验矩阵的列的索引范围为1-24表示的，若校验矩阵的列的索引从0开始，则码率为1/2，码长为1296的LDPC码的校验矩阵中对应于校验比特的列在速率匹配中被打孔的优先级，按照从高到低的顺序如下面的排序6。
排序6：20,14,21,22,17,18,13,23,19,15,16,12。
码率为1/2，码长为648的LDPC码对应的校验矩阵中校验比特的LLR的绝对值及其可靠性排序可以如表4所示。
表4
可靠性的排序 21(2) 15(2) 22(2) 23(2) 18(2) 19(2)
|LLR| 2.0989 2.1302 2.1389 2.1471 2.1630 2.1634
可靠性的排序 14(2) 24(2) 20(2) 16(2) 17(2) 13(3)
|LLR| 2.1816 2.1893 2.2364 2.2568 2.2851 2.6900
其中，表4的第1行“可靠性的排序”，每个元素a(b)表示校验矩阵的第a列，且第a列的列重为b。第a列对应的|LLR|表示第a列的校验比特的|LLR|。
可以理解的是，由于本申请仅对校验比特的可靠性进行排序，因此，表4示出了码长为1/2，码长为1296的LDPC码的校验矩阵的第13列至第24列的校验比特的优先级排序。
码率为1/2，码长为648的LDPC码的校验矩阵中的每一列对应于母码的27个校验比特。其中，属于校验矩阵的相同列的校验比特被打孔的优先级相同。例如，优先级最高的第21列对应母码的27个校验比特，该27个校验比特的优先级相同。如果发送端需要在第21列打孔t个校验比特，t<27，则所述t个校验比特可以从第21列的27个校验比特中随机选择。表4中的其它列也是类似的，不再赘述。
以上对本申请提供的LDPC码的速率匹配的方法进行了详细说明，下面结合图9说明本申请的技术方案在IR HARQ场景下的应用。在IR-HARQ场景下，随着重传次数的增加，通过更多的校验比特打孔，可以获得更多的增量冗余比特，从而使得码率不断降低，可以提高接收端成功解码的概率，提升解码性能。
参见图9，图9是本申请提供的LDPC码的速率匹配的方法的一个应用示例。
可选地，图9所示的流程图中由接收端执行的操作或处理，也可以由设置于接收端设备内的芯片或电路系统等执行。所述电路系统例如可以为集成电路、逻辑电路。所述芯片可以是片上系统(system on a chip,SoC)芯片、基带调制解调(modem)芯片等，本文不作限定。下文以接收端设备为例进行说明。
接收端可以为终端设备或者网络设备。应理解，本申请实施例中的接收端也即译码设备。例如，在上行传输中，发送端为终端设备，接收端为网络设备。在下行传输中，发送端为网络设备，接收端为终端设备。
601、发送端根据所需码率R和码长N，对K个信息比特进行LDPC编码，得到第一LDPC码字。其中，第一LDPC码字的码率为R，码长为N，K，N均为整数。
可以理解的是，第一LDPC码字的码率R可以作为一个基础码率，例如，R可以为1/2，在此码率的基础上，对LDPC码进行打孔，可以获得更高的码率，例如，2/3,3/4,5/6等。
根据上文提供的码率为1/2，码长分别为1944,1296以及648的校验矩阵，对信息比特序列进行LDPC编码，得到码率为1/2，码长为N的第一LDPC码字，其中，N的取值可以为1944,1296或者648，具体取决于编码时采用的校验矩阵。
例如，发送端采用码率为1/2，码长为1944的LDPC码对应的校验矩阵，则编码得到的第一LDPC码字的长度为1944。
又例如，发送端采用码率为1/2，码长为1296的LDPC码对应的校验矩阵，则编码得到的第一LDPC码字的长度为1296。
又例如，发送端采用码率为1/2，码长为648的LDPC码对应的校验矩阵，则编码得到的第一LDPC码字的长度为648。
下面以码长N＝1944为例进行说明。
602、发送端根据母码的校验比特的优先级顺序，对第一LDPC码字进行速率匹配，得到第二LDPC码字。
发送端根据所需码率(或者说，目标码率)，按照所述码率为1/2，码长N＝1944的母码的校验比特的优先级顺序，对第一LDPC码字的校验比特进行打孔，获得第二码率的第二LDPC码字。
或者说，第二LDPC码字是第一LDPC码字被打孔之后得到的码字。因此，第二LDPC码字的码率(也即，第二码率)大于第一码率。
在该实施例中，以码率为1/2的LDPC码字作为一个基础码字，通过对该基础码字进行打孔，获得一个较高码率(即，第二码率)的码字。
603、发送端发送第二LDPC码字。
接收端接收来自于发送端的第一信道接收序列。
604、接收端根据码率为1/2,码长为N的LDPC码的校验比特的优先级顺序，在第一信道接收序列对应的第一LLR序列的相应打孔位置上补零，再对补零后的第一LLR序列进行译码。
上文图6中已经介绍过，接收端在译码之前，首先在发送端打孔的校验比特对应的比特位置补零，再进行译码。
由于接收端和发送端均保存了码率为1/2以及不同码长的LDPC码的校验比特的优先级信息，因此，根据当前的码率和码长，接收端可以知道被打孔的校验比特的位置。因此，接收端在这些被打孔的校验比特的位置上补零之后再进行译码。
接收端对补零后的第一LLR序列进行译码，在一种可能的情况下，接收端成功译码第二LDPC码字的全部的系统比特，在这种情况下，接收端执行步骤605。
605、在接收端成功译码全部的系统比特的情况下，接收端输出译码结果。
步骤605之后，执行下一个数据包的通信。
在另一种可能的情况下，接收端未成功译码全部的系统比特，则接收端向发送端发送重传指示信息，以请求发送端执行重传，如下文的步骤606-608。
606、接收端向发送端发送重传指示信息。
其中，重传指示信息用于指示发送端重传LDPC码字。可选地，重传指示信息还可以指示未正确接收的部分。例如，未正确接收的部分可以为码字(codeword)、媒体访问控制协议数据单元(media access control protocol data unit,MPDU)MPDU等，取决于具体的配置。
发送端接收来自于接收端的重传指示信息。
需要说明的是，在接收端未正确解码LDPC码字的系统比特的情况下，发送端进行重传的机制可以有多种具体的实现。图9中所示的由接收端向发送端发送重传指示信息，以请求发送端进行重传的方式仅是作为示例，本文对此不作限定。
607、发送端发送第三码率的第三LDPC码字。其中，第三LDPC码字的被打孔的校验比特的集合是所述第二LDPC码字的被打孔的校验比特的集合的子集。
可以理解的是，第二码率的第二LDPC码未被接收端成功译码，在重传的情况下，通常会降低码率，以提高接收端成功解码的概率。因此，在一个示例中，第三LDPC码的码率(也即，第三码率)低于第二码率。
另外，在IR-HARQ场景下，高码率对应的打孔图样与低码率对应的打孔图样是兼容的，换句话说，高码率的打孔图样包含了低码率的打孔图样，也即，低码率的打孔位置的集合包含了高码率的打孔位置的集合。
可选地，作为一个示例，第三LDPC码字可以是对t个校验比特，按照所需的第三码率以及码长N进行LDPC编码得到的。其中，所述t个校验比特是步骤602描述的速率匹配的过程中被打孔的校验比特。其中，t和k均为整数。
也即是说，发送端先发送较高码率的第二LDPC码字，如果接收端未正确解码第二LDPC码字的全部系统比特，发送端可以再发送t个被打孔的校验比特。
在一个实施例中，发送端在重传的情况下，可以仅发送被打孔的校验比特。例如，所述t个校验比特可以为第一LDPC码字的所有被打孔的校验比特中可靠性最高的前t个校验比特。
例如，码长为L的LDPC码的校验比特被打孔的优先级顺序如下所示：
{n1,n2,…,nk,…}，其中,ni表示打孔的校验比特的位置，ni和k均为整数。
应理解，校验比特在速率匹配中被打孔的优先级越高，表明该校验比特的可靠性越低，因此，所述t个校验比特是从{n1,n2,…,nk,…}中从后往前的t个位置的校验比特。
假设，{n1,n2,…,nk,…}中共包括m个元素，则t的取值范围可以为(1,m)，m为整数。
在另一个实施例中，发送端在重传的情况下，可以发送部分被打孔的校验比特以及系统比特，本文不作限制。
接收端接收来自于发送端的第二信道接收序列。
608、接收端根据LDPC码的校验比特的优先级顺序，在第二信道接收序列对应的第二LLR序列的相应打孔位置上补零，再对所述补零后的第二LLR序列与所述补零后的第一LLR序列的合并序列进行译码。
其中，合并序列是通过将补零之后的第一LLR序列和补零之后的第二LLR序列合并得到的。具体地，所述补零后的第一LLR序列和所述补零后的第二LLR序列是按位合并的。其中，所述补零后的第二LLR序列和所述补零后的第一LLR序列的相同比特位置上的LLR值进行合并，不同比特位置上的LLR值继续保留。
例如，所述补零后的第一LLR序列长度为6，索引位置为1,2,3,4,5，其对应的LLR值分别为LLR11,LLR12,LLR13,LLR14,LLR15。所述补零后的第二LLR序列的长度为6，索引位置为3,4,5,6,7，其对应的LLR值分别为LLR23,LLR24，LLR25，LLR26,LLR27。因此，合并序列则为{LLR11,LLR12,LLR13+LLR23,LLR14+LLR24,LLR15+LLR25，LLR26,LLR27}，其中，LLR值的加法为二进制加法。
本申请实施例中仅以接收端按照LLR序列进行合并作为示例，本领域技术人员容易想到其它等价的处理，例如，接收端对解调得到的软信息进行合并也是可行的，具体可以取决于接收端的译码的机制。
在一种情况下，接收端根据合并序列成功解码出全部的系统比特的情况下，接收端输出译码结果，如步骤609。
在另一种情况下，接收端根据合并序列，仍然未解码出系统比特，接收端可以请求发送端执行下一次重传、以此类推，直至接收端成功解码出系统比特，或者，直至到达设定的最大重传次数，接收端判定译码失败，如步骤610。
具体地，在接收端没有成功恢复出系统比特的情况下，发送端可以按照可靠性从高到低的顺序，发送被打孔的校验比特，例如，先发送可靠性较高的前t1个被打孔的校验比特，也即{n1,n2,…,nk,…}中从后往前的t1个位置的校验比特。如果接收端未成功解码，再发送可靠性次高的t2个被打孔的校验比特，也即，{n1,n2,…,nk,…}中从第(t1-1)个位置开始，从后往前的t2个位置的校验比特。以此类推，直至发送完全部的被打孔的校验比特。可以理解，在这个过程中，码率不断降低，在发送端重传完全部的被打孔的校验比特的情况下，如果接收端仍然不能正解解码出系统比特，则表示该数据包传输失败。
根据上述重传的过程可以知道，第l次重传的码率可以满足如下关系：
Figure BDA0002411226030000201
其中，式(4)中，R'c为发送端第一次发送的LDPC码字的码率，并且第一次增加的冗余量t0＝0，k表示系统比特的个数，ncp表示被打孔的校验比特的总数，n表示LDPC码的母码的长度。应理解，本申请实施例中的母码表示未经过速率匹配(例如，未被打孔)的LDPC码。
以上对本申请提供的LDPC码的速率匹配的过程以及接收端的译码的过程进行了详细说明，下面举例说明该方法在IR-HARQ中的应用。
在一个示例中，发送端和接收端保存校验比特在速率匹配过程被打孔的优先级的顺序的信息。
假设，校验比特的优先级顺序从高到低依次为{n1,n2,…,nT,…},T为整数。
执行IR-HARQ的首次传输，发送端可以根据IR-HARQ的首次传输所需的码率确定需要打孔的校验比特的数目L。发送端根据需要打孔的校验比特的数目L，按照校验比特的优先级顺序，选择优先级排序最高的前L个校验比特，并记录所述L个校验比特各自的位置。发送端在完成LDPC编码之后，将输出的LDPC码字的所述L个校验比特打孔之后发送。
为了便于理解，假设首次传输中被打孔的L个校验比特为{n1,n2,…,nT}，其中，排序是按照优先级从高到低的顺序。
首次传输通过打孔获得较高码率的LDPC码，例如，码率为5/6。
对于IR-HARQ的首次传输，接收端根据当前所采用的LDPC码的码长、码率以及对应的打孔数目L，按照校验比特的优先级顺序，确定优先级排序最高的L个校验比特各自的位置(也即，索引)，在所述L个校验比特所对应的位置补零之后，再进行LDPC码的译码。
如果IR-HARQ的首次传输失败，也即，接收端未成功解码全部的系统比特，则进入IR-HARQ机制的重传。
在执行IR-HARQ的重传的情况下，发送端可以根据重传所需的码率，或者根据重传分配的信道资源数目，确定重传需要打孔的数目P，P为整数。
可以理解的是，为了提高接收端解码的成功率，重传通常会降低码率，因此，重传一般采用低于首次传输的码率，也即重传需要打孔的数目P小于首次传输需要打孔的数目N。
为了便于说明，假设第一次重传采用的码率为R1。
在进行第一次重传的情况下，发送端可以发送首次传输中被打孔的L个校验比特中优先级最低的t1个校验比特，t1为整数。
具体地，发送端可以从{n1,n2,…,nT}中，按照从后往前的顺序选择t1个校验比特。选择的t1个校验比特应该为{nT,nT-1,…,nW}，其中，从T到W总共有t1个索引。
发送端发送所述t1个校验比特。
接收端接收所述t1个校验比特，并将所述t1个校验比特对应的序列和首次传输接收到的序列合并为一个序列，再对合并后的序列进行译码。
如果接收端根据合并后的序列成功译码全部的系统比特，则译码成功。
如果接收端根据合并后的序列，仍然未能成功恢复出全部的系统比特，则在未达到最大重传次数的情况下，进行下一次重传。
在进行第二次重传的情况下，发送端可以发送首次传输中被打孔的L个校验比特中优先级次地的t2个校验比特，t2为整数。
具体地，发送端可以从{n1,n2,…,nW-1}中，按照从后往前的顺序选择t2个校验比特。选择的t2个校验比特应该为{nW-1,nW-2,…,nQ}，其中，从W-1到Q总共有t2个索引,Q为正整数，Q≥1。
发送端发送所述t2个校验比特。
接收端接收所述t2个校验比特，并将所述t2个校验比特对应的序列、所述t1个校验比特对应的序列以及首次传输接收到的序列合并为一个序列，再对合并后的序列进行译码。
以此类推，直至发送端发送完{n1,n2,…,nT}中全部的校验比特。如果在这种情况下，接收端依然不能正确恢复系统比特，表示本数据包传输失败，结束传输。
从上面的过程中可以看出，发送端在首次传输选择需要打孔的校验比特时，遵循优先选择优先级较高的校验比特打孔，也即优先将敏感性高、可靠性低的校验比特打孔。而在重传中，被打孔的校验比特中优先级较低的校验比特优先被发送。发送端遵循这样的原则，可以提高接收端成功译码的概率。
此外，由于接收端解码的成功率提高，重传次数减少，重传时延降低。
发送端通过不断填补被打孔的校验比特，使得码率不断降低，例如，从5/6逐步降低为3/4,2/3，1/2等，可以满足IR-HARQ机制中通过重传增加冗余比特，以降低信道编码速率的需求，可以提升解码性能。
以上结合图1-图9对接收端对LDPC码进行速率匹配的过程，以及接收端的译码过程进行详细说明，下面给出本申请实施例的打孔方案与802.11ac标准的打孔方案各自的BER的仿真结果。
图10-图23为本申请提供的LDPC码的不同打孔数目下的BER性能曲线与传统打孔方案的BER性能曲线的对比图。
图10-图23的仿真参数设置如下：AWGAN信道；BPSK调制；log-SPA译码，最大迭代译码次数为10次；采用停止-等待的重传请求策略；为了恢复每一帧数据的最大传输次数为4次。
另外，图10-图23中考虑的性能评估参数主要为误帧率(frame error rate,FER)和吞吐率(throughput)。其中，吞吐率＝(正确接收到的帧数×k)/总共发送的比特数，k为每一帧的信息比特的个数。此外，各图中的Es/N0表示符号信噪比，Eb/N0表示误码率。
传统方法中的LDPC码为802.11ac标准中码长为1944或972的QC-LDPC码。
具体地，图10为码长为1944的LDPC码的校验比特在各打孔数目下与传统方案的BER性能对比。
图11为码长为1296的LDPC码的校验比特在各打孔数目下与传统方案的BER性能对比。
图12为码长为648的LDPC码的校验比特在各打孔数目下与传统方案的BER性能对比。
其中，图10-图12的图例中，“the reliability based puncturing”表示本申请的打孔方案的性能，而“the standard based puncturing”表示传统的打孔方案的性能。其中，puncturing后面括号内的数字表示打孔的数目，分别如表2中所示的打孔2列，4列，6列，8列以及9列。
可以发现，相同Es/N0下，本申请的打孔方案的FER更低，表明本申请的打孔方案优于传统的打孔方案。
图13为最大重传次数为3次，码长为1944的LDPC码的打孔方案在IR-HARQ机制中的应用示例。
图14为最大重传次数为3次，码长为1944的LDPC码的打孔方案在IR-HARQ机制中的另一个应用示例。
图15为最大重传次数为3次，码长为1944的LDPC码的打孔方案在IR-HARQ机制中的又一个应用示例。
图16为最大重传次数为3次，码长为1944的LDPC码的打孔方案在IR-HARQ机制中的又一个应用示例。
图17为最大重传次数为3次，码长为1944的LDPC码的打孔方案在IR-HARQ机制中的又一个应用示例。
图18为最大重传次数为3次，码长为1944的LDPC码的打孔方案在IR-HARQ机制中的又一个应用示例。
图19为最大重传次数为2次，码长为1944的LDPC码的打孔方案在IR-HARQ机制中的一个应用示例。
图20为最大重传次数为1次，码长为1944的LDPC码的打孔方案在IR-HARQ机制中的一个应用示例。
图21为最大重传次数为1次，码长为1944的LDPC码的打孔方案在IR-HARQ机制中的另一个应用示例。
图22为最大重传次数为1次，码长为1944的LDPC码的打孔方案在IR-HARQ机制中的又一个应用示例。
图23为最大重传次数为1次，码长为1944的LDPC码的打孔方案在IR-HARQ机制中的又一个应用示例。
其中，图13-图23中图例中，“proposed scheme”均表示本申请提出的方案，“standard scheme”均表示标准(即上文的802.11ac标准)的方案，也即传统方案。
从图13-23可以看出，相同Es/N0下，本申请的FER更低，吞吐量更高，表明本申请的打孔方案优于传统的打孔方案。
下面说明本申请的通信装置。
参见图24，图24为本申请提供的通信装置600的示意性框图。如图24，通信装置600包括处理单元610和收发单元620。
处理单元610，用于根据LDPC的母码的校验比特的优先级顺序，对第一码率的第一LDPC码字进行速率匹配，得到第二码率的第二LDPC码字，其中，所述优先级顺序用于表示所述母码的校验比特在速率匹配中被打孔的优先级的排序；
收发单元620，用于发送所述第二LDPC码字。
可选地，在一个实施例中，所述处理单元610还用于：
根据所需的打孔数目L，以及所述母码的校验比特的优先级顺序，将优先级从高到低排序的前L个比特位置在所述第一LDPC码字中对应的校验比特打孔，其中，L≥1，且L为整数。
可选地，在一个实施例中，所述优先级顺序用于表示所述母码的校验矩阵中对应于校验比特的列的优先级顺序，其中，所述母码的校验矩阵中对应于校验比特的每个列各自对应所述母码的z个校验比特，z＝N/n,N为所述母码的码长，n表示所述母码的校验矩阵包含的列的总数。
可选地，在一个实施例中，所述母码的码长为1944，码率为1/2，所述母码的校验矩阵中对应于校验比特的列的优先级从高到低的排序如下：
19,20,18,21,17,22,16,23,15,24,14,13，其中，所述排序中的每个元素a表示所述校验矩阵的第a列。
可选地，在一个实施例中，所述母码的码长为1296，码率为1/2，所述母码的校验矩阵中对应于校验比特的列的优先级从高到低的排序如下：
20,15,21,14,19,23,16,24,18,22,17,13,其中，所述排序中的每个元素a表示所述校验矩阵的第a列。
可选地，在一个实施例中，所述母码的码长为1296，码率为1/2，所述母码的校验矩阵中对应于校验比特的列的优先级从高到低的排序如下：
20,15,21,14,19,23,16,24,18,22,17,13,其中，所述排序中的每个元素a表示所述校验矩阵的第a列。
可选地，在一个实施例中，所述母码的校验矩阵中对应于校验比特的列各自所对应的z个校验比特的优先级相同。
可选地，在一个实施例中，若L<z，所述处理单元610用于按照所述优先级顺序，将所述母码的校验矩阵中对应于优先级最高的一列对应的z个校验比特中的N个校验比特打孔；或者，
若L>z，所述处理单元610用于按照所述优先级顺序，将所述母码的校验矩阵中优先级从高到低的前t列对应的tz个校验比特中的L个校验比特打孔，其中，所述L个校验比特包括所述t列中的前(t-1)列的对应的z(t-1)个校验比特以及第t列中的p个校验比特，所述p个校验比特是所述第t列对应的z个校验比特中的任意p个校验比特，t,p均为正数，p≤z；或者，
若L＝mz，所述处理单元610用于按照所述优先级顺序，将所述母码的校验矩阵中对应于优先级最高的m列的z个校验比特打孔，m≥1且m为整数。
可选地，在一个实施例中，所述收发单元620还用于接收重传指示信息；
以及，所述处理单元610，还用于根据所述母码的校验比特的优先级顺序，对待重传的码字进行速率匹配，得到第三码率的第三LDPC码字，其中，所述待重传的码字是对待重传的比特进行LDPC编码得到的，所述第三LDPC码字的校验比特的打孔位置集合是所述第二LDPC码字的校验比特的打孔位置集合的真子集；
以及，所述收发单元610，还用于发送所述第三码字。
可选地，收发单元620也可以由发送单元或接收单元代替。例如，收发单元620在执行发送的动作时，可以由发送单元代替。收发单元620在执行接收的动作时，可以由接收单元代替。
可选地，通信装置600可以为发送端设备，或者，通信装置600可以为发送端设备内部具有实现各方法实施例的功能的器件、模块等。
在一种实现中，通信装置600为上述各方法实施例中的发送端，通信装置600可以具有各方法实施例中发送端的任意功能。在这种情况下，处理单元610可以为处理器。收发单元620可以为收发器。收发器具体可以包括接收机和发射机。其中，接收机用于执行接收的功能，发射机用于执行发射的功能。
可选地，在另一种实现中，通信装置600可以为发送端设备中的电路系统。在这种情况下，处理单元610可以为芯片、逻辑电路、集成电路、处理电路或片上系统(system onchip,SoC)芯片等，收发单元620可以为通信接口，所述通信接口可以为接口电路、输入输出接口等。
在一个实施例中，通信装置600可以为发送端设备中的编码器。
在以上各实施例中，处理单元610的功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。
例如，处理单元610可以包括一个或多个处理器，所述一个或多个处理器用于读取并执行存储器中保存的计算机程序或指令，使得各方法实施例中由发送端执行的操作和/或处理被执行。其中，所述存储器位于所述一个或多个处理器之外。
进一步地，处理单元610还可以包括一个或多个存储器，所述一个或多个处理器以及所述一个或多个存储器通过电路/电线连接，所述一个或多个处理器可以读取所述一个或多个存储器中存储的计算机程序或指令，使得本申请各方法实施例中由发送端执行的操作和/或处理被执行。
又例如，处理单元610为处理器，收发单元620可以为接口电路。其中，接口电路用于接收计算机代码或指令，并传输至所述处理器，所述处理器执行所述计算机代码或指令，使得本申请各方法实施例中由发送端执行的操作和/或处理被执行。
参见图25，图25为本申请提供的通信装置800的示意性框图。如图25所示，通信装置800包括处理单元810和收发单元820。
收发单元810，用于接收第一信道接收序列；
处理单元820，用于按照LDPC的母码的校验比特的优先级顺序，在所述第一信道接收序列对应的第一LLR序列的相应打孔位置上补零，并对补零之后的第一LLR序列进行译码，其中，所述第一LLR序列的相应打孔位置是所述第一信道接收序列对应的LDPC码字在速率匹配过程中被打孔的校验比特的位置；
以及，所述收发单元810，还用于请求发送端进行重传。
可选地，在一个实施例中，所述第一信道接收序列对应的LDPC码字在速率匹配过程中被打孔的校验比特是所述优先级顺序中优先级最高的前L个位置对应的校验比特，L为需要打孔的校验比特的个数，L为整数。
可选地，在一个实施例中，所述优先级顺序用于指示所述LDPC的母码的校验矩阵中对应于校验比特的列的优先级的排序，其中，所述校验矩阵中的对应于校验比特的每个列对应所述LDPC码的z个码字比特，z＝N/n,N表示所述母码的码长，n表示所述母码的校验矩阵包含的列的总数，N和n为整数。
可选地，在一个实施例中，所述母码的长度为1944，码率为1/2，所述母码的校验矩阵中对应于校验比特的列的优先级从高到低的排序如下：
19,20,18,21,17,22,16,23,15,24,14,13，
其中，所述排序中的每个元素a表示所述校验矩阵的第a列。
可选地，在一个实施例中，所述母码的长度为1296，码率为1/2，所述母码的校验矩阵中对应于校验比特的列的优先级从高到低的排序如下：
20,15,21,14,19,23,16,24,18,22,17,13,
其中，所述排序中的每个元素a表示所述校验矩阵的第a列。
可选地，在一个实施例中，所述母码的长度为648，码率为1/2，所述母码的校验矩阵中对应于校验比特的列的优先级从高到低的排序如下：
21,15,22,23,18,19,14,24,20,16,17,13,
其中，所述排序中的每个元素a表示所述校验矩阵的第a列。
可选地，在一个实施例中，所述母码的校验矩阵的对应于校验比特的每一列所对应的z个码字比特的优先级相同。
可选地，在一个实施例中，若L<z，所述被打孔的校验比特是所述校验矩阵中对应于最高优先级的一列所对应的z个校验比特中的任意L个校验比特；或者，
若L>z，所述被打孔的校验比特是所述校验矩阵中按照从高到低的排序中前t列所对应的校验比特中的L个校验比特，其中，所述L个校验比特包括前(t-1)列所对应的z(t-1)个校验比特以及第t列中的p个校验比特，所述p个校验比特是所述第t列所对应的z个校验比特中任意的p个校验比特，t,p均为正数，p≤z；
若L＝mz，所述被打孔的校验比特是所述校验矩阵中对应于最高优先级的m列所对应的z个校验比特，m≥1且m为整数。
可选地，在一个实施例中，所述收发单元820还用于：
向所述发送端发送重传指示信息；
接收第二信道接收序列；
以及，所述处理单元810，还用于按照所述母码的校验比特的优先级顺序，在所述第二信道接收序列对应的第二LLR序列的相应打孔位置上补零，并对补零之后的第二LLR序列与补零之后的第一LLR序列的合并序列进行译码，其中，所述第二LLR序列的需要补零的打孔位置构成的集合是所述第一LLR序列的需要补零的打孔位置构成的集合的真子集。
可选地，收发单元820也可以由发送单元或接收单元代替。例如，收发单元820在执行发送的动作时，可以由发送单元代替。收发单元820在执行接收的动作时，可以由接收单元代替。
可选地，通信装置800可以为接收端，或者，通信装置800可以为接收端内部具有实现各方法实施例的功能的器件、模块等。
在一种实现中，通信装置800为上述各方法实施例中的接收端，通信装置800可以具有各方法实施例中接收端设备的任意功能。在这种情况下，处理单元810可以为处理器，收发单元820可以为收发器。收发器具体可以包括接收机和发射机。其中，接收机用于执行接收的功能，发射机用于执行发射的功能。
在另一种实现中，通信装置800可以为接收端的电路系统。在这种情况下，处理单元810可以为芯片、逻辑电路、集成电路、处理电路或SoC芯片等，收发单元820可以为通信接口，所述通信接口可以为接口电路、输入输出接口等。
在一个实施例中，通信装置600可以为接收端设备中的译码器。
在以上各实施例中，处理单元810的功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。
例如，处理单元810可以包括一个或多个处理器，所述一个或多个处理器用于读取并执行存储器中保存的计算机程序或指令，使得各方法实施例中由接收端执行的操作和/或处理被执行。其中，所述存储器位于所述一个或多个处理器之外。
进一步地，处理单元810还可以包括一个或多个存储器，所述一个或多个处理器以及所述一个或多个存储器通过电路/电线连接，所述一个或多个处理器可以读取所述一个或多个存储器中存储的计算机程序或指令，使得本申请各方法实施例中由接收端执行的操作和/或处理被执行。
又例如，处理单元810为处理器，收发单元820为接口电路。其中，接口电路用于接收计算机代码或指令，并传输至所述处理器，所述处理器执行所述计算机代码或指令，使得本申请各方法实施例中由接收端执行的操作和/或处理被执行。
可选的，上述各装置实施例中的存储器与存储器可以是物理上相互独立的单元，或者，存储器也可以和处理器集成在一起。
此外，本申请还提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机指令，当计算机指令在计算机上运行时，使得本申请提供的LDPC码的速率匹配的方法中由发送端执行的操作和/或处理被执行。
本申请还提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机指令，当计算机指令在计算机上运行时，使得计算机执行本申请提供的LDPC码的译码的方法中由接收端执行的操作和/或处理被执行。
本申请还提供一种计算机程序产品，所述计算机程序产品包括计算机代码或指令，当所述计算机代码或指令在计算机上运行时，本申请各方法实施例的LDPC码的速率匹配的方法被实现。
本申请还提供一种计算机程序产品，所述计算机程序产品包括计算机代码或指令，当所述计算机代码或指令在计算机上运行时，本申请各方法实施例的LDPC码的译码的方法被实现。
本申请还提供一种通信装置，包括处理器和接口电路，所述接口电路用于接收计算机代码或指令，并传输至所述处理器，所述处理器用于运行所述计算机代码或指令，使得本申请提供的LDPC码的速率匹配的方法中由发送端执行的操作和/或处理被执行。
本申请还提供一种通信装置，包括处理器和接口电路，所述接口电路用于接收计算机代码或指令，并传输至所述处理器，所述处理器用于运行所述计算机代码或指令，使得本申请提供的LDPC码的译码的方法中由接收端执行的操作和/或处理。
本申请还提供一种芯片，所述芯片包括一个或多个处理器。所述一个或多个处理器用于执行存储器中存储的计算机程序，以执行任意一个方法实施例中由发送端设备执行的操作和/或处理。其中，所述存储器独立于所述芯片之外而设置。
进一步地，所述芯片还可以包括一个或多个通信接口。所述一个或多个通信接口可以是输入输出接口、接口电路等。进一步地，所述芯片还可以包括一个或多个所述存储器。
本申请还提供一种芯片，所述芯片包括一个或多个处理器。所述一个或多个处理器用于执行存储器中存储的计算机程序，以执行任意一个方法实施例中由接收端设备执行的操作和/或处理。其中，所述存储器独立于所述芯片之外而设置。
进一步地，所述芯片还可以包括一个或多个通信接口。所述一个或多个通信接口可以是输入输出接口、接口电路等。进一步地，所述芯片还可以包括一个或多个所述存储器。
本申请还提供一种无线通信系统，包括本申请实施例中的发送端和接收端。
可选地，所述发送端和接收端中的一个为网络设备(例如，基站)，另一个为终端设备。
本申请实施例中的处理器可以是集成电路芯片，具有处理信号的能力。在实现过程中，上述方法实施例的各步骤可以通过处理器中的硬件的集成逻辑电路或者软件形式的指令完成。处理器可以是通用处理器、数字信号处理器(digital signal processor,DSP)、专用集成电路(application specific integrated circuit,ASIC)、现场可编程门阵列(field programmable gate array,FPGA)或其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。本申请实施例公开的方法的步骤可以直接体现为硬件编码处理器执行完成，或者用编码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器，处理器读取存储器中的信息，结合其硬件完成上述方法的步骤。
本申请实施例中的存储器可以是易失性存储器或非易失性存储器，或可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(read-only memory,ROM)、可编程只读存储器(programmable ROM,PROM)、可擦除可编程只读存储器(erasablePROM，EPROM)、电可擦除可编程只读存储器(electrically EPROM,EEPROM)或闪存。易失性存储器可以是随机存取存储器(random access memory,RAM)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器(static RAM，SRAM)、动态随机存取存储器(dynamic RAM,DRAM)、同步动态随机存取存储器(synchronousDRAM,SDRAM)、双倍数据速率同步动态随机存取存储器(double data rate SDRAM,DDRSDRAM)、增强型同步动态随机存取存储器(enhanced SDRAM,ESDRAM)、同步连接动态随机存取存储器(synchlink DRAM,SLDRAM)和直接内存总线随机存取存储器(direct rambusRAM,DRRAM)。应注意，本文描述的系统和方法的存储器旨在包括但不限于这些和任意其它适合类型的存储器。
在本说明书中使用的术语“单元”、“系统”等用于表示计算机相关的实体、硬件、固件、硬件和软件的组合、软件或执行中的软件。例如，部件可以是但不限于，在处理器上运行的进程、处理器、对象、可执行文件、执行线程、程序和/或计算机。通过图示，在计算设备上运行的应用和计算设备都可以是部件。一个或多个部件可驻留在进程和/或执行线程中。部件可位于一个计算机上和/或分布在两个或更多个计算机之间。此外，这些部件可从上面存储有各种数据结构的各种计算机可读介质执行。部件可根据具有一个或多个数据分组(例如，来自与本地系统、分布式系统和/或网络间的另一部件交互的二个部件的数据，例如，通过信号与其它系统交互的互联网)的信号通过本地和/或远程进程来通信。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器、随机存取存储器、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (21)

1.一种LDPC的速率匹配的方法，其特征在于，包括：
发送端根据低密度奇偶校验码LDPC的母码的校验比特的优先级顺序，对第一码率的第一LDPC码字进行速率匹配，得到第二码率的第二LDPC码字，其中，所述优先级顺序用于表示所述母码的校验比特在速率匹配中被打孔的优先级的排序；
发送端发送所述第二LDPC码字。
2.根据权利要求1所述的方法，其特征在于，所述发送端根据母码的校验比特的优先级顺序，对第一码率的第一LDPC码字进行速率匹配，包括：
所述发送端根据所需的打孔数目L，以及所述母码的校验比特的优先级顺序，将优先级按照从高到低顺序的前L个比特位置在所述第一LDPC码字中对应的校验比特打孔，其中，L≥1，且N为整数。
3.根据权利要求1或2所述的方法，其特征在于，所述优先级顺序用于表示所述母码的校验矩阵中对应于校验比特的列的优先级顺序，其中，所述母码的校验矩阵中对应于校验比特的每个列各自对应所述母码的z个校验比特，z＝N/n,N为所述母码的码长，n表示所述母码的校验矩阵包含的列的总数。
4.根据权利要求3所述的方法，其特征在于，所述母码的码长为1944，码率为1/2，所述母码的校验矩阵中对应于校验比特的列的优先级从高到低的排序如下：
19,20,18,21,17,22,16,23,15,24,14,13，
其中，所述排序中的每个元素a表示所述校验矩阵的第a列。
5.根据权利要求3所述的方法，其特征在于，所述母码的码长为1296，码率为1/2，所述母码的校验矩阵中对应于校验比特的列的优先级从高到低的排序如下：
20,15,21,14,19,23,16,24,18,22,17,13,
其中，所述排序中的每个元素a表示所述校验矩阵的第a列。
6.根据权利要求3所述的方法，其特征在于，所述母码的码长为648，码率为1/2，所述母码的校验矩阵中对应于校验比特的列的优先级从高到低的排序如下所示：
21,15,22,23,18,19,14,24,20,16,17,13,
其中，所述排序中的每个元素a表示所述校验矩阵的第a列。
7.根据权利要求4-6中任一项所述的方法，其特征在于，所述母码的校验矩阵中对应于校验比特的列各自所对应的z个校验比特的优先级相同。
8.根据权利要求7所述的方法，其特征在于，所述发送端根据所需的打孔数目L，以及所述母码的校验比特的优先级顺序，将优先级从高到低排序的前N个比特位置在所述第一LDPC码字中对应的校验比特打孔，包括：
若L<z，所述发送端按照所述优先级顺序，将所述母码的校验矩阵中对应于优先级最高的一列对应的z个校验比特中的N个校验比特打孔；或者，
若L>z，所述发送端按照所述优先级顺序，将所述母码的校验矩阵中优先级从高到低的前t列对应的tz个校验比特中的L个校验比特打孔，其中，所述L个校验比特包括所述t列中的前(t-1)列的对应的z(t-1)个校验比特以及第t列中的p个校验比特，所述p个校验比特是所述第t列对应的z个校验比特中的任意p个校验比特，t,p均为正数，p≤z；或者，
若L＝mz，所述发送端按照所述优先级顺序，将所述母码的校验矩阵中对应于优先级最高的m列的mz个校验比特打孔，m≥1且m为整数。
9.根据权利要求8所述的方法，其特征在于，所述发送端发送所述第二LDPC码字之后，所述方法还包括：
所述发送端接收重传指示信息；
所述发送端根据所述母码的校验比特的优先级顺序，对待重传的码字进行速率匹配，得到第三码率的第三LDPC码字，其中，所述待重传的码字是对待重传的比特进行LDPC编码得到的，所述第三LDPC码字的校验比特的打孔位置集合是所述第二LDPC码字的校验比特的打孔位置集合的真子集；
所述发送端发送所述第三LDPC码字。
10.一种通信装置，其特征在于，包括：
处理单元，用于根据母码的校验比特的优先级顺序，对第一码率的第一LDPC码字进行速率匹配，得到第二码率的第二LDPC码字，其中，所述优先级顺序用于表示所述母码的校验比特在速率匹配中被打孔的优先级的排序；
收发单元，用于发送所述第二LDPC码字。
11.根据权利要求10所述的通信装置，其特征在于，所述处理单元具体用于：
根据所需的打孔数目L，以及所述母码的校验比特的优先级顺序，将优先级按照从高到低顺序的前L个比特位置在所述第一LDPC码字中对应的校验比特打孔，其中，L≥1，且N为整数。
12.根据权利要求10或11所述的通信装置，其特征在于，所述优先级顺序用于表示所述母码的校验矩阵中对应于校验比特的列的优先级顺序，其中，所述母码的校验矩阵中对应于校验比特的每个列各自对应所述母码的z个校验比特，z＝N/n,N为所述母码的码长，n表示所述母码的校验矩阵包含的列的总数。
13.根据权利要求12所述的通信装置，其特征在于，所述母码的码长为1944，码率为1/2，所述母码的校验矩阵中对应于校验比特的列的优先级从高到低的排序如下：
19,20,18,21,17,22,16,23,15,24,14,13，
其中，所述排序中的每个元素a表示所述校验矩阵的第a列。
14.根据权利要求12所述的通信装置，其特征在于，所述母码的码长为1296，码率为1/2，所述母码的校验矩阵中对应于校验比特的列的优先级从高到低的排序如下：
20,15,21,14,19,23,16,24,18,22,17,13,
其中，所述排序中的每个元素a表示所述校验矩阵的第a列。
15.根据权利要求12所述的通信装置，其特征在于，所述母码的码长为648，码率为1/2，所述母码的校验矩阵中对应于校验比特的列的优先级从高到低的排序如下所示：
21,15,22,23,18,19,14,24,20,16,17,13,
其中，所述排序中的每个元素a表示所述校验矩阵的第a列。
16.根据权利要求13-15中任一项所述的通信装置，其特征在于，所述母码的校验矩阵中对应于校验比特的列各自所对应的z个校验比特的优先级相同。
17.根据权利要求16所述的通信装置，其特征在于，所述处理单元具体用于：
在L<z的情况下，按照所述优先级顺序，将所述母码的校验矩阵中对应于优先级最高的一列对应的z个校验比特中的N个校验比特打孔；或者，
在L>z的情况下，按照所述优先级顺序，将所述母码的校验矩阵中优先级从高到低的前t列对应的tz个校验比特中的L个校验比特打孔，其中，所述L个校验比特包括所述t列中的前(t-1)列的对应的z(t-1)个校验比特以及第t列中的p个校验比特，所述p个校验比特是所述第t列对应的z个校验比特中的任意p个校验比特，t,p均为正数，p≤z；或者，
在L＝z的情况下，按照所述优先级顺序，将所述母码的校验矩阵中对应于优先级最高的一列的z个校验比特打孔。
18.根据权利要求17所述的通信装置，其特征在于，收发单元还用于接收重传指示信息；
以及，所述处理单元，还用于根据所述母码的校验比特的优先级顺序，对待重传的码字进行速率匹配，得到第三码率的第三LDPC码字，其中，所述待重传的码字是对待重传的比特进行LDPC编码得到的，所述第三LDPC码字的校验比特的打孔位置集合是所述第二LDPC码字的校验比特的打孔位置集合的真子集；
以及，所述收发单元，还用于发送所述第三LDPC码字。
19.一种通信装置，其特征在于，包括：包括处理器和接口电路，所述接口电路用于接收计算机代码或指令，并传输至所述处理器，所述处理器运行所述计算机代码或指令，如权利要求1-9中任一项所述的方法被实现。
20.一种通信装置，其特征在于，包括至少一个处理器，所述至少一个处理器与至少一个存储器耦合，所述至少一个处理器用于执行所述至少一个存储器中存储的计算机程序或指令，以使得所述通信装置执行如权利要求1-9中任一项所述的方法。
21.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有计算机指令，当计算机指令在计算机上运行时，如权利要求1-9中任一项所述的方法被实现。
CN202010177240.4A 2020-03-13 2020-03-13 Ldpc码的速率匹配的方法和通信装置 Pending CN113395132A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202010177240.4A CN113395132A (zh) 2020-03-13 2020-03-13 Ldpc码的速率匹配的方法和通信装置
EP21767474.6A EP4109794A4 (en) 2020-03-13 2021-03-12 RATE ADJUSTMENT METHOD FOR LDPC CODE AND COMMUNICATION DEVICE
PCT/CN2021/080532 WO2021180217A1 (zh) 2020-03-13 2021-03-12 Ldpc码的速率匹配的方法和通信装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010177240.4A CN113395132A (zh) 2020-03-13 2020-03-13 Ldpc码的速率匹配的方法和通信装置

Publications (1)

Publication Number Publication Date
CN113395132A true CN113395132A (zh) 2021-09-14

Family

ID=77616351

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010177240.4A Pending CN113395132A (zh) 2020-03-13 2020-03-13 Ldpc码的速率匹配的方法和通信装置

Country Status (3)

Country Link
EP (1) EP4109794A4 (zh)
CN (1) CN113395132A (zh)
WO (1) WO2021180217A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023040668A1 (zh) * 2021-09-15 2023-03-23 华为技术有限公司 编码方法、译码方法以及相关装置
WO2024041194A1 (zh) * 2022-08-25 2024-02-29 华为技术有限公司 速率匹配的方法和通信装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117318881A (zh) * 2022-06-24 2023-12-29 华为技术有限公司 编码方法、译码方法及装置
CN115425988B (zh) * 2022-07-29 2024-02-09 北京融为科技有限公司 一种高速ldpc全模式列变换方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101771499A (zh) * 2009-01-05 2010-07-07 华为技术有限公司 打孔比特集合查找方法、装置以及打孔的方法
CN103988439A (zh) * 2011-10-10 2014-08-13 三星电子株式会社 用于在通信/广播系统中传送和接收数据的装置和方法
CN105490684A (zh) * 2015-11-30 2016-04-13 华侨大学 一种有限长ldpc码的打孔算法
CN106464421A (zh) * 2014-04-30 2017-02-22 华为技术有限公司 一种数据发送方法和装置
CN106656409A (zh) * 2015-10-30 2017-05-10 华为技术有限公司 一种校验码穿孔和解穿孔方法及装置
WO2017123273A1 (en) * 2016-01-14 2017-07-20 Intel IP Corporation Informationally efficient error correction coding
CN107181576A (zh) * 2017-07-07 2017-09-19 西安电子科技大学 一种适用于5g中ldpc码的ir‑harq传输方法
CN108206722A (zh) * 2016-12-16 2018-06-26 普天信息技术有限公司 高码率数据发送方法和装置
CN109478894A (zh) * 2016-08-19 2019-03-15 华为技术有限公司 一种ldpc码的基矩阵生成方法、编译码方法及设备

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9602243B2 (en) * 2014-08-26 2017-03-21 Electronics And Telecommunications Research Institute Low density parity check encoder, and low density parity check encoding method using the same
CN107294543B (zh) * 2017-06-19 2020-01-03 电子科技大学 一种用于生成rc-ldpc码校验矩阵的方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101771499A (zh) * 2009-01-05 2010-07-07 华为技术有限公司 打孔比特集合查找方法、装置以及打孔的方法
CN103988439A (zh) * 2011-10-10 2014-08-13 三星电子株式会社 用于在通信/广播系统中传送和接收数据的装置和方法
CN106464421A (zh) * 2014-04-30 2017-02-22 华为技术有限公司 一种数据发送方法和装置
CN106656409A (zh) * 2015-10-30 2017-05-10 华为技术有限公司 一种校验码穿孔和解穿孔方法及装置
CN105490684A (zh) * 2015-11-30 2016-04-13 华侨大学 一种有限长ldpc码的打孔算法
WO2017123273A1 (en) * 2016-01-14 2017-07-20 Intel IP Corporation Informationally efficient error correction coding
CN109478894A (zh) * 2016-08-19 2019-03-15 华为技术有限公司 一种ldpc码的基矩阵生成方法、编译码方法及设备
CN108206722A (zh) * 2016-12-16 2018-06-26 普天信息技术有限公司 高码率数据发送方法和装置
CN107181576A (zh) * 2017-07-07 2017-09-19 西安电子科技大学 一种适用于5g中ldpc码的ir‑harq传输方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
张勇.: "自适应LDPC编译码技术研究.", 《中国优秀硕士学位论文全文数据库信息科技辑》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023040668A1 (zh) * 2021-09-15 2023-03-23 华为技术有限公司 编码方法、译码方法以及相关装置
WO2024041194A1 (zh) * 2022-08-25 2024-02-29 华为技术有限公司 速率匹配的方法和通信装置

Also Published As

Publication number Publication date
WO2021180217A1 (zh) 2021-09-16
EP4109794A1 (en) 2022-12-28
EP4109794A4 (en) 2023-08-02

Similar Documents

Publication Publication Date Title
US10461779B2 (en) Rate-compatible polar codes
US11223443B2 (en) Method and apparatus of rate-matching for communication and broadcasting systems
US10742350B2 (en) Method and apparatus of rate-matching for communication and broadcasting systems
US10651973B2 (en) Method and apparatus for error-correction encoding using a polar code
US8578249B2 (en) LDPC encoding and decoding of packets of variable sizes
CN113395132A (zh) Ldpc码的速率匹配的方法和通信装置
US20200106459A1 (en) Method and apparatus for wirelessly communicating over a noisy channel with a variable codeword length polar code to improve transmission capacity
US11177830B2 (en) Method and apparatus for data decoding in communication or broadcasting system
US11616598B2 (en) Puncturing and retransmission techniques for encoded transmissions
WO2021136540A1 (zh) Ldpc码的编码的方法和通信装置
US20240030941A1 (en) Encoding and decoding method and apparatus
WO2021233141A1 (zh) Ldpc的速率匹配的方法和通信装置
WO2023273995A1 (zh) 数据处理方法及装置
WO2021136539A1 (zh) 卷积码的速率匹配的方法和无线通信装置
WO2024041194A1 (zh) 速率匹配的方法和通信装置
WO2023051170A1 (zh) 重传方法及装置
CN111213346B (zh) 用于促进多用户检测的方法和计算设备
Lin et al. An adaptive hybrid ARQ scheme with constant packet lengths
WO2023051172A1 (zh) 编码方法、译码方法及装置
US20230171025A1 (en) Data decoding method and device in communication and broadcast system
WO2017214851A1 (zh) 一种信号传输的方法、发射端及接收端

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20210914

RJ01 Rejection of invention patent application after publication