WO2015041475A1 - 송신 장치 및 그의 펑처링 방법 - Google Patents

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WO2015041475A1
WO2015041475A1 PCT/KR2014/008675 KR2014008675W WO2015041475A1 WO 2015041475 A1 WO2015041475 A1 WO 2015041475A1 KR 2014008675 W KR2014008675 W KR 2014008675W WO 2015041475 A1 WO2015041475 A1 WO 2015041475A1
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parity
puncturing
bits
punctured
group
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PCT/KR2014/008675
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명세호
정홍실
김경중
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삼성전자 주식회사
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Definitions

  • the present invention relates to a transmitting apparatus and a puncturing method thereof, and more particularly, to a transmitting apparatus for puncturing and transmitting at least some of the parity bits, and a puncturing method thereof.
  • the Standards Group has established various standards to provide various services to meet the needs of users. Accordingly, there is a demand for a method for providing a better service to a user through better performance.
  • the present invention is directed to the above-described necessity, and an object of the present invention is to provide a transmitter and a puncturing apparatus for puncturing and transmitting at least some of the parity bits based on a specific puncturing pattern to improve decoding performance at a receiving side. In providing a method.
  • a transmitting apparatus including: an encoder for performing LDPC encoding on input data based on a parity check matrix, from among LDPC codewords generated by the LDPC encoding.
  • group the parity bits based on the number of the parity bits, and perform the puncturing based on the number of punctured parity bits and the position of the punctured parity bit group among the grouped parity bit groups.
  • the puncturing unit may determine the location of the punctured parity bit group based on a predefined puncturing pattern and the number of punctured parity bits.
  • the puncturing unit may determine the number of the punctured parity bit groups based on a value obtained by dividing the number of punctured parity bits by an interval in which the pattern of the column is repeated, and determines the number of the determined parity groups and the predetermined number of parity groups.
  • the location of the punctured parity bit group may be determined according to the puncturing pattern.
  • the puncturing unit determines the divided quotient as the number of parity bit groups punctured and determined according to the predefined puncturing pattern.
  • the parity bit group of the position may be punctured in group units.
  • the puncturing unit determines a value obtained by adding 1 to the divided quotient as the number of parity bit groups that are punctured and defined At least a part of the parity bit group at a position determined according to the puncturing pattern may be punctured.
  • a position determined by parity bits equal to the remaining value obtained by dividing the number of punctured parity bits by the interval in which the pattern of the column is repeated according to the predefined puncturing pattern It can puncture in the parity bit group of.
  • the puncturing unit when the divided quotient is 1 or more, divides the parity bits of the punctured parity bits by the interval in which the pattern of the column is repeated, and divides the parity bits of the punctured pattern according to the predefined puncturing pattern.
  • the last parity group may be punctured among the parity bit groups, and the remaining parity bit groups may be punctured in group units.
  • the predefined puncturing pattern may be determined by Table 6 below.
  • the interval in which the pattern of the column is repeated may be 360.
  • a puncturing method of a transmitting apparatus performs an LDPC encoding on input data based on a parity check matrix, and performs parity bits in an LDPC codeword generated by the LDPC encoding. Interleaving; and puncturing at least some of the interleaved parity bits, wherein the puncturing is based on an interval in which a pattern of columns is repeated in an information word partial matrix constituting the parity check matrix.
  • the parity bits may be grouped, and the puncturing may be performed based on the number of punctured parity bits and the position of the punctured parity bit group among the grouped parity bit groups.
  • the puncturing may determine a location of the punctured parity bit group based on a predefined puncturing pattern and the number of punctured parity bits.
  • the puncturing may include determining the number of the punctured parity bit groups based on a value obtained by dividing the number of punctured parity bits by an interval in which the pattern of the column is repeated.
  • the location of the punctured parity bit group may be determined according to a predefined puncturing pattern.
  • the puncturing may include determining the divided quotient as the number of parity bit groups punctured when the number of punctured parity bits is divided into intervals in which the pattern of the column is repeated.
  • the parity bit group of the determined position may be punctured in group units.
  • the puncturing step when the number of punctured parity bits is not divided by an interval in which the pattern of the column is repeated, the value obtained by adding 1 to the divided quotient is determined as the number of parity bit groups that are punctured. It is possible to puncture at least a portion of the parity bit group at a position determined according to the puncturing pattern.
  • the divided quotient when the divided quotient is 0, the number of parity bits obtained by dividing the number of punctured parity bits by the interval in which the pattern of the column is repeated according to the predefined puncturing pattern It may puncture in the parity bit group of the determined position.
  • the puncturing may include determining the parity bits equal to the remaining value obtained by dividing the number of punctured parity bits by the interval in which the pattern of the column is repeated when the divided quotient is 1 or more, according to the predefined puncturing pattern.
  • the last parity group may be punctured among the parity bit groups of the location, and the remaining parity bit groups may be punctured in group units.
  • the predefined puncturing pattern may be determined by Table 6 below.
  • the interval in which the pattern of the column is repeated may be 360.
  • At least some of the LDPC parity bits may be punctured based on a specific puncturing pattern to improve decoding performance at a receiving side. Accordingly, decoding performance may be improved at the receiving side.
  • FIG. 1 is a view for explaining a frame structure used in a general broadcast / communication system
  • FIG. 2 is a block diagram illustrating a configuration of a transmitter according to an embodiment of the present invention
  • FIG. 3 is a block diagram illustrating a configuration of an encoder according to an embodiment of the present invention.
  • FIG. 4 is a view for explaining the structure of a parity check matrix used in LDPC encoding according to an embodiment of the present invention
  • 5 to 8 are diagrams for describing a method of padding zero bits according to an embodiment of the present invention.
  • FIG. 9 is a block diagram illustrating a configuration of a transmitter according to an embodiment of the present invention.
  • 10 to 12 are views for explaining a puncturing method according to an embodiment of the present invention.
  • FIG. 13 is a block diagram illustrating a detailed configuration of a transmitting apparatus according to an embodiment of the present invention.
  • FIG. 15 is a block diagram illustrating a configuration of a receiving apparatus according to an embodiment of the present invention.
  • 16 is a block diagram illustrating a configuration of a decoder according to an embodiment of the present invention.
  • FIG. 17 is a block diagram illustrating a configuration of a receiving apparatus according to an embodiment of the present invention.
  • FIG. 18 is a block diagram illustrating a detailed configuration of a receiving apparatus according to an embodiment of the present invention.
  • 19 is a flowchart illustrating a puncturing method of a transmitting apparatus according to an embodiment of the present invention.
  • the frame 100 includes a preamble 110 and a data symbol 120.
  • the preamble 110 is a part where the L1 signal is transmitted. As shown in FIG. 1, the preamble 110 includes the L1 pre-signaling 111 (ie, L1 pre-signaling information) and the L1 post-signaling 112 (ie, L1 post-signaling information). Can be configured.
  • L1 pre-signaling 111 ie, L1 pre-signaling information
  • L1 post-signaling 112 ie, L1 post-signaling information
  • the L1 pre-signaling 111 includes information necessary for a receiving device (not shown) to receive and access the L1 post signaling 112, and the L1 post-signaling 112 is provided to the PLP by the receiving device (not shown). Contains the information needed to access.
  • the data symbol 120 is a portion through which actual broadcast data is transmitted and may include one or more physical layer pipes (PLPs).
  • PLPs physical layer pipes
  • different signal processing may be independently performed for each PLP.
  • different modulation schemes and code rates may be used for each PLP.
  • a transmitting side transmits broadcast data in a frame structure as shown in FIG. 1, and a receiving side acquires information on a method, frame length, etc., through L1 signaling, and transmits broadcast data through a PLP. Can be received.
  • lengths of codewords, information words, parity bits, and L1 signaling refer to the number of bits included in each of them.
  • the transmitting device 200 includes a zero padding unit 210 and an encoding unit 220.
  • the zero padding unit 210 pads (or inserts) at least one zero bit (or zero-padded bit) in the input data.
  • the zero padding unit 210 outputs the data in which at least one zero bit is padded to the encoder 220.
  • the data may be L1 pre signaling.
  • the L1 pre-signaling is composed of a fixed number of bits, for example, 200 bits.
  • the present invention is not limited thereto, and the data may be L1 post signaling or broadcast data.
  • the zero padding unit 210 may have a data length that can be encoded by the encoder 220. At least one zero bit may be padded into.
  • the L1 pre-signaling may be smaller than the length of the information word of the BCH code defined according to the code rate. Accordingly, the zero padding unit 210 may pad the L1 pre-signal with zero bits corresponding to the difference between the information word length of the BCH code and the length of the L1 pre-signaling so that the L1 pre-signaling has a codeable length.
  • the zero padding unit 210 may determine a location where at least one zero bit is padded based on a parity check matrix used for LDPC encoding. Specifically, the zero padding unit 210 may pad at least one zero bit in the data so that the data is allocated to the column group having the highest order among the plurality of column groups constituting the information word partial matrix. It will be described later.
  • the encoder 220 generates an LDPC codeword by performing BCH (Bose, Chaudhuri, Hocquenghem) and Low Density Parity Check (LDPC) encoding on at least one zero-bit padded data.
  • BCH Bose, Chaudhuri, Hocquenghem
  • LDPC Low Density Parity Check
  • the encoder 220 may include a BCH encoder 221 and an LDPC encoder 222 as shown in FIG. 3.
  • the BCH encoder 221 performs BCH encoding on at least one zero bit padded data.
  • the BCH encoder 221 outputs the BCH codeword (or BCH coded bits) generated by BCH encoding to the LDPC encoder 222.
  • the BCH code is a systematic code, so that the information word may be included in the BCH codeword as it is. That is, the BCH encoder 221 performs BCH encoding on input bits having a certain length as the BCH information, and the generated BCH codeword includes the input bits as the BCH information word and the BCH parity bits are added to the BCH information word. It can be in the form of.
  • the input bits may be L1 pre-signal in which at least one zero bit is padded, and the number of bits of the input bits may be equal to the number of information word bits (eg, K bch ) of the BCH code.
  • the BCH parity bit generated by BCH encoding may consist of 168 bits.
  • the LDPC encoder 222 performs LDPC encoding on the BCH codeword to generate an LDPC codeword (or LDPC coded bits).
  • the information word may be included in the LDPC codeword as it is. That is, the LDPC encoder 222 performs LDPC encoding on input bits having a predetermined length as an LDPC information, and the generated LDPC codeword includes the input bits as the LDPC information and the LDPC parity bits are added to the LDPC information. It can be in the form of.
  • the input bits can be a BCH codeword.
  • the BCH encoder 221 since the BCH encoder 221 generates a BCH codeword having the length of the LDPC codeable information word in the LDPC encoder 222 according to the code rate, the number of bits of the input bits is the number of information word bits of the LDPC code. (Eg K ldpc ).
  • the LDPC encoder 222 may perform LDPC encoding on the input bits as an information word to generate an LDPC codeword consisting of N ldpc bits.
  • H represents a parity check matrix
  • C represents an LDPC codeword. That is, the LDPC encoder 222 may generate an LDPC codeword that becomes zero by multiplying the parity check matrix.
  • the LDPC encoder 222 may generate LDPC codewords having various lengths by performing LDPC encoding according to various code rates. For example, the LDPC encoder 222 may generate an LDPC codeword including 16200 bits by performing LDPC encoding at a code rate of 11/15, 13/15, or the like.
  • the LDPC encoder 222 may perform LDPC encoding based on parity check matrices having different structures according to the code rate.
  • the parity check matrix will be described in detail.
  • FIG. 4 illustrates a structure of a parity check matrix used in LDPC encoding according to an embodiment of the present invention.
  • the parity check matrix 400 includes an information word partial matrix 410, which is a partial matrix corresponding to an information word, and a parity partial matrix 420, which is a partial matrix corresponding to parity bits.
  • N ldpc indicates the length of the LDPC codeword
  • K ldpc indicates the length of the information word
  • N parity N ldpc -K ldpc indicates the length of the parity.
  • the structure of the information word partial matrix 410 and the parity partial matrix 420 will be described in detail below.
  • elements except for 1 are 0.
  • the information word sub-matrix 410 is a matrix including K ldpc columns (that is, the 0 th column to the Kldpc-1 th column), and follows the following rules.
  • K ldpc columns constituting the information word sub- matrix 410 belong to the same group by M pieces, and are divided into a total of K ldpc / M column groups. Columns in the same column group have a cyclic shift relationship with each other by Q ldpc .
  • Q ldpc is a size at which each column is cyclically shifted in the information word partial matrix 410.
  • the degree of the 0th column of the i th (i 0,1, ..., K ldpc / M) column group (where order is the number of 1 values present in the column, belonging to the same column group) The order of all columns are the same), D i , and the position of each row with 1 Is the index of the row where weight-1 is located in the jth column within the ith column group. (Ie, the index of the row where the k th 1 is located in the j th column in the i th column group) is determined as in Equation 1 below.
  • Equation 1 may be expressed in the same manner as in Equation 2 below.
  • N ldpc is the length of the LDPC codeword
  • K ldpc is the length of the information word
  • D i is the order of the columns belonging to the i th column group
  • M is the number of columns belonging to one column group
  • Q ldpc is the size by which each column is cyclically shifted.
  • the index of the row with the k th weight-1 in the i th column group Appears to be known. Therefore, if the index value of the row with the k th weight-1 in the first column in each column group is stored, the parity check matrix 400 having the structure of FIG. 4 (that is, the information word of the parity check matrix 400). In the partial matrix 410, the positions of the columns and rows with weight-1 can be determined.
  • the orders of the columns belonging to the i-th column group are all equal to D i . Accordingly, the LDPC code that stores information about the parity check matrix according to the above rules may be briefly expressed as follows.
  • the N ldoc 30, K ldpc is 15, Q ldpc the case of three, position information of the rows are in weight -1 in the 0th column of the three columns group to represented by a sequence such as the equation (3) It may be referred to as a 'weight-1 position sequence'.
  • I the index of the row with the k th weight-1 in the j th column in the i th column group.
  • Weight-1 position sequences such as Equation 3 representing the index of the row where 1 is positioned in the 0th column of each column group may be more simply expressed as shown in Table 1 below.
  • Table 1 shows the position of an element with weight-1, that is, a value of 1, in the parity check matrix, where the i th weight-1 position sequence is the row with weight-1 in the 0 th column of the i th column group. It is represented by indexes.
  • the parity partial matrix 420 is a partial matrix including N ldpc -K ldpc columns (that is, K ldpc th column to N ldpc -1 th column), and has a dual diagonal structure. Accordingly, the order of the columns included in the parity sub-matrix 420 except for the last column (that is, N ldpc ⁇ 1 th column) are all 2, and the order of the last column (ie, N ldpc ⁇ 1 th column). Becomes 1
  • the parity check matrix may be defined as shown in Table 2 below.
  • Table 2 shows the index of the row where 1 is located in the 0 th column of the i th column group of the information word submatrix of the parity check matrix.
  • the information word sub-matrix is composed of 39 column groups each including 360 columns, and the position of 1 value in the 0th column of each column group may be defined by Table 2 described above.
  • 1 may exist in the 37th row, the 144th row, the 161th row, ...
  • the row in which 1 is located in another column of the column group may be defined by cyclically shifting the row in which the 1 exists in the 0 th column of each column group by Q ldpc .
  • the parity check matrix may be defined as shown in Table 3 below.
  • Table 3 shows the index of the row where 1 is located in the 0 th column of the i th column group of the information word submatrix of the parity check matrix.
  • the information word sub-matrix is composed of 39 column groups each including 360 columns, and the position of a value of 1 in the 0th column of each column group may be defined by Table 3 described above.
  • 1 may exist in the 237th row, the 638th row, the 1607th row, ...
  • the row in which 1 is located in another column of the column group may be defined by cyclically shifting the row in which the 1 exists in the 0 th column of each column group by Q ldpc .
  • the parity check matrix may be defined as shown in Table 4 below.
  • Table 4 shows the index of the row where 1 is located in the 0 th column of the i th column group of the information word submatrix of the parity check matrix.
  • the information word sub-matrix is composed of 33 column groups each including 360 columns, and the position of 1 value in the 0th column of each column group may be defined by Table 4 described above.
  • 1 may be present in 108th row, 297th row, 703th row, ...
  • the row in which 1 is located in another column of the column group may be defined by cyclically shifting the row in which the 1 exists in the 0 th column of each column group by Q ldpc .
  • the parity partial matrix may have a double diagonal structure.
  • the structure of the parity check matrix 400 may be defined by the above-described method, and information on the parity check matrix may be stored in advance.
  • a position where at least one zero bit is padded may be determined by a parity check matrix used in LDPC encoding.
  • the zero padding unit 210 locates the data in the BCH information word so that the data is allocated to the column group having the highest order among the plurality of column groups constituting the information word partial matrix, and the remaining bits constituting the BCH information word. Zero bits can be placed in the field to pad the zero bits in the data.
  • the remaining bits constituting the BCH information word, i 360 , i 361 , ..., Zero bits may be padded.
  • the zero padding unit 210 divides the BCH information words into a plurality of groups.
  • the BCH information word may be generated by padding at least one zero bit on data.
  • Z j represents the j th group.
  • the BCH encoder 221 generates a BCH codeword by BCH encoding a BCH information word
  • the LDPC encoder 222 generates an LDPC codeword by performing LDPC encoding on a BCH codeword with an LDPC information.
  • the BCH codeword may be a form in which a BCH parity bit is added to a BCH information word
  • the LDPC codeword may be a form in which an LDPC parity bit is added to a BCH codeword.
  • the LDPC codeword generated by concatenating the BCH code and the LDPC code may be represented as shown in FIG. 5.
  • the BCH information words are divided into N group groups, and the BCH parity bits and the LDPC parity bits are sequentially added after the BCH information words.
  • LDPC codewords may be generated by applying different coding parameters K bch and K ldpc as shown in Table 5 according to a modulation scheme.
  • the modulation scheme is binary phase shift keying (BPSK)
  • the length K bch of the BCH information word required for BCH encoding is 13872
  • the BCH parity bit composed of 168 bits is generated by BCH encoding.
  • the length K ldpc of the information word may be 14040.
  • the LDPC encoder 220 may generate an LDPC codeword by performing LDPC encoding on the LDPC information word at a code rate of 13/15 based on Table 2 or Table 3. Accordingly, the length N ldpc of the generated LDPC codeword may be 16200.
  • the modulation scheme is quadrature phase shift keying (QPSK)
  • QPSK quadrature phase shift keying
  • the length K bch of the BCH information word required for BCH encoding is 11712
  • the BCH parity bit consisting of 168 bits is generated by BCH encoding.
  • the length K ldpc can be 11180.
  • the LDPC encoder 220 may generate an LDPC codeword by performing LDPC encoding on the LDPC information word at a code rate of 11/15 based on Table 4.
  • the length N ldpc of the LDPC codeword may be 16200.
  • FIG. 5 when the modulation scheme is BPSK in that the length of the BCH information word Kbch is 13 872, the number of the group constituting the BCH information word group N may be 39.
  • the number N group of groups constituting the BCH information word may be 33.
  • the group Z j satisfying 0 ⁇ j ⁇ N group ⁇ 2 consists of 360 bits, and the group Consists of 192 bits.
  • the LDPC encoder 222 is based on the parity check matrix defined by Table 2 or Table 3. LDPC encoding may be performed.
  • the zero padding unit 210 determines a column group having the highest order in the parity check matrix defined by Table 2 or Table 3, and pads at least one zero bit so that data is allocated to the column group. Can be.
  • the column groups having different orders of the 0th column group, the 1st column group, the 2nd column group, the 3rd column group, and the 4th column group You can see that it is higher.
  • the zero padding unit 210 may pad the zero bits so that the L1 pre-signaling is allocated to one of five column groups. In the following, it is assumed that L1 pre signaling is allocated to the 0 th column group.
  • the BCH information word is divided into 39 groups equal to the number of column groups of the information word submatrix, and each group of the BCH information words corresponds to each column group of the information word submatrix (in this case, the last group consists of 192 bits).
  • the BCH parity bit is composed of 168 bits, the last group may correspond to the last column group of the information word sub-matrix together with the BCH parity bit), and the zero padding unit 210 may determine the BCH information word as shown in FIG.
  • the L1 pre signaling may be sequentially positioned from the 0 th bit constituting the 0 th group to the 199 th bit. Accordingly, the L1 pre-signaling may be allocated to 200 columns of the 0 th column group of the parity check matrix (that is, the 0 th column to the 199 th column of the 0 th column group of the information word partial matrix).
  • the zero padding unit 210 pads the remaining bits of the 0 th group of the BCH information word, that is, the 0 th bit from the 200 th bit to the 359 th bit, and configures the 38 th group from the 1 st group of the BCH information word. It is possible to pad the bits with zero bits. That is, the zero padding unit 210 may pad 160 zero bits in the 0 th group and 13512 zero bits in the 1 st to 38 th group as shown in FIG. 6, thereby padding a total of 13672 zero bits. .
  • the zero padding unit 210 may select L1 such that the L1 pre-signal is allocated to the 0th column group among the plurality of column groups. At least one zero bit may be padded for pre-signaling.
  • the encoder 220 may generate an LDPC codeword consisting of 16200 bits by performing LDPC encoding at a code rate of 13/15.
  • the L1 pre-signaling is described as being located from the 0 th bit to the 199 th bit of the 0 th group of the BCH information word, but this is only an example. It may be located in the bit.
  • the L1 pre-signaling has been described as being allocated to the 0th column group among the 39 column groups constituting the information word partial matrix, but this is also merely an example. That is, the L1 pre-signaling may be assigned to another column group having the same order as the 0th column group, that is, the 1st column group, the 2nd column group, the 3rd column group, and the 4th column group.
  • the LDPC encoder 222 performs LDPC encoding based on the parity check matrix defined by Table 3. You can also do
  • the zero padding unit 210 may determine a column group having the highest order in the parity check matrix defined by Table 3, and may pad at least one zero bit so that data is allocated to the column group.
  • the zero padding unit 210 may pad the zero bits so that the L1 pre-signaling is allocated to one of five column groups.
  • L1 pre-signaling is allocated to the 38th column group.
  • the BCH information word is divided into 39 groups equal to the number of column groups of the information word submatrix, and each group of the BCH information words corresponds to each column group of the information word submatrix (in this case, the last group consists of 192 bits).
  • the BCH parity bit is composed of 168 bits, the last group may correspond to the last column group of the information word sub-matrix together with the BCH parity bit), and the zero padding unit 210 may determine the BCH information word as shown in FIG. L1 pre-signaling may be located in the bits constituting the last group, the 38th group.
  • the zero padding unit 210 may place the L1 pre-signaling in all the bits constituting the 38th group. Then, the remaining 8 bits of L1 pre signaling may be located in the bits constituting the 37th group.
  • the zero padding unit 210 sequentially positions the first 8 bits constituting the L1 pre signaling from the 352th bit to the 359th bit of the 37th group, and places the remaining 192 bits of the L1 presignal of the 38th group. It can be positioned sequentially from the 0 th bit to the 359 th bit. Accordingly, L1 pre-signaling is performed by the 352th through 359th columns of the 37th column group of the parity check matrix (that is, the 352th through 359th column of the 37th column group of the information word submatrix) and the 38th column group. It may be assigned to the 0th to 199th column (that is, the 0th to 199th column of the 38th column group of the information word partial matrix).
  • the zero padding unit 210 pads zero bits from the 0 th bit to the 351 th bit of the remaining bits of the 37 th group, that is, the 37 th group of the BCH information word, and starts from the 0 th group of the BCH information word.
  • Zero bits may be padded to the bits constituting each of the 36th groups. That is, the zero padding unit 210 pads 352 zero bits in the 37 th group and 13320 zero bits in the 36 th column group from the 0 th column group as shown in FIG. 7, thereby padding a total of 13672 zero bits. Can be.
  • the zero padding unit 210 assigns the L1 pre-signal to the 38th column group among the plurality of column groups. At least one zero bit may be padded for pre-signaling.
  • the encoder 220 may generate an LDPC codeword consisting of 16200 bits by performing LDPC encoding at a code rate of 13/15.
  • the L1 pre-signaling is described as being located from the 352th bit of the 37th group of the BCH information word, but this is only an example, and the L1 pre-signaling may be located in the other 8 bits of the 37th group. have.
  • the L1 pre-signaling has been described as being allocated to the 38th column group among the 39 column groups constituting the information word partial matrix. That is, L1 signaling may be assigned to another column group having the same order as the 38 th column group, that is, the 34 th column group, the 35 th column group, the 36 th column group, and the 37 th column group.
  • the LDPC encoder 222 performs LDPC encoding based on the parity check matrix defined by Table 4. Can be performed.
  • the zero padding unit 210 may determine a column group having the highest order in the parity check matrix defined by Table 4, and may pad at least one zero bit so that data is allocated to the column group.
  • the zero padding unit 210 may pad the zero bits so that the L1 pre-signaling is allocated to one of six column groups. Hereinafter, it is assumed that L1 pre-signaling is allocated to the 0 th column group.
  • the BCH information word is divided into 33 groups equal to the number of column groups of the information word submatrix, and each group of the BCH information words corresponds to each column group of the information word submatrix (in this case, the last group consists of 192 bits).
  • the BCH parity bit is composed of 168 bits, the last group may correspond to the last column group of the information word sub-matrix together with the BCH parity bit).
  • the L1 pre signaling may be sequentially positioned from the 0 th bit constituting the 0 th group to the 199 th bit. Accordingly, the L1 pre-signaling may be allocated to 200 columns of the 0 th column group of the parity check matrix (that is, the 0 th column to the 199 th column of the 0 th column group of the information word partial matrix).
  • the zero padding unit 210 pads the remaining bits of the 0 th group of the BCH information word, that is, the zero bits from the 200 th bit to the 359 th bit, and the bits of the 1 st group to the 32 th group of the BCH information word. Zero bits can be padded on That is, the zero padding unit 210 may pad 160 zero bits in the 0 th group and 13512 zero bits in the first to 32 th groups as shown in FIG. 8, thereby padding a total of 13672 zero bits. .
  • the zero padding unit 210 may select L1 such that the L1 pre-signal is allocated to the 0th column group among the plurality of column groups. At least one zero bit may be padded for pre-signaling.
  • the encoder 220 may perform LDPC encoding at a code rate of 11/15 to generate an LDPC codeword consisting of 16200 bits.
  • the L1 pre-signaling is described as being located from the 0 th bit to the 199 th bit of the 0 th group of the BCH information word, but this is only an example. It may be located in the bit.
  • the L1 pre-signaling has been described as being allocated to the 0 th column group among the 33 column groups constituting the information word partial matrix. That is, the L1 pre-signaling may be assigned to another column group having the same order as the 0th column group, that is, the first column group, the second column group, the third column group, the fourth column group, and the fifth column group.
  • zero bits may be padded in the data so that the data is allocated to the column group having the highest order among the plurality of column groups forming the information word partial matrix. Accordingly, in LDPC encoding, data is multiplied with a high order column group, so that decoding performance of data can be improved at the receiving side.
  • the transmitter 200 may modulate the LDPC codeword output from the encoder 220 and transmit the modulated LDPC codeword to the receiver 15000 of FIG. 15.
  • the transmitting apparatus 200 may generate modulation symbols by mapping and modulating the LDPC codeword bits to the holy points, and transmit the modulation symbols to the OFDM frames by using the OFDM scheme to transmit them to the receiving apparatus 1500.
  • At least one zero bit padded by the zero padding unit 210 is removed and is not transmitted to the receiving apparatus 1500. This is referred to as shortening, and detailed description thereof will be described later.
  • information about the location of the shortened bits may be predefined between the transmitting device 200 and the receiving device 1500.
  • the transmitting apparatus 200 transmits information about the position of the shortened bits to the receiving apparatus 1500 as signaling information, or the receiving apparatus 1500 may shorten the shortened bits based on the parity check matrix used for LDPC encoding. You can also determine their location.
  • the transmitting apparatus 900 includes an encoder 910, a parity interleaver 920, and a puncturing unit 930.
  • the encoder 910 performs LDPC encoding on the input data based on the parity check matrix.
  • the data may be L1 pre signaling.
  • the present invention is not limited thereto, and the data may be L1 post signaling or broadcast data.
  • the encoder 910 may include an LDPC encoder (not shown).
  • the data input to the encoder 910 may be L1 pre-signal in which at least one zero bit is padded, and the encoder 910 includes a BCH encoder (not shown) and a BCH and LDPC code. May be performed sequentially. Since this is the same as described with the encoder 220 in FIGS. 2 to 4, detailed description thereof will be omitted.
  • the encoder 910 may generate an LDPC codeword by performing LDPC encoding on the input data.
  • the encoder 910 may perform LDPC encoding on the input bits as an information word to generate an LDPC codeword including N ldpc bits.
  • the parity interleaver 920 interleaves parity bits in the LDPC codeword generated by LDPC encoding. That is, the parity interleaver 920 receives the LDPC codeword from the encoder 910 and interleaves the LDPC parity bits among the information words constituting the LDPC codeword and the LDPC parity bits.
  • M is an interval (eg, 360) in which the pattern of columns is repeated in the information word sub- matrix
  • Q ldpc is the size by which each column is cyclically shifted in the information word sub- matrix
  • K ldpc is the bit of the LDPC information word. It is a number.
  • the puncturing unit 930 may puncture at least some of the interleaved parity bits. That is, the puncturing unit 930 may receive an LDPC codeword in which LDPC parity bits are interleaved from the parity interleaver 920 and puncture at least some of the LDPC parity bits constituting the LDPC codeword.
  • puncturing means that some of the parity bits are removed and not transmitted.
  • the puncturing unit 930 groups the parity bits based on the interval in which the pattern of the columns is repeated in the information word partial matrix constituting the parity check matrix, and punctures the number of punctured parity bits and the grouped parity bit groups. Based on the position of the parity bit group to be punctured, puncturing may be performed.
  • the puncturing unit 930 may group LDPC parity bits based on an interval in which a column pattern is repeated in the information word partial matrix constituting the parity check matrix, thereby dividing the LDPC parity bits into a plurality of parity bit groups.
  • the puncturing unit 930 may divide the parity bits into a plurality of parity groups so that each parity bit group includes a number of bits corresponding to an interval in which a pattern of a column is repeated in an information word partial matrix.
  • the puncturing unit 930 includes LDPC parity bits formed of N ldpc -K ldpc bits based on Equation 6 below. , , ..., ) Can be divided into Q ldpc parity bit groups. In this case, each parity bit group may form a subset of interleaved LDPC parity bits.
  • P j represents the j th parity bit group.
  • N ldpc indicates the length of the LDPC codeword and K ldpc indicates the length of the information word. And, Means the largest integer less than x. For example, to be.
  • 360 represents an interval in which the pattern of columns is repeated in the information word sub- matrix
  • Q ldpc is a size in which each column is cyclically shifted in the information word sub- matrix.
  • the puncturing unit 930 may determine the number of parity bits to be punctured.
  • the number of punctured parity bits N punc means the number of LDPC parity bits that are not transmitted by being removed from among the LDPC parity bits.
  • the number of punctured parity bits may be predefined between the transmitting apparatus 900 and the receiving apparatus 1700 of FIG. 17. Accordingly, the transmitting device 900 may prestore the information on the number of punctured parity bits, and the puncturing unit 930 may determine the number of punctured parity bits. Meanwhile, the transmitting apparatus 900 may transmit information on the number of punctured parity bits to the receiving apparatus 1700 as signaling information.
  • the puncturing unit 930 may determine the location of the punctured parity bit group based on the predefined puncturing pattern and the number of punctured parity bits.
  • the predefined puncturing pattern indicates an order of a group of punctured parity bits.
  • the puncturing pattern is defined as shown in Table 6 below. Can be.
  • p p (j) represents the index of the parity bit group punctured in the j th.
  • the puncturing unit 930 may puncture the second parity bit group and the seventh parity bit group among the 12 parity bit groups.
  • the puncturing unit 930 determines the number of punctured parity bit groups based on a value obtained by dividing the number of punctured parity bits by the interval in which the pattern of the columns is repeated in the information word partial matrix.
  • the location of the group of punctured parity bits may be determined according to a predefined puncturing pattern.
  • N punc_group means the number of parity bit groups punctured in group units, that is, the number of parity bit groups in which all bits in the parity bit group are punctured.
  • N is punc pop number of parity bits to be punctured
  • N ldpc length indicates the length of the information word.
  • 360 may be an example of an interval in which a column pattern is repeated in the information word partial matrix.
  • the puncturing unit 930 determines the divided portion as the number of parity bit groups punctured and determines the location of the determined position according to the predefined puncturing pattern.
  • the parity bit group can be punctured in group units.
  • the puncturing unit 930 punctures the ⁇ p (0) th parity bit group, the ⁇ p (1) th parity bit group, ..., and the ⁇ p (N punc_group -1) th parity bit group in group units. can do. That is, the puncturing unit 930 is a parity bit included in each of the ⁇ p (0) th parity bit group, ⁇ p (1) th parity bit group, ..., ⁇ p (N punc_group -1) th parity bit group All of them can be punctured.
  • N punc 720 and the puncturing pattern is defined as shown in Table 6.
  • the number of parity bits to be punctured is divided into intervals in which the pattern of the column is repeated, and the quotient divided by 2 becomes 2.
  • the puncturing unit 930 may puncture all LDPC parity bits present in the second parity bit group and the seventh parity bit group.
  • the puncturing unit 930 determines the number of the parity bit groups punctured by adding 1 to the divided quotient and defining the number of punctured parity bits. At least a part of the parity bit group of the location determined according to the processing pattern may be punctured.
  • the puncturing unit 930 divides the number of the parity bits punctured by the interval in which the pattern of the column is repeated, and divides the parity bits of the position determined according to the predefined puncturing pattern. It can puncture in a parity bit group.
  • N punc 200 and the puncturing pattern is defined as shown in Table 6.
  • the number of parity bits to be punctured is not divided by the interval in which the pattern of the column is repeated.
  • the divided quotient is 0 and the remaining value is 200.
  • the puncturing unit 930 divides the number of punctured parity bits by the interval where the column pattern is repeated when the quotient divided by 1 or more, the parity bit of the position determined according to the predefined puncturing pattern
  • the last parity group in the group may be punctured, and the remaining parity bit group may be punctured in group units.
  • the puncturing unit 930 determines N punc_group +1 as the number of punctured parity bit groups when the number of punctured parity bits is equal to or greater than one divided by not dividing the interval in which the pattern of the column is repeated.
  • the puncturing unit 930 performs puncturing on a ⁇ p (0) th group, ⁇ p (1) th group, ..., ⁇ p (N punc_group -1) th group, For the ⁇ p (N punc_group ) th group, parity bits of the remaining values may be punctured.
  • the number of parity bits to be punctured is not divided into intervals in which the pattern of the column is repeated, and the quotient divided by 2 is 80 and the remaining value is 80.
  • the puncturing unit 930 punctures all the LDPC parity bits included in the parity bit groups for the second parity bit group and the seventh parity bit group, and the last parity among the parity bit groups determined to be punctured.
  • the 11th parity bit group which is a bit group, 80 bits can be punctured.
  • the location of the punctured parity bit group and the number of bits punctured in the parity bit group may be defined between the transmitting device 900 and the receiving device 1700.
  • the transmitting apparatus 900 may transmit the corresponding information as the signaling information to the receiving apparatus 1700
  • the receiving apparatus 1700 may transmit the information on the location of the parity bit group punctured using the received information and the corresponding parity bit group.
  • the number of bits to be punctured can be determined.
  • the receiving device 1700 pre-stores information about the predefined parity pattern and the number of parity bits punctured, and uses the location to store the location of the punctured parity bit group and the number of bits punctured in the parity bit group. May be determined.
  • 11 and 12 are diagrams for describing a puncturing method according to an embodiment of the present invention.
  • the encoder 910 when the modulation scheme is BPSK, the encoder 910 performs LDPC encoding at a code rate of 13/15 to generate an LDPC codeword including 16200 bits.
  • the LDPC parity bit is composed of 2160 bits and may be divided into six parity bit groups.
  • P 5 may be determined as a group of parity bits punctured.
  • the encoder 910 when the modulation scheme is QPSK, the encoder 910 performs LDPC encoding at a code rate of 11/15 to generate an LDPC codeword including 16200 bits.
  • the LDPC parity bit is composed of 4320 bits and may be divided into 12 parity bit groups.
  • the transmitter 900 may modulate the LDPC codeword output from the puncturing unit 930 and transmit the modulated LDPC codeword to the receiver 1700.
  • the transmitting apparatus 900 may generate modulation symbols by mapping and modulating the LDPC codeword bits to the holy points, and transmit the modulation symbols to the OFDM frames by using the OFDM scheme to transmit them to the receiving apparatus 1700.
  • the parity bits punctured by the puncturing unit 930 are not transmitted to the receiving device 1700.
  • the transmitter 1300 includes a zero padding unit 1310, an encoder 1320, a parity interleaver 1330, a puncturing unit 1340, and a modulator 1350.
  • the zero padding unit 1310 and the encoder 1320 perform the same functions as described in the zero padding unit 210 and the encoder 220 described with reference to FIG. 2, and the encoder 1320 and the parity interleaver ( The 1330 and the puncturing unit 1340 may perform the same functions as the encoder 910, the parity interleaver 920, and the puncturing unit 930 described with reference to FIG. 9. Therefore, detailed description of overlapping portions will be omitted.
  • the zero padding unit 1310 may pad at least one zero bit to the input data, and output data to which the at least one zero bit is padded to the encoder 1320.
  • the data may be L1 pre signaling.
  • the present invention is not limited thereto, and the data may be L1 post signaling or broadcast data.
  • the zero padding unit 1310 may determine a location where the zero bits are padded based on the parity check matrix, which has been described above.
  • the encoder 1320 generates an LDPC codeword by performing BCH and LDPC encoding on at least one zero bit-padded data, and outputs the generated LDPC codeword to the parity interleaver 1330.
  • the encoder 1320 may perform LDPC encoding at various code rates based on the parity check matrix, which has been described above.
  • the parity interleaver 1330 receives the LDPC codeword from the encoder 1320, performs interleaving on the LDPC parity bits constituting the LDPC codeword, and outputs the parity interleaved LDPC codeword to the puncturing unit 1340. do.
  • the parity interleaver 1330 may perform interleaving on the LDPC parity bits based on a predetermined rule, which has been described above.
  • the puncturing unit 1340 may puncture at least some of the LDPC parity bits constituting the LDPC codeword.
  • the puncturing unit 1340 groups the parity bits based on the interval in which the pattern of the columns is repeated in the information word sub-matrix constituting the parity check matrix, and punctures the number of punctured parity bits and the group of parity bits. Puncture may be performed based on the position of the parity bit group being processed, as described above.
  • the puncturing unit 1340 may remove at least one zero bit padded by the zero padding unit 1310. As described above, the removal of the padded zero bits after encoding is called shortening, and the zero bits that are padded by the shortening are not transmitted.
  • the puncturing unit 1340 may remove K bch -K sig zero bits that are padded by the zero padding unit 1310.
  • the puncturing unit 1340 may remove 13672 zero bits that are padded between the L1 pre-signaling and the BCH parity bits as shown in FIG. 14. Accordingly, K sig of the information word bits only (i.e., K sig of bits consisting of L1 pre-signaling), 168 bits consisting of BCH parity bits, (N -K ldpc ldpc -N punc) of bits, consisting of LDPC parity bit remains configured do.
  • N punc means the number of parity bits punctured.
  • the information about the location of the shortened bits may be predefined between the transmitting device 1300 and the receiving device 1800 of FIG. 18.
  • the transmitting device 1300 transmits the information about the position of the shortened bits to the receiving device 1800 as signaling information, or the receiving device 1800 based on the parity check matrix used for LDPC encoding, the shorted bits. You can also determine their location.
  • the puncturing unit 1340 may puncture at least a portion of the LDPC parity bits, remove at least one zero bit padded by the zero padding unit 1310, and then output the same to the modulator 1350.
  • the modulator 1350 may modulate the LDPC codeword output from the puncturing unit 1340.
  • the modulator 1350 performs a bit-to-cell conversion on the LDPC codeword output from the puncturing unit 1340, thereby performing a cell having a predetermined number of bits in the LDPC codeword.
  • the cell may be demultiplexed into a cell (or a data cell).
  • the modulator 1350 may sequentially output the LDPC codeword bits output from the puncturing unit 1340 to one of a plurality of substreams, thereby converting the LDPC codeword bits into a cell and outputting the cells.
  • bits having the same index in each of the plurality of substreams may configure the same cell.
  • the number of sub streams is equal to the number of bits constituting the cell.
  • the number of sub streams may be 2, respectively, and the number of cells may be N L1data / 2.
  • N L1data is the number of bits of the LDPC codeword, that is, the number of bits of the LDPC codeword after puncturing and shortening.
  • the modulator 1350 may not perform the demultiplexing operation when the modulation scheme is BPSK. This is because the cell is composed of one bit when the modulation scheme is BPSK.
  • the modulator 1350 may modulate the cells.
  • cells may be modulated by mapping to constellation points using various modulation schemes such as BPSK and QPSK.
  • modulation schemes such as BPSK and QPSK, respectively
  • the number of bits constituting the modulation symbol may be 1,2 respectively.
  • the transmitter 1300 may transmit a modulation symbol to the receiver 1800.
  • the transmitter 1300 may map a modulation symbol to an OFDM frame by using the OFDM scheme, and transmit the modulation symbol to the receiver 1800 through an assigned channel.
  • the modulation symbol of the L1 pre signaling may be mapped to the preamble in the OFDM frame.
  • the receiving apparatus 1500 includes a demodulator 1510, a deshortening unit 1520, a decoder 1530, and a depadding unit 1540.
  • the demodulator 1510 receives and demodulates a signal transmitted from the transmitter 200.
  • the demodulator 1510 may demodulate the received signal to generate a value corresponding to the LDPC codeword, and output the value to the deshortening unit 1520.
  • the value corresponding to the LDPC codeword may be expressed as a channel value.
  • the method may be for determining the LLR value.
  • the LLR value may be expressed as a value obtained by taking a log in a ratio between a probability that a bit transmitted from the transmitter 200 is 0 and a probability that the bit 1 is 1.
  • the LLR value may be a bit value itself determined according to a hard decision, and the LLR value may be a representative value determined according to a section to which a probability that a bit transmitted from the transmitter 200 is 0 or 1 belongs. It could be
  • the LDPC codeword may be generated by encoding data arranged at a predetermined position according to a parity check matrix used in the LDPC encoding by the transmitter 200.
  • the parity check matrix may include an information word partial matrix and a parity partial matrix, and the information word partial matrix may be composed of a plurality of column groups each including 360 columns.
  • the parity check matrix may have a structure as shown in FIG. 4, the information word partial matrix may be defined as shown in Tables 2 to 4, and the parity partial matrix may have a double diagonal structure.
  • the LDPC codeword at least one zero bit is padded on the data and the at least one zero bit is padded so that the data is allocated to the column group having the highest order among the plurality of column groups constituting the information word partial matrix.
  • the data may be encoded and generated.
  • the LDPC codeword is at least one in the data such that the data is assigned to the 0th column group among the plurality of column groups.
  • the zero bits of the padded data and the at least one zero-bit padded data may be encoded and generated.
  • the LDPC codeword is composed of 16200 bits and may be generated by being encoded at a code rate of 13/15.
  • the LDPC codeword may include at least one data in the data such that the data is allocated to the 38th column group among the plurality of column groups. Zero bits may be padded, and at least one zero bit padded data may be generated by being encoded.
  • the LDPC codeword is composed of 16200 bits and may be generated by being encoded at a code rate of 13/15.
  • the LDPC codeword may include at least one data in the data such that the data is allocated to the 0th column group among the plurality of column groups.
  • the zero bits of the padded data and the at least one zero-bit padded data may be encoded and generated.
  • the LDPC codeword is composed of 16200 bits and may be generated by being encoded at a code rate of 11/15.
  • the deshortening unit 1520 deshortens an output value of the demodulation unit 1510 and outputs the deshortening unit 1530 to the decoding unit 1530.
  • the deshortening unit 1520 may add a value corresponding to at least one zero bit that has been removed by the transmitting apparatus 200 to a value corresponding to the LDPC codeword.
  • the deshortening unit 1520 may add an LLR value corresponding to the shorted zero bits to the LLR value output from the demodulator 1510 based on the information about the position and number of bits of the shortened zero bits.
  • the LLR value corresponding to the shorted zero bits may be + ⁇ , - ⁇ .
  • + ⁇ and - ⁇ are examples, and the LLR value corresponding to the shorted zero bits may be the maximum value or the minimum value of the LLR allowed in the receiving system.
  • the information on the position and the number of the shortened zero bits may be provided from the transmitting apparatus 200 or may be pre-stored in the receiving apparatus 1500.
  • the deshortening unit 1520 may apply the rule used for the zero padding in the zero padding unit 210 to determine the location and the number of bits where the zero bits are padded according to the code rate and the parity check matrix.
  • the decoder 1530 performs decoding using the output value of the deshortening unit 1520. That is, the decoder 1530 may perform LDPC and BCH decoding based on a value corresponding to an LDPC codeword to which a value corresponding to at least one zero bit is added.
  • the decoder 1530 may include an LDPC decoder 1531 and a BCH decoder 1532 as shown in FIG. 16.
  • the LDPC decoder 1153 may perform LDPC decoding using the LLR value output from the deshortening unit 1520.
  • the LDPC decoder 1531 may perform LDPC decoding by an iterative decoding method based on a sum-product algorithm.
  • the sum product algorithm is a kind of message passing algorithm, and the message passing algorithm is used to exchange messages (eg, LLR values) through edges on a bipartite graph generated based on a parity check matrix, An algorithm that calculates and updates an output message from messages input to variable nodes or check nodes.
  • the parity check matrix used in LDPC decoding may have a structure as shown in FIG.
  • the information word partial matrix of the parity check matrix may be defined as shown in Tables 2 to 4, and the parity partial matrix may have a double diagonal structure.
  • the receiving device 1500 may prestore information about the parity check matrix.
  • the BCH decoder 1532 performs BCH decoding on the output value of the LDPC decoder 1531.
  • the BCH decoder 1532 corrects an error using the BCH parity bits
  • the zero bits padded in the data may be output to the depadding unit 1540.
  • the information about the coding parameter used in decoding may be pre-stored in the receiving apparatus 1500 or may be provided from the transmitting apparatus 200.
  • the depadding unit 1540 may depad the zero bits padded in the data. Accordingly, the zero bit is removed so that the data transmitted from the transmitting device 200 can be restored.
  • the transmitting apparatus 200 sets zero bits so that data is allocated to the column group having the highest order among the plurality of column groups constituting the information word submatrix. Padding.
  • the depadding unit 1540 may remove at least one zero bit that is padded in the data based on the location where the zero bit is padded and the number of bits in the transmitting device 200.
  • information about a location where the zero bits are padded, the number of bits, and the like may be previously stored in the receiving apparatus 1500 or provided from the transmitting apparatus 200.
  • the de-padding unit 1540 may determine a position and the number of bits where zero bits are padded according to a code rate and a parity check matrix by applying a rule used for zero padding in the zero padding unit 210.
  • the receiving apparatus 1700 includes a demodulator 1710, a depuncturing unit 1720, a parity deinterleaver 1730, and a decoding unit 1740.
  • the demodulator 1710 receives and demodulates a signal transmitted from the transmitter 900.
  • the demodulator 1710 may demodulate the received signal to generate a value corresponding to the LDPC codeword, and output the value to the depuncturing unit 1720.
  • the value corresponding to the LDPC codeword may be expressed as a channel value.
  • the method may be for determining the LLR value.
  • the LLR value may be represented as a value obtained by taking a log in the ratio between the probability that the bit transmitted from the transmitting apparatus 900 is 0 and the probability that the bit is 1.
  • the LLR value may be a bit value itself determined according to a hard decision, and the LLR value may be a representative value determined according to a section to which a probability that a bit transmitted from the transmitting apparatus 900 is 0 or 1 belongs. It could be
  • the depuncher 1720 adds a specific value to the output value of the demodulator 1710 and outputs it to the parity deinterleaver 1730.
  • the depuncturing unit 1720 is a component corresponding to the puncturing unit 930 of the transmitting apparatus 900 and performs an operation corresponding to the puncturing unit 930.
  • the depuncturing unit 1720 may determine the number of parity bits punctured by the puncturing unit 930.
  • the number of punctured parity bits may be defined between the transmitting apparatus 900 and the receiving apparatus 1700. Accordingly, the transmitting device 1700 may prestore the information on the number of punctured parity bits, and the depuncturing unit 1720 uses the number of parity bits punctured by the puncturing unit 930 using the same. You can decide. Meanwhile, the transmitting apparatus 900 may transmit information on the number of punctured parity bits as signaling information to the receiving apparatus 1700. In this case, the depuncturing unit 1720 may use the received information to determine the puncturing unit (1). The number of parity bits punctured by 930 may be determined.
  • the depuncturing unit 1720 may determine the location of the punctured parity bit group and the number of punctured bits in the parity bit group based on the predefined puncturing pattern and the punctured parity bit number.
  • the depuncturing unit 1720 uses the method of determining the position of the punctured parity bit group used in the puncturing unit 930 and the number of punctured bits in the parity bit group, thereby puncturing the punctured parity bit group.
  • the position of and the number of bits punctured in the parity bit group may be determined. This has been described in detail with reference to the transmission apparatus 900.
  • the depuncturing unit 1720 may add a specific value to the output value of the demodulator 1710 based on the position of the punctured parity bit group and the number of bits punctured in the parity bit group.
  • the depuncturing unit 1720 may insert LLR values equal to the number of punctured bits in the parity bit group at the position of the punctured parity bit group.
  • the LLR value corresponding to the punctured bits may be zero.
  • the depuncturing unit 1720 calculates the location of the punctured parity bit group and the number of punctured bits in the parity bit group.
  • this is only an example and the corresponding information is a reception device. It may be pre-stored at 1700 or provided from the transmitting apparatus 900.
  • the parity deinterleaver 1730 performs parity deinterleaving on the output value of the depuncturing unit 1720, and outputs the parity deinterleaving to the decoding unit 1740.
  • the parity deinterleaver 1730 is a component corresponding to the parity interleaver 920 of the transmitting apparatus 900 and performs an operation corresponding to the parity interleaver 920.
  • the parity deinterleaver 1730 performs an inverse interleaving operation performed by the parity interleaver 920 to deinterleave an LLR value corresponding to LDPC parity bits among LLR values output from the depuncturing unit 1720. Can be.
  • the parity deinterleaver 1730 may be omitted according to the decoding method and implementation of the decoder 1740.
  • the decoder 1740 performs decoding using the output value of the parity deinterleaver 1730.
  • the decoder 1740 may include an LDPC decoder (not shown), and may further include a BCH decoder 1532 in some cases.
  • the decoder 1740 may perform LDPC decoding using the LLR value output from the parity deinterleaver 1730.
  • the decoder 1740 may restore the data transmitted from the transmitting apparatus 900 by performing LDPC decoding by an iterative decoding method based on the sum product algorithm.
  • the parity check matrix used in LDPC decoding may have a structure as shown in FIG.
  • the information word partial matrix of the parity check matrix may be defined as shown in Tables 2 to 4, and the parity partial matrix may have a double diagonal structure.
  • the receiving device 1700 may previously store information on the parity check matrix.
  • the reception apparatus 1800 includes a demodulator 1810, a depuncturing unit 1820, a deshortening unit 1830, a parity deinterleaver 1840, a decoder 1850, and a depadding unit 1860. ).
  • the demodulator 1810, the deshortening unit 1830, the decoding unit 1850, and the depadding unit 1860 include the demodulator 1510, the deshortening unit 1520, and the decoding unit 1530 described with reference to FIG. 15.
  • the de-padding unit 1540, and the demodulator 1810, the depuncturing unit 1820, the parity deinterleaver 1840, and the decoding unit 1850 are the demodulator 1710 described with reference to FIG. 17.
  • the same function as the depuncturing unit 1720, the parity deinterleaver 1730, and the decoding unit 1740 may be performed. Therefore, detailed description of overlapping portions will be omitted.
  • the demodulator 1810 may receive a signal transmitted from the transmitter 1300, demodulate it, generate a value corresponding to the LDPC codeword, and output the value to the depuncturing unit 1820.
  • the depuncturing unit 1820 depunctures the output value of the demodulator 1810 and outputs the depuncturing unit 1830 to the deshortening unit 1830.
  • the depuncturing unit 1820 is a component corresponding to the puncturing unit 1340 of the transmitting apparatus 1300 and performs an operation corresponding to the puncturing unit 1340.
  • the depuncturing unit 1820 may determine the number of parity bits punctured by the puncturing unit 1340.
  • the number of parity bits to be punctured may be defined between the transmitting device 1300 and the receiving device 1800. Accordingly, the receiving device 1800 may prestore information on the number of punctured parity bits, and the depuncturing unit 1820 uses the number of parity bits punctured by the puncturing unit 1340 using the same. You can decide. Meanwhile, the transmitting device 1300 may transmit information on the number of punctured parity bits as signaling information to the receiving device 1800. In this case, the depuncturing unit 1820 may use the received information to determine the puncturing unit (1). The number of parity bits punctured by 1340 may be determined.
  • the depuncturing unit 1820 may determine the location of the punctured parity bit group and the number of punctured bits in the parity bit group based on the predefined puncturing pattern and the punctured parity bit number.
  • the depuncturing unit 1820 may use the method of determining the position of the punctured parity bit group used in the puncturing unit 1340 and the number of punctured bits in the parity bit group, and thus the punctured parity bit group The position of and the number of bits punctured in the parity bit group may be determined. This has been described above in detail.
  • the depuncher 1820 may add a specific value to the output value of the demodulator 1810 based on the location of the punctured parity bit group and the number of punctured bits in the parity bit group.
  • the depuncturing unit 1820 may insert LLR values equal to the number of punctured bits in the parity bit group at the position of the punctured parity bit group.
  • the LLR value corresponding to the punctured bits may be zero.
  • the depuncturing unit 1820 calculates the position of the punctured parity bit group and the number of punctured bits in the parity bit group.
  • this is only an example and the corresponding information is a reception device. It may be pre-stored in 1800 or provided from the transmitting device 1300.
  • the deshortening unit 1830 deshortens an output value of the depuncturing unit 1820 and outputs it to the parity deinterleaver 1840.
  • the deshortening unit 1830 may add a value corresponding to at least one zero bit that has been removed by the transmitting apparatus 1300 to a value corresponding to the LDPC codeword.
  • the deshortening unit 1830 may add an LLR value corresponding to the shortened zero bits to the LLR value output from the depuncturing unit 1820 based on the information on the position and number of bits of the shortened zero bits.
  • the LLR value corresponding to the shorted zero bits may be + ⁇ , - ⁇ .
  • + ⁇ and - ⁇ are examples, and the LLR value corresponding to the shorted zero bits may be the maximum value or the minimum value of the LLR allowed in the receiving system.
  • the information on the location and the number of the shortened zero bits may be provided from the transmitting device 1300 or may be pre-stored in the receiving device 1800.
  • the deshortening unit 1830 may apply the rule used for the zero padding in the zero padding unit 1310 to determine the position and the number of bits where the zero bits are padded according to the code rate and the parity check matrix.
  • the parity deinterleaver 1840 performs parity deinterleaving on the output value of the deshortening unit 1830, and outputs the parity deinterleaver to the decoding unit 1850.
  • the parity deinterleaver 1840 is a component corresponding to the parity interleaver 1330 of the transmitting device 1300 and performs an operation corresponding to the parity interleaver 1330.
  • the parity deinterleaver 1840 reversely performs an interleaving operation performed by the parity interleaver 1330 to deinterleave an LLR value corresponding to LDPC parity bits among LLR values output from the deshortening unit 1830. Can be.
  • the parity deinterleaver 1840 may be omitted depending on the decoding method and implementation of the decoder 1850.
  • the decoder 1850 performs decoding using the output value of the parity deinterleaver 1840.
  • the decoder 1850 may include an LDPC decoder (not shown) and a BCH decoder (not shown).
  • the LDPC decoder may perform LDPC decoding using the LLR value output from the parity deinterleaver 1840.
  • an LDPC decoder may perform LDPC decoding by an iterative decoding method based on a sum product algorithm.
  • the parity check matrix used in LDPC decoding may have a structure as shown in FIG.
  • the information word partial matrix of the parity check matrix may be defined as shown in Tables 2 to 4, and the parity partial matrix may have a double diagonal structure.
  • the receiving device 1800 may previously store information on the parity check matrix.
  • the BCH decoder (not shown) then performs BCH decoding on the output value of the LDPC decoder (not shown).
  • the output value of the LDPC decoder (not shown) is composed of data, zero bits padded to the data and BCH parity bits
  • the BCH decoder (not shown) corrects an error using BCH parity bits
  • Data and zero bits padded in the data may be output to the depadding unit 1860.
  • the information about the coding parameter used in decoding may be pre-stored in the receiving device 1800 or may be provided from the transmitting device 1300.
  • the depadding unit 1860 may depad the zero bits padded in the data. Accordingly, the zero bit is removed so that the data transmitted from the transmitting device 1300 can be restored.
  • the transmitting device 1300 sets zero bits such that data is allocated to the column group having the highest order among the plurality of column groups constituting the information word sub-matrix. Padding.
  • the depadding unit 1860 may remove at least one zero bit that is padded in the data based on the location where the zero bit is padded and the number of bits in the transmitting device 1300.
  • information about a location where the zero bits are padded, the number of bits, and the like may be previously stored in the receiving device 1800 or provided from the transmitting device 1300.
  • the depadding unit 1860 may apply the rule used for the zero padding in the zero padding unit 1310 to determine the position and the number of bits where the zero bits are padded according to the code rate and the parity check matrix.
  • 19 is a flowchart illustrating a zero puncturing method of a transmitting apparatus according to an embodiment of the present invention.
  • LDPC encoding is performed on input data based on a parity check matrix (S1910), and parity bits are interleaved among LDPC codewords generated by LDPC encoding (S1920).
  • the parity bits are grouped based on the interval in which the pattern of the columns is repeated, and the number of punctured parity bits and the group of parity bit groups punctured among the grouped parity bit groups. Based on the position, puncturing is performed.
  • step S1930 may determine the location of the punctured parity bit group based on a predefined puncturing pattern and the number of punctured parity bits.
  • the number of parity bits to be punctured is determined based on a value obtained by dividing the number of parity bits to be punctured by an interval in which the pattern of the column is repeated, and according to the determined number of parity groups and the predetermined puncturing pattern.
  • the location of the parity bit group being processed may be determined.
  • the divided quotient is determined as the number of parity bit groups punctured and the group of parity bits at the position determined according to the predefined puncturing pattern is grouped.
  • Can puncture in units.
  • a value obtained by adding 1 to the divided quotient is determined as the number of parity bit groups punctured, and the position determined according to the predefined puncturing pattern. At least a portion of the parity bit group of may be punctured.
  • the number of parity bits to be punctured is divided by the interval in which the pattern of the column is repeated, and the parity bits of the remaining values are punctured in the parity bit group at the position determined according to the predefined puncturing pattern. Can be.
  • the parity bits of the parity bits divided by the number of punctured parity bits by the intervals in which the pattern of the column is repeated are divided in the last parity group of the parity bit groups at positions determined according to the predefined puncturing pattern. It may puncture and puncture the remaining parity bit groups in group units.
  • the predefined puncturing pattern may be defined as shown in Table 6, and the interval in which the column pattern is repeated may be 360.
  • a non-transitory computer readable medium may be provided in which a program for sequentially performing the puncturing method according to the present invention is stored.
  • the non-transitory readable medium refers to a medium that stores data semi-permanently and is readable by a device, not a medium storing data for a short time such as a register, a cache, a memory, and the like.
  • a non-transitory readable medium such as a CD, a DVD, a hard disk, a Blu-ray disk, a USB, a memory card, a ROM, or the like.
  • each device may further include a processor such as a CPU, a microprocessor, and the like for performing the above-described various steps.

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Abstract

송신 장치가 개시된다. 본 송신 장치는 패리티 검사 행렬에 기초하여, 입력되는 데이터에 대해 LDPC 부호화를 수행하는 부호화부, LDPC 부호화에 의해 생성된 LDPC 코드워드 중에서 패리티 비트들을 인터리빙하는 패리티 인터리버 및 인터리빙된 패리티 비트들 중에서 적어도 일부를 펑처링하는 펑처링부를 포함하며, 펑처링부는 패리티 검사 행렬을 구성하는 정보어 부분 행렬에서 열의 패턴이 반복되는 간격에 기초하여 패리티 비트들을 그룹핑하고, 펑처링되는 패티비 비트 수 및 그룹핑된 패리티 비트 그룹 중 펑처링되는 패리티 비트 그룹의 위치에 기초하여, 펑처링을 수행한다.

Description

송신 장치 및 그의 펑처링 방법
본 발명은 송신 장치 및, 그의 펑처링 방법에 관한 것으로, 더욱 상세하게는 패리티 비트들 중 적어도 일부를 펑처링하여 송신하는 송신 장치 및, 그의 펑처링 방법에 관한 것이다.
21세기 정보화 사회에서 방송 통신 서비스는 본격적인 디지털화, 다채널화, 광대역화, 고품질화의 시대를 맞이하고 있다. 특히, 최근에 고화질 디지털 TV 및 PMP, 휴대방송 기기 보급이 확대됨에 따라 디지털 방송 서비스도 다양한 수신방식 지원에 대한 요구가 증대되고 있다.
이러한 요구에 따라 표준 그룹에서는 다양한 표준을 제정하여, 사용자의 니즈를 만족시킬 수 있는 다양한 서비스를 제공하고 있다. 이에 따라, 보다 우수한 성능을 통해 보다 나은 서비스를 사용자에게 제공하기 위한 방안의 모색이 요청된다.
본 발명은 상술한 필요성에 따른 것으로, 본 발명의 목적은 수신 측에서 복호화 성능을 향상시킬 수 있도록 특정한 펑처링 패턴에 기초하여 패리티 비트들 중 적어도 일부를 펑처링하여 전송하는 송신 장치 및 그의 펑처링 방법을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 송신 장치는 패리티 검사 행렬에 기초하여, 입력되는 데이터에 대해 LDPC 부호화를 수행하는 부호화부, 상기 LDPC 부호화에 의해 생성된 LDPC 코드워드 중에서 패리티 비트들을 인터리빙하는 패리티 인터리버 및, 상기 인터리빙된 패리티 비트들 중에서 적어도 일부를 펑처링하는 펑처링부를 포함하며, 상기 펑처링부는 상기 패리티 검사 행렬을 구성하는 정보어 부분 행렬에서 열의 패턴이 반복되는 간격에 기초하여 상기 패리티 비트들을 그룹핑하고, 펑처링되는 패티비 비트 수 및 상기 그룹핑된 패리티 비트 그룹 중 펑처링되는 패리티 비트 그룹의 위치에 기초하여, 상기 펑처링을 수행한다.
여기에서, 상기 펑처링부는 기정의된 펑처링 패턴 및 상기 펑처링되는 패리티 비트 수에 기초하여 상기 펑처링되는 패리티 비트 그룹의 위치를 결정할 수 있다.
또한, 상기 펑처링부는 상기 펑처링되는 패리티 비트 수를 상기 열의 패턴이 반복되는 간격으로 나눈 값에 기초하여 상기 펑처링되는 패리티 비트 그룹의 개수를 결정하고, 상기 결정된 패리티 그룹의 개수 및 상기 기정의된 펑처링 패턴에 따라 상기 펑처링되는 패리티 비트 그룹의 위치를 결정할 수 있다.
여기에서, 상기 펑처링부는 상기 펑처링되는 패리티 비트 수가 상기 열의 패턴이 반복되는 간격으로 나누어 떨어지는 경우, 나눈 몫을 펑처링되는 패리티 비트 그룹의 개수로 결정하고 상기 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹을 그룹 단위로 펑처링할 수 있다.
또한, 상기 펑처링부는 상기 펑처링되는 패리티 비트 수가 상기 열의 패턴이 반복되는 간격으로 나누어 떨어지지 않는 경우, 나눈 몫에 1을 더한 값을 펑처링되는 패리티 비트 그룹의 개수로 결정하고, 상기 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹의 적어도 일부를 펑처링할 수 있다.
여기에서, 상기 펑처링부는 상기 나눈 몫이 0인 경우, 상기 펑처링되는 패리티 비트 수를 상기 열의 패턴이 반복되는 간격으로 나눈 나머지 값만큼의 패리티 비트를 상기 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹에서 펑처링할 수 있다.
또한, 상기 펑처링부는 상기 나눈 몫이 1 이상인 경우, 상기 펑처링되는 패리티 비트 수를 상기 열의 패턴이 반복되는 간격으로 나눈 나머지 값만큼의 패리티 비트를 상기 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹 중 마지막 패리티 그룹에서 펑처링하고, 나머지 패리티 비트 그룹을 그룹 단위로 펑처링할 수 있다.
한편, 상기 기정의된 펑처링 패턴은, 하기의 표 6에 의해 결정될 수 있다.
또한, 상기 열의 패턴이 반복되는 간격은 360일 수 있다.
한편, 본 발명의 일 실시 예에 따른 송신 장치의 펑처링 방법은 패리티 검사 행렬에 기초하여, 입력되는 데이터에 대해 LDPC 부호화를 수행하는 단계, 상기 LDPC 부호화에 의해 생성된 LDPC 코드워드 중에서 패리티 비트들을 인터리빙하는 단계 및, 상기 인터리빙된 패리티 비트들 중에서 적어도 일부를 펑처링하는 단계를 포함하며, 상기 펑처링하는 단계는 상기 패리티 검사 행렬을 구성하는 정보어 부분 행렬에서 열의 패턴이 반복되는 간격에 기초하여 상기 패리티 비트들을 그룹핑하고, 펑처링되는 패티비 비트 수 및 상기 그룹핑된 패리티 비트 그룹 중 펑처링되는 패리티 비트 그룹의 위치에 기초하여, 상기 펑처링을 수행할 수 있다.
여기에서, 상기 펑처링하는 단계는 기정의된 펑처링 패턴 및 상기 펑처링되는 패리티 비트 수에 기초하여 상기 펑처링되는 패리티 비트 그룹의 위치를 결정할 수 있다.
또한, 상기 펑처링하는 단계는 상기 펑처링되는 패리티 비트 수를 상기 열의 패턴이 반복되는 간격으로 나눈 값에 기초하여 상기 펑처링되는 패리티 비트 그룹의 개수를 결정하고, 상기 결정된 패리티 그룹의 개수 및 상기 기정의된 펑처링 패턴에 따라 상기 펑처링되는 패리티 비트 그룹의 위치를 결정할 수 있다.
여기에서, 상기 펑처링하는 단계는 상기 펑처링되는 패리티 비트 수가 상기 열의 패턴이 반복되는 간격으로 나누어 떨어지는 경우, 나눈 몫을 펑처링되는 패리티 비트 그룹의 개수로 결정하고 상기 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹을 그룹 단위로 펑처링할 수 있다.
또한, 상기 펑처링하는 단계는 상기 펑처링되는 패리티 비트 수가 상기 열의 패턴이 반복되는 간격으로 나누어 떨어지지 않는 경우, 나눈 몫에 1을 더한 값을 펑처링되는 패리티 비트 그룹의 개수로 결정하고, 상기 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹의 적어도 일부를 펑처링할 수 있다.
여기에서, 상기 펑처링하는 단계는 상기 나눈 몫이 0인 경우, 상기 펑처링되는 패리티 비트 수를 상기 열의 패턴이 반복되는 간격으로 나눈 나머지 값만큼의 패리티 비트를 상기 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹에서 펑처링할 수 있다.
또한, 상기 펑처링하는 단계는 상기 나눈 몫이 1 이상인 경우, 상기 펑처링되는 패리티 비트 수를 상기 열의 패턴이 반복되는 간격으로 나눈 나머지 값만큼의 패리티 비트를 상기 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹 중 마지막 패리티 그룹에서 펑처링하고, 나머지 패리티 비트 그룹을 그룹 단위로 펑처링할 수 있다.
한편, 상기 기정의된 펑처링 패턴은, 하기의 표 6에 의해 결정될 수 있다.
또한, 상기 열의 패턴이 반복되는 간격은, 360일 수 있다.
본 발명의 다양한 실시 예에 따르면, 수신 측에서 복호화 성능이 향상될 수 있도록 특정한 펑처링 패턴에 기초하여 LDPC 패리티 비트들 중 적어도 일부를 펑처링할 수 있다. 이에 따라, 수신 측에서 복호화 성능이 향상될 수 있다.
도 1은 일반적인 방송/통신 시스템에서 사용되는 프레임 구조를 설명하기 위한 도면,
도 2는 본 발명의 일 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도,
도 3은 본 발명의 일 실시 예에 따른 부호화부의 구성을 설명하기 위한 블록도,
도 4는 본 발명의 일 실시 예에 따라 LDPC 부호화 시 이용되는 패리티 검사 행렬의 구조를 설명하기 위한 도면,
도 5 내지 도 8은 본 발명의 일 실시 예에 따른 제로 비트를 패딩하는 방법을 설명하기 위한 도면들,
도 9는 본 발명의 일 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도,
도 10 내지 도 12는 본 발명의 일 실시 예에 따른 펑처링 방법을 설명하기 위한 도면들,
도 13은 본 발명의 일 실시 예에 따른 송신 장치의 세부 구성을 설명하기 위한 블록도,
도 14는 본 발명의 일 실시 예에 따른 쇼트닝 방법을 설명하기 위한 도면,
도 15는 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도,
도 16은 본 발명의 일 실시 예에 따른 복호화부의 구성을 설명하기 위한 블록도,
도 17은 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도,
도 18은 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도,
도 19는 본 발명의 일 실시 예에 따른 송신 장치의 펑처링 방법을 설명하기 위한 흐름도이다.
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이하에서는 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.
도 1은 일반적인 방송/통신 시스템에서 사용되는 프레임 구조를 설명하기 위한 도면이다. 도 1을 참조하면, 프레임(100)은 프리앰블(110)과 데이터 심볼(120)을 포함한다.
프리앰블(110)은 L1 시그널이 전송되는 부분으로, 도 1에 도시된 바와 같이 L1 프리 시그널링(111)(즉, L1 프리 시그널링 정보)과 L1 포스트 시그널링(112)(즉, L1 포스트 시그널링 정보)으로 구성될 수 있다.
여기에서, L1 프리 시그널링(111)은 수신 장치(미도시)가 L1 포스트 시그널링(112)을 수신하여 액세스하는데 필요한 정보를 포함하고, L1 포스트 시그널링(112)은 수신 장치(미도시)가 PLP에 액세스하는데 필요한 정보를 포함한다.
데이터 심볼(120)은 실제 방송 데이터가 전송되는 부분으로, 하나 이상의 물리 계층 파이프(Physical Layer Pipe, PLP)로 구성될 수 있다. 이 경우, 각 PLP에 대해서는 독립적으로 서로 다른 신호 처리가 수행될 수 있다. 예를 들어, 각 PLP 별로 서로 다른 변조 방식과 부호율(code rate)이 사용될 수 있다.
이와 같이, 일반적인 방송/통신 시스템에서 송신 측은 도 1과 같은 프레임 구조로 방송 데이터를 전송하게 되며 수신 측은 L1 시그널링을 통해 데이터가 전송되는 방식, 프레임 길이 등에 대한 정보를 획득하여 PLP를 통해 방송 데이터를 수신할 수 있게 된다.
이하에서는, 본 발명의 일 실시 예에 따라 L1 시그널링 중 L1 프리 시그널링을 처리하는 방법을 설명하도록 한다. 다만, 이는 일 예일 뿐, L1 프리 시그널링 뿐만 아니라, L1 포스트 시그널링 또는 방송 데이터에 이하에서 설명하는 처리 방식이 적용될 수 있음은 물론이다.
한편, 이하에서 코드워드, 정보어, 패리티 비트, L1 시그널링 등의 길이는 그들 각각에 포함된 비트들의 개수를 의미한다.
도 2는 본 발명의 일 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도이다. 도 2에 따르면, 송신 장치(200)는 제로 패딩부(210) 및 부호화부(220)를 포함한다.
제로 패딩부(210)는 입력되는 데이터에 적어도 하나의 제로 비트(zero bit)(또는, 제로 패딩 비트(zero-padded bit))를 패딩(또는, 삽입)한다. 그리고, 제로 패딩부(210)는 적어도 하나의 제로 비트가 패딩된 데이터를 부호화부(220)로 출력한다.
여기에서, 데이터는 L1 프리 시그널링일 수 있다. 여기에서, L1 프리 시그널링은 고정된 개수의 비트로 구성되며, 일 예로, 200 개의 비트로 구성될 수 있다. 다만, 이에 한정되는 것은 아니고, 데이터는 L1 포스트 시그널링 또는 방송 데이터가 될 수도 있다.
구체적으로, 부호화부(220)에서 수행되는 BCH 및 LDPC 부호의 경우 부호율에 따라 일정한 길이의 정보어가 요구된다는 점에서, 제로 패딩부(210)는 부호화부(220)에서 부호화 가능한 길이를 갖도록 데이터에 적어도 하나의 제로 비트를 패딩할 수 있다.
예들 들어, 데이터가 L1 프리 시그널링인 경우, L1 프리 시그널링은 200 개의 비트로 구성된다는 점에서, L1 프리 시그널링은 부호율에 따라 정의되는 BCH 부호의 정보어의 길이보다 작을 수 있다. 따라서, 제로 패딩부(210)는 L1 프리 시그널링이 부호화 가능한 길이를 갖도록 BCH 부호의 정보어 길이와 L1 프리 시그널링의 길이의 차이만큼의 제로 비트를 L1 프리 시그널링에 패딩할 수 있다.
이 경우, 제로 패딩부(210)는 LDPC 부호화 시 이용되는 패리티 검사 행렬에 기초하여 적어도 하나의 제로 비트가 패딩되는 위치를 결정할 수 있다. 구체적으로, 제로 패딩부(210)는 데이터가 정보어 부분 행렬을 구성하는 복수의 열 그룹 중에서 가장 높은 차수를 갖는 열 그룹에 할당되도록 데이터에 적어도 하나의 제로 비트를 패딩할 수 있으며, 구체적인 내용은 후술하기로 한다.
부호화부(220)는 적어도 하나의 제로 비트가 패딩된 데이터에 대해 BCH(Bose, Chaudhuri, Hocquenghem) 및 LDPC(Low Density Parity Check) 부호화를 수행하여 LDPC 코드워드를 생성한다.
이를 위해, 부호화부(220)는 도 3과 같이 BCH 인코더(221)와 LDPC 인코더(222)를 포함할 수 있다.
BCH 인코더(221)는 적어도 하나의 제로 비트가 패딩된 데이터에 대해 BCH 부호화를 수행한다. 그리고, BCH 인코더(221)는 BCH 부호화에 의해 생성된 BCH 코드워드(또는, BCH 부호화 비트들)를 LDPC 인코더(222)로 출력한다.
여기에서, BCH 부호는 시스테메틱 코드(systematic code)라는 점에서, 정보어가 BCH 코드워드에 그대로 포함될 수 있다. 즉, BCH 인코더(221)는 일정한 길이를 갖는 입력 비트들을 BCH 정보어로 BCH 부호화를 수행하고, 그에 따라 생성된 BCH 코드워드는 BCH 정보어인 입력 비트들을 그대로 포함하고 BCH 정보어에 BCH 패리티 비트들이 부가된 형태가 될 수 있다.
이 경우, 예를 들어, 입력 비트들은 적어도 하나의 제로 비트가 패딩된 L1 프리 시그널링이며, 입력 비트들의 비트 수는 BCH 부호의 정보어 비트 수(가령, Kbch)와 동일한 값이 될 수 있다. 그리고, BCH 부호화에 의해 생성된 BCH 패리티 비트는 168 개의 비트로 구성될 수 있다.
LDPC 인코더(222)는 BCH 코드워드에 대해 LDPC 부호화를 수행하여 LDPC 코드워드(또는, LDPC 부호화 비트들)를 생성한다.
여기에서, LDPC 부호는 시스테메틱 코드라는 점에서, 정보어가 LDPC 코드워드에 그대로 포함될 수 있다. 즉, LDPC 인코더(222)는 일정한 길이를 갖는 입력 비트들을 LDPC 정보어로 LDPC 부호화를 수행하고, 그에 따라 생성된 LDPC 코드워드는 LDPC 정보어인 입력 비트들을 그대로 포함하고 LDPC 정보어에 LDPC 패리티 비트들이 부가된 형태가 될 수 있다.
여기에서, 입력 비트들은 BCH 코드워드가 될 수 있다. 이 경우, BCH 인코더(221)는 부호율에 따라 LDPC 인코더(222)에서 LDPC 부호화 가능한 정보어의 길이를 갖는 BCH 코드워드를 생성한다는 점에서, 입력 비트들의 비트 수는 LDPC 부호의 정보어 비트 수(가령, Kldpc)와 동일한 값이 될 수 있다.
이 경우, LDPC 인코더(222)는 입력 비트들을 정보어로 LDPC 부호화를 수행하여 Nldpc 개의 비트로 이루어진 LDPC 코드워드를 생성할 수 있다. 여기에서, LDPC 코드워드는 Kldpc 개의 비트로 구성된 정보어와 Nparity(=Nldpc-Kldpc) 개의 비트로 구성된 LDPC 패리티 비트들을 포함할 수 있다.
한편, LDPC 인코더(222)는 HㆍCT=0을 만족하는 LDPC 코드워드를 생성한다. 여기에서, H는 패리티 검사 행렬을 나타내고, C는 LDPC 코드워드를 나타낸다. 즉, LDPC 인코더(222)는 패리티 검사 행렬과 곱하여 0이 되는 LDPC 코드워드를 생성할 수 있다.
그리고, LDPC 인코더(222)는 다양한 부호율에 따라 LDPC 부호화를 수행하여 다양한 길이를 갖는 LDPC 코드워드를 생성할 수 있다. 예를 들어, LDPC 인코더(222)는 11/15, 13/15 등의 부호율로 LDPC 부호화를 수행하여 16200 개의 비트로 구성된 LDPC 코드워드를 생성할 수 있다.
이 경우, LDPC 인코더(222)는 부호율에 따라 서로 다른 구조를 갖는 패리티 검사 행렬에 기초하여 LDPC 부호화를 수행할 수 있다. 이하에서 패리티 검사 행렬에 대해 구체적으로 살펴보도록 한다.
도 4는 본 발명의 일 실시 예에 따라 LDPC 부호화 시 이용되는 패리티 검사 행렬의 구조를 설명하기 위한 도면이다.
도 4를 참조하면, 패리티 검사 행렬(400)은 정보어에 대응되는 부분 행렬인 정보어 부분 행렬(410)과 패리티 비트에 대응되는 부분 행렬인 패리티 부분 행렬(420)로 구성된다.
정보어 부분 행렬(410)은 Kldpc 개의 열(column)을 포함하고, 패리티 부분 행렬(420)은 Nparity=Nldpc-Kldpc 개의 열을 포함한다. 한편, 패리티 검사 행렬(400)의 행(row)의 개수는 패리티 부분 행렬(420)의 열의 개수 Nparity=Nldpc-Kldpc와 동일하다.
또한, 패리티 검사 행렬(400)에서 Nldpc는 LDPC 코드워드의 길이, Kldpc는 정보어의 길이, Nparity=Nldpc-Kldpc는 패리티의 길이를 나타낸다.
한편, 이하에서는 정보어 부분 행렬(410)과 패리티 부분 행렬(420)의 구조에 대해 구체적으로 살펴보도록 한다. 한편, 정보어 부분 행렬(410)과 패리티 부분 행렬(420)에서 1을 제외한 부분의 원소는 0이다.
정보어 부분 행렬(410)은 Kldpc 개의 열(즉, 0 번째 열부터 Kldpc-1 번째 열)을 포함하는 행렬로, 다음과 같은 규칙을 따른다.
첫째, 정보어 부분 행렬(410)을 구성하는 Kldpc 개의 열들은 M 개씩 동일한 그룹에 속하며, 총 Kldpc/M 개의 열 그룹(column group)들로 구분된다. 동일한 열 그룹 내에 속한 열들은 서로 Qldpc 만큼 시클릭 쉬프트(cyclic shift) 된 관계를 가진다.
여기에서, M은 정보어 부분 행렬(410)에서 열의 패턴이 반복되는 간격(일 예로, M= 360), Qldpc는 정보어 부분 행렬(410)에서 각 열이 시클릭 쉬프트되는 크기이다. M 및 Qldpc은 정수로, Qldpc=(Nldpc-Kldpc)/M이 성립하도록 결정된다. 이때, Kldpc/M도 정수가 된다. M 및 Qldpc의 구체적인 값은 LDPC 코드워드의 길이와 부호율에 따라 달라질 수 있다.
둘째, i 번째(i=0,1,...,Kldpc/M) 열 그룹의 0 번째 열의 차수(degree)(여기에서, 차수는 열에 존재하는 1 값의 개수로, 동일한 열 그룹에 속하는 모든 열들의 차수는 동일하다)를 Di라 하고, 1이 있는 각 행의 위치를
Figure PCTKR2014008675-appb-I000001
이라 하면, i 번째 열 그룹 내의 j 번째 열에서 무게-1(weight-1)이 위치한 행의 인덱스
Figure PCTKR2014008675-appb-I000002
(즉, i 번째 열 그룹 내의 j 번째 열에서 k 번째 1이 위치한 행의 인덱스)는 하기의 수학식 1과 같이 결정된다.
수학식 1
Figure PCTKR2014008675-appb-M000001
여기에서, k=0,1,2,...,Di-1, i=0,1,...,Kldpc/M, j=1,2,...,M-1이다.
한편, 수학식 1은 하기의 수학식 2와 같이 동일하게 표현될 수 있다.
수학식 2
Figure PCTKR2014008675-appb-M000002
여기에서, k=0,1,2,...,Di-1, i=0,1,...,Kldpc/M, j=1,2,...,M-1이다.
이들 수학식에서,
Figure PCTKR2014008675-appb-I000003
는 i 번째 열 그룹 내의 j 번째 열에서 k 번째 무게-1이 있는 행의 인덱스, Nldpc는 LDPC 코드워드의 길이, Kldpc는 정보어의 길이, Di는 i 번째 열 그룹에 속하는 열들의 차수, M은 하나의 열 그룹에 속하는 열의 개수, Qldpc는 각 열이 시클릭 쉬프트되는 크기를 의미한다.
이들 수학식에 의하면,
Figure PCTKR2014008675-appb-I000004
값만을 알면 i 번째 열 그룹 내의 k 번째 무게-1이 있는 행의 인덱스
Figure PCTKR2014008675-appb-I000005
를 알 수 있음을 나타난다. 그러므로, 각각의 열 그룹 내의 첫 번째 열에서 k 번째 무게-1이 있는 행의 인덱스 값을 저장하면, 도 4의 구조를 갖는 패리티 검사 행렬(400)(즉, 패리티 검사 행렬(400)의 정보어 부분 행렬(410))에서 무게-1이 있는 열과 행의 위치가 파악될 수 있다.
상술한 규칙들에 따르면, i 번째 열 그룹에 속하는 열들의 차수는 모두 Di로 동일하다. 따라서, 상술한 규칙들에 따라 패리티 검사 행렬에 대한 정보를 저장하고 있는 LDPC 부호는 다음과 같이 간략하게 표현될 수 있다.
예를 들어, Nldoc가 30, Kldpc가 15, Qldpc가 3인 경우, 3 개의 열 그룹의 0 번째 열에서 무게-1이 위치한 행의 위치 정보는 하기 수학식 3과 같은 수열들로 표현될 수 있으며, 이는 '무게-1 위치 수열(weight-1 position sequence)'이라 지칭될 수 있다.
수학식 3
Figure PCTKR2014008675-appb-M000003
여기에서,
Figure PCTKR2014008675-appb-I000006
는 i번째 열 그룹 내의 j번째 열에서 k번째 무게-1이 있는 행의 인덱스를 의미한다.
각 열 그룹의 0 번째 열에서 1이 위치한 행의 인덱스를 나타내는 수학식 3과 같은 무게-1 위치 수열들은 하기의 표 1과 같이 보다 간략하게 표현될 수 있다.
표 1
Figure PCTKR2014008675-appb-T000001
표 1은 패리티 검사 행렬에서 무게-1, 다시 말해, 1 값을 가지는 원소의 위치를 나타낸 것으로서, i 번째 무게-1 위치 수열은 i 번째 열 그룹에 속한 0 번째 열에서 무게-1이 있는 행의 인덱스들로 표현된다.
한편, 패리티 부분 행렬(420)은 Nldpc-Kldpc 개의 열(즉, Kldpc 번째 열부터 Nldpc-1 번째 열)을 포함하는 부분 행렬로, 이중 대각(dual diagoanl) 구조를 갖는다. 따라서, 패리티 부분 행렬(420)에 포함되는 열 중에서 마지막 열(즉, Nldpc-1 번째 열)을 제외한 나머지 열들의 차수는 모두 2이며, 마지막 열(즉, Nldpc-1 번째 열)의 차수는 1이 된다.
이하에서는 본 발명의 일 실시 예에 따라 LDPC 부호화 시 이용되는 패리티 검사 행렬의 구체적인 구조를 설명하도록 한다.
구체적으로, LDPC 코드워드의 길이 Nldpc가 16200, 정보어의 길이 Kldpc가 14040, 부호율이 13/15, M이 360인 경우, 패리티 검사 행렬은 하기의 표 2와 같이 정의될 수 있다.
표 2
Figure PCTKR2014008675-appb-T000002
표 2는 패리티 검사 행렬의 정보어 부분 행렬의 i 번째 열 그룹의 0 번째 열에서 1이 위치한 행의 인덱스를 나타낸다.
즉, 정보어 부분 행렬은 각각 360 개의 열을 포함하는 39 개의 열 그룹으로 구성되며, 상술한 표 2에 의해 각 열 그룹의 0 번째 열에서 1 값의 위치가 정의될 수 있다. 예를 들어, 0 번째 열 그룹의 0 번째 열의 경우 37 번째 행, 144 번째 행, 161 번째 행,...에 1이 존재할 수 있다.
그리고, 각 열 그룹의 0 번째 열에서 1 이 존재하는 행을 Qldpc만큼 시클릭 쉬프트하여 해당 열 그룹의 다른 열에서 1이 위치한 행이 정의될 수 있다.
구체적으로, 표 2의 경우 Qldpc=(Nldpc-Kldpc)/M=(16200-14040)/360=6이고, 0 번째 열 그룹의 0 번째 열에서 1 이 위치한 행의 인덱스는 37, 144, 161,...이므로, 0 번째 열 그룹의 1 번째 열에서 1이 위치한 행의 인덱스는 43(=37+6), 150(=144+6), 167(=161+6),...이고, 0 번째 열 그룹의 2 번째 열에서 1이 위치한 행의 인덱스는 49(=43+6), 156(=150+6), 173(=167+6),...이 될 수 있다.
다른 예로, LDPC 코드워드의 길이 Nldpc가 16200, 정보어의 길이 Kldpc가 14040, 부호율이 13/15, M이 360인 경우, 패리티 검사 행렬은 하기의 표 3과 같이 정의될 수 있다.
표 3
Figure PCTKR2014008675-appb-T000003
표 3은 패리티 검사 행렬의 정보어 부분 행렬의 i 번째 열 그룹의 0 번째 열에서 1이 위치한 행의 인덱스를 나타낸다.
즉, 정보어 부분 행렬은 각각 360 개의 열을 포함하는 39 개의 열 그룹으로 구성되며, 상술한 표 3에 의해 각 열 그룹의 0 번째 열에서 1 값의 위치가 정의될 수 있다. 예를 들어, 0 번째 열 그룹의 0 번째 열의 경우 237 번째 행, 638 번째 행, 1607 번째 행,...에 1이 존재할 수 있다.
그리고, 각 열 그룹의 0 번째 열에서 1 이 존재하는 행을 Qldpc만큼 시클릭 쉬프트하여 해당 열 그룹의 다른 열에서 1이 위치한 행이 정의될 수 있다.
구체적으로, 표 3의 경우 Qldpc=(Nldpc-Kldpc)/M=(16200-14040)/360=6이고 0 번째 열 그룹의 0 번째 열에서 1 이 위치한 행의 인덱스는 237, 638, 1607이므로, 0 번째 열 그룹의 1 번째 열에서 1이 위치한 행의 인덱스는 243(=237+6), 644(=638+6), 1613(=1607+6)이고, 0 번째 열 그룹의 2 번째 열에서 1이 위치한 행의 인덱스는 249(=243+6), 650(=644+6), 1619(=1613+6)가 될 수 있다.
또 다른 예로, LDPC 코드워드의 길이 Nldpc가 16200, 정보어의 길이 Kldpc가 11880, 부호율이 11/15, M이 360인 경우, 패리티 검사 행렬은 하기의 표 4와 같이 정의될 수 있다.
표 4
Figure PCTKR2014008675-appb-T000004
표 4는 패리티 검사 행렬의 정보어 부분 행렬의 i 번째 열 그룹의 0 번째 열에서 1이 위치한 행의 인덱스를 나타낸다.
즉, 정보어 부분 행렬은 각각 360 개의 열을 포함하는 33 개의 열 그룹으로 구성되며, 상술한 표 4에 의해 각 열 그룹의 0 번째 열에서 1 값의 위치가 정의될 수 있다. 예를 들어, 0 번째 열 그룹의 0 번째 열의 경우 108 번째 행, 297 번째 행, 703 번째 행,...에 1이 존재할 수 있다.
그리고, 각 열 그룹의 0 번째 열에서 1 이 존재하는 행을 Qldpc만큼 시클릭 쉬프트하여 해당 열 그룹의 다른 열에서 1이 위치한 행이 정의될 수 있다.
구체적으로, 표 4의 경우 Qldpc=(Nldpc-Kldpc)/M=(16200-11880)/360=12이고 0 번째 열 그룹의 0 번째 열에서 1 이 위치한 행의 인덱스는 108, 297, 703,...이므로, 0 번째 열 그룹의 1 번째 열에서 1이 위치한 행의 인덱스는 120(=108+12), 309(=297+12), 715(=703+12),...이고, 0 번째 열 그룹의 2 번째 열에서 1이 위치한 행의 인덱스는 132(=120+12), 321(=309+12, 727(=715+12),...이 될 수 있다.
한편, 표 2 내지 표 4에서 정의되는 패리티 검사 행렬은 도 4와 같은 구조를 갖는다는 점에서, 패리티 부분 행렬은 이중 대각 구조를 가질 수 있다.
결국, 상술한 방식에 의해 패리티 검사 행렬(400)의 구조가 정의될 수 있으며, 패리티 검사 행렬에 대한 정보는 기저장되어 있을 수 있다.
한편, 상술한 바와 같이 적어도 하나의 제로 비트가 패딩되는 위치는 LDPC 부호화 시 이용되는 패리티 검사 행렬에 의해 결정될 수 있다.
구체적으로, 제로 패딩부(210)는 데이터가 정보어 부분 행렬을 구성하는 복수의 열 그룹 중에서 가장 높은 차수를 갖는 열 그룹에 할당되도록 BCH 정보어에 데이터를 위치시키고 BCH 정보어를 구성하는 나머지 비트들에 제로 비트들이 위치시켜, 데이터에 제로 비트를 패딩할 수 있다.
여기에서, 데이터를 열 그룹에 할당한다는 것은 HㆍCT=0에 의해 LDPC 코드워드 생성 시 가장 높은 차수를 갖는 열 그룹과 곱해질 수 있는 위치에 데이터를 위치시키는 것을 의미한다.
예를 들어, 데이터가 L1 프리 시그널링인 경우를 가정한다. 이 경우, 0 번째 열 그룹이 가장 높은 차수를 갖으며 BCH 정보어 I=(i0, i1, ...,
Figure PCTKR2014008675-appb-I000007
)인 경우를 가정한다. 이 경우, BCH 정보어를 구성하는 비트들 중에서 i0, i1,..., i359가 LDPC 부호화 시 정보어 부분 행렬의 0 번째 열 그룹과 곱해지므로, 해당 비트들에 L1 프리 시그널링이 위치될 수 있으며, BCH 정보어를 구성하는 나머지 비트들 즉, i360, i361,...,
Figure PCTKR2014008675-appb-I000008
에 제로 비트가 패딩될 수 있다.
이하에서는, 패리티 검사 행렬의 구조에 따라 제로 비트가 패딩되는 방법을 구체적으로 설명하도록 한다.
먼저, 제로 패딩부(210)는 BCH 정보어를 복수의 그룹으로 구분한다. 여기에서, BCH 정보어는 데이터에 적어도 하나의 제로 비트가 패딩되어 생성될 수 있다.
구체적으로, 제로 패딩부(210)는 하기의 수학식 4에 기초하여 Kbch 개의 비트로 구성된 BCH 정보어 I=(i0, i1,...,
Figure PCTKR2014008675-appb-I000009
)를 Ngroup 개의 그룹으로 구분한다.
수학식 4
Figure PCTKR2014008675-appb-M000004
여기에서, Zj는 j 번째 그룹을 나타낸다. 그리고,
Figure PCTKR2014008675-appb-I000010
는 x보다 작은 최대 정수를 의미하며, 일 예로,
Figure PCTKR2014008675-appb-I000011
이다.
한편, BCH 인코더(221)는 BCH 정보어를 BCH 부호화하여 BCH 코드워드를 생성하고, LDPC 인코더(222)는 BCH 코드워드를 BCH 코드워드를 LDPC 정보어로 LDPC 부호화를 수행하여 LDPC 코드워드를 생성할 수 있다. 여기에서, BCH 코드워드는 BCH 정보어에 BCH 패리티 비트가 부가된 형태이고, LDPC 코드워드는 BCH 코드워드에 LDPC 패리티 비트가 부가된 형태가 될 수 있다.
이와 같이, BCH 부호와 LDPC 부호가 연접(concatenation)하여 생성된 LDPC 코드워드는 도 5와 같이 나타낼 수 있다. 도 5를 참조하면, BCH 정보어는 Ngroup 개의 그룹으로 구분되고, BCH 정보어 이후에 BCH 패리티 비트와 LDPC 패리티 비트가 순차적으로 부가된 것을 확인할 수 있다.
한편, 변조 방식에 따라 하기의 표 5와 같은 서로 다른 코딩 파라미터 (Kbch, Kldpc)가 적용되어 LDPC 코드워드가 생성될 수 있다.
표 5
Figure PCTKR2014008675-appb-T000005
구체적으로, 변조 방식이 BPSK(binary phase shift keying)인 경우, BCH 부호화 시 요구되는 BCH 정보어의 길이 Kbch는 13872이고, BCH 부호화에 의해 168 개의 비트로 구성된 BCH 패리티 비트가 생성된다는 점에서, LDPC 정보어의 길이 Kldpc는 14040가 될 수 있다.
이 경우, LDPC 인코더(220)는 표 2 또는 표 3에 기초하여 13/15의 부호율로 LDPC 정보어에 대해 LDPC 부호화를 수행하여 LDPC 코드워드를 생성할 수 있다. 이에 따라 생성된 LDPC 코드워드의 길이 Nldpc는 16200이 될 수 있다.
또한, 변조 방식이 QPSK(quadrature phase shift keying)인 경우, BCH 부호화 시 요구되는 BCH 정보어의 길이 Kbch는 11712이고, BCH 부호화에 의해 168 개의 비트로 구성된 BCH 패리티 비트가 생성된다는 점에서, LDPC 정보어의 길이 Kldpc는 11180이 될 수 있다.
이 경우, LDPC 인코더(220)는 표 4에 기초하여 11/15의 부호율로 LDPC 정보어에 대해 LDPC 부호화를 수행하여 LDPC 코드워드를 생성할 수 있다. 이때, LDPC 코드워드의 길이 Nldpc는 16200이 될 수 있다.
한편, 도 5를 참조하면, 변조 방식이 BPSK인 경우 BCH 정보어의 길이 Kbch가 13872라는 점에서, BCH 정보어를 구성하는 그룹의 개수 Ngroup은 39가 될 수 있다. 이 경우, 0 번째 그룹부터 Ngroup-2 번째 그룹까지 각 그룹은 360 개의 비트로 구성되며 Ngroup-1 번째 그룹 즉, 마지막 그룹은 360-(Kldpc-Kbch)=360-(14040-13872)=192 개의 비트로 구성된다.
또한, 변조 방식이 QPSK인 경우 BCH 정보어의 길이 Kbch가 11712라는 점에서, BCH 정보어를 구성하는 그룹의 개수 Ngroup은 33이 될 수 있다. 이 경우, 0 번째 그룹부터 Ngroup-2 번째 그룹까지 각 그룹은 360 개의 비트로 구성되며 Ngroup-1 번째 그룹 즉, 마지막 그룹은 360-(Kldpc-Kbch)=360-(11880-11712)=192 개의 비트로 구성된다.
즉, 이들 경우에서 0≤j≤Ngroup-2를 만족하는 그룹 Zj는 360 개의 비트로 구성되고, 그룹
Figure PCTKR2014008675-appb-I000012
은 192 개의 비트로 구성된다.
한편, LDPC 코드워드의 길이 Nldpc가 16200, 정보어의 길이 Kldpc가 14040, 부호율이 13/15인 경우, LDPC 인코더(222)는 표 2 또는 표 3에 의해 정의되는 패리티 검사 행렬에 기초하여 LDPC 부호화를 수행할 수 있다.
이 경우, 제로 패딩부(210)는 표 2 또는 표 3에 의해 정의되는 패리티 검사 행렬에서 가장 높은 차수를 갖는 열 그룹을 판단하고, 해당 열 그룹에 데이터가 할당되도록 적어도 하나의 제로 비트를 패딩할 수 있다.
이하에서는, 도 6을 참조하여 표 2에 의해 정의되는 패리티 검사 행렬에 의해 LDPC 부호화가 수행되는 경우 제로 비트를 패딩하는 방법에 대해 살펴보도록 한다. 한편, 설명의 편의를 위해 도 6에서 제로 비트가 패딩되는 데이터는 L1 프리 시그널링인 것으로 가정하도록 한다.
L1 프리 시그널링의 길이는 200으로 고정된 값을 가지므로, 제로 패딩부(210)는 BCH 정보어의 길이 Kbch에서 L1 프리 시그널링의 길이 Ksig를 뺀 값만큼의 제로 비트를 L1 프리 시그널링에 패딩할 수 있다(여기에서, 제로 패딩부(210)는 L1 프리 시그널링을 입력받아 제로 비트를 패딩한다는 점에서, Ksig는 제로 패딩부(210)로 입력되는 정보어 비트의 개수로 볼 수도 있다). 즉, 제로 패딩부(210)는 도 6과 같이 Kbch-Ksig=13872-200=13672 개의 제로 비트를 L1 프리 시그널링에 패딩하여 13872 개의 비트로 구성된 BCH 정보어가 생성할 수 있다.
한편, 표 2를 참조하면, 정보어 부분 행렬을 구성하는 39 개의 열 그룹 중 0 번째 열 그룹, 1 번째 열 그룹, 2 번째 열 그룹, 3 번째 열 그룹 및 4 번째 열 그룹의 차수가 다른 열 그룹보다 높다는 점을 확인할 수 있다.
따라서, 제로 패딩부(210)는 L1 프리 시그널링이 5 개의 열 그룹 중 하나에 할당되도록 제로 비트를 패딩할 수 있다. 이하에서는 L1 프리 시그널링이 0 번째 열 그룹에 할당되는 경우를 가정한다.
BCH 정보어는 정보어 부분 행렬의 열 그룹의 개수와 동일한 39 개의 그룹으로 구분되고 BCH 정보어의 각 그룹은 정보어 부분 행렬의 열 그룹 각각에 대응된다는 점에서(이 경우, 마지막 그룹은 192 비트로 구성되고 BCH 패리티 비트는 168 비트로 구성된다는 점에서, 마지막 그룹은 BCH 패리티 비트와 함께 정보어 부분 행렬의 마지막 열 그룹에 대응될 수 있다), 제로 패딩부(210)는 도 6과 같이 BCH 정보어의 0 번째 그룹을 구성하는 0 번째 비트부터 199 번째 비트까지 L1 프리 시그널링을 순차적으로 위치시킬 수 있다. 이에 따라, L1 프리 시그널링은 패리티 검사 행렬의 0 번째 열 그룹의 200 개의 열(즉, 정보어 부분 행렬의 0 번째 열 그룹의 0 번째 열부터 199 번째 열)에 할당될 수 있다.
그리고, 제로 패딩부(210)는 BCH 정보어의 0 번째 그룹의 나머지 비트들 즉, 200 번째 비트부터 359 번째 비트까지 제로 비트를 패딩하고, BCH 정보어의 1 번째 그룹부터 38 번째 그룹을 구성하는 비트들에 제로 비트를 패딩할 수 있다. 즉, 제로 패딩부(210)는 도 6과 같이 0 번째 그룹에 160 개의 제로 비트를 패딩하고 1 번째 그룹부터 38 번째 그룹에 13512 개의 제로 비트를 패딩하여, 총 13672 개의 제로 비트를 패딩할 수 있다.
결국, L1 프리 시그널링을 구성하는 각 비트를 (s0, s1,..., s199)라 할 때, BCH 정보어는 I=(i0, i1,..., i199, i200, i201,...,
Figure PCTKR2014008675-appb-I000013
)=(s0, s1,..., s199, 0, 0,..., 0)와 같이 구성될 수 있다.
이와 같이, 제로 패딩부(210)는 정보어 부분 행렬의 복수의 열 그룹에서 1이 존재하는 위치가 표 2와 같이 정의되는 경우 L1 프리 시그널링이 복수의 열 그룹 중 0 번째 열 그룹에 할당되도록 L1 프리 시그널링에 적어도 하나의 제로 비트를 패딩할 수 있다. 이 경우, 부호화부(220)는 13/15의 부호율로 LDPC 부호화를 수행하여 16200 개의 비트로 구성된 LDPC 코드워드를 생성할 수 있다.
한편, 상술한 예에서는 L1 프리 시그널링이 BCH 정보어의 0 번째 그룹의 0 번째 비트부터 199 번째 비트까지 위치하는 것으로 설명하였으나 이는 일 예에 불과하며, L1 프리 시그널링은 0 번째 열 그룹의 다른 200 개의 비트에 위치할 수도 있다.
또한, 상술한 예에서 L1 프리 시그널링이 정보어 부분 행렬을 구성하는 39 개의 열 그룹 중 0 번째 열 그룹에 할당되는 것으로 설명하였으나 이 역시 일 예에 불과하다. 즉, L1 프리 시그널링은 0 번째 열 그룹과 동일한 차수를 갖는 다른 열 그룹 즉, 1 번째 열 그룹, 2 번째 열 그룹, 3 번째 열 그룹 및 4 번째 열 그룹에 할당될 수도 있다.
한편, LDPC 코드워드의 길이 Nldpc가 16200, 정보어의 길이 Kldpc가 14040, 부호율이 13/15인 경우, LDPC 인코더(222)는 표 3에 의해 정의되는 패리티 검사 행렬에 기초하여 LDPC 부호화를 수행할 수도 있다.
이 경우, 제로 패딩부(210)는 표 3에 의해 정의되는 패리티 검사 행렬에서 가장 높은 차수를 갖는 열 그룹을 판단하고, 해당 열 그룹에 데이터가 할당되도록 적어도 하나의 제로 비트를 패딩할 수 있다.
이하에서는, 도 7을 참조하여 표 3에 의해 정의되는 패리티 검사 행렬에 의해 LDPC 부호화가 수행되는 경우 제로 비트를 패딩하는 방법에 대해 살펴보도록 한다. 한편, 설명의 편의를 위해 도 7에서 제로 비트가 패딩되는 데이터는 L1 프리 시그널링인 것으로 가정하도록 한다.
L1 프리 시그널링의 길이는 200으로 고정된 값을 가지므로, 제로 패딩부(210)는 BCH 정보어의 길이 Kbch에서 L1 프리 시그널링의 길이 Ksig를 뺀 값만큼의 제로 비트를 L1 프리 시그널링에 패딩할 수 있다. 즉, 제로 패딩부(210)는 도 7과 같이 Kbch-Ksig=13872-200=13672 개의 제로 비트를 L1 프리 시그널링에 패딩하여 13872 개의 비트로 구성된 BCH 정보어를 생성할 수 있다.
한편, 표 3을 참조하면, 정보어 부분 행렬을 구성하는 39 개의 열 그룹 중 34 번째 열 그룹, 35 번째 열 그룹, 36 번째 열 그룹, 37 번째 열 그룹 및 38 번째 열 그룹의 차수가 다른 열 그룹보다 높다는 점을 확인할 수 있다.
따라서, 제로 패딩부(210)는 L1 프리 시그널링이 5 개의 열 그룹 중 하나에 할당되도록 제로 비트를 패딩할 수 있다.
이하에서는 38 번째 열 그룹에 L1 프리 시그널링이 할당되는 경우를 가정한다.
BCH 정보어는 정보어 부분 행렬의 열 그룹의 개수와 동일한 39 개의 그룹으로 구분되고 BCH 정보어의 각 그룹은 정보어 부분 행렬의 열 그룹 각각에 대응된다는 점에서(이 경우, 마지막 그룹은 192 비트로 구성되고 BCH 패리티 비트는 168 비트로 구성된다는 점에서, 마지막 그룹은 BCH 패리티 비트와 함께 정보어 부분 행렬의 마지막 열 그룹에 대응될 수 있다), 제로 패딩부(210)는 도 7과 같이 BCH 정보어의 마지막 그룹인 38 번째 그룹을 구성하는 비트들에 L1 프리 시그널링을 위치시킬 수 있다.
여기에서, 38 번째 그룹은 192 개의 비트로 구성된다는 점에서, 제로 패딩부(210)는 38 번째 그룹을 구성하는 모든 비트들에 L1 프리 시그널링을 위치시킬 수 있다. 그리고, 나머지 8 비트의 L1 프리 시그널링을 37 번째 그룹을 구성하는 비트들에 위치시킬 수 있다.
구체적으로, 제로 패딩부(210)는 37 번째 그룹의 352 번째 비트부터 359 번째 비트까지 L1 프리 시그널링을 구성하는 최초 8 개의 비트를 순차적으로 위치시키고, 나머지 192 비트의 L1 프리 시그널링을 38 번째 그룹의 0 번째 비트부터 359 번째 비트까지 순차적으로 위치시킬 수 있다. 이에 따라, L1 프리 시그널링은 패리티 검사 행렬의 37 번째 열 그룹의 352 번째 열부터 359 번째 열(즉, 정보어 부분 행렬의 37 번째 열 그룹의 352 번째 열부터 359 번째 열)과 38 번째 열 그룹의 0 번째 열부터 199 번째 열(즉, 정보어 부분 행렬의 38 번째 열 그룹의 0 번째 열부터 199 번째 열)에 할당될 수 있다.
그리고, 제로 패딩부(210)는 BCH 정보어의 37 번째 그룹의 나머지 비트들 즉, 37 번째 그룹을 구성하는 0 번째 비트부터 351 번째 비트까지 제로 비트를 패딩하고, BCH 정보어의 0 번째 그룹부터 36 번째 그룹 각각을 구성하는 비트들에 제로 비트를 패딩할 수 있다. 즉, 제로 패딩부(210)는 도 7과 같이 37 번째 그룹에 352 개의 제로 비트를 패딩하고 0 번째 열 그룹부터 36 번째 열 그룹에 13320 개의 제로 비트를 패딩하여, 총 13672 개의 제로 비트를 패딩할 수 있다.
결국, L1 프리 시그널링을 구성하는 각 비트를 (s0, s1,..., s199)라 할 때, BCH 정보어는 I=(i0, i1,..., i13670, i13671, i13672, i13673,...,
Figure PCTKR2014008675-appb-I000014
)= (0, 0,..., 0, 0, s0, s1,..., s199)와 같이 구성될 수 있다.
이와 같이, 제로 패딩부(210)는 정보어 부분 행렬의 복수의 열 그룹에서 1이 존재하는 위치가 표 3과 같이 정의되는 경우 L1 프리 시그널링이 복수의 열 그룹 중 38 번째 열 그룹에 할당되도록 L1 프리 시그널링에 적어도 하나의 제로 비트를 패딩할 수 있다. 이 경우, 부호화부(220)는 13/15의 부호율로 LDPC 부호화를 수행하여 16200 개의 비트로 구성된 LDPC 코드워드를 생성할 수 있다.
한편, 상술한 예에서는 L1 프리 시그널링이 BCH 정보어의 37 번째 그룹의 352 번째 비트부터 위치하는 것으로 설명하였으나 이는 일 예에 불과하며, L1 프리 시그널링은 37 번째 그룹의 다른 8 개의 비트에 위치할 수도 있다.
또한, 상술한 예에서 L1 프리 시그널링이 정보어 부분 행렬을 구성하는 39 개의 열 그룹 중 38 번째 열 그룹에 할당되는 것으로 설명하였으나 이 역시 일 예에 불과하다. 즉, L1 시그널링은 38 번째 열 그룹과 동일한 차수를 갖는 다른 열 그룹 즉, 34 번째 열 그룹, 35 번째 열 그룹, 36 번째 열 그룹 및 37 번째 열 그룹에 할당될 수도 있다.
한편, LDPC 코드워드의 길이 Nldpc가 16200, 정보어의 길이 Kldpc가 11880, 부호율이 11/15인 경우, LDPC 인코더(222)는 표 4에 의해 정의되는 패리티 검사 행렬에 기초하여 LDPC 부호화를 수행할 수 있다.
이 경우, 제로 패딩부(210)는 표 4에 의해 정의되는 패리티 검사 행렬에서 가장 높은 차수를 갖는 열 그룹을 판단하고, 해당 열 그룹에 데이터가 할당되도록 적어도 하나의 제로 비트를 패딩할 수 있다.
이하에서는 도 8을 참조하여 표 4에 의해 정의되는 패리티 검사 행렬에 의해 LDPC 부호화가 수행되는 경우 제로 비트를 패딩하는 방법을 살펴보도록 한다. 한편, 설명의 편의를 위해 도 8에서 제로 비트가 패딩되는 데이터는 L1 프리 시그널링인 것으로 가정하도록 한다.
L1 프리 시그널링의 길이는 200으로 고정된 값을 가지므로, 제로 패딩부(210)는 BCH 정보어의 길이 Kbch에서 L1 프리 시그널링의 길이 Ksig를 뺀 값만큼의 제로 비트를 L1 프리 시그널링에 패딩할 수 있다. 즉, 제로 패딩부(210)는 도 8과 같이 Kbch-Ksig=11712-200=11512 개의 제로 비트를 L1 프리 시그널링에 패딩하여 11712 개의 비트로 구성된 BCH 정보어를 생성할 수 있다.
한편, 표 4를 참조하면, 정보어 부분 행렬을 구성하는 33 개의 열 그룹 중 0 번째 열 그룹, 1 번째 열 그룹, 2 번째 열 그룹, 3 번째 열 그룹, 4 번째 열 그룹 및 5 번째 열 그룹의 차수가 다른 열 그룹보다 높은 점을 확인할 수 있다.
따라서, 제로 패딩부(210)는 L1 프리 시그널링이 6 개의 열 그룹 중 하나에 할당되도록 제로 비트를 패딩할 수 있다. 이하에서는 0 번째 열 그룹에 L1 프리 시그널링이 할당되는 경우를 가정한다.
BCH 정보어는 정보어 부분 행렬의 열 그룹의 개수와 동일한 33 개의 그룹으로 구분되고 BCH 정보어의 각 그룹은 정보어 부분 행렬의 열 그룹 각각에 대응된다는 점에서(이 경우, 마지막 그룹은 192 비트로 구성되고 BCH 패리티 비트는 168 비트로 구성된다는 점에서, 마지막 그룹은 BCH 패리티 비트와 함께 정보어 부분 행렬의 마지막 열 그룹에 대응될 수 있다), 제로 패딩부(210)는 도 8과 같이 BCH 정보어의 0 번째 그룹을 구성하는 0 번째 비트부터 199 번째 비트까지 L1 프리 시그널링을 순차적으로 위치시킬 수 있다. 이에 따라, L1 프리 시그널링은 패리티 검사 행렬의 0 번째 열 그룹의 200 개의 열(즉, 정보어 부분 행렬의 0 번째 열 그룹의 0 번째 열부터 199 번째 열)에 할당될 수 있다.
그리고, 제로 패딩부(210)는 BCH 정보어의 0 번째 그룹의 나머지 비트들 즉, 200 번째 비트부터 359 번째 비트까지 제로 비트를 패딩하고, BCH 정보어의 1 번째 그룹부터 32 번째 그룹의 비트들에 제로 비트를 패딩할 수 있다. 즉, 제로 패딩부(210)는 도 8과 같이 0 번째 그룹에 160 개의 제로 비트를 패딩하고 1 번째 그룹부터 32 번째 그룹에 13512 개의 제로 비트를 패딩하여, 총 13672 개의 제로 비트를 패딩할 수 있다.
결국, L1 프리 시그널링을 구성하는 각 비트를 (s0, s1,..., s199)라 할 때, BCH 정보어는 I=(i0, i1,..., i199, i200,...,
Figure PCTKR2014008675-appb-I000015
)=(s0, s1,..., s199, 0, 0,..., 0)와 같이 구성될 수 있다.
이와 같이, 제로 패딩부(210)는 정보어 부분 행렬의 복수의 열 그룹에서 1이 존재하는 위치가 표 4와 같이 정의되는 경우 L1 프리 시그널링이 복수의 열 그룹 중 0 번째 열 그룹에 할당되도록 L1 프리 시그널링에 적어도 하나의 제로 비트를 패딩할 수 있다. 이 경우, 부호화부(220)는 11/15의 부호율로 LDPC 부호화를 수행하여 16200 개의 비트로 구성된 LDPC 코드워드를 생성할 수 있다.
한편, 상술한 예에서는 L1 프리 시그널링이 BCH 정보어의 0 번째 그룹의 0 번째 비트부터 199 번째 비트까지 위치하는 것으로 설명하였으나 이는 일 예에 불과하며, L1 프리 시그널링은 0 번째 열 그룹의 다른 200 개의 비트에 위치할 수도 있다.
또한, 상술한 예에서 L1 프리 시그널링이 정보어 부분 행렬을 구성하는 33 개의 열 그룹 중 0 번째 열 그룹에 할당되는 것으로 설명하였으나 이 역시 일 예에 불과하다. 즉, L1 프리 시그널링은 0 번째 열 그룹과 동일한 차수를 갖는 다른 열 그룹 즉, 1 번째 열 그룹, 2 번째 열 그룹, 3 번째 열 그룹, 4 번째 열 그룹 및 5 번째 열 그룹에 할당될 수도 있다.
이와 같이, 본 발명에서는 데이터가 정보어 부분 행렬을 구성하는 복수의 열 그룹 중에서 가장 높은 차수를 갖는 열 그룹에 할당되도록 데이터에 제로 비트가 패딩될 수 있다. 이에 따라, LDPC 부호화 시 데이터는 차수가 높은 열 그룹과 곱해진다는 점에서, 수신 측에서 데이터에 대한 복호화 성능이 향상될 수 있게 된다.
한편, 송신 장치(200)는 부호화부(220)에서 출력되는 LDPC 코드워드를 변조하여 수신 장치(도 15의 15000)로 전송할 수 있다. 구체적으로, 송신 장치(200)는 LDPC 코드워드 비트들을 성성점에 맵핑하여 변조하여 변조 심볼을 생성하고, OFDM 방식을 이용하여 변조 심볼을 OFDM 프레임에 맵핑하여 수신 장치(1500)로 전송할 수 있다.
이때, 제로 패딩부(210)에 의해 패딩된 적어도 하나의 제로 비트는 제거되어 수신 장치(1500)로 전송되지 않게 된다. 이를 쇼트닝이라 하며 이와 관련된 구체적인 내용은 후술하기로 한다.
한편, 쇼트닝된 비트들의 위치에 대한 정보는 송신 장치(200)와 수신 장치(1500) 사이에 기정의되어 있을 수 있다. 또는, 송신 장치(200)는 쇼트닝된 비트들의 위치에 대한 정보를 시그널링 정보로서 수신 장치(1500)로 전송하거나, 수신 장치(1500)는 LDPC 부호화에 이용된 패리티 검사 행렬에 기초하여, 쇼트닝된 비트들의 위치를 결정할 수도 있다.
도 9는 본 발명의 다른 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도이다. 도 9에 따르면, 송신 장치(900)는 부호화부(910), 패리티 인터리버(920) 및 펑처링부(930)를 포함한다.
부호화부(910)는 패리티 검사 행렬에 기초하여 입력되는 데이터에 대해 LDPC 부호화를 수행한다. 여기에서, 데이터는 L1 프리 시그널링일 수 있다. 다만, 이에 한정되는 것은 아니고, 데이터는 L1 포스트 시그널링 또는 방송 데이터가 될 수도 있다.
이를 위해, 부호화부(910)는 LDPC 인코더(미도시)를 포함할 수 있다.
한편, LDPC 부호화 시 이용되는 패리티 검사 행렬 및 LDPC 부호화를 수행하는 방법 등은 도 2 내지 도 4에서 부호화부(220)와 함께 설명한 바와 동일하다는 점에서, 구체적인 설명은 생략하도록 한다.
한편, 상술한 예에서 부호화부(910)로 입력되는 데이터는 적어도 하나의 제로 비트가 패딩된 L1 프리 시그널링일 수 있으며, 부호화부(910)는 BCH 인코더(미도시)를 포함하여 BCH 및 LDPC 부호를 순차적으로 수행할 수도 있다. 이 역시, 도 2 내지 도 4에서 부호화부(220)와 함께 설명한 바와 동일하다는 점에서, 구체적인 설명은 생략하도록 한다.
이와 같이, 부호화부(910)는 입력되는 데이터에 대해 LDPC 부호화를 수행하여 LDPC 코드워드를 생성할 수 있다.
예를 들어, Kldpc 개의 비트가 부호화부(910)로 입력되면, 부호화부(910)는 입력되는 비트들을 정보어로 LDPC 부호화를 수행하여 Nldpc 개의 비트로 구성된 LDPC 코드워드를 생성할 수 있다. 이 경우, LDPC 코드워드는 Kldpc 개의 비트로 구성된 정보어와 Nparity(=Nldpc-Kldpc) 개의 비트로 구성된 LDPC 패리티 비트들을 포함할 수 있다.
패리티 인터리버(920)는 LDPC 부호화에 의해 생성된 LDPC 코드워드 중에서 패리티 비트들을 인터리빙한다. 즉, 패리티 인터리버(920)는 부호화부(910)로부터 LDPC 코드워드를 입력받아, LDPC 코드워드를 구성하는 정보어와 LDPC 패리티 비트들 중 LDPC 패리티 비트들에 대해 인터리빙을 수행한다.
구체적으로, 패리티 인터리버(920)는 하기의 수학식 5에 기초하여 부호화부(310)에서 출력되는 LDPC 코드워드 C=(c0, c1,...,
Figure PCTKR2014008675-appb-I000016
) 중에서 LDPC 패리티 비트만을 인터리빙하고, 패리티 인터리빙된 LDPC 코드워드 U=(u0, u1,...,
Figure PCTKR2014008675-appb-I000017
)를 펑처링부(930)로 출력할 수 있다.
수학식 5
Figure PCTKR2014008675-appb-M000005
여기에서, M은 정보어 부분 행렬에서 열의 패턴이 반복되는 간격(일 예로, 360)이고, Qldpc는 정보어 부분 행렬에서 각 열이 시클릭 쉬프트되는 크기이고, Kldpc는 LDPC 정보어의 비트 수이다.
예를 들어, 13/15의 부호율로 LDPC 부호화를 수행한 경우 Qldpc=6, Kldpc=14040이고, 11/15의 부호율로 LDPC 부호화를 수행한 경우 Qldpc=12, Kldpc=11880이다.
펑처링부(930)는 인터리빙된 패리티 비트들 중에서 적어도 일부를 펑처링할 수 있다. 즉, 펑처링부(930)는 패리티 인터리버(920)로부터 LDPC 패리티 비트들이 인터리빙된 LDPC 코드워드를 입력받고, LDPC 코드워드를 구성하는 LDPC 패리티 비트들 중에서 적어도 일부를 펑처링할 수 있다.
여기에서, 펑처링은 패리티 비트들 중 일부를 제거하여 전송하지 않는 것을 의미한다.
구체적으로, 펑처링부(930)는 패리티 검사 행렬을 구성하는 정보어 부분 행렬에서 열의 패턴이 반복되는 간격에 기초하여 패리티 비트들을 그룹핑하고, 펑처링되는 패리티 비트 수 및 그룹핑된 패리티 비트 그룹 중 펑처링되는 패리티 비트 그룹의 위치에 기초하여, 펑처링을 수행할 수 있다.
여기에서, 패리티 검사 행렬을 구성하는 정보어 부분 행렬에서 열의 패턴이 반복되는 간격은 정보어 부분 행렬에서 동일한 열 그룹에 속하는 열의 개수를 의미한다. 이는 도 4에서 설명한 바와 같이 M으로 표기될 수 있으며 구체적인 일 예로 M=360이 될 수 있다.
이를 위해, 펑처링부(930)는 패리티 검사 행렬을 구성하는 정보어 부분 행렬에서 열의 패턴이 반복되는 간격에 기초하여 LDPC 패리티 비트들을 그룹핑하여, LDPC 패리티 비트들을 복수의 패리티 비트 그룹으로 구분할 수 있다.
구체적으로, 펑처링부(930)는 각 패리티 비트 그룹이 정보어 부분 행렬에서 열의 패턴이 반복되는 간격만큼의 비트 수로 구성되도록, 패리티 비트들을 복수의 패리티 그룹으로 구분할 수 있다.
예를 들어, 펑처링부(930)는 하기의 수학식 6에 기초하여 Nldpc-Kldpc 개의 비트로 구성된 LDPC 패리티 비트들 (
Figure PCTKR2014008675-appb-I000018
,
Figure PCTKR2014008675-appb-I000019
,...,
Figure PCTKR2014008675-appb-I000020
)를 Qldpc 개의 패리티 비트 그룹으로 구분할 수 있다. 이 경우, 각 패리티 비트 그룹은 인터리빙된 LDPC 패리티 비트들의 서브 셋을 형성할 수 있다.
수학식 6
Figure PCTKR2014008675-appb-M000006
여기에서, Pj는 j 번째 패리티 비트 그룹을 나타낸다.
그리고, Nldpc는 LDPC 코드워드의 길이, Kldpc는 정보어의 길이를 나타낸다. 그리고,
Figure PCTKR2014008675-appb-I000021
는 x보다 작은 최대 정수를 의미하며, 일 예로,
Figure PCTKR2014008675-appb-I000022
이다.
또한, 360(또는, M)은 정보어 부분 행렬에서 열의 패턴이 반복되는 간격을 나타내고, Qldpc는 정보어 부분 행렬에서 각 열이 시클릭 쉬프트되는 크기이다.
한편, 도 10은 본 발명의 일 실시 예에 따라 LDPC 패리티 비트들이 그룹핑된 결과를 나타낸다. 도 10과 같이, LDPC 패리티 비트들은 Qldpc 개의 패리티 비트 그룹으로 구분되며, 각 패리티 비트 그룹은 360=(Nldpc-Kldpc)/Qldpc 개의 비트로 구성될 수 있다.
그리고, 펑처링부(930)는 펑처링되는 패리티 비트 수를 결정할 수 있다. 여기에서, 펑처링되는 패리티 비트 수 Npunc는 LDPC 패리티 비트들 중에서 제거되어 전송되지 않는 LDPC 패리티 비트들의 수를 의미한다.
이 경우, 펑처링되는 패리티 비트 수는 송신 장치(900)와 수신 장치(도 17의 1700) 사이에 기정의되어 있을 수 있다. 이에 따라, 송신 장치(900)는 펑처링되는 패리티 비트 수에 대한 정보를 기저장하고 있을 수 있으며, 펑처링부(930)는 이를 이용하여 펑처링되는 패리티 비트 수를 결정할 수 있다. 한편, 송신 장치(900)는 펑처링된 패리티 비트 수에 대한 정보를 시그널링 정보로서 수신 장치(1700)로 전송할 수도 있다.
그리고, 펑처링부(930)는 기정의된 펑처링 패턴 및 펑처링되는 패리티 비트 수에 기초하여 펑처링되는 패리티 비트 그룹의 위치를 결정할 수 있다.
여기에서, 기정의된 펑처링 패턴은 펑처링되는 패리티 비트 그룹의 순서를 나타내며, 일 예로, 11/15의 부호율로 LDPC 부호화가 수행된 경우, 펑처링 패턴은 하기의 표 6과 같이 정의될 수 있다.
표 6
Figure PCTKR2014008675-appb-T000006
여기에서, πp(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.
즉, 펑처링부(930)는 펑처링되는 패리티 비트 그룹의 개수를 고려하여, 12 개의 패리티 비트 그룹(P0, P1, P2,..., P10, P11) 중에서 2(=πp(0)) 번째 패리티 비트 그룹(=P2), 7(=πp(1)) 번째 패리티 비트 그룹(=P7),..., 1(=πp(10)) 번째 패리티 비트 그룹(=P1) 및 6(=πp(11)) 번째 패리티 비트 그룹(=P6) 순으로 펑처링을 수행할 수 있다.
예를 들어, 펑처링부(930)는 2 개의 패리티 비트 그룹을 펑처링하는 경우, 12 개의 패리티 비트 그룹 중 2 번째 패리티 비트 그룹과 7 번째 패리티 비트 그룹을 펑처링할 수 있다.
한편, 펑처링부(930)는 펑처링되는 패리티 비트 수를 정보어 부분 행렬에서 열의 패턴이 반복되는 간격으로 나눈 값에 기초하여 펑처링되는 패리티 비트 그룹의 개수를 결정하고, 결정된 패리티 그룹의 개수 및 기정의된 펑처링 패턴에 따라 펑처링되는 패리티 비트 그룹의 위치를 결정할 수 있다.
이를 위해, 펑처링부(930)는 하기의 수학식 7에 기초하여 Npunc_group을 산출할 수 있다. 여기에서, Npunc_group는 그룹 단위로 펑처링되는 패리티 비트 그룹의 개수 즉, 해당 패리티 비트 그룹 내의 모든 비트들이 펑처링되는 패리티 비트 그룹의 개수를 의미한다.
수학식 7
Figure PCTKR2014008675-appb-M000007
여기에서, Npunc는 펑처링되는 패리티 비트 수, Nldpc는 LDPC 코드워드의 길이, Kldpc는 정보어의 길이를 나타낸다. 그리고, 360은 정보어 부분 행렬에서 열의 패턴이 반복되는 간격의 일 예가 될 수 있다. 그리고,
Figure PCTKR2014008675-appb-I000023
는 x보다 작은 최대 정수를 의미하며, 일 예로,
Figure PCTKR2014008675-appb-I000024
이다.
그리고, 펑처링부(930)는 펑처링되는 패리티 비트 수가 열의 패턴이 반복되는 간격으로 나누어 떨어지는 경우, 나눈 몫을 펑처링되는 패리티 비트 그룹의 개수로 결정하고 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹을 그룹 단위로 펑처링할 수 있다.
즉, 펑처링부(930)는 펑처링되는 패리티 비트 수가 열의 패턴이 반복되는 간격을 나누어 떨어지는 경우, Npunc_group를 펑처링되는 패리티 비트 그룹의 개수로 결정하고, 기정의된 펑처링 패턴에 기초하여 패리티 비트 그룹 중에서 πp(0) 번째 그룹(=
Figure PCTKR2014008675-appb-I000025
), πp(1) 번째 그룹(=
Figure PCTKR2014008675-appb-I000026
),..., πp(Npunc_group-1) 번째 그룹(=
Figure PCTKR2014008675-appb-I000027
)을 펑처링되는 패리티 비트 그룹으로 결정할 수 있다.
그리고, 펑처링부(930)는 πp(0) 번째 패리티 비트 그룹, πp(1) 번째 패리티 비트 그룹,..., πp(Npunc_group-1) 번째 패리티 비트 그룹을 그룹 단위로 펑처링할 수 있다. 즉, 펑처링부(930)는 πp(0) 번째 패리티 비트 그룹, πp(1) 번째 패리티 비트 그룹,..., πp(Npunc_group-1) 번째 패리티 비트 그룹 각각에 포함된 패리티 비트들 모두를 펑처링할 수 있다.
예를 들어, Npunc=720이고, 펑처링 패턴이 표 6과 같이 정의되는 경우를 가정한다. 이 경우, 펑처링되는 패리티 비트 수는 열의 패턴이 반복되는 간격으로 나누어 떨어지며, 나눈 몫은 2가 된다.
이에 따라, 펑처링부(930)는 2 개의 패리티 비트 그룹이 펑처링되는 것으로 결정하고, 표 6과 같은 펑처링 패턴에 기초하여 12 개의 패리티 비트 그룹 (P0, P1,..., P10, P11) 중 2 번째 패리티 비트 그룹(=P2) 및 7 번째 패리티 비트 그룹(=P7)이 펑처링되는 패리티 비트 그룹인 것으로 결정할 수 있다. 그리고, 펑처링부(930)는 2 번째 패리티 비트 그룹 및 7 번째 패리티 비트 그룹에 존재하는 LDPC 패리티 비트들을 모두 펑처링할 수 있다.
한편, 펑처링부(930)는 펑처링되는 패리티 비트 수가 열의 패턴이 반복되는 간격으로 나누어 떨어지지 않는 경우, 나눈 몫에 1을 더한 값을 펑처링되는 패리티 비트 그룹의 개수로 결정하고, 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹의 적어도 일부를 펑처링할 수 있다.
이 경우, 펑처링부(930)는 나눈 몫이 0인 경우, 펑처링되는 패리티 비트 수를 상기 열의 패턴이 반복되는 간격으로 나눈 나머지 값만큼의 패리티 비트를 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹에서 펑처링할 수 있다.
즉, 펑처링부(930)는 펑처링되는 패리티 비트 수가 열의 패턴이 반복되는 간격을 나누어 떨어지지 않고 나눈 몫이 0인 경우, Npunc_group+1을 펑처링되는 패리티 비트 그룹의 개수로 결정하고, 기정의된 펑처링 패턴에 기초하여 패리티 비트 그룹 중에서 πp(Npunc_group) 번째 그룹(=
Figure PCTKR2014008675-appb-I000028
)의 일부를 펑처링할 수 있다.
이 경우, 펑처링부(930)는 펑처링되는 패리티 비트 수를 열의 패턴이 반복되는 간격으로 나눈 나머지 값만큼의 패리티 비트를 πp(Npunc_group) 번째 그룹(=
Figure PCTKR2014008675-appb-I000029
)에서 펑처링할 수 있다.
예를 들어, Npunc=200이고, 펑처링 패턴이 표 6과 같이 정의되는 경우를 가정한다. 이 경우, 펑처링되는 패리티 비트 수는 열의 패턴이 반복되는 간격으로 나누어 떨어지지 않으며, 나눈 몫은 0이고 나머지 값은 200이 된다.
이에 따라, 펑처링부(930)는 1 개의 패리티 비트 그룹 중 일부가 펑처링되는 것으로 결정하고, 표 6과 같은 펑처링 패턴에 기초하여 12 개의 패리티 비트 그룹 (P0, P1,..., P10, P11) 중 2 번째 패리티 비트 그룹(=P2)에서 나머지 값만큼의 패리티 비트 즉, 200 비트를 펑처링할 수 있다.
한편, 펑처링부(930)는 나눈 몫이 1 이상인 경우, 펑처링되는 패리티 비트 수를 열의 패턴이 반복되는 간격으로 나눈 나머지 값만큼의 패리티 비트를 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹 중 마지막 패리티 그룹에서 펑처링하고, 나머지 패리티 비트 그룹을 그룹 단위로 펑처링할 수 있다.
즉, 펑처링부(930)는 펑처링되는 패리티 비트 수가 열의 패턴이 반복되는 간격을 나누어 떨어지지 않고 나눈 몫이 1 이상인 경우, Npunc_group+1을 펑처링되는 패리티 비트 그룹의 개수로 결정하고, 기정의된 펑처링 패턴에 기초하여 패리티 비트 그룹 중에서 πp(0) 번째 그룹(=
Figure PCTKR2014008675-appb-I000030
), πp(1) 번째 그룹(=
Figure PCTKR2014008675-appb-I000031
),..., πp(Npunc_group-1) 번째 그룹(=
Figure PCTKR2014008675-appb-I000032
), πp(Npunc_group) 번째 그룹(=
Figure PCTKR2014008675-appb-I000033
)을 펑처링되는 패리티 비트 그룹으로 결정할 수 있다.
이 경우, 펑처링부(930)는 πp(0) 번째 그룹, πp(1) 번째 그룹,..., πp(Npunc_group-1) 번째 그룹에 대해서는 그룹 단위로 펑처링을 수행하고, πp(Npunc_group) 번째 그룹에 대해서는 나머지 값만큼의 패리티 비트를 펑처링할 수 있다.
예를 들어, Npunc=800이고, 펑처링 패턴이 표 6과 같이 정의되는 경우를 가정한다.
이 경우, 펑처링되는 패리티 비트 수는 열의 패턴이 반복되는 간격으로 나누어 떨어지지 않으며, 나눈 몫은 2이고 나머지 값은 80이 된다.
이에 따라, 펑처링부(930)는 3 개의 패리티 비트 그룹이 펑처링되는 것으로 결정하고, 표 6과 같은 펑처링 패턴에 기초하여 12 개의 패리티 비트 그룹 (P0, P1,..., P10, P11) 중 2번째 패리티 비트 그룹(=P2), 7 번째 패리티 비트 그룹(=P7), 11 번째 패리티 비트 그룹(=P11)을 펑처링되는 패리티 비트 그룹인 것으로 결정할 수 있다.
이 경우, 펑처링부(930)는 2 번째 패리티 비트 그룹 및 7 번째 패리티 비트 그룹에 대해서는 해당 패리티 비트 그룹들에 포함된 모든 LDPC 패리티 비트들을 펑처링하고, 펑처링되는 것으로 결정된 패리티 비트 그룹 중 마지막 패리티 비트 그룹인 11 번째 패리티 비트 그룹에서는 80 비트를 펑처링할 수 있다.
이와 같이, 펑처링되는 패리티 비트 수가 열의 패턴이 반복되는 간격으로 나누어 떨어지지 않는 경우, πp(Npunc_group) 번째 그룹(=
Figure PCTKR2014008675-appb-I000034
)에서 Npunc-360×Npunc_group 만큼의 패리티 비트를 펑처링하게 된다.
한편, 펑처링되는 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링되는 비트 수는 송신 장치(900)와 수신 장치(1700) 사이에 기정의되어 있을 수 있다. 또는, 송신 장치(900)는 해당 정보를 시그널링 정보로서 수신 장치(1700)로 전송할 수도 있으며, 수신 장치(1700)는 수신된 정보를 이용하여 펑처링되는 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링되는 비트 수를 결정할 수 있다. 또는, 수신 장치(1700)는 기정의된 패리티 패턴과 펑처링되는 패리티 비트 수에 대한 정보를 기저장하고, 이를 이용하여 펑처링되는 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링되는 비트 수를 결정할 수도 있다.
한편, 도 11 및 도 12는 본 발명의 일 실시 예에 따른 펑처링 방법을 설명하기 위한 도면이다.
도 11의 경우, 변조 방식이 BPSK인 경우, 부호화부(910)는 13/15의 부호율로 LDPC 부호화를 수행하여, 16200 개의 비트로 구성된 LDPC 코드워드를 생성한다. 이 경우, LDPC 패리티 비트는 2160 개의 비트로 구성되며, 6 개의 패리티 비트 그룹으로 구분될 수 있다.
이 경우, 펑처링되는 패리티 비트의 수 Npunc=400인 경우, 펑처링부(930)는 기정의된 펑처링 패턴에 기초하여 2 번째 패리티 비트 그룹(=P2)과 5 번째 패리티 비트 그룹(=P5)을 펑처링되는 패리티 비트 그룹으로 결정할 수 있다.
그리고, 펑처링부(930)는 2 번째 패리티 비트 그룹(=P2)을 구성하는 360 비트들과 5 번째 패리티 비트 그룹(=P5)을 구성하는 360 비트들 중 40 비트들을 펑처링할 수 있다. 이 경우, 펑처링부(930)는 5 번째 패리티 비트 그룹(=P5)의 전단에 배치된 40 비트들을 펑처링할 수 있다.
도 12의 경우, 변조 방식이 QPSK인 경우, 부호화부(910)는 11/15의 부호율로 LDPC 부호화를 수행하여, 16200 개의 비트로 구성된 LDPC 코드워드를 생성한다. 이 경우, LDPC 패리티 비트는 4320 개의 비트로 구성되며, 12 개의 패리티 비트 그룹으로 구분될 수 있다.
이 경우, 펑처링되는 패리티 비트의 수 Npunc=264인 경우, 펑처링부(930)는 기정의된 펑처링 패턴에 기초하여 x 번째 패리티 비트 그룹(=Px)을 펑처링되는 패리티 비트 그룹으로 결정할 수 있다.
그리고, 펑처링부(930)는 x 번째 패리티 비트 그룹(=Px)을 구성하는 360 비트들 중 264 비트들을 펑처링할 수 있다. 이 경우, 펑처링부(930)는 x 번째 패리티 비트 그룹(=Px)의 전단에 배치된 264 비트들을 펑처링할 수 있다.
한편, 송신 장치(900)는 펑처링부(930)에서 출력되는 LDPC 코드워드를 변조하여 수신 장치(1700)로 전송할 수 있다. 구체적으로, 송신 장치(900)는 LDPC 코드워드 비트들을 성성점에 맵핑하여 변조하여 변조 심볼을 생성하고, OFDM 방식을 이용하여 변조 심볼을 OFDM 프레임에 맵핑하여 수신 장치(1700)로 전송할 수 있다.
이때, 펑처링부(930)에 의해 펑처링된 패리티 비트들은 수신 장치(1700)로 전송되지 않게 된다.
도 13은 본 발명의 일 실시 예에 따른 송신 장치의 세부 구성을 설명하기 위한 블록도이다. 도 13을 참조하면, 송신 장치(1300)는 제로 패딩부(1310), 부호화부(1320), 패리티 인터리버(1330), 펑처링부(1340) 및 변조부(1350)를 포함한다.
여기에서, 제로 패딩부(1310) 및 부호화부(1320)는 도 2에서 설명한 제로 패딩부(210) 및 부호화부(220)에서 설명한 바와 동일한 기능을 수행하고, 부호화부(1320), 패리티 인터리버(1330) 및 펑처링부(1340)는 도 9에서 설명한 부호화부(910), 패리티 인터리버(920) 및 펑처링부(930)와 동일한 기능을 수행할 수 있다. 따라서, 중복되는 부분에 대한 구체적인 설명은 생략하도록 한다.
제로 패딩부(1310)는 입력되는 데이터에 적어도 하나의 제로 비트를 패딩하고, 적어도 하나의 제로 비트가 패딩된 데이터를 부호화부(1320)로 출력할 수 있다. 여기에서, 데이터는 L1 프리 시그널링일 수 있다. 다만, 이에 한정되는 것은 아니고, 데이터는 L1 포스트 시그널링 또는 방송 데이터가 될 수도 있다.
이 경우, 제로 패딩부(1310)는 패리티 검사 행렬에 기초하여 제로 비트가 패딩되는 위치를 결정할 수 있으며, 이에 대해서는 상술한 바 있다.
부호화부(1320)는 적어도 하나의 제로 비트가 패딩된 데이터에 대해 BCH 및 LDPC 부호화를 수행하여 LDPC 코드워드를 생성하고, 생성된 LDPC 코드워드를 패리티 인터리버(1330)로 출력한다.
이 경우, 부호화부(1320)는 패리티 검사 행렬에 기초하여 다양한 부호율로 LDPC 부호화를 수행할 수 있으며, 이에 대해서는 상술한바 있다.
패리티 인터리버(1330)는 부호화부(1320)로부터 LDPC 코드워드를 입력받아, LDPC 코드워드를 구성하는 LDPC 패리티 비트들에 대해 인터리빙을 수행하고, 패리티 인터리빙된 LDPC 코드워드를 펑처링부(1340)로 출력한다.
이 경우, 패리티 인터리버(1330)는 일정한 룰에 기초하여 LDPC 패리티 비트들에 대해 인터리빙을 수행할 수 있으며, 이에 대해서는 상술한바 있다.
펑처링부(1340)는 LDPC 코드워드를 구성하는 LDPC 패리티 비트들 중에서 적어도 일부를 펑처링할 수 있다.
구체적으로, 펑처링부(1340)는 패리티 검사 행렬을 구성하는 정보어 부분 행렬에서 열의 패턴이 반복되는 간격에 기초하여 패리티 비트들을 그룹핑하고, 펑처링되는 패티비 비트 수 및 그룹핑된 패리티 비트 그룹 중 펑처링되는 패리티 비트 그룹의 위치에 기초하여 펑처링을 수행할 수 있으며, 이에 대해서는 상술한바 있다.
한편, 펑처링부(1340)는 제로 패딩부(1310)에 의해 패딩된 적어도 하나의 제로 비트를 제거할 수 있다. 이와 같이, 부호화 전에 패딩된 제로 비트가 부호화 이후 제거되는 것을 쇼트닝(shortening)이라 하며, 쇼트닝에 의해 패딩되었던 제로 비트는 전송되지 않게 된다.
구체적으로, 펑처링부(1340)는 제로 패딩부(1310)에 의해 패딩된 Kbch-Ksig 개의 제로 비트를 제거할 수 있다.
예를 들어, 도 6에서 설명한 것과 같은 방식으로 제로 비트가 패딩된 경우, 펑처링부(1340)는 도 14와 같이 L1 프리 시그널링과 BCH 패리티 비트 사이에 패딩된 13672 개의 제로 비트를 제거할 수 있다. 이에 따라, Ksig 개의 비트로 구성된 정보어(즉, Ksig 개의 비트로 구성된 L1 프리 시그널링), 168 개의 비트로 구성된 BCH 패리티 비트, (Nldpc-Kldpc-Npunc) 개의 비트로 구성된 LDPC 패리티 비트만이 남게 된다. 여기에서, Npunc는 펑처링되는 패리티 비트의 수를 의미한다.
한편, 쇼트닝된 비트들의 위치에 대한 정보는 송신 장치(1300)와 수신 장치(도 18의 1800) 사이에 기정의되어 있을 수 있다. 또는, 송신 장치(1300)는 쇼트닝된 비트들의 위치에 대한 정보를 시그널링 정보로서 수신 장치(1800)로 전송하거나, 수신 장치(1800)는 LDPC 부호화에 이용된 패리티 검사 행렬에 기초하여, 쇼트닝된 비트들의 위치를 결정할 수도 있다.
이와 같이, 펑처링부(1340)는 LDPC 패리티 비트의 적어도 일부를 펑처링하고, 제로 패딩부(1310)에 의해 패딩된 적어도 하나의 제로 비트를 제거한 후, 이를 변조부(1350)로 출력할 수 있다.
변조부(1350)는 펑처링부(1340)에서 출력되는 LDPC 코드워드를 변조할 수 있다.
구체적으로, 변조부(1350)는 펑처링부(1340)에서 출력되는 LDPC 코드워드에 대해 비트-투-셀(bit-to-cell) 변환을 수행하여, LDPC 코드워드를 일정한 개수의 비트를 갖는 셀(cell)(또는, 데이터 셀(data cell)로 디멀티플렉싱할 수 있다.
예를 들어, 변조부(1350)는 펑처링부(1340)에서 출력되는 LDPC 코드워드 비트들을 순차적으로 복수의 서브 스트림 중 하나에 출력하여 LDPC 코드워드 비트들을 셀로 변환하여 출력할 수 있다. 이 경우, 복수의 서브 스트림 각각에서 동일한 인덱스를 갖는 비트들이 동일한 셀을 구성할 수 있다.
여기에서, 서브 스트림의 개수는 셀을 구성하는 비트의 수와 동일하다. 예를 들어, 변조 방식이 QPSK인 경우, 서브 스트림의 개수는 각각 2가 될 수 있으며 셀의 개수는 각각 NL1data/2이 될 수 있다. 여기에서, NL1data는 LDPC 코드워드의 비트 수 즉, 펑처링 및 쇼트닝된 후의 LDPC 코드워드 비트 수이다.
다만, 변조부(1350)는 변조 방식이 BPSK인 경우 디멀티플렉싱 동작을 수행하지 않을 수 있다. 이는 변조 방식이 BPSK인 경우 셀은 1 개의 비트로 구성되기 때문이다.
그리고, 변조부(1350)는 셀들을 변조할 수 있다. 구체적으로, 셀들을 BPSK, QPSK 등의 다양한 변조 방식을 이용하여 성상점에 맵핑하여 변조할 수 있다. 여기에서, 변조 방식이 각각 BPSK, QPSK인 경우, 변조 심볼(즉, 변조된 셀)을 구성하는 비트 수는 각각 1,2가 될 수 있다.
한편, 송신 장치(1300)는 변조 심볼을 수신 장치(1800)로 전송할 수 있다. 예를 들어, 송신 장치(1300)는 OFDM 방식을 이용하여 변조 심볼을 OFDM 프레임에 맵핑하고, 이를 할당된 채널을 통해 수신 장치(1800)로 전송할 수 있다. 이 경우, 데이터가 L1 프리 시그너릴인 경우, L1 프리 시그널링의 변조 심볼은 OFDM 프레임 내의 프리앰블에 맵핑될 수 있다.
도 15는 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도이다. 도 15에 따르면, 수신 장치(1500)는 복조부(1510), 디쇼트닝부(1520), 복호화부(1530) 및 디패딩부(1540)를 포함한다.
복조부(1510)는 송신 장치(200)에서 전송한 신호를 수신하여 복조한다. 구체적으로, 복조부(1510)는 수신된 신호를 복조하여 LDPC 코드워드에 대응되는 값을 생성하고, 이를 디쇼트닝부(1520)로 출력할 수 있다.
여기에서, LDPC 코드워드에 대응되는 값은 채널 값으로 표현될 수 있다. 채널 값을 결정하는 방법은 다양하게 존재할 수 있으며, 일 예로 LLR 값을 결정하는 방법에 될 수 있다.
여기에서, LLR 값은 송신 장치(200)에서 전송한 비트가 0일 확률과 1일 확률의 비율에 Log를 취한 값으로 나타낼 수 있다. 또는, LLR 값은 경판정(hard decision)에 따라 결정된 비트 값 자체가 될 수 있으며, 또한, LLR 값은 송신 장치(200)에서 전송한 비트가 0 또는 1일 확률이 속하는 구간에 따라 결정된 대표 값이 될 수도 있다.
한편, LDPC 코드워드는 송신 장치(200)에서 LDPC 부호화 시 이용되는 패리티 검사 행렬에 따라 기설정된 위치에 배치된 데이터가 부호화되어 생성된 것일 수 있다.
여기에서, 패리티 검사 행렬은 정보어 부분 행렬과 패리티 부분 행렬을 포함하며, 정보어 부분 행렬은 각각 360 개의 열을 포함하는 복수의 열 그룹으로 구성될 수 있다. 예를 들어, 패리티 검사 행렬은 도 4와 같은 구조를 가지며, 정보어 부분 행렬은 표 2 내지 표 4와 같이 정의되고 패리티 부분 행렬은 이중 대각 구조를 가질 수 있다.
구체적으로, LDPC 코드워드는 데이터가 정보어 부분 행렬을 구성하는 복수의 열 그룹 중에서 가장 높은 차수를 갖는 열 그룹에 할당되도록 데이터에 적어도 하나의 제로 비트가 패딩되고, 적어도 하나의 제로 비트가 패딩된 데이터가 부호화되어 생성된 것일 수 있다.
예를 들어, 정보어 부분 행렬의 복수의 열 그룹에서 1이 존재하는 위치가 표 2와 같이 정의되는 경우, LDPC 코드워드는 데이터가 복수의 열 그룹 중 0 번째 열 그룹에 할당되도록 데이터에 적어도 하나의 제로 비트가 패딩되고, 적어도 하나의 제로 비트가 패딩된 데이터가 부호화되어 생성된 것일 수 있다. 이 경우, LDPC 코드워드는 16200 개의 비트로 구성되며 13/15의 부호율로 부호화되어 생성될 수 있다.
다른 예로, 정보어 부분 행렬의 복수의 열 그룹에서 1이 존재하는 위치가 표 3과 같이 정의되는 경우, LDPC 코드워드는 데이터가 복수의 열 그룹 중 38 번째 열 그룹에 할당되도록 데이터에 적어도 하나의 제로 비트가 패딩되고, 적어도 하나의 제로 비트가 패딩된 데이터가 부호화되어 생성된 것일 수 있다. 이 경우, LDPC 코드워드는 16200 개의 비트로 구성되며 13/15의 부호율로 부호화되어 생성될 수 있다.
또 다른 예로, 정보어 부분 행렬의 복수의 열 그룹에서 1이 존재하는 위치가 표 4와 같이 정의되는 경우, LDPC 코드워드는 데이터가 복수의 열 그룹 중 0 번째 열 그룹에 할당되도록 데이터에 적어도 하나의 제로 비트가 패딩되고, 적어도 하나의 제로 비트가 패딩된 데이터가 부호화되어 생성된 것일 수 있다. 이 경우, LDPC 코드워드는 16200 개의 비트로 구성되며 11/15의 부호율로 부호화되어 생성될 수 있다.
한편, 데이터가 기설정된 위치에 배치되어 LDPC 코드워드를 생성하는 방법에 대해서는 송신 장치(200)와 관련하여 상술한 바 있다.
디쇼트닝부(1520)는 복조부(1510)의 출력 값을 디쇼트닝하여 복호화부(1530)으로 출력한다.
구체적으로, 디쇼트닝부(1520)는 LDPC 코드워드에 대응되는 값에 송신 장치(200)에서 제거되었던 적어도 하나의 제로 비트에 대응되는 값을 부가할 수 있다.
즉, 디쇼트닝부(1520)는 쇼트닝된 제로 비트들의 위치 및 비트 수 등에 대한 정보에 기초하여 쇼트닝되었던 제로 비트들에 대응되는 LLR 값을 복조부(1510)에서 출력되는 LLR 값에 부가할 수 있다. 여기에서, 쇼트닝되었던 제로 비트들에 대응되는 LLR 값은 +∞, -∞가 될 수 있다. 다만, +∞, -∞는 일 예이며, 쇼트닝되었던 제로 비트들에 대응되는 LLR 값은 수신 시스템에서 허용되는 LLR의 최대값 또는 최소값이 될 수 있다.
한편, 쇼트닝된 제로 비트들의 위치 및 비트 수에 대한 정보는 송신 장치(200)로부터 제공되거나, 수신 장치(1500)에 기저장되어 있을 수 있다. 또는, 디쇼트닝부(1520)는 제로 패딩부(210)에서 제로 패딩을 위해 사용하였던 룰을 적용하여 부호율 및 패리티 검사 행렬에 따라 제로 비트가 패딩되었던 위치 및 비트 수를 결정할 수도 있다.
복호화부(1530)는 디쇼트닝부(1520)의 출력 값을 이용하여 복호화를 수행한다. 즉, 복호화부(1530)는 적어도 하나의 제로 비트에 대응되는 값이 부가된 LDPC 코드워드에 대응되는 값에 기초하여 LDPC 및 BCH 복호화를 수행할 수 있다.
이를 위해, 복호화부(1530)는 도 16과 같이 LDPC 디코더(1531) 및 BCH 디코더(1532)를 포함할 수 있다.
구체적으로, LDPC 디코더(1531)는 디쇼트닝부(1520)에서 출력되는 LLR 값을 이용하여 LDPC 복호화를 수행할 수 있다.
예를 들어, LDPC 디코더(1531)는 합곱 알고리즘(sum-product algorithm)에 기반한 반복 복호 방식(iterative decoding)으로 LDPC 복호화를 수행할 수 있다. 여기에서, 합곱 알고리즘은 메시지 패싱 알고리즘(message passing algorithm)의 일종이며, 메시지 패싱 알고리즘이라 함은 패리티 검사 행렬에 기초하여 생성된 bipartite 그래프 상에서 에지를 통해 메시지들(가령, LLR 값)을 교환하고, 변수 노드들 혹은 검사 노드들로 입력되는 메시지들로부터 출력 메시지를 계산하여 업데이트하는 알고리즘을 나타낸다.
한편, LDPC 복호화 시 이용되는 패리티 검사 행렬은 상술한 도 4와 같은 구조를 가질 수 있다. 예를 들어, 패리티 검사 행렬의 정보어 부분 행렬은 표 2 내지 표 4와 같이 정의되고 패리티 부분 행렬은 이중 대각 구조를 가질 수 있다. 수신 장치(1500)는 패리티 검사 행렬에 대한 정보를 기저장하고 있을 수 있다.
이후, BCH 디코더(1532)는 LDPC 디코더(1531)의 출력 값에 대해 BCH 복호화를 수행한다.
여기에서, LDPC 디코더(1531)의 출력 값은 데이터, 데이터에 패딩된 제로 비트 및 BCH 패리티 비트들로 구성된다는 점에서, BCH 디코더(1532)는 BCH 패리티 비트들을 이용하여 에러를 정정하고, 데이터와 데이터에 패딩된 제로 비트들을 디패딩부(1540)로 출력할 수 있다.
한편, 복호화 시 이용되는 코딩 파라미터에 대한 정보는 수신 장치(1500)에 기저장되어 있거나, 송신 장치(200)로부터 제공될 수 있다.
디패딩부(1540)는 데이터에 패딩된 제로 비트를 디패딩할 수 있다. 이에 따라, 제로 비트는 제거되어 송신 장치(200)에서 전송한 데이터가 복원될 수 있게 된다.
즉, 송신 장치(200)는 패리티 검사 행렬이 표 2 내지 표 4와 같이 정의되는 경우, 데이터가 정보어 부분 행렬을 구성하는 복수의 열 그룹 중에서 가장 높은 차수를 갖는 열 그룹에 할당되도록 제로 비트들을 패딩한다.
이에 따라, 디패딩부(1540)는 송신 장치(200)에서 제로 비트가 패딩된 위치 및 비트 수에 기초하여 데이터에 패딩된 적어도 하나의 제로 비트를 제거할 수 있다.
이 경우, 제로 비트가 패딩된 위치 및 비트 수 등에 대한 정보는 수신 장치(1500)에 기저장되어 있거나 송신 장치(200)로부터 제공될 수 있다. 또한, 디패딩부(1540)는 제로 패딩부(210)에서 제로 패딩을 위해 사용하였던 룰을 적용하여 부호율 및 패리티 검사 행렬에 따라 제로 비트가 패딩되었던 위치 및 비트 수를 결정할 수도 있다.
도 17은 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도이다. 도 17을 참조하면, 수신 장치(1700)는 복조부(1710), 디펑처링부(1720), 패리티 디인터리버(1730) 및 복호화부(1740)를 포함한다.
복조부(1710)는 송신 장치(900)에서 전송한 신호를 수신하여 복조한다. 구체적으로, 복조부(1710)는 수신된 신호를 복조하여 LDPC 코드워드에 대응되는 값을 생성하고, 이를 디펑처링부(1720)로 출력할 수 있다.
여기에서, LDPC 코드워드에 대응되는 값은 채널 값으로 표현될 수 있다. 채널 값을 결정하는 방법은 다양하게 존재할 수 있으며, 일 예로 LLR 값을 결정하는 방법에 될 수 있다.
여기에서, LLR 값은 송신 장치(900)에서 전송한 비트가 0일 확률과 1일 확률의 비율에 Log를 취한 값으로 나타낼 수 있다. 또는, LLR 값은 경판정(hard decision)에 따라 결정된 비트 값 자체가 될 수 있으며, 또한, LLR 값은 송신 장치(900)에서 전송한 비트가 0 또는 1일 확률이 속하는 구간에 따라 결정된 대표 값이 될 수도 있다.
디펑처링부(1720)는 복조부(1710)의 출력 값에 특정 값을 부가하고, 이를 패리티 디인터리버(1730)로 출력한다.
구체적으로, 디펑처링부(1720)는 송신 장치(900)의 펑처링부(930)에 대응되는 구성요소로, 펑처링부(930)에 대응되는 동작을 수행한다.
이를 위해, 디펑처링부(1720)는 펑처링부(930)에 의해 펑처링된 패리티 비트 수를 결정할 수 있다.
이 경우, 펑처링되는 패리티 비트 수는 송신 장치(900)와 수신 장치(1700) 사이에 기정의되어 있을 수 있다. 이에 따라, 송신 장치(1700)는 펑처링되는 패리티 비트 수에 대한 정보를 기저장하고 있을 수 있으며, 디펑처링부(1720)는 이를 이용하여 펑처링부(930)에 의해 펑처링된 패리티 비트 수를 결정할 수 있다. 한편, 송신 장치(900)는 펑처링된 패리티 비트 수에 대한 정보를 시그널링 정보로서 수신 장치(1700)로 전송할 수도 있으며, 이 경우, 디펑처링부(1720)는 수신된 정보를 이용하여 펑처링부(930)에 의해 펑처링된 패리티 비트 수를 결정할 수 있다.
그리고, 디펑처링부(1720)는 기정의된 펑처링 패턴 및 펑처링된 패리티 비트 수에 기초하여 펑처링된 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링된 비트 수를 결정할 수 있다.
즉, 디펑처링부(1720)는 펑처링부(930)에서 이용된 펑처링된 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링된 비트 수를 결정하는 방법을 이용하여, 펑처링된 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링된 비트 수를 결정할 수 있다. 이에 대해서는 송신 장치(900)와 관련하여 구체적으로 설명한 바 있다.
이후, 디펑처링부(1720)는 펑처링된 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링된 비트 수에 기초하여, 복조부(1710)의 출력 값에 특정 값을 부가할 수 있다.
즉, 디펑처링부(1720)는 펑처링된 패리티 비트 그룹의 위치에 해당 패리티 비트 그룹에서 펑처링된 비트 수만큼의 LLR 값을 삽입할 수 있다. 여기에서, 펑처링되었던 비트들에 대응되는 LLR 값은 0이 될 수 있다.
한편, 상술한 예에서는 디펑처링부(1720)가 펑처링된 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링된 비트 수를 산출하는 것으로 설명하였으나, 이는 일 예에 불과하고 해당 정보는 수신 장치(1700)에 기저장되어 있거나 송신 장치(900)로부터 제공될 수도 있다.
패리티 디인터리버(1730)는 디펑처링부(1720)의 출력 값에 대해 패리티 디인터리빙을 수행하고, 이를 복호화부(1740)로 출력한다.
구체적으로, 패리티 디인터리버(1730)는 송신 장치(900)의 패리티 인터리버(920)에 대응되는 구성요소로, 패리티 인터리버(920)에 대응되는 동작을 수행한다.
즉, 패리티 디인터리버(1730)는 패리티 인터리버(920)에서 수행되는 인터리빙 동작을 역으로 수행하여, 디펑처링부(1720)에서 출력되는 LLR 값들 중 LDPC 패리티 비트들에 대응되는 LLR 값을 디인터리빙할 수 있다. 한편, 패리티 디인터리버(1730)는 복호화부(1740)의 복호 방법 및 구현 등에 따라 생략될 수도 있다.
복호화부(1740)는 패리티 디인터리버(1730)의 출력 값을 이용하여 복호화를 수행한다.
이를 위해, 복호화부(1740)는 LDPC 디코더(미도시)를 포함할 수 있으며, 경우에 따라 BCH 디코더(1532)를 더 포함할 수 있다.
구체적으로, 복호화부(1740)는 패리티 디인터리버(1730)에서 출력되는 LLR 값을 이용하여 LDPC 복호화를 수행할 수 있다. 예를 들어, 복호화부(1740)는 합곱 알고리즘에 기반한 반복 복호 방식으로 LDPC 복호화를 수행하여, 송신 장치(900)에서 전송한 데이터를 복원할 수 있다.
한편, LDPC 복호화 시 이용되는 패리티 검사 행렬은 상술한 도 4와 같은 구조를 가질 수 있다. 예를 들어, 패리티 검사 행렬의 정보어 부분 행렬은 표 2 내지 표 4와 같이 정의되고 패리티 부분 행렬은 이중 대각 구조를 가질 수 있다. 수신 장치(1700)는 패리티 검사 행렬에 대한 정보를 기저장하고 있을 수 있다.
도 18은 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도이다. 도 18을 참조하면, 수신 장치(1800)는 복조부(1810), 디펑처링부(1820), 디쇼트닝부(1830), 패리티 디인터리버(1840), 복호화부(1850) 및 디패딩부(1860)를 포함한다.
여기에서, 복조부(1810), 디쇼트닝부(1830), 복호화부(1850) 및 디패딩부(1860)는 도 15에서 설명한 복조부(1510), 디쇼트닝부(1520), 복호화부(1530) 및 디패딩부(1540)와 동일한 기능을 수행하고, 복조부(1810), 디펑처링부(1820), 패리티 디인터리버(1840) 및 복호화부(1850)는 도 17에서 설명한 복조부(1710), 디펑처링부(1720), 패리티 디인터리버(1730) 및 복호화부(1740)와 동일한 기능을 수행할 수 있다. 따라서, 중복되는 부분에 대한 구체적인 설명은 생략하도록 한다.
복조부(1810)는 송신 장치(1300)에서 전송한 신호를 수신하여 복조하여 LDPC 코드워드에 대응되는 값을 생성하고, 이를 디펑처링부(1820)로 출력할 수 있다.
디펑처링부(1820)는 복조부(1810)의 출력 값을 디펑처링하여 디쇼트닝부(1830)로 출력한다.
구체적으로, 디펑처링부(1820)는 송신 장치(1300)의 펑처링부(1340)에 대응되는 구성요소로, 펑처링부(1340)에 대응되는 동작을 수행한다.
이를 위해, 디펑처링부(1820)는 펑처링부(1340)에 의해 펑처링된 패리티 비트 수를 결정할 수 있다.
이 경우, 펑처링되는 패리티 비트 수는 송신 장치(1300)와 수신 장치(1800) 사이에 기정의되어 있을 수 있다. 이에 따라, 수신 장치(1800)는 펑처링되는 패리티 비트 수에 대한 정보를 기저장하고 있을 수 있으며, 디펑처링부(1820)는 이를 이용하여 펑처링부(1340)에 의해 펑처링된 패리티 비트 수를 결정할 수 있다. 한편, 송신 장치(1300)는 펑처링된 패리티 비트 수에 대한 정보를 시그널링 정보로서 수신 장치(1800)로 전송할 수도 있으며, 이 경우, 디펑처링부(1820)는 수신된 정보를 이용하여 펑처링부(1340)에 의해 펑처링된 패리티 비트 수를 결정할 수 있다.
그리고, 디펑처링부(1820)는 기정의된 펑처링 패턴 및 펑처링된 패리티 비트 수에 기초하여 펑처링된 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링된 비트 수를 결정할 수 있다.
즉, 디펑처링부(1820)는 펑처링부(1340)에서 이용된 펑처링된 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링된 비트 수를 결정하는 방법을 이용하여, 펑처링된 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링된 비트 수를 결정할 수 있다. 이에 대해서는 구체적으로 상술한 바 있다.
이후, 디펑처링부(1820)는 펑처링된 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링된 비트 수에 기초하여, 복조부(1810)의 출력 값에 특정 값을 부가할 수 있다.
즉, 디펑처링부(1820)는 펑처링된 패리티 비트 그룹의 위치에 해당 패리티 비트 그룹에서 펑처링된 비트 수만큼의 LLR 값을 삽입할 수 있다. 여기에서, 펑처링되었던 비트들에 대응되는 LLR 값은 0이 될 수 있다.
한편, 상술한 예에서는 디펑처링부(1820)가 펑처링된 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링된 비트 수를 산출하는 것으로 설명하였으나, 이는 일 예에 불과하고 해당 정보는 수신 장치(1800)에 기저장되어 있거나 송신 장치(1300)로부터 제공될 수도 있다.
디쇼트닝부(1830)는 디펑처링부(1820)의 출력 값을 디쇼트닝하여 패리티 디인터리버(1840)으로 출력한다.
구체적으로, 디쇼트닝부(1830)는 LDPC 코드워드에 대응되는 값에 송신 장치(1300)에서 제거되었던 적어도 하나의 제로 비트에 대응되는 값을 부가할 수 있다.
즉, 디쇼트닝부(1830)는 쇼트닝된 제로 비트들의 위치 및 비트 수 등에 대한 정보에 기초하여 쇼트닝되었던 제로 비트들에 대응되는 LLR 값을 디펑처링부(1820)에서 출력되는 LLR 값에 부가할 수 있다. 여기에서, 쇼트닝되었던 제로 비트들에 대응되는 LLR 값은 +∞, -∞가 될 수 있다. 다만, +∞, -∞는 일 예이며, 쇼트닝되었던 제로 비트들에 대응되는 LLR 값은 수신 시스템에서 허용되는 LLR의 최대값 또는 최소값이 될 수 있다.
한편, 쇼트닝된 제로 비트들의 위치 및 비트 수에 대한 정보는 송신 장치(1300)로부터 제공되거나, 수신 장치(1800)에 기저장되어 있을 수 있다. 또는, 디쇼트닝부(1830)는 제로 패딩부(1310)에서 제로 패딩을 위해 사용하였던 룰을 적용하여 부호율 및 패리티 검사 행렬에 따라 제로 비트가 패딩되었던 위치 및 비트 수를 결정할 수도 있다.
패리티 디인터리버(1840)는 디쇼트닝부(1830)의 출력 값에 대해 패리티 디인터리빙을 수행하고, 이를 복호화부(1850)로 출력한다.
구체적으로, 패리티 디인터리버(1840)는 송신 장치(1300)의 패리티 인터리버(1330)에 대응되는 구성요소로, 패리티 인터리버(1330)에 대응되는 동작을 수행한다.
즉, 패리티 디인터리버(1840)는 패리티 인터리버(1330)에서 수행되는 인터리빙 동작을 역으로 수행하여, 디쇼트닝부(1830)에서 출력되는 LLR 값들 중 LDPC 패리티 비트들에 대응되는 LLR 값을 디인터리빙할 수 있다. 한편, 패리티 디인터리버(1840)는 복호화부(1850)의 복호 방법 및 구현 등에 따라 생략될 수도 있다.
복호화부(1850)는 패리티 디인터리버(1840)의 출력 값을 이용하여 복호화를 수행한다.
이를 위해, 복호화부(1850)는 LDPC 디코더(미도시) 및 BCH 디코더(미도시)를 포함할 수 있다.
즉, LDPC 디코더(미도시)는 패리티 디인터리버(1840)에서 출력되는 LLR 값을 이용하여 LDPC 복호화를 수행할 수 있다. 예를 들어, LDPC 디코더(미도시)는 합곱 알고리즘에 기반한 반복 복호 방식으로 LDPC 복호화를 수행할 수 있다.
한편, LDPC 복호화 시 이용되는 패리티 검사 행렬은 상술한 도 4와 같은 구조를 가질 수 있다. 예를 들어, 패리티 검사 행렬의 정보어 부분 행렬은 표 2 내지 표 4와 같이 정의되고 패리티 부분 행렬은 이중 대각 구조를 가질 수 있다. 수신 장치(1800)는 패리티 검사 행렬에 대한 정보를 기저장하고 있을 수 있다.
이후, BCH 디코더(미도시)는 LDPC 디코더(미도시)의 출력 값에 대해 BCH 복호화를 수행한다.
여기에서, LDPC 디코더(미도시)의 출력 값은 데이터, 데이터에 패딩된 제로 비트 및 BCH 패리티 비트들로 구성된다는 점에서, BCH 디코더(미도시)는 BCH 패리티 비트들을 이용하여 에러를 정정하고, 데이터와 데이터에 패딩된 제로 비트들을 디패딩부(1860)로 출력할 수 있다.
한편, 복호화 시 이용되는 코딩 파라미터에 대한 정보는 수신 장치(1800)에 기저장되어 있거나, 송신 장치(1300)로부터 제공될 수 있다.
디패딩부(1860)는 데이터에 패딩된 제로 비트를 디패딩할 수 있다. 이에 따라, 제로 비트는 제거되어 송신 장치(1300)에서 전송한 데이터가 복원될 수 있게 된다.
즉, 송신 장치(1300)는 패리티 검사 행렬이 표 2 내지 표 4와 같이 정의되는 경우, 데이터가 정보어 부분 행렬을 구성하는 복수의 열 그룹 중에서 가장 높은 차수를 갖는 열 그룹에 할당되도록 제로 비트들을 패딩한다.
이에 따라, 디패딩부(1860)는 송신 장치(1300)에서 제로 비트가 패딩된 위치 및 비트 수에 기초하여 데이터에 패딩된 적어도 하나의 제로 비트를 제거할 수 있다.
이 경우, 제로 비트가 패딩된 위치 및 비트 수 등에 대한 정보는 수신 장치(1800)에 기저장되어 있거나 송신 장치(1300)로부터 제공될 수 있다. 또한, 디패딩부(1860)는 제로 패딩부(1310)에서 제로 패딩을 위해 사용하였던 룰을 적용하여 부호율 및 패리티 검사 행렬에 따라 제로 비트가 패딩되었던 위치 및 비트 수를 결정할 수도 있다.
도 19는 본 발명의 일 실시 예에 따른 송신 장치의 제로 펑처링 방법을 설명하기 위한 흐름도이다.
먼저, 패리티 검사 행렬에 기초하여, 입력되는 데이터에 대해 LDPC 부호화를 수행하고(S1910), LDPC 부호화에 의해 생성된 LDPC 코드워드 중에서 패리티 비트들을 인터리빙한다(S1920).
그리고, 인터리빙된 패리티 비트들 중에서 적어도 일부를 펑처링한다(S1930).
구체적으로, 패리티 검사 행렬을 구성하는 정보어 부분 행렬에서 열의 패턴이 반복되는 간격에 기초하여 패리티 비트들을 그룹핑하고, 펑처링되는 패티비 비트 수 및 그룹핑된 패리티 비트 그룹 중 펑처링되는 패리티 비트 그룹의 위치에 기초하여, 펑처링을 수행한다.
이 경우, S1930 단계는 기정의된 펑처링 패턴 및 상기 펑처링되는 패리티 비트 수에 기초하여 상기 펑처링되는 패리티 비트 그룹의 위치를 결정할 수 있다.
구체적으로, 펑처링되는 패리티 비트 수를 열의 패턴이 반복되는 간격으로 나눈 값에 기초하여 펑처링되는 패리티 비트 그룹의 개수를 결정하고, 결정된 패리티 그룹의 개수 및 상기 기정의된 펑처링 패턴에 따라 펑처링되는 패리티 비트 그룹의 위치를 결정할 수 있다.
이 경우, 펑처링되는 패리티 비트 수가 열의 패턴이 반복되는 간격으로 나누어 떨어지는 경우, 나눈 몫을 펑처링되는 패리티 비트 그룹의 개수로 결정하고 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹을 그룹 단위로 펑처링할 수 있다.
또한, 펑처링되는 패리티 비트 수가 열의 패턴이 반복되는 간격으로 나누어 떨어지지 않는 경우, 나눈 몫에 1을 더한 값을 펑처링되는 패리티 비트 그룹의 개수로 결정하고, 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹의 적어도 일부를 펑처링할 수 있다.
이 경우, 나눈 몫이 0인 경우, 펑처링되는 패리티 비트 수를 열의 패턴이 반복되는 간격으로 나눈 나머지 값만큼의 패리티 비트를 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹에서 펑처링할 수 있다.
한편, 나눈 몫이 1 이상인 경우, 펑처링되는 패리티 비트 수를 열의 패턴이 반복되는 간격으로 나눈 나머지 값만큼의 패리티 비트를 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹 중 마지막 패리티 그룹에서 펑처링하고, 나머지 패리티 비트 그룹을 그룹 단위로 펑처링할 수 있다.
한편, 기정의된 펑처링 패턴은, 표 6과 같이 정의될 수 있으며, 열의 패턴이 반복되는 간격은, 360일 수 있다.
한편, 패리티 비트를 펑처링하는 구체적인 방법에 대해서는 상술한바 있다.
한편, 본 발명에 따른 펑처링 방법을 순차적으로 수행하는 프로그램이 저장된 비일시적 판독 가능 매체(non-transitory computer readable medium)가 제공될 수 있다.
비일시적 판독 가능 매체란 레지스터, 캐쉬, 메모리 등과 같이 짧은 순간 동안 데이터를 저장하는 매체가 아니라 반영구적으로 데이터를 저장하며, 기기에 의해 판독(reading)이 가능한 매체를 의미한다. 구체적으로는, 상술한 다양한 어플리케이션 또는 프로그램들은 CD, DVD, 하드 디스크, 블루레이 디스크, USB, 메모리카드, ROM 등과 같은 비일시적 판독 가능 매체에 저장되어 제공될 수 있다.
또한, 송신 장치 및 수신 장치에 대해 도시한 상술한 블록도에서는 버스(bus)를 미도시하였으나, 송신 장치 및 수신 장치에서 각 구성요소 간의 통신은 버스를 통해 이루어질 수도 있다. 또한, 각 장치에는 상술한 다양한 단계를 수행하는 CPU, 마이크로 프로세서 등과 같은 프로세서가 더 포함될 수도 있다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

Claims (15)

  1. 송신 장치에 있어서,
    패리티 검사 행렬에 기초하여, 입력되는 데이터에 대해 LDPC 부호화를 수행하는 부호화부;
    상기 LDPC 부호화에 의해 생성된 LDPC 코드워드 중에서 패리티 비트들을 인터리빙하는 패리티 인터리버; 및,
    상기 인터리빙된 패리티 비트들 중에서 적어도 일부를 펑처링하는 펑처링부;를 포함하며,
    상기 펑처링부는,
    상기 패리티 검사 행렬을 구성하는 정보어 부분 행렬에서 열의 패턴이 반복되는 간격에 기초하여 상기 패리티 비트들을 그룹핑하고, 펑처링되는 패티비 비트 수 및 상기 그룹핑된 패리티 비트 그룹 중 펑처링되는 패리티 비트 그룹의 위치에 기초하여, 상기 펑처링을 수행하는 것을 특징으로 하는 송신 장치.
  2. 제1항에 있어서,
    상기 펑처링부는,
    기정의된 펑처링 패턴 및 상기 펑처링되는 패리티 비트 수에 기초하여 상기 펑처링되는 패리티 비트 그룹의 위치를 결정하는 것을 특징으로 하는 송신 장치.
  3. 제2항에 있어서,
    상기 펑처링부는,
    상기 펑처링되는 패리티 비트 수를 상기 열의 패턴이 반복되는 간격으로 나눈 값에 기초하여 상기 펑처링되는 패리티 비트 그룹의 개수를 결정하고, 상기 결정된 패리티 그룹의 개수 및 상기 기정의된 펑처링 패턴에 따라 상기 펑처링되는 패리티 비트 그룹의 위치를 결정하는 것을 특징으로 하는 송신 장치.
  4. 제3항에 있어서,
    상기 펑처링부는,
    상기 펑처링되는 패리티 비트 수가 상기 열의 패턴이 반복되는 간격으로 나누어 떨어지는 경우, 나눈 몫을 펑처링되는 패리티 비트 그룹의 개수로 결정하고 상기 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹을 그룹 단위로 펑처링하는 것을 특징으로 하는 송신 장치.
  5. 제3항에 있어서,
    상기 펑처링부는,
    상기 펑처링되는 패리티 비트 수가 상기 열의 패턴이 반복되는 간격으로 나누어 떨어지지 않는 경우, 나눈 몫에 1을 더한 값을 펑처링되는 패리티 비트 그룹의 개수로 결정하고, 상기 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹의 적어도 일부를 펑처링하는 것을 특징으로 하는 송신 장치.
  6. 제5항에 있어서,
    상기 펑처링부는,
    상기 나눈 몫이 0인 경우, 상기 펑처링되는 패리티 비트 수를 상기 열의 패턴이 반복되는 간격으로 나눈 나머지 값만큼의 패리티 비트를 상기 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹에서 펑처링하는 것을 특징으로 하는 송신 장치.
  7. 제5항에 있어서,
    상기 펑처링부는,
    상기 나눈 몫이 1 이상인 경우, 상기 펑처링되는 패리티 비트 수를 상기 열의 패턴이 반복되는 간격으로 나눈 나머지 값만큼의 패리티 비트를 상기 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹 중 마지막 패리티 그룹에서 펑처링하고, 나머지 패리티 비트 그룹을 그룹 단위로 펑처링하는 것을 특징으로 하는 송신 장치.
  8. 제2항에 있어서,
    상기 기정의된 펑처링 패턴은, 하기의 표에 의해 결정되는 것을 특징으로 하는 송신 장치:
    Figure PCTKR2014008675-appb-I000035
    여기에서, πp(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.
  9. 제1항에 있어서,
    상기 열의 패턴이 반복되는 간격은, 360인 것을 특징으로 하는 송신 장치.
  10. 송신 장치의 펑처링 방법에 있어서,
    패리티 검사 행렬에 기초하여, 입력되는 데이터에 대해 LDPC 부호화를 수행하는 단계;
    상기 LDPC 부호화에 의해 생성된 LDPC 코드워드 중에서 패리티 비트들을 인터리빙하는 단계; 및,
    상기 인터리빙된 패리티 비트들 중에서 적어도 일부를 펑처링하는 단계;를 포함하며,
    상기 펑처링하는 단계는,
    상기 패리티 검사 행렬을 구성하는 정보어 부분 행렬에서 열의 패턴이 반복되는 간격에 기초하여 상기 패리티 비트들을 그룹핑하고, 펑처링되는 패티비 비트 수 및 상기 그룹핑된 패리티 비트 그룹 중 펑처링되는 패리티 비트 그룹의 위치에 기초하여, 상기 펑처링을 수행하는 것을 특징으로 하는 펑처링 방법.
  11. 제10항에 있어서,
    상기 펑처링하는 단계는,
    기정의된 펑처링 패턴 및 상기 펑처링되는 패리티 비트 수에 기초하여 상기 펑처링되는 패리티 비트 그룹의 위치를 결정하는 것을 특징으로 하는 펑처링 방법.
  12. 제11항에 있어서,
    상기 펑처링하는 단계는,
    상기 펑처링되는 패리티 비트 수를 상기 열의 패턴이 반복되는 간격으로 나눈 값에 기초하여 상기 펑처링되는 패리티 비트 그룹의 개수를 결정하고, 상기 결정된 패리티 그룹의 개수 및 상기 기정의된 펑처링 패턴에 따라 상기 펑처링되는 패리티 비트 그룹의 위치를 결정하는 것을 특징으로 하는 펑처링 방법.
  13. 제12항에 있어서,
    상기 펑처링하는 단계는,
    상기 펑처링되는 패리티 비트 수가 상기 열의 패턴이 반복되는 간격으로 나누어 떨어지는 경우, 나눈 몫을 펑처링되는 패리티 비트 그룹의 개수로 결정하고 상기 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹을 그룹 단위로 펑처링하는 것을 특징으로 하는 펑처링 방법.
  14. 제12항에 있어서,
    상기 펑처링하는 단계는,
    상기 펑처링되는 패리티 비트 수가 상기 열의 패턴이 반복되는 간격으로 나누어 떨어지지 않는 경우, 나눈 몫에 1을 더한 값을 펑처링되는 패리티 비트 그룹의 개수로 결정하고, 상기 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹의 적어도 일부를 펑처링하는 것을 특징으로 하는 펑처링 방법.
  15. 제14항에 있어서,
    상기 펑처링하는 단계는,
    상기 나눈 몫이 0인 경우, 상기 펑처링되는 패리티 비트 수를 상기 열의 패턴이 반복되는 간격으로 나눈 나머지 값만큼의 패리티 비트를 상기 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹에서 펑처링하는 것을 특징으로 하는 펑처링 방법.
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