JP6229901B2 - データ処理装置、及びデータ処理方法 - Google Patents

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Description

本技術は、データ処理装置、及びデータ処理方法に関し、特に、例えば、LDPC符号を用いたデータ伝送において、良好な通信品質を確保することができるようにするデータ処理装置、及び、データ処理方法に関する。
LDPC(Low Density Parity Check)符号は、高い誤り訂正能力を有し、近年では、例えば、欧州で行われているDVB(Digital Video Broadcasting)-S.2等の衛星ディジタル放送を含む伝送方式に広く採用されている（例えば、非特許文献１を参照）。また、LDPC符号は、DVB-T.2等の次世代の地上ディジタル放送にも採用されている。
LDPC符号は、近年の研究により、ターボ符号等と同様に、符号長を長くしていくにしたがって、シャノン限界に近い性能が得られることがわかりつつある。また、LDPC符号は、最小距離が符号長に比例するという性質があることから、その特徴として、ブロック誤り確率特性がよく、さらに、ターボ符号等の復号特性において観測される、いわゆるエラーフロア現象が殆ど生じないことも利点として挙げられる。
DVB-S.2 : ETSI EN 302 307 V1.2.1 (2009-08)
LDPC符号を採用する、例えば、DVB-S.2や、DVB-T.2，DVB-C.2等では、LDPC符号が、QPSK(Quadrature Phase Shift Keying)等の直交変調（ディジタル変調）のシンボルとされ（シンボル化され）、そのシンボルが、直交変調の信号点にマッピングされて送信される。
以上のようなＤＶＢ−Ｓ．２等の、ＬＤＰＣ符号を用いたデータ伝送については、良好な通信品質を確保することが要請されている。
本技術は、このような状況に鑑みてなされたものであり、ＬＤＰＣ符号を用いたデータ伝送において、良好な通信品質を確保することができるようにするものである。
本技術の第１のデータ処理装置、又は、データ処理方法は、符号長が１６２００ビットであり符号化率が８／１５のＬＤＰＣ符号の検査行列に基づき、ＬＤＰＣ符号化を行う符号化部／ステップと、符号長が１６２００ビットであり符号化率が８／１５のＬＤＰＣ符号の符号ビットを、８ＰＳＫで定める８個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え部／ステップとを備え、前記入れ替え部／ステップは、３個の１６２００／３ビットの記憶容量を有する記憶単位に記憶され、それぞれの前記記憶単位から１ビットずつ読み出された３ビットの符号ビットを、１個のシンボルに割り当てる場合において、前記３ビットの符号ビットの最上位ビットから＃ｉ＋１ビット目を、ビットｂ＃ｉとするとともに、前記１個のシンボルの３ビットのシンボルビットの最上位ビットから＃ｉ＋１ビット目を、ビットｙ＃ｉとして、ビットｂ０を、ビットｙ１に、ビットｂ１を、ビットｙ０に、ビットｂ２を、ビットｙ２に、それぞれ入れ替え、前記ＬＤＰＣ符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表され、前記検査行列初期値テーブルは、前記情報行列部の１の要素の位置を３６０列ごとに表すテーブルであって、
３２ ３８４ ４３０ ５９１ １２９６ １９７６ １９９９ ２１３７ ２１７５ ３６３８ ４２１４ ４３０４ ４４８６ ４６６２ ４９９９ ５１７４ ５７００ ６９６９ ７１１５ ７１３８ ７１８９
１７８８ １８８１ １９１０ ２７２４ ４５０４ ４９２８ ４９７３ ５６１６ ５６８６ ５７１８ ５８４６ ６５２３ ６８９３ ６９９４ ７０７４ ７１００ ７２７７ ７３９９ ７４７６ ７４８０ ７５３７
２７９１ ２８２４ ２９２７ ４１９６ ４２９８ ４８００ ４９４８ ５３６１ ５４０１ ５６８８ ５８１８ ５８６２ ５９６９ ６０２９ ６２４４ ６６４５ ６９６２ ７２０３ ７３０２ ７４５４ ７５３４
５７４ １４６１ １８２６ ２０５６ ２０６９ ２３８７ ２７９４ ３３４９ ３３６６ ４９５１ ５８２６ ５８３４ ５９０３ ６６４０ ６７６２ ６７８６ ６８５９ ７０４３ ７４１８ ７４３１ ７５５４
１４ １７８ ６７５ ８２３ ８９０ ９３０ １２０９ １３１１ ２８９８ ４３３９ ４６００ ５２０３ ６４８５ ６５４９ ６９７０ ７２０８ ７２１８ ７２９８ ７４５４ ７４５７ ７４６２
４０７５ ４１８８ ７３１３ ７５５３
５１４５ ６０１８ ７１４８ ７５０７
３１９８ ４８５８ ６９８３ ７０３３
３１７０ ５１２６ ５６２５ ６９０１
２８３９ ６０９３ ７０７１ ７４５０
１１ ３７３５ ５４１３
２４９７ ５４００ ７２３８
２０６７ ５１７２ ５７１４
１８８９ ７１７３ ７３２９
１７９５ ２７７３ ３４９９
２６９５ ２９４４ ６７３５
３２２１ ４６２５ ５８９７
１６９０ ６１２２ ６８１６
５０１３ ６８３９ ７３５８
１６０１ ６８４９ ７４１５
２１８０ ７３８９ ７５４３
２１２１ ６８３８ ７０５４
１９４８ ３１０９ ５０４６
２７２ １０１５ ７４６４
であるデータ処理装置、又は、データ処理方法である。
本技術の第１のデータ処理装置、及び、データ処理方法においては、符号長が１６２００ビットであり符号化率が８／１５のＬＤＰＣ符号の検査行列に基づき、ＬＤＰＣ符号化が行われ、符号長が１６２００ビットであり符号化率が８／１５のＬＤＰＣ符号の符号ビットが、８ＰＳＫで定める８個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替えられる。入れ替えでは、３個の１６２００／３ビットの記憶容量を有する記憶単位に記憶され、それぞれの前記記憶単位から１ビットずつ読み出された３ビットの符号ビットを、１個のシンボルに割り当てる場合において、前記３ビットの符号ビットの最上位ビットから＃ｉ＋１ビット目を、ビットｂ＃ｉとするとともに、前記１個のシンボルの３ビットのシンボルビットの最上位ビットから＃ｉ＋１ビット目を、ビットｙ＃ｉとして、ビットｂ０が、ビットｙ１に、ビットｂ１が、ビットｙ０に、ビットｂ２が、ビットｙ２に、それぞれ入れ替えられる。前記ＬＤＰＣ符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表され、前記検査行列初期値テーブルは、前記情報行列部の１の要素の位置を３６０列ごとに表すテーブルであって、
３２ ３８４ ４３０ ５９１ １２９６ １９７６ １９９９ ２１３７ ２１７５ ３６３８ ４２１４ ４３０４ ４４８６ ４６６２ ４９９９ ５１７４ ５７００ ６９６９ ７１１５ ７１３８ ７１８９
１７８８ １８８１ １９１０ ２７２４ ４５０４ ４９２８ ４９７３ ５６１６ ５６８６ ５７１８ ５８４６ ６５２３ ６８９３ ６９９４ ７０７４ ７１００ ７２７７ ７３９９ ７４７６ ７４８０ ７５３７
２７９１ ２８２４ ２９２７ ４１９６ ４２９８ ４８００ ４９４８ ５３６１ ５４０１ ５６８８ ５８１８ ５８６２ ５９６９ ６０２９ ６２４４ ６６４５ ６９６２ ７２０３ ７３０２ ７４５４ ７５３４
５７４ １４６１ １８２６ ２０５６ ２０６９ ２３８７ ２７９４ ３３４９ ３３６６ ４９５１ ５８２６ ５８３４ ５９０３ ６６４０ ６７６２ ６７８６ ６８５９ ７０４３ ７４１８ ７４３１ ７５５４
１４ １７８ ６７５ ８２３ ８９０ ９３０ １２０９ １３１１ ２８９８ ４３３９ ４６００ ５２０３ ６４８５ ６５４９ ６９７０ ７２０８ ７２１８ ７２９８ ７４５４ ７４５７ ７４６２
４０７５ ４１８８ ７３１３ ７５５３
５１４５ ６０１８ ７１４８ ７５０７
３１９８ ４８５８ ６９８３ ７０３３
３１７０ ５１２６ ５６２５ ６９０１
２８３９ ６０９３ ７０７１ ７４５０
１１ ３７３５ ５４１３
２４９７ ５４００ ７２３８
２０６７ ５１７２ ５７１４
１８８９ ７１７３ ７３２９
１７９５ ２７７３ ３４９９
２６９５ ２９４４ ６７３５
３２２１ ４６２５ ５８９７
１６９０ ６１２２ ６８１６
５０１３ ６８３９ ７３５８
１６０１ ６８４９ ７４１５
２１８０ ７３８９ ７５４３
２１２１ ６８３８ ７０５４
１９４８ ３１０９ ５０４６
２７２ １０１５ ７４６４
になっている。
本技術の第２のデータ処理装置、又は、データ処理方法は、符号長が１６２００ビットであり符号化率が８／１５のＬＤＰＣ符号の検査行列に基づき、ＬＤＰＣ符号化を行う符号化部／ステップと、符号長が１６２００ビットであり符号化率が８／１５のＬＤＰＣ符号の符号ビットを、１６ＡＰＳＫで定める１６個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え部／ステップを備え、前記入れ替え部／ステップは、４個の１６２００／４ビットの記憶容量を有する記憶単位に記憶され、それぞれの前記記憶単位から１ビットずつ読み出された４ビットの符号ビットを、１個のシンボルに割り当てる場合において、前記４ビットの符号ビットの最上位ビットから＃ｉ＋１ビット目を、ビットｂ＃ｉとするとともに、前記１個のシンボルの４ビットのシンボルビットの最上位ビットから＃ｉ＋１ビット目を、ビットｙ＃ｉとして、ビットｂ０を、ビットｙ２に、ビットｂ１を、ビットｙ１に、ビットｂ２を、ビットｙ０に、ビットｂ３を、ビットｙ３に、それぞれ入れ替え、前記ＬＤＰＣ符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表され、前記検査行列初期値テーブルは、前記情報行列部の１の要素の位置を３６０列ごとに表すテーブルであって、
３２ ３８４ ４３０ ５９１ １２９６ １９７６ １９９９ ２１３７ ２１７５ ３６３８ ４２１４ ４３０４ ４４８６ ４６６２ ４９９９ ５１７４ ５７００ ６９６９ ７１１５ ７１３８ ７１８９
１７８８ １８８１ １９１０ ２７２４ ４５０４ ４９２８ ４９７３ ５６１６ ５６８６ ５７１８ ５８４６ ６５２３ ６８９３ ６９９４ ７０７４ ７１００ ７２７７ ７３９９ ７４７６ ７４８０ ７５３７
２７９１ ２８２４ ２９２７ ４１９６ ４２９８ ４８００ ４９４８ ５３６１ ５４０１ ５６８８ ５８１８ ５８６２ ５９６９ ６０２９ ６２４４ ６６４５ ６９６２ ７２０３ ７３０２ ７４５４ ７５３４
５７４ １４６１ １８２６ ２０５６ ２０６９ ２３８７ ２７９４ ３３４９ ３３６６ ４９５１ ５８２６ ５８３４ ５９０３ ６６４０ ６７６２ ６７８６ ６８５９ ７０４３ ７４１８ ７４３１ ７５５４
１４ １７８ ６７５ ８２３ ８９０ ９３０ １２０９ １３１１ ２８９８ ４３３９ ４６００ ５２０３ ６４８５ ６５４９ ６９７０ ７２０８ ７２１８ ７２９８ ７４５４ ７４５７ ７４６２
４０７５ ４１８８ ７３１３ ７５５３
５１４５ ６０１８ ７１４８ ７５０７
３１９８ ４８５８ ６９８３ ７０３３
３１７０ ５１２６ ５６２５ ６９０１
２８３９ ６０９３ ７０７１ ７４５０
１１ ３７３５ ５４１３
２４９７ ５４００ ７２３８
２０６７ ５１７２ ５７１４
１８８９ ７１７３ ７３２９
１７９５ ２７７３ ３４９９
２６９５ ２９４４ ６７３５
３２２１ ４６２５ ５８９７
１６９０ ６１２２ ６８１６
５０１３ ６８３９ ７３５８
１６０１ ６８４９ ７４１５
２１８０ ７３８９ ７５４３
２１２１ ６８３８ ７０５４
１９４８ ３１０９ ５０４６
２７２ １０１５ ７４６４
であるデータ処理装置、又は、データ処理方法である。
本技術の第２のデータ処理装置、及び、データ処理方法においては、符号長が１６２００ビットであり符号化率が８／１５のＬＤＰＣ符号の検査行列に基づき、ＬＤＰＣ符号化が行われ、符号長が１６２００ビットであり符号化率が８／１５のＬＤＰＣ符号の符号ビットが、１６ＡＰＳＫで定める１６個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替えられる。入れ替えでは、４個の１６２００／４ビットの記憶容量を有する記憶単位に記憶され、それぞれの前記記憶単位から１ビットずつ読み出された４ビットの符号ビットを、１個のシンボルに割り当てる場合において、前記４ビットの符号ビットの最上位ビットから＃ｉ＋１ビット目を、ビットｂ＃ｉとするとともに、前記１個のシンボルの４ビットのシンボルビットの最上位ビットから＃ｉ＋１ビット目を、ビットｙ＃ｉとして、ビットｂ０が、ビットｙ２に、ビットｂ１が、ビットｙ１に、ビットｂ２が、ビットｙ０に、ビットｂ３が、ビットｙ３に、それぞれ入れ替えられる。前記ＬＤＰＣ符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表され、前記検査行列初期値テーブルは、前記情報行列部の１の要素の位置を３６０列ごとに表すテーブルであって、
３２ ３８４ ４３０ ５９１ １２９６ １９７６ １９９９ ２１３７ ２１７５ ３６３８ ４２１４ ４３０４ ４４８６ ４６６２ ４９９９ ５１７４ ５７００ ６９６９ ７１１５ ７１３８ ７１８９
１７８８ １８８１ １９１０ ２７２４ ４５０４ ４９２８ ４９７３ ５６１６ ５６８６ ５７１８ ５８４６ ６５２３ ６８９３ ６９９４ ７０７４ ７１００ ７２７７ ７３９９ ７４７６ ７４８０ ７５３７
２７９１ ２８２４ ２９２７ ４１９６ ４２９８ ４８００ ４９４８ ５３６１ ５４０１ ５６８８ ５８１８ ５８６２ ５９６９ ６０２９ ６２４４ ６６４５ ６９６２ ７２０３ ７３０２ ７４５４ ７５３４
５７４ １４６１ １８２６ ２０５６ ２０６９ ２３８７ ２７９４ ３３４９ ３３６６ ４９５１ ５８２６ ５８３４ ５９０３ ６６４０ ６７６２ ６７８６ ６８５９ ７０４３ ７４１８ ７４３１ ７５５４
１４ １７８ ６７５ ８２３ ８９０ ９３０ １２０９ １３１１ ２８９８ ４３３９ ４６００ ５２０３ ６４８５ ６５４９ ６９７０ ７２０８ ７２１８ ７２９８ ７４５４ ７４５７ ７４６２
４０７５ ４１８８ ７３１３ ７５５３
５１４５ ６０１８ ７１４８ ７５０７
３１９８ ４８５８ ６９８３ ７０３３
３１７０ ５１２６ ５６２５ ６９０１
２８３９ ６０９３ ７０７１ ７４５０
１１ ３７３５ ５４１３
２４９７ ５４００ ７２３８
２０６７ ５１７２ ５７１４
１８８９ ７１７３ ７３２９
１７９５ ２７７３ ３４９９
２６９５ ２９４４ ６７３５
３２２１ ４６２５ ５８９７
１６９０ ６１２２ ６８１６
５０１３ ６８３９ ７３５８
１６０１ ６８４９ ７４１５
２１８０ ７３８９ ７５４３
２１２１ ６８３８ ７０５４
１９４８ ３１０９ ５０４６
２７２ １０１５ ７４６４
になっている。
なお、データ処理装置は、独立した装置であっても良いし、１個の装置を構成している内部ブロックであっても良い。
本技術によれば、ＬＤＰＣ符号を用いたデータ伝送において、良好な通信品質を確保することができる。
なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。
ＬＤＰＣ符号の検査行列Ｈを説明する図である。 ＬＤＰＣ符号の復号手順を説明するフローチャートである。 ＬＤＰＣ符号の検査行列の例を示す図である。 検査行列のタナーグラフを示す図である。 バリアブルノードを示す図である。 チェックノードを示す図である。 本技術を適用した伝送システムの一実施の形態の構成例を示す図である。 送信装置１１の構成例を示すブロック図である。 ビットインターリーバ１１６の構成例を示すブロック図である。 検査行列を示す図である。 パリティ行列を示す図である。 DVB-S.2の規格に規定されているLDPC符号の検査行列を説明する図である。 DVB-S.2の規格に規定されているLDPC符号の検査行列を説明する図である。 16QAMの信号点配置を示す図である。 64QAMの信号点配置を示す図である。 64QAMの信号点配置を示す図である。 64QAMの信号点配置を示す図である。 DVB-S.2の規格に規定されている信号点配置を示す図である。 DVB-S.2の規格に規定されている信号点配置を示す図である。 DVB-S.2の規格に規定されている信号点配置を示す図である。 DVB-S.2の規格に規定されている信号点配置を示す図である。 デマルチプレクサ２５の処理を説明する図である。 デマルチプレクサ２５の処理を説明する図である。 LDPC符号の復号についてのタナーグラフを示す図である。 階段構造になっているパリティ行列HTと、そのパリティ行列HTに対応するタナーグラフを示す図である。 パリティインターリーブ後のLDPC符号に対応する検査行列Hのパリティ行列HTを示す図である。 変換検査行列を示す図である。 カラムツイストインターリーバ２４の処理を説明する図である。 カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを示す図である。 カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを示す図である。 ビットインターリーバ１１６、及び、マッパ１１７で行われる処理を説明するフローチャートである。 シミュレーションで採用した通信路のモデルを示す図である。 シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示す図である。 シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示す図である。 LDPCエンコーダ１１５の構成例を示すブロック図である。 LDPCエンコーダ１１５の処理を説明するフローチャートである。 符号化率1/4、符号長16200の検査行列初期値テーブルの例を示す図である。 検査行列初期値テーブルから検査行列Hを求める方法を説明する図である。 r=7/15のSx用16k符号の検査行列初期値テーブルを示す図である。 r=8/15のSx用16k符号の検査行列初期値テーブルを示す図である。 列重みが3で、行重みが6であるというデグリーシーケンスのアンサンブルのタナーグラフの例を示す図である。 マルチエッジタイプのアンサンブルのタナーグラフの例を示す図である。 Sx用16k符号の検査行列の最小サイクル長と性能閾値とを示す図である。 Sx用16k符号の検査行列を説明する図である。 Sx用16k符号の検査行列を説明する図である。 現行方式の入れ替え処理を説明する図である。 現行方式の入れ替え処理を説明する図である。 Sx用16k符号を用いたデータ伝送において、変調方式が8PSKで、倍数bが1である場合のSx用入れ替え方式による入れ替え処理の第１の例を示す図である。 Sx用16k符号を用いたデータ伝送において、変調方式が8PSKで、倍数bが1である場合のSx用入れ替え方式による入れ替え処理の第２の例を示す図である。 BER/FERを計測するシミュレーションのシミュレーション結果を示す図である。 BER/FERを計測するシミュレーションのシミュレーション結果を示す図である。 シミュレーションに用いた伝送システムの伝送システムモデルを示すブロック図である。 Sx用16k符号を用いたデータ伝送において、変調方式が16APSKで、倍数bが1である場合のSx用入れ替え方式による入れ替え処理の第１の例を示す図である。 Sx用16k符号を用いたデータ伝送において、変調方式が16APSKで、倍数bが1である場合のSx用入れ替え方式による入れ替え処理の第２の例を示す図である。 Sx用16k符号を用いたデータ伝送において、変調方式が16APSKで、倍数bが1である場合のSx用入れ替え方式による入れ替え処理の第３の例を示す図である。 Sx用16k符号を用いたデータ伝送において、変調方式が16APSKで、倍数bが1である場合のSx用入れ替え方式による入れ替え処理の第４の例を示す図である。 Sx用16k符号を用いたデータ伝送において、変調方式が16APSKで、倍数bが1である場合のSx用入れ替え方式による入れ替え処理の第５の例を示す図である。 Sx用16k符号を用いたデータ伝送において、変調方式が16APSKで、倍数bが1である場合のSx用入れ替え方式による入れ替え処理の第６の例を示す図である。 Sx用16k符号を用いたデータ伝送において、変調方式が16APSKで、倍数bが1である場合のSx用入れ替え方式による入れ替え処理の第７の例を示す図である。 Sx用16k符号を用いたデータ伝送において、変調方式が16APSKで、倍数bが1である場合のSx用入れ替え方式による入れ替え処理の第８の例を示す図である。 BER/FERを計測するシミュレーションのシミュレーション結果を示す図である。 BER/FERを計測するシミュレーションのシミュレーション結果を示す図である。 変調方式として、16APSKを採用する場合の、16APSKの信号点の配置と、半径比γとの例を示す図である。 変調方式として、16APSKを採用する場合の、16APSKの信号点の配置と、半径比γとの例を示す図である。 受信装置１２の構成例を示すブロック図である。 ビットデインターリーバ１６５の構成例を示すブロック図である。 デマッパ１６４、ビットデインターリーバ１６５、及び、LDPCデコーダ１６６が行う処理を説明するフローチャートである。 LDPC符号の検査行列の例を示す図である。 検査行列に行置換と列置換を施した行列（変換検査行列）を示す図である。 ５×５単位に分割した変換検査行列を示す図である。 ノード演算をP個まとめて行う復号装置の構成例を示すブロック図である。 LDPCデコーダ１６６の構成例を示すブロック図である。 ビットデインターリーバ１６５を構成するマルチプレクサ５４の処理を説明する図である。 カラムツイストデインターリーバ５５の処理を説明する図である。 ビットデインターリーバ１６５の他の構成例を示すブロック図である。 受信装置１２を適用可能な受信システムの第１の構成例を示すブロック図である。 受信装置１２を適用可能な受信システムの第２の構成例を示すブロック図である。 受信装置１２を適用可能な受信システムの第３の構成例を示すブロック図である。 本技術を適用したコンピュータの一実施の形態の構成例を示すブロック図である。
以下、本技術の実施の形態について説明するが、その前に、LDPC符号について説明する。
＜LDPC符号＞
なお、LDPC符号は、線形符号であり、必ずしも２元である必要はないが、ここでは、２元であるものとして説明する。
LDPC符号は、そのLDPC符号を定義する検査行列(parity check matrix)が疎なものであることを最大の特徴とする。ここで、疎な行列とは、行列の要素の"1"の個数が非常に少ない行列（ほとんどの要素が0の行列）である。
図１は、LDPC符号の検査行列Hの例を示す図である。
図１の検査行列Hでは、各列の重み（列重み）（"1"の数）(weight)が"3"であり、且つ、各行の重み（行重み）が"6"になっている。
LDPC符号による符号化（LDPC符号化）では、例えば、検査行列Hに基づいて生成行列Gを生成し、この生成行列Gを２元の情報ビットに対して乗算することで、符号語（LDPC符号）が生成される。
具体的には、LDPC符号化を行う符号化装置は、まず、検査行列Hの転置行列HTとの間に、式GHT=0が成立する生成行列Gを算出する。ここで、生成行列Gが、K×N行列である場合には、符号化装置は、生成行列Gに対してKビットからなる情報ビットのビット列（ベクトルｕ）を乗算し、Nビットからなる符号語c(=uG)を生成する。この符号化装置によって生成された符号語（LDPC符号）は、所定の通信路を介して受信側において受信される。
LDPC符号の復号は、Gallagerが確率復号(Probabilistic Decoding)と称して提案したアルゴリズムであって、バリアブルノード（variable node（メッセージノード(message node)とも呼ばれる）)と、チェックノード(check node)とからなる、いわゆるタナーグラフ(Tanner graph)上での確率伝播(belief propagation)によるメッセージ・パッシング・アルゴリズムによって行うことが可能である。ここで、以下、適宜、バリアブルノードとチェックノードを、単に、ノードともいう。
図２は、LDPC符号の復号の手順を示すフローチャートである。
なお、以下、適宜、受信側で受信したLDPC符号（１符号語）のi番目の符号ビットの、値の"0"らしさを対数尤度比(log likelihood ratio)で表現した実数値（受信LLR）を、受信値u0iともいう。また、チェックノードから出力されるメッセージをujとし、バリアブルノードから出力されるメッセージをviとする。
まず、LDPC符号の復号においては、図２に示すように、ステップＳ１１において、LDPC符号が受信され、メッセージ（チェックノードメッセージ）ujが"0"に初期化されるとともに、繰り返し処理のカウンタとしての整数をとる変数kが"0"に初期化され、ステップＳ１２に進む。ステップＳ１２において、LDPC符号を受信して得られる受信値u0iに基づいて、式（１）に示す演算（バリアブルノード演算）を行うことによってメッセージ（バリアブルノードメッセージ）viが求められ、さらに、このメッセージviに基づいて、式（２）に示す演算（チェックノード演算）を行うことによってメッセージujが求められる。
Figure 0006229901
 ・・・（１）
Figure 0006229901
 ・・・（２）
ここで、式（１）と式（２）におけるdvとdcは、それぞれ、検査行列Hの縦方向（列）と横方向（行）の"1"の個数を示す任意に選択可能とされるパラメータである。例えば、図１に示したような列重みが3で、行重みが6の検査行列Hに対するLDPC符号（(3,6)LDPC符号）の場合には、dv=3，dc=6となる。
なお、式（１）のバリアブルノード演算、及び（２）のチェックノード演算においては、それぞれ、メッセージを出力しようとする枝(edge)（バリアブルノードとチェックノードとを結ぶ線）から入力されたメッセージを、演算の対象としないことから、演算の範囲が、１ないしdv-1又は１ないしdc-1となっている。また、式（２）のチェックノード演算は、実際には、２入力v1，v2に対する１出力で定義される式（３）に示す関数R(v1,v2)のテーブルを予め作成しておき、これを式（４）に示すように連続的（再帰的）に用いることによって行われる。
Figure 0006229901
 ・・・（３）
Figure 0006229901
 ・・・（４）
ステップＳ１２では、さらに、変数kが"1"だけインクリメントされ、ステップＳ１３に進む。ステップＳ１３では、変数kが所定の繰り返し復号回数Cよりも大きいか否かが判定される。ステップＳ１３において、変数kがCよりも大きくないと判定された場合、ステップＳ１２に戻り、以下、同様の処理が繰り返される。
また、ステップＳ１３において、変数kがCよりも大きいと判定された場合、ステップＳ１４に進み、式（５）に示す演算を行うことによって最終的に出力する復号結果としてのメッセージviが求められて出力され、LDPC符号の復号処理が終了する。
Figure 0006229901
 ・・・（５）
ここで、式（５）の演算は、式（１）のバリアブルノード演算とは異なり、バリアブルノードに接続している全ての枝からのメッセージujを用いて行われる。
図３は、(3,6)LDPC符号（符号化率1/2、符号長12）の検査行列Hの例を示す図である。
図３の検査行列Hでは、図１と同様に、列の重みが３に、行の重みが６に、それぞれなっている。
図４は、図３の検査行列Hのタナーグラフを示す図である。
ここで、図４において、プラス"+"で表わされるのが、チェックノードであり、イコール"="で表わされるのが、バリアブルノードである。チェックノードとバリアブルノードは、それぞれ、検査行列Hの行と列に対応する。チェックノードとバリアブルノードとの間の結線は、枝(edge)であり、検査行列の要素の"1"に相当する。
すなわち、検査行列の第ｊ行第ｉ列の要素が１である場合には、図４において、上からｉ番目のバリアブルノード（"="のノード）と、上からｊ番目のチェックノード（"+"のノード）とが、枝により接続される。枝は、バリアブルノードに対応する符号ビットが、チェックノードに対応する拘束条件を持つことを表す。
LDPC符号の復号方法であるサムプロダクトアルゴリズム(Sum Product Algorithm)では、バリアブルノード演算とチェックノード演算とが繰り返し行われる。
図５は、バリアブルノードで行われるバリアブルノード演算を示す図である。
バリアブルノードでは、計算しようとしている枝に対応するメッセージviは、バリアブルノードに繋がっている残りの枝からのメッセージu1およびu2と、受信値u0iを用いた式（１）のバリアブルノード演算により求められる。他の枝に対応するメッセージも同様に求められる。
図６は、チェックノードで行われるチェックノード演算を示す図である。
ここで、式（２）のチェックノード演算は、式a×b=exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)の関係を用いて、式（６）に書き直すことができる。但し、sign(x)は、x≧0のとき1であり、x＜0のとき-1である。
Figure 0006229901
・・・（６）
x≧0において、関数φ(x)を、式φ(x)=ln(tanh(x/2))と定義すると、式φ-1(x)=2tanh-1(e-x)が成り立つから、式（６）は、式（７）に変形することができる。
Figure 0006229901
 ・・・（７）
チェックノードでは、式（２）のチェックノード演算が、式（７）に従って行われる。
すなわち、チェックノードでは、図６のように、計算しようとしている枝に対応するメッセージujは、チェックノードに繋がっている残りの枝からのメッセージv1,v2,v3,v4,v5を用いた式（７）のチェックノード演算によって求められる。他の枝に対応するメッセージも同様に求められる。
なお、式（７）の関数φ(x)は、式φ(x)=ln((ex+1)/(ex-1))で表すことができ、x＞0において、φ(x)=φ-1(x)である。関数φ(x)およびφ-1(x)をハードウェアに実装する際には、LUT(Look Up Table)を用いて実装される場合があるが、両者共に同一のLUTとなる。
＜本技術を適用した伝送システムの構成例＞
図７は、本技術を適用した伝送システム（システムとは、複数の装置が論理的に集合した物をいい、各構成の装置が同一筐体中にあるか否かは、問わない）の一実施の形態の構成例を示す図である。
図７において、伝送システムは、送信装置１１と受信装置１２とから構成される。
送信装置１１は、例えば、テレビジョン放送の番組等の送信（放送）（伝送）を行う。すなわち、送信装置１１は、例えば、番組としての画像データや音声データ等の、送信の対象である対象データをLDPC符号に符号化し、例えば、衛星回線や、地上波、ケーブル（有線回線）等の通信路１３を介して送信する。
受信装置１２は、送信装置１１から通信路１３を介して送信されてくるLDPC符号を受信し、対象データに復号して出力する。
ここで、図７の伝送システムで使用されるLDPC符号は、AWGN(Additive White Gaussian Noise)通信路で極めて高い能力を発揮することが知られている。
一方、通信路１３では、バースト(burst)誤りやイレージャ(erasure)を発生することがある。例えば、特に、通信路１３が地上波である場合、OFDM(Orthogonal Frequency Division Multiplexing)システムでは、D/U(Desired to Undesired Ratio)が0dB(Undesired=echoのパワーがDesired=メインパスのパワーと等しい)のマルチパス環境において、エコー(echo)（メインパス以外のパス）の遅延(delay)に応じて、特定のシンボルのパワーが0になってしまう(erasure)ことがある。
また、フラッタ(flutter)(遅延が0でドップラ(dopper)周波数の掛かったechoが加算される通信路)でも、D/Uが0dBである場合には、ドップラ周波数によって、特定の時刻のOFDMのシンボル全体のパワーが0になる(erasure)場合が生じる。
さらに、受信装置１２側の、送信装置１１からの信号を受信するアンテナ等の受信部（図示せず）から受信装置１２までの配線の状況や、受信装置１２の電源の不安定性により、バースト誤りが発生することがある。
一方、LDPC符号の復号においては、検査行列Hの列、ひいては、LDPC符号の符号ビットに対応するバリアブルノードにおいて、前述の図５に示したように、LDPC符号の符号ビット（の受信値u0i）の加算を伴う式（１）のバリアブルノード演算が行われるため、そのバリアブルノード演算に用いられる符号ビットにエラーが生じると、求められるメッセージの精度が低下する。
そして、LDPC符号の復号では、チェックノードにおいて、そのチェックノードに繋がっているバリアブルノードで求められるメッセージを用いて、式（７）のチェックノード演算が行われるため、繋がっている複数のバリアブルノード（に対応するLDPC符号の符号ビット）が同時にエラー（イレージャを含む）となるチェックノードの数が多くなると、復号の性能が劣化する。
すなわち、例えば、チェックノードは、そのチェックノードに繋がっているバリアブルノードの２個以上が同時にイレージャになると、全バリアブルノードに、値が0である確率と1である確率とが等確率のメッセージを戻す。この場合、等確率のメッセージを戻すチェックノードは、１回の復号処理（１セットのバリアブルノード演算及びチェックノード演算）に寄与しないこととなり、その結果、復号処理の繰り返し回数を多く必要とすることになって、復号の性能が劣化し、さらに、LDPC符号の復号を行う受信装置１２の消費電力が増大する。
そこで、図７の伝送システムでは、AWGN通信路（AWGNチャネル）での性能を維持しつつ、バースト誤りやイレージャへの耐性を向上させることが可能になっている。
＜送信装置１１の構成例＞
図８は、図７の送信装置１１の構成例を示すブロック図である。
送信装置１１では、対象データとしての１以上のインプットストリーム(Input Streams)が、モードアダプテーション／マルチプレクサ(Mode Adaptation/Multiplexer)１１１に供給される。
モードアダプテーション／マルチプレクサ１１１は、モード選択、及び、そこに供給される１以上のインプットストリームの多重化等の処理を必要に応じて行い、その結果得られるデータを、パダー(padder)１１２に供給する。
パダー１１２は、モードアダプテーション／マルチプレクサ１１１からのデータに対して、必要なゼロ詰め（Nullの挿入）を行い、その結果得られるデータを、BBスクランブラ(BB Scrambler)１１３に供給する。
BBスクランブラ１１３は、パダー１１２からのデータに、BBスクランブル(Base-Band Scrambling)を施し、その結果得られるデータを、BCHエンコーダ(BCH encoder)１１４に供給する。
BCHエンコーダ１１４は、BBスクランブラ１１３からのデータをBCH符号化し、その結果得られるデータを、LDPC符号化の対象であるLDPC対象データとして、LDPCエンコーダ(LDPC encoder)１１５に供給する。
LDPCエンコーダ１１５は、BCHエンコーダ１１４からのLDPC対象データについて、LDPC符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったLDPC符号化を行い、LDPC対象データを情報ビットとするLDPC符号を出力する。
すなわち、LDPCエンコーダ１１５は、LDPC対象データを、例えば、DVB-S.2や、DVB-T.2，DVB-C.2等の所定の規格に規定されている（検査行列に対応する）LDPC符号や、あらかじめ定められた（検査行列に対応する）LDPC符号等に符号化するLDPC符号化を行い、その結果得られるLDPC符号を出力する。
ここで、DVB-S.2や、DVB-T.2，DVB-C.2の規格に規定されているLDPC符号は、IRA(Irregular Repeat Accumulate)符号であり、そのLDPC符号の検査行列におけるパリティ行列は、階段構造になっている。パリティ行列、及び、階段構造については、後述する。また、IRA符号については、例えば、"Irregular Repeat-Accumulate Codes," H. Jin, A. Khandekar, and R. J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp. 1-8, Sept. 2000に記載されている。
LDPCエンコーダ１１５が出力するLDPC符号は、ビットインターリーバ(Bit Interleaver)１１６に供給される。
ビットインターリーバ１１６は、LDPCエンコーダ１１５からのLDPC符号について、後述するビットインターリーブを行い、そのビットインターリーブ後のLDPC符号を、マッパ(Mapper)１１７に供給する。
マッパ１１７は、ビットインターリーバ１１６からのLDPC符号を、そのLDPC符号の１ビット以上の符号ビットの単位（シンボル単位）で、直交変調の１つのシンボルを表す信号点にマッピングして直交変調（多値変調）を行う。
すなわち、マッパ１１７は、ビットインターリーバ１１６からのLDPC符号を、搬送波と同相のI成分を表すI軸と、搬送波と直交するQ成分を表すQ軸とで規定されるIQ平面（IQコンスタレーション）上の、LDPC符号の直交変調を行う変調方式で定める信号点にマッピングして直交変調を行う。
ここで、マッパ１１７で行われる直交変調の変調方式としては、例えば、DVB-S.2や、DVB-T.2、DVB-C.2の規格等に規定されている変調方式、その他の変調方式、すなわち、例えば、BPSK(Binary Phase Shift Keying)や、QPSK(Quadrature Phase Shift Keying)，8PSK(Phase-Shift Keying)，16APSK(Amplitude Phase-Shift Keying)，32APSK，16QAM(Quadrature Amplitude Modulation)，64QAM，256QAM，1024QAM，4096QAM，4PAM(Pulse Amplitude Modulation)等がある。マッパ１１７において、いずれの変調方式による直交変調が行われるかは、例えば、送信装置１１のオペレータの操作等に従って、あらかじめ設定される。
マッパ１１７での処理により得られるデータ（シンボルを信号点にマッピングしたマッピング結果）は、時間インターリーバ(Time Interleaver)１１８に供給される。
時間インターリーバ１１８は、マッパ１１７からのデータについて、シンボル単位での時間インターリーブ（時間方向のインターリーブ）を行い、その結果得られるデータを、SISO/MISOエンコーダ(SISO/MISO(Single Input Single Output／Multiple Input Single Output) encoder)１１９に供給する。
SISO/MISOエンコーダ１１９は、時間インターリーバ１１８からのデータに、時空間符号化を施し、周波数インターリーバ(Frequency Interleaver)１２０に供給する。
周波数インターリーバ１２０は、SISO/MISOエンコーダ１１９からのデータについて、シンボル単位での周波数インターリーブ（周波数方向のインターリーブ）を行い、フレームビルダ／リソースアロケーション部(Frame Builder & Resource Allocation)１３１に供給する。
一方、BCHエンコーダ１２１には、例えば、BBシグナリング(Base Band Signalling)(BB Header)等の伝送制御用の制御データ（signalling)が供給される。
BCHエンコーダ１２１は、そこに供給される制御データを、BCHエンコーダ１１４と同様にBCH符号化し、その結果得られるデータを、LDPCエンコーダ１２２に供給する。
LDPCエンコーダ１２２は、BCHエンコーダ１２１からのデータを、LDPC対象データとして、LDPCエンコーダ１１５と同様にLDPC符号化し、その結果得られるLDPC符号を、マッパ１２３に供給する。
マッパ１２３は、マッパ１１７と同様に、LDPCエンコーダ１２２からのLDPC符号を、そのLDPC符号の１ビット以上の符号ビットの単位（シンボル単位）で、直交変調の１つのシンボルを表す信号点にマッピングして直交変調を行い、その結果得られるデータを、周波数インターリーバ１２４に供給する。
周波数インターリーバ１２４は、周波数インターリーバ１２０と同様に、マッパ１２３からのデータについて、シンボル単位での周波数インターリーブを行い、フレームビルダ／リソースアロケーション部１３１に供給する。
フレームビルダ／リソースアロケーション部１３１は、周波数インターリーバ１２０、及び、１２４からのデータ（シンボル）の必要な位置に、パイロット(Pilot)のシンボルを挿入し、その結果られるデータ（シンボル）から、所定の数のシンボルで構成されるフレーム（例えば、PL(Physical Layer)フレームや、T2フレーム、C2フレーム等）を構成して、OFDM生成部(OFDM generation)１３２に供給する。
OFDM生成部１３２は、フレームビルダ／リソースアロケーション部１３１からのフレームから、そのフレームに対応するOFDM信号を生成し、通信路１３（図７）を介して送信する。
なお、送信装置１１は、例えば、時間インターリーバ１１８、SISO/MISOエンコーダ１１９、周波数インターリーバ１２０、及び、周波数インターリーバ１２４等の、図８に図示したブロックの一部を設けずに構成することができる。
図９は、図８のビットインターリーバ１１６の構成例を示している。
ビットインターリーバ１１６は、データをインターリーブする機能を有し、パリティインターリーバ(parity interleaver)２３、カラムツイストインターリーバ(column twist interleaver)２４、及びデマルチプレクサ(DEMUX)２５から構成される。なお、ビットインターリーバ１１６は、パリティインターリーバ２３、及び、カラムツイストインターリーバ２４の一方、又は、両方を設けずに構成することができる。
パリティインターリーバ２３は、LDPCエンコーダ１１５からのLDPC符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブを行い、そのパリティインターリーブ後のLDPC符号を、カラムツイストインターリーバ２４に供給する。
カラムツイストインターリーバ２４は、パリティインターリーバ２３からのLDPC符号について、カラムツイストインターリーブを行い、そのカラムツイストインターリーブ後のLDPC符号を、デマルチプレクサ２５に供給する。
すなわち、LDPC符号は、図８のマッパ１１７において、そのLDPC符号の1ビット以上の符号ビットを、直交変調の１つのシンボルを表す信号点にマッピングして送信される。
カラムツイストインターリーバ２４では、LDPCエンコーダ１１５で用いられる検査行列の任意の１行にある1に対応するLDPC符号の複数の符号ビットが、１つのシンボルに含まれないように、パリティインターリーバ２３からのLDPC符号の符号ビットを並び替える並び替え処理として、例えば、後述するようなカラムツイストインターリーブが行われる。
デマルチプレクサ２５は、カラムツイストインターリーバ２４からのLDPC符号について、シンボルとなるLDPC符号の２以上の符号ビットの位置を入れ替える入れ替え処理を行うことで、AWGN等に対する耐性を強化したLDPC符号を得る。そして、デマルチプレクサ２５は、入れ替え処理によって得られる、LDPC符号の２以上の符号ビットを、シンボルとして、マッパ１１７（図８）に供給する。
図１０は、図８のLDPCエンコーダ１１５でLDPC符号化に用いられる検査行列Hを示している。
検査行列Hは、LDGM(Low-Density Generation Matrix)構造になっており、LDPC符号の符号ビットのうちの、情報ビットに対応する部分の情報行列HAと、パリティビットに対応するパリティ行列HTとによって、式H＝[HA｜HT］（情報行列HAの要素を左側の要素とし、パリティ行列HTの要素を右側の要素とする行列）で表すことができる。
ここで、１個のLDPC符号（１符号語）の符号ビットのうちの情報ビットのビット数と、パリティビットのビット数を、それぞれ、情報長Kと、パリティ長Mというとともに、１個のLDPC符号の符号ビットのビット数を、符号長N(=K+M)という。
ある符号長NのLDPC符号についての情報長Kとパリティ長Mは、符号化率によって決まる。また、検査行列Hは、行×列がM×Nの行列となる。そして、情報行列HAは、M×Kの行列となり、パリティ行列HTは、M×Mの行列となる。
図１１は、DVB-S.2，DVB-T.2、及びDVB-C.2の規格に規定されているLDPC符号の検査行列Hのパリティ行列HTを示している。
DVB-T.2等の規格に規定されているLDPC符号の検査行列Hのパリティ行列HTは、図１１に示すように、1の要素が、いわば階段状に並ぶ階段構造の行列(lower bidiagonal matrix)になっている。パリティ行列HTの行重みは、１行目については１で、残りの全ての行については２になっている。また、列重みは、最後の１列については１で、残りの全ての列で２になっている。
以上のように、パリティ行列HTが階段構造になっている検査行列HのLDPC符号は、その検査行列Hを用いて、容易に生成することができる。
すなわち、LDPC符号（１符号語）を、行ベクトルcで表すとともに、その行ベクトルを転置して得られる列ベクトルを、cTと表す。また、LDPC符号である行ベクトルcのうちの、情報ビットの部分を、行ベクトルAで表すとともに、パリティビットの部分を、行ベクトルTで表すこととする。
この場合、行ベクトルcは、情報ビットとしての行ベクトルAと、パリティビットとしての行ベクトルTとによって、式c =[A|T]（行ベクトルAの要素を左側の要素とし、行ベクトルTの要素を右側の要素とする行ベクトル）で表すことができる。
検査行列Hと、LDPC符号としての行ベクトルc=[A|T]とは、式HcT=0を満たす必要があり、かかる式HcT=0を満たす行ベクトルc=[A|T]を構成するパリティビットとしての行ベクトルTは、検査行列H=[HA|HT]のパリティ行列HTが、図１１に示した階段構造になっている場合には、式HcT=0における列ベクトルHcTの１行目の要素から順に、各行の要素を０にしていくようにすることで、逐次的（順番）に求めることができる。
図１２は、DVB-T.2等の規格に規定されているLDPC符号の検査行列Hを説明する図である。
DVB-T.2等の規格に規定されているLDPC符号の検査行列Hの１列目からのKX列については、列重みがXに、その後のK3列については、列重みが３に、その後のM-1列については、列重みが２に、最後の１列については、列重みが１に、それぞれなっている。
ここで、KX+K3+M-1+1は、符号長Nに等しい。
図１３は、DVB-T.2等の規格に規定されているLDPC符号の各符号化率rについての、列数KX，K3、及びM、並びに、列重みXを示す図である。
DVB-T.2等の規格では、64800ビットと16200ビットの符号長NのLDPC符号が規定されている。
そして、符号長Nが64800ビットのLDPC符号については、１１個の符号化率(nominal rate)1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6,8/9、及び9/10が規定されており、符号長Nが16200ビットのLDPC符号については、１０個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6、及び8/9が規定されている。
ここで、以下、64800ビットの符号長Nを、64kビットともいい、16200ビットの符号長Nを、16kビットともいう。
LDPC符号については、検査行列Hの列重みが大の列に対応する符号ビットほど、エラーレートが低い傾向がある。
図１２及び図１３に示した、DVB-T.2等の規格に規定されている検査行列Hでは、先頭側（左側）の列ほど、列重みが大の傾向にあり、したがって、その検査行列Hに対応するLDPC符号については、先頭の符号ビットほど、エラーに強く（エラーに対する耐性があり）、終わりの符号ビットほど、エラーに弱い傾向がある。
図１４は、図８のマッパ１１７で16QAMが行われる場合の、１６個のシンボル（に対応する信号点）のIQ平面上の配置の例を示している。
すなわち、図１４のＡは、DVB-T.2の16QAMのシンボル（に対応する信号点）を示している。
16QAMでは、１シンボルは、４ビットで表され、１６(=24)個のシンボルが存在する。そして、１６個のシンボルは、IQ平面の原点を中心として、I方向×Q方向が４×４の正方形状となるように配置されている。
いま、１シンボルが表すビット列の、最上位ビットからi+1ビット目のビットを、ビットyiと表すこととすると、16QAMの１シンボルが表す４ビットは、最上位ビットから順に、ビットy0,y1,y2,y3と表すことができる。変調方式が16QAMの場合には、LDPC符号の符号ビットの４ビットが、４ビットy0ないしy3のシンボル（シンボル値）に（シンボル化）される。
図１４のＢは、16QAMのシンボルが表す４ビット（以下、シンボルビットともいう）y0ないしy3それぞれについてのビット境界を示している。
ここで、シンボルビットyi（図１４では、i=0,1,2,3）についてのビット境界とは、そのシンボルビットyiが0になっているシンボルと、1になっているシンボルとの境界を意味する。
図１４のＢに示すように、16QAMのシンボルが表す４シンボルビットy0ないしy3のうちの最上位のシンボルビットy0については、IQ平面のQ軸の１箇所だけがビット境界となり、２番目（最上位ビットから２番目）のシンボルビットy1については、IQ平面のI軸の１箇所だけがビット境界となる。
また、３番目のシンボルビットy2については、４×４個のシンボルのうちの、左から１列目と２列目との間、及び３列目と４列目との間の２箇所が、ビット境界となる。
さらに、４番目のシンボルビットy3については、４×４個のシンボルのうちの、上から１行目と２行目との間、及び３行目と４行目との間の２箇所が、ビット境界となる。
シンボルが表すシンボルビットyiは、ビット境界から離れているシンボルが多いほど、誤りにくく（エラー確率が低く）、ビット境界に近いシンボルが多いほど、誤りやすい（エラー確率が高い）。
いま、誤りにくい（エラーに強い）ビットを、「強いビット」というとともに、誤りやすい（エラーに弱い）ビットを、「弱いビット」ということとすると、16QAMのシンボルの４シンボルビットy0ないしy3については、最上位のシンボルビットy0、及び２番目のシンボルビットy1が強いビットになっており、３番目のシンボルビットy2、及び４番目のシンボルビットy3が弱いビットになっている。
図１５ないし図１７は、図８のマッパ１１７で64QAMが行われる場合の、６４個のシンボル（に対応する信号点）のIQ平面上の配置の例、すなわち、DVB-T.2の16QAMのシンボルを示している。
64QAMでは、１シンボルは、６ビットを表し、６４(=26)個のシンボルが存在する。そして、６４個のシンボルは、IQ平面の原点を中心として、I方向×Q方向が８×８の正方形状となるように配置されている。
64QAMの１シンボルのシンボルビットは、最上位ビットから順に、ビットy0,y1,y2,y3,y4,y5と表すことができる。変調方式が64QAMの場合には、LDPC符号の符号ビットの６ビットが、６ビットのシンボルビットy0ないしy5のシンボルにされる。
ここで、図１５は、64QAMのシンボルのシンボルビットy0ないしy5のうちの、最上位のシンボルビットy0と、２番目のシンボルビットy1それぞれについてのビット境界を、図１６は、３番目のシンボルビットy2と、４番目のシンボルビットy3それぞれについてのビット境界を、図１７は、５番目のシンボルビットy4と、６番目のシンボルビットy5それぞれについてのビット境界を、それぞれ示している。
図１５に示すように、最上位のシンボルビットy0と、２番目のシンボルビットy1それぞれについてのビット境界は、１箇所になっている。また、図１６に示すように、３番目のシンボルビットy2と、４番目のシンボルビットy3それぞれについてのビット境界は、２箇所になっており、図１７に示すように、５番目のシンボルビットy4と、６番目のシンボルビットy5それぞれについてのビット境界は、４箇所になっている。
したがって、64QAMのシンボルのシンボルビットy0ないしy5については、最上位シンボルビットy0、及び２番目のシンボルビットy1が、強いビットになっており、３番目のシンボルビットy2、及び４番目のシンボルビットy3が、その次に強いビットになっている。そして、５番目のシンボルビットy4と、６番目のシンボルビットy5は、弱いビットになっている。
図１４、さらには、図１５ないし図１７から、直交変調のシンボルのシンボルビットについては、上位ビットが強いビットとなり、下位ビットが弱いビットになる傾向があることが分かる。
図１８は、通信路１３（図７）として衛星回線を採用し、図８のマッパ１１７でQPSKが行われる場合の、４個のシンボル（に対応する信号点）のIQ平面上の配置の例、すなわち、例えば、DVB-S.2のQPSKの信号点配置を示す図である。
DVB-S.2のQPSKでは、シンボルは、IQ平面上の原点を中心とする半径ρが1の円の円周上の４個の信号点のいずれかにマッピングされる。
図１９は、通信路１３（図７）として衛星回線を採用し、図８のマッパ１１７で8PSKが行われる場合の、８個のシンボルのIQ平面上の配置の例、すなわち、例えば、DVB-S.2の8PSKの信号点配置を示す図である。
DVB-S.2の8PSKでは、シンボルは、IQ平面上の原点を中心とする半径ρが1の円の円周上の８個の信号点のいずれかにマッピングされる。
図２０は、通信路１３（図７）として衛星回線を採用し、図８のマッパ１１７で16APSKが行われる場合の、１６個のシンボルのIQ平面上の配置の例、すなわち、例えば、DVB-S.2の16APSKの信号点配置を示す図である。
図２０のＡは、DVB-S.2の16APSKのコンスタレーションを示している。
DVB-S.2の16APSKでは、シンボルは、IQ平面上の原点を中心とする半径がR1の円の円周上の４個の信号点、及び、半径がR2（＞R1）の円の円周上の１２個の信号点の、合計で１６個の信号点のいずれかにマッピングされる。
図２０のＢは、DVB-S.2の16APSKのコンスタレーションにおける半径R2とR1との比γ＝R2／R1を示している。
DVB-S.2の16APSKのコンスタレーションにおいて、半径R2とR1との比γは、符号化率ごとに異なる。
図２１は、通信路１３（図７）として衛星回線を採用し、図８のマッパ１１７で32APSKが行われる場合の、３２個のシンボルのIQ平面上の配置の例、すなわち、例えば、DVB-S.2の32APSKの信号点配置を示す図である。
図２１のＡは、DVB-S.2の32APSKのコンスタレーションを示している。
DVB-S.2の32APSKでは、シンボルは、IQ平面上の原点を中心とする半径がR1の円の円周上の４個の信号点、半径がR2（＞R1）の円の円周上の１２個の信号点、及び、半径がR3（＞R2）の円の円周上の１６個の信号点の、合計で３２個の信号点のいずれかにマッピングされる。
図２１のＢは、DVB-S.2の32APSKのコンスタレーションにおける半径R2とR1との比γ1＝R2／R1、及び、半径R3とR1との比γ2＝R3／R1を示している。
DVB-S.2の32APSKのコンスタレーションにおいて、半径R2とR1との比γ1、及び、半径R3とR1との比γ2は、符号化率ごとに異なる。
図１８ないし図２１にコンスタレーションを示したDVB-S.2の各直交変調(QPSK，8PSK，16APSK，32APSK)のシンボルのシンボルビットについても、図１４ないし図１７の場合と同様に、強いビットと弱いビットとがある。
ここで、図１２及び図１３で説明したように、LDPCエンコーダ１１５（図８）が出力するLDPC符号については、エラーに強い符号ビットと、エラーに弱い符号ビットがある。
また、図１４ないし図２１で説明したように、マッパ１１７で行われる直交変調のシンボルのシンボルビットについては、強いビットと弱いビットがある。
したがって、LDPC符号の、エラーに弱い符号ビットを、直交変調のシンボルの、弱いシンボルビットに割り当てると、全体として、エラーに対する耐性が低下することがある。
そこで、LDPC符号の、エラーに弱い符号ビットを、直交変調のシンボルの、強いビット（シンボルビット）に割り当てる傾向で、LDPC符号の符号ビットをインターリーブするインターリーバが提案されている。
図９のデマルチプレクサ２５は、そのインターリーバの処理を行うことができる。
図２２は、図９のデマルチプレクサ２５の処理を説明する図である。
すなわち、図２２のＡは、デマルチプレクサ２５の機能的な構成例を示している。
デマルチプレクサ２５は、メモリ３１及び入れ替え部３２から構成される。
メモリ３１には、LDPCエンコーダ１１５からのLDPC符号が供給される。
メモリ３１は、ロウ(row)（横）方向にmbビットを記憶するとともに、カラム(column)（縦）方向にN/(mb)ビットを記憶する記憶容量を有し、そこに供給されるLDPC符号の符号ビットを、カラム方向に書き込み、ロウ方向に読み出して、入れ替え部３２に供給する。
ここで、N（＝情報長K＋パリティ長M）は、上述したように、LDPC符号の符号長を表す。
また、mは、１シンボルとなるLDPC符号の符号ビットのビット数を表し、bは所定の正の整数で、mを整数倍するのに用いられる倍数である。デマルチプレクサ２５は、LDPC符号の符号ビットを所定のビット数mの単位でシンボルとする（シンボル化する）が、倍数bは、デマルチプレクサ２５が、いわば一度のシンボル化によって得るシンボルの個数を表す。
図２２のＡは、変調方式がシンボルを64個の信号点のいずれかにマッピングする64QAM等である場合のデマルチプレクサ２５の構成例を示しており、したがって、１シンボルとなるLDPC符号の符号ビットのビット数mは、６ビットである。
また、図２２のＡでは、倍数bは1になっており、したがって、メモリ３１は、カラム方向×ロウ方向がN/(6×1)×(6×1)ビットの記憶容量を有する。
ここで、メモリ３１の、ロウ方向が1ビットの、カラム方向に延びる記憶領域を、以下、適宜、カラムという。図２２のＡでは、メモリ３１は、６(=6×1)個のカラムから構成される。
デマルチプレクサ２５では、LDPC符号の符号ビットを、メモリ３１を構成するカラムの上から下方向（カラム方向）に書き込むことが、左から右方向のカラムに向かって行われる。
そして、符号ビットの書き込みが、最も右のカラムの一番下まで終了すると、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、６ビット（mbビット）単位で、符号ビットが読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１からの６ビットの符号ビットの位置を入れ替える入れ替え処理を行い、その結果得られる６ビットを、64QAMの１シンボルを表す６シンボルビットy0,y1,y2,y3,y4,y5として出力する。
すなわち、メモリ３１からは、ロウ方向に、mbビット（ここでは、６ビット）の符号ビットが読み出されるが、その、メモリ３１から読み出されるmbビットの符号ビットの、最上位ビットからiビット目を(i=0,1,・・・,mb-1)、ビットbiと表すこととすると、メモリ３１からロウ方向に読み出される６ビットの符号ビットは、最上位ビットから順に、ビットb0,b1,b2,b3,b4,b5と表すことができる。
図１２及び図１３で説明した列重みの関係で、ビットb0の方向にある符号ビットは、エラーに強い符号ビットになっており、ビットb5の方向にある符号ビットは、エラーに弱い符号ビットになっている。
入れ替え部３２では、メモリ３１からの６ビットの符号ビットb0ないしb5のうちの、エラーに弱い符号ビットが、64QAMの１シンボルのシンボルビットy0ないしy5のうちの、強いビットに割り当てられるように、メモリ３１からの６ビットの符号ビットb0ないしb5の位置を入れ替える入れ替え処理を行うことができる。
ここで、メモリ３１からの６ビットの符号ビットb0ないしb5をどのように入れ替えて、64QAMの１シンボルを表す６シンボルビットy0ないしy5のそれぞれに割り当てるかの入れ替え方式としては、各社から、様々な方式が提案されている。
図２２のＢは、第１の入れ替え方式を、図２２のＣは、第２の入れ替え方式を、図２２のＤは、第３の入れ替え方式を、それぞれ示している。
図２２のＢないし図２２のＤにおいて（後述する図２３においても同様）、ビットbiとyjとを結ぶ線分は、符号ビットbiを、シンボルのシンボルビットyjに割り当てる（シンボルビットyjの位置に入れ替える）ことを意味する。
図２２のＢの第１の入れ替え方式としては、３種類の入れ替え方のうちのいずれか１つを採用することが提案されており、図２２のＣの第２の入れ替え方式としては、２種類の入れ替え方のうちのいずれか１つを採用することが提案されている。
図２２のＤの第３の入れ替え方式としては、６種類の入れ替え方を順番に選択して用いることが提案されている。
図２３は、変調方式がシンボルを64個の信号点のいずれかにマッピングする64QAM等であり（したがって、１シンボルにマッピングされるLDPC符号の符号ビットのビット数mは、図２２と同様に６ビットである）、かつ、倍数bが2の場合のデマルチプレクサ２５の構成例と、第４の入れ替え方式を示している。
倍数bが2である場合、メモリ３１は、カラム方向×ロウ方向がN/(6×2)×(6×2)ビットの記憶容量を有し、１２(=6×2)個のカラムから構成される。
図２３のＡは、メモリ３１へのLDPC符号の書き込み順を示している。
デマルチプレクサ２５では、図２２で説明したように、LDPC符号の符号ビットを、メモリ３１を構成するカラムの上から下方向（カラム方向）に書き込むことが、左から右方向のカラムに向かって行われる。
そして、符号ビットの書き込みが、最も右のカラムの一番下まで終了すると（１符号語の書き込みが終了すると）、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、１２ビット（mbビット）単位で、符号ビットが読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１からの１２ビットの符号ビットの位置を、第４の入れ替え方式で入れ替える入れ替え処理を行い、その結果得られる１２ビットを、64QAMの２シンボル（b個のシンボル）を表す１２ビット、つまり、64QAMの１シンボルを表す６シンボルビットy0,y1,y2,y3,y4,y5と、次の１シンボルを表す６シンボルビットy0,y1,y2,y3,y4,y5として出力する。
ここで、図２３のＢは、図２３のＡの入れ替え部３２による入れ替え処理の第４の入れ替え方式を示している。
なお、倍数bが2である場合（3以上である場合も同様）、入れ替え処理では、mbビットの符号ビットが、連続するb個のシンボルのmbビットのシンボルビットに割り当てられる。図２３を含め、以下では、説明の便宜上、連続するb個のシンボルのmbビットのシンボルビットの最上位ビットからi+1ビット目を、ビット（シンボルビット）yiと表す。
どのような符号ビットの入れ替え方が適切であるか、つまり、AWGN通信路等でのエラーレートをより向上させるかは、LDPC符号の符号化率や符号長、変調方式等によって異なる。
＜パリティインターリーブ＞
次に、図２４ないし図２６を参照して、図９のパリティインターリーバ２３によるパリティインターリーブについて説明する。
図２４は、LDPC符号の検査行列のタナーグラフ（の一部）を示している。
チェックノードは、図２４に示すように、そのチェックノードに繋がっているバリアブルノード（に対応する符号ビット）の２個等の複数が同時にイレージャ等のエラーになると、そのチェックノードに繋がっている全バリアブルノードに、値が0である確率と1である確率とが等確率のメッセージを戻す。このため、同一のチェックノードに繋がっている複数のバリアブルノードが同時にイレージャ等になると、復号の性能が劣化する。
ところで、図８のLDPCエンコーダ１１５が出力する、DVB-S.2等の規格に規定されているLDPC符号は、IRA符号であり、検査行列Hのパリティ行列HTは、図１１に示したように、階段構造になっている。
図２５は、階段構造になっているパリティ行列HTと、そのパリティ行列HTに対応するタナーグラフを示している。
すなわち、図２５のＡは、階段構造になっているパリティ行列HTを示しており、図２５のＢは、図２５のＡのパリティ行列HTに対応するタナーグラフを示している。
階段構造になっているパリティ行列HTでは、各行において、１の要素が隣接する（１行目を除く）。このため、パリティ行列HTのタナーグラフにおいて、パリティ行列HTの値が1になっている隣接する２つの要素の列に対応する、隣接する２つのバリアブルノードは、同一のチェックノードに繋がっている。
したがって、バースト誤りやイレージャ等によって、上述の隣接する２つのバリアブルノードに対応するパリティビットが同時にエラーとなると、そのエラーとなった２つのパリティビットに対応する２つのバリアブルノード（パリティビットを用いてメッセージを求めるバリアブルノード）に繋がっているチェックノードは、値が0である確率と1である確率とが等確率のメッセージを、そのチェックノードに繋がっているバリアブルノードに戻すため、復号の性能が劣化する。そして、バースト長（連続してエラーとなるパリティビットのビット数）が大になると、等確率のメッセージを戻すチェックノードが増加し、復号の性能は、さらに劣化する。
そこで、パリティインターリーバ２３（図９）は、上述した復号の性能の劣化を防止するため、LDPCエンコーダ１１５からの、LDPC符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブを行う。
図２６は、図９のパリティインターリーバ２３が行うパリティインターリーブ後のLDPC符号に対応する検査行列Hのパリティ行列HTを示している。
ここで、LDPCエンコーダ１１５が出力する、DVB-S.2等の規格に規定されているLDPC符号に対応する検査行列Hの情報行列HAは、巡回構造になっている。
巡回構造とは、ある列が、他の列をサイクリックシフトしたものと一致している構造をいい、例えば、P列ごとに、そのP列の各行の1の位置が、そのP列の最初の列を、パリティ長Mを除算して得られる値qに比例する値だけ、列方向にサイクリックシフトした位置になっている構造も含まれる。以下、適宜、巡回構造におけるP列を、巡回構造の単位の列数という。
DVB-S.2等の規格に規定されているLDPC符号としては、図１２及び図１３で説明したように、符号長Nが64800ビットと16200ビットとの、２種類のLDPC符号があり、その２種類のLDPC符号のいずれについても、巡回構造の単位の列数Pが、パリティ長Mの約数のうちの、1とMを除く約数の１つである360に規定されている。
また、パリティ長Mは、符号化率によって異なる値qを用いて、式M=q×P=q×360で表される素数以外の値になっている。したがって、値qも、巡回構造の単位の列数Pと同様に、パリティ長Mの約数のうちの、1とMを除く約数の他の１つであり、パリティ長Mを、巡回構造の単位の列数Pで除算することにより得られる（パリティ長Mの約数であるP及びqの積は、パリティ長Mとなる）。
パリティインターリーバ２３は、上述したように、情報長をKとし、また、0以上P未満の整数をxとするとともに、0以上q未満の整数をyとすると、パリティインターリーブとして、NビットのLDPC符号の符号ビットのうちの、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブする。
K+qx+y+1番目の符号ビット、及び、K+Py+x+1番目の符号ビットは、いずれも、K+1番目以降の符号ビットであるから、パリティビットであり、したがって、パリティインターリーブによれば、LDPC符号のパリティビットの位置が移動される。
このようなパリティインターリーブによれば、同一のチェックノードに繋がれるバリアブルノード（に対応するパリティビット）が、巡回構造の単位の列数P、すなわち、ここでは、360ビットだけ離れるので、バースト長が360ビット未満である場合には、同一のチェックノードに繋がっているバリアブルノードの複数が同時にエラーになる事態を避けることができ、その結果、バースト誤りに対する耐性を改善することができる。
なお、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブ後のLDPC符号は、元の検査行列Hの、K+qx+y+1番目の列を、K+Py+x+1番目の列に置換する列置換を行って得られる検査行列（以下、変換検査行列ともいう）のLDPC符号に一致する。
また、変換検査行列のパリティ行列には、図２６に示すように、P列（図２６では、360列）を単位とする擬似巡回構造が現れる。
ここで、擬似巡回構造とは、一部を除く部分が巡回構造になっている構造を意味する。DVB-S.2等の規格に規定されているLDPC符号の検査行列に対して、パリティインターリーブに相当する列置換を施して得られる変換検査行列は、その右隅部分の360行×360列の部分（後述するシフト行列）に、1の要素が１つだけ足らず（0の要素になっており）、その点で、（完全な）巡回構造ではなく、いわば、擬似巡回構造になっている。
なお、図２６の変換検査行列は、元の検査行列Hに対して、パリティインターリーブに相当する列置換の他、変換検査行列が、後述する構成行列で構成されるようにするための行の置換（行置換）も施された行列になっている。
＜カラムツイストインターリーブ＞
次に、図２７ないし図３０を参照して、図９のカラムツイストインターリーバ２４による並び替え処理としてのカラムツイストインターリーブについて説明する。
図８の送信装置１１では、LDPC符号の符号ビットの１ビット以上を、１個のシンボルとして送信する。すなわち、例えば、符号ビットの２ビットを１個のシンボルとする場合には、変調方式として、例えば、QPSKが用いられ、符号ビットの４ビットを１個のシンボルとする場合には、変調方式として、例えば、16APSKや16QAMが用いられる。
符号ビットの２ビット以上を、１個のシンボルとして送信する場合、あるシンボルに、イレージャ等が発生すると、そのシンボルの符号ビットは、すべてエラー（イレージャ）になる。
したがって、復号の性能を向上させるために、同一のチェックノードに繋がっているバリアブルノード（に対応する符号ビット）の複数が同時にイレージャになる確率を低下させるには、１個のシンボルの符号ビットに対応するバリアブルノードが、同一のチェックノードに繋がることを避ける必要がある。
一方、上述したように、LDPCエンコーダ１１５が出力する、DVB-S.2等の規格に規定されているLDPC符号の検査行列Hでは、情報行列HAが巡回構造を有し、パリティ行列HTが階段構造を有している。そして、図２６で説明したように、パリティインターリーブ後のLDPC符号の検査行列である変換検査行列では、パリティ行列にも巡回構造（正確には、上述したように、擬似巡回構造）が現れる。
図２７は、変換検査行列を示している。
すなわち、図２７のＡは、符号長Nが64800ビットで、符号化率(r)が3/4のLDPC符号の検査行列Hの変換検査行列を示している。
図２７のＡでは、変換検査行列において、値が1になっている要素の位置が、点（・）で示されている。
図２７のＢは、図２７のＡの変換検査行列のLDPC符号、つまり、パリティインターリーブ後のLDPC符号を対象として、デマルチプレクサ２５（図９）が行う処理を示している。
図２７のＢでは、変調方式が16APSKや16QAM等の、シンボルを16個の信号点のいずれかにマッピングする方式であるとして、デマルチプレクサ２５のメモリ３１を構成する４カラムに、パリティインターリーブ後のLDPC符号の符号ビットが、カラム方向に書き込まれている。
メモリ３１を構成する４カラムに、カラム方向に書き込まれた符号ビットは、ロウ方向に、４ビット単位で読み出され、１シンボルとなる。
この場合、１シンボルとなる４ビットの符号ビットB0,B1,B2,B3は、図２７のＡの変換検査行列の、任意の１行にある1に対応する符号ビットとなっていることがあり、この場合、その符号ビットB0,B1,B2,B3それぞれに対応するバリアブルノードは、同一のチェックノードに繋がっている。
したがって、１シンボルの４ビットの符号ビットB0,B1,B2,B3が、変換検査行列の任意の１行にある1に対応する符号ビットとなっている場合には、そのシンボルに、イレージャが発生すると、符号ビットB0,B1,B2,B3それぞれに対応するバリアブルノードが繋がっている同一のチェックノードにおいて、適切なメッセージを求めることができず、その結果、復号の性能が劣化する。
符号化率が3/4以外の符号化率についても、同様に、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、16APSKや16QAMの１個のシンボルとされることがある。
そこで、カラムツイストインターリーバ２４は、変換検査行列の任意の１行にある1に対応する複数の符号ビットが、１個のシンボルに含まれないように、パリティインターリーバ２３からのパリティインターリーブ後のLDPC符号の符号ビットをインターリーブするカラムツイストインターリーブを行う。
図２８は、カラムツイストインターリーブを説明する図である。
すなわち、図２８は、デマルチプレクサ２５のメモリ３１（図２２、図２３）を示している。
メモリ３１は、図２２で説明したように、カラム（縦）方向にN/(mb)ビットを記憶するとともに、ロウ（横）方向にmbビットを記憶する記憶容量を有し、mb個のカラムから構成される。そして、カラムツイストインターリーバ２４は、メモリ３１に対して、LDPC符号の符号ビットを、カラム方向に書き込み、ロウ方向に読み出すときの書き始めの位置を制御することで、カラムツイストインターリーブを行う。
すなわち、カラムツイストインターリーバ２４では、複数のカラムそれぞれについて、符号ビットの書き込みを開始する書き始めの位置を、適宜変更することで、ロウ方向に読み出される、１シンボルとされる複数の符号ビットが、変換検査行列の任意の１行にある1に対応する符号ビットにならないようにする（検査行列の任意の１行にある1に対応する複数の符号ビットが、同一のシンボルに含まれないように、LDPC符号の符号ビットを並び替える）。
ここで、図２８は、変調方式が16APSKや16QAMであり、かつ、図２２で説明した倍数bが1である場合の、メモリ３１の構成例を示している。したがって、１シンボルにされるLDPC符号の符号ビットのビット数mは、４ビットであり、また、メモリ３１は、４(=mb)個のカラムで構成されている。
カラムツイストインターリーバ２４は、（図２２のデマルチプレクサ２５に代わり）LDPC符号の符号ビットを、メモリ３１を構成する４個のカラムの上から下方向（カラム方向）に書き込むことを、左から右方向のカラムに向かって行う。
そして、符号ビットの書き込みが、最も右のカラムまで終了すると、カラムツイストインターリーバ２４は、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、４ビット（mbビット）単位で、符号ビットを読み出し、カラムツイストインターリーブ後のLDPC符号として、デマルチプレクサ２５の入れ替え部３２（図２２、図２３）に出力する。
但し、カラムツイストインターリーバ２４では、各カラムの先頭（一番上）の位置のアドレスを0として、カラム方向の各位置のアドレスを、昇順の整数で表すこととすると、最も左のカラムについては、書き始めの位置を、アドレスが0の位置とし、（左から）２番目のカラムについては、書き始めの位置を、アドレスが2の位置とし、３番目のカラムについては、書き始めの位置を、アドレスが4の位置とし、４番目のカラムについては、書き始めの位置を、アドレスが7の位置とする。
なお、書き始めの位置が、アドレスが0の位置以外の位置のカラムについては、符号ビットを、最も下の位置まで書き込んだ後は、先頭（アドレスが0の位置）に戻り、書き始めの位置の直前の位置までの書き込みが行われる。そして、その後、次（右）のカラムへの書き込みが行われる。
以上のようなカラムツイストインターリーブを行うことにより、DVB-T.2等の規格に規定されているLDPC符号について、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、16APSKや16QAMの１個のシンボルとされること（同一のシンボルに含まれること）を回避することができ、その結果、イレージャのある通信路での復号の性能を向上させることができる。
図２９は、DVB-T.2の規格に規定されている、符号長Nが64800の、１１個の符号化率それぞれのLDPC符号について、カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを、変調方式ごとに示している。
倍数bが1であり、かつ、変調方式として、例えば、QPSKが採用されることによって、１シンボルのビット数mが、２ビットである場合、図２９によれば、メモリ３１は、ロウ方向に2×1(=mb)ビットを記憶する２個のカラムを有し、カラム方向に64800/(2×1)ビットを記憶する。
そして、メモリ３１の２個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、それぞれされる。
なお、例えば、デマルチプレクサ２５（図９）の入れ替え処理の入れ替え方式として、図２２の第１ないし第３の入れ替え方式のうちのいずれかが採用される場合等に、倍数bは1となる。
倍数bが2であり、かつ、変調方式として、例えば、QPSKが採用されることによって、１シンボルのビット数mが、２ビットである場合、図２９によれば、メモリ３１は、ロウ方向に2×2ビットを記憶する４個のカラムを有し、カラム方向に64800/(2×2)ビットを記憶する。
そして、メモリ３１の４個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが4の位置と、４番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
なお、例えば、デマルチプレクサ２５（図９）の入れ替え処理の入れ替え方式として、図２３の第４の入れ替え方式が採用される場合等に、倍数bは2となる。
倍数bが1であり、かつ、変調方式として、例えば、16QAMが採用されることによって、１シンボルのビット数mが、４ビットである場合、図２９によれば、メモリ３１は、ロウ方向に4×1ビットを記憶する４個のカラムを有し、カラム方向に64800/(4×1)ビットを記憶する。
そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが4の位置と、４番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
倍数bが2であり、かつ、変調方式として、例えば、16QAMが採用されることによって、１シンボルのビット数mが、４ビットである場合、図２９によれば、メモリ３１は、ロウ方向に4×2ビットを記憶する８個のカラムを有し、カラム方向に64800/(4×2)ビットを記憶する。
そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが4の位置と、６番目のカラムの書き始めの位置は、アドレスが5の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
倍数bが1であり、かつ、変調方式として、例えば、64QAMが採用されることによって、１シンボルのビット数mが、６ビットである場合、図２９によれば、メモリ３１は、ロウ方向に6×1ビットを記憶する６個のカラムを有し、カラム方向に64800/(6×1)ビットを記憶する。
そして、メモリ３１の６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが5の位置と、４番目のカラムの書き始めの位置は、アドレスが9の位置と、５番目のカラムの書き始めの位置は、アドレスが10の位置と、６番目のカラムの書き始めの位置は、アドレスが13の位置と、それぞれされる。
倍数bが2であり、かつ、変調方式として、例えば、64QAMが採用されることによって、１シンボルのビット数mが、６ビットである場合、図２９によれば、メモリ３１は、ロウ方向に6×2ビットを記憶する１２個のカラムを有し、カラム方向に64800/(6×2)ビットを記憶する。
そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが4の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが5の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、１１番目のカラムの書き始めの位置は、アドレスが8の位置と、１２番目のカラムの書き始めの位置は、アドレスが9の位置と、それぞれされる。
倍数bが1であり、かつ、変調方式として、例えば、256QAMが採用されることによって、１シンボルのビット数mが、８ビットである場合、図２９によれば、メモリ３１は、ロウ方向に8×1ビットを記憶する８個のカラムを有し、カラム方向に64800/(8×1)ビットを記憶する。
そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが4の位置と、６番目のカラムの書き始めの位置は、アドレスが5の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
倍数bが2であり、かつ、変調方式として、例えば、256QAMが採用されることによって、１シンボルのビット数mが、８ビットである場合、図２９によれば、メモリ３１は、ロウ方向に8×2ビットを記憶する１６個のカラムを有し、カラム方向に64800/(8×2)ビットを記憶する。
そして、メモリ３１の１６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが3の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが15の位置と、９番目のカラムの書き始めの位置は、アドレスが16の位置と、１０番目のカラムの書き始めの位置は、アドレスが20の位置と、１１番目のカラムの書き始めの位置は、アドレスが22の位置と、１２番目のカラムの書き始めの位置は、アドレスが22の位置と、１３番目のカラムの書き始めの位置は、アドレスが27の位置と、１４番目のカラムの書き始めの位置は、アドレスが27の位置と、１５番目のカラムの書き始めの位置は、アドレスが28の位置と、１６番目のカラムの書き始めの位置は、アドレスが32の位置と、それぞれされる。
倍数bが1であり、かつ、変調方式として、例えば、1024QAMが採用されることによって、１シンボルのビット数mが、１０ビットである場合、図２９によれば、メモリ３１は、ロウ方向に10×1ビットを記憶する１０個のカラムを有し、カラム方向に64800/(10×1)ビットを記憶する。
そして、メモリ３１の１０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが3の位置と、３番目のカラムの書き始めの位置は、アドレスが6の位置と、４番目のカラムの書き始めの位置は、アドレスが8の位置と、５番目のカラムの書き始めの位置は、アドレスが11の位置と、６番目のカラムの書き始めの位置は、アドレスが13の位置と、７番目のカラムの書き始めの位置は、アドレスが15の位置と、８番目のカラムの書き始めの位置は、アドレスが17の位置と、９番目のカラムの書き始めの位置は、アドレスが18の位置と、１０番目のカラムの書き始めの位置は、アドレスが20の位置と、それぞれされる。
倍数bが2であり、かつ、変調方式として、例えば、1024QAMが採用されることによって、１シンボルのビット数mが、１０ビットである場合、図２９によれば、メモリ３１は、ロウ方向に10×2ビットを記憶する２０個のカラムを有し、カラム方向に64800/(10×2)ビットを記憶する。
そして、メモリ３１の２０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが1の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが5の位置と、６番目のカラムの書き始めの位置は、アドレスが6の位置と、７番目のカラムの書き始めの位置は、アドレスが6の位置と、８番目のカラムの書き始めの位置は、アドレスが9の位置と、９番目のカラムの書き始めの位置は、アドレスが13の位置と、１０番目のカラムの書き始めの位置は、アドレスが14の位置と、１１番目のカラムの書き始めの位置は、アドレスが14の位置と、１２番目のカラムの書き始めの位置は、アドレスが16の位置と、１３番目のカラムの書き始めの位置は、アドレスが21の位置と、１４番目のカラムの書き始めの位置は、アドレスが21の位置と、１５番目のカラムの書き始めの位置は、アドレスが23の位置と、１６番目のカラムの書き始めの位置は、アドレスが25の位置と、１７番目のカラムの書き始めの位置は、アドレスが25の位置と、１８番目のカラムの書き始めの位置は、アドレスが26の位置と、１９番目のカラムの書き始めの位置は、アドレスが28の位置と、２０番目のカラムの書き始めの位置は、アドレスが30の位置と、それぞれされる。
倍数bが1であり、かつ、変調方式として、例えば、4096QAMが採用されることによって、１シンボルのビット数mが、１２ビットである場合、図２９によれば、メモリ３１は、ロウ方向に12×1ビットを記憶する１２個のカラムを有し、カラム方向に64800/(12×1)ビットを記憶する。
そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが4の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが5の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、１１番目のカラムの書き始めの位置は、アドレスが8の位置と、１２番目のカラムの書き始めの位置は、アドレスが9の位置と、それぞれされる。
倍数bが2であり、かつ、変調方式として、例えば、4096QAMが採用されることによって、１シンボルのビット数mが、１２ビットである場合、図２９によれば、メモリ３１は、ロウ方向に12×2ビットを記憶する２４個のカラムを有し、カラム方向に64800/(12×2)ビットを記憶する。
そして、メモリ３１の２４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが5の位置と、３番目のカラムの書き始めの位置は、アドレスが8の位置と、４番目のカラムの書き始めの位置は、アドレスが8の位置と、５番目のカラムの書き始めの位置は、アドレスが8の位置と、６番目のカラムの書き始めの位置は、アドレスが8の位置と、７番目のカラムの書き始めの位置は、アドレスが10の位置と、８番目のカラムの書き始めの位置は、アドレスが10の位置と、９番目のカラムの書き始めの位置は、アドレスが10の位置と、１０番目のカラムの書き始めの位置は、アドレスが12の位置と、１１番目のカラムの書き始めの位置は、アドレスが13の位置と、１２番目のカラムの書き始めの位置は、アドレスが16の位置と、１３番目のカラムの書き始めの位置は、アドレスが17の位置と、１４番目のカラムの書き始めの位置は、アドレスが19の位置と、１５番目のカラムの書き始めの位置は、アドレスが21の位置と、１６番目のカラムの書き始めの位置は、アドレスが22の位置と、１７番目のカラムの書き始めの位置は、アドレスが23の位置と、１８番目のカラムの書き始めの位置は、アドレスが26の位置と、１９番目のカラムの書き始めの位置は、アドレスが37の位置と、２０番目のカラムの書き始めの位置は、アドレスが39の位置と、２１番目のカラムの書き始めの位置は、アドレスが40の位置と、２２番目のカラムの書き始めの位置は、アドレスが41の位置と、２３番目のカラムの書き始めの位置は、アドレスが41の位置と、２４番目のカラムの書き始めの位置は、アドレスが41の位置と、それぞれされる。
図３０は、DVB-T.2の規格に規定されている、符号長Nが16200の、１０個の符号化率それぞれのLDPC符号について、カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを、変調方式ごとに示している。
倍数bが1であり、かつ、変調方式として、例えば、QPSKが採用されることによって、１シンボルのビット数mが、２ビットである場合、図３０によれば、メモリ３１は、ロウ方向に2×1ビットを記憶する２個のカラムを有し、カラム方向に16200/(2×1)ビットを記憶する。
そして、メモリ３１の２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、それぞれされる。
倍数bが2であり、かつ、変調方式として、例えば、QPSKが採用されることによって、１シンボルのビット数mが、２ビットである場合、図３０によれば、メモリ３１は、ロウ方向に2×2ビットを記憶する４個のカラムを有し、カラム方向に16200/(2×2)ビットを記憶する。
そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、それぞれされる。
倍数bが1であり、かつ、変調方式として、例えば、16QAMが採用されることによって、１シンボルのビット数mが、４ビットである場合、図３０によれば、メモリ３１は、ロウ方向に4×1ビットを記憶する４個のカラムを有し、カラム方向に16200/(4×1)ビットを記憶する。
そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、それぞれされる。
倍数bが2であり、かつ、変調方式として、例えば、16QAMが採用されることによって、１シンボルのビット数mが、４ビットである場合、図３０によれば、メモリ３１は、ロウ方向に4×2ビットを記憶する８個のカラムを有し、カラム方向に16200/(4×2)ビットを記憶する。
そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが1の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが20の位置と、７番目のカラムの書き始めの位置は、アドレスが20の位置と、８番目のカラムの書き始めの位置は、アドレスが21の位置と、それぞれされる。
倍数bが1であり、かつ、変調方式として、例えば、64QAMが採用されることによって、１シンボルのビット数mが、６ビットである場合、図３０によれば、メモリ３１は、ロウ方向に6×1ビットを記憶する６個のカラムを有し、カラム方向に16200/(6×1)ビットを記憶する。
そして、メモリ３１の６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
倍数bが2であり、かつ、変調方式として、例えば、64QAMが採用されることによって、１シンボルのビット数mが、６ビットである場合、図３０によれば、メモリ３１は、ロウ方向に6×2ビットを記憶する１２個のカラムを有し、カラム方向に16200/(6×2)ビットを記憶する。
そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが3の位置と、８番目のカラムの書き始めの位置は、アドレスが3の位置と、９番目のカラムの書き始めの位置は、アドレスが3の位置と、１０番目のカラムの書き始めの位置は、アドレスが6の位置と、１１番目のカラムの書き始めの位置は、アドレスが7の位置と、１２番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
倍数bが1であり、かつ、変調方式として、例えば、256QAMが採用されることによって、１シンボルのビット数mが、８ビットである場合、図３０によれば、メモリ３１は、ロウ方向に8×1ビットを記憶する８個のカラムを有し、カラム方向に16200/(8×1)ビットを記憶する。
そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが1の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが20の位置と、７番目のカラムの書き始めの位置は、アドレスが20の位置と、８番目のカラムの書き始めの位置は、アドレスが21の位置と、それぞれされる。
倍数bが1であり、かつ、変調方式として、例えば、1024QAMが採用されることによって、１シンボルのビット数mが、１０ビットである場合、図３０によれば、メモリ３１は、ロウ方向に10×1ビットを記憶する１０個のカラムを有し、カラム方向に16200/(10×1)ビットを記憶する。
そして、メモリ３１の１０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが1の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが3の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが4の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
倍数bが2であり、かつ、変調方式として、例えば、1024QAMが採用されることによって、１シンボルのビット数mが、１０ビットである場合、図３０によれば、メモリ３１は、ロウ方向に10×2ビットを記憶する２０個のカラムを有し、カラム方向に16200/(10×2)ビットを記憶する。
そして、メモリ３１の２０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが2の位置と、８番目のカラムの書き始めの位置は、アドレスが2の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが5の位置と、１１番目のカラムの書き始めの位置は、アドレスが5の位置と、１２番目のカラムの書き始めの位置は、アドレスが5の位置と、１３番目のカラムの書き始めの位置は、アドレスが5の位置と、１４番目のカラムの書き始めの位置は、アドレスが7の位置と、１５番目のカラムの書き始めの位置は、アドレスが7の位置と、１６番目のカラムの書き始めの位置は、アドレスが7の位置と、１７番目のカラムの書き始めの位置は、アドレスが7の位置と、１８番目のカラムの書き始めの位置は、アドレスが8の位置と、１９番目のカラムの書き始めの位置は、アドレスが8の位置と、２０番目のカラムの書き始めの位置は、アドレスが10の位置と、それぞれされる。
倍数bが1であり、かつ、変調方式として、例えば、4096QAMが採用されることによって、１シンボルのビット数mが、１２ビットである場合、図３０によれば、メモリ３１は、ロウ方向に12×1ビットを記憶する１２個のカラムを有し、カラム方向に16200/(12×1)ビットを記憶する。
そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが3の位置と、８番目のカラムの書き始めの位置は、アドレスが3の位置と、９番目のカラムの書き始めの位置は、アドレスが3の位置と、１０番目のカラムの書き始めの位置は、アドレスが6の位置と、１１番目のカラムの書き始めの位置は、アドレスが7の位置と、１２番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
倍数bが2であり、かつ、変調方式として、例えば、4096QAMが採用されることによって、１シンボルのビット数mが、１２ビットである場合、図３０によれば、メモリ３１は、ロウ方向に12×2ビットを記憶する２４個のカラムを有し、カラム方向に16200/(12×2)ビットを記憶する。
そして、メモリ３１の２４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが0の位置と、５番目のカラムの書き始めの位置は、アドレスが0の位置と、６番目のカラムの書き始めの位置は、アドレスが0の位置と、７番目のカラムの書き始めの位置は、アドレスが0の位置と、８番目のカラムの書き始めの位置は、アドレスが1の位置と、９番目のカラムの書き始めの位置は、アドレスが1の位置と、１０番目のカラムの書き始めの位置は、アドレスが1の位置と、１１番目のカラムの書き始めの位置は、アドレスが2の位置と、１２番目のカラムの書き始めの位置は、アドレスが2の位置と、１３番目のカラムの書き始めの位置は、アドレスが2の位置と、１４番目のカラムの書き始めの位置は、アドレスが3の位置と、１５番目のカラムの書き始めの位置は、アドレスが7の位置と、１６番目のカラムの書き始めの位置は、アドレスが9の位置と、１７番目のカラムの書き始めの位置は、アドレスが9の位置と、１８番目のカラムの書き始めの位置は、アドレスが9の位置と、１９番目のカラムの書き始めの位置は、アドレスが10の位置と、２０番目のカラムの書き始めの位置は、アドレスが10の位置と、２１番目のカラムの書き始めの位置は、アドレスが10の位置と、２２番目のカラムの書き始めの位置は、アドレスが10の位置と、２３番目のカラムの書き始めの位置は、アドレスが10の位置と、２４番目のカラムの書き始めの位置は、アドレスが11の位置と、それぞれされる。
図３１は、図８のLDPCエンコーダ１１５、ビットインターリーバ１１６、及び、マッパ１１７で行われる処理を説明するフローチャートである。
LDPCエンコーダ１１５は、BCHエンコーダ１１４から、LDPC対象データが供給されるのを待って、ステップＳ１０１において、LDPC対象データを、LDPC符号に符号化し、そのLDPC符号を、ビットインターリーバ１１６に供給して、処理は、ステップＳ１０２に進む。
ビットインターリーバ１１６は、ステップＳ１０２において、LDPCエンコーダ１１５からのLDPC符号を対象として、ビットインターリーブを行い、そのビットインターリーブ後のLDPC符号をシンボル化したシンボルを、マッパ１１７に供給して、処理は、ステップＳ１０３に進む。
すなわち、ステップＳ１０２では、ビットインターリーバ１１６（図９）において、パリティインターリーバ２３が、LDPCエンコーダ１１５からのLDPC符号を対象として、パリティインターリーブを行い、そのパリティインターリーブ後のLDPC符号を、カラムツイストインターリーバ２４に供給する。
カラムツイストインターリーバ２４は、パリティインターリーバ２３からのLDPC符号を対象として、カラムツイストインターリーブを行い、デマルチプレクサ２５に供給する。
デマルチプレクサ２５は、カラムツイストインターリーバ２４によるカラムツイストインターリーブ後のLDPC符号の符号ビットを入れ替えて、入れ替え後の符号ビットを、シンボルのシンボルビット（シンボルを表すビット）とする入れ替え処理を行う。
ここで、デマルチプレクサ２５による入れ替え処理は、図２２及び図２３に示した第１ないし第４の入れ替え方式に従って行うことができる他、その他の入れ替え方式に従って行うことができる。
デマルチプレクサ２５による入れ替え処理によって得られたシンボルは、デマルチプレクサ２５から、マッパ１１７に供給される。
マッパ１１７は、ステップＳ１０３において、デマルチプレクサ２５からのシンボルを、マッパ１１７で行われる直交変調の変調方式で定める信号点にマッピングして直交変調し、その結果得られるデータを、時間インターリーバ１１８に供給する。
以上のように、パリティインターリーブや、カラムツイストインターリーブを行うことで、LDPC符号の複数の符号ビットを１個のシンボルとして送信する場合の、イレージャやバースト誤りに対する耐性を向上させることができる。
ここで、図９では、説明の便宜のため、パリティインターリーブを行うブロックであるパリティインターリーバ２３と、カラムツイストインターリーブを行うブロックであるカラムツイストインターリーバ２４とを、別個に構成するようにしたが、パリティインターリーバ２３とカラムツイストインターリーバ２４とは、一体的に構成することができる。
すなわち、パリティインターリーブと、カラムツイストインターリーブとは、いずれも、メモリに対する符号ビットの書き込み、及び読み出しによって行うことができ、符号ビットの書き込みを行うアドレス（書き込みアドレス）を、符号ビットの読み出しを行うアドレス（読み出しアドレス）に変換する行列によって表すことができる。
したがって、パリティインターリーブを表す行列と、カラムツイストインターリーブを表す行列とを乗算して得られる行列を求めておけば、その行列によって、符号ビットを変換することで、パリティインターリーブを行い、さらに、そのパリティインターリーブ後のLDPC符号をカラムツイストインターリーブした結果を得ることができる。
また、パリティインターリーバ２３とカラムツイストインターリーバ２４に加えて、デマルチプレクサ２５も、一体的に構成することが可能である。
すなわち、デマルチプレクサ２５で行われる入れ替え処理も、LDPC符号を記憶するメモリ３１の書き込みアドレスを、読み出しアドレスに変換する行列によって表すことができる。
したがって、パリティインターリーブを表す行列、カラムツイストインターリーブを表す行列、及び、入れ替え処理を表す行列を乗算して得られる行列を求めておけば、その行列によって、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理を、一括して行うことができる。
なお、パリティインターリーブと、カラムツイストインターリーブとについては、そのうちのいずれか一方だけを行うようにすること、又は、いずれも行わないようにすることが可能である。例えば、DVB-S.2のように、通信路１３（図７）が、AWGN以外の、バースト誤りやフラッタ等をそれほど考慮せずに済む衛星回線等である場合には、パリティインターリーブやカラムツイストインターリーブは、行わないようにすることができる。
次に、図３２ないし図３４を参照して、図８の送信装置１１について行った、エラーレート(bit error rate)を計測するシミュレーションについて説明する。
シミュレーションは、D/Uが0dBのフラッタ(flutter)がある通信路を採用して行った。
図３２は、シミュレーションで採用した通信路のモデルを示している。
すなわち、図３２のＡは、シミュレーションで採用したフラッタのモデルを示している。
また、図３２のＢは、図３２のＡのモデルで表されるフラッタがある通信路のモデルを示している。
なお、図３２のＢにおいて、Hは、図３２のＡのフラッタのモデルを表す。また、図３２のＢにおいて、Nは、ICI(Inter Carrier Interference)を表し、シミュレーションでは、そのパワーの期待値E[N2]を、AWGNで近似した。
図３３及び図３４は、シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示している。
なお、図３３は、変調方式が16QAMで、符号化率(r)が(3/4)で、入れ替え方式が第１の入れ替え方式である場合の、エラーレートとドップラ周波数fdとの関係を示している。また、図３４は、変調方式が64QAMで、符号化率(r)が(5/6)で、入れ替え方式が第１の入れ替え方式である場合の、エラーレートとドップラ周波数fdとの関係を示している。
さらに、図３３及び図３４において、太線は、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のすべてを行った場合の、エラーレートとドップラ周波数fdとの関係を示しており、細線は、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のうちの、入れ替え処理だけを行った場合の、エラーレートとドップラ周波数fdとの関係を示している。
図３３及び図３４のいずれにおいても、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のすべてを行った場合の方が、入れ替え処理だけを行った場合よりも、エラーレートが向上する（小さくなる）ことが分かる。
＜LDPCエンコーダ１１５の構成例＞
図３５は、図８のLDPCエンコーダ１１５の構成例を示すブロック図である。
なお、図８のLDPCエンコーダ１２２も、同様に構成される。
図１２及び図１３で説明したように、DVB-S.2等の規格では、64800ビットと16200ビットとの２通りの符号長NのLDPC符号が規定されている。
そして、符号長Nが64800ビットのLDPC符号については、１１個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6,8/9、及び9/10が規定されており、符号長Nが16200ビットのLDPC符号については、１０個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6、及び8/9が規定されている（図１２及び図１３）。
LDPCエンコーダ１１５は、例えば、このような、符号長Nが64800ビットや16200ビットの各符号化率のLDPC符号による符号化（誤り訂正符号化）を、符号長Nごと、及び符号化率ごとに用意された検査行列Hに従って行うことができる。
LDPCエンコーダ１１５は、符号化処理部６０１と記憶部６０２とから構成される。
符号化処理部６０１は、符号化率設定部６１１、初期値テーブル読み出し部６１２、検査行列生成部６１３、情報ビット読み出し部６１４、符号化パリティ演算部６１５、及び制御部６１６から構成され、LDPCエンコーダ１１５に供給されるLDPC対象データのLDPC符号化を行い、その結果得られるLDPC符号を、ビットインターリーバ１１６（図８）に供給する。
すなわち、符号化率設定部６１１は、例えば、オペレータの操作等に応じて、LDPC符号の符号長Nと符号化率とを設定する。
初期値テーブル読み出し部６１２は、符号化率設定部６１１が設定した符号長N及び符号化率に対応する、後述する検査行列初期値テーブルを、記憶部６０２から読み出す。
検査行列生成部６１３は、初期値テーブル読み出し部６１２が読み出した検査行列初期値テーブルに基づいて、符号化率設定部６１１が設定した符号長N及び符号化率に応じた情報長K（=符号長N-パリティ長M）に対応する情報行列HAの１の要素を列方向に360列（巡回構造の単位の列数P）ごとの周期で配置して検査行列Hを生成し、記憶部６０２に格納する。
情報ビット読み出し部６１４は、LDPCエンコーダ１１５に供給されるLDPC対象データから、情報長K分の情報ビットを読み出す（抽出する）。
符号化パリティ演算部６１５は、検査行列生成部６１３が生成した検査行列Hを記憶部６０２から読み出し、その検査行列Hを用いて、情報ビット読み出し部６１４が読み出した情報ビットに対するパリティビットを所定の式に基づいて算出することにより、符号語（LDPC符号）を生成する。
制御部６１６は、符号化処理部６０１を構成する各ブロックを制御する。
記憶部６０２には、例えば、64800ビットや16200ビット等の符号長Nそれぞれについての、図１２及び図１３に示した複数の符号化率等それぞれに対応する複数の検査行列初期値テーブル等が格納されている。また、記憶部６０２は、符号化処理部６０１の処理上必要なデータを一時記憶する。
図３６は、図３５のLDPCエンコーダ１１５の処理を説明するフローチャートである。
ステップＳ２０１において、符号化率設定部６１１は、LDPC符号化を行う符号長N及び符号化率rを決定（設定）する。
ステップＳ２０２において、初期値テーブル読み出し部６１２は、符号化率設定部６１１により決定された符号長N及び符号化率rに対応する、予め定められた検査行列初期値テーブルを、記憶部６０２から読み出す。
ステップＳ２０３において、検査行列生成部６１３は、初期値テーブル読み出し部６１２が記憶部６０２から読み出した検査行列初期値テーブルを用いて、符号化率設定部６１１により決定された符号長N及び符号化率rのLDPC符号の検査行列Hを求め（生成し）、記憶部６０２に供給して格納する。
ステップＳ２０４において、情報ビット読み出し部６１４は、LDPCエンコーダ１１５に供給されるLDPC対象データから、符号化率設定部６１１により決定された符号長N及び符号化率rに対応する情報長K(=N×r)の情報ビットを読み出すとともに、検査行列生成部６１３が求めた検査行列Hを、記憶部６０２から読み出し、符号化パリティ演算部６１５に供給する。
ステップＳ２０５において、符号化パリティ演算部６１５は、情報ビット読み出し部６１４からの情報ビットと検査行列Hとを用い、式（８）を満たす符号語cのパリティビットを順次演算する。
HcT=0
・・・（８）
式（８）において、cは、符号語（LDPC符号）としての行ベクトルを表し、cTは、行ベクトルcの転置を表す。
ここで、上述したように、LDPC符号（１符号語）としての行ベクトルcのうちの、情報ビットの部分を、行ベクトルAで表すとともに、パリティビットの部分を、行ベクトルTで表す場合には、行ベクトルcは、情報ビットとしての行ベクトルAと、パリティビットとしての行ベクトルTとによって、式c =[A|T]で表すことができる。
検査行列Hと、LDPC符号としての行ベクトルc=[A|T]とは、式HcT=0を満たす必要があり、かかる式HcT=0を満たす行ベクトルc=[A|T]を構成するパリティビットとしての行ベクトルTは、検査行列H=[HA|HT]のパリティ行列HTが、図１１に示した階段構造になっている場合には、式HcT=0における列ベクトルHcTの１行目の要素から順に、各行の要素を０にしていくようにすることで、逐次的に求めることができる。
符号化パリティ演算部６１５は、情報ビット読み出し部６１４からの情報ビットAに対して、パリティビットTを求め、その情報ビットAとパリティビットTとによって表される符号語c ＝［A｜T］を、情報ビットAのLDPC符号化結果として出力する。
その後、ステップＳ２０６において、制御部６１６は、LDPC符号化を終了するかどうかを判定する。ステップＳ２０６において、LDPC符号化を終了しないと判定された場合、すなわち、例えば、LDPC符号化すべきLDPC対象データが、まだある場合、処理は、ステップＳ２０１（又は、ステップＳ２０４）に戻り、以下、ステップＳ２０１（又は、ステップＳ２０４）ないしＳ２０６の処理が繰り返される。
また、ステップＳ２０６において、LDPC符号化を終了すると判定された場合、すなわち、例えば、LDPC符号化すべきLDPC対象データがない場合、LDPCエンコーダ１１５は、処理を終了する。
以上のように、各符号長N、及び、各符号化率rに対応する検査行列初期値テーブルが用意されており、LDPCエンコーダ１１５は、所定の符号長Nの、所定の符号化率rのLDPC符号化を、その所定の符号長N、及び、所定の符号化率rに対応する検査行列初期値テーブルから生成される検査行列Hを用いて行う。
＜検査行列初期値テーブルの例＞
検査行列初期値テーブルは、検査行列Hの、LDPC符号（検査行列Hによって定義されるLDPC符号）の符号長N及び符号化率rに応じた情報長Kに対応する情報行列HA（図１０）の１の要素の位置を360列（巡回構造の単位の列数P）ごとに表すテーブルであり、各符号長N及び各符号化率rの検査行列Hごとに、あらかじめ作成される。
図３７は、検査行列初期値テーブルの例を示す図である。
すなわち、図３７は、DVB-T.2の規格に規定されている、符号長Nが16200ビットの、符号化率（DVB-T.2の表記上の符号化率）rが1/4の検査行列Hに対する検査行列初期値テーブルを示している。
検査行列生成部６１３（図３５）は、検査行列初期値テーブルを用いて、以下のように、検査行列Hを求める。
図３８は、検査行列初期値テーブルから検査行列Hを求める方法を説明する図である。
すなわち、図３８は、DVB-T.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが2/3の検査行列Hに対する検査行列初期値テーブルを示している。
検査行列初期値テーブルは、上述したように、LDPC符号の符号長N及び符号化率rに応じた情報長Kに対応する情報行列HA（図１０）の１の要素の位置を、360列（巡回構造の単位の列数P）ごとに表すテーブルであり、そのi行目には、検査行列Hの1+360×(i-1)列目の１の要素の行番号（検査行列Hの１行目の行番号を０とする行番号）が、その1+360×(i-1)列目の列が持つ列重みの数だけ並んでいる。
ここで、検査行列Hの、パリティ長Mに対応するパリティ行列HT（図１０）は、図２５に示したように決まっているので、検査行列初期値テーブルによれば、検査行列Hの、情報長Kに対応する情報行列HA（図１０）が求められる。
検査行列初期値テーブルの行数k+1は、情報長Kによって異なる。
情報長Kと、検査行列初期値テーブルの行数k+1との間には、式（９）の関係が成り立つ。
K=(k+1)×360
・・・（９）
ここで、式（９）の360は、図２６で説明した巡回構造の単位の列数Pである。
図３８の検査行列初期値テーブルでは、１行目から３行目までに、１３個の数値が並び、４行目からk+1行目（図３８では、３０行目）までに、３個の数値が並んでいる。
したがって、図３８の検査行列初期値テーブルから求められる検査行列Hの列重みは、１列目から、1+360×(3-1)-1列目までは、１３であり、1+360×(3-1)列目から、K列目までは、３である。
図３８の検査行列初期値テーブルの１行目は、0,2084,1613,1548,1286,1460,3196,4297,2481,3369,3451,4620,2622となっており、これは、検査行列Hの１列目において、行番号が、0,2084,1613,1548,1286,1460,3196,4297,2481,3369,3451,4620,2622の行の要素が１であること（かつ、他の要素が０であること）を示している。
また、図３８の検査行列初期値テーブルの２行目は、1,122,1516,3448,2880,1407,1847,3799,3529,373,971,4358,3108となっており、これは、検査行列Hの３６１（＝１＋360×（２−１））列目において、行番号が、1,122,1516,3448,2880,1407,1847,3799,3529,373,971,4358,3108の行の要素が１であることを示している。
以上のように、検査行列初期値テーブルは、検査行列Hの情報行列HAの１の要素の位置を360列ごとに表す。
検査行列Hの1+360×(i-1)列目以外の列、つまり、2+360×(i-1)列目から、360×i列目までの各列は、検査行列初期値テーブルによって定まる1+360×(i-1)列目の１の要素を、パリティ長Mに従って下方向（列の下方向）に、周期的にサイクリックシフトして配置したものになっている。
すなわち、例えば、2+360×(i-1)列目は、1+360×(i-1)列目を、M/360(=q)だけ下方向にサイクリックシフトしたものとなっており、次の3+360×(i-1)列目は、1+360×(i-1)列目を、2×M/360(=2×q)だけ下方向にサイクリックシフトしたもの（2+360×(i-1)列目を、M/360(=q)だけ下方向にサイクリックシフトしたもの）となっている。
いま、検査行列初期値テーブルのi行目（上からi番目）のj列目（左からj番目）の数値を、hi,jと表すとともに、検査行列Hのw列目の、j個目の１の要素の行番号を、Hw-jと表すこととすると、検査行列Hの1+360×(i-1)列目以外の列であるw列目の、１の要素の行番号Hw-jは、式（１０）で求めることができる。
Hw-j=mod{hi,j＋mod((w-1),P)×q，M)
・・・（１０）
ここで、mod（x，y）はxをyで割った余りを意味する。
また、Pは、上述した巡回構造の単位の列数であり、例えば、DVB-S.2，DVB-T.2、及び、DVB-C.2の規格では、上述のように、360である。さらに、qは、パリティ長Mを、巡回構造の単位の列数P(=360)で除算することにより得られる値M/360である。
検査行列生成部６１３（図３５）は、検査行列初期値テーブルによって、検査行列Hの1+360×(i-1)列目の１の要素の行番号を特定する。
さらに、検査行列生成部６１３（図３５）は、検査行列Hの1+360×(i-1)列目以外の列であるw列目の、１の要素の行番号Hw-jを、式（１０）に従って求め、以上により得られた行番号の要素を１とする検査行列Hを生成する。
＜DVB-SxのLDPC符号＞
ところで、DVB-Sx、又は、DVB-S.2 evoと呼ばれる、DVB-S.2を改良した規格が策定中である。
そこで、DVB-Sxその他のデータ伝送において用いることができる、符号長Nが16kビットのLDPC符号（以下、Sx用16k符号ともいう）について説明する。
なお、Sx用16k符号については、DVB-S.2との親和性(compatibility)を、なるべく維持する観点から、DVB-S.2に規定されているLDPC符号と同様に、検査行列Hのパリティ行列HTは、階段構造とする（図１１）。
さらに、Sx用16k符号については、DVB-S.2に規定されているLDPC符号と同様に、検査行列Hの情報行列HAは、巡回構造とし、巡回構造の単位の列数Pは、360とする。
図３９及び図４０は、Sx用16k符号の検査行列初期値テーブルの例を示す図である。
図３９は、符号化率rが7/15のSx用16k符号（以下、r=7/15のSx用16k符号ともいう）の検査行列Hに対する検査行列初期値テーブルを示す図である。
図４０は、符号化率rが8/15のSx用16k符号（以下、r=8/15のSx用16k符号ともいう）の検査行列Hに対する検査行列初期値テーブルを示す図である。
LDPCエンコーダ１１５（図８、図３５）は、図３９及び図４０に示した検査行列初期値テーブルから求められる検査行列Hを用いて、符号長Nが16kビットの、符号化率rが7/15又は8/15の2種類のうちのいずれかのSx用16k符号へのLDPC符号化を行うことができる。
この場合、LDPCエンコーダ１１５（図８）の記憶部６０２には、図３９及び図４０に示した検査行列初期値テーブルが記憶される。
図３９及び図４０の検査行列初期値テーブルから求められる検査行列Hを用いて得られるSx用16k符号は、性能の良いLDPC符号になっている。
ここで、性能の良いLDPC符号とは、適切な検査行列Hから得られるLDPC符号である。
また、適切な検査行列Hとは、検査行列Hから得られるLDPC符号を、低いEs/N0、又はEb/No（１ビットあたりの信号電力対雑音電力比）で送信したときに、BER（及びFER）をより小にする、所定の条件を満たす検査行列である。
適切な検査行列Hは、例えば、所定の条件を満たす様々な検査行列から得られるLDPC符号を、低いEs/Noで送信したときのBERを計測するシミュレーションを行うことにより求めることができる。
適切な検査行列Hが満たすべき所定の条件としては、例えば、デンシティエボリューション(Density Evolution)と呼ばれる符号の性能の解析法で得られる解析結果が良好であること、サイクル４と呼ばれる、１の要素のループが存在しないこと、等がある。
ここで、情報行列HAにおいて、サイクル４のように、１の要素が密集していると、LDPC符号の復号性能が劣化することが知られており、このため、適切な検査行列Hが満たすべき所定の条件として、サイクル４が存在しないことが要求される。
なお、適切な検査行列Hが満たすべき所定の条件は、LDPC符号の復号性能の向上や、LDPC符号の復号処理の容易化（単純化）等の観点から適宜決定することができる。
図４１及び図４２は、適切な検査行列Hが満たすべき所定の条件としての解析結果が得られるデンシティエボリューションを説明する図である。
デンシティエボリューションとは、後述するデグリーシーケンス（degree sequence)で特徴付けられる符号長Nが∞のLDPC符号全体（アンサンブル(ensemble)）に対して、そのエラー確率の期待値を計算する、符号の解析法である。
例えば、AWGNチャネル上で、ノイズの分散値を0からどんどん大きくしていくと、あるアンサンブルのエラー確率の期待値は、最初は0であるが、ノイズの分散値が、ある閾値(threshold)以上となると、0ではなくなる。
デンシティエボリューションによれば、そのエラー確率の期待値が0ではなくなる、ノイズの分散値の閾値（以下、性能閾値ともいう）を比較することで、アンサンブルの性能（検査行列の適切さ）の良し悪しを決めることができる。
なお、具体的なLDPC符号に対して、そのLDPC符号が属するアンサンブルを決定し、そのアンサンブルに対してデンシティエボリューションを行うと、そのLDPC符号のおおまかな性能を予想することができる。
したがって、性能の良いLDPC符号は、性能の良いアンサンブルを見つければ、そのアンサンブルに属するLDPC符号の中から見つけることができる。
ここで、上述のデグリーシーケンスとは、LDPC符号の符号長Nに対して、各値の重みをもつバリアブルノードやチェックノードがどれくらいの割合だけあるかを表す。
例えば、符号化率が1/2のregular(3,6)LDPC符号は、すべてのバリアブルノードの重み（列重み）が3で、すべてのチェックノードの重み（行重み）が6であるというデグリーシーケンスによって特徴付けられるアンサンブルに属する。
図４１は、そのようなアンサンブルのタナーグラフ(Tanner graph)を示している。
図４１のタナーブラフでは、図中丸印（○印）で示すバリアブルノードが、符号長Nに等しいN個だけ存在し、図中四角形（□印）で示すチェックノードが、符号長Nに符号化率1/2を乗算した乗算値に等しいN/2個だけ存在する。
各バリアブルノードには、列重みに等しい3本の枝(edge)が接続されており、したがって、N個のバリアブルノードに接続している枝は、全部で、3N本だけ存在する。
また、各チェックノードには、行重みに等しい6本の枝が接続されており、したがって、N/2個のチェックノードに接続している枝は、全部で、3N本だけ存在する。
さらに、図４１のタナーグラフでは、１つのインターリーバが存在する。
インターリーバは、N個のバリアブルノードに接続している3N本の枝をランダムに並べ替え、その並べ替え後の各枝を、N/2個のチェックノードに接続している3N本の枝のうちのいずれかに繋げる。
インターリーバでの、N個のバリアブルノードに接続している3N本の枝を並べ替える並べ替えパターンは、(3N)!（=(3N)×(3N-1)×・・・×1）通りだけある。したがって、すべてのバリアブルノードの重みが3で、すべてのチェックノードの重みが6であるというデグリーリーケンスによって特徴付けられるアンサンブルは、(3N)!個のLDPC符号の集合となる。
性能の良いLDPC符号（適切な検査行列）を求めるシミュレーションでは、デンシティエボリューションにおいて、マルチエッジタイプ(multi-edge type)のアンサンブルを用いた。
マルチエッジタイプでは、バリアブルノードに接続している枝と、チェックノードに接続している枝とが経由するインターリーバが、複数(multi edge)に分割され、これにより、アンサンブルの特徴付けが、より厳密に行われる。
図４２は、マルチエッジタイプのアンサンブルのタナーグラフの例を示している。
図４２のタナーグラフでは、第１インターリーバと第２インターリーバとの２つのインターリーバが存在する。
また、図４２のタナーグラフでは、第１インターリーバに繋がる枝が1本で、第２インターリーバに繋がる枝が0本のバリアブルノードがv1個だけ、第１インターリーバに繋がる枝が1本で、第２インターリーバに繋がる枝が2本のバリアブルノードがv2個だけ、第１インターリーバに繋がる枝が0本で、第２インターリーバに繋がる枝が2本のバリアブルノードがv3個だけ、それぞれ存在する。
さらに、図４２のタナーグラフでは、第１インターリーバに繋がる枝が2本で、第２インターリーバに繋がる枝が0本のチェックノードがc1個だけ、第１インターリーバに繋がる枝が2本で、第２インターリーバに繋がる枝が2本のチェックノードがc2個だけ、第１インターリーバに繋がる枝が0本で、第２インターリーバに繋がる枝が3本のチェックノードがc3個だけ、それぞれ存在する。
ここで、デンシティエボリューションと、その実装については、例えば、"On the Design of Low-Density Parity-Check Codes within 0.0045 dB of the Shannon Limit", S.Y.Chung, G.D.Forney, T.J.Richardson,R.Urbanke, IEEE Communications Leggers, VOL.5, NO.2, Feb 2001に記載されている。
Sx用16k符号（の検査行列初期値テーブル）を求めるシミュレーションでは、マルチエッジタイプのデンシティエボリューションによって、BERが落ち始める（小さくなっていく）Eb/N0（１ビットあたりの信号電力対雑音電力比）である性能閾値が、所定値以下になるアンサンブルを見つけ、そのアンサンブルに属するLDPC符号の中から、QPSK等の１以上の直交変調を用いた場合のBERを小さくするLDPC符号を、性能の良いLDPC符号として選択した。
上述のSx用16k符号の検査行列初期値テーブルは、以上のようなシミュレーションにより求められた、符号長Nが16kビットで、符号化率rが7/15と8/15それぞれのLDPC符号の検査行列初期値テーブルである。
したがって、かかる検査行列初期値テーブルから得られるSx用16k符号によれば、データ伝送において、良好な通信品質を確保することができる。
図４３は、図３９及び図４０の、r=7/15及び8/15それぞれのSx用16k符号の検査行列初期値テーブルから求められる検査行列Hの最小サイクル長と性能閾値とを示す図である。
ここで、最小サイクル長(girth)とは、検査行列Hにおいて、1の要素によって構成されるループの長さ（ループ長）の最小値を意味する。
Sx用16k符号の検査行列初期値テーブルから求められる検査行列Hには、サイクル４（ループ長が４の、１の要素のループ）は、存在しない。
また、符号化率rが小さいほど、LDPC符号の冗長性が大になるため、性能閾値は、符号化率rが小さくなるにつれて、向上する（小さくなる）傾向がある。
図４４は、図３９及び図４０の（検査行列初期値テーブルから求められる）検査行列H（以下、Sx用16k符号の検査行列Hともいう）を説明する図である。
Sx用16k符号の検査行列Hの１列目からのKX列については、列重みがXに、その後のKY1列については、列重みがY1に、その後のKY2列については、列重みがY2に、その後のM-1列については、列重みが２に、最後の１列については、列重みが１に、それぞれなっている。
ここで、KX+KY1+KY2+M-1+1は、符号長N=16200ビットに等しい。
図４５は、Sx用16k符号の各符号化率rについての、図４４の列数KX，KY1，KY2、及びM、並びに、列重みX，Y1、及び、Y2を示す図である。
r=7/15及び8/15それぞれのSx用16k符号の検査行列Hについては、図１２及び図１３で説明した検査行列と同様に、先頭側（左側）の列ほど、列重みが大の傾向にあり、したがって、Sx用16k符号の先頭の符号ビットほど、エラーに強い（エラーに対する耐性がある）傾向がある。
＜r=7/15及び8/15それぞれのSx用16k符号の入れ替え処理＞
Sx用16k符号を用いたデータ伝送において、より良好な通信品質を確保するには、エラーに対する耐性を向上させるための対策を施すことが望ましい。
エラーに対する耐性を向上させるための対策としては、例えば、8PSKや16APSK等の、信号点の数が比較的少ない変調方式を採用する方法や、デマルチプレクサ２５（図９）で行われる入れ替え処理がある。
入れ替え処理において、DVB-T.2等の規格で規定されているLDPC符号の符号ビットを入れ替える入れ替え方式としては、例えば、上述した第１ないし第４の入れ替え方式や、DVB-T.2等の規格で規定されている入れ替え方式がある。
但し、Sx用16k符号を用いたデータ伝送では、そのSx用16k符号に適した入れ替え処理を採用することが望ましい。
すなわち、Sx用16k符号については、そのSx用16k符号のエラーに対する耐性がより向上する、Sx用16k符号専用の入れ替え方式（Sx用入れ替え方式ともいう）の入れ替え処理を採用することが望ましい。
以下、Sx用入れ替え方式に従った入れ替え処理について説明するが、その前に、既に提案されている入れ替え方式（以下、現行方式ともいう）による入れ替え処理について説明する。
図４６及び図４７を参照して、デマルチプレクサ２５で、DVB-T.2等に規定されているLDPC符号（以下、規定符号ともいう）に対して、現行方式で入れ替え処理が行われるとした場合の、その入れ替え処理について説明する。
図４６は、LDPC符号が、DVB-T.2に規定されている、符号長Nが64800ビットで、符号化率が3/5のLDPC符号である場合の、現行方式の入れ替え処理の一例を示している。
すなわち、図４６のＡは、LDPC符号が、符号長Nが64800ビットで、符号化率が3/5の規定符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、現行方式の入れ替え処理の一例を示している。
変調方式が16QAMである場合、符号ビットの4(=m)ビットが、１個のシンボルとして、16QAMで定める16個の信号点のうちのいずれかにマッピングされる。
さらに、符号長Nが64800ビットで、倍数bが2である場合、デマルチプレクサ２５のメモリ３１（図２２、図２３）は、ロウ方向に4×2(=mb)ビットを記憶する8個のカラムを有し、カラム方向に64800/(4×2)ビットを記憶する。
デマルチプレクサ２５では、LDPC符号の符号ビットが、メモリ３１のカラム方向に書き込まれ、64800ビットの符号ビット（１符号語）の書き込みが終了すると、メモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図２２、図２３）に供給される。
入れ替え部３２は、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0,b1,b2,b3,b4,b5,b6,b7を、例えば、図４６のＡに示すように、連続する2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0,y1,y2,y3,y4,y5,y6,y7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy7に、
符号ビットb1を、シンボルビットy1に、
符号ビットb2を、シンボルビットy4に、
符号ビットb3を、シンボルビットy2に、
符号ビットb4を、シンボルビットy5に、
符号ビットb5を、シンボルビットy3に、
符号ビットb6を、シンボルビットy6に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図４６のＢは、LDPC符号が、符号長Nが64800ビットで、符号化率が3/5の規定符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、現行方式の入れ替え処理の一例を示している。
変調方式が64QAMである場合、符号ビットの6(=m)ビットが、１個のシンボルとして、64QAMで定める64個の信号点のうちのいずれかにマッピングされる。
さらに、符号長Nが64800ビットで、倍数bが2である場合、デマルチプレクサ２５のメモリ３１（図２２、図２３）は、ロウ方向に6×2(=mb)ビットを記憶する12個のカラムを有し、カラム方向に64800/(6×2)ビットを記憶する。
デマルチプレクサ２５では、LDPC符号の符号ビットが、メモリ３１のカラム方向に書き込まれ、64800ビットの符号ビット（１符号語）の書き込みが終了すると、メモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図２２、図２３）に供給される。
入れ替え部３２は、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0,b1,b2,b3,b4,b5,b6,b7,b8,b9,b10,b11を、例えば、図４６のＢに示すように、連続する2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0,y1,y2,y3,y4,y5,y6,y7,y8,y9,y10,y11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy7に、
符号ビットb2を、シンボルビットy3に、
符号ビットb3を、シンボルビットy10に、
符号ビットb4を、シンボルビットy6に、
符号ビットb5を、シンボルビットy2に、
符号ビットb6を、シンボルビットy9に、
符号ビットb7を、シンボルビットy5に、
符号ビットb8を、シンボルビットy1に、
符号ビットb9を、シンボルビットy8に、
符号ビットb10を、シンボルビットy4に、
符号ビットb11を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図４６のＣは、LDPC符号が、符号長Nが64800ビットで、符号化率が3/5の規定符号であり、さらに、変調方式が256QAMで、倍数bが2である場合の、現行方式の入れ替え処理の一例を示している。
変調方式が256QAMである場合、符号ビットの8(=m)ビットが、１個のシンボルとして、256QAMで定める256個の信号点のうちのいずれかにマッピングされる。
さらに、符号長Nが64800ビットで、倍数bが2である場合、デマルチプレクサ２５のメモリ３１（図２２、図２３）は、ロウ方向に8×2(=mb)ビットを記憶する16個のカラムを有し、カラム方向に64800/(8×2)ビットを記憶する。
デマルチプレクサ２５では、LDPC符号の符号ビットが、メモリ３１のカラム方向に書き込まれ、64800ビットの符号ビット（１符号語）の書き込みが終了すると、メモリ３１に書き込まれた符号ビットが、ロウ方向に、8×2(=mb)ビット単位で読み出され、入れ替え部３２（図２２、図２３）に供給される。
入れ替え部３２は、メモリ３１から読み出される8×2(=mb)ビットの符号ビットb0,b1,b2,b3,b4,b5,b6,b7,b8,b9,b10,b11,b12,b13,b14,b15を、例えば、図４６のＣに示すように、連続する2(=b)個のシンボルの8×2(=mb)ビットのシンボルビットy0,y1,y2,y3,y4,y5,y6,y7,y8,y9,y10,y11,y12,y13,y14,y15に割り当てるように、8×2(=mb)ビットの符号ビットb0ないしb15を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy15に、
符号ビットb1を、シンボルビットy1に、
符号ビットb2を、シンボルビットy13に、
符号ビットb3を、シンボルビットy3に、
符号ビットb4を、シンボルビットy8に、
符号ビットb5を、シンボルビットy11に、
符号ビットb6を、シンボルビットy9に、
符号ビットb7を、シンボルビットy5に、
符号ビットb8を、シンボルビットy10に、
符号ビットb9を、シンボルビットy6に、
符号ビットb10を、シンボルビットy4に、
符号ビットb11を、シンボルビットy7に、
符号ビットb12を、シンボルビットy12に、
符号ビットb13を、シンボルビットy2に、
符号ビットb14を、シンボルビットy14に、
符号ビットb15を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図４７は、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5の規定符号である場合の、現行方式の入れ替え処理の一例を示している。
すなわち、図４７のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、現行方式の入れ替え処理の一例を示している。
変調方式が16QAMである場合、符号ビットの4(=m)ビットが、１個のシンボルとして、16QAMで定める16個の信号点のうちのいずれかにマッピングされる。
さらに、符号長Nが16200ビットで、倍数bが2である場合、デマルチプレクサ２５のメモリ３１（図２２、図２３）は、ロウ方向に4×2(=mb)ビットを記憶する8個のカラムを有し、カラム方向に16200/(4×2)ビットを記憶する。
デマルチプレクサ２５では、LDPC符号の符号ビットが、メモリ３１のカラム方向に書き込まれ、16200ビットの符号ビット（１符号語）の書き込みが終了すると、メモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図２２、図２３）に供給される。
入れ替え部３２は、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0,b1,b2,b3,b4,b5,b6,b7を、例えば、図４７のＡに示すように、連続する2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0,y1,y2,y3,y4,y5,y6,y7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、入れ替え部３２は、上述した図４６のＡの場合と同様に、符号ビットb0ないしb7を、シンボルビットy0ないしy7に割り当てる入れ替えを行う。
図４７のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5の規定符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、現行方式の入れ替え処理の一例を示している。
変調方式が64QAMである場合、符号ビットの6(=m)ビットが、１個のシンボルとして、64QAMで定める64個の信号点のうちのいずれかにマッピングされる。
さらに、符号長Nが16200ビットで、倍数bが2である場合、デマルチプレクサ２５のメモリ３１（図２２、図２３）は、ロウ方向に6×2(=mb)ビットを記憶する12個のカラムを有し、カラム方向に16200/(6×2)ビットを記憶する。
デマルチプレクサ２５では、LDPC符号の符号ビットが、メモリ３１のカラム方向に書き込まれ、16200ビットの符号ビット（１符号語）の書き込みが終了すると、メモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図２２、図２３）に供給される。
入れ替え部３２は、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0,b1,b2,b3,b4,b5,b6,b7,b8,b9,b10,b11を、例えば、図４７のＢに示すように、連続する2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0,y1,y2,y3,y4,y5,y6,y7,y8,y9,y10,y11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
すなわち、入れ替え部３２は、上述した図４６のＢの場合と同様に、符号ビットb0ないしb11を、シンボルビットy0ないしy11に割り当てる入れ替えを行う。
図４７のＣは、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5の規定符号であり、さらに、変調方式が256QAMで、倍数bが1ある場合の、現行方式の入れ替え処理の一例を示している。
変調方式が256QAMである場合、符号ビットの8(=m)ビットが、１個のシンボルとして、256QAMで定める256個の信号点のうちのいずれかにマッピングされる。
さらに、符号長Nが16200ビットで、倍数bが1である場合、デマルチプレクサ２５のメモリ３１（図２２、図２３）は、ロウ方向に8×1(=mb)ビットを記憶する8個のカラムを有し、カラム方向に16200/(8×1)ビットを記憶する。
デマルチプレクサ２５では、LDPC符号の符号ビットが、メモリ３１のカラム方向に書き込まれ、16200ビットの符号ビット（１符号語）の書き込みが終了すると、メモリ３１に書き込まれた符号ビットが、ロウ方向に、8×1(=mb)ビット単位で読み出され、入れ替え部３２（図２２、図２３）に供給される。
入れ替え部３２は、メモリ３１から読み出される8×1(=mb)ビットの符号ビットb0,b1,b2,b3,b4,b5,b6,b7を、例えば、図４７のＣに示すように、1(=b)個のシンボルの8×1(=mb)ビットのシンボルビットy0,y1,y2,y3,y4,y5,y6,y7に割り当てるように、8×1(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy7に、
符号ビットb1を、シンボルビットy3に、
符号ビットb2を、シンボルビットy1に、
符号ビットb3を、シンボルビットy5に、
符号ビットb4を、シンボルビットy2に、
符号ビットb5を、シンボルビットy6に、
符号ビットb6を、シンボルビットy4に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
次に、Sx用入れ替え方式による入れ替え処理について説明する。
なお、以下では、メモリ３１から、ロウ方向に読み出される、mbビットの符号ビットの、最上位ビットから#i+1ビット目を、ビットb#iとも表すとともに、連続するb個のシンボルのmbビットのシンボルビットの、最上位ビットから#i+1ビット目のビットを、ビットy#iとも表す。
図４８は、r=7/15又は8/15のSx用16k符号を用いたデータ伝送において、変調方式が8PSKで、倍数bが1である場合のSx用入れ替え方式による入れ替え処理の第１の例を示す図である。
r=7/15又は8/15のSx用16k符号を用いたデータ伝送において、変調方式が8PSKで、倍数bが1である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(3×1))×(3×1)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、3×1(=mb)ビット単位で読み出され、入れ替え部３２（図２２、図２３）に供給される。
入れ替え部３２は、メモリ３１から読み出される3×1(=mb)ビットの符号ビットb0ないしb2を、例えば、図４８に示すように、1(=b)個のシンボルの3×1(=mb)ビットのシンボルビットy0ないしy2に割り当てるように、3×1(=mb)ビットの符号ビットb0ないしb2を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy1に、
符号ビットb1を、シンボルビットy0に、
符号ビットb2を、シンボルビットy2に、
それぞれ割り当てる入れ替えを行う。
図４９は、r=7/15又は8/15のSx用16k符号を用いたデータ伝送において、変調方式が8PSKで、倍数bが1である場合のSx用入れ替え方式による入れ替え処理の第２の例を示す図である。
この場合、図４８で説明したように、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(3×1))×(3×1)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、3×1(=mb)ビット単位で読み出され、入れ替え部３２（図２２、図２３）に供給される。
入れ替え部３２は、メモリ３１から読み出される3×1(=mb)ビットの符号ビットb0ないしb2を、例えば、図４９に示すように、1(=b)個のシンボルの3×1(=mb)ビットのシンボルビットy0ないしy2に割り当てるように、3×1(=mb)ビットの符号ビットb0ないしb2を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy1に、
符号ビットb1を、シンボルビットy2に、
符号ビットb2を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
ここで、入れ替え部３２による入れ替え処理でのLDPC符号の符号ビットの入れ替え方式、つまり、LDPC符号の符号ビットと、シンボルを表すシンボルビットとの間の割り当てのパターン（以下、ビット割り当てパターンともいう）としては、符号化率r=7/15と8/15のSx用16k符号それぞれについて、専用のビット割り当てパターンを採用することができる。
但し、符号化率r=7/15と8/15のSx用16k符号それぞれについて、専用のビット割り当てパターンを採用すると、それぞれのビット割り当てパターンを送信装置１１に実装する必要があり、さらに、符号化率rが異なるSx用16k符号ごとに、ビット割り当てパターンの変更（切り替え）が必要になる。
そこで、符号化率r=7/15と8/15のそれぞれのSx用16k符号については、変調方式が8PSKで、倍数bが1である場合には、図４８及び図４９で説明した入れ替え方式の一方だけを、送信装置１１に実装することができる。後述する、変調方式が16APSKで、倍数bが1である場合も同様である。
図５０は、符号化率r=7/15のSx用16k符号について、変調方式として8PSKを採用するとともに、入れ替え方式として、図４８のSx用入れ替え方式の第１の例を採用して行った、BER/FERを計測するシミュレーションのシミュレーション結果を示す図である。
図５１は、符号化率r=8/15のSx用16k符号について、変調方式として8PSKを採用するとともに、入れ替え方式として、図４８のSx用入れ替え方式の第１の例を採用して行った、BER/FERを計測するシミュレーションのシミュレーション結果を示す図である。
図５０及び図５１において、横軸は、Es/N0を表し、縦軸は、BER/FERを表す。なお、実線がBERを表し、点線がFERを表す。
図５０及び図５１によれば、符号化率r=7/15と8/15のそれぞれのSx用16k符号について、良好なBER/FERが得られており、したがって、Sx用16k符号を用いたデータ伝送において、良好な通信品質が確保されることを確認することができる。
シミュレーションでは、入れ替え方式として、図４９のSx用入れ替え方式の第２の例を採用した場合にも、図４８のSx用入れ替え方式の第１の例を採用した場合と同程度のBER/FERが計測された。
ここで、シミュレーションでは、Sx用16k符号を復号する際の繰り返し復号回数C(it)として、50回を採用するとともに、通信路１３（図７）として、NL(Non-Linear)チャネルを想定し、3ビットの符号ビットを3ビットのシンボルビットに割り当てる各種のビット割り当てパターンについて、BER/FERを計測した。
そして、良好なBER/FERが得られるビット割り当てパターンを、Sx用入れ替え方式として採用した。
したがって、図４８及び図４９のSx用入れ替え方式は、Sx用16k符号を用いた8PSKでのデータ伝送を、NLチャネルを介して行う場合に最適化された入れ替え方式であるということができる。
また、変調方式として8PSKを採用したシミュレーションでは、その8PSKのコンスタレーションとして、例えば、DVB-S.2の8PSKで採用されているコンスタレーション（図１９）を採用した。
なお、図４８及び図４９のSx用入れ替え方式は、NLチャネルで用いた場合は勿論、NLチャネル以外の、例えば、リニアチャネルや、リニアチャネルにAWGNが加えられたAWGNチャネル等で用いた場合も、良好な通信品質を確保することができる。
図５２は、シミュレーションに用いた伝送システムのモデル（伝送システムモデル）を示すブロック図である。
伝送システムモデルは、Tx部２１０、Rx部２２０、及び、チャネル(Channel)部２３０を有する。
Tx部２１０は、送信側のモデルであり、FEC(Forward Error Correction)部２１１、マッピング部(Map.)２１２、アップサンプリング部(Up-sampling)２１３、及び、ナイキストフィルタ部(Nyquist filter)２１４を有する。
FEC部２１１は、例えば、BCH符号、さらには、LDPC符号による誤り訂正符号化を行い、その誤り訂正符号化によって得られるLDPC符号を、マッピング部２１２に供給する。
マッピング部２１２は、FEC部２１１からのLDCP符号の所定数ビットをシンボルとして、そのシンボルを、8PSKや16APSK等の所定の直交変調の変調方式で定められる信号点にマッピングして直交変調を行い、その直交変調後のデータを、アップサンプリング部２１３に供給する。
アップサンプリング部２１３は、マッピング部２１２からのデータのアップサンプリングを行い、その結果得られるデータを、ナイキストフィルタ部２１４に供給する。
ナイキストフィルタ部２１４は、アップサンプリング部２１３からのデータをフィルタリングし、その結果得られる伝送信号を、チャネル部２３０に出力する。
Rx部２２０は、受信側のモデルであり、AGC(automatic gain control)部２２１、乗算器２２２、ロールオフフィルタ部(Roll-Off Filter)２２３、ダウンサンプリング部(Down samp.)２２４、CSI(Channel State Information)部２２５、デマッピング部(De-Map.)２２６、及び、FEC部２２７を有する。
AGC部２２１は、チャネル部２３０から出力される伝送信号を増幅するためのAGCパラメータを設定し、乗算器２２２に供給する。
乗算器２２２には、AGC部２２１からAGCパラメータが供給される他、チャネル部２３０が出力する伝送信号が供給される。
乗算器２２２は、チャネル部２３０からの伝送信号を、AGC部２２１からのAGCパラメータに従って増幅し、ロールオフフィルタ部２２３に供給する。
ロールオフフィルタ部２２３は、乗算器２２２からの伝送信号をフィルタリングし、ダウンサンプリング部２２４に供給する。
ダウンサンプリング部２２４は、ロールオフフィルタ部２２３からの伝送信号のダウンサンプリングを行い、その結果得られるデータ（マッピング後のデータ）を、デマッピング部２２６に供給する。
CSI部２２５は、チャネル（チャネル部２３０）の状態を表すチャネル情報を設定し、デマッピング部２２６に供給する。
デマッピング部２２６は、CSI部２２５からのチャネル情報を用いて、ダウンサンプリング部２２４からのデータをデマッピング（信号点配置復号）して直交復調し、その結果得られるデータ（LDPC符号の尤度）を、FEC部２２７に供給する。
FEC部２２７は、デマッピング部２２６からのデータについて、誤り訂正符号を復号する誤り訂正復号、すなわち、例えば、LDPC符号の復号、さらには、BCH符号の復号を行う。
チャネル部２３０は、NLチャネルのモデルであり、IBO(Input Back-Off)部２３１、乗算器２３２、TWTA(Travelling Wave Tube Amplifier)部２３３、AWGN部２３４、及び、加算器２３５を有する。
IBO部２３１は、Tx部２１０から出力される伝送信号の電力を調整するためのIBOパラメータを設定し、乗算器２３２に供給する。
乗算器２３２には、IBO部２３１からIBOパラメータが供給される他、Tx部２１０が出力する伝送信号が供給される。
乗算器２３２は、Tx部２１０からの伝送信号を、IBO部２３１からのIBOパラメータに従って増幅し、TWTA部２３３に供給する。
TWTA部２３３は、例えば、非線形な特性のアンプ(Non-Linear Amplifier)で構成され、乗算器２３２からの伝送信号のうちの、所定値の未満の電力の伝送信号については、そのまま出力し、所定値以上の電力の伝送信号については、電力を所定値にクリップして出力する。
AWGN部２３４は、AWGNを発生して出力する。
加算器２３５には、TWTA部２３３が出力する伝送信号と、AWGN部２３４が出力するAWGNとが供給される。
加算器２３５は、TWTA部２３３からの伝送信号に、AWGN部２３４からのAWGNを加算し、チャネル部２３０の出力として出力する。
以上のように構成される伝送システムモデルでは、Tx部２１０において、FEC部２１１が誤り訂正符号化を行い、その誤り訂正符号化によって得られるLDPC符号を、マッピング部２１２に供給する。
マッピング部２１２は、FEC部２１１からのLDCP符号を所定の直交変調の変調方式で定められる信号点にマッピングして直交変調を行う。マッピング部２１２で得られるデータは、アップサンプリング部２１３、及び、ナイキストフィルタ部２１４を介し、Tx部２１０が出力する伝送信号として、チャネル部２３０に供給される。
チャネル部２３０では、Tx部２１０からの伝送信号が、乗算器２３２及びTWTA部２３３を介することにより、適宜、非線形な歪みを受けた状態となって、加算器２３５に供給される。
加算器２３５では、乗算器２３２及びTWTA部２３３を介して供給される伝送信号に、AWGN部２３４からのAWGNが加算され、Rx部２２０に供給される。
Rx部２２０では、チャネル部２３０からの伝送信号が、乗算器２２２、ロールオフフィルタ部２２３、及び、ダウンサンプリング部２２４を介して、デマッピング部２２６に供給される。
デマッピング部２２６では、CSI部２２５からのチャネル情報を用い、乗算器２２２、ロールオフフィルタ部２２３、及び、ダウンサンプリング部２２４を介して供給されるデータがデマッピングされて直交復調され、その結果得られるデータが、FEC部２２７に供給される。
FEC部２２７では、デマッピング部２２６からのデータの、LDPC復号等の誤り訂正復号が行われる。シミュレーションでは、この誤り訂正復号の結果を用いて、BER/FERが計測（算出）される。
なお、図５２のチャネル部２３０を、IBO部２３１、乗算器２３２、及び、TWTA部２３３を設けずに、AWGN部２３４、及び、加算器２３５だけで構成することにより、チャネル部２３０は、AWGNチャネルのモデルとなる。
図５３は、r=7/15又は8/15のSx用16k符号を用いたデータ伝送において、変調方式が16APSKで、倍数bが1である場合のSx用入れ替え方式による入れ替え処理の第１の例を示す図である。
r=7/15又は8/15のSx用16k符号を用いたデータ伝送において、変調方式が16APSKで、倍数bが1である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×1))×(4×1)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×1(=mb)ビット単位で読み出され、入れ替え部３２（図２２、図２３）に供給される。
入れ替え部３２は、メモリ３１から読み出される4×1(=mb)ビットの符号ビットb0ないしb3を、例えば、図５３に示すように、1(=b)個のシンボルの4×1(=mb)ビットのシンボルビットy0ないしy3に割り当てるように、4×1(=mb)ビットの符号ビットb0ないしb3を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy1に、
符号ビットb1を、シンボルビットy2に、
符号ビットb2を、シンボルビットy0に、
符号ビットb3を、シンボルビットy3に、
それぞれ割り当てる入れ替えを行う。
図５４は、r=7/15又は8/15のSx用16k符号を用いたデータ伝送において、変調方式が16APSKで、倍数bが1である場合のSx用入れ替え方式による入れ替え処理の第２の例を示す図である。
この場合、図５３で説明したように、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×1))×(4×1)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×1(=mb)ビット単位で読み出され、入れ替え部３２（図２２、図２３）に供給される。
入れ替え部３２は、メモリ３１から読み出される4×1(=mb)ビットの符号ビットb0ないしb3を、例えば、図５４に示すように、1(=b)個のシンボルの4×1(=mb)ビットのシンボルビットy0ないしy3に割り当てるように、4×1(=mb)ビットの符号ビットb0ないしb3を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy1に、
符号ビットb1を、シンボルビットy3に、
符号ビットb2を、シンボルビットy0に、
符号ビットb3を、シンボルビットy2に、
それぞれ割り当てる入れ替えを行う。
図５５は、r=7/15又は8/15のSx用16k符号を用いたデータ伝送において、変調方式が16APSKで、倍数bが1である場合のSx用入れ替え方式による入れ替え処理の第３の例を示す図である。
この場合、図５３で説明したように、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×1))×(4×1)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×1(=mb)ビット単位で読み出され、入れ替え部３２（図２２、図２３）に供給される。
入れ替え部３２は、メモリ３１から読み出される4×1(=mb)ビットの符号ビットb0ないしb3を、例えば、図５５に示すように、1(=b)個のシンボルの4×1(=mb)ビットのシンボルビットy0ないしy3に割り当てるように、4×1(=mb)ビットの符号ビットb0ないしb3を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy2に、
符号ビットb1を、シンボルビットy1に、
符号ビットb2を、シンボルビットy0に、
符号ビットb3を、シンボルビットy3に、
それぞれ割り当てる入れ替えを行う。
図５６は、r=7/15又は8/15のSx用16k符号を用いたデータ伝送において、変調方式が16APSKで、倍数bが1である場合のSx用入れ替え方式による入れ替え処理の第４の例を示す図である。
この場合、図５３で説明したように、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×1))×(4×1)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×1(=mb)ビット単位で読み出され、入れ替え部３２（図２２、図２３）に供給される。
入れ替え部３２は、メモリ３１から読み出される4×1(=mb)ビットの符号ビットb0ないしb3を、例えば、図５６に示すように、1(=b)個のシンボルの4×1(=mb)ビットのシンボルビットy0ないしy3に割り当てるように、4×1(=mb)ビットの符号ビットb0ないしb3を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy3に、
符号ビットb1を、シンボルビットy1に、
符号ビットb2を、シンボルビットy0に、
符号ビットb3を、シンボルビットy2に、
それぞれ割り当てる入れ替えを行う。
図５７は、r=7/15又は8/15のSx用16k符号を用いたデータ伝送において、変調方式が16APSKで、倍数bが1である場合のSx用入れ替え方式による入れ替え処理の第５の例を示す図である。
この場合、図５３で説明したように、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×1))×(4×1)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×1(=mb)ビット単位で読み出され、入れ替え部３２（図２２、図２３）に供給される。
入れ替え部３２は、メモリ３１から読み出される4×1(=mb)ビットの符号ビットb0ないしb3を、例えば、図５７に示すように、1(=b)個のシンボルの4×1(=mb)ビットのシンボルビットy0ないしy3に割り当てるように、4×1(=mb)ビットの符号ビットb0ないしb3を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy1に、
符号ビットb1を、シンボルビットy2に、
符号ビットb2を、シンボルビットy3に、
符号ビットb3を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図５８は、r=7/15又は8/15のSx用16k符号を用いたデータ伝送において、変調方式が16APSKで、倍数bが1である場合のSx用入れ替え方式による入れ替え処理の第６の例を示す図である。
この場合、図５３で説明したように、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×1))×(4×1)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×1(=mb)ビット単位で読み出され、入れ替え部３２（図２２、図２３）に供給される。
入れ替え部３２は、メモリ３１から読み出される4×1(=mb)ビットの符号ビットb0ないしb3を、例えば、図５８に示すように、1(=b)個のシンボルの4×1(=mb)ビットのシンボルビットy0ないしy3に割り当てるように、4×1(=mb)ビットの符号ビットb0ないしb3を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy1に、
符号ビットb1を、シンボルビットy3に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図５９は、r=7/15又は8/15のSx用16k符号を用いたデータ伝送において、変調方式が16APSKで、倍数bが1である場合のSx用入れ替え方式による入れ替え処理の第７の例を示す図である。
この場合、図５３で説明したように、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×1))×(4×1)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×1(=mb)ビット単位で読み出され、入れ替え部３２（図２２、図２３）に供給される。
入れ替え部３２は、メモリ３１から読み出される4×1(=mb)ビットの符号ビットb0ないしb3を、例えば、図５９に示すように、1(=b)個のシンボルの4×1(=mb)ビットのシンボルビットy0ないしy3に割り当てるように、4×1(=mb)ビットの符号ビットb0ないしb3を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy2に、
符号ビットb1を、シンボルビットy1に、
符号ビットb2を、シンボルビットy3に、
符号ビットb3を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図６０は、r=7/15又は8/15のSx用16k符号を用いたデータ伝送において、変調方式が16APSKで、倍数bが1である場合のSx用入れ替え方式による入れ替え処理の第８の例を示す図である。
この場合、図５３で説明したように、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×1))×(4×1)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×1(=mb)ビット単位で読み出され、入れ替え部３２（図２２、図２３）に供給される。
入れ替え部３２は、メモリ３１から読み出される4×1(=mb)ビットの符号ビットb0ないしb3を、例えば、図６０に示すように、1(=b)個のシンボルの4×1(=mb)ビットのシンボルビットy0ないしy3に割り当てるように、4×1(=mb)ビットの符号ビットb0ないしb3を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy3に、
符号ビットb1を、シンボルビットy1に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図６１は、符号化率r=7/15のSx用16k符号について、変調方式として16APSKを採用するとともに、入れ替え方式として、図５５のSx用入れ替え方式の第３の例を採用して行った、BER/FERを計測するシミュレーションのシミュレーション結果を示す図である。
図６２は、符号化率r=8/15のSx用16k符号について、変調方式として16APSKを採用するとともに、入れ替え方式として、図５５のSx用入れ替え方式の第３の例を採用して行った、BER/FERを計測するシミュレーションのシミュレーション結果を示す図である。
図６１及び図６２において、横軸は、Es/N0を表し、縦軸は、BER/FERを表す。なお、実線がBERを表し、点線がFERを表す。
図６１及び図６２によれば、符号化率r=7/15と8/15のそれぞれのSx用16k符号について、良好なBER/FERが得られており、したがって、Sx用16k符号を用いたデータ伝送において、良好な通信品質が確保されることを確認することができる。
シミュレーションでは、入れ替え方式として、図５３のSx用入れ替え方式の第１の例、図５４のSx用入れ替え方式の第２の例、及び、図５６のSx用入れ替え方式の第４の例ないし図６０のSx用入れ替え方式の第８の例を採用した場合にも、図５５のSx用入れ替え方式の第３の例を採用した場合と同程度のBER/FERが計測された。
ここで、変調方式として16APSKを採用したシミュレーションでは、変調方式として8PSKを採用したシミュレーション（図５０及び図５１）の場合と同様に、Sx用16k符号を復号する際の繰り返し復号回数Cとして、50回を採用するとともに、通信路１３（図７）として、NL(Non-Linear)チャネルを想定し、4ビットの符号ビットを4ビットのシンボルビットに割り当てる各種のビット割り当てパターンについて、BER/FERを計測した。
そして、良好なBER/FERが得られるビット割り当てパターンを、Sx用入れ替え方式として採用した。
したがって、図５３ないし図６０のSx用入れ替え方式は、Sx用16k符号を用いた16APSKでのデータ伝送を、NLチャネルを介して行う場合に最適化された入れ替え方式であるということができる。
また、変調方式として16APSKを採用したシミュレーションでは、その16APSKのコンスタレーションとして、DVB-S.2の16APSKで採用されているコンスタレーション（図２０）について、半径比γを最適化したコンスタレーションを採用した。
すなわち、変調方式として16APSKを採用したシミュレーションでは、図２０に示したコンスタレーションと同様に、IQ平面上の原点を中心とする半径がR1の円（内周円）の円周上の４個の信号点、及び、半径がR2（＞R1）の円（外周円）の円周上の１２個の信号点の、合計で１６個の信号点が設けられたコンスタレーションを採用した。
但し、変調方式として16APSKを採用したシミュレーションでは、外周円と内周円との半径比γ＝R2／R1として、NLチャネルを介したデータ伝送において、FERを最小にする値を採用した。
具体的には、符号化率r=7/15のSx用16k符号について、変調方式として16APSKを採用したシミュレーションでは、半径比γとして、5.25を採用し、符号化率r=7/15のSx用16k符号について、変調方式として16APSKを採用したシミュレーションでは、半径比γとして、4.85を採用した。
なお、図５３ないし図６０のSx用入れ替え方式は、NLチャネルで用いる場合は勿論、NLチャネル以外の、例えば、リニアチャネルや、リニアチャネルにAWGNが加えられたAWGNチャネル等で用いる場合も、良好な通信品質を確保することができる。
また、図６１及び図６２のBER/FERを計測するシミュレーションでは（上述の図５０及び図５１のBER/FERを計測するシミュレーションでも同様）、ロールオフレート(roll-off-rate)として、10%を採用した。ロールオフレートとは、図５２の伝送システムモデルのナイキストフィルタ部２１４、及び、ロールオフフィルタ部２２３に関わるパラメータである。
＜マッピング＞
図６３及び図６４は、Sx用16k符号を用いたデータ伝送において、変調方式として、16APSKを採用する場合の、その16APSKの信号点の配置と、半径比γとの例を示す図である。
図６３及び図６４において、16APSKの16個の信号点は、半径がR1の内周円上と、半径がR1より大のR2の外周円上とに配置されている。
具体的には、半径がR1の内周円上には、等角度で、4個の信号点が配置されており、半径がR2の外周円上には、等角度で、12個の信号点が配置されている。
さらに、16APSKのコンスタレーション（16個の信号点）については、外周円の半径R2と、内周円の半径R1との比である半径比（外周円の半径R2が、内周円の半径R1の何倍であるかを表す値）γ=R2/R1が、信号点にマッピングする対象のSx用16k符号の符号化率rごとに最適な値に定められている。
最適な半径比γとしては、第１及び第２のシミュレーションにより、所定の評価値をより良くする値（半径比）を求めた。
図６３は、第１のシミュレーションにより求められた半径比γを示しており、図６４は、第２のシミュレーションにより求められた半径比γを示している。
第１のシミュレーションでは、図６３に示すように、r=7/15のSx用16k符号については、γ=5.25が、最適な半径比として求められており、r=8/15のSx用16k符号については、γ=4.85が、最適な半径比として求められている。
第２のシミュレーションでは、図６４に示すように、r=7/15のSx用16k符号については、γ=3.32が、最適な半径比として求められており、r=8/15のSx用16k符号については、γ=3.50が、最適な半径比として求められている。
ここで、第１のシミュレーションでは、通信路１３（図７）として、NLチャネルを想定し、FERが10-1ないし10-2の範囲内の値となる、伝送信号のSNR(Signal to Noise Ratio)の値を特定し、その値のSNRの伝送信号について、FERを最小にする半径比を、最適な半径比γとして求めた。
したがって、第１のシミュレーションにより求められた半径比γは、データ伝送を、NLチャネルを介して行う場合に最適化された半径比であるということができる。
一方、第２のシミュレーションでは、通信路１３として、AWGNチャネルを想定し、コンスタレーション上の信号点の配置と伝送信号のSNRとで決まる伝送容量の上界(channel capacity)であるBICMキャパシティ(Bit Interleave Coded Modulation capacity)を最大にする半径比を、最適な半径比γとして求めた。
したがって、第２のシミュレーションにより求められた半径比γは、データ伝送を、AWGNチャネルを介して行う場合に最適化された半径比であるということができる。
なお、r=7/15のSx用16k符号について、変調方式として16APSKを採用し、NLチャネルに最適な半径比γ＝5.25を採用した場合のBER/FERは、上述の図６１に示した通りである。
また、r=8/15のSx用16k符号について、変調方式として16APSKを採用し、NLチャネルに最適な半径比γ＝4.85を採用した場合のBER/FERは、上述の図６２に示した通りである。
したがって、r=7/15のSx用16k符号については、半径比γ＝5.25を採用することにより、図６１に示したように、良好なBER/FERを得ることができ、良好な通信品質を確保すること等ができる。
同様に、r=8/15のSx用16k符号については、半径比γ＝4.85を採用することにより、図６２に示したように、良好なBER/FERを得ることができ、良好な通信品質を確保すること等ができる。
なお、第１のシミュレーションにより求められた半径比γの、16APSKのコンスタレーションは、NLチャネルで用いた場合はもちろん、AWGNチャネル、その他のチャネルで用いた場合も、BER/FERが良好であるという観点で、良好な通信品質を確保すること等ができる。
また、第２のシミュレーションにより求められた半径比γの、16APSKのコンスタレーションは、BICMキャパシティが良好であるという観点で、やはり、チャネルによらず、良好な通信品質を確保すること等ができる。
＜受信装置１２の構成例＞
図６５は、図７の受信装置１２の構成例を示すブロック図である。
OFDM処理部(OFDM operation)１５１は、送信装置１１（図７）からのOFDM信号を受信し、そのOFDM信号の信号処理を行う。OFDM処理部１５１が信号処理を行うことにより得られるデータは、フレーム管理部(Frame Management)１５２に供給される。
フレーム管理部１５２は、OFDM処理部１５１から供給されるデータで構成されるフレームの処理（フレーム解釈）を行い、その結果得られる対象データの信号と、制御データの信号とを、周波数デインターリーバ(Frequency Deinterleaver)１６１と１５３とに、それぞれ供給する。
周波数デインターリーバ１５３は、フレーム管理部１５２からのデータについて、シンボル単位での周波数デインターリーブを行い、デマッパ(Demapper)１５４に供給する。
デマッパ１５４は、周波数デインターリーバ１５３からのデータ（コンスタレーション上のデータ）を、送信装置１１側で行われる直交変調で定められる信号点の配置（コンスタレーション）に基づいてデマッピング（信号点配置復号）して直交復調し、その結果得られるデータ（LDPC符号（の尤度））を、LDPCデコーダ(LDPC decoder)１５５に供給する。
LDPCデコーダ１５５は、デマッパ１５４からのLDPC符号のLDPC復号を行い、その結果得られるLDPC対象データ（ここでは、BCH符号）を、BCHデコーダ(BCH decoder)１５６に供給する。
BCHデコーダ１５６は、LDPCデコーダ１５５からのLDPC対象データのBCH復号を行い、その結果得られる制御データ（シグナリング）を出力する。
一方、周波数デインターリーバ１６１は、フレーム管理部１５２からのデータについて、シンボル単位での周波数デインターリーブを行い、SISO/MISOデコーダ(SISO/MISO decoder)１６２に供給する。
SISO/MISOデコーダ１６２は、周波数デインターリーバ１６１からのデータの時空間復号を行い、時間デインターリーバ(Time Deinterleaver)１６３に供給する。
時間デインターリーバ１６３は、SISO/MISOデコーダ１６２からのデータについて、シンボル単位での時間デインターリーブを行い、デマッパ(Demapper)１６４に供給する。
デマッパ１６４は、時間デインターリーバ１６３からのデータ（コンスタレーション上のデータ）を、送信装置１１側で行われる直交変調で定められる信号点の配置（コンスタレーション）に基づいてデマッピング（信号点配置復号）して直交復調し、その結果得られるデータを、ビットデインターリーバ(Bit Deinterleaver)１６５に供給する。
ビットデインターリーバ１６５は、デマッパ１６４からのデータのビットデインターリーブを行い、そのビットデインターリーブ後のデータであるLDPC符号（の尤度）を、LDPCデコーダ１６６に供給する。
LDPCデコーダ１６６は、ビットデインターリーバ１６５からのLDPC符号のLDPC復号を行い、その結果得られるLDPC対象データ（ここでは、BCH符号）を、BCHデコーダ１６７に供給する。
BCHデコーダ１６７は、LDPCデコーダ１５５からのLDPC対象データのBCH復号を行い、その結果得られるデータを、BBデスクランブラ(BB DeScrambler)１６８に供給する。
BBデスクランブラ１６８は、BCHデコーダ１６７からのデータに、BBデスクランブルを施し、その結果得られるデータを、ヌル削除部(Null Deletion)１６９に供給する。
ヌル削除部１６９は、BBデスクランブラ１６８からのデータから、図８のパダー１１２で挿入されたNullを削除し、デマルチプレクサ(Demultiplexer)１７０に供給する。
デマルチプレクサ１７０は、ヌル削除部１６９からのデータに多重化されている１以上のストリーム（対象データ）それぞれを分離し、必要な処理を施して、アウトプットストリーム(Output stream)として出力する。
なお、受信装置１２は、図６５に図示したブロックの一部を設けずに構成することができる。すなわち、例えば、送信装置１１（図８）を、時間インターリーバ１１８、SISO/MISOエンコーダ１１９、周波数インターリーバ１２０、及び、周波数インターリーバ１２４を設けずに構成する場合には、受信装置１２は、送信装置１１の時間インターリーバ１１８、SISO/MISOエンコーダ１１９、周波数インターリーバ１２０、及び、周波数インターリーバ１２４にそれぞれ対応するブロックである時間デインターリーバ１６３、SISO/MISOデコーダ１６２、周波数デインターリーバ１６１、及び、周波数デインターリーバ１５３を設けずに構成することができる。
図６６は、図６５のビットデインターリーバ１６５の構成例を示すブロック図である。
ビットデインターリーバ１６５は、マルチプレクサ(MUX)５４、及びカラムツイストデインターリーバ５５から構成され、デマッパ１６４（図６５）からのデータであるシンボルのシンボルビットの（ビット）デインターリーブを行う。
すなわち、マルチプレクサ５４は、デマッパ１６４からのシンボルのシンボルビットを対象として、図９のデマルチプレクサ２５が行う入れ替え処理に対応する逆入れ替え処理（入れ替え処理の逆の処理）、すなわち、入れ替え処理によって入れ替えられたLDPC符号の符号ビット（の尤度）の位置を元の位置に戻す逆入れ替え処理を行い、その結果得られるLDPC符号を、カラムツイストデインターリーバ５５に供給する。
カラムツイストデインターリーバ５５は、マルチプレクサ５４からのLDPC符号を対象として、図９のカラムツイストインターリーバ２４が行う並び替え処理としてのカラムツイストインターリーブに対応するカラムツイストデインターリーブ（カラムツイストインターリーブの逆の処理）、すなわち、並び替え処理としてのカラムツイストインターリーブによって並びが変更されたLDPC符号の符号ビットを、元の並びに戻す逆並び替え処理としての、例えば、カラムツイストデインターリーブを行う。
具体的には、カラムツイストデインターリーバ５５は、図２８等に示したメモリ３１と同様に構成される、デインターリーブ用のメモリに対して、LDPC符号の符号ビットを書き込み、さらに読み出すことで、カラムツイストデインターリーブを行う。
但し、カラムツイストデインターリーバ５５では、符号ビットの書き込みは、メモリ３１からの符号ビットの読み出し時の読み出しアドレスを、書き込みアドレスとして用いて、デインターリーブ用のメモリのロウ方向に行われる。また、符号ビットの読み出しは、メモリ３１への符号ビットの書き込み時の書き込みアドレスを、読み出しアドレスとして用いて、デインターリーブ用のメモリのカラム方向に行われる。
カラムツイストデインターリーブの結果得られるLDPC符号は、カラムツイストデインターリーバ５５からLDPCデコーダ１６６に供給される。
ここで、デマッパ１６４から、ビットデインターリーバ１６５に供給されるLDPC符号に、パリティインターリーブ、カラムツイストインターリーブ、及び入れ替え処理が施されている場合、ビットデインターリーバ１６５では、パリティインターリーブに対応するパリティデインターリーブ（パリティインターリーブの逆の処理、すなわち、パリティインターリーブによって並びが変更されたLDPC符号の符号ビットを、元の並びに戻すパリティデインターリーブ）、入れ替え処理に対応する逆入れ替え処理、及び、カラムツイストインターリーブに対応するカラムツイストデインターリーブのすべてを行うことができる。
但し、図６６のビットデインターリーバ１６５では、入れ替え処理に対応する逆入れ替え処理を行うマルチプレクサ５４、及び、カラムツイストインターリーブに対応するカラムツイストデインターリーブを行うカラムツイストデインターリーバ５５は、設けられているが、パリティインターリーブに対応するパリティデインターリーブを行うブロックは、設けられておらず、パリティデインターリーブは、行われない。
したがって、ビットデインターリーバ１６５（のカラムツイストデインターリーバ５５）から、LDPCデコーダ１６６には、逆入れ替え処理、及び、カラムツイストデインターリーブが行われ、かつ、パリティデインターリーブが行われていないLDPC符号が供給される。
LDPCデコーダ１６６は、ビットデインターリーバ１６５からのLDPC符号のLDPC復号を、図８のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行い、その結果得られるデータを、LDPC対象データの復号結果として出力する。
図６７は、図６６のデマッパ１６４、ビットデインターリーバ１６５、及び、LDPCデコーダ１６６が行う処理を説明するフローチャートである。
ステップＳ１１１において、デマッパ１６４は、時間デインターリーバ１６３からのデータ（信号点にマッピングされたコンスタレーション上のデータ）をデマッピングして直交復調し、ビットデインターリーバ１６５に供給して、処理は、ステップＳ１１２に進む。
ステップＳ１１２では、ビットデインターリーバ１６５は、デマッパ１６４からのデータのデインターリーブ（ビットデインターリーブ）を行って、処理は、ステップＳ１１３に進む。
すなわち、ステップＳ１１２では、ビットデインターリーバ１６５において、マルチプレクサ５４が、デマッパ１６４からのデータ（シンボルのシンボルビットに相当）を対象として、逆入れ替え処理を行い、その結果得られるLDPC符号の符号ビットを、カラムツイストデインターリーバ５５に供給する。
カラムツイストデインターリーバ５５は、マルチプレクサ５４からのLDPC符号を対象として、カラムツイストデインターリーブを行い、その結果得られるLDPC符号（の尤度）を、LDPCデコーダ１６６に供給する。
ステップＳ１１３では、LDPCデコーダ１６６が、カラムツイストデインターリーバ５５からのLDPC符号のLDPC復号を、図８のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hを用いて行い、すなわち、検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行い、その結果得られるデータを、LDPC対象データの復号結果として、BCHデコーダ１６７に出力する。
なお、図６６でも、図９の場合と同様に、説明の便宜のため、逆入れ替え処理を行うマルチプレクサ５４と、カラムツイストデインターリーブを行うカラムツイストデインターリーバ５５とを、別個に構成するようにしたが、マルチプレクサ５４とカラムツイストデインターリーバ５５とは、一体的に構成することができる。
また、図９のビットインターリーバ１１６において、カラムツイストインターリーブを行わない場合には、図６６のビットデインターリーバ１６５において、カラムツイストデインターリーバ５５は、設ける必要がない。
次に、図６５のLDPCデコーダ１６６で行われるLDPC復号について、さらに説明する。
図６５のLDPCデコーダ１６６では、上述したように、カラムツイストデインターリーバ５５からの、逆入れ替え処理、及び、カラムツイストデインターリーブが行われ、かつ、パリティデインターリーブが行われていないLDPC符号のLDPC復号が、図８のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行われる。
ここで、LDPC復号を、変換検査行列を用いて行うことで、回路規模を抑制しつつ、動作周波数を十分実現可能な範囲に抑えることが可能となるLDPC復号が先に提案されている（例えば、特許第4224777号を参照）。
そこで、まず、図６８ないし図７１を参照して、先に提案されている、変換検査行列を用いたLDPC復号について説明する。
図６８は、符号長Nが90で、符号化率が2/3のLDPC符号の検査行列Hの例を示している。
なお、図６８では（後述する図６９及び図７０においても同様）、0を、ピリオド(.)で表現している。
図６８の検査行列Hでは、パリティ行列が階段構造になっている。
図６９は、図６８の検査行列Hに、式（１１）の行置換と、式（１２）の列置換を施して得られる検査行列H'を示している。
行置換:6s+t+1行目→5t+s+1行目
・・・（１１）
列置換:6x+y+61列目→5y+x+61列目
・・・（１２）
但し、式（１１）及び（１２）において、s，t，x，yは、それぞれ、０≦s＜５，０≦t＜６，０≦x＜５，０≦t＜６の範囲の整数である。
式（１１）の行置換によれば、６で割って余りが１になる１，７，１３，１９，２５行目を、それぞれ、１，２，３，４，５行目に、６で割って余りが２になる２，８，１４，２０，２６行目を、それぞれ、６，７，８，９，１０行目に、という具合に置換が行われる。
また、式（１２）の列置換によれば、６１列目以降（パリティ行列）に対して、６で割って余りが１になる６１，６７，７３，７９，８５列目を、それぞれ、６１，６２，６３，６４，６５列目に、６で割って余りが２になる６２，６８，７４，８０，８６列目を、それぞれ、６６，６７，６８，６９，７０列目に、という具合に置換が行われる。
このようにして、図６８の検査行列Hに対して、行と列の置換を行って得られた行列(matrix)が、図６９の検査行列H'である。
ここで、検査行列Hの行置換を行っても、LDPC符号の符号ビットの並びには影響しない。
また、式（１２）の列置換は、上述の、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブの、情報長Kを60と、巡回構造の単位の列数Pを5と、パリティ長M（ここでは、30）の約数q(=M/P)を６と、それぞれしたときのパリティインターリーブに相当する。
したがって、図６９の検査行列H'は、図６８の検査行列（以下、適宜、元の検査行列という）Hの、K+qx+y+1番目の列を、K+Py+x+1番目の列に置換する列置換を、少なくとも行って得られる変換検査行列である。
図６９の変換検査行列H'に対して、図６８の元の検査行列HのLDPC符号に、式（１２）と同一の置換を行ったものを乗じると、０ベクトルが出力される。すなわち、元の検査行列HのLDPC符号（１符号語）としての行ベクトルcに、式（１２）の列置換を施して得られる行ベクトルをc'と表すこととすると、検査行列の性質から、HcTは、０ベクトルとなるから、H'c'Tも、当然、０ベクトルとなる。
以上から、図６９の変換検査行列H'は、元の検査行列HのLDPC符号cに、式（１２）の列置換を行って得られるLDPC符号c'の検査行列になっている。
したがって、元の検査行列HのLDPC符号cに、式（１２）の列置換を行い、その列置換後のLDPC符号c'を、図６９の変換検査行列H'を用いて復号（LDPC復号）し、その復号結果に、式（１２）の列置換の逆置換を施すことで、元の検査行列HのLDPC符号を、その検査行列Hを用いて復号する場合と同様の復号結果を得ることができる。
図７０は、５×５の行列の単位に間隔を空けた、図６９の変換検査行列H'を示している。
図７０においては、変換検査行列H'は、５×５（＝P×P）の単位行列、その単位行列の１のうち１個以上が０になった行列（以下、適宜、準単位行列という）、単位行列または準単位行列をサイクリックシフト(cyclic shift)した行列（以下、適宜、シフト行列という）、単位行列、準単位行列、またはシフト行列のうちの２以上の和（以下、適宜、和行列という）、５×５の０行列の組合わせで表されている。
図７０の変換検査行列H'は、５×５の単位行列、準単位行列、シフト行列、和行列、０行列で構成されているということができる。そこで、変換検査行列H'を構成する、これらの５×５の行列（単位行列、準単位行列、シフト行列、和行列、０行列）を、以下、適宜、構成行列という。
P×Pの構成行列で表される検査行列のLDPC符号の復号には、チェックノード演算、及びバリアブルノード演算を、P個同時に行うアーキテクチャ(architecture)を用いることができる。
図７１は、そのような復号を行う復号装置の構成例を示すブロック図である。
すなわち、図７１は、図６８の元の検査行列Hに対して、少なくとも、式（１２）の列置換を行って得られる図７０の変換検査行列H'を用いて、LDPC符号の復号を行う復号装置の構成例を示している。
図７１の復号装置は、６つのFIFO３００1ないし３００6からなる枝データ格納用メモリ３００、FIFO３００1ないし３００6を選択するセレクタ３０１、チェックノード計算部３０２、２つのサイクリックシフト回路３０３及び３０８、１８個のFIFO３０４1ないし３０４18からなる枝データ格納用メモリ３０４、FIFO３０４1ないし３０４18を選択するセレクタ３０５、受信データを格納する受信データ用メモリ３０６、バリアブルノード計算部３０７、復号語計算部３０９、受信データ並べ替え部３１０、復号データ並べ替え部３１１からなる。
まず、枝データ格納用メモリ３００と３０４へのデータの格納方法について説明する。
枝データ格納用メモリ３００は、図７０の変換検査行列H'の行数３０を構成行列の行数（巡回構造の単位の列数P）５で除算した数である６つのFIFO３００1ないし３００6から構成されている。FIFO３００y（ｙ＝１，２，・・・，６）は、複数の段数の記憶領域からなり、各段の記憶領域については、構成行列の行数及び列数（巡回構造の単位の列数P）である５つの枝に対応するメッセージを同時に読み出すこと、及び、書き込むことができるようになっている。また、FIFO３００yの記憶領域の段数は、図７０の変換検査行列の行方向の１の数（ハミング重み）の最大数である９になっている。
FIFO３００1には、図７０の変換検査行列H'の第１行目から第５行目までの１の位置に対応するデータ（バリアブルノードからのメッセージvi）が、各行共に横方向に詰めた形に（０を無視した形で）格納される。すなわち、第ｊ行第ｉ列を、(j,i)と表すこととすると、FIFO３００1の第１段の記憶領域には、変換検査行列H'の(1,1)から(5,5)の５×５の単位行列の１の位置に対応するデータが格納される。第２段の記憶領域には、変換検査行列H'の(1,21)から(5,25)のシフト行列（５×５の単位行列を右方向に３つだけサイクリックシフトしたシフト行列）の１の位置に対応するデータが格納される。第３から第８段の記憶領域も同様に、変換検査行列H'と対応付けてデータが格納される。そして、第９段の記憶領域には、変換検査行列H'の(1,86)から(5,90)のシフト行列（５×５の単位行列のうちの１行目の１を０に置き換えて１つだけ左にサイクリックシフトしたシフト行列）の１の位置に対応するデータが格納される。
FIFO３００2には、図７０の変換検査行列H'の第６行目から第１０行目までの１の位置に対応するデータが格納される。すなわち、FIFO３００2の第１段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列（５×５の単位行列を右に１つだけサイクリックシフトした第１のシフト行列と、右に２つだけサイクリックシフトした第２のシフト行列の和である和行列）を構成する第１のシフト行列の１の位置に対応するデータが格納される。また、第２段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列を構成する第２のシフト行列の１の位置に対応するデータが格納される。
すなわち、重みが２以上の構成行列については、その構成行列を、重みが１であるP×Pの単位行列、単位行列の要素の１のうち１個以上が０になった準単位行列、又は単位行列もしくは準単位行列をサイクリックシフトしたシフト行列のうちの複数の和の形で表現したときの、その重みが１の単位行列、準単位行列、又はシフト行列の１の位置に対応するデータ（単位行列、準単位行列、又はシフト行列に属する枝に対応するメッセージ）は、同一アドレス（FIFO３００1ないし３００6のうちの同一のFIFO）に格納される。
以下、第３から第９段の記憶領域についても、変換検査行列H'に対応付けてデータが格納される。
FIFO３００3ないし３００6も同様に変換検査行列H'に対応付けてデータを格納する。
枝データ格納用メモリ３０４は、変換検査行列H'の列数９０を、構成行列の列数（巡回構造の単位の列数P）である５で割った１８個のFIFO３０４1ないし３０４18から構成されている。FIFO３０４x（ｘ＝１，２，・・・，１８）は、複数の段数の記憶領域からなり、各段の記憶領域については、構成行列の行数及び列数（巡回構造の単位の列数P）である５つの枝に対応するメッセージを同時に読み出すこと、及び、書き込むことができるようになっている。
FIFO３０４1には、図７０の変換検査行列H'の第１列目から第５列目までの１の位置に対応するデータ（チェックノードからのメッセージuj）が、各列共に縦方向に詰めた形に（０を無視した形で）格納される。すなわち、FIFO３０４1の第１段の記憶領域には、変換検査行列H'の(1,1)から(5,5)の５×５の単位行列の１の位置に対応するデータが格納される。第２段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列（５×５の単位行列を右に１つだけサイクリックシフトした第１のシフト行列と、右に２つだけサイクリックシフトした第２のシフト行列との和である和行列）を構成する第１のシフト行列の１の位置に対応するデータが格納される。また、第３段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列を構成する第２のシフト行列の１の位置に対応するデータが格納される。
すなわち、重みが２以上の構成行列については、その構成行列を、重みが１であるP×Pの単位行列、単位行列の要素の１のうち１個以上が０になった準単位行列、又は単位行列もしくは準単位行列をサイクリックシフトしたシフト行列のうちの複数の和の形で表現したときの、その重みが１の単位行列、準単位行列、又はシフト行列の１の位置に対応するデータ（単位行列、準単位行列、又はシフト行列に属する枝に対応するメッセージ）は、同一アドレス（FIFO３０４1ないし３０４18のうちの同一のFIFO）に格納される。
以下、第４及び第５段の記憶領域についても、変換検査行列H'に対応付けて、データが格納される。このFIFO３０４1の記憶領域の段数は、変換検査行列H'の第１列から第５列における行方向の１の数（ハミング重み）の最大数である５になっている。
FIFO３０４2と３０４3も同様に変換検査行列H'に対応付けてデータを格納し、それぞれの長さ（段数）は、５である。FIFO３０４4ないし３０４12も同様に、変換検査行列H'に対応付けてデータを格納し、それぞれの長さは３である。FIFO３０４13ないし３０４18も同様に、変換検査行列H'に対応付けてデータを格納し、それぞれの長さは２である。
次に、図７１の復号装置の動作について説明する。
枝データ格納用メモリ３００は、６つのFIFO３００1ないし３００6からなり、前段のサイクリックシフト回路３０８から供給される５つのメッセージD311が、図７０の変換検査行列H'のどの行に属するかの情報（Matrixデータ）D312に従って、データを格納するFIFOを、FIFO３００1ないし３００6の中から選び、選んだFIFOに５つのメッセージD311をまとめて順番に格納していく。また、枝データ格納用メモリ３００は、データを読み出す際には、FIFO３００1から５つのメッセージD3001を順番に読み出し、次段のセレクタ３０１に供給する。枝データ格納用メモリ３００は、FIFO３００1からのメッセージの読み出しの終了後、FIFO３００2ないし３００6からも、順番に、メッセージを読み出し、セレクタ３０１に供給する。
セレクタ３０１は、セレクト信号D301に従って、FIFO３００1ないし３００6のうちの、現在データが読み出されているFIFOからの５つのメッセージを選択し、メッセージD302として、チェックノード計算部３０２に供給する。
チェックノード計算部３０２は、５つのチェックノード計算器３０２1ないし３０２5からなり、セレクタ３０１を通して供給されるメッセージD302(D3021ないしD3025)（式（７）のメッセージvi）を用いて、式（７）に従ってチェックノード演算を行い、そのチェックノード演算の結果得られる５つのメッセージD303(D3031ないしD3035)（式（７）のメッセージuj)をサイクリックシフト回路３０３に供給する。
サイクリックシフト回路３０３は、チェックノード計算部３０２で求められた５つのメッセージD3031ないしD3035を、対応する枝が変換検査行列H'において元となる単位行列（又は準単位行列）を幾つサイクリックシフトしたものであるかの情報（Matrixデータ）D305を元にサイクリックシフトし、その結果をメッセージD304として、枝データ格納用メモリ３０４に供給する。
枝データ格納用メモリ３０４は、１８個のFIFO３０４1ないし３０４18からなり、前段のサイクリックシフト回路３０３から供給される５つのメッセージD304が変換検査行列H'のどの行に属するかの情報D305に従って、データを格納するFIFOを、FIFO３０４1ないし３０４18の中から選び、選んだFIFOに５つのメッセージD304をまとめて順番に格納していく。また、枝データ格納用メモリ３０４は、データを読み出す際には、FIFO３０４1から５つのメッセージD3061を順番に読み出し、次段のセレクタ３０５に供給する。枝データ格納用メモリ３０４は、FIFO３０４1からのデータの読み出しの終了後、FIFO３０４2ないし３０４18からも、順番に、メッセージを読み出し、セレクタ３０５に供給する。
セレクタ３０５は、セレクト信号D307に従って、FIFO３０４1ないし３０４18のうちの、現在データが読み出されているFIFOからの５つのメッセージを選択し、メッセージD308として、バリアブルノード計算部３０７と復号語計算部３０９に供給する。
一方、受信データ並べ替え部３１０は、通信路１３を通して受信した、図６８の検査行列Hに対応するLDPC符号D313を、式（１２）の列置換を行うことにより並べ替え、受信データD314として、受信データ用メモリ３０６に供給する。受信データ用メモリ３０６は、受信データ並べ替え部３１０から供給される受信データD314から、受信LLR（対数尤度比）を計算して記憶し、その受信LLRを５個ずつまとめて受信値D309として、バリアブルノード計算部３０７と復号語計算部３０９に供給する。
バリアブルノード計算部３０７は、５つのバリアブルノード計算器３０７1ないし３０７5からなり、セレクタ３０５を通して供給されるメッセージD308(D3081ないしD3085)（式（１）のメッセージuj）と、受信データ用メモリ３０６から供給される５つの受信値D309（式（１）の受信値u0i）を用いて、式（１）に従ってバリアブルノード演算を行い、その演算の結果得られるメッセージD310(D3101ないしD3105)（式（１）のメッセージvi）を、サイクリックシフト回路３０８に供給する。
サイクリックシフト回路３０８は、バリアブルノード計算部３０７で計算されたメッセージD3101ないしD3105を、対応する枝が変換検査行列H'において元となる単位行列（又は準単位行列）を幾つサイクリックシフトしたものであるかの情報を元にサイクリックシフトし、その結果をメッセージD311として、枝データ格納用メモリ３００に供給する。
以上の動作を１巡することで、LDPC符号の１回の復号（バリアブルノード演算及びチェックノード演算）を行うことができる。図７１の復号装置は、所定の回数だけLDPC符号を復号した後、復号語計算部３０９及び復号データ並べ替え部３１１において、最終的な復号結果を求めて出力する。
すなわち、復号語計算部３０９は、５つの復号語計算器３０９1ないし３０９5からなり、セレクタ３０５が出力する５つのメッセージD308(D3081ないしD3085)（式（５）のメッセージuj）と、受信データ用メモリ３０６から供給される５つの受信値D309（式（５）の受信値u0i）を用い、複数回の復号の最終段として、式（５）に基づいて、復号結果（復号語）を計算して、その結果得られる復号データD315を、復号データ並べ替え部３１１に供給する。
復号データ並べ替え部３１１は、復号語計算部３０９から供給される復号データD315を対象に、式（１２）の列置換の逆置換を行うことにより、その順序を並べ替え、最終的な復号結果D316として出力する。
以上のように、検査行列（元の検査行列）に対して、行置換と列置換のうちの一方又は両方を施し、P×Pの単位行列、その要素の１のうち１個以上が０になった準単位行列、単位行列もしくは準単位行列をサイクリックシフトしたシフト行列、単位行列、準単位行列、もしくはシフト行列の複数の和である和行列、P×Pの０行列の組合せ、つまり、構成行列の組み合わせで表すことができる検査行列（変換検査行列）に変換することで、LDPC符号の復号を、チェックノード演算とバリアブルノード演算を、検査行列の行数や列数より小さい数のP個同時に行うアーキテクチャ(architecture)を採用することが可能となる。ノード演算（チェックノード演算とバリアブルノード演算）を、検査行列の行数や列数より小さい数のP個同時に行うアーキテクチャを採用する場合、ノード演算を、検査行列の行数や列数に等しい数だけ同時に行う場合に比較して、動作周波数を実現可能な範囲に抑えて、多数の繰り返し復号を行うことができる。
図６５の受信装置１２を構成するLDPCデコーダ１６６は、例えば、図７１の復号装置と同様に、チェックノード演算とバリアブルノード演算をP個同時に行うことで、LDPC復号を行うようになっている。
すなわち、いま、説明を簡単にするために、図８の送信装置１１を構成するLDPCエンコーダ１１５が出力するLDPC符号の検査行列が、例えば、図６８に示した、パリティ行列が階段構造になっている検査行列Hであるとすると、送信装置１１のパリティインターリーバ２３では、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブが、情報長Kを60に、巡回構造の単位の列数Pを5に、パリティ長Mの約数q(=M/P)を６に、それぞれして行われる。
このパリティインターリーブは、上述したように、式（１２）の列置換に相当するから、LDPCデコーダ１６６では、式（１２）の列置換を行う必要がない。
このため、図６５の受信装置１２では、上述したように、カラムツイストデインターリーバ５５から、LDPCデコーダ１６６に対して、パリティデインターリーブが行われていないLDPC符号、つまり、式（１２）の列置換が行われた状態のLDPC符号が供給され、LDPCデコーダ１６６では、式（１２）の列置換を行わないことを除けば、図７１の復号装置と同様の処理が行われる。
すなわち、図７２は、図６５のLDPCデコーダ１６６の構成例を示している。
図７２において、LDPCデコーダ１６６は、図７１の受信データ並べ替え部３１０が設けられていないことを除けば、図７１の復号装置と同様に構成されており、式（１２）の列置換が行われないことを除いて、図７１の復号装置と同様の処理を行うため、その説明は省略する。
以上のように、LDPCデコーダ１６６は、受信データ並べ替え部３１０を設けずに構成することができるので、図７１の復号装置よりも、規模を削減することができる。
なお、図６８ないし図７２では、説明を簡単にするために、LDPC符号の符号長Nを90と、情報長Kを60と、巡回構造の単位の列数（構成行列の行数及び列数）Pを5と、パリティ長Mの約数q(=M/P)を６と、それぞれしたが、符号長N、情報長K、巡回構造の単位の列数P、及び約数q(=M/P)のそれぞれは、上述した値に限定されるものではない。
すなわち、図８の送信装置１１において、LDPCエンコーダ１１５が出力するのは、例えば、符号長Nを64800や16200等と、情報長KをN-Pq(=N-M)と、巡回構造の単位の列数Pを360と、約数qをM/Pと、それぞれするLDPC符号であるが、図７２のLDPCデコーダ１６６は、そのようなLDPC符号を対象として、チェックノード演算とバリアブルノード演算をP個同時に行うことで、LDPC復号を行う場合に適用可能である。
図７３は、図６６のビットデインターリーバ１６５を構成するマルチプレクサ５４の処理を説明する図である。
すなわち、図７３のＡは、マルチプレクサ５４の機能的な構成例を示している。
マルチプレクサ５４は、逆入れ替え部１００１、及びメモリ１００２から構成される。
マルチプレクサ５４は、前段のデマッパ１６４から供給されるシンボルのシンボルビットを対象として、送信装置１１のデマルチプレクサ２５が行う入れ替え処理に対応する逆入れ替え処理（入れ替え処理の逆の処理）、すなわち、入れ替え処理によって入れ替えられたLDPC符号の符号ビット（シンボルビット）の位置を元の位置に戻す逆入れ替え処理を行い、その結果得られるLDPC符号を、後段のカラムツイストデインターリーバ５５に供給する。
すなわち、マルチプレクサ５４において、逆入れ替え部１００１には、（連続する）b個のシンボルの単位で、そのb個のシンボルのmbビットのシンボルビットy0,y1,・・・,ymb-1が供給される。
逆入れ替え部１００１は、mbビットのシンボルビットy0ないしymb-1を、元のmbビットの符号ビットb0,b1,・・・,bmb-1の並び（送信装置１１側のデマルチプレクサ２５を構成する入れ替え部３２での入れ替えが行われる前の符号ビットb0ないしbmb-1の並び）に戻す逆入れ替えを行い、その結果得られるmbビットの符号ビットb0ないしbmb-1を出力する。
メモリ１００２は、送信装置１１側のデマルチプレクサ２５を構成するメモリ３１と同様に、ロウ(row)（横）方向にmbビットを記憶するとともに、カラム(column)（縦）方向にN/(mb)ビットを記憶する記憶容量を有する。すなわち、メモリ１００２は、N/(mb)ビットを記憶するmb個のカラムから構成される。
但し、メモリ１００２では、送信装置１１のデマルチプレクサ２５のメモリ３１からの符号ビットの読み出しが行われる方向に、逆入れ替え部１００１が出力するLDPC符号の符号ビットの書き込みが行われ、メモリ３１への符号ビットの書き込みが行われる方向に、メモリ１００２に書き込まれた符号ビットの読み出しが行われる。
すなわち、受信装置１２のマルチプレクサ５４では、図７３のＡに示すように、逆入れ替え部１００１が出力するLDPC符号の符号ビットを、mbビット単位で、ロウ方向に書き込むことが、メモリ１００２の１行目から下の行に向かって順次行われる。
そして、１符号長分の符号ビットの書き込みが終了すると、マルチプレクサ５４では、メモリ１００２から、符号ビットを、カラム方向に読み出して、後段のカラムツイストデインターリーバ５５に供給する。
ここで、図７３のＢは、メモリ１００２からの符号ビットの読み出しを示す図である。
マルチプレクサ５４では、LDPC符号の符号ビットを、メモリ１００２を構成するカラムの上から下方向（カラム方向）に読み出すことが、左から右方向のカラムに向かって行われる。
図７４は、図６６のビットデインターリーバ１６５を構成するカラムツイストデインターリーバ５５の処理を説明する図である。
すなわち、図７４は、マルチプレクサ５４のメモリ１００２の構成例を示している。
メモリ１００２は、カラム（縦）方向にmbビットを記憶するとともに、ロウ（横）方向にN/(mb)ビットを記憶する記憶容量を有し、mb個のカラムから構成される。
カラムツイストデインターリーバ５５は、メモリ１００２に対して、LDPC符号の符号ビットを、ロウ方向に書き込み、カラム方向に読み出すときの読み出し始めの位置を制御することで、カラムツイストデインターリーブを行う。
すなわち、カラムツイストデインターリーバ５５では、複数のカラムそれぞれについて、符号ビットの読み出しを開始する読み出し始めの位置を、適宜変更することで、カラムツイストインターリーブで並び替えられた符号ビットの並びを、元の並びに戻す逆並び替え処理を行う。
ここで、図７４は、図２８で説明した、変調方式が16APSKや16QAM等であり、かつ、倍数bが1である場合の、メモリ１００２の構成例を示している。この場合、１シンボルのビット数mは、４ビットであり、また、メモリ１００２は、４(=mb)個のカラムで構成される。
カラムツイストデインターリーバ５５は、マルチプレクサ５４に代わり、逆入れ替え部１００１が出力するLDPC符号の符号ビットのロウ方向への書き込みを、メモリ１００２の１行目から下の行に向かって順次行う。
そして、１符号長分の符号ビットの書き込みが終了すると、カラムツイストデインターリーバ５５は、符号ビットを、メモリ１００２の上から下方向（カラム方向）に読み出すことを、左から右方向のカラムに向かって行う。
但し、カラムツイストデインターリーバ５５は、送信装置１１側のカラムツイストインターリーバ２４が符号ビットを書き込む書き始めの位置を、符号ビットの読み出し始めの位置として、メモリ１００２からの符号ビットの読み出しを行う。
すなわち、各カラムの先頭（一番上）の位置のアドレスを0として、カラム方向の各位置のアドレスを、昇順の整数で表すこととすると、変調方式が16APSKや16QAMであり、かつ、倍数bが1である場合には、カラムツイストデインターリーバ５５では、最も左のカラムについては、読み出し始めの位置を、アドレスが0の位置とし、（左から）２番目のカラムについては、読み出し始めの位置を、アドレスが2の位置とし、３番目のカラムについては、読み出し始めの位置を、アドレスが4の位置とし、４番目のカラムについては、読み出し始めの位置を、アドレスが7の位置とする。
なお、読み出し始めの位置が、アドレスが0の位置以外の位置のカラムについては、符号ビットの読み出しを、最も下の位置まで行った後は、先頭（アドレスが0の位置）に戻り、読み出し始めの位置の直前の位置までの読み出しが行われる。そして、その後、次（右）のカラムからの読み出しが行われる。
以上のようなカラムツイストデインターリーブを行うことにより、カラムツイストインターリーブで並び替えられた符号ビットの並びが、元の並びに戻される。
図７５は、図６５のビットデインターリーバ１６５の他の構成例を示すブロック図である。
なお、図中、図６６の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
すなわち、図７５のビットデインターリーバ１６５は、パリティデインターリーバ１０１１が新たに設けられている他は、図６６の場合と同様に構成されている。
図７５では、ビットデインターリーバ１６５は、マルチプレクサ(MUX)５４、カラムツイストデインターリーバ５５、及び、パリティデインターリーバ１０１１から構成され、デマッパ１６４からのLDPC符号の符号ビットのビットデインターリーブを行う。
すなわち、マルチプレクサ５４は、デマッパ１６４からのLDPC符号を対象として、送信装置１１のデマルチプレクサ２５が行う入れ替え処理に対応する逆入れ替え処理（入れ替え処理の逆の処理）、すなわち、入れ替え処理によって入れ替えられた符号ビットの位置を元の位置に戻す逆入れ替え処理を行い、その結果得られるLDPC符号を、カラムツイストデインターリーバ５５に供給する。
カラムツイストデインターリーバ５５は、マルチプレクサ５４からのLDPC符号を対象として、送信装置１１のカラムツイストインターリーバ２４が行う並び替え処理としてのカラムツイストインターリーブに対応するカラムツイストデインターリーブを行う。
カラムツイストデインターリーブの結果得られるLDPC符号は、カラムツイストデインターリーバ５５からパリティデインターリーバ１０１１に供給される。
パリティデインターリーバ１０１１は、カラムツイストデインターリーバ５５でのカラムツイストデインターリーブ後の符号ビットを対象として、送信装置１１のパリティインターリーバ２３が行うパリティインターリーブに対応するパリティデインターリーブ（パリティインターリーブの逆の処理）、すなわち、パリティインターリーブによって並びが変更されたLDPC符号の符号ビットを、元の並びに戻すパリティデインターリーブを行う。
パリティデインターリーブの結果得られるLDPC符号は、パリティデインターリーバ１０１１からLDPCデコーダ１６６に供給される。
したがって、図７５のビットデインターリーバ１６５では、LDPCデコーダ１６６には、逆入れ替え処理、カラムツイストデインターリーブ、及び、パリティデインターリーブが行われたLDPC符号、すなわち、検査行列Hに従ったLDPC符号化によって得られるLDPC符号が供給される。
LDPCデコーダ１６６は、ビットデインターリーバ１６５からのLDPC符号のLDPC復号を、送信装置１１のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hを用いて行う。すなわち、LDPCデコーダ１６６は、ビットデインターリーバ１６５からのLDPC符号のLDPC復号を、送信装置１１のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hそのものを用いて、又は、その検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行う。
ここで、図７５では、ビットデインターリーバ１６５（のパリティデインターリーバ１０１１）からLDPCデコーダ１６６に対して、検査行列Hに従ったLDPC符号化によって得られるLDPC符号が供給されるため、そのLDPC符号のLDPC復号を、送信装置１１のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hそのものを用いて行う場合には、LDPCデコーダ１６６は、例えば、メッセージ（チェックノードメッセージ、バリバブルノードメッセージ）の演算を１個のノードずつ順次行うフルシリアルデコーディング(full serial decoding)方式によるLDPC復号を行う復号装置や、メッセージの演算をすべてのノードについて同時（並列）に行うフルパラレルデコーディング(full parallel decoding)方式によるLDPC復号を行う復号装置で構成することができる。
また、LDPCデコーダ１６６において、LDPC符号のLDPC復号を、送信装置１１のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行う場合には、LDPCデコーダ１６６は、チェックノード演算、及びバリアブルノード演算を、P（又はPの1以外の約数）個同時に行うアーキテクチャ(architecture)の復号装置であって、変換検査行列を得るための列置換と同様の列置換を、LDPC符号に施すことにより、そのLDPC符号の符号ビットを並び替える受信データ並べ替え部３１０を有する復号装置（図７１）で構成することができる。
なお、図７５では、説明の便宜のため、逆入れ替え処理を行うマルチプレクサ５４、カラムツイストデインターリーブを行うカラムツイストデインターリーバ５５、及び、パリティデインターリーブを行うパリティデインターリーバ１０１１それぞれを、別個に構成するようにしたが、マルチプレクサ５４、カラムツイストデインターリーバ５５、及び、パリティデインターリーバ１０１１の２以上は、送信装置１１のパリティインターリーバ２３、カラムツイストインターリーバ２４、及び、デマルチプレクサ２５と同様に、一体的に構成することができる。
また、送信装置１１のビットインターリーバ１１６（図８）を、パリティインターリーバ２３、及び、カラムツイストインターリーバ２４を設けずに構成する場合には、図７５において、ビットデインターリーバ１６５は、カラムツイストデインターリーバ５５、及び、パリティデインターリーバ１０１１を設けずに構成することができる。
この場合も、LDPCデコーダ１６６は、検査行列Hそのものを用いてLDPC復号を行うフルシリアルデコーディング方式の復号装置や、検査行列Hそのものを用いてLDPC復号を行うフルパラレルデコーディング方式の復号装置、変換検査行列H'を用いて、P個同時のチェックノード演算、及びバリアブルノード演算によるLDPC復号を行う、受信データ並べ替え部３１０を有する復号装置（図７１）で構成することができる。
＜受信システムの構成例＞
図７６は、受信装置１２を適用可能な受信システムの第１の構成例を示すブロック図である。
図７６において、受信システムは、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３から構成される。
取得部１１０１は、番組の画像データや音声データ等のLDPC対象データを、少なくともLDPC符号化することで得られるLDPC符号を含む信号を、例えば、地上ディジタル放送、衛星ディジタル放送、CATV網、インターネットその他のネットワーク等の、図示せぬ伝送路（通信路）を介して取得し、伝送路復号処理部１１０２に供給する。
ここで、取得部１１０１が取得する信号が、例えば、放送局から、地上波や、衛星波、CATV(Cable Television)網等を介して放送されてくる場合には、取得部１１０１は、チューナやSTB(Set Top Box)等で構成される。また、取得部１１０１が取得する信号が、例えば、webサーバから、IPTV(Internet Protocol Television)のようにマルチキャストで送信されてくる場合には、取得部１１０１は、例えば、NIC(Network Interface Card)等のネットワークI/F(Inter face)で構成される。
伝送路復号処理部１１０２は、受信装置１２に相当する。伝送路復号処理部１１０２は、取得部１１０１が伝送路を介して取得した信号に対して、伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施し、その結果得られる信号を、情報源復号処理部１１０３に供給する。
すなわち、取得部１１０１が伝送路を介して取得した信号は、伝送路で生じる誤りを訂正するための誤り訂正符号化を、少なくとも行うことで得られた信号であり、伝送路復号処理部１１０２は、そのような信号に対して、例えば、誤り訂正処理等の伝送路復号処理を施す。
ここで、誤り訂正符号化としては、例えば、LDPC符号化や、BCH符号化等がある。ここでは、誤り訂正符号化として、少なくとも、LDPC符号化が行われている。
また、伝送路復号処理には、変調信号の復調等が含まれることがある。
情報源復号処理部１１０３は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理を少なくとも含む情報源復号処理を施す。
すなわち、取得部１１０１が伝送路を介して取得した信号には、情報としての画像や音声等のデータ量を少なくするために、情報を圧縮する圧縮符号化が施されていることがあり、その場合、情報源復号処理部１１０３は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理(伸張処理）等の情報源復号処理を施す。
なお、取得部１１０１が伝送路を介して取得した信号に、圧縮符号化が施されていない場合には、情報源復号処理部１１０３では、圧縮された情報を元の情報に伸張する処理は行われない。
ここで、伸張処理としては、例えば、MPEGデコード等がある。また、伝送路復号処理には、伸張処理の他、デスクランブル等が含まれることがある。
以上のように構成される受信システムでは、取得部１１０１において、例えば、画像や音声等のデータに対して、MPEG符号化等の圧縮符号化が施され、さらに、LDPC符号化等の誤り訂正符号化が施された信号が、伝送路を介して取得され、伝送路復号処理部１１０２に供給される。
伝送路復号処理部１１０２では、取得部１１０１からの信号に対して、例えば、受信装置１２が行うのと同様の処理等が、伝送路復号処理として施され、その結果得られる信号が、情報源復号処理部１１０３に供給される。
情報源復号処理部１１０３では、伝送路復号処理部１１０２からの信号に対して、MPEGデコード等の情報源復号処理が施され、その結果得られる画像、又は音声が出力される。
以上のような図７６の受信システムは、例えば、ディジタル放送としてのテレビジョン放送を受信するテレビチューナ等に適用することができる。
なお、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３は、それぞれ、１つの独立した装置（ハードウェア（IC(Integrated Circuit)等）、又はソフトウエアモジュール）として構成することが可能である。
また、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３については、取得部１１０１と伝送路復号処理部１１０２とのセットや、伝送路復号処理部１１０２と情報源復号処理部１１０３とのセット、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３のセットを、１つの独立した装置として構成することが可能である。
図７７は、受信装置１２を適用可能な受信システムの第２の構成例を示すブロック図である。
なお、図中、図７６の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図７７の受信システムは、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３を有する点で、図７６の場合と共通し、出力部１１１１が新たに設けられている点で、図７６の場合と相違する。
出力部１１１１は、例えば、画像を表示する表示装置や、音声を出力するスピーカであり、情報源復号処理部１１０３から出力される信号としての画像や音声等を出力する。すなわち、出力部１１１１は、画像を表示し、あるいは、音声を出力する。
以上のような図７７の受信システムは、例えば、ディジタル放送としてのテレビジョン放送を受信するTV（テレビジョン受像機）や、ラジオ放送を受信するラジオ受信機等に適用することができる。
なお、取得部１１０１において取得された信号に、圧縮符号化が施されていない場合には、伝送路復号処理部１１０２が出力する信号が、出力部１１１１に供給される。
図７８は、受信装置１２を適用可能な受信システムの第３の構成例を示すブロック図である。
なお、図中、図７６の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図７８の受信システムは、取得部１１０１、及び、伝送路復号処理部１１０２を有する点で、図７６の場合と共通する。
但し、図７８の受信システムは、情報源復号処理部１１０３が設けられておらず、記録部１１２１が新たに設けられている点で、図７６の場合と相違する。
記録部１１２１は、伝送路復号処理部１１０２が出力する信号（例えば、MPEGのTSのTSパケット）を、光ディスクや、ハードディスク（磁気ディスク）、フラッシュメモリ等の記録（記憶）媒体に記録する（記憶させる）。
以上のような図７８の受信システムは、テレビジョン放送を録画するレコーダ等に適用することができる。
なお、図７８において、受信システムは、情報源復号処理部１１０３を設けて構成し、情報源復号処理部１１０３で、情報源復号処理が施された後の信号、すなわち、デコードによって得られる画像や音声を、記録部１１２１で記録することができる。
＜コンピュータの一実施の形態＞
次に、上述した一連の処理は、ハードウェアにより行うこともできるし、ソフトウェアにより行うこともできる。一連の処理をソフトウェアによって行う場合には、そのソフトウェアを構成するプログラムが、汎用のコンピュータ等にインストールされる。
そこで、図７９は、上述した一連の処理を実行するプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。
プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク７０５やＲＯＭ７０３に予め記録しておくことができる。
あるいはまた、プログラムは、フレキシブルディスク、CD-ROM(Compact Disc Read Only Memory)，MO(Magneto Optical)ディスク，DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリなどのリムーバブル記録媒体７１１に、一時的あるいは永続的に格納（記録）しておくことができる。このようなリムーバブル記録媒体７１１は、いわゆるパッケージソフトウエアとして提供することができる。
なお、プログラムは、上述したようなリムーバブル記録媒体７１１からコンピュータにインストールする他、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送し、コンピュータでは、そのようにして転送されてくるプログラムを、通信部７０８で受信し、内蔵するハードディスク７０５にインストールすることができる。
コンピュータは、CPU(Central Processing Unit)７０２を内蔵している。CPU７０２には、バス７０１を介して、入出力インタフェース７１０が接続されており、CPU７０２は、入出力インタフェース７１０を介して、ユーザによって、キーボードや、マウス、マイク等で構成される入力部７０７が操作等されることにより指令が入力されると、それに従って、ROM(Read Only Memory)７０３に格納されているプログラムを実行する。あるいは、また、CPU７０２は、ハードディスク７０５に格納されているプログラム、衛星若しくはネットワークから転送され、通信部７０８で受信されてハードディスク７０５にインストールされたプログラム、又はドライブ７０９に装着されたリムーバブル記録媒体７１１から読み出されてハードディスク７０５にインストールされたプログラムを、RAM(Random Access Memory)７０４にロードして実行する。これにより、CPU７０２は、上述したフローチャートに従った処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU７０２は、その処理結果を、必要に応じて、例えば、入出力インタフェース７１０を介して、LCD(Liquid Crystal Display)やスピーカ等で構成される出力部７０６から出力、あるいは、通信部７０８から送信、さらには、ハードディスク７０５に記録等させる。
ここで、本明細書において、コンピュータに各種の処理を行わせるためのプログラムを記述する処理ステップは、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含むものである。
また、プログラムは、１つのコンピュータにより処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
すなわち、例えば、上述したSx用16k符号（の検査行列初期値テーブル）は、通信路１３（図７）は、衛星回線や、地上波、ケーブル（有線回線）、その他のいずれであっても用いることが可能である。さらに、Sx用16k符号は、ディジタル放送以外のデータ伝送にも用いることができる。
１１ 送信装置， １２ 受信装置， ２３ パリティインターリーバ， ２４ カラムツイストインターリーバ， ２５ デマルチプレクサ， ３１ メモリ， ３２ 入れ替え部， ５４ マルチプレクサ， ５５ カラムツイストデインターリーバ， １１１ モードアダプテーション／マルチプレクサ， １１２ パダー， １１３ BBスクランブラ， １１４ BCHエンコーダ， １１５ LDPCエンコーダ， １１６ ビットインターリーバ， １１７ マッパ， １１８ 時間インターリーバ， １１９ SISO/MISOエンコーダ， １２０ 周波数インターリーバ， １２１ BCHエンコーダ， １２２ LDPCエンコーダ， １２３ マッパ， １２４ 周波数インターリーバ， １３１ フレームビルダ／リソースアロケーション部 １３２ OFDM生成部， １５１ OFDM処理部， １５２ フレーム管理部， １５３ 周波数デインターリーバ， １５４ デマッパ， １５５ LDPCデコーダ， １５６ BCHデコーダ， １６１ 周波数デインターリーバ， １６２ SISO/MISOデコーダ， １６３ 時間デインターリーバ， １６４ デマッパ， １６５ ビットデインターリーバ， １６６ LDPCデコーダ， １６７ BCHデコーダ， １６８ BBデスクランブラ， １６９ ヌル削除部， １７０ デマルチプレクサ， ２１０ Tx部， ２１１ FEC部， ２１２ マッピング部， ２１３ アップサンプリング部， ２１４ ナイキストフィルタ部， ２２０ Rx部， ２２１ AGC部， ２２２ 乗算器， ２２３ ロールオフフィルタ部， ２２４ ダウンサンプリング部， ２２５ CSI部， ２２６ デマッピング部， ２２７ FEC部， ２３０ チャネル部， ２３１ IBO部， ２３２ 乗算器， ２３３ TWTA部， ２３４ AWGN部， ２３５ 加算器， ３００ 枝データ格納用メモリ， ３０１ セレクタ， ３０２ チェックノード計算部， ３０３ サイクリックシフト回路， ３０４ 枝データ格納用メモリ， ３０５ セレクタ， ３０６ 受信データ用メモリ， ３０７ バリアブルノード計算部， ３０８ サイクリックシフト回路， ３０９ 復号語計算部， ３１０ 受信データ並べ替え部， ３１１ 復号データ並べ替え部， ６０１ 符号化処理部， ６０２ 記憶部， ６１１ 符号化率設定部， ６１２ 初期値テーブル読み出し部， ６１３ 検査行列生成部， ６１４ 情報ビット読み出し部， ６１５ 符号化パリティ演算部， ６１６ 制御部， ７０１ バス， ７０２ CPU， ７０３ ROM， ７０４ RAM， ７０５ ハードディスク， ７０６ 出力部， ７０７ 入力部， ７０８ 通信部， ７０９ ドライブ， ７１０ 入出力インタフェース， ７１１， リムーバブル記録媒体， １００１ 逆入れ替え部， １００２ メモリ， １０１１ パリティデインターリーバ， １１０１ 取得部， １１０１ 伝送路復号処理部， １１０３ 情報源復号処理部， １１１１ 出力部， １１２１ 記録部

Claims (6)

  1. 符号長が１６２００ビットであり符号化率が８／１５のＬＤＰＣ符号の検査行列に基づき、ＬＤＰＣ符号化を行う符号化部と、
    符号長が１６２００ビットであり符号化率が８／１５のＬＤＰＣ符号の符号ビットを、８ＰＳＫで定める８個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え部と
    を備え、
    前記入れ替え部は、
    ３個の１６２００／３ビットの記憶容量を有する記憶単位に記憶され、それぞれの前記記憶単位から１ビットずつ読み出された３ビットの符号ビットを、１個のシンボルに割り当てる場合において、前記３ビットの符号ビットの最上位ビットから＃ｉ＋１ビット目を、ビットｂ＃ｉとするとともに、前記１個のシンボルの３ビットのシンボルビットの最上位ビットから＃ｉ＋１ビット目を、ビットｙ＃ｉとして、
    ビットｂ０を、ビットｙ１に、
    ビットｂ１を、ビットｙ０に、
    ビットｂ２を、ビットｙ２に、
    それぞれ入れ替え、
    前記ＬＤＰＣ符号は、情報ビットとパリティビットを含み、
    前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
    前記情報行列部は、検査行列初期値テーブルによって表され、
    前記検査行列初期値テーブルは、前記情報行列部の１の要素の位置を３６０列ごとに表すテーブルであって、
    ３２ ３８４ ４３０ ５９１ １２９６ １９７６ １９９９ ２１３７ ２１７５ ３６３８ ４２１４ ４３０４ ４４８６ ４６６２ ４９９９ ５１７４ ５７００ ６９６９ ７１１５ ７１３８ ７１８９
    １７８８ １８８１ １９１０ ２７２４ ４５０４ ４９２８ ４９７３ ５６１６ ５６８６ ５７１８ ５８４６ ６５２３ ６８９３ ６９９４ ７０７４ ７１００ ７２７７ ７３９９ ７４７６ ７４８０ ７５３７
    ２７９１ ２８２４ ２９２７ ４１９６ ４２９８ ４８００ ４９４８ ５３６１ ５４０１ ５６８８ ５８１８ ５８６２ ５９６９ ６０２９ ６２４４ ６６４５ ６９６２ ７２０３ ７３０２ ７４５４ ７５３４
    ５７４ １４６１ １８２６ ２０５６ ２０６９ ２３８７ ２７９４ ３３４９ ３３６６ ４９５１ ５８２６ ５８３４ ５９０３ ６６４０ ６７６２ ６７８６ ６８５９ ７０４３ ７４１８ ７４３１ ７５５４
    １４ １７８ ６７５ ８２３ ８９０ ９３０ １２０９ １３１１ ２８９８ ４３３９ ４６００ ５２０３ ６４８５ ６５４９ ６９７０ ７２０８ ７２１８ ７２９８ ７４５４ ７４５７ ７４６２
    ４０７５ ４１８８ ７３１３ ７５５３
    ５１４５ ６０１８ ７１４８ ７５０７
    ３１９８ ４８５８ ６９８３ ７０３３
    ３１７０ ５１２６ ５６２５ ６９０１
    ２８３９ ６０９３ ７０７１ ７４５０
    １１ ３７３５ ５４１３
    ２４９７ ５４００ ７２３８
    ２０６７ ５１７２ ５７１４
    １８８９ ７１７３ ７３２９
    １７９５ ２７７３ ３４９９
    ２６９５ ２９４４ ６７３５
    ３２２１ ４６２５ ５８９７
    １６９０ ６１２２ ６８１６
    ５０１３ ６８３９ ７３５８
    １６０１ ６８４９ ７４１５
    ２１８０ ７３８９ ７５４３
    ２１２１ ６８３８ ７０５４
    １９４８ ３１０９ ５０４６
    ２７２ １０１５ ７４６４
    である
    データ処理装置。
  2. 前記入れ替え部は、
    ロウ方向に３×１ビットを記憶する３個のカラムを有し、前記カラムが、カラム方向に１６２００／（３×１）ビットを記憶する記憶部
    の前記カラム方向に書き込まれ、前記ロウ方向に読み出される前記ＬＤＰＣ符号の３×１ビットの符号ビットを入れ替える
    請求項２に記載のデータ処理装置。
  3. 符号長が１６２００ビットであり符号化率が８／１５のＬＤＰＣ符号の検査行列に基づき、ＬＤＰＣ符号化を行う符号化ステップと、
    符号長が１６２００ビットであり符号化率が８／１５のＬＤＰＣ符号の符号ビットを、８ＰＳＫで定める８個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替えステップと
    を備え、
    前記入れ替えステップでは、
    ３個の１６２００／３ビットの記憶容量を有する記憶単位に記憶され、それぞれの前記記憶単位から１ビットずつ読み出された３ビットの符号ビットを、１個のシンボルに割り当てる場合において、前記３ビットの符号ビットの最上位ビットから＃ｉ＋１ビット目を、ビットｂ＃ｉとするとともに、前記１個のシンボルの３ビットのシンボルビットの最上位ビットから＃ｉ＋１ビット目を、ビットｙ＃ｉとして、
    ビットｂ０を、ビットｙ１に、
    ビットｂ１を、ビットｙ０に、
    ビットｂ２を、ビットｙ２に、
    それぞれ入れ替え、
    前記ＬＤＰＣ符号は、情報ビットとパリティビットを含み、
    前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
    前記情報行列部は、検査行列初期値テーブルによって表され、
    前記検査行列初期値テーブルは、前記情報行列部の１の要素の位置を３６０列ごとに表すテーブルであって、
    ３２ ３８４ ４３０ ５９１ １２９６ １９７６ １９９９ ２１３７ ２１７５ ３６３８ ４２１４ ４３０４ ４４８６ ４６６２ ４９９９ ５１７４ ５７００ ６９６９ ７１１５ ７１３８ ７１８９
    １７８８ １８８１ １９１０ ２７２４ ４５０４ ４９２８ ４９７３ ５６１６ ５６８６ ５７１８ ５８４６ ６５２３ ６８９３ ６９９４ ７０７４ ７１００ ７２７７ ７３９９ ７４７６ ７４８０ ７５３７
    ２７９１ ２８２４ ２９２７ ４１９６ ４２９８ ４８００ ４９４８ ５３６１ ５４０１ ５６８８ ５８１８ ５８６２ ５９６９ ６０２９ ６２４４ ６６４５ ６９６２ ７２０３ ７３０２ ７４５４ ７５３４
    ５７４ １４６１ １８２６ ２０５６ ２０６９ ２３８７ ２７９４ ３３４９ ３３６６ ４９５１ ５８２６ ５８３４ ５９０３ ６６４０ ６７６２ ６７８６ ６８５９ ７０４３ ７４１８ ７４３１ ７５５４
    １４ １７８ ６７５ ８２３ ８９０ ９３０ １２０９ １３１１ ２８９８ ４３３９ ４６００ ５２０３ ６４８５ ６５４９ ６９７０ ７２０８ ７２１８ ７２９８ ７４５４ ７４５７ ７４６２
    ４０７５ ４１８８ ７３１３ ７５５３
    ５１４５ ６０１８ ７１４８ ７５０７
    ３１９８ ４８５８ ６９８３ ７０３３
    ３１７０ ５１２６ ５６２５ ６９０１
    ２８３９ ６０９３ ７０７１ ７４５０
    １１ ３７３５ ５４１３
    ２４９７ ５４００ ７２３８
    ２０６７ ５１７２ ５７１４
    １８８９ ７１７３ ７３２９
    １７９５ ２７７３ ３４９９
    ２６９５ ２９４４ ６７３５
    ３２２１ ４６２５ ５８９７
    １６９０ ６１２２ ６８１６
    ５０１３ ６８３９ ７３５８
    １６０１ ６８４９ ７４１５
    ２１８０ ７３８９ ７５４３
    ２１２１ ６８３８ ７０５４
    １９４８ ３１０９ ５０４６
    ２７２ １０１５ ７４６４
    である
    データ処理方法。
  4. 符号長が１６２００ビットであり符号化率が８／１５のＬＤＰＣ符号の検査行列に基づき、ＬＤＰＣ符号化を行う符号化部と、
    符号長が１６２００ビットであり符号化率が８／１５のＬＤＰＣ符号の符号ビットを、１６ＡＰＳＫで定める１６個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え部と
    を備え、
    前記入れ替え部は、
    ４個の１６２００／４ビットの記憶容量を有する記憶単位に記憶され、それぞれの前記記憶単位から１ビットずつ読み出された４ビットの符号ビットを、１個のシンボルに割り当てる場合において、前記４ビットの符号ビットの最上位ビットから＃ｉ＋１ビット目を、ビットｂ＃ｉとするとともに、前記１個のシンボルの４ビットのシンボルビットの最上位ビットから＃ｉ＋１ビット目を、ビットｙ＃ｉとして、
    ビットｂ０を、ビットｙ２に、
    ビットｂ１を、ビットｙ１に、
    ビットｂ２を、ビットｙ０に、
    ビットｂ３を、ビットｙ３に、
    それぞれ入れ替え、
    前記ＬＤＰＣ符号は、情報ビットとパリティビットを含み、
    前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
    前記情報行列部は、検査行列初期値テーブルによって表され、
    前記検査行列初期値テーブルは、前記情報行列部の１の要素の位置を３６０列ごとに表すテーブルであって、
    ３２ ３８４ ４３０ ５９１ １２９６ １９７６ １９９９ ２１３７ ２１７５ ３６３８ ４２１４ ４３０４ ４４８６ ４６６２ ４９９９ ５１７４ ５７００ ６９６９ ７１１５ ７１３８ ７１８９
    １７８８ １８８１ １９１０ ２７２４ ４５０４ ４９２８ ４９７３ ５６１６ ５６８６ ５７１８ ５８４６ ６５２３ ６８９３ ６９９４ ７０７４ ７１００ ７２７７ ７３９９ ７４７６ ７４８０ ７５３７
    ２７９１ ２８２４ ２９２７ ４１９６ ４２９８ ４８００ ４９４８ ５３６１ ５４０１ ５６８８ ５８１８ ５８６２ ５９６９ ６０２９ ６２４４ ６６４５ ６９６２ ７２０３ ７３０２ ７４５４ ７５３４
    ５７４ １４６１ １８２６ ２０５６ ２０６９ ２３８７ ２７９４ ３３４９ ３３６６ ４９５１ ５８２６ ５８３４ ５９０３ ６６４０ ６７６２ ６７８６ ６８５９ ７０４３ ７４１８ ７４３１ ７５５４
    １４ １７８ ６７５ ８２３ ８９０ ９３０ １２０９ １３１１ ２８９８ ４３３９ ４６００ ５２０３ ６４８５ ６５４９ ６９７０ ７２０８ ７２１８ ７２９８ ７４５４ ７４５７ ７４６２
    ４０７５ ４１８８ ７３１３ ７５５３
    ５１４５ ６０１８ ７１４８ ７５０７
    ３１９８ ４８５８ ６９８３ ７０３３
    ３１７０ ５１２６ ５６２５ ６９０１
    ２８３９ ６０９３ ７０７１ ７４５０
    １１ ３７３５ ５４１３
    ２４９７ ５４００ ７２３８
    ２０６７ ５１７２ ５７１４
    １８８９ ７１７３ ７３２９
    １７９５ ２７７３ ３４９９
    ２６９５ ２９４４ ６７３５
    ３２２１ ４６２５ ５８９７
    １６９０ ６１２２ ６８１６
    ５０１３ ６８３９ ７３５８
    １６０１ ６８４９ ７４１５
    ２１８０ ７３８９ ７５４３
    ２１２１ ６８３８ ７０５４
    １９４８ ３１０９ ５０４６
    ２７２ １０１５ ７４６４
    である
    データ処理装置。
  5. 前記入れ替え部は、
    ロウ方向に４×１ビットを記憶する４個のカラムを有し、前記カラムが、カラム方向に１６２００／（４×１）ビットを記憶する記憶部
    の前記カラム方向に書き込まれ、前記ロウ方向に読み出される前記ＬＤＰＣ符号の４×１ビットの符号ビットを入れ替える
    請求項１８に記載のデータ処理装置。
  6. 符号長が１６２００ビットであり符号化率が８／１５のＬＤＰＣ符号の検査行列に基づき、ＬＤＰＣ符号化を行う符号化ステップと、
    符号長が１６２００ビットであり符号化率が８／１５のＬＤＰＣ符号の符号ビットを、１６ＡＰＳＫで定める１６個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替えステップと
    を備え、
    前記入れ替えステップでは、
    ４個の１６２００／４ビットの記憶容量を有する記憶単位に記憶され、それぞれの前記記憶単位から１ビットずつ読み出された４ビットの符号ビットを、１個のシンボルに割り当てる場合において、前記４ビットの符号ビットの最上位ビットから＃ｉ＋１ビット目を、ビットｂ＃ｉとするとともに、前記１個のシンボルの４ビットのシンボルビットの最上位ビットから＃ｉ＋１ビット目を、ビットｙ＃ｉとして、
    ビットｂ０を、ビットｙ２に、
    ビットｂ１を、ビットｙ１に、
    ビットｂ２を、ビットｙ０に、
    ビットｂ３を、ビットｙ３に、
    それぞれ入れ替え、
    前記ＬＤＰＣ符号は、情報ビットとパリティビットを含み、
    前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
    前記情報行列部は、検査行列初期値テーブルによって表され、
    前記検査行列初期値テーブルは、前記情報行列部の１の要素の位置を３６０列ごとに表すテーブルであって、
    ３２ ３８４ ４３０ ５９１ １２９６ １９７６ １９９９ ２１３７ ２１７５ ３６３８ ４２１４ ４３０４ ４４８６ ４６６２ ４９９９ ５１７４ ５７００ ６９６９ ７１１５ ７１３８ ７１８９
    １７８８ １８８１ １９１０ ２７２４ ４５０４ ４９２８ ４９７３ ５６１６ ５６８６ ５７１８ ５８４６ ６５２３ ６８９３ ６９９４ ７０７４ ７１００ ７２７７ ７３９９ ７４７６ ７４８０ ７５３７
    ２７９１ ２８２４ ２９２７ ４１９６ ４２９８ ４８００ ４９４８ ５３６１ ５４０１ ５６８８ ５８１８ ５８６２ ５９６９ ６０２９ ６２４４ ６６４５ ６９６２ ７２０３ ７３０２ ７４５４ ７５３４
    ５７４ １４６１ １８２６ ２０５６ ２０６９ ２３８７ ２７９４ ３３４９ ３３６６ ４９５１ ５８２６ ５８３４ ５９０３ ６６４０ ６７６２ ６７８６ ６８５９ ７０４３ ７４１８ ７４３１ ７５５４
    １４ １７８ ６７５ ８２３ ８９０ ９３０ １２０９ １３１１ ２８９８ ４３３９ ４６００ ５２０３ ６４８５ ６５４９ ６９７０ ７２０８ ７２１８ ７２９８ ７４５４ ７４５７ ７４６２
    ４０７５ ４１８８ ７３１３ ７５５３
    ５１４５ ６０１８ ７１４８ ７５０７
    ３１９８ ４８５８ ６９８３ ７０３３
    ３１７０ ５１２６ ５６２５ ６９０１
    ２８３９ ６０９３ ７０７１ ７４５０
    １１ ３７３５ ５４１３
    ２４９７ ５４００ ７２３８
    ２０６７ ５１７２ ５７１４
    １８８９ ７１７３ ７３２９
    １７９５ ２７７３ ３４９９
    ２６９５ ２９４４ ６７３５
    ３２２１ ４６２５ ５８９７
    １６９０ ６１２２ ６８１６
    ５０１３ ６８３９ ７３５８
    １６０１ ６８４９ ７４１５
    ２１８０ ７３８９ ７５４３
    ２１２１ ６８３８ ７０５４
    １９４８ ３１０９ ５０４６
    ２７２ １０１５ ７４６４
    である
    データ処理方法。
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