CN102037651B - 解码装置、数据存储装置、数据通信系统以及解码方法 - Google Patents

Abstract

数据变换装置从第一存储装置中存储的数据以及第二存储装置中存储的数据来生成与列向量一一对应地保存的第一中间数据。校验节点处理装置基于第一中间数据与被接收的数据的和来生成用于更新第一存储装置中存储的数据的第二中间数据。数据变换装置利用第一中间数据来更新第二存储装置中存储的数据，并且利用由校验节点处理装置生成的第二中间数据来更新第一存储装置中存储的数据。被解码的数据通过由数据变换装置和校验节点处理装置执行的处理而被生成。

Description

解码装置、数据存储装置、数据通信系统以及解码方法

技术领域

本发明涉及从已通过将冗余序列加到信息序列上而编码的数据中解码信息序列，并且利用冗余序列来纠错的技术。

背景技术

用于卫星通信和移动通信的通信系统具有对系统配置的需求，例如减小的电功率以及较小的天线。为了满足这样的需求，纠错编码技术已被引入，用于达到大的编码增益。

低密度奇偶校验码作为具有很大编码增益的纠错码而为人知晓，并且正被引进到用于记录数据的存储装置以及各种通信系统中。低密度奇偶校验码并不意味着特定的纠错编码处理，而是作为对于具有稀疏校验矩阵的纠错码的总称。稀疏校验矩阵是主要由0组成并且具有少数1的校验矩阵。低密度奇偶校验码特征在于校验矩阵。

通过选择稀疏校验矩阵并且使用重复的解码处理，可以实现接近极限并且具有很大编码增益的纠错编码处理(参见文档1、2)。和积算法或最小和算法可用于这样的处理。

文档4公开了对低密度奇偶校验码进行解码的处理的示例。解码装置将接收的数据划分成具有某长度的块，为每个块保存要纠错的被接收的数据以及在解码处理中产生的被称为消息的数据，并且校正被接收的数据的错误同时利用校验矩阵更新消息。假设一个块包括N个接收数据(N表示大于1的整数)。还假设，校验矩阵包括每个都用0或1的N行R列(R表示N或更小的正整数)的矩阵来表示的元素。

如果被接收的数据的每一项都通过b比特(b表示正整数)来表达，则需要b×N比特的存储区来保存N个被接收的数据的块。因为保存了与校验矩阵的非零元的数目一样多的消息，所以需要b×(非零元数目)的存储区来保存消息。非零元指每个具有1值而非0值的元素。

可通过在RAM(随机存取存储器)中保存数据以及在同时访问多个数据的同时对数据执行并行处理，来高速地执行解码处理。为了对可同时访问的被增加的数据执行并行处理，有必要将数据划分并记录在多个RAM中。因此，解码装置需要增加的电路规模，并且生成地址的处理被复杂化。

关于RAM的数目的问题可通过基于装置配置的方法来解决(参见文档5)。然而，这样的方法大大地劣化了解码处理的出错率(errorratio)。虽然存在通过使用移位寄存器而不是RAM来简化电路配置的途径(参见文档1)，但是如果块的长度N超过了几万或者如果冗余比特的数目大而编码率显著地小，则这样的途径导致增加的电路规模。

<文档列表>

文档1：JP 2007-089064A

文档2：Robert Gallager，“Low-Density Parity-Check Codes”，IEEETransactions on Information Theory，1962年1月，21-28页

文档3：D.J.C.MacKay，“Good Error-Correcting Codes Based on verysparse matrices”，IEEE Transactions on Information Theory，1999年3月，399-431页

文档4：Eran Sharon，Simon Litsyn，Jacob Goldberger，“An EfficientMessage-Passing Schedule for LDPC Decoding”，Proceedings 2004 IEEEConvention of Electrical and Electronics Engineers in Israel，2004年9月，223-226页

文档5：E Yeo，P.Pakzad，B.Nikolic，V Anantharam，“High ThroughputLow-Density Parity-Check Decoder Architecture”，2001 IEEE GlobalTelecommunications Conference，2001年11月，3019-3024页

发明内容

如果低密度奇偶校验码由以上方法解码，则需要大存储区来存储解码处理中临时生成的数据。例如，根据文档4中公开的解码方法，例如，需要大小与校验矩阵的非零元的数目成比例的存储区来保存临时生成的数据(消息)。

具体地，因为卫星通信和移动通信对装置规模和功耗强加了严格的条件，所以存在着对于降低存储容量和电路规模的强烈需求。如果采用了不使用解码处理中临时生成的数据的方法，则存储区减小，因为没有数据需要被保存。然而，这样的方法倾向于劣化解码处理的出错率。

如上所述，在对数据进行纠错和解码的处理中，减小存储区而同时保持好的出错率已是困难的。

本发明的一个目的是提供用于利用小的存储容量来解码低密度奇偶校验码同时保持好的出错率的技术。

为了达到以上目的，根据本发明的一个方面提供了一种用于对通过低密度奇偶校验码编码的被接收的数据进行纠错的解码装置，该解码装置包括：

第一存储装置，该第一存储装置用于存储项数与所述低密度奇偶校验码的校验矩阵的列向量的数目一样多的数据；

第二存储装置，该第二存储装置用于存储与所述第一存储装置相同数目的数据；

数据变换装置；以及

校验节点处理装置；

其中，所述数据变换装置从所述第一存储装置中存储的数据以及所述第二存储装置中存储的数据来生成与所述列向量一对一相对应地保存的第一中间数据；

所述校验节点处理装置基于所述第一中间数据与所述被接收的数据的和来生成用于更新所述第一存储装置中存储的数据的第二中间数据；

所述数据变换装置利用所述第一中间数据来更新所述第二存储装置中存储的数据，并且利用由所述校验节点处理装置生成的所述第二中间数据来更新所述第一存储装置中存储的数据；并且

被解码的数据通过由所述数据变换装置和所述校验节点处理装置执行的处理而被生成。

根据本发明的一个方面提供了一种数据存储装置，该数据存储装置包括：

编码装置，该编码装置用于根据低密度奇偶校验码来编码要存储在存储装置中的数据；以及

解码装置，该解码装置包括：第一存储装置，该第一存储装置用于存储项数与所述低密度奇偶校验码的校验矩阵的列向量的数目一样多的数据；第二存储装置，该第二存储装置用于存储与所述第一存储装置相同数目的数据；数据变换装置；以及校验节点处理装置；其中，所述数据变换装置从所述第一存储装置中存储的数据以及所述第二存储装置中存储的数据来生成与所述列向量一对一相对应地保存的第一中间数据；所述校验节点处理装置基于所述第一中间数据与所述被接收的数据的和来生成用于更新所述第一存储装置中存储的数据的第二中间数据；所述数据变换装置利用所述第一中间数据来更新所述第二存储装置中存储的数据，并且利用由所述校验节点处理装置生成的所述第二中间数据来更新所述第一存储装置中存储的数据；并且被解码的数据通过由所述数据变换装置和所述校验节点处理装置执行的处理而被生成。

根据本发明的一个方面提供了一种数据通信系统，该数据通信系统包括：

发送装置，该发送装置用于发送通过低密度奇偶校验码编码的数据；以及

接收装置，该接收装置包括：第一存储装置，该第一存储装置用于存储项数与所述低密度奇偶校验码的校验矩阵的列向量的数目一样多的数据；第二存储装置，该第二存储装置用于存储与所述第一存储装置相同数目的数据；数据变换装置；以及校验节点处理装置；其中，所述数据变换装置从所述第一存储装置中存储的数据以及所述第二存储装置中存储的数据来生成与所述列向量一对一相对应地保存的第一中间数据；所述校验节点处理装置基于所述第一中间数据与所述被接收的数据的和来生成用于更新所述第一存储装置中存储的数据的第二中间数据；所述数据变换装置利用所述第一中间数据来更新所述第二存储装置中存储的数据，并且利用由所述校验节点处理装置生成的所述第二中间数据来更新所述第一存储装置中存储的数据；并且被解码的数据通过由所述数据变换装置和所述校验节点处理装置执行的处理而被生成。

根据本发明的一个方面提供了一种用于对通过低密度奇偶校验码编码的被接收的数据进行纠错的解码方法，该解码方法包括：

在第一存储装置中存储项数与所述低密度奇偶校验码的校验矩阵的列向量的数目一样多的数据；

在第二存储装置中存储与所述第一存储装置相同数目的数据；

从所述第一存储装置中存储的数据以及所述第二存储装置中存储的数据来生成与所述列向量一对一相对应地保存的第一中间数据；

基于所述第一中间数据与所述被接收的数据的和来生成用于更新所述第一存储装置中存储的数据的第二中间数据；

利用所述第一中间数据来更新所述第二存储装置中存储的数据，并且利用所述第二中间数据来更新所述第一存储装置中存储的数据；以及

根据由所述数据变换装置和所述校验节点处理装置执行的处理来生成被解码的数据。

附图说明

图1A是根据本发明的示例性实施例的解码装置的配置示例的框图；

图1B是根据该示例性实施例的解码装置的操作示例的流程图；

图2是图1A所示的数据变换器13的配置示例的框图；

图3是图1A所示的校验节点处理器14的配置示例的框图；

图4是图1A所示的存储块(F)11的配置示例的框图；

图5是图1A所示的存储块(L⁽¹⁾，L⁽²⁾)12的配置示例的框图；

图6是并行校验节点处理器的框图；

图7是示出根据示例性实施例的解码装置的操作的时间顺序序列的定时图；并且

图8是结合了根据示例性实施例的解码装置的数据通信系统的配置的框图。

具体实施方式

下面将参考附图详细地描述本发明的示例性实施例。

图1A是根据本发明的示例性实施例的解码装置的配置示例的框图。图1B是根据该示例性实施例的解码装置的操作示例的流程图。根据该示例性实施例的解码装置是用于从生成低密度奇偶校验码的数据的编码装置(未示出)接收数据并且用于从数据解码信息序列的装置。

如图1A所示，解码装置10包括存储块(F)11、存储块(L⁽¹⁾，L⁽²⁾)12、数据变换器13、校验节点处理器14和加法器15。解码装置10被提供有包括了来自通信信道(未示出)的被接收的数据序列的输入。接收的数据序列已通过低密度奇偶校验码来编码。一般接收的数据包括由于噪声等而引起的错误。解码装置10从被接收的数据估计发送比特序列，并且输出所估计的发送比特序列。

低密度奇偶校验码特征在于具有每个都有0或1值的元素的、R行N列的校验矩阵，其中N表示大于1的整数并且R表示N或更小的正整数，如通过下面的式(1)所指示的：

[式1]

$H=\left(\begin{array}{cccccc}{h}_{\mathrm{0,0}}& h_{\mathrm{0,1}}& h_{\mathrm{0,2}}& ...& ...& h_{0,N-1}\\ h_{\mathrm{1,0}}& h_{\mathrm{1,1}}& h_{\mathrm{1,2}}& ...& ...& h_{1,N-1}\\ .& .& .& & & .\\ .& .& .& & & .\\ .& .& .& & & .\\ .& .& .& & & .\\ .& .& .& & & .\\ .& .& .& & & .\\ h_{R-\mathrm{1,0}}& h_{R-\mathrm{1,1}}& h_{R-\mathrm{1,2}}& ...& ...& h_{R-1,N-1}\end{array}\right)---\left(1\right)$

具体地，如果根据式(1)的校验矩阵可通过将行向量和列向量交换位置而被修改成下面的式(2)，则低密度奇偶校验码可被说成是一种类型的准循环(quasi-cyclic)低密度奇偶校验码。

[式2]

$H=\left(\begin{array}{cccccc}{I}_{\mathrm{0,0}}& I_{\mathrm{0,1}}& I_{\mathrm{0,2}}& ...& ...& I_{0,n-1}\\ I_{\mathrm{1,0}}& I_{\mathrm{1,1}}& I_{\mathrm{1,2}}& ...& ...& I_{1,n-1}\\ .& .& .& & & .\\ .& .& .& & & .\\ .& .& .& & & .\\ .& .& .& & & .\\ .& .& .& & & .\\ .& .& .& & & .\\ I_{r-\mathrm{1,0}}& I_{r-\mathrm{1,1}}& I_{r-\mathrm{1,2}}& ...& ...& I_{r-1,n-1}\end{array}\right)---\left(2\right)$

式(2)表示r×n分块矩阵(r＝R/m，n＝N/m)，该分块矩阵具有m×m矩阵的元素(m表示N的约数)。每个m×m矩阵I_s，t(0≤s＜r，0≤t＜n)表示循环置换(cyclic permutation)矩阵或者元素都为零的矩阵。

假设来自通信信道的被接收的数据序列通过F₀，F₁，…，F_N-1来表示，并且被接收的数据序列的每个符号F_i都以b比特来表示，其中i表示范围从0到N-1的整数并且b表示正整数。

存储块(F)11是用于存储被接收的数据序列F₀，F₁，…，F_N-1的装置，并且需要具有b×N的存储容量。

存储块(L⁽¹⁾，L⁽²⁾)12是用于存储在解码处理中要临时保存的数据L₀ ⁽¹⁾，L₁ ⁽¹⁾，…，L_N-1 ⁽¹⁾，L₀ ⁽²⁾，L₁ ⁽²⁾，…，L_N-1 ⁽²⁾的装置，并且需要具有2×b×N比特的存储容量。数据L₀ ⁽¹⁾，L₁ ⁽¹⁾，…，L_N-1 ⁽¹⁾，L₀ ⁽²⁾，L₁ ⁽²⁾，…，L_N-1 ⁽²⁾将在稍后描述。

根据式(1)的校验矩阵的R个行向量(h_i，0，h_i，1，…，h_i，N-1)(i表示在0≤i＜R的范围中的整数)中的每一个具有它的非零元，这些非零元的位置可根据下面的式(3)而通过范围从0到N-1的N个整数的集合的部分集合U(i)来指示。换言之，U(i)表示指示了校验矩阵的第i行向量的非零元的位置的集合。存储块(L⁽¹⁾，L⁽²⁾)12保存具有由U(i)确定的地址的数据。数据变换器13、校验节点处理器14和加法器15的具体操作将在稍后描述。

[式3]

U(i)＝{j|h_i，j≠0，0≤j＜N}                 (3)

图2是图1A所示的数据变换器13的配置示例的框图。如图2所示，数据变换器13包括比特连接器21A、21B，比特划分器(divider)22A、22B，加法器23，减法器24，选择器25、27以及延迟装置36。

向数据变换器13供应从图1A所示的存储块(L⁽¹⁾，L⁽²⁾)12读出的以2b比特数据表示的输入、以及从校验节点处理器14输出的b比特数据。从存储块(L⁽¹⁾，L⁽²⁾)12读出的2b比特数据被比特划分器22A、减法器24和选择器25变换成向图1A所示的加法器15输出的2b比特数据。

b比特数据通过比特连接器21A、延迟装置26和比特划分器22B输送到加法器23，加法器23将b比特数据加到从校验节点处理器14输出的b比特数据上。和数据被比特连接器21A变换成2b比特数据，该2b比特数据被输出至存储块(L⁽¹⁾，L⁽²⁾)12。2b比特数据被写进存储块(L⁽¹⁾，L⁽²⁾)12。

图2所示的配置被应用于2b比特数据被保存在图1A所示的存储块(F)11中的相同地址处的情况。如果2b比特数据被划分和保存为2个b比特数据，则不需要比特划分器22A、22B和比特连接器21A、21B。

图3是图1A所示的校验节点处理器14的配置示例的框图。如图3所示，校验节点处理器14包括比特划分器31A至31C，数据变换表32A至32C，加法器33，减法器34A至34C，数据变换表35A至35C，比特连接器36A至36C以及异或算术单元37、38A至38C。

向校验节点处理器14供应由来自图1A所示的加法器15的输出所表示的输入。来自校验节点处理器14的输出被输入至图1A所示的数据变换器13。校验节点处理器14执行图1B所示的流程图中的步骤103的处理。

根据步骤103的处理中所使用的函数的示例，函数f(Z^～)通过下面的式(4)来表示，并且反函数f^-1(Z^～)通过下面的式(5)来表示。

[式4]

$f\left(\tilde{Z}\right)=(\mathrm{sign}\left(\tilde{Z}\right),-\log \tanh \left(\right|\tilde{Z}|/2))$

根据式(4)的函数f(Z^～)是用于返回两个值的函数，这两个值即当输入Z^～为Z^～＜0时返回1否则返回0的函数符号(sign)的结果、以及与双曲正切函数的对数相对应的值。根据式(4)的函数f(Z^～)的反函数f^-1(Z^～)是被供应以由两个数值S、Z表示的输入并且返回由式(5)的右边表示的值的函数。

[式5]

f^-1(S，Z)＝(-1)^s×2tanh^-1exp(-Z)                                  (5)

校验节点处理器14将对存储块(L⁽¹⁾，L⁽²⁾)中的数据的更新重复给定次数。式(4)中的双曲正切函数的对数通过数据变换表32来计算，并且式(5)的右边的函数通过数据变换表35来计算。

将在下面描述应用于准循环低密度奇偶校验码(其校验矩阵通过式(2)来指示)的、对于低密度奇偶校验码的解码装置。如上所述，通过式(2)指示的校验矩阵是具有m×m矩阵的元素的分块矩阵(m表示N的约数)。假设并行处理操作的数目p由m的约数来表示。

图4是图1A所示的存储块(F)11的配置示例的框图。如图4所示，存储块(F)11包括n个(n＝N/m)RAM 41。每个RAM 41具有bp比特长度，字的数目以m/p来表示。n个RAM 41的总存储容量以bN比特来表示。

每个RAM 41的每个地址保存p个被接收的数据。第j个(0≤j＜n)RAM 41的第k个(0≤k＜m/p)地址保存通过下面的式(6)表示的p个被接收的数据。

[式6]

(F_jm+kF_jm+k+m/pF_jm+k+2m/p…F_{jm+k+(p-1)m/p})            (6)

当解码处理正在被执行时，存储块(F)11中保存的被接收数据被重复地参考。生成用于每个RAM 41的读出地址的处理将在稍后描述。

图5是图1A所示的存储块(L⁽¹⁾，L⁽²⁾)12的配置示例的框图。如图5所示，存储块(L⁽¹⁾，L⁽²⁾)12包括n个RAM 51。每个RAM 51具有2bp比特长度，字的数目以m/p来表示。n个RAM 51的总存储容量以bN比特来表示。每个RAM 51的每个地址保存2p个中间数据。第j个(0≤j＜n)RAM的第k个(0≤k＜m/p)地址保存通过下面的式(7)表示的2p个数据。

[式7]

$\left(\begin{array}{cccccccc}{L}_{\mathrm{jm}+k}^{\left(1\right)}& L_{\mathrm{jm}+k+m/p}^{\left(1\right)}& ...& L_{\mathrm{jm}+k+(p-1)m/p}^{\left(1\right)}& L_{\mathrm{jm}+k}^{\left(2\right)}& L_{\mathrm{jm}+k+m/p}^{\left(2\right)}& ...& L_{\mathrm{jm}+k+(p-1)m/p}^{\left(2\right)}\end{array}\right)---\left(7\right)$

存储块(L⁽¹⁾，L⁽²⁾)12中保存的数据在解码处理期间被重复地参考和更新。生成用于每个RAM 51的读出地址和写入地址的处理将在稍后描述。

下面将参考图1B所示的流程图来描述根据本实施例的解码装置的操作。首先，将在下面描述用于解码具有式(1)所表示的校验矩阵的低密度奇偶校验码的解码装置。然后，将在下面描述应用于并行处理的、用于解码具有式(2)所表示的校验矩阵的准循环低密度奇偶校验码的解码装置。

如图1B所示，解码装置10执行初始化处理(步骤101)。在初始化处理中，解码装置10将被接收的数据序列F₀，F₁，…，F_N-1记录在存储块(F)11中。被接收的数据序列的每个符号F_i以b比特来表示(0≤i＜N，b表示整数)。解码装置10将存储块(L⁽¹⁾，L⁽²⁾)12中的所有数据L₀ ⁽¹⁾，L₁ ⁽¹⁾，…，L_N-1 ⁽¹⁾，L₀ ⁽²⁾，L₁ ⁽²⁾，…，L_N-1 ⁽²⁾初始化为0。解码装置10将用于对解码处理重复的次数进行计数的计数器初始化(t＝1)。因为计数器的结构是显而易见的，所以它从图1A的框图中的例示中被省略，以避免例示的复杂。

在初始化处理之后，解码装置10将表示校验矩阵的行向量的指标的变量i设置为初始值0(步骤102)。

然后，对于指示了第i向量的非零元的位置的集合U(i)(参见式(3))中的每个元素j，解码装置10更新L_j ⁽¹⁾(步骤103)。在此时，解码装置10从存储块(F)11读出数据F_j并且从存储块(L⁽¹⁾，L⁽²⁾)12读出数据L_j ⁽¹⁾、L_j ⁽²⁾。然后，解码装置10利用加法器15计算F_j+L_j ⁽¹⁾。解码装置10就U(i)中包括的所有j而言来计算F_j+L_j ⁽¹⁾，并且将计算的和输入至校验节点处理器14。校验节点处理器14处理U(i)中包括的所有整数j，并且将L_j ⁽¹⁾更新成作为新值的所处理的结果。新值被写进存储块(L⁽¹⁾，L⁽²⁾)12。在此时的期间，对于每个j＝0，1，…，N-1、像校验矩阵的第j个列向量的非零元的数目那样多次数地访问数据F_j、L_j ⁽¹⁾、L_j ⁽²⁾。

解码装置10顺序地针对与校验矩阵的行向量相对应的i＝0，1，…，R-1来执行步骤103的处理(步骤104、105)。

然后，解码装置10确定x_j以使得当F_j+L_j ⁽¹⁾具有负值时x_j＝1否则x_j＝0(步骤106)。解码装置10重复步骤102至106的处理，直到满足以下条件中的任一个为止：校验矩阵和(x₀，x₁，…，x_N-1)的积Hx_T为Hx_T＝0，以及t＝Tmax(t的最大值)(步骤107至109)。

实际上有时候被执行的、图2所示的数据变换器13的处理操作(步骤109)将在稍后描述。

如果由通过以上处理而获得的(x₀，x₁…，x_N-1)和校验矩阵的积所计算的校验子(syndrome)为0，则解码装置10将(x₀，x₁，…，x_N-1)估计为发送数据序列，输出发送数据序列，并且结束解码处理(步骤110)。用于计算校验矩阵和(x₀，x₁，…，x_N-1)的积的装置从图1A的框图中的例示中被省略，以避免例示的复杂。

下面将描述步骤109中的数据变换器13的操作。

步骤109的处理是用于就j＝0，1，…，N-1而言、将存储块(L⁽¹⁾，L⁽²⁾)中的数据L_j ⁽¹⁾、L_j ⁽²⁾分别更新成数据L_j ⁽¹⁾-L_j ⁽²⁾、L_j ⁽¹⁾-L_j ⁽²⁾的处理。一旦每次解码处理被重复，就执行更新处理。每次解码处理被重复时，像校验矩阵的第j个列向量的非零元的数目那样多次数地访问数据L_j ⁽¹⁾、L_j ⁽²⁾。仅当数据变换器13在一个访问中读出数据L_j ⁽¹⁾、L_j ⁽²⁾时，数据变换器13才将它们更新成L_j ⁽¹⁾＝L_j ⁽¹⁾-L_j ⁽²⁾、L_j ⁽²⁾＝L_j ⁽¹⁾-L_j ⁽²⁾并且输出所更新的数据。

图2示出在高位b比特通过L_j ⁽¹⁾来表示并且低位b比特通过L_j ⁽²⁾来表示的情况下、当存储块(L⁽¹⁾，L⁽²⁾)12在每个地址处保存2b比特数据时的数据变换器13的配置。在图2中，2b比特数据从存储块(L⁽¹⁾，L⁽²⁾)12的地址j(0≤j＜N)被读出，并且被输入至数据变换器13，该2b比特数据具有通过L_j ⁽¹⁾表示的高位b比特和通过L_j ⁽²⁾表示的低位b比特。2b比特数据被比特划分器22A划分成高位b比特(L_j ⁽¹⁾)和低位b比特(L_j ⁽²⁾)。L_j ⁽¹⁾和来自减法器24的L_j ⁽¹⁾-L_j ⁽²⁾被输入至选择器25。

如上所述，每次解码处理被重复时，选择器25当地址j是第一次被访问时选择L_j ⁽¹⁾-L_j ⁽²⁾，否则选择L_j ⁽¹⁾。选择器25的输出被输出至加法器15。L_j ⁽²⁾被比特连接器21A连接至低位b比特，比特连接器21A将所连接的数据输入至延迟装置26。

延迟装置26将输入信号延迟校验节点处理器14的处理操作所需要的时间，并且向比特划分器22B输入所延迟的信号。比特划分器22B将输入信号划分成高位b比特和低位b比特，并且向选择器27输入它们两者。高位b比特或者通过L_j ⁽¹⁾或者通过L_j ⁽¹⁾-L_j ⁽²⁾来表示，并且低位b比特通过L_j ⁽²⁾来表示。高位b比特也被输入至加法器23，加法器23将高位b比特加到来自校验节点处理器14的数据上。来自加法器23的和数据以及从选择器27输出的b比特被比特连接器21B连接到彼此，并且所连接的数据被保存在存储块(L⁽¹⁾，L⁽²⁾)中的地址j处。

这样，数据变换器13通过选择数据L⁽¹⁾或者由从L⁽¹⁾减去L⁽²⁾而产生的数据，来生成要发送至加法器15的数据。数据变换器13通过选择数据L⁽¹⁾或者由从L⁽¹⁾减去L⁽²⁾而产生的数据，来更新数据L⁽²⁾。

根据本示例性实施例，如上所述，存储块(L⁽¹⁾，L⁽²⁾)12中保存的数据被变换和处理以产生解码结果。因为就校验矩阵的每个列向量而言可保存由b比特数据L⁽¹⁾和b比特数据L⁽²⁾所组成的仅仅总共2b比特数据，所以用于保存数据的存储容量可小于现有的解码方法。

具体地，根据本示例性实施例，例如，总共2b比特数据L⁽¹⁾、L⁽²⁾就第j个向量(j＝0，1，…，N-1)而言被保存，并且被更新和处理。根据本示例性实施例的解码方法比现有的解码方法需要更小的用于保存数据的存储容量，其中现有的解码方法就每个行向量、例如第i个向量(i＝0，1，…，R-1)、以及集合U(i)的元素而言来保存b比特数据，并且更新和处理数据。

根据本示例性实施例的解码装置10将被接收的数据保存在它自身的存储块(F)11中并且处理被接收的数据。然而，本发明不限于这样的配置。根据另一示例，在其中记录了由低密度奇偶校验码编码的数据的记录介质可被载入解码装置10，并且解码装置10可参考和解码记录介质中记录的数据。在此情况下，不需要存储块(F)11。

根据本示例性实施例的解码装置10连续地重复以下的序列：就每个列向量而言读出数据、对其执行校验节点处理以更新数据、并且存储数据。然而，本发明不限于这样的配置。根据另一示例，并行处理序列可被引入以加速以上的解码处理。

下面将描述被应用于用于解码具有式(2)所指示的校验矩阵的准循环低密度奇偶校验码的解码处理的并行处理序列。假设并行处理操作的数目p以m的约数来表示，其中m表示作为式(2)所指示的校验矩阵的元素的循环矩阵的大小。在此情况下，存储块(F)11和存储块(L⁽¹⁾，L⁽²⁾)12分别与图4和图5所示的它们在配置上相同。存储块中的RAM中的数据结构与通过式(6)、(7)表示的那些数据结构相同。每个存储块中包括的RAM的数目是n。如同用于连续处理的以上示例性实施例那样，用于访问每个RAM的生成地址的处理对于存储块(F)11和存储块(L⁽¹⁾，L⁽²⁾)12是相同的。因此，下面将描述仅仅存储块(L⁽¹⁾，L⁽²⁾)12。r个初始地址值A(i，j)(0≤i＜r，0≤j＜n)被指定给n个RAM中的每一个。第j个RAM的第i个初始地址值A(i，j)被如下确定：

[式8]

A(i，j)≡k^(i，j)mod(m/p)           (8)

其中k^(i，j)表示指示了m×m循环置换矩阵I_i，j的第1行向量中的非零元的位置的整数，其中循环置换矩阵I_i，j是根据式(2)的校验矩阵的(i，j)元素(0≤k^(i，j)＜m)。地址值A(i，j)与通过将k^(i，j)除以m/p而产生的余数一致。用于从每个RAM读出数据以及在每个RAM中写入数据的地址被全部生成在r个模式(pattern)中。仅仅在初始地址值不同并且随后的地址简单地通过加1来生成的情况下，r个模式才相同。

用于生成地址的每个模式以m/p的单位时间的周期而变化。例如，第j个RAM的第一初始地址值是A(0，j)，并且根据式(7)(其中k＝A(0，j))的数据被读出。然后，地址值A(0，j)+1处的数据根据式(7)(其中k＝A(0，j)+1)而被读出。随后，1被类似地加到地址值上。然而，地址值m/p-1的下一个地址值是0，并且其后的数据被类似地读出，直到数据从地址值A(0，j)-1被读出为止。

接下来被读出的数据是与初始地址值A(1，j)相对应的数据。随后，根据类似于以上处理的处理来读出数据。就i＝0，1，…，r-1而言对于r个模式的所有初始地址值A(i，j)执行的相同处理与一个重复性解码处理相对应。在一个重复性解码处理被完成之后，控制然后回到开始点，并且相同的处理被重复像重复的最大数目那样多次数。

可利用MOD(m/p)计数器来生成用于n个RAM的地址。MOD(m/p)计数器在计数器值(地址值)从m/p-1变为0的时候输出1比特信号。MOD(m/p)计数器被用在图6所示的并行校验节点处理器中的移位电路62、63中。

从存储块(L⁽¹⁾，L⁽²⁾)12读出的根据式(7)的数据中的每一项具有从2b比特增加到2bp比特的它的数据宽度，并且被输入至并行数据变换器。并行数据变换器具有与图2所示的数据变换器13的处理序列类似的处理序列，并且包括像RAM的数目那样多的n个数据变换器13。与由并行数据变换器获得的L⁽¹⁾部分相对应的bp比特数据被加到从存储块(F)11读出的根据式(6)的bp比特数据上。就b比特的每个单位而言，执行加法。

通过以上的加法序列生成的、像RAM的数目那样多的n个bp比特数据都被输入至并行校验节点处理器。

图6是并行校验节点处理器的框图。并行校验节点处理器在p个并行操作中执行图1B所示的步骤103的处理。

如图6所示，并行校验节点处理器包括p个校验节点处理器61，2n个移位电路62、63以及2个数据整理器64、65。校验节点处理器61与图3所示的校验节点处理器14相同。移位电路62、63被供应以通过b×p比特的信息来表示的输入，对于b比特的每个单位而循环地移位输入信息，并且输出被移位的信息。根据通过式(2)表示的校验矩阵来确定移位电路62、63的移位量。

在图6所示的并行校验节点处理器中，n个bp比特数据中的每一个都被输入至移位电路62中的一个。并行校验节点处理器具有每个都被供应了bp比特数据的n个移位电路62。每个移位电路62对于b比特的每个单位而将输入bp比特数据循环移位预定的量，并且输出被移位的数据。移位量是根据下面的式(9)基于就RAM而言的初始地址值(参见式(9))来确定的。

[式9]

s(i，j)＝(k^(i，j)-A(i，j))/(m/p)           (9)

与被从初始地址值A(i，j)到地址值m/p-1顺序地读出的第j个RAM数据相对应的移位量与根据式(9)的s(i，j)一致。与被从地址值0到地址值A(i，j)-1顺序地读出的第j个RAM数据相对应的移位量与s(i，j)+1一致。如果s(i，j)+1＝p，则移位量为0并且移位电路照现状输出输入。如以上关于用于RAM的地址的生成而描述的，移动量在地址值从m/p-1变为0的时候利用1比特信号而从s(i，j)切换至s(i，j)+1。

来自n个移位电路62的每个输出都具有bp比特。数据整理器64是用于从来自n个移位电路62的输出生成到p个校验节点处理器的输入的装置。数据整理器64被供应以通过来自n个移位电路的输出bp比特表示的输入，排列n个数据(d₀ ^(j)，d₁ ^(j)，…，d_p-1 ^(j))(其中j＝0，1，…，n-1)，并且输出它们至相应的校验节点处理器61，上述n个数据(d₀ ^(j)，d₁ ^(j)，…，d_p-1 ^(j))是通过对于b比特的每个单位划分bp比特以生成数据(d_i ⁽⁰⁾，d_i ⁽¹⁾，…，d_i ^(n-1))(其中i＝0，1，…，p-1)而被提供的。

p个校验节点处理器61被供应以通过nb比特数据(d_i ⁽⁰⁾，d_i ⁽¹⁾，…，d_i ^(n-1))表示的输入，对它们执行预定的处理序列，并且输出作为处理结果的nb比特数据。每个都包括nb比特的p个输出数据被输入至数据整理器65。数据整理器65根据与数据整理器64所执行的处理相反的处理，来将p个nb比特的输出数据排列成n个bp比特数据并且将它们输入至各个移位电路63。移位电路63用来撤消(undo)由移位电路62执行的循环移位处理。换言之，移位电路63的移位量与移位电路62的移位量的和与p或0一致。从图6所示的并行校验节点处理器输出的数据通过与根据示例性实施例的以上连续校验节点处理器所执行的处理相同的处理而被处理。然而，根据示例性实施例，n个数据变换器13执行并行处理操作。

图7是示出根据示例性实施例的解码装置的操作的时间顺序(chronological)序列的定时图。当被接收的数据正被保存在存储块(F)11的n个RAM中时开始解码处理。存储块(F)11的n个RAM中保存的被接收的数据包括n×p×(m/p)个符号，其中一个符号＝b比特。图7示出与存储块(F)11和存储块(L⁽¹⁾，L⁽²⁾)12中的n个RAM中的一个中的数据的更新有关的一个周期中的处理流程。除了对移位电路的移位量以及初始地址值的设置以外，对于其他n-1个RAM的处理流程与图7所示的处理流程相同。

在最上阶段中的处理流程中，利用所设置的初始地址值A(参见式(8))，而从存储块(F)11读出b比特×p的数据并从存储块(L⁽¹⁾，L⁽²⁾)12读出b比特×p×2的数据，并且这些数据被通过加法器或者数据变换器和加法器输入至移位电路62。数据变换处理将b比特×p×2的数据分离成高位b比特×p和低位b比特×p，计算差，并且连接数据。数据变换处理基本同于以上数据变换器13的处理。以上数据变换器13的处理与p＝1情况下的以上数据变换处理相同。

通过初始地址值A和式(9)来确定初始移位量。来自移位电路62的输出以及经由移位电路62从其他n-1个RAM引入的数据被数据整理器64排列，并且被输入至校验节点处理器61。由校验节点处理器61处理的数据由数据整理器65根据与数据整理器64的处理相反的处理来排列，并且此后被移位电路63移位。b比特×p的数据被数据变换器连接至b比特×p的数据。b比特×p×2的被连接的数据被写进存储块(L⁽¹⁾，L⁽²⁾)12的RAM的地址值A。

以上处理是根据图7所示的流水线处理、对于地址值A+I，A+2，…处保存的RAM数据而执行的。例如，当第一周期被完成时，初始地址值和移位量被再次设置，并且第二周期被执行以更新RAM数据。处理是对于所有的r个地址值执行的。当总计r周期被完成时，一个解码处理被结束。其序列被重复最大指示次数。

根据以上示例性实施例，在图1B所示的步骤103的校验节点处理中，式(4)和(5)用来基于双曲正切函数的对数来计算L_j ⁽¹⁾。然而，本发明不限于这样的配置。根据另一示例，L_j ⁽¹⁾可根据下面的式(10)来计算。

[式10]

$L_j^{\left(1\right)}=L_j^{\left(1\right)}+\underset{\underset{k\&NotEqual;j}{k\&Element;U\left(i\right)}}{\mathrm{\&Pi;}}\mathrm{sign}(F_k+\mathrm{\&beta;}{L}_k^{\left(1\right)})\&CenterDot;\underset{\underset{k\&NotEqual;j}{k\&Element;U\left(i\right)}}{\min }|F_k+\mathrm{\&beta;}{L}_k^{\left(1\right)}|---\left(10\right)$

根据式(10)的校验节点处理序列必要地需要作为来自加法器的输入的(F_k+βL_k ⁽¹⁾)。因此，当加法器15将来自存储块(F)11的数据和经由数据变换器13而从存储块(L⁽¹⁾，L⁽²⁾)12获得的数据相加时，它对经由数据变换器13而从存储块(L⁽¹⁾，L⁽²⁾)12获得的数据进行加权。在式(10)中，β表示权重。权重值β可根据校验矩阵(式(1)、式(2))的选择而被调整。权重值β可以未必需要是恒定的，而是可以适应地变化。

如果输入中的最高有效比特表示正或负的极性并且剩余的比特表示绝对值，则根据式(10)的校验节点处理序列可计算剩余的比特的最小值和最高有效比特的异或。根据式(10)的校验节点处理序列因此使得使用表32、35是不必要的，其中表32、35被根据式(4)和式(5)的校验节点处理中的双曲正切函数的对数函数的使用所需要。结果，可通过简单的比较电路来实现校验节点处理。

结合了以上解码装置的数据通信系统将作为例示性示例而被描述。

图8是结合了根据示例性实施例的解码装置的数据通信系统的配置的框图。如图8所示，数据通信系统80包括发送装置81和接收装置82。

发送装置81包括编码装置83、同步控制和调制器输入生成装置84以及调制器85。编码装置83输出通过低密度奇偶校验码编码的数据。同步控制和调制器输入生成装置84将从编码装置83输出的被编码的数据包括进用于同步接收装置82的帧中，将被编码的数据变换成匹配调制器85的调制处理的数据，并且输出被变换的数据。调制器85根据其调制处理来调制来自同步控制和调制器输入生成装置84的数据，并且输出被调制的数据。来自调制器85的输出数据通过通信信道被发送，然后被接收装置82接收。

接收装置82包括解调器86、同步控制和解码装置输入生成装置87以及解码装置88。解调器86从通信信道接收信号，根据与调制器85的调制处理相对应的处理来解调信号，并且输出被解调的数据。同步控制和解码装置输入生成装置87与从解调器86输出的数据的帧进行同步，将数据变换成匹配解调器86的输入的数据，并且输出被变换的数据。解码装置88根据以上示例性实施例中描述的处理而从自同步控制和解码装置输入生成装置87输出的数据解码低密度奇偶校验码，并且输出被解码的数据。

根据以上示例性实施例的解码装置被例示为应用于通信系统。然而，解码装置可用在其他应用中。根据另一示例，以上解码装置可用在数据存储系统中。具体地，在使用了用于提高被存储数据的可靠性的纠错技术的数据存储系统中，通过低密度奇偶校验码编码的数据可存储在存储装置中，并且从存储装置读出的数据可被解码装置解码。

下面将描述基于数值示例的以上解码方法的具体示例。

假设根据式(1)的校验矩阵具有大小N＝4095和R＝504。还假设通过式(2)定义的集合U(i)具有0≤i＜504范围中的i，并且U(i)的元素的数目都与64一致。例如，使用了解码方法的通信系统可被用作用于以具有帧长度4095比特的帧的单位来传送比特序列的系统。一般地，一个帧的大约10％用作用于纠错的冗余区域。如果向解码装置输入的数据的每个符号的比特宽度b具有6比特，则需要解码装置具有用于存储块(F)11的4095×6比特的存储容量以及用于存储块(L⁽¹⁾，L⁽²⁾)12的2×4095×6比特的存储容量。此数值示例与利用文档4中公开的现有解码方法的解码装置的比较指示根据数值示例的存储容量减小了约75％。出错率上的任何劣化被保持到大约0.1到0.2dB。

以上已参考示例性实施例描述了本发明。然而，本发明不限于以上的示例性实施例。而是说，可对本发明的布置和细节进行本发明的范围内的、本领域的技术人员可理解的改变。

本申请要求基于2007年12月13日递交的日本专利申请No.2007-321928的优先权，并且通过引用将该日本专利申请的全部公开结合于此。

Claims (7)

1.一种用于对通过低密度奇偶校验码编码的接收数据进行纠错的解码装置，包括：

第一存储装置，所述第一存储装置存储项数与所述低密度奇偶校验码的校验矩阵的列向量的数目一样多的数据；

第二存储装置，所述第二存储装置存储与所述第一存储装置相同数目的数据；

数据变换器；以及

校验节点处理器；

其中，所述数据变换器从所述第一存储装置中存储的数据以及所述第二存储装置中存储的数据来生成与所述列向量一一对应地保存的第一中间数据；

所述校验节点处理器基于所述第一中间数据与所述接收数据的和，生成用于更新所述第一存储装置中存储的数据的第二中间数据；

所述数据变换器利用所述第一中间数据来更新所述第二存储装置中存储的数据，并且利用由所述校验节点处理器生成的所述第二中间数据来更新所述第一存储装置中存储的数据；并且

通过由所述数据变换器和所述校验节点处理器执行的处理，解码数据被生成。

2.根据权利要求1所述的解码装置，其中，由所述数据变换器和所述校验节点处理器执行的处理被重复，以重复地更新所述第一存储装置中存储的数据和所述第二存储装置中存储的数据，从而生成所述解码数据。

3.根据权利要求1所述的解码装置，其中，所述数据变换器：

通过选择所述第一存储装置中存储的数据，或者选择通过从所述第一存储装置中存储的数据减去所述第二存储装置中存储的数据而产生的数据，来生成所述第一中间数据；并且

通过选择所述第二存储装置中存储的数据，或者选择通过从所述第一存储装置中存储的数据减去所述第二存储装置中存储的数据而产生的数 据，来更新所述第二存储装置中存储的数据。

4.根据权利要求1所述的解码装置，其中，所述校验节点处理器从与和所述校验矩阵的每个行向量的非零元交叉的所述列向量一一对应地保存的所述第一中间数据与所述接收数据的和，生成用于更新所述第一存储装置中存储的数据之中的与所述列向量相对应的数据的所述第二中间数据；并且

所述数据变换器在每次针对所有的行向量通过所述校验节点处理器完成了对数据的更新时，选择通过从所述第一存储装置中存储的数据减去所述第二存储装置中存储的数据而产生的数据作为所述第一中间数据，并且所述数据变换器选择通过从所述第一存储装置中存储的数据减去所述第二存储装置中存储的数据而产生的数据作为用于所述第二存储装置中存储的数据的更新数据。

5.根据权利要求4所述的解码装置，其中，所述低密度奇偶校验码包括准循环低密度奇偶校验码，在所述准循环低密度奇偶校验码中，所述校验矩阵包括大小为m行m列的循环置换矩阵，或者具有零矩阵的每个元素的r行n列的分块矩阵，其中m、r、n表示正整数，

所述第一存储装置和所述第二存储装置中的每一个都包括具有以m/p表示的字的数目的n个随机存取存储器，其中p表示m的约数，

所述数据变换器包括用于并行处理的最大n个数据变换器；

所述校验节点处理器包括：用于对来自所述数据变换器的长度为p的数据进行循环移位的最大n个第一移位电路，用于将来自所述最大n个第一移位电路的长度为p的最大n个数据排列成具有最大长度n的p个数据的第一数据整理器，用于对来自所述第一数据整理器的p个数据执行并行处理的p个校验节点处理器，用于将来自所述p个校验节点处理器的具有最大长度n的p个数据排列成长度为p的最大n个数据的第二数据整理器，以及用于以与所述第一移位电路的循环移位处理相反的处理，对来自所述第二数据整理器的最大n个数据进行循环移位的最大n个第二移位电路；并且

所述校验节点处理器和所述数据变换器通过彼此并行的最大n个数据 来更新所述第一存储装置中存储的数据和所述第二存储装置中存储的数据。

6.一种数据存储装置，包括：

编码装置，用于根据低密度奇偶校验码来编码要存储在存储装置中的数据；以及

解码装置，所述解码装置包括：第一存储装置，所述第一存储装置存储项数与所述低密度奇偶校验码的校验矩阵的列向量的数目一样多的数据；第二存储装置，所述第二存储装置存储与所述第一存储装置相同数目的数据；数据变换器；以及校验节点处理器，其中，所述数据变换器从所述第一存储装置中存储的数据以及所述第二存储装置中存储的数据来生成与所述列向量一一对应地保存的第一中间数据，所述校验节点处理器基于所述第一中间数据与所述接收数据的和来生成用于更新所述第一存储装置中存储的数据的第二中间数据，所述数据变换器利用所述第一中间数据来更新所述第二存储装置中存储的数据，并且利用由所述校验节点处理器生成的所述第二中间数据来更新所述第一存储装置中存储的数据，并且通过由所述数据变换器和所述校验节点处理器执行的处理，解码数据被生成。

7.一种用于对通过低密度奇偶校验码编码的接收数据进行纠错的解码方法，包括：

在第一存储装置中存储项数与所述低密度奇偶校验码的校验矩阵的列向量的数目一样多的数据；

在第二存储装置中存储与所述第一存储装置相同数目的数据；

从所述第一存储装置中存储的数据以及所述第二存储装置中存储的数据来生成与所述列向量一一对应地保存的第一中间数据；

基于所述第一中间数据与所述接收数据的和来生成用于更新所述第一存储装置中存储的数据的第二中间数据；

利用所述第一中间数据来更新所述第二存储装置中存储的数据，并且利用所述第二中间数据来更新所述第一存储装置中存储的数据；以及

根据由所述数据变换器和所述校验节点处理器执行的处理来生成解码数据。 

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