KR100703271B1

KR100703271B1 - 통합노드 프로세싱을 이용한 저밀도 패리티 검사 코드복호 방법 및 장치

Info

Publication number: KR100703271B1
Application number: KR1020040096344A
Authority: KR
Inventors: 김상효; 박성진; 김한주; 김민구
Original assignee: 삼성전자주식회사
Priority date: 2004-11-23
Filing date: 2004-11-23
Publication date: 2007-04-03
Also published as: AU2005225107A1; EP1659726B1; EP1659726A2; CN102412847A; CN102412847B; US20060123318A1; JP2006148937A; DE602005016355D1; EP1659726A3; AU2005225107B2; US7454685B2; JP4038519B2; CN1783729A; KR20060057253A

Abstract

본 발명은, 패리티 검사 노드 행렬에 따라 복수의 검사노드들과 복수의 변수노드들로 구성되는 저밀도 패리티 검사 코드를 복호하는 장치에 있어서, 상기 검사노드들 중에서 검사노드 프로세싱을 수행할 적어도 하나의 검사노드를 선택하는 검사노드 선택스케쥴러와, 상기 변수노드들에 대한 입력 LLR(Log Likelihood Ratio)값을 초기 LLR값으로서 저장하고, 상기 선택된 검사노드에 연결된 변수노드들에 대해 업데이트 된 LLR값들을 저장하는 LLR 메모리와, 상기 선택된 검사노드에 대해 검사노드 프로세싱이 수행된 결과인 검사노드 메시지를 저장하는 검사노드 메시지메모리와, 상기 LLR 메모리로부터 읽어온 해당 LLR값들에서 상기 검사노드메시지 메모리에 저장되어 있는 상기 선택된 검사노드의 검사노드 메시지를 감산하여 변수노드 메시지를 생성하고, 상기 변수노드 메시지에 대해 검사노드 프로세싱을 수행하여, 상기 검사노드 프로세싱 결과값에 상기 변수노드 메시지를 더하여 업데이트 된 LLR값을 계산하고, 상기 계산된 LLR값을 상기 LLR 메모리로 전달하는 적어도 하나의 통합노드프로세서를 포함하여 구성되어 LDPC의 비효율적인 메모리 분할과 복호방식을 개선하고, 검사노드 프로세싱과 변수노드 프로세싱을 동시에 수행함으로써, 처리량을 향상시킬 수 있는 효과가 있다. 또한, 단순한 메모리 분할 및 노드 프로세서의 단순화를 통한 하드웨어의 구현에 대한 복잡성 감소에 대한 효과가 있다.

LDPC code, Decoding, Parity, parallelism, Check node processor

Description

통합노드 프로세싱을 이용한 저밀도 패리티 검사 코드 복호 방법 및 장치{Decoding Method and Apparatus of Low Density Parity Code Using Unified processing}

도 1은 일반적인 LCPC 디코딩 구조를 보여주는 도면.

도 2는 일반적인 팩터 그래프 및 페리티 검사 행렬을 보여주는 도면.

도 3은 일반적인 LDPC의 전체 블록도를 보여주는 도면.

도 4는 종래기술에 따른 메모리 분할에 따른 디코딩 과정을 보여주는 도면.

도 5는 종래 기술에 따른 복호 방식의 순서도.

도 6a는 본 발명의 바람직한 실시예에 따른 메모리 구조를 보여주는 도면.

도 6b는 본 발명의 또 다른 실시예에 따른 메모리 구조를 보여주는 도면.

도 7은 본 발명의 바람직한 실시예에 따른 LDPC 디코더의 구조를 보여주는 도면.

도 8은 본 발명의 바람직한 실시예에 따른 복호방식의 개념도.

도 9는 본 발명의 바람직한 실시예에 따른 복호방식의 순서도.

도 10은 본 발명에 또 다른 실시예에 따른 병렬 LDPC 디코더의 구조를 보여주는 도면.

본 발명은 에러정정 복호화 장치 및 그 방법에 관한 것으로서, 특히 저밀도 패리티 검사 코드(Low Density Parity Check Code: 이하,'LDPC 코드'라 칭함)복호의 복잡도를 감소시켜 복호화 성능을 향상시키는 복호화 장치 및 방법에 관한 것이다.

통상적으로 디지털 통신시스템은 전송로에서 발생하는 잡음에 의해 오류가 발생하며, 상기 발생된 오류를 제거하기 위해 다양한 방식으로 오류를 정정하고 있다. 최근에 표준화가 진행 중인 3GPP(Generation Partnership Project) 또는 3GPP 2를 적용하는 무선 통신 시스템에서는 음성 및 제어신호의 전송을 위해 컨볼루셔널 코드(Convolutional code)와 터보 코드의 사용이 제안되고 있다. 고속의 전송을 위한 터보 코드(turbo code)는 낮은 신호 대 잡음비에서 매우 낮은 비트 에러율(bit error rate)을 얻을 수 있는 장점을 가진다. 그러나, 상기 터보 코드는 부호어의 최소거리 특성에 따라 터보 코드로 코딩된 신호의 복원시 원하는 비트 오류지점에서 오류마루(error floor)가 발생할 수 있고, 복호 시 오류가 발생한 부호어들에 대한 검출 불가능 확률이 비교적 높은 문제가 발생한다. 따라서, 최근에는 상기 터보 코드와 유사하거나, 오히려 우수한 성능을 가지는 LDPC 코드가 새롭게 부각되고 있다.

상기 LDPC 코드는 동일한 길이의 터보 코드에 비해 최소 거리가 크고, 이에 따라 오류 마루가 터보 코드에 비해 매우 낮은 비트 오류율에서 발생하며, 오류가 발생한 부호어에 대한 검출 불가능 확률이 매우 낮아 실험적으로 '0'에 가깝다. 또한, 병렬 구조로의 구현이 가능하여 복호 시간을 획기적으로 단축시킬 수 있고, 매 반복복호마다 수행하는 패리티 검사를 통해 추가로 부가되는 CRC와 같은 오버 헤드 또는 복호 정지 알고리즘 없이도 효율적인 복호 정지가 가능하다.

도 1은 LCPC 디코딩 구조를 보여주는 도면이다.

도 1을 참조하면, 상기 LDPC 코드는 코드를 정의하는 패리티 검사행렬(Parity check matrix)의 각 행과 열에 '1'의 수가 매우 적은 부호로서, 검사 노드(check node)들(100)과 변수 노드(variable node)들(110)과, 상기 검사노드들(100)과 변수노드들(110)을 연결하는 에지(Edge)들(115)로 구성된 펙터 그래프(factor graph)에 의해 그 구조가 정의될 수 있다. 상기 검사노드(100)로부터 검사노드 프로세싱 후에 변수노드(110)로 전달되는 값은 검사노드 메시지(115a)가 되고, 상기 변수노드(110)에서 변수노드 프로세싱 후 상기 검사노드(100)로 전달되는 값은 변수 노드 메시지(115b)가 된다.

상기 LDPC 코드의 복호 과정은 일반적으로 'sum-product' 알고리즘에 의한 반복 복호(iterative decoding)에 의해 이루어진다. 이 때, 최적의 sum-product 알고리즘은 다소 복잡한 계산식을 포함하고 있다. 이를 단순화한 Min-sum 알고리듬과 같은 준최적 방법의 message-passing 알고리듬을 이용한 복호도 가능하다.

이하, LDPC 코드에 대하여 좀 더 상세히 살펴본다.

도 2는 팩터 그래프 및 패리티 검사 행렬에 따른 LDPC 코드 구조의 일 예를 보여주는 도면이다.

도 2를 참조하면, LDPC 코드의 팩터그래프는 정해진 LDPC 코드의 패리티 검사식을 나타내는 4개의 검사노드(200)와, 각 심볼을 나타내는 8개의 변수 노드(210) 및 이들의 연관성을 나타내는 에지들(220)들로 이루어진다. 상기 에지들(220)은 각 검사노드(200)에서 상기 검사 노드(200)가 나타내는 패리티 검사식에 포함되는 코드 심볼에 해당하는 변수노드(210)를 연결 된다. 여기에는, 모든 검사노드(200) 각각에 연결된 변수 노드의 수가 6개로 일정하고, 모든 변수 노드(210) 각각에 연결된 검사노드의 수가 3개로 일정한, 정규 LDPC코드를 예로 보였다. 도시하진 않을 것이지만 각 검사 노드와 변수노드에 연결된 가지의 수가 일정하지 않는 LDPC코드는 비정규 LDPC 코드라 한다.

상기 팩터 그래프에 대응되는 패리티 검사 행렬(H)(230)이 도시된다. 이것은 패리티 검사식들의 그래픽 표현과 유사하여, 상기 패리티 검사행렬(230)의 각 열 및 각 행에는 동일한 개수의 1이 있다. 즉, 패리티 검사행렬(230)의 각 열은 각 변수 노드들(210)에 더한 상기 검사노드들(200)의 연결을 나타내는 3개의 1을 가지며, 각 행은 상기 각 검사노드들(200)에 대한 상기 변수노드들(210)의 연결을 나타내는 6개의 1을 갖는다.

상기 LCPC를 복호화하는 과정은 펙터 그래프상의 변수 노드와 검사 노드들이 각 노드별로 생성 및 업데이트 한 메시지들을 서로 교환하는 과정을 반복하여 이루어진다. 이때, 각 노드에서는 sum-product 알고리듬 혹은 그와 유사한 준 최적의 방법을 이용하여 메시지를 업데이트하게 된다. 이에 기초한 LDPC 코드의 반복복호 과정은 하기와 같다.

도 3은 일반적인 LDPC 코드의 전체 블록도를 보여주는 도면이다.

도 3을 참조하면, LDPC 부호화 장치는, 수신정보를 저장하고 있는 메모리 블록(300)과, 변수 노드들에 대한 연산을 수행하는 변수 노드 프로세서(340)와, 검사노드들에 대한 연산을 수행하는 검사노드 프로세서(320)와, 검사노드들에서 에러가 모두 고쳐졌는지를 검사하고 반복 복호할 지를 결정하는 패리티 검사 블록(330)과, 메모리 엑세스 콘트롤러(340)로 구성된다.

LCPC의 개략적인 복호 순서는 다음과 같다.

1. 수신된 심볼들이 변수노드의 초기 LLR(Log Likelihood Ratio)값으로 메모리(300)에 저장된다. 이때, 상기 메모리(300)에 저장되어 있는, LLR값들은 자신들이 관련된 에지로의 변수노드 출력 메시지가 된다.

2. 검사노드 프로세서(320)가 상기 메모리(300)에 저장된 변수노드 값들(즉, 변수노드 메시지인 LLR 값들)을 읽어온다. 상기 패리티 체크 블록(330)은 상기 읽어온 변수노드 값들의 패리티 검사를 수행하고, 상기 검사 노드 프로세서(320)는 상기 읽어온 변수노드값들의 0과 1에 대한 전송로 천이확률을 계산하고, 상기 계산된 확률값들(검사노드 메시지들)을 다시 상기 메모리(300)의 변수노드 값으로 오버라이트(overwrite)한다.

3. 변수노드 프로세서(340)는 상기 메모리(300)에 오버 라이트 된 변수노드 값을 읽어 최종 LLR을 계산하고 변수 노드 메시지를 계산한다.

4. 패리티 체크블록(330)에서 패리티 체크에 성공하여 반복 복호의 종료를 결정할 때까지 2번과 3번의 과정을 반복하여 신뢰도를 높인다.

여기서, 상기 변수 노드 프로세서(340) 및 검사 노드 프로세서(320)는 각각 패리티 검사 행렬의 열과 행에서 1의 위치에 해당하는 메모리 영역으로부터 값을 읽어들여 계산한 후 동일한 메모리 영역에 다시 저장한다.

상기 2 내지 3번 과정에서 상기 변수노드 및 검사노드 프로세서들(340,320) 각각은 자신과 연결되어 있는 에지로부터 들어오는 입력(검사노드 메시지 및 변수노드 메시지)을 통해 출력 메시지들을 계산한다, 여기서 검사노드 프로세서(320)와, 변수노드 프로세서(340) 각각은 패리티 검사 메트릭스의 열과 행에서 1의 위치에 해당하는 상기 메모리 블록(300)의 서브 블록들의 값을 읽어들여 계산한 후 저장한다.

이하, 상기 변수노드메시지 및 검사노드 메시지의 계산과정을 상세히 설명한다. 여기서, 디그리(degree)

는 검사노드에 연결된 변수노드들의 수로 패리티 검사 행렬에서 각 열에 존재하는 1의 개수와 동일하고,

는 변수노드에 연결된 검사노드들의 수로 패리티 검사행렬에서 각 행에 존재하는 1의 개수와 동일하다.

먼저 m번째 검사노드로부터 n번째 검사노드로 가는 검사노드 메시지 업데이트 과정은 <수학식 1>과 같이 계산된다.

즉,

개의 변수노드들에 연결된 상기 m번째 검사노드 메시지의 j 번째 반복 복호 시의 계산식으로, 상기

는 m번째 검사노드로 들어오는 변수 노드 메시지를 리오더링(reodering)한 것이다. 단, n번째 변수 노드로부터 m번째 검사노드로 들어오는 변수노드 메시지가

일때,

을 기준으로 하여 리오더링을 수행한다. m번째 검사노드로부터 n번째 변수노드로의 메시지

은

을 제외한 입력 변수노드메시지들의 비선형 함수로 이루어진다.

다음으로, 변수노드 메시지는 하기 <수학식2>와 같이 업데이트된다.

상기 <수학식2>는

인 m번째 변수노드에 대한 계산식으로, 상기 변수노드메시지는 m번째 검사노드로부터의 입력인

을 제외한 입력 검사노드 메시지들과 최초의 LLR인

의 합이된다.

마지막으로, 각 반복 복호 시에 LLR은 하기 <수학식 3>과 같이 업데이트 된다.

여기서,

는 n번째 변수 노드의 j+1번째 반복 복호 후의 LLR값으로, 최초의 LLR(

)과 입력 검사노드 메시지들의 합으로 갱신된다.

상기 <수학식 2>와 <수학식 3>과 같이, 변수노드 및 LLR업데이트는 간단한 덧셈연산으로 이루어져 쉽게 구현 가능하지만, 검사노드 업데이트는 비선형 함수로 나타나기 때문에 하드웨어 복잡도가 커지는 문제점이 있다. 따라서 이를 단순화 한 준 최적의 알고리즘들이 존재한다.

상기한 바와 같이, 검사노드프로세싱과 변수 노드 프로세싱을 분리하여 연산하는 방식은 많은 메모리의 용량을 사용하게 된다. 즉, 각 에지(edge)에 대한 정보들을 모두 메모리(300)에 가지고 있어야 하며, 각 검사노드 및 변수노드에서는 필요한 값들을 메모리로부터 불러와서 연산을 수행하고, LLR값을 구한다. 이때, 모든 에지들에 대해서 검사노드 프로세싱을 수행한 다음, 변수노드 프로세싱을 수행된다. 이에 따라 검사노드 프로세싱을 모두 수행하는 동안 변수 노드 프로세서는 동 작하지 않게 되고, 반대로 변수노드 프로세싱을 하는 동안은 검사노드 프로세서는 동작하지 않는다. 즉, 하나의 메모리로부터 여러 개의 데이터를 읽어들여 프로세싱하여야 하므로, 메모리 엑세스가 지연되는 문제가 발생한다.

따라서 상기한 바와 같이 동작되는 종래 기술의 문제점을 해결하기 위하여 창안된 본 발명의 목적은, LDPC 디코더 구현상에 있어 효율적인 복호방식과 그에 적합한 복호기의 구조를 제공하는 것이다.

또한, 본 발명의 목적은 LDPC 디코더의 효율적인 메모리 구조와 그에 따른 효율적인 복호방식을 제공하는 것이다.

본 발명의 또 다른 목적은 LDPC 디코더의 메모리 분할을 최소화하고, 검사노드 프로세싱 및 변수 노드 프로세싱을 번갈아가며 수행하는 방법 및 장치를 제공하는 것이다.

상기한 바와 같은 목적을 달성하기 위하여 창안된 본 발명의 실시예에 따른 장치는, 패리티 검사 노드 행렬에 따라 복수의 검사노드들과 복수의 변수노드들로 구성되는 저밀도 패리티 검사 코드를 복호하는 장치에 있어서,

상기 검사노드들 중에서 검사노드 프로세싱을 수행할 적어도 하나의 검사노드를 선택하는 검사노드 선택스케쥴러와,

상기 변수노드들에 대한 입력 LLR(Log Likelihood Ratio)값을 초기 LLR값으로서 저장하고, 상기 선택된 검사노드에 연결된 변수노드들에 대해 업데이트 된 LLR값들을 저장하는 LLR 메모리와,

상기 선택된 검사노드에 대해 검사노드 프로세싱이 수행된 결과인 검사노드 메시지를 저장하는 검사노드 메시지메모리와,

상기 LLR 메모리로부터 읽어온 해당 LLR값들에서 상기 검사노드메시지 메모리에 저장되어 있는 상기 선택된 검사노드의 검사노드 메시지를 감산하여 변수노드 메시지를 생성하고, 상기 변수노드 메시지에 대해 검사노드 프로세싱을 수행하여, 상기 검사노드 프로세싱 결과값에 상기 변수노드 메시지를 더하여 업데이트 된 LLR값을 계산하고, 상기 계산된 LLR값을 상기 LLR 메모리로 전달하는 적어도 하나의 통합노드프로세서를 포함하여 구성되는 것을 특징으로 한다.

본 발명의 실시예에 따른 방법은, 패리티 검사 노드 행렬에 따라 복수의 검사노드와 복수의 변수노드로 구성되는 저밀도 패리티 검사 코드를 복호하는 방법에 있어서,

상기 복수의 검사노드들 중에서 검사노드 프로세싱을 수행할 적어도 하나의 검사노드를 선택하는 과정과,

상기 선택된 검사노드에 대응하는 검사노드 메시지를 읽어와, 상기 검사노드와 연결된 변수노드들의 LLR값에서 상기 검사노드 메시지값을 감산하여 변수노드 메시지를 계산하는 과정과,

상기 계산된 변수노드 메시지에 검사노드 프로세싱을 수행하여 검사노드 메시지를 생성하고, 상기 생성된 검사노드 메시지를 저장하는 과정과,

상기 LLR값에 상기 생성된 검사노드 메시지를 합하여 업데이트 된 LLR값을 계산하고, 저장하는 과정과,

상기 업데이트된 LLR값에 대하여 경판정 및 패리티 검사를 수행하는 과정을 포함하여 구성되는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대한 동작 원리를 상세히 설명한다. 도면상에 표시된 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호로 나타내었으며, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

도 4는 일반적인 디코딩 과정에 따른 메모리 분할을 보여주는 도면이다.

도 4를 참조하면, 패리티 검사 행렬을 위한 메모리와 아이덴티티 행렬(identity matrix)를 위한 메모리가 구비되고, 상기 메모리들은 검사노드 프로세서 및 변수노드 프로세서들의 노드 수 만큼의 서브 메트릭 블록들로 분할된다. 즉, 상기 메모리들의 행들은 검사 노드들과 평행하게 연결되고, 상기 메모리의 열의 분할된 서브 메트릭 블록들은 변수 노드들과 평행하게 연결된다. 색이 채워진 작은 네모는 수신 시그널 '1'을 저장하고 있는 서브 메트릭 블록을 나타낸다.

1단계에서 각 메모리의 서브 블록들로 수신 정보가 입력된다.

2단계에서 검사노드 프로세싱부(410)는 각 열의 행의 분할된 서브 메트릭 블록들의 값 각각에 대하여 검사노드 프로세싱 및 패리티 검사를 수행한 후, 상기 검사노드 프로세싱의 결과값들을 다시 상기 서브 메트릭 블록들에 저장하여 검사노드 메시지를 업데이트한다.

3단계에서 변수노드 프로세싱(420)부는 각 행의 서브 메트릭 블록들에 업데이트 된 값들을 읽어와 변수노드 연산을 수행하고, 하드 디시젼 및 LLR을 수행한 후 결과값을 다시 상기 서브 메트릭 블록들의 값으로 다시 저장함으로써, 변수노드 메시지를 업데이트한다. 상기 메모리들의 서브 메트릭 블록들은 변수노드 및 검사노드 프로세서의 개수에 따라 그 크기가 결정된다. 따라서, 상기 변수노드 및 검사노드 프로세서들의 개수가 많을수록 메모리의 서브 메트릭 블록의 분할 수가 증가되므로 하드웨어의 높은 복잡도를 가져오게 된다. 또한, 상기 변수노드 및 검사노드 프로세서의 수가 적어 메모리의 분할된 서브 메트릭 블록들의 수가 감소되면 메모리 엑세스가 느려지고 그에 따른 처리량은 낮아지게 된다.

도 5는 일반적인 LDPC 복호 방식의 순서도이다.

도 5를 참조하면, 검사노드 프로세싱(580)과 변수노드 프로세싱(590)은 순차적으로 연결되어, 하나의 연산과정이 끝나야 다음의 연산과정이 진행된다. 두 연산 과정들은 패리티 체크에 성공할 때까지 반복(iteration)된다.

500단계에서 검사노드 프로세서는 수신 정보를 읽어와 메모리에 저장한다. 이를 LDPC 복호의 초기화라 칭한다.

510단계에서는 상기 메모리의 서브 메트릭 블록들에 저장된 정보비트를 읽어와서, 520단계 내지 525단계에서 검사노드 프로세싱을 수행하는 동시에 상기 정보비트들의 패리티를 체크한다. 이때, 패리티 체크 결과가 양호하면 복호를 중단한다. 그렇지 않으면, 530단계에서 상기 검사노드 프로세싱의 결과값을 상기 메모리에 변수노드 값으로 업데이트하여 검사노드 메시지를 갱신한다. 상기 검사노드 메시지의 갱신(check node massage update)을 수행한 후, 변수노드 프로세싱 영역(590)으로 진행한다.

540단계에서 변수노드 프로세서는 상기 메모리의 서브 메트릭 블록들에서 상기 검사노드 메시지에 따라 갱신된 변수노드 값들을 읽어온다. 550단계에서 변수노드 프로세서는 상기 갱신된 변수노드 값들을 더하고, 560단계에서 상기 더한 결과 값에서 해당 행의 변수노드 값을 뺀 후 565단계에서 상기 550단계의 결과값을 하드 디시젼(hard dicision)한다. 570단계에서는 상기 560단계의 결과값을 변수노드 값으로서 상기 메모리의 서브 메트릭 블록들에 저장한 후, 상기 510단계로 복귀한다.

이상에서 설명한 LDPC 복호 방식에서는 모든 정보 비트들에 대해서 검사노드 프로세싱을 수행한 후에, 순차적으로 변수노드 프로세싱이 진행된다. 즉, 한번의 반복 복호가 검사노드 프로세싱과 변수노드 프로세싱의 두 단계로 이루어지므로, 이전 단계의 변수 혹은 검사노드의 메시지를 가지고, 각각의 검사 혹은 변수 노드 프로세싱이 진행된다. 따라서, 검사노드 메시지와 변수노드 메시지를 저장하기 위한 메모리를 공유할 수 있게 되지만, 반복에 따른 복호 성능의 수렴 속도가 느린 단점이 있다. 또한, 병렬 노드프로세서 구조의 구현이 가능하지만, 실제 노드 수만 큼의 프로세서를 구현할 경우 하드웨어의 복잡도가 너무 커져 실질적으로 구현될 가능성이 매우 적다.

따라서, 이하 후술되는 본 발명의 보다 바람직한 실시예에서는, 1회의 복호과정 동안에 검사 노드 프로세싱과 변수 노드 프로세싱을 번갈아가며 반복하여 진행하는 방식을 이용한다. 즉, 한번의 복호 과정 내에서 갱신된 메시지를 가지고 새로운 메시지들이 생성되기 때문에, 반복에 따른 복호 성능의 수렴 속도가 빠른 장점이 있다. 또한, 검사노드와 변수 노드를 번갈아 가며 하나의 노드씩 순차적으로 복호를 진행할 수도 있고, 몇 개씩 부분적으로 병렬로 진행할 수 있다. 또한, 한 번의 반복 복호중의 갱신된 메시지를 이용하게 되어 수렴속도가 증가하게 된다. 추가적으로, 이 경우 항상 변수노드와 검사노드의 메시지를 모두 저장함으로서 발생하는 메모리 증대는, 복호방식에 따라 검사노드의 수만큼 분할하거나, 검사노드프로세서의 수만큼 분할함으로써 최소화할 수 있다.

이하, 본 발명의 바람직한 실시예에 따른 검사노드 프로세싱과 변수노드 프로세싱을 진행하는 방법을 상세히 설명한다.

디코더의 메모리에는 검사노드 메시지 및 각 변수노드에 해당하는 LLR값들이 저장되고, 복호를 하고자 하는 검사 노드의 선택으로 복호기의 동작이 시작되며, 변수 노드 및 검사노드 프로세싱과 LLR 업데이트가 하나의 통합된 노드 프로세싱 안에서 이루어진다.

첫번째로, 하기 <수학식 4>와 같이 입력 LLR 값을 순시 LLR값으로 각 변수노드에 대해 저장하고, 검사노드 메시지를 '0'으로 세팅한다.

두번째로, 검사노드(

)를 선택한다. 검사노드를 선택하는 방법 및 순서는 다양하게 구현될 수 있다. 검사노드를 하나 혹은 몇 개의 그룹으로 인덱싱(indexing)하여, 상기 인덱싱 순서대로 선택할 수 있고, 일정 규칙에 따라 유니폼(uniform)하게 선택할 수 있다. 또한, 복호 사이클 특성을 고려하여, 검사노드마다 선택 비율을 달리하여 선택할 수도 있다. 여기에서는 하나의 검사노드가 선택된 경우의 동작을 설명한다.

세 번째로 상기

와 관련된 모든 변수노드 메시지들을 생성한다. 상기

과 연결된 에지의 검사노드 메시지를 해당 변수노드의 순시 LLR값에서 빼줌으로써 하기 <수학식 5>와 같이 변수노드메시지를 생성한다.

여기서, n은

과 연결된 변수노드들의 인덱스이고

내지

의 범위를 가진다.

은 선택된

에 대한 노드 프로세싱이 시작되기 전 단계의 n번째 변수 노드의 순시 LLR값이다.

네 번째로, 상기 생성된 변수노드 메시지들을 이용하여 하기 <수학식 6>과 같이 검사 노드 프로세싱이 진행된다.

여기서, F는 검사노드 프로세싱 함수로

을 제외한 입력 변수들로 이루어진 비선형 함수이며, 다양한 방법으로 구현이 가능하다. 상기 <수학식 1>이 그 대표적인 예에 해당된다.

다섯 번째로 상기 <수학식 6>을 통해 구해진 검사노드메시지를 해당 검사노드 값으로 메모리에 저장한 후, 상기 네 번째 과정이 진행되는 동안 임시로 저장되어 있던 세 번째 과정의 변수노드 메시지로부터 새로운 검사노드 메시지를 이용하여, 하기 <수학식 7>과 같이 LLR값을 갱신한다.

여섯 번째로, 모든 검사노드가 한번씩 선택되어, 한번의 반복복호가 끝나면, 상기 업데이트 된 LLR 값을 이용하여 패리티 검사를 수행한다, 패리티 검사결과가 좋으면 복호를 중단하고, 그렇지 않을 경우 두 번째 과정으로 복귀한다. 상기 패티리 검사는 검사노드 프로세서의 매 갱신마다 패리티 검사노드를 확인할 수도 있다.

상기한 바와 같이, 복호기의 메모리는 해당 검사노드의 검사노드 메시지와 순시 LLR값들만을 저장해 두고, 상기 검사노드 메시지와 순시 LLR값을 이용하여 해당 검사노드의 변수노드 프로세싱 및 검사노드 프로세싱을 한꺼번에 수행하는 통합노드 프로세서를 사용한다. 상기 통합된 노드 프로세서를 사용함으로써, 계산량의 증가가 없으며 빠르게 수렴되는 복호를 수행할 수 있게 된다. 즉, 한 검사 노드에 대한 통합 노드프로세싱이 수행될 때마다 주변 검사노드의 LLR값이 갱신됨으로써, 다음 검사노드의 검사노드 프로세싱에 영향을 주게 된다.

도 6a는 본 발명의 바람직한 실시예에 따른 메모리 구조를 보여주는 도면이다.

도 6a를 참조하면, 메모리(600)는 검사노드 수(D) 만큼의 블록으로 분할되며, 상기 분할된 블록 각각은 해당 검사노드에 대한 검사노드 메시지가 저장된다. 복호 시에는 각 검사노드에 해당되는 검사노드 메시지들이 순차적으로 읽혀지고, 블록 내의 저장된 상기 검사노드 메시지를 1워드(word)라 칭한다.

도 6b는 본 발명의 또 다른 실시예에 따른 메모리 구조를 보여주는 도면이다.

도 6b를 참조하면, 블록 타입 LDPC 부호에 적용 가능한 병렬 복호기 구조에 맞는 메모리의 구조이다. 메모리(610)는 검사노드 수(D) 만큼의 블록으로 분할되며, 상기 분할된 하나의 블록 내에 P개의 검사노드 메시지가 한 개의 워드로써 저장되어 있고, 상기 P개의 검사노드 메시지가 동시에 읽혀지고 쓰여짐으로써 병렬 복호기의 구조가 가능하게 된다. 상기 병렬 복호기의 구조는 후술되는 도 10을 통해 상세히 설명한다.

도 7은 본 발명의 바람직한 실시예에 따른 LDPC 디코더의 구조를 보여주는 도면이다.

도 7을 참조하면, LDPC 디코더는 검사노드 선택스케쥴러(700)와, 검사노드 프로세싱 및 LLR 업데이트를 수행하는 통합노드프로세서(710)와, 검사노드 프로세서(714)의 검사 노드들의 수만큼 분할된 LLR메모리(720) 및 검사노드 메시지 메모리(740)와, 하드디시젼부(730)로 구성된다.

매 사이클마다 상기 검사노드 선택스케쥴러(700)는 소정 규칙에 따라 검사노드 프로세서(714)의 검사노드들 중에서 검사노드 프로세싱을 수행할 검사노드를 선택한다.

상기 LLR 메모리(720)는 입력 LLR값을 초기값으로 저장하고, 검사노드 메시지 메모리(740)는 검사노드 메시지의 초기값을 '0'으로 초기화하고, 이후, 해당 검사노드의 검사노드 프로세싱이 수행된 결과값들을 저장한다. 즉, 상기 검사노드 메시지 메모리(740)는 검사노드 프로세싱이 수행된 결과인 검사노드 메시지를 검사노드별로 분할된 각각의 서브 메트릭 블록에 저장한다.

상기 통합노드프로세서(710)는 가산기(712)와, 검사노드 프로세서(714)와, 플리플롭(716)과, 가산기(718)로 구성되어 변수노드메시지와 검사노드 메시지 및 LLR 값을 한번에 갱신한다.

상기 검사노드 선택스케쥴러(700)에 의해 검사노드가 선택되면, 감산기(712)는 상기 LLR메모리(720)로부터 읽어온 해당 LLR값에서 상기 검사노드메시지에 저장되어 있는 상기 선택된 검사노드에 대응하는 검사노드 메시지를 감산하여 변수노드 메시지를 생성하고, 플리플롭(716)에 저장하는 동시에, 검사노드 프로세서(714)로 입력한다. 여기서, 상기 해당 LLR 값은 상기 선택된 검사노드에 연결된 변수노드의 LLR값이다.

검사노드 프로세서(714)는 상기 입력된 변수노드 메시지에 대해 상기 <수학식 6>을 이용하여 검사노드 프로세싱을 수행된다. 상기 검사노드 프로세싱 결과값은 LLR 메모리(720)에 저장되는 동시에, 가산기(718)로 입력된다. 상기 가산기(718)는 상기 <수학식 7>과 같이 상기 검사노드 프로세싱 결과값에 상기 플리플롭(716)에 저장된 변수노드 메시지를 더하여 업데이트 된 LLR값을 계산한다. 상기 업데이트 된 LLR값은 상기 LLR메모리(720)에 저장되는 동시에, 하드 디시젼부(730)로 입력된다.

하드 디시전부(730)는 상기 업데이트 된 LLR값에 경판정을 수행하여 0과 1을 판단한다. 비트 버퍼(732)는 상기 하드 디시젼블록(730)에서 하드 디시젼된 값을 저장하고, 패리티 체크 블록(734)은 상기 하드 디시젼값의 패리티 검사를 수행한다. 상기 패리티 체크 블록(734)의 검사결과가 좋으면 반복복호를 종료하여 비트버퍼(732)의 하드 디시젼 값이 디코딩 결과로서 출력되고, 상기 검사결과가 나쁘면, 상기 검사노드 선택스케쥴러(700)는 다음 검사노드를 선택한다. 상기 패리티 검사는 다양한 조건을 설정할 수 있다. 일 예로, 모든 검사노드가 한번씩 선택되었을 때 패리티 검사를 수행하는 방법이 있다.

도 7과 같이, 본 발명의 바람직한 실시예에 따른 LDPC 디코더는 검사노드 프로세싱 후 변수 메시지를 생성하는 시점에서, LLR메모리(720)에 저장되어 있는 이 전단계의 LLR값을 가지고 변수 노드 프로세싱을 수행한다. 즉, 검사노드 프로세싱의 출력이 바로 변수노드 메시지의 업데이트에 사용되어 수렴속도를 더 빠르게 하는 효과가 있고, 반복회수가 줄어들게 된다. 또한, 동일한 반복 회수에 대해 수렴속도가 증가되어 처리량 및 성능이 향상된다.

이하, 도 4 및 도 8을 비교하여 본 발명에 따른 복호 방식을 설명한다.

도 8은 본 발명의 바람직한 실시예에 따른 복호방식에 적요오디는 메모리 구조의 개념도이다.

여기서, 도시한 메모리(800)의 구조는 도 7의 검사노드 메시지메모리(740)와, LLR 메모리(720)에 적용될 수 있다.

도 4에서는 2단계와 3단계를 순차적으로 거쳐야 한 번의 반복(iteration)이 진행되었으나, 도 8에서는 모든 검사노드를 한번씩 선택하는 것만으로 한번의 반복이 진행된다.

구체적으로 도 8을 참조하면, 메모리(800)의 행은 검사노드 프로세서의 수만큼 서브 메트릭 블록으로 분할되어 있고, 색이 칠해진 작은 네모는 수신정보의 1의 값을 저장하고 있다.

즉, 메모리(800) 각각의 서브 메트릭 블록은 해당하는 검사노드에 대응하는 검사노드 메시지가 갱신된 값을 저장한다. 또한, 상기 메모리(800)은 특정 검사노드에 연결된 변수노드에 대응하는 LLR값이 갱신된 값을 저장한다.

도 9는 본 발명의 바람직한 실시예에 따른 복호방식의 순서도이다.

도 9를 참조하면, 902단계에서 LLR메모리의 서브 메트릭 블록에 각각 해당하 는 LLR값이 입력된다. 904단계에서 검사노드 선택스케쥴러(700)는 검사노드를 선택한다. 이때, 선택되는 검사노드의 수는 하나 혹은 그 이상이 될 수 있으며, 선택방법도 순차적으로 혹은 유니폼하게 선택될 수 있다.

906단계에서 통합노드프로세서(710)는 검사노드메시지 메모리(740)로부터 상기 선택된 검사노드에 해당하는 이전 검사노드 메시지를 읽어온다.

908단계에서 통합노드프로세서는 상기 선택된 검사노드에 연결된 변수노드들에 대한 LLR값에서 상기 이전 검사노드 메시지값을 감산하여 변수노드 메시지를 업데이트하고, 910단계에서 상기 업데이트 된 변수노드 메시지에 검사노드 프로세싱을 수행하여 검사노드 메시지를 생성한다. 921단계에서 상기 생성된 검사노드 메시지는 검사노드메시지메모리(740)에 저장된다.

914단계에서 통합노드 프로세서(710)는 상기 LLR값에 상기 생성된 검사노드 메시지를 합하여 LLR값을 업데이트하며, 상기 업데이트 된 LLR 값은 916단계에서 상기 LLR 메모리에 저장된다. 동시에 918단계에서 상기 업데이트된 LLR값에 대하여 경판정 및 패리티 검사가 수행된다. 상기 패리티 검사 결과가 좋으면 920단계로 진행하여 복호가 중단되고, 상기 하드 디시젼된 값이 출력된다. 상기 결과가 나쁘면, 904단계로 복귀하여 계속해서 반복 복호를 수행한다.

이하, 본 발명의 또 다른 실시예에서는 다수의 통합노드프로세서를 평행하게 구비한 LDPC복호기를 설명한다.

도 10은 본 발명의 또 다른 실시예에 따른 병렬 LDPC 디코더의 구조이다.

도 10을 참조하면, LDPC 디코더는 검사노드 선택스케쥴러(1002)와, 검사노드 프로세싱 및 LLR 업데이트를 수행하는 통합노드프로세서부(1010)와, 검사 노드들의 수만큼 분할된 LLR메모리(1030) 및 검사노드 메시지 메모리(1020)와, 하드디시젼부(1040)로 구성된다.

상기 검사노드 선택스케쥴러(1002)는 검사노드 프로세서의 검사노드들 중에서 검사노드 프로세싱을 수행할 검사노드를 하나 혹은 여러 개를 순서대로 혹은 다르게 선택할 수 있다. 이때, 다수의 검사노드가 선택될 경우, 한번에 같은 LLR을 엑세스하거나, 메모리 엑세스 시 충돌이 일어나지 않도록 스케쥴링한다. 블록 타입의 구조적 LDPC 부호의 경우 이러한 병렬적인 구조를 구현하기 용이하며, 도 6b의 메모리 구조 및 병렬 통합 노드프로세서로 구현이 가능하다.

상기 통합노드프로세서부(1010)와, 검사 노드들의 수만큼 분할된 LLR메모리(1030) 및 검사노드 메시지 메모리(1020)와, 하드디시젼부(1040)는 도 7의 구성과 동일하게 동작하므로 상세한 설명은 생략한다.

여기서, 굵게 표시된 선은, 평행하게 동작하는 복수개의 통합노드프로세서들에 대한 병렬 입출력을 나타낸다. 일예로, LDPC부호의 패리티 검사 매트릭스가 P*P로 블록화 된 구조이면, 하나의 블록에 속하는 모든 검사 노드 메시지들을 하나의 워드로 설정하여 불러올 수 있다. 불러온 메시지가 처리될 때는 패리티 검사행렬에 따른 검사노드 메시지들에 퍼뮤테이션(permutation)이 취해져야한다.

패리티 검사 메트릭스가 랜덤하게 생성되어 있는 경우, 검사노드 메시지 메모리(1030) 및 LLR메모리(1020)를 엑세스할 경우 충돌이 읽어나지 않도록 설계해야 한다. 이때, 통합 프로세서부(1010)의 각 통합노드 프로세서들이 동시에 엑세스하 는 메모리들이 같아지지 않도록 검사노드 선택을 스케쥴링하거나, 상기 통합노드프로세서들 간에 적절한 딜레이를 주는 방법이 이용될 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

이상에서 상세히 설명한 바와 같이 동작하는 본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.

본 발명은, LDPC의 비효율적인 메모리 분할과 복호방식을 개선하고, 검사노드 프로세싱과 변수노드 프로세싱을 동시에 수행함으로써, 처리량을 향상시킬 수 있는 효과가 있다. 또한, 단순한 메모리 분할 및 노드 프로세서의 단순화를 통한 하드웨어의 구현에 대한 복잡성 감소에 대한 효과가 있다.

Claims

패리티 검사 노드 행렬에 따라 복수의 검사노드들과 복수의 변수노드들로 구성되는 저밀도 패리티 검사 코드를 복호하는 장치에 있어서,

상기 검사노드들 중에서 검사노드 프로세싱을 수행할 적어도 하나의 검사노드를 선택하는 검사노드 선택스케쥴러와,

상기 변수노드들에 대한 입력 LLR(Log Likelihood Ratio)값을 초기 LLR값으로서 저장하고, 상기 선택된 검사노드에 연결된 변수노드들에 대해 업데이트 된 LLR값들을 저장하는 LLR 메모리와,

상기 선택된 검사노드에 대해 검사노드 프로세싱이 수행된 결과인 검사노드 메시지를 저장하는 검사노드 메시지메모리와,

상기 LLR 메모리로부터 읽어온 해당 LLR값들에서 상기 검사노드메시지 메모리에 저장되어 있는 상기 선택된 검사노드의 검사노드 메시지를 감산하여 변수노드 메시지를 생성하고, 상기 변수노드 메시지에 대해 검사노드 프로세싱을 수행하여, 상기 검사노드 프로세싱 결과값에 상기 변수노드 메시지를 더하여 업데이트 된 LLR값을 계산하고, 상기 계산된 LLR값을 상기 LLR 메모리로 전달하는 적어도 하나의 통합노드프로세서를 포함하여 구성되는 것을 특징으로 하는 장치.
제 1항에 있어서, 상기 검사노드 선택 스케쥴러는,

상기 복수의 검사노드들을 하나씩 인덱싱하여 인덱싱 순서대로 선택하거나, 일정규칙에 따라 상기 복수의 검사노드들 중 적어도 하나를 선택하는 것을 특징으로 하는 장치.
제 2항에 있어서, 상기 검사노드 선택 스케쥴러는,

상기 LLR메모리로부터 같은 LLR값이 동시에 읽히지 않도록 상기 적어도 하나의 검사노드들을 선택하는 것을 특징으로 하는 장치.
제 1항에 있어서, 상기 선택된 검사노드와 관련된 변수노드 메시지는,

상기 선택된 검사노드의 검사노드 메시지를 상기 연결된 변수노드들의 순시 LLR값들에서 빼줌으로써 하기와 같이 계산되는 것을 특징으로 하는 장치.

여기서, m은 상기 선택된 검사노드의 인덱스이고, n은 상기 선택된 검사노드와 연결된 변수노드들의 인덱스이고,
은 j+1번째 반복복호시의 변수노드 메시지이고,
은 상기 선택된 검사노드에 대한 노드 프로세싱이 시작되기 전 단계의 n번째 변수 노드의 순시 LLR값이다. 즉, 상기
는 최초 반복복호시 초기 LLR 값으로 설정되며, 복호가 진행되는 동안에는 이전 단계의 반복복호에 의해 업데이트된 LLR값이다.
제 4항에 있어서,

상기 검사노드 메시지는, 하기와 같이 계산되는 것을 특징으로 하는 장치.

여기서,
는 j+1번째 반복시의 검사노드 메시지이고, F는 검사노드 메시지 검사노드 프로세싱 함수이고,
m번째 검사노드 메시지와 연결된 변수노드 메시지들의 수이고, n은 상기 변수노드 메시지의 인덱스이며,
내지
의 범위를 가진다.
제 5항에 있어서,

상기 업데이트 된 LLR값은, 하기 <수학식>과 같이 계산되는 것을 특징으로 하는 장치.

여기서, 상기
은 상기 업데이트 된 LLR값이고,
는 상기 초기 LLR값으로 설정된다.
제 1항에 있어서,

상기 업데이트 된 LLR 값을 이용하여 경판정을 수행하는 경판정부와,

상기 경판정된 결과를 저장하는 비트 버퍼부와,

상기 경판정된 결과에 대해 패리티 검사를 수행하고, 패리티 검사결과가 좋으면 상기 통합노드 프로세서의 동작을 중단시키고, 상기 패리티 검사결과가 좋지 않으면 상기 통합 노드 프로세서의 동작을 반복시키는 패리티 검사부를 더 포함하여 구성되는 것을 특징으로 하는 장치.
제 7항에 있어서, 상기 패리티 검사부는,

상기 복수의 검사노드들이 모두 한번씩 선택되었을 때 상기 패리티 검사를 수행하는 것을 특징으로 하는 장치.
제 1항에 있어서, 상기 LLR 메모리 및 검사노드메시지 메모리는,

상기 복수의 검사 노드들에 각각 대응하는 서브 메트릭 블록들로 분할되는 것을 특징으로 하는 장치.
제 9항에 있어서, 상기 서브 메트릭 블록들 각각은,

해당 검사노드에 대응하는 검사노드 메시지 값 혹은 해당 검사노드에 연결된 변수노드의 LLR 값을 저장하는 것을 특징으로 하는 장치.
제 1항에 있어서, 상기 적어도 하나의 통합노드프로세서는.

상기 선택된 적어도 하나의 선택된 검사노드에 대응하는 것을 특징으로 하는 장치.
패리티 검사 노드 행렬에 따라 복수의 검사노드와 복수의 변수노드로 구성되는 저밀도 패리티 검사 코드를 복호하는 방법에 있어서,

상기 복수의 검사노드들 중에서 검사노드 프로세싱을 수행할 적어도 하나의 검사노드를 선택하는 과정과,

상기 선택된 검사노드에 대응하는 검사노드 메시지를 읽어와, 상기 검사노드와 연결된 변수노드들의 LLR(Log Likelihood Ratio)값에서 상기 검사노드 메시지값을 감산하여 변수노드 메시지를 계산하는 과정과,

상기 계산된 변수노드 메시지에 검사노드 프로세싱을 수행하여 검사노드 메시지를 생성하고, 상기 생성된 검사노드 메시지를 저장하는 과정과,

상기 LLR값에 상기 생성된 검사노드 메시지를 합하여 업데이트 된 LLR값을 계산하고, 저장하는 과정과,

상기 업데이트된 LLR값에 대하여 경판정 및 패리티 검사를 수행하는 과정을 포함하여 구성되는 것을 특징으로 하는 방법.
제 12항에 있어서, 상기 선택하는 과정은,

상기 복수의 검사노드들을 하나씩 인덱싱하여 인덱싱 순서대로 선택하거나, 일정규칙에 따라 상기 복수의 검사노드들 중 적어도 하나를 선택하는 것을 특징으로 하는 방법.
제 13항에 있어서,

같은 LLR값이 동시에 읽히지 않도록 적어도 하나의 검사노드들을 선택하는 것을 특징으로 하는 방법.
제 12항에 있어서, 상기 선택된 검사노드와 관련된 변수노드 메시지는,

상기 선택된 검사노드의 검사노드 메시지를 상기 연결된 변수노드들의 순시 LLR값들에서 빼줌으로써 하기와 같이 계산되는 것을 특징으로 하는 방법.

여기서, m은 상기 선택된 검사노드의 인덱스이고, n은 상기 선택된 검사노드와 연결된 변수노드들의 인덱스이고,
은 j+1번째 반복복호시의 변수노드 메시지이고,
은 상기 선택된 검사노드에 대한 노드 프로세싱이 시작되기 전 단계의 n번째 변수 노드의 순시 LLR값이다. 즉, 상기
는 최초 반복복호시 초기 LLR 값으로 설정되며, 복호가 진행되는 동안에는 이전 단계의 반복복호에 의해 업데이트된 LLR값이다.
제 15항에 있어서,

상기 검사노드 메시지는, 하기와 같이 계산되는 것을 특징으로 하는 방법.

여기서,
는 j+1번째 반복시의 검사노드 메시지이고, F는 검사노드 메시지 검사노드 프로세싱 함수이고,
m번째 검사노드 메시지와 연결된 변수노드 메시지들의 수이고, n은 상기 변수노드 메시지의 인덱스이며,
내지
의 범위를 가진다.
제 16항에 있어서,

상기 업데이트 된 LLR값은, 하기 <수학식>과 같이 계산되는 것을 특징으로 하는 방법.

여기서, 상기
은 상기 업데이트 된 LLR값이고,
는 상기 초기 LLR값으로 설정된다.
제 13항에 있어서, 상기 경판정 및 패리티 검사를 수행하는 과정은,

경판정을 수행하고, 상기 경판정 된 결과에 대해 패리티 검사를 수행하여, 패리티 검사결과가 좋으면 복호를 중단하고, 패리티 검사결과가 좋지 않으면 반복복호를 수행하는 패리티 검사부를 더 포함하여 구성되는 것을 특징으로 하는 방법.
제 12항에 있어서, 상기 패리티 검사는,

상기 복수의 검사노드들이 모두 한번씩 선택되었을 때 상기 패리티 검사를 수행하는 것을 특징으로 하는 방법.
제 12항에 있어서, 상기 LLR 값 및 검사노드메시지는,

상기 복수의 검사 노드들에 각각 대응하는 서브 메트릭 블록들로 분할된 메모리에 저장되는 것을 특징으로 하는 방법.