BR112020007978A2

BR112020007978A2 - dispositivo e método de transmissão, e, dispositivo e método de recepção.

Info

Publication number: BR112020007978A2
Application number: BR112020007978-2A
Authority: BR
Inventors: Makiko YAMAMOTO; Yuji Shinohara
Original assignee: Sony Corporation
Priority date: 2017-10-31
Filing date: 2018-10-17
Publication date: 2020-10-27
Also published as: JP2023153281A; KR20200075837A; JP6930376B2; WO2019087773A1; EP3706317B1; JP2022140576A; TW201924235A; KR102567690B1; US20200344001A1; EP3706317A1; JP7338753B2; US11159272B2; TWI773842B; PH12020550535A1; JP2019083420A; JP7115607B2; EP3706317A4; JP2021170837A

Abstract

  A presente tecnologia refere-se a um dispositivo de transmissão, a um método de transmissão, a um dispositivo de recepção e a um método de recepção que tornam possível garantir boa qualidade de comunicação na transmissão de dados usando um código LDPC. O comprimento de código N é 17.280 bits, e a codificação LDPC é realizada com base em uma matriz de verificação de código LDPC com taxas de codificação r de 11/16 e 12/16. Os códigos LDPC incluem um bit de informação e um bit de paridade. A matriz de verificação inclui uma matriz de informação correspondente ao bit de informação, e uma matriz de paridade correspondente ao bit de paridade. A matriz de informação é expressada por uma tabela de valor inicial da matriz de verificação, e a tabela de valor inicial da matriz de verificação é uma tabela prescrita que mostra a posição de um elemento da matriz de informação em cada 360 colunas. Esta tecnologia é aplicável, por exemplo, na transmissão de dados usando um código LDPC.

Description

1 / 126 DISPOSITIVO E MÉTODO DE TRANSMISSÃO, E, DISPOSITIVO E

MÉTODO DE RECEPÇÃO Campo Técnico

[001] A presente tecnologia refere-se a um dispositivo de transmissão, a um método de transmissão, a um dispositivo de recepção e a um método de recepção e, mais particularmente, por exemplo, a um dispositivo de transmissão, a um método de transmissão, a um dispositivo de recepção e a um método de recepção para garantir a qualidade favorável de comunicação na transmissão de dados usando um código LDPC. Fundamentos da Invenção

[002] Os códigos de verificação de paridade de baixa densidade (LDPC) têm alta capacidade de correção de erro e são, nos últimos anos, amplamente adotados nos sistemas de transmissão para difusão digital e semelhantes, tais como a difusão de vídeo digital (DVB)-S.2 na Europa e semelhantes, DVB-T.2, DVB-C.2, e o comitê para sistemas de televisão avançados (ATSC) 3.0 nos Estados Unidos e semelhantes, por exemplo (veja, por exemplo, o Documento Não Patentário 1).

[003] Com as recentes pesquisas, foi verificado que os códigos LDPC podem obter desempenho próximo do limite de Shannon à medida que o comprimento de código aumenta, similarmente aos códigos turbo e semelhantes. Além do mais, os códigos LDPC têm uma propriedade em que a distância mínima é proporcional ao comprimento de código e, assim, têm uma boa característica da probabilidade de erro de bloco, como características. Além do mais, um assim denominado fenômeno de piso de erro observado nas características de decodificação dos códigos turbo e semelhantes dificilmente ocorre, o que também é uma vantagem. Lista de Citação Documento Não Patentário

[004] Documento Não Patentário 1: ATSC Standard: Physical Layer

2 / 126 Protocol (A/322), 07 de setembro de 2016. Sumário da Invenção Problemas a ser Resolvidos pela Invenção

[005] Na transmissão de dados usando um código LDPC, por exemplo, o código LDPC compreende símbolos (simbolizado) de modulação por quadratura (modulação digital), tal como modulação por deslocamento de fase em quadratura (QPSK), e os símbolos são mapeados nos pontos de sinal da modulação por quadratura e são enviados.

[006] A transmissão de dados usando um código LDPC está se espalhando mundialmente e é exigida para garantir a qualidade favorável da comunicação (transmissão).

[007] A presente tecnologia foi feita em vista de uma situação como esta, e visa a garantir a qualidade favorável de comunicação na transmissão de dados usando um código LDPC. Soluções para os Problemas

[008] Um primeiro dispositivo de transmissão/método de transmissão da presente tecnologia é um dispositivo de transmissão/método de transmissão que inclui: uma unidade/etapa de codificação de realização da codificação LDPC com base em uma matriz de verificação de paridade de um código LDPC com um comprimento de código N de 17.280 bits e uma taxa de codificação r de 11/16, em que o código LDPC inclui os bits de informação e os bits de paridade, a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente aos bits de informação e uma parte da matriz de paridade correspondente aos bits de paridade, a parte da matriz de informação é representada por uma tabela de valor inicial da matriz de verificação de paridade, e a tabela de valor inicial da matriz de verificação de paridade é uma tabela que representa as posições dos elementos de 1 da parte da matriz de informação para cada 360 colunas, e é 91 382 494 654 681 695 1643 2171 2576 3027 3115 3390

3 / 126

3633 3644 3812 3883 4474 4607 4674 384 396 982 988 1053 1867 2215 2345 2472 3323 3503 3573 3883 4159 4576 4917 5104 5130 456 580 1590 1715 1786 1843 1934 2251 2261 2466 2525 2958 3467 4334 4530 4779 4885 5021 227 381 394 502 1059 1108 1480 1508 1523 1620 1840 1996 2436 2989 3716 3957 4072 4243 4482 4517 4717 4910 5105 5220 5238 5279 376 957 1706 2028 2228 2439 2552 4249 5234 89 676 1098 1103 1127 1449 1605 2362 4640 66 613 1692 1901 2247 3025 3244 4864 5050 1628 2015 2596 521 802 3804 3178 4080 5057 344 3486 3948 595 2538 2964 300 1355 3476 1292 2761 4819 462 773 3996 133 3494 4342 37 3698 4382 345 3624 4745 124 4197 4978 873 2686 4266 989 2966 4180 1468 1932 4913 1140 4164 5060 3361 4952 5287 2584 4646 5260 809 2481 4893

4 / 126 1201 1532 3877 128 2430 4279 621 4810 5249 200 717 5066 2283 2998 4164 704 2587 4736 106 2080 3279.

[009] No primeiro dispositivo de transmissão e no primeiro método de transmissão da presente tecnologia, a codificação LDPC é realizada com base na matriz de verificação de paridade do código LDPC com o comprimento de código N de 17.280 bits e a taxa de codificação r de 11/16. O código LDPC inclui os bits de informação e os bits de paridade, a matriz de verificação de paridade inclui a parte da matriz de informação correspondente aos bits de informação e a parte da matriz de paridade correspondente aos bits de paridade, a parte da matriz de informação é representada pela tabela de valor inicial da matriz de verificação de paridade, e a tabela de valor inicial da matriz de verificação de paridade é uma tabela que representa as posições dos elementos de 1 da parte da matriz de informação para cada 360 colunas, e é 91 382 494 654 681 695 1643 2171 2576 3027 3115 3390 3633 3644 3812 3883 4474 4607 4674 384 396 982 988 1053 1867 2215 2345 2472 3323 3503 3573 3883 4159 4576 4917 5104 5130 456 580 1590 1715 1786 1843 1934 2251 2261 2466 2525 2958 3467 4334 4530 4779 4885 5021 227 381 394 502 1059 1108 1480 1508 1523 1620 1840 1996 2436 2989 3716 3957 4072 4243 4482 4517 4717 4910 5105 5220 5238 5279 376 957 1706 2028 2228 2439 2552 4249 5234 89 676 1098 1103 1127 1449 1605 2362 4640 66 613 1692 1901 2247 3025 3244 4864 5050

5 / 126 1628 2015 2596 521 802 3804 3178 4080 5057 344 3486 3948 595 2538 2964 300 1355 3476 1292 2761 4819 462 773 3996 133 3494 4342 37 3698 4382 345 3624 4745 124 4197 4978 873 2686 4266 989 2966 4180 1468 1932 4913 1140 4164 5060 3361 4952 5287 2584 4646 5260 809 2481 4893 1201 1532 3877 128 2430 4279 621 4810 5249 200 717 5066 2283 2998 4164 704 2587 4736 106 2080 3279.

[0010] Um primeiro dispositivo de recepção/método de recepção da presente tecnologia é um dispositivo de recepção/método de recepção que inclui: uma unidade de decodificação/etapa de decodificação de um código

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LDPC com um comprimento de código N de 17.280 bits e uma taxa de codificação r de 11/16, o código LDPC sendo obtido a partir dos dados transmitidos por um método de transmissão que inclui uma etapa de codificação de realização da codificação LDPC com base em uma matriz de verificação de paridade do código LDPC, em que o código LDPC inclui bits de informação e bits de paridade, a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente aos bits de informação e uma parte da matriz de paridade correspondente aos bits de paridade, a parte da matriz de informação é representada por uma tabela de valor inicial da matriz de verificação de paridade, e a tabela de valor inicial da matriz de verificação de paridade é uma tabela que representa as posições dos elementos de 1 da parte da matriz de informação para cada 360 colunas, e é 91 382 494 654 681 695 1643 2171 2576 3027 3115 3390 3633 3644 3812 3883 4474 4607 4674 384 396 982 988 1053 1867 2215 2345 2472 3323 3503 3573 3883 4159 4576 4917 5104 5130 456 580 1590 1715 1786 1843 1934 2251 2261 2466 2525 2958 3467 4334 4530 4779 4885 5021 227 381 394 502 1059 1108 1480 1508 1523 1620 1840 1996 2436 2989 3716 3957 4072 4243 4482 4517 4717 4910 5105 5220 5238 5279 376 957 1706 2028 2228 2439 2552 4249 5234 89 676 1098 1103 1127 1449 1605 2362 4640 66 613 1692 1901 2247 3025 3244 4864 5050 1628 2015 2596 521 802 3804 3178 4080 5057 344 3486 3948 595 2538 2964 300 1355 3476

7 / 126 1292 2761 4819 462 773 3996 133 3494 4342 37 3698 4382 345 3624 4745 124 4197 4978 873 2686 4266 989 2966 4180 1468 1932 4913 1140 4164 5060 3361 4952 5287 2584 4646 5260 809 2481 4893 1201 1532 3877 128 2430 4279 621 4810 5249 200 717 5066 2283 2998 4164 704 2587 4736 106 2080 3279.

[0011] No primeiro dispositivo de recepção e no primeiro método de recepção da presente tecnologia, o código LDPC obtido a partir dos dados transmitidos pelo primeiro método de transmissão é decodificado.

[0012] Um segundo dispositivo de transmissão/método de transmissão da presente tecnologia é um dispositivo de transmissão/método de transmissão que inclui: uma unidade/etapa de codificação de realização da codificação LDPC com base em uma matriz de verificação de paridade de um código LDPC com um comprimento de código N de 17.280 bits e uma taxa de codificação r de 12/16, em que o código LDPC inclui os bits de

8 / 126 informação e os bits de paridade, a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente aos bits de informação e uma parte da matriz de paridade correspondente aos bits de paridade, a parte da matriz de informação é representada por uma tabela de valor inicial da matriz de verificação de paridade, e a tabela de valor inicial da matriz de verificação de paridade é uma tabela que representa as posições dos elementos de 1 da parte da matriz de informação para cada 360 colunas, e é 137 199 292 423 527 694 798 2233 2339 2948 2986 3261 3284 3410 3612 3866 4296 633 691 1035 1038 1250 1476 1885 2332 2871 3064 3186 3785 4114 4205 4213 4280 4291 136 166 369 677 878 1119 1360 1401 1501 1823 1950 2492 2760 2843 3151 3168 3189 23 27 74 90 779 1085 1204 1364 1846 2594 2971 3075 3373 3486 4030 4037 4044 286 789 1412 1513 2388 2407 2725 2757 2790 2839 3111 3227 3292 3596 3665 3710 4147 79 178 389 447 608 625 672 786 965 1258 1605 1677 1816 1910 3027 3815 4292 208 2694 3685 480 770 791 261 3447 3751 1271 2122 3312 134 352 1592 517 1877 2106 173 693 1792 1975 2062 3529 734 1035 1136 546 863 4212 817 2712 3692

9 / 126 415 3771 4305 646 1514 3870 1481 2675 4276 454 2248 2517 1073 1754 2107 1170 1472 3699 841 2243 3804 2485 3636 3894 1961 2302 3591 225 2704 3938 487 1067 3992 2747 3054 3661 2476 2885 3456 242 487 4018 2037 2511 4232 1278 1636 3609 1099 1450 3842 1299 1632 1717 545 4160 4295.

[0013] No segundo dispositivo de transmissão e no segundo método de transmissão da presente tecnologia, a codificação LDPC é realizada com base na matriz de verificação de paridade do código LDPC com o comprimento de código N de 17.280 bits e a taxa de codificação r de 12/16. O código LDPC inclui os bits de informação e os bits de paridade, a matriz de verificação de paridade inclui a parte da matriz de informação correspondente aos bits de informação e a parte da matriz de paridade correspondente aos bits de paridade, a parte da matriz de informação é representada pela tabela de valor inicial da matriz de verificação de paridade, e a tabela de valor inicial da matriz de verificação de paridade é uma tabela que representa as posições dos

10 / 126 elementos de 1 da parte da matriz de informação para cada 360 colunas, e é 137 199 292 423 527 694 798 2233 2339 2948 2986 3261 3284 3410 3612 3866 4296 633 691 1035 1038 1250 1476 1885 2332 2871 3064 3186 3785 4114 4205 4213 4280 4291 136 166 369 677 878 1119 1360 1401 1501 1823 1950 2492 2760 2843 3151 3168 3189 23 27 74 90 779 1085 1204 1364 1846 2594 2971 3075 3373 3486 4030 4037 4044 286 789 1412 1513 2388 2407 2725 2757 2790 2839 3111 3227 3292 3596 3665 3710 4147 79 178 389 447 608 625 672 786 965 1258 1605 1677 1816 1910 3027 3815 4292 208 2694 3685 480 770 791 261 3447 3751 1271 2122 3312 134 352 1592 517 1877 2106 173 693 1792 1975 2062 3529 734 1035 1136 546 863 4212 817 2712 3692 415 3771 4305 646 1514 3870 1481 2675 4276 454 2248 2517 1073 1754 2107 1170 1472 3699

11 / 126 841 2243 3804 2485 3636 3894 1961 2302 3591 225 2704 3938 487 1067 3992 2747 3054 3661 2476 2885 3456 242 487 4018 2037 2511 4232 1278 1636 3609 1099 1450 3842 1299 1632 1717 545 4160 4295.

[0014] Um segundo dispositivo de recepção/método de recepção da presente tecnologia é um dispositivo de recepção/método de recepção que inclui: uma unidade de decodificação/etapa de decodificação de um código LDPC com um comprimento de código N de 17.280 bits e uma taxa de codificação r de 12/16, o código LDPC sendo obtido a partir dos dados transmitidos por um método de transmissão que inclui uma etapa de codificação de realização da codificação LDPC com base em uma matriz de verificação de paridade do código LDPC, em que o código LDPC inclui bits de informação e bits de paridade, a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente aos bits de informação e uma parte da matriz de paridade correspondente aos bits de paridade, a parte da matriz de informação é representada por uma tabela de valor inicial da matriz de verificação de paridade, e a tabela de valor inicial da matriz de verificação de paridade é uma tabela que representa as posições dos elementos de 1 da parte da matriz de informação para cada 360 colunas, e é 137 199 292 423 527 694 798 2233 2339 2948 2986 3261

12 / 126

3284 3410 3612 3866 4296 633 691 1035 1038 1250 1476 1885 2332 2871 3064 3186 3785 4114 4205 4213 4280 4291 136 166 369 677 878 1119 1360 1401 1501 1823 1950 2492 2760 2843 3151 3168 3189 23 27 74 90 779 1085 1204 1364 1846 2594 2971 3075 3373 3486 4030 4037 4044 286 789 1412 1513 2388 2407 2725 2757 2790 2839 3111 3227 3292 3596 3665 3710 4147 79 178 389 447 608 625 672 786 965 1258 1605 1677 1816 1910 3027 3815 4292 208 2694 3685 480 770 791 261 3447 3751 1271 2122 3312 134 352 1592 517 1877 2106 173 693 1792 1975 2062 3529 734 1035 1136 546 863 4212 817 2712 3692 415 3771 4305 646 1514 3870 1481 2675 4276 454 2248 2517 1073 1754 2107 1170 1472 3699 841 2243 3804 2485 3636 3894

13 / 126 1961 2302 3591 225 2704 3938 487 1067 3992 2747 3054 3661 2476 2885 3456 242 487 4018 2037 2511 4232 1278 1636 3609 1099 1450 3842 1299 1632 1717 545 4160 4295.

[0015] No segundo dispositivo de recepção e no segundo método de recepção da presente tecnologia, o código LDPC obtido a partir dos dados transmitidos pelo segundo método de transmissão é decodificado.

[0016] Note que o dispositivo de transmissão e o dispositivo de recepção podem ser dispositivos independentes ou podem ser blocos internos que configuram um dispositivo. Efeitos da Invenção

[0017] De acordo com a presente tecnologia, boa qualidade de comunicação pode ser garantida na transmissão de dados usando um código LDPC.

[0018] Note que os efeitos aqui descritos não são necessariamente limitados, e qualquer um dos efeitos descritos na presente descrição pode ser exibido. Breve Descrição dos Desenhos

[0019] A figura 1 é um diagrama para descrever uma matriz de verificação de paridade H de um código LDPC.

[0020] A figura 2 é um fluxograma para descrever um procedimento de decodificação de um código LDPC.

14 / 126

[0021] A figura 3 é um diagrama que ilustra um exemplo de uma matriz de verificação de paridade de um código LDPC.

[0022] A figura 4 é um diagrama que ilustra um exemplo de um gráfico de Tanner da matriz de verificação de paridade.

[0023] A figura 5 é um diagrama que ilustra um exemplo de um nó variável.

[0024] A figura 6 é um diagrama que ilustra um exemplo de um nó de verificação.

[0025] A figura 7 é um diagrama que ilustra um exemplo de configuração de uma modalidade de um sistema de transmissão no qual a presente tecnologia é aplicada.

[0026] A figura 8 é um diagrama de blocos que ilustra um exemplo de configuração de um dispositivo de transmissão 11.

[0027] A figura 9 é um diagrama de blocos que ilustra um exemplo de configuração de um intercalador de bits 116.

[0028] A figura 10 é um diagrama que ilustra um exemplo de uma matriz de verificação de paridade.

[0029] A figura 11 é um diagrama que ilustra um exemplo de uma matriz de paridade.

[0030] A figura 12 é um diagrama para descrever uma matriz de verificação de paridade de um código LDPC definido no padrão de DVB-T.2.

[0031] A figura 13 é um diagrama para descrever uma matriz de verificação de paridade de um código LDPC definido no padrão de DVB-T.2.

[0032] A figura 14 é um diagrama que ilustra um exemplo de um gráfico de Tanner em relação à decodificação de um código LDPC.

[0033] A figura 15 é um diagrama que ilustra os exemplos de uma matriz de paridade HT que tem uma estrutura de degrau e um gráfico de Tanner correspondente à matriz de paridade HT.

[0034] A figura 16 é um diagrama que ilustra a matriz de paridade HT

15 / 126 da matriz de verificação de paridade H correspondente ao código LDPC depois da intercalação de paridade.

[0035] A figura 17 é um fluxograma para descrever um exemplo do processamento realizado por um intercalador de bits 116 e um mapeador 117.

[0036] A figura 18 é um diagrama de blocos que ilustra um exemplo de configuração de um codificador LDPC 115.

[0037] A figura 19 é um fluxograma para descrever um exemplo de processamento do codificador LDPC 115.

[0038] A figura 20 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade com uma taxa de codificação de 1/4 e um comprimento de código de 16.200.

[0039] A figura 21 é um diagrama para descrever um método de obtenção da matriz de verificação de paridade H a partir da tabela de valor inicial da matriz de verificação de paridade.

[0040] A figura 22 é um diagrama que ilustra uma estrutura de uma matriz de verificação de paridade.

[0041] A figura 23 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade.

[0042] A figura 24 é um diagrama que ilustra uma matriz A gerada a partir da tabela de valor inicial da matriz de verificação de paridade.

[0043] A figura 25 é um diagrama para descrever a intercalação de paridade de uma matriz B.

[0044] A figura 26 é um diagrama para descrever uma matriz C gerada a partir da tabela de valor inicial da matriz de verificação de paridade.

[0045] A figura 27 é um diagrama para descrever a intercalação de paridade de uma matriz D.

[0046] A figura 28 é um diagrama que ilustra uma matriz de verificação de paridade na qual a permutação de coluna como a desintercalação de paridade para restaurar a intercalação de paridade é

16 / 126 realizada.

[0047] A figura 29 é um diagrama que ilustra uma matriz de verificação de paridade transformada obtida pela realização da permutação de fileira para a matriz de verificação de paridade.

[0048] A figura 30 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade de um código tipo A com N = 17.280 bits e r = 2/16.

[0049] A figura 31 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade de um código tipo A com N = 17.280 bits e r = 3/16.

[0050] A figura 32 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade de um código tipo A com N = 17.280 bits e r = 4/16.

[0051] A figura 33 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade de um código tipo A com N = 17.280 bits e r = 5/16.

[0052] A figura 34 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade de um código tipo A com N = 17.280 bits e r = 6/16.

[0053] A figura 35 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade de um código tipo A com N = 17.280 bits e r = 7/16.

[0054] A figura 36 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade de um código tipo B com N = 17.280 bits e r = 7/16.

[0055] A figura 37 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade de um código tipo B com N = 17.280 bits e r = 8/16.

[0056] A figura 38 é um diagrama que ilustra um exemplo de uma

17 / 126 tabela de valor inicial da matriz de verificação de paridade de um código tipo B com N = 17.280 bits e r = 9/16.

[0057] A figura 39 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade de um código tipo B com N = 17.280 bits e r = 10/16.

[0058] A figura 40 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade de um código tipo B com N = 17.280 bits e r = 11/16.

[0059] A figura 41 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade de um código tipo B com N = 17.280 bits e r = 12/16.

[0060] A figura 42 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade de um código tipo B com N = 17.280 bits e r = 13/16.

[0061] A figura 43 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade de um código tipo B com N = 17.280 bits e r = 14/16.

[0062] A figura 44 é um diagrama que ilustra um exemplo de um gráfico de Tanner de um conjunto de sequência de grau com um peso de coluna de 3 e um peso de fileira de 6.

[0063] A figura 45 é um diagrama que ilustra um exemplo de um gráfico de Tanner de um conjunto tipo multibordas.

[0064] A figura 46 é um diagrama para descrever uma matriz de verificação de paridade por um método tipo A.

[0065] A figura 47 é um diagrama para descrever as matrizes de verificação de paridade pelo método tipo A.

[0066] A figura 48 é um diagrama para descrever uma matriz de verificação de paridade por um método tipo B.

[0067] A figura 49 é um diagrama para descrever as matrizes de

18 / 126 verificação de paridade pelo método tipo B.

[0068] A figura 50 é um diagrama que ilustra os exemplos de uma coordenada de um ponto de sinal de UC em um caso em que um método de modulação for QPSK.

[0069] A figura 51 é um diagrama que ilustra os exemplos de uma coordenada de um ponto de sinal de 2D-NUC em um caso em que o método de modulação for 16QAM.

[0070] A figura 52 é um diagrama que ilustra os exemplos de uma coordenada de um ponto de sinal de 1D-NUC em um caso em que o método de modulação for 1024QAM.

[0071] A figura 53 é um diagrama que ilustra um relacionamento entre um símbolo y de 1024QAM e um vetor de posição u.

[0072] A figura 54 é um diagrama que ilustra os exemplos de uma coordenada zq de um ponto de sinal de QPSK-UC.

[0073] A figura 55 é um diagrama que ilustra os exemplos de uma coordenada zq de um ponto de sinal de QPSK-UC.

[0074] A figura 56 é um diagrama que ilustra os exemplos de uma coordenada zq de um ponto de sinal de 16QAM-UC.

[0075] A figura 57 é um diagrama que ilustra os exemplos de uma coordenada zq de um ponto de sinal de 16QAM-UC.

[0076] A figura 58 é um diagrama que ilustra os exemplos de uma coordenada zq de um ponto de sinal de 64QAM-UC.

[0077] A figura 59 é um diagrama que ilustra os exemplos de uma coordenada zq de um ponto de sinal de 64QAM-UC.

[0078] A figura 60 é um diagrama que ilustra os exemplos de uma coordenada zq de um ponto de sinal de 256QAM-UC.

[0079] A figura 61 é um diagrama que ilustra os exemplos de uma coordenada zq de um ponto de sinal de 256QAM-UC.

[0080] A figura 62 é um diagrama que ilustra os exemplos de uma

19 / 126 coordenada zq de um ponto de sinal de 1024QAM-UC.

[0081] A figura 63 é um diagrama que ilustra os exemplos de uma coordenada zq de um ponto de sinal de 1024QAM-UC.

[0082] A figura 64 é um diagrama que ilustra os exemplos de uma coordenada zq de um ponto de sinal de 4096QAM-UC.

[0083] A figura 65 é um diagrama que ilustra os exemplos de uma coordenada zq de um ponto de sinal de 4096QAM-UC.

[0084] A figura 66 é um diagrama que ilustra os exemplos de uma coordenada zs de um ponto de sinal de 16QAM-2D-NUC.

[0085] A figura 67 é um diagrama que ilustra os exemplos de uma coordenada zs de um ponto de sinal de 64QAM-2D-NUC.

[0086] A figura 68 é um diagrama que ilustra os exemplos de uma coordenada zs de um ponto de sinal de 256QAM-2D-NUC.

[0087] A figura 69 é um diagrama que ilustra os exemplos de uma coordenada zs de um ponto de sinal de 256QAM-2D-NUC.

[0088] A figura 70 é um diagrama que ilustra os exemplos de uma coordenada zs de um ponto de sinal de 1024QAM-1D-NUC.

[0089] A figura 71 é um diagrama que ilustra um relacionamento entre um símbolo y de 1024QAM e um vetor de posição u.

[0090] A figura 72 é um diagrama que ilustra os exemplos de uma coordenada zs de um ponto de sinal de 4096QAM-1D-NUC.

[0091] A figura 73 é um diagrama que ilustra um relacionamento entre um símbolo y de 4096QAM e um vetor de posição u.

[0092] A figura 74 é um diagrama que ilustra um relacionamento entre um símbolo y de 4096QAM e um vetor de posição u.

[0093] A figura 75 é um diagrama para descrever a intercalação de bloco realizada por um intercalador de bloco 25.

[0094] A figura 76 é um diagrama para descrever a intercalação de bloco realizada por um intercalador de bloco 25.

20 / 126

[0095] A figura 77 é um diagrama para descrever a intercalação grupo a grupo realizada por um intercalador grupo a grupo 24.

[0096] A figura 78 é um diagrama que ilustra um exemplo de um padrão GW para um código LDPC com um comprimento de código N de

69.120 bits.

[0097] A figura 79 é um diagrama de blocos que ilustra um exemplo de configuração de um dispositivo de recepção 12.

[0098] A figura 80 é um diagrama de blocos que ilustra um exemplo de configuração de um desintercalador de bit 165.

[0099] A figura 81 é um fluxograma para descrever um exemplo do processamento realizado por um desmapeador 164, um desintercalador de bit 165 e um decodificador LDPC 166.

[00100] A figura 82 é um diagrama que ilustra um exemplo de uma matriz de verificação de paridade de um código LDPC.

[00101] A figura 83 é um diagrama que ilustra um exemplo de uma matriz (matriz de verificação de paridade transformada) obtida pela aplicação da permutação de fileira e da permutação de coluna em uma matriz de verificação de paridade.

[00102] A figura 84 é um diagrama que ilustra um exemplo de uma matriz de verificação de paridade transformada dividida em unidades 5 x 5.

[00103] A figura 85 é um diagrama de blocos que ilustra um exemplo de configuração de um dispositivo de decodificação que realiza coletivamente P operações em nó.

[00104] A figura 86 é um diagrama de blocos que ilustra um exemplo de configuração do decodificador LDPC 166.

[00105] A figura 87 é um diagrama para descrever a desintercalação de bloco realizada por um desintercalador de bloco 54.

[00106] A figura 88 é um diagrama de blocos que ilustra um outro exemplo de configuração do desintercalador de bit 165.

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[00107] A figura 89 é um diagrama de blocos que ilustra um primeiro exemplo de configuração do sistema de recepção no qual o dispositivo de recepção 12 é aplicável.

[00108] A figura 90 é um diagrama de blocos que ilustra um segundo exemplo de configuração do sistema de recepção no qual o dispositivo de recepção 12 é aplicável.

[00109] A figura 91 é um diagrama de blocos que ilustra um terceiro exemplo de configuração do sistema de recepção no qual o dispositivo de recepção 12 é aplicável.

[00110] A figura 92 é um diagrama de blocos que ilustra um exemplo de configuração de uma modalidade de um computador no qual a presente tecnologia é aplicada. Modo para Realizar a Invenção

[00111] A seguir, uma modalidade da presente tecnologia será descrita. Antes da descrição da modalidade, um código LDPC será descrito. <Código LDPC>

[00112] Note que o código LDPC é um código linear e não é necessariamente binário. Entretanto, a descrição será dada na consideração de que o código LDPC é binário.

[00113] Um código LDPC é mais distinguido em que uma matriz de verificação de paridade que define o código LDPC é esparsa. Aqui, uma matriz esparsa é uma matriz na qual o número de “1”s dos elementos da matriz é muito pequeno (uma matriz na qual a maior parte dos elementos é 0).

[00114] A figura 1 é um diagrama que ilustra uma matriz de verificação de paridade H do código LDPC.

[00115] Na matriz de verificação de paridade H na figura 1, um peso de cada coluna (peso de coluna) (o número de “1”s) (peso) é “3”, e um peso de cada fileira (peso de fileira) é “6”.

[00116] Na codificação com um código LDPC (codificação LDPC),

22 / 126 uma palavra código (código LDPC) é gerada pela geração de uma matriz geradora G com base na matriz de verificação de paridade H e pela multiplicação dos bits de informação binários pela matriz geradora G, por exemplo.

[00117] Especificamente, um dispositivo de codificação para realizar a codificação LDPC primeiro calcula a matriz geradora G que mantém uma expressão GHT = 0 com uma matriz transposta HT da matriz de verificação de paridade H. Aqui, em um caso em que a matriz geradora G for uma matriz K x N, o dispositivo de codificação multiplica a matriz geradora G por uma sequência de bits (vetor u) dos bits de informação que inclui K bits e gera uma palavra código c (= uG) que inclui N bits. A palavra código (código LDPC) gerada pelo dispositivo de codificação é recebida em um lado da recepção por meio de um caminho de comunicação predeterminado.

[00118] A decodificação do código LDPC pode ser realizada por um algoritmo chamado de decodificação probabilística proposto por Gallager, que é um algoritmo de passagem de mensagem de acordo com a propagação de crença em um assim denominado gráfico de Tanner que inclui um nó variável (também chamado de nó de mensagem) e um nó de verificação. Aqui, conforme apropriado, o nó variável e o nó de verificação são, a seguir, também referidos simplesmente como nós.

[00119] A figura 2 é um fluxograma que ilustra um procedimento de decodificação de um código LDPC.

[00120] Note que, a seguir, um valor real (LLR recebida) que expressa a probabilidade “0” de um valor de um i-ésimo bit de código do código LDPC (1 palavra código) recebido no lado da recepção, usando uma razão de probabilidade logarítmica, também é referido como um valor recebido u0i conforme apropriado. Além do mais, uma mensagem transmitida a partir do nó de verificação é uj e uma mensagem transmitida a partir do nó variável é v i.

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[00121] Primeiro, na decodificação do código LDPC, da forma ilustrada na figura 2, na etapa S11, o código LDPC é recebido, uma mensagem (mensagem do nó de verificação) uj é inicializada em “0”, uma variável k que é um número inteiro como um contador para processamento repetido é inicializada em “0”, e o processamento prossegue para a etapa S12. Na etapa S12, uma mensagem (mensagem de nó variável) vi é obtida pela realização de uma operação (operação de nó variável) ilustrada na expressão (1) com base no valor recebido u0i obtido pela recepção do código LDPC e, além do mais, a mensagem uj é obtida pela realização de uma operação (operação do nó de verificação) ilustrada na expressão (2) com base na mensagem vi. [Equação Matemática 1] ... (1) [Equação Matemática 2] ... (2)

[00122] Aqui, dv e dc nas expressões (1) e (2) são parâmetros arbitrariamente selecionáveis que indicam, respectivamente, os números de “1”s em uma direção vertical (coluna) e uma direção transversal (fileira) da matriz de verificação de paridade H. Por exemplo, no caso do código LDPC (código LDPC (3, 6)) para a matriz de verificação de paridade H com o peso de coluna de 3 e o peso de fileira de 6 da forma ilustrada na figura 1, dv = 3 e dc = 6.

[00123] Note que, em cada uma da operação de nó variável na expressão (1) e da operação do nó de verificação na expressão (2), uma mensagem inserida a partir de uma borda (uma linha que conecta o nó variável e o nó de verificação) que está prestes a transmitir uma mensagem não é um objeto para a operação. Portanto, uma faixa de operação é 1 a dv - 1 ou 1 a dc - 1. Além do mais, a operação do nó de verificação na expressão (2)

24 / 126 é realizada, na prática, pela criação de uma tabela de uma função R (v1, v2) ilustrada na expressão (3) definida por uma saída para duas entradas v1 e v2, em antecipação, e usando continuamente (recursivamente) a tabela, da forma ilustrada na expressão (4). [Equação Matemática 3] ... (3) [Equação Matemática 4] ... (4)

[00124] Na etapa S12, a variável k é adicionalmente incrementada em “1”, e o processamento prossegue para a etapa S13. Na etapa S13, se a variável k é ou não maior do que um número predeterminado de vezes de decodificação repetitiva C é determinado. Em um caso em que a variável k for determinada como não maior do que C na etapa S13, o processamento retorna para a etapa S12 e, a seguir, o processamento similar é repetido.

[00125] Além do mais, em um caso em que for determinado que a variável k é maior do que C na etapa S13, o processamento prossegue para a etapa S14, a operação ilustrada na expressão (5) é realizada para obter a mensagem vi como um resultado da decodificação a ser finalmente transmitido e a mensagem vi é transmitida, e o processamento de decodificação para o código LDPC é terminado. [Equação Matemática 5] ... (5)

[00126] Aqui, a operação na expressão (5) é realizada usando as mensagens uj provenientes de todas as bordas conectadas no nó variável, diferentemente da operação de nó variável na expressão (1).

[00127] A figura 3 é um diagrama que ilustra um exemplo da matriz de verificação de paridade H de um código LDPC (3, 6) (uma taxa de codificação de 1/2 e um comprimento de código de 12).

25 / 126

[00128] Na matriz de verificação de paridade H na figura 3, como na figura 1, o peso de coluna é 3 e o peso de fileira é 6.

[00129] A figura 4 é um diagrama que ilustra um gráfico de Tanner da matriz de verificação de paridade H na figura 3.

[00130] Aqui, na figura 4, o nó de verificação é representado por mais “+”, e o nó variável é representado por igual “=“. O nó de verificação e o nó variável correspondem a uma fileira e uma coluna da matriz de verificação de paridade H, respectivamente. Uma conexão entre o nó de verificação e o nó variável é uma borda e corresponde a “1” de um elemento da matriz de verificação de paridade.

[00131] Em outras palavras, em um caso em que um elemento da j- ésima fileira e da i-ésima coluna da matriz de verificação de paridade for 1, o i-ésimo nó variável a partir do topo (nó “=“) e o j-ésimo nó de verificação a partir do topo (nó “+”) são conectados por uma borda na figura 4. A borda indica que um bit de código correspondente ao nó variável tem uma restrição correspondente ao nó de verificação.

[00132] Em um algoritmo de soma - produto, que é um método de decodificação de um código LDPC, a operação de nó variável e a operação do nó de verificação são repetidamente realizadas.

[00133] A figura 5 é um diagrama que ilustra a operação de nó variável realizada no nó variável.

[00134] No nó variável, a mensagem vi correspondente à borda a ser calculada é obtida pela operação de nó variável na expressão (1) usando as mensagens u1 e u2 das bordas restantes conectadas no nó variável e o valor recebido u0i. As mensagens correspondentes às outras bordas são similarmente obtidas.

[00135] A figura 6 é um diagrama que ilustra a operação do nó de verificação realizada no nó de verificação.

[00136] Aqui, a operação do nó de verificação na expressão (2) pode

26 / 126 ser reescrita na expressão (6), usando um relacionamento de uma expressão a x b = exp {ln(|a|) + ln(|b|)} x sign (a) x sign (b). Note que sign (x) é 1 quando x ≥ 0 e -1 quando x < 0. [Equação Matemática 6] ... (6)

[00137] Quando a função φ(x) for definida como uma expressão φ(x) = ln(tan h(x/2)) quando x ≥ 0, uma expressão φ-1(x) = 2tan h-1(e-x) se mantém e, assim, a expressão (6) pode ser deformada na expressão (7). [Equação Matemática 7] ... (7)

[00138] No nó de verificação, a operação do nó de verificação na expressão (2) é realizada de acordo com a expressão (7).

[00139] Em outras palavras, no nó de verificação, a mensagem uj correspondente à borda a ser calculada é obtida pela operação do nó de verificação na expressão (7) usando as mensagens v1, v2, v3, v4, e v5 das bordas restantes conectadas no nó de verificação, da forma ilustrada na figura

6. As mensagens correspondentes às outras bordas são similarmente obtidas.

[00140] Note que a função φ(x) na expressão (7) pode ser expressada pela expressão φ(x) = ln((ex + 1)/(ex - 1)), e φ(x) = φ-1(x) se mantém quando x > 0. Quando as funções φ(x) e φ-1(x) forem implementadas em hardware, as funções pode ser implementadas usando as tabelas de busca (LUTs), e as LUTs são iguais. <Exemplo de Configuração do Sistema de Transmissão no Qual a Presente Tecnologia é Aplicada>

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[00141] A figura 7 é um diagrama que ilustra um exemplo de configuração de uma modalidade de um sistema de transmissão (um sistema refere-se a um grupo de uma pluralidade de dispositivos logicamente reunidos e se os dispositivos de configurações estão ou não no mesmo invólucro é irrelevante) no qual a presente tecnologia é aplicada.

[00142] O sistema de transmissão na figura 7 é configurado por um dispositivo de transmissão 11 e um dispositivo de recepção 12.

[00143] O dispositivo de transmissão 11 realiza a transmissão (difusão) de, por exemplo, um programa de difusão em televisão ou semelhantes. Em outras palavras, o dispositivo de transmissão 11 codifica os dados alvos que serão transmitidos, tais como os dados de imagem e os dados de áudio, como um programa, em um código LDPC, e transmite o código LDPC por meio de um caminho de comunicação 13, tais como uma linha via satélite, uma onda terrestre, ou um cabo (linha com fios), por exemplo.

[00144] O dispositivo de recepção 12 recebe o código LDPC transmitido a partir do dispositivo de transmissão 11 por meio do caminho de comunicação 13, decodifica o código LDPC nos dados alvos, e transmite os dados alvos.

[00145] Aqui, é conhecido que o código LDPC usado no sistema de transmissão na figura 7 exiba capacidade extremamente alta em um caminho de comunicação com ruído Gaussiano branco aditivo (AWGN).

[00146] Neste ínterim, no caminho de comunicação 13, erros de surto e apagamentos podem ocorrer. Por exemplo, em particular, em um caso em que o caminho de comunicação 13 for uma onda terrestre, a potência de um certo símbolo torna-se zero (apagamento) em alguns casos de acordo com um atraso de um eco (um caminho diferente de um caminho principal) em um ambiente multicaminhos em que uma razão desejado por indesejado (D/U) é 0 dB (potência de indesejado = eco é igual à potência de desejado = caminho principal) em um sistema de multiplexação por divisão de frequência

28 / 126 ortogonal (OFDM).

[00147] Além do mais, a potência da íntegra dos símbolos de OFDM em um tempo específico pode se tornar zero (apagamento) devido a uma frequência de Doppler no caso em que D/U for 0 dB até mesmo em uma instabilidade (um caminho de comunicação em que um atraso é 0 e no qual um eco com frequência de Doppler é adicionado).

[00148] Além do mais, um erro de surto pode ocorrer devido a uma condição da fiação de uma unidade de recepção (não ilustrada) no lado do dispositivo de recepção 12, tal como uma antena que recebe um sinal do dispositivo de transmissão 11 para o dispositivo de recepção 12, ou instabilidade no suprimento de energia do dispositivo de recepção 12.

[00149] Neste ínterim, na decodificação do código LDPC, a operação de nó variável na expressão (1) com adição do (o valor recebido u0i do) bit de código do código LDPC é realizada, da forma ilustrada na figura 5, em uma coluna da matriz de verificação de paridade H e, assim, no nó variável correspondente ao bit de código do código LDPC. Portanto, se um erro ocorrer no bit de código usado na operação de nó variável, a precisão de uma mensagem obtida diminui.

[00150] Então, na decodificação do código LDPC, a operação do nó de verificação na expressão (7) é realizada no nó de verificação usando as mensagens obtidas nos nós variáveis conectados no nó de verificação. Portanto, se o número de nós de verificação em que (os bits de código dos códigos LDPC correspondentes a) uma pluralidade de nós variáveis conectados se torna erro (incluindo apagamento) ao mesmo tempo for grande, o desempenho da decodificação deteriora.

[00151] Em outras palavras, por exemplo, se dois ou mais dos nós variáveis conectados no nó de verificação se tornarem apagamentos ao mesmo tempo, por exemplo, o nó de verificação retorna uma mensagem que informa que uma probabilidade de um valor ser 0 e uma probabilidade de um

29 / 126 valor ser 1 são iguais para todos os nós variáveis. Neste caso, o nó de verificação que retorna a mensagem de probabilidade igual não irá contribuir para um processamento de decodificação (um conjunto da operação de nó variável e da operação do nó de verificação). Em decorrência disto, um grande número de repetições do processamento de decodificação é exigido, resultando em deterioração do desempenho da decodificação e um aumento no consumo de energia do dispositivo de recepção 12 para a decodificação do código LDPC.

[00152] Portanto, no sistema de transmissão na figura 7, a melhoria de resistência a erros de surto e apagamento é possível, ao mesmo tempo em que se mantém o desempenho no caminho de comunicação AWGN (canal AWGN). <Exemplo de Configuração do Dispositivo de Transmissão 11>

[00153] A figura 8 é um diagrama de blocos que ilustra um exemplo de configuração do dispositivo de transmissão 11 na figura 7.

[00154] No dispositivo de transmissão 11, um ou mais fluxos contínuos de entrada como os dados alvos são supridos para uma adaptação de modo/multiplexador 111.

[00155] A adaptação de modo/multiplexador 111 realiza o processamento, tais como seleção de modo e multiplexação dos um ou mais fluxos contínuos de entrada supridos para a mesma conforme necessário, e supre os dados resultantes para um preenchedor 112.

[00156] O preenchedor 112 realiza o necessário preenchimento de zeros (inserção de nulo) nos dados provenientes da adaptação de modo/multiplexador 111, e supre os dados resultantes para um embaralhador de banda base (BB) 113.

[00157] O embaralhador BB 113 aplica embaralhamento BB nos dados provenientes do preenchedor 112, e supre os dados resultantes para um

30 / 126 codificador BCH 114.

[00158] O codificador BCH 114 realiza a codificação BCH para os dados provenientes do embaralhador BB 113, e supre os dados resultantes para um codificador LDPC 115 como dados alvos LDPC para serem codificados em LDPC.

[00159] O codificador LDPC 115 (unidade de codificação) realiza, para os dados alvos LDPC provenientes do codificador BCH 114, a codificação LDPC de acordo com uma matriz de verificação de paridade e semelhantes em que uma matriz de paridade que é uma parte correspondente a um bit de paridade do código LDPC tem uma estrutura de degrau (diagonal dual), e transmite um código LDPC que tem os dados alvos LDPC como bits de informação, por exemplo.

[00160] Em outras palavras, o codificador LDPC 115 realiza a codificação LDPC para a codificação dos dados alvos LDPC para um código LDPC (correspondente à matriz de verificação de paridade) definido em um padrão predeterminado, tais como DVB-S.2, DVB-T.2, DVB-C.2, ou ATSC

3.0, ou para um outro código LDPC, por exemplo, e transmite um código LDPC resultante.

[00161] Aqui, o código LDPC definido no padrão de DVB-S.2 ou ATSC 3.0 é um código de acúmulo de repetição irregular (IRA), e a (uma parte da ou toda a) matriz de paridade na matriz de verificação de paridade do código LDPC tem uma estrutura de degrau. A matriz de paridade e a estrutura de degrau serão descritas a seguir. Além do mais, o código IRA é descrito, por exemplo, em “Irregular Repeat-Accumulate Codes,” H. Jin, A. Khandekar, and R. J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp. 1-8, Sept. 2000.

[00162] O código LDPC transmitido pelo codificador LDPC 115 é suprido para um intercalador de bits 116.

[00163] O intercalador de bits 116 realiza a intercalação de bit descrita

31 / 126 a seguir para o código LDPC proveniente do codificador LDPC 115, e supre o código LDPC depois da intercalação de bit para um mapeador (Mapeador)

117.

[00164] O mapeador 117 mapeia o código LDPC proveniente do intercalador de bits 116 para um ponto de sinal que representa um símbolo da modulação por quadratura em unidades de bits de código de um bit ou mais (em unidades de símbolos) do código LDPC e realiza a modulação por quadratura (modulação de múltiplos valores).

[00165] Em outras palavras, o mapeador 117 mapeia o código LDPC proveniente do intercalador de bits 116 em pontos de sinal determinados por um método de modulação para realizar a modulação por quadratura de um código LDPC, em uma constelação que é um plano IQ definido com um eixo geométrico I que representa um componente I em fase com uma portadora e um eixo geométrico Q que representa um componente Q ortogonal à portadora, e realiza a modulação por quadratura.

[00166] Em um caso em que o número de pontos de sinal da constelação usados no método de modulação da modulação por quadratura realizada pelo mapeador 117 for 2m, o mapeador 117 mapeia o código LDPC proveniente do intercalador de bits 116 em pontos de sinal que representam símbolos, de 2m pontos de sinal, em unidades de símbolos, em que bits de código de m bits do código LDPC são um símbolo (um símbolo).

[00167] Aqui, os exemplos do método de modulação da modulação por quadratura realizada pelo mapeador 117 em o método de modulação definido no padrão, tais como DVB-S.2 ou ATSC 3.0, e outros métodos de modulação, em outras palavras, por exemplo, modulação por deslocamento de fase binária (BPSK), modulação por deslocamento de fase em quadratura (QPSK), modulação por deslocamento de fase (8PSK), modulação por deslocamento de fase em amplitude (16APSK), 32APSK, modulação por amplitude de quadratura (16QAM), 16QAM, 64QAM, 256QAM, 1024QAM, 4096QAM, e

32 / 126 modulação de amplitude de pulso (4PAM). Qual método de modulação da modulação por quadratura é usado no mapeador 117 é definido em antecipação de acordo com uma operação de um operador do dispositivo de transmissão 11, por exemplo.

[00168] Os dados obtidos pelo processamento no mapeador 117 (o resultado do mapeamento dos símbolos mapeados nos pontos de sinal) são supridos para um intercalador de tempo 118.

[00169] O intercalador de tempo 118 realiza a intercalação de tempo (intercalação em uma direção do tempo) em unidades de símbolos, para os dados provenientes do mapeador 117, e supre os dados resultantes para um codificador Única Entrada - Única Saída / Múltiplas Entradas - Única Saída (codificador SISO/MISO) 119.

[00170] O codificador SISO/MISO 119 aplica a codificação de espaço- tempo nos dados provenientes do intercalador de tempo 118, e supre os dados para um intercalador de frequência 120.

[00171] O intercalador de frequência 120 realiza a intercalação de frequência (intercalação em uma direção da frequência) em unidades de símbolos, para os dados provenientes do codificador SISO/MISO 119, e supre os dados para um construtor de quadro/unidade de alocação de recurso 131.

[00172] Neste ínterim, os dados de controle (sinalização) para o controle da transmissão, tal como a sinalização de banda base (BB) (Cabeçalho de BB), são supridos para um codificador BCH 121, por exemplo.

[00173] O codificador BCH 121 realiza a codificação BCH para os dados de controle supridos para o mesmo, similarmente ao codificador BCH 114, e supre os dados resultantes para um codificador LDPC 122.

[00174] O codificador LDPC 122 realiza a codificação LDPC para os dados provenientes do codificador BCH 121 como dados alvos LDPC, similarmente ao codificador LDPC 115, e supre um código LDPC resultante para um mapeador 123.

33 / 126

[00175] O mapeador 123 mapeia o código LDPC proveniente do codificador LDPC 122 para um ponto de sinal que representa um símbolo de modulação por quadratura em unidades de bits de código de um bit ou mais (em unidades de símbolos) do código LDPC e realiza a modulação por quadratura, similarmente ao mapeador 117, e supre os dados resultantes para um intercalador de frequência 124.

[00176] O intercalador de frequência 124 realiza a intercalação de frequência em unidades de símbolos, para os dados provenientes do mapeador 123, similarmente ao intercalador de frequência 120, e supre os dados resultantes para um construtor de quadro/unidade de alocação de recurso 131.

[00177] O construtor de quadro/unidade de alocação de recurso 131 insere símbolos pilotos em posições necessárias dos dados (símbolos) provenientes dos intercaladores de frequência 120 e 124, e configura um quadro por um número predeterminado de símbolos (por exemplo, um quadro de camada física (PL), um quadro T2, um quadro C2 ou semelhantes) a partir dos dados resultantes (símbolos), e supre o quadro para uma unidade de geração OFDM 132.

[00178] A unidade de geração OFDM 132 gera um sinal OFDM correspondente ao quadro proveniente do construtor de quadro/unidade de alocação de recurso 131, e transmite o sinal OFDM por meio do caminho de comunicação 13 (figura 7).

[00179] Note que o dispositivo de transmissão 11 pode ser configurado sem incluir parte dos blocos ilustrados na figura 8, tais como o intercalador de tempo 118, o codificador SISO/MISO 119, o intercalador de frequência 120, e o intercalador de frequência 124, por exemplo. <Exemplo de Configuração do Intercalador de Bits 116>

[00180] A figura 9 é um diagrama de blocos que ilustra um exemplo de configuração do intercalador de bits 116 na figura 8.

[00181] O intercalador de bits 116 tem uma função para intercalar os

34 / 126 dados, e é configurado por um intercalador de paridade 23, um intercalador grupo a grupo 24, e um intercalador de bloco 25.

[00182] O intercalador de paridade 23 realiza a intercalação de paridade para intercalar a posição de um outro bit de paridade com o bit de paridade do código LDPC proveniente do codificador LDPC 115, e supre o código LDPC depois da intercalação de paridade para o intercalador grupo a grupo 24.

[00183] O intercalador grupo a grupo 24 realiza a intercalação grupo a grupo para o código LDPC proveniente do intercalador de paridade 23, e supre o código LDPC depois da intercalação grupo a grupo para o intercalador de bloco 25.

[00184] Aqui, na intercalação grupo a grupo, o código LDPC proveniente do intercalador de paridade 23 é intercalado em unidades de grupos de bits, em que 360 bits de uma seção são definidos como um grupo de bits, a uma seção sendo obtida pela divisão do código LDPC de um código proveniente do cabeçalho do código LDPC em seções em unidades de 360 bits, a unidade sendo igual a um fator paralelo P a ser descrito a seguir, e tomando uma das seções divididas como a uma seção.

[00185] Em um caso de realização da intercalação grupo a grupo, uma taxa de erro pode ser melhorada, se comparado com um caso de não realização da intercalação grupo a grupo. Em decorrência disto, a qualidade favorável de comunicação pode ser garantida na transmissão de dados.

[00186] O intercalador de bloco 25 realiza a intercalação de bloco para demultiplexação do código LDPC proveniente do intercalador grupo a grupo 24 para simbolizar o código LDPC de um código em um símbolo de m bits que é uma unidade de mapeamento, e supre o símbolo para o mapeador 117 (figura 8), por exemplo.

[00187] Aqui, na intercalação de bloco, por exemplo, o código LDPC proveniente do intercalador grupo a grupo 24 é gravado em uma direção da

35 / 126 coluna (vertical) e é lido em uma direção da fileira (transversal) em relação a uma região de armazenamento na qual colunas, como regiões de armazenamento, cada qual armazenando um comprimento de bit predeterminado na direção da coluna, são arranjadas na direção da fileira pelo número de comprimento de bit m do símbolo, de acordo com o que, o código LDPC é simbolizado no símbolo de m bits. <Matriz de Verificação de Paridade do Código LDPC>

[00188] A figura 10 é um diagrama que ilustra um exemplo da matriz de verificação de paridade H usada para a codificação LDPC no codificador LDPC 115 na figura 8.

[00189] A matriz de verificação de paridade H tem uma estrutura de matriz de geração de baixa densidade (LDGM) e pode ser expressada como uma expressão H = [HA|HT] (elementos da matriz de informação HA estão no lado esquerdo e elementos da matriz de paridade HT estão no lado direito) usando uma matriz de informação HA de uma parte correspondente aos bits de informação e uma matriz de paridade HT correspondente aos bits de paridade, dos bits de código do código LDPC.

[00190] Aqui, o comprimento de bit dos bits de informação e o comprimento de bit dos bits de paridade, dos bits de código do código LDPC de um código (uma palavra código), são respectivamente referidos como um comprimento da informação K e um comprimento da paridade M, e o comprimento de bit dos bits de código de um (uma palavra código) código LDPC é referido como o comprimento de código N (= K + M).

[00191] O comprimento da informação K e o comprimento da paridade M do código LDPC de um dado comprimento de código N são determinados por uma taxa de codificação. Além do mais, a matriz de verificação de paridade H é uma matriz de M x N em fileiras x colunas (matriz de M fileiras e N colunas). Então, a matriz de informação HA é uma matriz M x K, e a matriz de paridade HT é uma matriz M x M.

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[00192] A figura 11 é um diagrama que ilustra um exemplo da matriz de paridade HT da matriz de verificação de paridade H usada para a codificação LDPC no codificador LDPC 115 na figura 8.

[00193] Como a matriz de paridade HT da matriz de verificação de paridade H usada para a codificação LDPC no codificador LDPC 115, uma matriz de paridade HT similar à matriz de verificação de paridade H do código LDPC definido no padrão, tal como DVB-T.2, pode ser adotada, por exemplo.

[00194] A matriz de paridade HT da matriz de verificação de paridade H do código LDPC definido no padrão, tal como DVB-T.2, é uma matriz que tem uma estrutura de degrau (matriz bidiagonal inferior) na qual os elementos de 1 são arranjados de uma maneira tipo degrau, da forma ilustrada na figura

11. O peso de fileira da matriz de paridade HT é 1 na 1ª fileira e 2 em todas as fileiras restantes. Além do mais, o peso de coluna é 1 na última uma coluna e 2 em todas as colunas restantes.

[00195] Da forma supradescrita, o código LDPC da matriz de verificação de paridade H em que a matriz de paridade HT tem a estrutura de degrau pode ser facilmente gerado usando a matriz de paridade H.

[00196] Em outras palavras, o código LDPC (uma palavra código) é expressado com um vetor de fileira c, e um vetor de coluna obtido pela transposição do vetor de fileira do mesmo é representado como cT. Além do mais, uma parte dos bits de informação, do vetor de fileira c que é o código LDPC, é expressada com um vetor de fileira A, e uma parte dos bits de paridade, do vetor de fileira c, é expressada com um vetor de fileira T.

[00197] Neste caso, o vetor de fileira c pode ser expressado como uma expressão c = [A|T] (elementos do vetor de fileira A estão no lado esquerdo e elementos do vetor de fileira T estão no lado direito) usando o vetor de fileira A como os bits de informação e o vetor de fileira T como os bits de paridade.

[00198] A matriz de verificação de paridade H e o vetor de fileira c = [A|T] como o código LDPC precisam satisfazer uma expressão HcT = 0, e o

37 / 126 vetor de fileira T como os bits de paridade que constituem o vetor de fileira c = [A|T] que satisfaz a expressão HcT = 0 pode ser sequencialmente obtido (em ordem) pela definição sequencialmente do elemento de cada fileira em 0 a partir do elemento na 1ª fileira do vetor de coluna HcT na expressão HcT = 0 em um caso em que a matriz de paridade HT da matriz de verificação de paridade H = [HA|HT] tiver a estrutura de degrau ilustrada na figura 11.

[00199] A figura 12 é um diagrama para descrever a matriz de verificação de paridade H do código LDPC definido no padrão, tal como DVB-T.2.

[00200] Na matriz de verificação de paridade H do código LDPC definido no padrão, tal como DVB-T.2, o peso de coluna é X em KX colunas a partir da 1ª coluna, 3 nas seguintes K3 colunas, 2 nas seguintes M - 1 colunas, e 1 na última uma coluna.

[00201] Aqui, KX + K3 + M - 1 + 1 é igual ao comprimento de código N.

[00202] A figura 13 é um diagrama que ilustra os números de colunas KX, K3, e M, e o peso de coluna X para cada taxa de codificação r do código LDPC definido no padrão, tal como DVB-T.2.

[00203] No padrão, tal como DVB-T.2, os códigos LDPC que têm comprimentos de código N de 64.800 bits e 16.200 bits são definidos.

[00204] Então, onze taxas de codificação (taxas nominais) de 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9, e 9/10 são definidas para o código LDPC com o comprimento de código N de 64.800 bits. Dez taxas de codificação de 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, e 8/9 são definidas para o código LDPC com o comprimento de código N de 16.200 bits.

[00205] Aqui, o comprimento de código N de 64.800 bits também é referido como 64 kbits e o comprimento de código N de 16.200 bits também é referido como 16 kbits.

[00206] Em relação ao código LDPC, os bits de código

38 / 126 correspondentes a uma coluna que tem um maior peso de coluna da matriz de verificação de paridade H tendem a ter uma taxa de erro mais baixa.

[00207] Na matriz de verificação de paridade H definida no padrão, tal como DVB-T.2 ilustrado nas figuras 12 e 13, o peso de coluna tende a ser maior nas colunas no lado do cabeçalho (lado esquerdo) e, portanto, os bits de código no lado do cabeçalho tendem a ser mais resistentes aos erros e os bits de código finais tendem a ser mais suscetíveis a erros no código LDPC correspondente à matriz de verificação de paridade H. <Intercalação de Paridade>

[00208] A intercalação de paridade pelo intercalador de paridade 23 na figura 9 será descrita em relação às figuras 14 a 16.

[00209] A figura 14 é um diagrama que ilustra um exemplo de (uma parte de) um gráfico de Tanner da matriz de verificação de paridade do código LDPC.

[00210] Da forma ilustrada na figura 14, quando dois ou mais dos (os bits de código correspondentes aos) nós variáveis conectados no nó de verificação se tornarem erros, tais como apagamentos ao mesmo tempo, o nó de verificação retorna uma mensagem que informa que uma probabilidade de um valor ser 0 e uma probabilidade de um valor ser 1 são iguais para todos os nós variáveis conectados no nó de verificação. Portanto, se uma pluralidade de nós variáveis conectados no mesmo nó de verificação se tornarem apagamentos ou semelhantes ao mesmo tempo, o desempenho da decodificação irá deteriorar.

[00211] A propósito, o código LDPC transmitido a partir do codificador LDPC 115 na figura 8 é um código IRA, similarmente ao código LDPC definido no padrão, tal como DVB-T.2, por exemplo, e a matriz de paridade HT da matriz de verificação de paridade H tem uma estrutura de degrau, da forma ilustrada na figura 11.

[00212] A figura 15 é um diagrama que ilustra os exemplos da matriz

39 / 126 de paridade HT que tem a estrutura de degrau, da forma ilustrada na figura 11, e um gráfico de Tanner correspondente à matriz de paridade HT.

[00213] A na figura 15 ilustra um exemplo da matriz de paridade HT que tem uma estrutura de degrau, e B na figura 15 ilustra um gráfico de Tanner correspondente à matriz de paridade HT em A na figura 15.

[00214] Na matriz de paridade HT que tem uma estrutura de degrau, os elementos de 1 são adjacentes (exceto a 1ª fileira) nas fileiras. Portanto, no gráfico de Tanner da matriz de paridade HT, dois nós variáveis adjacentes correspondentes às colunas dos dois elementos adjacentes em que os valores da matriz de paridade HT são 1 são conectados no mesmo nó de verificação.

[00215] Portanto, quando os bits de paridade correspondentes aos dois nós variáveis adjacentes expostos se tornarem erros ao mesmo tempo devido a erros de surto, apagamentos, ou semelhantes, o nó de verificação conectado nos dois nós variáveis correspondentes aos dois bits de paridade em erro (nós variáveis que buscam uma mensagem usando os bits de paridade) retorna a mensagem que informa que uma probabilidade de um valor ser 0 e uma probabilidade de um valor ser 1 são iguais para os nós variáveis conectados no nó de verificação. Portanto, o desempenho da decodificação deteriora. Então, quando um comprimento do surto (o comprimento de bit dos bits de paridade que se tornam erro em sucessão) ficar grande, o número dos nós de verificação que retornam a mensagem de probabilidade igual aumenta, e o desempenho da decodificação deteriora adicionalmente.

[00216] Portanto, o intercalador de paridade 23 (figura 9) realiza a intercalação de paridade para intercalar as posições de outros bits de paridade com os bits de paridade do código LDPC proveniente do codificador LDPC 115 a fim de impedir a deterioração do desempenho da decodificação.

[00217] A figura 16 é um diagrama que ilustra a matriz de paridade HT da matriz de verificação de paridade H correspondente ao código LDPC depois da intercalação de paridade realizada pelo intercalador de paridade 23

40 / 126 na figura 9.

[00218] Aqui, a matriz de informação HA da matriz de verificação de paridade H correspondente ao código LDPC transmitido pelo codificador LDPC 115 tem uma estrutura cíclica, similarmente à matriz de informação da matriz de verificação de paridade H correspondente ao código LDPC definido no padrão, tal como DVB-T.2.

[00219] A estrutura cíclica é uma estrutura na qual uma certa coluna corresponde a uma outra coluna ciclicamente deslocada, e inclui, por exemplo, uma estrutura na qual, para cada P colunas, as posições de 1 das fileiras das P colunas tornam-se posições ciclicamente deslocadas na direção da coluna em um valor predeterminado, tal como um valor proporcional a um valor q obtido pela divisão da primeira coluna das P colunas pelo comprimento da paridade M. A seguir, as P colunas na estrutura cíclica são referidas como um fator paralelo, conforme apropriado.

[00220] Como o código LDPC definido no padrão, tal como DVB-T.2, há dois tipos de códigos LDPC com o comprimentos de código N de 64.800 bits e 16.200 bits, da forma descrita nas figuras 12 e 13. Para ambos os tipos de códigos LDPC, o fator paralelo P é definido como 360, que é um dos divisores do comprimento da paridade M, exceto 1 e M.

[00221] Além do mais, o comprimento da paridade M é um valor diferente de um número primo representado por uma expressão M = q x P = q x 360, usando um valor q que varia dependendo da taxa de codificação. Portanto, similarmente ao fator paralelo P, o valor q também é um outro dos divisores do comprimento da paridade M, exceto 1 e M, e é obtido pela divisão do comprimento da paridade M pelo fator paralelo P (um produto de P e q, que são os divisores do comprimento da paridade M, torna-se o comprimento da paridade M).

[00222] Da forma supradescrita, o intercalador de paridade 23 intercala a posição do (K + Py + x + 1)-ésimo bit de código com o (K + qx + y + 1)-

41 / 126 ésimo bit de código dos bits de código de um código LDPC de N bits, como a intercalação de paridade, em que o comprimento da informação é K, um número inteiro de 0 a P, exclusivo de P, é x, e um número inteiro de 0 a q, exclusivo de q, é y.

[00223] Já que tanto o (K + qx + y + 1)-ésimo bit de código quanto o (K + Py + x + 1)-ésimo bit de código são bits de código subsequentes do (K + 1)-ésimo bit de código e, assim, são bits de paridade, as posições dos bits de paridade do código LDPC são movidas de acordo com a intercalação de paridade.

[00224] De acordo com tal intercalação de paridade, os (os bits de paridade correspondentes aos) nós variáveis conectados no mesmo nó de verificação são separados pelo fator paralelo P, em outras palavras, 360 bits. Portanto, em um caso em que o comprimento do surto for menor do que 360 bits, uma situação em que uma pluralidade de nós variáveis conectados no mesmo nó de verificação torna-se erro ao mesmo tempo pode ser evitada e, em decorrência disto, a resistência aos erros de surto pode ser melhorada.

[00225] Note que o código LDPC depois da intercalação de paridade para intercalar a posição do (K + Py + x + 1)-ésimo bit de código com o (K + qx + y + 1)-ésimo bit de código corresponde ao código LDPC da matriz de verificação de paridade (a seguir, também referida como uma matriz de verificação de paridade transformada) que é obtida pela realização da permutação de coluna para permutar a (K + qx + y + 1)-ésima coluna da matriz de verificação de paridade original H com a (K + Py + x + 1)-ésima coluna.

[00226] Além do mais, uma estrutura pseudocíclica que tem P colunas (360 colunas na figura 16) como uma unidade aparece na matriz de paridade da matriz de verificação de paridade transformada, da forma ilustrada na figura 16.

[00227] Aqui, a estrutura pseudocíclica significa uma estrutura que tem

42 / 126 uma estrutura cíclica que exclui uma parte.

[00228] Uma matriz de verificação de paridade transformada obtida pela aplicação da permutação de coluna correspondente à intercalação de paridade na matriz de verificação de paridade do código LDPC definido no padrão, tal como DVB-T.2, carece de um elemento de 1 (tem um elemento de 0) em uma parte (uma matriz de deslocamento a ser descrita a seguir) de 360 fileiras x 360 colunas em uma parte de canto superior direito da matriz de verificação de paridade transformada, e, assim, tem uma assim denominada estrutura pseudocíclica, em vez de uma estrutura cíclica (completa) neste aspecto.

[00229] Uma matriz de verificação de paridade transformada para a matriz de verificação de paridade do código LDPC transmitida pelo codificador LDPC 115 tem uma estrutura pseudocíclica, similarmente à matriz de verificação de paridade transformada para a matriz de verificação de paridade do código LDPC definido no padrão, tal como DVB-T.2, por exemplo.

[00230] Note que a matriz de verificação de paridade transformada na figura 16 é uma matriz obtida pela aplicação da permutação de coluna correspondente à intercalação de paridade na matriz de verificação de paridade original H, e aplicação da permutação para as fileiras (permutação de fileira) para configurar a verificação de paridade transformada com as matrizes de configuração a ser descrita a seguir.

[00231] A figura 17 é um fluxograma para descrever o processamento realizado pelo codificador LDPC 115, pelo intercalador de bits 116 e pelo mapeador 117 na figura 8.

[00232] O codificador LDPC 115 espera pelo suprimento dos dados alvos LDPC a partir do codificador BCH 114. Na etapa S101, o codificador LDPC 115 codifica os dados alvos LDPC no código LDPC, e supre o código LDPC para o intercalador de bits 116. O processamento prossegue para a

43 / 126 etapa S102.

[00233] Na etapa S102, o intercalador de bits 116 realiza a intercalação de bit para o código LDPC proveniente do codificador LDPC 115, e supre o símbolo obtido pela intercalação de bit para o mapeador 117. O processamento prossegue para a etapa S103.

[00234] Em outras palavras, na etapa S102, no intercalador de bits 116 (figura 9), o intercalador de paridade 23 realiza a intercalação de paridade para o código LDPC proveniente do codificador LDPC 115, e supre o código LDPC depois da intercalação de paridade para o intercalador grupo a grupo

24.

[00235] O intercalador grupo a grupo 24 realiza a intercalação grupo a grupo para o código LDPC proveniente do intercalador de paridade 23, e supre o código LDPC para o intercalador de bloco 25.

[00236] O intercalador de bloco 25 realiza a intercalação de bloco para o código LDPC depois da intercalação grupo a grupo pelo intercalador grupo a grupo 24, e supre um símbolo de m bits resultante para o mapeador 117.

[00237] Na etapa S103, o mapeador 117 mapeia o símbolo do intercalador de bloco 25 para qualquer um de 2m pontos de sinal determinados pelo método de modulação da modulação por quadratura realizada pelo mapeador 117 e realiza a modulação por quadratura, e supre os dados resultantes para o intercalador de tempo 118.

[00238] Da forma supradescrita, pela realização da intercalação de paridade e da intercalação grupo a grupo, a taxa de erro do caso em que uma pluralidade de bits de código do código LDPC é transmitida como um símbolo pode ser melhorada.

[00239] Aqui, na figura 9, por conveniência de descrição, o intercalador de paridade 23 como um bloco para realizar a intercalação de paridade e o intercalador grupo a grupo 24 como um bloco para realizar a intercalação grupo a grupo são separadamente configurados. Entretanto, o

44 / 126 intercalador de paridade 23 e o intercalador grupo a grupo 24 podem ser integralmente configurados.

[00240] Em outras palavras, tanto a intercalação de paridade quanto a intercalação grupo a grupo podem ser realizadas pela gravação e leitura dos bits de código em relação a uma memória, e podem ser expressadas por uma matriz para converter um endereço para gravar os bits de código (endereço de gravação) em um endereço para leitura dos bits de código (endereço de leitura).

[00241] Portanto, pela obtenção de uma matriz obtida pela multiplicação de uma matriz que expressa a intercalação de paridade e uma matriz que expressa a intercalação grupo a grupo, a intercalação de paridade é realizada pela conversão dos bits de código por estas matrizes e, adicionalmente, a intercalação grupo a grupo é realizada para o código LDPC depois da intercalação de paridade, de acordo com o que, um resultado pode ser obtido.

[00242] Além do mais, o intercalador de bloco 25 também pode ser integralmente configurado, além do intercalador de paridade 23 e do intercalador grupo a grupo 24.

[00243] Em outras palavras, a intercalação de bloco realizada pelo intercalador de bloco 25 também pode ser expressada pela matriz que converte o endereço de gravação da memória para armazenar o código LDPC no endereço de leitura.

[00244] Portanto, pela obtenção de uma matriz obtida pela multiplicação da matriz que expressa a intercalação de paridade, da matriz que expressa a intercalação grupo a grupo e da matriz que expressa a intercalação de bloco, a intercalação de paridade, a intercalação grupo a grupo e a intercalação de bloco podem ser coletivamente realizadas pelas matrizes.

[00245] Note que uma ou a quantidade da intercalação de paridade e da intercalação grupo a grupo podem não ser realizadas.

45 / 126 <Exemplo de Configuração do Codificador LDPC 115>

[00246] A figura 18 é um diagrama de blocos que ilustra um exemplo de configuração do codificador LDPC 115 na figura 8.

[00247] Note que o codificador LDPC 122 na figura 8 é similarmente configurado.

[00248] Da forma descrita nas figuras 12 e 13, no padrão, tal como DVB-T.2, os códigos LDPC que têm dois tipos de comprimentos de código N de 64.800 bits e 16.200 bits são definidos.

[00249] Então, as onze taxas de codificação de 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9, e 9/10 são definidas para o código LDPC com o comprimento de código N de 64.800 bits. As dez taxas de codificação de 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, e 8/9 são definidas para o código LDPC com o comprimento de código N de 16.200 bits (figuras 12 e 13).

[00250] O codificador LDPC 115 pode realizar, por exemplo, tal codificação (codificação com correção de erro) dos códigos LDPC com os comprimentos de código N de 64.800 bits e 16.200 bits e as taxas de codificação de acordo com a matriz de verificação de paridade H preparada para cada comprimento de código N e cada taxa de codificação.

[00251] Além do mais, o codificador LDPC 115 pode realizar a codificação LDPC de acordo com a matriz de verificação de paridade H de um código LDPC com um comprimento de código N de 17.280 bits ou um outro comprimento de código arbitrário N e uma taxa de codificação de 2/16, 3/16, 4/16, 5/16, 6/16, 7/16, 8/16, 9/16, 10/16, 11/16, 12/16, 13/16, ou 14/16 ou uma outra taxa de codificação arbitrária r.

[00252] O codificador LDPC 115 é configurado por uma unidade de processamento de codificação 601 e uma unidade de armazenamento 602.

[00253] A unidade de processamento de codificação 601 é configurada por uma unidade de definição da taxa de codificação 611, uma unidade de leitura da tabela de valor inicial 612, uma unidade de geração da matriz de

46 / 126 verificação de paridade 613, uma unidade de leitura do bit de informação 614, uma unidade de operação da paridade de codificação 615, e uma unidade de controle 616. A unidade de processamento de codificação 601 realiza a codificação LDPC para os dados alvos LDPC supridos para o codificador LDPC 115, e supre um código LDPC resultante para o intercalador de bits 116 (figura 8).

[00254] Em outras palavras, a unidade de definição da taxa de codificação 611 define o comprimento de código N e a taxa de codificação r do código LDPC e, além do mais, a informação específica que especifica o código LDPC, de acordo com a operação do operador, por exemplo.

[00255] A unidade de leitura da tabela de valor inicial 612 lê, a partir da unidade de armazenamento 602, uma tabela de valor inicial da matriz de verificação de paridade a ser descrita a seguir, que expressa a matriz de verificação de paridade do código LDPC especificado com a informação específica definida pela unidade de definição da taxa de codificação 611.

[00256] A unidade de geração da matriz de verificação de paridade 613 gera a matriz de verificação de paridade H com base na tabela de valor inicial da matriz de verificação de paridade lida pela unidade de leitura da tabela de valor inicial 612, e armazena a matriz de verificação de paridade H na unidade de armazenamento 602. Por exemplo, a unidade de geração da matriz de verificação de paridade 613 arranja os elementos de 1 da matriz de informação HA correspondentes ao comprimento da informação K (= o comprimento de código N - o comprimento da paridade M) de acordo com o comprimento de código N e a taxa de codificação r definida pela unidade de definição da taxa de codificação 611 com um período de cada 360 colunas (fator paralelo P) na direção da coluna para gerar a matriz de verificação de paridade H, e armazena a matriz de verificação de paridade H na unidade de armazenamento 602.

[00257] A unidade de leitura do bit de informação 614 lê (extrai) os

47 / 126 bits de informação do comprimento da informação K a partir dos dados alvos LDPC supridos para o codificador LDPC 115.

[00258] A unidade de operação da paridade de codificação 615 lê a matriz de verificação de paridade H gerada pela unidade de geração da matriz de verificação de paridade 613 a partir da unidade de armazenamento 602, e calcula os bits de paridade para os bits de informação lidos pela unidade de leitura do bit de informação 614 com base em uma expressão predeterminada usando a matriz de verificação de paridade H, desse modo, gerando a palavra código (código LDPC).

[00259] A unidade de controle 616 controla os blocos que constituem a unidade de processamento de codificação 601.

[00260] A unidade de armazenamento 602 armazena, por exemplo, uma pluralidade de tabelas de valor inicial da matriz de verificação de paridade respectivamente correspondentes à pluralidade de taxas de codificação e semelhantes ilustradas nas figuras 12 e 13 para os respectivos comprimentos de código N, tais como 64.800 bits e 16.200 bits, tabelas de valor inicial da matriz de verificação de paridade respectivamente correspondentes às taxas de codificação de 2/16, 3/16, 4/16, 5/16, 6/16, 7/16, 8/16, 9/16, 10/16, 11/16, 12/16, 13/16, e 14/16 para o comprimento de código N de 17.280 bits, e uma tabela de valor inicial da matriz de verificação de paridade da matriz de verificação de paridade H do código LDPC com um comprimento de código arbitrário N e uma taxa de codificação arbitrária r. Além do mais, a unidade de armazenamento 602 armazena temporariamente os dados necessários para o processamento da unidade de processamento de codificação 601.

[00261] A figura 19 é um fluxograma para descrever um exemplo do processamento do codificador LDPC 115 na figura 18.

[00262] Na etapa S201, a unidade de definição da taxa de codificação 611 define o comprimento de código N e a taxa de codificação r para realizar

48 / 126 a codificação LDPC e, além do mais, a informação específica que especifica o código LDPC.

[00263] Na etapa S202, a unidade de leitura da tabela de valor inicial 612 lê, a partir da unidade de armazenamento 602, a tabela de valor inicial da matriz de verificação de paridade predeterminada especificada com o comprimento de código N, a taxa de codificação r e semelhantes como a informação específica definida pela unidade de definição da taxa de codificação 611.

[00264] Na etapa S203, a unidade de geração da matriz de verificação de paridade 613 obtém (gera) a matriz de verificação de paridade H do código LDPC com o comprimento de código N e a taxa de codificação r definida pela unidade de definição da taxa de codificação 611, usando a tabela de valor inicial da matriz de verificação de paridade lida a partir da unidade de armazenamento 602 pela unidade de leitura da tabela de valor inicial 612, e supre e armazena a matriz de verificação de paridade H na unidade de armazenamento 602.

[00265] Na etapa S204, a unidade de leitura do bit de informação 614 lê os bits de informação do comprimento da informação K (= N x r) correspondentes ao comprimento de código N e à taxa de codificação r definida pela unidade de definição da taxa de codificação 611 a partir dos dados alvos LDPC supridos para o codificador LDPC 115, e lê a matriz de verificação de paridade H obtida pela unidade de geração da matriz de verificação de paridade 613 a partir da unidade de armazenamento 602, e supre os bits de informação e a matriz de verificação de paridade H para a unidade de operação da paridade de codificação 615.

[00266] Na etapa S205, a unidade de operação da paridade de codificação 615 opera sequencialmente o bit de paridade da palavra código c que satisfaz a expressão (8), usando os bits de informação e a matriz de verificação de paridade H provenientes da unidade de leitura do bit de

49 / 126 informação 614. HcT = 0 ... (8)

[00267] Na expressão (8), c representa o vetor de fileira como a palavra código (código LDPC), e cT representa a transposição do vetor de fileira c.

[00268] Aqui, como exposto, no caso de expressão da parte dos bits de informação, do vetor de fileira c como o código LDPC (uma palavra código), com o vetor de fileira A, e a parte dos bits de paridade, do vetor de fileira c, com o vetor de fileira T, o vetor de fileira c pode ser expressado como a expressão c = [A|T] usando o vetor de fileira A como os bits de informação e o vetor de fileira T como os bits de paridade.

[00269] A matriz de verificação de paridade H e o vetor de fileira c = [A|T] como o código LDPC precisam satisfazer a expressão HcT = 0, e o vetor de fileira T como os bits de paridade que constituem o vetor de fileira c = [A|T] que satisfaz a expressão HcT = 0 pode ser sequencialmente obtido pela definição sequencialmente do elemento de cada fileira em 0 a partir do elemento na 1ª fileira do vetor de coluna HcT na expressão HcT = 0 no caso em que a matriz de paridade HT da matriz de verificação de paridade H = [HA|HT] tiver a estrutura de degrau ilustrada na figura 11.

[00270] A unidade de operação da paridade de codificação 615 obtém os bits de paridade T para os bits de informação A a partir da unidade de leitura do bit de informação 614, e transmite a palavra código c = [A|T] expressada com os bits de informação A e os bits de paridade T como um resultado da codificação LDPC dos bits de informação A.

[00271] Posteriormente, na etapa S206, a unidade de controle 616 determina se a codificação LDPC termina-se ou não. Em um caso em que for determinado, na etapa S206, que a codificação LDPC não é terminada, em outras palavras, em um caso em que ainda houver dados alvos LDPC a ser codificados em LDPC, o processamento retorna para a etapa S201 (ou etapa

50 / 126 S204) e, a seguir, o processamento da etapa S201 (ou etapa S204) até a etapa S206 é repetido, por exemplo.

[00272] Além do mais, na etapa S206, em um caso em que for determinado que a codificação LDPC for terminada, em outras palavras, por exemplo, em um caso em que não houver dados alvos LDPC a ser codificados em LDPC, o codificador LDPC 115 termina o processamento.

[00273] Em relação ao codificador LDPC 115, a tabela de valor inicial da matriz de verificação de paridade (que expressa a matriz de verificação de paridade) dos códigos LDPC de vários comprimentos de código N e taxas de codificação r pode ser preparada em antecipação. O codificador LDPC 115 pode realizar a codificação LDPC para os códigos LDPC de vários comprimentos de código N e taxas de codificação r, usando a matriz de verificação de paridade H gerada a partir da tabela de valor inicial da matriz de verificação de paridade preparada em antecipação. <Exemplo da Tabela de Valor Inicial da Matriz de Verificação de Paridade>

[00274] Por exemplo, a tabela de valor inicial da matriz de verificação de paridade é uma tabela que representa as posições dos elementos de 1 da matriz de informação HA (figura 10) correspondentes ao comprimento da informação K de acordo com o comprimento de código N e a taxa de codificação r do código LDPC (o código LDPC definido pela matriz de verificação de paridade H) da matriz de verificação de paridade H em cada 360 colunas (fator paralelo P), e é criada em antecipação para cada matriz de verificação de paridade H de cada comprimento de código N e cada taxa de codificação r.

[00275] Em outras palavras, a tabela de valor inicial da matriz de verificação de paridade representa pelo menos as posições dos elementos de 1 da matriz de informação HA em cada 360 colunas (fator paralelo P).

[00276] Além do mais, como a matriz de verificação de paridade H, há

51 / 126 uma matriz de verificação de paridade na qual a íntegra da matriz de paridade HT tem uma estrutura de degrau, e uma matriz de verificação de paridade na qual uma parte da matriz de paridade HT tem uma estrutura de degrau e a parte restante é uma matriz diagonal (matriz identidade).

[00277] A seguir, um método de expressão para a tabela de valor inicial da matriz de verificação de paridade que representa a matriz de verificação de paridade na qual uma parte da matriz de paridade HT tem uma estrutura de degrau e a parte restante é uma matriz diagonal também é referido como o método tipo A. Além do mais, um método de expressão para a tabela de valor inicial da matriz de verificação de paridade que representa a matriz de verificação de paridade na qual a íntegra da matriz de paridade HT tem uma estrutura de degrau também é referido como o método tipo B.

[00278] Além do mais, o código LDPC para a matriz de verificação de paridade representado pela tabela de valor inicial da matriz de verificação de paridade pelo método tipo A também é referido como o código tipo A, e o código LDPC para a matriz de verificação de paridade representado pela tabela de valor inicial da matriz de verificação de paridade pelo método tipo B também é referido como o código tipo B.

[00279] As designações “tipo A” e “tipo B” são designações de acordo com o padrão de ATSC 3.0. Por exemplo, em ATSC 3.0, tanto o código tipo A quanto o código tipo B são adotados.

[00280] Note que, em DVB-T.2 e semelhantes, o código tipo B é adotado.

[00281] A figura 20 é um diagrama que ilustra um exemplo da tabela de valor inicial da matriz de verificação de paridade pelo método tipo B.

[00282] Em outras palavras, a figura 20 ilustra a tabela de valor inicial da matriz de verificação de paridade (que representa a matriz de verificação de paridade H) do código tipo B com o comprimento de código N de 16.200 bits e a taxa de codificação r (taxa de codificação na notação de DVB-T.2) de

52 / 126 1/4 definidos no padrão de DVB-T.2.

[00283] A unidade de geração da matriz de verificação de paridade 613 (figura 18) obtém a matriz de verificação de paridade H como segue usando a tabela de valor inicial da matriz de verificação de paridade pelo método tipo B.

[00284] A figura 21 é um diagrama para descrever um método de obtenção da matriz de verificação de paridade H a partir da tabela de valor inicial da matriz de verificação de paridade pelo método tipo B.

[00285] Em outras palavras, a figura 21 ilustra a tabela de valor inicial da matriz de verificação de paridade do código tipo B com o comprimento de código N de 16.200 bits e a taxa de codificação r de 2/3 definidos no padrão de DVB-T.2.

[00286] A tabela de valor inicial da matriz de verificação de paridade pelo método tipo B é uma tabela que representa as posições dos elementos de 1 da íntegra da matriz de informação HA correspondente ao comprimento da informação K de acordo com o comprimento de código N e a taxa de codificação r do código LDPC em cada 360 colunas (fator paralelo P). Na i- ésima fileira, os números de fileira dos elementos de 1 da (1 + 360 x (i - 1))- ésima coluna da matriz de verificação de paridade H (números de fileira de quando o número de fileira da 1ª fileira da matriz de verificação de paridade H for contado como 0) são arranjados pelo número dos pesos de coluna da (1 + 360 x (i - 1))-ésima coluna.

[00287] Aqui, já que a matriz de paridade HT (figura 10) correspondente ao comprimento da paridade M da matriz de verificação de paridade H pelo método tipo B tem a estrutura de degrau, da forma ilustrada na figura 15, a matriz de verificação de paridade H pode ser obtida se a matriz de informação HA (figura 10) correspondente ao comprimento da informação K puder ser obtida de acordo com a tabela de valor inicial da matriz de verificação de paridade.

53 / 126

[00288] O número de fileiras k + 1 da tabela de valor inicial da matriz de verificação de paridade pelo método tipo B difere dependendo do comprimento da informação K.

[00289] O relacionamento da expressão (9) se mantém entre o comprimento da informação K e o número de fileiras k + 1 da tabela de valor inicial da matriz de verificação de paridade. K = (k + 1) x 360 ... (9)

[00290] Aqui, 360 na expressão (9) é o fator paralelo P descrito na figura 16.

[00291] Na tabela de valor inicial da matriz de verificação de paridade na figura 21, treze valores numéricos são arranjados nas 1ª até 3ª fileiras, e três valores numéricos são arranjados na 4ª até (k + 1)-ésima fileiras (30ª fileira na figura 21).

[00292] Portanto, o peso de coluna da matriz de verificação de paridade H obtido a partir da tabela de valor inicial da matriz de verificação de paridade na figura 21 é 13 da 1ª até a (1 + 360 x (3 - 1) - 1)-ésima colunas, e 3 da (1 + 360 x (3 - 1))-ésima até a K-ésima colunas.

[00293] A 1ª fileira da tabela de valor inicial da matriz de verificação de paridade na figura 21 é 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620, e 2622, que indica que, na 1ª coluna da matriz de verificação de paridade H, os elementos das fileiras com os números de fileira de 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620, e 2622 são 1 (e os outros elementos são 0).

[00294] Além do mais, a 2ª fileira da tabela de valor inicial da matriz de verificação de paridade na figura 21 é 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358, e 3108, que indica que, na 361ª (= 1 + 360 x (2 - 1))-ésima coluna da matriz de verificação de paridade H, os elementos das fileiras com os números de fileira de 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358, e 3108 são 1.

54 / 126

[00295] Da forma supradescrita, a tabela de valor inicial da matriz de verificação de paridade representa as posições dos elementos de 1 da matriz de informação HA da matriz de verificação de paridade H em cada 360 colunas.

[00296] As colunas diferentes da (1 + 360 x (i - 1))-ésima coluna da matriz de verificação de paridade H, em outras palavras, a (2 + 360 x (i - 1)- ésima até (360 x i)-ésima colunas são obtidas pelo deslocamento cíclico e arranjo dos elementos de 1 da (1 + 360 x (i - 1))-ésima coluna determinada pela tabela de valor inicial da matriz de verificação de paridade para baixo (para baixo das colunas) de acordo com o comprimento da paridade M.

[00297] Em outras palavras, por exemplo, a (2 + 360 x (i - 1))-ésima coluna é obtida pelo deslocamento cíclico da (1 + 360 x (i - 1))-ésima coluna para baixo em M/360 (= q). A próxima (3 + 360 x (i - 1))-ésima coluna é obtida pelo deslocamento cíclico da (1 + 360 x (i - 1))-ésima coluna para baixo em 2 x M/360 (= 2 x q) (pelo deslocamento cíclico da (2 + 360 x (i - 1))-ésima coluna para baixo em M/360 (= q)).

[00298] Agora, em um caso em que o valor numérico da j-ésima coluna (j-ésima a partir da esquerda) na i-ésima fileira (i-ésima a partir do topo) da tabela de valor inicial da matriz de verificação de paridade for representado como hi,j e o número de fileira do elemento do j-ésimo de 1 da w-ésima coluna da matriz de verificação de paridade H for representado como Hw-j, o número de fileira Hw-j do elemento de 1 da w-ésima coluna que é uma coluna diferente da (1 + 360 x (i - 1))-ésima coluna da matriz de verificação de paridade H pode ser obtido pela expressão (10). Hw-j = mod{hi,j + mod((w - 1), P) x q, M) ... (10)

[00299] Aqui, mod (x, y) significa o restante da divisão de x por y.

[00300] Além do mais, P é o fator paralelo supradescrito e, na presente modalidade, P é 360 como no padrão de DVB-T.2 ou semelhantes e ATSC

3.0, por exemplo. Além do mais, q é um valor M/360 obtido pela divisão do

55 / 126 comprimento da paridade M pelo fator paralelo P (= 360).

[00301] A unidade de geração da matriz de verificação de paridade 613 (figura 18) especifica o número de fileira do elemento de 1 na (1 + 360 x (i - 1))-ésima coluna da matriz de verificação de paridade H usando a tabela de valor inicial da matriz de verificação de paridade.

[00302] Além do mais, a unidade de geração da matriz de verificação de paridade 613 (figura 18) calcula o número de fileira Hw-j do elemento de 1 na w-ésima coluna que é uma coluna diferente da (1 + 360 x (i - 1))-ésima coluna da matriz de verificação de paridade H de acordo com a expressão (10), e gera a matriz de verificação de paridade H na qual os elementos do números de fileira obtidos da forma supradescrita são 1.

[00303] A figura 22 é um diagrama que ilustra uma estrutura da matriz de verificação de paridade H pelo método tipo A.

[00304] A matriz de verificação de paridade pelo método tipo A é configurada por uma matriz A, uma matriz B, uma matriz C, uma matriz D e uma matriz Z.

[00305] A matriz A é uma matriz superior esquerda na matriz de verificação de paridade H, de M1 fileiras e K colunas, expressada por um valor M1 predeterminado e o comprimento da informação K = o comprimento de código N x a taxa de codificação r do código LDPC.

[00306] A matriz B é uma matriz de M1 fileiras e M1 colunas que tem uma estrutura de degrau adjacente à direita da matriz A.

[00307] A matriz C é uma matriz de N - K - M1 fileiras e K + M1 colunas adjacente a abaixo da matriz A e da matriz B.

[00308] A matriz D é uma matriz identidade de N - K - M1 fileiras e N - K - M1 colunas adjacente à direita da matriz C.

[00309] A matriz Z é uma matriz zero (matriz 0) de M1 fileiras e N - K - M1 colunas adjacente à direita da matriz B.

[00310] Na matriz de verificação de paridade H pelo método tipo A

56 / 126 configurado pela matriz A até matriz D e matriz Z expostas, a matriz A e uma parte da matriz C constituem a matriz de informação, e a matriz B, o resto da matriz C, a matriz D, e a matriz Z constituem a matriz de paridade.

[00311] Note que, já que a matriz B é uma matriz com uma estrutura de degrau e a matriz D é uma matriz identidade, uma parte (a parte da matriz B) da matriz de paridade da matriz de verificação de paridade H pelo método tipo A tem a estrutura de degrau e a parte restante (a parte da matriz D) é uma matriz diagonal (matriz identidade).

[00312] A matriz A e a matriz C têm uma estrutura cíclica de cada P colunas de fator paralelo (por exemplo, 360 colunas), similarmente à matriz de informação da matriz de verificação de paridade H pelo método tipo B, e a tabela de valor inicial da matriz de verificação de paridade pelo método tipo A representa as posições dos elementos de 1 da matriz A e da matriz C em cada 360 colunas.

[00313] Aqui, como exposto, já que a matriz A e uma parte da matriz C constituem a matriz de informação, pode ser dito que a tabela de valor inicial da matriz de verificação de paridade pelo método tipo A que representa as posições dos elementos de 1 da matriz A e da matriz C em cada 360 colunas representa pelo menos as posições dos elementos de 1 da matriz de informação em cada 360 colunas.

[00314] Note que, já que a tabela de valor inicial da matriz de verificação de paridade pelo método tipo A representa as posições dos elementos de 1 da matriz A e da matriz C em cada 360 colunas, também pode ser dito que a tabela de valor inicial da matriz de verificação de paridade representa as posições dos elementos de 1 de uma parte (a parte restante da matriz C) da matriz de verificação de paridade em cada 360 colunas.

[00315] A figura 23 é um diagrama que ilustra um exemplo da tabela de valor inicial da matriz de verificação de paridade pelo método tipo A.

[00316] Em outras palavras, a figura 23 ilustra um exemplo da tabela

57 / 126 de valor inicial da matriz de verificação de paridade que representa a matriz de verificação de paridade H com o comprimento de código N de 35 bits e a taxa de codificação r de 2/7.

[00317] A tabela de valor inicial da matriz de verificação de paridade pelo método tipo A é uma tabela que representa as posições dos elementos de 1 da matriz A e da matriz C em cada fator paralelo P. Na i-ésima fileira, os números de fileira dos elementos de 1 da (1 + P x (i - 1))-ésima coluna da matriz de verificação de paridade H (os números de fileira de quando o número de fileira da 1ª fileira da matriz de verificação de paridade H for contado como 0) são arranjados pelo número do peso de coluna da (1 + P x (i - 1))-ésima coluna.

[00318] Note que, aqui, para simplificar a descrição, o fator paralelo P é 5, por exemplo.

[00319] A matriz de verificação de paridade H pelo método tipo A tem M1, M2, Q1, e Q2 como parâmetros.

[00320] M1 (figura 22) é um parâmetro para determinar o tamanho da matriz B, e toma um valor que é um múltiplo do fator paralelo P. Pelo ajuste de M1, o desempenho do código LDPC muda, e M1 é ajustado em um valor predeterminado durante a determinação da matriz de verificação de paridade H. Aqui, considera-se que 15 é adotado como M1, que é três vezes o fator paralelo P = 5.

[00321] M2 (figura 22) toma um valor M - M1 obtido pela subtração de M1 do comprimento da paridade M.

[00322] Aqui, já que o comprimento da informação K é N x r = 35 x 2/7 = 10 e o comprimento da paridade M é N - K = 35 - 10 = 25, M2 é M - M1 = 25 - 15 = 10.

[00323] Q1 é obtido de acordo com uma expressão Q1 = M1/P, e representa o número de deslocamentos (o número de fileiras) de deslocamento cíclico na matriz A.

58 / 126

[00324] Em outras palavras, as colunas diferentes da (1 + P x (i - 1))- ésima coluna da matriz A da matriz de verificação de paridade H pelo método tipo A, isto é, as (2 + P x (i - 1))-ésima até (P x i)-ésima colunas são obtidas pelo deslocamento cíclico e arranjo dos elementos de 1 da (1 + P x (i - 1))- ésima coluna determinada pela tabela de valor inicial da matriz de verificação de paridade para baixo (para baixo das colunas), e Q1 representa o número de deslocamentos do deslocamento cíclico na matriz A.

[00325] Q2 é obtido de acordo com uma expressão Q2 = M2/P, e representa o número de deslocamentos (o número de fileiras) do deslocamento cíclico na matriz C.

[00326] Em outras palavras, as colunas diferentes da (1 + P x (i - 1))- ésima coluna da matriz C da matriz de verificação de paridade H pelo método tipo A, isto é, a (2 + P x (i - 1))-ésima até (P x i)-ésima colunas são obtidas pelo deslocamento cíclico e arranjo dos elementos de 1 da (1 + P x (i - 1))- ésima coluna determinada pela tabela de valor inicial da matriz de verificação de paridade para baixo (para baixo das colunas), e Q2 representa o número de deslocamentos do deslocamento cíclico na matriz C.

[00327] Aqui, Q1 é M1/P = 15/5 = 3, e Q2 é M2/P = 10/5 = 2.

[00328] Na tabela de valor inicial da matriz de verificação de paridade na figura 23, três valores numéricos são arranjados nas 1ª e 2ª fileiras, e um valor numérico é arranjado nas 3ª a 5ª fileiras. De acordo com o arranjo dos valores numéricos, os pesos de coluna da matriz A e da matriz C da matriz de verificação de paridade H obtida a partir da tabela de valor inicial da matriz de verificação de paridade na figura 23 são 3 da 1ª = (1 + 5 x (1 - 1))-ésima coluna até a 10ª = (5 x 2)-ésima coluna, e 1 da 11ª = (1 + 5 x (3 - 1))-ésima coluna até a 25ª = (5 x 5)-ésima coluna.

[00329] Em outras palavras, a 1ª fileira da tabela de valor inicial da matriz de verificação de paridade na figura 23 é 2, 6, e 18, que representa que, na 1ª coluna da matriz de verificação de paridade H, os elementos das fileiras

59 / 126 com os números de fileira de 2, 6, e 18 são 1 (e os outros elementos são 0).

[00330] Aqui, neste caso, já que a matriz A (figura 22) é uma matriz de 15 fileiras e 10 colunas (M1 fileiras e K colunas), e a matriz C (figura 22) é uma matriz de 10 fileiras e 25 colunas (N - K - M1 fileiras e K + M1 colunas), as fileiras com os números de fileira 0 a 14 da matriz de verificação de paridade H são as fileiras da matriz A, e as fileiras com os números de fileira 15 a 24 da matriz de verificação de paridade H são as fileiras da matriz C.

[00331] Portanto, as fileiras nº 2 e nº 6 das fileiras com os números de fileira 2, 6, e 18 (a seguir descritas como as fileiras nº 2, nº 6, e nº 18) são as fileiras da matriz A, e a fileira nº 18 é uma fileira da matriz C.

[00332] A 2ª fileira da tabela de valor inicial da matriz de verificação de paridade na figura 23 é 2, 10, e 19, que representa que, na 6ª (= (1 + 5 x (2 - 1))-ésima) coluna da matriz de verificação de paridade H, os elementos das fileiras nº 2, nº 10, e nº 19 são 1.

[00333] Aqui, na 6ª (= (1 + 5 x (2-1))-ésima) coluna da matriz de verificação de paridade H, as fileiras nº 2 e nº 10 das fileiras nº 2, nº 10, e nº 19 são as fileiras da matriz A, e a fileira nº 19 é uma fileira da matriz C.

[00334] A 3ª fileira da tabela de valor inicial da matriz de verificação de paridade na figura 23 é 22, que representa que, na 11ª (= (1 + 5 x (3 - 1))- ésima) coluna da matriz de verificação de paridade H, o elemento da fileira nº 22 é 1.

[00335] Aqui, a fileira nº 22 é uma fileira da matriz C na 11ª (= (1 + 5 x (3 - 1))-ésima) coluna da matriz de verificação de paridade H.

[00336] Similarmente, 19 na 4ª fileira da tabela de valor inicial da matriz de verificação de paridade na figura 23 representa que o elemento da fileira nº 19 é 1 na 16ª (= (1 + 5 x (4 - 1))-ésima) coluna da matriz de verificação de paridade H. 15 na quinta fileira da tabela de valor inicial da matriz de verificação de paridade na figura 23 representa que o elemento da fileira nº 15 é 1 na 21ª (= (1 + 5 x (5 - 1))-ésima) coluna da matriz de

60 / 126 verificação de paridade H.

[00337] Da forma supradescrita, a tabela de valor inicial da matriz de verificação de paridade representa as posições dos elementos de 1 da matriz A e da matriz C da matriz de verificação de paridade H em cada fator paralelo P = 5 colunas.

[00338] As colunas diferentes da (1 + 5 x (i - 1))-ésima coluna da matriz A e da matriz C da matriz de verificação de paridade H, isto é, a (2 + 5 x (i - 1))-ésima até (5 x i)-ésima colunas são obtidas pelo deslocamento cíclico e arranjo dos elementos de 1 da (1 + 5 x (i - 1))-ésima coluna determinada pela tabela de valor inicial da matriz de verificação de paridade para baixo (para baixo das colunas) de acordo com os parâmetros Q1 e Q2.

[00339] Em outras palavras, por exemplo, a (2 + 5 x (i - 1))-ésima coluna da matriz A é obtida pelo deslocamento cíclico da (1 + 5 x (i - 1))- ésima coluna para baixo em Q1 (= 3). A próxima (3 + 5 x (i - 1))-ésima coluna é obtida pelo deslocamento cíclico da (1 + 5 x (i - 1))-ésima coluna para baixo em 2 x Q1 (= 2 x 3) (pelo deslocamento cíclico da (2 + 5 x (i - 1))- ésima coluna para baixo em Q1).

[00340] Além do mais, por exemplo, a (2 + 5 x (i - 1))-ésima coluna da matriz C é obtida pelo deslocamento cíclico da (1 + 5 x (i - 1))-ésima coluna para baixo em Q2 (= 2). A próxima (3 + 5 x (i - 1))-ésima coluna é obtida pelo deslocamento cíclico da (1 + 5 x (i - 1))-ésima coluna para baixo em 2 x Q2 (= 2 x 2) (pelo deslocamento cíclico da (2 + 5 x (i - 1))-ésima coluna para baixo em Q2).

[00341] A figura 24 é um diagrama que ilustra a matriz A gerada a partir da tabela de valor inicial da matriz de verificação de paridade na figura

23.

[00342] Na matriz A na figura 24, os elementos das fileiras nº 2 e nº 6 da 1ª (= (1 + 5 x (1 - 1))-ésima) coluna são 1 de acordo com a 1ª fileira da tabela de valor inicial da matriz de verificação de paridade na figura 23.

61 / 126

[00343] Então, as colunas da 2ª (= (2 + 5 x (1 - 1))-ésima) até 5ª (= (5 + 5 x (1 - 1))-ésima) colunas são obtidas pelo deslocamento cíclico das colunas prévias para baixo em Q1 = 3.

[00344] Além do mais, na matriz A na figura 24, os elementos das fileiras nº 2 e nº 10 da 6ª (= (1 + 5 x (2 - 1))-ésima) coluna são 1 de acordo com a 2ª fileira da tabela de valor inicial da matriz de verificação de paridade na figura 23.

[00345] Então, as colunas das 7ª (= (2 + 5 x (2 - 1))-ésimo) até 10ª (= (5 + 5 x (2 - 1))-ésima) colunas são obtidas pelo deslocamento cíclico as colunas prévias para baixo em Q1 = 3.

[00346] A figura 25 é um diagrama que ilustra a intercalação de paridade da matriz B.

[00347] A unidade de geração da matriz de verificação de paridade 613 (figura 18) gera a matriz A usando a tabela de valor inicial da matriz de verificação de paridade, e arranja a matriz B que tem uma estrutura de degrau adjacente à direita da matriz A. Então, a unidade de geração da matriz de verificação de paridade 613 trata a matriz B como uma matriz de paridade, e realiza a intercalação de paridade de maneira tal que os elementos adjacentes de 1 da matriz B que tem estrutura de degrau sejam separados na direção da fileira pelo fator paralelo P = 5.

[00348] A figura 25 ilustra a matriz A e a matriz B depois da intercalação de paridade da matriz B na figura 24.

[00349] A figura 26 é um diagrama que ilustra a matriz C gerada a partir da tabela de valor inicial da matriz de verificação de paridade na figura

23.

[00350] Na matriz C na figura 26, o elemento da fileira nº 18 da 1ª (= (1 + 5 x (1 - 1))-ésima) coluna da matriz de verificação de paridade H é 1 de acordo com a 1ª fileira da tabela de valor inicial da matriz de verificação de paridade na figura 23.

62 / 126

[00351] Então, as colunas das 2ª (= (2 + 5 x (1 - 1))-ésima) até 5ª (= (5 + 5 x (1 - 1))-ésima) colunas da matriz C são obtidas pelo deslocamento cíclico das colunas prévias para baixo em Q2 = 2.

[00352] Além do mais, na matriz C na figura 26, de acordo com as 2ª a 5ª fileiras da tabela de valor inicial da matriz de verificação de paridade na figura 23, os elementos da fileira nº 19 da 6ª (= (1 + 5 x (2 - 1))-ésima) coluna, da fileira nº 22 da 11ª (= (1 + 5 x (3 - 1))-ésima) coluna, da fileira nº 19 da 16ª (= (1 + 5 x (4 - 1))-ésima) coluna, e da fileira nº 15 da 21ª (= (1 + 5 x (5 - 1))-ésima) colunas, da matriz de verificação de paridade H, são 1.

[00353] Então, as colunas das 7ª (= (2 + 5 x (2 - -1))-ésima) até a 10ª (= (5 + 5 x (2 - 1))-ésima) colunas, as colunas da 12ª (= (2 + 5 x (3 - 1))- ésima) até 15ª (= (5 + 5 x (3 - 1))-ésima) colunas, as colunas da 17ª (= (2 + 5 x (4 - 1))-ésima) até 20ª (= (5 + 5 x (4 - 1))-ésima) colunas, e as colunas das 22ª (= (2 + 5 x (5 - 1))-ésima) até a 25ª (= (5 + 5 x (5 - 1))-ésima) colunas são obtidas pelo deslocamento cíclico das colunas prévias para baixo em Q2 = 2.

[00354] A unidade de geração da matriz de verificação de paridade 613 (figura 18) gera a matriz C usando a tabela de valor inicial da matriz de verificação de paridade e arranja a matriz C abaixo da matriz A e da matriz B (depois da intercalação de paridade).

[00355] Além do mais, a unidade de geração da matriz de verificação de paridade 613 arranja a matriz Z adjacente à direita da matriz B e arranja a matriz D adjacente à direita da matriz C para gerar a matriz de verificação de paridade H ilustrada na figura 26.

[00356] A figura 27 é um diagrama para descrever a intercalação de paridade da matriz D.

[00357] A unidade de geração da matriz de verificação de paridade 613 trata a matriz D depois da geração da matriz de verificação de paridade H na figura 26 como uma matriz de paridade, e realiza a intercalação de paridade (apenas da matriz D), de maneira tal que os elementos de 1 das fileiras

63 / 126 ímpares e as próximas fileiras pares da matriz D como uma matriz identidade sejam separados pelo fator paralelo P = 5 na direção da fileira.

[00358] A figura 27 ilustra a matriz de verificação de paridade H depois da realização da intercalação de paridade da matriz D para a matriz de verificação de paridade H na figura 26.

[00359] O (a unidade de operação da paridade de codificação 615 (figura 18) do) codificador LDPC 115 realiza a codificação LDPC (gera um código LDPC) usando a matriz de verificação de paridade H na figura 27, por exemplo.

[00360] Aqui, o código LDPC gerado usando a matriz de verificação de paridade H na figura 27 é um código LDPC para o qual a intercalação de paridade foi realizada. Portanto, não é necessário realizar a intercalação de paridade no intercalador de paridade 23 (figura 9) para o código LDPC gerado usando a matriz de verificação de paridade H na figura 27. Em outras palavras, o código LDPC gerado usando a matriz de verificação de paridade H depois que a intercalação de paridade da matriz D for realizada é o código LDPC para o qual a intercalação de paridade foi realizada. Portanto, a intercalação de paridade no intercalador de paridade 23 é ignorada para o código LDPC.

[00361] A figura 28 ilustra uma matriz de verificação de paridade H na qual permutação de coluna como desintercalação de paridade para restaurar a intercalação de paridade é realizada para a matriz B, uma parte da matriz C (uma parte da matriz C arranjada abaixo da matriz B), e a matriz D da matriz de verificação de paridade H na figura 27.

[00362] O codificador LDPC 115 pode realizar a codificação LDPC (gerar um código LDPC) usando a matriz de verificação de paridade H na figura 28.

[00363] Em um caso de realização da codificação LDPC usando a matriz de verificação de paridade H na figura 28, um código LDPC para o

64 / 126 qual a intercalação de paridade não é realizada pode ser obtido de acordo com a codificação LDPC. Portanto, em um caso de realização da codificação LDPC usando a matriz de verificação de paridade H na figura 28, a intercalação de paridade é realizada no intercalador de paridade 23 (figura 9).

[00364] A figura 29 é um diagrama que ilustra uma matriz de verificação de paridade transformada H obtida pela realização da permutação de fileira para a matriz de verificação de paridade H na figura 27.

[00365] A matriz de verificação de paridade transformada é, da forma descrita a seguir, uma matriz representada por uma combinação de uma matriz identidade P x P, uma matriz quase identidade na qual um ou mais de 1s na matriz identidade são 0, uma matriz de deslocamento obtida pelo deslocamento cíclico da matriz identidade ou da matriz quase identidade, uma matriz de soma, que é uma soma de duas ou mais da matriz identidade, da matriz quase identidade e da matriz de deslocamento, e uma matriz zero P x P.

[00366] Pelo uso da matriz de verificação de paridade transformada para a decodificação do código LDPC, a arquitetura da realização de P operações do nó de verificação e operações do nó variável ao mesmo tempo pode ser adotada na decodificação do código LDPC, da forma descrita a seguir. <Novo Código LDPC>

[00367] Um dos métodos de garantia da qualidade favorável de comunicação na transmissão de dados usando um código LDPC, é um método que usa um código LDPC com alto desempenho.

[00368] A seguir, um novo código LDPC com alto desempenho (a seguir, também referido como um novo código LDPC) será descrito.

[00369] Como o novo código LDPC, por exemplo, o código tipo A ou o código tipo B correspondentes à matriz de verificação de paridade H que tem uma estrutura cíclica com o fator paralelo P de 360 similar àquele de

65 / 126 DVB-T.2, ATSC 3.0, ou semelhantes, podem ser adotados.

[00370] O codificador LDPC 115 (figuras 8 e 18) pode realizar a codificação LDPC para obter um código LDPC, usando (uma matriz de verificação de paridade H obtida a partir de) uma tabela de valor inicial da matriz de verificação de paridade do código LDPC com o comprimento de código N de 69.120 bits, por exemplo, que é mais longo do que 64 kbits, e a taxa de codificação r de qualquer um de 2/16, 3/16, 4/16, 5/16, 6/16, 7/16, 8/16, 9/16, 10/16, 11/16, 12/16, 13/16, ou 14/16, por exemplo.

[00371] Além do mais, o codificador LDPC 115 pode realizar a codificação LDPC para obter um novo código LDPC, usando (uma matriz de verificação de paridade H obtida a partir de) uma tabela de valor inicial da matriz de verificação de paridade do novo código LDPC com o comprimento de código N de 17.280 bits (17 kbits), por exemplo, que é mais curto do que 64 kbits, e a taxa de codificação r de qualquer um de 2/16, 3/16, 4/16, 5/16, 6/16, 7/16, 8/16, 9/16, 10/16, 11/16, 12/16, 13/16, ou 14/16, por exemplo.

[00372] No caso de realização da codificação LDPC para o novo código LDPC com o comprimento de código N de 17.280 bits, uma tabela de valor inicial da matriz de verificação de paridade do novo código LDPC é armazenada na unidade de armazenamento 602 do codificador LDPC 115 (figura 8).

[00373] A figura 30 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade (do método tipo A) que representa a matriz de verificação de paridade H do código tipo A (a seguir, também referido como o código tipo A com r = 2/16) como um novo código LDPC com o comprimento de código N de 17.280 bits e a taxa de codificação r de 2/16.

[00374] A figura 31 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade que representa a matriz de verificação de paridade H do código tipo A (a seguir, também

66 / 126 referido como o código tipo A com r = 3/16) como um novo código LDPC com o comprimento de código N de 17.280 bits e a taxa de codificação r de 3/16.

[00375] A figura 32 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade que representa a matriz de verificação de paridade H do código tipo A (a seguir, também referido como o código tipo A com r = 4/16) como um novo código LDPC com o comprimento de código N de 17.280 bits e a taxa de codificação r de 4/16.

[00376] A figura 33 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade que representa a matriz de verificação de paridade H do código tipo A (a seguir, também referido como o código tipo A com r = 5/16) como um novo código LDPC com o comprimento de código N de 17.280 bits e a taxa de codificação r de 5/16.

[00377] A figura 34 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade que representa a matriz de verificação de paridade H do código tipo A (a seguir, também referido como o código tipo A com r = 6/16) como um novo código LDPC com o comprimento de código N de 17.280 bits e a taxa de codificação r de 6/16.

[00378] A figura 35 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade que representa a matriz de verificação de paridade H do código tipo A (a seguir, também referido como o código tipo A com r = 7/16) como um novo código LDPC com o comprimento de código N de 17.280 bits e a taxa de codificação r de 7/16.

[00379] A figura 36 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade (do método tipo B)

67 / 126 que representa a matriz de verificação de paridade H do código tipo B (a seguir, também referido como o código tipo B com r = 7/16) como um novo código LDPC com o comprimento de código N de 17.280 bits e a taxa de codificação r de 7/16.

[00380] A figura 37 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade que representa a matriz de verificação de paridade H do código tipo B (a seguir, também referido como o código tipo B com r = 8/16) como um novo código LDPC com o comprimento de código N de 17.280 bits e a taxa de codificação r de 8/16.

[00381] A figura 38 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade que representa a matriz de verificação de paridade H do código tipo B (a seguir, também referido como o código tipo B com r = 9/16) como um novo código LDPC com o comprimento de código N de 17.280 bits e a taxa de codificação r de 9/16.

[00382] A figura 39 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade que representa a matriz de verificação de paridade H do código tipo B (a seguir, também referido como o código tipo B com r = 10/16) como um novo código LDPC com o comprimento de código N de 17.280 bits e a taxa de codificação r de 10/16.

[00383] A figura 40 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade que representa a matriz de verificação de paridade H do código tipo B (a seguir, também referido como o código tipo B com r = 11/16) como um novo código LDPC com o comprimento de código N de 17.280 bits e a taxa de codificação r de 11/16.

[00384] A figura 41 é um diagrama que ilustra um exemplo de uma

68 / 126 tabela de valor inicial da matriz de verificação de paridade que representa a matriz de verificação de paridade H do código tipo B (a seguir, também referido como o código tipo B com r = 12/16) como um novo código LDPC com o comprimento de código N de 17.280 bits e a taxa de codificação r de 12/16.

[00385] A figura 42 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade que representa a matriz de verificação de paridade H do código tipo B (a seguir, também referido como o código tipo B com r = 13/16) como um novo código LDPC com o comprimento de código N de 17.280 bits e a taxa de codificação r de 13/16.

[00386] A figura 43 é um diagrama que ilustra um exemplo de uma tabela de valor inicial da matriz de verificação de paridade que representa a matriz de verificação de paridade H do código tipo B (a seguir, também referido como o código tipo B com r = 14/16) como um novo código LDPC com o comprimento de código N de 17.280 bits e a taxa de codificação r de 14/16.

[00387] O novo código LDPC é um código LDPC com alto desempenho.

[00388] Aqui, o código LDPC com alto desempenho é um código LDPC obtido a partir de uma matriz de verificação de paridade H apropriada.

[00389] A matriz de verificação de paridade apropriada H é, por exemplo, uma matriz de verificação de paridade que satisfaz uma condição predeterminada que torna uma taxa de erro de bit (BER) (e uma taxa de erro de quadro (FER)) menor quando o código LDPC obtido a partir da matriz de verificação de paridade H for transmitido em baixas Es/N0 ou Eb/No (razão de potência de sinal por potência de ruído por bit).

[00390] A matriz de verificação de paridade apropriada H pode ser obtida, por exemplo, pela realização de uma simulação para medir as BERs de

69 / 126 quando os códigos LDPC obtidos a partir de várias matrizes de verificação de paridade que satisfazem a condição predeterminada forem transmitidos em baixa Es/No.

[00391] Os exemplos da condição predeterminada a ser satisfeita pela matriz de verificação de paridade apropriada H incluem um bom resultado da análise obtido por uma método de análise do desempenho do código chamado de evolução de densidade, ausência de um laço dos elementos de 1, chamado ciclo 4 e semelhantes.

[00392] Aqui, é conhecido que o desempenho de decodificação do código LDPC é degradado se os elementos de 1 forem densamente empacotados na matriz de informação HA como no ciclo 4 e, portanto, a ausência do ciclo 4 é desejável na matriz de verificação de paridade H.

[00393] Na matriz de verificação de paridade H, um mínimo valor do comprimento de um laço (comprimento do laço) configurado pelos elementos de 1 é chamado de perímetro. A ausência do ciclo 4 significa que o perímetro é maior do que 4.

[00394] Note que a condição predeterminada a ser satisfeita pela matriz de verificação de paridade apropriada H pode ser apropriadamente determinada a partir dos pontos de vista de melhoria do desempenho de decodificação do código LDPC, facilitação (simplificação) do processamento de decodificação para o código LDPC e semelhantes.

[00395] As figuras 44 e 45 são diagramas para descrever a evolução de densidade pela qual um resultado da análise como a condição predeterminada a ser satisfeita pela matriz de verificação de paridade apropriada H pode ser obtido.

[00396] A evolução de densidade é um método de análise de código de cálculo de um valor esperado de uma probabilidade de erro para a íntegra do código LDPC (conjunto) com o comprimento de código N de ∞ distinguido por uma sequência de grau a ser descrita a seguir.

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[00397] Por exemplo, durante o aumento de uma variância de ruído a partir de 0 em um canal AWGN, o valor esperado da probabilidade de erro de um conjunto é inicialmente 0, mas o valor esperado torna-se não 0 quando a variância do se ruído tornar um certo limite ou maior.

[00398] De acordo com a evolução de densidade, pode ser determinado se o desempenho do conjunto é bom ou ruim (adequação da matriz de verificação de paridade) pela comparação do limite da variância de ruído (a seguir, também referido como limite de desempenho) no qual o valor esperado da probabilidade de erro torna-se não 0.

[00399] Note que, para um código LDPC específico, um conjunto ao qual o código LDPC pertence é determinado, e a evolução de densidade é realizada para o conjunto, de acordo com o que, o desempenho grosseiro do código LDPC pode ser previsto.

[00400] Portanto, se um conjunto com alto desempenho for verificado, o código LDPC com alto desempenho pode ser verificado a partir dos códigos LDPC que pertencem ao conjunto.

[00401] Aqui, a supradescrita sequência de grau indica em qual razão os nós variáveis e os nós de verificação que têm pesos de respectivos valores existem em relação ao comprimento de código N do código LDPC.

[00402] Por exemplo, um código LDPC (3, 6) regular com a taxa de codificação de 1/2 pertence a um conjunto distinguido por uma sequência de grau que indica que os pesos (pesos de coluna) de todos os nós variáveis são 3 e os pesos (pesos de fileira) de todos os nós de verificação são 6.

[00403] A figura 44 ilustra um gráfico de Tanner de um conjunto como este.

[00404] No gráfico de Tanner na figura 44, N nós variáveis ilustrados pelos círculos (o) na figura 44 existem, o número N sendo igual ao comprimento de código N, e N/2 nós de verificação ilustrados pelos quadrados (□) na figura 44 existem, o número N/2 sendo igual a um valor de

71 / 126 multiplicação obtido pela multiplicação do comprimento de código N pela taxa de codificação de 1/2.

[00405] Três bordas com um peso de coluna igual são conectadas em cada nó variável. Portanto, há um total de 3N bordas conectadas nos N nós variáveis.

[00406] Além do mais, seis bordas com um peso de fileira igual são conectadas em cada nó de verificação. Portanto, há um total de 3N bordas conectadas nos N/2 nós de verificação.

[00407] Além do mais, no gráfico de Tanner na figura 44, há um intercalador.

[00408] O intercalador rearranja aleatoriamente as 3N bordas conectadas nos N nós variáveis e conecta cada borda depois do rearranjo em qualquer uma das 3N bordas conectadas nos N/2 nós de verificação.

[00409] O número de padrões para rearranjar as 3N bordas conectadas nos N nós variáveis no intercalador é (3N)! (= (3N) x (3N - 1) x ... x 1). Portanto, o conjunto distinguido pela sequência de grau que indica que os pesos de todos os nós variáveis são 3 e os pesos de todos os nós de verificação são 6 é um conjunto de (3N)! códigos LDPC.

[00410] Na simulação para verificar o código LDPC com alto desempenho (matriz de verificação de paridade apropriada), um conjunto tipo multibordas foi usado na evolução de densidade.

[00411] No conjunto tipo multibordas, o intercalador que as bordas conectadas nos nós variáveis e as bordas conectadas nos nós de verificação atravessam é dividido em múltiplas bordas, de acordo com o que, a caracterização do conjunto é mais estritamente realizada.

[00412] A figura 45 ilustra um exemplo de um gráfico de Tanner de um conjunto tipo multibordas.

[00413] No gráfico de Tanner na figura 45, há dois intercaladores: um primeiro intercalador e um segundo intercalador.

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[00414] Além do mais, no gráfico de Tanner na figura 45, v1 nós variáveis, cada qual com uma borda conectada no primeiro intercalador e 0 borda conectada no segundo intercalador, v2 nós variáveis, cada qual com uma borda conectada no primeiro intercalador e duas bordas conectadas no segundo intercalador, e v3 nós variáveis, cada qual com 0 borda conectada no primeiro intercalador e duas bordas conectadas no segundo intercalador existem.

[00415] Além do mais, no gráfico de Tanner na figura 45, c1 nós de verificação, cada qual com duas bordas conectadas no primeiro intercalador e 0 borda conectada no segundo intercalador, c2 nós de verificação, cada qual com duas bordas conectadas no primeiro intercalador e duas bordas conectadas no segundo intercalador, e c3 nós de verificação, cada qual com 0 borda conectada no primeiro intercalador e três bordas conectadas no segundo intercalador existem.

[00416] Aqui, a evolução de densidade e sua implementação são descritas, por exemplo, em “On the Design of Low-Density Parity-Check Codes within 0.0045 dB of the Shannon Limit”, S. Y. Chung, G. D. Forney, T. J. Richardson, R. Urbanke, IEEE Communications Leggers, VOL. 5, NO. 2, Feb 2001.

[00417] Na simulação para verificar (a matriz de verificação de paridade do) o novo código LDPC, um conjunto no qual o limite de desempenho que é Eb/N0 (razão de potência de sinal por potência de ruído por bit) em que a BER começa a cair (começa a ficar pequena) torna-se um valor predeterminado ou menor foi verificado pela evolução de densidade tipo multibordas, e o código LDPC que torna a BER em um caso de uso de uma ou mais modulações de quadratura, tal como QPSK, pequena foi selecionado a partir dos códigos LDPC que pertencem ao conjunto como o código LDPC com alto desempenho.

[00418] O (a tabela de valor inicial da matriz de verificação de

73 / 126 paridade que representa a matriz de verificação de paridade do) novo código LDPC foi obtido pela simulação exposta.

[00419] Portanto, de acordo com o novo código LDPC, a qualidade de comunicação favorável pode ser garantida na transmissão de dados.

[00420] A figura 46 é um diagrama para descrever os pesos de coluna da matriz de verificação de paridade H do código tipo A como o novo código LDPC.

[00421] Em relação à matriz de verificação de paridade H do código tipo A, da forma ilustrada na figura 46, o peso de coluna das K1 colunas a partir da 1ª coluna da matriz A e da matriz C é representado como X1, o peso de coluna das seguintes K2 colunas da matriz A e da matriz C é representado como X2, o peso de coluna das seguintes K3 colunas da matriz A e da matriz C é representado como X3, e o peso de coluna das seguintes M1 colunas da matriz C é representado como XM1.

[00422] Note que K1 + K2 + K3 é igual ao comprimento da informação K, e M1 + M2 é igual ao comprimento da paridade M. Portanto, K1 + K2 + K3 + M1 + M2 é igual ao comprimento de código N = 17.280 bits.

[00423] Além do mais, em relação à matriz de verificação de paridade H do código tipo A, o peso de coluna de M1 - 1 colunas a partir da 1ª coluna da matriz B é 2, e o peso de coluna da M1-ésima coluna (última coluna) da matriz B é 1. Além do mais, o peso de coluna da matriz D é 1 e o peso de coluna da matriz Z é 0.

[00424] A figura 47 é um diagrama que ilustra os parâmetros das matrizes de verificação de paridade H dos códigos tipo A (representados pelas tabelas de valor inicial da matriz de verificação de paridade) nas figuras 30 a

35.

[00425] K, X1, K1, X2, K2, X3, K3, XM1, M1, e M2 como os parâmetros das matrizes de verificação de paridade H dos códigos tipo A de r = 2/16, 3/16, 4/16, 5/16, 6/16, e 7/16 são da forma ilustrada na figura 47.

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[00426] Os parâmetros X1, K1, X2, K2, X3, K3, XM1, M1 (ou M2) são definidos para melhorar adicionalmente o desempenho (por exemplo, a taxa de erro ou semelhantes) dos códigos LDPC.

[00427] A figura 48 é um diagrama para descrever os pesos de coluna da matriz de verificação de paridade H do código tipo B como o novo código LDPC.

[00428] Em relação à matriz de verificação de paridade H do código tipo B, da forma ilustrada na figura 48, o peso de coluna de KX1 colunas a partir da 1ª coluna é representado como X1, o peso de coluna das seguintes KX2 colunas é representado como X2, o peso de coluna das KX3 colunas é representado como X3, o peso de coluna das seguintes KX4 colunas é representado como X4, e o peso de coluna das seguintes KY1 colunas é representado como Y1.

[00429] Note que KX1 + KX2 + KX3 + KX4 + KY1 é igual ao comprimento da informação K, e KX1 + KX2 + KX3 + KX4 + KY1 + M é igual ao comprimento de código N = 17.280 bits.

[00430] Além do mais, em relação à matriz de verificação de paridade H do código tipo B, o peso de coluna de M - 1 colunas, excluindo a última uma coluna, das últimas M colunas, é 2, e o peso de coluna da última uma coluna é 1.

[00431] A figura 49 é um diagrama que ilustra os parâmetros das matrizes de verificação de paridade H dos códigos tipo B (representados pelas tabelas de valor inicial da matriz de verificação de paridade) nas figuras 36 a

43.

[00432] K, X1, KX1, X2, KX2, X3, KX3, X4, KX4, Y1, KY1, e M como os parâmetros das matrizes de verificação de paridade H dos códigos tipo B de r = 7/16, 8/16, 9/16, 10/16, 11/16, 12/16, 13/16, e 14/16 são da forma ilustrada na figura 49.

[00433] Os parâmetros X1, KX1, X2, KX2, X3, KX3, X4, KX4, Y1, e

75 / 126 KY1 são definidos para melhorar adicionalmente o desempenho dos códigos LDPC.

[00434] De acordo com o novo código LDPC, BER/FER favorável é realizada, e uma capacidade (capacidade do caminho de comunicação) próxima do limite de Shannon é realizada. <Constelação>

[00435] As figuras 50 a 74 são os diagramas que ilustram os exemplos de constelações adaptáveis no sistema de transmissão na figura 7.

[00436] No sistema de transmissão na figura 7, por exemplo, uma constelação a ser usada em MODCOD, que é uma combinação de um método de modulação (MODulação) e do código LDPC (CÓDigo), pode ser definida para o MODCOD.

[00437] Uma ou mais constelações podem ser definidas para um MODCOD.

[00438] Como a constelação, há uma constelação uniforme (UC) na qual o arranjo de pontos de sinal é uniforme e uma constelação não uniforme (NUC) na qual o arranjo de pontos de sinal não é uniforme.

[00439] Além do mais, como a NUC, há uma constelação chamada de constelação não uniforme unidimensional (M2-QAM) (1D-NUC), uma constelação chamada de constelação não uniforme bidimensional (QQAM) (2D-NUC) e semelhantes, por exemplo.

[00440] No geral, a BER é adicionalmente melhorada na 1D-NUC em relação à UC e, além do mais, a BER é adicionalmente melhorada na 2D- NUC em relação à 1D-NUC.

[00441] A constelação com o método de modulação de QPSK é a UC. Por exemplo, a UC ou a 2D-NUC podem ser adotadas como uma constelação para o método de modulação de 16QAM, 64QAM, 256QAM, ou semelhantes. Por exemplo, a UC ou a 1D-NUC podem ser adotadas como uma constelação para o método de modulação de 1024QAM, 4096QAM, ou semelhantes.

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[00442] No sistema de transmissão na figura 7, por exemplo, as constelações definidas em ATSC 3.0, DVB-C.2, ou semelhantes, e várias outras constelações que melhoram a taxa de erro podem ser usadas.

[00443] Em outras palavras, no caso em que o método de modulação for QPSK, por exemplo, a mesma UC pode ser usada para as taxas de codificação r dos códigos LDPC.

[00444] Além do mais, no caso em que o método de modulação for 16QAM, 64QAM, ou 256QAM, por exemplo, a mesma UC pode ser usada para as taxas de codificação r dos códigos LDPC. Além do mais, no caso em que o método de modulação for 16QAM, 64QAM, ou 256QAM, por exemplo, diferentes 2D-NUCs podem ser usadas para as taxas de codificação r dos códigos LDPC, respectivamente.

[00445] Além do mais, no caso em que o método de modulação for 1024QAM, ou 4096QAM, por exemplo, a mesma UC pode ser usada para cada taxa de codificação r do código LDPC. Além do mais, no caso em que o método de modulação for 1024QAM, ou 4096QAM, por exemplo, diferentes 1D-NUCs podem ser usadas para as taxas de codificação r dos códigos LDPC, respectivamente.

[00446] Aqui, a UC de QPSK também é descrita como QPSK-UC, e a UC de 2mQAM também é descrita como 2mQAM-UC. Além do mais, a 1D- NUC e a 2D-NUC de 2mQAM também são descritas como 2mQAM-1D-NUC e 2mQAM-2D-NUC, respectivamente.

[00447] A seguir, algumas das constelações definidas em ATSC 3.0 serão descritas.

[00448] A figura 50 é um diagrama que ilustra as coordenadas dos pontos de sinal QPSK-UC usados para todas as taxas de codificação dos códigos LDPC definidas em ATSC 3.0 no caso em que o método de modulação for QPSK.

[00449] Na figura 50, “célula de Dados de Entrada y” indica um

77 / 126 símbolo de 2 bits a ser mapeado para QPSK-UC, e “ponto de Constelação zs” indica uma coordenada de um ponto de sinal zs. Note que um índice s do ponto de sinal zs (um índice q de um ponto de sinal zq, da forma descrita a seguir, é similar) indica tempo discreto de símbolos (intervalo de tempo entre um símbolo e um próximo símbolo).

[00450] Na figura 50, a coordenada do ponto de sinal zs é expressada na forma de um número complexo, e j representa uma unidade imaginária (√(- 1)).

[00451] A figura 51 é um diagrama que ilustra as coordenadas de pontos de sinal de 16QAM-2D-NUC usadas para as taxas de codificação r (CR) = 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12, 15, e 13/15 dos códigos LDPC definidos em ATSC 3.0 no caso em que o método de modulação for 16QAM.

[00452] Na figura 51, a coordenada do ponto de sinal zs é expressada na forma de um número complexo, e j representa uma unidade imaginária, similarmente à figura 50.

[00453] Na figura 51, w#k representa uma coordenada de um ponto de sinal no primeiro quadrante da constelação.

[00454] Na 2D-NUC, um ponto de sinal no segundo quadrante da constelação é arranjado em uma posição obtida pelo movimento simétrico de um ponto de sinal no primeiro quadrante em relação a um eixo geométrico Q, e um ponto de sinal no terceiro quadrante da constelação é arranjado em uma posição obtida pelo movimento simétrico de um ponto de sinal no primeiro quadrante em relação à origem. Então, um ponto de sinal no quarto quadrante da constelação é arranjado em uma posição obtida pelo movimento simétrico de um ponto de sinal no primeiro quadrante em relação a um eixo geométrico I.

[00455] Aqui, no caso em que o método de modulação for 2mQAM, m bits são considerados como um símbolo, e o um símbolo é mapeado para um

78 / 126 ponto de sinal correspondente ao símbolo.

[00456] O símbolo de m bits pode ser expressado, por exemplo, por um valor integral de 0 a 2m - 1. Agora, os símbolos y(0), y(1), ..., y(2m - 1) expressados por valores integrais de 0 a 2m - 1 podem ser classificados em quatro grupos de símbolos y(0) a y(b - 1), y(b) a y(2b - 1), y(2b) a y(3b - 1), e y(3b) a y(4b - 1), em que b = 2m/4.

[00457] Na figura 51, o sufixo k de w#k toma um valor integral em uma faixa de 0 a b - 1, e w#k representa uma coordenada de um ponto de sinal correspondente a um símbolo y(k) em uma faixa de símbolos y(0) a y(b - 1).

[00458] Então, uma coordenada de um ponto de sinal correspondente a um símbolo y(k + b) em uma faixa de símbolos y(b) a y(2b - 1) é representada como -conj(w#k), e uma coordenada de um ponto de sinal correspondente a um símbolo y(k + 2b) em uma faixa de símbolos y(2b) a y(3b - 1) é representada como conj(w#k). Além do mais, uma coordenada de um ponto de sinal correspondente a um símbolo y(k + 3b) em uma faixa de símbolos y(3b) a y(4b - 1) é representada por -w#k.

[00459] Aqui, conj(w#k) representa um conjugado complexo de w#k.

[00460] Por exemplo, em um caso em que o método de modulação for 16QAM, símbolos y(0), y(1), ..., e y(15) de m = 4 bits são classificados em quatro grupos de símbolos y(0) a y(3), y(4) a y(7), y(8) a y(11), e y(12) a y(15), em que b = 24/4 = 4.

[00461] Então, por exemplo, o símbolo y(12), dos símbolos y(0) a y(15), é um símbolo y(k + 3b) = y(0 + 3 x 4) na faixa de símbolos y(3b) a y(4b - 1)) e k = 0 e, portanto, a coordenada do ponto de sinal correspondente ao símbolo y(12) é -w#k = -w0.

[00462] Agora, w0 em um caso em que o método de modulação for 16QAM e a taxa de codificação r for 9/15 é 0,2386 + j0,5296 de acordo com a figura 51, em que a taxa de codificação r (CR) do código LDPC é, por exemplo, 9/15. Portanto, a coordenada -w0 do ponto de sinal correspondente

79 / 126 ao símbolo y(12) é -(0,2386 + j0,5296).

[00463] A figura 52 é um diagrama que ilustra os exemplos das coordenadas dos pontos de sinal de 1024QAM-1D-NUC usadas para as taxas de codificação r (CR) = 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12, 15, e 13/15 dos códigos LDPC definidos em ATSC 3.0 no caso em que o método de modulação for 1024QAM.

[00464] Na figura 52, u#k representa uma parte real Re(zs) e uma parte imaginária Im(zs) do número complexo como a coordenada do ponto de sinal zs de 1D-NUC, e é um componente de um vetor u = (u0, u1, ..., u#V-1) chamado de vetor de posição. O número V dos componentes u#k do vetor de posição u é dado por uma expressão V = (2m)/2.

[00465] A figura 53 é um diagrama que ilustra um relacionamento entre o símbolo y de 1024QAM e o (o componente u#k do) vetor de posição u.

[00466] Agora, considera-se que o símbolo y de 10 bits de 1024QAM é expressado como, a partir do bit principal (bit mais significativo), y0,s, y1,s, y2,s, y3,s, y4,s, y5,s, y6,s, y7,s, y8,s, e y9,s.

[00467] A na figura 53 ilustra uma correspondência entre os 5 bits de número par y1,s, y3,s, y5,s, y7,s, y9,s do símbolo y, e u#k que representa a parte real Re(zs) do (da coordenada do) ponto de sinal zs correspondente ao símbolo y.

[00468] B na figura 53 ilustra uma correspondência entre os 5 bits de número ímpar y0,s, y2,s, y4,s, y6,s, y8,s do símbolo y, e u#k que representa a parte imaginária Im(zs) do ponto de sinal zs correspondente ao símbolo y.

[00469] Em um caso em que o símbolo y de 10 bits = (y0,s, y1,s, y2,s, y3,s, y4,s, y5,s, y6,s, y7,s, y8,s, y9,s) de 1024QAM for (0,0,1,0,0,1,1,1,0,0), por exemplo, os 5 bits de número ímpar (y0,s, y2,s, y4,s, y6,s, y8,s) são (0, 1, 0, 1, 0) e os 5 bits de número par (y1,s, y3,s, y5,s, y7,s, y9,s) são (0, 0, 1, 1, 0).

[00470] Em A na figura 53, os 5 bits de número par (0, 0, 1, 1, 0) são

80 / 126 associados com u11 e, portanto, a parte real Re(zs) do ponto de sinal zs correspondente ao símbolo y = (0, 0, 1, 0, 0, 1, 1, 1, 0, 0) é u11.

[00471] Em B na figura 53, os 5 bits de número ímpar (0, 1, 0, 1, 0) são associados com u3 e, portanto, a parte imaginária Im(zs) do ponto de sinal zs correspondente ao símbolo y = (0, 0, 1, 0, 0, 1, 1, 1, 0, 0) é u3.

[00472] Neste particular, quando a taxa de codificação r do código LDPC for 6/15, por exemplo, u3 é 0,1295 e u11 é 0,7196, de acordo com a figura 52, em relação à 1D-NUC usada em um caso em que o método de modulação for 1024QAM e a taxa de codificação r (CR) do código LDPC = 6/15.

[00473] Portanto, a parte real Re(zs) do ponto de sinal zs correspondente ao símbolo y = (0, 0, 1, 0, 0, 1, 1, 1, 0, 0) é u11 = 0,7196 e a parte imaginária Im(zs) é u3 = 0,1295. Em decorrência disto, a coordenada do ponto de sinal zs correspondente ao símbolo y = (0, 0, 1, 0, 0, 1, 1, 1, 0, 0) é expressada por 0,7196 + j0,1295.

[00474] Note que os pontos de sinal da 1D-NUC são arranjados em uma treliça em uma linha reta paralela ao eixo geométrico I e uma linha reta paralela ao eixo geométrico Q na constelação. Entretanto, o intervalo entre os pontos de sinal não é constante. Além do mais, a potência média dos pontos de sinal na constelação pode ser normalizada na transmissão dos (dados mapeados para os) pontos de sinal. A normalização pode ser realizada, quando a raiz quadrada média dos valores absolutos de todos os (as coordenadas dos) pontos de sinal na constelação for Pave, pela multiplicação de cada ponto de sinal zs na constelação por uma recíproca 1/(√Pave) da raiz quadrada √Pave do valor da raiz quadrada média Pave.

[00475] O sistema de transmissão na figura 7 pode usar a constelação definida em ATSC 3.0, como exposto.

[00476] As figuras 54 a 65 ilustram as coordenadas dos pontos de sinal das UCs definidas em DVB-C.2.

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[00477] Em outras palavras, a figura 54 é um diagrama que ilustra uma parte real Re(zq) de uma coordenada zq de um ponto de sinal de QPSK-UC (UC em QPSK) definida em DVB-C.2. A figura 55 é um diagrama que ilustra uma parte imaginária Im(zq) de uma coordenada zq de um ponto de sinal de QPSK-UC a em DVB-C.2.

[00478] A figura 56 é um diagrama que ilustra uma parte real Re(zq) de uma coordenada zq de um ponto de sinal de 16QAM-UC (UC de 16QAM) definida em DVB-C.2. A figura 57 é um diagrama que ilustra uma parte imaginária Im(zq) de uma coordenada zq de um ponto de sinal de 16QAM-UC definida em DVB-C.2.

[00479] A figura 58 é um diagrama que ilustra uma parte real Re(zq) de uma coordenada zq de um ponto de sinal de 64QAM-UC (UC de 64QAM) definida em DVB-C.2. A figura 59 é um diagrama que ilustra uma parte imaginária Im(zq) de uma coordenada zq de um ponto de sinal de 64QAM-UC definida em DVB-C.2.

[00480] A figura 60 é um diagrama que ilustra uma parte real Re(zq) de uma coordenada zq de um ponto de sinal de 256QAM-UC (UC de 256QAM) definida em DVB-C.2. A figura 61 é um diagrama que ilustra uma parte imaginária Im(zq) de uma coordenada zq de um ponto de sinal de 256QAM- UC definida em DVB-C.2.

[00481] A figura 62 é um diagrama que ilustra uma parte real Re(zq) de uma coordenada zq de um ponto de sinal de 1024QAM-UC (UC de 1024QAM) definida em DVB-C.2. A figura 63 é um diagrama que ilustra uma parte imaginária Im(zq) de uma coordenada zq de um ponto de sinal de 1024QAM-UC definida em DVB-C.2.

[00482] A figura 64 é um diagrama que ilustra uma parte real Re(zq) de uma coordenada zq de um ponto de sinal de 4096QAM-UC (UC de 4096QAM) definida em DVB-C.2. A figura 65 é um diagrama que ilustra uma parte imaginária Im(zq) de uma coordenada zq de um ponto de sinal de

82 / 126 4096QAM-UC definida em DVB-C.2.

[00483] Note que, nas figuras 54 a 65, yi,q representa o (i + 1)-ésimo bit a partir do cabeçalho do símbolo de m bits (por exemplo, um símbolo de 2 bits em QPSK) de 2mQAM. Além do mais, a potência média dos pontos de sinal na constelação pode ser normalizada na transmissão dos (dados mapeados para os) pontos de sinal de UC. A normalização pode ser realizada, quando a raiz quadrada média dos valores absolutos de todos os (as coordenadas dos) pontos de sinal na constelação for Pave, pela multiplicação de cada ponto de sinal zq na constelação por uma recíproca 1/(√Pave) da raiz quadrada √Pave do valor da raiz quadrada média Pave.

[00484] No sistema de transmissão na figura 7, a UC definida em DVB-C.2, da forma supradescrita, pode ser usada.

[00485] Em outras palavras, as UCs ilustradas nas figuras 54 a 65 podem ser usadas para os novos códigos LDPC (correspondentes às tabelas de valor inicial da matriz de verificação de paridade) com o comprimento de código N de 17.280 bits e as taxas de codificação r de 2/16, 3/16, 4/16, 5/16, 6/16, 7/16, 8/16, 9/16, 10/16, 11/16, 12/16, 13/16, e 14/16 nas figuras 30 a 43.

[00486] As figuras 66 a 74 são diagramas que ilustram os exemplos das coordenadas dos pontos de sinal de NUC, que podem ser usadas para os novos códigos LDPC com o comprimento de código N de 17.280 bits e as taxas de codificação r de 2/16, 3/16, 4/16, 5/16, 6/16, 7/16, 8/16, 9/16, 10/16, 11/16, 12/16, 13/16, e 14/16 nas figuras 30 a 43.

[00487] Isto é, a figura 66 é um diagrama que ilustra os exemplos de uma coordenada de um ponto de sinal de 16QAM-2D-NUC que pode ser usada para o novo código LDPC.

[00488] A figura 67 é um diagrama que ilustra os exemplos de uma coordenada de um ponto de sinal de 64QAM-2D-NUC que pode ser usada para o novo código LDPC.

[00489] As figuras 68 e 69 são os diagramas que ilustram os exemplos

83 / 126 de uma coordenada de um ponto de sinal de 256QAM-2D-NUC que pode ser usada para o novo código LDPC.

[00490] Note que a figura 69 é um diagrama que segue a figura 68.

[00491] Nas figuras 66 a 69, a coordenada do ponto de sinal zs é expressada na forma de um número complexo, e j representa uma unidade imaginária, similarmente à figura 51.

[00492] Nas figuras 66 a 69, w#k representa uma coordenada de um ponto de sinal no primeiro quadrante da constelação, similarmente à figura

51.

[00493] Aqui, da forma descrita na figura 51, quando o símbolo de m bits puder ser expressado, por exemplo, por um valor integral de 0 a 2m - 1 e b = 2m/4, os símbolos y(0), y(1), ..., y(2m - 1) expressados por valores integrais de 0 a 2m - 1 podem ser classificados em quatro grupos de símbolos y(0) a y(b - 1), y(b) a y(2b - 1), y(2b) a y(3b - 1), e y(3b) a y(4b - 1).

[00494] Nas figuras 66 a 69, o sufixo k de w#k toma um valor integral na faixa de 0 a b - 1, e w#k representa uma coordenada de um ponto de sinal correspondente ao símbolo y(k) na faixa de símbolos y(0) a y(b - 1), similarmente à figura 51.

[00495] Além do mais, nas figuras 66 a 69, uma coordenada de um ponto de sinal correspondente ao símbolo y(k + 3b) na faixa de símbolos y(3b) a y(4b - 1) é representada por -w#k, similarmente à figura 51.

[00496] Note que, na figura 51, uma coordenada de um ponto de sinal correspondente ao símbolo y(k + b) na faixa de símbolos y(b) a y(2b - 1) é representada como -conj(w#k), e uma coordenada de um ponto de sinal correspondente ao símbolo y(k + 2b) na faixa de símbolos y(2b) a y(3b - 1) é representada como conj(w#k). Entretanto, o sinal de conj é invertido nas figuras 66 a 69.

[00497] Em outras palavras, nas figuras 66 a 69, uma coordenada de um ponto de sinal correspondente ao símbolo y(k + b) na faixa de símbolos

84 / 126 y(b) a y(2b - 1) é representada como conj(w#k), e uma coordenada de um ponto de sinal correspondente ao símbolo y(k + 2b) na faixa de símbolos y(2b) a y(3b - 1) é representada como -conj(w#k).

[00498] A figura 70 é um diagrama que ilustra os exemplos de uma coordenada de um ponto de sinal de 1024QAM-1D-NUC que pode ser usada para o novo código LDPC.

[00499] Em outras palavras, a figura 70 é um diagrama que ilustra um relacionamento entre a parte real Re(zs) e a parte imaginária Im(zs) do número complexo como a coordenada do ponto de sinal zs de 1024QAM-1D-NUC e o (componente u#k do) vetor de posição u.

[00500] A figura 71 é um diagrama que ilustra o relacionamento entre o símbolo y de 1024QAM e o (o componente u#k do) vetor de posição u na figura 70.

[00501] Em outras palavras, agora, considera-se que o símbolo y de 10 bits de 1024QAM é expressado como, a partir do bit principal (bit mais significativo), y0,s, y1,s, y2,s, y3,s, y4,s, y5,s, y6,s, y7,s, y8,s, e y9,s.

[00502] A na figura 71 ilustra uma correspondência entre os 5 bits de número ímpar y0,s, y2,s, y4,s, y6,s, y8,s a partir do (o cabeçalho do) símbolo y de 10 bits, e o vetor de posição u#k que representa a parte real Re(zs) do (a coordenada do) ponto de sinal zs correspondente ao símbolo y.

[00503] B na figura 71 ilustra uma correspondência entre os 5 bits de número par y1,s, y3,s, y5,s, y7,s, y9,s do símbolo y de 10 bits, e o vetor de posição u#k que representa a parte imaginária Im(zs) do ponto de sinal zs correspondente ao símbolo y.

[00504] Já que a maneira de obter a coordenada do ponto de sinal zs de quando o símbolo y de 10 bits de 1024QAM for mapeado para o ponto de sinal zs de 1024QAM-1D-NUC definido nas figuras 70 e 71 é similar ao caso descrito nas figuras 52 e 53, a descrição é omitida.

[00505] A figura 72 é um diagrama que ilustra os exemplos de uma

85 / 126 coordenada de um ponto de sinal de 4096QAM-1D-NUC que pode ser usada para o novo código LDPC.

[00506] Em outras palavras, a figura 72 é um diagrama que ilustra um relacionamento entre a parte real Re(zs) e a parte imaginária Im(zs) do número complexo como a coordenada do ponto de sinal zs de 4096QAM-1D-NUC e o vetor de posição u (u#k).

[00507] As figuras 73 e 74 são os diagramas que ilustram o relacionamento entre o símbolo y de 4096QAM e o (o componente u#k do) vetor de posição u na figura 72.

[00508] Em outras palavras, agora, considera-se que o símbolo y de 12 bits de 4096QAM é expressado como, a partir do bit principal (bit mais significativo), y0,s, y1,s, y2,s, y3,s, y4,s, y5,s, y6,s, y7,s, y8,s, y9,s, y10,s, e y11,s.

[00509] A figura 73 ilustra uma correspondência entre os 6 bits de número ímpar y0,s, y2,s, y4,s, y6,s, y8,s, y10,s do símbolo y de 12 bits, e o vetor de posição u#k que representa a parte real Re(zs) do ponto de sinal zs correspondente ao símbolo y.

[00510] A figura 74 ilustra uma correspondência entre os 6 bits de número par y1,s, y3,s, y5,s, y7,s, y9,s, y11,s do símbolo y de 12 bits, e o vetor de posição u#k que representa a parte imaginária Im(zs) do ponto de sinal zs correspondente ao símbolo y.

[00511] Já que a maneira de obter a coordenada do ponto de sinal zs de quando o símbolo y de 12 bits de 4096QAM for mapeado para o ponto de sinal zs de 4096QAM-1D-NUC definido nas figuras 72 a 74 é similar ao caso descrito nas figuras 52 e 53, a descrição é omitida.

[00512] Note que a potência média dos pontos de sinal na constelação pode ser normalizada na transmissão dos (dados mapeados para os) pontos de sinal das NUCs nas figuras 66 a 74. A normalização pode ser realizada, quando a raiz quadrada média dos valores absolutos de todos os (as coordenadas dos) pontos de sinal na constelação for Pave, pela multiplicação

86 / 126 de cada ponto de sinal zs na constelação por uma recíproca 1/(√Pave) da raiz quadrada √Pave do valor da raiz quadrada média Pave. Além do mais, na figura 53 supradescrita, os bits de número ímpar do símbolo y são associados com o vetor de posição u#k que representa a parte imaginária Im(zs) do ponto de sinal zs e os bits de número par do símbolo y são associados com o vetor de posição u#k que representa a parte real Re(zs) do ponto de sinal zs. Na figura 71, e nas figuras 73 e 74, inversamente, os bits de número ímpar do símbolo y são associados com o vetor de posição u#k que representa a parte real Re(zs) do ponto de sinal zs e os bits de número par do símbolo y são associados com o vetor de posição u#k que representa a parte imaginária Im(zs) do ponto de sinal zs. <Intercalador de Bloco 25>

[00513] A figura 75 é um diagrama para descrever a intercalação de bloco realizada pelo intercalador de bloco 25 na figura 9.

[00514] A intercalação de bloco é realizada pela divisão do código LDPC de uma palavra código em uma parte chamada de parte 1 e uma parte chamada de parte 2 a partir do cabeçalho do código LDPC.

[00515] Npart 1 + Npart 2 é igual ao comprimento de código N, em que o comprimento (comprimento de bit) da parte 1 é Npart 1 e o comprimento da parte 2 é Npart 2.

[00516] Conceitualmente, na intercalação de bloco, as colunas como regiões de armazenamento, cada qual armazenando Npart1/m bits em uma direção da coluna (vertical) como uma direção, são arranjadas em uma direção da fileira ortogonal à direção da coluna pelo número m igual ao comprimento de bit m do símbolo, e cada coluna é dividida a partir do topo em uma pequena unidade de 360 bits, que é o fator paralelo P. Esta pequena unidade de coluna também é chamada de unidade de coluna.

[00517] Na intercalação de bloco, da forma ilustrada na figura 75, a gravação da parte 1 do código LDPC de uma palavra código para baixo (na

87 / 126 direção da coluna) a partir do topo da primeira unidade de coluna da coluna é realizada nas colunas na direção da esquerda para a direita.

[00518] Então, quando a gravação na primeira unidade de coluna da coluna mais à direita for concluída, a gravação retorna para a coluna mais à esquerda, e a gravação para baixo a partir do topo da segunda unidade de coluna da coluna é realizada nas colunas na direção da esquerda para a direita, da forma ilustrada na figura 75. A seguir, a gravação da parte 1 do código LDPC de uma palavra código é similarmente realizada.

[00519] Quando a gravação da parte 1 do código LDPC de uma palavra código for concluída, a parte 1 do código LDPC é lida em unidades de m bits na direção da fileira da primeira coluna de todas as m colunas, da forma ilustrada na figura 75.

[00520] A unidade de m bits da parte 1 é suprida do intercalador de bloco 25 para o mapeador 117 (figura 8) como o símbolo de m bits.

[00521] A leitura da parte 1 em unidades de m bits é sequencialmente realizada na direção das fileiras inferiores das m colunas. Quando a leitura da parte 1 for concluída, a parte 2 é dividida em unidades de m bits a partir do topo e é suprida do intercalador de bloco 25 para o mapeador 117 como o símbolo de m bits.

[00522] Portanto, a parte 1 é simbolizada ao mesmo tempo em que é intercalada, e a parte 2 é sequencialmente dividida em m bits e simbolizada sem ser intercalada.

[00523] Npart1/m como o comprimento da coluna é um múltiplo de 360 como o fator paralelo P, e o código LDPC de uma palavra código é dividido em parte 1 e parte 2, de forma que Npart1/m torne-se um múltiplo de

360.

[00524] A figura 76 é um diagrama que ilustra os exemplos da parte 1 e da parte 2 do código LDPC com o comprimento de código N de 69.120 bits no caso em que o método de modulação for QPSK, 16QAM, 64QAM,

88 / 126 256QAM, 1024QAM, e 4096QAM.

[00525] Na figura 76, a parte 1 tem 68.400 bits e a parte 2 tem 720 bits em um caso em que o método de modulação for 1024QAM, e a parte 1 tem

69.120 bits e a parte 2 tem 0 bit nos casos em que os métodos de modulação forem QPSK, 16QAM, 64QAM, 256QAM, e 4096QAM. <Intercalação Grupo a Grupo>

[00526] A figura 77 é um diagrama para descrever a intercalação grupo a grupo realizada pelo intercalador grupo a grupo 24 na figura 9.

[00527] Na intercalação grupo a grupo, da forma ilustrada na figura 77, o código LDPC de uma palavra código é intercalado em unidades de grupos de bits de acordo com um padrão predeterminado (a seguir, também referido como padrão GW), em que uma seção de 360 bits é definida como um grupo de bits, a uma seção de 360 bits sendo obtida pela divisão do código LDPC de uma palavra código em unidades de 360 bits, a unidade sendo igual ao fator paralelo P, a partir do cabeçalho do código LDPC.

[00528] Aqui, o (i + 1)-ésimo grupo de bits a partir do cabeçalho de quando o código LDPC de uma palavra código for dividido em grupos de bits é, a seguir, também descrito como grupo de bits i.

[00529] Em um caso em que o fator paralelo P for 360, por exemplo, um código LDPC com o comprimento de código N de 1.800 bits é dividido em 5 (= 1.800/360) grupos de bits dos grupos de bits 0, 1, 2, 3, e 4. Além do mais, por exemplo, um código LDPC com o comprimento de código N de

69.120 bits é dividido em 192 (= 69.120/360) grupos de bits dos grupos de bits 0, 1, ..., 191. Além do mais, por exemplo, um código LDPC com o comprimento de código N de 17.280 bits é dividido em 48 (= 17.280/360) grupos de bits dos grupos de bits 0, 1, ..., 47.

[00530] A seguir, o padrão GW é representado por uma sequência de números que representa um grupo de bits. Por exemplo, em relação ao código LDPC de cinco grupos de bits 0, 1, 2, 3, e 4 com o comprimento de código N

89 / 126 de 1.800 bits, os padrões GW 4, 2, 0, 3, e 1 representam a intercalação (rearranjo) de uma sequência dos grupos de bits 0, 1, 2, 3, e 4 com uma sequência dos grupos de bits 4, 2, 0, 3, e 1, por exemplo.

[00531] Por exemplo, agora, considera-se que o (i + 1)-ésimo bit de código a partir do cabeçalho do código LDPC com o comprimento de código N de 1.800 bits é representado por xi.

[00532] Neste caso, de acordo com a intercalação grupo a grupo dos padrões GW 4, 2, 0, 3, e 1, o código LDPC de 1.800 bits {x0, x1, ..., x1799} é intercalado com o arranjo de {x1440, x1441, ..., x1799}, {x720, x721, ..., x1079}, {x0, x1, ..., x359}, {x1080, x1081, ..., x1439}, e {x360, x361, ..., x719}.

[00533] O padrão GW pode ser definido para cada comprimento de código N do código LDPC, cada taxa de codificação r, cada método de modulação, cada constelação, ou cada combinação de dois ou mais do comprimento de código N, da taxa de codificação r, do método de modulação e da constelação. <Exemplo de Padrão GW para o Código LDPC>

[00534] A figura 78 é um diagrama que ilustra um exemplo do padrão GW para o código LDPC com o comprimento de código N de 69.120 bits.

[00535] De acordo com o padrão GW na figura 78, uma sequência de grupos de bits 0 a 191 do código LDPC de 69.120 bits é intercalada em uma sequência de grupos de bits 191, 12, 188, 158, 173, 48, 75, 146, 113, 15, 51, 119, 132, 161, 91, 189, 142, 93, 120, 29, 156, 101, 100, 22, 165, 65, 98, 153, 127, 74, 39, 80, 38, 130, 148, 81, 13, 24, 125, 0, 174, 140, 124, 5, 68, 3, 104, 136, 63, 162, 106, 8, 25, 182, 178, 90, 96, 79, 168, 172, 128, 64, 69, 102, 45, 66, 86, 155, 163, 6, 152, 164, 108, 9, 111, 16, 177, 53, 94, 85, 72, 32, 147, 184, 117, 30, 54, 34, 70, 149, 157, 109, 73, 41, 131, 187, 185, 18, 4, 150, 92, 143, 14, 115, 20, 50, 26, 83, 36, 58, 169, 107, 129, 121, 43, 103, 21, 139, 52, 167, 19, 2, 40, 116, 181, 61, 141, 17, 33, 11, 135, 1, 37, 123, 180, 137, 77, 166, 183, 82, 23, 56, 88, 67,

90 / 126 176, 76, 35, 71, 105, 87, 78, 171, 55, 62, 44, 57, 97, 122, 112, 59, 27, 99, 84, 10, 134, 42, 118, 144, 49, 28, 126, 95, 7, 110, 186, 114, 151, 145, 175, 138, 133, 31, 179, 89, 46, 160, 170, 60, 154, 159, 47, 190. <Exemplo de Configuração do Dispositivo de Recepção 12>

[00536] A figura 79 é um diagrama de blocos que ilustra um exemplo de configuração do dispositivo de recepção 12 na figura 7.

[00537] Uma unidade de processamento OFDM (operação OFDM) 151 recebe um sinal OFDM a partir do dispositivo de transmissão 11 (figura 7) e realiza processamento de sinal para o sinal OFDM. Os dados obtidos pela realização do processamento de sinal pela unidade de processamento OFDM 151 são supridos para uma unidade de gerenciamento de quadro (gerenciamento de quadro) 152.

[00538] A unidade de gerenciamento de quadro 152 processa (interpreta) um quadro configurado pelos dados supridos a partir da unidade de processamento OFDM 151, e supre um sinal de dados alvos resultantes e um sinal de dados de controle para os desintercaladores de frequência 161 e 153, respectivamente.

[00539] O desintercalador de frequência 153 realiza a desintercalação de frequência para os dados provenientes da unidade de gerenciamento de quadro 152 em unidades de símbolos, e supre os dados para um desmapeador

154.

[00540] O desmapeador 154 realiza desmapeamento (decodificação de arranjo do ponto de sinal) e demodulação de quadratura para os dados (dados na constelação) provenientes do desintercalador de frequência 153 com base no arranjo (constelação) dos pontos de sinal determinado pela modulação por quadratura realizada no lado do dispositivo de transmissão 11, e supre os dados resultantes ((probabilidade) do código LDPC) para um decodificador LDPC 155.

[00541] O decodificador LDPC 155 (unidade de decodificação) realiza

91 / 126 a decodificação LDPC para o código LDPC proveniente do desmapeador 154, e supre os dados alvos LDPC resultantes (aqui, código BCH) para um decodificador BCH 156.

[00542] O decodificador BCH 156 realiza a decodificação BCH para os dados alvos LDPC provenientes do decodificador LDPC 155, e transmite os dados de controle (sinalização) resultantes.

[00543] Neste particular, o desintercalador de frequência 161 realiza a desintercalação de frequência em unidades de símbolos para os dados provenientes da unidade de gerenciamento de quadro 152, e supre os dados para um decodificador SISO/MISO 162.

[00544] O decodificador SISO/MISO 162 realiza decodificação de espaço-tempo dos dados provenientes do desintercalador de frequência 161 e supre os dados para um desintercalador de tempo 163.

[00545] O desintercalador de tempo 163 desintercala os dados provenientes do decodificador SISO/MISO 162 em unidades de símbolos e supre os dados para um desmapeador 164.

[00546] O desmapeador 164 realiza desmapeamento (decodificação de arranjo do ponto de sinal) e demodulação de quadratura para os dados (dados na constelação) provenientes do desintercalador de tempo 163 com base no arranjo (constelação) dos pontos de sinal determinado pela modulação por quadratura realizada no lado do dispositivo de transmissão 11, e supre os dados resultantes para um desintercalador de bit 165.

[00547] O desintercalador de bit 165 realiza a desintercalação de bit para os dados provenientes do desmapeador 164, e supre o (a probabilidade do) código LDPC que compreende os dados depois da desintercalação de bit no decodificador LDPC 166.

[00548] O decodificador LDPC 166 realiza a decodificação LDPC para o código LDPC proveniente do desintercalador de bit 165, e supre os dados alvos LDPC resultantes (aqui, o código BCH) para um decodificador BCH

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167.

[00549] O decodificador BCH 167 realiza a decodificação BCH para os dados alvos LDPC provenientes do decodificador LDPC 155, e supre os dados resultantes para um desembaralhador BB 168.

[00550] O desembaralhador BB 168 aplica o desembaralhamento BB nos dados provenientes do decodificador BCH 167, e supre os dados resultantes para uma unidade de deleção de nulo 169.

[00551] A unidade de deleção de nulo 169 deleta o nulo inserido pelo preenchedor 112 na figura 8 dos dados provenientes do desembaralhador BB 168, e supre os dados para o demultiplexador 170.

[00552] O demultiplexador 170 demultiplexa cada um dos um ou mais fluxos contínuos (dados alvos) multiplexados nos dados da unidade de deleção de nulo 169, aplica o processamento necessário, e transmite um resultado como um fluxo contínuo de saída.

[00553] Note que o dispositivo de recepção 12 pode ser configurado sem incluir uma parte dos blocos ilustrados na figura 79. Em outras palavras, em um caso em que o dispositivo de transmissão 11 (figura 8) for configurado sem incluir o intercalador de tempo 118, o codificador SISO/MISO 119, o intercalador de frequência 120 e o intercalador de frequência 124, por exemplo, o dispositivo de recepção 12 pode ser configurado sem incluir o desintercalador de tempo 163, o decodificador SISO/MISO 162, o desintercalador de frequência 161 e o desintercalador de frequência 153, que são blocos, respectivamente, correspondentes ao intercalador de tempo 118, ao codificador SISO/MISO 119, ao intercalador de frequência 120 e ao intercalador de frequência 124 do dispositivo de transmissão 11. <Exemplo de Configuração do Desintercalador de Bit 165>

[00554] A figura 80 é um diagrama de blocos que ilustra um exemplo de configuração do desintercalador de bit 165 na figura 79.

[00555] O desintercalador de bit 165 é configurado por um

93 / 126 desintercalador de bloco 54 e um desintercalador grupo a grupo 55, e realiza a desintercalação (de bit) do bit de símbolo do símbolo que compreende os dados provenientes do desmapeador 164 (figura 79).

[00556] Em outras palavras, o desintercalador de bloco 54 realiza, para o bit de símbolo do símbolo proveniente do desmapeador 164, a desintercalação de bloco correspondente à intercalação de bloco realizada pelo intercalador de bloco 25 na figura 9 (processamento reverso à intercalação de bloco), em outras palavras, a desintercalação de bloco de retorno das posições dos (a probabilidade dos) bits de código do código LDPC rearranjado pela intercalação de bloco para as posições originais, e supre um código LDPC resultante para o desintercalador grupo a grupo 55.

[00557] O desintercalador grupo a grupo 55 realiza, por exemplo, para o código LDPC proveniente do desintercalador de bloco 54, a desintercalação grupo a grupo correspondente à intercalação grupo a grupo realizada pelo intercalador grupo a grupo 24 na figura 9 (processamento reverso à intercalação grupo a grupo), em outras palavras, a desintercalação grupo a grupo de rearranjo, nas unidades de grupos de bits, dos bits de código do código LDPC modificado em sequência nas unidades de grupos de bits pela intercalação grupo a grupo descrita na figura 77 para a sequência original.

[00558] Aqui, em um caso em que a intercalação de paridade, a intercalação grupo a grupo e a intercalação de bloco foram aplicadas no código LDPC a ser suprido do desmapeador 164 para o desintercalador de bit 165, o desintercalador de bit 165 pode realizar toda a desintercalação de paridade correspondente à intercalação de paridade (processamento reverso à intercalação de paridade, em outras palavras, a desintercalação de paridade de retorno dos bits de código do código LDPC mudado no arranjo pela intercalação de paridade para o arranjo original), a desintercalação de bloco correspondente à intercalação de bloco, e a desintercalação grupo a grupo correspondente à intercalação grupo a grupo.

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[00559] Note que o desintercalador de bit 165 na figura 80 é provido com o desintercalador de bloco 54 para realizar a desintercalação de bloco correspondente à intercalação de bloco, e o desintercalador grupo a grupo 55 para realizar a desintercalação grupo a grupo correspondente à intercalação grupo a grupo, mas o desintercalador de bit 165 não é provido com um bloco para realizar a desintercalação de paridade correspondente à intercalação de paridade e não realiza a desintercalação de paridade.

[00560] Portanto, o código LDPC para o qual a desintercalação de bloco e a desintercalação grupo a grupo são realizadas e a desintercalação de paridade não é realizada é suprido do (desintercalador grupo a grupo 55 do) desintercalador de bit 165 para o decodificador LDPC 166.

[00561] O decodificador LDPC 166 realiza a decodificação LDPC para o código LDPC proveniente do desintercalador de bit 165, usando uma matriz de verificação de paridade transformada obtida pela realização pelo menos da permutação de coluna correspondente à intercalação de paridade para a matriz de verificação de paridade H pelo método tipo B usado para a codificação LDPC pelo codificador LDPC 115 na figura 8, ou uma matriz de verificação de paridade transformada (figura 29) obtida pela realização da permutação de fileira para a matriz de verificação de paridade (figura 27) pelo método tipo A, e transmite os dados resultantes como um resultado da decodificação dos dados alvos LDPC.

[00562] A figura 81 é um fluxograma para descrever o processamento realizado pelo desmapeador 164, pelo desintercalador de bit 165 e pelo decodificador LDPC 166 na figura 80.

[00563] Na etapa S111, o desmapeador 164 realiza o desmapeamento e a demodulação de quadratura para os dados (os dados na constelação mapeados para os pontos de sinal) provenientes do desintercalador de tempo 163 e supre os dados para o desintercalador de bit 165. O processamento prossegue para a etapa S112.

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[00564] Na etapa S112, o desintercalador de bit 165 realiza a desintercalação (desintercalação de bit) para os dados provenientes do desmapeador 164. O processo prossegue para a etapa S113.

[00565] Em outras palavras, na etapa S112, no desintercalador de bit 165, o desintercalador de bloco 54 realiza a desintercalação de bloco para os dados (símbolo) provenientes do desmapeador 164, e supre os bits de código do código LDPC resultante para o desintercalador grupo a grupo 55.

[00566] O desintercalador grupo a grupo 55 realiza a desintercalação grupo a grupo para o código LDPC proveniente do desintercalador de bloco 54, e supre o (a probabilidade do) código LDPC resultante para o decodificador LDPC 166.

[00567] Na etapa S113, o decodificador LDPC 166 realiza a decodificação LDPC para o código LDPC proveniente do desintercalador grupo a grupo 55 usando a matriz de verificação de paridade H usada para a codificação LDPC pelo codificador LDPC 115 na figura 8, em outras palavras, a matriz de verificação de paridade transformada obtida a partir da matriz de verificação de paridade H, por exemplo, e supre os dados resultantes como um resultado da decodificação dos dados alvos LDPC para o decodificador BCH 167.

[00568] Note que, até mesmo na figura 80, o desintercalador de bloco 54 para realizar a desintercalação de bloco e o desintercalador grupo a grupo 55 para realizar a desintercalação grupo a grupo são separadamente configurados, como no caso na figura 9, por conveniência de descrição. Entretanto, o desintercalador de bloco 54 e o desintercalador grupo a grupo 55 podem ser integralmente configurados.

[00569] Além do mais, em um caso em que a intercalação grupo a grupo não for realizada no dispositivo de transmissão 11, o dispositivo de recepção 12 pode ser configurado sem incluir o desintercalador grupo a grupo 55 para realizar a desintercalação grupo a grupo.

96 / 126 <Decodificação LDPC>

[00570] A decodificação LDPC realizada pelo decodificador LDPC 166 na figura 79 será adicionalmente descrita.

[00571] O decodificador LDPC 166 na figura 79 realiza a decodificação LDPC para o código LDPC proveniente do desintercalador grupo a grupo 55, para o qual a desintercalação de bloco e a desintercalação grupo a grupo foram realizadas e a desintercalação de paridade não foi realizada, usando a matriz de verificação de paridade transformada obtida pela realização pelo menos da permutação de coluna correspondente à intercalação de paridade para a matriz de verificação de paridade H pelo método tipo B usado para a codificação LDPC pelo codificador LDPC 115 na figura 8, ou a matriz de verificação de paridade transformada (figura 29) obtida pela realização da permutação de fileira para a matriz de verificação de paridade (figura 27) pelo método tipo A.

[00572] Aqui, a decodificação LDPC para habilitar a supressão de uma escala de circuito e a supressão de uma frequência de operação em uma faixa suficientemente factível por ser realizada usando uma matriz de verificação de paridade transformada foi previamente proposta (por exemplo, veja a Patente Japonesa 4224777).

[00573] Portanto, primeiro, a decodificação LDPC usando uma matriz de verificação de paridade transformada, que foi previamente proposta, será descrita em relação às figuras 82 a 85.

[00574] A figura 82 é um diagrama que ilustra um exemplo da matriz de verificação de paridade H do código LDPC com o comprimento de código N de 90 e a taxa de codificação de 2/3.

[00575] Note que, na figura 82 (similarmente realizada nas figuras 83 e 84 descritas a seguir), 0 é expressado por um ponto (.).

[00576] Na matriz de verificação de paridade H na figura 82, a matriz de paridade tem uma estrutura de degrau.

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[00577] A figura 83 é um diagrama que ilustra uma matriz de verificação de paridade H′ obtida pela aplicação da permutação de fileira da expressão (11) e da permutação de coluna da expressão (12) na matriz de verificação de paridade H na figura 82. Permutação de fileira: (6s + t + 1)-ésima fileira → (5t + s + 1)- ésima fileira ... (11) Permutação de coluna: (6x + y + 61)-ésima coluna → (5y + x + 61)-ésima coluna ... (12)

[00578] Note que, nas expressões (11) e (12), s, t, x, e y são números inteiros nas faixas de 0 ≤ s < 5, 0 ≤ t < 6, 0 ≤ x < 5, e 0 ≤ t < 6, respectivamente.

[00579] De acordo com a permutação de fileira da expressão (11), a permutação é realizada de uma maneira tal que as 1ª, 7ª, 13ª, 19ª e 25ª fileiras em que o restante torna-se 1 quando está sendo dividido por 6 são respectivamente permutadas para as 1ª, 2ª, 3ª, 4ª e 5ª fileiras, e as 2ª, 8ª, 14ª, 20ª e 26ª fileiras em que o restante torna-se 2 quando está sendo dividido por 6 são respectivamente permutadas para as 6ª, 7ª, 8ª, 9ª e 10ª fileiras.

[00580] Além do mais, de acordo com a permutação de coluna da expressão (12), a permutação é realizada para as 61ª e subsequentes colunas (matriz de paridade) de uma maneira tal que as 61ª, 67ª, 73ª, 79ª e 85ª colunas em que o restante torna-se 1 quando está sendo dividido por 6 são respectivamente permutadas para as 61ª, 62ª, 63ª, 64ª e 65ª colunas, e as 62ª, 68ª, 74ª, 80ª e 86ª colunas em que o restante torna-se 2 quando está sendo dividido por 6 são respectivamente permutadas para as 66ª, 67ª, 68ª, 69ª e 70ª colunas.

[00581] Uma matriz obtida pela realização permutação de fileira e de coluna para a matriz de verificação de paridade H na figura 82 é a matriz de verificação de paridade H′ na figura 83.

[00582] Aqui, a permutação de fileira da matriz de verificação de

98 / 126 paridade H não afeta o arranjo dos bits de código do código LDPC.

[00583] Além do mais, a permutação de coluna da expressão (12) corresponde à intercalação de paridade com o comprimento da informação K de 60, o fator paralelo P de 5, e o divisor q (= M/P) do comprimento da paridade M (30 aqui) de 6, da intercalação de paridade da intercalação da posição do (K + Py + x + 1)-ésimo bit de código com o (K + qx + y + 1)- ésimo bit de código.

[00584] Portanto, a matriz de verificação de paridade H′ na figura 83 é uma matriz de verificação de paridade transformada obtida pela realização pelo menos da permutação de coluna de permutação da (K + qx + y + 1)- ésima coluna da matriz de verificação de paridade (a seguir, referida como a matriz de verificação de paridade original conforme apropriado) H na figura 82 com a (K + Py + x + 1)-ésima coluna.

[00585] Durante a multiplicação da matriz de verificação de paridade transformada H’ na figura 83 por um resultante obtido pela realização da mesma permutação da expressão (12) para o código LDPC da matriz de verificação de paridade original H na figura 82, um vetor 0 é transmitido. Em outras palavras, considerando que um vetor de fileira obtido pela aplicação da permutação de coluna da expressão (12) no vetor de fileira c como o código LDPC (uma palavra código) da matriz de verificação de paridade original H é representado por c’, H’c’T naturalmente torna-se um vetor 0 em virtude de HcT tornar-se um vetor 0 a partir da natureza da matriz de verificação de paridade.

[00586] A partir do exposto, a matriz de verificação de paridade transformada H′ na figura 83 é uma matriz de verificação de paridade do código LDPC c′ obtida pela realização da permutação de coluna da expressão (12) para o código LDPC c da matriz de verificação de paridade original H.

[00587] Portanto, um resultado da decodificação similar ao caso de decodificação do código LDPC da matriz de verificação de paridade original

99 / 126 H usando a matriz de verificação de paridade H pode ser obtido pela realização da permutação de coluna da expressão (12) para o código LDPC c da matriz de verificação de paridade original H, da decodificação (decodificação LDPC) do código LDPC c’ depois da permutação de coluna usando a matriz de verificação de paridade transformada H’ na figura 83, e da aplicação da permutação reversa à permutação de coluna da expressão (12) no resultado da decodificação.

[00588] A figura 84 é um diagrama que ilustra a matriz de verificação de paridade transformada H′ na figura 83, que é separada em unidades de matriz 5 x 5.

[00589] Na figura 84, a matriz de verificação de paridade transformada H′ é representada por uma combinação de uma matriz identidade de 5 x 5 (= P x P) como o fator paralelo P, uma matriz em que um ou mais de 1s na matriz identidade tornam-se 0 (a seguir, a matriz é referida como matriz quase identidade), uma matriz obtida pelo deslocamento cíclico da matriz identidade ou da matriz quase identidade (a seguir a matriz é referida como matriz de deslocamento conforme apropriado), e uma soma de duas ou mais da matriz identidade, da matriz quase identidade e da matriz de deslocamento (a seguir, a matriz é referida como matriz de soma conforme apropriado), e uma matriz zero 5 x 5.

[00590] Pode ser dito que a matriz de verificação de paridade transformada H′ na figura 84 é configurada pela matriz identidade 5 x 5, pela matriz quase identidade, pela matriz de deslocamento, pela matriz de soma e pela matriz 0. Portanto, estas matrizes 5 x 5 (a matriz identidade, a matriz quase identidade, a matriz de deslocamento, a matriz de soma, e a matriz 0) que constituem a matriz de verificação de paridade transformada H′ são a seguir referidas como as matrizes de configuração conforme apropriado.

[00591] Para a decodificação de um código LDPC de uma matriz de verificação de paridade representado por uma matriz de configuração P x P,

100 / 126 uma arquitetura que realiza simultaneamente P operações do nó de verificação e operações do nó variável pode ser usada.

[00592] A figura 85 é um diagrama de blocos que ilustra um exemplo de configuração de um dispositivo de decodificação que realiza tal decodificação.

[00593] Em outras palavras, a figura 85 ilustra um exemplo de configuração de um dispositivo de decodificação que decodifica o código LDPC usando a matriz de verificação de paridade transformada H’ na figura 84 obtida pela realização pelo menos da permutação de coluna da expressão (12) para a matriz de verificação de paridade original H na figura 82.

[00594] O dispositivo de decodificação na figura 85 inclui uma memória de armazenamento de dados em borda 300 que inclui seis FIFOs 3001 a 3006, um seletor 301 para selecionar os FIFOs 3001 a 3006, uma unidade de cálculo do nó de verificação 302, dois circuitos de deslocamento cíclico 303 e 308, uma memória de armazenamento de dados em borda 304 que inclui dezoito FIFOs 3041 a 30418, um seletor 305 para selecionar os FIFOs 3041 a 30418, uma memória de dados recebidos 306 para armazenar os dados recebidos, uma unidade de cálculo do nó variável 307, uma unidade de cálculo da palavra decodificada 309, uma unidade de rearranjo dos dados recebidos 310, e uma unidade de rearranjo dos dados decodificados 311.

[00595] Primeiro, um método de armazenamento dos dados nas memórias de armazenamento de dados em borda 300 e 304 será descrito.

[00596] A memória de armazenamento de dados em borda 300 é configurada pelos seis FIFOs 3001 a 3006, os seis correspondendo a um número obtido pela divisão do número de fileiras de 30 da matriz de verificação de paridade transformada H’ na figura 84 pelo número de fileiras (fator paralelo P) de 5 da matriz de configuração. O FIFO 300y (y = 1, 2, ..., 6) inclui as regiões de armazenamento de uma pluralidade de estágios, e as mensagens correspondentes a cinco bordas, o cinco correspondendo ao

101 / 126 número de fileiras e ao número de colunas (fator paralelo P) da matriz de configuração, podem ser lidas e gravadas ao mesmo tempo em relação às regiões de armazenamento dos respectivos estágios. Além do mais, o número de estágios das regiões de armazenamento do FIFO 300y é nove, que é o valor máximo do número de 1s (pesos de Hamming) na direção da fileira da matriz de verificação de paridade transformada na figura 84.

[00597] No FIFO 3001, os dados (mensagem vi proveniente do nó variável) correspondentes às posições de 1 das 1ª até 5ª fileiras da matriz de verificação de paridade transformada H′ na figura 84 são armazenados próximos uns dos outros (ignorando 0) para cada fileira na direção transversal. Em outras palavras, os dados correspondentes às posições de 1 da matriz identidade 5 x 5 de (1, 1) até (5, 5) da matriz de verificação de paridade transformada H’ são armazenados na região de armazenamento do primeiro estágio do FIFO 3001, em que a j-ésima fileira e i-ésima coluna são representadas por (j, i). Os dados correspondentes às posições de 1 da matriz de deslocamento de (1, 21) a (5, 25) da matriz de verificação de paridade transformada H′ (a matriz de deslocamento obtida pelo deslocamento cíclico da matriz identidade 5 x 5 em apenas 3 na direção direita) são armazenados na região de armazenamento do segundo estágio. Os dados são armazenados em associação com a matriz de verificação de paridade transformada H’, similarmente nas regiões de armazenamento dos terceiro até oitavo estágios. Então, os dados correspondentes às posições de 1 da matriz de deslocamento de (1, 86) a (5, 90) da matriz de verificação de paridade transformada H’ (a matriz de deslocamento obtida pela permutação de 1 na 1ª fileira da matriz identidade 5 x 5 para 0 e pelo deslocamento cíclico da matriz identidade em apenas 1 na direção esquerda) são armazenados na região de armazenamento do nono estágio.

[00598] Os dados correspondentes às posições de 1 das 6ª até 10ª fileiras da matriz de verificação de paridade transformada H′ na figura 84 são

102 / 126 armazenados no FIFO 3002. Em outras palavras, os dados correspondentes às posições de 1 de uma primeira matriz de deslocamento que constitui a matriz de soma de (6, 1) até (10, 5) da matriz de verificação de paridade transformada H’ (a matriz de soma, que é uma soma da primeira matriz de deslocamento obtida pelo deslocamento cíclico da matriz identidade 5 x 5 em 1 para a direita e uma segunda matriz de deslocamento obtida pelo deslocamento cíclico da matriz identidade 5 x 5 em 2 para a direita) são armazenados na região de armazenamento do primeiro estágio do FIFO 3002. Além do mais, os dados correspondentes às posições de 1 da segunda matriz de deslocamento que constitui a matriz de soma de (6, 1) até (10, 5) da matriz de verificação de paridade transformada H’ são armazenados na região de armazenamento do segundo estágio.

[00599] Em outras palavras, em relação à matriz de configuração com o peso de 2 ou mais, quando a matriz de configuração for expressada por uma forma de uma soma de algumas matrizes de uma matriz identidade P x P com o peso de 1, uma matriz quase identidade na qual um ou mais dos elementos de 1 da matriz identidade são 0, e uma matriz de deslocamento obtida pelo deslocamento cíclico da matriz identidade ou da matriz quase identidade, os dados correspondentes à posição de 1 da matriz identidade com o peso de 1, da matriz quase identidade ou da matriz de deslocamento (mensagem correspondente à borda que pertence à matriz identidade, à matriz quase identidade ou à matriz de deslocamento) são armazenados no mesmo endereço (o mesmo FIFO dos FIFOs 3001 a 3006).

[00600] A seguir, os dados são armazenados em associação com a matriz de verificação de paridade transformada H’, similarmente nas regiões de armazenamento dos terceiro a nono estágios.

[00601] Os dados são similarmente armazenados nos FIFOs 3003 a 3006 em associação com a matriz de verificação de paridade transformada H’.

[00602] A memória de armazenamento de dados em borda 304 é

103 / 126 configurada pelos dezoito FIFOs 3041 a 30418, os dezoito correspondendo a um número obtido pela divisão do número de colunas de 90 da matriz de verificação de paridade transformada H’ pelo número de colunas (fator paralelo P) de 5 da matriz de configuração. O FIFO 304x (x = 1, 2, ..., 18) inclui as regiões de armazenamento de uma pluralidade de estágios, e as mensagens correspondentes a cinco bordas, o cinco correspondendo ao número de fileiras e ao número de colunas (fator paralelo P) da matriz de configuração, pode ser lido e gravado ao mesmo tempo em relação às regiões de armazenamento dos respectivos estágios.

[00603] No FIFO 3041, os dados (mensagem uj proveniente do nó de verificação) correspondentes às posições de 1 das 1ª até 5ª colunas da matriz de verificação de paridade transformada H′ na figura 84 são armazenados próximos uns dos outros (ignorando 0) para cada coluna na direção vertical. Em outras palavras, os dados correspondentes às posições de 1 da matriz identidade 5 x 5 de (1, 1) a (5, 5) da matriz de verificação de paridade transformada H’ são armazenados na região de armazenamento do primeiro estágio do FIFO 3041. Os dados correspondentes às posições de 1 de uma primeira matriz de deslocamento que constitui a matriz de soma de (6, 1) a (10, 5) da matriz de verificação de paridade transformada H’ (a matriz de soma, que é uma soma da primeira matriz de deslocamento obtida pelo deslocamento cíclico da matriz identidade 5 x 5 em 1 para a direita uma segunda matriz de deslocamento obtida pelo deslocamento cíclico da matriz identidade 5 x 5 em 2 para a direita) são armazenados na região de armazenamento do segundo estágio. Além do mais, os dados correspondentes às posições de 1 da segunda matriz de deslocamento que constitui a matriz de soma de (6, 1) a (10, 5) da matriz de verificação de paridade transformada H’ são armazenados na região de armazenamento do terceiro estágio.

[00604] Em outras palavras, em relação à matriz de configuração com o peso de 2 ou mais, quando a matriz de configuração for expressada por uma

104 / 126 forma de uma soma de algumas matrizes de uma matriz identidade P x P com o peso de 1, uma matriz quase identidade na qual um ou mais dos elementos de 1 da matriz identidade são 0, e uma matriz de deslocamento obtida pelo deslocamento cíclico da matriz identidade ou da matriz quase identidade, os dados correspondentes à posição de 1 da matriz identidade com o peso de 1, da matriz quase identidade ou da matriz de deslocamento (mensagem correspondente à borda que pertence à matriz identidade, à matriz quase identidade ou à matriz de deslocamento) são armazenados no mesmo endereço (o mesmo FIFO dos FIFOs 3041 a 30418).

[00605] A seguir, os dados são armazenados em associação com a matriz de verificação de paridade transformada H’, similarmente nas regiões de armazenamento dos quarto e quinto estágios. O número de estágios das regiões de armazenamento do FIFO 3041 é cinco, que é o valor máximo do número de 1s (pesos de Hamming) na direção da fileira nas 1ª a 5ª colunas da matriz de verificação de paridade transformada H’.

[00606] Os dados são similarmente armazenados nos FIFOs 3042 e 3043 em associação com a matriz de verificação de paridade transformada H’, e os respectivos comprimentos (estágios) são cinco. Os dados são similarmente armazenados nos FIFOs 3044 a 30412 em associação com a matriz de verificação de paridade transformada H’, e os respectivos comprimentos são três. Os dados são similarmente armazenados nos FIFOs 30413 e 30418 em associação com a matriz de verificação de paridade transformada H’, e os respectivos comprimentos são dois.

[00607] A seguir, a operação do dispositivo de decodificação na figura 85 será descrita.

[00608] A memória de armazenamento de dados em borda 300 inclui seis FIFOs 3001 a 3006, e seleciona o FIFO para armazenar os dados a partir dos seis FIFOs 3001 a 3006 de acordo com a informação (dados da matriz) D312 que indica a qual fileira da matriz de verificação de paridade

105 / 126 transformada H’ na figura 84 as cinco mensagens D311 supridas a partir do circuito de deslocamento cíclico prévio 308 pertencem, e armazena coletivamente as cinco mensagens D311 no FIFO selecionado em ordem. Além do mais, na leitura dos dados, a memória de armazenamento de dados em borda 300 lê sequencialmente as cinco mensagens D3001 provenientes do FIFO 3001 e supre as mensagens lidas para o próximo seletor 301. A memória de armazenamento de dados em borda 300 lê sequencialmente as mensagens provenientes dos FIFOs 3002 a 3006 depois da conclusão da leitura da mensagem proveniente do FIFO 3001, e supre as mensagens para o seletor

301.

[00609] O seletor 301 seleciona as cinco mensagens provenientes do FIFO que está sendo atualmente lido, dos FIFOs 3001 a 3006, de acordo com um sinal de seleção D301, e supre as mensagens como mensagem D302 para a unidade de cálculo do nó de verificação 302.

[00610] A unidade de cálculo do nó de verificação 302 inclui cinco calculadores do nó de verificação 3021 a 3025, e realiza a operação do nó de verificação de acordo com a expressão (7), usando as mensagens D302 (D3021 a D3025) (as mensagens vi da expressão (7)) supridas através do seletor 301, e supre cinco mensagens D303 (D3031 a D3035) obtidas em decorrência da operação do nó de verificação (mensagens uj da expressão (7)) para o circuito de deslocamento cíclico 303.

[00611] O circuito de deslocamento cíclico 303 desloca ciclicamente as cinco mensagens D3031 a D3035 obtidas pela unidade de cálculo do nó de verificação 302, com base na informação (dados da matriz) D305 que indica quantas matrizes identidades (ou matrizes quase identidade), que são a base da matriz de verificação de paridade transformada H’, foram ciclicamente deslocadas para a correspondente borda, e supre um resultado como uma mensagem D304 para a memória de armazenamento de dados em borda 304.

[00612] A memória de armazenamento de dados em borda 304 inclui

106 / 126 dezoito FIFOs 3041 a 30418, e seleciona o FIFO para armazenar os dados a partir dos FIFOs 3041 a 30418 de acordo com a informação (dados da matriz) D305 que indica qual a fileira da matriz de verificação de paridade transformada H’ as cinco mensagens D304 supridas a partir do circuito de deslocamento cíclico 303 prévio pertencem, e armazena coletivamente as cinco mensagens D304 no FIFO selecionado em ordem. Além do mais, na leitura dos dados, a memória de armazenamento de dados em borda 304 lê sequencialmente cinco mensagens D3061 a partir do FIFO 3041 e supre as mensagens lidas para o próximo seletor 305. A memória de armazenamento de dados em borda 304 lê sequencialmente as mensagens a partir dos FIFOs 3042 a 30418 depois da conclusão da leitura dos dados a partir do FIFO 3041, e supre as mensagens para o seletor 305.

[00613] O seletor 305 seleciona as cinco mensagens a partir do FIFO que está sendo atualmente lido, dos FIFOs 3041 a 30418, de acordo com um sinal de seleção D307, e supre as mensagens como mensagem D308 para a unidade de cálculo do nó variável 307 e a unidade de cálculo da palavra decodificada 309.

[00614] Neste particular, a unidade de rearranjo dos dados recebidos 310 rearranja um código LDPC D313 correspondente à matriz de verificação de paridade H na figura 82, que foi recebido por meio do caminho de comunicação 13, pela realização da permutação de coluna da expressão (12), e supre os dados como os dados recebidos D314 para a memória de dados recebidos 306. A memória de dados recebidos 306 calcula e armazena a LLR (razão de probabilidade logarítmica) recebida a partir dos dados recebidos D314 supridos a partir da unidade de rearranjo dos dados recebidos 310, e agrupa as cinco LLRs recebidas e supre coletivamente as cinco LLRs recebidas como um valor recebido D309 para a unidade de cálculo do nó variável 307 e a unidade de cálculo da palavra decodificada 309.

[00615] A unidade de cálculo do nó variável 307 inclui cinco

107 / 126 calculadores de nó variável 3071 a 3075, e realiza a operação de nó variável de acordo com a expressão (1), usando as mensagens D308 (D3081 a D3085) (mensagens uj da expressão (1)) supridas por meio do seletor 305, e os cinco valores recebidos D309 (valores recebidos u0i da expressão (1)) supridos a partir da memória de dados recebidos 306, e supre as mensagens D310 (D3101 a D3105) (mensagens vi da expressão (1)) obtidas em decorrência da operação para o circuito de deslocamento cíclico 308.

[00616] O circuito de deslocamento cíclico 308 desloca ciclicamente as mensagens D3101 a D3105 calculadas pela unidade de cálculo do nó variável 307 com base na informação que indica quantas matrizes identidades (ou matrizes quase identidade), que são a base da matriz de verificação de paridade transformada H’, foram ciclicamente deslocadas para a correspondente borda, e supre um resultado como uma mensagem D311 para a memória de armazenamento de dados em borda 300.

[00617] Por uma rodada da operação exposta, uma decodificação (operação de nó variável e operação do nó de verificação) do código LDPC pode ser realizada. Depois da decodificação do código LDPC um número predeterminado de vezes, o dispositivo de decodificação na figura 85 obtém e transmite um resultado final da decodificação na unidade de cálculo da palavra decodificada 309 e na unidade de rearranjo dos dados decodificados

311.

[00618] Em outras palavras, a unidade de cálculo da palavra decodificada 309 inclui cinco calculadores da palavra decodificada 3091 a 3095, e calcula, como um estágio final da pluralidade de vezes de decodificação, o resultado da decodificação (palavra decodificada) com base na expressão (5), usando as cinco mensagens D308 (D3081 a D3085) (mensagens uj da expressão (5)) transmitidas pelo seletor 305, e os cinco valores recebidos D309 (valores recebidos u0i da expressão (5)) supridos a partir da memória de dados recebidos 306, e supre os dados resultantes

108 / 126 decodificados D315 para a unidade de rearranjo dos dados decodificados 311.

[00619] A unidade de rearranjo dos dados decodificados 311 rearranja os dados decodificados D315 supridos a partir da unidade de cálculo da palavra decodificada 309 pela realização da permutação reversa para a permutação de coluna da expressão (12), e transmite um resultado final da decodificação D316.

[00620] Da forma supradescrita, pela aplicação de pelo menos uma ou ambas da permutação de fileira e da permutação de coluna na matriz de verificação de paridade (matriz de verificação de paridade original) para transformar a matriz de verificação de paridade em uma matriz de verificação de paridade (matriz de verificação de paridade transformada) que pode ser representada por uma combinação de uma matriz identidade P x P, uma matriz quase identidade na qual um ou mais de 1s na matriz identidade são 0, uma matriz de deslocamento obtida pelo deslocamento cíclico da matriz identidade ou quase identidade, uma matriz de soma, que é uma soma de duas ou mais da matriz identidade, da matriz quase identidade e da matriz de deslocamento, e uma matriz zero P x P, isto é, por uma combinação das matrizes de configuração, uma arquitetura para realizar P operações do nó de verificação e operações do nó variável ao mesmo tempo para a decodificação do código LDPC, o P sendo um número menor do que o número de fileiras e o número de colunas da matriz de verificação de paridade, pode ser adotada. No caso de adoção da arquitetura para realizar P operações no nó (operações no nó de verificação e operações do nó variável) ao mesmo tempo, o P sendo o número menor do que o número de fileiras e o número de colunas da matriz de verificação de paridade, um grande número de decodificações repetitivas pode ser realizado durante a supressão da frequência de operação até uma faixa factível, se comparado com um caso de realização do número de operações no nó ao mesmo tempo, o número sendo igual ao número de fileiras e ao número de colunas da matriz de verificação de paridade.

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[00621] O decodificador LDPC 166 que constitui o dispositivo de recepção 12 na figura 79 realiza a decodificação LDPC pela realização das P operações do nó de verificação e operações do nó variável ao mesmo tempo, por exemplo, similarmente ao dispositivo de decodificação na figura 85.

[00622] Em outras palavras, considerando que a matriz de verificação de paridade do código LDPC transmitida pelo codificador LDPC 115 que constitui o dispositivo de transmissão 11 na figura 8 é a matriz de verificação de paridade H com a matriz de paridade que tem uma estrutura de degrau, da forma ilustrada na figura 82, por exemplo, para simplificar a descrição, o intercalador de paridade 23 do dispositivo de transmissão 11 realiza a intercalação de paridade de intercalação da posição do (K + Py + x + 1)-ésimo bit de código com (K + qx + y + 1)-ésimo bit de código com a definição do comprimento da informação K de 60, o fator paralelo P de 5, o divisor q (= M/P) do comprimento da paridade M de 6.

[00623] Já que esta intercalação de paridade corresponde à permutação de coluna da expressão (12), como exposto, o decodificador LDPC 166 não precisa realizar a permutação de coluna da expressão (12).

[00624] Portanto, no dispositivo de recepção 12 na figura 79, o código LDPC para o qual a desintercalação de paridade não foi realizada, isto é, o código LDPC no estado em que a permutação de coluna da expressão (12) foi realizada, é suprido do desintercalador grupo a grupo 55 para o decodificador LDPC 166, como exposto, e o decodificador LDPC 166 realiza processamento similar àquele do dispositivo de decodificação na figura 85, exceto em que o decodificador LDPC 166 não realiza a permutação de coluna da expressão (12).

[00625] Em outras palavras, a figura 86 é um diagrama que ilustra um exemplo de configuração do decodificador LDPC 166 na figura 79.

[00626] Na figura 86, o decodificador LDPC 166 é similarmente configurado para o dispositivo de decodificação na figura 85, exceto em que a

110 / 126 unidade de rearranjo dos dados recebidos 310 na figura 85 não é provida, e realiza processamento similar àquele do dispositivo de decodificação na figura 85, exceto em que a permutação de coluna da expressão (12) não é realizada. Portanto, a descrição é omitida.

[00627] Da forma supradescrita, já que o decodificador LDPC 166 pode ser configurado sem incluir a unidade de rearranjo dos dados recebidos 310, a escala pode ser reduzida, se comparada com o dispositivo de decodificação na figura 85.

[00628] Note que, nas figuras 82 a 86, para simplificar a descrição, o comprimento de código N de 90, o comprimento da informação K de 60, o fator paralelo (os números de fileiras e colunas da matriz de configuração) P de 5, e o divisor q (= M/P) do comprimento da paridade M de 6 são definidos para o código LDPC. Entretanto, o comprimento de código N, o comprimento da informação K, o fator paralelo P, e o divisor q (= M/P) não são limitados aos valores supradescritos.

[00629] Em outras palavras, no dispositivo de transmissão 11 na figura 8, o que o codificador LDPC 115 transmite são os códigos LDPC com os comprimentos de código N de 64.800, 16.200, 69.120, 17.280 e semelhantes, o comprimento da informação K de N - Pq (= N - M), o fator paralelo P de 360, e o divisor q de M/P, por exemplo. Entretanto, o decodificador LDPC 166 na figura 86 pode ser aplicado em um caso de realização da decodificação LDPC pela realização das P operações do nó de verificação e operações do nó variável ao mesmo tempo para tais códigos LDPC.

[00630] Além do mais, depois da decodificação do código LDPC no decodificador LDPC 166, a parte de paridade do resultado da decodificação é desnecessária e, em um caso de transmissão apenas dos bits de informação do resultado da decodificação, o decodificador LDPC 166 pode ser configurado sem a unidade de rearranjo dos dados decodificados 311. <Exemplo de Configuração do Desintercalador de Bloco 54>

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[00631] A figura 87 é um diagrama para descrever a desintercalação de bloco realizada pelo desintercalador de bloco 54 na figura 80.

[00632] Na desintercalação de bloco, o processamento reverso à intercalação de bloco pelo intercalador de bloco 25 descrito na figura 75 é realizado para retornar (restaurar) a sequência dos bits de código do código LDPC para a sequência original.

[00633] Em outras palavras, na desintercalação de bloco, por exemplo, como na intercalação de bloco, o código LDPC é gravado e lido em relação a m colunas, m sendo igual ao comprimento de bit m do símbolo, de acordo com o que, o arranjo dos bits de código do código LDPC é retornado para o arranjo original.

[00634] Note que, na desintercalação de bloco, a gravação do código LDPC é realizada na ordem da leitura do código LDPC na intercalação de bloco. Além do mais, na desintercalação de bloco, a leitura do código LDPC é realizada na ordem de gravação do código LDPC na intercalação de bloco.

[00635] Em outras palavras, em relação à parte 1 do código LDPC, a parte 1 do código LDPC em unidades de símbolo de m bits é gravada na direção da fileira a partir da 1ª fileira de todas as m colunas, da forma ilustrada na figura 87. Em outras palavras, o bit de código do código LDPC, que é o símbolo de m bits, é gravado na direção da fileira.

[00636] A gravação da parte 1 em unidades de m bits é sequencialmente realizada na direção das fileiras inferiores das m colunas e, quando a gravação da parte 1 for concluída, da forma ilustrada na figura 87, a leitura da parte 1 para baixo a partir do topo da primeira unidade de coluna da coluna é realizada nas colunas na direção da esquerda para a direita.

[00637] Quando a leitura na coluna mais à direita for concluída, a leitura retorna para a coluna mais à esquerda, e a leitura da parte 1 para baixo a partir do topo da segunda unidade de coluna da coluna é realizada nas colunas na direção da esquerda para a direita, da forma ilustrada na figura 87.

112 / 126 A seguir, a leitura da parte 1 do código LDPC de uma palavra código é similarmente realizada.

[00638] Quando a leitura da parte 1 do código LDPC de uma palavra código for concluída, em relação à parte 2 em unidades de símbolos de m bits, as unidades de símbolos de m bits são sequencialmente concatenadas depois da parte 1, de acordo com o que, o código LDPC em unidades de símbolos é retornado para o arranjo de bits de código do código LDPC (o código LDCP antes da intercalação de bloco) da uma palavra código original. <Um Outro Exemplo de Configuração do Desintercalador de Bit 165>

[00639] A figura 88 é um diagrama de blocos que ilustra um outro exemplo de configuração do desintercalador de bit 165 na figura 79.

[00640] Note que, na figura 88, às partes correspondentes àquelas na figura 80 são dados os mesmos números de referência e, a seguir, a descrição das mesmas será omitida conforme apropriado.

[00641] Em outras palavras, o desintercalador de bit 165 na figura 88 é similarmente configurado para o caso na figura 80, exceto em que um desintercalador de paridade 1011 é inovadoramente provido.

[00642] Na figura 88, o desintercalador de bit 165 inclui o desintercalador de bloco 54, o desintercalador grupo a grupo 55, e o desintercalador de paridade 1011, e realiza a desintercalação de bit para os bits de código do código LDPC proveniente do desmapeador 164.

[00643] Em outras palavras, o desintercalador de bloco 54 realiza, para o código LDPC proveniente do desmapeador 164, a desintercalação de bloco correspondente à intercalação de bloco realizada pelo intercalador de bloco 25 do dispositivo de transmissão 11 (processamento reverso à intercalação de bloco), em outras palavras, a desintercalação de bloco de retorno das posições dos bits de código rearranjadas pela intercalação de bloco para as posições originais, e supre um código LDPC resultante para o desintercalador grupo a

113 / 126 grupo 55.

[00644] O desintercalador grupo a grupo 55 realiza, para o código LDPC proveniente do desintercalador de bloco 54, a desintercalação grupo a grupo correspondente à intercalação grupo a grupo como o processamento de rearranjo realizado pelo intercalador grupo a grupo 24 do dispositivo de transmissão 11.

[00645] O código LDPC obtido em decorrência da desintercalação grupo a grupo é suprido do desintercalador grupo a grupo 55 para o desintercalador de paridade 1011.

[00646] O desintercalador de paridade 1011 realiza, para os códigos de bit depois da desintercalação grupo a grupo no desintercalador grupo a grupo 55, a desintercalação de paridade correspondente à intercalação de paridade realizada pelo intercalador de paridade 23 do dispositivo de transmissão 11 (processamento reverso à intercalação de paridade), em outras palavras, a desintercalação de paridade de retorno do arranjo dos bits de código do código LDPC modificado no arranjo pela intercalação de paridade para o arranjo original.

[00647] O código LDPC obtido em decorrência da desintercalação de paridade é suprido do desintercalador de paridade 1011 para o decodificador LDPC 166.

[00648] Portanto, no desintercalador de bit 165 na figura 88, o código LDPC para o qual a desintercalação de bloco, a desintercalação grupo a grupo e a desintercalação de paridade foram realizadas, em outras palavras, o código LDPC obtido pela codificação LDPC de acordo com a matriz de verificação de paridade H, é suprido para o decodificador LDPC 166.

[00649] O decodificador LDPC 166 realiza a decodificação LDPC para o código LDPC proveniente do desintercalador de bit 165 usando a matriz de verificação de paridade H usada para a codificação LDPC pelo codificador LDPC 115 do dispositivo de transmissão 11.

114 / 126

[00650] Em outras palavras, no método tipo B, o decodificador LDPC 166 realiza, para o código LDPC proveniente do desintercalador de bit 165, a decodificação LDPC usando a própria matriz de verificação de paridade H (do método tipo B) usada para a codificação LDPC pelo codificador LDPC 115 do dispositivo de transmissão 11 ou usando a matriz de verificação de paridade transformada obtida pela realização pelo menos da permutação de coluna correspondente à intercalação de paridade para a matriz de verificação de paridade H. Além do mais, no método tipo A, o decodificador LDPC 166 realiza, para o código LDPC proveniente do desintercalador de bit 165, a decodificação LDPC usando a matriz de verificação de paridade (figura 28) obtida pela aplicação da permutação de coluna na matriz de verificação de paridade (figura 27) (do método tipo A) usada para a codificação LDPC pelo codificador LDPC 115 do dispositivo de transmissão 11 ou usando a matriz de verificação de paridade transformada (figura 29) obtida pela aplicação da permutação de fileira na matriz de verificação de paridade (figura 27) usada para a codificação LDPC.

[00651] Aqui, na figura 88, já que o código LDPC obtido pela codificação LDPC de acordo com a matriz de verificação de paridade H é suprido do (desintercalador de paridade 1011 do) desintercalador de bit 165 para o decodificador LDPC 166, em um caso de realização da decodificação LDPC do código LDPC usando a própria matriz de verificação de paridade H pelo método tipo B usado para a codificação LDPC pelo codificador LDPC 115 do dispositivo de transmissão 11 ou usando a matriz de verificação de paridade (figura 28) obtida pela aplicação da permutação de coluna na matriz de verificação de paridade (figura 27) pelo método tipo A usado para a codificação LDPC, o decodificador LDPC 166 pode ser configurado como um dispositivo de decodificação para realizar a decodificação LDPC por um método de decodificação serial completo no qual as operações das mensagens (uma mensagem do nó de verificação e uma mensagem de nó variável) são

115 / 126 sequencialmente realizadas para um nó de cada vez ou um dispositivo de decodificação para realizar a decodificação LDPC por um método de decodificação paralelo completo no qual as operações das mensagens são realizadas simultaneamente (paralelamente) para todos os nós, por exemplo.

[00652] Além do mais, no decodificador LDPC 166, em um caso de realização da decodificação LDPC do código LDPC usando a matriz de verificação de paridade transformada obtida pela aplicação pelo menos da permutação de coluna correspondente à intercalação de paridade na matriz de verificação de paridade H pelo método tipo B usado para a codificação LDPC pelo codificador LDPC 115 do dispositivo de transmissão 11 ou usando a matriz de verificação de paridade transformada (figura 29) obtida pela aplicação da permutação de fileira na matriz de verificação de paridade (figura 27) pelo método tipo A usado para a codificação LDPC, o decodificador LDPC 166 pode ser configurado como um dispositivo de decodificação de arquitetura para realizar simultaneamente a operação do nó de verificação e a operação de nó variável para P nós (ou divisores de P diferentes de 1), o dispositivo de decodificação de arquitetura também sendo um dispositivo de decodificação (figura 85) que inclui a unidade de rearranjo dos dados recebidos 310 para rearranjar os bits de código do código LDPC pela aplicação da permutação de coluna similar à permutação de coluna (intercalação de paridade) para obter a matriz de verificação de paridade transformada para o código LDPC.

[00653] Note que, na figura 88, por conveniência de descrição, o desintercalador de bloco 54 para realizar a desintercalação de bloco, o desintercalador grupo a grupo 55 para realizar a desintercalação grupo a grupo e o desintercalador de paridade 1011 para realizar a desintercalação de paridade são separadamente configurados. Entretanto, dois ou mais do desintercalador de bloco 54, do desintercalador grupo a grupo 55 e do desintercalador de paridade 1011 podem ser integralmente configurados

116 / 126 similarmente ao intercalador de paridade 23, ao intercalador grupo a grupo 24 e ao intercalador de bloco 25 do dispositivo de transmissão 11. <Exemplo de Configuração do Sistema de Recepção>

[00654] A figura 89 é um diagrama de blocos que ilustra um primeiro exemplo de configuração do sistema de recepção no qual o dispositivo de recepção 12 é aplicável.

[00655] Na figura 89, o sistema de recepção inclui uma unidade de aquisição 1101, uma unidade de processamento de decodificação do caminho de transmissão 1102 e uma unidade de processamento de decodificação da fonte de informação 1103.

[00656] A unidade de aquisição 1101 adquire um sinal que inclui o código LDPC obtido pela realização pelo menos da codificação LDPC para os dados alvos LDPC, tais como os dados de imagem e os dados de áudio de um programa ou semelhantes, por meio de um caminho de transmissão (caminho de comunicação, não ilustrado), tais como, por exemplo, difusão digital terrestre, difusão digital via satélite, uma rede de televisão a cabo (CATV), a Internet, ou uma outra rede, e supre o sinal para a unidade de processamento de decodificação do caminho de transmissão 1102.

[00657] Aqui, em um caso em que o sinal adquirido pela unidade de aquisição 1101 for difundido, por exemplo, a partir de uma estação de difusão por meio de ondas terrestres, ondas via satélite, redes de televisão a cabo (CATV) ou semelhantes, a unidade de aquisição 1101 é configurada por um sintonizador, um receptor / decodificador integrado (STB) ou semelhantes. Além do mais, em um caso em que o sinal adquirido pela unidade de aquisição 1101 for transmitido a partir de um servidor da Internet por difusão seletiva, como uma televisão por protocolo da Internet (IPTV), por exemplo, a unidade de aquisição 1101 é configurada, por exemplo, por uma interface (I/F) de rede, tal como um cartão da interface de rede (NIC).

[00658] A unidade de processamento de decodificação do caminho de

117 / 126 transmissão 1102 corresponde ao dispositivo de recepção 12. A unidade de processamento de decodificação do caminho de transmissão 1102 aplica o processamento de decodificação do caminho de transmissão, que inclui pelo menos o processamento de correção de um erro que ocorre no caminho de transmissão, no sinal adquirido pela unidade de aquisição 1101 por meio do caminho de transmissão, e supre um sinal resultante para a unidade de processamento de decodificação da fonte de informação 1103.

[00659] Em outras palavras, o sinal adquirido pela unidade de aquisição 1101 por meio do caminho de transmissão é um sinal obtido pela realização pelo menos da codificação com correção de erro para corrigir um erro que ocorre no caminho de transmissão, e a unidade de processamento de decodificação do caminho de transmissão 1102 aplica o processamento de decodificação do caminho de transmissão, tal como o processamento de correção de erro, em um sinal como este, por exemplo.

[00660] Aqui, os exemplos da codificação com correção de erro incluem codificação LDPC, codificação BCH e semelhantes. Aqui, pelo menos a codificação LDPC é realizada como a codificação com correção de erro.

[00661] Além do mais, o processamento de decodificação do caminho de transmissão pode incluir a demodulação de um sinal modulado e semelhantes.

[00662] A unidade de processamento de decodificação da fonte de informação 1103 aplica o processamento de decodificação da fonte de informação, que inclui pelo menos o processamento de descompressão da informação comprimida na informação original, no sinal no qual o processamento de decodificação do caminho de transmissão foi aplicado.

[00663] Em outras palavras, a codificação com compressão para comprimir a informação é algumas vezes aplicada no sinal adquirido pela unidade de aquisição 1101 por meio do caminho de transmissão a fim de

118 / 126 reduzir a quantidade de dados, tais como imagem e som, como a informação. Neste caso, a unidade de processamento de decodificação da fonte de informação 1103 aplica o processamento de decodificação da fonte de informação, tal como o processamento de descompressão da informação comprimida na informação original (processamento de descompressão), no sinal no qual o processamento de decodificação do caminho de transmissão foi aplicado.

[00664] Note que, em um caso em que a codificação com compressão não foi aplicada no sinal adquirido pela unidade de aquisição 1101 por meio do caminho de transmissão, a unidade de processamento de decodificação da fonte de informação 1103 não realiza o processamento de descompressão da informação comprimida na informação original.

[00665] Aqui, um exemplo do processamento de descompressão inclui decodificação MPEG e semelhantes. Além do mais, o processamento de decodificação do caminho de transmissão pode incluir desembaralhamento e semelhantes, além do processamento de descompressão.

[00666] No sistema de recepção configurado como exposto, a unidade de aquisição 1101 adquire o sinal obtido pela aplicação da codificação com compressão, tal como codificação MPEG, nos dados, tais como imagem e som, por exemplo, e pela aplicação adiciona da codificação com correção de erro, tal como a codificação LDPC, nos dados comprimidos, por meio do caminho de transmissão, e supre o sinal adquirido para a unidade de processamento de decodificação do caminho de transmissão 1102.

[00667] A unidade de processamento de decodificação do caminho de transmissão 1102 aplica, por exemplo, processamento similar ao processamento realizado pelo dispositivo de recepção 12 no sinal proveniente da unidade de aquisição 1101 como o processamento de decodificação do caminho de transmissão, e supre o sinal resultante para a unidade de processamento de decodificação da fonte de informação 1103.

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[00668] A unidade de processamento de decodificação da fonte de informação 1103 aplica o processamento de decodificação da fonte de informação, tal como decodificação MPEG, no sinal proveniente da unidade de processamento de decodificação do caminho de transmissão 1102, e transmite a imagem ou o som resultantes.

[00669] O sistema de recepção na figura 89, da forma supradescrita, pode ser aplicado, por exemplo, em um sintonizador de televisão para receber difusão de televisão como difusão digital e semelhantes.

[00670] Note que a unidade de aquisição 1101, a unidade de processamento de decodificação do caminho de transmissão 1102 e a unidade de processamento de decodificação da fonte de informação 1103 podem ser, cada qual, configuradas como um dispositivo independente (módulo de hardware (circuito integrado (IC) ou semelhantes) ou de software).

[00671] Além do mais, a unidade de aquisição 1101, a unidade de processamento de decodificação do caminho de transmissão 1102 e a unidade de processamento de decodificação da fonte de informação 1103 podem ser configuradas como um conjunto da unidade de aquisição 1101 e da unidade de processamento de decodificação do caminho de transmissão 1102, um conjunto da unidade de processamento de decodificação do caminho de transmissão 1102 e da unidade de processamento de decodificação da fonte de informação 1103, ou um conjunto da unidade de aquisição 1101, da unidade de processamento de decodificação do caminho de transmissão 1102 e da unidade de processamento de decodificação da fonte de informação 1103, como um dispositivo independente.

[00672] A figura 90 é um diagrama de blocos que ilustra um segundo exemplo de configuração do sistema de recepção no qual o dispositivo de recepção 12 é aplicável.

[00673] Note que, na figura 90, às partes correspondentes àquelas na figura 89 são dados os mesmos números de referência e, a seguir, a descrição

120 / 126 das mesmas será omitida conforme apropriado.

[00674] O sistema de recepção na figura 90 é comum ao caso na figura 89 na inclusão da unidade de aquisição 1101, da unidade de processamento de decodificação do caminho de transmissão 1102, e da unidade de processamento de decodificação da fonte de informação 1103 e é diferente do caso na figura 89 na inclusão inovadora de uma unidade de saída 1111.

[00675] A unidade de saída 1111 é, por exemplo, um dispositivo de exibição para exibir uma imagem ou um alto-falante para transmitir um som, e transmite uma imagem, um som ou semelhantes como um sinal transmitido a partir da unidade de processamento de decodificação da fonte de informação

1103. Em outras palavras, a unidade de saída 1111 exibe uma imagem ou transmite um som.

[00676] O sistema de recepção na figura 90 da forma supradescrita pode ser aplicado, por exemplo, em um receptor de televisão (TV) para receber difusão de televisão como a difusão digital, um receptor de rádio para receber a difusão de rádio ou semelhantes.

[00677] Note que, em um caso em que a codificação com compressão não tiver sido aplicada no sinal adquirido pela unidade de aquisição 1101, o sinal transmitido pela unidade de processamento de decodificação do caminho de transmissão 1102 é suprido para a unidade de saída 1111.

[00678] A figura 91 é um diagrama de blocos que ilustra um terceiro exemplo de configuração do sistema de recepção no qual o dispositivo de recepção 12 é aplicável.

[00679] Note que, na figura 90, às partes correspondentes àquelas na figura 89 são dados os mesmos números de referência e, a seguir, a descrição das mesmas será omitida conforme apropriado.

[00680] O sistema de recepção na figura 91 é comum ao caso na figura 89 na inclusão da unidade de aquisição 1101 e da unidade de processamento de decodificação do caminho de transmissão 1102.

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[00681] Entretanto, o sistema de recepção na figura 91 é diferente do caso na figura 89 na não inclusão da unidade de processamento de decodificação da fonte de informação 1103 e na inclusão inovadora de uma unidade de gravação 1121.

[00682] A unidade de gravação 1121 grava (armazena) o sinal (por exemplo, um pacote TS de TS de MPEG) transmitido pela unidade de processamento de decodificação do caminho de transmissão 1102 em uma mídia de gravação (armazenamento), tais como um disco óptico, um disco rígido (disco magnético), ou uma memória flash.

[00683] O sistema de recepção na figura 91, da forma supradescrita, pode ser aplicado em um gravador para gravação de difusão de televisão ou semelhantes.

[00684] Note que, na figura 91, o sistema de recepção inclui a unidade de processamento de decodificação da fonte de informação 1103, e a unidade de processamento de decodificação da fonte de informação 1103 pode gravar o sinal no qual o processamento de decodificação da fonte de informação foi aplicado, em outras palavras, a imagem ou o som obtidos por decodificação, na unidade de gravação 1121. <Modalidade de Computador>

[00685] A seguir, a supradescrita série de processamento pode ser executada por hardware ou por software. Em um caso de execução da série de processamento por software, um programa que configura o software é instalado em um computador de propósito geral ou semelhantes.

[00686] Assim, a figura 92 ilustra um exemplo de configuração de uma modalidade de um computador no qual um programa para executar a supradescrita série de processamento é instalado.

[00687] O programa pode ser gravado em antecipação em um disco rígido 705 ou uma ROM 703 como uma mídia de gravação incorporada no computador.

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[00688] Alternativamente, o programa pode ser temporariamente ou permanentemente armazenado (gravado) em uma mídia de gravação removível 711, tais como um disco flexível, uma memória exclusiva de leitura em disco compacto (CD-ROM), um disco magneto óptico (MO), um disco versátil digital (DVD), um disco magnético ou uma memória semicondutora. Uma mídia de gravação removível 711 como esta pode ser provida como assim denominado pacote de software.

[00689] Note que o programa pode ser instalado a partir da supradescrita mídia de gravação removível 711 no computador, pode ser transferido de um local de transferência para o computador por meio de um satélite para difusão por satélite digital, ou pode ser transferido por meio com fios para o computador por meio de uma rede, tais como uma rede de área local (LAN) ou a Internet, e o programa assim transferido pode ser recebido por uma unidade de comunicação 708 e instalado no disco rígido 705 incorporado no computador.

[00690] O computador incorpora uma unidade de processamento central (CPU) 702. Uma interface de entrada / saída 710 é conectada na CPU 702 por meio de um barramento 701. A CPU 702 executa o programa armazenado na memória exclusiva de leitura (ROM) 703 de acordo com um comando quando o comando for inserido pelo usuário por uma operação de uma unidade de entrada 707, incluindo um teclado, um mouse, um microfone e semelhantes por meio da interface de entrada / saída 710. Alternativamente, a CPU 702 carrega o programa armazenado no disco rígido 705, o programa transferido a partir do satélite ou da rede, recebido pela unidade de comunicação 708, e instalado no disco rígido 705, ou o programa lido a partir da mídia de gravação removível 711 anexada em uma unidade 709 e instalado no disco rígido 705, em uma memória de acesso aleatório (RAM) 704 e executa o programa. Em decorrência disto, a CPU 702 realiza o processamento de acordo com o supradescrito fluxograma ou o

123 / 126 processamento realizado pela configuração do supradescrito diagrama de blocos. Então, a CPU 702 faz com que uma unidade de saída 706 que inclui uma tela de cristal líquido (LCD), um alto-falante e semelhantes transmita o resultado do processamento, a unidade de comunicação 708 transmita o resultado do processamento, e o disco rígido 705 grave o resultado do processamento, por meio da interface de entrada / saída 710, conforme necessário, por exemplo.

[00691] Aqui, as etapas de processamento que descrevem o programa para fazer com que o computador realize vários tipos de processamento não necessariamente precisam ser processadas cronologicamente de acordo com a ordem descrita nos fluxogramas, e incluem o processamento executado em paralelo ou individualmente (por exemplo, processamento por processamento em paralelo ou objeto).

[00692] Além do mais, o programa pode ser processado por um computador ou pode ser processado de uma maneira distribuída por uma pluralidade de computadores. Além do mais, o programa pode ser transferido para um computador remoto e executado.

[00693] Note que as modalidades da presente tecnologia não são limitadas às supradescritas modalidades, e várias modificações podem ser feitas sem fugir da essência da presente tecnologia.

[00694] Por exemplo, os (a tabela de valor inicial da matriz de verificação de paridade dos) supradescritos novos código LDPC e padrão GW podem ser usados para um canal de satélite, uma onda terrestre, um cabo (canal com fios) e um outro caminho de comunicação 13 (figura 7). Além do mais, os novos código LDPC e padrão GW podem ser usados para a transmissão de dados diferente de difusão digital.

[00695] Note que os efeitos descritos na presente especificação são meramente exemplos e não são limitados, e outros efeitos podem ser exibidos. Lista dos Sinais de Referência

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11 Dispositivo de transmissão 12 Dispositivo de recepção 23 Intercalador de paridade 24 Intercalador grupo a grupo 25 Intercalador de bloco 54 Desintercalador de bloco 55 Desintercalador grupo a grupo 111 Adaptação de modo/multiplexador 112 Preenchedor 113 Embaralhador BB 114 Codificador BCH 115 Codificador LDPC 116 Intercalador de bits 117 Mapeador 118 Intercalador de tempo 119 Codificador SISO/MISO 120 Intercalador de frequência 121 Codificador BCH 122 Codificador LDPC 123 Mapeador 124 Intercalador de frequência 131 Construtor de quadro/unidade de alocação de recurso 132 Unidade de geração OFDM 151 Unidade de processamento OFDM 152 Unidade de gerenciamento de quadro 153 Desintercalador de frequência 154 Desmapeador 155 Decodificador LDPC 156 Decodificador BCH

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161 Desintercalador de frequência 162 Decodificador SISO/MISO 163 Desintercalador de tempo 164 Desmapeador 165 Desintercalador de bit 166 Decodificador LDPC 167 Decodificador BCH 168 Desembaralhador BB 169 Unidade de deleção de nulo 170 Demultiplexador 300 Memória de armazenamento de dados em borda 301 Seletor 302 Unidade de cálculo do nó de verificação 303 Circuito de deslocamento cíclico 304 Memória de armazenamento de dados em borda 305 Seletor 306 Memória de dados recebidos 307 Unidade de cálculo do nó variável 308 Circuito de deslocamento cíclico 309 Unidade de cálculo da palavra decodificada 310 Unidade de rearranjo dos dados recebidos 311 Unidade de rearranjo dos dados decodificados 601 Unidade de processamento de codificação 602 Unidade de armazenamento 611 Unidade de definição da taxa de codificação 612 Unidade de leitura da tabela de valor inicial 613 Unidade de geração da matriz de verificação de paridade 614 Unidade de leitura do bit de informação 615 Unidade de operação da paridade de codificação

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616 Unidade de controle 701 Barramento 702 CPU 703 ROM 704 RAM 705 Disco rígido 706 Unidade de saída 707 Unidade de entrada 708 Unidade de comunicação 709 Unidade 710 Interface de entrada / saída 711 Mídia de gravação removível 1001 Unidade de permutação reversa 1002 Memória 1011 Desintercalador de paridade 1101 Unidade de aquisição 1101 Unidade de processamento de decodificação do caminho de transmissão 1103 Unidade de processamento de decodificação da fonte de informação 1111 Unidade de saída 1121 Unidade de gravação

Claims

1 / 16 REIVINDICAÇÕES

1. Dispositivo de transmissão, caracterizado pelo fato de que compreende: uma unidade de codificação configurada para realizar a codificação LDPC com base em uma matriz de verificação de paridade de um código LDPC com um comprimento de código N de 17.280 bits e uma taxa de codificação r de 11/16, em que o código LDPC inclui bits de informação e bits de paridade, a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente aos bits de informação e uma parte da matriz de paridade correspondente aos bits de paridade, a parte da matriz de informação é representada por uma tabela de valor inicial da matriz de verificação de paridade, e a tabela de valor inicial da matriz de verificação de paridade é uma tabela que representa as posições dos elementos de 1 da parte da matriz de informação para cada 360 colunas, e é 91 382 494 654 681 695 1643 2171 2576 3027 3115 3390 3633 3644 3812 3883 4474 4607 4674 384 396 982 988 1053 1867 2215 2345 2472 3323 3503 3573 3883 4159 4576 4917 5104 5130 456 580 1590 1715 1786 1843 1934 2251 2261 2466 2525 2958 3467 4334 4530 4779 4885 5021 227 381 394 502 1059 1108 1480 1508 1523 1620 1840 1996 2436 2989 3716 3957 4072 4243 4482 4517 4717 4910 5105 5220 5238 5279 376 957 1706 2028 2228 2439 2552 4249 5234 89 676 1098 1103 1127 1449 1605 2362 4640 66 613 1692 1901 2247 3025 3244 4864 5050 1628 2015 2596

2 / 16 521 802 3804 3178 4080 5057 344 3486 3948 595 2538 2964 300 1355 3476 1292 2761 4819 462 773 3996 133 3494 4342 37 3698 4382 345 3624 4745 124 4197 4978 873 2686 4266 989 2966 4180 1468 1932 4913 1140 4164 5060 3361 4952 5287 2584 4646 5260 809 2481 4893 1201 1532 3877 128 2430 4279 621 4810 5249 200 717 5066 2283 2998 4164 704 2587 4736 106 2080 3279.

2. Método de transmissão, caracterizado pelo fato de que compreende: uma etapa de codificação de realização da codificação LDPC com base em uma matriz de verificação de paridade de um código LDPC com

3 / 16 um comprimento de código N de 17.280 bits e uma taxa de codificação r de 11/16, em que o código LDPC inclui bits de informação e bits de paridade, a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente aos bits de informação e uma parte da matriz de paridade correspondente aos bits de paridade, a parte da matriz de informação é representada por uma tabela de valor inicial da matriz de verificação de paridade, e a tabela de valor inicial da matriz de verificação de paridade é uma tabela que representa as posições dos elementos de 1 da parte da matriz de informação para cada 360 colunas, e é 91 382 494 654 681 695 1643 2171 2576 3027 3115 3390 3633 3644 3812 3883 4474 4607 4674 384 396 982 988 1053 1867 2215 2345 2472 3323 3503 3573 3883 4159 4576 4917 5104 5130 456 580 1590 1715 1786 1843 1934 2251 2261 2466 2525 2958 3467 4334 4530 4779 4885 5021 227 381 394 502 1059 1108 1480 1508 1523 1620 1840 1996 2436 2989 3716 3957 4072 4243 4482 4517 4717 4910 5105 5220 5238 5279 376 957 1706 2028 2228 2439 2552 4249 5234 89 676 1098 1103 1127 1449 1605 2362 4640 66 613 1692 1901 2247 3025 3244 4864 5050 1628 2015 2596 521 802 3804 3178 4080 5057 344 3486 3948 595 2538 2964 300 1355 3476

4 / 16 1292 2761 4819 462 773 3996 133 3494 4342 37 3698 4382 345 3624 4745 124 4197 4978 873 2686 4266 989 2966 4180 1468 1932 4913 1140 4164 5060 3361 4952 5287 2584 4646 5260 809 2481 4893 1201 1532 3877 128 2430 4279 621 4810 5249 200 717 5066 2283 2998 4164 704 2587 4736 106 2080 3279.

3. Dispositivo de recepção, caracterizado pelo fato de que compreende: uma unidade de decodificação configurada para decodificar um código LDPC com um comprimento de código N de 17.280 bits e uma taxa de codificação r de 11/16, o código LDPC sendo obtido a partir dos dados transmitidos por um método de transmissão que inclui uma etapa de codificação de realização da codificação LDPC com base em uma matriz de verificação de paridade do código LDPC, em que

5 / 16 o código LDPC inclui bits de informação e bits de paridade, a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente aos bits de informação e uma parte da matriz de paridade correspondente aos bits de paridade, a parte da matriz de informação é representada por uma tabela de valor inicial da matriz de verificação de paridade, e a tabela de valor inicial da matriz de verificação de paridade é uma tabela que representa as posições dos elementos de 1 da parte da matriz de informação para cada 360 colunas, e é 91 382 494 654 681 695 1643 2171 2576 3027 3115 3390 3633 3644 3812 3883 4474 4607 4674 384 396 982 988 1053 1867 2215 2345 2472 3323 3503 3573 3883 4159 4576 4917 5104 5130 456 580 1590 1715 1786 1843 1934 2251 2261 2466 2525 2958 3467 4334 4530 4779 4885 5021 227 381 394 502 1059 1108 1480 1508 1523 1620 1840 1996 2436 2989 3716 3957 4072 4243 4482 4517 4717 4910 5105 5220 5238 5279 376 957 1706 2028 2228 2439 2552 4249 5234 89 676 1098 1103 1127 1449 1605 2362 4640 66 613 1692 1901 2247 3025 3244 4864 5050 1628 2015 2596 521 802 3804 3178 4080 5057 344 3486 3948 595 2538 2964 300 1355 3476 1292 2761 4819 462 773 3996

6 / 16 133 3494 4342 37 3698 4382 345 3624 4745 124 4197 4978 873 2686 4266 989 2966 4180 1468 1932 4913 1140 4164 5060 3361 4952 5287 2584 4646 5260 809 2481 4893 1201 1532 3877 128 2430 4279 621 4810 5249 200 717 5066 2283 2998 4164 704 2587 4736 106 2080 3279.

4. Método de recepção, caracterizado pelo fato de que compreende: uma etapa de decodificação, de decodificação de um código LDPC com um comprimento de código N de 17.280 bits e uma taxa de codificação r de 11/16, o código LDPC sendo obtido a partir dos dados transmitidos por um método de transmissão que inclui uma etapa de codificação de realização da codificação LDPC com base em uma matriz de verificação de paridade do código LDPC, em que o código LDPC inclui bits de informação e bits de paridade, a matriz de verificação de paridade inclui

7 / 16 uma parte da matriz de informação correspondente aos bits de informação e uma parte da matriz de paridade correspondente aos bits de paridade, a parte da matriz de informação é representada por uma tabela de valor inicial da matriz de verificação de paridade, e a tabela de valor inicial da matriz de verificação de paridade é uma tabela que representa as posições dos elementos de 1 da parte da matriz de informação para cada 360 colunas, e é 91 382 494 654 681 695 1643 2171 2576 3027 3115 3390 3633 3644 3812 3883 4474 4607 4674 384 396 982 988 1053 1867 2215 2345 2472 3323 3503 3573 3883 4159 4576 4917 5104 5130 456 580 1590 1715 1786 1843 1934 2251 2261 2466 2525 2958 3467 4334 4530 4779 4885 5021 227 381 394 502 1059 1108 1480 1508 1523 1620 1840 1996 2436 2989 3716 3957 4072 4243 4482 4517 4717 4910 5105 5220 5238 5279 376 957 1706 2028 2228 2439 2552 4249 5234 89 676 1098 1103 1127 1449 1605 2362 4640 66 613 1692 1901 2247 3025 3244 4864 5050 1628 2015 2596 521 802 3804 3178 4080 5057 344 3486 3948 595 2538 2964 300 1355 3476 1292 2761 4819 462 773 3996 133 3494 4342 37 3698 4382

8 / 16 345 3624 4745 124 4197 4978 873 2686 4266 989 2966 4180 1468 1932 4913 1140 4164 5060 3361 4952 5287 2584 4646 5260 809 2481 4893 1201 1532 3877 128 2430 4279 621 4810 5249 200 717 5066 2283 2998 4164 704 2587 4736 106 2080 3279.

5. Dispositivo de transmissão, caracterizado pelo fato de que compreende: uma unidade de codificação configurada para realizar a codificação LDPC com base em uma matriz de verificação de paridade de um código LDPC com um comprimento de código N de 17.280 bits e uma taxa de codificação r de 12/16, em que o código LDPC inclui bits de informação e bits de paridade, a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente aos bits de informação e uma parte da matriz de paridade correspondente aos bits de paridade, a parte da matriz de informação é representada por uma tabela de valor inicial da matriz de verificação de paridade, e

9 / 16 a tabela de valor inicial da matriz de verificação de paridade é uma tabela que representa as posições dos elementos de 1 da parte da matriz de informação para cada 360 colunas, e é 137 199 292 423 527 694 798 2233 2339 2948 2986 3261 3284 3410 3612 3866 4296 633 691 1035 1038 1250 1476 1885 2332 2871 3064 3186 3785 4114 4205 4213 4280 4291 136 166 369 677 878 1119 1360 1401 1501 1823 1950 2492 2760 2843 3151 3168 3189 23 27 74 90 779 1085 1204 1364 1846 2594 2971 3075 3373 3486 4030 4037 4044 286 789 1412 1513 2388 2407 2725 2757 2790 2839 3111 3227 3292 3596 3665 3710 4147 79 178 389 447 608 625 672 786 965 1258 1605 1677 1816 1910 3027 3815 4292 208 2694 3685 480 770 791 261 3447 3751 1271 2122 3312 134 352 1592 517 1877 2106 173 693 1792 1975 2062 3529 734 1035 1136 546 863 4212 817 2712 3692 415 3771 4305 646 1514 3870 1481 2675 4276 454 2248 2517

10 / 16 1073 1754 2107 1170 1472 3699 841 2243 3804 2485 3636 3894 1961 2302 3591 225 2704 3938 487 1067 3992 2747 3054 3661 2476 2885 3456 242 487 4018 2037 2511 4232 1278 1636 3609 1099 1450 3842 1299 1632 1717 545 4160 4295.

6. Método de transmissão, caracterizado pelo fato de que compreende: uma etapa de codificação de realização da codificação LDPC com base em uma matriz de verificação de paridade de um código LDPC com um comprimento de código N de 17.280 bits e uma taxa de codificação r de 12/16, em que o código LDPC inclui bits de informação e bits de paridade, a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente aos bits de informação e uma parte da matriz de paridade correspondente aos bits de paridade, a parte da matriz de informação é representada por uma tabela de valor inicial da matriz de verificação de paridade, e a tabela de valor inicial da matriz de verificação de paridade é

11 / 16 uma tabela que representa as posições dos elementos de 1 da parte da matriz de informação para cada 360 colunas, e é 137 199 292 423 527 694 798 2233 2339 2948 2986 3261 3284 3410 3612 3866 4296 633 691 1035 1038 1250 1476 1885 2332 2871 3064 3186 3785 4114 4205 4213 4280 4291 136 166 369 677 878 1119 1360 1401 1501 1823 1950 2492 2760 2843 3151 3168 3189 23 27 74 90 779 1085 1204 1364 1846 2594 2971 3075 3373 3486 4030 4037 4044 286 789 1412 1513 2388 2407 2725 2757 2790 2839 3111 3227 3292 3596 3665 3710 4147 79 178 389 447 608 625 672 786 965 1258 1605 1677 1816 1910 3027 3815 4292 208 2694 3685 480 770 791 261 3447 3751 1271 2122 3312 134 352 1592 517 1877 2106 173 693 1792 1975 2062 3529 734 1035 1136 546 863 4212 817 2712 3692 415 3771 4305 646 1514 3870 1481 2675 4276 454 2248 2517 1073 1754 2107

12 / 16 1170 1472 3699 841 2243 3804 2485 3636 3894 1961 2302 3591 225 2704 3938 487 1067 3992 2747 3054 3661 2476 2885 3456 242 487 4018 2037 2511 4232 1278 1636 3609 1099 1450 3842 1299 1632 1717 545 4160 4295.

7. Dispositivo de recepção, caracterizado pelo fato de que compreende: uma unidade de decodificação configurada para decodificar um código LDPC com um comprimento de código N de 17.280 bits e uma taxa de codificação r de 12/16, o código LDPC sendo obtido a partir dos dados transmitidos por um método de transmissão que inclui uma etapa de codificação de realização da codificação LDPC com base em uma matriz de verificação de paridade do código LDPC, em que o código LDPC inclui bits de informação e bits de paridade, a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente aos bits de informação e uma parte da matriz de paridade correspondente aos bits de paridade, a parte da matriz de informação é representada por uma tabela

13 / 16 de valor inicial da matriz de verificação de paridade, e a tabela de valor inicial da matriz de verificação de paridade é uma tabela que representa as posições dos elementos de 1 da parte da matriz de informação para cada 360 colunas, e é 137 199 292 423 527 694 798 2233 2339 2948 2986 3261 3284 3410 3612 3866 4296 633 691 1035 1038 1250 1476 1885 2332 2871 3064 3186 3785 4114 4205 4213 4280 4291 136 166 369 677 878 1119 1360 1401 1501 1823 1950 2492 2760 2843 3151 3168 3189 23 27 74 90 779 1085 1204 1364 1846 2594 2971 3075 3373 3486 4030 4037 4044 286 789 1412 1513 2388 2407 2725 2757 2790 2839 3111 3227 3292 3596 3665 3710 4147 79 178 389 447 608 625 672 786 965 1258 1605 1677 1816 1910 3027 3815 4292 208 2694 3685 480 770 791 261 3447 3751 1271 2122 3312 134 352 1592 517 1877 2106 173 693 1792 1975 2062 3529 734 1035 1136 546 863 4212 817 2712 3692 415 3771 4305 646 1514 3870 1481 2675 4276

14 / 16 454 2248 2517 1073 1754 2107 1170 1472 3699 841 2243 3804 2485 3636 3894 1961 2302 3591 225 2704 3938 487 1067 3992 2747 3054 3661 2476 2885 3456 242 487 4018 2037 2511 4232 1278 1636 3609 1099 1450 3842 1299 1632 1717 545 4160 4295.

8. Método de recepção, caracterizado pelo fato de que compreende: uma etapa de decodificação, de decodificação de um código LDPC com um comprimento de código N de 17.280 bits e uma taxa de codificação r de 12/16, o código LDPC sendo obtido a partir dos dados transmitidos por um método de transmissão que inclui uma etapa de codificação de realização da codificação LDPC com base em uma matriz de verificação de paridade do código LDPC, em que o código LDPC inclui bits de informação e bits de paridade, a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente aos bits de informação e uma parte da matriz de paridade correspondente aos bits de paridade,

15 / 16 a parte da matriz de informação é representada por uma tabela de valor inicial da matriz de verificação de paridade, e a tabela de valor inicial da matriz de verificação de paridade é uma tabela que representa as posições dos elementos de 1 da parte da matriz de informação para cada 360 colunas, e é 137 199 292 423 527 694 798 2233 2339 2948 2986 3261 3284 3410 3612 3866 4296 633 691 1035 1038 1250 1476 1885 2332 2871 3064 3186 3785 4114 4205 4213 4280 4291 136 166 369 677 878 1119 1360 1401 1501 1823 1950 2492 2760 2843 3151 3168 3189 23 27 74 90 779 1085 1204 1364 1846 2594 2971 3075 3373 3486 4030 4037 4044 286 789 1412 1513 2388 2407 2725 2757 2790 2839 3111 3227 3292 3596 3665 3710 4147 79 178 389 447 608 625 672 786 965 1258 1605 1677 1816 1910 3027 3815 4292 208 2694 3685 480 770 791 261 3447 3751 1271 2122 3312 134 352 1592 517 1877 2106 173 693 1792 1975 2062 3529 734 1035 1136 546 863 4212 817 2712 3692 415 3771 4305 646 1514 3870

16 / 16

1481 2675 4276 454 2248 2517 1073 1754 2107 1170 1472 3699 841 2243 3804 2485 3636 3894 1961 2302 3591 225 2704 3938 487 1067 3992 2747 3054 3661 2476 2885 3456 242 487 4018 2037 2511 4232 1278 1636 3609 1099 1450 3842 1299 1632 1717 545 4160 4295.