CN104521147A - 数据处理设备和数据处理方法 - Google Patents
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- 238000012545 processing Methods 0.000 title claims abstract description 84
- 238000003672 processing method Methods 0.000 title claims abstract description 11
- 239000011159 matrix material Substances 0.000 claims abstract description 574
- 238000000034 method Methods 0.000 claims description 156
- 230000008569 process Effects 0.000 claims description 124
- 230000005540 biological transmission Effects 0.000 claims description 55
- 230000011664 signaling Effects 0.000 claims description 47
- 238000006073 displacement reaction Methods 0.000 claims description 3
- 230000015654 memory Effects 0.000 description 162
- 238000010586 diagram Methods 0.000 description 105
- 238000006243 chemical reaction Methods 0.000 description 57
- 238000004891 communication Methods 0.000 description 37
- 238000004364 calculation method Methods 0.000 description 25
- 210000004027 cell Anatomy 0.000 description 22
- 238000013507 mapping Methods 0.000 description 21
- 230000008707 rearrangement Effects 0.000 description 20
- 125000004122 cyclic group Chemical group 0.000 description 17
- 238000005516 engineering process Methods 0.000 description 15
- 235000015429 Mirabilis expansa Nutrition 0.000 description 12
- 244000294411 Mirabilis expansa Species 0.000 description 12
- 235000013536 miso Nutrition 0.000 description 12
- 238000004088 simulation Methods 0.000 description 12
- URWAJWIAIPFPJE-YFMIWBNJSA-N sisomycin Chemical compound O1C[C@@](O)(C)[C@H](NC)[C@@H](O)[C@H]1O[C@@H]1[C@@H](O)[C@H](O[C@@H]2[C@@H](CC=C(CN)O2)N)[C@@H](N)C[C@H]1N URWAJWIAIPFPJE-YFMIWBNJSA-N 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 11
- 238000012546 transfer Methods 0.000 description 9
- 238000012937 correction Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 238000013500 data storage Methods 0.000 description 6
- 230000003412 degenerative effect Effects 0.000 description 6
- 238000013468 resource allocation Methods 0.000 description 5
- 230000003044 adaptive effect Effects 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 4
- 238000004422 calculation algorithm Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000006837 decompression Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- NAWXUBYGYWOOIX-SFHVURJKSA-N (2s)-2-[[4-[2-(2,4-diaminoquinazolin-6-yl)ethyl]benzoyl]amino]-4-methylidenepentanedioic acid Chemical compound C1=CC2=NC(N)=NC(N)=C2C=C1CCC1=CC=C(C(=O)N[C@@H](CC(=C)C(O)=O)C(O)=O)C=C1 NAWXUBYGYWOOIX-SFHVURJKSA-N 0.000 description 2
- 230000001174 ascending effect Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- NRNCYVBFPDDJNE-UHFFFAOYSA-N pemoline Chemical compound O1C(N)=NC(=O)C1C1=CC=CC=C1 NRNCYVBFPDDJNE-UHFFFAOYSA-N 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 238000004321 preservation Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000017105 transposition Effects 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000011278 co-treatment Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000003467 diminishing effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1148—Structural properties of the code parity-check or generator matrix
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/033—Theoretical methods to calculate these checking codes
- H03M13/036—Heuristic code construction methods, i.e. code construction or code search based on using trial-and-error
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1148—Structural properties of the code parity-check or generator matrix
- H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
- H03M13/1165—QC-LDPC codes as defined for the digital video broadcasting [DVB] specifications, e.g. DVB-Satellite [DVB-S2]
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
- H03M13/255—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with Low Density Parity Check [LDPC] codes
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
- H03M13/2707—Simple row-column interleaver, i.e. pure block interleaving
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
- H03M13/271—Row-column interleaver with permutations, e.g. block interleaving with inter-row, inter-column, intra-row or intra-column permutations
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
- H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/35—Unequal or adaptive error protection, e.g. by providing a different level of protection according to significance of source information or by adapting the coding according to the change of transmission channel characteristics
- H03M13/356—Unequal error protection [UEP]
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
- H03M13/615—Use of computational or mathematical techniques
- H03M13/616—Matrix operations, especially for generator matrices or check matrices, e.g. column or row permutations
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- H03M13/6522—Intended application, e.g. transmission or communication standard
- H03M13/6552—DVB-T2
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
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- H04L1/0057—Block codes
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- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
- H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes
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- H04L1/00—Arrangements for detecting or preventing errors in the information received
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Abstract
本技术涉及提供差错率良好的LDPC编码的数据处理设备和数据处理方法。LPDC编码器以码长为16200比特，码率为12/15进行LDPC编码，进行编码。LDPC码包括信息比特和奇偶比特，奇偶校验矩阵H由与LDPC码的信息比特对应的信息矩阵部分，和与奇偶比特对应的奇偶矩阵部分构成。奇偶校验矩阵H的信息矩阵部分用奇偶校验矩阵初始值表表示，奇偶校验矩阵初始值表按360列的间隔，表示信息矩阵部分中为1的元素的位置。本技术可适用于进行LDPC编码和LDPC解码的情况。
Description
技术领域
本技术涉及数据处理设备和数据处理方法，具体地，涉及能够在利用例如LDPC码的数据传输中，确保良好的通信质量的数据处理设备和数据处理方法。
背景技术
低密度奇偶校验(LDPC)码具有高纠错能力，近年来，已在包括数字广播，比如欧洲数字视频广播(DVB)-S.2、DVD-T.2和DVB-C.2的传输方案中被广泛采用(例如，参见NPL 1)。
近来的研究表明类似于turbo码等，随着码长的增大，LDPC码具有接近于Shannon极限的性能。另外，由于LDPC码具有最小距离与码长成比例的性质，因此LDPC码具有其中作为特征，块差错概率特性良好，并且很难发生作为turbo码等的解码特性观察到的所谓误码平层现象的优点。
引文列表
非专利文献
NPL 1:DVB-S.2:ETSI EN 302 307 V1.2.1(2009-08)
发明内容
在利用LDPC码的数据传输中，例如，使LDPC码形成正交调制(数字调制)，比如正交移相键控(QPSK)的符号(被符号化)，然后通过把符号映射到正交调制的信号点，传送所述符号。
利用LDPC码的这种数据传输变得全球普及，已要求确保良好的通信质量。
鉴于这种情况，产生了本技术，目的是在利用LDPC码的数据传输中，确保良好的通信质量。
本技术的第一数据处理设备/数据处理方法包括根据低密度奇偶校验(LDPC)码的奇偶校验矩阵，把信息比特编码成码长为16200比特，码率为12/15的LDPC码的编码单元/步骤，其中LDPC码包括信息比特和奇偶比特，奇偶校验矩阵包括与信息比特对应的信息矩阵部分，和与奇偶比特对应的奇偶矩阵部分，信息矩阵部分用奇偶校验矩阵初始值表表示，奇偶校验矩阵初始值表是按360列的间隔，表示信息矩阵部分中为1的各个元素的位置的表格，是
3 394 1014 1214 1361 1477 1534 1660 1856 2745 2987 2991 31243155
59 136 528 781 803 928 1293 1489 1944 2041 2200 2613 2690 2847
155 245 311 621 1114 1269 1281 1783 1995 2047 2672 2803 28853014
79 870 974 1326 1449 1531 2077 2317 2467 2627 2811 3083 31013132
4 582 660 902 1048 1482 1697 1744 1928 2628 2699 2728 3045 3104
175 395 429 1027 1061 1068 1154 1168 1175 2147 2359 2376 26132682
1388 2241 3118 3148
143 506 2067 3148
1594 2217 2705
398 988 2551
1149 2588 2654
678 2844 3115
1508 1547 1954
1199 1267 1710
2589 3163 3207
1 2583 2974
2766 2897 3166
929 1823 2742
1113 3007 3239
1753 2478 3127
0 509 1811
1672 2646 2984
965 1462 3230
3 1077 2917
1183 1316 1662
968 1593 3239
64 1996 2226
1442 2058 3181
513 973 1058
1263 3185 3229
681 1394 3017
419 2853 3217
3 2404 3175
2417 2792 2854
1879 2940 3235
647 1704 3060。
在第一数据处理设备/数据处理方法中，根据低密度奇偶校验(LDPC)码的奇偶校验矩阵，信息比特被编码成码长为16200比特，码率为12/15的LDPC码。LDPC码包括信息比特和奇偶比特，奇偶校验矩阵包括与信息比特对应的信息矩阵部分，和与奇偶比特对应的奇偶矩阵部分，信息矩阵部分用奇偶校验矩阵初始值表表示，奇偶校验矩阵初始值表是按360列的间隔，表示信息矩阵部分中为1的各个元素的位置的表格，是
3 394 1014 1214 1361 1477 1534 1660 1856 2745 2987 2991 31243155
59 136 528 781 803 928 1293 1489 1944 2041 2200 2613 2690 2847
155 245 311 621 1114 1269 1281 1783 1995 2047 2672 2803 28853014
79 870 974 1326 1449 1531 2077 2317 2467 2627 2811 3083 31013132
4 582 660 902 1048 1482 1697 1744 1928 2628 2699 2728 3045 3104
175 395 429 1027 1061 1068 1154 1168 1175 2147 2359 2376 26132682
1388 2241 3118 3148
143 506 2067 3148
1594 2217 2705
398 988 2551
1149 2588 2654
678 2844 3115
1508 1547 1954
1199 1267 1710
2589 3163 3207
1 2583 2974
2766 2897 3166
929 1823 2742
1113 3007 3239
1753 2478 3127
0 509 1811
1672 2646 2984
965 1462 3230
3 1077 2917
1183 1316 1662
968 1593 3239
64 1996 2226
1442 2058 3181
513 973 1058
1263 3185 3229
681 1394 3017
419 2853 3217
3 2404 3175
2417 2792 2854
1879 2940 3235
647 1704 3060。
本技术的第二数据处理设备/数据处理方法包括解码从传送自传输设备的数据获得的LDPC码的解码单元/步骤，传输设备包括根据低密度奇偶校验(LDPC)码的奇偶校验矩阵，把信息比特编码成码长为16200比特，码率为12/15的LDPC码的编码单元，其中LDPC码包括信息比特和奇偶比特，奇偶校验矩阵包括与信息比特对应的信息矩阵部分，和与奇偶比特对应的奇偶矩阵部分，信息矩阵部分用奇偶校验矩阵初始值表表示，奇偶校验矩阵初始值表是按360列的间隔，表示信息矩阵部分中为1的各个元素的位置的表格，是
3 394 1014 1214 1361 1477 1534 1660 1856 2745 2987 2991 31243155
59 136 528 781 803 928 1293 1489 1944 2041 2200 2613 2690 2847
155 245 311 621 1114 1269 1281 1783 1995 2047 2672 2803 28853014
79 870 974 1326 1449 1531 2077 2317 2467 2627 2811 3083 31013132
4 582 660 902 1048 1482 1697 1744 1928 2628 2699 2728 3045 3104
175 395 429 1027 1061 1068 1154 1168 1175 2147 2359 2376 26132682
1388 2241 3118 3148
143 506 2067 3148
1594 2217 2705
398 988 2551
1149 2588 2654
678 2844 3115
1508 1547 1954
1199 1267 1710
2589 3163 3207
1 2583 2974
2766 2897 3166
929 1823 2742
1113 3007 3239
1753 2478 3127
0 509 1811
1672 2646 2984
965 1462 3230
3 1077 2917
1183 1316 1662
968 1593 3239
64 1996 2226
1442 2058 3181
513 973 1058
1263 3185 3229
681 1394 3017
419 2853 3217
3 2404 3175
2417 2792 2854
1879 2940 3235
647 1704 3060。
在第二数据处理设备/数据处理方法中，从传送自传输设备的数据获得的LDPC码被解码，其中传输设备包括根据低密度奇偶校验(LDPC)码的奇偶校验矩阵，把信息比特编码成码长为16200比特，码率为12/15的LDPC码的编码单元/步骤，其中LDPC码包括信息比特和奇偶比特，奇偶校验矩阵包括与信息比特对应的信息矩阵部分，和与奇偶比特对应的奇偶矩阵部分，信息矩阵部分用奇偶校验矩阵初始值表表示，奇偶校验矩阵初始值表是按360列的间隔，表示信息矩阵部分中为1的各个元素的位置的表格，是
3 394 1014 1214 1361 1477 1534 1660 1856 2745 2987 2991 31243155
59 136 528 781 803 928 1293 1489 1944 2041 2200 2613 2690 2847
155 245 311 621 1114 1269 1281 1783 1995 2047 2672 2803 28853014
79 870 974 1326 1449 1531 2077 2317 2467 2627 2811 3083 31013132
4 582 660 902 1048 1482 1697 1744 1928 2628 2699 2728 3045 3104
175 395 429 1027 1061 1068 1154 1168 1175 2147 2359 2376 26132682
1388 2241 3118 3148
143 506 2067 3148
1594 2217 2705
398 988 2551
1149 2588 2654
678 2844 3115
1508 1547 1954
1199 1267 1710
2589 3163 3207
1 2583 2974
2766 2897 3166
929 1823 2742
1113 3007 3239
1753 2478 3127
0 509 1811
1672 2646 2984
965 1462 3230
3 1077 2917
1183 1316 1662
968 1593 3239
64 1996 2226
1442 2058 3181
513 973 1058
1263 3185 3229
681 1394 3017
419 2853 3217
3 2404 3175
2417 2792 2854
1879 2940 3235
647 1704 3060。
本技术的第三数据处理设备包括根据低密度奇偶校验(LDPC)码的奇偶校验矩阵，解码码长为16200比特，码率为12/15的LDPC码的解码单元，其中LDPC码包括信息比特和奇偶比特，奇偶校验矩阵包括与信息比特对应的信息矩阵部分，和与奇偶比特对应的奇偶矩阵部分，信息矩阵部分用奇偶校验矩阵初始值表表示，奇偶校验矩阵初始值表是按360列的间隔，表示信息矩阵部分中为1的各个元素的位置的表格，是
3 394 1014 1214 1361 1477 1534 1660 1856 2745 2987 2991 31243155
59 136 528 781 803 928 1293 1489 1944 2041 2200 2613 2690 2847
155 245 311 621 1114 1269 1281 1783 1995 2047 2672 2803 28853014
79 870 974 1326 1449 1531 2077 2317 2467 2627 2811 3083 31013132
4 582 660 902 1048 1482 1697 1744 1928 2628 2699 2728 3045 3104
175 395 429 1027 1061 1068 1154 1168 1175 2147 2359 2376 26132682
1388 2241 3118 3148
143 506 2067 3148
1594 2217 2705
398 988 2551
1149 2588 2654
678 2844 3115
1508 1547 1954
1199 1267 1710
2589 3163 3207
1 2583 2974
2766 2897 3166
929 1823 2742
1113 3007 3239
1753 2478 3127
0 509 1811
1672 2646 2984
965 1462 3230
3 1077 2917
1183 1316 1662
968 1593 3239
64 1996 2226
1442 2058 3181
513 973 1058
1263 3185 3229
681 1394 3017
419 2853 3217
3 2404 3175
2417 2792 2854
1879 2940 3235
647 1704 3060。
在第三数据处理设备中，根据低密度奇偶校验(LDPC)码的奇偶校验矩阵，解码码长为16200比特，码率为12/15的LDPC码。LDPC码包括信息比特和奇偶比特，奇偶校验矩阵包括与信息比特对应的信息矩阵部分，和与奇偶比特对应的奇偶矩阵部分，信息矩阵部分用奇偶校验矩阵初始值表表示，奇偶校验矩阵初始值表是按360列的间隔，表示信息矩阵部分中为1的各个元素的位置的表格，是
3 394 1014 1214 1361 1477 1534 1660 1856 2745 2987 2991 31243155
59 136 528 781 803 928 1293 1489 1944 2041 2200 2613 2690 2847
155 245 311 621 1114 1269 1281 1783 1995 2047 2672 2803 28853014
79 870 974 1326 1449 1531 2077 2317 2467 2627 2811 3083 31013132
4 582 660 902 1048 1482 1697 1744 1928 2628 2699 2728 3045 3104
175 395 429 1027 1061 1068 1154 1168 1175 2147 2359 2376 26132682
1388 2241 3118 3148
143 506 2067 3148
1594 2217 2705
398 988 2551
1149 2588 2654
678 2844 3115
1508 1547 1954
1199 1267 1710
2589 3163 3207
1 2583 2974
2766 2897 3166
929 1823 2742
1113 3007 3239
1753 2478 3127
0 509 1811
1672 2646 2984
965 1462 3230
3 1077 2917
1183 1316 1662
968 1593 3239
64 1996 2226
1442 2058 3181
513 973 1058
1263 3185 3229
681 1394 3017
419 2853 3217
3 2404 3175
2417 2792 2854
1879 2940 3235
647 1704 3060。
另外，数据处理设备可以是独立设备，或者可以是构成一个设备的内部部件。
按照本发明，能够在利用LDPC码的数据传输中，确保良好的通信质量。
另外，这里说明的效果仅仅是例证性的，本技术的效果并不意图被局限于这里说明的效果，可以存在另外的效果。
附图说明
图1是说明LDPC码的奇偶校验矩阵H的示图。
图2是图解说明LDPC码的解码过程的流程图。
图3是图解说明LDPC码的奇偶校验矩阵的例子的示图。
图4是图解说明奇偶校验矩阵的Tanner图的示图。
图5是图解说明变量节点的示图。
图6是图解说明校验节点的示图。
图7是图解说明本技术适用于的传输系统的实施例的结构例子的示图。
图8是图解说明传输设备11的结构例子的示图。
图9是图解说明比特交织器116的结构例子的方框图。
图10是图解说明奇偶校验矩阵的示图。
图11是图解说明奇偶矩阵的示图。
图12是图解说明在DVB-S.2标准中定义的LDPC码的奇偶校验矩阵的示图。
图13是说明在DVB-S.2标准中定义的LDPC码的奇偶校验矩阵的示图。
图14是图解说明16QAM的信号点配置的示图。
图15是图解说明64QAM的信号点配置的示图。
图16是图解说明64QAM的信号点配置的示图。
图17是图解说明64QAM的信号点配置的示图。
图18是图解说明在DVB-S.2标准中定义的信号点配置的示图。
图19是图解说明在DVB-S.2标准中定义的信号点配置的示图。
图20是图解说明在DVB-S.2标准中定义的信号点配置的示图。
图21是图解说明在DVB-S.2标准中定义的信号点配置的示图。
图22是说明分用器25的处理的示图。
图23是说明分用器25的处理的示图。
图24是图解说明用于LDPC码的解码的Tanner图的示图。
图25是图解说明具有阶梯结构的奇偶矩阵HT和对应于奇偶矩阵HT的Tanner图的示图。
图26是图解说明与在奇偶交织之后的LDPC码对应的奇偶校验矩阵H的奇偶矩阵HT的示图。
图27是图解说明变换奇偶校验矩阵的示图。
图28是说明列扭曲交织器24的处理的示图。
图29是图解说明列扭曲交织所需的存储器31的列数和写入起始位置的地址的示图。
图30是图解说明列扭曲交织所需的存储器31的列数和写入起始位置的地址的示图。
图31是图解说明在比特交织器116和映射器117中进行的处理的流程图。
图32是图解说明在模拟中采用的通信路径模型的示图。
图33是图解说明通过模拟获得的差错率和颤动(flutter)的多普勒频率fd之间的关系的示图。
图34是图解说明通过模拟获得的差错率和颤动的多普勒频率fd之间的关系的示图。
图35是图解说明LDPC编码器115的结构例子的方框图。
图36是图解说明LDPC编码器115的处理的流程图。
图37是图解说明其中码率为1/4，码长为16200的奇偶校验矩阵初始值表的例子的示图。
图38是说明从奇偶校验矩阵初始值表，获得奇偶校验矩阵H的方法的示图。
图39是图解说明r＝12/15的16k码的奇偶校验矩阵初始值表的例子的示图。
图40是图解说明其中列权重为3，行权重为6的度序列(degreesequence)的码集的Tanner图的例子的示图。
图41是图解说明多边类型码集的Tanner图的例子的示图。
图42是图解说明r＝12/15的16k码的奇偶校验矩阵的最小循环长度和性能阈值的示图。
图43是说明r＝12/15的16k码的奇偶校验矩阵的示图。
图44是说明r＝12/15的16k码的奇偶校验矩阵的示图。
图45是图解说明测量BER/FER的模拟的模拟结果的示图。
图46是图解说明接收设备12的结构例子的方框图。
图47是图解说明比特解交织器165的结构例子的方框图。
图48是图解说明解映射器164、比特解交织器165和LDPC解码器166进行的处理的流程图。
图49是图解说明LDPC码的奇偶校验矩阵的例子的示图。
图50是图解说明通过对奇偶校验矩阵进行行置换和列置换而获得的矩阵(变换奇偶校验矩阵)的示图。
图51是图解说明被分成5×5单位的变换奇偶校验矩阵的示图。
图52是图解说明以P个为一组，进行节点计算的解码装置的结构例子的方框图。
图53是图解说明LDPC解码器166的结构例子的方框图。
图54是说明构成比特解交织器165的复用器54的处理的示图。
图55是说明列扭曲解交织器55的处理的示图。
图56是图解说明比特解交织器165的另一个结构例子的方框图。
图57是图解说明接收设备12适用于的接收系统的第一结构例子的方框图。
图58是图解说明接收设备12适用于的接收系统的第二结构例子的方框图。
图59是图解说明接收设备12适用于的接收系统的第三结构例子的方框图。
图60是图解说明本技术适用于的计算机的实施例的结构例子的方框图。
具体实施方式
下面，在说明本技术的实施例之前，将说明LDPC码。
<LDPC码>
此外，LDPC码是线性码，并且不必是二进制的，不过，这里将在假定LDPC码是二进制码的情况下进行说明。
LDPC码的最显著特征是定义LDPC码的奇偶校验矩阵是稀疏矩阵。这里，稀疏矩阵是其中矩阵的值为“1”的元素的数目很少的矩阵(矩阵中的多数元素都为0)。
图1是图解说明LDPC码奇偶校验矩阵H的示图。
在图1的奇偶校验矩阵H中，每列的权重(列权重)(“1”的数目)(权重)被设定为“3”，每行的权重(行权重)被设定为“6”。
在利用LDPC码的编码(LDPC编码)中，例如，根据奇偶校验矩阵H，产生生成矩阵G，然后通过把生成矩阵G乘以二进制信息比特，产生代码字(LDPC码)。
具体地，进行LDPC编码的编码装置首先计算其中在奇偶校验矩阵H及其转置矩阵HT之间，等式GHT＝0成立的生成矩阵G。这里，当生成矩阵G为K×N矩阵时，编码装置把由K比特形成的信息比特的比特序列(向量u)乘以生成矩阵G，以产生由N比特形成的代码字c(＝uG)。通过预定的通信路径，在接收侧接收编码装置产生的代码字(LDPC码)。
LDPC码的解码是由Gallager提出并称为概率解码的算法，该算法可借助在变量节点(也称为消息节点)和校验节点构成的所谓Tanner图上的置信传播，利用消息传递算法进行。下面，酌情把变量节点和校验节点简称为节点。
图2是图解说明LDPC码的解码过程的流程图。
此外，下面酌情把通过把在接收侧接收的LDPC码(1个代码字)的第i个代码比特的值的“0”似然性表示成对数似然比而获得的实数(接收LLR)称为接收值u0i。此外，从校验节点输出的消息被假定为uj，从变量节点输出的消息被假定为vi。
首先，在LDPC码的解码中，如图2中图解所示，在步骤S11，接收LDPC码，消息(校验节点消息)uj被初始化为“0”，作为迭代处理的计数器的整数变量k被初始化为“0”，然后处理进入步骤S12。在步骤S12，通过根据通过接收LDPC码而获得的接收值u0i，进行式(1)中所示的计算(变量节点计算)，获得消息(变量节点消息)vi，然后通过根据消息vi，进行式(2)中所示的计算(校验节点计算)，获得消息uj。
[式1]
[式2]
这里，式(1)和式(2)中的dv和dc分别是可任意选择的指示奇偶校验矩阵H的垂直方向(列)和水平方向(行)中的“1”的数目的参数。例如，在图1中所示的其中列权重为3，行权重为6的LDPC码((3,6)LDPC码)的情况下，确定dv＝3和dc＝6。
另外，在式(1)的变量节点计算和式(2)的校验节点计算中，从将从其输出消息的边缘(连接变量节点和校验节点的线)输入的消息不被用作计算的对象，从而计算范围为1～dv-1或1～dc-1。此外，式(2)的校验节点计算实际上是通过预先创建式(3)中表示的定义为对于两个输入v1和v2的一个输出的函数R(v1,v2)的表格，并如式(4)中所示，连续(迭代)地利用所述表格进行的。
[式3]
x＝2tanh-1{tanh(v1/2)tanh(v2/2)}＝R(v1，v2)…(3)
[式4]
在步骤S12，变量k被加“1”，处理进入步骤S13。在步骤S13，判定变量k是否大于预定的迭代解码次数C。在步骤S13，如果判定变量k不大于C，那么处理返回步骤S12，重复相同的处理。
此外，在步骤S13，如果判定变量k大于C，那么处理进入步骤S14，通过进行式(5)中所示的计算，获得并输出作为最终输出的解码结果的消息vi，然后结束LDPC码的解码处理。
[式5]
这里，式(5)的计算不同于式(1)的变量节点计算，是通过利用来自耦接到变量节点的所有边缘的消息uj进行的。
图3是图解说明(3,6)LDPC码(码率1/2，码长12)的奇偶校验矩阵H的例子的示图。
在图3的奇偶校验矩阵H中，类似于图1，列权重被设定为3，行权重被设定为6。
图4是图解说明图3中的奇偶校验矩阵H的Tanner图的示图。
这里，在图4中，校验节点用加号“+”表示，变量节点用等号“＝”表示。校验节点和变量节点分别对应于奇偶校验矩阵H的行和列。校验节点和变量节点之间的连接线是边缘，边缘对应于奇偶校验矩阵中的“1”元素。
换句话说，如果奇偶校验矩阵的第j行，第i列的元素为1，那么在图4中，从顶部开始的第i个变量节点(“＝”的节点)和从顶部开始的第j个校验节点(“+”的节点)通过边缘耦接。边缘表示对应于变量节点的代码比特具有对应于校验节点的约束。
在作为LDPC码的解码方法的和积算法中，重复进行变量节点计算和校验节点计算。
图5是图解说明在变量节点进行的变量节点计算的示图。
在变量节点中，通过利用来自连接到变量节点的剩余边缘的消息u1和u2，以及接收值u0i，用式(1)的变量节点计算，获得与待计算的边缘对应的消息vi。按照相同方式，获得与其它边缘对应的消息。
图6是图解说明在校验节点进行的检验节点计算的示图。
这里，通过利用式a×b＝exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)的关系，式(2)的校验节点计算可被重写成式(6)。这里，当x≥0时，sign(x)为1，当x<0时，sign(x)为-1。
[式6]
当x≥0时，如果函数被定义为式那么式成立，以致式(6)可被变形成式(7)。
[式7]
在校验节点中，按照式(7)，进行式(2)的校验节点计算。
换句话说，在校验节点中，如图6中图解所示，利用来自连接到校验节点的剩余边缘的消息v1,v2,v3,v4和v5，用式(7)的校验节点计算，获得与待计算的边缘对应的消息Uj。按照相同的方式，获得对应于其它边缘的消息。
另外，式(7)的函数可被表示成式当x>0时，当用硬件实现函数和时，在一些情况下，可以利用查寻表(LUT)，实现所述函数，不过，LUT相同。
<本技术适用于的传输系统的结构例子>
图7是图解说明本技术适用于的传输系统的实施例的结构例子的示图(系统指的是多个装置的逻辑组合，各个组件装置是否在相同机壳中是无关紧要的)。
在图7中，传输系统包括传输设备11和接收设备12。
传输设备11进行例如电视广播的节目等的传输(广播)(发送)。换句话说，传输设备11把诸如作为节目的图像数据和音频数据之类的作为传输对象的对象数据，编码成LDPC码，并通过诸如卫星线路、陆地波、电缆(有线线路)之类的通信路径13，传送编码的对象数据。
接收设备12接收通过通信路径13，从传输设备11传送的LDPC码，把LDPC码解码成对象数据，然后输出该数据。
这里，已知在图7的传输系统中使用的LDPC码在加性白高斯噪声(AWGN)通信路径中，发挥相当高的能力。
同时，通信路径13可能产生突发差错或者擦除。例如，特别地，当通信路径13是陆地波时，在正交频分多路复用(OFDM)系统中，在期望-不期望功率比(D/U)为0dB(不期望功率＝回波的功率等于期望功率＝主路径的功率)的多径环境中，按照回波(除主路径外的路径)的延迟，某些符号的功率变成0(擦除)。
此外，即使在颤动(其中延迟为0，并且增加归因于多普勒频率的回波的通信路径)中，如果D/U为0dB，那么归因于多普勒频率，在特定时间的所有OFDM符号的功率会变成0(擦除)。
此外，归因于接收设备12侧的从传送设备11接收信号的诸如天线之类的接收单元(未图示)到接收设备12的配线的状态，和接收设备12的功率的不稳定性，可能发生突发差错。
同时，在LDPC码的解码中，在奇偶校验矩阵H的列，和对应于LDPC码的代码比特的变量节点中，如图5中图解所示，由于进行伴随LDPC码的代码比特(其接收值u0i)的加法的式(1)的变量节点计算，因此如果在变量节点计算中使用的代码比特中，出现差错，那么获得的消息的精度被降低。
随后，在LDPC码的解码中，由于通过利用在连接到校验节点的变量节点中获得的消息，进行校验节点中的式(7)的校验节点计算，因此如果其中与之相连的多个变量节点(与之对应的LDPC码的代码比特)同时变成差错状态(包括擦除)的校验节点的数目增大，那么解码性能恶化。
换句话说，例如，如果连接到校验节点的2个或更多的变量节点同时被擦除，那么校验节点返回其中在所有变量节点中，具有值0的概率和具有值1的概率相同的消息。这种情况下，返回等概率的消息的校验节点无助于一个解码处理(一组变量节点计算和校验节点计算)，结果，需要解码处理的大量迭代，从而解码性能恶化，对LDPC码解码的接收设备12的功耗增大。
从而，图7的传输系统能够改进抗突发差错和擦除性能，同时维持在AWGN通信路径(AWGN通道)的性能。
<传输设备11的结构例子>
图8是图解说明图7中的传输设备11的结构例子的方框图。
在传输设备11中，作为对象数据的一个或多个输入流被提供给模式自适应/复用器111。
模式自适应/复用器111酌情进行供给它的一个或多个输入流的诸如模式选择和复用之类的处理，然后把结果数据提供给填充器112。
填充器112对来自模式自适应/复用器111的数据，进行必要的填充(空值插入)，然后把结果数据提供给BB加扰器113。
BB加扰器113对来自填充器112的数据进行基带加扰(BB加扰)，然后把结果数据提供给BCH编码器114。
BCH编码器114对来自BB加扰器113的数据进行BCH编码，然后把结果数据作为LDPC对象数据(它是LDPC编码的对象)，提供给LDPC编码器115。
LDPC编码器115对来自BCH编码器114的LDPC对象数据，进行与奇偶校验矩阵相应的LDPC编码，在奇偶校验矩阵中，作为与LDPC码的奇偶校验比特对应的一部分的奇偶矩阵具有阶梯结构，然后输出LDPC对象数据作为信息比特的LDPC码。
换句话说，LDPC编码器115进行把LDPC对象数据编码成在诸如DVB-S.2、DVB-T.2DVB-C.2之类预定标准中定义的LDPC码(对应于奇偶校验矩阵)，或者预先确定的LDPC码(对应于奇偶校验矩阵)的LDPC编码，然后输出作为结果的LDPC码。
这里，在诸如DVB-S.2、DVB-T.2DVB-C.2之类标准中定义的LDPC码是不规则重复累积(IRA)码，LDPC码的奇偶校验矩阵中的奇偶矩阵具有阶梯结构。奇偶矩阵和阶梯结构将在后面说明。此外，例如，在H.Jin,A.Khandekar和R.J.McEliece的“rregular Repeat-accumulateCodes”(Proceedings of 2nd International Symposium on Turbo codesand Related Topics,pp.1-8，2000年9月)中说明了IRA码。
从LDPC编码器115输出的LDPC码被提供给比特交织器116。
比特交织器116对来自LDPC编码器115的LDPC码，进行后面说明的比特交织，然后把比特交织之后的LDPC码提供给映射器117。
映射器117通过以LDPC码的1比特或更多比特的代码比特为单位(符号单位)，把来自比特交织器116的LDPC码映射到表示正交调制的一个符号的信号点，进行正交调制(多级调制)。
换句话说，映射器117通过把来自比特交织器116的LDPC码，映射到IQ平面(IQ星座)上的，在进行LDPC码的正交调制的调制方案中确定的信号点，进行正交调制，IQ平面被定义成表示与载波同相的I分量的I轴，和表示与载波正交的Q分量的Q轴。
这里，在映射器117中进行的正交调制的调制方案的例子例如包括在DVB-S.2、DVB-T.2DVB-C.2之类标准中定义的调制方案，其它调制方案，换句话说，例如二进制移相键控(BPSK)、正交移相键控(QPSK)、8移相键控(PSK)、16振幅移相键控(APSK)、32APSK、16正交调幅(QAM)、64QAM、256QAM、1024QAM、4086QAM和4脉冲调幅(PAM)。在映射器117中，按照传输设备11的操作人员的操作，预先设定按其进行正交调制的调制方案。
利用映射器117中的处理获得的数据(通过把符号映射成信号点获得的映射结果)被提供给时间交织器118。
时间交织器118对来自映射器117的数据，进行以符号为单位的时间交织(时间方向的交织)，然后把结果数据提供给单入单出/多入单出(SISO/MISO)编码器119。
SISO/MISO编码器119对来自时间交织器118的数据进行空时编码，然后把结果数据提供给频率交织器120。
频率交织器120对来自SISO/MISO编码器119的数据，进行以符号为单位的频率交织(频率方向的交织)，然后把结果数据提供给帧构造器/资源分配单元131。
同时，例如，诸如基带信令(BB信令)(BB报头)之类的传输控制用控制数据被提供给BCH编码器121。
类似于BCH编码器114，BCH编码器121对供给它的控制数据，进行BCH编码，然后把结果数据提供给LDPC编码器122。
类似于LDPC编码器115，LDPC编码器122对作为LDPC对象数据，来自BCH编码器121的数据进行LDPC编码，然后把作为结果的LDPC码提供给映射器123。
类似于映射器117，映射器123通过以LDPC码的1比特或更多比特的代码比特为单位(符号单位)，把来自LDPC编码器122的LDPC码映射到表示正交调制的一个符号的信号点，进行正交调制，然后把结果数据提供给频率交织器124。
类似于频率交织器120，频率交织器124对来自映射器123的数据，进行以符号为单位的频率交织，然后把结果数据提供给帧构造器/资源分配单元131。
帧构造器/资源分配单元131在来自频率交织器120和124的数据(符号)的必要位置，插入引导符号，根据结果数据(符号)，产生由预定数目的符号构成的帧(例如，物理层(PL)帧、T2帧、C2帧等)，然后把所述帧提供给OFDM生成单元132。
OFDM生成单元132根据来自帧构造器/资源分配单元131的帧，生成对应于该帧的OFDM信号，然后通过通信路径13(图7)，传送所述OFDM信号。
另外，可在不设置图8中所示的一些部件，例如，时间交织器118、SISO/MISO编码器119、频率交织器120和频率交织器124的情况下，构成传输设备11。
图9图解说明图8的比特交织器116的结构例子。
比特交织器116具有交织数据的功能，由奇偶交织器23、列扭曲交织器24和分用器(DEMUX)25构成。另外，可在不设置奇偶交织器23和/或列扭曲交织器24的情况下，构成比特交织器116。
奇偶交织器23进行把来自LDPC编码器115的LDPC码的奇偶比特交织在另一个奇偶比特的位置的奇偶交织，然后把奇偶交织之后的LDPC码提供给列扭曲交织器24。
列扭曲交织器24对来自奇偶交织器23的LDPC码，进行列扭曲交织，然后把列扭曲交织之后的LDPC码提供给分用器25。
换句话说，在利用图8中的映射器117，把LDPC码的1比特或更多比特的代码比特映射到表示正交调制的一个符号的信号点的时候，传送LDPC码。
在列扭曲交织器24中，例如，进行后面说明的列扭曲交织，作为重排来自奇偶交织器23的LDPC码的代码比特的重排处理，以致与在LDPC编码器115中使用的奇偶校验矩阵的任意一行中的任意1对应的LDPC码的多个代码比特不被包含在一个符号中。
分用器25通过对来自列扭曲交织器24的LDPC码，进行替换作为符号的LDPC码的2个或更多代码比特的位置的替换处理，获得对AWGN的抵抗力增强的LDPC码。随后，分用器25把通过替换处理获得的LDPC码的所述2个或更多代码比特，作为符号提供给映射器117(图8)。
图10是图解说明在图8中的LDPC编码器115中的LDPC编码中使用的奇偶校验矩阵H的示图。
奇偶校验矩阵H具有低密度生成矩阵(LDGM)结构，可利用LDPC码的代码比特之中的对应于信息比特的各个部分的信息矩阵HA，和对应于奇偶比特的各个部分的奇偶矩阵HT，用式H＝[HA|HT](其中信息矩阵HA的元素是左侧元素，奇偶矩阵HT的元素是右侧元素的矩阵)表示。
这里，一个LDPC码(1个代码字)的代码比特之中的信息比特的比特数和奇偶比特的比特数分别被称为信息长度K和奇偶长度M，一个LDPC码的代码比特的数目被称为码长N(＝K+M)。
一定码长N的LDPC码的信息长度K和奇偶长度M由码率决定。此外，奇偶校验矩阵H是M行×N列的矩阵。从而，信息矩阵HA是M×K矩阵，奇偶矩阵HT是M×M矩阵。
图11表示在标准DVB-S.2、DVB-T.2和DVB-C.2中定义的LDPC码的奇偶校验矩阵H的奇偶矩阵HT。
如图11中图解所示，在诸如DVB-T.2之类标准中定义的LDPC码的奇偶校验矩阵H的奇偶矩阵HT是阶梯结构的矩阵，其中为1的元素被排列成阶梯形状(下双对角矩阵)。奇偶矩阵HT的行权重在第一行中为1，在所有剩余各行中为2。此外，列权重在最后一列中为1，在所有剩余各列中为2。
如上所述，通过利用奇偶校验矩阵H，能够容易地生成其奇偶矩阵HT具有阶梯结构的奇偶校验矩阵H的LDPC码。
换句话说，LDPC码(1个代码字)用行向量c表示，通过转置行向量而获得的列向量用cT表示。此外，在作为LDPC码的行向量c中，信息比特部分用行向量c表示，奇偶比特部分用行向量T表示。
这种情况下，通过利用行向量A作为信息比特，利用行向量T作为奇偶比特，行向量c用式c＝[A|T]表示(其中行向量A的元素是左侧元素，行向量T的元素是右侧元素的行向量)。
奇偶校验矩阵H和作为LDPC码的行向量c＝[A|T]必须满足式HcT＝0，从而如果奇偶校验矩阵H＝[HA|HT]的奇偶矩阵HT具有图11中所示的阶梯结构，那么通过在式HcT＝0中，从列向量HcT的第一行的元素起，顺序地使每一行的元素为0，能够逐次地(顺序地)获得作为构成满足式HcT＝0的行向量c＝[A|T]的奇偶比特的行向量T。
图12是说明在DVB-T.2中定义的LDPC码的奇偶校验矩阵H的示图。
在DVB-T.2标准中定义的LDPC码的奇偶校验矩阵H中，向第1列～第KX列赋予列权重X，向随后的K3列，赋予列权重3，向随后的M-1列，赋予列权重2，向最后一列，赋予列权重1。
这里，KX+K3+M-1+1等于码长N。
图13是图解说明关于在DVB-T.2等标准中定义的LDPC码的各种码率的列数KX、K3和M，以及列权重X的示图。
在DVB-T.2等标准中，定义64800比特和16200比特的码长N的LDPC码。
随后，对于64800比特的码长N的LDPC码，定义11种码率(标称码率)1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6,8/9和9/10，对于16200比特的码长N的LDPC码，定义10种码率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6和8/9。
这里，64800比特的码长N被称为64kbit，16200比特的码长N被称为16kbit。
对于LDPC码，与奇偶校验矩阵H的具有较大列权重的列对应的代码比特可能具有较小的差错率。
在图12和图13中所示的在DVB-T.2等标准中定义的奇偶校验矩阵H中，列越靠近开始侧(左侧)，列权重可能越大，于是，对于与奇偶校验矩阵H对应的LDPC码，开始侧的代码比特可能容错度高(具有抗差错性)，而终止侧的代码比特可能容错度低。
图14图解说明当图8中的映射器117进行16QAM时，16个符号(与之对应的信号点)在IQ表面上的配置例子。
换句话说，图14的A表示DVB-T.2的16QAM的符号(与之对应的信号点)。
在16QAM中，一个符号用4比特表示，从而存在16个(＝24)符号。随后，以IQ平面的原点为中心，16个符号被配置成沿I方向×Q方向，形成4×4的正方形。
现在，如果利用一个符号表示的比特序列中的从最高有效位起的第(i+1)比特被表示成比特yi，那么从最高有效位起，表示16QAM的1比特的4个比特可被顺序表示成比特y0,y1,y2和y3。如果调制方案为16QAM，那么LDPC码的代码比特的4比特变成(符号化成)4比特y0～y3的符号(符号值)。
图14的B表示对于利用16QAM的符号表示的4比特(下面称为符号比特)y0～y3，每个符号比特yi的比特边界。
这里，符号比特yi(在图14中，i＝0、1、2和3)的比特边界意味其符号比特yi为0的符号和其符号比特yi为1的符号之间的边界。
如在图14的B中图解所示，对于利用16QAM的符号表示的4个符号比特y0～y3之中的最前面的符号比特y0，IQ平面中的Q轴的一处是比特边界，对于第二个(从最高有效位起第二个)符号比特y1，只有IQ平面中的I轴上的一处是比特边界。
此外，对于第三个符号比特y2，比特边界位于4×4符号之中，从左侧起的第一列和第二列之间，以及第三列和第四列之间。
此外，对于第四个符号比特y3，比特边界位于4×4符号之中，从上侧起的第一行和第二行之间，以及第三行和第四行之间。
就利用符号表示的符号比特yi来说，远离比特边界的符号越多，越少出现差错(差错概率较低)，接近符号比特边界的符号越多，越多出现差错(差错概率较高)。
现在，如果其中很难出现差错(容错度高)的比特被称为“强比特”，而其中易于出现差错(容错度低)的比特被称为“弱比特”，对于16QAM的符号的4个符号比特y0～y3，最上的符号比特y0和第二个符号比特y1是强比特，而第三个符号比特y2和第四个符号比特y3是弱比特。
图15-图17图解说明当利用图8中的映射器117进行64QAM时，64个符号(与之对应的信号点)，换句话说，DVB-T.2的16QAM的符号在IQ平面上的配置例子。
在64QAM中，一个符号用6个比特表示，从而存在64个(＝26)符号。随后，以IQ平面的原点为中心，64个符号被配置成沿I方向×Q方向，形成8×8的正方形。
64QAM的一个符号的符号比特可从最高有效位起，被顺序表示成y0,y1,y2,y3,y4和y5比特。如果调制方案为64QAM，那么LDPC码的代码比特的6个比特是6比特的符号比特y0～y5的符号。
这里，图15图解说明对于64QAM的符号的符号比特y0～y5之中，开头的符号比特y0和第二个符号比特y1每一个的比特边界，图16图解说明对于第三个符号比特y2和第四个符号比特y3每一个的比特边界，图17图解说明对于第五个符号比特y4和第六个符号比特y5每一个的比特边界。
如图15中所示，对于开头的符号比特y0和第二个符号比特y1每一个的比特边界的数目为1。此外，如图16中所示，对于第三个符号比特y2和第四个符号比特y3每一个的比特边界的数目为2，另外如图17中所示，对于第五个符号比特y4和第六个符号比特y5每一个的比特边界的数目为4。
于是，对于64QAM的符号的符号比特y0～y5，开头的符号比特y0和第二个符号比特y1是最强的比特，第三个符号比特y2和第四个符号比特y3是次强比特。然后，第五个符号比特y4和第六个符号比特y5是弱比特。
从图14及图15-17可以看出，对正交调制的符号的符号比特来说，高位比特可能是强比特，低位比特可能是弱比特。
图18图解说明当采用卫星线路作为通信路径13(图7)，并利用图8中的映射器117进行QPSK时，4个符号(与之对应的信号点)在IQ平面上的配置例子，换句话说，DVB-S.2的QPSK的信号点配置。
在DVB-S.2的QPSK中，符号被映射到在半径ρ＝1，以IQ平面的原点为中心的圆的圆周上的4个信号点之一。
图19图解说明当采用卫星线路作为通信路径13(图7)，并利用图8中的映射器117进行8PSK时，8个符号在IQ平面上的配置例子，换句话说，DVB-S.2的8PSK的信号点配置。
在DVB-S.2的8PSK中，符号被映射到在半径ρ＝1，以IQ平面的原点为中心的圆的圆周上的8个信号点之一。
图20图解说明当采用卫星线路作为通信路径13(图7)，并利用图8中的映射器117进行16APSK时，16个符号在IQ平面上的配置例子，换句话说，DVB-S.2的16APSK的信号点配置。
图20的A表示DVB-S.2的16APSK的星座。
在DVB-S.2的16APSK中，符号被映射到总共16个信号点之一，所述16个信号点包括在以IQ平面的原点为作为中心，半径为R1的圆的圆周上的4个信号点，和半径为R2(>R1)的圆的圆周上的12个信号点。
图20的B表示在DVB-S.2的16APSK的星座中，半径R2与半径R1之比γ＝R2/R1。
在DVB-S.2的16APSK的星座中，半径R2与半径R1之比γ随码率而变化。
图21图解说明当采用卫星线路作为通信路径13(图7)，并利用图8中的映射器117进行32APSK时，32个符号在IQ平面上的配置例子，换句话说，DVB-S.2的32APSK的信号点配置。
图21的A表示DVB-S.2的32APSK的星座。
在DVB-S.2的32APSK中，符号被映射到总共32个信号点之一，所述32个信号点包括在以IQ平面的原点为作为中心，半径为R1的圆的圆周上的4个信号点，半径为R2(>R1)的圆的圆周上的12个信号点，和半径为R3(>R2)的圆的圆周上的16个信号点。
图21的B表示在DVB-S.2的32APSK的星座中，半径R2与半径R1之比γ1＝R2/R1，和半径R3与半径R1之比γ2＝R3/R1。
在DVB-S.2的32APSK的星座中，半径R2与半径R1之比γ1和半径R3与半径R1之比γ2随码率而变化。
类似于图14-图17的情况，即使对于其星座示于图18-图21中的DVB-S.2的各种类型的正交调制(QPSK、8PSK、16APSK和32APSK)的符号的符号比特，也存在强比特和弱比特。
这里，如在图12和图13中图解所示，就LDPC编码器115(图8)输出的LDPC码来说，存在容错度低的代码比特，和容错度高的代码比特。
此外，如在图14-图21中图解所示，就利用映射器117进行的正交调制的符号的符号比特来说，存在强比特和弱比特。
于是，如果LDPC码的容错度低的代码比特被分配给正交调制符号的弱符号比特，那么总体上，抗差错性被降低。
从而，作为把LDPC码的容错度低的代码比特分配给正交调制符号的强比特(符号比特)的倾向，提出了交织LDPC码的代码比特的交织器。
图9中的分用器25可进行交织器的处理。
图22是图解说明图9中的分用器25的处理的示图。
换句话说，图22中的A表示分用器25的功能结构例子。
分用器25由存储器31和替换单元32构成。
来自LDPC编码器115的LDPC码被提供给存储器31。
存储器31具有保存行(水平)方向的mb比特和列(垂直)方向的N/(mb)比特的存储容量，并通过沿列方向写入代码比特，和沿行方向读取代码比特，把提供给它的LDPC码的代码比特提供给替换单元32。
这里，如上所述，N(＝信息长度K+奇偶长度M)代表LDPC码的码长。
此外，m表示作为一个符号的LDPC码的代码比特的比特数，b代表预定的正整数，m是用于整数乘法的倍数。分用器25以预定比特数m为单位，使LDPC码的代码比特形成(符号化)为符号，倍数b表示通过分用器25的一次符号化获得的符号的数目。
图22的A图解说明其中调制方案是把符号映射到64个信号点任意之一的64QAM的分用器25的结构例子，于是，作为一个符号的LDPC码的代码比特的比特数m为6比特。
此外，在图22的A中，倍数b为1，于是，存储器31具有在列方向×行方向，N/(6×1)×(6×1)比特的存储容量。
这里，下面酌情把存储器31的在行方向为1比特，在列方向延伸的存储区称为列。在图22的A中，存储器31由6(6×1)列构成。
在分用器25中，朝着从左到右方向的列，进行沿着构成存储器31的各列的从上到下的方向(列方向)的LDPC码的代码比特的写入。
随后，如果一直到最右侧列的底部，结束代码比特的写入，那么以6比特(mb比特)为单位，沿行方向从构成存储器31的所有列中的头一列，读取代码比特，并提供给替换单元32。
替换单元32进行替换来自存储器31的6比特的代码比特的位置的替换处理，然后输出结果得到的6比特，作为表示64QAM的1个符号的6个符号比特y0,y1,y2,y3,y4和y5。
换句话说，沿行方向，从存储器31读取mb比特(这里，6比特)的代码比特，不过，如果从读取自存储器31的mb比特的代码比特中的最高有效位起的第i比特(i＝0,1,…,mb-1)被表示成比特bi，那么沿行方向，从存储器31读取的6比特的代码比特可从最高有效位开始，被顺序表示成比特b0,b1,b2,b3,b4和b5。
根据在图12和图13中描述的列权重的关系，位于比特b0的方向的代码比特是容错度高的代码比特，位于比特b5的方向的代码比特是容错度低的代码比特。
替换单元32可进行替换来自存储器31的6比特的代码比特b0～b5的位置，以致来自存储器31的6比特的代码比特b0～b5之中的容错度低的代码比特被分配给64QAM的1个符号的符号比特y0～y5之中的强比特的替换处理。
这里，从各个公司提出了替换来自存储器31的6比特的代码比特b0～b5，并把它们分配给表示64QAM的1个符号的6个符号比特y0～y5中的每一个的各种替换方法。
图22的B、图22的C和图22的D分别表示第一种替换方法、第二种替换方法和第三种替换方法。
在图22的B～图22的D中(即使在后面说明的图23中也类似)，连接比特bi和yi的线条意味把代码比特bi分配给符号的符号比特yi(把它换入符号比特yi的位置)。
作为图22的B的第一种替换方法，提出了采用3类替换方法任意之一，作为图22的C的第二种替换方法，提出了采用2类替换方法任意之一。
作为图22的D的第三种替换方法，提出了顺序选择并利用6类替换方法。
图23图解说明其中调制方案是把符号映射到64个信号点任意之一的64QAM(于是，类似于图22，被映射到1个符号的LDPC码的代码比特的比特数m为6比特)，并且倍数b为2的分用器25的结构例子，和第四种替换方法。
当倍数b为2时，存储器31包括在列方向×行方向，N/(6×2)×(6×2)比特的存储容量，并由12(＝6×2)列构成。
图23的A图解说明对存储器31的LDPC码的写入顺序。
在分用器25中，如在图22中所述，朝着从左到右方向的列，进行沿着构成存储器31的各列的从上到下的方向(列方向)的LDPC码的代码比特的写入。
随后，如果一直到最右侧列的底部，结束代码比特的写入(当一个代码字的写入结束时)，那么以12比特(mb比特)为单位，沿行方向从构成存储器31的所有列中的第一列，读取代码比特，并提供给替换单元32。
替换单元32通过利用第四种替换方法，进行替换来自存储器31的12比特的代码比特的位置的替换处理，然后输出结果得到的12比特，作为表示64QAM的2个符号(b个符号)的12比特，换句话说，表示64QAM的1个符号的6个符号比特y0,y1,y2,y3,y4和y5，和表示下一个符号的6个符号比特y0,y1,y2,y3,y4和y5。
这里，图23的B图解说明图23的A的替换单元32的替换处理的第四种替换方法。
另外，当倍数b为2时(在3以上的情况下同样适用)，在替换处理中，mb比特的代码比特被分配给b个连续符号mb比特的符号比特。包括图23，下面为了便于说明，从b个连续符号的mb比特的符号比特的最高有效位起的第(i+1)比特被表示成比特(符号比特)yi。
哪种代码比特替换方法适当，换句话说，哪种代码比特替换方法进一步改善AWGN通信路径等中的差错率，随LDPC码的码率和码长，调制方案等变化。
<奇偶交织>
下面参考图24-图26，说明利用图9中的奇偶交织器23的奇偶交织。
图24图解说明LDPC码的奇偶校验矩阵的Tanner图(其一部分)。
如图24中图解所示，如果连接到校验节点的多个(2个等)变量节点(与之对应的代码比特)同时变成错误节点，比如擦除者，那么该校验节点向连接到所述校验节点的所有变量节点，返回其中具有值0的概率和具有值1的概率相同的消息。于是，如果连接到相同校验节点的多个变量节点同时变成擦除，那么解码性能恶化。
这里，由图8中的LDPC编码器115输出的，在DVB-S.2标准中定义的LDPC码是IRA码，奇偶校验矩阵H的奇偶矩阵HT具有阶梯结构，如图11中图解所示。
图25是图解说明具有阶梯结构的奇偶矩阵HT，和对应于奇偶矩阵HT的Tanner图的示图。
换句话说，图25的A表示具有阶梯结构的奇偶矩阵HT，而图25的B表示与图25的A的奇偶矩阵HT对应的Tanner图。
在具有阶梯结构的奇偶矩阵HT中，在各行中(第一行除外)，为1的元素相邻。于是，在奇偶矩阵HT的Tanner图中，与其在奇偶矩阵HT中的值为1的两个相邻元素的列对应的两个相邻的变量节点连接到相同的校验节点。
于是，如果归因于突发差错或擦除，与上面说明的两个相邻的变量节点对应的奇偶比特同时变成错误比特，那么连接到与变成错误比特的这两个奇偶比特对应的两个变量节点(通过利用奇偶比特，获得消息的变量节点)的校验节点向连接到该校验节点的变量节点，返回其中具有值0的概率和具有值1的概率相等的消息，以致解码性能恶化。然后，如果突发长度(连续变成错误比特的奇偶比特的比特数)增大，那么返回指示等概率的消息的校验节点的数目增大，从而解码性能进一步恶化。
从而，为了避免上面说明的解码性能的恶化，奇偶交织器23(图9)进行把来自LDPC编码器115的LDPC码的奇偶比特交织到另一个奇偶比特的位置的交织。
图26是图解说明与在利用图9中的奇偶交织器23进行奇偶交织之后的LDPC码对应的奇偶校验矩阵H的奇偶矩阵HT的示图。
这里，与LDPC编码器115输出的，在DVB-S.2标准中定义的LDPC码对应的奇偶校验矩阵H的信息矩阵HA具有循环结构。
循环结构指的是其中通过循环移动另一列而获得某列的结构，例如包括其中对于每P个列，所述P列的各行中的1的位置是由沿列方向，把所述P列中的头一列循环移动与通过除以奇偶长度M而获得的值q成比例的值产生的位置的结构。下面，酌情把循环结构中的P列称为单位循环结构的列数。
在DVB-S.2标准中定义的LDPC码的例子包括其中码长N为64800比特和16200比特的两种LDPC码，如在图12和图13中所示，对于这两种LDPC码，单位循环结构的列数P都被定义为360，360是奇偶长度M的约数之中，除1和M外的约数之一。
此外，奇偶长度M是通过利用随码率而变化的值q，用式子M＝q×P＝q×360表示的除素数外的值。于是，与单位循环结构的列数P类似，值q也是奇偶长度M的约数之中，除1和M外的约数中的另一个约数，是通过把奇偶长度M除以单位循环结构的列数P获得的(作为奇偶长度M的约数的P和q的乘积是奇偶长度M)。
如上所述，当信息长度为K，并且x是等于或大于0，并且小于P的整数时，如果y是等于或大于0，并且小于q的整数，那么作为奇偶交织，奇偶交织器23把N比特的LDPC代码的代码比特之中的第(K+qx+y+1)个代码比特，交织在第(K+Py+x+1)个代码比特的位置。
由于第(K+qx+y+1)个和第(K+Py+x+1)个代码比特都是第(K+1)个及随后的代码比特，因此按照奇偶交织，LDPC码的奇偶比特的位置被移动。
按照这种奇偶交织，连接到相同校验节点的变量节点(与之对应的奇偶比特)被隔开单位循环结构的列数P，换句话说，这里，被隔开360比特，以致当突发长度小于360比特时，能够避免其中连接到相同校验节点的多个变量节点同时变成差错节点的状态，从而能够改善抗突发差错性。
另外，在把第(K+qx+y+1)个代码比特交织到第(K+Py+x+1)个代码比特的位置的奇偶交织之后的LDPC码，与借助用第(K+Py+x+1)列替换原始奇偶校验矩阵H的第(K+qx+y+1)列的列置换而获得的奇偶校验矩阵(下面称为变换奇偶校验矩阵)的LDPC码一致。
此外，如图26中图解所示，在变换奇偶校验矩阵的奇偶矩阵中，呈现以P列(在图26中，360列)作为一个单位的准循环结构。
这里，准循环结构意味其中除了其它部分之外，一些部分具有循环结构的结构。在通过对在DVB-S.2标准中定义的LDPC码的奇偶校验矩阵，进行对应于奇偶交织的列置换而获得的变换奇偶校验矩阵中，在右角部分的360行×360列的部分(下面说明的移位矩阵)中，不存在为1的元素(变成0元素)，据此，奇偶校验矩阵不具有(完全的)循环结构，而是具有所谓的准循环结构。
另外，图26中的变换奇偶校验矩阵是通过对原始奇偶校验矩阵H进行行的置换(行置换)，以便构成后面说明的构成矩阵，以及对应于奇偶交织的列置换而获得的矩阵。
<列扭曲交织>
下面参考图27-图30，说明列扭曲交织器24进行的作为重排处理的列扭曲交织。
图8的传输设备11作为一个符号地传送LDPC码的代码比特中的1个或更多比特。换句话说，例如，当代码比特的2个比特是一个符号时，例如使用QPSK作为调制方案，而当代码比特的4个比特是一个符号时，例如使用16APSK或16QAM作为调制方案。
当作为一个符号地传送代码比特中的2个或更多比特时，如果在任何符号中，发生擦除等，那么该符号的所有代码比特都变成擦除。
于是，为了改善解码性能，必须避免与一个符号的代码比特对应的变量节点连接到相同的校验节点，以降低连接到相同校验节点的多个变量节点(与之对应的代码比特)同时变成擦除的概率。
同时，如上所述，在由LDPC编码器115输出，并在DVB-S.2标准中定义的LDPC码的奇偶校验矩阵H中，信息矩阵HA具有循环结构，而奇偶矩阵HT具有阶梯结构。从而，如图26中所述，在作为奇偶交织之后的LDPC码的奇偶校验矩阵的变换奇偶校验矩阵中，在奇偶矩阵中显现循环结构(准确地，如上所述，准循环结构)。
图27图解说明变换奇偶校验矩阵。
换句话说，图27的A图解说明其中码长N为64800，码率(r)为3/4的LDPC码的奇偶校验矩阵H的变换奇偶校验矩阵。
在图27的A中，在变换奇偶校验矩阵中，其值被设定为1的各个元素的位置用句点(.)表示。
图27的B图解说明以图27的A的变换奇偶校验矩阵的LDPC码，换句话说，奇偶交织之后的LDPC码为对象，由分用器25(图9)进行的处理。
在图27的B中，在调制方案是诸如16APSK或16QAM之类把符号映射到16个信号点的方案的情况下，奇偶交织之后的LDPC码的代码比特沿列方向，被写入构成分用器25的存储器31的4列中。
沿列方向被写入构成存储器31的4列中的代码比特以4比特为单位，沿行方向被读取，从而是一个符号。
这种情况下，作为一个符号的4比特的代码比特B0,B1,B2和B3是与图27中的A的变换奇偶校验矩阵的任意一行中的1对应的代码比特，这种情况下，分别对应于代码比特B0,B1,B2和B3的变量节点连接到相同的校验节点。
于是，当一个符号的4比特的代码比特B0,B1,B2和B3是与变换奇偶校验矩阵的任意一行中的1对应的代码比特时，如果在所述符号中发生擦除，那么不能从连接到分别对应于代码比特B0,B1,B2和B3的变量节点的相同校验节点，获得适当的消息，从而解码性能恶化。
类似地，即使在除3/4的码率外的码率下，与连接到相同校验节点的多个变量节点对应的多个代码比特可能是16APSK或16QAM的一个符号。
从而，列扭曲交织器24进行交织来自奇偶交织器23的奇偶交织之后的LDPC代码的代码比特的列扭曲交织，以致与变换奇偶校验矩阵的任意一行中的1对应的多个代码比特不被包含在一个符号中。
图28是说明列扭曲交织的示图。
换句话说，图28图解说明分用器25的存储器31(图22和图23)。
如在图22中所述，存储器31具有在列(垂直)方向，保存mb比特，在行(水平)方向，保存N/(mb)比特的存储容量，从而由mb列构成。随后，列扭曲交织器24通过在沿列方向，写入LDPC码的代码比特，然后沿行方向读取代码比特时，控制对于存储器的写入起始位置，进行列扭曲交织。
换句话说，列扭曲交织器24对于多列中的每一列，恰当地变更开始代码比特的写入的写入起始位置，以致沿行方向读取的构成一个符号的多个代码比特不会变成与位于变换奇偶校验矩阵的某一行中的1对应的代码比特(LDPC码的代码比特被重排成以致与位于奇偶校验矩阵的某一行中的1对应的多个代码比特不被包含在相同符号中)。
这里，图28图解说明当调制方案为16APSK或16QAM，并且图22中说明的倍数b为1时，存储器31的结构例子。于是，在1个符号中构成的LDPC码的代码比特的比特数m为4比特，存储器31由4(＝mb)列构成。
列扭曲交织器24(代表图22中的分用器25)朝着从左到右方向的列，沿着构成存储器31的4列的从上到下的方向(列方向)，进行LDPC码的代码比特的写入。
随后，如果一直到最右侧列为止，结束代码比特的写入，那么列扭曲交织器24从构成存储器31的所有各列中的第一行起，沿行方向以4比特(mb比特)为单位，读取代码比特，并把该代码比特作为列扭曲交织之后的LDPC码，输出给分用器25的替换单元32(图22和图23)。
不过，如果假定每一列的开始(顶部)位置的地址为0，并且列方向的各个位置的地址按升序用整数表示，那么在列扭曲交织器24中，假定最左侧列的写入起始位置是地址为0的位置，第二列(从左侧起)的写入起始位置是地址为2的位置，第三列的写入起始位置是地址为4的位置，而第四列的写入起始位置是地址为7的位置。
另外，就其写入起始位置不同于地址为0的位置的各列来说，在一直到底部位置写入代码比特之后，回到顶部(地址为0的位置)，写入代码比特，一直到紧接在写入起始位置之前的位置为止。之后，进行对下一列(右侧)的写入。
通过如上所述进行列扭曲交织，对于在DVB-T.2标准中定义的LDPC码，能够避免使与连接到相同校验节点的多个变量节点对应的多个代码比特形成为16APSK或16QAM的一个符号(包含在相同符号中)，结果，能够改善存在擦除的通信路径上的解码性能。
图29图解说明对于在DVB-T.2中定义的码长N为64800的11种不同码率的相应LDPC码，就每种调制方案来说，列扭曲交织所需的存储器31的列数，和写入起始位置的地址。
如果倍数b为1，并且通过采用例如QPSK作为调制方案，一个符号的比特数m为2比特，那么按照图29，存储器31具有在行方向，保存2×1(＝mb)比特的2列，并在列方向保存64800/(2×1)比特。
从而，在存储器31的2列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为2的位置。
另外，例如，当采用图22的第一种到第三种替换方法任意之一，作为分用器25(图9)的替换处理的替换方法时，倍数b为1。
如果倍数b为2，并且通过采用例如QPSK作为调制方案，一个符号的比特数m为2比特，那么按照图29，存储器31具有在行方向，保存2×2比特的4列，并在列方向保存64800/(2×2)比特。
从而，在存储器31的4列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为2的位置，第三列的写入起始位置是地址为4的位置，而第四列的写入起始位置是地址为7的位置。
另外，例如，当采用图23的第四种替换方法，作为分用器25(图9)的替换处理的替换方法时，倍数b为2。
如果倍数b为1，并且通过采用例如16QAM作为调制方案，一个符号的比特数m为4比特，那么按照图29，存储器31具有在行方向，保存4×1比特的4列，并在列方向保存64800/(4×1)比特。
从而，在存储器31的4列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为2的位置，第三列的写入起始位置是地址为4的位置，第四列的写入起始位置是地址为7的位置。
如果倍数b为2，并且通过采用例如16QAM作为调制方案，一个符号的比特数m为4比特，那么按照图29，存储器31具有在行方向，保存4×2比特的8列，并在列方向保存64800/(4×2)比特。
从而，在存储器31的8列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为0的位置，第三列的写入起始位置是地址为2的位置，第四列的写入起始位置是地址为4的位置，第五列的写入起始位置是地址为4的位置，第六列的写入起始位置是地址为5的位置，第七列的写入起始位置是地址为7的位置，第八列的写入起始位置是地址为7的位置。
如果倍数b为1，并且通过采用例如64QAM作为调制方案，一个符号的比特数m为6比特，那么按照图29，存储器31具有在行方向，保存6×1比特的6列，并在列方向保存64800/(6×1)比特。
从而，在存储器31的6列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为2的位置，第三列的写入起始位置是地址为5的位置，第四列的写入起始位置是地址为9的位置，第五列的写入起始位置是地址为10的位置，第六列的写入起始位置是地址为13的位置。
如果倍数b为2，并且通过采用例如64QAM作为调制方案，一个符号的比特数m为6比特，那么按照图29，存储器31具有在行方向，保存6×2比特的12列，并在列方向保存64800/(6×2)比特。
从而，在存储器31的12列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为0的位置，第三列的写入起始位置是地址为2的位置，第四列的写入起始位置是地址为2的位置，第五列的写入起始位置是地址为3的位置，第六列的写入起始位置是地址为4的位置，第七列的写入起始位置是地址为4的位置，第八列的写入起始位置是地址为5的位置，第九列的写入起始位置是地址为5的位置，第十列的写入起始位置是地址为7的位置，第十一列的写入起始位置是地址为8的位置，第十二列的写入起始位置是地址为9的位置。
如果倍数b为1，并且通过采用例如256QAM作为调制方案，一个符号的比特数m为8比特，那么按照图29，存储器31具有在行方向，保存8×1比特的8列，并在列方向保存64800/(8×1)比特。
从而，在存储器31的8列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为0的位置，第三列的写入起始位置是地址为2的位置，第四列的写入起始位置是地址为4的位置，第五列的写入起始位置是地址为4的位置，第六列的写入起始位置是地址为5的位置，第七列的写入起始位置是地址为7的位置，第八列的写入起始位置是地址为7的位置。
如果倍数b为2，并且通过采用例如256QAM作为调制方案，一个符号的比特数m为8比特，那么按照图29，存储器31具有在行方向，保存8×2比特的16列，并在列方向保存64800/(8×2)比特。
从而，在存储器31的16列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为2的位置，第三列的写入起始位置是地址为2的位置，第四列的写入起始位置是地址为2的位置，第五列的写入起始位置是地址为2的位置，第六列的写入起始位置是地址为3的位置，第七列的写入起始位置是地址为7的位置，第八列的写入起始位置是地址为15的位置，第九列的写入起始位置是地址为16的位置，第十列的写入起始位置是地址为20的位置，第十一列的写入起始位置是地址为22的位置，第十二列的写入起始位置是地址为22的位置，第十三列的写入起始位置是地址为27的位置，第十四列的写入起始位置是地址为27的位置，第十五列的写入起始位置是地址为28的位置，第十六列的写入起始位置是地址为32的位置。
如果倍数b为1，并且通过采用例如1024QAM作为调制方案，一个符号的比特数m为10比特，那么按照图29，存储器31具有在行方向，保存10×1比特的10列，并在列方向保存64800/(10×1)比特。
从而，在存储器31的10列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为3的位置，第三列的写入起始位置是地址为6的位置，第四列的写入起始位置是地址为8的位置，第五列的写入起始位置是地址为11的位置，第六列的写入起始位置是地址为13的位置，第七列的写入起始位置是地址为15的位置，第八列的写入起始位置是地址为17的位置，第九列的写入起始位置是地址为18的位置，第十列的写入起始位置是地址为20的位置。
如果倍数b为2，并且通过采用例如1024QAM作为调制方案，一个符号的比特数m为10比特，那么按照图29，存储器31具有在行方向，保存10×2比特的20列，并在列方向保存64800/(10×2)比特。
从而，在存储器31的20列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为1的位置，第三列的写入起始位置是地址为3的位置，第四列的写入起始位置是地址为4的位置，第五列的写入起始位置是地址为5的位置，第六列的写入起始位置是地址为6的位置，第七列的写入起始位置是地址为6的位置，第八列的写入起始位置是地址为9的位置，第九列的写入起始位置是地址为13的位置，第十列的写入起始位置是地址为14的位置，第十一列的写入起始位置是地址为14的位置，第十二列的写入起始位置是地址为16的位置，第十三列的写入起始位置是地址为21的位置，第十四列的写入起始位置是地址为21的位置，第十五列的写入起始位置是地址为23的位置，第十六列的写入起始位置是地址为25的位置，第十七列的写入起始位置是地址为25的位置，第十八列的写入起始位置是地址为26的位置，第十九列的写入起始位置是地址为28的位置，第二十列的写入起始位置是地址为30的位置。
如果倍数b为1，并且通过采用例如4096QAM作为调制方案，一个符号的比特数m为12比特，那么按照图29，存储器31具有在行方向，保存12×1比特的12列，并在列方向保存64800/(12×1)比特。
从而，在存储器31的12列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为0的位置，第三列的写入起始位置是地址为2的位置，第四列的写入起始位置是地址为2的位置，第五列的写入起始位置是地址为3的位置，第六列的写入起始位置是地址为4的位置，第七列的写入起始位置是地址为4的位置，第八列的写入起始位置是地址为5的位置，第九列的写入起始位置是地址为5的位置，第十列的写入起始位置是地址为7的位置，第十一列的写入起始位置是地址为8的位置，第十二列的写入起始位置是地址为9的位置。
如果倍数b为2，并且通过采用例如4096QAM作为调制方案，一个符号的比特数m为12比特，那么按照图29，存储器31具有在行方向，保存12×2比特的24列，并在列方向保存64800/(12×2)比特。
从而，在存储器31的24列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为5的位置，第三列的写入起始位置是地址为8的位置，第四列的写入起始位置是地址为8的位置，第五列的写入起始位置是地址为8的位置，第六列的写入起始位置是地址为8的位置，第七列的写入起始位置是地址为10的位置，第八列的写入起始位置是地址为10的位置，第九列的写入起始位置是地址为10的位置，第十列的写入起始位置是地址为12的位置，第十一列的写入起始位置是地址为13的位置，第十二列的写入起始位置是地址为16的位置，第十三列的写入起始位置是地址为17的位置，第十四列的写入起始位置是地址为19的位置，第十五列的写入起始位置是地址为21的位置，第十六列的写入起始位置是地址为22的位置，第十七列的写入起始位置是地址为23的位置，第十八列的写入起始位置是地址为26的位置，第十九列的写入起始位置是地址为37的位置，第二十列的写入起始位置是地址为39的位置，第二十一列的写入起始位置是地址为40的位置，第二十二列的写入起始位置是地址为41的位置，第二十三列的写入起始位置是地址为41的位置，第二十四列的写入起始位置是地址为41的位置。
图30图解说明对于在DVB-T.2中定义的码长N为16200的10种不同码率的相应LDPC码，就每种调制方案来说，列扭曲交织所需的存储器31的列数，和写入起始位置的地址。
如果倍数b为1，并且通过采用例如QPSK作为调制方案，一个符号的比特数m为2比特，那么按照图30，存储器31具有在行方向，保存2×1比特的2列，并在列方向保存16200/(2×1)比特。
从而，在存储器31的2列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为0的位置。
如果倍数b为2，并且通过采用例如QPSK作为调制方案，一个符号的比特数m为2比特，那么按照图30，存储器31具有在行方向，保存2×2比特的4列，并在列方向保存16200/(2×2)比特。
从而，在存储器31的4列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为2的位置，第三列的写入起始位置是地址为3的位置，而第四列的写入起始位置是地址为3的位置。
如果倍数b为1，并且通过采用例如16QAM作为调制方案，一个符号的比特数m为4比特，那么按照图30，存储器31具有在行方向，保存4×1比特的4列，并在列方向保存16200/(4×1)比特。
从而，在存储器31的4列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为2的位置，第三列的写入起始位置是地址为3的位置，第四列的写入起始位置是地址为3的位置。
如果倍数b为2，并且通过采用例如16QAM作为调制方案，一个符号的比特数m为4比特，那么按照图30，存储器31具有在行方向，保存4×2比特的8列，并在列方向保存16200/(4×2)比特。
从而，在存储器31的8列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为0的位置，第三列的写入起始位置是地址为0的位置，第四列的写入起始位置是地址为1的位置，第五列的写入起始位置是地址为7的位置，第六列的写入起始位置是地址为20的位置，第七列的写入起始位置是地址为20的位置，第八列的写入起始位置是地址为21的位置。
如果倍数b为1，并且通过采用例如64QAM作为调制方案，一个符号的比特数m为6比特，那么按照图30，存储器31具有在行方向，保存6×1比特的6列，并在列方向保存16200/(6×1)比特。
从而，在存储器31的6列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为0的位置，第三列的写入起始位置是地址为2的位置，第四列的写入起始位置是地址为2的位置，第五列的写入起始位置是地址为7的位置，第六列的写入起始位置是地址为7的位置。
如果倍数b为2，并且通过采用例如64QAM作为调制方案，一个符号的比特数m为6比特，那么按照图30，存储器31具有在行方向，保存6×2比特的12列，并在列方向保存16200/(6×2)比特。
从而，在存储器31的12列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为0的位置，第三列的写入起始位置是地址为0的位置，第四列的写入起始位置是地址为2的位置，第五列的写入起始位置是地址为2的位置，第六列的写入起始位置是地址为2的位置，第七列的写入起始位置是地址为3的位置，第八列的写入起始位置是地址为3的位置，第九列的写入起始位置是地址为3的位置，第十列的写入起始位置是地址为6的位置，第十一列的写入起始位置是地址为7的位置，第十二列的写入起始位置是地址为7的位置。
如果倍数b为1，并且通过采用例如256QAM作为调制方案，一个符号的比特数m为8比特，那么按照图30，存储器31具有在行方向，保存8×1比特的8列，并在列方向保存16200/(8×1)比特。
从而，在存储器31的8列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为0的位置，第三列的写入起始位置是地址为0的位置，第四列的写入起始位置是地址为1的位置，第五列的写入起始位置是地址为7的位置，第六列的写入起始位置是地址为20的位置，第七列的写入起始位置是地址为20的位置，第八列的写入起始位置是地址为21的位置。
如果倍数b为1，并且通过采用例如1024QAM作为调制方案，一个符号的比特数m为10比特，那么按照图30，存储器31具有在行方向，保存10×1比特的10列，并在列方向保存16200/(10×1)比特。
从而，在存储器31的10列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为1的位置，第三列的写入起始位置是地址为2的位置，第四列的写入起始位置是地址为2的位置，第五列的写入起始位置是地址为3的位置，第六列的写入起始位置是地址为3的位置，第七列的写入起始位置是地址为4的位置，第八列的写入起始位置是地址为4的位置，第九列的写入起始位置是地址为5的位置，第十列的写入起始位置是地址为7的位置。
如果倍数b为2，并且通过采用例如1024QAM作为调制方案，一个符号的比特数m为10比特，那么按照图30，存储器31具有在行方向，保存10×2比特的20列，并在列方向保存16200/(10×2)比特。
从而，在存储器31的20列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为0的位置，第三列的写入起始位置是地址为0的位置，第四列的写入起始位置是地址为2的位置，第五列的写入起始位置是地址为2的位置，第六列的写入起始位置是地址为2的位置，第七列的写入起始位置是地址为2的位置，第八列的写入起始位置是地址为2的位置，第九列的写入起始位置是地址为5的位置，第十列的写入起始位置是地址为5的位置，第十一列的写入起始位置是地址为5的位置，第十二列的写入起始位置是地址为5的位置，第十三列的写入起始位置是地址为5的位置，第十四列的写入起始位置是地址为7的位置，第十五列的写入起始位置是地址为7的位置，第十六列的写入起始位置是地址为7的位置，第十七列的写入起始位置是地址为7的位置，第十八列的写入起始位置是地址为8的位置，第十九列的写入起始位置是地址为8的位置，第二十列的写入起始位置是地址为10的位置。
如果倍数b为1，并且通过采用例如4096QAM作为调制方案，一个符号的比特数m为12比特，那么按照图30，存储器31具有在行方向，保存12×1比特的12列，并在列方向保存16200/(12×1)比特。
从而，在存储器31的12列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为0的位置，第三列的写入起始位置是地址为0的位置，第四列的写入起始位置是地址为2的位置，第五列的写入起始位置是地址为2的位置，第六列的写入起始位置是地址为2的位置，第七列的写入起始位置是地址为3的位置，第八列的写入起始位置是地址为3的位置，第九列的写入起始位置是地址为3的位置，第十列的写入起始位置是地址为6的位置，第十一列的写入起始位置是地址为7的位置，第十二列的写入起始位置是地址为7的位置。
如果倍数b为2，并且通过采用例如4096QAM作为调制方案，一个符号的比特数m为12比特，那么按照图30，存储器31具有在行方向，保存12×2比特的24列，并在列方向保存16200/(12×2)比特。
从而，在存储器31的24列之中，假定第一列的写入起始位置是地址为0的位置，第二列的写入起始位置是地址为0的位置，第三列的写入起始位置是地址为0的位置，第四列的写入起始位置是地址为0的位置，第五列的写入起始位置是地址为0的位置，第六列的写入起始位置是地址为0的位置，第七列的写入起始位置是地址为0的位置，第八列的写入起始位置是地址为1的位置，第九列的写入起始位置是地址为1的位置，第十列的写入起始位置是地址为1的位置，第十一列的写入起始位置是地址为2的位置，第十二列的写入起始位置是地址为2的位置，第十三列的写入起始位置是地址为2的位置，第十四列的写入起始位置是地址为3的位置，第十五列的写入起始位置是地址为7的位置，第十六列的写入起始位置是地址为9的位置，第十七列的写入起始位置是地址为9的位置，第十八列的写入起始位置是地址为9的位置，第十九列的写入起始位置是地址为10的位置，第二十列的写入起始位置是地址为10的位置，第二十一列的写入起始位置是地址为10的位置，第二十二列的写入起始位置是地址为10的位置，第二十三列的写入起始位置是地址为10的位置，第二十四列的写入起始位置是地址为11的位置。
图31是图解说明图8的LDPC编码器115、比特交织器116和映射器117进行的处理的流程图。
LDPC编码器115接收从BCH编码器114供给的LDPC对象数据，在步骤S101，把LDPC对象数据LDPC编码成LDPC码，把LDPC码提供给比特交织器116，然后处理进入步骤S102。
在步骤S102，比特交织器116对来自LDPC编码器115的LDPC码，进行比特交织，然后把通过使比特交织之后的LDPC码符号化而获得的符号提供给映射器117，处理随后进入步骤S103。
换句话说，在步骤S102，在比特交织器116(图9)中，奇偶交织器23对来自LDPC编码器115的LDPC码，进行奇偶交织，然后把奇偶交织之后的LDPC码提供给列扭曲交织器24。
列扭曲交织器24对来自奇偶交织器23的LDPC码，进行列扭曲交织，然后将其提供给分用器25。
分用器25进行替换在列扭曲交织器24的列扭曲交织之后的LDPC码的代码比特，并把替换之后的代码比特设定为符号的符号比特(表示符号的比特)的替换处理。
这里，分用器25的替换处理可按照图22和图23中图解所示的第一到第四替换方法进行，也可按照另一种替换方法进行。
通过分用器25的替换处理而获得的符号从分用器25被提供给映射器117。
在步骤S103，映射器117把来自分用器25的符号映射到由映射器117进行的正交调制的调制方案确定的信号点，以便进行正交调制，然后把结果数据提供给时间交织器118。
如上所述，通过进行奇偶交织和列扭曲交织，当作为一个符号传送LDPC码的多个代码比特时，能够改善抗擦除或突发差错性。
这里，在图9中，为了便于说明，作为进行奇偶交织的部件的奇偶交织器23，和作为进行列扭曲交织的部件的列扭曲交织器24是分别构成的，不过，也可一体地构成奇偶交织器23和列扭曲交织器24。
换句话说，奇偶交织和列扭曲交织两者都可通过相对于存储器读取和写入代码比特来进行，可用把用于写入代码比特的地址(写入地址)转换成用于读取代码比特的地址(读取地址)的矩阵来表示。
于是，如果相乘表示奇偶交织的矩阵和表示列扭曲交织的矩阵，以致获得矩阵，并利用所述矩阵转换代码比特，那么通过对LDPC码进行奇偶交织，然后对已经过奇偶交织的LDPC码进行列扭曲交织，能够得到作为结果的LDPC码。
此外，除了奇偶交织器23和列扭曲交织器24之外，还可一体地构成分用器25。
换句话说，利用通过把保存LDPC码的存储器31的写入地址转换成读取地址而获得的矩阵，能够表示在分用器25中进行的替换处理。
于是，如果通过相乘表示奇偶交织的矩阵，表示列扭曲交织的矩阵，和表示替换处理的矩阵，获得矩阵，那么能够利用所述获得的矩阵集体地进行奇偶交织、列扭曲交织和替换处理。
另外，可以只进行奇偶交织和列扭曲交织之一，或者两者都不进行。例如，当通信路径13(图7)是除AWGN外的其中不必考虑突发差错和颤动等的卫星线路等时，和DVB-S.2一样，将不进行奇偶交织和列扭曲交织。
现在参考图32-图34，说明对图8中的传输设备11进行的测量差错率(误码率)的模拟。
所述模拟是通过采用具有D/U为0dB的颤动的通信路径进行的。
图32是图解说明在模拟中采用的通信路径模型的示图。
换句话说，图32的A图解说明在模拟中采用的颤动的模型。
此外，图32的B图解说明具有由图32的A的模型表示的颤动的通信路径的模型。
另外，在图32的B中，H表示图32中的颤动的模型。此外，在图32的B中，N表示载波间干扰(ICI)，在模拟中，功率的预期值E[N2]近似于AWGN。
图33和图34表示通过模拟获得的差错率和颤动的多普勒频率fd之间的关系。
另外，图33表示当调制方案为16QAM，码率(r)为(3/4)，并且替换方法为第一替换方法时，差错率和多普勒频率fd之间的关系。此外，图34表示当调制方案为64QAM，码率(r)为(5/6)，并且替换方法为第一替换方法时，差错率和多普勒频率fd之间的关系。
此外，在图33和图34中，粗线表示在奇偶交织、列扭曲交织和替换处理全都进行的情况下，差错率和多普勒频率fd之间的关系，细线表示在只进行奇偶交织、列扭曲交织和替换处理之中的替换处理的情况下，差错率和多普勒频率fd之间的关系。
在图33或图34中，可以确定与在只进行替换处理的情况下相比，在奇偶交织、列扭曲交织和替换处理全都进行的情况下，差错率得到更多改善(降低)。
<LDPC编码器115的结构例子>
图35是图解说明图8的LDPC编码器115的结构例子的方框图。
另外，图8的LDPC编码器122是类似地构成的。
如在图12和图13中所述，在DVB-S.2等标准中，定义64800比特和16200比特的两种码长N的LDPC码。
对于码长N为64800比特的LDPC码，定义11种码率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6,8/9和9/10，对于码长N为16200比特的LDPC码，定义10种码率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6和8/9(图12和图13)。
LDPC编码器115可按照为每种码率准备的奇偶校验矩阵H，对于每种码长N，进行利用码长N为64800比特和16200比特的每种码率的LDPC码的编码(纠错编码)。
LDPC编码器115由编码处理单元601和存储单元602构成。
编码处理单元601由码率设定单元611、初始值表读取单元612、奇偶校验矩阵生成单元613、信息比特读取单元614、编码奇偶校验计算单元615和控制单元616，对提供给LDPC编码器115的LDPC对象数据进行LDPC编码，然后把作为结果的LDPC码提供给比特交织器116(图8)。
换句话说，响应例如操作人员的操作等，码率设定单元611设定LDPC码的码长N和码率。
初始值表读取单元612从存储单元602，读取与由码率设定单元611设定的码长N和码率对应的将在后面说明的奇偶校验矩阵初始值表。
奇偶校验矩阵生成单元613通过根据利用初始值表读取单元612读取的奇偶校验矩阵初始值表，依照按360列(单位循环结构的列数p)的周期，沿列方向排列与和码率设定单元611设定的码长N和码率相应的信息长度K(＝码长N-奇偶长度M)对应的信息矩阵HA中的为1的元素，生成奇偶校验矩阵H，并把矩阵H保存在存储单元602中。
信息比特读取单元614从提供给LDPC编码器115的LDPC对象数据中，读取(提取)信息长度K的信息比特。
编码奇偶校验计算单元615通过从存储单元602读取奇偶校验矩阵生成单元613生成的奇偶校验矩阵H，并利用奇偶校验矩阵H，根据预定等式，计算对于信息比特读取单元614读取的信息比特的奇偶比特，生成代码字(LDPC码)。
控制单元616控制构成编码处理单元601的各个部件。
存储单元602例如保存关于64800比特和16200比特的码长N每一个的，对应于图12和图13所示的多种码率中的每种码率的多个奇偶校验矩阵初始值表。此外，存储单元602临时保存为编码处理单元601的处理所需的数据。
图36是图解说明图35中的LDPC编码器115的处理的流程图。
在步骤S201，码率设定单元161确定(设定)进行LDPC编码的长度N和码率r。
在步骤S202，初始值表读取单元612从存储单元602，读取与由码率设定单元611确定的码长N和码率r对应的预先设定的奇偶校验矩阵初始值表。
在步骤S203，奇偶校验矩阵生成单元613通过利用由初始值表读取单元612从存储单元602读取的奇偶校验矩阵初始值表，获得(生成)由码率率设定单元611确定的码长N和码率r的LDPC码的奇偶校验矩阵H，然后把奇偶校验矩阵H提供并保存在存储单元602中。
在步骤S204，信息比特读取单元614从供给LDPC编码器115的LDPC对象数据中，读取与由码率率设定单元611确定的码长N和码率r对应的信息长度K(＝N×r)的信息比特，从存储单元602读取由奇偶校验矩阵生成单元613获得的奇偶校验矩阵H，然后把信息比特和奇偶校验矩阵H提供给编码奇偶校验计算单元615。
在步骤S205，编码奇偶校验计算单元615通过利用来自信息比特读取单元614的信息比特和奇偶校验矩阵H，顺序计算满足式(8)的代码字c的奇偶比特
HcT＝0…(8)
在式(8)中，c表示作为代码字(LDPC码)的行向量，cT表示通过转置行向量c而获得的向量。
这里，如上所述，当在作为LDPC码(1个代码字)的行向量c中，信息比特的部分用行向量A表示，而奇偶比特的部分用行向量T表示时，利用作为信息比特的行向量A，和作为奇偶比特的行向量T，行向量c可用式c＝[A|T]表示。
奇偶校验矩阵H和作为LDPC码的行向量c＝[A|T]需要满足式HcT＝0，当奇偶校验矩阵H＝[HA|HT]的奇偶矩阵HT具有图11中所示的阶梯结构时，通过从式HcT＝0中的列向量HcT的第一行中的元素开始，顺序使各行的元素为0，可以依次获得作为构成满足式HcT＝0的行向量c＝[A|T]的奇偶比特的行向量T。
编码奇偶校验计算单元615获得来自信息比特读取单元614的信息比特A的奇偶比特T，并输出用信息比特A和奇偶比特T表示的代码字c＝[A|T]，作为信息比特A的LDPC编码结果。
之后，在步骤S206，控制单元616判定LDPC编码是否结束。在步骤S206，当判定LDPC编码未结束时，换句话说，当仍然存在待经历LDPC编码的LDPC对象数据时，处理返回步骤S201(或者步骤S204)，之后，重复从步骤S201(或步骤S204)到步骤S206的处理。
此外，在步骤S206，当判定LDPC编码结束时，换句话说，当不存在待经历LDPC编码的LDPC对象数据时，LDPC编码器115结束该处理。
如上所述，准备对应于各个码长N和各个码率r的奇偶校验矩阵初始值表，LDPC编码器115通过利用从对应于预定码长N和预定码率r的奇偶校验矩阵初始值表生成的奇偶校验矩阵H，进行所述预定码长N和预定码率r的LDPC编码。
<奇偶校验矩阵初始值表的例子>
奇偶校验矩阵初始值表是按360列(单位循环结构中的列数P)的间隔，表示与和奇偶校验矩阵H的LDPC码(由奇偶校验矩阵H定义的LDPC码)的码长N和码率r相应的信息长度K对应的信息矩阵HA(图10)的为1的元素的位置的表格，是关于各种码长N和各种码率r的各个奇偶校验矩阵H预先创建的。
图37是图解说明奇偶校验矩阵初始值表的例子的示图。
换句话说，图37表示对于在DVB-T.2标准中定义的，其码长N为16200比特，码率r(DVB-T.2的文字表示上的码率)为1/4的奇偶校验矩阵H的奇偶校验矩阵初始值表。
奇偶校验矩阵生成单元613(图35)通过按照以下方式，利用奇偶校验矩阵初始值表，获得奇偶校验矩阵H。
图38是说明从奇偶校验矩阵初始值表，获得奇偶校验矩阵H的方法的示图。
换句话说，图38表示对于在DVB-T.2标准中定义的，其码长N为16200比特，码率r为2/3的奇偶校验矩阵H的奇偶校验矩阵初始值表。
如上所述，奇偶校验矩阵初始值表是按360列(单位循环结构中的列数P)的间隔，表示与和LDPC码的码长N和码率r相应的信息长度K对应的信息矩阵HA(图10)中的为1的元素的位置的表格，在第i行中，依据第(1+360×(i-1))列的列权重的数目，排列奇偶校验矩阵H的第(1+360×(i-1))列中的为1的元素的行号(假定奇偶校验矩阵H的第一行的行号为0的行号)。
这里，由于如图25中图解所示，确定奇偶校验矩阵H的对应于奇偶长度M的奇偶矩阵HT(图10)，因此按照奇偶校验矩阵初始值表，获得奇偶校验矩阵H的对应于信息长度K的信息矩阵HA(图10)。
奇偶校验矩阵初始值表的行数k+1随信息长度K变化。
在信息长度K和奇偶校验矩阵初始值表的行数k+1之间，式(9)的关系成立。
K＝(k+1)×360…(9)
这里，式(9)中的360是图26中描述的单位循环结构的列数P。
在图38的奇偶校验矩阵初始值表中，从第一行到第三行排列13个数字，从第四行到第(k+1)行(在图38中，一直到第30行)，排列3个数字。
于是，从图38的奇偶校验矩阵初始值表获得的奇偶校验矩阵H的列权重从第一行到第{1+360×(3-1)-1}行为13，从第(1+360×(3-1))到第K行为3。
0,2084,1613,1548,1286,1460,3196,4297,2481,3369,3451,4620和2622在图38的奇偶校验矩阵初始值表的第一行中，这表示奇偶校验矩阵H的第一列中的行号为0,2084,1613,1548,1286,1460,3196,4297,2481,3369,3451,4620和2622的各行的元素为1(其它元素为0)。
此外，1,122,1516,3448,2880,1407,1847,3799,3529,373,971,4358和3108在图38的奇偶校验矩阵初始值表的第二行中，这表示奇偶校验矩阵H的第361(＝1+360×(2-1))列中的行号为1,122,1516,3448,2880,1407,1847,3799,3529,373,971,4358和3108的各行的元素为1。
如上所述，奇偶校验矩阵初始值表按360列的间隔表示奇偶校验矩阵H的信息矩阵HA中的为1的元素的位置。
通过沿向下方向(列的向下方向)，按照奇偶长度M，周期性地循环移动利用奇偶校验矩阵初始值表确定的第(1+360×(i-1))列中为1的元素，配置奇偶校验矩阵H中除第(1+360×(i-1))列外的各列，换句话说，从第(2+360×(i-1))列到第(360×i)列的各列。
换句话说，例如，通过沿向下方向，把第(1+360×(i-1))列循环移动M/360(＝q)，获得第(2+360×(i-1))列，然后通过沿向下方向，把通过沿向下方向，使第(1+360×(i-1))列循环移动2×M/360(＝2×q)获得的第(2+360×(i-1))列循环移动M/360(＝q)，获得其次的第(3+360×(i-1))列。
这里，如果假定奇偶校验矩阵初始值表的第i行(从顶部起的第i个)中的第j列(从左侧起的第j个)的数值用hi,j表示，而奇偶校验矩阵H的第w列中第j个为1的元素的行号用Hw-j表示，那么利用式(10)，可以获得奇偶校验矩阵H的第w列中为1的元素的行号Hw-j，第w列是除第(1+360×(i-1))列外的列。
Hw-j＝mod{hi,j+mod((w-1),P)×q,M)…(10)
这里，mod(x,y)意味当用y去除x时的余数。
此外，P是上面说明的单位循环结构的列数P，例如在DVB-S.2、DVB-T.2和DVB-C.2标准中，如上所述，为360。此外，q是通过把奇偶长度M除以单位循环结构的列数P(＝360)而获得的值M/360。
奇偶校验矩阵生成单元613(图35)依据奇偶校验矩阵初始值表，指定奇偶校验矩阵H的第(1+360×(i-1))列中为1的元素的行号。
此外，奇偶校验矩阵生成单元613(图35)依据式(10)，获得奇偶校验矩阵H的第w列中为1的元素的行号Hw-j，第w列是除第(1+360×(i-1))列外的列，然后生成其中如上所述获得的行号的元素为1的奇偶校验矩阵H。
<新的LDPC码>
同时，预期传送诸如高分辨率图像之类大容量数据的需求未来将增大。在大容量数据的传输中，需要高码率(低冗余)的LDPC码，不过，即使当利用码率高的LDPC码时，也期望确保良好的通信质量。
从而，作为可确保良好通信质量的码率高的LDPC码，例如，将说明其中码率r为12/15，码长N为16k比特的LDPC码(下面称为新的LDPC码)。
另外，就所述新的LDPC码来说，从尽可能维持与诸如DVB-S.2之类现有标准的LDPC码的亲和性(兼容性)的观点看，类似于在DVB-S.2等中定义的LDPC码，奇偶校验矩阵H的奇偶矩阵HT具有阶梯结构(图11)。
此外，就所述新的LDPC码来说，类似于在DVB-S.2等中定义的LDPC码，奇偶校验矩阵H的信息矩阵HA具有循环结构，单位循环结构的列数P为360。
图39是图解说明新的LDPC码的奇偶校验矩阵初始值表的例子的示图。
LDPC编码器115(图8，图35)通过利用从图39中所示的奇偶校验矩阵初始值表获得的奇偶校验矩阵H，进行到新的LDPC码的LDPC编码。
这种情况下，图39中所示的奇偶校验矩阵初始值表被保存在LDPC编码器115(图8)的存储单元602中。
通过利用从图39中所示的奇偶校验矩阵初始值表获得的奇偶校验矩阵H而获得的新的LDPC码是高性能LDPC码。
这里，高性能LDPC码是从适当的奇偶校验矩阵H获得的LDPC码。
此外，所述适当的奇偶校验矩阵H是满足其中当以低Es/No或Eb/No(每个比特的信号功率-噪声功率比)，传送从奇偶校验矩阵H获得的LDPC码时，BER(和FER)被降低的预定条件的奇偶校验矩阵H。
通过进行测量当以低Es/No，传送从满足预定条件的各种校验矩阵获得的LDPC码时的BER的模拟，可获得适当的奇偶校验矩阵H。
适当的奇偶校验矩阵H要满足的预定条件是利用分析称为密度进化的代码性能的方法获得的分析结果良好，并且不存在为1的元素的环路(称为循环4)。
这里，在信息矩阵HA中，如果为1的元素像循环4一样地密集，那么已知LDPC码的解码性能恶化，于是，作为适当的奇偶校验矩阵H要满足的预定条件，要求不存在循环4。
另外，从改善LDPC码的解码性能，和便利(简化)LDPC码的解码处理的观点看，可恰当确定适当的奇偶校验矩阵H要满足的预定条件。
图40和图41是说明依据其获得作为适当的奇偶校验矩阵H要满足的预定条件的分析结果的密度进化的示图。
密度进化是一种对于其中用后面说明的度序列表征的码长N为∞的整个LDPC码(码集)，计算差错概率的预期值的代码分析方法。
例如，在AWGN通道上，某个码集的差错概率的预期值最初为0，不过，如果噪声的方差从0逐渐增大，并且噪声的方差达到一定阈值或者更大，那么所述预期值不为0。
按照密度进化，通过比较其中差错概率的预期值不为0的噪声的方差的阈值(下面也称为性能阈值)，能够确定码集的性能(奇偶校验矩阵的适当性)的质量。
另外，如果对于具体的LDPC码，确定该LDPC码属于的码集，并且对于所述码集，进行密度进化，那么能够预测LDPC码的近似性能。
于是，如果找到高性能码集，那么在属于该码集的LDPC码中，可找到高性能LDPC码。
这里，上面说明的度序列表示对于LDPC码的码长N，存在具有各个权重的变量节点和校验节点的百分率。
例如，其码率为1/2的规则(3,6)LDPC码属于用其中所有变量节点的权重(列权重)为3，而所有校验节点的权重(行权重)为6的度序列表征的码集。
图40图解说明这种码集的Tanner图。
在图40的Tanner图中，用圆圈标记(○标记)表示的变量节点的数目为N，所述N等于码长N，而用正方形标记(□标记)表示的校验节点的数目为通过把码长N乘以码率1/2获得的N/2。
具有相等列权重的3条边缘耦接到各个变量节点，于是，总共只有3N条边缘耦接到N个变量节点。
具有相等列权重的6条边缘耦接到各个校验节点，于是，总共只有3N条边缘耦接到N/2个校验节点。
此外，在图40的Tanner图中，存在一个交织器。
交织器随机地重排耦接到N个变量节点的3N条边缘，并把每个重排的边缘连接到与N/2个校验节点耦接的3N条边缘任意之一。
在交织器中，重排耦接到N个变量节点的3N条边缘的重排模式为(3N)！(＝(3N)×(3N-1)×…×1)。于是，利用其中所有变量节点的权重为3，而所有校验节点的权重为6的度序列表征的码集是(3N)！个LDPC码的集合。
在获得高性能LDPC码(适当奇偶校验矩阵)的模拟中，在密度进化中，使用多边类型的码集。
在多边类型中，耦接到变量节点的边缘和耦接到校验节点的边缘所经过的交织器被分成多个边缘，以致更严格地进行码集的表征。
图41图解说明多边类型的码集的Tanner图的例子。
在图41的Tanner图中，存在2个交织器，即，第一交织器和第二交织器。
此外，在图41的Tanner图中，存在其中连接到第一交织器的边缘的数目为1，而连接到第二交织器的边缘的数目为0的仅仅v1个变量节点，存在其中连接到第一交织器的边缘的数目为1，而连接到第二交织器的边缘的数目为2的仅仅v2个变量节点，和存在其中连接到第一交织器的边缘的数目为0，而连接到第二交织器的边缘的数目为2的仅仅v3个变量节点。
此外，在图41的Tanner图中，存在其中连接到第一交织器的边缘的数目为2，而连接到第二交织器的边缘的数目为0的仅仅c1个校验节点，存在其中连接到第一交织器的边缘的数目为2，而连接到第二交织器的边缘的数目为2的仅仅c2个校验节点，和存在其中连接到第一交织器的边缘的数目为0，而连接到第二交织器的边缘的数目为3的仅仅c3个校验节点。
这里，例如在S.Y.Chung,G.D.Forney,T.J.Richardson,R.Urbanke的“On the Design of Low-Density Parity-Check Codes within 0.0045 dBof the Shannon Limit”(IEEE Communications Leggers,VOL.5,NO.2，2001年2月)中，说明了密度进化及其实现。
在获得新的LDPC码(其奇偶校验矩阵初始值表)的模拟中，通过利用多边类型的密度进化，找出其中性能阈值等于或小于预定值的码集，把属于该码集的LDPC码之中的，在使用诸如QPSK之类的一种或多种正交调制的情况下，其BER被降低的LDPC码选为高性能LDPC码，这里，性能阈值是BER开始降低(变小)时的Eb/N0(每个比特的信号功率-噪声功率比)。
上面说明的新的LDPC码的奇偶校验矩阵初始值表是其中码长N为16kbit，码率为12/15的LDPC码的奇偶校验矩阵初始值表。
于是，按照从奇偶校验矩阵初始值表获得的新的LDPC码，能够确保数据传输中的良好通信质量。
图42是图解说明从图39的新的LDPC码的奇偶校验矩阵初始值表获得的奇偶校验矩阵H的最小循环长度和性能阈值的示图。
这里，最小循环长度(围长)意味由为1的元素构成的回路的长度(回路长度)的最小值。
对从新的LDPC码的奇偶校验矩阵初始值表获得的奇偶校验矩阵H来说，最小循环长度为6，循环4(回路长度为4的由为1的元素构成的回路)不存在。
此外，新的LDPC码的性能阈值为4.269922。
图43是说明图39的(从奇偶校验矩阵初始值表获得的)奇偶校验矩阵H(新的LDPC码的奇偶校验矩阵H)的示图。
在新的LDPC码的奇偶校验矩阵H中，向第一列到第KX列，赋予权重X，向随后的KY1列，赋予权重Y，向随后的KY2列，赋予权重Y2，向随后的M-1列，赋予权重2，然后向最后一列，赋予权重1。
这里，KX+KY1+KY2+M-1+1等于码长N＝16200比特。
图44是图解说明对于新的LDPC码的奇偶校验矩阵H的图43中的列数KX、KY1、KY2和M，以及列权重X、Y1和Y2的示图。
在新的LDPC码的奇偶校验矩阵H中，类似于在图12和图13中说明的奇偶校验矩阵，列越靠近开始侧(左侧)，列权重可能越大，于是，新的LDPC码的在开始侧的代码比特可能容错度高(具有抗差错性)。
图45是图解说明图39的新的LDPC码的BER/FER的模拟结果的示图。
在所述模拟中，通信路径(通道)被假定为AWGN，调制方案采用QPSK，迭代解码次数采用50。
在图45中，水平轴代表Es/N0，垂直轴代表BER/FER。另外，实线表示BER，虚线表示FER。
按照图45，对于新的LDPC码，获得良好的BER/FER，于是，能够确认在利用新的LDPC码的数据传输中，确保良好的通信质量。
<接收设备12的结构例子>
图46是图解说明图7的接收设备12的结构例子的方框图。
OFDM处理单元(OFDM操作)151接收来自传输设备11(图7)的OFDM信号，对OFDM信号进行信号处理。通过OFDM处理单元151进行信号处理而获得的数据被提供给帧管理单元152。
帧管理单元152对由从OFDM处理单元151供给的数据构成的帧，进行处理(帧分析)，然后把作为结果的对象数据信号和控制数据信号分别提供给频率解交织器161和153。
频率解交织器153对来自帧管理单元152的数据，进行以符号为单位的频率解交织，然后把结果数据提供给解映射器154。
解映射器154根据由在传输设备11侧进行的正交调制定义的信号点的配置(星座)，对来自频率解交织器153的数据进行解映射(信号点配置解码)和正交解调，然后把结果数据(LDPC码(似然)提供给LDPC解码器155。
LDPC解码器155对来自解映射器154的LPDC码，进行LDPC解码，然后把作为结果的LDPC对象数据(这里，BCH码)提供给BCH解码器(BCH解码器)156。
BCH解码器156进行来自LDPC解码器155的LDPC对象数据的BCH解码，然后输出作为结果的控制数据(信令)。
同时，频率解交织器161对来自帧管理单元152的数据，进行以符号为单位的频率解交织，然后把结果数据提供给SISO/MISO解码器162。
SISO/MISO解码器162进行来自频率解交织器161的数据的空时解码，然后把结果数据提供给时间解交织器163。
时间解交织器163对来自SISO/MISO解码器162的数据，进行以符号为单位的时间解交织，然后把结果数据提供给解映射器164。
解映射器164根据由在传输设备11侧进行的正交调制定义的信号点的配置(星座)，进行来自时间解交织器163的数据(星座上的数据)的解映射(信号点配置解码)和正交解调，然后把结果数据提供给比特解交织器165。
比特解交织器165进行来自解映射器164的数据的比特解交织，然后把作为经历比特解交织的数据的LDPC码(似然)提供给LDPC解码器166。
LDPC解码器166对来自比特解交织器165的LDPC码，进行LDPC解码，然后把作为结果的LDPC目标数据(这里，BCH码)提供给BCH解码器167。
BCH解码器167进行来自LDPC解码器155的LDPC目标数据的BCH解码，然后把结果数据输出给BB解扰器168。
BB解扰器168对来自BCH解码器167的数据，进行BB解扰，然后把结果数据提供给空值删除单元(空值删除)169。
空值删除单元169从来自BB解扰器168的数据中，删除由图8的填充器112插入的空值，然后把结果提供给分用器170。
分用器170把来自空值删除单元169的通过复用数据而获得的一个或多个流(对象数据)分离成各个流，对其进行必要的处理，然后输出结果，作为输出流。
另外，可在不设置图46中所示的一些部件的情况下，构成接收设备12。换句话说，例如，如果在不设置时间交织器118、SISO/MISO编码器119、频率交织器120和频率交织器124的情况下，构成传输设备11(图8)，那么可在不设置分别与传输设备11的时间交织器118、SISO/MISO编码器119、频率交织器120和频率交织器124对应的时间解交织器163、SISO/MISO解码器162、频率解交织器161和频率解交织器153的情况下，构成接收设备12。
图47是图解说明图46中的比特交织器165的结构例子的方框图。
比特解交织器165由复用器(MUX)54和列扭曲解交织器55构成，对作为来自解映射器164(图46)的数据的符号的符号比特，进行(比特)解交织。
换句话说，复用器54对来自解映射器164的符号的符号比特，进行与图9中的分用器25进行的替换处理对应的反向替换处理(与替换处理相反的处理)，换句话说，使通过替换处理替换的LDPC码的代码比特(似然)的位置回到其原始位置的反向替换处理，然后把作为结果的LDPC码提供给列扭曲解交织器55。
列扭曲解交织器55对来自复用器54的LDPC码，进行与作为由图9中的列扭曲交织器24进行的重排处理的列扭曲交织对应的列扭曲解交织(与列扭曲交织相反的处理)，换句话说，例如作为使其序列被作为替换处理的列扭曲交织变更的LDPC码的代码比特恢复其原始序列的反向替换处理的列扭曲解交织。
具体地，列扭曲解交织器55通过对类似于图28中所示的存储器31构成的解交织存储器，写入和读取LDPC码的代码比特，进行列扭曲解交织。
这里，在列扭曲解交织器55中，通过利用在从存储器31读取代码比特期间的读取地址作为写入地址，沿解交织存储器的行方向，进行代码比特的写入。此外，通过利用在把代码比特写入存储器31期间的写入地址作为读取地址，进行代码比特的读取。
从列扭曲解交织获得的LDPC码从列扭曲解交织器55被提供给LDPC解码器166。
这里，当对从解映射器164供给比特解交织器165的LDPC码，进行奇偶交织、列扭曲交织和替换处理时，在比特解交织器165中，能够进行与奇偶交织对应的奇偶解交织(与奇偶交织相反的处理，换句话说，使其序列被奇偶交织变更的LDPC码的代码比特恢复其原始序列的奇偶解交织)，与替换处理对应的反向替换处理，和与列扭曲交织对应的列扭曲解交织。
然而，在图47的比特解交织器165中，设置了进行与替换处理对应的反向替换处理的复用器54，和进行与列扭曲交织对应的列扭曲解交织的列扭曲解交织器55，但是未设置进行与奇偶交织对应的奇偶解交织的部件，从而不进行奇偶解交织。
于是，比特解交织器165(其列扭曲解交织器55)对LDPC解码器166，进行反向替换处理和列扭曲解交织，然后把未经过奇偶解交织的LDPC码提供给LPDC解码器166。
LDPC解码器166通过利用变换奇偶校验矩阵，对来自比特解交织器165的LDPC码进行LDPC解码，所述变换奇偶校验矩阵是通过对用于图8中的LDPC编码器115的LDPC解码的奇偶校验矩阵H，至少进行与奇偶交织对应的列替换获得的，然后输出结果数据，作为LDPC对象数据的解码结果。
图48是图解说明由图47中的解映射器164、比特解交织器165和LDPC解码器166进行的处理的流程图。
在步骤S111，解映射器164对来自时间解交织器163的数据(映射到信号点的星座上的数据)进行解映射和正交解调，并把结果提供给比特解交织器165，然后处理进入步骤S112。
在步骤S112，比特解交织器165对来自解映射器164的数据进行解交织(比特解交织)，然后处理进入步骤S113。
换句话说，在步骤S112，比特解交织器165中的复用器54对来自解映射器164的数据(对应于符号的符号比特)，进行反向替换处理，然后把作为结果的LDPC码的代码比特提供给列扭曲解交织器55。
列扭曲解交织器55对来自复用器54的LDPC码，进行列扭曲解交织，然后把作为结果的LDPC码(似然)提供给LDPC解码器166。
在步骤S113，LDPC解码器166通过利用用于图8中的LDPC编码器115的LDPC编码的奇偶校验矩阵H，换句话说，通过利用通过对奇偶校验矩阵H，至少进行与奇偶交织对应的列替换而获得的变换奇偶校验矩阵H，对来自列扭曲解交织器55的LDPC码进行LDPC解码，然后把结果数据作为LDPC对象数据的解码结果，输出给BCH解码器167。
另外，即使在图47中，类似于图9中的情况，为了便于说明，进行反向替换处理的复用器54，和进行列扭曲解交织的列扭曲解交织器55是分别构成的，不过，可以一体地构成复用器54和列扭曲解交织器55。
此外，当图9中的比特交织器116不进行列扭曲交织时，在图47的比特解交织器165中，不必设置列扭曲解交织器55。
下面，进一步说明由图46中的LDPC解码器166进行的LDPC解码。
图46中的LDPC解码器166通过利用通过至少进行对应于奇偶交织的列替换而获得的变换奇偶校验矩阵，对用于图8中的LDPC编码器115进行的LDPC编码的奇偶校验矩阵H，进行如上所述，来自列扭曲解交织器55的其中进行反向替换处理和列扭曲解交织，而未进行奇偶解交织的LDPC码的LDPC解码。
这里，以前提出了通过利用变换奇偶校验矩阵，进行LDPC解码，在抑制电路规模的同时，能够把工作频率抑制到充分可行的范围的LDPC解码(例如，参见日本专利No.4224777)。
从而，首先参考图49-图52，说明通过利用以前提出的变换奇偶校验矩阵的LDPC解码。
图49图解说明其码长N为90，码率为2/3的LDPC码的奇偶校验矩阵H的例子。
另外，在图49中(以及在下面说明的图50和图51中)，0被表示成句点(.)。
在图49中的奇偶校验矩阵H中，奇偶矩阵具有阶梯结构。
图50图解说明通过对图49中的奇偶校验矩阵H，进行式(11)的行置换和式(12)的列置换而获得的奇偶校验矩阵H'。
行置换：第6s+t+1行→第5t+s+1行…(11)
列置换：第6x+y+61列→第5y+x+61列…(12)
这里，在式(11)和(12)中，s、t、x和y是相应范围0≤s<5,0≤t<6,0≤x<5和0≤t<6中的整数。
按照式(11)的行置换，进行置换，以致当用6去除时，余数为1的第1、第7、第13、第19和第25行被第1、第2、第3、第4和第5行替换，而当用6去除时，余数为2的第2、第8、第14、第20和第26行被第6、第7、第8、第9和第10行替换。
此外，按照式(12)的列置换，进行置换，以致在第61列(奇偶矩阵)之后，当用6去除时，余数为1的的第61、第67、第73、第79和第85列被第61、第62、第63、第64和第65列替换，而当用6去除时，余数为2的第62、第68、第74、第80和第86列被第66、第67、第68、第69和第70列替换。
从而，通过对图49中的奇偶校验矩阵H进行行置换和列置换而获得的矩阵是图50中的奇偶校验矩阵H'。
这里，即使对奇偶校验矩阵H，进行行置换，也不会影响LDPC码的代码比特的序列。
此外，式(12)的列置换对应于当分别把信息长度K设定为60，把单位循环结构的列数P设定为5，和把奇偶长度M(这里，30)的约数q(＝M/P)设定为6时，上面说明的把第(K+qx+y+1)个代码比特交织在第(K+Py+x+1)个代码比特的位置中的奇偶交织。
于是，图50的奇偶校验矩阵H'是通过至少进行用第(K+qx+x+1)列替换图49的奇偶校验矩阵(下面酌情称为原始奇偶校验矩阵)H的第(K+qx+y+1)列的列置换而获得的变换奇偶校验矩阵。
如果类似于式(12)地替换图49中的原始奇偶校验矩阵H的LDPC码，并乘以图50的变换奇偶校验矩阵H'，那么输出0向量。换句话说，如果通过对作为原始奇偶校验矩阵H的LDPC码(1个代码字)的行向量c，进行式(12)的列置换而获得的行向量c被表示成c'，那么归因于奇偶校验矩阵H的性质，HcT变成0向量，从而H'c'T必然变成0向量。
根据上面所述，图50中的变换奇偶校验矩阵H'是通过对原始奇偶校验矩阵H的LDPC码c，进行式(12)的列置换而获得的LDPC码c'。
于是，通过利用图50中的变换奇偶校验矩阵H'，解码(LDPC解码)通过对原始奇偶校验矩阵H的LPDC码进行式(12)的列置换而获得的LDPC码c'，并通过对解码结果，进行式(12)的列置换的逆置换，能够获得与通过利用奇偶校验矩阵H，解码原始奇偶校验矩阵H的LDPC码c的情况相同的解码结果。
图51图解说明以5×5矩阵为单位隔开的图50的变换奇偶校验矩阵H'。
在图51中，通过组合5×5(＝P×P)单位矩阵，对于所述单位矩阵中为1的一个或更多元素，具有值0的矩阵(下面酌情称为准单位矩阵)，或者通过循环移位单位矩阵或准单位矩阵而获得的矩阵(下面酌情称为移位矩阵)，单位矩阵、准单位矩阵和移位矩阵中的两个或更多矩阵之和(下面酌情称为和矩阵)，和5×5零矩阵，表示变换奇偶校验矩阵H'。
图51的变换奇偶校验矩阵H'可由5×5单位矩阵、准单位矩阵、移位矩阵、和矩阵、以及零矩阵构成。从而，下面酌情把构成变换奇偶校验矩阵H'的5×5矩阵(单位矩阵、准单位矩阵、移位矩阵、和矩阵、以及零矩阵)称为构成矩阵。
可以利用P次同时进行校验节点计算和变量节点计算的体系结构来解码用P×P的构成矩阵表示的奇偶校验矩阵的LDPC码。
图52是图解说明进行这种解码的解码装置的结构例子的方框图。
换句话说，图52图解说明通过利用图51中的变换奇偶校验矩阵H'，进行LDPC码的解码的解码装置的结构例子，变换奇偶校验矩阵H'是通过对图49中的原始奇偶校验矩阵H，至少进行式(12)的列置换获得的。
图52的解码装置由边缘数据储存存储器300(边缘数据储存存储器300由6个FIFO 3001～3006构成)、选择FIFO 3001～3006的选择器301、校验节点计算单元302、2个循环移位电路303和308、由18个FIFO3041～30418构成的边缘数据储存存储器304、选择FIFO 3041～30418的选择器305、保存接收数据的接收数据存储器306、变量节点计算单元307、解码字计算单元309、接收数据重排单元310和解码数据重排单元311构成。
首先，说明把数据保存在边缘数据储存存储器300和304的方法。
边缘数据储存存储器300由6个FIFO 3001～3006构成，这里，6是通过把图51中的变换奇偶校验矩阵H'的行数30除以构成矩阵的行数(单位循环结构的列数P)5而获得的数字。FIFO 300y(y＝1,2,…,6)由多级存储区构成，从而能够相对于每级的存储区，同时读取和写入对应于5条边缘的消息，这里，5是构成矩阵的行数和列数(单位循环结构中的列数P)。此外，FIFO 300y的存储区的级数为9，9是在图51中的变换奇偶校验矩阵的行方向上的1的最大数(Hamming权重)。
与图51的变换奇偶校验矩阵H'的第一行到第五行中的1的位置对应的各项数据(来自变量节点的消息vi)以沿水平方向，填充各行的形式(以忽略0的形式)，被保存在FIFO 3001中。换句话说，如果第j行和第i列被表示成(j,i)，那么与变换奇偶校验矩阵H'的(1,1)～(5,5)的5×5单位矩阵中的1的位置对应的各项数据被保存在FIFO 3001的第一级的存储区中。与变换奇偶校验矩阵H'的(1,21)～(5,25)的移位矩阵(通过把5×5单位矩阵循环右移3位而获得的移位矩阵)中的1的位置对应的各项数据被保存在第二级的存储区中。类似地，数据与变换奇偶校验矩阵H'关联地被保存在第三级～第八级的存储区中。随后，与变换奇偶校验矩阵H'的(1,86)～(5,90)的移位矩阵(通过用0替换5×5单位矩阵的第一行中的1，并循环左移1位而获得的移位矩阵)中的1的位置对应的各项数据被保存在第九级的存储区中。
与图51的变换奇偶校验矩阵H'的第六行到第十行中的1的位置对应的各项数据被保存在FIFO 3002中。换句话说，与构成变换奇偶校验矩阵H'的(6,1)～(10,5)的和矩阵(作为通过分别把5×5单位矩阵循环右移1位和2位而获得的第一移位矩阵和第二移位矩阵之和的和矩阵)的第一移位矩阵中的1的位置对应的各项数据被保存在FIFO 3002的第一级的存储区中。与构成变换奇偶校验矩阵H'的(6,1)～(10,5)的和矩阵的第二移位矩阵中的1的位置对应的各项数据被保存在FIFO 3002的第二级的存储区中。
换句话说，就权重等于或大于2的构成矩阵来说，当以权重为1的P×P单位矩阵，对于单位矩阵中为1的一个或更多元素，值为0的准单位矩阵，或者通过循环移位单位矩阵或准单位矩阵而获得的移位矩阵中的多个矩阵之和的形式，表示构成矩阵时，与权重为1的单位矩阵，准单位矩阵，或者移位矩阵中的1的位置对应的各项数据(与属于单位矩阵、准单位矩阵或移位矩阵的边缘对应的消息)被保存在相同的地址(FIFO3001～3006之中的相同FIFO)中。
接下来，即使在第三级到第九级的存储区中，数据也是与变换奇偶校验矩阵H'关联地保存的。
类似于FIFO 3003～3006，数据是与变换奇偶校验矩阵H'关联地保存的。
边缘数据储存存储器304由18个FIFO 3041～30418构成，这里，18是通过把变换奇偶校验矩阵H'的列数90除以构成矩阵的列数(单位循环结构中的列数P)5获得的。FIFO 304x(x＝1,2,…,18)由多级存储区构成，从而能够同时相对于每一级的存储区，读取和写入对应于5条边缘的消息，这里，5是构成矩阵的行数和列数(单位循环结构的列数P)。
与图51的变换奇偶校验矩阵H'的第一列到第五列中的1的位置对应的各项数据(来自校验节点的消息uj)以沿垂直方向，填充各列的形式(以忽略0的形式)，被保存在FIFO 3041中。换句话说，与变换奇偶校验矩阵H'的(1,1)～(5,5)的5×5单位矩阵中的1的位置对应的各项数据被保存在FIFO 3041的第一级的存储区中。与构成变换奇偶校验矩阵H'的(6,1)～(10,5)的和矩阵(作为通过分别把5×5单位矩阵循环右移1位和2位而获得的第一移位矩阵和第二移位矩阵之和的和矩阵)的第一移位矩阵中的1的位置对应的各项数据被保存在第二级的存储区中。与构成变换奇偶校验矩阵H'的(6,1)～(10,5)的和矩阵的第二移位矩阵中的1的位置对应的各项数据被保存在第三级的存储区中。
换句话说，就具有等于或大于2的权重的构成矩阵来说，当以权重为1的P×P单位矩阵，对于单位矩阵中为1的一个或更多元素，值为0的准单位矩阵，或者通过循环移位单位矩阵或准单位矩阵而获得的移位矩阵中的多个矩阵之和的形式，表示构成矩阵时，与权重为1的单位矩阵，准单位矩阵，或者移位矩阵中的1的位置对应的各项数据(与属于单位矩阵、准单位矩阵或移位矩阵的边缘对应的消息)被保存在相同的地址(FIFO 3041～30418之中的相同FIFO)中。
之后，即使在第四级和第五级的存储区中，数据也是与变换奇偶校验矩阵H'关联地保存的。FIFO 3041的存储区的级数为5，5是在变换奇偶校验矩阵H'的第一列到第五列中，行方向的1的最大数(Hamming权重)。
即使在FIFO 3042和3043中，数据也是与变换奇偶校验矩阵H'关联地保存的，各个长度(级数)为5。类似地，即使在FIFO 3044～30412中，数据也是与变换奇偶校验矩阵H'关联地保存的，各个长度为3。类似地，即使在FIFO 30413～30418中，数据也是与变换奇偶校验矩阵H'关联地保存的，各个长度为2。
下面，说明图52中的解码装置的操作。
边缘数据储存存储器300由6个FIFO 3001～3006构成，按照关于从前一级的循环移位电路308供给的5条消息D311属于图51的变换奇偶校验矩阵H'的哪一条的信息(矩阵数据)D312，从FIFO 3001～3006中，选择保存数据的FIFO，然后以5条消息为一组，把消息D311顺序地保存在选择的FIFO中。此外，在数据读取期间，边缘数据储存存储器300从FIFO 3001顺序读取5条消息D3001，然后把它们提供给下一级的选择器301。在从FIFO 3001的消息读取结束之后，边缘数据储存存储器300从FIFO 3002～3006顺序读取消息，然后把所述消息提供给选择器301。
响应选择信号D301，选择器301选择来自FIFO 3001～3006之中，目前从其读取数据的FIFO的5条消息，并把这些消息作为消息D302，提供给校验节点计算单元302。
校验节点计算单元302由5个校验节点计算器3021～3025构成，通过利用从选择器301供给的消息D302(D3021～D3025)(式(7)中的消息vi)，按照式(7)进行校验节点计算，然后把从校验节点计算获得的5条消息D303(D3031～D3035)(式(7)中的消息Uj)提供给循环移位电路303。
循环移位电路303根据关于对对应边缘进行的单位矩阵(或准单位矩阵)(它是变换奇偶校验矩阵H'中的基元)的循环移位的次数的信息(矩阵数据)D305，循环移位利用校验节点计算单元302获得的5条消息D3031～D3035，然后把结果作为消息D304，提供给边缘数据储存存储器304。
边缘数据储存存储器304由18个FIFO 3041～30418构成，按照关于从前一级的循环移位电路303供给的5条消息D304属于变换奇偶校验矩阵H'的哪一行的信息D305，从FIFO 3041～30418中选择保存数据的FIFO，并以5条消息为一组，把消息D304顺序排列和保存在选择的FIFO中。此外，在数据读取期间，边缘数据储存存储器304从FIFO 3041中，顺序读取5条消息D3061，然后提供给下一级的选择器305。在从FIFO3041的数据读取结束之后，边缘数据储存存储器304从FIFO 3042～30418顺序读取消息，然后把所述消息提供给选择器305。
响应选择信号D307，选择器305选择来自FIFO 3041～30418之中，目前从其读取数据的FIFO的5条消息，然后把所述消息作为消息D308，提供给变量节点计算单元307和解码字计算单元309。
同时，接收数据重排单元310通过进行式(12)的列置换，重排通过通信路径13接收的与图49的奇偶校验矩阵H对应的LDPC码D313，然后把重排的LDPC码作为接收数据D314，提供给接收数据存储器306。接收数据存储器306根据从接收数据重排单元310供给的接收数据D314，计算并保存接收对数似然比(LLR)，然后5个一组地把接收LLR作为接收值D309，提供给变量节点计算单元307和解码字计算单元309。
变量节点计算单元307由5个变量节点计算器3071～3075构成，通过利用经选择器305供给的消息D308(D3081～D3085)(式(1)的消息uj)，和从接收数据存储器306供给的5个接收值D309(式(1)的接收值u0i)，进行按照式(1)的变量节点计算，然后把通过所述计算获得的消息D310(D3101～D3105)(式(1)的消息vi)提供给循环移位电路308。
循环移位电路308根据关于对对应边缘进行的单位矩阵(或准单位矩阵)(它是变换奇偶校验矩阵H'中的基元)的循环移位的次数的信息，循环移位利用变量节点计算单元307获得的5条消息D3101～D3105，然后把结果作为消息D311，提供给边缘数据储存存储器304。
通过进行上轮上述操作，能够进行LDPC码的一次解码(变量节点计算和校验节点计算)。在对LPDC码解码预定次数之后，图52的解码装置把最终获得的解码结果提供给解码字计算单元309和解码数据重排单元311。
换句话说，解码字计算单元309由5个解码字计算器3091～3095构成，作为多次解码的最终阶段，通过利用由选择器305输出的5条消息D308(D3081～D3085)(式(5)的消息uj)，和从接收数据存储器306供给的5个接收值D309(式(5)的接收值u0i)，根据式(5)，计算解码结果(解码字)，并把作为结果的解码数据D315提供给解码数据重排单元311。
解码数据重排单元311通过对从解码字计算单元309供给的解码数据D315，进行式(12)的列置换的逆置换，重排并输出所述顺序，作为最终的解码结果D316。
如上所述，通过对奇偶校验矩阵(原始奇偶校验矩阵)进行行置换和/或列置换，奇偶校验矩阵被转换成可用P×P单位矩阵，对为1的一个或多个元素，值为0的准单元矩阵，或者通过循环移位单位矩阵或准单位矩阵而获得的移位矩阵，作为单位矩阵、准单位矩阵或移位矩阵中的多个矩阵之和的和矩阵，P×P零矩阵的组合，换句话说，构成矩阵的组合表示的奇偶校验矩阵(变换奇偶校验矩阵)，以致对于LDPC码的解码，能够采用P次(这里，P是比奇偶校验矩阵的行数和列数小的数)同时进行校验节点计算和变量节点计算的体系结构。在采用P次(这里，P是比奇偶校验矩阵的行数和列数小的数)同时进行节点计算(校验节点计算和变量节点计算)的体系结构的情况下，与次数等于奇偶校验矩阵的行数和列数地同时进行节点计算的情况相比，能够把操作频率抑制到可行的范围和多次迭代解码。
假定例如类似于图52的解码装置，构成图46的接收设备12的LDPC解码器166通过P次同时进行校验节点计算和变量节点计算，进行LDPC解码。
换句话说，为了简化说明，假定由构成图8的传输设备11的LDPC编码器115输出的LDPC码的奇偶校验矩阵例如是图49中图解所示的其中奇偶矩阵具有阶梯结构的奇偶校验矩阵H，在传输设备11的奇偶交织器23中，通过把信息长度K设定为60，把单位循环结构的列数p设定为5，并把奇偶长度M的约数q(＝M/P)设定为6，进行在第(K+Py+x+1)个代码比特的位置，交织第(K+qx+y+1)个代码比特的奇偶交织。
由于如上所述，奇偶交织对应于式(12)的列置换，因此LDPC解码器166不必进行式(12)的列置换。
因此，在图46的接收设备12中，如上所述，未经过奇偶解交织的LDPC码，换句话说，处于进行式(12)的列置换状态的LDPC码从列扭曲解交织器55被提供给LDPC解码器166，除了不进行式(12)的列置换之外，LDPC解码器166进行和图52的解码装置相同的处理。
换句话说，图53图解说明图46的LDPC解码器的结构例子。
在图53中，由于除了不设置图52的接收数据重排单元310之外，LDPC解码器166是类似于图52的解码装置构成的，并且除了不进行式(12)中的列置换之外，LDPC解码器166进行和图52的解码装置相同的处理，从而将省略其说明。
如上所述，可以不设置接收数据重排单元310的情况下，构成LDPC解码器166，以致与图52的解码装置的规模相比，能够进一步减小规模。
另外，在图49-图53中，为了简化说明，假定LDPC码的码长N为90，信息长度K为60，单位循环结构的列数p(构成矩阵的行数和列数)为5，奇偶长度M的约数q(＝M/P)为6，不过码长N、信息长度K、单位循环结构的列数p和约数q(＝M/P)并不分别局限于以上值。
换句话说，在图8的传输设备11中，LDPC编码器115例如输出其中码长N为64800、16200等，信息长度K为N-Pq(＝N-M)，单位循环结构的列数p为360，和约数q为M/P的LDPC码，不过，图53的LPDC解码器166对LDPC码，P次同时进行校验节点计算和变量节点计算，从而它适合于进行LDPC解码的情况。
图54是说明图47的比特解交织器165的复用器54的处理的示图。
换句话说，图54中的A图解说明复用器54的功能结构例子。
复用器54由反向替换单元1001和存储器1002构成。
复用器54对来自前一级的解映射器164的符号的符号比特，进行与传输设备11的分用器25进行的替换处理对应的反向替换处理(与替换处理相反的处理)，换句话说，使通过替换处理替换的LDPC码的代码比特(符号比特)的位置回到其原始位置的反向替换处理，然后把作为结果的LDPC码提供给后一级的列扭曲解交织器55。
换句话说，在复用器54中，以(连续的)b个符号为单位，b个符号的mb比特的符号比特y0,y1,…,ymb-1被提供给反向替换单元1001。
反射替换单元1001进行使mb比特的符号比特y0～ymb-1的序列恢复m比特的原始代码比特b0,b1,…,bmb-1的排列(在构成传输设备11的分用器25的替换单元32进行替换之间的代码比特b0～bmb-1的序列)的反向替换，然后输出作为结果的mb比特的代码比特b0～bmb-1。
类似于构成传输设备11侧的分用器25的存储器31，存储器1002具有保存行(水平)方向的mb比特和列(垂直)方向的N/(mb)比特的存储容量。换句话说，存储器1002由保存N/(mb)比特的mb列构成。
这里，沿从传输设备11的分用器25的存储器31读取代码比特的方向，进行由反向替换单元1001输出的LDPC码的代码比特到存储器1002的写入，沿代码比特到存储器31的写入方向，进行被写入存储器1002的代码比特的读取。
换句话说，如图54的A中图解所示，接收设备12的复用器54从存储器1002的第一行起，朝着底端行，进行由反向替换单元1001输出的LDPC码的代码比特的写入。
随后，如果一个码长的代码比特的写入结束，那么复用器54从存储器1002，沿列方向读取代码比特，然后把它提供给后一级的列扭曲解交织器55。
这里，图54的B是图解说明从存储器1002的代码比特的读取的示图。
在复用器54中，朝着从左到右方向的列，进行沿构成存储器1002的各列的从顶部到底部的方向(列方向)的LDPC码的代码比特的读取。
图55是说明构成图47中的比特解交织器165的列扭曲解交织器55的处理的示图。
换句话说，图55图解说明复用器54的存储器1002的结构例子。
存储器1002具有保存列(垂直)方向的mb比特和行(水平)方向的N/(mb)比特的存储容量，由mb列构成。
列扭曲解交织器55通过控制当把LDPC码的代码比特，沿行方向写入存储器1002，然后从存储器1002沿列方向读取代码比特时的读取起始位置，进行列扭曲解交织。
换句话说，列扭曲解交织器55通过对于多列中的每一列，适当变更开始代码比特的读取的读取起始位置，进行使由于列扭曲交织而重排的代码比特的序列恢复原始序列的反向重排处理。
这里，图55图解说明当在图28中描述的调制方案是16APSK、16QAM等，并且倍数b为1时，存储器1002的结构例子。在这种情况下，一个符号的比特数为4，从而存储器1002由4(＝mb)列构成。
列扭曲解交织器55从存储器1002的第一行起，朝着底端行顺序进行由替换单元1001，而不是复用器54输出的LDPC码的代码比特的写入。
随后，如果一个码长的代码比特的写入结束，那么列扭曲解交织器55朝着从左到右方向的列，进行沿着存储器1002的从上到下方向(列方向)的代码比特的读取。
这里，列扭曲解交织器55通过利用其中传输设备11的列扭曲交织器24写入代码比特的写入起始位置，作为代码比特的读取起始位置，进行从存储器1002的代码比特的读取。
换句话说，如果假定各列的开始(顶端)位置的地址为0，并且列方向的各个位置的地址按升序用整数表示，那么当调制方案为16APSK或16QAM，并且倍数b为1时，在列扭曲解交织器55中，最左列的读取起始位置是地址为0的位置，第二列(从左侧起)的读取起始位置是地址为2的位置，第三列的读取起始位置是地址为4的位置，第四列的读取起始位置是地址为7的位置。
另外，就其读取起始位置不同于地址为0的位置的各列来说，在一直到底部位置读取代码比特之后，回到顶部(地址为0的位置)，读取代码比特，一直到紧接在读取起始位置之前的位置为止。之后，进行从下一列(右侧)的读取。
通过如上所述进行列扭曲解交织，使利用列扭曲交织重排的代码比特的序列恢复原始序列。
图56是图解说明图46中的比特解交织器165的另一个结构例子的方框图。
另外，在图56中，与图47中的部分对应的部分用相同的附图标记表示，将酌情省略其说明。
换句话说，除了新设置了奇偶解交织器1011之外，图56中的比特解交织器165是类似于图47的情况构成的。
在图56中，比特解交织器165由复用器(MUX)54、列扭曲解交织器55和奇偶解交织器1011构成，对来自解映射器164的LDPC码的代码比特，进行比特解交织。
换句话说，复用器54对来自解映射器164的LDPC码，进行与由传输设备11的分用器25进行的替换处理对应的反向替换处理(与替换处理相反的处理)，换句话说，使被替换处理替换的代码比特的位置回到其原始位置的反向替换处理，然后把作为结果的LDPC码提供给列扭曲解交织器55。
列扭曲解交织器55对来自复用器54的LDPC码，进行与作为传输设备11的列扭曲交织器24进行的重排处理的列扭曲交织对应的列扭曲解交织。
通过列扭曲解交织获得的LDPC码从列扭曲解交织器55被提供给奇偶解交织器1011。
奇偶解交织器1011对经过列扭曲解交织器55的列扭曲解交织的代码比特，进行与传输设备11的奇偶交织器23进行的奇偶交织对应的奇偶解交织(与奇偶交织相反的处理)，换句话说，使其序列被奇偶交织变更的LDPC码的代码比特恢复其原始序列的奇偶解交织。
通过奇偶解交织获得的LDPC码从奇偶解交织器1011被提供给LDPC解码器166。
于是，在图56中的比特解交织器165中，经过反向替换处理、列扭曲解交织和奇偶解交织的LDPC码，换句话说，通过与奇偶校验矩阵H相应的LPDC编码获得的LDPC码被提供给LDPC解码器166。
LDPC解码器166通过利用在传输设备11的LDPC编码器115的LDPC编码中使用的奇偶校验矩阵H，进行来自比特解交织器165的LDPC码的LDPC解码。换句话说，LDPC解码器166通过利用在传输设备11的LDPC编码器115的LDPC编码中使用的奇偶校验矩阵H，或者利用通过对LDPC码H，至少进行与奇偶交织对应的列置换而获得的变换奇偶校验矩阵，进行来自比特解交织器165的LDPC码的LDPC解码。
这里，在图56中，由于利用与奇偶校验矩阵H相应的LDPC编码获得的LDPC码从比特解交织器165(其奇偶解交织器1011)被提供给LDPC解码器166，因此当传输设备11的LDPC编码器115通过利用在LDPC编码中使用的奇偶校验矩阵H，进行LDPC码的LDPC解码时，LDPC解码器166可以是例如按照一个节点接一个节点地顺序进行消息(校验节点消息，变量节点消息)的计算的完全串行解码方案，进行LDPC解码的解码装置，或者按照对所有节点，同时(并行)进行消息的计算的完全并行解码方案，进行LDPC解码的解码装置。
此外，当LPDC解码器166通过利用通过至少进行对应于奇偶交织的列置换而获得的变换奇偶校验矩阵，对在传输设备11的LDPC编码器115的LDPC编码中使用的奇偶校验矩阵H，进行LDPC码的LDPC解码时，LDPC解码器166是具有P(或者P的约数，所述约数不同于1)次同时进行校验节点计算和变量节点计算的架构的解码装置，由包括通过对LDPC码进行和用于获得变换奇偶校验矩阵的列置换相同的列置换，重排LDPC码的代码比特的接收数据重排单元310的解码装置(图52)构成。
另外，在图56中，为了便于说明，进行反向替换处理的复用器54，进行列扭曲解交织的列扭曲解交织器55，和进行奇偶解交织的奇偶解交织器1011是分别独立构成的，不过，类似于传输设备11的奇偶交织器23、列扭曲交织器24和分用器25，复用器54、列扭曲解交织器55和奇偶解交织器1011中的两个或者更多个可被一体地构成。
此外，当在不设置奇偶交织器23和列扭曲交织器24的情况下，构成传输设备11的比特交织器116(图8)的时，在图56中，可在不设置列扭曲解交织器55和奇偶解交织器1011的情况下，构成比特解交织器165。
即使在这种情况下，也可用通过利用奇偶校验矩阵H，进行LDPC解码的完全串行解码方案的解码装置，通过利用奇偶校验矩阵H，进行LDPC解码的完全并行解码方案的解码装置，或者包括通过利用变换奇偶校验矩阵H'，利用P个同时的校验节点计算和变量节点计算，进行LDPC解码的接收数据重排单元310的解码装置(图52)，构成LDPC解码器166。
<接收系统的结构例子>
图57是图解说明接收设备12适用于的接收系统的第一结构例子的方框图。
在图57中，接收系统由获取单元1101、通道解码处理单元1102和信息源解码处理单元1103构成。
获取单元1101通过例如未图示的通道(通信路径)，比如地面数字广播、卫星数字广播、CATV网络、因特网和其它网络，获得包括通过至少对诸如节目的图像数据和声音数据之类的LDPC对象数据进行LDPC编码而获得的LDPC码的信号，并把所述信号提供给通道解码处理单元1102。
这里，当获取单元1101获得的信号是通过陆地波、卫星波、有线电视(CATV)网络等，从广播站广播的时，获取单元1101由调谐器、机顶盒(STB)等构成。此外，当获取单元1101获得的信号是作为网际协议电视(IPTV)，从web服务器组播的时，获取单元1101由诸如网络接口卡(NIC)之类的网络接口(IF)构成。
通道解码处理单元1102对应于接收设备12。通道解码处理单元1102对获取单元1101通过通道获得的信号，进行至少包括校正在通道中发生的差错的处理的通道解码处理，然后把作为结果的信号提供给信息源解码处理单元1103。
换句话说，获取单元1101通过通道获得的信号是通过至少进行校正在通道中发生的差错的纠错编码而获得的信号，通道解码处理单元1102对这样的信号进行诸如纠错处理之类的通道解码处理。
这里，纠错编码的例子包括LDPC编码和BCH编码。这里，作为纠错编码，至少进行LDPC编码。
此外，通道解码处理可包括调制信号的解调等。
信息源解码处理单元1103对经历通道解码处理的信号，进行信息源解码处理，信息源解码处理至少包括把压缩信息解压缩成原始信息的处理。
换句话说，获取单元1101通过通道获得的信号可能经历压缩信息的压缩编码，以便减小作为信息的诸如图像和声音之类数据的数量，在这种情况下，信息源解码处理单元1103对经历通道解码处理的信号，进行信息源解码处理，比如把压缩信息解压缩成原始信息的处理(解压缩处理)。
另外，当获取单元1101通过通道获得的信号未经历压缩编码时，信息源解码处理单元1103不进行把压缩信息解压缩成原始信息的处理。
这里，解压缩处理的例子包括MPEG解码。此外，除了解压缩处理之外，通道解码处理还可包括解扰等。
在如上所述构成的接收系统中，获取单元1101通过通道，获得通过对诸如图像和声音之类的数据，进行诸如MPEG编码之类的压缩编码，和诸如LDPC编码之类的纠错编码而得到的信号，然后把所述信号提供给通道解码处理单元1102。
在通道解码处理单元1102中，例如，对于来自获取单元1101的信号，进行和接收设备12进行的处理相同的处理，作为通道解码处理，然后把作为结果的信号提供给信息源解码处理单元1103。
在信息源解码处理单元1103中，对来自通道解码处理单元1102的信号，进行诸如MPEG解码之类的信息源解码处理，然后输出作为结果的图像或声音。
上面说明的图57的接收系统可以适用于接收作为数字广播的电视广播的电视调谐器。
另外，获取单元1101、通道解码处理单元1102和信息源解码处理单元1103可以分别被构成为一个独立的设备(硬件(集成电路(IC)等)，或者软件模块)。
此外，就获取单元1101、通道解码处理单元1102和信息源解码处理单元1103来说，获取单元1101和通道解码处理单元1102的集合，通道解码处理单元1102和信息源解码处理单元1103的集合，及获取单元1101、通道解码处理单元1102和信息源解码处理单元1103的集合分别被构成为一个独立的设备。
图58是图解说明接收设备12适用于的接收系统的第二结构例子的方框图。
另外，图58中的与图57中的部分对应的部分用相同的附图标记表示，从而下面酌情省略其说明。
图58的接收系统与图57的情况的共同之处在于具有获取单元1101、通道解码处理单元1102和信息源解码处理单元1103，和图57中的情况的不同之处在于新设置了输出单元1111。
例如，输出单元1111是显示图像的显示装置，或者输出声音的扬声器，并输出作为来自信息源解码处理单元1103的信号的图像和声音等。换句话说，输出单元1111显示图像或者输出声音。
上面说明的图58的接收系统可适用于接收作为数字广播的电视广播的电视接收机(TV)，接收无线电广播的无线电接收机等。
另外，当不对获取单元1101获得的信号应用压缩编码时，通道解码处理单元1102输出的信号被提供给输出单元1111。
图59是图解说明接收设备12适用于的接收系统的第三结构例子的方框图。
另外，图59中的与图57中的部分对应的部分用相同的附图标记表示，下面酌情省略其说明。
图59的接收系统与图57中的情况的相同之处在于具有获取单元1101和通道解码处理单元1102。
然而，图59中的接收系统和图57中的情况的不同之处在于未设置信息源解码处理单元1103，而是新设置了记录单元1121。
记录单元1121把通道解码处理单元1102输出的信号(例如，MPEG的TS的TS分组)记录(保存)在诸如光盘、硬盘(磁盘)和闪存之类的记录(存储)介质上。
如上所述的图59的接收系统可应用于记录电视广播的记录器。
另外，在图59中，接收系统是通过设置信息源解码处理单元1103构成的，可以记录经历信息源解码处理单元1103的信息源解码处理的信号，换句话说，由记录单元1121中的解码产生的图像和声音。
<计算机的实施例>
上述一系列处理可用硬件或软件进行。当用软件进行所述一系列处理时，构成所述软件的程序被安装在通用计算机等中。
从而，图60图解说明其中安装执行上述一系列处理的程序的计算机的实施例的结构例子。
程序可被预先记录在作为内置于计算机中的记录介质的硬盘705或ROM 703上。
另一方面，可以临时或永久地把程序保存(记录)在诸如软盘、光盘只读存储器(CD-ROM)、磁光(MO)盘、数字通用光盘(DVD)、磁盘和半导体存储器之类的可拆卸记录介质711上。可以所谓的套装软件的形式，提供这样的可拆卸记录介质711。
另外，除了从上述可拆卸记录介质711安装到计算机之外，程序可通过用于数字卫星广播的人造卫星，从下载站点无线传送给计算机，或者通过诸如局域网(LAN)或因特网之类的网络，有线地传送给计算机，计算机可利用通信单元708，接收如上所述传送的程序，并把程序安装在内置硬盘705上。
计算机具有内置中央处理器(CPU)702。输入和输出接口710通过总线701连接到CPU 702，当通过输入和输出接口710，利用用户操作的诸如键盘、鼠标、麦克风之类的输入单元707，输入指令时，CPU 702响应所述指令，执行保存在只读存储器(ROM)703中的程序。另一方面，CPU702把保存在硬盘705中的程序，传送自卫星或网络，利用通信单元708接收并安装在硬盘705中的程序，或者读取自装在驱动器709上的可拆卸记录介质711，并安装在硬盘705上的程序载入随机存取存储器(RAM)704中，然后执行所述程序。从而，CPU 702执行与上述流程图相应的处理，或者利用上述方框图的结构进行的处理。随后，根据需要，CPU 702使处理结果通过输入和输出接口710，从由液晶显示器(LCD)、扬声器等构成的输出单元706输出，或者从通信单元708传送，或者被记录在硬盘705中。
这里，在本说明书中，说明使计算机执行各种处理的程序的处理步骤不一定是按照在流程图中说明的顺序，时序地处理的，处理步骤包括被并行或单独执行的处理(例如，并行处理，或者利用对象的处理)。
此外，程序可由单个计算机处理，或者可被分发，并由多个计算机处理。另外，程序可被传送给远程计算机，然后被执行。
此外，在本说明书中，系统意味一组多个组件(装置、模块(产品)等)，所有组件是否在相同机壳中是无关紧要的。于是，安置在单独的机壳中，并通过网络连接的多个装置，和其中多个模块被置于单个机壳中的单个装置都是系统。
另外，本技术的实施例并不局限于上述实施例，可以作出各种修改，而不脱离本技术的范围。
例如，本技术可以采用云计算结构，其中一种功能由多个装置通过网络分担和共同处理。
此外，在上述流程图中说明的各个步骤可由单个设备进行，也可由多个装置分担地进行。
此外，如果多个处理包含在单个步骤中，那么在所述一个步骤中的多个处理可由单一设备进行，也可由多个装置分担地进行。
此外，例如，对于上面说明的新的LDPC码(其奇偶校验矩阵初始值表)，可以利用卫星线路、陆地波、电缆(有线线路)等作为通信路径13(图7)。此外，可以把新的LDPC码用于除数字广播之外的数据传输。
附图标记列表
11 传输设备
12 接收设备
23 奇偶交织器
24 列扭曲交织器
25 分用器
31 存储器
32 替换单元
54 复用器
55 列扭曲交织器
111 模式自适应/复用器
112 填充器
113 BB加扰器
114 BCH编码器
115 LDPC编码器
116 比特交织器
117 映射器
118 时间交织器
119 SISO/MISO编码器
120 频率交织器
121 BCH编码器
122 LDPC编码器
123 映射器
124 频率交织器
131 帧构造器/资源分配单元
132 OFDM生成单元
151 OFDM处理单元
152 帧管理单元
153 频率解交织器
154 解映射器
155 LDPC解码器
156 BCH解码器
161 频率解交织器
162 SISO/MISO解码器
163 时间解交织器
164 解映射器
165 比特解交织器
166 LDPC解码器
167 BCH解码器
168 BB解扰器
169 空值删除单元
170 分用器
210 Tx单元
211 FEC单元
212 映射单元
213 上采样单元
214 NYQUIST滤波器单元
220 Rx单元
221 AGC单元
222 乘法器
223 滚降滤波器单元
224 下采样单元
225 CSI单元
226 解映射单元
227 FEC单元
230 通道单元
231 IBO单元
232 乘法器
233 TWTA单元
234 AWGN单元
235 加法器
300 边缘数据储存存储器
301 选择器
302 校验节点计算单元
303 循环移位电路
304 边缘数据储存存储器
305 选择器
306 接收数据存储器
307 变量节点计算单元
308 循环移位电路
309 解码字计算单元
310 接收数据重排单元
311 解码数据重排单元
601 编码处理单元
602 存储单元
611 码率设定单元
612 初始值表读取单元
613 奇偶校验矩阵生成单元
614 信息比特读取单元
615 编码奇偶校验计算单元
616 控制单元
701 总线
702 CPU
703 ROM
704 RAM
705 硬盘
706 输出单元
707 输入单元
708 通信单元
709 驱动器
710 输入和输出接口
711 可拆卸记录介质
1001 反向替换单元
1002 存储器
1011 奇偶解交织器
1101 获取单元
1101 通道解码处理单元
1103 信息源解码处理单元
1111 输出单元
1121 记录单元
Claims (20)
1.一种数据处理设备，包括：
编码单元,基于低密度奇偶校验(LDPC)码的奇偶校验矩阵，把信息比特编码成码长为16200比特并且码率为12/15的LDPC码，
其中LDPC码包括信息比特和奇偶比特，
其中奇偶校验矩阵包括与信息比特对应的信息矩阵部分和与奇偶比特对应的奇偶矩阵部分，
其中信息矩阵部分用奇偶校验矩阵初始值表来表示，并且
其中奇偶校验矩阵初始值表是按360列的间隔表示信息矩阵部分中为1的元素的位置的表格，并且是
3 394 1014 1214 1361 1477 1534 1660 1856 2745 2987 2991 31243155
59 136 528 781 803 928 1293 1489 1944 2041 2200 2613 2690 2847
155 245 311 621 1114 1269 1281 1783 1995 2047 2672 2803 28853014
79 870 974 1326 1449 1531 2077 2317 2467 2627 2811 3083 31013132
4 582 660 902 1048 1482 1697 1744 1928 2628 2699 2728 3045 3104
175 395 429 1027 1061 1068 1154 1168 1175 2147 2359 2376 26132682
1388 2241 3118 3148
143 506 2067 3148
1594 2217 2705
398 988 2551
1149 2588 2654
678 2844 3115
1508 1547 1954
1199 1267 1710
2589 3163 3207
1 2583 2974
2766 2897 3166
929 1823 2742
1113 3007 3239
1753 2478 3127
0 509 1811
1672 2646 2984
965 1462 3230
3 1077 2917
1183 1316 1662
968 1593 3239
64 1996 2226
1442 2058 3181
513 973 1058
1263 3185 3229
681 1394 3017
419 2853 3217
3 2404 3175
2417 2792 2854
1879 2940 3235
647 1704 3060。
2.按照权利要求1所述的数据处理设备，
其中如果奇偶校验矩阵初始值表的行用i表示，并且LDPC码的奇偶长度用M表示，
那么奇偶校验矩阵的第(2+360×(i-1))列是通过把用奇偶校验矩阵初始值表表示了为1的元素的位置的奇偶校验矩阵的第(1+360×(i-1))列循环下移q=M/360而获得的列。
3.按照权利要求2所述的数据处理设备，
其中对于奇偶校验矩阵的第(1+360×(i-1))列，奇偶校验矩阵初始值表的第i行表示奇偶校验矩阵的第(1+360×(i-1))列中为1的元素的行号，并且
其中对于作为奇偶校验矩阵的除第(1+360×(i-1))列外的各列的第(2+360×(i-1))～第(360×i)列中的每一列，如果在奇偶校验矩阵初始值表的第i行和第j列中的数值用hi,j表示，并且奇偶校验矩阵H的第w列中为1的第j个元素的行号用Hw-j表示，那么奇偶校验矩阵的第w列中为1的元素的行号Hw-j用式Hw-j＝mod{hi,j+mod((w-1),360)×M/360,M)表示，第w列是除第(1+360×(i-1))列外的列。
4.按照权利要求1所述的数据处理设备，还包括：
只交织LDPC码的代码比特的奇偶比特的奇偶交织器。
5.按照权利要求1所述的数据处理设备，还包括：
列扭曲交织器，通过沿列方向移位LDPC码的代码比特来保存所述代码比特，执行列扭曲交织。
6.按照权利要求1所述的数据处理设备，还包括：
替换单元，用与利用预定数字调制方案确定的预定数目的信号点中的任意一个对应的符号的符号比特，替换LDPC码的代码比特。
7.按照权利要求6所述的数据处理设备，
其中替换单元替换沿列方向保存并沿行方向读取的代码比特。
8.按照权利要求1所述的数据处理设备，
其中奇偶校验矩阵是其中不存在循环4的奇偶校验矩阵。
9.按照权利要求1所述的数据处理设备，
其中奇偶校验矩阵是属于利用多边类型的密度进化检测到的性能阈值等于或小于预定值的LDPC码的码集的LDPC码的奇偶校验矩阵，所述性能阈值是BER开始降低的Eb/N0。
10.一种数据处理方法，包括：
基于低密度奇偶校验(LDPC)码的奇偶校验矩阵，把信息比特编码成码长为16200比特并且码率为12/15的LDPC码的编码步骤，
其中LDPC码包括信息比特和奇偶比特，
其中奇偶校验矩阵包括与信息比特对应的信息矩阵部分和与奇偶比特对应的奇偶矩阵部分，
其中信息矩阵部分用奇偶校验矩阵初始值表来表示，并且
其中奇偶校验矩阵初始值表是按360列的间隔表示信息矩阵部分中为1的元素的位置的表格，并且是
3 394 1014 1214 1361 1477 1534 1660 1856 2745 2987 2991 31243155
59 136 528 781 803 928 1293 1489 1944 2041 2200 2613 2690 2847
155 245 311 621 1114 1269 1281 1783 1995 2047 2672 2803 28853014
79 870 974 1326 1449 1531 2077 2317 2467 2627 2811 3083 31013132
4 582 660 902 1048 1482 1697 1744 1928 2628 2699 2728 3045 3104
175 395 429 1027 1061 1068 1154 1168 1175 2147 2359 2376 26132682
1388 2241 3118 3148
143 506 2067 3148
1594 2217 2705
398 988 2551
1149 2588 2654
678 2844 3115
1508 1547 1954
1199 1267 1710
2589 3163 3207
1 2583 2974
2766 2897 3166
929 1823 2742
1113 3007 3239
1753 2478 3127
0 509 1811
1672 2646 2984
965 1462 3230
3 1077 2917
1183 1316 1662
968 1593 3239
64 1996 2226
1442 2058 3181
513 973 1058
1263 3185 3229
681 1394 3017
419 2853 3217
3 2404 3175
2417 2792 2854
1879 2940 3235
647 1704 3060。
11.一种数据处理设备，包括：
解码从传送自传输设备的数据获得的LDPC码的解码单元，
其中传输设备包括
基于低密度奇偶校验(LDPC)码的奇偶校验矩阵把信息比特编码成码长为16200比特并且码率为12/15的LDPC码的编码单元，
其中LDPC码包括信息比特和奇偶比特，
其中奇偶校验矩阵包括与信息比特对应的信息矩阵部分和与奇偶比特对应的奇偶矩阵部分，
其中信息矩阵部分用奇偶校验矩阵初始值表来表示，并且
其中奇偶校验矩阵初始值表是按360列的间隔表示信息矩阵部分中为1的元素的位置的表格，并且是
3 394 1014 1214 1361 1477 1534 1660 1856 2745 2987 2991 31243155
59 136 528 781 803 928 1293 1489 1944 2041 2200 2613 26902847
155 245 311 621 1114 1269 1281 1783 1995 2047 2672 2803 28853014
79 870 974 1326 1449 1531 2077 2317 2467 2627 2811 3083 31013132
4 582 660 902 1048 1482 1697 1744 1928 2628 2699 2728 30453104
175 395 429 1027 1061 1068 1154 1168 1175 2147 2359 23762613 2682
1388 2241 3118 3148
143 506 2067 3148
1594 2217 2705
398 988 2551
1149 2588 2654
678 2844 3115
1508 1547 1954
1199 1267 1710
2589 3163 3207
1 2583 2974
2766 2897 3166
929 1823 2742
1113 3007 3239
1753 2478 3127
0 509 1811
1672 2646 2984
965 1462 3230
3 1077 2917
1183 1316 1662
968 1593 3239
64 1996 2226
1442 2058 3181
513 973 1058
1263 3185 3229
681 1394 3017
419 2853 3217
3 2404 3175
2417 2792 2854
1879 2940 3235
647 1704 3060。
12.按照权利要求11所述的数据处理设备，
其中如果奇偶校验矩阵初始值表的行用i表示，并且LDPC码的奇偶长度用M表示，
那么奇偶校验矩阵的第(2+360×(i-1))列是通过把用奇偶校验矩阵初始值表表示了为1的元素的位置的奇偶校验矩阵的第(1+360×(i-1))列循环下移q=M/360而获得的列。
13.按照权利要求12所述的数据处理设备，
其中对于奇偶校验矩阵的第(1+360×(i-1))列，奇偶校验矩阵初始值表的第i行表示奇偶校验矩阵的第(1+360×(i-1))列中为1的元素的行号，
其中对于作为奇偶校验矩阵的除第(1+360×(i-1))列外的各列的第(2+360×(i-1))～第(360×i)列中的每一列，如果在奇偶校验矩阵初始值表的第i行和第j列中的数值用hi,j表示，并且奇偶校验矩阵H的第w列中为1的第j个元素的行号用Hw-j表示，那么奇偶校验矩阵的第w列中为1的元素的行号Hw-j用式Hw-j＝mod{hi,j+mod((w-1),360)×M/360,M)表示，第w列是除第(1+360×(i-1))列外的列。
14.按照权利要求11所述的数据处理设备，还包括：
列扭曲解交织器，当通过沿列方向移位LDPC码的代码比特来保存所述代码比特，执行了列扭曲交织时，使LPDC码的代码比特恢复到原始序列，以便执行列扭曲解交织。
15.按照权利要求11所述的数据处理设备，还包括：
反向替换单元，当进行了用与利用预定数字调制方案确定的预定数目的信号点中的任意一个对应的符号的符号比特替换LDPC码的代码比特的替换处理时，进行使作为符号比特的位置被替换了的代码比特回到原始位置的反向替换处理。
16.按照权利要求15所述的数据处理设备，
其中反向替换单元进行使沿行方向保存并沿列方向读取的代码比特回到原始位置的反向替换处理。
17.按照权利要求11所述的数据处理设备，
其中奇偶校验矩阵是不存在循环4的奇偶校验矩阵。
18.按照权利要求11所述的数据处理设备，
其中奇偶校验矩阵是属于利用多边类型的密度进化检测到的性能阈值等于或小于预定值的LDPC码的码集的LDPC码的奇偶校验矩阵，所述性能阈值是BER开始降低的Eb/N0。
19.一种数据处理方法，包括：
解码从传送自传输设备的数据获得的LDPC码的解码步骤，
其中传输设备包括
基于低密度奇偶校验(LDPC)码的奇偶校验矩阵，把信息比特编码成码长为16200比特并且码率为12/15的LDPC码的编码单元，
其中LDPC码包括信息比特和奇偶比特，
其中奇偶校验矩阵包括与信息比特对应的信息矩阵部分和与奇偶比特对应的奇偶矩阵部分，
其中信息矩阵部分用奇偶校验矩阵初始值表来表示，并且
其中奇偶校验矩阵初始值表是按360列的间隔表示信息矩阵部分中为1的元素的位置的表格，并且是
3 394 1014 1214 1361 1477 1534 1660 1856 2745 2987 2991 31243155
59 136 528 781 803 928 1293 1489 1944 2041 2200 2613 2690 2847
155 245 311 621 1114 1269 1281 1783 1995 2047 2672 2803 28853014
79 870 974 1326 1449 1531 2077 2317 2467 2627 2811 3083 31013132
4 582 660 902 1048 1482 1697 1744 1928 2628 2699 2728 3045 3104
175 395 429 1027 1061 1068 1154 1168 1175 2147 2359 2376 26132682
1388 2241 3118 3148
143 506 2067 3148
1594 2217 2705
398 988 2551
1149 2588 2654
678 2844 3115
1508 1547 1954
1199 1267 1710
2589 3163 3207
1 2583 2974
2766 2897 3166
929 1823 2742
1113 3007 3239
1753 2478 3127
0 509 1811
1672 2646 2984
965 1462 3230
3 1077 2917
1183 1316 1662
968 1593 3239
64 1996 2226
1442 2058 3181
513 973 1058
1263 3185 3229
681 1394 3017
419 2853 3217
3 2404 3175
2417 2792 2854
1879 2940 3235
647 1704 3060。
20.一种数据处理设备，包括：解码单元，基于低密度奇偶校验(LDPC)码的奇偶校验矩阵解码码长为16200比特并且码率为12/15的LDPC码，
其中LDPC码包括信息比特和奇偶比特，
其中奇偶校验矩阵包括与信息比特对应的信息矩阵部分和与奇偶比特对应的奇偶矩阵部分，
其中信息矩阵部分用奇偶校验矩阵初始值表来表示，并且
其中奇偶校验矩阵初始值表是按360列的间隔表示信息矩阵部分中为1的元素的位置的表格，并且是
3 394 1014 1214 1361 1477 1534 1660 1856 2745 2987 2991 31243155
59 136 528 781 803 928 1293 1489 1944 2041 2200 2613 2690 2847
155 245 311 621 1114 1269 1281 1783 1995 2047 2672 2803 28853014
79 870 974 1326 1449 1531 2077 2317 2467 2627 2811 3083 31013132
4 582 660 902 1048 1482 1697 1744 1928 2628 2699 2728 3045 3104
175 395 429 1027 1061 1068 1154 1168 1175 2147 2359 2376 26132682
1388 2241 3118 3148
143 506 2067 3148
1594 2217 2705
398 988 2551
1149 2588 2654
678 2844 3115
1508 1547 1954
1199 1267 1710
2589 3163 3207
1 2583 2974
2766 2897 3166
929 1823 2742
1113 3007 3239
1753 2478 3127
0 509 1811
1672 2646 2984
965 1462 3230
3 1077 2917
1183 1316 1662
968 1593 3239
64 1996 2226
1442 2058 3181
513 973 1058
1263 3185 3229
681 1394 3017
419 2853 3217
3 2404 3175
2417 2792 2854
1879 2940 3235
647 1704 3060。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013124187 | 2013-06-12 | ||
| JP2013-124187 | 2013-06-12 | ||
| PCT/JP2014/064672 WO2014199865A1 (ja) | 2013-06-12 | 2014-06-03 | データ処理装置、及びデータ処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104521147A true CN104521147A (zh) | 2015-04-15 |
| CN104521147B CN104521147B (zh) | 2019-12-17 |
Family
ID=52022163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201480002051.6A Active CN104521147B (zh) | 2013-06-12 | 2014-06-03 | 数据处理设备和数据处理方法 |
Country Status (12)
| Country | Link |
|---|---|
| US (3) | US20150318868A1 (zh) |
| EP (1) | EP2879298B1 (zh) |
| JP (2) | JP6267655B2 (zh) |
| KR (4) | KR101929145B1 (zh) |
| CN (1) | CN104521147B (zh) |
| AU (1) | AU2014279263B2 (zh) |
| BR (1) | BR112015002543B1 (zh) |
| CA (1) | CA2878252C (zh) |
| MX (1) | MX338477B (zh) |
| RU (1) | RU2656830C2 (zh) |
| WO (1) | WO2014199865A1 (zh) |
| ZA (1) | ZA201500535B (zh) |
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- 2014-06-03 CA CA2878252A patent/CA2878252C/en active Active
- 2014-06-03 EP EP14810530.7A patent/EP2879298B1/en active Active
- 2014-06-03 KR KR1020157002737A patent/KR101752070B1/ko active IP Right Grant
- 2014-06-03 US US14/412,718 patent/US20150318868A1/en not_active Abandoned
- 2014-06-03 KR KR1020187035106A patent/KR102023558B1/ko active IP Right Grant
- 2014-06-03 KR KR1020197026956A patent/KR102113964B1/ko active IP Right Grant
- 2014-06-03 CN CN201480002051.6A patent/CN104521147B/zh active Active
- 2014-06-03 JP JP2014561628A patent/JP6267655B2/ja active Active
- 2014-06-03 WO PCT/JP2014/064672 patent/WO2014199865A1/ja active Application Filing
- 2014-06-03 AU AU2014279263A patent/AU2014279263B2/en active Active
- 2014-06-03 BR BR112015002543-9A patent/BR112015002543B1/pt active IP Right Grant
- 2014-06-03 RU RU2015103856A patent/RU2656830C2/ru active
- 2014-06-03 MX MX2015001637A patent/MX338477B/es active IP Right Grant
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
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| GR01 | Patent grant |