BR112015002543B1 - Aparelho e método de processamento de dados - Google Patents

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Yuji Shinobara
Makito Yamamoto
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Abstract

aparelho e método de processamento de dados. a presente tecnologia refere-se a um aparelho de processamento de dados e a um método de processamento de dados que podem prover um código de ldpc com uma boa taxa de erro. um codificador de ldpc realiza codificação por um código de ldpc com um comprimento de código de 16.200 bits e uma taxa de código de 12/15. 0 código de ldpc inclui um bit de informação e um bit de paridade, e uma matriz de verificação de paridade h é configurada com uma parte da matriz de informação correspondente ao bit de informação do código de ldpc e uma parte da matriz de paridade correspondente ao bit de paridade. uma parte da matriz de informação da matriz de verificação de paridade h é representada por uma tabela do valor inicial da matriz de verificação de paridade que representa uma posição de um elemento de 1 na parte da matriz de informação em um intervalo de 360 colunas. a presente tecnologia pode ser aplicada em um caso de realização de uma codificação de ldpc e de uma decodificação de ldpc.

Description

Campo da Invenção
[001] A presente tecnologia refere-se a um aparelho de processamento de dados e a um método de processamento de dados e, em particular, refere-se a um aparelho de processamento de dados e a um método de processamento de dados que podem garantir boa qualidade de comunicação na transmissão de dados usando, por exemplo, um código de LDPC.
Fundamentos da Invenção
[002] Um código de verificação de paridade de baixa densidade (LDPC) tem uma alta capacidade de correção de erro e foi amplamente adotado em um esquema de transmissão que inclui difusão digital, tal como, por exemplo, difusão de vídeo digital europeia (DVB)-S.2, DVB-T.2 e DVB- C.2, nos últimos anos (por exemplo, veja NPL 1).
[003] Recentes estudos mostram que o código de LDPC tem um desempenho próximo do limite de Shannon, similar a códigos turbo ou congêneres, com um aumento em um comprimento de código. Além do mais, já que o código de LDPC tem propriedades de uma mínima distância ser proporcional ao comprimento de código, o código de LDPC tem uma vantagem em que uma característica da probabilidade do erro do bloco é boa e um assim denominado fenômeno de piso do erro observado como uma propriedade de decodificação do código turbo ou congêneres dificilmente ocorre, como propriedades.
Lista de Citação Literatura Não Patente
[004] NPL 1: DVB-S.2: ETSI EN 302 307 VL2.1 (2009-08) Sumário da Invenção Problema Técnico
[005] Na transmissão de dados usando um código de LDPC, por exemplo, o código de LDPC é formado em um símbolo de modulação por quadratura (modulação digital), tal como modulação por deslocamento de fase de quadratura (QPSK), (é simbolizado), e o símbolo é transmitido por ser mapeado para o ponto de sinal da modulação por quadratura.
[006] Tal transmissão de dados usando o código de LDPC tomou-se difundida por todo o mundo, e a garantia de boa qualidade de comunicação foi exigida.
[007] A presente tecnologia foi feita em vista de tais circunstâncias, e um objetivo é garantir a boa qualidade de comunicação na transmissão de dados usando um código de LDPC.
Solução Para o Problema
[008] Um primeiro aparelho de processamento de dados / um método de processamento de dados da presente tecnologia incluem uma unidade / etapa de codificação que codifica um bit de informação em um código de LDPC com um comprimento de código de 16.200 bits e uma taxa de código de 12/15, com base em uma matriz de verificação de paridade de um código de verificação de paridade de baixa densidade (LDPC), em que o código de LDPC inclui um bit de informação e um bit de paridade, a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente ao bit de informação e uma parte da matriz de paridade correspondente ao bit de paridade, a parte da matriz de informação é representada por uma tabela do valor inicial da matriz de verificação de paridade, a tabela do valor inicial da matriz de verificação de paridade é uma tabela que representa posições de elementos de 1 na parte da matriz de informação em um intervalo de 360 colunas, e é 3 394 1.014 1.214 1.361 1.477 1.534 1.660 1.856 2.745 2.987 2.991 3.124 3.155 59 136 528 781 803 928 1.293 1.489 1.944 2.041 2.200 2.613 2.690 2.847 155 245 311 621 1.114 1.269 1.281 1.783 1.995 2.047 2.672 2.803 2.885 3.014 79 870 974 1.326 1.449 1.531 2.077 2.317 2.467 2.627 2.811 3.083 3.101 3.132 4 582 660 902 1.048 1.482 1.697 1.744 1.928 2.628 2.699 2.728 3.045 3.104 175 395 429 1.027 1.061 1.068 1.154 1.168 1.175 2.147 2.359 2.376 2.613 2.682 1.388 2.241 3.118 3.148 143 506 2.067 3.148 1.594 2.217 2.705 398 988 2.551 1.149 2.588 2.654 678 2.844 3.115 1.508 1.547 1.954 1.199 1.267 1.710 2.589 3.163 3.207 1 2.583 2.974 2.766 2.897 3.166 929 1.823 2.742 1.113 3.007 3.239 1.753 2.478 3.127 0 509 1.811 1.672 2.646 2.984 965 1.462 3.230 3 1.077 2.917 1.183 1.316 1.662 968 1.593 3.239 64 1.996 2.226 1.442 2.058 3.181 513 973 1.058 i .263 3.185 3.229 681 1.394 3.017 419 2.853 3.217 3 2.404 3.175 2.417 2.792 2.854 1.879 2.940 3.235 647 1.704 3.060.
[009] No primeiro aparelho de processamento de dados / método de processamento de dados, um bit de informação é codificado em um código de LDPC com um comprimento de código de 16.200 bits e uma taxa de código de 12/15, com base em uma matriz de verificação de paridade de um código de verificação de paridade de baixa densidade (LDPC). O código de LDPC inclui um bit de informação e um bit de paridade, a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente ao bit de informação e uma parte da matriz de paridade correspondente ao bit de paridade, a parte da matriz de informação é representada por uma tabela do valor inicial da matriz de verificação de paridade, a tabela do valor inicial da matriz de verificação de paridade é uma tabela que representa posições de elementos de 1 na parte da matriz de informação em um intervalo de 360 colunas, e é 3 394 1.014 1.214 1.361 1.477 1.534 1.660 1.856 2.745 2.987 2.991 3.124 3.155 59 136 528 781 803 928 1.293 1.489 1.944 2.041 2.200 2.613 2.690 2.847 155 245 311 621 1.114 1.269 1.281 1.783 1.995 2.047 2.672 2.803 2.885 3.014 79 870 974 1.326 1.449 1.531 2.077 2.317 2.467 2.627 2.811 3.083 3.101 3.132 4 582 660 902 1.048 1.482 1.697 1.744 1.928 2.628 2.699 2.728 3.045 3.104 175 395 429 1.027 1.061 1.068 1.154 1.168 1.175 2.147 2.359 2.376 2.613 2.682 1.388 2.241 3.118 3.148 143 506 2.067 3.148 1.594 2.217 2.705 398 988 2.551 1.149 2.588 2.654 678 2.844 3.115 1.508 1.547 1.954 1.199 1.267 1.710 2.589 3.163 3.207 1 2.583 2.974 2.766 2.897 3.166 929 1.823 2.742 1.113 3.007 3.239 1.753 2.478 3.127 0 509 1.811 1.672 2.646 2.984 965 1.462 3.230 3 1.077 2.917 1.183 1.316 1.662 968 1.593 3.239 64 1.996 2.226 1.442 2.058 3.181 513 973 1.058 1.263 3.185 3.229 681 1.394 3.017 419 2.853 3.217 3 2.404 3.175 2.417 2.792 2.854 1.879 2.940 3.235 647 1.704 3.060.
[0010] Um segundo aparelho de processamento de dados / método de processamento de dados da presente tecnologia inclui uma unidade / etapa de decodifícação que decodifica um código de LDPC que é obtido a partir dos dados transmitidos a partir de um aparelho de transmissão que inclui uma unidade de codificação que codifica um bit de informação em um código de LDPC com um comprimento de código de 16.200 bits e uma taxa de código de 12/15, com base em uma matriz de verificação de paridade de um código de verificação de paridade de baixa densidade (LDPC), em que o código de LDPC inclui um bit de informação e um bit de paridade, a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente ao bit de informação e uma parte da matriz de paridade correspondente ao bit de paridade, a parte da matriz de informação é representada por uma tabela do valor inicial da matriz de verificação de paridade, a tabela do valor inicial da matriz de verificação de paridade é uma tabela que representa posições de elementos de 1 na parte da matriz de informação em um intervalo de 360 colunas, e é 3 394 1.014 1.214 1.361 1.477 1.534 1.660 1.856 2.745 2.987 2.991 3.124 3.155 59 136 528 781 803 928 1.293 1.489 1.944 2.041 2.200 2.613 2.690 2.847 155 245 311 621 1.114 1.269 1.281 1.783 1.995 2.047 2.672 2.803 2.885 3.014 79 870 974 1.326 1.449 1.531 2.077 2.317 2.467 2.627 2.811 3.083 3.101 3.132 4 582 660 902 1.048 1.482 1.697 1.744 1.928 2.628 2.699 2.728 3.045 3.104 175 395 429 1.027 1.061 1.068 1.154 1.168 1.175 2.147 2.359 2.376 2.613 2.682 1.388 2.241 3.118 3.148 1.594 2.217 2.705 398 988 2.551 1.149 2.588 2.654 678 2.844 3.115 1.508 1.547 1.954 1.199 1.267 1.710 2.589 3.163 3.207 1 2.583 2.974 2.766 2.897 3.166 929 1.823 2.742 1.113 3.007 3.239 1.753 2.478 3.127 0 509 1.811 1.672 2.646 2.984 965 1.462 3.230 3 1.077 2.917 1.183 1.316 1.662 968 1.593 3.239 64 1.996 2.226 1.442 2.058 3.181 513 973 1.058 1.263 3.185 3.229 681 1.394 3.017 419 2.853 3.217 3 2.404 3.175 2.417 2.792 2.854 1.879 2.940 3.235 647 1.704 3.060.
[0011] No segundo aparelho de processamento de dados / método de processamento de dados, um código de LDPC que é obtido a partir dos dados transmitidos a partir de um aparelho de transmissão é decodificado, em que o aparelho de transmissão inclui uma unidade / etapa de codificação que codifica um bit de informação em um código de LDPC com um comprimento de código de 16,200 bits e uma taxa de código de 12/15, com base em uma matriz de verificação de paridade de um código de verificação de paridade de baixa densidade (LDPC), em que o código de LDPC inclui um bit de informação e um bit de paridade, a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente ao bit de informação e uma parte da matriz de paridade correspondente ao bit de paridade, a parte da matriz de informação é representada por uma tabela do valor inicial da matriz de verificação de paridade, a tabela do valor inicial da matriz de verificação de paridade é uma tabela que representa posições de elementos de 1 na parte da matriz de informação em um intervalo de 360 colunas, e é 3 394 1.014 1.214 1.361 1.477 1.534 1.660 1.856 2.745 2.987 2.991 3.124 3.155 59 136 528 781 803 928 1.293 1.489 1.944 2.041 2.200 2.613 2.690 2.847 155 245 311 621 1.114 1.269 1.281 1.783 1.995 2.047 2.672 2.803 2.885 3.014 79 870 974 1.326 1.449 1.531 2.077 2.317 2.467 2.627 2.811 3.083 3.101 3.132 4 582 660 902 1.048 1.482 1.697 1.744 1.928 2.628 2.699 2.728 3.045 3.104 175 395 429 1.027 1.061 1.068 1.154 1.168 1.175 2.147 2.359 2.376 2.613 2.682 1.388 2.241 3.118 3.148 143 506 2.067 3.148 1.594 2.217 2.705 1.149 2.588 2.654 678 2.844 3.115 1.508 1.547 1.954 1.199 1.267 1.710 2.589 3.163 3.207 1 2.583 2.974 2.766 2.897 3.166 929 1.823 2.742 1.113 3.007 3.239 1.753 2.478 3.127 0 509 1.811 1.672 2.646 2.984 965 1.462 3.230 3 1.077 2.917 1.183 1.316 1.662 968 1.593 3.239 64 1.996 2.226 1.442 2.058 3.181 513 973 1.058 1.263 3.185 3.229 681 1.394 3.017 419 2.853 3.217 3 2.404 3.175 2.417 2.792 2.854 1.879 2.940 3.235 647 1.704 3.060.
[0012] Um terceiro aparelho de processamento de dados da presente tecnologia inclui uma unidade de decodificação que decodifica um código de LDPC com um comprimento de código de 16.200 bits e uma taxa de código de 12/15, com base em uma matriz de verificação de paridade de um código de verificação de paridade de baixa densidade (LDPC), em que o código de LDPC inclui um bit de informação e um bit de paridade, a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente ao bit de informação e uma parte da matriz de paridade correspondente ao bit de paridade, a parte da matriz de informação é representada por uma tabela do valor inicial da matriz de verificação de paridade, a tabela do valor inicial da matriz de verificação de paridade é uma tabela que representa posições de elementos de 1 na parte da matriz de informação em um intervalo de 360 colunas, e é 3 394 1.014 1.214 1.361 1.477 1.534 1.660 1.856 2.745 2.987 2.991 3.124 3.155 59 136 528 781 803 928 1.293 1.489 1.944 2.041 2.200 2.613 2.690 2.847 155 245 311 621 1.114 1.269 1.281 1.783 1.995 2.047 2.672 2.803 2.885 3.014 79 870 974 1.326 1.449 1.531 2.077 2.317 2.467 2.627 2.811 3.083 3.101 3.132 4 582 660 902 1.048 1.482 1.697 1.744 1.928 2.628 2.699 2.728 3.045 3.104 175 395 429 1.027 1.061 1.068 1.154 1.168 1.175 2.147 2.359 2.376 2.613 2.682 1.388 2.241 3.118 3.148 143 506 2.067 3.148 1.594 2.217 2.705 398 988 2.551 1.149 2.588 2.654 6782.844 3.115 1.508 1.547 1.954 1.199 1.267 1.710 2.589 3.163 3.207 1 2.583 2.974 2.766 2.897 3.166 929 1.823 2.742 1.113 3.007 3.239 1.753 2.478 3.127 0 509 1.811 1.672 2.646 2.984 965 1.462 3.230 3 1.077 2.917 1.183 1.316 1.662 968 1.593 3.239 64 1.996 2.226 1.442 2.058 3.181 513 973 1.058 1.263 3.185 3.229 681 1.394 3.017 419 2.853 3.217 3 2.404 3.175 2.417 2.792 2.854 1.879 2.940 3.235 647 1.704 3.060.
[0013] No terceiro aparelho de processamento de dados, um código de LDPC com um comprimento de código de 16.200 bits e uma taxa de código de 12/15 é decodificado, com base em uma matriz de verificação de paridade de um código de verificação de paridade de baixa densidade (LDPC). O código de LDPC inclui um bit de informação e um bit de paridade, a matriz de verificação de paridade inclui uma parte da matriz de informação correspondente ao bit de informação e uma parte da matriz de paridade correspondente ao bit de paridade, a parte da matriz de informação é representada por uma tabela do valor inicial da matriz de verificação de paridade, a tabela do valor inicial da matriz de verificação de paridade é uma tabela que representa posições de elementos de 1 na parte da matriz de informação em um intervalo de 360 colunas, e é 3 394 1.014 1.214 1.361 1.477 1.534 1.660 1.856 2.745 2.987 2.991 3.124 3.155 59 136 528 781 803 928 1.293 1.489 1.944 2.041 2.200 2.613 2.690 2.847 155 245 311 621 1.114 1.269 1.281 1.783 1.995 2.047 2.672 2.803 2.885 3.014 79 870 974 1.326 1.449 1.531 2.077 2.317 2.467 2.627 2.811 3.083 3.101 3.132 4 582 660 902 1.048 1.482 1.697 1.744 1.928 2.628 2.699 2.728 3.045 3.104 175 395 429 1.027 1.061 1.068 1.154 1.168 1.175 2.147 2.359 2.376 2.613 2.682 1.388 2.241 3.118 3.148 143 506 2.067 3.148 1.594 2.217 2.705 398 988 2.551 1.149 2.588 2.654 678 2.844 3.1 15 1.508 1.547 1.954 1.199 1.267 1.710 2.589 3.163 3.207 1 2.583 2.974 2.766 2.897 3.166 929 1.823 2.742 1.113 3.007 3.239 1.753 2.478 3.127 0 509 1.811 1.672 2.646 2.984 965 1.462 3.230 3 1.077 2.917 1.183 1.316 1.662 968 1.593 3.239 64 1.996 2.226 1.442 2.058 3.181 513 973 1.058 1.263 3.185 3.229 681 1.394 3.017 419 2.853 3.217 3 2.404 3.175 2.417 2.792 2.854 1.879 2.940 3.235 647 1.704 3.060.
[0014] Além do mais, o aparelho de processamento de dados pode ser um aparelho independente ou pode ser um bloco interno que configura um aparelho. Efeitos Vantajosos da Invenção
[0015] De acordo com a presente invenção, é possível garantir boa qualidade de comunicação na transmissão de dados usando um código de LDPC.
[0016] Além do mais, os efeitos aqui descritos são meramente ilustrativos, e não pretende-se que os efeitos da presente tecnologia sejam limitados aos efeitos que são aqui descritos e pode haver efeitos adicionais. Breve Descrição dos Desenhos
[0017] A Fig. 1 é um diagrama que descreve uma matriz de verificação de paridade H de um código de LDPC.
[0018] A Fig. 2 é um fluxograma que ilustra um procedimento de decodificação do código de LDPC.
[0019] A Fig. 3 é um diagrama que ilustra um exemplo de uma matriz de verificação de paridade do código de LDPC.
[0020] A Fig. 4 é um diagrama que ilustra um gráfico de Tanner da matriz de verificação de paridade.
[0021] A Fig. 5 é um diagrama que ilustra um nó variável.
[0022] A Fig. 6 é um diagrama que ilustra um nó de verificação.
[0023] A Fig. 7 é um diagrama que ilustra um exemplo de configuração de uma modalidade de um sistema de transmissão no qual a presente tecnologia é aplicada.
[0024] A Fig. 8 é um diagrama que ilustra um exemplo de configuração de um aparelho de transmissão 11.
[0025] A Fig. 9 é um diagrama de blocos que ilustra um exemplo de configuração de um intercalador de bit 116.
[0026] A Fig. 10 é um diagrama que ilustra uma matriz de verificação de paridade.
[0027] A Fig. 11 é um diagrama que ilustra uma matriz de paridade. sinal de 64QAM.
[0028] A Fig. 12 é um diagrama que ilustra uma matriz de verificação de paridade do código de LDPC que é definido no padrão DVB-S.2.
[0029] A Fig. 13 é um diagrama que descreve a matriz de verificação de paridade do código de LDPC que é definido no padrão DVB-S.2.
[0030] A Fig. 14 é um diagrama que ilustra um arranjo do ponto de sinal de l6QAM.
[0031] A Fig. 15 é um diagrama que ilustra um arranjo do ponto de sinal de 64QAM.
[0032] A Fig. 16 é um diagrama que ilustra um arranjo do ponto de sinal de 64QAM.
[0033] A Fig. 17 é um diagrama que ilustra um arranjo do ponto de sinal de 64QAM.
[0034] A Fig. 18 é um diagrama que ilustra um arranjo do ponto de sinal que é definido no padrão DVB-S.2.
[0035] A Fig. 19 é um diagrama que ilustra um arranjo do ponto de sinal que é definido no padrão DVB-S.2.
[0036] A Fig. 20 é um diagrama que ilustra um arranjo do ponto de sinal que é definido no padrão DVB-S.2.
[0037] A Fig. 21 é um diagrama que ilustra um arranjo do ponto de sinal que é definido no padrão DVB-S.2.
[0038] A Fig. 22 é um diagrama que descreve um processo de um demultiplexador 25.
[0039] A Fig. 23 é um diagrama que descreve um processo do demultiplexador 25.
[0040] A Fig. 24 é um diagrama que ilustra um gráfico de Tanner para decodificação do código de LDPC.
[0041] A Fig. 25 é um diagrama que ilustra uma matriz de paridade Hy com uma estrutura de escadaria e um gráfico de Tanner correspondente à matriz de paridade H?.
[0042] A Fig. 26 é um diagrama que ilustra uma matriz de paridade Hf de uma matriz de verificação de paridade H correspondente a um código de LDPC depois da intercalação de paridade.
[0043] A Fig. 27 é um diagrama que ilustra uma matriz de verificação de paridade de conversão.
[0044] A Fig. 28 é um diagrama que descreve um processo de um intercalador de torção de coluna 24.
[0045] A Fig. 29 é um diagrama que ilustra o número de colunas e um endereço de uma posição de início de gravação de uma memória 31 exigidos para intercalação da torção de coluna.
[0046] A Fig. 30 é um diagrama que ilustra o número de colunas e um endereço de uma posição de início de gravação da memória 31 exigidos para intercalação da torção de coluna.
[0047] A Fig. 31 é um fluxograma que ilustra um processo realizado em um intercalador de bit 116 e um mapeador 117.
[0048] A Fig. 32 é um diagrama que ilustra um modelo do caminho de comunicação empregado em uma simulação.
[0049] A Fig. 33 é um diagrama que ilustra um relacionamento entre uma taxa de erro obtida pela simulação e uma frequência de Doppler fj de uma tremulação.
[0050] A Fig. 34 é um diagrama que ilustra um relacionamento entre uma taxa de erro obtida pela simulação e uma frequência de Doppler fa de uma tremulação.
[0051] A Fig. 35 é um diagrama de blocos que ilustra um exemplo de configuração de um codificador de LDPC 115.
[0052] A Fig. 36 é um fluxograma que ilustra um processo do codificador de LDPC 115.
[0053] A Fig. 37 é um diagrama que ilustra um exemplo de uma tabela do valor inicial da matriz de verificação de paridade na qual uma taxa de código é 1/4 e um comprimento de código é 16.200.
[0054] A Fig. 38 é um diagrama que descreve um método de obtenção de uma matriz de verificação de paridade H a partir da tabela do valor inicial da matriz de verificação de paridade.
[0055] A Fig. 39 é um diagrama que ilustra um exemplo de uma tabela do valor inicial da matriz de verificação de paridade de um código 16k com r = 12 / 15.
[0056] A Fig. 40 é um diagrama que ilustra um exemplo de um gráfico de Tanner do agrupamento de um grau sequência no qual um peso da coluna é 3 e um peso da linha é 6.
[0057] A Fig. 41 é um diagrama que ilustra um exemplo de um gráfico de Tanner de um agrupamento tipo multibordas.
[0058] A Fig. 42 é um diagrama que ilustra um mínimo comprimento de ciclo e um limite de desempenho de uma matriz de verificação de paridade de código 16k com r = 12 / 15.
[0059] A Fig. 43 é um diagrama que descreve uma matriz de verificação de paridade de código 16k com r = 12 / 15.
[0060] A Fig. 44 é um diagrama que descreve uma matriz de verificação de paridade de código 16k com r = 12 / 15.
[0061] A Fig. 45 é um diagrama que ilustra um resultado de simulação da simulação da medição de BER / FER.
[0062] A Fig. 46 é um diagrama de blocos que ilustra um exemplo de configuração de um aparelho de recepção 12.
[0063] A Fig. 47 é um diagrama de blocos que ilustra um exemplo de configuração de um desintercalador de bit 165.
[0064] A Fig. 48 é um fluxograma que ilustra um processo realizado por um desmapeador 164, pelo desintercalador de bit 165 e por um decodificador de LDPC 166.
[0065] A Fig. 49 é um diagrama que ilustra um exemplo de uma matriz de verificação de paridade de um código de LDPC.
[0066] A Fig. 50 é um diagrama que ilustra uma matriz (matriz de verificação de paridade de conversão) obtida pela realização de permuta de permuta de linha e coluna em uma matriz de verificação de paridade.
[0067] A Fig. 51 é um diagrama que ilustra uma matriz de verificação de paridade de conversão que é dividida em unidades 5x5.
[0068] A Fig. 52 é um diagrama de blocos que ilustra um exemplo de configuração de um dispositivo de decodificação que realiza cálculo de nó em grupos de P.
[0069] A Fig. 53 é um diagrama de blocos que ilustra um exemplo de configuração do decodificador de LDPC 166.
[0070] A Fig. 54 é um diagrama que descreve um processo de um multiplexador 54 que configura o desintercalador de bit 165.
[0071] A Fig. 55 é um diagrama que descreve um processo de um desintercalador de torção de coluna 55.
[0072] A Fig. 56 é um diagrama de blocos que ilustra um outro exemplo de configuração do desintercalador de bit 165.
[0073] A Fig. 57 é um diagrama de blocos que ilustra um primeiro exemplo de configuração de um sistema de recepção no qual o aparelho de recepção 12 é aplicável.
[0074] A Fig. 58 é um diagrama de blocos que ilustra um segundo exemplo de configuração de um sistema de recepção no qual o aparelho de recepção 12 é aplicável.
[0075] A Fig. 59 é um diagrama de blocos que ilustra um terceiro exemplo de configuração de um sistema de recepção no qual o aparelho de recepção 12 é aplicável.
[0076] A Fig. 60 é um diagrama de blocos que ilustra um exemplo de configuração de uma modalidade de um computador no qual a presente tecnologia é aplicada.
Descrição das Modalidades
[0077] A seguir, um código de LDPC será descrito antes de uma descrição das modalidades da presente tecnologia.
<Código de LDPC>
[0078] Adicionalmente, o código de LDPC é um código linear, e não precisa ser binário, mas, aqui, será dada uma descrição considerando que o código de LDPC é binário.
[0079] O recurso mais significativo do código de LDPC é que uma matriz de verificação de paridade que define o código de LDPC é uma matriz esparsa. Aqui, a matriz esparsa é uma matriz na qual o número de elementos " 1" da matriz é muito pequeno (a maior parte dos elementos da matriz é 0).
[0080] A Fig. 1 é um diagrama que ilustra uma matriz de verificação de paridade H do código de LDPC.
[0081] Na matriz de verificação de paridade H da Fig. 1, um peso de cada coluna (um peso da coluna) (o número de "1") (um peso) é definido em "3", e um peso de cada linha (um peso da linha) é definido em "6".
[0082] Na codificação usando o código de LDPC (codificação de LDPC), por exemplo, uma matriz de geração G é gerada com base na matriz de verificação de paridade H, e uma palavra código (código de LDPC) é gerada pela multiplicação da matriz de geração G com um bit de informação binário.
[0083] Especificamente, um dispositivo de codificação que realiza codificação de LDPC, primeiro, calcula uma matriz de geração G na qual uma equação GH1 = 0 é estabelecida entre a matriz de verificação de paridade H e a matriz transposta H1 desta. Aqui, quando a matriz de geração G for uma matriz K x N, o dispositivo de codificação multiplica uma sequência de bits (vetor u) de um bit de informação formado de K bits com a matriz de geração G para gerar uma palavra código c (= uG) formada de N bits. A palavra código (código de LDPC) gerada pelo dispositivo de codificação é recebida no lado de recepção através de um caminho de comunicação predeterminado.
[0084] A decodificação do código de LDPC é um algoritmo que é proposto e referido como decodificação probabilistica por G a I lager, e o algoritmo pode ser realizado por um algoritmo de passagem de mensagem pela propagação com convicção em um assim denominado gráfico de Tanner que é configurado com um nó variável (também referido como um nó de mensagem) e um nó de verificação. Aqui, a seguir, conforme apropriado, o nó variável e o nó de verificação são simplesmente referidos como um nó.
[0085] A Fig. 2 é um fluxograma que ilustra um procedimento de decodificação do código de LDPC.
[0086] Adicionalmente, a seguir, conforme apropriado, um número real (LLR recebido), que é obtido pela representação da probabilidade "0" de um valor do i-ésimo bit de código do código de LDPC (1 palavra código) recebido no lado de recepção como uma razão de probabilidade logarítmica, é referido como um valor UOÍ recebido. Adicionalmente, a mensagem transmitida a partir do nó de verificação é considerada como Uj e a mensagem transmitida a partir do nó variável é considerada como Vj.
[0087] Primeiro, na decodificação do código de LDPC, da forma ilustrada na Fig. 2, na etapa SI 1, o código de LDPC é recebido, a mensagem (mensagem do nó de verificação) Uj é inicializada em "0", uma variável k que é um número inteiro como um contador de um processo iterativo é inicializada em "0", e o processo prossegue para a etapa SI2. Na etapa SI2, a mensagem (mensagem do nó variável) VÍ é obtida pela realização do cálculo (cálculo do nó variável) mostrado na Equação (1) com base no valor UOÍ recebido obtido pela recepção do código de LDPC, e a mensagem Uj é obtida pela realização do cálculo (cálculo do nó de verificação) mostrado na Equação (2), com base na mensagem Vj. [Representação Matemática 1 ]
Figure img0001
[Representação Matemática 2]
Figure img0002
[0088] Aqui, dv e dc na equação (1) e na equação (2) são, respectivamente, parâmetros que indicam o número de " 1" na direção vertical (coluna) e na direção horizontal (linha) da matriz de verificação de paridade H, que podem ser arbitrariamente selecionados. Por exemplo, no caso do código de LDPC mostrado na Fig. 1 no qual o peso da coluna é 3 e o peso da linha é 6 (código de LDPC (3, 6)), é estabelecido que dv = 3 e dc = 6.
[0089] Além do mais, no cálculo do nó variável da equação (1) e no cálculo do nó de verificação da equação (2), uma mensagem que é inserida a partir de uma borda (uma linha que conecta o nó variável e o nó de verificação) a partir da qual uma mensagem deve ser transmitida não é usada como um alvo de cálculo e, assim, uma faixa de cálculo é 1 até dv-l ou 1 até dc-l. Adicionalmente, o cálculo do nó de verificação da equação (2) é realizado realmente pela prévia criação de uma tabela de uma função R(vi, V2) mostrada na Equação (3) que é definida como uma saída para duas entradas vj e V2 e usando continuamente (recursivamente) a tabela, da forma mostrada na Equação (4). [Representação Matemática 3]
Figure img0003
[Representação Matemática 4]
Figure img0004
[0090] Na etapa SI2, a variável k é incrementada em "1", e o processo prossegue para a etapa SI3. Na etapa S13, é determinado se a variável k é ou não maior que um número de decodificação iterativa predeterminado C. Na etapa SI3, se a variável k for determinada como não maior que C, o processo retorna para a etapa S12, e o mesmo processo é repetido.
[0091] Adicionalmente, na etapa SI3, se a variável k for determinada como maior que C, o processo prossegue para a etapa SI4, uma mensagem v, como um resultado da decodificação a ser final mente transmitido é obtida e transmitida pela realização do cálculo mostrado na equação (5), e o processo de decodificação do código de LDPC é terminado. [Representação Matemática 5]
Figure img0005
[0092] Aqui, o cálculo da equação (5) é diferente do cálculo do nó variável da equação (1) e é realizado pelo uso da mensagem Uj proveniente de todas as bordas acopladas no nó variável.
[0093] A Fig. 3 é um diagrama que ilustra um exemplo de uma matriz de verificação de paridade H do código de LDPC (3, 6) (taxa de código de 1/2, comprimento de código de 12).
[0094] Na matriz de verificação de paridade H da Fig. 3, um peso da coluna é definido em 3 e um peso da linha é definido em 6, similarmente à Fig- 1
[0095] A Fig. 4 é um diagrama que ilustra um gráfico de Tanner da matriz de verificação de paridade H da Fig. 3.
[0096] Aqui, na Fig. 4, nós de verificação são indicados por mais "+" e nós variáveis são indicados por igual Os nós de verificação e os nós variáveis correspondem, respectivamente, às linhas e às colunas da matriz de verificação de paridade H. As linhas de conexão entre os nós de verificação e os nós variáveis são bordas, e as bordas correspondem a elementos " 1" da matriz de verificação de paridade.
[0097] Em outras palavras, se o elemento na j-ésima linha e na i- ésima coluna da matriz de verificação de paridade for 1, na Fig. 4, o i-ésimo nó variável (nó de "=") a partir do topo e o j-ésimo nó de verificação (nó de "+”) a partir do topo são acoplados por uma borda. A borda representa que o bit do código correspondente ao nó variável tem restrições correspondentes ao nó de verificação.
[0098] Em um algoritmo soma-produto, que é um método de decodificação do código de LDPC, o cálculo do nó variável e o cálculo do nó de verificação são repetidamente realizados.
[0099] A Fig. 5 é um diagrama que ilustra um cálculo do nó variável realizado em um nó variável.
[00100] No nó variável, uma mensagem Vj correspondente a uma borda a ser calculada é obtido pelo cálculo do nó variável da equação (1) usando mensagens ui e uj das bordas restantes que são conectadas no nó variável e um valor uo; recebido. As mensagens correspondentes a outras bordas são obtidas da mesma maneira.
[00101] A Fig. 6 é um diagrama que ilustra um cálculo do nó de verificação realizado no nó de verificação.
[00102] Aqui, o cálculo do nó de verificação da equação (2) pode ser reescrito em uma equação (6) pelo uso de um relacionamento de uma equação a x b = exp{ln(|a|) + ln(|b|)} x sign(a) x sign(b). Aqui, sign(x) é 1 quando x > 0 e sign(x) é -1 quando x < 0. [Representação Matemática 6]
Figure img0006
[00103] Quando x > 0, se uma função ip(x) for definida como uma equação <p(x) = Ln(tanh(x / 2)), é estabelecido que uma equação <p *(x) = 2tanh‘l(e'x), de maneira tal que a equação (6) possa ser deformada para a equação (7). [Representação Matemática 7]
Figure img0007
[00104] No nó de verificação, o cálculo do nó de verificação da equação (2) é realizado de acordo com a equação (7).
[00105] Em outras palavras, no nó de verificação, da forma ilustrada na Fig. 6, uma mensagem Uj correspondente a uma borda a ser calculada é obtida pelo cálculo do nó de verificação da equação (7) usando mensagens vi, V2, V3, V4 e V5 das bordas restantes que são conectadas no nó de verificação. As mensagens correspondentes a outras bordas são obtidas da mesma maneira.
[00106] Além do mais, uma função cp(x) da equação (7) pode ser representada como uma equação
Figure img0008
, quando x > 0,
Figure img0009
. Quando as funções
Figure img0010
forem implementadas em hardware, as funções podem ser implementadas pelo uso de tabelas de busca (LUTs) em alguns casos, mas as LUTs são as mesmas.
<Exemplo de configuração do sistema de transmissão no qual a presente tecnologia é aplicada>
[00107] A Fig. 7 é um diagrama que ilustra um exemplo de configuração de uma modalidade de um sistema de transmissão no qual a presente tecnologia é aplicada (o sistema refere-se àqueles nos quais uma pluralidade de dispositivos são montados logicamente, e não importa se os dispositivos constituintes estão no mesmo alojamento).
[00108] Na Fig. 7, o sistema de transmissão inclui um aparelho de transmissão 11 e um aparelho de recepção 12.
[00109] O aparelho de transmissão 11 realiza transmissão (difusão) (envio) de, por exemplo, programas de difusão de televisão e congêneres. Em outras palavras, o aparelho de transmissão 11 codifica, por exemplo, dados alvos que são um alvo de transmissão, tais como dados de imagem e dados de áudio, como um programa m um código de LDPC, e transmite os dados alvos codificados através de um caminho de comunicação 13, tais como, por exemplo, linhas de satélite, ondas terrestres, cabos (linhas com fios).
[00110] O aparelho de recepção 12 recebe o código de LDPC que é transmitido a partir do aparelho de transmissão 11 através do caminho de comunicação 13, decodifica o código de LDPC em dados alvos e transmite os dados.
[00111] Aqui, sabe-se que o código de LDPC usado no sistema de transmissão da Fig. 7 exerce uma capacidade significativamente alta em um caminho de comunicação com Ruído Gaussiano Branco Aditivo (AWGN).
[00112] Neste particular, o caminho de comunicação 13 pode gerar um erro de surto ou rasura. Por exemplo, em particular, quando o caminho de comunicação 13 compreender ondas terrestres, em um sistema de Multiplexação por Divisão de Frequência Ortogonal (OFDM), em um ambiente multicaminhos no qual uma Razão Desejado por Indesejado (D/U) é 0 dB (energia de Indesejado = eco é igual a energia de Desejado = caminho principal), a energia de um certo símbolo toma-se 0 (rasura) de acordo com o atraso de eco (um caminho diferente do caminho principal).
[00113] Adicionalmente, mesmo em tremulação (um caminho de comunicação no qual atraso é 0 e um eco devido a uma frequência de Doppler é adicionado), se a D/U for 0 dB, a energia de todos os símbolos OFDM em um tempo específico pode se tomar 0 (rasura) devido à frequência de Doppler.
[00114] Adicionalmente, um erro de surto pode ocorrer devido ao estado da fiação proveniente de uma unidade de recepção (não mostrada), tal como uma antena que recebe sinais a partir do aparelho de transmissão 11 no aparelho de recepção 12 até o aparelho de recepção 12, e à instabilidade da energia do aparelho de recepção 12.
[00115] Neste particular, na decodificação do código de LDPC, na coluna da matriz de verificação de paridade H e no nó variável correspondente ao bit de código do código de LDPC, da forma ilustrada na Fig. 5, já que o cálculo do nó variável da equação (1) com a adição do bit de código (o valor UOÍ recebido deste) do código de LDPC é realizado, se um erro ocorrer no bit do código usado no cálculo do nó variável, a precisão da mensagem obtida é reduzida.
[00116] Então, na decodificação do código de LDPC, já que o cálculo do nó de verificação da equação (7) no nó de verificação é realizado pelo uso da mensagem que é obtida no nó variável que é conectado no nó de verificação, se o número de nós de verificação, em que uma pluralidade de nós variáveis conectados nestes (bit de código do código de LDPC correspondente a estes) simultaneamente fica no estado de erro (incluindo rasura), aumentar, o desempenho de decodificação é degradado.
[00117] Em outras palavras, por exemplo, se dois ou mais dos nós variáveis conectados no nó de verificação forem simultaneamente apagados, o nó de verificação retoma uma mensagem na qual uma probabilidade de ter um valor 0 e uma probabilidade de ter um valor 1 são iguais em todos os nós variáveis. Neste caso, o nó de verificação que retoma a mensagem de probabilidade igual não contribui para um processo de decodificação (um conjunto de cálculo do nó variável e cálculo do nó de verificação), em decorrência disto, um grande número de iterações do processo de decodificação é exigido, o desempenho de decodificação é deteriorado, e o consumo de energia do aparelho de recepção 12 que decodifica o código de LDPC aumenta.
[00118] Assim, o sistema de transmissão da Fig. 7 habilita a melhoria na resistência ao erro de surto e à rasura ao mesmo tempo em que mantém o desempenho no caminho de comunicação com AWGN (canal com AWGN). <Exemplo de configuração do aparelho de transmissão 11>
[00119] A Fig. 8 é um diagrama de blocos que ilustra um exemplo de configuração do aparelho de transmissão 11 da Fig. 7.
[00120] No aparelho de transmissão 11, fluxos contínuos de entrada de um ou mais dados alvos são supridos para uma adaptação de modo / multiplexador 111.
[00121] A adaptação de modo / multiplexador 111 realiza um processo, tais como seleção de modo e multiplexação, de um ou mais fluxos contínuos de entrada supridos para este, conforme necessário, e supre os dados resultantes para um compensador 112.
[00122] O compensador 112 realiza enchimento com zeros necessário (inserção de nulo) nos dados provenientes da adaptação de modo / multiplexador 111, e supre os dados resultantes para um embaralhador de BB 113.
[00123] O embaralhador de BB 113 realiza Embaralhamento de BaseBanda (embaralhamento BB) nos dados provenientes do compensador 112, e supre os dados resultantes para um codificador de BCH 114.
[00124] O codificador de BCH 114 realiza codificação de BCH nos dados provenientes do embaralhador de BB 113, e supre os dados resultantes como os dados alvos de LDPC, que é o alvo de codificação de LDPC, para um codificador de LDPC 115.
[00125] O codificador de LDPC 115 realiza codificação de LDPC de acordo com a matriz de verificação de paridade na qual a matriz de paridade, que é uma parte correspondente aos bits de paridade do código de LDPC, tem uma estrutura de escadaria, nos dados alvos de LDPC provenientes do codificador de BCH 114, e transmite o código de LDPC com os dados alvos de LDPC como um bit de informação.
[00126] Em outras palavras, o codificador de LDPC 115 realiza codificação de LDPC que codifica os dados alvos de LDPC em um código de LDPC (correspondente à matriz de verificação de paridade) que é definido em padrões predeterminados, tais como, por exemplo, DVB-S.2, DVB-T.2 e DVB-C.2, ou um código de LDPC (correspondente à matriz de verificação de paridade) que é determinado antecipadamente, e transmite o código de LDPC resultante.
[00127] Aqui, o código de LDPC que é definido em padrões, tais como DVB-S.2, DVB-T.2 e DVB-C.2, é um código de acúmulo de Repetição Irregular (IRA), e a matriz de paridade na matriz de verificação de paridade do código de LDPC têm uma estrutura de escadaria. A matriz de paridade e a estrutura de degrau serão descritas posteriormente. Adicionalmente, o código IRA é descrito, por exemplo, em "Irregular Repeat-accumulate Codes," H. Jin, A. Khandekar, and R.J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp. 1-8, Sept. 2000.
[00128] O código de LDPC transmitido a partir do codificador de LDPC 115 é suprido para um intercalador de bit 116.
[00129] O intercalador de bit 116 realiza uma intercalação de bit que será descrita posteriormente, no código de LDPC proveniente do codificador de LDPC 115, e supre o código de LDPC depois da intercalação de bit para um mapeador 117.
[00130] O mapeador 117 realiza uma modulação por quadratura (modulação multiníveis) pelo mapeamento do código de LDPC proveniente do intercalador de bit 116 para um ponto de sinal que representa um símbolo da modulação por quadratura em uma unidade de bit do código de um bit ou mais do código de LDPC (unidade de símbolo).
[00131] Em outras palavras, o mapeador 117 realiza modulação por quadratura pelo mapeamento do código de LDPC proveniente do intercalador de bit 116 para os pontos de sinal que são determinados em um esquema de modulação que realiza a modulação por quadratura do código de LDPC, em um plano IQ (constelação IQ) que é definido como um eixo geométrico I que representa um componente 1 que fica em fase com uma portadora de onda e um eixo geométrico Q que representa um componente Q que é ortogonal à portadora de onda.
[00132] Aqui, um exemplo de um esquema de modulação da modulação por quadratura realizada no mapeador 117 inclui, por exemplo, um esquema de modulação que é definido nos padrões, tais como DVB-S.2, DVB-T.2 e DVB-C.2, os outros esquemas de modulação, em outras palavras, por exemplo, modulação por deslocamento de fase binário (BPSK), modulação por deslocamento de fase de quadratura (QPSK), modulação por deslocamento de fase 8 (PSK), modulação por deslocamento de fase de amplitude 16 (APSK), 32APSK, modulação por amplitude de quadratura 16 (QAM), 64QAM, 256QAM, 1024QAM, 4096QAM e modulação por amplitude de pulso 4 (PAM). No mapeador 117, um esquema de modulação pelo qual modulação por quadratura é realizada é definido antecipadamente, por exemplo, de acordo com a operação de um operador do aparelho de transmissão 11.
[00133] Os dados que são obtidos por um processo no mapeador 117 (um resultado do mapeamento obtido pelo mapeamento de um símbolo em um ponto de sinal) são supridos para um intercalador de tempo 118.
[00134] O intercalador de tempo 118 realiza intercalação de tempo (intercalação em uma direção do tempo) em uma unidade de símbolo, nos dados provenientes do mapeador 117, e supre os dados resultantes para um codificador de Entrada Única e Saída Única / Múltiplas Entradas e Saída Única (SISO / MISO) 119.
[00135] O codificador de SISO / MISO 119 realiza codificação espaço- temporal nos dados provenientes do intercalador de tempo 118, e supre os dados resultantes para um intercalador de frequência 120.
[00136] O intercalador de frequência 120 realiza intercalação de frequência (intercalação em uma direção da frequência) em uma unidade de símbolo, nos dados provenientes do codificador de SISO / MISO 119, e supre os dados resultantes para um construtor de quadro / unidade de alocação de recurso 131.
[00137] Neste particular, por exemplo, dados de controle para controle de transmissão, tal como Sinalização de Banda Base (sinalização de BB) (Cabeçalho de BB), são supridos para um codificador de BCH 121.
[00138] O codificador de BCH 121, similarmente ao codificador de BCH 114, realiza codificação de BCH nos dados de controle supridos para este, e supre os dados resultantes para um codificador de LDPC 122.
[00139] O codificador de LDPC 122, similarmente ao codificador de LDPC 115, realiza codificação de LDPC nos dados provenientes do codificador de BCH 121 como os dados alvos de LDPC, e supre o código de LDPC resultante para um mapeador 123.
[00140] O mapeador 123, similarmente ao mapeador 117, realiza uma modulação por quadratura pelo mapeamento do código de LDPC proveniente do codificador de LDPC 122 para um ponto de sinal que representa um símbolo da modulação por quadratura, em uma unidade de bit do código de um bit ou mais do código de LDPC (unidade de símbolo), e supre os dados resultantes para um intercalador de frequência 124.
[00141] O intercalador de frequência 124, similarmente ao intercalador de frequência 120, realiza uma intercalação de frequência em uma unidade de símbolo nos dados provenientes do mapeador 123, e supre os dados resultantes para o construtor de quadro / unidade de alocação de recurso 131.
[00142] O construtor de quadro / unidade de alocação de recurso 131 insere um símbolo piloto em uma posição necessária dos dados (símbolo) proveniente dos intercaladores de frequência 120 e 124, faz um quadro formado dos símbolos de um número predeterminado (por exemplo, um quadro de Camada Física (PL), um quadro T2, um quadro C2 e congêneres) dos dados resultantes (símbolo), e supre o quadro para uma unidade de geração de OFDM 132.
[00143] A unidade de geração de OFDM 132 gera um sinal OFDM correspondente ao quadro a partir do quadro proveniente do construtor de quadro / unidade de alocação de recurso 131, e transmite o sinal OFDM através do caminho de comunicação 13 (Fig. 7).
[00144] Além do mais, o aparelho de transmissão 11 pode ser configurado sem prover alguns dos blocos mostrados na Fig. 8, tais como, por exemplo, o intercalador de tempo 118, o codificador de SISO / MISO 119, o intercalador de frequência 120 e o intercalador de frequência 124.
[00145] A Fig. 9 ilustra um exemplo de configuração de um intercalador de bit 116 da Fig. 8.
[00146] O intercalador de bit 116 tem uma função de intercalar dados, e é configurado com um intercalador de paridade 23, um intercalador de torção de coluna 24 e um demultiplexador (DEMUX) 25. Além do mais, o intercalador de bit 116 pode ser configurado sem prover um ou ambos do intercalador de paridade 23 e do intercalador de torção de coluna 24.
[00147] O intercalador de paridade 23 realiza intercalação de paridade que intercala o bit de paridade do código de LDPC proveniente do codificador de LDPC 115 na posição de um outro bit de paridade, e supre o código de LDPC depois da intercalação de paridade para o intercalador de torção de coluna 24.
[00148] O intercalador de torção de coluna 24 realiza a intercalação da torção de coluna no código de LDPC proveniente do intercalador de paridade 23, e supre o código de LDPC depois da intercalação da torção de coluna para o demultiplexador 25.
[00149] Em outras palavras, o código de LDPC é transmitido ao mesmo tempo em que os bits do código de um bit ou mais do código de LDPC são mapeados para um ponto de sinal que representa um símbolo da modulação por quadratura pelo mapeador 117 da Fig. 8.
[00150] No intercalador de torção de coluna 24, por exemplo, uma intercalação da torção de coluna, que será descrita posteriormente, é realizada como um processo de rearranjo para rearranjar os bits de código do código de LDPC provenientes do intercalador de paridade 23, de maneira tal que uma pluralidade de bits do código de um código de LDPC correspondente a qualquer 1 em qualquer uma linha da matriz de verificação de paridade usada no codificador de LDPC 115 não seja incluída em um símbolo.
[00151] O demultiplexador 25 obtém um código de LDPC com resistência aprimorada a AWGN e congêneres pela realização de um processo de substituição para substituir a posição de dois ou mais bits de código do código de LDPC que é um símbolo no código de LDPC proveniente do intercalador de torção de coluna 24. Então, o demultiplexador 25 supre os dois ou mais bits de código do código de LDPC que é obtido pelo processo de substituição, como um símbolo, para o mapeador 117 (Fig. 8).
[00152] A Fig. 10 é um diagrama que ilustra a matriz de verificação de paridade H usada na codificação de LDPC no codificador de LDPC 115 da Fig- 8.
[00153] A matriz de verificação de paridade H tem uma estrutura da Matriz de Geração de Baixa Densidade (LDGM), e pode ser representada por uma equação H = [HA | H r] (uma matriz na qual os elementos de uma matriz de informação HA são elementos da esquerda e os elementos de uma matriz de paridade Hy são elementos da direita) pela matriz de informação HA das partes correspondentes ao bit de informação e pela matriz de paridade HT das partes correspondentes ao bit de paridade, dentre os bits de código do código de LDPC.
[00154] Aqui, o número de bits do bit de informação e o número de bits do bit de paridade, dentre os bits do código de um código de LDPC (1 palavra código), sao respectivamente referidos como um comprimento da informação K e um comprimento de paridade M, e o número de bits do código de um código de LDPC é referido como um comprimento de código N(= K + M).
[00155] O comprimento da informação Ke o comprimento de paridade M para o código de LDPC de um certo comprimento de código N são determinados por uma taxa de código. Adicionalmente, a matriz de verificação de paridade H é uma matriz de linha x coluna M x N. Então, a matriz de informação HA é uma matriz de M x K, e a matriz de paridade H| é uma matriz de M x M.
[00156] A Fig. 11 mostra a matriz de paridade HT da matriz de verificação de paridade H do código de LDPC que é definido no padrão de DVB-S.2, DVB-T.2 e DVB-C.2.
[00157] Da forma ilustrada na Fig. 11, a matriz de paridade HT da matriz de verificação de paridade H do código de LDPC que é definido no padrão, tal como DVB-T.2, é uma matriz de uma estrutura de escadaria na qual elementos de 1 são arranjados em uma forma de escadaria (matriz bidiagonal inferior). O peso da linha da matriz de paridade Hr é 1 em uma primeira linha e é 2 em todas as linhas restantes. Adicionalmente, o peso da coluna é 1 em uma última coluna, e é 2 em todas as colunas restantes.
[00158] Da forma supradescrita, é possível gerar facilmente o código de LDPC da matriz de verificação de paridade H cuja matriz de paridade Hr tem uma estrutura de escadaria, pelo uso da matriz de verificação de paridade H.
[00159] Em outras palavras, o código de LDPC (uma palavra código) é representado por um vetor de linha c, e um vetor de coluna obtido pelo transporte do vetor de linha é representado por c1. Adicionalmente, a parte de bit de informação é representada por um vetor de linha cea parte de bit de paridade é representada por um vetor de linha T, no vetor de linha c que é o código de LDPC.
[00160] Neste caso, o vetor de linha c é representado por uma equação c = [A T] (um vetor de linha no qual elementos do vetor de linha A são elementos da esquerda e elementos do vetor de linha T são elementos da direita) pelo uso do vetor de linha A como o bit de informação e do vetor de linha T como o bit de paridade.
[00161] É necessário que a matriz de verificação de paridade H e o vetor de linha c = [A | T] como o código de LDPC satisfaçam uma equação Hc1 = 0 e, se a matriz de paridade HT da matriz de verificação de paridade H = [HA I Hy] tiver a estrutura de escadaria mostrada na Fig. 11, o vetor de linha T como os bits de paridade que configuram o vetor de linha c = [A | T] que satisfaz a equação Hc1 = 0 pode ser obtido sequencialmente (em ordem) fazendo o elemento de cada linha 0 a partir do elemento da primeira linha do vetor de coluna Hc1 em ordem na equação Hc1 =0.
[00162] A Fig. 12 é um diagrama que descreve a matriz de verificação de paridade H do código de LDPC que é definido no padrão de DVB-T.2.
[00163] Na matriz de verificação de paridade H do código de LDPC que é definido no padrão de DVB-T.2, o peso da coluna X é dado à primeira coluna até uma KX-ésima coluna, e o peso da coluna 3 é dado às subsequentes K3 colunas, o peso da coluna 2 é dado às subsequentes M-l colunas, e o peso da coluna I é dado à última coluna.
[00164] Aqui, KX + K3 + M - 1 + 1 é igual ao comprimento de código N.
[00165] A Fig. 13 é um diagrama que ilustra o número de colunas KX, K3 e M, e um peso da coluna X para cada taxa de código do código de LDPC que é definido nos padrões de DVB-T.2 e congêneres.
[00166] Nos padrões de DVB-T.2 e congêneres, os códigos de LDPC de comprimento de código N de 64.800 bits e 16.200 bits são definidos.
[00167] Então, 11 taxas de código (taxas nominais) 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 e 9/10 são definidas para o código de LDPC do comprimento de código N de 64.800 bits, e 10 taxas de código 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 e 8/9 são definidas para o código de LDPC do comprimento de código N de 16.200 bits.
[00168] Aqui, o comprimento de código N de 64.800 bits é referido como 64 kbits e o comprimento de código N de 16.200 bits é referido como 16 kbits.
[00169] Para o código de LDPC, é provável que o bit do código correspondente à coluna com um grande peso da coluna da matriz de verificação de paridade H tenha uma baixa taxa de erro.
[00170] Na matriz de verificação de paridade H que é definida no padrão de DVB-T.2 e congêneres mostrado na Fig. 12 e na Fig. 13, quanto mais próxima do primeiro lado (lado esquerdo) a coluna estiver, mais é provável que o peso da coluna seja, portanto, para o código de LDPC correspondente à matriz de verificação de paridade H, é provável que o bit do código no lado inicial tenha forte no erro (com uma resistência ao erro) e é provável que o bit do código no lado final tenha fraco no erro.
[00171] A Fig. 14 ilustra um exemplo de arranjo de 16 símbolos (pontos de sinal correspondentes a estes) no plano IQ quando 16QAM for realizada pelo mapeador 117 da Fig. 8.
[00172] Em outras palavras, A da Fig. 14 mostra símbolos (pontos de sinal correspondente a estes) de 16QAM de DVB-T.2.
[00173] Em 16QAM, um símbolo é representado por quatro bits, e há 16 (=24) símbolos. Então, 16 símbolos são arranjados para formar um quadrado 4 x 4 na direção I x na direção Q, com uma origem do plano IQ como o centro.
[00174] Agora, se o (i+l)-ésimo bit a partir do bit mais significativo em uma sequência de bits representada por um símbolo for representado como um bit yi, os quatro bits que representam um bit de 16QAM podem ser representados como bits y0, yi, y? e y3 a partir do bit mais significativo na ordem. Se um esquema de modulação for 16QAM, quatro bits dos bits de código do código de LDPC tomam-se (simbolizados em) um símbolo (valores de símbolo) de quatro bits yo até yj.
[00175] B da Fig. 14 mostra limites de bit para os quatro bits do bit de símbolo yi (a seguir, referidos como um bit de símbolo) yo até ya representados por símbolos de 16QAM.
[00176] Aqui, o limite de bit para o bit de símbolo ys (na Fig. 14, i = 0, 1, 2 e 3) significa um limite entre um símbolo cujo bit de símbolo yi é 0 e um símbolo cujo bit de símbolo yi é 1.
[00177] Da forma ilustrada em B da Fig. 14, para o bit de símbolo de topo yo dentre quatro bits de símbolo yo até >3 representados por símbolos de 16QAM, um lugar no eixo geométrico Q no plano IQ é um limite de bit e, para o segundo (segundo a partir do bit mais significativo) bit de símbolo yi, apenas um lugar no eixo geométrico I no plano IQ é um limite de bit.
[00178] Adicionalmente, para o terceiro bit de símbolo y2, os limites de bit ficam localizados entre a primeira coluna e a segunda coluna e entre a terceira coluna e a quarta coluna a partir da esquerda, dentre os símbolos 4 x 4.
[00179] Adicionalmente, para o quarto bit de símbolo ya, os limites de bit ficam localizados entre a primeira linha e a segunda linha e entre a terceira linha e a quarta linha a partir do topo, dentre os símbolos 4x4.
[00180] Em relação ao bit de símbolo y, representado pelos símbolos, quanto mais os símbolos estão distantes do limite de bit, menos o erro ocorre (probabilidade de erro é baixa), e quanto mais os símbolos estão próximos do limite do bit de símbolo, mais o erro ocorre (probabilidade de erro é alta).
[00181] Agora, se um bit no qual erro dificilmente ocorre (forte em erro) for referido como "bit forte" e um bit no qual erro facilmente ocorre (fraco em erro) for referido como "bit fraco", para os quatro bits de símbolo yo até y3 de um símbolo de 16QAM, o bit de símbolo de topo yo e o segundo bit de símbolo yi são bits fortes e o terceiro bit de símbolo y? e o quarto bit de símbolo y3 são bits fracos.
[00182] A Fig. 15 até a Fig. 17 ilustram um exemplo de arranjo dos 64 símbolos (pontos de sinal correspondentes a este), em outras palavras, símbolos de 16QAM de DVB-T.2 no plano IQ quando 64QAM for realizada pelo mapeador 117 da Fig. 8.
[00183] Em 64QAM, um símbolo é representado por seis bits e há 64 (=26) símbolos. Então, 64 símbolos são arranjados para formar um quadrado 8 x 8 na direção I x na direção Q, com uma origem do plano IQ como o centro.
[00184] Os bits de símbolo de um símbolo de 64QAM podem ser representados como bits yo, yi, y?, ya, y4 e >3 a partir do bit mais significativo na ordem. Se um esquema de modulação for 64QAM, seis bits dos bits de código do código de LDPC compreende um símbolo de bits de símbolo yo até y5 de seis bits.
[00185] Aqui, a Fig. 15 ilustra o limite de bit para cada um do bit de símbolo de topo yo e do segundo bit de símbolo y15 a Fig. 16 ilustra o limite de bit para cada um do terceiro bit de símbolo y2 e do quarto bit de símbolo y3 e a Fig. 17 ilustra o limite de bit para cada um do quinto bit de símbolo y4 e do sexto bit de símbolo ys, dentre os bits de símbolo yo até ys do símbolo de 64QAM.
[00186] Da forma mostrada na Fig. 15, o número de limites de bit para cada um do bit de símbolo de topo yo e do segundo bit de símbolo yi é um. Adicionalmente, da forma mostrada na Fig. 16, o número de limites de bit para cada um do terceiro bit de símbolo y2 e do quarto bit de símbolo ys é dois e, da forma mostrada na Fig. 17, o número de limites de bit para cada um do quinto bit de símbolo y4 e do sexto bit de símbolo ys é quatro.
[00187] Portanto, para os bits de símbolo yo até ys do símbolo de 64QAM, o bit de símbolo de topo yo e o segundo bit de símbolo yj são os bits mais fortes e o terceiro bit de símbolo y2 e o quarto bit de símbolo ys são os segundos bits mais fortes. Então, o quinto bit de símbolo y4 e o sexto bit de símbolo ys são bits fracos.
[00188] Pode-se ver a partir da Fig. 14 e da Fig. 15 até a Fig. 17 que é provável que um bit superior seja um bit forte e é provável que um bit inferior seja um bit fraco, para os bits de símbolo do símbolo da modulação por quadratura.
[00189] A Fig. 18 ilustra um exemplo de arranjo de quatro símbolos (pontos de sinal correspondentes a estes) em um plano IQ, em outras palavras, por exemplo, arranjo do ponto de sinal de QPSK de DVB-S.2, quando uma linha de satélite for empregada como o caminho de comunicação 13 (Fig. 7) e QPSK é realizada pelo mapeador 117 da Fig. 8.
[00190] Na QPSK de DVB-S.2, o símbolo é mapeado para um de quatro pontos de sinal na circunferência de um círculo com um raio p de 1 com uma origem do plano IQ como o centro.
[00191] A Fig. 19 ilustra um exemplo de arranjo de oito símbolos em um piano IQ, em outras palavras, por exemplo, arranjo do ponto de sinal de 8PSK de DVB-S.2, quando uma linha de satélite for empregada como o caminho de comunicação 13 (Fig. 7) e 8PSK é realizada pelo mapeador 117 da Fig. 8.
[00192] Na 8PSK de DVB-S.2, o símbolo é mapeado para um dos oito pontos de sinal na circunferência de um círculo com um raio p de 1 com uma origem do plano IQ como o centro.
[00193] A Fig. 20 ilustra um exemplo de arranjo de 16 símbolos em um plano IQ, em outras palavras, por exemplo, arranjo do ponto de sinal de 16APSK de DVB-S.2, quando uma linha de satélite for empregada como o caminho de comunicação 13 (Fig. 7) e 16APSK é realizada pelo mapeador 117 da Fig. 8.
[00194] A na Fig. 20 mostra a constelação de 16APSK de DVB-S.2.
[00195] Na 16APSK de DVB-S.2, o símbolo é mapeado para um de um total de 16 pontos de sinal que incluem quatro pontos de sinal na circunferência de um círculo com um raio Ri e 12 pontos de sinal na circunferência de um círculo com um raio R2 (> Ri), com uma origem do plano IQ como o centro.
[00196] B na Fig. 20 mostra uma razão y = R2 / Ri do raio R2 pelo raio Ri na constelação de 16APSK de DVB-S.2.
[00197] A razão y do raio R2 pelo raio Ri muda dependendo da taxa de código na constelação de 16APSK de DVB-S.2.
[00198] A Fig. 21 ilustra um exemplo de arranjo de 32 símbolos em um plano IQ, em outras palavras, por exemplo, arranjo do ponto de sinal de 3 2 APS K de DVB-S.2, quando uma linha de satélite for empregada como o caminho de comunicação 13 (Fig. 7) e 32APSK é realizada pelo mapeador 1 17 da Fig. 8.
[00199] A da Fig. 21 mostra a constelação de 32APSK de DVB-S.2.
[00200] Na 32APSK de DVB-S.2, 0 símbolo é mapeado para um de um total de 32 pontos de sinal que incluem quatro pontos de sinal na circunferência de um círculo com um raio R], 12 pontos de sinal na circunferência de um círculo com um raio R? (> Ri) e 16 pontos de sinal na circunferência de um círculo com um raio Rj (> R2), com uma origem do plano IQ como o centro.
[00201] B da Fig. 21 mostra uma razão y = R2 / Ri do raio R2 pelo raio Ri e uma razão y2 = R3 / Ri do raio R3 pelo raio R|, na constelação de 32APSK de DVB-S.2.
[00202] A razão yl do raio R2 pelo raio Ri e a razão y2 do raio R3 pelo raio R| mudam dependendo da taxa de código na constelação de 32APSK de DVB-S.2.
[00203] Há bits fortes e bits fracos mesmo para os bits de símbolo dos símbolos de respectivos tipos de modulações de quadratura (QPSK, 8PSK, 16APSK e 32APSK) de DVB-S.2 cujas constelações são mostradas na Fig. 18 até na Fig. 21, similarmente ao caso da Fig. 14 até a Fig. 17.
[00204] Aqui, da forma ilustrada na Fig. 12 e na Fig. 13, há bits do código que são fracos em erro e bits do código que são fortes em erro, para 0 código de LDPC que o codificador de LDPC 115 (Fig. 8) transmite.
[00205] Adicionalmente, da forma ilustrada na Fig. 14 até na Fig. 21, há bits fortes e bits fracos para os bits de símbolo de um símbolo da modulação por quadratura realizada pelo mapeador 117.
[00206] Portanto, se um bit do código que é fraco em erro do código de LDPC for alocado em um bit fraco de símbolo de uma modulação por quadratura símbolo, como um todo, a resistência a erro é reduzida.
[00207] Assim, como uma tendência de alocação do bit do código que é fraco em erro do código de LDPC em um bit forte (bit de símbolo) de uma modulação por quadratura símbolo, um intercalador de intercalação do bit de código do código de LDPC é proposto.
[00208] O demultiplexador 25 da Fig. 9 pode realizar 0 processo do intercalador.
[00209] A Fig. 22 é um diagrama que descreve o processo do demultiplexador 25 da Fig. 9.
[00210] Em outras palavras, A da Fig. 22 mostra um exemplo de configuração funcional do demultiplexador 25.
[00211] O demultiplexador 25 é configurado com uma memória 31 e uma unidade de substituição 32.
[00212] O código de LDPC do codificador de LDPC 115 é suprido para a memória 31.
[00213] A memória 31 tem uma capacidade de armazenamento para armazenar mb bits em uma direção da linha (horizontal) e N/(mb) bits em uma direção da coluna (vertical) e supre para a unidade de substituição 32 o bit de código do código de LDPC suprido para esta, pela gravação do bit do código na direção da coluna e leitura do bit do código na direção da linha.
[00214] Aqui, N (= comprimento da informação K + comprimento de paridade M) representa o comprimento de código do código de LDPC, como exposto.
[00215] Adicionalmente, m representa o número de bits do bit de código do código de LDPC como um símbolo, b representa um número inteiro positivo predeterminado e m é um múltiplo usado para multiplicação integral. O demultiplexador 25 forma (simboliza) o bit de código do código de LDPC em um símbolo, em uma unidade do número predeterminado de bits m e os múltiplos b representam o número de símbolos obtidos por um tempo de simbolização pelo demultiplexador 25.
[00216] A da Fig. 22 ilustra um exemplo de configuração do demultiplexador 25 no qual um esquema de modulação é 64QAM, que mapeia um símbolo para qualquer um dos 64 pontos de sinal e, portanto, o número m de bits do bit de código do código de LDPC que é um símbolo é seis bits.
[00217] Adicionalmente, de A da Fig. 22, os múltiplos b compreendem 1, portanto, a memória 31 tem uma capacidade de armazenamento de N / (6 x 1) x (6 x 1) bits na direção da coluna x direção da linha.
[00218] Aqui, uma área de armazenamento da memória 31 que tem um bit na direção da linha e se estende na direção da coluna, a seguir, conforme apropriado, é referida como uma coluna. Em A da Fig. 22, a memória 31 é configurada com 6 (= 6 x I) colunas.
[00219] No demultiplexador 25, a gravação do bit de código do código de LDPC em uma direção do topo até a base das colunas (na direção da coluna) que configuram a memória 3 1 é realizada na direção da coluna na direção da esquerda para a direita.
[00220] Então, se a gravação do bit do código terminar na base da coluna mais à direita, os bits do código são lidos, a partir da primeira coluna de todas as colunas que configuram a memória 31, na direção da linha, em uma unidade de seis bits (mb bits) e supridos para a unidade de substituição 32.
[00221] A unidade de substituição 32 realiza um processo de substituição para substituir as posições dos bits do código de seis bits provenientes da memória 31 e transmite seis bits resultantes como seis bits de símbolo yo, yi, yz, ys, y4 e ys que representam um símbolo de 64QAM.
[00222] Em outras palavras, os bits do código de mb bits (aqui, seis bits) são lidos a partir da memória 31 na direção da linha, mas, se o i-ésimo bit (i = 0, 1, ..., mb-1) a partir do bit mais significativo dos bits do código de mb bits que são lidos a partir da memória 31 for representado como um bit bj, os bits do código de seis bits que são lidos a partir da memória 31 na direção da linha podem ser representados como bits bo, bi, bz, bj, b4 e b5 a partir do bit mais significativo na ordem.
[00223] A partir do relacionamento dos pesos da coluna descritos na Fig. 12 e na Fig. 13, o bit do código localizado na direção de um bit bo é um bit do código que é forte em erro e o bit do código localizado na direção de um bit b5 é um bit do código que é fraco em erro.
[00224] A unidade de substituição 32 pode realizar um processo de substituição para substituir as posições dos bits do código bo até bs de seis bits provenientes da memória 31, de maneira tal que o bit do código que é fraco em erro, dentre os bits do código bo até b5 de seis bits provenientes da memória 31, seja alocado nos bits fortes, dentre os bits de símbolo yo até ys de um símbolo de 64QAM.
[00225] Aqui, vários métodos de substituição que substituem os bits do código bo até b5 de seis bits provenientes da memória 31 e os alocam em cada um de seis bits de símbolo yo até ys que representam um símbolo de 64QAM foram propostos por muitas empresas.
[00226] B da Fig. 22, C da Fig. 22 e D da Fig. 22 mostram, respectivamente, um primeiro método de substituição, um segundo método de substituição e um terceiro método de substituição.
[00227] Em B da Fig. 22 até D da Fig. 22 (similar mesmo na Fig. 23 que será descrita posteriormente), uma linha que conecta os bits bj e y, significa a alocação do bit do código bs no bit de símbolo y; do símbolo (o substituindo na posição do bit de símbolo yQ.
[00228] Como o primeiro método de substituição de B da Fig. 22, a adoção de qualquer um de três tipos de métodos de substituição foi proposta e, como o segundo método de substituição de C da Fig. 22, a adoção de qualquer um de dois tipos de métodos de substituição foi proposta.
[00229] Como o terceiro método de substituição de D da Fig. 22, a seleção e o uso de seis tipos de métodos de substituição em ordem foram propostos.
[00230] A Fig. 23 ilustra um exemplo de configuração do demultiplexador 25 no qual um esquema de modulação é 64QAM, que mapeia um símbolo para qualquer um de 64 pontos de sinal, (portanto, o número m de bits do bit de código do código de LDPC que é mapeado para um símbolo é seis bits, similarmente à Fig. 22) e os múltiplos b são 2, e do quarto método de substituição.
[00231] Quando os múltiplos b forem 2, a memória 31 inclui uma capacidade de armazenamento de N / (6 x 2) x (6 x 2) bits na direção da coluna x direção da linha e é configurada com 12 (= 6 x 2) colunas.
[00232] A da Fig. 23 ilustra uma ordem de gravação do código de LDPC na memória 31.
[00233] No demultiplexador 25, da forma descrita na Fig. 22, a gravação do bit de código do código de LDPC em uma direção do topo até a base das colunas (na direção da coluna) que configuram a memória 31 é realizada na direção da coluna na direção da esquerda para a direita.
[00234] Então, se a gravação do bit do código for terminada na base da coluna mais à direita (quando a gravação de uma palavra código for terminada), os bits do código são lidos, a partir da primeira coluna de todas as colunas que configuram a memória 31, na direção da linha, em uma unidade de 12 bits (mb bits) e supridos para a unidade de substituição 32.
[00235] A unidade de substituição 32 realiza um processo de substituição para substituir as posições dos bits do código de 12 bits provenientes da memória 31 pelo uso do quarto método de substituição e transmite 12 bits resultantes como 12 bits que representam dois símbolos (b símbolos) de 64QAM, em outras palavras, seis bits de símbolo yo, yt, yi, ys, y4 e ys que representam um símbolo de 64QAM e seis bits de símbolo yo, yi, y2, ys, y4 e ys que representam um próximo símbolo.
[00236] Aqui, B da Fig. 23 ilustra o quarto método de substituição do processo de substituição pela unidade de substituição 32 de A da Fig. 23.
[00237] Além do mais, quando os múltiplos b forem 2 (o mesmo se aplica no caso de 3 ou mais), no processo de substituição, os bits do código de mb bits são alocados nos bits de símbolo de mb bits dos b símbolos sucessivos. Incluindo a Fig. 23, a seguir, por conveniência de explicação, o (i+l)-ésimo bit a partir do bit mais significativo do bit de símbolo de mb bits de b símbolos sucessivos é representado como bit (bit de símbolo) yi.
[00238] Qual método de substituição do bit do código é apropriado, em outras palavras, melhora adicionalmente a taxa de erro no caminho de comunicação com AWGN e congêneres, varia dependendo da taxa de código e do comprimento de código do código de LDPC, do esquema de modulação e congêneres. <Intercalação de paridade>
[00239] A seguir, intercalação de paridade pelo intercalador de paridade 23 da Fig. 9 será descrita em relação à Fig. 24 até a Fig. 26.
[00240] A Fig. 24 ilustra um gráfico de Tanner (uma parte deste) da matriz de verificação de paridade do código de LDPC.
[00241] Da forma ilustrada na Fig. 24, se uma pluralidade de (2 ou congêneres) nós variáveis (bits do código correspondentes a estes) conectados no nó de verificação se tornarem, simultaneamente, nós de erro, tal como rasurador, o nó de verificação retoma uma mensagem na qual uma probabilidade de ter um valor 0 e uma probabilidade de ter um valor 1 são iguais para todos os nós variáveis conectados no nó de verificação. Portanto, se uma pluralidade de nós variáveis conectados no mesmo nó de verificação se tornarem, simultaneamente, rasuradores, o desempenho de decodificação é degradado.
[00242] Aqui, o código de LDPC que é definido no padrão de DVB- S.2 e transmitido pelo codificador de LDPC 115 na Fig. 8 é um código IRA e a matriz de paridade HT da matriz de verificação de paridade H tem uma estrutura de escadaria, da forma ilustrada na Fig. 11.
[00243] A Fig. 25 é um diagrama que ilustra uma matriz de paridade HT com uma estrutura de escadaria e um gráfico de Tanner correspondente à matriz de paridade HT.
[00244] Em outras palavras, A da Fig. 25 mostra uma matriz de paridade HT com uma estrutura de escadaria e B da Fig. 25 mostra um gráfico de Tanner correspondente à matriz de paridade HT de A da Fig. 25.
[00245] Na matriz de paridade HT com a estrutura de escadaria, elementos de 1 são adjacentes em cada linha (exceto pela primeira linha). Portanto, no gráfico de Tanner da matriz de paridade HT, dois nós variáveis adjacentes correspondentes às colunas de dois elementos adjacentes, cujos valores na matriz de paridade HT são 1, são conectados no mesmo nó de verificação.
[00246] Portanto, se os bits de paridade correspondentes aos dois nós variáveis adjacentes supradescritos se tomarem bits de erro simultaneamente devido a um erro de surto ou a um rasura, o nó de verificação conectado nos dois nós variáveis (nós variáveis para obter uma mensagem pelo uso do bit de paridade) correspondentes aos dois bits de paridade que se tomam bits de erro retoma uma mensagem na qual uma probabilidade de ter um valor 0 e uma probabilidade de ter um valor 1 são iguais para o nó variável conectado no nó de verificação, de maneira tal que o desempenho de decodificação seja degradado. Então, se o comprimento do surto (o número de bits dos bits de paridade que tornam-se bits de erro em série) for aumentado, o número de nós de verificação que retomam a mensagem que Índica as probabilidades iguais é aumentado e o desempenho de decodificação é adicionalmente degradado.
[00247] Assim, a fim de impedir a deterioração do desempenho de decodificação supradescrito, o intercalador de paridade 23 (Fig. 9) realiza a intercalação para intercalar o bit de paridade do código de LDPC proveniente do codificador de LDPC 115 na posição de um outro bít de paridade.
[00248] A Fig. 26 é um diagrama que ilustra uma matriz de paridade HT de uma matriz de verificação de paridade H correspondente a um código de LDPC depois que a intercalação de paridade for realizada pelo intercalador de paridade 23 da Fig. 9.
[00249] Aqui, a matriz de informação HA da matriz de verificação de paridade H correspondente ao código de LDPC que é transmitido pelo codificador de LDPC 115 e é definido no padrão de DVB-S.2 tem uma estrutura cíclica.
[00250] A estrutura cíclica refere-se a uma estrutura na qual uma certa coluna é obtida pelo deslocamento cíclico de uma outra coluna e inclui, por exemplo, uma estrutura na qual, para cada colunas P, a posição de 1 em cada linha da coluna P é a posição resultante do deslocamento cíclico da primeira coluna, da coluna P, em um valor proporcional a um valor q obtido pela divisão do comprimento de paridade M na direção da coluna. A seguir, conforme apropriado, a coluna P na estrutura cíclica é referida como o número de colunas de uma unidade de uma estrutura cíclica.
[00251] Um exemplo do código de LDPC que é definido no padrão de DVB-S.2 inclui dois tipos de códigos de LDPC nos quais o comprimento de código N é 64.800 bits e 16.200 bits, da forma descrita na Fig. 12 e na Fig. 13, para ambos os tipos de códigos de LDPC, o número P de colunas de uma unidade de uma estrutura cíclica é definido como 360, que é um dos divisores excluindo 1 e M dentre divisores com o comprimento de paridade M,
[00252] Adicionalmente, o comprimento de paridade M é um valor diferente de um número primo representado por uma equação M = qxP = q x 360, pelo uso de um valor q que varia dependendo da taxa de código. Portanto, o valor q também, similar ao número P de colunas de uma unidade de uma estrutura cíclica, é um outro dos divisores, exceto 1 e M, dentre divisores do comprimento de paridade M e é obtido pela divisão do comprimento de paridade M pelo número P de colunas de uma unidade de uma estrutura cíclica (produto de P e q, que são os divisores do comprimento de paridade M, é o comprimento de paridade M).
[00253] Da forma supradescrita, quando o comprimento da informação for K e x for um número inteiro de 0 ou mais e menor que P, se y for um número inteiro de 0 ou mais e menor que q, o intercalador de paridade 23 intercala o (K+qx+y+I)-ésimo bit do código dentre os bits de código do código de LDPC de N bits na posição do (K+Py+x+l)-ésimo bit do código como intercalação de paridade.
[00254] Já que tanto o (K+qx+y+l)-ésimo bit do código quanto o (K+Py+x+l)-ésimo bit do código são o (K+l)-ésimo e subsequentes bits do código, de acordo com a intercalação de paridade, a posição do bit de paridade do código de LDPC é movida.
[00255] De acordo com uma intercalação de paridade como esta, os nós variáveis (bit de paridade correspondente a estes) conectados no mesmo nó de verificação são separados pelo número P de colunas de uma unidade de uma estrutura cíclica, em outras palavras, aqui, 360 bits, de maneira tal que, quando o comprimento do surto for menor que 360 bits, seja possível evitar um estado no qual uma pluralidade de nós variáveis conectados no mesmo nó de verificação simultaneamente tornam-se nós de erro e, assim, melhorar uma resistência ao erro de surto.
[00256] Além do mais, o código de LDPC depois da intercalação de paridade para intercalar o (K+qx+y+l)-ésimo bit do código na posição do (K+Py+x+l)-ésimo bit do código coincide com o código de LDPC da matriz de verificação de paridade (a seguir, referida como uma matriz de verificação de paridade de conversão) obtida pela permuta de coluna da substituição da (K+qx+y+l)-ésima coluna da matriz de verificação de paridade original H com a (K+Py+x+l)-ésima coluna.
[00257] Adicionalmente, uma estrutura quase cíclica com as colunas P (na Fig. 26, 360 colunas) como uma unidade é mostrada na matriz de paridade da matriz de verificação de paridade de conversão, da forma ilustrada na Fig. 26.
[00258] Aqui, a estrutura quase cíclica significa uma estrutura na qual algumas partes, exceto para outras partes, têm a estrutura cíclica. Na matriz de verificação de paridade de conversão obtida pela realização da permuta de coluna correspondente à intercalação de paridade, na matriz de verificação de paridade do código de LDPC que é definida no padrão de DVB-S.2, não há elemento de 1 (torna-se um elemento 0) em uma parte de 360 linhas x 360 colunas na parte de canto direito (uma matriz de deslocamento que será descrita posteriormente) e, a partir deste ponto, a matriz de verificação de paridade não tem uma (completa) estrutura cíclica, mas uma assim denominada estrutura quase cíclica.
[00259] Além do mais, a matriz de verificação de paridade de conversão da Fig. 26 é uma matriz obtida pela realização de permuta de linhas (uma permuta de linha) para configurar uma matriz de configuração que será descrita posteriormente, bem como a permuta de coluna correspondente à intercalação de paridade na matriz de verificação de paridade original H. <Intercalação da torção de coluna>
[00260] A seguir, em relação à Fig. 27 até a Fig. 30, uma intercalação da torção de coluna como um processo de rearranjo pelo intercalador de torção de coluna 24 da Fig. 9 será descrita.
[00261] O aparelho de transmissão 11 da Fig. 8 transmite um bit ou mais bits de código do código de LDPC como um símbolo. Em outras palavras, por exemplo, quando dois bits do bit do código forem um símbolo, por exemplo, QPSK é usada como um esquema de modulação em quando os quatro bits do bit do código forem um símbolo, por exemplo, 16APSK ou 16QAM são usadas como um esquema de modulação.
[00262] Quando dois bits ou mais dos bits do código forem transmitidos como um símbolo, se uma rasura e congêneres ocorrerem em qualquer símbolo, todos os bits do código do símbolo tornam-se rasuradores.
[00263] Portanto, é necessário evitar que o nó variável correspondente aos bits do código de um símbolo fique conectado no mesmo nó de verificação para diminuir a probabilidade de que uma pluralidade de nós variáveis conectados no mesmo nó de verificação (bit do código correspondente a estes) tomem-se rasuradores ao mesmo tempo, a fim de melhorar o desempenho de decodificação.
[00264] Neste particular, como exposto, na matriz de verificação de paridade H do código de LDPC que é transmitido pelo codificador de LDPC 115 e é definido no padrão de DVB-S.2, a matriz de informação HA tem uma estrutura cíclica e a matriz de paridade HT tem uma estrutura de escadaria. Então, da forma descrita na Fig. 26, na matriz de verificação de paridade de conversão que é a matriz de verificação de paridade do código de LDPC depois da intercalação de paridade, uma estrutura cíclica (precisamente, como exposto, uma estrutura quase cíclica) é mostrada na matriz de paridade.
[00265] A Fig. 27 ilustra uma matriz de verificação de paridade de conversão.
[00266] Em outras palavras, A da Fig. 27 ilustra uma matriz de verificação de paridade de conversão da matriz de verificação de paridade H do código de LDPC em que o comprimento de código N é 64.800 bits e a taxa de código (r) é 3/4.
[00267] Em A da Fig. 27, na matriz de verificação de paridade de conversão, as posições dos elementos cujos valores são definidos em 1 são representadas por pontos (•).
[00268] B da Fig. 27 ilustra um processo realizado pelo demultiplexador 25 (Fig. 9), com um código de LDPC da matriz de verificação de paridade de conversão de A da Fig. 27, em outras palavras, o código de LDPC depois da intercalação de paridade como um alvo.
[00269] Em B da Fig. 27, com um esquema de modulação como um esquema de mapeamento do símbolo para 16 pontos de sinal, tais como 16APSK ou 16QAM, os bits de código do código de LDPC depois da intercalação de paridade são gravados nas quatro colunas que configuram a memória 31 do demultiplexador 25 na direção da coluna.
[00270] Os bits do código, que são gravados nas quatro colunas que configuram a memória 31, na direção da coluna, são lidos em uma unidade de quatro bits, na direção da linha, para ser um símbolo.
[00271] Neste caso, os bits do código Bo, B|, B2 e B3 de quatro bits como um símbolo podem ser bits do código correspondentes a 1 em qualquer uma linha da matriz de verificação de paridade de conversão de A na Fig. 27 e, neste caso, os nós variáveis respectivamente correspondentes aos bits do código Bo, Bi, B2 e B3 são conectados no mesmo nó de verificação.
[00272] Portanto, quando os bits do código Bo, B|, B2 e B3 de quatro bits de um símbolo forem bits do código correspondentes a 1 em qualquer uma linha da matriz de verificação de paridade de conversão, se uma rasura ocorrer no símbolo, não é possível obter uma mensagem apropriada a partir do mesmo nó de verificação conectado nos nós variáveis respectivamente correspondentes aos bits do código Bo, Bi, B2 e B3 e, assim, o desempenho de decodificação é degradado.
[00273] Mesmo na taxa de código diferente da taxa de código de 3/4, similarmente, uma pluralidade de bits do código correspondentes a uma pluralidade de nós variáveis conectados no mesmo nó de verificação podem ser um símbolo de 16APSK ou 16QAM.
[00274] Assim, o intercalador de torção de coluna 24 realiza intercalação da torção de coluna para intercalar o bit de código do código de LDPC depois da intercalação de paridade proveniente do intercalador de paridade 23, de maneira tal que uma pluralidade de bits do código correspondentes a 1 em qualquer uma linha da matriz de verificação de paridade de conversão não sejam incluídos em um símbolo.
[00275] A Fig. 28 é um diagrama que descreve a intercalação da torção de coluna.
[00276] Em outras palavras, a Fig. 28 ilustra a memória 31 (Fig. 22 e Fig. 23) do demultiplexador 25.
[00277] Da forma descrita na Fig. 22, a memória 31 tem uma capacidade de armazenamento para armazenar mb bits na direção da coluna (vertical) e N/(mb) bits na direção da linha (horizontal) e é configurada com mb colunas. Então, o intercalador de torção de coluna 24 realiza intercalação da torção de coluna pelo controle da posição de início de gravação para a memória 31, durante a gravação do bit de código do código de LDPC na direção da coluna e leitura do bit do código na direção da linha.
[00278] Em outras palavras, o intercalador de torção de coluna 24 muda apropriadamente uma posição de início de gravação na qual a gravação do bit do código é iniciada, para cada uma de uma pluralidade de colunas, de maneira tal que uma pluralidade de bits do código que configuram um símbolo que são lidos na direção da linha não se tomem bits do código correspondentes a 1 localizados em uma certa linha da matriz de verificação de paridade de conversão (os bits de código do código de LDPC são rearranjados de maneira tal que uma pluralidade de bits do código correspondentes a 1 localizados em uma certa linha da matriz de verificação de paridade não sejam incluídos no mesmo símbolo).
[00279] Aqui, a Fig. 28 ilustra um exemplo de configuração da memória 31 quando um esquema de modulação for 16APSK ou 16QAM e os múltiplos b descritos na Fig. 22 forem 1. Portanto, o número m de bits do bit de código do código de LDPC configurados em um símbolo são quatro bits e a memória 31 é configurada com quatro (== mb) colunas.
[00280] O intercalador de torção de coluna 24 (em nome do demultiplexador 25 da Fig. 22) realiza a gravação do bit de código do código de LDPC em uma direção do topo até a base de quatro colunas (na direção da coluna) que configuram a memória 31, na direção da coluna na direção da esquerda para a direita.
[00281] Então, se a gravação do bit do código for terminada na coluna mais à direita, o intercalador de torção de coluna 24 lê o bit do código a partir da primeira linha de todas as colunas que configuram a memória 31, na direção da linha, em uma unidade de quatro bits (mb bit) e transmite o bit do código como o código de LDPC depois da intercalação da torção de coluna para a unidade de substituição 32 (Fig. 22 e Fig. 23) do demultiplexador 25.
[00282] Entretanto, se for considerado que o endereço da primeira posição (topo) de cada coluna é 0 e o endereço de cada posição na direção da coluna é representado por números inteiros na ordem ascendente, no intercalador de torção de coluna 24, considera-se que a posição de início de gravação da coluna mais à esquerda é a posição de um endereço 0, a posição de início de gravação da segunda (a partir da esquerda) coluna é a posição de um endereço 2, a posição de início de gravação da terceira coluna é a posição de um endereço 4 e a posição de início de gravação da quarta coluna é a posição de um endereço 7.
[00283] Além do mais, em relação às colunas cujas posições de início de gravação são diferentes da posição de um endereço 0, depois que os bits do código forem gravados na posição de base, de volta ao topo (posição do endereço 0), os bits do código são gravados na posição imediatamente antes da posição de início de gravação. Posteriormente, a gravação na próxima coluna (direita) é realizada.
[00284] Pela realização da intercalação da torção de coluna supradescrita, é possível evitar uma pluralidade de bits do código correspondentes a uma pluralidade de nós variáveis conectados no mesmo nó de verificação que é formado em um símbolo de 16APSK ou 16QAM (que é incluído no mesmo símbolo), para o código de LDPC que é definido no padrão de DVB-T.2 e, em decorrência disto, é possível melhorar o desempenho de decodificação no caminho de comunicação com uma rasura.
[00285] A Fig. 29 ilustra o número exigido de colunas da memória 31 para intercalação da torção de coluna e o endereço de uma posição de início de gravação, para cada esquema de modulação, para respectivos códigos de LDPC do comprimento de código N de 64.800 e 11 taxas de código que são definidos no padrão de DVB-T.2.
[00286] Se os múltiplos b forem 1 e o número m de bits de um símbolo for dois bits pelo emprego, por exemplo, de QPSK como um esquema de modulação, de acordo com a Fig. 29, a memória 31 tem duas colunas que armazenam 2 x 1 (= mb) bits na direção da linha e armazenam 64.800 / (2 x 1) bits na direção da coluna.
[00287] Então, dentre as duas colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0 e a posição de início de gravação da segunda coluna é a posição de um endereço 2.
[00288] Além do mais, por exemplo, quando qualquer um do primeiro até terceiro métodos de substituição da Fig. 22 for adotado como o método de substituição do processo de substituição do demultiplexador 25 (Fig. 9), os múltiplos b compreendem 1.
[00289] Se os múltiplos b forem 2 e o número m de bits de um símbolo for dois bits pelo emprego, por exemplo, de QPSK como um esquema de modulação, de acordo com a Fig. 29, a memória 31 tem quatro colunas que armazenam 2x2 bits na direção da linha e armazena 64.800 / (2 x 2) bits na direção da coluna.
[00290] Então, dentre quatro colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 2, a posição de início de gravação da terceira coluna é a posição de um endereço 4 e a posição de início de gravação da quarta coluna é a posição de um endereço 7.
[00291] Além do mais, por exemplo, quando o quarto método de substituição da Fig. 23 for adotado como o método de substituição do processo de substituição do demultiplexador 25 (Fig. 9), os múltiplos b compreendem 2.
[00292] Se os múltiplos b forem 1 e o número m de bits de um símbolo for quatro bits pelo emprego, por exemplo, de 16QAM como um esquema de modulação, de acordo com a Fig. 29, a memória 31 tem quatro colunas que armazenam 4 x 1 bits na direção da linha e armazenam 64.800 / (4 x 1) bits na direção da coluna.
[00293] Então, dentre quatro colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 2, a posição de início de gravação da terceira coluna é a posição de um endereço 4 e a posição de início de gravação da quarta coluna é a posição de um endereço 7.
[00294] Se os múltiplos b forem 2 e o número m de bits de um símbolo for quatro bits pelo emprego, por exemplo, de 16QAM como um esquema de modulação, de acordo com a Fig. 29, a memória 31 tem oito colunas que armazenam 4x2 bits na direção da linha e armazenam 64.800 / (4 x 2) bits na direção da coluna.
[00295] Então, dentre oito colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 0, a posição de início de gravação da terceira coluna é a posição de um endereço 2, a posição de início de gravação da quarta coluna é a posição de um endereço 4, a posição de início de gravação da quinta coluna é a posição de um endereço 4, a posição de início de gravação da sexta coluna é a posição de um endereço 5, a posição de início de gravação da sétima coluna é a posição de um endereço 7 e a posição de início de gravação da oitava coluna é a posição de um endereço 7.
[00296] Se os múltiplos b forem 1 e o número m de bits de um símbolo for seis bits pelo emprego, por exemplo, de 64QAM como um esquema de modulação, de acordo com a Fig. 29, a memória 31 tem seis colunas que armazenam 6 x 1 bits na direção da linha e armazenam 64.800 / (6 x 1) bits na direção da coluna.
[00297] Então, dentre seis colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 2, a posição de início de gravação da terceira coluna é a posição de um endereço 5, a posição de início de gravação da quarta coluna é a posição de um endereço 9, a posição de início de gravação da quinta coluna é a posição de um endereço 10 e a posição de início de gravação da sexta coluna é a posição de um endereço 13.
[00298] Se os múltiplos b forem 2 e o número m de bits de um símbolo for seis bits pelo emprego, por exemplo, de 64QAM como um esquema de modulação, de acordo com a Fig. 29, a memória 31 tem 12 colunas que armazenam 6x2 bits na direção da linha e armazenam 64.800 / (6 x 2) bits na direção da coluna.
[00299] Então, dentre 12 colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 0, a posição de início de gravação da terceira coluna é a posição de um endereço 2, a posição de início de gravação da quarta coluna é a posição de um endereço 2, a posição de início de gravação da quinta coluna é a posição de um endereço 3, a posição de início de gravação da sexta coluna é a posição de um endereço 4, a posição de início de gravação da sétima coluna é a posição de um endereço 4, a posição de início de gravação da oitava coluna é a posição de um endereço 5, a posição de início de gravação da nona coluna é a posição de um endereço 5, a posição de início de gravação da décima coluna é a posição de um endereço 7, a posição de início de gravação da 11a coluna é a posição de um endereço 8 e a posição de início de gravação da 12a coluna é a posição de um endereço 9.
[00300] Se os múltiplos b forem 1 e o número m de bits de um símbolo for 8 bits pelo emprego, por exemplo, de 256QAM como um esquema de modulação, de acordo com a Fig. 29, a memória 31 tem 8 colunas que armazenam 8 x 1 bits na direção da linha e armazenam 64.800 / (8 x 1) bits na direção da coluna.
[00301] Então, dentre 8 colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 0, a posição de início de gravação da terceira coluna é a posição de um endereço 2, a posição de início de gravação da quarta coluna é a posição de um endereço 4, a posição de início de gravação da quinta coluna é a posição de um endereço 4, a posição de início de gravação da sexta coluna é a posição de um endereço 5, a posição de início de gravação da sétima coluna é a posição de um endereço 7, a posição de início de gravação da oitava coluna é a posição de um endereço 7.
[00302] Se os múltiplos b forem 2 e o número m de bits de um símbolo for 8 bits pelo emprego, por exemplo, de 256QAM como um esquema de modulação, de acordo com a Fig. 29, a memória 31 tem 16 colunas que armazenam 8x2 bits na direção da linha e armazenam 64.800 / (8 x 2) bits na direção da coluna.
[00303] Então, dentre 16 colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 2, a posição de início de gravação da terceira coluna é a posição de um endereço 2, a posição de início de gravação da quarta coluna é a posição de um endereço 2, a posição de início de gravação da quinta coluna é a posição de um endereço 2, a posição de início de gravação da sexta coluna é a posição de um endereço 3, a posição de início de gravação da sétima coluna é a posição de um endereço 7, a posição de início de gravação da oitava coluna é a posição de um endereço 15, a posição de início de gravação da nona coluna é a posição de um endereço 16, a posição de início de gravação da décima coluna é a posição de um endereço 20, a posição de início de gravação da 1 Ia coluna é a posição de um endereço 22, a posição de início de gravação da 12a coluna é a posição de um endereço 22, a posição de início de gravação da 13a coluna é a posição de um endereço 27, a posição de início de gravação da 14a coluna é a posição de um endereço 27, a posição de início de gravação da 15a coluna é a posição de um endereço 28 e a posição de início de gravação da 16a coluna é a posição de um endereço 32.
[00304] Se os múltiplos b forem 1 e o número m de bits de um símbolo for 10 bits pelo emprego, por exemplo, de 1024QAM como um esquema de modulação, de acordo com a Fig. 29, a memória 31 tem 10 colunas que armazenam 10x1 bits na direção da linha e armazenam 64.800 / (10 x 1) bits na direção da coluna.
[00305] Então, dentre 10 colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 3, a posição de início de gravação da terceira coluna é a posição de um endereço 6, a posição de início de gravação da quarta coluna é a posição de um endereço 8, a posição de início de gravação da quinta coluna é a posição de um endereço 11, a posição de início de gravação da sexta coluna é a posição de um endereço 13, a posição de início de gravação da sétima coluna é a posição de um endereço 15, a posição de início de gravação da oitava coluna é a posição de um endereço 17, a posição de início de gravação da nona coluna é a posição de um endereço 18 e a posição de início de gravação da décima coluna é a posição de um endereço 20.
[00306] Se os múltiplos b forem 2 e o número m de bits de um símbolo for 10 bits pelo emprego, por exemplo, de 1024QAM como um esquema de modulação, de acordo com a Fig. 29, a memória 31 tem 20 colunas que armazenam 10x2 bits na direção da linha e armazenam 64.800 / (10 x 2) bits na direção da coluna.
[00307] Então, dentre 20 colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 1, a posição de início de gravação da terceira coluna é a posição de um endereço 3, a posição de início de gravação da quarta coluna é a posição de um endereço 4, a posição de início de gravação da quinta coluna é a posição de um endereço 5, a posição de início de gravação da sexta coluna é a posição de um endereço 6, a posição de início de gravação da sétima coluna é a posição de um endereço 6, a posição de início de gravação da oitava coluna é a posição de um endereço 9, a posição de início de gravação da nona coluna é a posição de um endereço 13, a posição de início de gravação da décima coluna é a posição de um endereço 14, a posição de início de gravação da 1 Ia coluna é a posição de um endereço 14, a posição de início de gravação da 12a coluna é a posição de um endereço 16, a posição de início de gravação da 13a coluna é a posição de um endereço 21, a posição de início de gravação da 14a coluna é a posição de um endereço 21, a posição de início de gravação da 15a coluna é a posição de um endereço 23, a posição de início de gravação da 16a coluna é a posição de um endereço 25, a posição de início de gravação da 17a coluna é a posição de um endereço 25, a posição de início de gravação da 18a coluna é a posição de um endereço 26, a posição de início de gravação da 19a coluna é a posição de um endereço 28 e a posição de início de gravação da 20a coluna é a posição de um endereço 30.
[00308] Se os múltiplos b forem 1 e o número m de bits de um símbolo for 12 bits pelo emprego, por exemplo, de 4096QAM como um esquema de modulação, de acordo com a Fig. 29, a memória 31 tem 12 colunas que armazenam 12x1 bits na direção da linha e armazenam 64.800 / (12 x 1) bits na direção da coluna.
[00309] Então, dentre 12 colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 0, a posição de início de gravação da terceira coluna é a posição de um endereço 2, a posição de início de gravação da quarta coluna é a posição de um endereço 2, a posição de início de gravação da quinta coluna é a posição de um endereço 3, a posição de início de gravação da sexta coluna é a posição de um endereço 4, a posição de início de gravação da sétima coluna é a posição de um endereço 4, a posição de início de gravação da oitava coluna é a posição de um endereço 5, a posição de início de gravação da nona coluna é a posição de um endereço 5, a posição de início de gravação da décima coluna é a posição de um endereço 7, a posição de início de gravação da 1 Ia coluna é a posição de um endereço 8 e a posição de início de gravação da 12a coluna é a posição de um endereço 9.
[00310] Se os múltiplos b forem 2 e o número m de bits de um símbolo for 12 bits pelo emprego, por exemplo, de 4096QAM como um esquema de modulação, de acordo com a Fig. 29, a memória 31 tem 24 colunas que armazenam 12x2 bits na direção da linha e armazenam 64.800 / (12x2) bits na direção da coluna.
[00311] Então, dentre 24 colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 5, a posição de início de gravação da terceira coluna é a posição de um endereço 8, a posição de início de gravação da quarta coluna é a posição de um endereço 8, a posição de início de gravação da quinta coluna é a posição de um endereço 8, a posição de início de gravação da sexta coluna é a posição de um endereço 8, a posição de início de gravação da sétima coluna é a posição de um endereço 10, a posição de início de gravação da oitava coluna é a posição de um endereço 10, a posição de início de gravação da nona coluna é a posição de um endereço 10, a posição de início de gravação da décima coluna é a posição de um endereço 12, a posição de início de gravação da 1 Ia coluna é a posição de um endereço 13, a posição de início de gravação da 12a coluna é a posição de um endereço 16, a posição de início de gravação da 13a coluna é a posição de um endereço 17, a posição de início de gravação da 14a coluna é a posição de um endereço 19, a posição de início de gravação da 15a coluna é a posição de um endereço 21, a posição de início de gravação da 16a coluna é a posição de um endereço 22, a posição de início de gravação da 17a coluna é a posição de um endereço 23, a posição de início de gravação da 18a coluna é a posição de um endereço 26, a posição de início de gravação da 19a coluna é a posição de um endereço 37, a posição de início de gravação da 20a coluna é a posição de um endereço 39, a posição de início de gravação da 21a coluna é a posição de um endereço 40, a posição de início de gravação da 22a coluna é a posição de um endereço 41, a posição de início de gravação da 23a coluna é a posição de um endereço 41 e a posição de início de gravação da 24a coluna é a posição de um endereço 41.
[00312] A Fig. 30 ilustra o número exigido de colunas da memória 31 para intercalação da torção de coluna e o endereço de uma posição de início de gravação, para cada esquema de modulação, para respectivos códigos de LDPC do comprimento de código N de 16.200 e 10 taxas de código que são definidos no padrão de DVB-T.2.
[00313] Se os múltiplos b forem 1 e o número m de bits de um símbolo for 2 bits pelo emprego, por exemplo, de QPSK como um esquema de modulação, de acordo com a Fig. 30, a memória 31 tem duas colunas que armazenam 2 x 1 bits na direção da linha e armazenam 16.200 / (2 x 1) bits na direção da coluna.
[00314] Então, dentre as duas colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0 e a posição de início de gravação da segunda coluna é a posição de um endereço 0.
[00315] Se os múltiplos b forem 2 e o número m de bits de um símbolo for 2 bits pelo emprego, por exemplo, de QPSK como um esquema de modulação, de acordo com a Fig. 30, a memória 31 tem 4 colunas que armazenam 2x2 bits na direção da linha e armazenam 16.200 / (2 x 2) bits na direção da coluna.
[00316] Então, dentre as quatro colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 2, a posição de início de gravação da terceira coluna é a posição de um endereço 3 e a posição de início de gravação da quarta coluna é a posição de um endereço 3.
[00317] Se os múltiplos b forem 1 e o número m de bits de um símbolo for 4 bits pelo emprego, por exemplo, de 16QAM como um esquema de modulação, de acordo com a Fig. 30, a memória 31 tem 4 colunas que armazenam 4 x 1 bits na direção da linha e armazenam 16.200 / (4 x 1) bits na direção da coluna.
[00318] Então, dentre as quatro colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 2, a posição de início de gravação da terceira coluna é a posição de um endereço 3 e a posição de início de gravação da quarta coluna é a posição de um endereço 3.
[00319] Se os múltiplos b forem 2 e o número m de bits de um símbolo for 4 bits pelo emprego, por exemplo, de 16QAM como um esquema de modulação, de acordo com a Fig. 30, a memória 31 tem 8 colunas que armazenam 4x2 bits na direção da linha e armazenam 16.200 / (4 x 2) bits na direção da coluna.
[00320] Então, dentre as oito colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 0, a posição de início de gravação da terceira coluna é a posição de um endereço 0, a posição de início de gravação da quarta coluna é a posição de um endereço 1, a posição de início de gravação da quinta coluna é a posição de um endereço 7, a posição de início de gravação da sexta coluna é a posição de um endereço 20, a posição de início de gravação da sétima coluna é a posição de um endereço 20 e a posição de início de gravação da oitava coluna é a posição de um endereço 21.
[00321] Se os múltiplos b forem 1 e o número m de bits de um símbolo for 6 bits pelo emprego, por exemplo, de 64QAM como um esquema de modulação, de acordo com a Fig. 30, a memória 31 tem 6 colunas que armazenam 6 x 1 bits na direção da linha e armazenam 16.200 / (6 x 1) bits na direção da coluna.
[00322] Então, dentre as seis colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 0, a posição de início de gravação da terceira coluna é a posição de um endereço 2, a posição de início de gravação da quarta coluna é a posição de um endereço 3, a posição de início de gravação da quinta coluna é a posição de um endereço 7 e a posição de início de gravação da sexta coluna é a posição de um endereço 7.
[00323] Se os múltiplos b forem 2 e o número m de bits de um símbolo for 6 bits pelo emprego, por exemplo, de 64QAM como um esquema de modulação, de acordo com a Fig. 30, a memória 31 tem 12 colunas que armazenam 6x2 bits na direção da linha e armazenam 16.200 / (6 x 2) bits na direção da coluna.
[00324] Então, dentre as 12 colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 0, a posição de início de gravação da terceira coluna é a posição de um endereço 0, a posição de início de gravação da quarta coluna é a posição de um endereço 2, a posição de início de gravação da quinta coluna é a posição de um endereço 2, a posição de início de gravação da sexta coluna é a posição de um endereço 2, a posição de início de gravação da sétima coluna é a posição de um endereço 3, a posição de início de gravação da oitava coluna é a posição de um endereço 3, a posição de início de gravação da nona coluna é a posição de um endereço 3, a posição de início de gravação da décima coluna é a posição de um endereço 6, a posição de início de gravação da 1 Ia coluna é a posição de um endereço 7 e a posição de início de gravação da 12a coluna é a posição de um endereço 7.
[00325] Se os múltiplos b forem 1 e o número m de bits de um símbolo for 8 bits pelo emprego, por exemplo, de 256QAM como um esquema de modulação, de acordo com a Fig, 30, a memória 31 tem 8 colunas que armazenam 8 x 1 bits na direção da linha e armazenam 16.200 / (8 x 1) bits na direção da coluna.
[00326] Então, dentre as oito colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 0, a posição de início de gravação da terceira coluna é a posição de um endereço 0, a posição de início de gravação da quarta coluna é a posição de um endereço 1, a posição de início de gravação da quinta coluna é a posição de um endereço 7, a posição de início de gravação da sexta coluna é a posição de um endereço 20, a posição de início de gravação da sétima coluna é a posição de um endereço 20 e a posição de início de gravação da oitava coluna é a posição de um endereço 21.
[00327] Se os múltiplos b forem 1 e o número m de bits de um símbolo for 10 bits pelo emprego, por exemplo, de 1024QAM como um esquema de modulação, de acordo com a Fig. 30, a memória 31 tem 10 colunas que armazenam 10x1 bits na direção da linha e armazenam 16.200 / (10 x 1) bits na direção da coluna.
[00328] Então, dentre as dez colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 1, a posição de início de gravação da terceira coluna é a posição de um endereço 2, a posição de início de gravação da quarta coluna é a posição de um endereço 2, a posição de início de gravação da quinta coluna é a posição de um endereço 3, a posição de início de gravação da sexta coluna é a posição de um endereço 3, a posição de início de gravação da sétima coluna é a posição de um endereço 4, a posição de início de gravação da oitava coluna é a posição de um endereço 4, a posição de início de gravação da nona coluna é a posição de um endereço 5 e a posição de início de gravação da décima coluna é a posição de um endereço 7.
[00329] Se os múltiplos b forem 2 e o número m de bits de um símbolo for 10 bits pelo emprego, por exemplo, de 1024QAM como um esquema de modulação, de acordo com a Fig. 30, a memória 31 tem 20 colunas que armazenam 10x2 bits na direção da linha e armazenam 16.200 / (10 x 2) bits na direção da coluna.
[00330] Então, dentre as 20 colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 0, a posição de início de gravação da terceira coluna é a posição de um endereço 0, a posição de início de gravação da quarta coluna é a posição de um endereço 2, a posição de início de gravação da quinta coluna é a posição de um endereço 2, a posição de início de gravação da sexta coluna é a posição de um endereço 2, a posição de início de gravação da sétima coluna é a posição de um endereço 2, a posição de início de gravação da oitava coluna é a posição de um endereço 2, a posição de início de gravação da nona coluna é a posição de um endereço 5, a posição de início de gravação da décima coluna é a posição de um endereço 5, a posição de início de gravação da 1 Ia coluna é a posição de um endereço 5, a posição de início de gravação da 12a coluna é a posição de um endereço 5, a posição de início de gravação da 13a coluna é a posição de um endereço 5, a posição de início de gravação da 14a coluna é a posição de um endereço 7, a posição de início de gravação da 15a coluna é a posição de um endereço 7, a posição de início de gravação da 16a coluna é a posição de um endereço 7, a posição de início de gravação da 17a coluna é a posição de um endereço 7, a posição de início de gravação da 18a coluna é a posição de um endereço 8, a posição de início de gravação da 19a coluna é a posição de um endereço 8 e a posição de início de gravação da 20a coluna é a posição de um endereço 10.
[00331] Se os múltiplos b forem 1 e o número m de bits de um símbolo for 12 bits pelo emprego, por exemplo, de 4096QAM como um esquema de modulação, de acordo com a Fig. 30, a memória 31 tem 12 colunas que armazenam 12x1 bits na direção da linha e armazenam 16.200 / (12 x 1) bits na direção da coluna.
[00332] Então, dentre as 12 colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 0, a posição de início de gravação da terceira coluna é a posição de um endereço 0, a posição de início de gravação da quarta coluna é a posição de um endereço 2, a posição de início de gravação da quinta coluna é a posição de um endereço 2, a posição de início de gravação da sexta coluna é a posição de um endereço 2, a posição de início de gravação da sétima coluna é a posição de um endereço 3, a posição de início de gravação da oitava coluna é a posição de um endereço 3, a posição de início de gravação da nona coluna é a posição de um endereço 3, a posição de início de gravação da décima coluna é a posição de um endereço 6, a posição de início de gravação da 1 Ia coluna é a posição de um endereço 7 e a posição de início de gravação da 12a coluna é a posição de um endereço 7.
[00333] Se os múltiplos b forem 2 e o número m de bits de um símbolo for 12 bits pelo emprego, por exemplo, de 4096QAM como um esquema de modulação, de acordo com a Fig. 30, a memória 31 tem 24 colunas que armazenam 12x2 bits na direção da linha e armazenam 16.200 / (12 x 2) bits na direção da coluna.
[00334] Então, dentre as 24 colunas da memória 31, considera-se que a posição de início de gravação da primeira coluna é a posição de um endereço 0, a posição de início de gravação da segunda coluna é a posição de um endereço 0, a posição de início de gravação da terceira coluna é a posição de um endereço 0, a posição de início de gravação da quarta coluna é a posição de um endereço 0, a posição de início de gravação da quinta coluna é a posição de um endereço 0, a posição de início de gravação da sexta coluna é a posição de um endereço 0, a posição de início de gravação da sétima coluna é a posição de um endereço 0, a posição de início de gravação da oitava coluna é a posição de um endereço 1, a posição de início de gravação da nona coluna é a posição de um endereço 1, a posição de início de gravação da décima coluna é a posição de um endereço 1, a posição de início de gravação da 1 Ia coluna é a posição de um endereço 2, a posição de início de gravação da 12a coluna é a posição de um endereço 2, a posição de início de gravação da 13a coluna é a posição de um endereço 2, a posição de início de gravação da 14a coluna é a posição de um endereço 3, a posição de início de gravação da 15a coluna é a posição de um endereço 7, a posição de início de gravação da 16a coluna é a posição de um endereço 9, a posição de início de gravação da 17a coluna é a posição de um endereço 9, a posição de início de gravação da 18a coluna é a posição de um endereço 9, a posição de início de gravação da 19a coluna é a posição de um endereço 10, a posição de início de gravação da 20a coluna é a posição de um endereço 10, a posição de início de gravação da 21a coluna é a posição de um endereço 10, a posição de início de gravação da 22a coluna é a posição de um endereço 10, a posição de início de gravação da 23a coluna é a posição de um endereço 10 e a posição de início de gravação da 24a coluna é a posição de um endereço 11.
[00335] A Fig. 31 é um fluxograma que ilustra um processo realizado pelo codificador de LDPC 115, pelo intercalador de bit 116 e pelo mapeador 117 da Fig. 8.
[00336] O codificador de LDPC 115 recebe os dados alvos de LDPC supridos a partir do codificador de BCH 114, realiza codificação de LDPC dos dados alvos de LDPC para o código de LDPC na etapa SI01, supre o código de LDPC para o intercalador de bit 116 e o processo prossegue para a etapa SI02.
[00337] O intercalador de bit 116, na etapa SI 02, realiza intercalação de bit no código de LDPC proveniente do codificador de LDPC 115, supre um símbolo obtido pela simbolização do código de LDPC depois da intercalação de bit para o mapeador 117 e o processo prossegue para a etapa S103.
[00338] Em outras palavras, na etapa SI02, no intercalador de bit 116 (Fig. 9), o intercalador de paridade 23 realiza uma intercalação de paridade no código de LDPC proveniente do codificador de LDPC 115 e supre o código de LDPC depois da intercalação de paridade para o intercalador de torção de coluna 24.
[00339] O intercalador de torção de coluna 24 realiza a intercalação da torção de coluna no código de LDPC proveniente do intercalador de paridade 23 e o supre para o demultiplexador 25.
[00340] O demultiplexador 25 realiza um processo dc substituição para substituir o bit de código do código de LDPC depois da intercalação da torção de coluna pelo intercalador de torção de coluna 24 e definir o bit do código depois da substituição como o bit de símbolo do símbolo (bit que representa o símbolo).
[00341] Aqui, o processo de substituição pelo demultiplexador 25 pode ser realizado de acordo com os primeiro até quarto métodos de substituição ilustrados na Fig. 22 e na Fig. 23 e pode ser realizado de acordo com um outro método de substituição.
[00342] O símbolo obtido pelo processo de substituição pelo demultiplexador 25 é suprido para o mapeador 117 a partir do demultiplexador 25.
[00343] Na etapa S103, o mapeador 117 mapeia o símbolo proveniente do demultiplexador 25 para o ponto de sinal que é determinado pelo esquema de modulação da modulação por quadratura realizada pelo mapeador 117 para realizar modulação por quadratura e supre os dados resultantes para o intercalador de tempo 118.
[00344] É possível melhorar a resistência a uma rasura ou um erro de surto durante a transmissão de uma pluralidade de bits de código do código de LDPC como um símbolo, pela realização da intercalação de paridade e da intercalação da torção de coluna, como exposto.
[00345] Aqui, na Fig. 9, para a conveniência de descrição, o intercalador de paridade 23, que é um bloco que realiza a intercalação de paridade, e o intercalador de torção de coluna 24, que é um bloco que realiza a intercalação da torção de coluna, são configurados separadamente, mas o intercalador de paridade 23 e o intercalador de torção de coluna 24 podem ser configurados integralmente.
[00346] Em outras palavras, tanto a intercalação de paridade quanto a intercalação da torção de coluna podem ser realizadas pela leitura e gravação de bits do código na memória e podem ser representadas por uma matriz que converte o endereço para gravação dos bits do código (endereço de gravação) no endereço para leitura dos bits do código (endereço de leitura).
[00347] Portanto, se a matriz que representa intercalação de paridade e a matriz que representa intercalação da torção de coluna forem multiplicadas para obter uma matriz e um bit do código for convertido pelo uso da matriz, é possível alcançar um código de LDPC resultante pela realização da intercalação de paridade no código de LDPC e realização da intercalação da torção de coluna no código de LDPC que foi sujeito à intercalação de paridade.
[00348] Adicionalmente, é possível configurar coletivamente o demultiplexador 25, além do intercalador de paridade 23 e do intercalador de torção de coluna 24.
[00349] Em outras palavras, é possível representar o processo de substituição realizado no demultiplexador 25 por uma matriz obtida pela conversão de um endereço de gravação da memória 31 que armazena o código de LDPC em um endereço de leitura.
[00350] Portanto, se uma matriz for obtida pela multiplexação da matriz que representa intercalação de paridade, da matriz que representa intercalação da torção de coluna e da matriz que representa um processo de substituição, é possível realizar coletivamente a intercalação de paridade, a intercalação da torção de coluna e o processo de substituição pelo uso da matriz.
[00351] Além do mais, é possível realizar apenas uma ou nenhuma da intercalação de paridade e da intercalação da torção de coluna. Por exemplo, quando o caminho de comunicação 13 (Fig. 7) for uma linha de satélite ou congêneres em que o erro de surto e a tremulação não precisam ser considerados e congêneres, diferente de AWGN, como DVB-S.2, a intercalação de paridade e a intercalação da torção de coluna não devem ser realizadas.
[00352] A seguir, uma simulação da medição de uma taxa de erro (taxa de erro de bit) que é realizada para o aparelho de transmissão 11 da Fig. 8 será descrita em relação à Fig. 32 até a Fig. 34.
[00353] A simulação é realizada pelo emprego de um caminho de comunicação com uma tremulação de D/U de 0 dB.
[00354] A Fig. 32 é um diagrama que ilustra um modelo do caminho de comunicação empregado em uma simulação.
[00355] Em outras palavras, A da Fig. 32 ilustra um modelo de uma tremulação empregada na simulação.
[00356] Adicionalmente, B da Fig. 32 ilustra um modelo de um caminho de comunicação com a tremulação representada pelo modelo de A da Fig. 32.
[00357] Além do mais, em B da Fig. 32, H representa um modelo da tremulação da Fig. 32. Adicionalmente, em B da Fig. 32, N representa Interferência InterPortadora (ICI) e, na simulação, um valor esperado E[N2] da energia é aproximado de AWGN.
[00358] A Fig. 33 e a Fig. 34 mostram um relacionamento entre a taxa de erro obtida pela simulação e a frequência de Doppler fd da tremulação.
[00359] Além do mais, a Fig. 33 mostra um relacionamento entre a taxa de erro e a frequência de Doppler fd, quando o esquema de modulação for 16QAM e a taxa de código (r) for (3/4) e o método de substituição for o primeiro método de substituição. Adicionalmente, a Fig. 34 mostra um relacionamento entre a taxa de erro e a frequência de Doppler fd, quando o esquema de modulação for 64QAM e a taxa de código (r) for (5/6) e o método de substituição for o primeiro método de substituição.
[00360] Adicionalmente, na Fig. 33 e na Fig. 34, uma linha espessa mostra o relacionamento entre a taxa de erro e a frequência de Doppler fd no caso de realização de todos da intercalação de paridade, da intercalação da torção de coluna e do processo de substituição e uma linha fina mostra o relacionamento entre a taxa de erro e a frequência de Doppler fd no caso de realização apenas do processo de substituição, dentre a intercalação de paridade, a intercalação da torção de coluna e o processo de substituição.
[00361] Em cada uma da Fig. 33 ou da Fig. 34, é certificado que a taxa de erro melhora (é reduzida) mais no caso de realização de todos da intercalação de paridade, da intercalação da torção de coluna e do processo de substituição do que no caso de realização apenas do processo de substituição. <Exemplo de configuração do codificador de LDPC 115>
[00362] A Fig. 35 é um diagrama de blocos que ilustra um exemplo de configuração do codificador de LDPC 115 da Fig. 8.
[00363] Além do mais, o codificador de LDPC 122 da Fig. 8 é configurado similarmente.
[00364] Da forma descrita na Fig. 12 e na Fig. 13, nos padrões de DVB-S.2 e congêneres, os códigos de LDPC de dois tipos de comprimentos de código N de 64.800 bits e 16.200 bits são definidos.
[00365] 11 taxas de código 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 e 9/10 são definidas para o código de LDPC de comprimento de código N de 64.800 bits e 10 taxas de código 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 e 8/9 são definidas para o código de LDPC de comprimento de código N de 16.200 bits (Fig. 12 e Fig. 13).
[00366] O codificador de LDPC 115 pode realizar codificação (codificação de correção de erro) pelo código de LDPC de cada taxa de código de comprimentos de código N de 64.800 bits e 16.200 bits, para cada comprimento de código N, de acordo com a matriz de verificação de paridade H preparada para cada taxa de código.
[00367] O codificador de LDPC 115 é configurado com uma unidade de processamento de codificação 601 e uma unidade de armazenamento 602.
[00368] A unidade de processamento de codificação 601 é configurada com uma unidade de definição da taxa de código 611, uma unidade de leitura da tabela do valor inicial 612, uma unidade de geração da matriz de verificação de paridade 613, uma unidade de leitura do bit de informação 614, uma unidade de cálculo da paridade de codificação 615 e uma unidade de controle 616, realiza codificação de LDPC nos dados alvos de LDPC supridos para o codificador de LDPC 115 e supre o código de LDPC resultante para o intercalador de bit 116 (Fig. 8).
[00369] Em outras palavras, a unidade de definição da taxa de código 611 define o comprimento de código N e a taxa de código do código de LDPC em resposta, por exemplo, a operações de um operador, ou congêneres.
[00370] A unidade de leitura da tabela do valor inicial 612 lê uma tabela do valor inicial da matriz de verificação de paridade, que será descrita posteriormente, correspondente ao comprimento de código N e à taxa de código que são definidos pela unidade de definição da taxa de código 611, a partir da unidade de armazenamento 602.
[00371] A unidade de geração da matriz de verificação de paridade 613 gera uma matriz de verificação de paridade H e armazena a matriz H na unidade de armazenamento 602, pelo arranjo dos elementos de 1 na matriz de informação HÂ correspondente ao comprimento da informação K (= comprimento de código N - comprimento de paridade M) de acordo com o comprimento de código N e a taxa de código que são definidos pela unidade de definição da taxa de código 611, com base na tabela do valor inicial da matriz de verificação de paridade lida pela unidade de leitura da tabela do valor inicial 612, na direção da coluna, em um período de 360 colunas (o número p de colunas de uma unidade de uma estrutura cíclica).
[00372] A unidade de leitura do bit de informação 614 lê (extrai) o bit de informação do comprimento da informação K a partir dos dados alvos de LDPC supridos para o codificador de LDPC 115.
[00373] A unidade de cálculo da paridade de codificação 615 gera uma palavra código (código de LDPC) pela leitura da matriz de verificação dc paridade H gerada pela unidade de geração da matriz de verificação de paridade 613 a partir da unidade de armazenamento 602 e pelo cálculo do bit de paridade para o bit de informação que é lido pela unidade de leitura do bit de informação 614 com base em uma equação predeterminada pelo uso da matriz de verificação de paridade H.
[00374] A unidade de controle 616 controla respectivos blocos que configuram a unidade de processamento de codificação 601.
[00375] A unidade de armazenamento 602 armazena, por exemplo, uma pluralidade de tabelas do valor inicial da matriz de verificação de paridade correspondentes a cada uma de uma pluralidade de taxas de código mostradas na Fig. 12 e na Fig. 13, para cada um dos comprimentos de código N de 64.800 bits e 16.200 bits. Adicionalmente, a unidade de armazenamento 602 armazena temporariamente dados exigidos para o processo pela unidade de processamento de codificação 601.
[00376] A Fig. 36 é um fluxograma que ilustra um processo do codificador de LDPC 115 da Fig. 35.
[00377] Na etapa S201, a unidade de definição da taxa de código 611 determina (define) o comprimento de código N e a taxa de código r para realizar codificação de LDPC.
[00378] Na etapa S202, a unidade de leitura da tabela do valor inicial 612 lê uma tabela do valor inicial da matriz de verificação de paridade que é definida antecipadamente, correspondente ao comprimento de código N e à taxa de código r que são determinados pela unidade de definição da taxa de código 611, a partir da unidade de armazenamento 602.
[00379] Na etapa S203, a unidade de geração da matriz de verificação de paridade 613 obtém (gera) a matriz de verificação de paridade H do código de LDPC do comprimento de código N e da taxa de código r são determinados pela unidade de definição da taxa de código 611, pelo uso da tabela do valor inicial da matriz de verificação de paridade que é lida a partir da unidade de armazenamento 602 pela unidade de leitura da tabela do valor inicial 612 e supre e armazena a matriz de verificação de paridade H na unidade de armazenamento 602.
[00380] Na etapa S204, a unidade de leitura do bit de informação 614 lê o bit de informação do comprimento da informação K (= N x r) correspondente ao comprimento de código N e à taxa de código r determinados pela unidade de definição da taxa de código 611 a partir dos dados alvos de LDPC supridos para o codificador de LDPC 115, lê a matriz de verificação de paridade H que é obtida pela unidade de geração da matriz de verificação de paridade 613 a partir da unidade de armazenamento 602 e supre o bit de informação e a matriz de verificação de paridade H para a unidade de cálculo da paridade de codificação 615.
[00381] Na etapa S205, a unidade de cálculo da paridade de codificação 615 calcula sequencialmente o bit de paridade da palavra código c que satisfaz a equação (8), pelo uso do bit de informação e da matriz de verificação de paridade H provenientes da unidade de leitura do bit de informação 614.
Figure img0011
[00382] Na equação (8), c representa um vetor de linha como uma palavra código (código de LDPC) e c1 representa um vetor obtido pelo transporte do vetor de linha c.
[00383] Aqui, como exposto, quando a parte do bit de informação for representada por um vetor de linha A e a parte do bit de paridade for representada por um vetor de linha T, no vetor de linha c, que é o código de LDPC (1 palavra código), o vetor de linha c pode ser representado pela equação c = [A | T], pelo vetor de linha A como o bit de informação e pelo vetor de linha T como o bit de paridade.
[00384] A matriz de verificação de paridade H e o vetor de linha c = [A I T] como o código de LDPC precisam satisfazer uma equação Hc1 = 0 e, quando a matriz de paridade HT da matriz de verificação de paridade H = [HA I HT] tiver a estrutura de escadaria mostrada na Fig. 11, o vetor de linha T como um bit de paridade que configura o vetor de linha c - [A | T] que satisfaz a equação Hc1 = 0 pode ser obtido sequencialmente, tomando os elementos de cada linha 0, na ordem do elemento na primeira linha do vetor de coluna Hc1 na equação Hcr = 0.
[00385] A unidade de cálculo da paridade de codificação 615 obtém o bit de paridade T para o bit de informação A a partir da unidade de leitura do bit de informação 614 e transmite a palavra código c = [A | T] representada pelo bit de informação A e pelo bit de paridade T como o resultado da codificação de LDPC do bit de informação A.
[00386] Posteriormente, na etapa S206, a unidade de controle 616 determina se a codificação de LDPC é terminada ou não. Na etapa S206, quando for determinado que a codificação de LDPC não está concluída, em outras palavras, por exemplo, quando ainda houver dados alvos de LDPC a serem sujeitos à codificação de LDPC, o processo retoma para a etapa S201 (ou etapa S204) e, posteriormente, o processo das etapas S201 (ou etapa S204) até S206 é repetido.
[00387] Adicionalmente, na etapa S206, quando for determinado que a codificação de LDPC é terminada, em outras palavras, por exemplo, quando não houver dados alvos de LDPC a serem sujeitos à codificação de LDPC, o codificador de LDPC 115 termina o processo.
[00388] Da forma supradescrita, uma tabela do valor inicial da matriz de verificação de paridade correspondente a cada comprimento de código N e cada taxa de código r é preparada, o codificador de LDPC 115 realiza a codificação de LDPC de uma taxa de código predeterminada r de uma comprimento de código predeterminado N, pelo uso da matriz de verificação de paridade H gerada a partir da tabela do valor inicial da matriz de verificação de paridade correspondente ao comprimento de código predeterminado N e à taxa de código predeterminada r. <Exemplo da tabela do valor inicial da matriz de verificação de paridade>
[00389] A tabela do valor inicial da matriz de verificação de paridade é uma tabela que representa as posições de elementos de 1 de uma matriz de informação HA (Fig. 10) correspondente ao comprimento da informação K correspondente ao comprimento de código N e à taxa de código r do código de LDPC da matriz de verificação de paridade H (código de LDPC definido pela matriz de verificação de paridade H) em um intervalo de 360 colunas (coluna número P em unidades de estrutura cíclica) e é criada antecipadamente para cada matriz de verificação de paridade H de cada comprimento de código N e cada taxa de código r.
[00390] A Fig. 37 é um diagrama que ilustra um exemplo da tabela do valor inicial da matriz de verificação de paridade.
[00391] Em outras palavras, a Fig. 37 mostra uma tabela do valor inicial da matriz de verificação de paridade para a matriz de verificação de paridade H que é definida no padrão DVB-T.2 e cujo comprimento de código N é 16.200 bits e cuja taxa de código r (taxa de código na representação de DVB-T.2) é 1/4.
[00392] A unidade de geração da matriz de verificação de paridade 613 (Fig. 35) obtém a matriz de verificação de paridade H pelo uso da tabela do valor inicial da matriz de verificação de paridade da seguinte maneira.
[00393] A Fig. 38 é um diagrama que descreve um método de obtenção da matriz de verificação de paridade H a partir da tabela do valor inicial da matriz de verificação de paridade.
[00394] Em outras palavras, a Fig. 38 mostra uma tabela do valor inicial da matriz de verificação de paridade para a matriz de verificação de paridade H que é definida no padrão DVB-T.2 e cujo comprimento de código N é 16.200 bits e cuja taxa de código r é 2/3.
[00395] Da forma supradescrita, a tabela do valor inicial da matriz de verificação de paridade é uma tabela que representa as posições de elementos de 1 em uma matriz de informação HA (Fig- 10) correspondente ao comprimento da informação K de acordo com o comprimento de código N e a taxa de código r do código de LDPC em um intervalo de 360 colunas (o número P de colunas em uma unidade de uma estrutura cíclica) e números de linha (números de linha considerando que o número de linha da primeira linha da matriz de verificação de paridade H é 0) de elementos de 1 na (l+360x(i- 1 ))-ésima coluna da matriz de verificação de paridade H são arranjados pelo número do peso da coluna da (l+360x(i-l))-ésima coluna, na i-ésima linha.
[00396] Aqui, já que a matriz de paridade HT (Fig. 10) correspondente ao comprimento de paridade M da matriz de verificação de paridade H é determinada da forma ilustrada na Fig. 25, de acordo com a tabela do valor inicial da matriz de verificação de paridade, a matriz de informação HA (Fig. 10) correspondente ao comprimento da informação K da matriz de verificação de paridade H é obtida.
[00397] O número k+1 de linhas da tabela do valor inicial da matriz de verificação de paridade muda dependendo do comprimento da informação K.
[00398] O relacionamento da equação (9) é estabelecido entre o comprimento da informação K e o número k+1 de linhas da tabela do valor inicial da matriz de verificação de paridade.
Figure img0012
[00399] Aqui, 360 na equação (9) é o número P de colunas de uma unidade da estrutura cíclica descrita na Fig. 26.
[00400] Na tabela do valor inicial da matriz de verificação de paridade da Fig. 38, 13 números são arranjados da primeira linha até a terceira linha e três números são arranjados da quarta linha até a (k+l)-ésima linha (na Fig. 38, até a 30a linha).
[00401] Portanto, o peso da coluna da matriz de verificação de paridade H obtida a partir da tabela do valor inicial da matriz de verificação de paridade da Fig. 38 é 13 da primeira linha até a {1+360x(3-1)-1 }-ésima linha e é 3 da (l+360x(3-l))-ésima linha até a K-ésima linha.
[00402] 0, 2.084, 1.613, 1.548, 1.286, 1.460, 3.196, 4.297, 2.481, 3.369, 3.451, 4.620 e 2.622 estão na primeira linha da tabela do valor inicial da matriz de verificação de paridade da Fig. 38, que mostra que os elementos das linhas dos números de linha 0, 2.084, 1.613, 1.548, 1.286, 1.460, 3.196, 4.297, 2.481, 3.369, 3.451, 4.620 e 2.622 na primeira coluna da matriz de verificação de paridade H são 1 (outros elementos são 0).
[00403] Adicionalmente, 1, 122, 1.516, 3.448, 2.880, 1.407, 1.847, 3.799, 3.529, 373, 971, 4.358 e 3.108 estão na segunda linha da tabela do valor inicial da matriz de verificação de paridade da Fig. 38, que mostra que os elementos das linhas dos números de linha 1, 122, 1.516, 3.448, 2.880, 1.407, 1.847, 3.799, 3.529, 373, 971, 4.358 e 3.108 na 361 (=l+360x(2-l))- ésima coluna da matriz de verificação de paridade H são 1.
[00404] Da forma supradescrita, a tabela do valor inicial da matriz de verificação de paridade representa as posições de elementos de 1 na matriz de informação HA da matriz de verificação de paridade H em um intervalo de 360 colunas.
[00405] As colunas diferentes das (l+360x(i-l))-ésimas colunas na matriz de verificação de paridade H, em outras palavras, respectivas colunas da (2 + 360 x (i - l))-ésima coluna até a (360 x Í)-ésÍma coluna são arranjadas pelo deslocamento cíclico periódico dos elementos de 1 na (l+360x(i-1 ))- ésima coluna determinada pela tabela do valor inicial da matriz de verificação de paridade, de acordo com o comprimento de paridade M, na direção para baixo (a direção para baixo de uma coluna).
[00406] Em outras palavras, por exemplo, a (2 + 360 x (Í - l))-ésima coluna é obtida pelo deslocamento cíclico da (l+360x(i-l))-ésima coluna em M / 360 (= q) na direção para baixo e a próxima (3+360x(i-l ))-ésima coluna é obtida pelo deslocamento cíclico da (2 + 360 x (i - l))-ésima coluna que é obtida pelo deslocamento cíclico da (l+360x(i-l))-ésima coluna em 2 x M / 360 (= 2 x q) na direção para baixo, em M / 360 (= q) na direção para baixo.
[00407] Aqui, se considera-se que o valor numérico da j-ésima coluna (j-ésima a partir da esquerda) na i-ésima linha (i-ésima a partir do topo) da tabela do valor inicial da matriz de verificação de paridade é representado por hj,j e o número de linha do j-ésimo elemento de 1 na w-ésima coluna da matriz de verificação de paridade H é representado por Hw.j, o número de linha Hw.j do elemento de 1 na w-ésima coluna que é uma coluna diferente da (l+360x(i-l))-ésima coluna da matriz de verificação de paridade H pode ser obtido pela equação (10).
Figure img0013
[00408] Aqui, mod(x, y) significa o restante durante a divisão de x por y-
[00409] Adicionalmente, P é o número P de colunas de uma unidade da estrutura cíclica supradescrita e é 360, por exemplo, nos padrões de DVB-S.2, DVB-T.2 e DVB-C.2, como exposto. Adicionalmente, q é um valor M / 360 que é obtido pela divisão do comprimento de paridade M pelo número P (=360) de colunas de uma unidade da estrutura cíclica.
[00410] A unidade de geração da matriz de verificação de paridade 613 (Fig. 35) especifica o número de linha do elemento de 1 na (1 +360x(Í-1 ))- ésima coluna da matriz de verificação de paridade H pela tabela do valor inicial da matriz de verificação de paridade.
[00411] Adicionalmente, a unidade de geração da matriz de verificação de paridade 613 (Fig. 35) obtém o número de linha Hw.j do elemento de I na w-ésima coluna, que é uma coluna diferente da (l+360x(i-l))-ésima coluna da matriz de verificação de paridade H, pela equação (10), e gera a matriz de verificação de paridade H na qual o elemento do número de linha obtido da forma supradescrita é 1. <Novo código de LDPO
[00412] Neste particular, é esperado que a demanda de transmissão de dados de uma grande capacidade, tal como uma imagem de uma alta resolução, aumente no futuro. Na transmissão de dados de uma grande capacidade, o código de LDPC de uma alta taxa de código (baixa redundância) é exigido, mas, mesmo durante o uso do código de LDPC com alta taxa de código, é desejado garantir boa qualidade de comunicação.
[00413] Assim, como o código de LDPC com alta taxa de código em que boa qualidade de comunicação pode ser garantida, por exemplo, o código de LDPC (a seguir, referido como novo código de LDPC) em que a taxa de código r é 12/15 e o comprimento de código N é 16 k bits será descrito.
[00414] Além do mais, em relação ao novo código de LDPC, a matriz de paridade HT da matriz de verificação de paridade H tem uma estrutura de escadaria (Fig. 11) similarmente ao código de LDPC que é definido em DVB- S.2 e congêneres, a partir do ponto de vista de manutenção da afinidade (compatibilidade) com o código de LDPC dos padrões existentes, tal como o DVB-S.2, o tanto quanto possível.
[00415] Adicionalmente, em relação ao novo código de LDPC, a matriz de informação HA da matriz de verificação de paridade H tem uma estrutura cíclica e o número P de colunas de uma unidade da estrutura cíclica é 360, similarmente ao código de LDPC que é definido em DVB-S.2 e congêneres.
[00416] A Fig. 39 é um diagrama que ilustra um exemplo da tabela do valor inicial da matriz de verificação de paridade de um novo código de LDPC.
[00417] O codificador de LDPC 115 (Fig. 8, Fig. 35) realiza codificação de LDPC para o novo código de LDPC, pelo uso da matriz de verificação de paridade H obtida a partir da tabela do valor inicial da matriz de verificação de paridade mostrada na Fig. 39.
[00418] Neste caso, a tabela do valor inicial da matriz de verificação de paridade mostrada na Fig. 39 é armazenada na unidade de armazenamento 602 do codificador de LDPC 115 (Fig. 8).
[00419] O novo código de LDPC obtido pelo uso da matriz de verificação de paridade H obtida a partir da tabela do valor inicial da matriz de verificação de paridade mostrada na Fig. 39 é um código de LDPC de alto desempenho.
[00420] Aqui, o código de LDPC de alto desempenho é o código de LDPC obtido a partir de uma matriz de verificação de paridade H apropriada.
[00421] Adicionalmente, a matriz de verificação de paridade H apropriada é uma matriz de verificação de paridade H que satisfaz uma condição predeterminada na qual, quando o código de LDPC obtido a partir da matriz de verificação de paridade H for transmitido em baixas Es/N0 ou Eb/N0 (razão de energia do sinal pela energia do ruído por um bit), BER (e FER) é reduzido).
[00422] A matriz de verificação de paridade H apropriada pode ser obtida pela realização de uma simulação da medição do BER quando, por exemplo, o código de LDPC obtido a partir de várias matrizes de verificação que satisfazem a condição predeterminada for transmitido em uma baixa Es/N0.
[00423] Uma condição predeterminada a ser satisfeita por uma matriz de verificação de paridade H apropriada é que um resultado de análise obtido por um método de análise de um desempenho de código chamado de Evolução de Densidade é bom, e não há um laço dos elementos de 1, o que é chamado de um ciclo 4.
[00424] Aqui, na matriz de informação HA, se elementos de 1 forem densos como um ciclo 4, sabe-se que o desempenho de decodificação do código de LDPC é deteriorado, portanto, exige-se que não haja ciclo 4 como uma condição predeterminada a ser satisfeita por uma matriz de verificação de paridade H apropriada.
[00425] Além do mais, é possível determinar apropriadamente uma condição predeterminada a ser satisfeita por uma matriz de verificação de paridade H apropriada, do ponto de vista de melhoria no desempenho de decodificação do código de LDPC e facilitação (simplificação) de um processo de decodificação do código de LDPC.
[00426] A Fig. 40 e a Fig. 41 são diagramas que descrevem a evolução de densidade pela qual um resultado da análise é obtido como uma condição predeterminada a ser satisfeita pela matriz de verificação de paridade H apropriada.
[00427] A evolução de densidade é um método de análise de código que calcula um valor esperado de uma probabilidade de erro para a íntegra de um código de LDPC (agrupamento) no qual o comprimento de código N caracterizado por uma sequência de grau a ser descrita a seguir é oo.
[00428] Por exemplo, o valor esperado da probabilidade de erro de um certo agrupamento é 0 a princípio no canal com AWGN, mas, se a variância de ruído estiver crescendo gradualmente a partir de 0 e a variância de ruído ir até um certo limite ou mais, o valor esperado não é 0.
[00429] De acordo com a evolução de densidade, é possível determinar a qualidade do desempenho do agrupamento (adequação de uma matriz de verificação de paridade) pela comparação do limite da variância do ruído em que o valor esperado da probabilidade de erro não é 0 (a seguir, também referido como um limite de desempenho).
[00430] Além do mais, se um agrupamento ao qual um código de LDPC específico pertence for determinado para o código de LDPC e a evolução de densidade for realizada para o agrupamento, é possível prever um desempenho aproximado do código de LDPC.
[00431] Portanto, se um agrupamento de alto desempenho for descoberto, o código de LDPC de alto desempenho pode ser descoberto a partir dos códigos de LDPC que pertencem ao agrupamento.
[00432] Aqui, a supradescrita sequência de grau representa um percentual em que o nó variável e o nó de verificação com cada peso estão presentes para o comprimento de código N do código de LDPC.
[00433] Por exemplo, o código de LDPC (3, 6) regular do qual uma taxa de código é 1/2 pertence a um agrupamento caracterizado por uma sequência de grau na qual o peso (peso da coluna) de todos os nós variáveis é 3 e o peso (peso da linha) de todos os nós de verificação é 6.
[00434] A Fig. 40 ilustra um gráfico de Tanner de um agrupamento como este.
[00435] No gráfico de Tanner da Fig. 40, o número de nós variáveis denotados por marcas de círculo (marca de O) é N, que é igual ao comprimento de código N, e o número de nós de verificação denotados por marcas de quadrado (marca de □) é N/2, que é obtido pela multiplicação do comprimento de código N por uma taxa de código 1/2.
[00436] Três bordas com peso da coluna igual são acopladas em cada nó variável, portanto, no total, apenas 3N bordas são acopladas nos N nós variáveis.
[00437] Seis bordas com peso da coluna igual são acopladas em cada nó de verificação, portanto, no total, apenas 3N bordas são acopladas nos N/2 nós de verificação.
[00438] Adicionalmente, no gráfico de Tanner da Fig. 40, existe um intercalador.
[00439] O intercalador rearranja aleatoriamente as 3N bordas acopladas nos N nós variáveis e conecta cada borda rearranjada em qualquer uma das 3N bordas acopladas nos N/2 nós de verificação.
[00440] No intercalador, um padrão de rearranjo para rearranjar as 3N bordas acopladas nos N nós variáveis é como (3N) ! (= (3N) x (3N - 1) x ... x 1). Portanto, o agrupamento caracterizado por uma sequência de grau na qual o peso de todos os nós variáveis é 3 e o peso de todos os nós de verificação é 6 ê uma agregação de (3N) ! códigos de LDPC.
[00441] Na simulação da obtenção de um código de LDPC de alto desempenho (matriz de verificação de paridade apropriada), um agrupamento de um tipo multibordas é usado na evolução de densidade.
[00442] No tipo multibordas, o intercalador, através do qual a borda acoplada no nó variável e a borda acoplada no nó de verificação passam, é dividido em multibordas, de maneira tal que a caracterização do agrupamento seja mais estritamente realizada.
[00443] A Fig. 41 ilustra um exemplo de um gráfico de Tanner de um agrupamento de um tipo multibordas.
[00444] No gráfico de Tanner da Fig. 41, dois intercaladores de um primeiro intercalador e um segundo intercalador existem.
[00445] Adicionalmente, no gráfico de Tanner da Fig. 41, apenas vl nós variáveis existem nos quais o número de bordas conectadas no primeiro intercalador é 1 e o número de bordas conectadas no segundo intercalador é 0, apenas v2 nós variáveis existem nos quais o número de bordas conectadas no primeiro intercalador é 1 e o número de bordas conectadas no segundo intercalador é 2 e apenas v3 nós variáveis existem nos quais o número de bordas conectadas no primeiro intercalador é 0 e o número de bordas conectadas no segundo intercalador é 2.
[00446] Adicionalmente, no gráfico de Tanner da Fig. 41, apenas cl nós de verificação existem nos quais o número de bordas conectadas no primeiro intercalador é 2 e o número de bordas conectadas no segundo intercalador é 0, apenas c2 nós de verificação existem nos quais o número de bordas conectadas no primeiro intercalador é 2 e o número de bordas conectadas no segundo intercalador é 2 e apenas c3 nós de verificação existem nos quais o número de bordas conectadas no primeiro intercalador é 0 e o número de bordas conectadas no segundo intercalador é 3.
[00447] Aqui, a evolução de densidade e sua implementação são descritas, por exemplo, em "On the Design of Low-Density Parity-Check Codes within 0.0045 dB of the Shannon Limit", S.Y.Chung, G.D.Forney, T.J.Richardson, R.Urbanke, IEEE Communications Leggers, VOL.5, NO.2, Feb 2001.
[00448] Em uma simulação da obtenção de um novo código de LDPC (uma tabela do valor inicial da matriz de verificação de paridade deste), um agrupamento é descoberto no qual um limite de desempenho é um valor predeterminado ou menor pelo uso de uma evolução de densidade do tipo multi bordas e o código de LDPC cujo BER é reduzido no caso de uso de uma ou mais modulações de quadratura, tal como QPSK, dentre os códigos de LDPC que pertencem ao agrupamento é selecionado como um código de LDPC de alto desempenho, aqui, o limite de desempenho é Eb / NQ (razão de energia do sinal pela energia do ruído por um bit) no qual BER começa a cair (fica menor).
[00449] A tabela do valor inicial da matriz de verificação de paridade do novo código de LDPC supradescrito é a tabela do valor inicial da matriz de verificação de paridade do código de LDPC em que o comprimento de código N é 16 kbits e a taxa de código r é 12/15.
[00450] Portanto, de acordo com o novo código de LDPC obtido a partir da tabela do valor inicial da matriz de verificação de paridade, é possível garantir boa qualidade de comunicação na transmissão de dados.
[00451] A Fig. 42 é um diagrama que ilustra um mínimo comprimento de ciclo e um limite de desempenho da matriz de verificação de paridade H que são obtidos a partir da tabela do valor inicial da matriz de verificação de paridade do novo código de LDPC da Fig. 39.
[00452] Aqui, o mínimo comprimento de ciclo (circunferência) significa um mínimo valor do comprimento (comprimento do laço) de um laço configurado com elementos de 1.
[00453] Para a matriz de verificação de paridade H obtida a partir da tabela do valor inicial da matriz de verificação de paridade do novo código de LDPC, o mínimo comprimento de ciclo é 6 e o ciclo 4 (um laço configurado com elementos de 1, com um comprimento do laço de 4) não existe.
[00454] Adicionalmente, o limite de desempenho do novo código de LDPC é 4.269922.
[00455] A Fig. 43 é um diagrama que descreve uma matriz de verificação de paridade H (matriz de verificação de paridade H do novo código de LDPC) (que é obtida a partir da tabela do valor inicial da matriz de verificação de paridade) da Fig. 39.
[00456] Na matriz de verificação de paridade H do novo código de LDPC, o peso da coluna X é dado à primeira coluna em relação a uma coluna KX e o peso da coluna YI é dado às subsequentes colunas KY1, o peso da coluna Y2 é dado às subsequentes colunas KY2, o peso da coluna 2 é dado às subsequentes colunas M-l e o peso da coluna 1 é dado à última coluna.
[00457] Aqui, KX + KY1 4- KY2 + M - 1 + 1 é igual ao comprimento de código N = 16.200 bits.
[00458] A Fig. 44 é um diagrama que ilustra os números de colunas KX, KYI, KY2 e M da Fig. 43 e pesos da coluna X, YI e Y2 para a matriz de verificação de paridade H do novo código de LDPC.
[00459] Na matriz de verificação de paridade H do novo código de LDPC, similar à matriz de verificação de paridade descrita na Fig. 12 e na Fig. 13, quanto mais próxima do primeiro lado (lado esquerdo) a coluna estiver, mais é provável que o peso da coluna seja, portanto, é provável que o bit do código no lado inicial do novo código de LDPC seja forte em erro (com uma resistência a erro).
[00460] A Fig. 45 é um diagrama que ilustra um resultado da simulação de BER / FER do novo código de LDPC da Fig. 39.
[00461] Na simulação, o caminho de comunicação (canal) é considerado como AWGN, QPSK é adotado como um esquema de modulação e 50 é adotado como o número de vezes de decodificação iterativa.
[00462] Na Fig. 45, o eixo geométrico horizontal representa Es / No e o eixo geométrico vertical representa BER / FER. Além do mais, a linha sólida representa BER e a linha pontilhada representa FER.
[00463] De acordo com a Fig. 45, um bom BER / FER é obtido para o novo código de LDPC, portanto, é possível verificar se boa qualidade de comunicação é garantida na nova transmissão de dados usando um código de LDPC.
<Exemplo de configuração do aparelho de recepção 12>
[00464] A Fig. 46 é um diagrama de blocos que ilustra um exemplo de configuração do aparelho de recepção 12 da Fig. 7.
[00465] A unidade de processamento de OFDM (operação de OFDM) 151 recebe um sinal OFDM a partir do aparelho de transmissão 11 (Fig. 7) e realiza um processo de sinal no sinal OFDM. Os dados pela unidade de processamento de OFDM 151 que realiza o processo de sinal são supridos para a unidade de gerenciamento de quadro 152.
[00466] A unidade de gerenciamento de quadro 152 realiza um processo (análise de quadro) em um quadro configurado com dados supridos a partir da unidade de processamento de OFDM 151 e supre um sinal dos dados alvos resultantes e um sinal dos dados de controle para os desintercaladores de frequência 161 e 153, respectivamente.
[00467] O desintercalador de frequência 153 realiza desintercalação de frequência em unidades de símbolo nos dados provenientes da unidade de gerenciamento de quadro 152 e supre os dados resultantes para o desmapeador 154.
[00468] O desmapeador 154 realiza desmapeamento (decodificação do arranjo do ponto de sinal) e demodulação de quadratura dos dados (dados na constelação) provenientes do desintercalador de frequência 153, com base no arranjo (constelação) de um ponto de sinal, da forma definida pela modulação por quadratura a ser realizada no lado do aparelho de transmissão 11, e supre os dados resultantes (código de LDPC (probabilidade)) para o decodificador de LDPC 155.
[00469] O decodificador de LDPC 155 realiza a decodificação de LDPC no código de LDPC proveniente do desmapeador 154 e supre os dados alvos de LDPC resultantes (aqui, código BCH) para o decodificador de BCH (decodificador de BCH) 156.
[00470] O decodificador de BCH 156 realiza a decodificação de BCH dos dados alvos de LDPC a partir do decodificador de LDPC 155 e transmite os dados de controle resultantes (sinalização).
[00471] Neste particular, o desintercalador de frequência 161 realiza desintercalação de frequência em unidades de símbolo nos dados provenientes da unidade de gerenciamento de quadro 152 e supre os dados resultantes para o decodificador de SISO / MISO 162.
[00472] O decodificador de SISO / MISO 162 realiza decodificação espaço-temporal dos dados provenientes do desintercalador de frequência 161 e supre os dados resultantes para o desintercalador de tempo 163.
[00473] O desintercalador de tempo 163 realiza desintercalação de tempo em unidades de símbolo nos dados provenientes do decodificador de SISO / MISO 162 e supre os dados resultantes para o desmapeador 164.
[00474] O desmapeador 164 realiza desmapeamento (decodificação do arranjo do ponto de sinal) e demodulação de quadratura dos dados (dados na constelação) provenientes do desintercalador de tempo 163, com base no arranjo (constelação) do ponto de sinal, da forma definida pela modulação por quadratura a ser realizada no lado do aparelho de transmissão 11, e supre os dados resultantes para o desintercalador de bit 165.
[00475] O desintercalador de bit 165 realiza a desintercalação de bit dos dados provenientes do desmapeador 164 e supre o código de LDPC (probabilidade), que são dados sujeitos à desintercalação de bit, e supre os dados resultantes para o decodifícador de LDPC 166.
[00476] O decodifícador de LDPC 166 realiza a decodificação de LDPC no código de LDPC proveniente do desintercalador de bit 165 e supre os dados alvos de LDPC resultantes (aqui, código BCH) para o decodifícador de BCH 167.
[00477] O decodifícador de BCH 167 realiza a decodificação de BCH dos dados alvos de LDPC provenientes do decodifícador de LDPC 155 e transmite os dados resultantes para o desembaralhador de BB 168.
[00478] O desembaralhador de BB 168 realiza o desembaralhamento de BB nos dados provenientes do decodifícador de BCH 167 e supre os dados resultantes para uma unidade de deleção de nulo (Deleção de Nulo) 169.
[00479] A unidade de deleção de nulo 169 deleta Nulo inserido pelo compensador 112 da Fig. 8 dos dados provenientes do desembaralhador de BB 168 e supre o resultado para o demultiplexador 170.
[00480] O demultiplexador 170 separa um ou mais fluxos contínuos (dados do objeto) obtidos pela multiplexação dos dados provenientes da unidade de deleção de nulo 169 em cada fluxo contínuo, realiza processos necessários neste e transmite o resultado como um fluxo contínuo de saída.
[00481] Além do mais, o aparelho de recepção 12 pode ser configurado sem prover alguns blocos mostrados na Fig. 46 que são providos. Em outras palavras, por exemplo, se o aparelho de transmissão 11 (Fig, 8) for configurado sem o intercalador de tempo 118, o codificador de SISO / M1SO 119, o intercalador de frequência 120 e o intercalador de frequência 124 que são providos, o aparelho de recepção 12 pode ser configurado sem prover o desintercalador de tempo 163, o decodifícador de SISO / MISO 162, o desintercalador de frequência 161 e o desintercalador de frequência 153, respectivamente, correspondentes ao intercalador de tempo 118, ao codificador de SISO / MISO 119, ao intercalador de frequência 120 e ao intercalador de frequência 124 do aparelho de transmissão 11.
[00482] A Fig. 47 é um diagrama de blocos que ilustra um exemplo de configuração de um desintercalador de bit 165 da Fig. 46.
[00483] O desintercalador de bit 165 é configurado com um multiplexador (MUX) 54 e um desintercalador de torção de coluna 55 e realiza desintercalação (bit) no bit de símbolo de um símbolo que compreende dados provenientes do desmapeador 164 (Fig. 46).
[00484] Em outras palavras, o multiplexador 54 realiza um processo de substituição reversa (um processo oposto ao processo de substituição) correspondente ao processo de substituição realizado pelo demultiplexador 25 da Fig. 9 no bit de símbolo do símbolo proveniente do desmapeador 164, em outras palavras, o processo de substituição reversa para retomar a posição do bit do código (probabilidade) do código de LDPC que é substituído pelo processo de substituição para sua posição original, e supre o código de LDPC resultante para o desintercalador de torção de coluna 55.
[00485] O desintercalador de torção de coluna 55 realiza uma desintercalação da torção de coluna (um processo oposto à intercalação da torção de coluna) correspondente à intercalação da torção de coluna como o processo de rearranjo realizado pelo intercalador de torção de coluna 24 da Fig. 9 no código de LDPC proveniente do multiplexador 54, em outras palavras, por exemplo, uma desintercalação da torção de coluna como o processo de substituição reversa para retomar o bit de código do código de LDPC cuja sequência é mudada pela intercalação da torção de coluna como o processo de substituição para sua sequência original.
[00486] Especificamente, o desintercalador de torção de coluna 55 realiza desintercalação da torção de coluna pela gravação e leitura do bit de código do código de LDPC na memória de desintercalação configurada similarmente à memória 31 mostrada na Fig. 28.
[00487] Aqui, no desintercalador de torção de coluna 55, a gravação do bit do código é realizada na direção da linha da memória de desintercalação pelo uso do endereço de leitura durante a leitura do bit do código proveniente da memória 31 como o endereço de gravação. Adicionalmente, a leitura do bit do código é realizada pelo uso do endereço de gravação durante a gravação do bit do código na memória 31 como o endereço de leitura.
[00488] O código de LDPC obtido a partir da desintercalação da torção de coluna é suprido do desintercalador de torção de coluna 55 para o decodificador de LDPC 166.
[00489] Aqui, quando a intercalação de paridade, a intercalação da torção de coluna e o processo de substituição forem realizados no código de LDPC suprido do desmapeador 164 para o desintercalador de bit 165, no desintercalador de bit 165, é possível realizar uma desintercalação de paridade correspondente à intercalação de paridade (um processo oposto à intercalação de paridade, em outras palavras, a desintercalação de paridade para retomar o bit de código do código de LDPC cuja sequência é mudada pela intercalação de paridade para sua sequência original), o processo de substituição reversa correspondente ao processo de substituição e a desintercalação da torção de coluna correspondente à intercalação da torção de coluna.
[00490] Entretanto, no desintercalador de bit 165 da Fig. 47, o multiplexador 54 para realizar o processo de substituição reversa correspondente ao processo de substituição e o desintercalador de torção de coluna 55 para realizar a desintercalação da torção de coluna correspondente à intercalação da torção de coluna são providos, mas um bloco de realização da desintercalação de paridade correspondente à intercalação de paridade não é provido e a desintercalação de paridade não é realizada.
[00491] Portanto, o desintercalador de bit 165 (o desintercalador de torção de coluna 55 deste) realiza o processo de substituição reversa e a desintercalação da torção de coluna no decodificador de LDPC 166 e supre o código de LDPC que não é sujeito à desintercalação de paridade para o decodificador de LDPC 166.
[00492] O decodifícador de LDPC 166 realiza a decodificação de LDPC no código de LDPC proveniente do desintercalador de bit 165 pelo uso de uma matriz de verificação de paridade de conversão obtida pela realização pelo menos da substituição de coluna correspondente à intercalação de paridade na matriz de verificação de paridade H usada para a codificação de LDPC pelo codificador de LDPC 115 da Fig. 8 e transmite os dados resultantes como um resultado da decodificação dos dados alvos de LDPC.
[00493] A Fig. 48 é um fluxograma que ilustra um processo realizado pelo desmapeador 164, pelo desintercalador de bit 165 e pelo decodifícador de LDPC 166 da Fig. 47.
[00494] Na etapa SI 11, o desmapeador 164 realiza desmapeamento e demodulação de quadratura nos dados (dados na constelação mapeados para um ponto de sinal) provenientes do desintercalador de tempo 163 e supre o resultado para o desintercalador de bit 165, e o processo prossegue para a etapa SI 12.
[00495] O desintercalador de bit 165 realiza desintercalação (desintercalação de bit) nos dados provenientes do desmapeador 164 na etapa SI 12, e o processo prossegue para a etapa SI 13.
[00496] Em outras palavras, na etapa SI 12, o multiplexador 54 do desintercalador de bit 165 realiza o processo de substituição reversa nos dados (correspondentes ao bit de símbolo do símbolo) provenientes do desmapeador 164 e supre o bit do código do código de LDPC resultante para o desintercalador de torção de coluna 55.
[00497] O desintercalador de torção de coluna 55 realiza desintercalação da torção de coluna no código de LDPC proveniente do multiplexador 54 e supre o código de LDPC resultante (probabilidade) para o decodifícador de LDPC 166.
[00498] Na etapa SI 13, o decodifícador de LDPC 166 realiza a decodificação de LDPC no código de LDPC proveniente do desintercalador de torção de coluna 55 pelo uso da matriz de verificação de paridade H usada para a codificação de LDPC pelo codificador de LDPC 115 da Fig. 8, em outras palavras, pelo uso da matriz de verificação de paridade de conversão H obtida pela realização pelo menos da substituição de coluna correspondente à intercalação de paridade na matriz de verificação de paridade H, e transmite os dados resultantes como um resultado da decodificação dos dados alvos de LDPC para o decodificador de BCH 167.
[00499] Além do mais, mesmo na Fig. 47, similarmente ao caso da Fig. 9, para a conveniência de descrição, o multiplexador 54 que realiza o processo de substituição reversa e o desintercalador de torção de coluna 55 que realiza desintercalação da torção de coluna são configurados separadamente, mas o multiplexador 54 e o desintercalador de torção de coluna 55 podem ser configurados integralmente.
[00500] Adicionalmente, quando o intercalador de bit 116 da Fig. 9 não realizar a intercalação da torção de coluna, o desintercalador de torção de coluna 55 não precisa ser provido no desintercalador de bit 165 da Fig. 47.
[00501] A seguir, a decodificação de LDPC realizada pelo decodificador de LDPC 166 da Fig. 46 será adicionalmente descrita.
[00502] O decodificador de LDPC 166 da Fig. 46 realiza a decodificação de LDPC no código de LDPC proveniente do desintercalador de torção de coluna 55 no qual o processo de substituição reversa e a desintercalação da torção de coluna são realizados, e a desintercalação de paridade não é realizada, como exposto, na matriz de verificação de paridade H usada para a codificação de LDPC pelo codificador de LDPC 115 da Fig. 8 pelo uso da matriz de verificação de paridade de conversão obtida pela realização pelo menos da substituição de coluna correspondente à intercalação de paridade.
[00503] Aqui, foi proposta previamente uma decodificação de LDPC que pode suprimir uma frequência operacional até uma faixa suficientemente factível, ao mesmo tempo em que suprime a escala de circuito pela realização da decodificação de LDPC pelo uso da matriz de verificação de paridade de conversão (por exemplo, veja Patente Japonesa 4224777).
[00504] Assim, primeiro, a decodificação de LDPC pelo uso da matriz de verificação de paridade de conversão que foi proposta previamente será descrita em relação à Fig. 49 até a Fig. 52.
[00505] A Fig. 49 ilustra um exemplo da matriz de verificação de paridade H de um código de LDPC cujo comprimento de código N é 90 e cuja taxa de código é 2/3.
[00506] Além do mais, na Fig. 49 (também na Fig. 50 e na Fig. 51, que serão descritas posteriormente), 0 é expressado como ponto (.).
[00507] Na matriz de verificação de paridade H da Fig. 49, a matriz de paridade tem uma estrutura de escadaria.
[00508] A Fig. 50 ilustra uma matriz de verificação de paridade H’ obtida pela realização da permuta de linha da equação (11) e da permuta de coluna da equação (12) na matriz de verificação de paridade H da Fig. 49. Permuta de linha: 6s+t+l-ésima linha —» 5t+s+l-ésima linha ...(11) Permuta de coluna: 6x+y+61-ésima coluna —> 5y+x+61-ésima coluna ...(12)
[00509] Aqui, nas equações (11) e (12), s, t, x e y são números inteiros nas respectivas faixas 0 < s < 5, 0 < t < 6, 0 <x < 5 e 0 <t < 6.
[00510] De acordo com a permuta de linha da equação (11), a permuta é realizada de maneira tal que a primeira, a sétima, a 13a, a 19a e a 25a linhas que têm restantes de 1 durante a divisão destas por 6 sejam substituídas com a primeira, a segunda, a terceira, a quarta e a quinta linhas e a segunda, a oitava, a 14a, a 20a e a 26a linhas que têm restantes de 2 durante a divisão destas por 6 sejam substituídas com a sexta, a sétima, a oitava, a nona e a décima linhas.
[00511] Adicionalmente, de acordo com a permuta de coluna da equação (12), permuta é realizada de maneira tal que a 61a, a 67a, a 73a, a 79a e a 85a colunas depois da 61a coluna (matriz de paridade) que têm restantes de 1 durante a divisão destas por 6 sejam substituídas com a 61a, a 62a, a 63a, a 64a e a 65a colunas e a 62a, a 68a, a 74a, a 80a e a 86a colunas que têm restantes de 2 durante a divisão destas por 6 sejam substituídas com a 66a, a 67a, a 68a, a 69a e a 70a colunas.
[00512] Assim, a matriz obtida pela realização da permuta de linha e coluna na matriz de verificação de paridade H da Fig. 49 é a matriz de verificação de paridade H' da Fig. 50.
[00513] Aqui, mesmo se a permuta de linha for realizada na matriz de verificação de paridade H, ela não afeta a sequência do bit de código do código de LDPC.
[00514] Adicionalmente, a permuta de coluna da equação (12) corresponde a uma intercalação de paridade que intercala o (K+qx+y+1)- ésimo bit do código supradescrito na posição do (K+Py+x+l )-ésimo bit do código durante a respectiva definição do comprimento da informação K em 60, do número p de colunas de uma unidade de uma estrutura cíclica em 5 e do divisor q (= M / P) do comprimento de paridade M (aqui, 30) em 6.
[00515] Portanto, a matriz de verificação de paridade H’ da Fig. 50 é uma matriz de verificação de paridade de conversão obtida pelo menos pela realização de uma permuta de coluna para substituir a (K+qx+y+l)-ésima coluna da matriz de verificação de paridade da Fig. 49 (a seguir, conforme apropriado, referida como uma matriz de verificação de paridade original) H com a (K+qx+x+l)-ésima coluna.
[00516] Se o código de LDPC da matriz de verificação de paridade original H da Fig. 49 for substituído, similarmente à equação (12), e for multiplicado pela matriz de verificação de paridade de conversão H' da Fig. 50, vetor 0 é transmitido. Em outras palavras, se o vetor de linha c obtido pela realização de uma permuta de coluna da equação (12) no vetor de linha c como o código de LDPC (1 palavra código) da matriz de verificação de paridade original H for expressado como c', Hc1 toma-se o vetor 0 devido à propriedade da matriz de verificação de paridade H e, assim, H'c11 torna-se seguramente o vetor 0.
[00517] A partir do exposto, a matriz de verificação de paridade de conversão H' da Fig. 50 é a matriz de verificação de paridade do código de LDPC c' obtida pela realização da permuta de coluna da equação (12) no código de LDPC c da matriz de verificação de paridade original H.
[00518] Portanto, é possível obter o mesmo resultado da decodificação como o caso de decodificação do código de LDPC c da matriz de verificação de paridade original H pelo uso da matriz de verificação de paridade H, pela decodificação (decodificação de LDPC) do código de LDPC c' sujeito à permuta de coluna da equação (12) no código de LDPC da matriz de verificação de paridade original H pelo uso da matriz de verificação de paridade de conversão H' da Fig. 50 e pela realização de permuta reversa à permuta de coluna da equação (12) no resultado da decodificação.
[00519] A Fig. 51 ilustra uma matriz de verificação de paridade de conversão FT da Fig. 50 sendo espaçada em uma unidade de uma matriz 5x5.
[00520] Na Fig. 51, a matriz de verificação de paridade de conversão H' é representada pela combinação de uma matriz unitária 5 x 5 (= P x P), uma matriz com 0 para um ou mais elementos de 1 na matriz unitária (a seguir, conforme apropriado, referida como uma matriz quase unitária) ou uma matriz obtida pelo deslocamento cíclico da matriz unitária ou da matriz quase unitária (a seguir, conforme apropriado, referida como uma matriz de deslocamento), uma soma de duas ou mais matrizes dentre a matriz unitária, a matriz quase unitária e a matriz de deslocamento (a seguir, conforme apropriado, referida como uma matriz de soma) e uma matriz zero 5x5.
[00521] A matriz de verificação de paridade de conversão H' da Fig. 51 pode ser configurada com a matriz unitária 5 x 5, a matriz quase unitária, a matriz de deslocamento, a matriz de soma e a matriz zero. Assim, as matrizes 5 x 5 (a matriz unitária, a matriz quase unitária, a matriz de deslocamento, a matriz de soma e a matriz zero) que configuram a matriz de verificação de paridade de conversão H' são referidas, a seguir, conforme apropriado, como matrizes de configuração.
[00522] E possível usar uma arquitetura que realiza simultaneamente os cálculos do nó de verificação e os cálculos do nó variável P número de vezes, para decodificação do código de LDPC da matriz de verificação de paridade expressada pelas matrizes de configuração P x P.
[00523] A Fig. 52 é um diagrama de blocos que ilustra um exemplo de configuração de um dispositivo de decodificação que realiza tal decodificação.
[00524] Em outras palavras, a Fig. 52 ilustra um exemplo de configuração de um dispositivo de decodificação que realiza decodificação do código de LDPC pelo uso da matriz de verificação de paridade de conversão H' da Fig. 51 que é obtida pela realização pelo menos da permuta de coluna da equação (12) na matriz de verificação de paridade original H da Fig. 49.
[00525] O dispositivo de decodificação da Fig. 52 é configurado com uma memória de armazenamento dos dados da borda 300 configurada com seis FIFOs 300] até 300Ó, um seletor 301 que seleciona os FIFOs 300] até 300ó, uma unidade de cálculo do nó de verificação 302, dois circuitos de deslocamento cíclico 303 e 308, uma memória de armazenamento dos dados da borda 304 configurada com 18 FIFOs 304] até 30418, um seletor 305 que seleciona os FIFOs 304; até 304is, uma memória dos dados de recepção 306 que armazena dados de recepção, uma unidade de cálculo do nó variável 307, uma unidade de cálculo da palavra de decodificação 309, uma unidade do rearranjo dos dados de recepção 310 e uma unidade de rearranjo dos dados de decodificação 311.
[00526] Primeiro, um método para armazenar dados nas memórias de armazenamento dos dados da borda 300 e 304 será descrito.
[00527] A memória de armazenamento dos dados da borda 300 é configurada com seis FIFOs 300i até 3006, aqui, seis é o número obtido pela divisão do número 30 de linhas da matriz de verificação de paridade de conversão H’ da Fig. 51 pelo número 5 de linhas da matriz de configuração (o número P de colunas de uma unidade de uma estrutura cíclica). O FIFO 300y (y = 1, 2, ..., 6) é configurado com áreas de armazenamento de uma pluralidade de número de estágios e é possível ler e gravar simultaneamente a mensagem correspondente a cinco bordas, aqui, cinco é o número de linhas e o número de colunas da matriz de configuração (o número P de colunas em uma unidade de uma estrutura cíclica), na área de armazenamento de cada estágio. Adicionalmente, o número de estágios da área de armazenamento do FIFO 300y é 9, que é o máximo número de 1 (peso de Hamming) na direção da linha da matriz de verificação de paridade de conversão da Fig. 51.
[00528] Partes de dados (uma mensagem Vj proveniente do nó variável) correspondentes às posições de 1 na primeira linha até a quinta linha da matriz de verificação de paridade de conversão H' da Fig. 51 são armazenadas no FIFO 3001 na forma de enchimento de cada linha na direção horizontal (na forma de ignorância de 0). Em outras palavras, se a j-ésima linha e a i-ésima coluna forem expressadas como (j, i), partes de dados correspondentes às posições de 1 em uma matriz unitária 5 x 5 de (1, 1) até (5, 5) da matriz de verificação de paridade de conversão H' são armazenadas na área de armazenamento do primeiro estágio do FIFO 300|. Partes de dados correspondentes às posições de 1 em uma matriz de deslocamento (uma matriz de deslocamento obtida pelo deslocamento cíclico da matriz unitária 5 x 5 em três na direção direita) de (1, 21) até (5, 25) da matriz de verificação de paridade de conversão H' são armazenadas na área de armazenamento do segundo estágio. Similarmente, dados são armazenados nas áreas de armazenamento dos terceiro até oitavo estágios em associação com a matriz de verificação de paridade de conversão H'. Então, partes de dados correspondentes às posições de 1 em uma matriz de deslocamento (uma matriz de deslocamento obtida por 1 na primeira linha da matriz unitária 5x5 sendo substituído por 0 e ciclicamente deslocado em um na direção esquerda) de (1, 86) até (5, 90) da matriz de verificação de paridade de conversão H' são armazenadas na área de armazenamento do nono estágio.
[00529] Partes de dados correspondentes às posições de 1 na sexta linha até na décima linha da matriz de verificação de paridade de conversão H' da Fig. 51 são armazenados no FIFO 3002. Em outras palavras, partes de dados correspondentes às posições de 1 em uma primeira matriz de deslocamento que configura a matriz de soma (uma matriz de soma como uma soma de uma primeira matriz de deslocamento e uma segunda matriz de deslocamento que são obtidas pelo respectivo deslocamento cíclico da matriz unitária 5 x 5 em um e dois na direção direita) de (6, 1) até (10, 5) da matriz de verificação de paridade de conversão H' são armazenadas na área de armazenamento do primeiro estágio do FIFO 3002. Partes de dados correspondentes às posições de 1 em uma segunda matriz de deslocamento que configura a matriz de soma de (6, 1) até (10, 5) da matriz de verificação de paridade de conversão FT são armazenadas na área de armazenamento do segundo estágio do FIFO 3002.
[00530] Em outras palavras, em relação à matriz de configuração com um peso de 2 ou maior, quando a matriz de configuração for representada na forma de uma soma de uma pluralidade de matrizes dentre uma matriz unitária P x P com um peso de 1, uma matriz quase unitária com 0 para um ou mais elementos de 1 na matriz unitária ou uma matriz de deslocamento obtida pelo deslocamento cíclico da matriz unitária ou da matriz quase unitária, partes de dados correspondentes às posições de 1 na matriz unitária com o peso de 1, na matriz quase unitária ou na matriz de deslocamento (mensagens correspondentes às bordas que pertencem à matriz unitária, à matriz quase unitária ou à matriz de deslocamento) são armazenados no mesmo endereço (o mesmo FIFO dentre os FIFOs 3001 até 300s).
[00531] A seguir, dados são armazenados em associação com a matriz de verificação de paridade de conversão H’, mesmo nas áreas de armazenamento do terceiro até o nono estágios.
[00532] Similarmente aos FIFOs 3OO3 até 300Ó, dados são armazenados em associação com a matriz de verificação de paridade de conversão H'.
[00533] A memória de armazenamento dos dados da borda 304 é configurada com 18 FIFOs 304] até 30418, aqui, 18 é obtido pela divisão do número 90 de colunas da matriz de verificação de paridade de conversão H' pelo número 5 de colunas da matriz de configuração (o número P de colunas em uma unidade da estrutura cíclica). O FIFO 304x (x = 1, 2, ..., 18) é configurado com áreas de armazenamento de uma pluralidade de número de estágios e é possível ler e gravar simultaneamente a mensagem correspondente a cinco bordas, aqui, cinco é o número de linhas e o número de colunas da matriz de configuração (o número P de colunas em uma unidade de uma estrutura cíclica), na área de armazenamento de cada estágio.
[00534] Partes de dados (uma mensagem Uj proveniente do nó de verificação) correspondentes às posições de 1 na primeira coluna até na quinta coluna da matriz de verificação de paridade de conversão FT da Fig. 51 são armazenadas no FIFO 304i na forma de enchimento de cada coluna na direção vertical (na forma de ignorância de 0). Em outras palavras, partes de dados correspondentes às posições de 1 em uma matriz unitária 5 x 5 de (1, 1) até (5, 5) da matriz de verificação de paridade de conversão H' são armazenadas na área de armazenamento do primeiro estágio do FIFO 304i. Partes de dados correspondentes às posições de 1 em uma primeira matriz de deslocamento que configura uma matriz de soma (uma matriz de soma como uma soma de uma primeira matriz de deslocamento e uma segunda matriz de deslocamento que são obtidas pelo respectivo deslocamento cíclico da matriz unitária 5 x 5 em um e dois na direção direita) de (6, 1) até (10, 5) da matriz de verificação de paridade de conversão H' são armazenadas na área de armazenamento do segundo estágio. Partes de dados correspondentes às posições de 1 em uma segunda matriz de deslocamento que configura a matriz de soma de (6, 1) até (10, 5) da matriz de verificação de paridade de conversão H' são armazenadas na área de armazenamento do terceiro estágio.
[00535] Em outras palavras, em relação à matriz de configuração com um peso de 2 ou maior, quando a matriz de configuração for representada na forma de uma soma de uma pluralidade de matrizes dentre uma matriz unitária P x P com um peso de 1, uma matriz quase unitária com 0 para um ou mais elementos de 1 na matriz unitária ou uma matriz de deslocamento obtida pelo deslocamento cíclico da matriz unitária ou da matriz quase unitária, partes de dados correspondentes às posições de 1 na matriz unitária com o peso de 1, na matriz quase unitária ou na matriz de deslocamento (mensagens correspondentes às bordas que pertencem à matriz unitária, à matriz quase unitária ou à matriz de deslocamento) são armazenadas no mesmo endereço (o mesmo FIFO dentre os FIFOs 3041 até 304I8).
[00536] A seguir, dados são armazenados em associação com a matriz de verificação de paridade de conversão H', mesmo nas áreas de armazenamento dos quarto e quinto estágios. O número de estágios da área de armazenamento do FIFO 304] é 5, que é o número máximo de 1 (peso de Hamming) na direção da linha na primeira coluna até a quinta coluna da matriz de verificação de paridade de conversão H'.
[00537] Dados são armazenados em associação com a matriz de verificação de paridade de conversão H' mesmo nos FIFOs 3042 e 3043, e cada comprimento (número de estágios) é 5. Similarmente, dados são armazenados em associação com a matriz de verificação de paridade de conversão ET mesmo nos FIFOs 3044 até 30412, e cada comprimento é 3. Similarmente, dados são armazenados em associação com a matriz de verificação de paridade de conversão H' mesmo nos FIFOs 304f3 até 30418, e cada comprimento é 2.
[00538] A seguir, a operação do dispositivo de decodificação da Fig. 52 será descrita.
[00539] A memória de armazenamento dos dados da borda 300 é configurada com seis FIFOs 300] até 3006 e seleciona um FIFO que armazena dados provenientes dos FIFOs 300] até 3006, de acordo com a informação (dados da Matriz) D312 em relação a qual linha da matriz de verificação de paridade de conversão H' da Fig. 51 cinco mensagens D311 supridas a partir do circuito de deslocamento cíclico 308 no estágio precedente pertencem e armazena mensagens D311 em grupos de cinco mensagens no FIFO selecionado em ordem. Adicionalmente, durante a leitura de dados, a memória de armazenamento dos dados da borda 300 lê cinco mensagens D300i em ordem a partir do FIFO 300] e as supre para o seletor 301 no próximo estágio. Depois que a leitura das mensagens a partir do FIFO 300] for terminada, a memória de armazenamento dos dados da borda 300 lê mensagens em ordem a partir dos FIFOs 300i até 300Ô e supre as mensagens para o seletor 301.
[00540] O seletor 301 seleciona cinco mensagens a partir do FIFO a partir das quais dados são lidos atualmente, dentre os FIFOs 3001 até 3006, em resposta ao sinal de seleção D301 e supre as mensagens como uma mensagem D302 para a unidade de cálculo do nó de verificação 302.
[00541] A unidade de cálculo do nó de verificação 302 é configurada com cinco calculadores do nó de verificação 302] até 302Í, realiza cálculo do nó de verificação de acordo com a equação (7), pelo uso da mensagem D302 suprida a partir do seletor 301 (D302, até D3025) (mensagem Vi na equação (7)) e supre cinco mensagens D303 (D303i até D303s) (mensagem Uj na equação (7)) obtidas a partir do cálculo do nó de verificação para o circuito de deslocamento cíclico 303.
[00542] O circuito de deslocamento cíclico 303 desloca ciclicamente as cinco mensagens D303, até D303s obtidas pela unidade de cálculo do nó de verificação 302, com base na informação (dados da Matriz) D305 em relação ao número de vezes do deslocamento cíclico da matriz unitária (ou matriz quase unitária), que é uma base na matriz de verificação de paridade de conversão H', que é realizado na correspondente borda, e supre o resultado como uma mensagem D304 para a memória de armazenamento dos dados da borda 304,
[00543] A memória de armazenamento dos dados da borda 304 é configurada com 18 FIFOs 304, até 304]g e seleciona um FIFO que armazena dados provenientes dos FIFOs 304i até 30418 de acordo com a informação D305 em relação a qual linha da matriz de verificação de paridade de conversão H' cinco mensagens D304 supridas a partir do circuito de deslocamento cíclico 303 no estágio precedente pertencem, e arranja e armazena mensagens D304 em grupos de cinco mensagens no FIFO selecionado em ordem. Adicionalmente, durante a leitura de dados, a memória de armazenamento dos dados da borda 304 lê cinco mensagens D306] em ordem a partir do FIFO 304] e as supre para o seletor 305 no próximo estágio. Depois que a leitura dos dados provenientes do FIFO 304j for terminada, a memória de armazenamento dos dados da borda 304 lê mensagens na ordem a partir dos FIFOs 3042 até 304í8 e supre as mensagens para o seletor 305.
[00544] O seletor 305 seleciona cinco mensagens a partir do FIFO a partir das quais dados são lidos atualmente, dentre os FIFOs 304] até 304]8, em resposta ao sinal de seleção D307, e supre as mensagens como uma mensagem D308 para a unidade de cálculo do nó variável 307 e a unidade de cálculo da palavra de decodificação 309.
[00545] Neste particular, a unidade do rearranjo dos dados de recepção 310 rearranja o código de LDPC D313 correspondente à matriz de verificação de paridade H da Fig. 49 recebido através do caminho de comunicação 13 pela realização de permuta de coluna da equação (12) e supre o código de LDPC rearranjado como os dados de recepção D314 para a memória dos dados de recepção 306. A memória dos dados de recepção 306 calcula e armazena a razão de probabilidade logarítmica da recepção (LLR) a partir dos dados de recepção D314 supridos a partir da unidade do rearranjo dos dados de recepção 310 e supre a LLR de recepção em grupos de cinco, como o valor recebido D309, para a unidade de cálculo do nó variável 307 e a unidade de cálculo da palavra de decodificação 309.
[00546] A unidade de cálculo do nó variável 307 é configurada com cinco calculadores de nó variável 307] até 307s, realiza cálculo do nó variável de acordo com a equação (1), pelo uso da mensagem D308 (D308i até D3O8s) (mensagem Uj da equação (1)) suprida através do seletor 305 e dos cinco valores recebidos D309 (valor UQÍ recebido da equação (1)) supridos a partir da memória dos dados de recepção 306, e supre a mensagem D310 (D310| até D3105) (mensagem Vi da equação (1)) obtida pelo cálculo para o circuito de deslocamento cíclico 308.
[00547] O circuito de deslocamento cíclico 308 desloca ciclicamente as cinco mensagens D310] até D3105 obtidas pela unidade de cálculo do nó variável 307 com base na informação em relação ao número de vezes do deslocamento cíclico da matriz unitária (ou matriz quase unitária), que é uma base na matriz de verificação de paridade de conversão H', que é realizado na correspondente borda, e supre o resultado como uma mensagem D311 para a memória de armazenamento dos dados da borda 300.
[00548] Pela realização de uma rodada das operações expostas, é possível realizar uma decodificação dos códigos de LDPC (cálculo do nó variável e cálculo do nó de verificação). Depois que o dispositivo de decodificação da Fig. 52 decodificar o código de LDPC um número predeterminado de vezes e suprir um resultado da decodificação final mente obtido para a unidade de cálculo da palavra de decodificação 309 e a unidade de rearranjo dos dados de decodificação 311.
[00549] Em outras palavras, a unidade de cálculo da palavra de decodificação 309 é configurada com cinco calculadores da palavra de decodificação 309i até 309s, calcula um resultado da decodificação (palavra de decodificação) com base na equação (5) pelo uso das cinco mensagens D308 (D308| até D308s) (mensagem Uj da equação (5)) transmitida pelo seletor 305 e os cinco valores recebidos D309 (valor UOÍ recebido da equação (5)) supridas a partir da memória dos dados de recepção 306, como o estágio final das múltiplas vezes de decodificação, e supre os dados de decodificação resultantes D315 para a unidade de rearranjo dos dados de decodificação 311.
[00550] A unidade de rearranjo dos dados de decodificação 311 rearranja e transmite a ordem como o resultado da decodificação final D316 pela realização da permuta inversa à permuta de coluna da equação (12) nos dados de decodificação D315 supridos a partir da unidade de cálculo da palavra de decodificação 309.
[00551] A matriz de verificação de paridade é convertida para uma matriz de verificação de paridade (matriz de verificação de paridade de conversão) que pode ser expressada por uma combinação de uma matriz unitária P x P, uma matriz quase unitária com 0 para um ou mais elementos de 1 ou uma matriz de deslocamento obtida pelo deslocamento cíclico da matriz unitária ou da matriz quase unitária, uma matriz de soma que é uma soma de uma pluralidade de matrizes da matriz unitária, da matriz quase unitária ou da matriz de deslocamento, uma matriz zero P x P, em outras palavras, uma combinação de matrizes de configuração pela realização de uma ou ambas da permuta de linha e da permuta de coluna na matriz de verificação de paridade (matriz de verificação de paridade original), como exposto, de maneira tal que seja possível adotar uma arquitetura de realização simultânea dos cálculos do nó de verificação e dos cálculos do nó variável P número de vezes, aqui, P sendo um número menor que o número de linhas e o número de colunas da matriz de verificação de paridade para a decodificação do código de LDPC. No caso de adoção da arquitetura de realização simultânea dos cálculos de nó (o cálculo do nó de verificação e o cálculo do nó variável) P número de vezes, aqui, P sendo um número menor que o número de linhas e o número de colunas da matriz de verificação de paridade, é possível suprimir a operação frequência em uma faixa factível e realizar um número de decodificação iterativa, se comparado com o caso de realização simultânea dos cálculos de nó pelo número de vezes que é igual ao número de linhas e ao número de colunas da matriz de verificação de paridade.
[00552] Considera-se que o decodificador de LDPC 166 que configura o aparelho de recepção 12 da Fig. 46 realiza decodificação de LDPC pela realização simultânea dos cálculos do nó de verificação e dos cálculos do nó variável P número de vezes, similarmente, por exemplo, ao dispositivo de decodificação da Fig. 52.
[00553] Em outras palavras, a fim de simplificar a explicação, considera-se que a matriz de verificação de paridade do código de LDPC que é transmitido pelo codificador de LDPC 115 que configura o aparelho de transmissão 11 da Fig. 8 é, por exemplo, a matriz de verificação de paridade H na qual a matriz de paridade tem a estrutura de escadaria, ilustrada na Fig. 49, no intercalador de paridade 23 do aparelho de transmissão 11, uma intercalação de paridade que intercala o (K+qx+y+1 )-ésimo bit do código na posição do (K+Py+x+l)-ésimo bit do código é realizada pela definição do comprimento da informação K em 60, do número p de colunas de uma unidade de uma estrutura cíclica em 5 e do divisor q do comprimento de paridade M (= M / P) em 6.
[00554] Já que a intercalação de paridade, como exposto, corresponde à permuta de coluna da equação (12), não é necessário que o decodificador de LDPC 166 realize a permuta de coluna da equação (12).
[00555] Por este motivo, no aparelho de recepção 12 da Fig. 46, como exposto, o código de LDPC que não é sujeito à desintercalação de paridade, em outras palavras, o código de LDPC no estado da permuta de coluna da equação (12) que é realizada é suprido para o decodificador de LDPC 166 a partir do desintercalador de torção de coluna 55 e o decodificador de LDPC 166 realiza o mesmo processo que o dispositivo de decodificação da Fig. 52, exceto pela não realização da permuta de coluna da equação (12).
[00556] Em outras palavras, a Fig. 53 ilustra um exemplo de configuração do decodificador de LDPC 166 da Fig. 46.
[00557] Na Fig. 53, já que o decodificador de LDPC 166 é configurado similarmente ao dispositivo de decodificação da Fig. 52, exceto em que a unidade do rearranjo dos dados de recepção 310 da Fig. 52 não é provida, e realiza o mesmo processo do dispositivo de decodificação da Fig. 52, exceto em que a permuta de coluna da equação (12) não é realizada, a descrição deste será omitida.
[00558] Da forma supradescrita, o decodificador de LDPC 166 pode ser configurado sem prover a unidade do rearranjo dos dados de recepção 310, de maneira tal que seja possível reduzir o tamanho adicionalmente mais que o tamanho do dispositivo de decodificação da Fig. 52.
[00559] Além do mais, na Fig. 49 até na Fig. 53, a fim de simplificar a explicação, considera-se que o comprimento de código N do código de LDPC é 90, o comprimento da informação K é 60, o número p das colunas de uma unidade de uma estrutura cíclica (o número de linhas e o número de colunas da matriz de configuração) é 5 e o divisor q do comprimento de paridade M (= M / P) é 6, mas o comprimento de código N, o comprimento da informação K, o número p de colunas de uma unidade de uma estrutura cíclica e o divisor q (= M / P) não são respectivamente limitados aos valores expostos.
[00560] Em outras palavras, no aparelho de transmissão 11 da Fig. 8, o codificador de LDPC 115 transmite, por exemplo, o código de LDPC no qual o comprimento de código N é 64.800, 16.200 ou congêneres, o comprimento da informação K. é N - Pq (= N - M), o número p de colunas de uma unidade de uma estrutura cíclica é 360 e o divisor q é M / P, mas o decodifícador de LDPC 166 da Fig. 53 realiza simultaneamente os cálculos do nó de verificação e os cálculos do nó variável P número de vezes no código de LDPC e, assim, ele pode ser adequado para o caso de realização da decodificação de LDPC.
[00561] A Fig. 54 é um diagrama que descreve um processo do multiplexador 54 do desintercalador de bit 165 da Fig. 47.
[00562] Em outras palavras, A da Fig. 54 ilustra um exemplo de configuração funcional do multiplexador 54.
[00563] O multiplexador 54 é configurado com uma unidade de substituição reversa 1001 e uma memória 1002.
[00564] O multiplexador 54 realiza um processo de substituição reversa (um processo oposto ao processo de substituição) correspondente ao processo de substituição realizado pelo demultiplexador 25 do aparelho de transmissão 11 no bit de símbolo do símbolo proveniente do desmapeador 164 no estágio precedente, em outras palavras, o processo de substituição reversa de retomo da posição do bit do código (bit de símbolo) do código de LDPC que é substituído pelo processo de substituição para sua posição original, e supre o código de LDPC resultante para o desintercalador de torção de coluna 55 no estágio subsequente.
[00565] Em outras palavras, os bits de símbolo yo, yi, ymb-i de mb bits dos b símbolos em uma unidade de (sucessivos) b símbolos são supridos para a unidade de substituição reversa 1001, no multiplexador 54.
[00566] A unidade de substituição reversa 1001 realiza uma substituição reversa para retomar a sequência dos bits de símbolo yo até ymb-i dos mb bits para o arranjo dos bits do código originais bo, bi, ..., bmb-i de m bits (a sequência dos bits do código bo até bmb-i antes de a substituição ser realizada pela unidade de substituição 32 que configura o demultiplexador 25 do aparelho de transmissão 11) e transmite os bits resultantes do código bo até bmb-i dos mb bits.
[00567] A memória 1002 tem uma capacidade de armazenamento para armazenar mb bits na direção da linha (horizontal) e N / (mb) bits na direção da coluna (vertical), similarmente à memória 31 que configura o demultiplexador 25 no lado do aparelho de transmissão 11. Em outras palavras, a memória 1002 é configurada com mb colunas para armazenar N / (mb) bits.
[00568] Aqui, a gravação do bit de código do código de LDPC que é transmitido pela unidade de substituição reversa 1001 para a memória 1002 é realizada na direção da leitura do bit do código a partir da memória 31 do demultiplexador 25 do aparelho de transmissão 11 e a leitura do bit do código que é gravado na memória 1002 é realizada na direção da gravação do bit do código na memória 31.
[00569] Em outras palavras, da forma ilustrada em A da Fig. 54, o multiplexador 54 do aparelho de recepção 12 realiza sequencialmente a gravação do bit de código do código de LDPC que é transmitido pela unidade de substituição reversa 1001 na direção da linha de base a partir da primeira linha da memória 1002.
[00570] Então, se a gravação do bit do código de um comprimento de código for terminada, o multiplexador 54 lê o bit do código na direção da coluna a partir da memória 1002 e o supre para o desintercalador de torção de coluna 55 no estágio subsequente.
[00571] Aqui, B da Fig. 54 é um diagrama que ilustra a leitura de um bit do código a partir da memória 1002.
[00572] No multiplexador 54, a leitura do bit de código do código de LDPC em uma direção do topo até a base das colunas (na direção da coluna) que configura a memória 1002 é realizada na direção da coluna na direção da esquerda para a direita.
[00573] A Fig. 55 é um diagrama que descreve um processo do desintercalador de torção de coluna 55 que configura o desintercalador de bit 165 da Fig. 47.
[00574] Em outras palavras, a Fig. 55 ilustra um exemplo de configuração de uma memória 1002 do multiplexador 54.
[00575] A memória 1002 tem uma capacidade de armazenamento para annazenar mb bits na direção da coluna (vertical) e N / (mb) bits na direção da linha (horizontal) e é configurada com mb colunas.
[00576] O desintercalador de torção de coluna 55 realiza desintercalação da torção de coluna pelo controle da posição de início de leitura durante a gravação do bit de código do código de LDPC na direção da linha na memória 1002 e a leitura do bit do código na direção da coluna a partir da memória 1002.
[00577] Em outras palavras, o desintercalador de torção de coluna 55 realiza um processo de rearranjo reverso para retomar a sequência do bit do código que é rearranjada pela intercalação da torção de coluna para uma sequência original, pela apropriada mudança da posição de início de leitura na qual a leitura do bit do código é iniciada, para cada uma da pluralidade de colunas.
[00578] Aqui, a Fig. 55 ilustra um exemplo de configuração da memória 1002 quando o esquema de modulação descrito na Fig. 28 for 16APSK, 16QAM ou congêneres e os múltiplos b forem 1. Neste caso, o número m de bits de um símbolo é quatro e a memória 1002 é configurada com 4 (= mb) colunas.
[00579] O desintercalador de torção de coluna 55 realiza sequencialmente a gravação do bit de código do código de LDPC que é transmitido pela unidade de substituição 1001, em vez do multiplexador 54, na direção da linha de base a partir da primeira linha da memória 1002.
[00580] Então, se a gravação do bit do código de um comprimento de código for terminada, o desintercalador de torção de coluna 55 realiza a leitura do bit do código na direção do topo até a base (na direção da coluna) a partir da memória 1002 na direção da coluna na direção da esquerda para a direita.
[00581] Aqui, o desintercalador de torção de coluna 55 realiza leitura do bit do código a partir da memória 1002, pelo uso da posição de início de gravação na qual o intercalador de torção de coluna 24 do aparelho de transmissão 11 grava um bit do código como a posição de início de leitura do bit do código.
[00582] Em outras palavras, se considera-se que o endereço da primeira (topo) posição de cada coluna é 0 e o endereço de cada posição na direção da coluna for representado por números inteiros em ordem ascendente, quando um esquema de modulação for 16APSK ou 16QAM e os múltiplos b forem 1, no desintercalador de torção de coluna 55, a posição de início de leitura para a coluna mais à esquerda é a posição de um endereço 0, a posição de início de leitura para a segunda coluna (a partir da esquerda) é a posição de um endereço 2, a posição de início de leitura para a terceira coluna é a posição de um endereço 4 e a posição de início de leitura para a quarta coluna é a posição de um endereço 7.
[00583] Além do mais, em relação às colunas cujas posições de início de leitura são diferentes da posição de um endereço 0, depois que os bits do código forem lidos até a posição de base, de volta até o topo (posição do endereço 0), os bits do código são lidos até a posição imediatamente antes da posição de início de leitura. Posteriormente, a leitura da próxima coluna (direita) é realizada.
[00584] Pela realização da desintercalação da torção de coluna, como exposto, a sequência do bit do código que é rearranjada pela intercalação da torção de coluna é retomada para a sequência original.
[00585] A Fig. 56 é um diagrama de blocos que ilustra um outro exemplo de configuração do desintercalador de bit 165 da Fig. 46.
[00586] Além do mais, no desenho, partes correspondentes àquelas da Fig. 47 são denotadas pelos mesmos números de referência e a descrição destas será omitida conforme apropriado.
[00587] Em outras palavras, o desintercalador de bit 165 da Fig. 56 é configurado similarmente ao caso da Fig. 47, exceto em que um desintercalador de paridade 1011 é novamente provido.
[00588] Na Fig. 56, o desintercalador de bit 165 é configurado com um multiplexador (MUX) 54, um desintercalador de torção de coluna 55 e um desintercalador de paridade 1011, e realiza desintercalação de bit no bit de código do código de LDPC proveniente do desmapeador 164.
[00589] Em outras palavras, o multiplexador 54 realiza um processo de substituição reversa (um processo oposto ao processo de substituição) correspondente ao processo de substituição realizado pelo demultiplexador 25 do aparelho de transmissão 11, em outras palavras, o processo de substituição reversa para retomar a posição do bit do código que é substituído pelo processo de substituição para sua posição original, no código de LDPC proveniente do desmapeador 164, e supre o código de LDPC resultante para o desintercalador de torção de coluna 55.
[00590] O desintercalador de torção de coluna 55 realiza uma desintercalação da torção de coluna correspondente à intercalação da torção de coluna como o processo de rearranjo realizado pelo intercalador de torção de coluna 24 do aparelho de transmissão 11 no código de LDPC proveniente do multiplexador 54.
[00591] O código de LDPC obtido pela desintercalação da torção de coluna é suprido do desintercalador de torção de coluna 55 para o desintercalador de paridade 1011.
[00592] O desintercalador de paridade 1011 realiza uma desintercalação de paridade (um processo oposto à intercalação de paridade) correspondente à intercalação de paridade realizada pelo intercalador de paridade 23 do aparelho de transmissão 11, em outras palavras, uma desintercalação de paridade para retomar o bit de código do código de LDPC cuja sequência é mudada pela intercalação de paridade para sua sequência original no bit do código sujeito à desintercalação de torção de coluna pelo desintercalador de torção de coluna 55.
[00593] O código de LDPC obtido pela desintercalação de paridade é suprido do desintercalador de paridade 1011 para o decodificador de LDPC 166.
[00594] Portanto, no desintercalador de bit 165 da Fig. 56, o código de LDPC sujeito ao processo de substituição reversa, à desintercalação da torção de coluna e à desintercalação de paridade, em outras palavras, o código de LDPC obtido pela codificação de LDPC de acordo com a matriz de verificação de paridade H, é suprido para o decodificador de LDPC 166.
[00595] O decodificador de LDPC 166 realiza a decodificação de LDPC do código de LDPC proveniente do desintercalador de bit 165 pelo uso da matriz de verificação de paridade H usada na codificação de LDPC pelo codificador de LDPC 115 do aparelho de transmissão 11. Em outras palavras, o decodificador de LDPC 166 realiza a decodificação de LDPC do código de LDPC proveniente do desintercalador de bit 165 pelo uso da matriz de verificação de paridade H usada na codificação de LDPC pelo codificador de LDPC 115 do aparelho de transmissão 11, ou pelo uso de uma matriz de verificação de paridade de conversão obtida pela realização pelo menos da permuta de coluna correspondente à intercalação de paridade na matriz de verificação de paridade H.
[00596] Aqui, na Fig. 56, em virtude de o código de LDPC obtido pela codificação de LDPC de acordo com a matriz de verificação de paridade H ser suprido do desintercalador de bit 165 (desintercalador de paridade 1011 deste) para o decodificador de LDPC 166, quando o codificador de LDPC 1 15 do aparelho de transmissão 11 realizar a decodificação de LDPC do código de LDPC pelo uso da matriz de verificação de paridade H usada na codificação de LDPC, o decodifícador de LDPC 166 pode ser, por exemplo, um dispositivo de decodificação que realiza decodificação de LDPC de acordo com um esquema de decodificação serial completo para realizar sequencialmente o cálculo de uma mensagem (uma mensagem do nó de verificação, uma mensagem do nó variável) um nó por um nó ou um dispositivo de decodificação que realiza decodificação de LDPC de acordo com um esquema de decodificação em paralelo completo para realizar simultaneamente (em paralelo) o cálculo de uma mensagem para todos os nós.
[00597] Adicionalmente, quando o decodifícador de LDPC 166 realizar a decodificação de LDPC do código de LDPC na matriz de verificação de paridade H usada na codificação de LDPC pelo codificador de LDPC 115 do aparelho de transmissão 11, pelo uso da matriz de verificação de paridade de conversão obtida pelo menos pela realização da permuta de coluna correspondente à intercalação de paridade, o decodifícador de LDPC 166 é um dispositivo de decodificação de uma arquitetura para realizar simultaneamente os cálculos do nó de verificação e os cálculos do nó variável P (ou um divisor de P, o divisor é diferente de 1) número de vezes e é configurado pelo dispositivo de decodificação (Fig. 52) que inclui a unidade do rearranjo dos dados de recepção 310 que rearranja o bit de código do código de LDPC, pela realização da mesma permuta de coluna como a permuta de coluna para obter a matriz de verificação de paridade de conversão no código de LDPC.
[00598] Além do mais, na Fig. 56, por conveniência de descrição, o multiplexador 54 que realiza o processo de substituição reversa, o desintercalador de torção de coluna 55 que realiza a desintercalação da torção de coluna e o desintercalador de paridade 1011 que realiza a desintercalação de paridade são respectivamente e separadamente configurados, mas dois ou mais do multiplexador 54, do desintercalador de torção de coluna 55 e do desintercalador de paridade 1011 podem ser integralmente configurados, similarmente ao intercalador de paridade 23, ao intercalador de torção de coluna 24 e ao demultiplexador 25 do aparelho de transmissão 11.
[00599] Adicionalmente, quando o intercalador de bit 116 (Fig. 8) do aparelho de transmissão 11 for configurado sem prover o intercalador de paridade 23 e o intercalador de torção de coluna 24, na Fig. 56, o desintercalador de bit 165 pode ser configurado sem prover o desintercalador de torção de coluna 55 e o desintercalador de paridade 1011.
[00600] Mesmo neste caso, o decodificador de LDPC 166 pode ser configurado com o dispositivo de decodificação de um esquema de decodificação serial completo que realiza decodificação de LDPC pelo uso da matriz de verificação de paridade H, do dispositivo de decodificação de um esquema de decodificação em paralelo completo que realiza decodificação de LDPC pelo uso da matriz de verificação de paridade H ou do dispositivo de decodificação (Fig. 52) que inclui a unidade do rearranjo dos dados de recepção 310 que realiza a decodificação de LDPC por P cálculos do nó de verificação e cálculos do nó variável simultâneos pelo uso da matriz de verificação de paridade de conversão H'. <Exemplo de configuração do sistema de recepção>
[00601] A Fig. 57 é um diagrama de blocos que ilustra um primeiro exemplo de configuração de um sistema de recepção no qual um aparelho de recepção 12 é aplicável.
[00602] Na Fig. 57, o sistema de recepção é configurado com uma unidade de aquisição 1101, uma unidade de processamento de decodificação do canal 1102 e uma unidade de processamento de decodificação da fonte de informação 1103.
[00603] A unidade de aquisição 1101 adquire sinais que incluem o código de LDPC obtido pelo menos pela codificação LDPC de dados alvos de LDPC, tais como dados de imagem e dados de som de um programa, através, por exemplo, de um canal (caminho de comunicação), não mostrado, tais como difusão digital terrestre, difusão digital via satélite, uma rede CATV, a Internet e outras redes, e supre os sinais para a unidade de processamento de decodificação do canal 1102.
[00604] Aqui, quando sinais adquiridos pela unidade de aquisição 1101 forem difundidos, por exemplo, a partir de uma estação de difusão através de ondas terrestres, ondas via satélite, televisão a cabo (CATV) redes e congêneres, a unidade de aquisição 1101 é configurada com um sintonizador, um Receptor / Decodificador Integrado (STB) ou congêneres. Adicionalmente, quando sinais adquiridos pela unidade de aquisição 1101 passarem por difusão seletiva, por exemplo, a partir de um servidor da Internet, como uma Televisão em Protocolo da Internet (IPTV), a unidade de aquisição 1101 é configurada, por exemplo, com uma interface de rede (IF), tal como um Cartão da Interface de Rede (NIC).
[00605] A unidade de processamento de decodificação do canal 1102 corresponde ao aparelho de recepção 12. A unidade de processamento de decodificação do canal 1102 realiza um processo de decodificação do canal que inclui pelo menos um processo de correção de um erro que ocorre em um canal nos sinais adquiridos pela unidade de aquisição 1101 através do canal e supre o sinal resultante para a unidade de processamento de decodificação da fonte de informação 1103.
[00606] Em outras palavras, os sinais adquiridos pela unidade de aquisição 1101 através do canal são sinais obtidos pela realização pelo menos da codificação de correção de erro para corrigir os erros que ocorrem no canal e a unidade de processamento de decodificação do canal 1102 realiza, por exemplo, o processo de decodificação do canal, tal como um processo de correção de erro em tais sinais.
[00607] Aqui, exemplos da codificação de correção de erro incluem codificação de LDPC e codificação de BCH. Aqui, pelo menos, a codificação de LDPC é realizada como a codificação de correção de erro.
[00608] Adicionalmente, o processo de decodificação do canal pode incluir demodulação de um sinal de modulação e congêneres.
[00609] A unidade de processamento de decodificação da fonte de informação 1103 realiza o processo de decodificação da fonte de informação que inclui pelo menos um processo de descompressão da informação comprimida em relação à informação original no sinal sujeito ao processo de decodificação do canal.
[00610] Em outras palavras, os sinais adquiridos pela unidade de aquisição 1101 através do canal podem ser sujeitos a uma codificação de compressão para comprimir informação, a fim de reduzir a quantidade de dados, tais como uma imagem e um som, como a informação, neste caso, a unidade de processamento de decodificação da fonte de informação 1103 realiza o processo de decodificação da fonte de informação, tal como um processo de descompressão (processo de descompressão) da informação comprimida em relação à informação original no sinal sujeito ao processo de decodificação do canal.
[00611] Além do mais, quando os sinais adquiridos pela unidade de aquisição 1101 através do canal não forem sujeitos à codificação de compressão, a unidade de processamento de decodificação da fonte de informação 1103 não realiza o processo de descompressão da informação comprimida em relação à informação original.
[00612] Aqui, o exemplo do processo de descompressão inclui decodificação MPEG. Adicionalmente, o processo de decodificação do canal pode incluir desembaralhamento e congêneres, além do processo de descompressão.
[00613] No sistema de recepção configurado como exposto, a unidade de aquisição 1101 adquire, por exemplo, sinais obtidos pela realização da codificação de compressão, tais como codificação MPEG e codificação de correção de erro, tal como codificação de LDPC, nos dados, tais como uma imagem e um som, através do canal, e os supre para a unidade de processamento de decodificação do canal 1102.
[00614] Na unidade de processamento de decodificação do canal 1102, por exemplo, o mesmo processo realizado pelo aparelho de recepção 12 é realizado como um processo de decodificação do canal no sinal proveniente da unidade de aquisição 1101, e o sinal resultante é suprido para a unidade de processamento de decodificação da fonte de informação 1103.
[00615] Na unidade de processamento de decodificação da fonte de informação 1103, o processo de decodificação da fonte de informação, tal como decodificação MPEG, é realizado no sinal proveniente da unidade de processamento de decodificação do canal 1102 e a imagem ou o som resultantes são transmitidos.
[00616] O sistema de recepção da Fig. 57 supradescrita pode ser aplicado, por exemplo, em um sintonizador de televisão que recebe difusão de televisão como difusão digital,
[00617] Além do mais, a unidade de aquisição 1101, a unidade de processamento de decodificação do canal 1102 e a unidade de processamento de decodificação da fonte de informação 1103 podem ser respectivamente configuradas como um aparelho independente (hardware (Circuito Integrado (IC) ou congêneres) ou um módulo de software).
[00618] Adicionalmente, em relação à unidade de aquisição 1101, à unidade de processamento de decodificação do canal 1102 e à unidade de processamento de decodificação da fonte de informação 1103, um conjunto da unidade de aquisição 1101 e da unidade de processamento de decodificação do canal 1102, um conjunto da unidade de processamento de decodificação do canal 1102 e da unidade de processamento de decodificação da fonte de informação 1103 e um conjunto da unidade de aquisição 1101, da unidade de processamento de decodificação do canal 1102 e da unidade de processamento de decodificação da fonte de informação 1103 são respectivamente configurados como um aparelho independente.
[00619] A Fig. 58 é um diagrama de blocos que ilustra um segundo exemplo de configuração de um sistema de recepção no qual o aparelho de recepção 12 é aplicável.
[00620] Além do mais, as partes no desenho correspondentes àquelas da Fig. 57 são denotadas pelos mesmos números de referência e, assim, a descrição destas será omitida a seguir conforme apropriado.
[00621] O sistema de recepção da Fig. 58 é comum com o caso da Fig. 57 em ter a unidade de aquisição 1101, a unidade de processamento de decodificação do canal 1102 e a unidade de processamento de decodificação da fonte de informação 1103, e é diferente do caso da Fig. 57 em que uma unidade de transmissão 1111 é novamente provida.
[00622] Por exemplo, a unidade de transmissão 1111 é um dispositivo de exibição que exibe uma imagem ou um alto-falante que transmite som, e transmite a imagem e o som ou congêneres como um sinal transmitido a partir da unidade de processamento de decodificação da fonte de informação 1103. Em outras palavras, a unidade de transmissão 1111 exibe a imagem ou transmite o som.
[00623] O sistema de recepção da Fig. 58 supradescrita pode ser aplicado, por exemplo, em um receptor de televisão (TV) que recebe difusão de televisão como difusão digital, um receptor de rádio que recebe difusão de rádio ou congêneres.
[00624] Além do mais, quando a codificação de compressão não for aplicada no sinal obtido pela unidade de aquisição 1101, o sinal transmitido pela unidade de processamento de decodificação do canal 1102 é suprido para a unidade de transmissão 1111.
[00625] A Fig. 59 é um diagrama de blocos que ilustra um terceiro exemplo de configuração de um sistema de recepção no qual o aparelho de recepção 12 é aplicável.
[00626] Além do mais, as partes no desenho correspondentes àquelas da Fig. 57 são denotadas pelos mesmos números de referência e, assim, a descrição destas será omitida a seguir conforme apropriado.
[00627] O sistema de recepção da Fig. 59 é comum com o caso da Fig. 57 em ter a unidade de aquisição 1101 e a unidade de processamento de decodificação do canal 1102.
[00628] Entretanto, o sistema de recepção da Fig. 59 é diferente do caso da Fig. 57, em que a unidade de processamento de decodificação da fonte de informação 1103 não é provida e uma unidade de gravação 1121 é novamente provida.
[00629] A unidade de gravação 1121 grava (armazena) sinais (por exemplo, pacotes TS de TS de MPEG) que são transmitidos pela unidade de processamento de decodificação do canal 1102 em uma mídia de gravação (armazenamento), tais como um disco ótico, um disco rígido (disco magnético) e uma memória flash.
[00630] O sistema de recepção da Fig. 59, da forma supradescrita, pode ser aplicado em um gravador que grava difusão de televisão.
[00631] Além do mais, na Fig. 59, o sistema de recepção é configurado pela provisão de uma unidade de processamento de decodificação da fonte de informação 1103 e pode gravar um sinal sujeito a um processo de decodificação da fonte de informação pela unidade de processamento de decodificação da fonte de informação 1103, em outras palavras, uma imagem e um som resultantes da decodificação na unidade de gravação 1121. <Modal idade de computador>
[00632] A seguir, uma série de processos supradescrita pode ser realizada tanto por hardware quanto por software. Quando a série de processos for realizada por software, um programa que constitui o software é instalado em um computador de uso geral ou congêneres.
[00633] Assim, a Fig. 60 ilustra um exemplo de configuração de uma modalidade de um computador no qual um programa que executa a série de processos supradescrita é instalado.
[00634] O programa pode ser gravado antecipadamente em um disco rígido 705 ou uma ROM 703 como uma mídia de gravação incorporada no computador.
[00635] Altemativamente, é possível armazenar (gravar) temporariamente ou permanentemente o programa em uma mídia de gravação removível 711, tais como um disco flexível, uma Memória Exclusiva de Leitura em Disco Compacto (CD-ROM), um disco Magneto-Ótico (MO), um Disco Versátil Digital (DVD), um disco magnético e uma memória semicondutora. Uma mídia de gravação removível 711 como esta pode ser provida como assim denominado pacote de software.
[00636] Adicionalmente, além de ser instalado no computador a partir da mídia de gravação removível 711 supradescrita, o programa pode ser transferido sem fios para o computador a partir da página da Internet de transferência através de um satélite artificial para difusão por satélite digital ou transferido para o computador de uma maneira com fios através de uma rede, tais como uma Rede de Área Local (LAN) ou a Internet, e o computador pode receber o programa transferido da forma supradescrita pela unidade de comunicação 708 e instalar o programa em um disco rígido incorporado 705.
[00637] O computador tem uma Unidade de Processamento Central (CPU) incorporada 702. Uma interface de entrada e saída 710 é conectada na CPU 702 através de um barramento 701 e, quando uma instrução for inserida por uma unidade de inserção 707, tais como um teclado, um mouse, um microfone ou congêneres, que é operada por um usuário, através da interface de entrada e saída 710, a CPU 702 executa o programa armazenado na Memória Exclusiva de Leitura (ROM) 703 em resposta à instrução. Altemativamente, a CPU 702 carrega um programa armazenado no disco rígido 705, um programa que é transferido a partir de um satélite ou uma rede, recebido pela unidade de comunicação 708 e instalado no disco rígido 705, ou um programa que é lido a partir da mídia de gravação removível 711 montada na unidade de disco 709 e é instalado no disco rígido 705, na Memória de Acesso Aleatório (RAM) 704 e executa os programas. Assim, a CPU 702 executa o processo de acordo com o fluxograma supradescrito ou o processo realizado pela configuração do diagrama de blocos supradescrito. Então, a CPU 702 faz com que o resultado do processo, conforme exigido, por exemplo, através da interface de entrada e saída 710, seja transmitido a partir de uma unidade de transmissão 706 configurada com uma tela de cristal líquido (LCD), um alto-falante e congêneres, ou seja transmitido a partir da unidade de comunicação 708 ou seja gravado no disco rígido 705.
[00638] Aqui, nesta especificação, etapas de processamento para descrever um programa que faz com que um computador execute vários processos não precisam ser necessariamente processadas em série temporal de acordo com a ordem descrita no fluxograma, e as etapas de processamento incluem processos a serem realizados em paralelo ou individualmente (por exemplo, um processo em paralelo ou um processo que usa objetos).
[00639] Adicionalmente, um programa pode ser processado por um único computador, ou pode ser distribuído e processado por uma pluralidade de computadores. Além do mais, um programa pode ser transferido para um computador remoto e executado.
[00640] Adicionalmente, na especificação, um sistema significa um conjunto de uma pluralidade de componentes (dispositivos, módulos (produtos) e congêneres) e não importa se todos os componentes estão no mesmo alojamento. Portanto, tanto uma pluralidade de dispositivos que são alojados em alojamentos separados e conectados através de uma rede quanto um único dispositivo no qual uma pluralidade de módulos são alojados em um único alojamento são sistemas.
[00641] Além do mais, modalidades da presente tecnologia são não limitadas às supradescritas modalidades, e várias modificações podem ser feitas sem fugir do escopo da presente tecnologia.
[00642] Por exemplo, a presente tecnologia pode tomar uma configuração de computação em nuvem na qual uma função é compartilhada e processada em conjunto por uma pluralidade de dispositivos através da rede.
[00643] Adicionalmente, cada etapa descrita no fluxograma supradescrito é realizada por um único aparelho e pode ser realizada por ser compartilhada por uma pluralidade de dispositivos.
[00644] Adicionalmente, se uma pluralidade de processos for incluída em uma única etapa, a pluralidade de processos incluída em uma etapa é realizada por um único aparelho e pode ser realizada por ser compartilhada por uma pluralidade de dispositivos.
[00645] Adicionalmente, por exemplo, para o novo código de LDPC supradescrito (a tabela do valor inicial da matriz de verificação de paridade deste), é possível usar linhas de satélite, ondas terrestres, cabos (linhas com fios) e outros como o caminho de comunicação 13 (Fig. 7). Adicionalmente, é possível usar o novo código de LDPC para transmissão de dados diferente de difusão digital. Lista dos Sinais de Referência 11 APARELHO DE TRANSMISSÃO 12 APARELHO DE RECEPÇÃO 23 INTERCALADOR DE PARIDADE 24 INTERCALADOR DE TORÇÃO DE COLUNA 25 DEMULTIPLEXADOR 31 MEMÓRIA 32 UNIDADE DE SUBSTITUIÇÃO 54 MULTIPLEXADOR 55 INTERCALADOR DE TORÇÃO DE COLUNA 111 ADAPTAÇÃO DE MODO / MULTIPLEXADOR 112 COMPENSADOR 113 EMBARALHADOR DE BB 114 CODIFICADOR DE BCH 115 CODIFICADOR DE LDPC 116 INTERCALADOR DE BIT 117 MAPEADOR 118 INTERCALADOR DE TEMPO 119 CODIFICADOR DE SISO / MISO 120 INTERCALADOR DE FREQUÊNCIA 121 CODIFICADOR DE BCH 122 CODIFICADOR DE LDPC 123 MAPEADOR 124 INTERCALADOR DE FREQUÊNCIA 131 CONSTRUTOR DE QUADRO / UNIDADE DE ALOCAÇÃO DE RECURSO 132 UNIDADE DE GERAÇÃO DE OFDM 151 UNIDADE DE PROCESSAMENTO DE OFDM 152 UNIDADE DE GERENCIAMENTO DE QUADRO 153 DESINTERCALADOR DE FREQUÊNCIA 154 DESMAPEADOR 155 DECODIFICADOR DE LDPC 156 DECODIFICADOR DE BCH 161 DESINTERCALADOR DE FREQUÊNCIA 162 DECODIFICADOR DE SISO / MISO 163 DESINTERCALADOR DE TEMPO 164 DESMAPEADOR 165 DESINTERCALADOR DE BIT 166 DECODIFICADOR DE LDPC 167 DECODIFICADOR DE BCH 168 DESEMBARALHADOR DE BB 169 UNIDADE DE DELEÇÀO DE NULO 170 DEMULTIPLEXADOR 210 UNIDADE de Tx 211 UNIDADE DE FEC 212 UNIDADE DE MAPEAMENTO 213 UNIDADE DE AMOSTRAGEM ASCENDENTE 214 UNIDADE DE FILTRO NYQUIST 220 UNIDADE DE Rx 221 UNIDADE DE AGC 222 MULTIPLICADOR 223 UNIDADE DO FILTRO DE CORTE 224 UNIDADE DE AMOSTRAGEM DESCENDENTE 225 UNIDADE DE CSI 226 UNIDADE DE DESMAPEAMENTO 227 UNIDADE DE FEC 230 UNIDADE DO CANAL 231 UNIDADE DE IBO 232 MULTIPLICADOR 233 UNIDADE DE TWTA 234 UNIDADE DE AWGN 235 ADICIONADOR 300 MEMÓRIA DE ARMAZENAMENTO DOS DADOS DA BORDA 301 SELETOR 302 UNIDADE DE CÁLCULO DO NÓ DE VERIFICAÇÃO 303 CIRCUITO DE DESLOCAMENTO CÍCLICO 304 MEMÓRIA DE ARMAZENAMENTO DOS DADOS DA BORDA 305 SELETOR 306 MEMÓRIA DOS DADOS DE RECEPÇÃO 307 UNIDADE DE CÁLCULO DO NÓ VARIÁVEL 308 CIRCUITO DE DESLOCAMENTO CÍCLICO 309 UNIDADE DE CÁLCULO DA PALAVRA DE DECODIFICAÇÃO 310 UNIDADE DO REARRANJO DOS DADOS DE RECEPÇÃO 311 UNIDADE DE REARRANJO DOS DADOS DE DECODIFICAÇÃO 601 UNIDADE DE PROCESSAMENTO DE CODIFICAÇÃO 602 UNIDADE DE ARMAZENAMENTO 611 UNIDADE DE DEFINIÇÃO DA TAXA DE CÓDIGO 612 UNIDADE DE LEITURA DA TABELA DO VALOR INICIAL 613 UNIDADE DE GERAÇÃO DA MATRIZ DE VERIFICAÇÃO DE PARIDADE 614 UNIDADE DE LEITURA DO BIT DE INFORMAÇÃO 615 UNIDADE DE CÁLCULO DA PARIDADE DE CODIFICAÇÃO 616 UNIDADE DE CONTROLE 701 BARRAMENTO 702 CPU 703 ROM 704 RAM 705 DISCO RÍGIDO 706 UNIDADE DE TRANSMISSÃO 707 UNIDADE DE INSERÇÃO 708 UNIDADE DE COMUNICAÇÃO 709 UNIDADE DE DISCO 710 INTERFACE DE ENTRADA E SAÍDA 711 MÍDIA DE GRAVAÇÃO REMOVÍVEL 1001 UNIDADE DE SUBSTITUIÇÃO REVERSA 1002 MEMÓRIA 1011 DESINTERCALADOR DE PARIDADE 1101 UNIDADE DE AQUISIÇÃO 1101 UNIDADE DE PROCESSAMENTO DE DECODIFICAÇÃO DO CANAL 1103 UNIDADE DE PROCESSAMENTO DE DECODIFICAÇÃO DA FONTE DE INFORMAÇÃO 1111 UNIDADE DE TRANSMISSÃO 1121 UNIDADE DE GRAVAÇÃO

Claims (13)

1. Aparelho de processamento de dados (11), caracterizado pelo fato de que compreende: uma unidade de codificação (115) que codifica bits de informação em uma palavra código de verificação de paridade de baixa densidade, LDPC, com um comprimento de código de 16.200 bits e um taxa de código de 12/15, com base em uma matriz de verificação de paridade do código deLDPC, em que a palavra código de LDPC inclui bits de informação e bits de paridade, em que a matriz de verificação de paridade inclui uma parte de dimensão MxK da matriz de informação correspondente aos bits de informação e uma parte de dimensões MxM da matriz de paridade correspondente aos bits de paridade, em que K=12960 e M=3.240; a matriz de paridade tem uma estrutura de escadaria, na qual elementos de ‘1’ são arranjados em uma forma de escadaria, na qual o peso da linha é 1 em uma primeira linha e 2 nas linhas restantes e em que o peso da coluna é 1 na última coluna e 2 naslinhas restantes; em que a parte da matriz de informação é representada por uma tabela do valor inicial da matriz de verificação de paridade, e em que a tabela do valor inicial da matriz de verificação de paridade mostra em sua i-ésima linha, 1 < i < 36, as posições dos elementos ‘1’ na (1+360x(i-1))-ésima coluna da parte da matriz de informação, e em que com base em cada de (1+360x(i-1))-ésima coluna, 1 < i < 36, colunas (2+360x(i-1)) à (360xi) da parte da matriz de informação são determinados por deslocar, ciclicamente, em uma direção para baixo a respectiva coluna anterior por M/360, e é 3 394 1.014 1.214 1.361 1.477 1.534 1.660 1.856 2.745 2.987 2.991 3.124 3.155 59 136 528 781 803 928 1.293 1.489 1.944 2.041 2.200 2.613 2.690 2.847 155 245 311 621 1.114 1.269 1.281 1.783 1.995 2.047 2.672 2.803 2.885 3.014 79 870 974 1.326 1.449 1.531 2.077 2.317 2.467 2.627 2.811 3.083 3.101 3.132 4 582 660 902 1.048 1.482 1.697 1.744 1.928 2.628 2.699 2.728 3.045 3.104 175 395 429 1.027 1.061 1.068 1.154 1.168 1.175 2.147 2.359 2.376 2.613 2.682 1.388 2.241 3.118 3.148 143 506 2.067 3.148 1.594 2.217 2.705 398 988 2.551 1.149 2.588 2.654 678 2.844 3.115 1.508 1.547 1.954 1.199 1.267 1.710 2.589 3.163 3.207 1 2.583 2.974 2.766 2.897 3.166 929 1.823 2.742 1.113 3.007 3.239 1.753 2.478 3.127 0 509 1.811 1.672 2.646 2.984 965 1.462 3.230 3 1.077 2.917 1.183 1.316 1.662 968 1.593 3.239 64 1.996 2.226 1.442 2.058 3.181 513 973 1.058 1.263 3.185 3.229 681 1.394 3.017 419 2.853 3.217 3 2.404 3.175 2.417 2.792 2.854 1.879 2.940 3.235 647 1.704 3.060.
2. Aparelho de processamento de dados, de acordo com a reivindicação 1, caracterizado pelo fato de que compreende adicionalmente: uma unidade de intercalação de paridade (23) que intercala apenas os bits de paridade da palavra código de LDPC.
3. Aparelho de processamento de dados, de acordo com a reivindicação 1, caracterizado pelo fato de que compreende adicionalmente: uma unidade de intercalação da torção de coluna (24) que realiza intercalação da torção de coluna dos bits de código da palavra de código LDPC.
4. Aparelho de processamento de dados, de acordo com a reivindicação 1, caracterizado pelo fato de que compreende adicionalmente: uma memória (31) compreendendo uma área de armazenamento com N/(mb) linhas e mb colunas, em que N denota o comprimento do código; um demultiplexador (25) que grava os bits de código da palavra código de LDPC na memória na direção de coluna e lê os bits de código da memória na direção de linha; e uma unidade de substituição (32) que reordena posições de um grupo de bits de código mb lidos da memória na direção de linha e transmite o grupo de bits de código reordenado como bits de símbolo de b símbolos de m bits, cada símbolo correspondendo a qualquer um dos pontos de sinal de um número predeterminado que é determinado por um esquema de modulação digital predeterminado.
5. Método de processamento de dados, caracterizado pelo fato de que compreende: uma etapa de codificação para codificar bits de informação em uma palavra código de um código de verificação de paridade de baixa densidade, LDPC, com um comprimento de código de 16.200 bits e uma taxa de código de 12/15, com base em uma matriz de verificação de paridade de um código deLDPC, em que a palavra código de LDPC inclui bits de informação e bits de paridade, em que a matriz de verificação de paridade inclui uma parte de dimensões MxK da matriz de informação correspondente ao bit de informação e uma parte de dimensões MxM da matriz de paridade correspondente ao bit de paridade, em que K=12960 e M=3.240; a matriz de paridade tem uma estrutura de escadaria, na qual elementos de ‘1’ são arranjados em uma forma de escadaria, na qual o peso da linha é 1 em uma primeira linha e 2 nas linhas restantes e em que o peso da coluna é 1 na última coluna e 2 naslinhas restantes; em que a parte da matriz de informação é representada por uma tabela do valor inicial da matriz de verificação de paridade, e em que a tabela do valor inicial da matriz de verificação de paridade mostra em sua i-ésima linha, 1 < i < 36, as posições dos elementos ‘1’ na (1+360x(i-1))-ésima coluna da parte da matriz de informação, e em que com base em cada de (1+360x(i-1))-ésima coluna, 1 < i < 36, colunas (2+360x(i-1)) à (360xi) da parte da matriz de informação são determinados por deslocar, ciclicamente, em uma direção para baixo a respectiva coluna anterior por M/360, e é 3 394 1.014 1.214 1.361 1.477 1.534 1.660 1.856 2.745 2.987 2.991 3.124 3.155 59 136 528 781 803 928 1.293 1.489 1.944 2.041 2.200 2.613 2.690 2.847 155 245 311 621 1.114 1.269 1.281 1.783 1.995 2.047 2.672 2.803 2.885 3.014 79 870 974 1.326 1.449 1.531 2.077 2.317 2.467 2.627 2.811 3.083 3.101 3.132 4 582 660 902 1.048 1.482 1.697 1.744 1.928 2.628 2.699 2.728 3.045 3.104 175 395 429 1.027 1.061 1.068 1.154 1.168 1.175 2.147 2.359 2.376 2.613 2.682 1.388 2.241 3.118 3.148 143 506 2.067 3.148 1.594 2.217 2.705 398 988 2.551 1.149 2.588 2.654 678 2.844 3.115 1.508 1.547 1.954 1.199 1.267 1.710 2.589 3.163 3.207 1 2.583 2.974 2.766 2.897 3.166 929 1.823 2.742 1.113 3.007 3.239 1.753 2.478 3.127 0 509 1.811 1.672 2.646 2.984 965 1.462 3.230 3 1.077 2.917 1.183 1.316 1.662 968 1.593 3.239 64 1.996 2.226 1.442 2.058 3.181 513 973 1.058 1.263 3.185 3.229 681 1.394 3.017 419 2.853 3.217 3 2.404 3.175 2.417 2.792 2.854 1.879 2.940 3.235 647 1.704 3.060.
6. Aparelho de processamento de dados (12), caracterizado pelo fato de que compreende: uma unidade de decodificação (166) que decodifica uma palavra código de um código de verificação de paridade de baixa densidade, LDPC, com um comprimento de código de 16.200 bits e uma taxa de código de 12/15, com base em uma matriz de verificação de paridade de um código LDPC, em que ao palavra código de LDPC inclui bits de informação e bits de paridade, em que a matriz de verificação de paridade inclui uma parte de dimensões MxK da matriz de informação correspondente aos bits de informação e uma parte de dimensões MxM da matriz de paridade correspondente aos bits de paridade, em que K=12.960 e M=3.240, a matriz de paridade tem uma estrutura de escadaria, na qual elementos de ‘1’ são arranjados em uma forma de escadaria, na qual o peso da linha é 1 em uma primeira linha e 2 nas linhas restantes e em que o peso da coluna é 1 na última coluna e 2 nas linhas restantes; em que a parte da matriz de informação é representada por uma tabela do valor inicial da matriz de verificação de paridade, e em que a tabela do valor inicial da matriz de verificação de paridade mostra em sua i-ésima linha, 1 < i < 36, as posições dos elementos ‘1’ na (1+360x(i-1))-ésima coluna da parte da matriz de informação, e em que com base em cada de (1+360x(i-1))-ésima coluna, 1 < i < 36, colunas (2+360x(i-1)) à (360xi) da parte da matriz de informação são determinados por deslocar, ciclicamente, em uma direção para baixo a respectiva coluna anterior por M/360, e é 3 394 1.014 1.214 1.361 1.477 1.534 1.660 1.856 2.745 2.987 2.991 3.124 3.155 59 136 528 781 803 928 1.293 1.489 1.944 2.041 2.200 2.613 2.690 2.847 155 245 311 621 1.114 1.269 1.281 1.783 1.995 2.047 2.672 2.803 2.885 3.014 79 870 974 1.326 1.449 1.531 2.077 2.317 2.467 2.627 2.811 3.083 3.101 3.132 4 582 660 902 1.048 1.482 1.697 1.744 1.928 2.628 2.699 2.728 3.045 3.104 175 395 429 1.027 1.061 1.068 1.154 1.168 1.175 2.147 2.359 2.376 2.613 2.682 1.388 2.241 3.118 3.148 143 506 2.067 3.148 1.594 2.217 2.705 398 988 2.551 1.149 2.588 2.654 678 2.844 3.115 1.508 1.547 1.954 1.199 1.267 1.710 2.589 3.163 3.207 1 2.583 2.974 2.766 2.897 3.166 929 1.823 2.742 1.113 3.007 3.239 1.753 2.478 3.127 0 509 1.811 1.672 2.646 2.984 965 1.462 3.230 3 1.077 2.917 1.183 1.316 1.662 968 1.593 3.239 64 1.996 2.226 1.442 2.058 3.181 513 973 1.058 1.263 3.185 3.229 681 1.394 3.017 419 2.853 3.217 3 2.404 3.175 2.417 2.792 2.854 1.879 2.940 3.235 647 1.704 3.060.
7. Aparelho de processamento de dados, de acordo com a reivindicação 6, caracterizado pelo fato de que compreende adicionalmente: uma unidade de desintercalação de torção de coluna (55) que realiza desintercalação de torção de coluna dos bits de código da palavra código de LDPC.
8. Aparelho de processamento de dados, de acordo com a reivindicação 6, caracterizado pelo fato de que compreende adicionalmente: uma unidade de substituição reversa (1001) que reordena posições de bits de símbolo mb dos b símbolos, cada símbolo correspondendo a qualquer um dos pontos de sinal de um número predeterminado que é determinado por um esquema de modulação digital predeterminado para obter um grupo de código de bits mb da palavra código de LDPC. uma memória (1002) compreendendo uma área de armazenamento de N/(mb) linhas e mb colunas, em que N denota o comprimento do código; e um multiplexador (54) que grava o grupo de bits de código transmitido pela unidade de substituição reversa na memória na direção de linha e lê bits de código da palavra código LDPC na direção de coluna.
9. Aparelho de processamento de dados, de acordo com qualquer uma das reivindicações 1 ou 6, caracterizado pelo fato de que a matriz de verificação de paridade é uma matriz de verificação de paridade na qual um ciclo 4 é inexistente.
10. Método de processamento de dados, caracterizado pelo fato de que compreende: uma etapa de decodificação para decodificar uma palavra código de uma verificação de paridade de baixa densidade, LDPC, com um comprimento de código de 16.200 bits e uma taxa de código de 12/15, com base em uma matriz de verificação de paridade de um código de LDPC, em que a palavra código de LDPC inclui bits de informação e bits de paridade, em que a matriz de verificação de paridade inclui uma parte de dimensões MxK da matriz de informação correspondente ao bit de informação e uma parte de dimensões MxM da matriz de paridade correspondente ao bit de paridade, em que K=12.960 e M=3.240; a parte da matriz de paridade tem uma estrutura de escadaria, na qual elementos de ‘1’ são arranjados em uma forma de escadaria, na qual o peso da linha é 1 em uma primeira linha e 2 nas linhas restantes e em que o peso da coluna é 1 na última coluna e 2 em nas linhas restantes; em que a parte da matriz de informação é representada por uma tabela do valor inicial da matriz de verificação de paridade, e em que a tabela do valor inicial da matriz de verificação de paridade mostra em sua i-ésima linha, 1 < i < 36, as posições dos elementos ‘1’ na (1+360x(i-1))-ésima coluna da parte da matriz de informação, e em que com base em cada de (1+360x(i-1))-ésima coluna, 1 < i < 36, colunas (2+360x(i-1)) à (360xi) da parte da matriz de informação são determinados por deslocar, ciclicamente, em uma direção para baixo a respectiva coluna anterior por M/360, e é 3 394 1.014 1.214 1.361 1.477 1.534 1.660 1.856 2.745 2.987 2.991 3.124 3.155 59 136 528 781 803 928 1.293 1.489 1.944 2.041 2.200 2.613 2.690 2.847 155 245 311 621 1.114 1.269 1.281 1.783 1.995 2.047 2.672 2.803 2.885 3.014 79 870 974 1.326 1.449 1.531 2.077 2.317 2.467 2.627 2.811 3.083 3.101 3.132 4 582 660 902 1.048 1.482 1.697 1.744 1.928 2.628 2.699 2.728 3.045 3.104 175 395 429 1.027 1.061 1.068 1.154 1.168 1.175 2.147 2.359 2.376 2.613 2.682 1.388 2.241 3.118 3.148 143 506 2.067 3.148 1.594 2.217 2.705 398 988 2.551 1.149 2.588 2.654 678 2.844 3.115 1.508 1.547 1.954 1.199 1.267 1.710 2.589 3.163 3.207 1 2.583 2.974 2.766 2.897 3.166 929 1.823 2.742 1.113 3.007 3.239 1.753 2.478 3.127 0 509 1.811 1.672 2.646 2.984 965 1.462 3.230 3 1.077 2.917 1.183 1.316 1.662 968 1.593 3.239 64 1.996 2.226 1.442 2.058 3.181 513 973 1.058 1.263 3.185 3.229 681 1.394 3.017 419 2.853 3.217 3 2.404 3.175 2.417 2.792 2.854 1.879 2.940 3.235 647 1.704 3.060.
11. Método de processamento de dados, de acordo com a reivindicação 10, caracterizado por compreender adicionalmente: uma etapa de desintercalação de torção de coluna que realiza desintercalação de torção de coluna dos bits de código da palavra código LDPC.
12. Método de processamento de dados, de acordo com a reivindicação 10, caracterizado por compreender adicionalmente: uma etapa de substituição reversa para reordenar posições de bits de símbolo mb dos b símbolos, cada símbolo correspondendo a qualquer um dos pontos de sinal de um número predeterminado que é determinado por um esquema de modulação digital predeterminado para obter um grupo de código de bits mb da palavra código LDPC. uma etapa de multiplexação para gravar o grupo de bits de código transmitido pela etapa de substituição reversa em uma memória compreendendo área de armazenamento de N/(mb) linhas e mb colunas, em que N denota o comprimento do código, na direção de linha e ler bits de código da palavra código LDPC na direção de coluna.
13. Método de processamento de dados, de acordo com a reivindicação 10, caracterizado pelo fato de que a matriz de verificação de paridade é uma matriz de verificação de paridade na qual um ciclo 4 é inexistente.
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