RU2013154438A - Устройство обработки данных и способ обработки данных - Google Patents

Устройство обработки данных и способ обработки данных Download PDF

Info

Publication number
RU2013154438A
RU2013154438A RU2013154438/08A RU2013154438A RU2013154438A RU 2013154438 A RU2013154438 A RU 2013154438A RU 2013154438/08 A RU2013154438/08 A RU 2013154438/08A RU 2013154438 A RU2013154438 A RU 2013154438A RU 2013154438 A RU2013154438 A RU 2013154438A
Authority
RU
Russia
Prior art keywords
bits
bit
matrix
parity
information
Prior art date
Application number
RU2013154438/08A
Other languages
English (en)
Other versions
RU2595581C2 (ru
Inventor
Юдзи СИНОХАРА
Макико Ямамото
Original Assignee
Сони Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Сони Корпорейшн filed Critical Сони Корпорейшн
Publication of RU2013154438A publication Critical patent/RU2013154438A/ru
Application granted granted Critical
Publication of RU2595581C2 publication Critical patent/RU2595581C2/ru

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/19—Single error correction without using particular properties of the cyclic codes, e.g. Hamming codes, extended or generalised Hamming codes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/033—Theoretical methods to calculate these checking codes
    • H03M13/036—Heuristic code construction methods, i.e. code construction or code search based on using trial-and-error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H03M13/1165—QC-LDPC codes as defined for the digital video broadcasting [DVB] specifications, e.g. DVB-Satellite [DVB-S2]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H03M13/1168—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices wherein the sub-matrices have column and row weights greater than one, e.g. multi-diagonal sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
    • H03M13/255—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with Low Density Parity Check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/271—Row-column interleaver with permutations, e.g. block interleaving with inter-row, inter-column, intra-row or intra-column permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2945—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using at least three error correction codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/35—Unequal or adaptive error protection, e.g. by providing a different level of protection according to significance of source information or by adapting the coding according to the change of transmission channel characteristics
    • H03M13/356—Unequal error protection [UEP]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6522—Intended application, e.g. transmission or communication standard
    • H03M13/6552—DVB-T2
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H04L1/0047—Decoding adapted to other signal detection operation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/36—Modulator circuits; Transmitter circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/38—Demodulator circuits; Receiver circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • Mathematical Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • General Physics & Mathematics (AREA)
  • Multimedia (AREA)
  • General Engineering & Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Algebra (AREA)
  • Pure & Applied Mathematics (AREA)
  • Error Detection And Correction (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

1. Устройство обработки данных, содержащее:модуль кодирования, выполненный с возможностью кодирования LDPC, имеющего длину кода 16200 битов, и скорость кодирования равную 8/15, на основе матрицы проверки на четность кода LDPC; имодуль взаимной замены, выполненный с возможностью осуществления взаимной замены знаковых битов кода LDPC, кодируемого модулем кодирования, на символьные биты для символа, соответствующего любой из 16 сигнальных точек, определенных 16QAM, при этомкод LDPC, кодируемый модулем кодирования, включает в себя информационные биты и биты четности, аматрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам и область матрицы четности, соответствующую битам четности, причемобласть информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, атаблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:при этом, когда знаковые биты из 8 битов, сохраненных в 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделены для двух последовательных символов, модуль взаимной замены выполнен с возможностью установки (#i+1)-гобита из старших значащих битов знаковых битов 8 битов, в качестве бита b#i, a (#i+1)-гобита из старших значащих битов символьных битов 8 битов указанных двух символов, в качестве бита y#i, и осуществления взаимной замены битов b0, b1, b2, b3, b4, b5, b6 и b7 битами y0, y4, y3, y1, y2, y5, y6 и y7 соответственно.2. У

Claims (12)

1. Устройство обработки данных, содержащее:
модуль кодирования, выполненный с возможностью кодирования LDPC, имеющего длину кода 16200 битов, и скорость кодирования равную 8/15, на основе матрицы проверки на четность кода LDPC; и
модуль взаимной замены, выполненный с возможностью осуществления взаимной замены знаковых битов кода LDPC, кодируемого модулем кодирования, на символьные биты для символа, соответствующего любой из 16 сигнальных точек, определенных 16QAM, при этом
код LDPC, кодируемый модулем кодирования, включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:
Figure 00000001
Figure 00000002
при этом, когда знаковые биты из 8 битов, сохраненных в 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделены для двух последовательных символов, модуль взаимной замены выполнен с возможностью установки (#i+1)-гобита из старших значащих битов знаковых битов 8 битов, в качестве бита b#i, a (#i+1)-гобита из старших значащих битов символьных битов 8 битов указанных двух символов, в качестве бита y#i, и осуществления взаимной замены битов b0, b1, b2, b3, b4, b5, b6 и b7 битами y0, y4, y3, y1, y2, y5, y6 и y7 соответственно.
2. Устройство обработки данных, содержащее:
модуль кодирования, выполненный с возможностью кодирования LDPC, имеющего длину кода 16200 битов, а скорость кодирования равную 7/15, на основе матрицы проверки на четность кода LDPC; и
модуль взаимной замены, выполненный с возможностью осуществления взаимной замены знаковых битов кода LDPC, кодируемого модулем кодирования на символьные биты для символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, при этом
код LDPC, кодируемый модулем кодирования, включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:
Figure 00000003
при этом, когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделены для двух последовательных символов, модуль взаимной замены выполнен с возможностью установки (#i+1)-го бита из старших значащих битов знаковых битов 12 битов, в качестве бита b#i, a (#i+1)-го бита из значащих битов символьных битов 12 битов указанных двух символов, в качестве бита y#i, и осуществления взаимной замены битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 битами y2, y0, y8, y7, y1, y6, y4, y3, y10, y9, y5 и y11 соответственно.
3. Устройство обработки данных, содержащее:
модуль кодирования, выполненный с возможностью кодирования LDPC, имеющего длину кода 16200 битов, а скорость кодирования равную 8/15, на основе матрицы проверки на четность кода LDPC; и
модуль взаимной замены, выполненный с возможностью осуществления взаимной замены знаковых битов кода LDPC, кодируемого модулем кодирования на символьные биты для символа, соответствующего любой одной из 64 сигнальных точек, определенных в соответствии с 64QAM, при этом
код LDPC, кодируемый модулем кодирования, включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:
Figure 00000005
при этом, когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделены для двух последовательных символов, модуль взаимной замены выполнен с возможностью установки (#i+1)-го бита из старших значащих битов знаковых битов 12 битов, в качестве бита b#i, a (#i+1)-го бита из старших значащих битов символьных битов 12 битов указанных двух символов, в качестве бита y#i, и выполнения взаимной замены битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 битами y2, y0, y4, y1, y6, y7, y8, y5, y10, y3, y9 и y11 соответственно.
4. Способ обработки данных, содержащий:
этап кодирования, на котором осуществляют кодирование LDPC, имеющего длину кода 16200 битов, и скорость кодирования равную 8/15, на основе матрицы проверки на четность кода LDPC; и
этап взаимной замены, на котором осуществляют взаимную замену знаковых битов кода LDPC, кодируемого на этапе кодирования, на символьные биты для символа, соответствующего любой из 16 сигнальных точек, определенных 16QAM, при этом
код LDPC, кодируемый на этапе кодирования, включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:
Figure 00000006
при этом, когда знаковые биты из 8 битов, сохраненных в 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, этап взаимной замены содержит подэтапы, на которых устанавливают (#i+1)-й бит из старших значащих битов знаковых битов 8 битов, в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 8 битов указанных двух символов, в качестве бита y#i и выполняют взаимную замену битов b0, b1, b2, b3, b4, b5, b6 и b7 битами y0, y4, y3, y1, y2, y5, y6 и y7 соответственно.
5. Способ обработки данных, содержащий:
этап кодирования, на котором осуществляют кодирование LDPC, имеющего длину кода 16200 битов, и скорость кодирования равную 7/15, на основе матрицы проверки на четность кода LDPC; и
этап взаимной замены, на котором осуществляют взаимную замену знаковых битов кода LDPC, кодируемого на этапе кодирования, на символьные биты для символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, при этом
код LDPC, кодируемый на этапе кодирования, включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:
Figure 00000007
Figure 00000008
при этом, когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, этап взаимной замены содержит подэтапы, на которых устанавливают (#i+1)-й бит из старших значащих битов знаковых битов 12 битов, в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 12 битов указанных двух символов, в качестве бита y#i и выполняют взаимную замену битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 битами y2, y0, y8, y7, y1, y6, y4, y3, y10, y9, y5 и y11 соответственно.
6. Способ обработки данных, содержащий:
этап кодирования, на котором осуществляют кодирование LDPC, имеющего длину кода 16200 битов, и скорость кодирования равную 8/15, на основе матрицы проверки на четность кода LDPC; и
этап взаимной замены, на котором осуществляют взаимную замену знаковых битов кода LDPC, кодируемого на этапе кодирования, на символьные биты для символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, при этом
код LDPC, кодируемый на этапе кодирования, включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:
Figure 00000009
при этом, когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, этап взаимной замены содержит подэтапы, на которых устанавливают (#i+1)-ый бит из старших значащих битов знаковых битов 12 битов, в качестве бита b#i, a (#i+1)-ый бит из старших значащих битов символьных битов 12 битов указанных двух символов, в качестве бита y#i и выполняют взаимную замену битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 битами y2, y0, y4, y1, y6, y7, y8, y5, y10, y3, y9 и y11 соответственно.
7. Устройство обработки данных, содержащее:
модуль обратной взаимной замены, выполненный с возможностью осуществления взаимной замены символьных битов символа, соответствующего любой из 16 сигнальных точек, определенных 16QAM, на знаковые биты кода LDPC, имеющего длину кода 16200 битов, и скорость кодирования равную 8/15; и
модуль декодирования, выполненный с возможностью декодирования кода LDPC, в котором, модулем обратной взаимной замены, выполнена взаимная замена, на основе матрицы проверки на четность кода LDPC, при этом
когда знаковые биты из 8 битов, сохраненных в 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделены для двух последовательных символов, модуль обратной взаимной замены выполнен с возможностью установки (#i+1)-го бита из старших значащих битов знаковых битов 8 битов, в качестве бита b#i, a (#i+1)-го бита из старших значащих битов символьных битов 8 битов указанных двух символов, в качестве бита y#i и осуществления взаимной замены битов y0, y4, y3, y1, y2, y5, y6 и y7 на биты b0, b1, b2, b3, b4, b5, b6 и b7 соответственно, при этом
код LDPC включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:
Figure 00000010
Figure 00000011
8. Устройство обработки данных, содержащее:
модуль обратной взаимной замены, выполненный с возможностью осуществления взаимной замены символьных битов символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, на знаковые биты кода LDPC, имеющего длину кода 16200 битов, и скорость кодирования равную 7/15; и
модуль декодирования, выполненный с возможностью декодирования кода LDPC, в котором модулем обратной взаимной замены, выполнена взаимная замена, на основе матрицы проверки на четность кода LDPC, при этом
когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделены для двух последовательных символов, модуль обратной взаимной замены выполнен с возможностью установки (#i+1)-го бита из старших значащих битов знаковых битов 12 битов, в качестве бита b#i, a (#i+1)-го бита из старших значащих битов символьных битов 12 битов указанных двух символов, в качестве бита y#i и осуществления взаимной замены битов y2, y0, y8, y7, y1, y6, y4, y3, y10, y9, y5 и y11 на биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 соответственно, при этом
код LDPC включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:
Figure 00000012
Figure 00000013
9. Устройство обработки данных, содержащее:
модуль обратной взаимной замены, выполненный с возможностью осуществления взаимной замены символьных битов символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, на знаковые биты кода LDPC, имеющего длину кода 16200 битов, и скорость кодирования, равную 8/15; и
модуль декодирования, выполненный с возможностью декодирования кода LDPC, в котором модулем обратной взаимной замены, выполнена взаимная замена, на основе матрицы проверки на четность кода LDPC, при этом
когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделены для двух последовательных символов, модуль обратной взаимной замены выполнен с возможностью установки (#i+1)-го бита из старших значащих битов знаковых битов 12 битов, в качестве бита b#i, и (#i+1)-го бита из старших значащих битов символьных битов 12 битов указанных двух символов, в качестве бита y#i и осуществления взаимной замены битов y2, y0, y4, y1, y6, y7, y8, y5, y10, y3, y9 и y11 на биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 соответственно, при этом
код LDPC включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:
Figure 00000014
Figure 00000015
10. Способ обработки данных, содержащий:
этап обратной взаимной замены, на котором осуществляют взаимную замену символьных битов символа, соответствующего любой из 16 сигнальных точек, определенных 16QAM, на знаковые биты кода LDPC, имеющего длину кода 16200 битов, и скорость кодирования, равную 8/15; и
этап декодирования, на котором декодируют код LDPC, в котором на этапе обратной взаимной замены выполнена взаимная замена, на основе матрицы проверки на четность кода LDPC, при этом
когда знаковые биты из 8 битов, сохраненных в 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, этап обратной взаимной замены содержит подэтапы, на которых: устанавливают (#i+1)-й бит из старших значащих битов знаковых битов 8 битов, в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 8 битов указанных двух символов, в качестве бита y#i и выполняют взаимную замену битов y0, y4, y3, y1, y2, у5, y6 и y7 на биты b0, b1, b2, b3, b4, b5, b6 и b7 соответственно, при этом
код LDPC включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:
Figure 00000016
Figure 00000017
11. Способ обработки данных, содержащий:
этап обратной взаимной замены, на котором осуществляют взаимную замену символьных битов символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, на знаковые биты кода LDPC, имеющего длину кода 16200 битов, и скорость кодирования, равную 7/15; и
этап декодирования, на котором декодируют код LDPC, в котором на этапе обратной взаимной замены выполнена взаимная замена, на основе матрицы проверки на четность кода LDPC, при этом
когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, этап обратной взаимной замены содержит подэтапы, на которых устанавливают (#i+1)-й бит из старших значащих битов знаковых битов 12 битов, в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 12 битов указанных двух символов, в качестве бита y#i и выполняют взаимную замену битов y2, y0, y8, y7, y1, y6, y4, y3, y10, y9, y5 и y11 на биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 соответственно, при этом
код LDPC включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:
Figure 00000018
12. Способ обработки данных, содержащий:
этап обратной взаимной замены, на котором осуществляют взаимную замену символьных битов символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, на знаковые биты кода LDPC, имеющего длину кода 16200 битов, и скорость кодирования, равную 8/15; и
этап декодирования, на котором декодируют код LDPC, в котором, на этапе обратной взаимной замены выполнена взаимная замена, на основе матрицы проверки на четность кода LDPC, при этом
когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, этап обратной взаимной замены содержит подэтапы, на которых устанавливают (#i+1)-й бит из старших значащих битов знаковых битов 12 битов, в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 12 битов указанных двух символов, в качестве бита y#i и выполняют взаимную замену битов y2, y0, y4, y1, y6, y7, y8, y5, y10, y3, y9 и y11 на биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 соответственно, при этом
код LDPC включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:
Figure 00000019
Figure 00000020
RU2013154438/08A 2011-06-15 2012-06-08 Устройство обработки данных и способ обработки данных RU2595581C2 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011-132790 2011-06-15
JP2011132790A JP5664919B2 (ja) 2011-06-15 2011-06-15 データ処理装置、及び、データ処理方法
PCT/JP2012/064807 WO2012173061A1 (ja) 2011-06-15 2012-06-08 データ処理装置、及び、データ処理方法

Publications (2)

Publication Number Publication Date
RU2013154438A true RU2013154438A (ru) 2015-06-20
RU2595581C2 RU2595581C2 (ru) 2016-08-27

Family

ID=47357050

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2013154438/08A RU2595581C2 (ru) 2011-06-15 2012-06-08 Устройство обработки данных и способ обработки данных

Country Status (9)

Country Link
US (1) US9135108B2 (ru)
EP (1) EP2722994A4 (ru)
JP (1) JP5664919B2 (ru)
KR (1) KR20140035386A (ru)
CN (1) CN103765782A (ru)
AU (1) AU2012270714B2 (ru)
RU (1) RU2595581C2 (ru)
TW (1) TWI479807B (ru)
WO (1) WO2012173061A1 (ru)

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5601182B2 (ja) * 2010-12-07 2014-10-08 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5630278B2 (ja) * 2010-12-28 2014-11-26 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5637393B2 (ja) * 2011-04-28 2014-12-10 ソニー株式会社 データ処理装置、及び、データ処理方法
EP2536030A1 (en) * 2011-06-16 2012-12-19 Panasonic Corporation Bit permutation patterns for BICM with LDPC codes and QAM constellations
CN107566089B (zh) 2013-01-11 2020-08-21 太阳专利托管公司 发送装置、发送方法、接收装置及接收方法
EP2946561A4 (en) 2013-01-17 2016-04-27 Lg Electronics Inc APPARATUS FOR TRANSMITTING RADIO SIGNALS, RADIO SIGNAL RECEIVING DEVICE, METHOD FOR TRANSMITTING RADIO SIGNALS AND METHOD FOR RECEIVING BROADCAST SIGNALS
EP2955851A4 (en) * 2013-02-08 2016-09-28 Mitsubishi Electric Corp DATA STRUCTURE FOR ERROR CORRECTING CODE CONTROL MATRIX, AND DEVICE AND METHOD FOR REGULATING CODING EFFICIENCY FOR ERROR CORRECTING CODE
HUE059575T2 (hu) 2013-05-02 2022-12-28 Saturn Licensing Llc LDPC kód moduláció 8PSK-val és 16APSK-val kombinálva
WO2014178296A1 (ja) * 2013-05-02 2014-11-06 ソニー株式会社 データ処理装置、及びデータ処理方法
EP2993794B1 (en) * 2013-05-02 2022-04-06 Sony Group Corporation Ldpc coded modulation in combination with 8psk and 16apsk
BR112015027145B1 (pt) * 2013-05-02 2022-05-31 Sony Corporation Dispositivo e método de processamento de dados
BR112015027153B1 (pt) * 2013-05-02 2021-12-14 Sony Corp Dispositivo e método de processamento de dados
WO2014199865A1 (ja) 2013-06-12 2014-12-18 ソニー株式会社 データ処理装置、及びデータ処理方法
US9362952B2 (en) * 2013-06-14 2016-06-07 Samsung Electronics Co., Ltd. Apparatuses and methods for encoding and decoding of parity check codes
KR101733503B1 (ko) 2013-08-01 2017-05-10 엘지전자 주식회사 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법
JP6364417B2 (ja) * 2013-09-20 2018-07-25 サターン ライセンシング エルエルシーＳａｔｕｒｎ Ｌｉｃｅｎｓｉｎｇ ＬＬＣ データ処理装置、データ処理方法、及び、記録媒体
WO2015041075A1 (ja) * 2013-09-20 2015-03-26 ソニー株式会社 データ処理装置、及びデータ処理方法
CN105531936B (zh) * 2013-09-20 2020-01-03 索尼公司 数据处理装置和数据处理方法
CN105556853A (zh) * 2013-09-20 2016-05-04 索尼公司 数据处理装置和数据处理方法
US20160126978A1 (en) * 2013-09-24 2016-05-05 Sony Corporation Data processing device and data processing method
KR20160064092A (ko) * 2013-09-26 2016-06-07 소니 주식회사 데이터 처리 장치 및 데이터 처리 방법
MX2016003551A (es) * 2013-09-26 2016-07-21 Sony Corp Dispositivo de procesamiento de datos y metodo de procesamiento de datos.
MX2016003553A (es) * 2013-09-26 2016-07-21 Sony Corp Dispositivo de procesamiento de datos y metodo de procesamiento de datos.
EP3051704A4 (en) * 2013-09-26 2017-06-21 Sony Corporation Data processing device and data processing method
JPWO2015045901A1 (ja) * 2013-09-26 2017-03-09 ソニー株式会社 データ処理装置、及びデータ処理方法
CN105556855A (zh) * 2013-09-26 2016-05-04 索尼公司 数据处理装置和数据处理方法
US20160197625A1 (en) * 2013-09-26 2016-07-07 Sony Corporation Data processing device and data processing method
WO2015045895A1 (ja) * 2013-09-26 2015-04-02 ソニー株式会社 データ処理装置、及びデータ処理方法
US9442696B1 (en) * 2014-01-16 2016-09-13 The Math Works, Inc. Interactive partitioning and mapping of an application across multiple heterogeneous computational devices from a co-simulation design environment
JP2015156533A (ja) * 2014-02-19 2015-08-27 ソニー株式会社 データ処理装置、及び、データ処理方法
CA3043836C (en) * 2014-02-13 2020-10-20 Electronics And Telecommunications Research Institute Modulator and modulation method using non-uniform 16-symbol signal constellation for low-density parity check codeword having 4/15 code rate
JP2015156530A (ja) 2014-02-19 2015-08-27 ソニー株式会社 データ処理装置、及び、データ処理方法
JP2015156531A (ja) * 2014-02-19 2015-08-27 ソニー株式会社 データ処理装置、及び、データ処理方法
JP2015156532A (ja) 2014-02-19 2015-08-27 ソニー株式会社 データ処理装置、及び、データ処理方法
JP2015156534A (ja) 2014-02-19 2015-08-27 ソニー株式会社 データ処理装置、及び、データ処理方法
KR101884273B1 (ko) * 2014-02-20 2018-08-30 상하이 내셔널 엔지니어링 리서치 센터 오브 디지털 텔레비전 컴퍼니, 리미티드 Ldpc 코드워드 인터리빙 매핑 방법 및 디인터리빙 디매핑 방법
JP2015170911A (ja) * 2014-03-05 2015-09-28 ソニー株式会社 データ処理装置、及び、データ処理方法
JP2015170912A (ja) 2014-03-05 2015-09-28 ソニー株式会社 データ処理装置、及び、データ処理方法
JP2015179960A (ja) 2014-03-19 2015-10-08 ソニー株式会社 データ処理装置、及び、データ処理方法
JP2015179959A (ja) * 2014-03-19 2015-10-08 ソニー株式会社 データ処理装置、及び、データ処理方法
KR102157667B1 (ko) * 2014-05-15 2020-09-18 삼성전자주식회사 천공 장치 및 그의 천공 방법
JP6428650B2 (ja) * 2014-05-21 2018-11-28 ソニー株式会社 データ処理装置、及び、データ処理方法
JP6428649B2 (ja) 2014-05-21 2018-11-28 ソニー株式会社 データ処理装置、及び、データ処理方法
MX357178B (es) 2014-05-21 2018-06-28 Sony Corp Dispositivo de procesamiento de datos y metodo de procesamiento de datos.
CN106464269B (zh) * 2014-05-21 2019-12-06 索尼公司 数据处理装置和数据处理方法
WO2015178210A1 (ja) * 2014-05-21 2015-11-26 ソニー株式会社 データ処理装置、及び、データ処理方法
JP6424888B2 (ja) * 2014-05-21 2018-11-21 ソニー株式会社 データ処理装置、及び、データ処理方法
EP3148087B1 (en) * 2014-05-21 2021-03-03 Sony Corporation Bit interleaved coded modulation with a group-wise interleaver adapted to a rate 12/15 ldpc code of length 16200
KR102260761B1 (ko) * 2014-05-22 2021-06-07 한국전자통신연구원 길이가 16200이며, 부호율이 4/15인 ldpc 부호어 및 16-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
US9600367B2 (en) 2014-05-22 2017-03-21 Electronics And Telecommunications Research Institute Bit interleaver for low-density parity check codeword having length of 16200 and code rate of 4/15 and 16-symbol mapping, and bit interleaving method using same
MY182481A (en) 2015-03-02 2021-01-25 Samsung Electronics Co Ltd Transmitter and shortening method thereof
US10340952B2 (en) 2015-03-02 2019-07-02 Samsung Electronics Co., Ltd. Transmitter and shortening method thereof
KR102326036B1 (ko) 2015-03-02 2021-11-12 삼성전자주식회사 송신 장치 및 그의 쇼트닝 방법
KR101800415B1 (ko) 2015-03-02 2017-11-23 삼성전자주식회사 송신 장치 및 그의 패리티 퍼뮤테이션 방법
JP6747437B2 (ja) * 2015-06-10 2020-08-26 ソニー株式会社 データ処理装置、データ処理方法、およびプログラム
WO2017069508A1 (en) 2015-10-19 2017-04-27 Samsung Electronics Co., Ltd. Receiving apparatus and decoding method thereof
US10565040B2 (en) 2016-12-01 2020-02-18 Western Digital Technologies, Inc. ECC decoder with selective component disabling based on decoding message resolution
US10530393B2 (en) 2016-12-01 2020-01-07 Western Digital Technologies, Inc. Configurable ECC decoder
US10218384B2 (en) 2016-12-01 2019-02-26 Sandisk Technologies Llc ECC decoder with multiple decoding modes
CN108289006B (zh) * 2017-01-09 2021-07-16 上海诺基亚贝尔股份有限公司 用于通信系统中的数据处理的方法和设备
JP6903979B2 (ja) * 2017-02-20 2021-07-14 ソニーグループ株式会社 送信装置、送信方法、受信装置、及び、受信方法
JP6895053B2 (ja) * 2017-02-20 2021-06-30 ソニーグループ株式会社 送信装置、送信方法、受信装置、及び、受信方法
JP6897205B2 (ja) * 2017-02-20 2021-06-30 ソニーグループ株式会社 送信装置、送信方法、受信装置、及び、受信方法
US10691540B2 (en) * 2017-11-21 2020-06-23 SK Hynix Inc. Soft chip-kill recovery for multiple wordlines failure
JP7077628B2 (ja) * 2018-01-18 2022-05-31 ソニーグループ株式会社 送信装置、送信方法、受信装置、及び、受信方法
JP7135344B2 (ja) * 2018-01-18 2022-09-13 ソニーグループ株式会社 送信装置、送信方法、受信装置、及び、受信方法
WO2021049888A1 (en) * 2019-09-10 2021-03-18 Samsung Electronics Co., Ltd. Method and apparatus for data decoding in communication or broadcasting system

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4224777B2 (ja) 2003-05-13 2009-02-18 ソニー株式会社 復号方法および復号装置、並びにプログラム
US7430396B2 (en) * 2003-07-03 2008-09-30 The Directv Group, Inc. Encoding low density parity check (LDPC) codes through an LDPC decoder
KR100922956B1 (ko) * 2003-10-14 2009-10-22 삼성전자주식회사 저밀도 패리티 검사 코드의 부호화 방법
EP1881610B1 (en) * 2005-05-13 2015-06-03 NEC Corporation Weighted LDPC decoding using the MaxLog approximation
US7934137B2 (en) * 2006-02-06 2011-04-26 Qualcomm Incorporated Message remapping and encoding
TWI390856B (zh) * 2007-11-26 2013-03-21 Sony Corp Data processing device and data processing method
JP2009224820A (ja) * 2008-02-22 2009-10-01 Sony Corp 符号化装置、及び符号化方法
KR101503059B1 (ko) * 2008-02-26 2015-03-19 삼성전자주식회사 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 채널 부호/복호 방법 및 장치
KR101503058B1 (ko) * 2008-02-26 2015-03-18 삼성전자주식회사 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서의 채널 부호화/복호화 방법 및 장치
WO2009116204A1 (ja) * 2008-03-18 2009-09-24 ソニー株式会社 データ処理装置、及びデータ処理方法
JP4888734B2 (ja) * 2008-07-07 2012-02-29 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5630278B2 (ja) * 2010-12-28 2014-11-26 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5630282B2 (ja) * 2011-01-19 2014-11-26 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5630283B2 (ja) * 2011-01-19 2014-11-26 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5672489B2 (ja) * 2011-02-08 2015-02-18 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5637393B2 (ja) * 2011-04-28 2014-12-10 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5648852B2 (ja) * 2011-05-27 2015-01-07 ソニー株式会社 データ処理装置、及び、データ処理方法
EP2536030A1 (en) * 2011-06-16 2012-12-19 Panasonic Corporation Bit permutation patterns for BICM with LDPC codes and QAM constellations
EP2560311A1 (en) * 2011-08-17 2013-02-20 Panasonic Corporation Cyclic-block permutations for spatial multiplexing with quasi-cyclic LDPC codes
US9191256B2 (en) * 2012-12-03 2015-11-17 Digital PowerRadio, LLC Systems and methods for advanced iterative decoding and channel estimation of concatenated coding systems
US20150082118A1 (en) * 2013-09-18 2015-03-19 Samsung Electronics Co., Ltd. Transmitting apparatus and puncturing method thereof
US9735809B2 (en) * 2013-09-26 2017-08-15 Samsung Electronics Co., Ltd. Transmitting apparatus and signal processing method thereof

Also Published As

Publication number Publication date
TW201308913A (zh) 2013-02-16
KR20140035386A (ko) 2014-03-21
AU2012270714B2 (en) 2017-01-05
WO2012173061A1 (ja) 2012-12-20
US9135108B2 (en) 2015-09-15
RU2595581C2 (ru) 2016-08-27
CN103765782A (zh) 2014-04-30
US20140082452A1 (en) 2014-03-20
AU2012270714A1 (en) 2013-11-28
JP2013005124A (ja) 2013-01-07
JP5664919B2 (ja) 2015-02-04
TWI479807B (zh) 2015-04-01
EP2722994A1 (en) 2014-04-23
EP2722994A4 (en) 2015-11-04

Similar Documents

Publication Publication Date Title
RU2013154438A (ru) Устройство обработки данных и способ обработки данных
RU2013151685A (ru) Устройство обработки данных и способ обработки данных
RU2013146977A (ru) Устройство обработки данных и способ обработки данных
CN105684316B (zh) 一种Polar码编码方法、装置
ES2489740T3 (es) Código de corrección de errores adaptativo para comunicaciones de datos a través de una fibra óptica de plástico
CA3040003C (en) Methods and devices for encoding and decoding binary data
JP2014511643A5 (ru)
RU2014123338A (ru) Способ кодирования и декодирования изображений, устройство кодирования и декодирования и соответствующие компьютерные программы
RU2015115507A (ru) Способ и устройство генерирования гибридного полярного кода
RU2013153531A (ru) Способ кодирования изображения, устройство кодирования изображения, способ декодирования изображения и устройство декодирования изображения
RU2015146020A (ru) Устройство обработки данных и способ обработки данных
JP2019525657A (ja) ポーラ符号を符号化し復号するための方法および装置
KR102383593B1 (ko) 폴라 코드의 레이트 매칭을 프로세싱하기 위한 방법 및 장치
EP2482231A1 (en) Method for encoding and decoding data on a matrix code symbol
藤田和謙 et al. Expansion of image displayable area in design QR code and its applications
ES2694381T3 (es) Método y aparato para descodificar parámetros de cuantización de vídeo
CN111597801B (zh) 一种基于自然语言处理的文本自动结构化方法和系统
JP2012124679A (ja) 符号化データを復号する装置及び方法
RU2008128245A (ru) Реализуемый компьютером способ кодирования числовых данных и способ кодирования структур данных для передачи в телекоммуникационной системе, основанной на вышеуказанном способе кодирования числовых данных
CN102185612A (zh) 游程编解码方法及装置
CN111708574A (zh) 指令流压缩、解压缩方法及装置
RU2015146023A (ru) Устройство обработки данных и способ обработки данных
CN113557529B (zh) 混合二维条码阅读器
KR20110011357A (ko) 비트의 순서를 변경한 데이터의 부호화, 복호화 방법 및 장치
CN105871508B (zh) 一种网络编解码方法及系统

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20180609