TW201308913A - 資料處理裝置及資料處理方法 - Google Patents

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Abstract

本技術係關於一種資料處理裝置及資料處理方法，其可提高對於資料之錯誤之耐性。於編碼長度為16200位元、編碼率為8/15之LDPC編碼被映射至16個信號點之情形時，多工解訊器若將4×2位元之編碼位元、及自連續之2個記號之4×2位元之記號位元之最上階位元起第#i+1位元分別設為位元b#i與y#i，則進行將b0、b1、b2、b3、b4、b5、b6、b7分別分配至y0、y4、y3、y1、y2、y5、y6、y7之替換。本技術可應用於例如傳送LDPC編碼之傳送系統等。

Description

資料處理裝置及資料處理方法
本技術係關於資料處理裝置及資料處理方法，特別是關於可提高相對資料之錯誤之耐性之資料處理裝置及資料處理方法。
LDPC(Low Density Parity Check：低密度同位校驗)編碼具有較高之錯誤訂正能力，近年來，例如開始廣泛採用於包含在歐洲進行之DVB(Digital Video Broadcasting：數位視訊廣播)-S.2等之衛星數位廣播之傳送方式中(例如，參照非專利文獻1)。又，有人研究亦於新一代之地上數位廣播中採用LDPC編碼。
根據近年來之研究獲知，LDPC編碼與渦輪編碼等相同，隨著編碼長度加長，而可獲得與向農極限相近之性能。又，由於LDPC編碼具有最小距離與編碼長度成比例之性質，因此，作為其特徵，塊誤概率特性佳，再者，作為優點，亦可列舉幾乎不會產生在渦輪編碼等之解碼特性中可觀測之所謂錯誤地板現象之點。
以下，關於如此之LDPC編碼具體進行說明。另，LDPC編碼雖係線性編碼，而並非必須為2元，但，此處，茲說明為2元者。
LDPC編碼之最大特徵在於：定義其LDPC編碼之檢查矩陣(parity check matrix：同位校驗矩陣)為空疏者。此處，所謂空疏之矩陣矩陣，係矩陣矩陣之要素「1」之個數非 常少之矩陣矩陣(大部分之要素為0之矩陣矩陣)。
圖1顯示LDPC編碼之檢查矩陣H之例。
在圖1之檢查矩陣H中，各行之權重(行權重)(「1」之數)(weight)為「3」，且，各列之權重(列權重)成為「6」。
在LDPC編碼之編碼化(LDPC編碼化)中，例如，基於檢查矩陣H產生產生矩陣G，將該產生矩陣G針對2元之資訊位元進行乘法運算，藉此產生碼字(LDPC編碼)。
具體而言，進行LDPC編碼化之編碼化裝置，首先，於檢查矩陣H之轉置矩陣HT之間，算出式子GHT=0成立之產生矩陣G。此處，產生矩陣G為K×N矩陣之情形時，編碼化裝置針對產生矩陣G，將包含K位元之資訊位元之位元行(向量u)進行乘法運算，產生包含N位元之碼字c(=uG)。利用該編碼化裝置所產生之碼字(LDPC編碼)經由特定之通信路在信號接收側被接收。
LDPC編碼之解碼係Gallager稱為概率解碼(Probabilistic Decoding)而提出之運算法，可利用包含可變節點(variable node(亦稱為訊息節點(message node))、及校驗節點(check node)之所謂Tanner graph上之概率傳播(belief propagation)之訊息．傳遞．運算法而進行。此處，以下，亦適宜將可變節點與校驗節點簡稱為節點。
圖2顯示LDPC編碼之解碼程序。
另，以下，亦適宜將在信號接收側所接收之LDPC編碼(1碼字)之第i編碼位元之以對數似然比(log likelihood ratio)表現值之「0」似然度之實數值(受信LLR)稱為受信值u0i。又，設自檢驗節點輸出之訊息為uj，自可變節點輸出之訊息為vi。
首先，在LDPC編碼之解碼中，如圖2所示，在步驟S11中，接收LDPC編碼，訊息(校驗節點訊息)uj初始化為「0」，且取作為重複處理之計數器之整數之變數k初始化為「0」，而進展至步驟S12。在步驟S12中，基於接收LDPC編碼而獲得之受信值u0i，藉由進行式(1)所示之運算(可變節點運算)而求出訊息(可變節點訊息)vi，進而，基於該訊息vi，藉由進行式(2)所示之運算(校驗節點運算)而求出訊息uj。
此處，式(1)與式(2)中之dv與dc分別為表示檢查矩陣H之縱向(行)與橫向(列)之「1」之個數之可任意選擇之參數，例如，(3，6)編碼之情形時，dv=3，dc=6。
另，在式(1)之可變節點運算、及(2)之校驗節點運算中，各自不將自欲輸出訊息之枝(edge)(連結可變節點與校驗節點之線)所輸入之訊息作為運算對象，因此，運算範圍成為1至dv-1或1至dc-1。又，式(2)之校驗節點運算，實 際上預先製作以相對兩個輸入v1、v2之一個輸出定義之式(3)所示之函數R(v1,v2)之表格，將其以式(4)所示之方式連續(遞歸)使用而進行。
[數3]x=2tanh-1[tanh(v1/2)tanh(v2/2)]=R(v1,v2)………(3)
在步驟S12中，進而，變數k增加「1」，而進展至步驟S13。在步驟S13中，判定變數k是否大於特定之重複解碼次數C。在步驟S13中判定變數k不大於C之情形，返回至步驟S12，以下，重複相同之處理。
又，在步驟S13中判定變數k大於C之情形，進展至步驟S14，藉由進行式(5)所示之運算，求得作為最終輸出之解碼結果之訊息vi而輸出，LDPC編碼之解碼處理結束。
此處，式(5)之運算與式(1)之可變節點運算不同，使用來自連接於可變節點之全部枝之訊息uj而進行。
圖3顯示(3，6)LDPC編碼(編碼率1/2，編碼長度12)之檢查矩陣H之例。
在圖3之檢查矩陣H中，與圖1相同，行之權重、列之權 重分別成為3、6。
圖4顯示圖3之檢查矩陣H之Tanner Graph。
此處，在圖4中，以正號「+」表示的是校驗節點，以等號「=」表示的是可變節點。校驗節點與可變節點分別與檢查矩陣H之列與行對應。校驗節點與可變節點之間之結線為枝(edge)，相當於檢查矩陣之要素「1」。
即，檢查矩陣之第j列第i行之要素為1之情形時，在圖4中，自上往下第i之可變節點(「=」之節點)、與自上往下第j之校驗節點(「+」之節點)由枝連接。枝表示與可變節點對應之編碼位元具有與校驗節點對應之約束條件。
在LDPC編碼之解碼方法即和積運算法(Sum Product Algorithm)中，重複進行可變節點運算與校驗節點運算。
圖5顯示在可變節點中進行之可變節點運算。
在可變節點中，對應於欲計算之枝之訊息vi，與來自連接於可變節點之其餘枝之訊息u1及u2，藉由利用受信值u0i之式(1)之可變節點運算求得。與其他枝對應之訊息亦同樣地求得。
圖6顯示在校驗節點中進行之校驗節點運算。
此處，式(2)之校驗節點運算，可利用式a×b=exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)之關係而改寫成式(6)。其中，sign(x)於x≧0時為1，x<0時為-1。
在x≧0時，若將函數Φ(x)定義為式Φ(x)=ln(tanh(x/2))，則式Φ-1(x)=2tanh-1(e-x)成立，因此，式(6)可變化成式(7)。
在校驗節點中，式(2)之校驗節點運算係遵從式(7)而進行。
即，在校驗節點中，如圖6般，與欲計算之枝對應之訊息uj，藉由利用來自連接於校驗節點之其餘枝之訊息v1、v2、v3、V4、v5之式(7)之校驗節點運算求得。與其他枝對應之訊息亦同樣地求得。
另，式(7)之函數Φ(x)可以式Φ(x)=ln((ex+1)/(ex-1))表示，在x>0時，Φ(x)=Φ-1(x)。將函數Φ(x)及Φ-1(x)安裝於硬體中時，雖有利用LUT(Look Up Table：查找表)安裝之情形，但兩者共同成為同一LUT。
[先前技術文獻] [非專利文獻]
[非專利文獻1]DVB-S.2：ETSI EN 302 307 V1.1.2(2006-06)
LDPC編碼在衛星數位廣播之規格即DVB-S.2、與新一代之地上數位廣播之規格即DVB-T.2中被採用。又，預定在新一代之CATV(Cable Television：閉路電視)數位廣播之規格即DVB-C.2中採用LDPC編碼。
在依據DVB-S.2等之DVB之規格之數位廣播中，LDPC編碼成為QPSK(Quadrature Phase Shift Keying：正交相移鍵控)等之正交調變(數位調變)之記號(記號化)，該記號被映射至信號點而得以傳送。
在LDPC編碼之記號化中，以2位元以上之編碼位元單位進行LDPC編碼之編碼位元之替換，該替換後之編碼位元設為記號之位元。
作為用於LDPC編碼之記號化之編碼位元之替換方式，以各種方式提出，例如，以DVB-T.2規定。
然而，DVB-T.2係設置於家庭等之電視接收機等之適於固定終端之數位廣播之規格，對適於行動終端之數位廣播，有不適宜之情形。
即，行動終端與固定終端比較，有必要縮小電路規模，有必要謀求低消耗電力化。因此，在適於行動終端之數位廣播中，為減輕行動終端中之LDPC編碼之解碼等之處理所需之負荷，例如LDPC編碼之解碼之重複次數(重複解碼次數C)、與LDPC編碼之編碼長度等，有相較於適於固定終端之數位廣播之情形更受限制之狀況。
然而，即使在如此之限制之下，相對錯誤之耐性仍有必要維持某種程度。
本技術係鑑於如此之狀況而完成者，可使相對LDPC編碼等之資料之錯誤之耐性提高。
本技術之第1態樣之資料處理裝置/資料處理方法具備：編碼部/步驟，其基於LDPC編碼之檢查矩陣，進行編碼長度為16200位元、編碼率為8/15之LDPC編碼；及替換部/步驟，其將LDPC編碼之編碼位元替換成與以16QAM決定之16個信號點中之任一者對應之記號之記號位元；且LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
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11 3735 5413
2497 5400 7238
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1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464。
上述替換部/步驟係在將記憶於8個具有16200/8位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之8位元之編碼位元分配至連續之2個記號之情形下，將自上述8位元之編碼位元之最上階位元起第#i+1位元作為 位元b#i，且將自上述2個記號之8位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7分別替換成位元y0、位元y4、位元y3、位元y1、位元y2、位元y5、位元y6、位元y7。
在如以上之第1態樣中，基於LDPC編碼之檢查矩陣，進行編碼長度為16200位元、編碼率為8/15之LDPC編碼，LDPC編碼之編碼位元被替換成與以16QAM決定之16個信號點中之任一者對應之記號之記號位元。LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537
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574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
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5013 6839 7358
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2121 6838 7054
1948 3109 5046
272 1015 7464。
在將記憶於8個具有16200/8位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之8位元之編碼位元分配至連續之2個記號之情形下，將自上述8位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之8位元之記號位元之最上階位元起第#i+1位元 作為位元y#i，位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7分別被替換成位元y0、位元y4、位元y3、位元y1、位元y2、位元y5、位元y6、位元y7。
本技術之第2態樣之資料處理裝置/資料處理方法具備：編碼部/步驟，其基於LDPC編碼之檢查矩陣，進行編碼長度為16200位元、編碼率為7/15之LDPC編碼；及替換部/步驟，其將LDPC編碼之編碼位元替換成與以64QAM決定之64個信號點中之任一者對應之記號之記號位元；且LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
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598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005。
上述替換部/步驟係在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之12位元之記號位元 之最上階位元起第#i+1位元作為位元y#i，而將位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11分別替換成位元y2、位元y0、位元y8、位元y7、位元y1、位元y6、位元y4、位元y3、位元y10、位元y9、位元y5、位元y11。
在如以上之第2態樣中，基於LDPC編碼之檢查矩陣，進行編碼長度為16200位元、編碼率為7/15之LDPC編碼，LDPC編碼之編碼位元被替換成與以64QAM決定之64個信號點中之任一者對應之記號之記號位元。LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
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10 5961 7484
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906 7249 7542
1223 2148 8195
976 2001 5005。
在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第 #i+1位元作為位元y#i，位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11分別被替換成位元y2、位元y0、位元y8、位元y7、位元y1、位元y6、位元y4、位元y3、位元y10、位元y9、位元y5、位元y11。
本技術之第3態樣之資料處理裝置/資料處理方法具備：編碼部/步驟，其基於LDPC編碼之檢查矩陣，進行編碼長度為16200位元、編碼率為8/15之LDPC編碼；及替換部/步驟，其將LDPC編碼之編碼位元替換成與以64QAM決定之64個信號點中之任一者對應之記號之記號位元；且LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
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11 3735 5413
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2067 5172 5714
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2121 6838 7054
1948 3109 5046
272 1015 7464。
上述替換部/步驟，在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位 元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11分別替換成位元y2、位元y0、位元y4、位元y1、位元y6、位元y7、位元y8、位元y5、位元y10、位元y3、位元y9、位元y11。
在如以上之第3態樣中，基於LDPC編碼之檢查矩陣，進行編碼長度為16200位元、編碼率為8/15之LDPC編碼，LDPC編碼之編碼位元被替換成與以64QAM決定之64個信號點中之任一者對應之記號之記號位元。LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537
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574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
4075 4188 7313 7553
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11 3735 5413
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1948 3109 5046
272 1015 7464。
在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將 自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11分別被替換成位元y2、位元y0、位元y4、位元y1、位元y6、位元y7、位元y8、位元y5、位元y10、位元y3、位元y9、位元y11。
本技術之第4態樣之資料處理裝置/資料處理方法具備：逆替換部/步驟，其將與以16QAM決定之16個信號點中之任一者對應之記號之記號位元替換成編碼長度為16200位元、編碼率為8/15之LDPC編碼之編碼位元；及解碼部/步驟，其基於LDPC編碼之檢查矩陣，將利用上述逆替換部/步驟所替換之LDPC編碼進行解碼；且上述逆替換部/步驟，在將記憶於8個具有16200/8位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之8位元之編碼位元分配至連續之2個記號之情形下，將自上述8位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之8位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元y0、位元y4、位元y3、位元y1、位元y2、位元y5、位元y6、位元y7分別替換成位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7，上述LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣 部之1之要素之位置以每360行表示之表格，且為 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
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1948 3109 5046
272 1015 7464。
在如以上之第4態樣中，與以16QAM決定之16個信號點中之任一者對應之記號之記號位元被替換成編碼長度為16200位元、編碼率為8/15之LDPC編碼之編碼位元，基於LDPC編碼之檢查矩陣，解碼所替換之LDPC編碼。在將記憶於8個具有16200/8位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之8位元之編碼位元分配至連續之2個記號之情形下，將自上述8位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之8位元之記號位元之最上階位元起第#i+1位元作為位元y#i，位元y0、位元y4、位元y3、位元y1、位元y2、位元y5、位元y6、位元y7分別被替換成位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7。上述LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
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2121 6838 7054
1948 3109 5046
272 1015 7464。
本技術之第5態樣之資料處理裝置/資料處理方法具備：逆替換部/步驟，其將與以64QAM決定之64個信號點中之任一者對應之記號之記號位元替換成編碼長度為16200位元、編碼率為7/15之LDPC編碼之編碼位元；及解碼部/步驟，其基於LDPC編碼之檢查矩陣，將利用上述逆替換部/步驟所替換之LDPC編碼進行解碼；且上述逆替換部/步驟，在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元y2、位元y0、位元y8、位元y7、位元y1、位元y6、位元y4、位元y3、位元y10、位元y9、位元y5、位元y11分別替換成位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11，上述LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360 行表示之表格，且為 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
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在如以上之第5態樣中，與以64QAM決定之64個信號點中之任一者對應之記號之記號位元被替換成編碼長度為16200位元、編碼率為7/15之LDPC編碼之編碼位元，基於LDPC編碼之檢查矩陣，解碼所替換之LDPC編碼。在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，位元y2、位元y0、位元y8、位元y7、位元y1、位元y6、位元y4、位元y3、位元y10、位元y9、位元y5、位元y11分別被替換成位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11。上述LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之 表格，且為 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
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906 7249 7542
1223 2148 8195
976 2001 5005。
本技術之第6態樣之資料處理裝置/資料處理方法具備：逆替換部/步驟，其將與以64QAM決定之64個信號點中之任一者對應之記號之記號位元替換成編碼長度為16200位元、編碼率為8/15之LDPC編碼之編碼位元；及解碼部/步驟，其基於LDPC編碼之檢查矩陣，將利用上述逆替換部/步驟所替換之LDPC編碼進行解碼；且上述逆替換部/步驟，在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元y2、位元y0、位元y4、位元y1、位元y6、位元y7、位元y8、位元y5、位元y10、位元y3、位元y9、位元y11分別替換成位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11，上述LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上 述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
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在如以上之第6態樣中，與以64QAM決定之64個信號點中之任一者對應之記號之記號位元被替換成編碼長度為16200位元、編碼率為8/15之LDPC編碼之編碼位元，基於LDPC編碼之檢查矩陣，解碼所替換之LDPC編碼。在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，位元y2、位元y0、位元y4、位元y1、位元y6、位元y7、位元y8、位元y5、位元y10、位元y3、位元y9、位元y11分別被替換成位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11。上述LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩 陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
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574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
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1948 3109 5046
272 1015 7464。
另，資料處理裝置可為獨立之裝置，亦可為構成1個裝置之內部區塊。
根據本技術，可提高對於錯誤之耐性。
[應用本技術之傳送系統之構成例]
圖7顯示應用本技術之傳送系統(所謂系統，係指複數個裝置邏輯上集合之物，不論各構成之裝置是否處於同一筐體中)之一實施形態之構成例。
在圖7中，傳送系統係由信號傳送裝置11與信號接收裝置12構成。
信號傳送裝置11進行適於固定終端與適於行動終端之節目之信號傳送(廣播)(傳送)。即，信號傳送裝置11例如將作為適於固定終端與適於行動終端之節目之圖像資料或聲音資料等之傳送對象即對象資料編碼成LDPC編碼，例如經由地波即通信路13進行傳送。
信號接收裝置12例如為行動終端，接收自信號傳送裝置11經由通信路13傳送而來之LDPC編碼，解碼成對象資料而輸出。
此處，已知圖7之傳送系統中使用之LDPC編碼在AWGN(Additive White Gaussian Noise：加成性白高斯雜訊)通信路中將發揮極高之能力。
然而，在地波等之通信路13中，有產生突發(burst)錯誤或抹除(erasure)之狀況。例如，在OFDM(Orthogonal Frequency Division Multiplexing：正交頻分多工)系統中，在D/U(Desired to Undesired Ratio)為0 dB(Undesired=echo之功率與Desired=主通路之功率相等)之多通路環境中，因應呼應(echo)(主通路以外之通路)之延遲(delay)，有導致特定之記號之功率成為0(抹除)之情形。
又，即使顫動(flutter)(延遲為0且多普勒(doppler)頻率作用之echo相加之通信路)，D/U為0 dB之情形時，根據多普勒頻率，會發生特定時刻之OFDM之記號整體之功率成為0(erasure：抹除)之情形。
再者，基於信號接收裝置12側之自接收來自信號傳送裝置11之信號之天線等之信號接收部(未圖示)至信號接收裝置12之配線之狀況、或信號接收裝置12之電源之不穩定性，有產生突發錯誤之狀況。
另一方面，在LDPC編碼之解碼中，在檢查矩陣H之行、以及與LDPC編碼之編碼位元對應之可變節點中，如上述之圖5所示，由於進行隨著LDPC編碼之編碼位元(之受信 值u0i)之相加之式(1)之可變節點運算，故，一旦使用於該可變節點運算之編碼位元中產生錯誤，則所求之訊息之精度會下降。
且，在LDPC編碼之解碼中，在校驗節點中，由於使用以連接於該校驗節點之可變節點求出之訊息進行式(7)之校驗節點運算，故，若連接之複數個可變節點(所對應之LDPC編碼之編碼位元)同時產生錯誤(包含抹除)之校驗節點之數量增多，則解碼之性能會劣化。
即，例如校驗節點，若連接於該校驗節點之可變節點之2個以上同時抹除，則對全部可變節點返回值為0之概率與1之概率為等概率之訊息。該情形，返回等概率之訊息之校驗節點對1次之解碼處理(1組之可變節點運算及校驗節點運算)沒有幫助，其結果，需要增加解碼處理之重複次數，解碼之性能劣化，再者，進行LDPC編碼之解碼之信號接收裝置12之消耗電力增大。
因此，在圖7之傳送系統中，一方面維持AWGN通信路中之性能，並提高對突發錯誤或抹除之耐性。
[信號傳送裝置11之構成例]
圖8係顯示圖7之信號傳送裝置11之構成例之方塊圖。
在信號傳送裝置11中，作為對象資料之1個以上之輸入串流(Input Streams)被供給至模式順應/多工器(Mode Adaptation/Multiplexer)111中。
模式順應/多工器111進行模式選擇、及供給至其中之1個以上之輸入串流之多工，且將其結果獲得之資料供給至軋車(padder)112。
軋車112對來自模式順應/多工器111之資料進行必要之零填充(Null之插入)，且將其結果獲得之資料供給至BB擾頻器(BB Scrambler)113。
BB擾頻器113對來自軋車112之資料實施能量擴散處理，並將其結果獲得之資料供給至BCH編碼器(BCH encoder)114。
BCH編碼器114將來自BB擾頻器113之資料進行BCH編碼，並將其結果獲得之資料作為LDPC編碼之對象即LDPC對象資料供給至LDPC編碼器(LDPC encoder)115。
LDPC編碼器115針對來自BCH編碼器114之LDPC對象資料，進行遵從與LDPC編碼之同位位元對應之部分即同位矩陣成為階段構造之檢查矩陣之LDPC編碼，且輸出將LDPC對象資料作為資訊位元之LDPC編碼。
即，LDPC編碼器115進行將LDPC對象資料編碼成例如DVB-T.2之規格所規定之LDPC編碼等之LDPC編碼之LDPC編碼，且輸出其結果獲得之LDPC編碼。
此處，在DVB-T.2之規格中，除了編碼長度為16200位元、編碼率為3/5之情形，採用DVB-S.2之規格所規定之LDPC編碼。DVB-T.2之規格所規定之LDPC編碼為IRA(Irregular Repeat Accumulate：不規則重複累加)編碼，該LDPC編碼之檢查矩陣之同位矩陣成為階段構造。關於同位矩陣、及階段構造，將進行後述。又，關於IRA編碼，例如「Irregular Repeat-Accumulate Codes,」H.Jin,A.Khandekar,and R.J.McEliece,in Proceedings of 2nd International Symposium on Turbo codes and Related Topics,pp.1-8,Sept.2000中有揭示。
LDPC編碼器115輸出之LDPC編碼被供給至位元交錯器116。
位元交錯器116針對來自LDPC編碼器115之LDPC編碼，進行後述之位元交錯，且將該位元交錯後之LDPC編碼供給至QAM編碼器(QAM encoder)117。
QAM編碼器117將來自位元交錯器116之LDPC編碼，以該LDPC編碼之1位元以上之編碼位元之單位(記號單位)，映射至表示正交調變之一個記號之信號點而進行正交調變(多值調變)。
即，QAM編碼器117將來自位元交錯器116之LDPC編碼，映射至以表示與載波同相之I成分之I軸、及表示與載波正交之Q成分之Q軸所規定之IQ平面(IQ星狀圖)上之以進行LDPC編碼之正交調變之調變方式決定之信號點而進行正交調變。
此處，作為QAM編碼器117中進行之正交調變之調變方式，例如有包含DVB-T之規格所規定之調變方式之調變方式、即例如QPSK(Quadrature Phase Shift Keying：正交相移鍵控)、與16QAM(Quadrature Amplitude Modulation：正交振幅調變)、64QAM、256QAM、1024QAM、4096QAM等。在QAM編碼器117中，進行利用哪一調變方式之正交調變，係例如遵從信號傳送裝置11之操作員之操作而預先設定。另，在QAM編碼器117中，此外，例如可進行 4PAM(Pulse Amplitude Modulation：脈衝振幅調變)其外之正交調變。
藉由QAM編碼器117中之處理而獲得之資料(映射至信號點之記號)被供給至時間交錯器(Time Interleaver)118。
時間交錯器118針對來自QAM編碼器117之資料(記號)，進行記號單位下之時間交錯(時間方向之交錯)，且將其結果獲得之資料供給至MISO/MIMO編碼器(MISO/MIMO encoder)119。
MISO/MIMO編碼器119對來自時間交錯器118之資料(記號)實施空時編碼，並供給至頻率交錯器(Frequency Interleaver)120。
頻率交錯器120針對來自MISO/MIMO編碼器119之資料(記號)，進行記號單位下之頻率交錯(頻率方向之交錯)，而供給至訊框建置器/資源配置部(Frame Builder & Resource Allocation)131。
另一方面，對BCH編碼器121例如供給被稱為L1等之前導碼等之傳送控制用之控制資料(signaling)。
BCH編碼器121將供給於其中之控制資料與BCH編碼器114同樣地進行BCH編碼，並將其結果獲得之資料供給至LDPC編碼器122。
LDPC編碼器122將來自BCH編碼器121之資料作為LDPC對象資料，與LDPC編碼器115同樣地進行LDPC編碼，並將其結果獲得之LDPC編碼供給至QAM編碼器123。
QAM編碼器123與QAM編碼器117同樣將來自LDPC編碼 器122之LDPC編碼，以該LDPC編碼之1位元以上之編碼位元之單位(記號單位)，映射至表示正交調變之一個記號之信號點而進行正交調變，且將其結果獲得之資料(記號)供給至頻率交錯器124。
頻率交錯器124與頻率交錯器120同樣對來自QAM編碼器123之資料(記號)進行記號單位下之頻率交錯，而供給至訊框建置器/資源配置部131。
訊框建置器/資源配置部131於來自頻率交錯器120及124之資料(記號)之必要位置插入導頻信號(Pilot)之記號，並由其結果獲得之資料(記號)構成以特定數之記號構成之訊框，而供給至OFDM產生部(OFDM generation)132。
OFDM產生部132自來自訊框建置器/資源配置部131之訊框產生與該訊框對應之OFDM信號，並經由通信路13(圖7)進行傳送。
圖9顯示圖8之位元交錯器116之構成例。
位元交錯器116為將資料進行交錯之資料處理裝置，由同位交錯器(parity interleaver)23、縱行扭轉交錯器(column twist interleaver)24、及多工解訊器(DEMUX)25構成。
同位交錯器23將來自LDPC編碼器115之LDPC編碼之同位位元進行交錯至其他同位位元之位置之同位交錯，且將該同位交錯後之LDPC編碼供給至縱行扭轉交錯器24。
縱行扭轉交錯器24針對來自同位交錯器23之LDPC編碼進行縱行扭轉交錯，且將該縱行扭轉交錯後之LDPC編碼 供給至多工解訊器25。
即，在圖8之QAM編碼器117中，LDPC編碼將該LDPC編碼之1位元以上之編碼位元映射至表示正交調變之一個記號之信號點而進行傳送。
在縱行扭轉交錯器24中，與處於LDPC編碼器115中所使用之檢查矩陣之任意1列之1對應之LDPC編碼之複數個編碼位元，以不包含於一個記號之方式，作為將來自同位交錯器23之LDPC編碼之編碼位元進行排序之排序處理，例如進行後述之縱行扭轉交錯。
多工解訊器25針對來自縱行扭轉交錯器24之LDPC編碼，進行將成為記號之LDPC編碼之兩個以上之編碼位元之位置進行替換之替換處理，藉此獲得使對AWGN之耐性強化之LDPC編碼。且，多工解訊器25將藉由替換處理而獲得之LDPC編碼之兩個以上之編碼位元作為記號供給至QAM編碼器117(圖8)。
接著，圖10顯示圖8之LDPC編碼器115中使用於LDPC編碼之檢查矩陣H。
檢查矩陣H成為LDGM(Low-Density Generation Matrix：低密度產生矩陣)構造，利用LDPC編碼之編碼位元中之對應於資訊位元之部分之資訊矩陣HA、及對應於同位位元之同位矩陣HT，可以式H=[HA|HT](將資訊矩陣HA之要素作為左側之要素，將同位矩陣HT之要素作為右側之要素)表示。
此處，將1個LDPC編碼(1碼字)之編碼位元中之資訊位元 之位元數、及同位位元之位元數分別稱為資訊長度K、及同位碼長度M，且將1個LDPC編碼之編碼位元之位元數稱為編碼長度N(=K+M)。
關於某編碼長度N之LDPC編碼之資訊長度K與同位碼長度M，由編碼率決定。又，檢查矩陣H成為列×行為M×N之矩陣。且，資訊矩陣HA成為M×K之矩陣，同位矩陣HT成為M×M之矩陣。
圖11顯示DVB-T.2(及DVB-S.2)之規格所規定之LDPC編碼之檢查矩陣H之同位矩陣HT。
如圖11所示，DVB-T.2之規格所規定之LDPC編碼之檢查矩陣H之同位矩陣HT，1之要素成為所謂階段狀排列之階段構造。同位矩陣HT之列權重在第1列為1，在其餘所有列為2。又，行權重在最後1行為1，在其餘所有行為2。
如以上般，同位矩陣HT成為階段構造之檢查矩陣H之LDPC編碼，使用該檢查矩陣H，而可容易地產生。
即，以列向量c表示LDPC編碼(1碼字)，且將轉置該列向量而獲得之行向量表示為cT。又，以列向量A表示LDPC編碼之列向量c中之資訊位元部分，且以列向量T表示同位位元之部分。
該情形，列向量c利用作為資訊位元之列向量A、及作為同位位元之列向量T，可以式c=[A|T](將列向量A之要素作為左側之要素，將列向量T之要素作為右側之要素)表示。
檢查矩陣H、及作為LDPC編碼之列向量c=[A|T]，有必要滿足式HcT=0，作為構成滿足上述式HcT=0之列向量 c=[A|T]之同位位元之列向量T，檢查矩陣H=[HA|HT]之同位矩陣HT成為圖11所示之階段構造之情形時，可藉由自式HcT=0中之行向量HcT之第1列之要素依序使各列之要素為0而逐次(依序)求出。
圖12係說明DVB-T.2之規格所規定之LDPC編碼之檢查矩陣H之圖。
關於來自DVB-T.2之規格所規定之LDPC編碼之檢查矩陣H之第1行之KX行，行權重為X，關於其後之K3行，行權重為3，關於其後之M-1行，行權重為2，關於最後1行，行權重為1。
此處，KX+K3+M-1+1等於編碼長度N。
圖13係顯示關於DVB-T.2之規格所規定之LDPC編碼之各編碼率r之行數KX、K3及M、以及行權重X之圖。
在DVB-T.2之規格下，規定64800位元與16200位元之編碼長度N之LDPC編碼。
接著，關於編碼長度N為64800位元之LDPC編碼，規定有11個編碼率(nominal rate：標稱速率)1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9、9/10，關於編碼長度N為16200位元之LDPC編碼，規定有10個編碼率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9。
此處，以下，亦將64800位元之編碼長度N稱為64k位元，16200位元之編碼長度N亦稱為16k位元。
關於LDPC編碼，已知越是檢查矩陣H之行權重對應於大行之編碼位元，錯誤率越低。
在圖12及圖13所示之DVB-T.2之規格所規定之檢查矩陣H中，越是開端側(左側)之行，有行權重越大之傾向，因此，關於與該檢查矩陣H對應之LDPC編碼，越是開端之編碼位元，對錯誤越強(有對錯誤之耐性)，越是結尾之編碼位元，有對錯誤越弱之傾向。
接著，圖14顯示以圖8之QAM編碼器117進行16QAM之情形之16個記號(相對應之信號點)之IQ平面上之配置。
即，圖14之A顯示DVB-T.2之16QAM之記號。
在16QAM中，1記號係以4位元表示，而存在16(=24)個記號。且，16個記號以IQ平面之原點為中心，以使I方向×Q方向成為4×4之正方形狀之方式配置。
此時，若將1記號表示之位元行之自最上階位元起第i+1位元之位元表示為位元yi，則16QAM之1記號表示之4位元可自最上階位元起依序表示為位元y0、y1、y2、y3。調變方式為16QAM之情形時，LDPC編碼之編碼位元之4位元(記號化)成4位元y0至y3之記號(記號值)。
圖14B顯示關於16QAM之記號表示之4位元(以下，亦稱為記號位元)y0至y3各者之位元邊界。
此處，所謂關於記號位元yi(在圖14中，i=0、1、2、3)之位元邊界，意為該記號位元yi成為0之記號、與成為1之記號之邊界。
如圖14B所示，關於16QAM之記號表示之4記號位元y0至y3之中最上階之記號位元y0，IQ平面之Q軸之1部位成為位元邊界，關於第2(自最上階位元起第2)之記號位元y1，IQ 平面之I軸之1部位成為位元邊界。
又，關於第3之記號位元y2，4×4個記號之中左起第1行與第2行之間、及第3行與第4行之間之2部位成為位元邊界。
再者，關於第4之記號位元y3，4×4個記號之中上起第1列與第2列之間、及第3列與第4列之間之2部位成為位元邊界。
記號表示之記號位元yi，自位元邊界離開之記號越多，越不易錯誤(錯誤概率越低)，與位元邊界相近之記號越多，越易於錯誤(錯誤概率越高)。
此時，若將不易錯誤(對錯誤較強)之位元稱為「強位元」、且將易錯誤(對錯誤較弱)之位元稱為「弱位元」，則關於16QAM之記號之4記號位元y0至y3，最上階之記號位元y0、及第2記號位元y1成為強位元，第3記號位元y2、及第4記號位元y3成為弱位元。
圖15至圖17係顯示以圖8之QAM編碼器117進行64QAM之情形之64個記號(相對應之信號點)之IQ平面上之配置、即DVB-T.2之16QAM之記號。
在64QAM中，1記號係以6位元表示，而存在64(=26)個記號。且，64個記號以IQ平面之原點為中心，以使I方向×Q方向成為8×8之正方形狀之方式配置。
64QAM之1記號之記號位元可自最上階位元起依序表示為位元y0、y1、y2、y3、y4、y5。調變方式為64QAM之情形時，LDPC編碼之編碼位元之6位元成為6位元之記號位 元y0至y5之記號。
此處，圖15、圖16、及圖17分別顯示有關於64QAM之記號之記號位元y0至y5之中最上階之記號位元y0、與第2記號位元y1各者之位元邊界、關於第3記號位元y2、與第4記號位元y3各者之位元邊界、及關於第5記號位元y4、與第6記號位元y5各者之位元邊界。
如圖15所示，關於最上階之記號位元y0、與第2記號位元y1各者之位元邊界為1部位。又，如圖16所示，關於第3記號位元y2、與第4記號位元y3各者之位元邊界為2部位，如圖17所示，關於第5記號位元y4、與第6記號位元y5各者之位元邊界為4部位。
因此，關於64QAM之記號之記號位元y0至y5，最上階記號位元y0、及第2記號位元y1成為強位元，第3記號位元y2、及第4記號位元y3於此後成為強位元。且，第5記號位元y4、與第6記號位元y5成為弱位元。
自圖14、進而圖15至圖17獲知，關於正交調變之記號之記號位元，有上階位元成為強位元、下階位元成為弱位元之傾向。
此處，如圖12及圖13所說明般，關於LDPC編碼器115(圖8)輸出之LDPC編碼，有對錯誤較強之編碼位元、與對錯誤較弱之編碼位元。
又，如圖14至圖17所說明般，關於QAM編碼器117中進行之正交調變之記號之記號位元，有強位元與弱位元。
因此，若將LDPC編碼之對錯誤較弱之編碼位元分配至 正交調變之記號之較弱之記號位元，則作為整體，對錯誤之耐性會下降。
因此，在將LDPC編碼之對錯誤較弱之編碼位元分配至正交調變之記號之強位元(記號位元)之傾向下，有人提出將LDPC編碼之編碼位元進行交錯之交錯器。
圖9之多工解訊器25可進行該交錯器之處理。
圖18係說明圖9之多工解訊器25之處理之圖。
即，圖18A顯示有多工解訊器25之功能性之構成例。
多工解訊器25係由記憶體31及替換部32構成。
對記憶體31供給來自LDPC編碼器115之LDPC編碼。
記憶體31具有於列(row)(橫)方向記憶mb位元，且於行(column)(縱)方向記憶N/(mb)位元之記憶容量，將對其供給之LDPC編碼之編碼位元，於行方向寫入、於列方向讀取，而供給至替換部32。
此處，如上所述，N(=資訊長度K+同位碼長度M)表示LDPC編碼之編碼長度。
又，m表示成為1記號之LDPC編碼之編碼位元之位元數，b為特定之正整數，係用以使m為整數倍之倍數。如上所述，多工解訊器25將LDPC編碼之編碼位元作為記號(記號化)，倍數b表示多工解訊器25藉由所謂一次記號化而獲得之記號之個數。
圖18A顯示調變方式為64QAM之情形之多工解訊器25之構成例，因此，成為1記號之LDPC編碼之編碼位元之位元數m為6位元。
又，在圖18A中，倍數b成為1，因此，記憶體31具有行方向×列方向為N/(6×1)×(6×1)位元之記憶容量。
此處，記憶體31之列方向為1位元之於行方向上延伸之記憶區域，以下適宜稱為行。在圖18A中，記憶體31係由6(=6×1)個行構成。
在多工解訊器25中，自左向右方向之行進行將LDPC編碼之編碼位元自構成記憶體31之行之上於下方向(行方向)寫入。
而編碼位元之寫入到最右之行之最下方結束後，自構成記憶體31之所有行之第1列，於列方向以6位元(mb位元)單位讀取編碼位元，而供給至替換部32。
替換部32進行將來自記憶體31之6位元之編碼位元之位置進行替換之替換處理，將其結果獲得之6位元作為表示64QAM之1記號之6記號位元y0、y1、y2、y3、y4、y5而輸出。
即，自記憶體31於列方向讀取mb位元(此處為6位元)之編碼位元，若將該自記憶體31讀取之mb位元之編碼位元之自最上階位元起第i位元(i=0、1...、mb-1)表示為位元bi，則自記憶體31於列方向被讀取之6位元之編碼位元，自最上階位元起依序可表示為位元b0、b1、b2、b3、b4、b5。
在圖12及圖13所說明之行權重之關係下，處於位元b0之方向之編碼位元成為對錯誤較強之編碼位元，處於位元b5之方向之編碼位元成為對錯誤較弱之編碼位元。
在替換部32中，以使來自記憶體31之6位元之編碼位元 b0至b5之中對錯誤較弱之編碼位元被分配至64QAM之1記號之記號位元y0至y5中之強位元之方式，可進行將來自記憶體31之6位元之編碼位元b0至b5之位置進行替換之替換處理。
此處，作為將來自記憶體31之6位元之編碼位元b0至b5以何方式進行替換而分配至表示64QAM之1記號之6記號位元y0至y5之各者之替換方式，自各公司提出有各種方式。
圖18B、圖18C、圖18D分別顯示第1替換方式、第2替換方式、第3替換方式。
在圖18B至圖18D中(在後述之圖19中亦相同)，連結位元bi與yj之線段，意為將編碼位元bi分配至記號之記號位元yj(替換至記號位元yj之位置)。
作為圖18B之第1替換方式，提出採用三種替換方法中之任一者，作為圖18C之第2替換方式，提出採用兩種替換方法中之任一者。
作為圖18D之第3替換方式，提出依序選擇使用六種替換方法。
圖19顯示調變方式為64QAM(因此，映射至1記號之LDPC編碼之編碼位元之位元數m與圖18同樣為6位元)、且倍數b為2之情形之多工解訊器25之構成例、及第4替換方式。
倍數b為2之情形，記憶體31具有行方向×列方向為N/(6×2)×(6×2)位元之記憶容量，且由12(=6×2)個行構成。
圖19A顯示向記憶體31之LDPC編碼之寫入順序。
在多工解訊器25中，如圖18所說明般，自左向右方向之行進行將LDPC編碼之編碼位元自構成記憶體31之行之上於下方向(行方向)寫入。
且，編碼位元之寫入到最右之行之最下結束後，自構成記憶體31之所有行之第1列，於列方向以12位元(mb位元)單位讀取編碼位元，而供給至替換部32。
替換部32進行將來自記憶體31之12位元之編碼位元之位置以第4替換方式進行替換之替換處理，將其結果獲得之12位元作為表示64QAM之2記號(b個記號)之12位元、即表示64QAM之1記號之6記號位元y0、y1、y2、y3、y4、y5、及表示其後之1記號之6記號位元y0、y1、y2、y3、y4、y5進行輸出。
此處，圖19B顯示利用圖19A之替換部32之替換處理之第4替換方式。
另，倍數b為2之情形(3以上之情形亦相同)，在替換處理中，mb位元之編碼位元被分配至連續之b個記號之mb位元之記號位元。包含圖19，以下為便於說明，將自連續之b個記號之mb位元之記號位元之最上階位元起第i+1位元表示為位元(記號位元)yi。
又，如何之替換方法較適當、即、使AWGN通信路中之出錯率進一步變小，因LDPC編碼之編碼率與編碼長度、調變方式等而不同。
[同位交錯]
接著，參照圖20至圖22，說明利用圖9之同位交錯器23 之同位交錯。
圖20顯示LDPC編碼之檢查矩陣之Tanner Graph(之一部分)。
校驗節點如圖20所示，若與該校驗節點相連之可變節點(相對應之編碼位元)之2個等之複數個同時成為抹除等之錯誤，則對與該校驗節點相連之全部可變節點，返回值為0之概率與1之概率為等概率之訊息。因此，若與同一校驗節點相連之複數個可變節點同時成為抹除等，則解碼之性能會劣化。
且，圖8之LDPC編碼器115輸出之DVB-T.2之規格所規定之LDPC編碼為IRA編碼，如圖11所示，檢查矩陣H之同位矩陣HT成為階段構造。
圖21顯示成為階段構造之同位矩陣HT、及與該同位矩陣HT對應之Tanner Graph。
即，圖21A顯示成為階段構造之同位矩陣HT，圖21B顯示與圖21A之同位矩陣HT對應之Tanner Graph。
在成為階段構造之同位矩陣HT中，在各列上，1之要素鄰接(除了第1列)。因此，在同位矩陣HT之Tanner Graph中，與同位矩陣HT之值成為1之鄰接之兩個要素之行對應之鄰接之兩個可變節點，與同一校驗節點相連。
因此，若因突發錯誤或抹除等，而與上述鄰接之兩個可變節點對應之同位位元同時成為錯誤，則與對應於成為該錯誤之兩個同位位元之兩個可變節點(使用同位位元求訊息之可變節點)相連之校驗節點，將值為0之概率與1之概 率為等概率之訊息返回至與該校驗節點相連之可變節點，故，解碼之性能會劣化。且，若突發長度(連續成為錯誤之同位位元之位元數)變大，則返回等概率之訊息之校驗節點會增加，解碼之性能將進一步劣化。
因此，為防止上述之解碼性能劣化，同位交錯器23(圖9)進行將來自LDPC編碼器115之LDPC編碼之同位位元交錯至其他同位位元之位置之同位交錯。
圖22顯示與圖9之同位交錯器23進行之同位交錯後之LDPC編碼對應之檢查矩陣H之同位矩陣HT之圖。
此處，LDPC編碼器115輸出之與DVB-T.2之規格所規定之LDPC編碼對應之檢查矩陣H之資訊矩陣HA成為環狀構造。
所謂環狀構造，係指某行與將其他行進行循環位移者一致之構造，例如亦包含以每P行，該P行之各列之1之位置成為將該P行之最初之行以與除以同位碼長度M而獲得之值q成比例之值於行方向循環位移之位置之構造。以下，適宜將環狀構造中之P行稱為環狀構造之單位行數。
作為DVB-T.2之規格所規定之LDPC編碼，如圖12及圖13所說明般，有編碼長度N為64800位元與16200位元之兩種LDPC編碼，關於該兩種LDPC編碼之任一者，環狀構造之單位行數P均被規定為同位碼長度M之約數之中除了1與M之約數之一之360。
又，同位碼長度M基於編碼率而使用不同之值q，成為以式M=q×P=q×360表示之素數以外之值。因此，值q亦與 環狀構造之單位行數P同樣為同位碼長度M之約數之中除了1與M之約數之另一個，藉由將同位碼長度M以環狀構造之單位行數P相除而獲得(同位碼長度M之約數即P及q之積成為同位碼長度M)。
如上所述，同位交錯器23設資訊長度為K，又，0以上未滿P之整數設為x，且設0以上未滿q之整數為y，則作為同位交錯，將N位元之LDPC編碼之編碼位元之中第K+qx+y+1之編碼位元交錯至第K+Py+x+1之編碼位元之位置。
第K+qx+y+1之編碼位元、及第K+Py+x+1之編碼位元，任一者皆為第K+1以後之編碼位元，為同位位元，因此，根據同位交錯，可移動LDPC編碼之同位位元之位置。
根據如此之同位交錯，與同一校驗節點相連之可變節點(相對應之同位位元)相離環狀構造之單位行數P、即、此處為360位元，因此，突發長度未滿360位元之情形時，可避免與同一校驗節點相連之可變節點之複數個同時成為錯誤之事態，其結果，可改善對於突發錯誤之耐性。
另，將第K+qx+y+1之編碼位元交錯至第K+Py+x+1之編碼位元之位置之同位交錯後之LDPC編碼，與進行將原本之檢查矩陣H之第K+qx+y+1之行置換成第K+Py+x+1之行之行取代而獲得之檢查矩陣(以下，亦稱為轉換檢查矩陣)之LDPC編碼一致。
又，如圖22所示，於轉換檢查矩陣之同位矩陣中，顯現以P行(圖22中為360行)為單位之虛擬環狀構造。
此處，所謂虛擬環狀構造，意為除了一部分之部分成為環狀構造之構造。針對DVB-T.2之規格所規定之LDPC編碼之檢查矩陣實施相當於同位交錯之行取代而獲得之轉換檢查矩陣，其右隅部分之360列×360行之部分(後述之位移矩陣)中，1之要素不足一個(成為0之要素)，在該點上，並非(完全之)環狀構造，而成為所謂虛擬環狀構造。
另，圖22之轉換檢查矩陣，相對原本之檢查矩陣H，相當於同位交錯之行取代之外，轉換檢查矩陣成為亦實施用以使以後述之構成矩陣構成之列之取代(列取代)之矩陣。
[縱行扭轉交錯]
接著，參照圖23至圖26，說明利用圖9之縱行扭轉交錯器24之作為排序處理之縱行扭轉交錯。
在圖8之信號傳送裝置11中，將LDPC編碼之編碼位元之1位元以上作為1個記號進行傳送。即，例如將編碼位元之2位元作為1個記號之情形時，作為調變方式，例如使用QPSK，將編碼位元之4位元作為1個記號之情形時，作為調變方式，例如使用16QAM。
將編碼位元之2位元以上作為1個記號進行傳送之情形，若於某記號中發生抹除等，則該記號之編碼位元皆成為錯誤(抹除)。
因此，為使解碼之性能提高，使與同一校驗節點相連之可變節點(相對應之編碼位元)之複數個同時成為抹除之概率下降，有必要避免與1個記號之編碼位元對應之可變節點與同一校驗節點相連。
另一方面，如上所述，在LDPC編碼器115輸出之DVB-T.2之規格所規定之LDPC編碼之檢查矩陣H中，資訊矩陣HA具有環狀構造，同位矩陣HT具有階段構造。且，如圖22所說明般，在同位交錯後之LDPC編碼之檢查矩陣即轉換檢查矩陣中，同位矩陣中亦顯現環狀構造(正確而言，如上所述為虛擬環狀構造)。
圖23顯示轉換檢查矩陣。
即，圖23A顯示編碼長度N為64800位元、編碼率(r)為3/4之LDPC編碼之檢查矩陣H之轉換檢查矩陣。
在圖23A中，在轉換檢查矩陣中，值成為1之要素之位置以點(．)表示。
圖23B顯示將圖23A之轉換檢查矩陣之LDPC編碼、即同位交錯後之LDPC編碼作為對象，多工解訊器25(圖9)進行之處理。
在圖23B中，設調變方式為16QAM，對構成多工解訊器25之記憶體31之4行，於行方向寫入同位交錯後之LDPC編碼之編碼位元。
對構成記憶體31之4行於行方向寫入之編碼位元，於列方向以4位元單位被讀取，而成為1記號。
該情形，成為1記號之4位元之編碼位元B0、B1、B2、B3，有成為圖23A之轉換檢查矩陣之與處於任意1列之1對應之編碼位元之情形，該情形，與該編碼位元B0、B1、B2、B3各者對應之可變節點與同一校驗節點相連。
因此，1記號之4位元之編碼位元B0、B1、B2、B3成為與 處於轉換檢查矩陣之任意1列之1對應之編碼位元之情形時，若於該記號中差生抹除，則在對應於編碼位元B0、B1、B2、B3各者之可變節點相連之同一校驗節點中，無法求出適當之訊息，其結果，解碼之性能會劣化。
關於編碼率為3/4以外之編碼率亦相同，對應於與同一校驗節點相連之複數個可變節點之複數個編碼位元有成為16QAM之1個記號之情形。
因此，縱行扭轉交錯器24以使與處於轉換檢查矩陣之任意1列之1對應之複數個編碼位元不包含於1個記號之方式，進行將來自同位交錯器23之同位交錯後之LDPC編碼之編碼位元交錯之縱行扭轉交錯。
圖24係說明縱行扭轉交錯之圖。
即，圖24顯示有多工解訊器25之記憶體31(圖18、圖19)。
如圖18所說明般，記憶體31具有於行(縱)方向記憶mb位元、且於列(橫)方向記憶N/(mb)位元之記憶容量，且由mb個行構成。且，縱行扭轉交錯器24控制針對記憶體31將LDPC編碼之編碼位元於行方向寫入、於列方向讀取時之開始讀寫之位置，藉此進行縱行扭轉交錯。
即，在縱行扭轉交錯器24中，關於複數個行各者，藉由適當變更開始編碼位元之寫入之開始寫入位置，使於列方向被讀取之作為1記號之複數個編碼位元不會成為與處於轉換檢查矩陣之任意1列之1對應之編碼位元(以使與處於檢查矩陣之任意1列之1對應之複數個編碼位元不包含於同 一記號之方式，將LDPC編碼之編碼位元進行排序)。
此處，圖24顯示調變方式為16QAM、且圖18所說明之倍數b為1之情形之記憶體31之構成例。因此，作為1記號之LDPC編碼之編碼位元之位元數m為4位元，又，記憶體31係以4(=mb)個行構成。
縱行扭轉交錯器24(替代圖18之多工解訊器25)自左向右方向之行進行將LDPC編碼之編碼位元自構成記憶體31之4個行之上於下方向(行方向)寫入。
且，編碼位元之寫入到最右之行結束後，縱行扭轉交錯器24自構成記憶體31之所有行之第1列，於列方向以4位元(mb位元)單位讀取編碼位元，作為縱行扭轉交錯後之LDPC編碼，而輸出至多工解訊器25之替換部32(圖18、圖19)。
但，在縱行扭轉交錯器24中，若設各行之開端(最上)之位置之位址為0，而以升序之整數表示行方向之各位置之位址，則關於最左行，開始寫入之位置設為位址為0之位置，關於(左起)第2行，開始寫入之位置設為位址為2之位置，關於第3行，開始寫入之位置設為位址為4之位置，關於第4行，開始寫入之位置設為位址為7之位置。
另，關於開始寫入之位置為位址為0之位置以外之位置之行，將編碼位元寫入至最下之位置後，返回至開端(位址為0之位置)，進行開始寫入之位置之正前之位置之前之寫入。且，其後，進行向此後(右)之行之寫入。
藉由進行如以上之縱行扭轉交錯，關於DVB-T.2之規格 所規定之LDPC編碼，可迴避對應於與同一校驗節點相連之複數個可變節點之複數個編碼位元成為16QAM之1個記號(包含於同一記號)，其結果，可使有抹除之通信路中之解碼性能提高。
圖25係關於DVB-T.2之規格所規定之編碼長度N為64800之11個編碼率各者之LDPC編碼，依每個調變方式顯示縱行扭轉交錯所需記憶體31之行數、及開始寫入位置之位址。
倍數b為1、且例如採用QPSK作為調變方式而1記號之位元數m為2位元之情形，根據圖25，記憶體31具有於列方向記憶2×1(=mb)位元之2個行，於行方向記憶64800/(2×1)位元。
且，記憶體31之2個行之中第1行之開始寫入位置、第2行之開始寫入位置分別設為位址為0之位置、及位址為2之位置。
另，例如，作為多工解訊器25(圖9)之替換處理之替換方式，採用圖18之第1至第3替換方式之中任一者之情形等時，倍數b成為1。
倍數b為2、且例如採用QPSK作為調變方式而1記號之位元數m為2位元之情形，根據圖25，記憶體31具有於列方向記憶2×2位元之4個行，於行方向記憶64800/(2×2)位元。
且，記憶體31之4個行之中第1行之開始寫入位置、第2行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置分別設為位址為0之位置、位址為2之位置、位址 為4之位置、及位址為7之位置。
另，例如，作為多工解訊器25(圖9)之替換處理之替換方式，採用圖19之第4替換方式之中任一者之情形等時，倍數b成為2。
倍數b為2、且例如採用16QAM作為調變方式而1記號之位元數m為4位元之情形，根據圖25，記憶體31具有於列方向記憶4×1位元之4個行，於行方向記憶64800/(4×1)位元。
且，記憶體31之4個行之中第1行之開始寫入位置、第2行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置分別設為位址為0之位置、位址為2之位置、位址為4之位置、及位址為7之位置。
倍數b為2、且例如採用16QAM作為調變方式而1記號之位元數m為4位元之情形，根據圖25，記憶體31具有於列方向記憶4×2位元之8個行，於行方向記憶64800/(4×2)位元。
且，記憶體31之8個行之中第1行之開始寫入位置、第2行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置、第5行之開始寫入位置、第6行之開始寫入位置、第7行之開始寫入位置、第8行之開始寫入位置分別設為位址為0之位置、位址為0之位置、位址為2之位置、位址為4之位置、位址為4之位置、位址為5之位置、位址為7之位置、及位址為7之位置。
倍數b為1、且例如採用64QAM作為調變方式而1記號之位元數m為6位元之情形，根據圖25，記憶體31具有於列方向記憶6×1位元之6個行，於行方向記憶64800/(6×1)位元。
且，記憶體31之6個行之中第1行之開始寫入位置、第2行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置、第5行之開始寫入位置、第6行之開始寫入位置分別設為位址為0之位置、位址為2之位置、位址為5之位置、位址為9之位置、位址為10之位置、位址為13之位置。
倍數b為2、且例如採用64QAM作為調變方式而1記號之位元數m為6位元之情形，根據圖25，記憶體31具有於列方向記憶6×2位元之12個行，於行方向記憶64800/(6×2)位元。
且，記憶體31之12個行之中第1行之開始寫入位置、第2行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置、第5行之開始寫入位置、第6行之開始寫入位置、第7行之開始寫入位置、第8行之開始寫入位置、第9行之開始寫入位置、第10行之開始寫入位置、第11行之開始寫入位置、第12行之開始寫入位置分別設為位址為0之位置、位址為0之位置、位址為2之位置、位址為2之位置、位址為3之位置、位址為4之位置、位址為4之位置、位址為5之位置、位址為5之位置、位址為7之位置、位址為8之位置、及位址為9之位置。
倍數b為1、且例如採用256QAM作為調變方式而1記號之位元數m為8位元之情形，根據圖25，記憶體31具有於列方向記憶8×1位元之8個行，於行方向記憶64800/(8×1)位元。
且，記憶體31之8個行之中第1行之開始寫入位置、第2 行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置、第5行之開始寫入位置、第6行之開始寫入位置、第7行之開始寫入位置、第8行之開始寫入位置分別設為位址為0之位置、位址為0之位置、位址為2之位置、位址為4之位置、位址為4之位置、位址為5之位置、位址為7之位置、及位址為7之位置。
倍數b為2、且例如採用256QAM作為調變方式而1記號之位元數m為8位元之情形，根據圖25，記憶體31具有於列方向記憶8×2位元之16個行，於行方向記憶64800/(8×2)位元。
且，記憶體31之16個行之中第1行之開始寫入位置、第2行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置、第5行之開始寫入位置、第6行之開始寫入位置、第7行之開始寫入位置、第8行之開始寫入位置、第9行之開始寫入位置、第10行之開始寫入位置、第11行之開始寫入位置、第12行之開始寫入位置、第13行之開始寫入位置、第14行之開始寫入位置、第15行之開始寫入位置、第16行之開始寫入位置分別設為位址為0之位置、位址為2之位置、位址為2之位置、位址為2之位置、位址為2之位置、位址為3之位置、位址為7之位置、位址為15之位置、位址為16之位置、位址為20之位置、位址為22之位置、位址為22之位置、位址為27之位置、位址為27之位置、位址為28之位置、及位址為32之位置。
倍數b為1、且例如採用1024QAM作為調變方式而1記號 之位元數m為10位元之情形，根據圖25，記憶體31具有於列方向記憶10×1位元之10個行，於行方向記憶64800/(10×1)位元。
且，記憶體31之10個行之中第1行之開始寫入位置、第2行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置、第5行之開始寫入位置、第6行之開始寫入位置、第7行之開始寫入位置、第8行之開始寫入位置、第9行之開始寫入位置、第10行之開始寫入位置分別設為位址為0之位置、位址為3之位置、位址為6之位置、位址為8之位置、位址為11之位置、位址為13之位置、位址為15之位置、位址為17之位置、位址為18之位置、及位址為20之位置。
倍數b為2、且例如採用1024QAM作為調變方式而1記號之位元數m為10位元之情形，根據圖25，記憶體31具有於列方向記憶10×2位元之20個行，於行方向記憶64800/(10×2)位元。
且，記憶體31之20個行之中第1行之開始寫入位置、第2行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置、第5行之開始寫入位置、第6行之開始寫入位置、第7行之開始寫入位置、第8行之開始寫入位置、第9行之開始寫入位置、第10行之開始寫入位置、第11行之開始寫入位置、第12行之開始寫入位置、第13行之開始寫入位置、第14行之開始寫入位置、第15行之開始寫入位置、第16行之開始寫入位置、第17行之開始寫入位置、第18行 之開始寫入位置、第19行之開始寫入位置、第20行之開始寫入位置分別設為位址為0之位置、位址為1之位置、位址為3之位置、位址為4之位置、位址為5之位置、位址為6之位置、位址為6之位置、位址為9之位置、位址為13之位置、位址為14之位置、位址為14之位置、位址為16之位置、位址為21之位置、位址為21之位置、位址為23之位置、位址為25之位置、位址為25之位置、位址為26之位置、位址為28之位置、及位址為30之位置。
倍數b為1、且例如採用4096QAM作為調變方式而1記號之位元數m為12位元之情形，根據圖25，記憶體31具有於列方向記憶12×1位元之12個行，於行方向記憶64800/(12×1)位元。
且，記憶體31之12個行之中第1行之開始寫入位置、第2行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置、第5行之開始寫入位置、第6行之開始寫入位置、第7行之開始寫入位置、第8行之開始寫入位置、第9行之開始寫入位置、第10行之開始寫入位置、第11行之開始寫入位置、第12行之開始寫入位置分別設為位址為0之位置、位址為0之位置、位址為2之位置、位址為2之位置、位址為3之位置、位址為4之位置、位址為4之位置、位址為5之位置、位址為5之位置、位址為7之位置、位址為8之位置、及位址為9之位置。
倍數b為2、且例如採用4096QAM作為調變方式而1記號之位元數m為12位元之情形，根據圖25，記憶體31具有於 列方向記憶12×2位元之24個行，於行方向記憶64800/(12×2)位元。
且，記憶體31之24個行之中第1行之開始寫入位置、第2行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置、第5行之開始寫入位置、第6行之開始寫入位置、第7行之開始寫入位置、第8行之開始寫入位置、第9行之開始寫入位置、第10行之開始寫入位置、第11行之開始寫入位置、第12行之開始寫入位置、第13行之開始寫入位置、第14行之開始寫入位置、第15行之開始寫入位置、第16行之開始寫入位置、第17行之開始寫入位置、第18行之開始寫入位置、第19行之開始寫入位置、第20行之開始寫入位置、第21行之開始寫入位置、第22行之開始寫入位置、第23行之開始寫入位置、第24行之開始寫入位置分別設為位址為0之位置、位址為5之位置、位址為8之位置、位址為8之位置、位址為8之位置、位址為8之位置、位址為10之位置、位址為10之位置、位址為10之位置、位址為12之位置、位址為13之位置、位址為16之位置、位址為17之位置、位址為19之位置、位址為21之位置、位址為22之位置、位址為23之位置、位址為26之位置、位址為37之位置、位址為39之位置、位址為40之位置、位址為41之位置、位址為41之位置、及位址為41之位置。
圖26係關於DVB-T.2之規格所規定之編碼長度N為16200之10個編碼率各者之LDPC編碼，依每個調變方式顯示縱行扭轉交錯所需記憶體31之行數、及開始寫入位置之位 址。
倍數b為1、且例如採用QPSK作為調變方式而1記號之位元數m為2位元之情形，根據圖26，記憶體31具有於列方向記憶2×1位元之2個行，於行方向記憶16200/(2×1)位元。
且，記憶體31之2個行之中第1行之開始寫入位置、第2行之開始寫入位置分別設為位址為0之位置、及位址為0之位置。
倍數b為2、且例如採用QPSK作為調變方式而1記號之位元數m為2位元之情形，根據圖26，記憶體31具有於列方向記憶2×2位元之4個行，於行方向記憶16200/(2×2)位元。
且，記憶體31之4個行之中第1行之開始寫入位置、第2行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置分別設為位址為0之位置、位址為2之位置、位址為3之位置、及位址為3之位置。
倍數b為1、且例如採用16QAM作為調變方式而1記號之位元數m為4位元之情形，根據圖26，記憶體31具有於列方向記憶4×1位元之4個行，於行方向記憶16200/(4×1)位元。
且，記憶體31之4個行之中第1行之開始寫入位置、第2行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置分別設為位址為0之位置、位址為2之位置、位址為3之位置、及位址為3之位置。
倍數b為2、且例如採用16QAM作為調變方式而1記號之位元數m為4位元之情形，根據圖26，記憶體31具有於列方向記憶4×2位元之8個行，於行方向記憶16200/(4×2)位元。
且，記憶體31之8個行之中第1行之開始寫入位置、第2行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置、第5行之開始寫入位置、第6行之開始寫入位置、第7行之開始寫入位置、第8行之開始寫入位置分別設為位址為0之位置、位址為0之位置、位址為0之位置、位址為1之位置、位址為7之位置、位址為20之位置、位址為20之位置、及位址為21之位置。
倍數b為1、且例如採用64QAM作為調變方式而1記號之位元數m為6位元之情形，根據圖26，記憶體31具有於列方向記憶6×1位元之6個行，於行方向記憶16200/(6×1)位元。
且，記憶體31之6個行之中第1行之開始寫入位置、第2行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置、第5行之開始寫入位置、第6行之開始寫入位置分別設為位址為0之位置、位址為0之位置、位址為2之位置、位址為3之位置、位址為7之位置、位址為7之位置。
倍數b為2、且例如採用64QAM作為調變方式而1記號之位元數m為6位元之情形，根據圖26，記憶體31具有於列方向記憶6×2位元之12個行，於行方向記憶16200/(6×2)位元。
且，記憶體31之12個行之中第1行之開始寫入位置、第2行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置、第5行之開始寫入位置、第6行之開始寫入位置、第7行之開始寫入位置、第8行之開始寫入位置、第9行之開始寫入位置、第10行之開始寫入位置、第11行之開 始寫入位置、第12行之開始寫入位置分別設為位址為0之位置、位址為0之位置、位址為0之位置、位址為2之位置、位址為2之位置、位址為2之位置、位址為3之位置、位址為3之位置、位址為3之位置、位址為6之位置、位址為7之位置、及位址為7之位置。
倍數b為1、且例如採用256QAM作為調變方式而1記號之位元數m為8位元之情形，根據圖26，記憶體31具有於列方向記憶8×1位元之8個行，於行方向記憶16200/(8×1)位元。
且，記憶體31之8個行之中第1行之開始寫入位置、第2行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置、第5行之開始寫入位置、第6行之開始寫入位置、第7行之開始寫入位置、第8行之開始寫入位置分別設為位址為0之位置、位址為0之位置、位址為0之位置、位址為1之位置、位址為7之位置、位址為20之位置、位址為20之位置、及位址為21之位置。
倍數b為1、且例如採用1024QAM作為調變方式而1記號之位元數m為10位元之情形，根據圖26，記憶體31具有於列方向記憶10×1位元之10個行，於行方向記憶16200/(10×1)位元。
且，記憶體31之10個行之中第1行之開始寫入位置、第2行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置、第5行之開始寫入位置、第6行之開始寫入位置、第7行之開始寫入位置、第8行之開始寫入位置、第9行之開始寫入位置、第10行之開始寫入位置分別設為位址 為0之位置、位址為1之位置、位址為2之位置、位址為2之位置、位址為3之位置、位址為3之位置、位址為4之位置、位址為4之位置、位址為5之位置、及位址為7之位置。
倍數b為2、且例如採用1024QAM作為調變方式而1記號之位元數m為10位元之情形，根據圖26，記憶體31具有於列方向記憶10×2位元之20個行，於行方向記憶16200/(10×2)位元。
且，記憶體31之20個行之中第1行之開始寫入位置、第2行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置、第5行之開始寫入位置、第6行之開始寫入位置、第7行之開始寫入位置、第8行之開始寫入位置、第9行之開始寫入位置、第10行之開始寫入位置、第11行之開始寫入位置、第12行之開始寫入位置、第13行之開始寫入位置、第14行之開始寫入位置、第15行之開始寫入位置、第16行之開始寫入位置、第17行之開始寫入位置、第18行之開始寫入位置、第19行之開始寫入位置、第20行之開始寫入位置分別設為位址為0之位置、位址為0之位置、位址為0之位置、位址為2之位置、位址為2之位置、位址為2之位置、位址為2之位置、位址為2之位置、位址為5之位置、位址為5之位置、位址為5之位置、位址為5之位置、位址為5之位置、位址為7之位置、位址為7之位置、位址為7之位置、位址為7之位置、位址為8之位置、位址為8之位置、及位址為10之位置。
倍數b為1、且例如採用4096QAM作為調變方式而1記號之位元數m為12位元之情形，根據圖26，記憶體31具有於列方向記憶12×1位元之12個行，於行方向記憶16200/(12×1)位元。
且，記憶體31之12個行之中第1行之開始寫入位置、第2行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置、第5行之開始寫入位置、第6行之開始寫入位置、第7行之開始寫入位置、第8行之開始寫入位置、第9行之開始寫入位置、第10行之開始寫入位置、第11行之開始寫入位置、第12行之開始寫入位置分別設為位址為0之位置、位址為0之位置、位址為0之位置、位址為2之位置、位址為2之位置、位址為2之位置、位址為3之位置、位址為3之位置、位址為3之位置、位址為6之位置、位址為7之位置、及位址為7之位置。
倍數b為2、且例如採用4096QAM作為調變方式而1記號之位元數m為12位元之情形，根據圖26，記憶體31具有於列方向記憶12×2位元之24個行，於行方向記憶16200/(12×2)位元。
且，記憶體31之24個行之中第1行之開始寫入位置、第2行之開始寫入位置、第3行之開始寫入位置、第4行之開始寫入位置、第5行之開始寫入位置、第6行之開始寫入位置、第7行之開始寫入位置、第8行之開始寫入位置、第9行之開始寫入位置、第10行之開始寫入位置、第11行之開始寫入位置、第12行之開始寫入位置、第13行之開始寫入 位置、第14行之開始寫入位置、第15行之開始寫入位置、第16行之開始寫入位置、第17行之開始寫入位置、第18行之開始寫入位置、第19行之開始寫入位置、第20行之開始寫入位置、第21行之開始寫入位置、第22行之開始寫入位置、第23行之開始寫入位置、第24行之開始寫入位置分別設為位址為0之位置、位址為0之位置、位址為0之位置、位址為0之位置、位址為0之位置、位址為0之位置、位址為0之位置、位址為1之位置、位址為1之位置、位址為1之位置、位址為2之位置、位址為2之位置、位址為2之位置、位址為3之位置、位址為7之位置、位址為9之位置、位址為9之位置、位址為9之位置、位址為10之位置、位址為10之位置、位址為10之位置、位址為10之位置、位址為10之位置、及位址為11之位置。
圖27係說明圖8之LDPC編碼器115、位元交錯器116、及QAM編碼器117中進行之處理之流程圖。
LDPC編碼器115等待自BCH編碼器114供給LDPC對象資料，在步驟S101中，將LDPC對象資料編碼成LDPC編碼，且將該LDPC編碼供給至位元交錯器116，而處理進展至步驟S102。
在步驟S102中，位元交錯器116以來自LDPC編碼器115之LDPC編碼為對象進行位元交錯，且對QAM編碼器117供給將該位元交錯後之LDPC編碼記號化之記號，而處理進展至步驟S103。
即，在步驟S102中，在位元交錯器116(圖9)中，同位交 錯器23以來自LDPC編碼器115之LDPC編碼為對象進行同位交錯，且將該同位交錯後之LDPC編碼供給至縱行扭轉交錯器24。
縱行扭轉交錯器24以來自同位交錯器23之LDPC編碼為對象進行縱行扭轉交錯，且供給至多工解訊器25。
多工解訊器25進行將利用縱行扭轉交錯器24之縱行扭轉交錯後之LDPC編碼之編碼位元進行替換，而將替換後之編碼位元作為記號之記號位元(表示記號之位元)之替換處理。
此處，利用多工解訊器25之替換處理，可遵從圖18及圖19所示之第1至第4替換方式進行，此外，可遵從分配規則進行。分配規則係用以將LDPC編碼之編碼位元分配至表示記號之記號位元之規則，關於其細節，將進行後述。
藉由利用多工解訊器25之替換處理而獲得之記號自多工解訊器25被供給至QAM編碼器117。
在步驟S103中，QAM編碼器117將來自多工解訊器25之記號映射至以QAM編碼器117中進行之正交調變之調變方式決定之信號點而進行正交調變，將其結果獲得之資料供給至時間交錯器118。
如以上般，藉由進行同位交錯、或縱行扭轉交錯，可使將LDPC編碼之複數個編碼位元作為1個記號進行傳送之情形之對於抹除或突發錯誤之耐性提高。
此處，在圖9中，為便於說明，雖使進行同位交錯之區塊即同位交錯器23、與進行縱行扭轉交錯之區塊即縱行扭 轉交錯器24個別地構成，但同位交錯器23與縱行扭轉交錯器24可一體化構成。
即，同位交錯、與縱行扭轉交錯皆可藉由針對記憶體之編碼位元之寫入、及讀取而進行，可利用將進行編碼位元之寫入之位址(寫入位址)轉換成進行編碼位元之讀取之位址(讀取位址)之矩陣表示。
因此，若預先求出將表示同位交錯之矩陣、與表示縱行扭轉交錯之矩陣相乘而獲得之矩陣，則藉由利用該矩陣轉換編碼位元，可進行同位交錯，再者，可獲得將該同位交錯後之LDPC編碼進行縱行扭轉交錯之結果。
又，除了同位交錯器23與縱行扭轉交錯器24以外，多工解訊器25亦可一體化構成。
即，多工解訊器25中進行之替換處理亦可利用將記憶LDPC編碼之記憶體31之寫入位址轉換成讀取位址之矩陣表示。
因此，若預先求出將表示同位交錯之矩陣、表示縱行扭轉交錯之矩陣、及表示替換處理之矩陣相乘而獲得之矩陣，則利用該矩陣，可統一進行同位交錯、縱行扭轉交錯、及替換處理。
另，關於同位交錯、與縱行扭轉交錯，可進行其中任一方，或皆不進行。
接著，參照圖28至圖30，說明針對圖8之信號傳送裝置11進行之測量出錯率(bit error rate：位元錯誤率)之模擬。
模擬係採用有D/U為0 dB之顫動(flutter)之通信路而進 行。
圖28顯示模擬中所採用之通信路之模型。
即，圖28A顯示模擬中所採用之顫動之模型。
又，圖28B顯示有以圖28A之模型表示之顫動之通信路之模型。
另，在圖28B中，H表示圖28A之顫動之模型。又，在圖28B中，N表示ICI(Inter Carrier Interference：載波間干擾)，在模擬中，使其功率之期待值E[N2]在AWGN中近似。
圖29及圖30顯示模擬中所獲得之出錯率、與顫動之多普勒頻率fd之關係。
另，圖29顯示調變方式為16QAM、編碼率(r)為(3/4)、替換方式為第1替換方式之情形之出錯率與多普勒頻率fd之關係。又，圖30顯示調變方式為64QAM、編碼率(r)為(5/6)、替換方式為第1替換方式之情形之出錯率與多普勒頻率fd之關係。
再者，在圖29及圖30中，粗線表示進行同位交錯、縱行扭轉交錯、及替換處理之全部之情形之出錯率與多普勒頻率fd之關係，細線表示進行同位交錯、縱行扭轉交錯、及替換處理中之替換處理之情形之出錯率與多普勒頻率fd之關係。
亦獲知，在圖29及圖30之任一者中，進行同位交錯、縱行扭轉交錯、及替換處理之全部之情形一方，相較於進行替換處理之情形，出錯率提高(變小)。
[LDPC編碼器115之構成例]
圖31係顯示圖8之LDPC編碼器115之構成例之方塊圖。
另，圖8之LDPC編碼器122亦同樣地構成。
如圖12及圖13所說明，在DVB-T.2之規格下，規定有64800位元與16200位元之兩種編碼長度N之LDPC編碼。
接著，關於編碼長度N為64800位元之LDPC編碼，規定有11個編碼率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9、及9/10，關於編碼長度N為16200位元之LDPC編碼，規定有10個編碼率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、及8/9(圖12及圖13)。
LDPC編碼器115可遵從對每個編碼長度N、及每個編碼率所準備之檢查矩陣H，例如進行如此之編碼長度N為64800位元與16200位元之各編碼率之LDPC編碼之編碼(錯誤訂正編碼)。
LDPC編碼器115係由編碼處理部601與記憶部602構成。
編碼處理部601係由編碼率設定部611、初始值表格讀取部612、檢查矩陣產生部613、資訊位元讀取部614、編碼同位運算部615、及控制部616構成，進行對LDPC編碼器115供給之LDPC對象資料之LDPC編碼，將其結果獲得之LDPC編碼供給至位元交錯器116(圖8)。
即，編碼率設定部611例如因應操作員之操作等，設定LDPC編碼之編碼長度N與編碼率。
初始值表格讀取部612自記憶部602讀取與編碼率設定部611所設定之編碼長度N及編碼率對應之後述之檢查矩陣初 始值表格。
檢查矩陣產生部613基於初始值表格讀取部612所讀取之檢查矩陣初始值表格，於行方向上以每個360行(環狀構造之單位行數P)之週期配置與因應編碼率設定部611所設定之編碼長度N及編碼率之資訊長度K(=編碼長度N-同位碼長度M)對應之資訊矩陣HA之1之要素而產生檢查矩陣H，並儲存於記憶部602。
資訊位元讀取部614自對LDPC編碼器115供給之LDPC對象資料，讀取(擷取)資訊長度K大小之資訊位元。
編碼同位運算部615自記憶部602讀取檢查矩陣產生部613所產生之檢查矩陣H，使用該檢查矩陣H，基於特定之式算出與資訊位元讀取部614所讀取之資訊位元相對之同位位元，藉此產生碼字(LDPC編碼)。
控制部616控制構成編碼處理部601之各區塊。
於記憶部602中，儲存有例如關於64800位元與16200位元等之編碼長度N各者之與圖12及圖13所示之複數個編碼率等各者對應之複數個檢查矩陣初始值表格等。又，記憶部602臨時記憶編碼處理部601之處理上必要之資料。
圖32係說明圖31之LDPC編碼器115之處理之流程圖。
在步驟S201中，編碼率設定部611決定(設定)進行LDPC編碼之編碼長度N及編碼率r。
在步驟S202中，初始值表格讀取部612自記憶部602讀取與由編碼率設定部611決定之編碼長度N及編碼率r對應之預先決定之檢查矩陣初始值表格。
在步驟S203中，檢查矩陣產生部613使用初始值表格讀取部612自記憶部602所讀取之檢查矩陣初始值表格，求出(產生)由編碼率設定部611決定之編碼長度N及編碼率r之LDPC編碼之檢查矩陣H，供給至記憶部602進行儲存。
在步驟S204中，資訊位元讀取部614自對LDPC編碼器115供給之LDPC對象資料，讀取與由編碼率設定部611決定之編碼長度N及編碼率r對應之資訊長度K(=N×r)之資訊位元，且自記憶部602讀取檢查矩陣產生部613所求之檢查矩陣H，供給至編碼同位運算部615。
在步驟S205中，編碼同位運算部615依序運算滿足式(8)之碼字c之同位位元。
HcT=0………(8)
在式(8)中，c表示作為碼字(LDPC編碼)之列向量，cT表示列向量c之轉置。
此處，如上所述，以列向量A表示作為LDPC編碼(1碼字)之列向量c中之資訊位元部分，且以列向量T表示同位位元部分之情形時，可利用作為資訊位元之列向量A、與作為同位位元之列向量T，以式c=[A|T]表示列向量c。
檢查矩陣H、與作為LDPC編碼之列向量c=[A|T]有必要滿足式HcT=0，檢查矩陣H=[HA|HT]之同位矩陣HT成為圖11所示之階段構造之情形時，作為構成滿足上式HcT=0之列向量c=[A|T]之同位位元之列向量T，自式HcT=0之行向量HcT之第1列之要素依序使各列之要素為0，藉此可逐次求 出。
編碼同位運算部615針對資訊位元A求出同位位元T後，將由該資訊位元A與同位位元T表示之碼字c=[A|T]作為資訊位元A之LDPC編碼結果進行輸出。
其後，在步驟S206中，控制部616判定是否結束LDPC編碼。在步驟S206中判定不結束LDPC編碼之情形、即、例如尚有應進行LDPC編碼之LDPC對象資料之情形，處理返回至步驟S201(或步驟S204)，以下，重複步驟S201(或步驟S204)至S206之處理。
又，在步驟S206中判定結束LDPC編碼之情形、即、例如無應進行LDPC編碼之LDPC對象資料之情形，LDPC編碼器115結束處理。
如以上般，準備與各編碼長度N、及各編碼率r對應之檢查矩陣初始值表格，LDPC編碼器115將特定編碼長度N之、特定編碼率r之LDPC編碼，使用自與該特定編碼長度N、及特定編碼率r對應之檢查矩陣初始值表格產生之檢查矩陣H而進行。
[檢查矩陣初始值表格之例]
檢查矩陣初始值表格係將與因應檢查矩陣H之、LDPC編碼(由檢查矩陣H定義之LDPC編碼)之編碼長度N及編碼率r之資訊長度K對應之資訊矩陣HA(圖10)之1之要素之位置於每個360行(環狀構造之單位行數P)表示之表格，於各編碼長度N及各編碼率r之每個檢查矩陣H中預先製作。
圖33係顯示檢查矩陣初始值表格之例之圖。
即，圖33顯示DVB-T.2之規格所規定之相對編碼長度N為16200位元之、編碼率(DVB-T.2之記法上之編碼率)r為1/4之檢查矩陣H之檢查矩陣初始值表格。
檢查矩陣產生部613(圖31)使用檢查矩陣初始值表格，以如下之方式求出檢查矩陣H。
即，圖34顯示自檢查矩陣初始值表格求檢查矩陣H之方法。
另，圖34之檢查矩陣初始值表格表示DVB-T.2之規格所規定之相對編碼長度N為16200位元之、編碼率r為2/3之檢查矩陣H之檢查矩陣初始值表格。
如上所述，檢查矩陣初始值表格係將與因應LDPC編碼之編碼長度N及編碼率r之資訊長度K對應之資訊矩陣HA(圖10)之1之要素之位置於每個360行(環狀構造之單位行數P)表示之表格，於其第i列上，檢查矩陣H之第1+360×(i-1)行之1之要素之列序號(設檢查矩陣H之第1列之列序號為0之列序號)排列有該第1+360×(i-1)行之行具有之行權重之數。
此處，由於檢查矩陣H之與同位碼長度M對應之同位矩陣HT(圖10)以圖21所示之方式決定，因此，根據檢查矩陣初始值表格，可求出檢查矩陣H之與資訊長度K對應之資訊矩陣HA(圖10)。
檢查矩陣初始值表格之列數k+1因資訊長度K而不同。
於資訊長度K、與檢查矩陣初始值表格之列數k+1之間，式(9)之關係成立。
K=(k+1)×360………(9)
此處，式(9)之360為圖22所說明之環狀構造之單位行數P。
在圖34之檢查矩陣初始值表格中，自第1列至第3列排列有13個數值，自第4列至第k+1列(圖34中為第30列)排列有3個數值。
因此，自圖34之檢查矩陣初始值表格所求之檢查矩陣H之行權重，自第1行至第1+360×(3-1)-1行為13，自第1+360×(3-1)行至第K行為3。
圖34之檢查矩陣初始值表格之第1列為0,2084,1613,1548,1286,1460,3196,4297,2481,3369,3451,4620,2622，其顯示在檢查矩陣H之第1行中，列序號0,2084,1613,1548,1286,1460,3196,4297,2481,3369,3451,4620,2622之列之要素為1(且其他要素為0)。
又，圖34之檢查矩陣初始值表格之第2列為1,122,1516,3448,2880,1407,1847,3799,3529,373,971,4358,3108，其顯示：在檢查矩陣H之第361(=1+360×(2-1))行中，列序號1,122,1516,3448,2880,1407,1847,3799,3529,373,971,4358,3108之列之要素為1。
如以上般，檢查矩陣初始值表格將檢查矩陣H之資訊矩陣HA之1之要素之位置於每個360行表示。
檢查矩陣H之第1+360×(i-1)行以外之行、即、自第2+360×(i-1)行至第360×i行之各行，係將由檢查矩陣初始 值表格決定之第1+360×(i-1)行之1之要素，遵從同位碼長度M於下方向(行之下方向)週期性循環位移而進行配置者。
即，例如，第2+360×(i-1)行係將第1+360×(i-1)行以M/360(=q)於下方向循環位移者，其後之第3+360×(i-1)行係將第1+360×(i-1)行以2×M/360(=2×q)於下方向循環位移者(將第2+360×(i-1)行以M/360(=q)於下方向循環位移者)。
此時，若將檢查矩陣初始值表格之第i列(上起第i)之第j行(左起第j)之數值表示為hi,j，且將檢查矩陣H之第w行之第j個之1之要素之列序號表示為Hw-j，則可以式(10)求出檢查矩陣H之第1+360×(i-1)行以外之行即第w行之1之要素之列序號Hw-j。
Hw-j=mod{hi,j+mod((w-1),P)×q，M)………(10)
此處，mod(x，y)意為將x以y相除之餘數。
又，P為上述環狀構造之單位行數，例如，如上所述，在DVB-T.2之規格下為360。再者，q為將同位碼長度M以環狀構造之單位行數P(=360)相除而獲得之值M/360。
檢查矩陣產生部613(圖31)利用檢查矩陣初始值表格，使檢查矩陣H之第1+360×(i-1)行之1之要素之列序號特定。
再者，檢查矩陣產生部613(圖31)遵從式(10)求出檢查矩陣H之第1+360×(i-1)行以外之行即第w行之1之要素之列序號Hw-j，產生使藉由以上獲得之列序號之要素為1之檢查矩陣H。
[適於適於行動終端之LDPC編碼]
且，若適於行動終端之數位廣播可儘可能地不變更依據適於固定終端之數位廣播之規格即例如DVB-T.2之信號傳送裝置、及信號接收裝置之樣式而進行，則在成本之方面有利。
此處，在DVB-T.2中，規定有編碼長度N為64k位元及16k位元之兩個編碼長度之LDPC編碼。
假設在適於行動終端之數位廣播中採用DVB-T.2所規定之LDPC編碼，則相較於較長之編碼長度之LDPC編碼，較短之編碼長度之LDPC編碼一方可縮小LDPC編碼之解碼時等所需之記憶體或延遲，因此，對適於行動終端之數位廣播，適宜採用DVB-T.2所規定之兩個編碼長度之LDPC編碼之中編碼長度較短之16k位元之LDPC編碼。
然而，在行動終端中，為減輕LDPC編碼之解碼等之處理所需之負荷，有例如LDPC編碼之解碼之重複次數(重複解碼此處C)相較於固定終端之情形更受限制之狀況，關於適於行動終端之數位廣播，在DVB-T.2所規定之16k位元之LDPC編碼中，可能有對於錯誤之耐性不充分之情形。
因此，在信號傳送裝置11(圖7)中，將相較於DVB-T.2所規定之16k位元之LDPC編碼對錯誤更有耐性之16k位元之新LDPC編碼作為適於適於行動終端之數位廣播之LDPC編碼(以下，亦稱為行動用LDPC編碼)使用，而可進行適於行動終端之數位廣播。
另，關於行動用LDPC編碼，自儘可能地維持與DVB-T.2 之相容性(compatibility)之觀點而言，與DVB-T.2所規定之LDPC編碼相同，檢查矩陣H之同位矩陣HT設為階段構造(圖11)。
再者，關於行動用LDPC編碼，與DVB-T.2所規定之LDPC編碼相同，檢查矩陣H之資訊矩陣HA設為環狀構造，環狀構造之單位行數P亦設為360。
圖35至圖43係顯示如以上之編碼長度N為16k位元之(行動用)LDPC編碼之檢查矩陣初始值表格之例之圖。
即，圖35顯示相對編碼長度N為16k位元之、編碼率r為1/5之檢查矩陣H之檢查矩陣初始值表格。
圖36顯示相對編碼長度N為16k位元之、編碼率r為4/15之檢查矩陣H之檢查矩陣初始值表格。
圖37顯示相對編碼長度N為16k位元之、編碼率r為1/3之檢查矩陣H之檢查矩陣初始值表格。
圖38顯示相對編碼長度N為16k位元之、編碼率r為2/5之檢查矩陣H之檢查矩陣初始值表格。
圖39顯示相對編碼長度N為16k位元之、編碼率r為4/9之檢查矩陣H之檢查矩陣初始值表格。
圖40顯示相對編碼長度N為16k位元之、編碼率r為7/15之檢查矩陣H之檢查矩陣初始值表格。
圖41顯示相對編碼長度N為16k位元之、編碼率r為8/15之檢查矩陣H之檢查矩陣初始值表格。
圖42顯示相對編碼長度N為16k位元之、編碼率r為3/5之檢查矩陣H之檢查矩陣初始值表格。
圖43顯示相對編碼長度N為16k位元之、編碼率r為2/3之檢查矩陣H之檢查矩陣初始值表格。
LDPC編碼器115(圖8、圖31)，關於適於行動終端之數位廣播，使用自圖35至圖43所示之檢查矩陣初始值表格所求之檢查矩陣H，對編碼長度N為16k位元之、編碼率r為1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5、及2/3之9種類之中任一者之LDPC編碼進行編碼。
使用自圖35至圖43之檢查矩陣初始值表格所求之檢查矩陣H而獲得之LDPC編碼成為性能好之LDPC編碼。
此處，所謂性能好之LDPC編碼係自適當之檢查矩陣H獲得之LDPC編碼。
又，所謂適當之檢查矩陣H，係將自檢查矩陣H獲得之LDPC編碼以較低之Es/No(每1記號之信號電力對雜音電力比)、或Eb/No(每1位元之信號電力對雜音電力比)進行傳送時，進一步縮小BER(Bit Error Rate：位元錯誤率)之滿足特定條件之檢查矩陣。
適當之檢查矩陣H，例如可藉由進行測量以較低之Es/No進行傳送時之BER之模擬而求出自滿足特定條件之各種檢查矩陣獲得之LDPC編碼。
作為適當之檢查矩陣H應滿足之特定條件，例如有以所謂密度演化(Density Evolution)之編碼之性能之解析法獲得之解析結果良好、所謂週期4之1之要素之迴路不存在等。
此處，已知在資訊矩陣HA中，如週期4般，若1之要素密 集，則LDPC編碼之解碼性能會劣化，故，作為適當之檢查矩陣H應滿足之特定條件，要求不存在週期4。
另，適當之檢查矩陣H應滿足之特定條件，可自LDPC編碼之解碼性能提高、與LDPC編碼之解碼處理之易化(單純化)等之觀點適當決定。
圖44及圖45係說明獲得作為適當之檢查矩陣H應滿足之特定條件之解析結果之密度演化之圖。
所謂密度演化，係針對以後述之度序列(degree sequence)賦與特徵之編碼長度N為∞之LDPC編碼整體(系集(ensemble))，計算其錯誤概率之期待值之編碼之解析法。
例如，在AWGN通道上，使雜訊之分散值自0逐漸增大後，某系集之錯誤概率之期待值最初為0，一旦雜訊之分散值成為某臨限值(threshold)以上，則不再為0。
根據密度演化，藉由比較該錯誤概率之期待值不為0之雜訊之分散值之臨限值(以下，亦稱為性能臨限值)，可決定系集之性能(檢查矩陣之適宜度)之良莠。
另，針對具體之LDPC編碼，決定該LDPC編碼所屬之系集，若對該系集進行密度演化，則可預想該LDPC編碼之大致性能。
因此，若可找出性能好之系集，則可自屬於該系集之LDPC編碼之中找出性能好之LDPC編碼。
此處，上述之度序列表示，相對LDPC編碼之編碼長度N，具有各值之權重之可變節點與校驗節點有多少比例。
例如，編碼率為1/2之規則(3,6)LDPC編碼，屬於由所有 可變節點之權重(行權重)為3、所有校驗節點之權重(列權重)為6之度序列賦與特徵之系集。
圖44顯示如此之系集之Tanner graph。
在圖44之Tanner graph中，圖中圓圈(○)所示之可變節點存在等於編碼長度N之N個，圖中四角形(□)所示之校驗節點存在等於將編碼長度N乘上編碼率1/2之乘法值之N/2個。
於各可變節點中，連接有等於行權重之3條枝(edge)，因此，連接於N個可變節點之枝總計存在3N條。
又，於各校驗節點中，連接有等於列權重之6條枝，因此，連接於N/2個校驗節點之枝總計存在3N條。
再者，在圖44之Tanner graph中，存在一個交錯器。
交錯器將連接於N個可變節點之3N條之枝隨機排序，使該排序後之各枝與連接於N/2個校驗節點之3N條之枝中之任一者相連。
交錯器中之將連接於N個可變節點之3N條之枝進行排序之排序圖案，有(3N)！(=(3N)×(3N-1)×...×1)種。因此，由所有可變節點之權重為3、所有校驗節點之權重為6之度序列賦與特徵之系集，成為(3N)！個之LDPC編碼之集合。
在求性能好之LDPC編碼(適當之檢查矩陣)之模擬中，在密度演化中，使用多邊緣類型(multi-edge type)之系集。
在多邊緣類型中，連接於可變節點之枝、與連接於校驗節點之枝經由之交錯器被分割成複數個(multi edge)，藉此，更嚴密地進行系集之特徵賦與。
圖45顯示多邊緣類型之系集之Tanner Graph之例。
在圖45之Tanner graph中，存在第1交錯器與第2交錯器兩個交錯器。
又，在圖45之Tanner graph中，分別存在與第1交錯器相連之枝為1條、與第2交錯器相連之枝為0條之可變節點v1個，與第1交錯器相連之枝為1條、與第2交錯器相連之枝為2條之可變節點v2個，與第1交錯器相連之枝為0條、與第2交錯器相連之枝為2條之可變節點v3個。
再者，在圖45之Tanner graph中，分別存在與第1交錯器相連之枝為2條、與第2交錯器相連之枝為0條之校驗節點c1個，與第1交錯器相連之枝為2條、與第2交錯器相連之枝為2條之校驗節點c2個，與第1交錯器相連之枝為0條、與第2交錯器相連之枝為3條之校驗節點c3個。
此處，關於密度演化、及其安裝，例如，"On the Design of Low-Density Parity-Check Codes within 0.0045 dB of the Shannon Limit",S.Y.Chung,G.D.Forney,T.J.Richardson,R.Urbanke,IEEE Communications Leggers,VOL.5,NO.2,Feb 2001中有揭示。
在求圖35至圖43之行動用LDPC編碼(之檢查矩陣初始值表格)之模擬中，利用多邊緣類型之密度演化，找出BER開始下降(變小)之Eb/N0之性能臨限值成為特定值以下之系集，自屬於該系集之LDPC編碼之中，選擇16QAM或64QAM等之使適於行動終端之數位廣播中所使用之複數個調變方式下之BER縮小之LDPC編碼，作為性能好之LDPC編碼。
此處，由於在行動終端中，相較於固定終端，對於錯誤之耐性下降，因此，在適於行動終端之數位廣播中，為提高對於錯誤之耐性，例如採用QPSK、16QAM、或64QAM等之信號點之數比較少之調變方式。
上述之圖35至圖43之檢查矩陣初始值表格，係利用如以上之模擬所求之編碼長度N為16k位元之LDPC編碼之檢查矩陣初始值表格。
圖46係顯示圖35至圖43之自編碼長度N為16k位元、1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5、及2/3之9種類各自之LDPC編碼之檢查矩陣初始值表格所求之檢查矩陣H之最小週期長度與性能臨限值之圖。
自圖35至圖43之檢查矩陣初始值表格所求之檢查矩陣H之中，編碼率r為1/5、4/15、及3/5之檢查矩陣H之最小週期長度、編碼率r為1/3、2/5、4/9、7/15、8/15、及2/3之檢查矩陣H之最小週期長度分別為8週期、6週期。
因此，自圖35至圖43之檢查矩陣初始值表格所求之檢查矩陣H中不存在週期4。
又，由於編碼率r越小，LDPC編碼之冗長性越大，因此，性能臨限值有隨著編碼率r變小而提高(變小)之傾向。
圖47係說明圖35至圖43之(自檢查矩陣初始值表格所求之)檢查矩陣H(以下，亦稱為行動用LDPC編碼之檢查矩陣H)之圖。
關於來自行動用LDPC編碼之檢查矩陣H之第1行之KX行，行權重為X，關於其後之KY1行、其後之KY2行、其 後之M-1行、最後1行，行權重分別為Y1、Y2、2、1。
此處，KX+KY1+KY2+M-1+1等於編碼長度N=16200位元。
圖48係顯示關於行動用LDPC編碼之各編碼率r(=1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5、及2/3)之圖47之行數KX、KY1、KY2、及M、以及行權重X、Y1、及Y2之圖。
關於編碼長度N為16k之行動用LDPC編碼之檢查矩陣H，與圖12及圖13所說明之DVB-T.2所規定之檢查矩陣相同，越是開端側(左側)之行，有行權重越大之傾向，因此，越是行動用LDPC編碼之開端之編碼位元，有對錯誤越強(有對於錯誤之耐性)之傾向。
圖49係顯示圖35至圖43之行動用LDPC編碼之BER之模擬結果之圖。
在模擬中，設想AWGN之通信路(通道)，作為調變方式，採用BPSK，且作為重複解碼次數C，採用50次。
在圖49中，橫軸表示Es/N0(每1記號之信號電力對雜音電力比)，縱軸表示BER。
此處，關於行動用LDPC編碼之編碼率r=1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5、及2/3之中之1/5、1/3、2/5、4/9、3/5、及2/3，在DVB-T.2中，規定有同一編碼率之編碼長度N為16k之LDPC編碼(以下，亦稱為規格16k編碼)。
在模擬中，關於編碼率r為1/5、1/3、2/5、4/9、3/5、及 2/3之行動用LDPC編碼，可確認任一者之編碼率r之行動用LDPC編碼之BER皆較以DVB-T.2規定之同一編碼率之規格16k編碼之BER性能提高，因此，根據行動用LDPC編碼，可使對於錯誤之耐性提高。
此處，與行動用LDPC編碼之編碼率r即1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5、及2/3之中之4/15、7/15、及8/15相同之編碼率，於規格16k編碼中不存在。
相反而言，於行動用LDPC編碼中，存在規格16k編碼中所不存在之編碼率r=4/15、7/15、8/15之LDPC編碼。
如以上般，於行動用LDPC編碼中存在規格16k編碼中所不存在之編碼率r=4/15、7/15、8/15之LDPC編碼之結果，如圖49所示，關於行動用LDPC編碼之各編碼率r(=1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5、及2/3)之BER，以Es/N0之方向之間隔為1 dB左右之特定間隔以下之短間隔比較等間隔地排列。
另一方面，關於規格16k編碼，由於規格16k編碼之編碼率r中無4/15、7/15、8/15，故，於關於編碼率r為1/5(DVB-T.2之記法上為1/4)之BER、與關於編碼率r為1/3之BER之間、或關於編碼率r為4/9(DVB-T.2之記法上為1/2)之BER、與關於編碼率r為3/5之BER之間之Es/N0之方向上，空出2 dB左右之比較大之間隙，由於空出如此大之間隙，故，規格16k編碼之BER之排列不均一。
對利用信號傳送裝置11進行節目之廣播之廣播事業者而言，BER之排列中有空出2 dB左右之大間隙之部分，相較 於BER之排列不均一之規格16k編碼，BER以1 dB左右以下之小間隔比較等間隔地排列之行動用LDPC編碼一方，因應通道(通信路13)之狀況等，有易選擇使用於廣播之編碼率之優點。
[編碼長度N為16200位元之LDPC編碼之替換處理]
在適於行動終端之數位廣播中採用如上述之行動用LDPC編碼、即編碼長度N為16200位元之LDPC編碼之情形時，例如與DVB-T.2所規定之編碼長度N較長之64800位元之LDPC編碼比較，通信路13(圖7)對於錯誤之耐性下降。
因此，在適於行動終端之數位廣播中，期望實施用以提高對於錯誤之耐性之對策。
作為用以提高對於錯誤之耐性之對策，如上所述，除了16QAM或64QAM等之採用信號點之數比較少之調變方式之方式等，例如有以多工解訊器25(圖9)進行之替換處理。
在替換處理中，作為將以DVB-T.2等之規格規定之LDPC編碼之編碼位元進行替換之替換方式，例如有上述之第1至第4替換方式、與DVB-T.2等之規格規定之替換方式。
但，藉由上述之編碼長度N為16200位元之行動用LDPC編碼進行適於行動終端之數位廣播之情形時，期望採用適於該行動用LDPC編碼之替換處理。
即，作為針對行動用LDPC編碼採用之替換處理，期望採用對於錯誤之耐性進一步提高之方式之替換處理。
因此，在多工解訊器25(圖9)中，如圖27所說明般，可遵從分配規則進行替換處理。
以下，關於遵從分配規則之替換處理進行說明，於此之前，茲說明利用已提出之替換方式(以下，亦稱為現行方式)之替換處理。
參照圖50及圖51，說明以多工解訊器25針對DVB-T.2等規定之LDPC編碼(以下，亦稱為規定編碼)以現行方式進行替換處理之情形之該替換處理。
圖50顯示LDPC編碼為DVB-T.2所規定之編碼長度N為64800位元、編碼率為3/5之LDPC編碼之情形之現行方式之替換處理之一例。
即，圖50A顯示LDPC編碼為編碼長度N64800位元、編碼率3/5之規定編碼，再者，調變方式為16QAM、倍數b為2之情形之現行方式之替換處理之一例。
調變方式為16QAM之情形，編碼位元之4(=m)位元作為1個記號被映射至以16QAM決定之16個信號點之中之任一者。
再者，編碼長度N為64800位元、倍數b為2之情形，多工解訊器25之記憶體31(圖18、圖19)具有於列方向記憶4×2(=mb)位元之8個行，於行方向記憶64800/(4×2)位元。
在多工解訊器25中，LDPC編碼之編碼位元被寫入至記憶體31之行方向，且64800位元之編碼位元(1碼字)之寫入結束後，寫入至記憶體31之編碼位元於列方向以4×2(=mb)位元單位被讀取，且供給至替換部32(圖18、圖19)。
例如圖50A所示，替換部32以將自記憶體31讀取之4×2(=mb)位元之編碼位元b0、b1、b2、b3、b4、b5、b6、b7 分配至連續之2(=b)個記號之4×2(=mb)位元之記號位元y0、y1、y2、y3、y4、y5、y6、y7之方式，替換4×2(=mb)位元之編碼位元b0至b7。
即，替換部32進行如下替換：將編碼位元b0、編碼位元b1、編碼位元b2、編碼位元b3、編碼位元b4、編碼位元b5、編碼位元b6、編碼位元b7分別分配至記號位元y7、記號位元y1、記號位元y4、記號位元y2、記號位元y5、記號位元y3、記號位元y6、記號位元y0。
圖50B顯示LDPC編碼為編碼長度N64800位元、編碼率3/5之規定編碼，再者，調變方式為64QAM、倍數b為2之情形之現行方式之替換處理之一例。
調變方式為64QAM之情形，編碼位元之6(=m)位元作為1個記號被映射至以64QAM決定之64個信號點之中之任一者。
再者，編碼長度N為64800位元、倍數b為2之情形，多工解訊器25之記憶體31(圖18、圖19)具有於列方向記憶6×2(=mb)位元之12個行，於行方向記憶64800/(6×2)位元。
在多工解訊器25中，LDPC編碼之編碼位元被寫入至記憶體31之行方向，且64800位元之編碼位元(1碼字)之寫入結束後，寫入至記憶體31之編碼位元於列方向以6×2(=mb)位元單位被讀取，且供給至替換部32(圖18、圖19)。
例如圖50B所示，替換部32以將自記憶體31讀取之6×2(=mb)位元之編碼位元b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10、b11分配至連續之2(=b)個記號之 6×2(=mb)位元之記號位元y0、y1、y2、y3、y4、y5、y6、y7、y8、y9、y10、y11之方式，替換6×2(=mb)位元之編碼位元b0至b11。
即，替換部32進行如下替換：將編碼位元b0、編碼位元b1、編碼位元b2、編碼位元b3、編碼位元b4、編碼位元b5、編碼位元b6、編碼位元b7、編碼位元b8、編碼位元b9、編碼位元b10、編碼位元b11分別分配至記號位元y11、記號位元y7、記號位元y3、記號位元y10、記號位元y6、記號位元y2、記號位元y9、記號位元y5、記號位元y1、記號位元y8、記號位元y4、記號位元y0。
圖50C顯示LDPC編碼為編碼長度N64800位元、編碼率3/5之規定編碼，再者，調變方式為256QAM、倍數b為2之情形之現行方式之替換處理之一例。
調變方式為256QAM之情形，編碼位元之8(=m)位元作為1個記號被映射至以256QAM決定之256個信號點之中之任一者。
再者，編碼長度N為64800位元、倍數b為2之情形，多工解訊器25之記憶體31(圖18、圖19)具有於列方向記憶8×2(=mb)位元之16個行，於行方向記憶64800/(8×2)位元。
在多工解訊器25中，LDPC編碼之編碼位元被寫入至記憶體31之行方向，且64800位元之編碼位元(1碼字)之寫入結束後，寫入至記憶體31之編碼位元於列方向以8×2(=mb)位元單位被讀取，且供給至替換部32(圖18、圖19)。
例如圖50C所示，替換部32以將自記憶體31讀取之 8×2(=mb)位元之編碼位元b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10、b11、b12、b13、b14、b15分配至連續之2(=b)個記號之8×2(=mb)位元之記號位元y0、y1、y2、y3、y4、y5、y6、y7、y8、y9、y10、y11、y12、y13、y14、y15之方式，替換8×2(=mb)位元之編碼位元b0至b15。
即，替換部32進行如下替換：將編碼位元b0、編碼位元b1、編碼位元b2、編碼位元b3、編碼位元b4、編碼位元b5、編碼位元b6、編碼位元b7、編碼位元b8、編碼位元b9、編碼位元b10、編碼位元b11、編碼位元b12、編碼位元b13、編碼位元b14、編碼位元b15分別分配至記號位元y15、記號位元y1、記號位元y13、記號位元y3、記號位元y8、記號位元y11、記號位元y9、記號位元y5、記號位元y10、記號位元y6、記號位元y4、記號位元y7、記號位元y12、記號位元y2、記號位元y14、記號位元y0。
圖51顯示LDPC編碼為編碼長度N16200位元、編碼率3/5之規定編碼之情形之現行方式之替換處理之一例。
即，圖51A顯示LDPC編碼為編碼長度N16200位元、編碼率3/5之LDPC編碼，再者，調變方式為16QAM、倍數b為2之情形之現行方式之替換處理之一例。
調變方式為16QAM之情形，編碼位元之4(=m)位元作為1個記號被映射至以16QAM決定之16個信號點之中之任一者。
再者，編碼長度N為16200位元、倍數b為2之情形，多工解訊器25之記憶體31(圖18、圖19)具有於列方向記憶 4×2(=mb)位元之8個行，於行方向記憶16200/(4×2)位元。
在多工解訊器25中，LDPC編碼之編碼位元被寫入至記憶體31之行方向，且16200位元之編碼位元(1碼字)之寫入結束後，寫入至記憶體31之編碼位元於列方向以4×2(=mb)位元單位被讀取，且供給至替換部32(圖18、圖19)。
例如圖51A所示，替換部32以將自記憶體31讀取之4×2(=mb)位元之編碼位元b0、b1、b2、b3、b4、b5、b6、b7分配至連續之2(=b)個記號之4×2(=mb)位元之記號位元y0、y1、y2、y3、y4、y5、y6、y7之方式，替換4×2(=mb)位元之編碼位元b0至b7。
即，替換部32與上述圖50A之情形同樣進行將編碼位元b0至b7分配至記號位元y0至y7之替換。
圖51B顯示LDPC編碼為編碼長度N16200位元、編碼率3/5之規定編碼，再者，調變方式為64QAM、倍數b為2之情形之現行方式之替換處理之一例。
調變方式為64QAM之情形，編碼位元之6(=m)位元作為1個記號被映射至以64QAM決定之64個信號點之中之任一者。
再者，編碼長度N為16200位元、倍數b為2之情形，多工解訊器25之記憶體31(圖18、圖19)具有於列方向記憶6×2(=mb)位元之12個行，於行方向記憶16200/(6×2)位元。
在多工解訊器25中，LDPC編碼之編碼位元被寫入至記憶體31之行方向，且16200位元之編碼位元(1碼字)之寫入結束後，寫入至記憶體31之編碼位元於列方向以6×2(=mb) 位元單位被讀取，且供給至替換部32(圖18、圖19)。
例如圖51B所示，替換部32以將自記憶體31讀取之6×2(=mb)位元之編碼位元b0、b1、b2、b3、b4、b5、b6、b7、b8、b9、b10、b11分配至連續之2(=b)個記號之6×2(=mb)位元之記號位元y0、y1、y2、y3、y4、y5、y6、y7、y8、y9、y10、y11之方式，替換6×2(=mb)位元之編碼位元b0至b11。
即，替換部32與上述圖50B之情形同樣進行將編碼位元b0至b11分配至記號位元y0至y11之替換。
圖51C顯示LDPC編碼為編碼長度N16200位元、編碼率3/5之規定編碼，再者，調變方式為256QAM、倍數b為1之情形之現行方式之替換處理之一例。
調變方式為256QAM之情形，編碼位元之8(=m)位元作為1個記號被映射至以256QAM決定之256個信號點之中之任一者。
再者，編碼長度N為16200位元、倍數b為1之情形，多工解訊器25之記憶體31(圖18、圖19)具有於列方向記憶8×1(=mb)位元之8個行，於行方向記憶16200/(8×1)位元。
在多工解訊器25中，LDPC編碼之編碼位元被寫入至記憶體31之行方向，且16200位元之編碼位元(1碼字)之寫入結束後，寫入至記憶體31之編碼位元於列方向以8×1(=mb)位元單位被讀取，且供給至替換部32(圖18、圖19)。
例如圖51C所示，替換部32以將自記憶體31讀取之8×1(=mb)位元之編碼位元b0、b1、b2、b3、b4、b5、b6、b7 分配至連續之1(=b)個記號之8×1(=mb)位元之記號位元y0、y1、y2、y3、y4、y5、y6、y7之方式，替換8×1(=mb)位元之編碼位元b0至b7。
即，替換部32進行如下替換：將編碼位元b0、編碼位元b1、編碼位元b2、編碼位元b3、編碼位元b4、編碼位元b5、編碼位元b6、編碼位元b7分別分配至記號位元y7、記號位元y3、記號位元y1、記號位元y5、記號位元y2、記號位元y6、記號位元y4、記號位元y0。
接著，關於遵從分配規則之替換處理(以下，亦稱為新替換方式下之替換處理)進行說明。
另，在適於行動終端之數位廣播中，採用信號點較少之QPSK、與16QAM、64QAM、256QAM等之調變方式，此處，針對調變方式為16QAM之情形、64QAM、及256QAM之情形之各者，說明新替換方式。
此處，調變方式為QPSK之情形，於表示QPSK之4個記號(信號點)之2位元之記號位元y0、y1中，對於圖14至圖17所說明之錯誤之強度無優劣，沒有必要進行替換處理(即使進行替換處理，對於錯誤之耐性仍不會變化)。
圖52至圖54係說明新替換方式之圖。
在新替換方式中，多工解訊器25之替換部32遵從預先決定之分配規則，進行mb位元之編碼位元之替換。
所謂分配規則，係用以將LDPC編碼之編碼位元分配至記號位元之規則。在分配規則中，規定有編碼位元之編碼位元組群、與分配該編碼位元組群之編碼位元之記號位元 之記號位元組群之組合即組群集、該組群集之編碼位元組群及記號位元組群各自之編碼位元、及記號位元之位元數(以下，亦稱為組群位元數)。
此處，如上所述，編碼位元中，錯誤概率有所不同，記號位元中，錯誤概率亦有所不同。所謂編碼位元組群，係將編碼位元因應錯誤概率而進行分組之組群，所謂記號位元組群，係將記號位元因應錯誤概率而進行分組之組群。
圖52係顯示LDPC編碼為編碼長度N16200位元、編碼率8/15之行動用LDPC編碼，再者，調變方式為16QAM(因此，m=4)、倍數b為2之情形之編碼位元組群與記號位元組群。
該情形，如圖52A所示，自記憶體31讀取之4×2(=mb)位元之編碼位元因應錯誤概率之不同，可分組成5個編碼位元組群Gb1、Gb2、Gb3、Gb4、Gb5。
此處，編碼位元組群Gb#i，係其後置位元#i越小、屬於該編碼位元組群Gb#i之編碼位元之錯誤概率越好(越小)之組群。
又，以下，將自記憶體31於列方向讀取之mb位元之編碼位元之自最上階位元起第#i+1位元表示為位元b#i，且將連續之b個記號之mb位元之記號位元之自最上階位元起第#i+1位元之位元表示為位元y#i。
在圖52A中，編碼位元b0、編碼位元b1、編碼位元b2、b3、編碼位元b4、編碼位元b5、b6、b7分別屬於編碼位元組群Gb1、編碼位元組群Gb2、編碼位元組群Gb3、編碼位 元組群Gb4、編碼位元組群Gb5。
調變方式為16QAM、倍數b為2之情形，如圖52B所示，4×2(=mb)位元之記號位元因應錯誤概率之不同，可分組成2個記號位元組群Gy1、Gy2。
此處，記號位元組群Gy#i與編碼位元組群同樣係其後置位元#i越小、屬於該記號位元組群Gy#i之記號位元之錯誤概率越小之組群。
在圖52B中，記號位元y0、y1、y4、y5、記號位元y2、y3、y6、y7分別屬於記號位元組群Gy1、記號位元組群Gy2。
圖53係顯示LDPC編碼為編碼長度N16200位元、編碼率8/15之行動用LDPC編碼，再者，調變方式為16QAM、倍數b為2之情形之分配規則。
在圖53之分配規則中，編碼位元組群Gb1、與記號位元組群Gy1之組合作為1個組群集規定。且，該組群集之組群位元數規定為1位元。
此處，以下，將組群集與其組群位元數統稱為組群集資訊。且，例如，將編碼位元組群Gb1與記號位元組群Gy1之組群集、及該組群集之組群位元數即1位元記載為組群集資訊(Gb1,Gy1,1)。
在圖53之分配規則中，組群集資訊(Gb1,Gy1,1)之外，規定有組群集資訊(Gb2,Gy1,1)、(Gb3,Gy2,1)、(Gb3,Gy1,1)、(Gb4,Gy2,1)、(Gb5,Gy1,1)、(Gb5,Gy2,2)。
例如，組群集資訊(Gb1,Gy1,1)意為將屬於編碼位元組群 Gb1之編碼位元之1位元分配至屬於記號位元組群Gy1之記號位元之1位元。
因此，在圖53之分配規則中，規定有：利用組群集資訊(Gb1,Gy1,1)，將錯誤概率最小之編碼位元組群Gb1之編碼位元之1位元分配至錯誤概率最小之記號位元組群Gy1之記號位元之1位元；利用組群集資訊(Gb2,Gy1,1)，將錯誤概率第2小之編碼位元組群Gb2之編碼位元之1位元分配至錯誤概率最小之記號位元組群Gy1之記號位元之1位元；利用組群集資訊(Gb3,Gy2,1)，將錯誤概率第3小之編碼位元組群Gb3之編碼位元之1位元分配至錯誤概率第2小之記號位元組群Gy2之記號位元之1位元；利用組群集資訊(Gb3,Gy1,1)，將錯誤概率第3小之編碼位元組群Gb3之編碼位元之1位元分配至錯誤概率最小之記號位元組群Gy1之記號位元之1位元；利用組群集資訊(Gb4,Gy2,1)，將錯誤概率第4小之編碼位元組群Gb4之編碼位元之1位元分配至錯誤概率第2小之記號位元組群Gy2之記號位元之1位元；利用組群集資訊(Gb5,Gy1,1)，將錯誤概率第5小之編碼位元組群Gb5之編碼位元之1位元分配至錯誤概率最小之記號位元組群Gy1之記號位元之1位元；及利用組群集資訊(Gb5,Gy2,2)，將錯誤概率第5小之編碼位元組群Gb5之編碼位元之2位元分配至錯誤概率第2小之記號位元組群Gy2之記號位元之2位元。
如上所述，編碼位元組群係將編碼位元因應錯誤概率而進行分組之組群，記號位元組群係將記號位元因應錯誤概率而進行分組之組群。因此，分配規則亦可規定編碼位元之錯誤概率、與分配該編碼位元之記號位元之錯誤概率之組合。
如此般，規定編碼位元之錯誤概率、與分配該編碼位元之記號位元之錯誤概率之組合之分配規則，例如藉由測量BER之模擬等，以使對於錯誤之耐性(對於雜訊之耐性)更好之方式決定。
另，即使在同一記號位元組群之位元中變更某編碼位元組群之編碼位元之分配地，仍(幾乎)不會影響對於錯誤之耐性。
因此，為使對於錯誤之耐性提高，將使BER(Bit Error Rate：位元錯誤率)最小之組群集資訊、即編碼位元之編碼位元組群、與分配該編碼位元組群之編碼位元之記號位元之記號位元組群之組合(組群集)、該組群集之編碼位元組群、及記號位元組群各自之編碼位元、及記號位元之位元數(組群位元數)作為分配規則規定，遵從該分配規則，以將編碼位元分配至記號位元之方式進行編碼位元之替換即可。
但，遵從分配規則而將哪一編碼位元分配至哪一記號位元之具體分配方法，在信號傳送裝置11及信號接收裝置12(圖7)之間，有必要預先決定。
圖54顯示遵從圖53之分配規則之編碼位元之替換之例。
即，圖54A係顯示LDPC編碼為編碼長度N16200位元、編碼率8/15之行動用LDPC編碼，再者，調變方式為16QAM、倍數b為2之情形之遵從圖53之分配規則之編碼位元之替換之第1例。
LDPC編碼為編碼長度N16200位元、編碼率8/15之行動用LDPC編碼，再者，調變方式為16QAM、倍數b為2之情形，在多工解訊器25中，行方向×列方向為(16200/(4×2))×(4×2)位元之寫入至記憶體31之編碼位元，於列方向以4×2(=mb)位元單位被讀取，且供給至替換部32(圖18、圖19)。
例如圖54A所示，替換部32遵從圖53之分配規則，將自記憶體31讀取之4×2(=mb)位元之編碼位元b0至b7分配至2(=b)個記號之4×2(=mb)位元之記號位元y0至y7，以如此之方式替換4×2(=mb)位元之編碼位元b0至b7。
即，替換部32進行如下替換：將編碼位元b0、編碼位元b1、編碼位元b2、編碼位元b3、編碼位元b4、編碼位元b5、編碼位元b6、編碼位元b7分別分配至記號位元y0、記號位元y4、記號位元y3、記號位元y1、記號位元y2、記號位元y5、記號位元y6、記號位元y7。
圖54B係顯示LDPC編碼為編碼長度N16200位元、編碼率8/15之行動用LDPC編碼，再者，調變方式為16QAM、倍數b為2之情形之遵從圖53之分配規則之編碼位元之替換之第2例。
根據圖54B，替換部32遵從圖53之分配規則，針對自記憶體31讀取之4×2(=mb)位元之編碼位元b0至b7，進行如下替換：將編碼位元b0、編碼位元b1、編碼位元b2、編碼位元b3、編碼位元b4、編碼位元b5、編碼位元b6、編碼位元b7分別分配至記號位元y0、記號位元y1、記號位元y3、記號位元y4、記號位元y2、記號位元y5、記號位元y7、記號位元y6。
此處，圖54A及圖54B所示之編碼位元b#i之向記號位元y#i之分配者皆遵從圖53之分配規則(遵守分配規則)。
圖55係顯示LDPC編碼為編碼長度N16200位元、編碼率7/15之行動用LDPC編碼，再者，調變方式為64QAM、倍數b為2之情形之編碼位元組群與記號位元組群。
該情形，如圖55A所示，自記憶體31讀取之6×2(=mb)位元之編碼位元因應錯誤概率之不同，可分組成7個編碼位元組群Gb1、Gb2、Gb3、Gb4、Gb5、Gb6、Gb7。
在圖55A中，編碼位元b0、編碼位元b1、編碼位元b2、編碼位元b3、編碼位元b4、編碼位元b5、編碼位元b6至b11分別屬於編碼位元組群Gb1、編碼位元組群Gb2、編碼位元組群Gb3、編碼位元組群Gb4、編碼位元組群Gb5、編碼位元組群Gb6、編碼位元組群Gb7。
調變方式為64QAM、倍數b為2之情形，如圖55B所示，6×2(=mb)位元之記號位元因應錯誤概率之不同，可分組成3個記號位元組群Gy1、Gy2、Gy3。
在圖55B中，記號位元y0、y1、y6、y7、記號位元y2、y3、y8、y9、記號位元y4、y5、y10、y11分別屬於記號位元組群Gy1、記號位元組群Gy2、記號位元組群Gy3。
圖56係顯示LDPC編碼為編碼長度N16200位元、編碼率7/15之行動用LDPC編碼，再者，調變方式為64QAM、倍數b為2之情形之分配規則。
在圖56之分配規則中，規定有組群集資訊(Gb1,Gy2,1)、(Gb2,Gy1,1)、(Gb3,Gy2,1)、(Gb4,Gy1,1)、(Gb5,Gy1,1)、(Gb6,Gy1,1)、(Gb7,Gy3,4)、(Gb7,Gy2,2)。
即，在圖56之分配規則中，規定有：利用組群集資訊(Gb1,Gy2,1)，將錯誤概率最小之編碼位元組群Gb1之編碼位元之1位元分配至錯誤概率第2小之記號位元組群Gy2之記號位元之1位元；利用組群集資訊(Gb2,Gy1,1)，將錯誤概率第2小之編碼位元組群Gb2之編碼位元之1位元分配至錯誤概率最小之記號位元組群Gy1之記號位元之1位元；利用組群集資訊(Gb3,Gy2,1)，將錯誤概率第3小之編碼位元組群Gb3之編碼位元之1位元分配至錯誤概率第2小之記號位元組群Gy2之記號位元之1位元；利用組群集資訊(Gb4,Gy1,1)，將錯誤概率第4小之編碼位元組群Gb4之編碼位元之1位元分配至錯誤概率最小之記號位元組群Gy1之記號位元之1位元；利用組群集資訊(Gb5,Gy1,1)，將錯誤概率第5小之編碼位元組群Gb5之編碼位元之1位元分配至錯誤概率最小之記 號位元組群Gy1之記號位元之1位元；利用組群集資訊(Gb6,Gy1,1)，將錯誤概率第6小之編碼位元組群Gb6之編碼位元之1位元分配至錯誤概率最小之記號位元組群Gy1之記號位元之1位元；利用組群集資訊(Gb7,Gy3,4)，將錯誤概率第7小之編碼位元組群Gb7之編碼位元之4位元分配至錯誤概率第3小之記號位元組群Gy3之記號位元之4位元；及利用組群集資訊(Gb7,Gy2,2)，將錯誤概率第7小之編碼位元組群Gb7之編碼位元之2位元分配至錯誤概率第2小之記號位元組群Gy2之記號位元之2位元。
圖57顯示遵從圖56之分配規則之編碼位元之替換之例。
即，圖57A係顯示LDPC編碼為編碼長度N16200位元、編碼率7/15之行動用LDPC編碼，再者，調變方式為64QAM、倍數b為2之情形之遵從圖56之分配規則之編碼位元之替換之第1例。
LDPC編碼為編碼長度N16200位元、編碼率7/15之行動用LDPC編碼，再者，調變方式為64QAM、倍數b為2之情形，在多工解訊器25中，行方向×列方向為(16200/(6×2))×(6×2)位元之寫入至記憶體31之編碼位元，於列方向以6×2(=mb)位元單位被讀取，且供給至替換部32(圖18、圖19)。
例如圖57A所示，替換部32遵從圖56之分配規則，將自記憶體31讀取之6×2(=mb)位元之編碼位元b0至b11分配至2(=b)個記號之6×2(=mb)位元之記號位元y0至y11，以如此 之方式替換6×2(=mb)位元之編碼位元b0至b11。
即，替換部32進行如下替換：將編碼位元b0、編碼位元b1、編碼位元b2、編碼位元b3、編碼位元b4、編碼位元b5、編碼位元b6、編碼位元b7、編碼位元b8、編碼位元b9、編碼位元b10、編碼位元b11分別分配至記號位元y2、記號位元y0、記號位元y8、記號位元y7、記號位元y1、記號位元y6、記號位元y4、記號位元y3、記號位元y10、記號位元y9、記號位元y5、記號位元y11。
圖57B係顯示LDPC編碼為編碼長度N16200位元、編碼率7/15之行動用LDPC編碼，再者，調變方式為64QAM、倍數b為2之情形之遵從圖56之分配規則之編碼位元之替換之第2例。
根據圖57B，替換部32遵從圖56之分配規則，針對自記憶體31讀取之6×2(=mb)位元之編碼位元b0至b11，進行如下替換：將編碼位元b0、編碼位元b1、編碼位元b2、編碼位元b3、編碼位元b4、編碼位元b5、編碼位元b6、編碼位元b7、編碼位元b8、編碼位元b9、編碼位元b10、編碼位元b11分別分配至記號位元y8、記號位元y0、記號位元y2、記號位元y6、記號位元y1、記號位元y7、記號位元y3、記號位元y4、記號位元y9、記號位元y10、記號位元y5、記號位元y11。
圖58係顯示LDPC編碼為編碼長度N16200位元、編碼率 8/15之行動用LDPC編碼，再者，調變方式為64QAM、倍數b為2之情形之編碼位元組群與記號位元組群。
該情形，如圖58A所示，自記憶體31讀取之6×2(=mb)位元之編碼位元因應錯誤概率之不同，可分組成6個編碼位元組群Gb1、Gb2、Gb3、Gb4、Gb5、Gb6。
在圖58A中，編碼位元b0、編碼位元b1、編碼位元b2、編碼位元b3至b5、編碼位元b6、編碼位元b7至b11分別屬於編碼位元組群Gb1、編碼位元組群Gb2、編碼位元組群Gb3、編碼位元組群Gb4、編碼位元組群Gb5、編碼位元組群Gb6。
調變方式為64QAM、倍數b為2之情形，如圖58B所示，6×2(=mb)位元之記號位元因應錯誤概率之不同，可分組成3個記號位元組群Gy1、Gy2、Gy3。
在圖58B中，記號位元y0、y1、y6、y7、記號位元y2、y3、y8、y9、記號位元y4、y5、y10、y11分別屬於記號位元組群Gy1、記號位元組群Gy2、記號位元組群Gy3。
圖59係顯示LDPC編碼為編碼長度N16200位元、編碼率8/15之行動用LDPC編碼，再者，調變方式為64QAM、倍數b為2之情形之分配規則。
在圖59之分配規則中，規定有組群集資訊(Gb1,Gy2,1)、(Gb2,Gy1,1)、(Gb3,Gy3,1)、(Gb4,Gy1,3)、(Gb5,Gy2,1)、(Gb6,Gy3,3)、(Gb6,Gy2,2)。
即，在圖59之分配規則中，規定有：利用組群集資訊(Gb1,Gy2,1)，將錯誤概率最小之編碼位 元組群Gb1之編碼位元之1位元分配至錯誤概率第2小之記號位元組群Gy2之記號位元之1位元；利用組群集資訊(Gb2,Gy1,1)，將錯誤概率第2小之編碼位元組群Gb2之編碼位元之1位元分配至錯誤概率最小之記號位元組群Gy1之記號位元之1位元；利用組群集資訊(Gb3,Gy3,1)，將錯誤概率第3小之編碼位元組群Gb3之編碼位元之1位元分配至錯誤概率第3小之記號位元組群Gy3之記號位元之1位元；利用組群集資訊(Gb4,Gy1,3)，將錯誤概率第4小之編碼位元組群Gb4之編碼位元之3位元分配至錯誤概率最小之記號位元組群Gy1之記號位元之3位元；利用組群集資訊(Gb5,Gy2,1)，將錯誤概率第5小之編碼位元組群Gb5之編碼位元之1位元分配至錯誤概率第2小之記號位元組群Gy2之記號位元之1位元；利用組群集資訊(Gb6,Gy3,3)，將錯誤概率第6小之編碼位元組群Gb6之編碼位元之3位元分配至錯誤概率第3小之記號位元組群Gy3之記號位元之3位元；及利用組群集資訊(Gb6,Gy2,2)，將錯誤概率第6小之編碼位元組群Gb6之編碼位元之2位元分配至錯誤概率第2小之記號位元組群Gy2之記號位元之2位元。
圖60顯示遵從圖59之分配規則之編碼位元之替換之例。
即，圖60A係顯示LDPC編碼為編碼長度N16200位元、編碼率8/15之行動用LDPC編碼，再者，調變方式為64QAM、倍數b為2之情形之遵從圖59之分配規則之編碼位 元之替換之第1例。
LDPC編碼為編碼長度N16200位元、編碼率8/15之行動用LDPC編碼，再者，調變方式為64QAM、倍數b為2之情形，在多工解訊器25中，行方向×列方向為(16200/(6×2))×(6×2)位元之寫入至記憶體31之編碼位元，於列方向以6×2(=mb)位元單位被讀取，且供給至替換部32(圖18、圖19)。
例如圖60A所示，替換部32遵從圖59之分配規則，將自記憶體31讀取之6×2(=mb)位元之編碼位元b0至b11分配至2(=b)個記號之6×2(=mb)位元之記號位元y0至y11，以如此之方式替換6×2(=mb)位元之編碼位元b0至b11。
即，替換部32進行如下替換：將編碼位元b0、編碼位元b1、編碼位元b2、編碼位元b3、編碼位元b4、編碼位元b5、編碼位元b6、編碼位元b7、編碼位元b8、編碼位元b9、編碼位元b10、編碼位元b11分別分配至記號位元y2、記號位元y0、記號位元y4、記號位元y1、記號位元y6、記號位元y7、記號位元y8、記號位元y5、記號位元y10、記號位元y3、記號位元y9、記號位元y11。
圖60B係顯示LDPC編碼為編碼長度N16200位元、編碼率8/15之行動用LDPC編碼，再者，調變方式為64QAM、倍數b為2之情形之遵從圖59之分配規則之編碼位元之替換之第2例。
根據圖60B，替換部32遵從圖59之分配規則，針對自記 憶體31讀取之6×2(=mb)位元之編碼位元b0至b11，進行如下替換：將編碼位元b0、編碼位元b1、編碼位元b2、編碼位元b3、編碼位元b4、編碼位元b5、編碼位元b6、編碼位元b7、編碼位元b8、編碼位元b9、編碼位元b10、編碼位元b11分別分配至記號位元y2、記號位元y1、記號位元y4、記號位元y0、記號位元y6、記號位元y7、記號位元y3、記號位元y5、記號位元y8、記號位元y9、記號位元y10、記號位元y11。
圖61係顯示LDPC編碼為編碼長度N16200位元、編碼率7/15之行動用LDPC編碼，再者，調變方式為256QAM、倍數b為1之情形之編碼位元組群與記號位元組群。
該情形，如圖61A所示，自記憶體31讀取之8×1(=mb)位元之編碼位元因應錯誤概率之不同，可分組成5個編碼位元組群Gb1、Gb2、Gb3、Gb4、Gb5。
在圖61A中，編碼位元b0、編碼位元b1、編碼位元b2、編碼位元b3、編碼位元b4至b7分別屬於編碼位元組群Gb1、編碼位元組群Gb2、編碼位元組群Gb3、編碼位元組群Gb4、編碼位元組群Gb5。
調變方式為256QAM、倍數b為1之情形，如圖61B所示，8×1(=mb)位元之記號位元因應錯誤概率之不同，可分組成4個記號位元組群Gy1、Gy2、Gy3、Gy4。
在圖61B中，記號位元y0、y1、記號位元y2、y3、記號位元y4、y5、記號位元y6、y7分別屬於記號位元組群 Gy1、記號位元組群Gy2、記號位元組群Gy3、記號位元組群Gy4。
圖62係顯示LDPC編碼為編碼長度N16200位元、編碼率7/15之行動用LDPC編碼，再者，調變方式為256QAM、倍數b為1之情形之分配規則。
在圖62之分配規則中，規定有組群集資訊(Gb1,Gy2,1)、(Gb2,Gy1,1)、(Gb3,Gy3,1)、(Gb4,Gy4,1)、(Gb5,Gy2,1)、(Gb5,Gy1,1)、(Gb5,Gy3,1)、(Gb5,Gy4,1)。
即，在圖62之分配規則中，規定有：利用組群集資訊(Gb1,Gy2,1)，將錯誤概率最小之編碼位元組群Gb1之編碼位元之1位元分配至錯誤概率第2小之記號位元組群Gy2之記號位元之1位元；利用組群集資訊(Gb2,Gy1,1)，將錯誤概率第2小之編碼位元組群Gb2之編碼位元之1位元分配至錯誤概率最小之記號位元組群Gy1之記號位元之1位元；利用組群集資訊(Gb3,Gy3,1)，將錯誤概率第3小之編碼位元組群Gb3之編碼位元之1位元分配至錯誤概率第3小之記號位元組群Gy3之記號位元之1位元；利用組群集資訊(Gb4,Gy4,1)，將錯誤概率第4小之編碼位元組群Gb4之編碼位元之1位元分配至錯誤概率第4小之記號位元組群Gy4之記號位元之1位元；利用組群集資訊(Gb5,Gy2,1)，將錯誤概率第5小之編碼位元組群Gb5之編碼位元之1位元分配至錯誤概率第2小之記號位元組群Gy2之記號位元之1位元； 利用組群集資訊(Gb5,Gy1,1)，將錯誤概率第5小之編碼位元組群Gb5之編碼位元之1位元分配至錯誤概率最小之記號位元組群Gy1之記號位元之1位元；利用組群集資訊(Gb5,Gy3,1)，將錯誤概率第5小之編碼位元組群Gb5之編碼位元之1位元分配至錯誤概率第3小之記號位元組群Gy3之記號位元之1位元；及利用組群集資訊(Gb5,Gy4,1)，將錯誤概率第5小之編碼位元組群Gb5之編碼位元之1位元分配至錯誤概率第4小之記號位元組群Gy4之記號位元之1位元。
圖63顯示遵從圖62之分配規則之編碼位元之替換之例。
即，圖63A係顯示LDPC編碼為編碼長度N16200位元、編碼率7/15之行動用LDPC編碼，再者，調變方式為256QAM、倍數b為1之情形之遵從圖62之分配規則之編碼位元之替換之第1例。
LDPC編碼為編碼長度N16200位元、編碼率7/15之行動用LDPC編碼，再者，調變方式為256QAM、倍數b為1之情形，在多工解訊器25中，行方向×列方向為(16200/(8×1))×(8×1)位元之寫入至記憶體31之編碼位元，於列方向以8×1(=mb)位元單位被讀取，且供給至替換部32(圖18、圖19)。
例如圖63A所示，替換部32遵從圖62之分配規則，將自記憶體31讀取之8×1(=mb)位元之編碼位元b0至b7分配至1(=b)個記號之8×1(=mb)位元之記號位元y0至y7，以如此之方式替換8×1(=mb)位元之編碼位元b0至b7。
即，替換部32進行如下替換：將編碼位元b0、編碼位元b1、編碼位元b2、編碼位元b3、編碼位元b4、編碼位元b5、編碼位元b6、編碼位元b7分別分配至記號位元y2、記號位元y1、記號位元y4、記號位元y7、記號位元y3、記號位元y0、記號位元y5、記號位元y6。
圖63B係顯示LDPC編碼為編碼長度N16200位元、編碼率7/15之行動用LDPC編碼，再者，調變方式為256QAM、倍數b為1之情形之遵從圖62之分配規則之編碼位元之替換之第2例。
根據圖63B，替換部32遵從圖62之分配規則，針對自記憶體31讀取之8×1(=mb)位元之編碼位元b0至b7，進行如下替換：將編碼位元b0、編碼位元b1、編碼位元b2、編碼位元b3、編碼位元b4、編碼位元b5、編碼位元b6、編碼位元b7分別分配至記號位元y2、記號位元y0、記號位元y4、記號位元y6、記號位元y1、記號位元y3、記號位元y5、記號位元y7。
根據本案發明者進行之模擬，進行新替換方式之替換處理之情形時，與不進行替換處理之情形比較，確認BER提高，因此，根據新替換方式之替換處理，可使對錯誤之耐性提高。
另，在本實施形態中，為便於說明，在多工解訊器25中，替換部32將自記憶體31所讀取之編碼位元作為對象而 進行替換處理，但替換處理可藉由控制針對記憶體31之編碼位元之寫入或讀取而進行。
即，替換處理可以例如在替換後之編碼位元之順序下進行來自記憶體31之編碼位元之讀取之方式，藉由控制讀取編碼位元之位址(讀取位址)而進行。
[信號接收裝置12之構成例]
圖64係顯示圖7之信號接收裝置12之構成例之方塊圖。
OFDM處理部(OFDM operation)151接收來自信號傳送裝置11(圖7)之OFDM信號，進行該OFDM信號之信號處理。藉由OFDM處理部151進行信號處理而獲得之資料(記號)，被供給至訊框管理部(Frame Management)152。
訊框管理部152進行以自OFDM處理部151供給之記號構成之訊框之處理(訊框解釋)，將其結果獲得之對象資料之記號、與控制資料之記號分別供給至頻率解交錯器(Frequency Deinterleaver)161與153。
頻率解交錯器153針對來自訊框管理部152之記號進行記號單位下之頻率解交錯，且供給至QAM解碼器(QAM decoder)154。
QAM解碼器154將來自頻率解交錯器153之記號(配置於信號點之記號)進行去映射(信號點配置解碼)而正交解調，並將其結果獲得之資料(LDPC編碼)供給至LDPC解碼器(LDPC decoder)155。
LDPC解碼器155進行來自QAM解碼器154之LDPC編碼之LDPC解碼，且將其結果獲得之LDPC對象資料(此處為BCH 編碼)供給至BCH解碼器(BCH decoder)156。
BCH解碼器156進行來自LDPC解碼器155之LDPC對象資料之BCH解碼，輸出其結果獲得之控制資料(信令)。
另一方面，頻率解交錯器161針對來自訊框管理部152之記號進行記號單位下之頻率解交錯，而供給至MISO/MIMO解碼器(MISO/MIMO decoder)162。
MISO/MIMO解碼器162進行來自頻率解交錯器161之資料(記號)之空時解碼，而供給至時間解交錯器(Time Deinterleave)163。
時間解交錯器163針對來自MISO/MIMO解碼器162之資料(記號)進行記號單位下之時間解交錯，而供給至QAM解碼器(QAM decoder)164。
QAM解碼器164將來自時間解交錯器163之記號(配置於信號點之記號)進行去映射(信號點配置解碼)而正交解調，並將其結果獲得之資料(記號)供給至位元解交錯器(Bit Deinterleave)165。
位元解交錯器165進行來自QAM解碼器164之資料(記號)之位元解交錯，將其結果獲得之LDPC編碼供給至LDPC解碼器166。
LDPC解碼器166進行來自位元解交錯器165之LDPC編碼之LDPC解碼，且將其結果獲得之LDPC對象資料(此處為BCH編碼)供給至BCH解碼器167。
BCH解碼器167進行來自LDPC解碼器155之LDPC對象資料之BCH解碼，將其結果獲得之資料供給至BB解擾頻器 (BB DeScrambler)168。
BB解擾頻器168對來自BCH解碼器167之資料實施能量逆擴散處理，並將其結果獲得之資料供給至Null削除部(Null Deletion)169。
Null削除部169自來自BB解擾頻器168之資料削除圖8之軋車112中所插入之Null，並供給至多工解訊器(Demultiplexer)170。
多工解訊器170將被多工成來自Null削除部169之資料之1個以上之串流(對象資料)各者進行分離，而作為輸出串流(Output stream)進行輸出。
圖65係顯示圖64之位元解交錯器165之構成例之方塊圖。
位元解交錯器165係由多工器(MUX)54、及縱行扭轉解交錯器55構成，進行來自QAM解碼器164(圖64)之記號之記號位元之(位元)解交錯。
即，多工器54將來自QAM解碼器164之記號之記號位元作為對象，進行與圖9之多工解訊器25進行之替換處理對應之逆替換處理(替換處理之相反處理)、即、使藉由替換處理替換之LDPC編碼之編碼位元(記號位元)之位置返回至原本之位置之逆替換處理，且將其結果獲得之LDPC編碼供給至縱行扭轉解交錯器55。
縱行扭轉解交錯器55將來自多工器54之LDPC編碼作為對象，進行與作為圖9之縱行扭轉交錯器24進行之排序處理之縱行扭轉交錯對應之縱行扭轉解交錯(縱行扭轉交錯 之相反處理)、即、作為使藉由作為排序處理之縱行扭轉交錯變更排列之LDPC編碼之編碼位元返回至原本之排列之逆排序處理之例如縱行扭轉解交錯。
具體而言，縱行扭轉解交錯器55對與圖24等所示之記憶體31同樣地構成之解交錯用之記憶體，寫入LDPC編碼之編碼位元，進而讀取，藉此進行縱行扭轉解交錯。
但，在縱行扭轉解交錯器55中，編碼位元之寫入將來自記憶體31之編碼位元之讀取時之讀取位址作為寫入位址使用，而於解交錯用之記憶體之列方向上進行。又，編碼位元之讀取將對記憶體31之編碼位元之寫入時之寫入位址作為讀取位址使用，而於解交錯用之記憶體之列方向上進行。
縱行扭轉解交錯之結果獲得之LDPC編碼，自縱行扭轉解交錯器55被供給至LDPC解碼器166。
此處，對自QAM解碼器164供給至位元解交錯器165之LDPC編碼，雖依序實施同位交錯、縱行扭轉交錯、及替換處理，但在位元解交錯器165中，只進行與替換處理對應之逆替換處理、及與縱行扭轉交錯對應之縱行扭轉解交錯，因此，不進行與同位交錯對應之同位解交錯(同位交錯之相反處理)、即、使藉由同位交錯變更排列之LDPC編碼之編碼位元返回至原本之排列之同位解交錯。
因此，自位元解交錯器165(之縱行扭轉解交錯器55)，對LDPC解碼器166供給進行逆替換處理、及縱行扭轉解交錯、且不進行同位解交錯之LDPC編碼。
LDPC解碼器166針對圖8之LDPC編碼器115使用於LDPC編碼之檢查矩陣H，使用至少進行相當於同位交錯之行取代而獲得之轉換檢查矩陣，進行來自位元解交錯器165之LDPC編碼之LDPC解碼，將其結果獲得之資料作為LDPC對象資料之解碼結果輸出。
圖66係說明圖65之QAM解碼器164、位元解交錯器165、及LDPC解碼器166進行之處理之流程圖。
在步驟S111中，QAM解碼器164將來自時間解交錯器163之記號(映射至信號點之記號)進行去映射而正交解調，並供給至位元解交錯器165，處理進展至步驟S112。
在步驟S112中，位元解交錯器165進行來自QAM解碼器164之記號之記號位元之解交錯(位元解交錯)，處理進展至步驟S113。
即，在步驟S112中，在位元解交錯器165中，多工器54將來自QAM解碼器164之記號之記號位元作為對象，進行逆替換處理，且將其結果獲得之LDPC編碼之編碼位元供給至縱行扭轉解交錯器55。
縱行扭轉解交錯器55將來自多工器54之LDPC編碼作為對象，進行縱行扭轉解交錯，且將其結果獲得之LDPC編碼供給至LDPC解碼器166。
在步驟S113中，LDPC解碼器166針對圖8之LDPC編碼器115使用於LDPC編碼之檢查矩陣H，使用至少進行相當於同位交錯之行取代而獲得之轉換檢查矩陣，進行來自縱行扭轉解交錯器55之LDPC編碼之LDPC解碼，將其結果獲得 之資料作為LDPC對象資料之解碼結果輸出至BCH解碼器167。
另，圖65亦與圖9之情形相同，雖為便於說明，使進行逆替換處理之多工器54、與進行縱行扭轉解交錯之縱行扭轉解交錯器55個別地構成，但多工器54與縱行扭轉解交錯器55可一體化構成。
又，在圖9之位元交錯器116中不進行縱行扭轉交錯之情形時，在圖65之位元解交錯器165中，縱行扭轉解交錯器55沒有必要設置。
接著，進而說明圖64之LDPC解碼器166中進行之LDPC解碼。
在圖64之LDPC解碼器166中，如上所述，針對圖8之LDPC編碼器115使用於LDPC編碼之檢查矩陣H，使用至少進行相當於同位交錯之行取代而獲得之轉換檢查矩陣，進行來自縱行扭轉解交錯器55之進行逆替換處理、及縱行扭轉解交錯、且不進行同位解交錯之LDPC編碼之LDPC解碼。
此處，先前提出藉由使用轉換檢查矩陣進行LDPC解碼，一方面抑制電路規模，並可將動作頻率抑制在可充分實現之範圍內之LDPC解碼(例如，參照申請第4224777號)。
因此，首先，參照圖67至圖70，說明先前提出之使用轉換檢查矩陣之LDPC解碼。
圖67顯示編碼長度N為90、編碼率為2/3之LDPC編碼之 檢查矩陣H之例。
另，在圖67中(在後述之圖68及圖69中亦相同)，以句點(.)表示0。
在圖67之檢查矩陣H中，同位矩陣成為階段構造。
圖68顯示對圖67之檢查矩陣H實施式(11)之列取代、與式(12)之行取代而獲得之檢查矩陣H'。
列取代：第6s+t+1列→第5t+s+1列………(11)
行取代：第6x+y+61行→第5y+x+61行………(12)
其中，在式(11)及(12)中，s、t、x、y分別為0≦s<5、0≦t<6、0≦x<5、0≦y<6之範圍之整數。
根據式(11)之列取代，進行如下狀況之取代：將以6相除餘數為1之第1、7、13、19、25列分別置換成第1、2、3、4、5列，以6相除餘數為2之第2、8、14、20、26列分別置換成第6、7、8、9、10列。
又，根據式(12)之行取代，進行如下狀況之取代：針對第61行以後(同位矩陣)，將以6相除餘數為1之第61、67、73、79、85行分別置換成第61、62、63、64、65行，以6相除餘數為2之第62、68、74、80、86行分別置換成第66、67、68、69、70行。
藉此，針對圖67之檢查矩陣H進行列與行之取代而獲得之矩陣(matrix)為圖68之檢查矩陣H'。
此處，即使進行檢查矩陣H之列取代，不會影響LDPC編碼之編碼位元之排列。
又，式(12)之行取代相當於上述之將第K+qx+y+1之編碼位元交錯至第K+Py+x+1之編碼位元之位置之同位交錯之分別設資訊長度K為60、環狀構造之單位行數P為5、同位碼長度M(此處為30)之約數q(=M/P)為6時之同位交錯。
針對圖68之檢查矩陣(以下，適宜稱為轉換檢查矩陣)H'，於圖67之檢查矩陣(以下，適宜稱為原本之檢查矩陣)H之LDPC編碼中，乘上與式(12)進行同一取代者後，輸出0向量。即，若將對作為原本之檢查矩陣H之LDPC編碼(1碼字)之列向量c實施式(12)之行取代而獲得之列向量表示為c'，則自檢查矩陣之性質而言，因HcT成為0向量，故而H'c'T當然亦成為0向量。
自以上所述，圖68之轉換檢查矩陣H'成為對原本之檢查矩陣H之LDPC編碼c進行式(12)之行取代而獲得之LDPC編碼c'之檢查矩陣。
因此，對原本之檢查矩陣H之LDPC編碼c進行式(12)之行取代，且使用圖68之轉換檢查矩陣H'解碼(LDPC解碼)該行取代後之LDPC編碼c'，並對該解碼結果實施式(12)之行取代之逆取代，藉此，可獲得與使用該檢查矩陣H解碼原本之檢查矩陣H之LDPC編碼之情形相同之解碼結果。
圖69顯示以5×5之矩陣之單位空出間隔之圖68之轉換檢查矩陣H'。
在圖69中，轉換檢查矩陣H'係以5×5之單位矩陣、該單位矩陣之1之中1個以上成為0之矩陣(以下，適宜稱為準單位矩陣)、將單位矩陣或準單位矩陣進行循環位移(cyclic shift)之矩陣(以下，適宜稱為位移矩陣)、單位矩陣、準單位矩陣、或位移矩陣之中之2個以上之和(以下，適宜稱為和矩陣)、及5×5之0矩陣之組合表示。
圖69之轉換檢查矩陣H'可以5×5之單位矩陣、準單位矩陣、位移矩陣、和矩陣、及0矩陣構成。因此，以下，適宜將構成轉換檢查矩陣H'之該等之5×5之矩陣稱為構成矩陣。
對以P×P之構成矩陣表示之檢查矩陣之LDPC編碼之解碼，可使用P個同時進行校驗節點運算、及可變節點運算之體系結構(architecture)。
圖70係顯示進行如此之解碼之解碼裝置之構成例之方塊圖。
即，圖70顯示有對圖67之原本之檢查矩陣H，至少使用進行式(12)之行取代而獲得之圖69之轉換檢查矩陣H'進行LDPC編碼之解碼之解碼裝置之構成例。
圖70之解碼裝置包含：包含六個FIFO3001至3006之枝資料儲存用記憶體300；選擇FIFO3001至3006之選擇器301；校驗節點計算部302；兩個循環位移電路303及308；包含18個FIFO3041至30418之枝資料儲存用記憶體304；選擇FIFO3041至30418之選擇器305；儲存接收資料之接收資料用記憶體306；可變節點計算部307；解碼字計算部309；接收資料排序部310；及解碼資料排序部311。
首先，茲說明對枝資料儲存用記憶體300與304之資料之儲存方法。
枝資料儲存用記憶體300係由將圖69之轉換檢查矩陣H'之列數30以構成矩陣之列數5相除之數即6個FIFO3001至3006構成。FIFO300y(y=1、2、...、6)包含複數段數之記憶區域，關於各段記憶區域，可同時讀取及寫入與構成矩陣之列數及行數即5枝對應之訊息。又，FIFO300y之記憶區域之段數為圖69之轉換檢查矩陣之列方向之1之數(漢明權)之最大數9。
於FIFO3001中，以各列共同於橫方向緊靠之形式(以無視0之形式)儲存與圖69之轉換檢查矩陣H'之第1列至第5列之1之位置對應之資料(來自可變節點之訊息Vi)。即，若將第j列第i行表示為(j,i)，則於FIFO3001之第1段之記憶區域中，儲存與轉換檢查矩陣H'之(1,1)至(5,5)之5×5之單位矩陣之1之位置對應之資料。於第2段之記憶區域中，儲存與轉換檢查矩陣H'之(1,21)至(5,25)之位移矩陣(將5×5之單位矩陣於右方向循環位移3之位移矩陣)之1之位置對應之資料。第3至第8段之記憶區域亦同樣與轉換檢查矩陣H'對應而儲存資料。且，於第9段之記憶區域中，儲存與轉換檢查矩陣H'之(1,86)至(5,90)之位移矩陣(將5×5之單位矩陣之中之第1列之1置換成0而向左循環位移1之位移矩陣)之1之位置對應之資料。
於FIFO3002中，儲存與圖69之轉換檢查矩陣H'之第6列至第10列之1之位置對應之資料。即，於FIFO3002之第1段之記憶區域中，儲存與構成轉換檢查矩陣H'之(6,1)至(10,5)之和矩陣(將5×5之單位矩陣向右循環位移1之第1位 移矩陣、與向右循環位移2之第2位移矩陣之和即和矩陣)之第1位移矩陣之1之位置對應之資料。又，於第2段之記憶區域中，儲存與構成轉換檢查矩陣H'之(6,1)至(10,5)之和矩陣之第2位移矩陣之1之位置對應之資料。
即，關於權重為2以上之構成矩陣，將該構成矩陣以權重為1之P×P之單位矩陣、單位矩陣之要素之1之中1個以上成為0之準單位矩陣、或將單位矩陣或準單位矩陣循環位移之位移矩陣之中之複數個之和之形式表現時之其權重為1之單位矩陣、準單位矩陣、或與位移矩陣之1之位置對應之資料(單位矩陣、準單位矩陣、或與屬於位移矩陣之枝對應之訊息)，儲存於同一位址(FIFO3001至3006之中之同一FIFO)。
以下，關於第3至第9段之記憶區域，亦與轉換檢查矩陣H'對應而儲存資料。
FIFO3001至3006亦同樣與轉換檢查矩陣H'對應而儲存資料。
枝資料儲存用記憶體304，由以構成矩陣之行數即5分割之18個FIFO3041至30418構成轉換檢查矩陣H'之行數90。FIFO304x(x=1、2、...、18)包含複數段數之記憶區域，關於各段記憶區域，可將與轉換檢查矩陣H'之列數及行數即5枝對應之訊息同時讀取及寫入。
於FIFO3041中，以各行共同於縱方向緊靠之形式(以無視0之形式)儲存與圖69之轉換檢查矩陣H'之第1行至第5行之1之位置對應之資料(來自校驗節點之訊息uj)。即，於 FIFO3041之第1段之記憶區域中，儲存與轉換檢查矩陣H'之(1,1)至(5,5)之5×5之單位矩陣之1之位置對應之資料。於第2段之記憶區域中，儲存與構成轉換檢查矩陣H'之(6,1)至(10,5)之和矩陣(將5×5之單位矩陣向右循環位移1之第1位移矩陣、與向右循環位移2之第2位移矩陣之和即和矩陣)之第1位移矩陣之1之位置對應之資料。又，於第3段之記憶區域中，儲存與構成轉換檢查矩陣H'之(6,1)至(10,5)之和矩陣之第2位移矩陣之1之位置對應之資料。
即，關於權重為2以上之構成矩陣，將該構成矩陣以權重為1之P×P之單位矩陣、單位矩陣之要素之1之中1個以上成為0之準單位矩陣、或將單位矩陣或準單位矩陣循環位移之位移矩陣之中之複數個之和之形式表現時之其權重為1之單位矩陣、準單位矩陣、或與位移矩陣之1之位置對應之資料(單位矩陣、準單位矩陣、或與屬於位移矩陣之枝對應之訊息)，儲存於同一位址(FIFO3041至30418之中之同一FIFO)。
以下，關於第4及第5段之記憶區域，亦與轉換檢查矩陣H'對應而儲存資料。又，該FIFO3041之記憶區域之段數為轉換檢查矩陣H'之第1行至第5行之列方向之1之數(漢明權)之最大數5。
FIFO3042與3043亦同樣與轉換檢查矩陣H'對應而儲存資料，各自之長度(段數)為5。FIFO3044至30412亦同樣與轉換檢查矩陣H'對應而儲存資料，各自之長度為3。FIFO30413至30418亦同樣與轉換檢查矩陣H'對應而儲存資 料，各自之長度為2。
接著，茲說明圖70之解碼裝置之動作。
枝資料儲存用記憶體300包含6個FIFO3001至3006，遵從自前段之循環位移電路308供給之5個訊息D311屬於轉換檢查矩陣H'之哪列之資訊(Matrix資料)D312，自FIFO3001至3006之中選擇儲存資料之FIFO，於所選擇之FIFO中將5個訊息D311集中依序儲存。又，枝資料儲存用記憶體300讀取資料時，自FIFO3001依序讀取5個訊息D3001，供給至下段之選擇器301。來自FIFO3001之訊息之讀取結束後，枝資料儲存用記憶體300亦自FIFO3002至3006依序讀取訊息，供給至選擇器301。
選擇器301遵從選擇信號D301，選擇FIFO3001至3006之中之來自當前資料讀取之FIFO之5個訊息，作為訊息D302供給至校驗節點計算部302。
校驗節點計算部302包含5個校驗節點計算部3021至3025，使用通過選擇器301供給之訊息D302(D3021至D3025)(式(7)之訊息vi)，遵從式(7)進行校驗節點運算，將該校驗節點運算之結果獲得之5個訊息D303(D3031至D3035)(式(7)之訊息uj)供給至循環位移電路303。
循環位移電路303將校驗節點計算部302中所求出之5個訊息D3031至D3035循環位移，使復原成是否為將對應之枝在轉換檢查矩陣H'中復原之單位矩陣進行一些循環位移者之資訊(Matrix資料)D305，將其結果作為訊息D304，供給至枝資料儲存用記憶體304。
枝資料儲存用記憶體304包含18個FIFO3041至30418，遵從自前段之循環位移電路303供給之5個訊息D304屬於轉換檢查矩陣H'之哪列之資訊D305，自FIFO3041至30418之中選擇儲存資料之FIFO，於所選擇之FIFO中將5個訊息D304集中依序儲存。又，枝資料儲存用記憶體304讀取資料時，自FIFO3041依序讀取5個訊息D3061，供給至下段之選擇器305。來自FIFO3041之資料之讀取結束後，枝資料儲存用記憶體304亦自FIFO3042至30418依序讀取訊息，供給至選擇器305。
選擇器305遵從選擇信號D307，選擇FIFO3041至30418之中之來自當前資料讀取之FIFO之5個訊息，作為訊息D308供給至可變節點計算部307與解碼字計算部309。
另一方面，接收資料排序部310藉由進行式(12)之行取代，將通過通信路13所接收之LDPC編碼D313進行排序，作為接收資料D314供給至接收資料用記憶體306。接收資料用記憶體306自由接收資料排序部310供給之接收資料D314，計算記憶受信LLR(對數似然比)，將該受信LLR各5個集中作為受信值D309，供給至可變節點計算部307與解碼字計算部309。
可變節點計算部307包含5個可變節點計算器3071至3075，使用通過選擇器305供給之訊息D308(D3081至D3085)(式(1)之訊息uj)、及自接收資料用記憶體306供給之5個受信值D309(式(1)之受信值u0i)，遵從式(1)進行可變節點運算，將其運算之結果獲得之訊息D310(D3101至D3105) (式(1)之訊息vi)供給至循環位移電路308。
循環位移電路308將可變節點計算部307中所計算之訊息D3101至D3105循環位移，使復原成是否為將對應之枝在轉換檢查矩陣H'中復原之單位矩陣進行一些循環位移之資訊，將其結果作為訊息D311，供給至枝資料儲存用記憶體300。
藉由進行一輪之以上動作，可進行LDPC編碼之1次解碼。圖70之解碼裝置以特定之次數解碼LDPC編碼後，在解碼字計算部309及解碼資料排序部311中，求出最終解碼結果而輸出。
即，解碼字計算部309包含5個解碼字計算器3091至3095，使用選擇器305輸出之5個訊息D308(D3081至D3085)(式(5)之訊息uj)、及自接收資料用記憶體306供給之5個受信值D309(式(5)之受信值u0i)，作為複數次解碼之最終段，基於式(5)計算解碼結果(解碼字)，將其結果獲得之解碼資料D315供給至解碼資料排序部311。
解碼資料排序部311以自解碼字計算部309供給之解碼資料D315為對象，藉由進行式(12)之行取代之逆取代，將該順序進行排序，作為最終之解碼結果D316輸出。
如以上般，針對檢查矩陣(原本之檢查矩陣)，實施列取代與行取代之中之一方或雙方，準換成P×P之單位矩陣、其要素之1之中1個以上成為0之準單位矩陣、將單位矩陣或準單位矩陣進行循環位移之位移矩陣、單位矩陣、準單位矩陣、或位移矩陣之複數個之和即和矩陣、P×P之0矩陣 之組合、即、可以構成矩陣之組合表示之檢查矩陣(轉換檢查矩陣)，藉此，LDPC編碼之解碼可採用P個同時進行校驗節點運算與可變節點運算之架構(architecture)，因此，藉由P個同時進行節點運算，將動作頻率抑制在可實現之範圍內，而可進行多次之重復解碼。
構成圖64之信號接收裝置12之LDPC解碼器166與圖70之解碼裝置同樣，藉由P個同時進行校驗節點運算與可變節點運算，而進行LDPC解碼。
即，此時，為使說明簡單化，構成圖8之信號傳送裝置11之LDPC編碼器115輸出之LDPC編碼之檢查矩陣設為例如圖67所示之同位矩陣成為階段構造之檢查矩陣H，在信號傳送裝置11之同位交錯器23中，分別設資訊長度K為60、環狀構造之單位行數P為5、同位碼長度M之約數q(=M/P)為6而進行將第K+qx+y+1之編碼位元交錯至第K+Py+x+1之編碼位元之位置之同位交錯。
如上所述，由於該同位交錯相當於式(12)之行取代，因此，在LDPC解碼器166中，沒有必要進行式(12)之行取代。
因此，在圖64之信號接收裝置12中，如上所述，自縱行扭轉解交錯器55對LDPC解碼器166供給不進行同位解交錯之LDPC編碼、即進行式(12)之行取代之狀態之LDPC編碼，在LDPC解碼器166中，除了不進行式(12)之行取代，與圖70之解碼裝置進行相同之處理。
即，圖71顯示圖64之LDPC解碼器166之構成例。
在圖71中，LDPC解碼器166除了未設有圖70之接收資料排序部310，與圖70之解碼裝置同樣地構成，除了不進行式(12)之行取代，與圖70之解碼裝置進行相同之處理，故，省略其說明。
如以上般，LDPC解碼器166可不設置接收資料排序部310而構成，因此，相較於圖70之解碼裝置，可削減規模。
另，在圖67至圖71中，為使說明簡單化，分別設LDPC編碼之編碼長度N為90，資訊長度K為60，環狀構造之單位行數(構成矩陣之列數及行數)P為5，同位碼長度M之約數q(=M/P)為6，但編碼長度N、資訊長度K、環狀構造之單位行數P、及約數q(=M/P)之各者並非限定於上述之值。
即，在圖8之信號傳送裝置11中，LDPC編碼器115輸出的是例如分別設編碼長度N為64800或16200等、資訊長度K為N-Pq(=N-M)、環狀構造之單位行數P為360，約數q為M/P之LDPC編碼，圖71之LDPC解碼器166亦可應用於以如此之LDPC編碼為對象，P個同時地進行校驗節點運算與可變節點運算，藉此進行LDPC解碼之情形。
圖72係說明構成圖65之位元解交錯器165之多工器54之處理之圖。
即，圖72A顯示多工器54之功能性之構成例。
多工器54係由逆替換部1001、及記憶體1002構成。
多工器54以自前段之QAM解碼器164供給之記號之記號位元為對象，進行與信號傳送裝置11之多工解訊器25進行 之替換處理對應之逆替換處理(替換處理之相反處理)、即、使藉由替換處理替換之LDPC編碼之編碼位元(記號位元)之位置返回至原本之位置之逆替換處理，且將其結果獲得之LDPC編碼供給至後段之縱行扭轉解交錯器155。
即，在多工器54中，對逆替換部1001，以(連續)之b個記號之單位，供給該b個記號之mb位元之記號位元y0、y1、...、ymb-1。
逆替換部1001進行使mb位元之記號位元y0至ymb-1返回至原本之mb位元之編碼位元b0、b1、...、bmb-1之排列(進行構成信號傳送裝置11側之多工解訊器25之替換部32中之替換之前之編碼位元b0至bmb-1之排列)之逆替換，輸出其結果獲得之mb位元之編碼位元b0至bmb-1。
記憶體1002與構成信號傳送裝置11側之多工解訊器25之記憶體31同樣具有於列(row)(橫)方向記憶mb位元、且於行(column)(縱)方向記憶N/(mb)位元之記憶容量。即，記憶體1002係由記憶N/(mb)位元之mb個行構成。
但，在記憶體1002中，於進行來自信號傳送裝置11之多工解訊器25之記憶體31之編碼位元之讀取之方向上，進行逆替換部1001輸出之LDPC編碼之編碼位元之寫入，於進行向記憶體31之編碼位元之寫入之方向上，進行被寫入至記憶體1002之編碼位元之讀取。
即，如圖72A所示，在信號接收裝置12之多工器54中，自記憶體1002之第1列向下列依序進行將逆替換部1001輸出之LDPC編碼之編碼位元以mb位元單位於列方向寫入。
且，1編碼長度大小之編碼位元之寫入結束後，在多工器54中，自記憶體1002於行方向讀取編碼位元，而供給至後段之縱行扭轉解交錯器55。
此處，圖72B係顯示來自記憶體1002之編碼位元之讀取之圖。
在多工器54中，自左向右方向之行進行將LDPC編碼之編碼位元自構成記憶體1002之行之上向下方向(行方向)讀取。
圖73係說明構成圖65之位元解交錯器165之縱行扭轉解交錯器55之處理之圖。
即，圖73顯示多工器54之記憶體1002之構成例。
記憶體1002具有於行(縱)方向記憶mb位元、且於列(橫)方向記憶N/(mb)位元之記憶容量，係由mb個行構成。
縱行扭轉解交錯器55控制對記憶體1002將LDPC編碼之編碼位元於列方向寫入、於行方向讀取時之開始讀取之位置，藉此進行縱行扭轉解交錯。
即，在縱行扭轉解交錯器55中，關於複數個行各者，藉由適當變更開始編碼位元之讀取之開始讀取之位置，進行使以縱行扭轉交錯進行排序之編碼位元之排列返回至原本之排列之逆替換處理。
此處，圖73顯示圖24所說明之調變方式為16QAM、且倍數b為1之情形之記憶體1002之構成例。因此，1記號之位元數m為4，又，記憶體1002係以4(=mb)個行構成。
縱行扭轉解交錯器55替代多工器54，自記憶體1002之第 1列向下列依序進行將逆替換部1001輸出之LDPC編碼之編碼位元之向列方向之寫入。
且，1編碼長度大小之編碼位元之寫入結束後，縱行扭轉解交錯器55自左向右方向之行進行將編碼位元自記憶體1002之上向下方向(行方向)讀取。
但，縱行扭轉解交錯器55將信號傳送裝置11側之縱行扭轉交錯器24寫入編碼位元之開始寫入之位置作為編碼位元之開始讀取之位置，而進行來自記憶體1002之編碼位元之讀取。
即，若設各行之開端(最上)之位置之位址為0，而以升序之整數表示行方向之各位置之位址，則調變方式為16QAM、且倍數b為1之情形時，在縱行扭轉解交錯器55中，關於最左行，開始讀取之位置設為位址為0之位置，關於(左起)第2行，開始讀取之位置設為位址為2之位置，關於第3行，開始讀取之位置設為位址為4之位置，關於第4行，開始讀取之位置設為位址為7之位置。
另，關於開始讀取之位置為位址為0之位置以外之位置之行，將編碼位元之讀取進行至最下之位置後，返回至開端(位址為0之位置)，進行開始讀取之位置之正前之位置之前之讀取。且，其後，進行向此後(右)之行之讀取。
藉由進行如以上之縱行扭轉解交錯，以縱行扭轉交錯排序之編碼位元之排列可返回至原本之排列。
圖74係顯示圖64之位元解交錯器165之其他構成例之方塊圖。
另，圖中，針對與圖65之情形對應之部分，標注同一符號，以下，適當省略其說明。
即，圖74之位元解交錯器165新設有同位解交錯器1011，此外，與圖65之情形同樣地構成。
在圖74中，位元解交錯器165係由多工器(MUX)54、縱行扭轉解交錯器55、及同位解交錯器1011構成，進行來自QAM解碼器164之LDPC編碼之編碼位元之位元解交錯。
即，多工器54將來自QAM解碼器164之LDPC編碼作為對象，進行與信號傳送裝置11之多工解訊器25進行之替換處理對應之逆替換處理(替換處理之相反處理)、即、使藉由替換處理替換之編碼位元之位置返回至原本之位置之逆替換處理，且將其結果獲得之LDPC編碼供給至縱行扭轉解交錯器55。
縱行扭轉解交錯器55將來自多工器54之LDPC編碼作為對象，進行與作為信號傳送裝置11之縱行扭轉交錯器24進行之排序處理之縱行扭轉交錯對應之縱行扭轉解交錯。
縱行扭轉解交錯之結果獲得之LDPC編碼，自縱行扭轉解交錯器55被供給至同位解交錯器1011。
同位解交錯器1011以縱行扭轉解交錯器55中之縱行扭轉解交錯後之編碼位元為對象，進行與信號傳送裝置11之同位交錯器23進行之同位交錯對應之同位解交錯(同位交錯之相反處理)、即、使藉由同位交錯變更排列之LDPC編碼之編碼位元返回至原本之排列之同位解交錯。
同位解交錯之結果獲得之LDPC編碼，自同位解交錯器 1011被供給至LDPC解碼器166。
因此，在圖74之位元解交錯器165中，對LDPC解碼器166供給已進行逆替換處理、縱行扭轉解交錯、及同位解交錯之LDPC編碼、即藉由遵從檢查矩陣H之LDPC編碼而獲得之LDPC編碼。
LDPC解碼器166使用信號傳送裝置11之LDPC編碼器115使用於LDPC編碼之檢查矩陣H本身、或對該檢查矩陣H至少進行相當於同位交錯之行取代而獲得之轉換檢查矩陣，進行來自位元解交錯器165之LDPC編碼之LDPC解碼，且將其結果獲得之資料作為LDPC對象資料之解碼結果進行輸出。
此處，在圖74中，由於自位元解交錯器165(之同位解交錯器1011)對LDPC解碼器166供給藉由遵從檢查矩陣H之LDPC編碼而獲得之LDPC編碼，故，使用信號傳送裝置11之LDPC編碼器115使用於LDPC編碼之檢查矩陣H本身進行該LDPC編碼之LDPC解碼之情形時，LDPC解碼器166例如可以進行各個節點依序進行訊息(校驗節點訊息、可變節點訊息)之運算之全串列解碼(full serial decoding)方式之LDPC解碼之解碼裝置、或進行所有節點同時(並列)進行訊息之運算之全並行解碼(full parallel decoding)方式之LDPC解碼之解碼裝置構成。
又，在LDPC解碼器166中，對信號傳送裝置11之LDPC編碼器115使用於LDPC編碼之檢查矩陣H，使用至少進行相當於同位交錯之行取代而獲得之轉換檢查矩陣而進行 LDPC編碼之LDPC解碼之情形時，LDPC解碼器166為P(或P之1以外之約數)個同時進行校驗節點運算、及可變節點運算之架構(architecture)之解碼裝置，藉由對LDPC編碼實施與用以獲得轉換檢查矩陣之行取代同樣之行取代，可以具有將該LDPC編碼之編碼位元進行排序之接收資料排序部310之解碼裝置(圖70)構成。
另，在圖74中，為便於說明，使進行逆替換處理之多工器54、進行縱行扭轉解交錯之縱行扭轉解交錯器55、及進行同位解交錯之同位解交錯器1011各者個別地構成，但多工器54、縱行扭轉解交錯器55、及同位解交錯器1011之2個以上可與信號傳送裝置11之奇偶性交錯器23、縱行扭轉交錯器24、及多工解訊器25同樣一體化構成。
[信號接收系統之構成例]
圖75係顯示可應用信號接收裝置12之信號接收系統之第1構成例之方塊圖。
在圖75中，信號接收系統係由取得部1101、傳送路解碼處理部1102、及資訊源解碼處理部1103構成。
取得部1101例如經由地上數位廣播、衛星數位廣播、CATV網、網際網路其外之網路等之未圖示之傳送路(通信路)，取得節目之圖像資料或聲音資料等之LDPC對象資料，取得至少包含藉由進行LDPC編碼而獲得之LDPC編碼之信號，並供給至傳送路解碼處理部1102。
此處，取得部1101取得之信號例如自廣播台經由地波、衛星波、CATV(Cable Television：閉路電視)網等進行廣 播之情形時，取得部1101係以調諧器與STB(Set Top Box：機頂盒)等構成。又，取得部1101取得之信號例如自網站伺服器，以IPTV(Internet Protocol Television：網際協定電視)之方式，以多播傳送而來之情形時，取得部1101係例如以NIC(Network Interface Card：網路介面卡)等之網路I/F(Inter face)構成。
傳送路解碼處理部1102相當於信號接收裝置12。傳送路解碼處理部1102對取得部1101經由傳送路取得之信號，實施至少包含將傳送路中產生之錯誤進行訂正之處理之傳送路解碼處理，並將其結果獲得之信號供給至資訊源解碼處理部1103。
即，取得部1101經由傳送路所取得之信號係藉由至少進行用以訂正傳送路中產生之錯誤之錯誤訂正編碼而獲得之信號，傳送路解碼處理部1102對如此之信號實施例如錯誤訂正處理等之傳送路解碼處理。
此處，作為錯誤訂正編碼，例如有LDPC編碼、與BCH編碼等。此處，作為錯誤訂正編碼，至少進行LDPC編碼。
又，於傳送路解碼處理中，有包含調變信號之解調等之情形。
資訊源解碼處理部1103對已實施傳送路解碼處理之信號，實施至少包含將經壓縮之資訊擴展成原本之資訊之處理之資訊源解碼處理。
即，對取得部1101經由傳送路所取得之信號，為減少作 為資訊之圖像或聲音等之資料量，有實施壓縮資訊之壓縮編碼之情形，該情形，資訊源解碼處理部1103針對已實施傳送路解碼處理之信號，實施將經壓縮之資訊擴展成原本之資訊之處理(擴展處理)等之資訊源解碼處理。
另，不對取得部1101經由傳送路所取得之信號實施壓縮編碼之情形時，在資訊源解碼處理部1103中，不會進行將經壓縮之資訊擴展成原本之資訊之處理。
此處，作為擴展處理，例如有MPEG解碼等。又，於傳送路解碼處理中，擴展處理之外，有包含解擾頻等之情形。
根據如以上般構成之信號接收系統，在取得部1101中，例如對圖像或聲音等之資料實施MPEG編碼等之壓縮編碼，再者，經由傳送路取得已實施LDPC編碼等之錯誤訂正編碼之信號，而供給至傳送路解碼處理部1102。
在傳送路解碼處理部1102中，對來自取得部1101之信號，例如實施與信號接收裝置12進行者相同之處理等作為傳送路解碼處理，其結果獲得之信號被供給至資訊源解碼處理部1103。
在資訊源解碼處理部1103中，對來自傳送路解碼處理部1102之信號，實施MPEG解碼等之資訊源解碼處理，輸出其結果獲得之圖像、或聲音。
如以上之圖75之信號接收系統，例如可應用於接收作為數位廣播之電視廣播之電視調諧器等。
另，取得部1101、傳送路解碼處理部1102、及資訊源解 碼處理部1103可各自為一個獨立裝置(硬體(IC(Integrated Circuit：積體電路)等))，或作為軟體模組而構成。
又，關於取得部1101、傳送路解碼處理部1102、及資訊源解碼處理部1103，可將取得部1101與傳送路解碼處理部1102之一組、傳送部解碼處理部1102與資訊源解碼處理部1103之一組、或取得部1101、傳送路解碼處理部1102、及資訊源解碼處理部1103之一組作為一個獨立裝置而構成。
圖76係顯示可應用信號接收裝置12之信號接收系統之第2構成例之方塊圖。
另，圖中，針對與圖75之情形對應之部分，標注同一符號，以下，適當省略其說明
圖76之信號接收系統在具有取得部1101、傳送路解碼處理部1102、及資訊源解碼處理部1103之點上與圖75之情形共通，在新設有輸出部1111之點上與圖75之情形不同。
輸出部1111係例如顯示圖像之顯示裝置、或輸出聲音之揚聲器，輸出作為自資訊源解碼處理部1103輸出之信號之圖像或聲音等。即，輸出部1111顯示圖像，或輸出聲音。
如以上之圖76之信號接收系統，例如可應用於接收作為數位廣播之電視廣播之TV(電視接收機)、或接收無線電廣播之無線電接收機等。
另，不對取得部1101中所取得之信號實施壓縮編碼之情形時，傳送路解碼處理部1102輸出之信號被供給至輸出部1111。
圖77係顯示可應用信號接收裝置12之信號接收系統之第 3構成例之方塊圖。
另，圖中，針對與圖75之情形對應之部分，標注同一符號，以下，適當省略其說明
圖77之信號接收系統在具有取得部1101、及傳送路解碼處理部1102之點上與圖75之情形共通。
但，圖77之信號接收系統在不設置資訊源解碼處理部1103、而新設有記錄部1121之點上與圖75之情形不同。
記錄部1121將傳送路解碼處理部1102輸出之信號(例如MPEG之TS之TS封包)於光碟、硬碟(磁碟)、或快閃記憶體等之記錄(記憶)媒體中進行記錄(加以記憶)。
如以上之圖77之信號接收系統可應用於將電視廣播進行錄影之記錄器等。
另，在圖77中，信號接收系統設置資訊源解碼處理部1103而構成，在資訊源解碼處理部1103中，可以記錄部1121記錄實施資訊源解碼處理後之信號、即藉由解碼獲得之圖像或聲音。
[電腦之一實施形態]
接著，上述之一系列處理，亦可藉由硬體而進行，亦可藉由軟體而進行。藉由軟體而進行一系列處理之情形時，構成該軟體之程式安裝於通用之電腦等中。
因此，圖78係顯示安裝執行上述一系列之處理之程式之電腦之一實施形態之構成例。
程式可預先記錄於內置於電腦中之作為記錄媒體之硬碟705或ROM703中。
或，程式可預先臨時或永久存儲(記錄)於軟性磁碟、CD-ROM(Compact Disc Read Only Memory：光碟唯讀記憶體)、MO(Magneto Optical：光磁性)碟片、DVD(Digital Versatile Disc：數位影音光碟)、磁碟、及半導體記憶體等之可卸除式記錄媒體711中。如此之可卸除式記錄媒體711可作為所謂套裝軟體而提供。
另，程式除了自如上述之可卸除式記錄媒體711安裝於電腦中以外，可自下載網站經由數位衛星廣播用之人工衛星，以無線而傳送至電腦中，或經由LAN(Local Area Network：區域網路)、網際網路之類的網路，以有線而傳送至電腦中，在電腦中，以通信部708接收藉此傳送而來之程式，並可安裝於內置之硬碟705中。
電腦內置有CPU(Central Processing Unit：中央處理器)702。於CPU702中，經由匯流排701而連接有輸出入介面710，CPU702經由輸出入介面710，由使用者藉由操作以鍵盤、滑鼠、或麥克風等構成之輸入部707等而輸入指令後，據其而執行存儲於ROM(Read Only Memory：唯讀記憶體)703之程式。或，CPU702將存儲於硬碟705中之程式、自衛星或網路傳送且在通信部708被接收而安裝於硬碟705中之程式、或自安裝於驅動器709中之可卸除式記錄媒體711讀取而安裝於硬碟705中之程式負載於RAM(Random Access Memory：隨機存取記憶體)704而執行。藉此，CPU702進行藉由依據上述之流程之處理、或上述之方塊圖之構成而進行之處理。然後，CPU702根據需要 經由例如輸出入介面710而自以LCD(Liquid Crystal Display：液晶顯示器)與揚聲器等構成之輸出部706輸出其處理結果，或自通信部708發送，進而於硬碟705中加以記錄等。
此處，在本說明書中，記述用以使電腦進行各種處理之程式之處理步驟，並非一定沿著作為流程記載之順序而依時間順序進行處理，亦包含並行或個別執行之處理(例如，並行處理或基於目標之處理)。
又，程式可為藉由1台電腦而進行處理者，可為藉由複數台電腦而進行分散處理者。再者，程式可為傳送至遠方之電腦而執行者。
另，本技術之實施形態並非限定於上述實施形態，在不脫離本技術之要旨之範圍內，可進行各種變更。
即，上述之適於行動終端之數位廣播等中採用之LDPC編碼(之檢查矩陣初始值表格)等可在適於固定終端之數位廣播等中使用。
另，本技術可採取如下之構成。
[1]
一種資料處理裝置，其具備：編碼部，其基於LDPC編碼之檢查矩陣，進行編碼長度為16200位元、編碼率為8/15之LDPC編碼；及替換部，其將LDPC編碼之編碼位元替換成與以16QAM決定之16個信號點中之任一者對應之記號之記號位元；且LDPC編碼包含資訊位元與同位位元， 上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537
2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534
574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
4075 4188 7313 7553
5145 6018 7148 7507
3198 4858 6983 7033
3170 5126 5625 6901
2839 6093 7071 7450
11 3735 5413
2497 5400 7238
2067 5172 5714
1889 7173 7329
1795 2773 3499
2695 2944 6735
3221 4625 5897
1690 6122 6816
5013 6839 7358
1601 6849 7415
2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464。
上述替換部在將記憶於8個具有16200/8位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之8位元之編碼位元分配至連續之2個記號之情形下，將自上述8位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之8位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7分別替換成位元y0、位元y4、位元y3、位元y1、位元y2、位元y5、位元y6、位元y7。
[2]
一種資料處理裝置，其具備：編碼部，其基於LDPC編碼之檢查矩陣，進行編碼長度為16200位元、編碼率為7/15之LDPC編碼；及替換部，其將LDPC編碼之編碼位元替換成與以64QAM 決定之64個信號點中之任一者對應之記號之記號位元；且LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
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10 5961 7484
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197 4653 8283
598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005。
上述替換部在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11分別替換成位元y2、位元y0、位元y8、位元y7、位元y1、位元y6、位元y4、位元y3、位元y10、位元y9、位元y5、位元y11。
[3]
一種資料處理裝置，其具備：編碼部，其基於LDPC編碼之檢查矩陣，進行編碼長度為16200位元、編碼率為8/15之LDPC編碼；及替換部，其將LDPC編碼之編碼位元替換成與以64QAM決定之64個信號點中之任一者對應之記號之記號位元；且LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537
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574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
4075 4188 7313 7553
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11 3735 5413
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2695 2944 6735
3221 4625 5897
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2180 7389 7543
2121 6838 7054
1948 3109 5046
272 1015 7464。
上述替換部在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元 b11分別替換成位元y2、位元y0、位元y4、位元y1、位元y6、位元y7、位元y8、位元y5、位元y10、位元y3、位元y9、位元y11。
[4]
一種資料處理方法，其具備：編碼步驟，其基於LDPC編碼之檢查矩陣，進行編碼長度為16200位元、編碼率為8/15之LDPC編碼；及替換步驟，其將LDPC編碼之編碼位元替換成與以16QAM決定之16個信號點中之任一者對應之記號之記號位元；且LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
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2121 6838 7054
1948 3109 5046
272 1015 7464。
上述替換步驟在將記憶於8個具有16200/8位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之8位元之編碼位元分配至連續之2個記號之情形下，將自上 述8位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之8位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7分別替換成位元y0、位元y4、位元y3、位元y1、位元y2、位元y5、位元y6、位元y7。
[5]
一種資料處理方法，其具備：編碼步驟，其基於LDPC編碼之檢查矩陣，進行編碼長度為16200位元、編碼率為7/15之LDPC編碼；及替換步驟，其將LDPC編碼之編碼位元替換成與以64QAM決定之64個信號點中之任一者對應之記號之記號位元；且LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
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906 7249 7542
1223 2148 8195
976 2001 5005。
上述替換步驟在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，
而將位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11分別替換成位元y2、位元y0、位元y8、位元y7、位元y1、位元y6、位元y4、位元y3、位元y10、位元y9、位元y5、位元y11。
[6]
一種資料處理方法，其具備：編碼步驟，其基於LDPC編碼之檢查矩陣，進行編碼長度為16200位元、編碼率為8/15之LDPC編碼；及替換步驟，其將LDPC編碼之編碼位元替換成與以64QAM決定之64個信號點中之任一者對應之記號之記號位元；且LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
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2121 6838 7054
1948 3109 5046
272 1015 7464。
上述替換步驟在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，
而將位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11分別替換成位元y2、位元y0、位元y4、位元y1、位元y6、位元y7、位元y8、位元y5、位元y10、位元y3、位元y9、位元y11。
[7]
一種資料處理裝置，其具備：逆替換部，其將與以16QAM決定之16個信號點中之任一者對應之記號之記號位元替換成編碼長度為16200位元、編碼率為8/15之LDPC編碼之編碼位元；及解碼部，其基於LDPC編碼之檢查矩陣，將利用上述逆替換部所替換之LDPC編碼進行解碼；且上述逆替換部在將記憶於8個具有16200/8位元之記憶容 量之記憶單位、且自各個上述記憶單位各1位元地讀取之8位元之編碼位元分配至連續之2個記號之情形下，將自上述8位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之8位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元y0、位元y4、位元y3、位元y1、位元y2、位元y5、位元y6、位元y7分別替換成位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7，上述LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
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272 1015 7464。
[8]
一種資料處理裝置，其具備：逆替換部，其將與以64QAM決定之64個信號點中之任一者對應之記號之記號位元替換成編碼長度為16200位元、編碼率為7/15之LDPC編碼之編碼位元；及 解碼部，其基於LDPC編碼之檢查矩陣，將利用上述逆替換部所替換之LDPC編碼進行解碼；且上述逆替換部在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元y2、位元y0、位元y8、位元y7、位元y1、位元y6、位元y4、位元y3、位元y10、位元y9、位元y5、位元y11分別替換成位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11，上述LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
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598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005。
[9]
一種資料處理裝置，其具備：逆替換部，其將與以64QAM決定之64個信號點中之任一者對應之記號之記號位元替換成編碼長度為16200位元、編碼率為8/15之LDPC編碼之編碼位元；及解碼部，其基於LDPC編碼之檢查矩陣，將利用上述逆替換部所替換之LDPC編碼進行解碼；且上述逆替換部在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元y2、位元y0、位元y4、位元y1、位元y6、位元y7、位元y8、位元y5、位元y10、位元y3、位元y9、位元y11分別替換成位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11，上述LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
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2121 6838 7054
1948 3109 5046
272 1015 7464。
[10]
一種資料處理方法，其具備：逆替換步驟，其將與以16QAM決定之16個信號點中之任一者對應之記號之記號位元替換成編碼長度為16200位元、編碼率為8/15之LDPC編碼之編碼位元；及解碼步驟，其基於LDPC編碼之檢查矩陣，將藉由上述逆替換步驟所替換之LDPC編碼進行解碼；且上述逆替換步驟在將記憶於8個具有16200/8位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之8位元之編碼位元分配至連續之2個記號之情形下，將自上述8位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之8位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元y0、位元y4、位元y3、位元y1、位元y2、位元y5、位元y6、位元y7分別替換成位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7，上述LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部， 上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
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1948 3109 5046
272 1015 7464。
[11]
一種資料處理方法，其具備：逆替換步驟，其將與以64QAM決定之64個信號點中之任一者對應之記號之記號位元替換成編碼長度為16200位元、編碼率為7/15之LDPC編碼之編碼位元；及解碼步驟，其基於LDPC編碼之檢查矩陣，將藉由上述逆替換步驟所替換之LDPC編碼進行解碼；且上述逆替換步驟在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元y2、位元y0、位元y8、位元y7、位元y1、位元y6、位元y4、位元y3、位元y10、位元y9、位元y5、位元y11分別替換成位元b0、位元b1、位元b2、位元b3、位元 b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11，上述LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
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906 7249 7542
1223 2148 8195
976 2001 5005。
[12]
一種資料處理方法，其具備：逆替換步驟，其將與以64QAM決定之64個信號點中之任一者對應之記號之記號位元替換成編碼長度為16200位元、編碼率為8/15之LDPC編碼之編碼位元；及解碼步驟，其基於LDPC編碼之檢查矩陣，將藉由上述逆替換步驟所替換之LDPC編碼進行解碼；且上述逆替換步驟在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作 為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元y2、位元y0、位元y4、位元y1、位元y6、位元y7、位元y8、位元y5、位元y10、位元y3、位元y9、位元y11分別替換成位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11，上述LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
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2121 6838 7054
1948 3109 5046
272 1015 7464。
[13]
一種資料處理裝置，其具備：編碼部，其基於LDPC編碼之檢查矩陣，進行編碼長度為16200位元、編碼率為7/15之LDPC編碼；及替換部，其將LDPC編碼之編碼位元替換成與以256QAM決定之256個信號點中之任一者對應之記號之記號位 元；且LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
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906 7249 7542
1223 2148 8195
976 2001 5005。
上述替換部在將記憶於8個具有16200/8位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之8位元之編碼位元分配至1個記號之情形下，將自上述8位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述1個記號之8位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7分別替換成位元y2、位元y1、位元y4、位元y7、位元y3、位元y0、位元y5、位元y6。
[14]
一種資料處理方法，其具備：編碼步驟，其基於LDPC編碼之檢查矩陣，進行編碼長 度為16200位元、編碼率為7/15之LDPC編碼；及替換步驟，其將LDPC編碼之編碼位元替換成與以256QAM決定之256個信號點中之任一者對應之記號之記號位元；且LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
3452 7935 8092 8623
56 1955 3000 8242
1809 4094 7991 8489
2220 6455 7849 8548
1006 2576 3247 6976
2177 6048 7795 8295
1413 2595 7446 8594
2101 3714 7541 8531
10 5961 7484
3144 4636 5282
5708 5875 8390
3322 5223 7975
197 4653 8283
598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005。
上述替換步驟在將記憶於8個具有16200/8位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之8位元之編碼位元分配至連續之2個記號之情形下，將自上述8位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之8位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7分別替換成位元y2、位元y1、位元y4、位元y7、位元y3、位元y0、位元y5、位元y6。
[15]
一種資料處理裝置，其具備：逆替換部，其將與以256QAM4決定之256個信號點中之任一者對應之記號之記號位元替換成編碼長度為16200位元、編碼率為7/15之LDPC編碼之編碼位元；及解碼部，其基於LDPC編碼之檢查矩陣，將利用上述逆替換部所替換之LDPC編碼進行解碼；且上述逆替換部在將記憶於8個具有16200/8位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之8位元之編碼位元分配至1個記號之情形下，將自上述8位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述1個記號之8位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7分別替換成位元y2、位元y1、位元y4、位元y7、位元y3、位元y0、位元y5、位元y6，上述LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
3452 7935 8092 8623
56 1955 3000 8242
1809 4094 7991 8489
2220 6455 7849 8548
1006 2576 3247 6976
2177 6048 7795 8295
1413 2595 7446 8594
2101 3714 7541 8531
10 5961 7484
3144 4636 5282
5708 5875 8390
3322 5223 7975
197 4653 8283
598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005。
[16]
一種資料處理方法，其具備：逆替換步驟，其將與以256QAM決定之256個信號點中之任一者對應之記號之記號位元替換成編碼長度為16200位元、編碼率為7/15之LDPC編碼之編碼位元；及解碼步驟，其基於LDPC編碼之檢查矩陣，將藉由上述逆替換步驟所替換之LDPC編碼進行解碼；且上述逆替換步驟在將記憶於8個具有16200/8位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之8位元之編碼位元分配至1個記號之情形下，將自上述8位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述1個記號之8位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7分別替換成位元y2、位元y1、位元y4、位元y7、位元y3、位元y0、位元y5、位元y6，上述LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要 素之位置以每360行表示之表格，且為 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
3452 7935 8092 8623
56 1955 3000 8242
1809 4094 7991 8489
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1006 2576 3247 6976
2177 6048 7795 8295
1413 2595 7446 8594
2101 3714 7541 8531
10 5961 7484
3144 4636 5282
5708 5875 8390
3322 5223 7975
197 4653 8283
598 5393 8624
906 7249 7542
1223 2148 8195
976 2001 5005。
11‧‧‧信號傳送裝置
12‧‧‧信號接收裝置
23‧‧‧奇偶性交錯器
24‧‧‧縱行扭轉交錯器
25‧‧‧多工解訊器
31‧‧‧記憶體
32‧‧‧替換部
54‧‧‧多工器
55‧‧‧縱行扭轉解交錯器
111‧‧‧模式順應/多工器
112‧‧‧軋車
113‧‧‧BB擾頻器
114‧‧‧BCH編碼器
115‧‧‧LDPC編碼器
116‧‧‧位元交錯器
117‧‧‧QAM編碼器
118‧‧‧時間交錯器
119‧‧‧MISO/MIMO編碼器
120‧‧‧頻率交錯器
121‧‧‧BCH編碼器
122‧‧‧LDPC編碼器
123‧‧‧QAM編碼器
124‧‧‧頻率交錯器
131‧‧‧訊框建置器/資源配置部
132‧‧‧OFDM產生部
151‧‧‧OFDM處理部
152‧‧‧訊框管理部
153‧‧‧頻率解交錯器
154‧‧‧QAM解碼器
155‧‧‧LDPC解碼器
156‧‧‧BCH解碼器
161‧‧‧頻率解交錯器
162‧‧‧MISO/MIMO解碼器
163‧‧‧時間解交錯器
164‧‧‧QAM解碼器
165‧‧‧位元解交錯器
166‧‧‧LDPC解碼器
167‧‧‧BCH解碼器
168‧‧‧BB解擾頻器
169‧‧‧null削除部
170‧‧‧多工解訊器
300‧‧‧枝資料儲存用記憶體
301‧‧‧選擇器
302‧‧‧校對節點計算部
303‧‧‧循環位移電路
304‧‧‧枝資料儲存用記憶體
305‧‧‧選擇器
306‧‧‧接收資料用記憶體
307‧‧‧可變節點計算部
308‧‧‧循環位移電路
309‧‧‧解碼字計算部
310‧‧‧接收資料排序部
311‧‧‧解碼資料排序部
601‧‧‧編碼處理部
602‧‧‧記憶部
611‧‧‧編碼率設定部
612‧‧‧初始值表格讀取部
613‧‧‧檢查矩陣產生部
614‧‧‧資訊位元讀取部
615‧‧‧編碼奇偶性運算部
616‧‧‧控制部
701‧‧‧匯流排
702‧‧‧CPU
703‧‧‧ROM
704‧‧‧RAM
705‧‧‧硬碟
706‧‧‧輸出部
707‧‧‧輸入部
708‧‧‧通信部
709‧‧‧驅動器
710‧‧‧輸出入介面
711‧‧‧可卸除式記錄媒體
1001‧‧‧逆替換部
1002‧‧‧記憶體
1011‧‧‧同位解交錯器
1101‧‧‧取得部
1102‧‧‧傳送路解碼處理部
1103‧‧‧資訊源解碼處理部
1111‧‧‧輸出部
1121‧‧‧記錄部
圖1係說明LDPC編碼之檢查矩陣H之圖。
圖2係說明LDPC編碼之解碼程序之流程圖。
圖3係顯示LDPC編碼之檢查矩陣之例之圖。
圖4係顯示檢查矩陣之Tanner Graph之圖。
圖5係顯示可變節點之圖。
圖6係顯示校對節點之圖。
圖7係顯示應用本技術之傳送系統之一實施形態之構成例之圖。
圖8係顯示信號傳送裝置11之構成例之方塊圖。
圖9係顯示位元交錯器116之構成例之方塊圖。
圖10係顯示檢查矩陣之圖。
圖11係顯示同位矩陣之圖。
圖12係說明DVB-T.2規格所規定之LDPC編碼之檢查矩陣之圖。
圖13係說明DVB-T.2規格所規定之LDPC編碼之檢查矩陣之圖。
圖14A、14B係顯示16QAM之信號點配置之圖。
圖15係顯示64QAM之信號點配置之圖。
圖16係顯示64QAM之信號點配置之圖。
圖17係顯示64QAM之信號點配置之圖。
圖18A-D係說明多工解訊器25之處理之圖。
圖19A、19B係說明多工解訊器25之處理之圖。
圖20係顯示關於LDPC編碼之解碼之Tanner Graph之圖。
圖21A、21B係顯示成為階段構造之同位矩陣HT、及與該同位矩陣HT對應之Tanner Graph之圖。
圖22係顯示與奇偶性交錯後之LDPC編碼對應之檢查矩陣H之同位矩陣HT之圖。
圖23A、23B係顯示轉換檢查矩陣之圖。
圖24係說明縱行扭轉交錯器24之處理之圖。
圖25係顯示縱行扭轉交錯器所需之記憶體31之行數、及開始寫入之位置之位址之圖。
圖26係顯示縱行扭轉交錯器所需之記憶體31之行數、及開始寫入之位置之位址之圖。
圖27係說明位元交錯器116、及QAM編碼器117中進行之處理之流程圖。
圖28A、28B係顯示模擬中採用之通信路之模型圖。
圖29係顯示模擬中獲得之出錯率、與顫動之多普勒頻率fd之關係圖。
圖30係顯示模擬中獲得之出錯率、與顫動之多普勒頻率fd之關係圖。
圖31係顯示LDPC編碼器115之構成例之方塊圖。
圖32係說明LDPC編碼器115之處理之流程圖。
圖33係顯示編碼率1/4、編碼長度16200之檢查矩陣初始值表格之例之圖。
圖34係說明自檢查矩陣初始值表格求檢查矩陣H之方法之圖。
圖35係顯示編碼率1/5、編碼長度16200之檢查矩陣初始值表格之例之圖。
圖36係顯示編碼率4/15、編碼長度16200之檢查矩陣初始值表格之例之圖。
圖37係顯示編碼率1/3、編碼長度16200之檢查矩陣初始值表格之例之圖。
圖38係顯示編碼率2/5、編碼長度16200之檢查矩陣初始值表格之例之圖。
圖39係顯示編碼率4/9、編碼長度16200之檢查矩陣初始值表格之例之圖。
圖40係顯示編碼率7/15、編碼長度16200之檢查矩陣初始值表格之例之圖。
圖41係顯示編碼率8/15、編碼長度16200之檢查矩陣初始值表格之例之圖。
圖42係顯示編碼率3/5、編碼長度16200之檢查矩陣初始值表格之例之圖。
圖43係顯示編碼率2/3、編碼長度16200之檢查矩陣初始值表格之例之圖。
圖44係顯示行權重為3、列權重為6之度序列之系集之 Tanner Graph之例之圖。
圖45係顯示多邊緣類型之系集之Tanner Graph之例之圖。
圖46係顯示編碼長度16200之LDPC編碼之檢查矩陣之最小週期長度與性能臨限值之圖。
圖47係說明編碼長度16200之LDPC編碼之檢查矩陣之圖。
圖48係說明編碼長度16200之LDPC編碼之檢查矩陣之圖。
圖49係顯示編碼長度16200之LDPC編碼之BER之模擬結果之圖。
圖50A-C係說明現行方式之替換處理之圖。
圖51A-C係說明現行方式之替換處理之圖。
圖52A、52B係顯示以16QAM調變編碼長度16200、編碼率8/15之LDPC編碼而倍數b為2之情形之編碼位元組群與記號位元組群之圖。
圖53係顯示以16QAM調變編碼長度16200、編碼率8/15之LDPC編碼而倍數b為2之情形之分配規則之圖。
圖54A、54B係以16QAM調變編碼長度16200、編碼率8/15之LDPC編碼而倍數b為2之情形之遵從分配規則之編碼位元之替換之圖。
圖55A、55B係顯示以64QAM調變編碼長度16200、編碼率7/15之LDPC編碼而倍數b為2之情形之編碼位元組與記號位元組之圖。
圖56係顯示以64QAM調變編碼長度16200、編碼率7/15之LDPC編碼而倍數b為2之情形之分配規則之圖。
圖57A、57B係以64QAM調變編碼長度16200、編碼率7/15之LDPC編碼而倍數b為2之情形之遵從分配規則之編碼位元之替換之圖。
圖58A、58B係顯示以64QAM調變編碼長度16200、編碼率8/15之LDPC編碼而倍數b為2之情形之編碼位元組與記號位元組之圖。
圖59係顯示以64QAM調變編碼長度16200、編碼率8/15之LDPC編碼而倍數b為2之情形之分配規則之圖。
圖60A、60B係以64QAM調變編碼長度16200、編碼率8/15之LDPC編碼而倍數b為2之情形之遵從分配規則之編碼位元之替換之圖。
圖61A、61B係顯示以256QAM調變編碼長度16200、編碼率7/15之LDPC編碼而倍數b為1之情形之編碼位元組與記號位元組之圖。
圖62係顯示以256QAM調變編碼長度16200、編碼率7/15之LDPC編碼而倍數b為1之情形之分配規則之圖。
圖63A、63B係以256QAM調變編碼長度16200、編碼率7/15之LDPC編碼而倍數b為1之情形之遵從分配規則之編碼位元之替換之圖。
圖64係顯示信號接收裝置12之構成例之方塊圖。
圖65係顯示位元解交錯器165之構成例之方塊圖。
圖66係說明QAM解碼器164、位元解交錯器165、及 LDPC解碼器166進行之處理之流程圖。
圖67係顯示LDPC編碼之檢查矩陣之例之圖。
圖68係顯示對檢查矩陣實施列取代與行取代之矩陣(轉換檢查矩陣)之圖。
圖69係顯示以5×5單位進行分割之轉換檢查矩陣之圖。
圖70係顯示集中進行P個節點運算之解碼裝置之構成例之方塊圖。
圖71係顯示LDPC解碼器166之構成例之方塊圖。
圖72A、72B係說明構成位元解交錯器165之多工器54之處理之圖。
圖73係說明縱行扭轉解交錯器55之處理之圖。
圖74係顯示位元解交錯器165之其他構成例之方塊圖。
圖75係顯示可應用信號接收裝置12之信號接收系統之第1構成例之方塊圖。
圖76係顯示可應用信號接收裝置12之信號接收系統之第2構成例之方塊圖。
圖77係顯示可應用信號接收裝置12之信號接收系統之第3構成例之方塊圖。
圖78係顯示應用本技術之電腦之一實施形態之構成例之方塊圖。
11‧‧‧信號傳送裝置
111‧‧‧模式順應/多工器
112‧‧‧軋車
113‧‧‧BB擾頻器
114‧‧‧BCH編碼器
115‧‧‧LDPC編碼器
116‧‧‧位元交錯器
117‧‧‧QAM編碼器
118‧‧‧時間交錯器
119‧‧‧MISO/MIMO編碼器
120‧‧‧頻率交錯器
121‧‧‧BCH編碼器
122‧‧‧LDPC編碼器
123‧‧‧QAM編碼器
124‧‧‧頻率交錯器
131‧‧‧訊框建置器/資源配置部
132‧‧‧OFDM產生部

Claims (12)

  1. 一種資料處理裝置，其包含：編碼部，其基於LDPC編碼之檢查矩陣，進行編碼長度為16200位元、編碼率為8/15之LDPC編碼；及替換部，其將利用上述編碼部編碼之LDPC編碼之編碼位元替換成與以16QAM決定之16個信號點中之任一者對應之記號之記號位元；且利用上述編碼部編碼之LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元奇偶矩陣對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1要素之位置以每360行表示之表格，且為32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462 4075 4188 7313 7553 5145 6018 7148 7507 3198 4858 6983 7033 3170 5126 5625 6901 2839 6093 7071 7450 11 3735 5413 2497 5400 7238 2067 5172 5714 1889 7173 7329 1795 2773 3499 2695 2944 6735 3221 4625 5897 1690 6122 6816 5013 6839 7358 1601 6849 7415 2180 7389 7543 2121 6838 7054 1948 3109 5046 272 1015 7464，上述替換部在將記憶於8個具有16200/8位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取 之8位元之編碼位元分配至連續之2個記號之情形下，將自上述8位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之8位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7分別替換成位元y0、位元y4、位元y3、位元y1、位元y2、位元y5、位元y6、位元y7。
  2. 一種資料處理裝置，其包含：編碼部，其基於LDPC編碼之檢查矩陣，進行編碼長度為16200位元、編碼率為7/15之LDPC編碼；及替換部，其將利用上述編碼部編碼之LDPC編碼之編碼位元替換成與以64QAM決定之64個信號點中之任一者對應之記號之記號位元；且利用上述編碼部編碼之LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1要素之位置以每360行表示之表格，且為3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638 356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602 18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559 3452 7935 8092 8623 56 1955 3000 8242 1809 4094 7991 8489 2220 6455 7849 8548 1006 2576 3247 6976 2177 6048 7795 8295 1413 2595 7446 8594 2101 3714 7541 8531 10 5961 7484 3144 4636 5282 5708 5875 8390 3322 5223 7975 197 4653 8283 598 5393 8624 906 7249 7542 1223 2148 8195 976 2001 5005，上述替換部在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11分別替換成位元y2、位元y0、位元y8、位元y7、位元y1、位元y6、位元y4、位元y3、位元y10、位元y9、位元y5、位元y11。
  3. 一種資料處理裝置，其包含：編碼部，其基於LDPC編碼之檢查矩陣，進行編碼長度為16200位元、編碼率為8/15之LDPC編碼；及替換部，其將利用上述編碼部編碼之LDPC編碼之編碼位元替換成與以64QAM決定之64個信號點中之任一者對應之記號之記號位元；且利用上述編碼部編碼之LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1要 素之位置以每360行表示之表格，且為32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462 4075 4188 7313 7553 5145 6018 7148 7507 3198 4858 6983 7033 3170 5126 5625 6901 2839 6093 7071 7450 11 3735 5413 2497 5400 7238 2067 5172 5714 1889 7173 7329 1795 2773 3499 2695 2944 6735 3221 4625 5897 1690 6122 6816 5013 6839 7358 1601 6849 7415 2180 7389 7543 2121 6838 7054 1948 3109 5046 272 1015 7464，上述替換部在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11分別替換成位元y2、位元y0、位元y4、位元y1、位元y6、位元y7、位元y8、位元y5、位元y10、位元y3、位元y9、位元y11。
  4. 一種資料處理方法，其包含：編碼步驟，其基於LDPC編碼之檢查矩陣，進行編碼長度為16200位元、編碼率為8/15之LDPC編碼；及替換步驟，其將藉由上述編碼步驟編碼之LDPC編碼 之編碼位元替換成與以16QAM決定之16個信號點中之任一者對應之記號之記號位元；且藉由上述編碼步驟編碼之LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462 4075 4188 7313 7553 5145 6018 7148 7507 3198 4858 6983 7033 3170 5126 5625 6901 2839 6093 7071 7450 11 3735 5413 2497 5400 7238 2067 5172 5714 1889 7173 7329 1795 2773 3499 2695 2944 6735 3221 4625 5897 1690 6122 6816 5013 6839 7358 1601 6849 7415 2180 7389 7543 2121 6838 7054 1948 3109 5046 272 1015 7464上述替換步驟在將記憶於8個具有16200/8位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之8位元之編碼位元分配至連續之2個記號之情形下，將自上述8位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之8位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元b0、位元b1、位元b2、位元b3、位元b4、位 元b5、位元b6、位元b7分別替換成位元y0、位元y4、位元y3、位元y1、位元y2、位元y5、位元y6、位元y7。
  5. 一種資料處理方法，其包含：編碼步驟，其基於LDPC編碼之檢查矩陣，進行編碼長度為16200位元、編碼率為7/15之LDPC編碼；及替換步驟，其將藉由上述編碼步驟編碼之LDPC編碼之編碼位元替換成與以64QAM決定之64個信號點中之任一者對應之記號之記號位元；且藉由上述編碼步驟編碼之LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638 356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602 18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559 3452 7935 8092 8623 56 1955 3000 8242 1809 4094 7991 8489 2220 6455 7849 8548 1006 2576 3247 6976 2177 6048 7795 8295 1413 2595 7446 8594 2101 3714 7541 8531 10 5961 7484 3144 4636 5282 5708 5875 8390 3322 5223 7975 197 4653 8283 598 5393 8624 906 7249 7542 1223 2148 8195 976 2001 5005，上述替換步驟在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1 位元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11分別替換成位元y2、位元y0、位元y8、位元y7、位元y1、位元y6、位元y4、位元y3、位元y10、位元y9、位元y5、位元y11。
  6. 一種資料處理方法，其包含：編碼步驟，其基於LDPC編碼之檢查矩陣，進行編碼長度為16200位元、編碼率為8/15之LDPC編碼；及替換步驟，其將藉由上述編碼步驟編碼之LDPC編碼之編碼位元替換成與以64QAM決定之64個信號點中之任一者對應之記號之記號位元；且藉由上述編碼步驟編碼之LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462 4075 4188 7313 7553 5145 6018 7148 7507 3198 4858 6983 7033 3170 5126 5625 6901 2839 6093 7071 7450 11 3735 5413 2497 5400 7238 2067 5172 5714 1889 7173 7329 1795 2773 3499 2695 2944 6735 3221 4625 5897 1690 6122 6816 5013 6839 7358 1601 6849 7415 2180 7389 7543 2121 6838 7054 1948 3109 5046 272 1015 7464上述替換步驟在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11分別替換成位元y2、位元y0、位元y4、位元y1、位元y6、位元y7、位元y8、位元y5、位元y10、位元y3、位元y9、位元y11。
  7. 一種資料處理裝置，其包含：逆替換部，其將與以16QAM決定之16個信號點中之任一者對應之記號之記號位元替換成編碼長度為16200位元、編碼率為8/15之LDPC編碼之編碼位元；及解碼部，其基於LDPC編碼之檢查矩陣，將利用上述逆替換部所替換之LDPC編碼進行解碼；且上述逆替換部在將記憶於8個具有16200/8位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之8位元之編碼位元分配至連續之2個記號之情形下， 將自上述8位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之8位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元y0、位元y4、位元y3、位元y1、位元y2、位元y5、位元y6、位元y7分別替換成位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7，上述LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462 4075 4188 7313 7553 5145 6018 7148 7507 3198 4858 6983 7033 3170 5126 5625 6901 2839 6093 7071 7450 11 3735 5413 2497 5400 7238 2067 5172 5714 1889 7173 7329 1795 2773 3499 2695 2944 6735 3221 4625 5897 1690 6122 6816 5013 6839 7358 1601 6849 7415 2180 7389 7543 2121 6838 7054 1948 3109 5046 272 1015 7464。
  8. 一種資料處理裝置，其包含：逆替換部，其將與以64QAM決定之64個信號點中之任一者對應之記號之記號位元替換成編碼長度為16200位元、編碼率為7/15之LDPC編碼之編碼位元；及 解碼部，其基於LDPC編碼之檢查矩陣，將利用上述逆替換部所替換之LDPC編碼進行解碼；且上述逆替換部在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元y2、位元y0、位元y8、位元y7、位元y1、位元y6、位元y4、位元y3、位元y10、位元y9、位元y5、位元y11分別替換成位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11，上述LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638 356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602 18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559 3452 7935 8092 8623 56 1955 3000 8242 1809 4094 7991 8489 2220 6455 7849 8548 1006 2576 3247 6976 2177 6048 7795 8295 1413 2595 7446 8594 2101 3714 7541 8531 10 5961 7484 3144 4636 5282 5708 5875 8390 3322 5223 7975 197 4653 8283 598 5393 8624 906 7249 7542 1223 2148 8195 976 2001 5005。
  9. 一種資料處理裝置，其包含：逆替換部，其將與以64QAM決定之64個信號點中之任一者對應之記號之記號位元替換成編碼長度為16200位元、編碼率為8/15之LDPC編碼之編碼位元；及解碼部，其基於LDPC編碼之檢查矩陣，將利用上述逆替換部所替換之LDPC編碼進行解碼；且上述逆替換部在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元y2、位元y0、位元y4、位元y1、位元y6、位元y7、位元y8、位元y5、位元y10、位元y3、位元y9、位元y11分別替換成位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11，上述LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462 4075 4188 7313 7553 5145 6018 7148 7507 3198 4858 6983 7033 3170 5126 5625 6901 2839 6093 7071 7450 11 3735 5413 2497 5400 7238 2067 5172 5714 1889 7173 7329 1795 2773 3499 2695 2944 6735 3221 4625 5897 1690 6122 6816 5013 6839 7358 1601 6849 7415 2180 7389 7543 2121 6838 7054 1948 3109 5046 272 1015 7464。
  10. 一種資料處理方法，其包含：逆替換步驟，其將與以16QAM決定之16個信號點中之任一者對應之記號之記號位元替換成編碼長度為16200位元、編碼率為8/15之LDPC編碼之編碼位元；及解碼步驟，其基於LDPC編碼之檢查矩陣，將藉由上述逆替換步驟所替換之LDPC編碼進行解碼；且上述逆替換步驟在將記憶於8個具有16200/8位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之8位元之編碼位元分配至連續之2個記號之情形下，將自上述8位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之8位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元y0、位元y4、位元y3、位元y1、位元y2、位元y5、位元y6、位元y7分別替換成位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7，上述LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部 及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462 4075 4188 7313 7553 5145 6018 7148 7507 3198 4858 6983 7033 3170 5126 5625 6901 2839 6093 7071 7450 11 3735 5413 2497 5400 7238 2067 5172 5714 1889 7173 7329 1795 2773 3499 2695 2944 6735 3221 4625 5897 1690 6122 6816 5013 6839 7358 1601 6849 7415 2180 7389 7543 2121 6838 7054 1948 3109 5046 272 1015 7464。
  11. 一種資料處理方法，其包含：逆替換步驟，其將與以64QAM決定之64個信號點中之任一者對應之記號之記號位元替換成編碼長度為16200位元、編碼率為7/15之LDPC編碼之編碼位元；及解碼步驟，其基於LDPC編碼之檢查矩陣，將藉由上述逆替換步驟所替換之LDPC編碼進行解碼；且上述逆替換步驟在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i， 而將位元y2、位元y0、位元y8、位元y7、位元y1、位元y6、位元y4、位元y3、位元y10、位元y9、位元y5、位元y11分別替換成位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11，上述LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638 356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602 18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559 3452 7935 8092 8623 56 1955 3000 8242 1809 4094 7991 8489 2220 6455 7849 8548 1006 2576 3247 6976 2177 6048 7795 8295 1413 2595 7446 8594 2101 3714 7541 8531 10 5961 7484 3144 4636 5282 5708 5875 8390 3322 5223 7975 197 4653 8283 598 5393 8624 906 7249 7542 1223 2148 8195 976 2001 5005。
  12. 一種資料處理方法，其包含：逆替換步驟，其將與以64QAM決定之64個信號點中之任一者對應之記號之記號位元替換成編碼長度為16200位元、編碼率為8/15之LDPC編碼之編碼位元；及解碼步驟，其基於LDPC編碼之檢查矩陣，將藉由上述逆替換步驟所替換之LDPC編碼進行解碼；且上述逆替換步驟在將記憶於12個具有16200/12位元之記憶容量之記憶單位、且自各個上述記憶單位各1位元 地讀取之12位元之編碼位元分配至連續之2個記號之情形下，將自上述12位元之編碼位元之最上階位元起第#i+1位元作為位元b#i，且將自上述2個記號之12位元之記號位元之最上階位元起第#i+1位元作為位元y#i，而將位元y2、位元y0、位元y4、位元y1、位元y6、位元y7、位元y8、位元y5、位元y10、位元y3、位元y9、位元y11分別替換成位元b0、位元b1、位元b2、位元b3、位元b4、位元b5、位元b6、位元b7、位元b8、位元b9、位元b10、位元b11，上述LDPC編碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元對應之資訊矩陣部及與上述同位位元對應之同位矩陣部，上述資訊矩陣部由檢查矩陣初始值表格表示，上述檢查矩陣初始值表格為將上述資訊矩陣部之1之要素之位置以每360行表示之表格，且為32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462 4075 4188 7313 7553 5145 6018 7148 7507 3198 4858 6983 7033 3170 5126 5625 6901 2839 6093 7071 7450 11 3735 5413 2497 5400 7238 2067 5172 5714 1889 7173 7329 1795 2773 3499 2695 2944 6735 3221 4625 5897 1690 6122 6816 5013 6839 7358 1601 6849 7415 2180 7389 7543 2121 6838 7054 1948 3109 5046 272 1015 7464。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI667901B (zh) * 2017-02-20 2019-08-01 日商索尼股份有限公司 Sending method and receiving device
TWI672031B (zh) * 2017-02-20 2019-09-11 日商索尼股份有限公司 送訊方法及收訊裝置
TWI677197B (zh) * 2017-02-20 2019-11-11 日商索尼股份有限公司 送訊方法及收訊裝置
TWI683544B (zh) * 2018-01-18 2020-01-21 日商索尼股份有限公司 送訊方法及收訊裝置
TWI683545B (zh) * 2018-01-18 2020-01-21 日商索尼股份有限公司 送訊方法及收訊裝置

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5601182B2 (ja) * 2010-12-07 2014-10-08 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5630278B2 (ja) * 2010-12-28 2014-11-26 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5637393B2 (ja) * 2011-04-28 2014-12-10 ソニー株式会社 データ処理装置、及び、データ処理方法
EP2536030A1 (en) * 2011-06-16 2012-12-19 Panasonic Corporation Bit permutation patterns for BICM with LDPC codes and QAM constellations
JP6277525B2 (ja) 2013-01-11 2018-02-14 サン パテント トラスト データ処理方法、プリコーディング方法、通信装置
KR20150084947A (ko) 2013-01-17 2015-07-22 엘지전자 주식회사 방송 신호 송신 장치, 방송 신호 수신 방법, 방송 신호 송신 방법 및 방송 신호 수신 방법
WO2014122772A1 (ja) * 2013-02-08 2014-08-14 三菱電機株式会社 誤り訂正符号の検査行列のデータ構造、並びに誤り訂正符号の符号化率可変装置および可変方法
CN105191148B (zh) * 2013-05-02 2019-06-21 索尼公司 数据处理装置以及数据处理方法
BR112015027153B1 (pt) 2013-05-02 2021-12-14 Sony Corp Dispositivo e método de processamento de dados
WO2014178300A1 (ja) * 2013-05-02 2014-11-06 ソニー株式会社 データ処理装置、及びデータ処理方法
EP2993793B1 (en) * 2013-05-02 2021-06-23 Sony Corporation Ldpc coded modulation in combination with 8psk and 16apsk
CA2909305C (en) * 2013-05-02 2022-07-19 Sony Corporation Reverse interchanging coding and decoding of low density parity check codewords
WO2014199865A1 (ja) 2013-06-12 2014-12-18 ソニー株式会社 データ処理装置、及びデータ処理方法
WO2014200303A1 (en) * 2013-06-14 2014-12-18 Samsung Electronics Co., Ltd. Apparatuses and methods for encoding and decoding of parity check codes
KR101733502B1 (ko) 2013-08-01 2017-05-10 엘지전자 주식회사 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법
WO2015041075A1 (ja) * 2013-09-20 2015-03-26 ソニー株式会社 データ処理装置、及びデータ処理方法
US20160211866A1 (en) * 2013-09-20 2016-07-21 Sony Corporation Data processing device and data processing method
EP3048734B1 (en) 2013-09-20 2019-01-02 Saturn Licensing LLC Encoding and decoding of a rate 10/15 ldpc code of length 16200 for dvb
KR101929298B1 (ko) * 2013-09-20 2018-12-17 소니 주식회사 데이터 처리 장치 및 데이터 처리 방법
KR20160060027A (ko) * 2013-09-24 2016-05-27 소니 주식회사 데이터 처리 장치 및 데이터 처리 방법
WO2015045897A1 (ja) * 2013-09-26 2015-04-02 ソニー株式会社 データ処理装置、及びデータ処理方法
WO2015045895A1 (ja) * 2013-09-26 2015-04-02 ソニー株式会社 データ処理装置、及びデータ処理方法
CA2924777A1 (en) * 2013-09-26 2015-04-02 Sony Corporation Data processing device and data processing method
KR20160064092A (ko) * 2013-09-26 2016-06-07 소니 주식회사 데이터 처리 장치 및 데이터 처리 방법
CA2924756A1 (en) * 2013-09-26 2015-04-02 Sony Corporation Data processing device and data processing method
JPWO2015045900A1 (ja) * 2013-09-26 2017-03-09 ソニー株式会社 データ処理装置、及びデータ処理方法
WO2015045899A1 (ja) * 2013-09-26 2015-04-02 ソニー株式会社 データ処理装置、及びデータ処理方法
KR20160061328A (ko) * 2013-09-26 2016-05-31 소니 주식회사 데이터 처리 장치 및 데이터 처리 방법
US9442696B1 (en) * 2014-01-16 2016-09-13 The Math Works, Inc. Interactive partitioning and mapping of an application across multiple heterogeneous computational devices from a co-simulation design environment
JP2015156533A (ja) 2014-02-19 2015-08-27 ソニー株式会社 データ処理装置、及び、データ処理方法
CA3043836C (en) * 2014-02-13 2020-10-20 Electronics And Telecommunications Research Institute Modulator and modulation method using non-uniform 16-symbol signal constellation for low-density parity check codeword having 4/15 code rate
JP2015156534A (ja) 2014-02-19 2015-08-27 ソニー株式会社 データ処理装置、及び、データ処理方法
JP2015156530A (ja) 2014-02-19 2015-08-27 ソニー株式会社 データ処理装置、及び、データ処理方法
JP2015156531A (ja) * 2014-02-19 2015-08-27 ソニー株式会社 データ処理装置、及び、データ処理方法
JP2015156532A (ja) 2014-02-19 2015-08-27 ソニー株式会社 データ処理装置、及び、データ処理方法
KR101884257B1 (ko) * 2014-02-20 2018-08-02 상하이 내셔널 엔지니어링 리서치 센터 오브 디지털 텔레비전 컴퍼니, 리미티드 Ldpc 코드워드 인터리빙 매핑 방법 및 디인터리빙 디매핑 방법
JP2015170911A (ja) * 2014-03-05 2015-09-28 ソニー株式会社 データ処理装置、及び、データ処理方法
JP2015170912A (ja) * 2014-03-05 2015-09-28 ソニー株式会社 データ処理装置、及び、データ処理方法
JP2015179959A (ja) * 2014-03-19 2015-10-08 ソニー株式会社 データ処理装置、及び、データ処理方法
JP2015179960A (ja) * 2014-03-19 2015-10-08 ソニー株式会社 データ処理装置、及び、データ処理方法
KR102157667B1 (ko) * 2014-05-15 2020-09-18 삼성전자주식회사 천공 장치 및 그의 천공 방법
MX2016000453A (es) 2014-05-21 2016-08-12 Sony Corp Dispositivo de procesamiento de datos y metodos de procesamiento de datos.
MX362019B (es) * 2014-05-21 2019-01-04 Sony Corp Dispositivo de procesamiento de datos y metodo de procesamiento de datos.
EP3148085B1 (en) * 2014-05-21 2021-02-24 Sony Corporation Bit interleaved coded modulation with a group-wise interleaver adapted to a rate 10/15 ldpc code of length 16200
JP6428649B2 (ja) * 2014-05-21 2018-11-28 ソニー株式会社 データ処理装置、及び、データ処理方法
JP6425100B2 (ja) 2014-05-21 2018-11-21 ソニー株式会社 データ処理装置、及び、データ処理方法
JP6424836B2 (ja) * 2014-05-21 2018-11-21 ソニー株式会社 データ処理装置、及び、データ処理方法
EP3148088B1 (en) 2014-05-21 2021-03-03 Sony Corporation Bit interleaved coded modulation with a group-wise interleaver adapted to a rate 12/15 ldpc code of length 16200
KR102260761B1 (ko) * 2014-05-22 2021-06-07 한국전자통신연구원 길이가 16200이며, 부호율이 4/15인 ldpc 부호어 및 16-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
US9600367B2 (en) 2014-05-22 2017-03-21 Electronics And Telecommunications Research Institute Bit interleaver for low-density parity check codeword having length of 16200 and code rate of 4/15 and 16-symbol mapping, and bit interleaving method using same
KR101800415B1 (ko) 2015-03-02 2017-11-23 삼성전자주식회사 송신 장치 및 그의 패리티 퍼뮤테이션 방법
CN112234999B (zh) 2015-03-02 2023-08-29 三星电子株式会社 发送方法和接收方法
KR102326036B1 (ko) * 2015-03-02 2021-11-12 삼성전자주식회사 송신 장치 및 그의 쇼트닝 방법
US10340952B2 (en) 2015-03-02 2019-07-02 Samsung Electronics Co., Ltd. Transmitter and shortening method thereof
JP6747437B2 (ja) * 2015-06-10 2020-08-26 ソニー株式会社 データ処理装置、データ処理方法、およびプログラム
WO2017069508A1 (en) 2015-10-19 2017-04-27 Samsung Electronics Co., Ltd. Receiving apparatus and decoding method thereof
US10218384B2 (en) 2016-12-01 2019-02-26 Sandisk Technologies Llc ECC decoder with multiple decoding modes
US10565040B2 (en) 2016-12-01 2020-02-18 Western Digital Technologies, Inc. ECC decoder with selective component disabling based on decoding message resolution
US10530393B2 (en) 2016-12-01 2020-01-07 Western Digital Technologies, Inc. Configurable ECC decoder
CN108289006B (zh) * 2017-01-09 2021-07-16 上海诺基亚贝尔股份有限公司 用于通信系统中的数据处理的方法和设备
US10691540B2 (en) * 2017-11-21 2020-06-23 SK Hynix Inc. Soft chip-kill recovery for multiple wordlines failure
EP3963723A4 (en) * 2019-09-10 2022-07-20 Samsung Electronics Co., Ltd. METHOD AND APPARATUS FOR DECODED DATA IN A COMMUNICATION OR BROADCASTING SYSTEM

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4224777B2 (ja) * 2003-05-13 2009-02-18 ソニー株式会社 復号方法および復号装置、並びにプログラム
US7430396B2 (en) * 2003-07-03 2008-09-30 The Directv Group, Inc. Encoding low density parity check (LDPC) codes through an LDPC decoder
KR100922956B1 (ko) * 2003-10-14 2009-10-22 삼성전자주식회사 저밀도 패리티 검사 코드의 부호화 방법
WO2006120844A1 (ja) * 2005-05-13 2006-11-16 Nec Corporation Ｌｄｐｃ符号化方式によるエンコーダ及びデコーダ
US7934137B2 (en) * 2006-02-06 2011-04-26 Qualcomm Incorporated Message remapping and encoding
TWI390856B (zh) * 2007-11-26 2013-03-21 Sony Corp Data processing device and data processing method
JP2009224820A (ja) * 2008-02-22 2009-10-01 Sony Corp 符号化装置、及び符号化方法
KR101503059B1 (ko) * 2008-02-26 2015-03-19 삼성전자주식회사 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 채널 부호/복호 방법 및 장치
KR101503058B1 (ko) * 2008-02-26 2015-03-18 삼성전자주식회사 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서의 채널 부호화/복호화 방법 및 장치
WO2009116204A1 (ja) * 2008-03-18 2009-09-24 ソニー株式会社 データ処理装置、及びデータ処理方法
JP4888734B2 (ja) * 2008-07-07 2012-02-29 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5630278B2 (ja) * 2010-12-28 2014-11-26 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5630283B2 (ja) * 2011-01-19 2014-11-26 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5630282B2 (ja) * 2011-01-19 2014-11-26 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5672489B2 (ja) * 2011-02-08 2015-02-18 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5637393B2 (ja) * 2011-04-28 2014-12-10 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5648852B2 (ja) * 2011-05-27 2015-01-07 ソニー株式会社 データ処理装置、及び、データ処理方法
EP2536030A1 (en) * 2011-06-16 2012-12-19 Panasonic Corporation Bit permutation patterns for BICM with LDPC codes and QAM constellations
EP2560311A1 (en) * 2011-08-17 2013-02-20 Panasonic Corporation Cyclic-block permutations for spatial multiplexing with quasi-cyclic LDPC codes
US9191256B2 (en) * 2012-12-03 2015-11-17 Digital PowerRadio, LLC Systems and methods for advanced iterative decoding and channel estimation of concatenated coding systems
WO2015041482A1 (en) * 2013-09-18 2015-03-26 Samsung Electronics Co., Ltd. Transmitting apparatus and puncturing method thereof
US9735809B2 (en) * 2013-09-26 2017-08-15 Samsung Electronics Co., Ltd. Transmitting apparatus and signal processing method thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI667901B (zh) * 2017-02-20 2019-08-01 日商索尼股份有限公司 Sending method and receiving device
TWI672031B (zh) * 2017-02-20 2019-09-11 日商索尼股份有限公司 送訊方法及收訊裝置
TWI677197B (zh) * 2017-02-20 2019-11-11 日商索尼股份有限公司 送訊方法及收訊裝置
TWI683544B (zh) * 2018-01-18 2020-01-21 日商索尼股份有限公司 送訊方法及收訊裝置
TWI683545B (zh) * 2018-01-18 2020-01-21 日商索尼股份有限公司 送訊方法及收訊裝置

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