RU2443053C2 - Кодирование и декодирование ldpc пакетов переменных размеров - Google Patents

Кодирование и декодирование ldpc пакетов переменных размеров Download PDF

Info

Publication number
RU2443053C2
RU2443053C2 RU2009131711/08A RU2009131711A RU2443053C2 RU 2443053 C2 RU2443053 C2 RU 2443053C2 RU 2009131711/08 A RU2009131711/08 A RU 2009131711/08A RU 2009131711 A RU2009131711 A RU 2009131711A RU 2443053 C2 RU2443053 C2 RU 2443053C2
Authority
RU
Russia
Prior art keywords
matrix
parity
raised
parity check
packet
Prior art date
Application number
RU2009131711/08A
Other languages
English (en)
Other versions
RU2009131711A (ru
Inventor
Аамод КХАНДЕКАР (US)
Аамод КХАНДЕКАР
Томас РИЧАРДСОН (US)
Томас РИЧАРДСОН
Original Assignee
Квэлкомм Инкорпорейтед
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Квэлкомм Инкорпорейтед filed Critical Квэлкомм Инкорпорейтед
Publication of RU2009131711A publication Critical patent/RU2009131711A/ru
Application granted granted Critical
Publication of RU2443053C2 publication Critical patent/RU2443053C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1131—Scheduling of bit node or check node processing
    • H03M13/1137—Partly parallel processing, i.e. sub-blocks or sub-groups of nodes being processed in parallel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H03M13/1185—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H03M13/1185—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal
    • H03M13/1188—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal wherein in the part with the double-diagonal at least one column has an odd column weight equal or greater than three
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/615—Use of computational or mathematical techniques
    • H03M13/616—Matrix operations, especially for generator matrices or check matrices, e.g. column or row permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6362—Error control coding in combination with rate matching by puncturing
    • H03M13/6368—Error control coding in combination with rate matching by puncturing using rate compatible puncturing or complementary puncturing
    • H03M13/6393—Rate compatible low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6508—Flexibility, adaptability, parametrability and configurability of the implementation
    • H03M13/6516—Support of multiple code parameters, e.g. generalized Reed-Solomon decoder for a variety of generator polynomials or Galois fields
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0006—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the transmission format
    • H04L1/0007—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the transmission format by modifying the frame length
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0009—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the channel coding
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
    • H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
    • H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
    • H04L1/1812—Hybrid protocols; Hybrid automatic repeat request [HARQ]

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Algebra (AREA)
  • Computing Systems (AREA)
  • Error Detection And Correction (AREA)

Abstract

Изобретение относится к области связи и, в частности, к методам кодирования и декодирования данных. Описаны методы поддержки кодирования и декодирования контроля четности низкой плотности (LDPC). Согласно одному аспекту кодирование и декодирование LDPC пакетов изменяющихся размеров может поддерживаться с помощью наборов базовых матриц контроля четности разных размеров и наборов значений поднятия, равных разным степеням 2. Базовую матрицу G контроля четности размером mB×nB можно использовать для кодирования пакета из kB=nB-mB информационных битов для получения кодового слова из nB битов кода. Эту базовую матрицу контроля четности можно «поднимать» на значение поднятия L для получения поднятой матрицы Н контроля четности размером L·mB×L·nB. Поднятую матрицу контроля четности можно использовать для кодирования пакета до L·kB информационных битов для получения кодового слова из L·nB битов кода. Широкий диапазон размеров пакета может поддерживаться с помощью наборов базовых матриц контроля четности и наборов значений поднятия. Технический результат - обеспечение эффективности кодирования и декодирования LDPC пакетов изменяющихся размеров. 8 н. и 7 з.п. ф-лы, 15 ил., 2 табл.

Description

Для настоящей заявки испрашивается приоритет на основании предварительной патентной заявки США № 60/886496 под названием “LDPC HARMONIZATION”, поданной 24 января 2007 г., принадлежащей правообладателю настоящей заявки и включенной в настоящий документ путем ссылки.
Область техники, к которой относится изобретение
Изобретение относится в общем к области связи и, в частности, к методам кодирования и декодирования данных.
Уровень техники
В системе связи передатчик может кодировать пакет данных для получения битов кода, перемежения битов кода и отображения перемеженных битов в символы модуляции. Затем передатчик может обрабатывать и передавать символы модуляции по каналу связи. Канал связи может искажать передачу данных при конкретном отклике канала и дополнительно ухудшать передачу данных шумом и помехой. Приемник может получать принятые символы, которые могут быть искаженными и ухудшенными версиями переданных символов модуляции. Приемник может обрабатывать принятые символы для восстановления переданного пакета.
Кодирование, выполняемое передатчиком, может позволять приемнику надежно восстанавливать переданный пакет с ухудшенными принятыми символами. Передатчик может осуществлять кодирование на основании кода прямой коррекции ошибок (FEC), который генерирует избыточность в битах кода. Приемник может использовать избыточность для повышения вероятности восстановления переданного пакета.
Для кодирования можно использовать различные типы кода FEC. Некоторые общие типы кода FEC включают в себя сверточный код, турбокод и код контроля четности низкой плотности (LDPC). Сверточный код или турбокод может кодировать пакет из k информационных битов и генерировать кодированный пакет из приблизительно r умноженное на k битов кода, где 1/r - кодовая скорость сверточного или турбокода. Сверточный код может легко кодировать пакет любого размера, пропуская каждый информационный бит через кодер, который может каждый раз оперировать на одном информационном бите. Турбокод также может поддерживать разные размеры пакета с использованием двух составных кодеров, которые могут каждый раз оперировать на одном информационном бите, и перемежителя кода, который может поддерживать разные размеры пакета. Код LDPC может в определенных условиях работы иметь более высокую производительность, чем сверточный и турбокоды. Однако код LDPC обычно предназначен для конкретного размера пакета и может не иметь возможности быстро реагировать на пакеты изменяющихся размеров.
Поэтому в технике существует необходимость в методах поддержки эффективного кодирования и декодирования LDPC пакетов изменяющихся размеров.
Раскрытие изобретения
В настоящем документе описаны методы поддержки кодирования и декодирования LDPC. Согласно одному аспекту кодирование и декодирование LDPC пакетов изменяющихся размеров можно эффективно поддерживать с помощью множества базовых матриц контроля четности разных размеров и множества значений поднятия, равных разным степеням 2. Базовую матрицу G контроля четности размером mB×nB можно использовать для кодирования пакета до kB = nB - mB информационных битов для получения кодированного пакета или кодового слова из nB битов кода. Эту базовую матрицу G контроля четности можно «поднимать» на значение поднятия L для получения поднятой матрицы H контроля четности размером L·mB×L·nB. Поднятую матрицу H контроля четности можно использовать для кодирования пакета до L·kB информационных битов для получения кодового слова из L·nB битов кода. Широкий диапазон размеров пакета может поддерживаться с помощью сравнительно малого множества базовых матриц контроля четности и сравнительно малого множества значений поднятия. Поднятие также может обеспечивать эффективное параллельное кодирование и декодирование, что может повышать производительность. Кроме того, поднятие может снижать сложность описания для больших кодов LDPC.
В другом аспекте одно множество значений циклического сдвига для ненулевых элементов базовой матрицы контроля четности для одного значения поднятия (например, максимального значения поднятия) можно использовать для генерации значений циклического сдвига для всех остальных значений поднятия, равных разным степеням двойки. Согласно еще одному аспекту значения циклического сдвига s и s + L/m можно выбирать для двух ненулевых элементов в столбце базовой матрицы контроля четности, имеющем по меньшей мере три ненулевых элемента, где s - произвольное значение, и m равно степени 2. В одном варианте осуществления m равно 4, и значения циклического сдвига для двух ненулевых элементов равны s и s + L/4. Эти значения циклического сдвига могут упрощать кодирование и декодирование.
Различные аспекты и признаки раскрытия более подробно описаны ниже.
Краткое описание чертежей
Фиг.1 - система беспроводной связи.
Фиг.2 - блок-схема базовой станции и терминала.
Фиг.3 - граф Таннера для иллюстративного кода LDPC.
Фиг.4 - поднятие базовой матрицы контроля четности.
Фиг.5 - множество из четырех матриц циклической перестановки.
Фиг.6 - поднятая матрица контроля четности.
Фиг.7 - другое представление поднятой матрицы контроля четности.
Фиг.8 - граф для поднятой матрицы контроля четности.
Фиг.9 - процесс для обработки данных.
Фиг.10 - устройство для обработки данных.
Фиг.11 - процесс обработки пакета.
Фиг.12 - другой процесс обработки пакета.
Фиг.13 - устройство для обработки пакета.
Фиг.14 - еще один процесс обработки пакета.
Фиг.15 - еще одно устройство для обработки пакета.
Осуществление изобретения
Описанные в настоящем документе методы можно использовать для различных областей применения, например связь, вычисления, построение сетей и т.д. Методы также можно использовать для различных систем связи, в том числе беспроводных систем, проводных систем и т.д. Для ясности некоторые аспекты методов описаны ниже для системы беспроводной связи.
На фиг.1 показана система беспроводной связи 100, которую также можно именовать сетью доступа (AN). Для простоты на фиг.1 показаны только одна базовая станция 110 и два терминала 120 и 130. Базовая станция - это станция, которая осуществляет связь с терминалами, а также может именоваться точкой доступа, Узлом B, усовершенствованным Узлом B и т.д. Терминал может быть стационарным или мобильным, а также может именоваться терминалом доступа (AT), мобильной станцией, пользовательским оборудованием, абонентским блоком, станцией и т.д. Терминал может представлять собой сотовый телефон, карманный персональный компьютер (КПК), беспроводное устройство связи, беспроводной модем, карманное устройство, портативный компьютер, беспроводной телефон и т.д. Терминал может осуществлять связь с базовой станцией по прямой и/или обратной линиям связи в любой данный момент времени. Прямая линия связи (или нисходящая линия связи)- это линия связи от базовых станций к терминалам, и обратная линия связи (или восходящая линия связи) - это линия связи от терминалов к базовым станциям. Согласно фиг.1 терминал 120 может принимать данные от базовой станции 110 по прямой линии связи 122 и может передавать данные по обратной линии связи 124. Терминал 130 может принимать данные от базовой станции 110 по прямой линии связи 132 и может передавать данные по обратной линии связи 134. Описанные в настоящем документе методы можно использовать для передачи по прямой линии связи, а также по обратной линии связи.
На фиг.2 показана блок-схема варианта осуществления базовой станции 110 и терминала 120, показанных на фиг.1. В этом варианте осуществления базовая станция 110 снабжена S антеннами 224a - 224s, и терминал 120 снабжен T антеннами 252a - 252t, где в общем случае S ≥ 1 и T ≥ 1.
На прямой линии связи, на базовой станции 110, процессор 210 данных передачи (TX) может принимать пакет данных из источника данных 208, обрабатывать пакет (например, кодировать, перемежать и отображать в символы), на основании формата пакета выдавать символы данных, которые являются символами модуляции для данных. Процессор MIMO TX 220 может мультиплексировать символы данных с контрольными символами, осуществлять пространственную обработку (например, предварительное кодирование), если применимо, и выдавать S выходных символьных потоков на S передатчиков (перед.) 222a - 222s. Каждый передатчик 222 может обрабатывать свой выходной символьный поток (например, для OFDM) для получения выходного чипового потока. Каждый передатчик 222 может дополнительно преобразовывать (например, преобразовывать в аналоговый вид, фильтровать, усиливать и повышать частоту) свой выходной чиповый поток и генерировать сигнал прямой линии связи. S сигналов прямой линии связи от передатчиков 222a - 222s могут передаваться через S антенн 224a - 224s, соответственно.
На терминале 120 T антенн 252a - 252t могут принимать сигналы прямой линии связи от базовой станции 110, и каждая антенна 252 может выдавать принятый сигнал на соответствующий приемник (прием.) 254. Каждый приемник 254 может обрабатывать (например, фильтровать, усиливать, понижать частоту и цифровать) свой принятый сигнал для получения выборок, дополнительно обрабатывать выборки (например, для OFDM) для получения принятых символов и выдавать принятые символы на детектор MIMO 256. Детектор MIMO 256 может осуществлять детектирование MIMO на принятых символах, если применимо, и выдавать детектированные символы. Процессор 260 данных приема (RX) может обрабатывать (например, снимать отображение в символы, отменять перемежение и декодировать) детектированные символы и выдавать декодированные данные на приемник данных 262. В общем случае обработка посредством детектора MIMO 256 и процессора 260 данных RX комплементарна обработке посредством процессора 220 MIMO TX и процессора 210 данных TX на базовой станции 110.
На обратной линии связи, на терминале 120, пакет данных может обеспечиваться источником данных 278 и обрабатываться (например, кодироваться, перемежаться и отображаться в символы) процессором 280 данных TX. Символы данных от процессора 280 данных TX могут мультиплексироваться с контрольными символами и подвергаться пространственной обработке процессором 282 MIMO TX и дополнительно обрабатываться передатчиками 254a - 254t, которые генерируют T сигналов обратной линии связи, которые могут передаваться через антенны 252a - 252t. На базовой станции 110 сигналы обратной линии связи от терминала 120 могут приниматься антеннами 224a - 224s, обрабатываться приемниками 222a - 222s, детектироваться детектором MIMO 238 и дополнительно обрабатываться процессором 240 данных RX для восстановления пакета, переданного терминалом 120.
Контроллеры/процессоры 230 и 270 могут управлять работой базовой станции 110 и терминала 120, соответственно. Контроллеры/процессоры 230 и 270 могут определять размеры пакетов, подлежащих передаче и/или приему. Контроллеры/процессоры 230 и 270 могут затем управлять кодированием посредством процессоров 210 и 280 данных TX, соответственно, и/или управлять декодированием посредством процессоров 240 и 260 данных RX, соответственно. В блоках памяти 232 и 272 могут храниться данные и программные коды для базовой станции 110 и терминала 120, соответственно.
Согласно одному аспекту кодирование и декодирование LDPC пакетов изменяющихся размеров можно эффективно поддерживать с помощью множества базовых матриц контроля четности разных размеров и множества значений поднятия, равных разным степеням 2. Базовые матрицы контроля четности могут предназначаться для базовых кодов LDPC разных скоростей (kB, nB), где kB - количество информационных битов и nB - количество битов кода. Каждый базовый код LDPC можно поднимать, как описано ниже, для получения множества поднятых кодов LDPC, которые можно использовать для кодирования или декодирования пакетов разных размеров. Диапазон размеров пакета может поддерживаться путем удлинения или сокращения кодов LDPC за счет добавления или удаления битов четности в базовом графе.
Код LDPC можно задать разреженной матрицей контроля четности, имеющей сравнительно немного ненулевых/непустых элементов и много нулевых/пустых элементов. Матрица контроля четности задает множество линейных ограничений на битах кода и может быть представлена в виде графа Таннера.
На фиг.3 показан граф Таннера 300 для иллюстративного базового кода LDPC. В этом примере граф Таннера 300 включает в себя семь вершин-переменных V1 - V7, представленные семью кружками, и четыре контрольные вершины C1 - C4, представленные четырьмя квадратиками. Каждая вершина-переменная представляет собой бит кода, который может либо передаваться, либо перфорироваться (т.е. не передаваться). Семь битов кода для вершин-переменных V1 - V7 образуют кодовое слово. Каждая контрольная вершина представляет ограничение, и четыре контрольные вершины C1 - C4 представляют четыре ограничения, которые задают базовый код LDPC. Вершины-переменные соединены с контрольными вершинами ребрами. В этом примере 16 ребер a - p соединяют семь вершин-переменных с четырьмя контрольными вершинами. Степень вершины равна количеству ребер, соединенных с этой вершиной. В этом примере вершины-переменные V1 и V2 являются вершинами 3 степени, и вершины-переменные V3 - V7 являются вершинами 2 степени. Для каждой контрольной вершины все биты кода в вершинах-переменных, соединенных с этой контрольной вершиной, подчиняются ограничению, состоящему в том, что их сумма должна быть равна 0 (по модулю 2).
На фиг.3 также показана базовая матрица H b контроля четности, соответствующая графу Таннера 300. H b включают в себя семь столбцов для семи вершин-переменных V1 - V7 и четыре строки для четырех контрольных вершин C1 - C4. Каждый столбец H b включает в себя 1 элемент для каждого ребра, соединенного с вершиной-переменной, соответствующей этому столбцу. Например, столбец 1 включает в себя три 1 в строках 1, 2 и 3 для трех ребер a, b и c, соединяющих соответствующую вершину-переменную V1 с контрольными вершинами C1, C2 и C3 в графе Таннера 300. Каждый из остальных столбцов H b включает в себя две или три 1 для двух или трех ребер, соединяющих соответствующую вершину-переменную с двумя или тремя контрольными вершинами.
Ограничения для кода LDPC можно выразить в матричной форме как:
Figure 00000001
, Уравнение (1)
где H - матрица контроля четности mB×nB для кода LDPC,
x - вектор-столбец nB×1 из nB битов кода для кодового слова, и
0 - вектор-столбец из одних нулей.
Для простоты 0 может обозначать вектор или матрицу из одних нулей в нижеследующем описании. Матричное умножение в уравнении (1) осуществляется согласно арифметике по модулю 2. Кодовое слово считается верным, если ограничения в уравнении (1) выполняются. Кодирование пакета на основании матрицы H контроля четности для получения кодового слова x описано ниже.
Малый базовый код LDPC можно поднять для получения более крупного поднятого кода LDPC. Поднятия можно добиться путем замены каждого ненулевого элемента в базовой матрице контроля четности для базового кода LDPC матрицей перестановки L×L для получения поднятой матрицы контроля четности для поднятого кода LDPC. Это дает L копий базового графа для генерируемого базового кода LDPC. Матрицы перестановки определяют, как вершины-переменные в каждой копии графа соединяются с контрольными вершинами в L копиях графа.
На фиг.4 показан пример поднятия для базовой матрицы H b контроля четности, показанной на фиг.3. Каждый ненулевой элемент H b (который соответствует ребру в графе Таннера) заменяется матрицей перестановки σ L×L для получения поднятой матрицы H l контроля четности 16 матриц перестановки для 16 ненулевых элементов H b обозначаются σ a - σ p, где σ a - матрица перестановки для ребра a на фиг.3.
Матрицы перестановки можно задавать по-разному. В одном варианте осуществления множество матриц перестановки может быть заранее задано, и матрицу перестановки для каждого ненулевого элемента базовой матрицы контроля четности можно выбирать из этого заранее заданного множества матриц перестановки. В другом варианте осуществления для ненулевых элементов базовой матрицы контроля четности используются матрицы циклической перестановки.
На фиг.5 показано множество из четырех матриц циклической перестановки для L = 4. В этом примере каждая матрица перестановки имеет размер 4×4. Матрица перестановки σ 0 для значения циклического сдвига, равного нулю, равна единичной матрице I, имеющей единицы вдоль диагонали и нули во всех остальных местах. Матрица перестановки σ 1 для значения циклического сдвига, равного единице, получается из единичной матрицы путем перемещения или сдвига самой нижней строки в верхнюю позицию. Матрица перестановки σ 2 для значения циклического сдвига, равного 2, получается из единичной матрицы путем перемещения двух самых нижних строк в верхнюю позицию. Матрица перестановки σ 3 для значения циклического сдвига, равного трем, получается из единичной матрицы путем перемещения трех самых нижних строк в верхнюю позицию. В общем случае матрица перестановки σ s L×L для значения циклического сдвига, равного s, получается из единичной матрицы путем перемещения s самых нижних строк в верхнюю позицию, где 0 ≤ s ≤ L-1.
На фиг.6 показан пример поднятой матрицы H l контроля четности, показанной на фиг.4, в которой каждая из 16 матриц перестановки σ a - σ p заменена одной из четырех матриц циклической перестановки σ 0 - σ 3, показанных на фиг.5. В нижней части фиг.6 показана поднятая матрица H l контроля четности, в которой каждая матрица циклической перестановки заменена соответствующей матрицей 4×4 из единиц и нулей.
Замена каждого ненулевого элемента базовой матрицы H b контроля четности матрицей перестановки 4×4 дает четыре копии базового графа для генерируемого базового кода LDPC. Для матрицы перестановки 4×4, соответствующей данной вершине-переменной Vu и данной контрольной вершине Cv, четыре столбца этой матрицы перестановки соответствуют вершине-переменной Vu в четырех копиях графа, и четыре строки этой матрицы перестановки соответствуют контрольной вершине Cv в четырех копиях графа. Единицы в матрице перестановки соответствуют ребрам, соединяющим вершину-переменную Vu в четырех копиях графа с контрольной вершиной Cv в четырех копиях графа. В частности, 1 в столбце x строки y означает, что вершина-переменная Vu в копии графа x соединена с контрольной вершиной Cu в копии графа y. Например, матрица циклической перестановки σ 1 используется для ненулевого элемента для вершины-переменной V1 и контрольной вершины C1 в H l. Матрица σ 1 включает в себя 1 в столбце 1 строки 2, что означает, что вершина-переменная V1 в копии графа 1 соединена с контрольной вершиной C1 в копии графа 2.
На фиг.7 показано представление поднятой матрицы H l контроля четности, сгенерированной на основании базовой матрицы H b контроля четности, показанной на фиг.3, при L = 8. В этом представлении сетка 710 8×16 хранит ребра для семи вершин-переменных во всех восьми копиях графа. Каждая строка сетки 710 соответствует одной копии графа. 16 блоков в каждой строке соответствуют 16 ребрам a - p для семи вершин-переменных в одной копии графа. Сетка 720 8×16 хранит ребра для четырех контрольных вершин во всех восьми копиях графа. Каждая строка сетки 720 соответствует одной копии графа. 16 блоков в каждой строке соответствуют 16 ребрам a - p для четырех контрольных вершин в одной копии графа.
На фиг.7 также показаны соединения между восемью копиями вершины-переменной V2 и восемью копиями контрольной вершины C2 для ребра d, которое имеет матрицу циклической перестановки σ 3 в этом примере. Таким образом, восемь копий ребра d подвергаются циклическому сдвигу вниз на три позиции согласно матрице σ 3, каждое из оставшихся ребер может циклически сдвигаться на значение в пределах от 0 до 7 для L = 8.
В общем случае сетка может включать в себя по одному столбцу для каждого ребра в базовой матрице контроля четности и по одной строке для каждой из L копий графа. L копий каждого ребра могут циклически сдвигаться на величину, определяемую матрицей циклической перестановки для этого ребра.
На фиг.3-6 показан иллюстративный базовый код LDPC с базовой матрицей H b контроля четности, показанной на фиг.3, и поднятие этого базового кода LDPC для получения более крупного кода LDPC с поднятой матрицей H l контроля четности, показанной на фиг.6. Поднятия разных размеров можно добиться, используя матрицы циклической перестановки разных размеров. Ребра базовой матрицы H b контроля четности могут циклически сдвигаться на значение в пределах от 0 до L-1. Значения циклического сдвига для ребер базовой матрицы контроля четности можно выбирать на основании производительности кодирования.
В одном варианте осуществления можно задать множество из шести базовых кодов LDPC для разных значений kB в пределах от 6 до 11. В Таблице 1 приведены различные параметры шести базовых кодов LDPC согласно одному варианту осуществления. В одном варианте осуществления шесть базовых кодов LDPC можно реализовать, как описано в опубликованном документе 3GPP2 C.S0084-001 под названием “Physical Layer for Ultra Mobile Broadband (UMB) Air Interface Specification”, август 2007. Базовые коды LDPC также можно реализовать согласно другим вариантам осуществления.
Таблица 1
Индекс кода i Количество информа-ционных битов kB Количество битов четности mB Количество битов кода nB Количество переменных состояния sB Базовая матрица контроля четности
0 6 27 33 3 G 0
1 7 31 38 3 G 1
2 8 35 43 3 G 2
3 9 39 48 3 G 3
4 10 43 53 3 G 4
5 11 47 58 3 G 5
В одном варианте осуществления может поддерживаться множество из девяти значений поднятия 4, 8, 16, 32, 64, 128, 256, 512 и 1024. В этом варианте осуществления наименьшее значение поднятия Lmin = 4 и наибольшее значение поднятия Lmax = 1024. Эти значения поднятия являются разными степенями 2, что может обеспечивать определенные преимущества. Всего 54 разных размеров пакета в пределах от 24 до 11,264 битов может поддерживаться с помощью шести базовых кодов LDPC с kB в пределах от 6 до 11 и девяти значений поднятия в пределах от 4 до 1024. В общем случае может поддерживаться любой диапазон значений поднятия, и Lmin и Lmax могут принимать любые подходящие значения.
В Таблице 2 приведены параметры базовой матрицы G 0 контроля четности согласно одному варианту осуществления. Согласно Таблице 1 G 0 имеет размер 27×33 и включает в себя 27 строк с индексами от 0 до 26 и 33 столбца с индексами от 0 до 32. Для каждой строки во втором столбце Таблицы 2 указана степень строки, которая соответствует количеству ненулевых элементов в строке. В третьем столбце Таблицы 2 указаны позиции столбцов для ненулевых элементов в каждой строке. В четвертом столбце указано значение циклического сдвига для каждого ненулевого элемента в каждой строке. Для Lmax = 1024 значения циклического сдвига составляют в пределах от 0 до 1023. Иллюстративные варианты осуществления базовых матриц G 1 - G 5 контроля четности описаны в вышеупомянутом 3GPP2 C.S0084-001.
Таблица 2
Базовая матрица G 0 контроля четности
Индекс строки Степень строки Позиция столбца для ненулевых элементов в строке Значения циклического сдвига ненулевых элементов в строке
0 6 1, 2, 3, 4, 8, 9 110, 680, 424, 180, 0, 0
1 6 0, 2, 3, 6, 9, 10 702, 768, 863, 0, 0, 0
2 6 0, 1, 3, 4, 7, 10 360, 259, 652, 753, 0, 0
3 4 1, 4, 8, 20 402, 948, 0, 0
4 4 0, 5, 6, 20 318, 0, 767, 0
5 4 2, 5, 6, 7 154, 1023, 768, 0
6 3 0, 1, 11 885, 323, 0
7 3 0, 2, 12 617, 220, 0
8 4 1, 2, 3, 13 799, 519, 669, 0
9 4 0, 1, 4, 14 900, 72, 669, 0
10 4 0, 2, 6, 15 574, 253, 352,0
11 4 1, 2, 7, 16 848, 280, 920, 0
12 4 0, 1, 5, 17 548, 928, 355, 0
13 4 0, 2, 3, 18 17, 376, 147, 0
14 4 0, 1, 4, 19 795, 823, 473, 0
15 4 0, 2, 8, 21 519, 424, 712, 0
16 3 1, 6, 22 952, 449, 0
17 3 2, 7, 23 887, 798, 0
18 4 0, 1, 9, 24 256, 93, 348, 0
19 3 2, 3, 25 492, 856, 0
20 4 1, 2, 10, 26 589, 1016, 705, 0
21 3 0, 4, 27 26, 166, 0
22 4 1, 2, 5, 28 525, 584, 845, 0
23 3 0, 8, 29 10, 331, 0
24 3 1, 9, 30 125, 310, 0
25 3 2, 10, 31 239, 641, 0
26 4 0, 1, 6, 32 557, 609, 448, 0
В одном варианте осуществления базовую матрицу контроля четности и значение поднятия можно выбирать для пакета размером k следующим образом. Прежде всего значение поднятия L можно выбирать на основании размера пакета k следующим образом:
Figure 00000002
,
Figure 00000003
Figure 00000004
Уравнение (2)
где kB,max - максимальное количество информационных битов для всех базовых кодов LDPC, и
“   ” обозначает оператор верхнего целочисленного приближения.
kB,max = 11 для множества базовых кодов LDPC, показанного в Таблице 1, может быть равно другим значениям для других множеств базовых кодов LDPC.
Затем базовую матрицу контроля четности можно выбрать на основании размера пакета k и выбранного значения поднятия L следующим образом:
Figure 00000005
.
Figure 00000006
Уравнение (3)
Индекс выбранной базовой матрицы контроля четности можно задать как i = kB - 6. Выбранная базовая матрица контроля четности обозначается G в нижеследующем описании.
Выбранная базовая матрица G контроля четности и выбранное значение поднятия L могут кодировать до kB·L информационных битов и обеспечивать nB·L битов кода. Пакет можно заполнить нулями до длины kB·L путем присоединения zP = kB·L - k нулей к концу пакета. Заполненный нулями пакет можно кодировать с поднятой матрицей контроля четности для получения nB·L битов кода. Для кода (n, k), zp нулей заполнения, а также nB·L - n - zP битов четности можно перфорировать для получения кодового слова из n битов кода.
Чтобы кодировать пакет, можно сначала генерировать поднятую матрицу H контроля четности на основании выбранной базовой матрицы G контроля четности и выбранного значения поднятия L. Затем можно кодировать пакет на основании поднятой матрицы H контроля четности.
Чтобы генерировать поднятую матрицу H контроля четности, значение циклического сдвига для каждого ненулевого элемента выбранной базовой матрицы G контроля четности можно определить следующим образом:
Figure 00000007
,
Figure 00000006
Уравнение (4)
где g - значение циклического сдвига для ненулевого элемента G при условии поднятия на Lmax, и
g′ - значение циклического сдвига для ненулевого элемента G при условии поднятия на L.
В четвертом столбце 2 указаны значения циклического сдвига для ненулевых элементов G 0 для Lmax = 1024. Значения циклического сдвига для ненулевых элементов других базовых матриц контроля четности можно генерировать и сохранять в аналогичных таблицах. В общем случае значения циклического сдвига для ненулевых элементов G можно генерировать для Lmax и можно использовать для всех значений поднятия от Lmin до Lmax. Это может упростить вариант осуществления, поскольку только одно множество значений циклического сдвига можно сохранять для G и использовать для всех значений поднятия. Уравнение (4), в сущности, удаляет нуль или более младших битов (LSB) из g для получения g′ для выбранного значения поднятия L. Для варианта осуществления с Lmax = 1024 можно удалить один LSB, если L = 512, можно удалить два LSB, если L = 256, и т.д. Удаление LSB может сохранять соотношение между разными параметрами сдвига, например, s′ = s + L/4, описанное ниже, что может упрощать кодирование. В другом варианте осуществления нуль или более старших битов (MSB) из g можно удалить путем осуществления операции по модулю L для получения g′. g′ также можно получить другими средствами.
В одном варианте осуществления каждый ненулевой элемент G можно заменить матрицей циклической перестановки σg′ для получения поднятой матрицы H контроля четности. σg′ можно получить путем циклического сдвига единичной матрицы I на g′. В другом варианте осуществления каждый ненулевой элемент G можно заменить матрицей 2×2 для получения матрицы G′. Эта матрица 2×2 может иметь вид
Figure 00000008
, если g′ имеет четное значение, или
Figure 00000009
, если g′ имеет нечетное значение. Каждый ненулевой элемент G′ затем можно заменить матрицей циклической перестановки, полученной циклическим сдвигом на g′/2, (g′-1)/2 или (g′+1)/2, для получения поднятой матрицы H контроля четности. H также можно генерировать на основании G другими средствами.
Столбцы и строки поднятой матрицы H контроля четности можно менять местами или переставлять так, чтобы результирующая матрица имела вид:
Figure 00000010
,
Figure 00000006
Уравнение (5)
где M 1 - матрица M×N, где N = M + kB·L,
M 2 - матрица (mB·L-M)×N, и
0 - матрица M×(nB·L-N) из одних нулей.
Единичную матрицу в нижнем правом углу H можно заменить нижней треугольной матрицей, которая может иметь ненулевые элементы под диагональю.
Размер M 1 может зависеть от выбранной базовой матрицы контроля четности и может быть функцией индекса кода i. M 1 может иметь следующий вид:
Figure 00000011
, где
Figure 00000012
обратима,
Figure 00000013
Уравнение (6)
где A - матрица (M-L/2)×(kB·L),
B - матрица (M-L/2)×(L/2),
C - матрица (L/2)×(kB·L),
D - матрица (L/2)×(L/2),
E - матрица (L/2)×(N-kB·L), и
T - нижняя треугольная матрица (M-L/2)×(M-L/2), имеющая единицы вдоль диагонали и нули над диагональю.
Ограничения для поднятого кода LDPC можно выразить в виде:
Figure 00000014
, где
Figure 00000015
,
Figure 00000016
Уравнение (7)
где x 1 - вектор-столбец N×1 информационных битов и битов четности, и
p 3 - (nB·L-N)×1 вектор-столбец битов четности.
Ввиду наличия нулевой матрицы 0 в верхнем правом углу H в уравнении (5) часть уравнения (7) можно выразить как:
Figure 00000017
, где
Figure 00000018
,
Figure 00000013
Уравнение (8)
где s - вектор-столбец (kB·L)×1 информационных битов в пакете,
p 1 - (L/2)×1 вектор-столбец битов четности, и
p 2 - (M-L/2)×1 вектор-столбец битов четности.
Для решения уравнения (8) M 1 можно предварительно перемножить с
Figure 00000019
следующим образом:
Figure 00000020
, Уравнение (9)
где ϕ = - ET -1 B + D.
Уравнения (8) и (9) можно объединить для получения:
Figure 00000021
, и
Figure 00000022
Figure 00000013
Уравнение (10)
Figure 00000023
.
Figure 00000004
Уравнение (11)
Тогда биты четности p 1, p 2 и p 3 можно вычислить следующим образом:
Figure 00000024
,
Figure 00000004
Уравнение (12)
Figure 00000025
, и
Figure 00000004
Уравнение (13)
Figure 00000026
,
Figure 00000006
Уравнение (14)
где x 1 включают в себя s, p 1 и p 2, как показано в уравнении (8). Если единичную матрицу в нижнем правом углу H заменить нижней треугольной матрицей, то уравнение (14) можно решить с использованием обратной подстановки (сверху вниз).
Вычисление p 1, p 2 и p 3 можно упростить, выполняя матричное умножение в уравнениях (12) и (13) поэтапно, сохраняя промежуточные результаты и используя промежуточные результаты на дальнейших этапах.
Поднятая матрица H контроля четности предназначена для самой низкой кодовой скорости, которую можно задать как r = kB/nB. H можно перфорировать для получения более высоких скоростей. Коды LDPC структурированы как внутренний “сердцевинный” код LDPC высокой скорости с внешними битами четности. Кодирование можно осуществлять последовательно для получения нужного количества битов кода. Например, сначала можно вычислять биты четности p 1, как показано в уравнении (12), затем (при необходимости) можно вычислять биты четности p 2, как показано в уравнении (13), и, наконец, (при необходимости) можно вычислять биты четности p 3, как показано в уравнении (14).
Система может поддерживать режим смешанного автоматического запроса повторной передачи (HARQ). Для HARQ передатчик может посылать первую передачу пакета на приемник и затем может, при необходимости, посылать одну или несколько дополнительных передач (или повторных передач), пока пакет не будет правильно декодирован приемником, или не будет отправлено максимальное количество передач, или не будет выполнено какое-либо другое условие окончания передачи. HARQ может повысить надежность передачи данных. Для каждого базового кода LDPC можно генерировать последовательность расширений HARQ для охвата всех кодовых скоростей, поддерживаемых системой. Расширения HARQ можно задать путем перфорации битов четности. Перфорации можно, в основном, подвергать третьи биты четности P 3, но и вторые биты четности P 2 также можно подвергать некоторой перфорации.
На фиг.8 показан базовый граф 800 базовой матрицы G контроля четности, которая может иметь вид, показанный в уравнениях (5) и (6). Граф 800 используется только в целях иллюстрации и не соответствует никаким базовым матрицам контроля четности, описанным выше. Базовый граф 800 включают в себя несколько квадратных блоков, причем каждый квадратный блок представляет элемент в базовой матрице контроля четности. Каждый ненулевой элемент базовой матрицы контроля четности представлен помеченным блоком. Каждый помеченный блок связан со значением циклического сдвига, которое определяет величину циклического сдвига для L копий ребра, полученных за счет поднятия базовой матрицы контроля четности на значение поднятия L.
Кодовое слово состоит из информационных битов и битов четности вдоль верхней части графа 800. Биты в кодовом слове могут передаваться слева направо, за исключением некоторого переупорядочивания столбцов четности.
Базовый граф 800 содержит информационные биты s, первые биты четности p 1, вторые биты четности p 2 и третьи биты четности p 3 вдоль верхней части базового графа. Первые биты четности связаны с первым множеством ограничений, вторые биты четности связаны со вторым множеством ограничений, и третьи биты четности связаны с третьим множеством ограничений. Сердцевинная часть базового графа 800 состоит из вершин-переменных, представляющих информационные биты и первые, и вторые биты четности, и вершин-ограничений, представляющих первое и второе множества ограничений. Сердцевинная часть обычно не содержит вершины-переменные 1 степени. Третьи биты четности и ограничения третьего множества ограничений (или третьи ограничения по четности) находятся друг с другом во взаимно однозначном соответствии, что демонстрирует единичная матрица в нижнем правом углу базового графа 800. Третьи биты четности и третьи ограничения по четности можно линейно упорядочить так, чтобы каждый из третьих битов четности можно было определить как четность информационных битов, первых битов четности, вторых битов четности и предыдущих третьих битов четности. Вершина третьего ограничения по четности, связанная с третьим битом четности взаимно однозначным соответствием, соединена ребрами с вершиной-переменной третьего бита четности, а также с вершинами-переменными, представляющими биты, из которых третий бит четности является битом четности.
Вариант осуществления, показанный на фиг.8, включают в себя несколько признаков, которые могут упрощать кодирование. Вершины-переменные первых и вторых битов четности имеют 2 степень или 3 степень. Для упрощения кодирования один первый бит четности может быть связан с одной вершиной-переменной 3 степени, и вторые биты четности могут быть связаны с вершинами-переменными 2 степени. Вершина-переменная 3 степени представлена столбцом 810 для матриц B и D, которые включают в себя три заштрихованных квадратных блока для трех ненулевых элементов. Вершины-переменные 2 степени могут иметь конфигурацию структуры накопительной цепи, которая также известна под названием двухдиагональной структуры. Эта двухдиагональная структура представлена треугольной матрицей T, в каждом столбце которой имеются два находящихся один на другом помеченных блока. Двухдиагональная структура может благотворно влиять на производительность кода и кодирование. Большое количество вершин-переменных 2 степени может повышать производительность, и наличие вершин-переменных 2 степени в двухдиагональной форме доводит эту возможность почти до максимума. Двухдиагональная структура также облегчает рекурсивное кодирование вершин-переменных 2 степени, наподобие сверточного кода. Будучи правильно упорядочена, структура матрицы H может включать в себя подматрицу T, в которой только диагональ (1,1), (2,2) и т.д., а также поддиагональ (2,1), (3,2) и т.д. содержат ненулевые элементы. Часто ребра, соответствующие двухдиагональной структуре, имеют значение поднятия 0, означающее отсутствие перестановки, образуя L отдельных цепей в поднятом графе.
Два из трех ребер вершины-переменной 3 степени могут соединяться в базовом графе, образуя замкнутый контур в графе, связанном с двухдиагональной структурой. Для упрощения кодирования в этом случае значения поднятия для трех ребер вершины-переменной 3 степени могут иметь вид x, s, s′ = (s+L/m) mod L, где m равно степени 2, и x и s могут иметь произвольные значения. После обращения всех циклических сдвигов код остается неизменным, поскольку это эквивалентно обращению порядка вершин-ограничений в поднятии. Таким образом, значения поднятия в виде x, s, s′ = (s+L/m) mod L также можно использовать. Кодирование можно упростить, поскольку матрицу ϕ = -ET -1 B + D можно разложить на множители низкой степени, и она сама имеет низкий вес.
Значения циклического сдвига для двух ненулевых элементов вершины-переменной 3 степени могут быть s и s′, где s может иметь произвольно выбранное значение, и s′ можно выбирать несколькими способами. В первом варианте осуществления s′ = s и ϕ -1 является матрицей перестановки. Для этого варианта осуществления поднятый код LDPC имеет контур, проходящий вдоль накопительной цепи базового графа (через вершины 2 степени) и одну вершину 3 степени. Контур имеет кратность L, что может обеспечивать близкую к оптимальной характеристику минимального уровня ошибки (error floor), в особенности, из-за того, что базовый граф имеет короткую накопительную цепь. В другом варианте осуществления s′ = s + L/2 и ϕ -1 равна сумме трех матриц перестановки. Для этого варианта осуществления соответствующий контур в поднятом коде LDPC проходит вдоль накопительной цепи базового графа (через вершины 2 степени) и две вершины 3 степени. Сложность умножения на ϕ-1 все же может быть низкой. Однако этот вариант осуществления все же может быть подвержен некоторым минимальным уровням ошибки. В третьем варианте осуществления s′ = s + L/4 и ϕ -1 равна сумме девяти матриц перестановки. Соответствующий контур в поднятом коде LDPC проходит вдоль накопительной цепи базового графа (через вершины 2 степени) и четыре вершины 3 степени. Сложность умножения на ϕ -1 все же может быть низкой, поскольку ϕ -1 по-прежнему может быть разреженной матрицей. Этот вариант осуществления может упрощать кодирование, одновременно избегая проблем, связанных с минимальными уровнями ошибки. Значение циклического сдвига для третьего ненулевого элемента может быть x, которое может быть другим, произвольно выбранным значением.
Описанные в настоящем документе методы можно использовать для поддержки широкого диапазона размеров пакета. Подходящий размер пакета можно выбирать на основании различных факторов, например канальных условий (которые могут определяться спектральной эффективностью или форматом пакета), объемом выделяемых ресурсов, служебной нагрузкой пилот-канала, рангом MIMO и т.д. Методы позволяют генерировать хорошие совместимые по скорости коды для любых значений k и n с использованием малого количества базовых кодов LDPC.
Описанные в настоящем документе поднятые коды LDPC могут обеспечивать реализацию параллельного кодера и декодера в различных формах. Для реализации реберно-параллельного декодера ребра в базовом графе можно обрабатывать в последовательном режиме, и параллелизма можно добиться за счет одновременной обработки L копий одного и того же ребра. Для реализации вершинно-параллельного декодера разные копии базового графа можно обрабатывать в последовательном режиме, и параллелизма можно добиться за счет одновременной обработки разных вершин в базовом графе. Благодаря использованию матриц циклической перестановки, размеры которых ограничены степенями 2, поднятие можно легко реализовать с использованием операции отсчета, в особенности, для вершинно-параллельной реализации. Операция отсчета означает обход L-контура путем отсчета от x до x+1 mod L. Это ограничение по размеру поднятия позволяет гарантировать, что все различные размеры поднятия имеют большой общий множитель, что может быть важным свойством для реализации реберно-параллельного декодера. Описанная в настоящем документе структура кода LDPC может поддерживать эффективные реализации вершинно-параллельного и реберно-параллельного декодера. Кроме того, описания графа компактны и обеспечивают значительное снижение сложности.
На фиг.9 показан вариант осуществления процесса 900 для обработки данных. Процесс 900 можно осуществлять на базовой станции, терминале или какой-нибудь другой сущности. Пакеты переменных размеров можно кодировать или декодировать на основании множества базовых матриц контроля четности разных размеров и множества значений поднятия, равных разным степеням 2 (блок 912). Множество базовых матриц контроля четности может содержать базовые матрицы контроля четности для 6, 7, 8, 9, 10 и 11 информационных битов, как описано выше, для от kB до 2kB-1 информационных битов, для от kB+1 до 2kB информационных битов, или для некоторого другого диапазона информационных битов. Множество базовых матриц контроля четности также может включать в себя некоторую другую комбинацию базовых матриц контроля четности. Множество значений поднятия может содержать значения поднятия для 4, 8, 16, 32, 64, 128, 256, 512 и 1024, как описано выше, или некоторый другой диапазон или комбинацию значений поднятия. Параметры (например, значения циклического сдвига) для множества базовых матриц контроля четности можно хранить для использования при кодировании или декодировании пакетов переменных размеров (блок 914). Каждая базовая матрица контроля четности может содержать совокупность ненулевых элементов в совокупности положений. Каждый ненулевой элемент может быть связан со значением циклического сдвига в пределах от 0 до Lmax-1, где Lmax - максимальное значение поднятия. Совокупность значений циклического сдвига можно хранить для совокупности ненулевых элементов каждой базовой матрицы контроля четности. Значения циклического сдвига для всех значений поднятия для каждой базовой матрицы контроля четности можно определить на основании значений циклического сдвига, сохраненных для базовой матрицы контроля четности.
На фиг.10 показан вариант осуществления устройства 1000 для обработки данных. Устройство 1000 включает в себя средство для кодирования или декодирования пакетов переменных размеров на основании множества базовых матриц контроля четности разных размеров и множества значений поднятия, равных разным степеням 2 (модуль 1012), и средство для хранения параметров (например, значений циклического сдвига) для множества базовых матриц контроля четности (блок 1014).
На фиг.11 показан вариант осуществления процесса 1100 для обработки пакета, который можно использовать для блока 912 на фиг.9. Можно определить размер пакета для пакета, подлежащего кодированию или декодированию (блок 1112). Значение поднятия можно выбирать из множества значений поднятия на основании размера пакета, например, как показано в уравнении (2) (блок 1114). Базовую матрицу контроля четности можно выбирать из множества базовых матриц контроля четности на основании размера пакета и выбранного значения поднятия, например, как показано в уравнении (3) (блок 1116). Поднятую матрицу контроля четности можно генерировать на основании выбранной базовой матрицы контроля четности и выбранного значения поднятия (блок 1118). Пакет можно кодировать или декодировать на основании поднятой матрицы контроля четности (блок 1120).
Для блока 1118 поднятую матрицу контроля четности можно генерировать на основании дополнительно значений циклического сдвига для ненулевых элементов выбранной базовой матрицы контроля четности. Значения циклического сдвига для поднятой матрицы контроля четности можно вычислять на основании значений циклического сдвига для ненулевых элементов выбранной базовой матрицы контроля четности и выбранного значения поднятия, например, как показано в уравнении (4). Затем поднятую матрицу контроля четности можно генерировать путем замены каждого ненулевого элемента выбранной базовой матрицы контроля четности матрицей циклической перестановки со значением циклического сдвига, вычисленным для ненулевого элемента.
Для кодирования на блоке 1120 информационные биты в пакете можно кодировать на основании поднятой матрицы контроля четности для получения первых битов четности, например, как показано в уравнении (12). Информационные биты и первые биты четности можно кодировать на основании поднятой матрицы контроля четности для получения вторых битов четности, например, как показано в уравнении (13). Информационные биты, первые биты четности и вторые биты четности можно кодировать на основании поднятой матрицы контроля четности для получения третьих битов четности, например, как показано в уравнении (14).
Для декодирования на блоке 1120 большой граф для поднятой матрицы контроля четности можно генерировать на основании L копий базового графа для выбранной базовой матрицы контроля четности, где L - выбранное значение поднятия. Вершины L копий базового графа можно соединять между собой на основании матриц перестановки для ненулевых элементов выбранной базовой матрицы контроля четности. Базовый граф может содержать совокупность ребер для ненулевых элементов выбранной базовой матрицы контроля четности. Для реберно-параллельного декодирования декодирование можно осуществлять параллельно для L копий одного и того же ребра в L копиях базового графа и можно осуществлять последовательно для разных ребер в L копиях базового графа. Для вершинно-параллельного декодирования декодирование можно осуществлять параллельно для вершин каждой копии базового графа и можно осуществлять последовательно для L копий базового графа.
На фиг.12 показан вариант осуществления процесса 1200 для обработки пакета. Первое множество значений циклического сдвига для первой матрицы контроля четности с первым размером поднятия можно определить на основании второго множества значений циклического сдвига для второй матрицы контроля четности со вторым размером поднятия (блок 1212). Первый и второй размеры поднятия могут быть разными степенями 2. В одном варианте осуществления блока 1212 коэффициент K можно определить на основании отношения второго размера поднятия к первому размеру поднятия, и K LSB каждого значения циклического сдвига во втором множестве можно удалить для получения соответствующего значения циклического сдвига в первом множестве. Этого можно добиться делением каждого значения циклического сдвига во втором множестве на отношение и округления в меньшую сторону до целочисленного значения для получения соответствующего значения циклического сдвига в первом множестве, как показано в уравнении (4). В другом варианте осуществления блока 1212 K MSB каждого значения циклического сдвига во втором множестве можно удалить для получения соответствующего значения циклического сдвига в первом множестве.
Первую матрицу контроля четности можно генерировать на основании первого множества значений циклического сдвига (блок 1214). Этого можно добиться путем замены каждого ненулевого элемента базовой матрицы контроля четности матрицей циклической перестановки со значением циклического сдвига в первом множестве, соответствующего ненулевому элементу. Пакет можно кодировать или декодировать на основании первой матрицы контроля четности (блок 1216).
На фиг.13 показан вариант осуществления устройства 1300 для обработки пакета. Устройство 1300 включает в себя средство для определения первого множества значений циклического сдвига для первой матрицы контроля четности с первым размером поднятия на основании второго множества значений циклического сдвига для второй матрицы контроля четности со вторым размером поднятия (модуль 1312), средство для генерации первой матрицы контроля четности на основании первого множества значений циклического сдвига (модуль 1314) и средство для кодирования или декодирования пакета на основании первой матрицы контроля четности (модуль 1316).
На фиг.14 показан вариант осуществления процесса 1400 для обработки пакета. Поднятую матрицу контроля четности можно получить путем замены каждого ненулевого элемента базовой матрицы контроля четности матрицей перестановки L×L с конкретным значением циклического сдвига, где L равно степени 2 (блок 1412). Значения циклического сдвига s и s + L/m можно использовать для двух ненулевых элементов в столбце базовой матрицы контроля четности, имеющем по меньшей мере три ненулевых элемента, где s - произвольное значение, и m равно степени 2 (блок 1414). В одном варианте осуществления m равно 2, и значения циклического сдвига для двух ненулевых элементов равны s и s+ L/2. В другом варианте осуществления m равно 4, и значения циклического сдвига для двух ненулевых элементов равны s и s + L/4. В еще одном варианте осуществления m равно восьми, и значения циклического сдвига для двух ненулевых элементов равны s и s + L/8. m также может быть равно другим значениям. Значение циклического сдвига x можно выбирать для третьего ненулевого элемента в столбце, имеющем по меньшей мере три ненулевых элемента. Базовая матрица контроля четности может содержать подматрицу
Figure 00000027
, где T - нижняя треугольная матрица, матрицы B и D имеют ширину 1, матрицы D и E имеют высоту 1, и по меньшей мере три ненулевых элемента находятся в столбце, соответствующем матрицам B и D. Пакет можно кодировать или декодировать на основании поднятой матрицы контроля четности (блок 1416).
На фиг.15 показан вариант осуществления устройства 1500 для обработки пакета. Устройство 1500 включает в себя средство для получения поднятой матрицы контроля четности путем замены каждого ненулевого элемента базовой матрицы контроля четности матрицей перестановки L×L с конкретным значением циклического сдвига, где L равно степени 2 (модуль 1512), средство для использования значений циклического сдвига s и s + L/m - для двух ненулевых элементов в столбце базовой матрицы контроля четности, имеющем по меньшей мере три ненулевых элемента, где s - произвольное значение, и m равно степени 2 (модуль 1514), и средство для кодирования или декодирования пакета на основании поднятой матрицы контроля четности (модуль 1516).
Модули, показанные на фиг.10, 13 и 15, могут содержать процессоры, электронные устройства, аппаратные устройства, электронные компоненты, логические схемы, блоки памяти и т.д. или любую их комбинацию.
Описанные в настоящем документе методы можно реализовать различными средствами. Например, эти методы можно реализовать в виде оборудования, программно-аппаратного обеспечения, программного обеспечения или их комбинации. Для аппаратной реализации блоки обработки, используемые для осуществления методов на сущности (например, Узле B или терминале), можно реализовать в одной или нескольких специализированных интегральных схемах (ASIC), цифровых сигнальных процессорах (ЦСП), устройствах обработки цифровых сигналов (DSPD), программируемых логических устройствах (ПЛУ), вентильных матрицах, программируемых пользователем (FPGA), процессорах, контроллерах, микроконтроллерах, микропроцессорах, электронных устройствах, других электронных блоках, предназначенных для осуществления описанных в настоящем документе функций, или их комбинациях.
Для программно-аппаратной и/или программной реализации методы можно реализовать посредством кода (например, процедур, функций, модулей, инструкций и т.д.), которые осуществляют описанные в настоящем документе функции. В общем случае любой машиночитаемый / доступный для обращения процессора носитель, материально воплощающий программно-аппаратный и/или программный код можно использовать в реализации описанных в настоящем документе методов. Например, программно-аппаратный и/или программный код может храниться в памяти (например, памяти 232 или 272 на фиг.2) и выполняться процессором (например, процессором 230 или 270). Память можно реализовать внутри процессора или вне процессора. Программно-аппаратный и/или программный код также может храниться на машиночитаемом / доступном для обращения процессора носителе, например в оперативной памяти (ОЗУ), постоянной памяти (ПЗУ), энергонезависимой оперативной памяти (NVRAM), программируемой постоянной памяти (ППЗУ), электрически стираемой ППЗУ (ЭСППЗУ), флэш-памяти, на флоппи-диске, компакт-диске (CD), цифровом универсальном диске (DVD), магнитном или оптическом устройстве хранения данных и т.д. Код может выполняться одним или несколькими компьютерами/процессорами и может побуждать компьютер(ы)/процессор(ы) осуществлять определенные аспекты описанных в настоящем документе функций.
Вышеприведенное описание обеспечено, чтобы специалист в данной области техники мог использовать и применять настоящее описание. Специалист в данной области техники может предложить различные модификации описанного изобретения, но очевидно, что установленные в настоящем документе общие принципы можно применять к другим вариациям, не выходящим за рамки сущности или объема описания. Таким образом, описание не ограничено описанными в настоящем документе примерами и вариантами осуществления, но должно быть истолковано в наиболее широком объеме в соответствии с раскрытыми в настоящем документе принципами и новыми признаками.

Claims (15)

1. Устройство для обработки данных, содержащее
по меньшей мере, один процессор, выполненный с возможностью обработки пакетов переменных размеров путем выбора одной из набора базовых матриц контроля четности разных размеров и одного из набора значений поднятия, равных разным степеням 2, для генерации поднятой матрицы контроля четности и обработки, по меньшей мере, одного пакета на основании поднятой матрицы контроля четности, и
память, соединенную с, по меньшей мере, одним процессором и выполненную с возможностью хранения параметров для набора базовых матриц контроля четности.
2. Устройство по п.1, в котором, по меньшей мере, один процессор выполнен с возможностью определения размера пакета для пакета, подлежащего обработке, выбора значения поднятия из набора значений поднятия на основании размера пакета, выбора базовой матрицы контроля четности из набора базовых матриц контроля четности на основании размера пакета и выбранного значения поднятия, генерации поднятой матрицы контроля четности на основании выбранной базовой матрицы контроля четности и выбранного значения поднятия и обработки пакета на основании поднятой матрицы контроля четности.
3. Устройство по п.2, в котором, по меньшей мере, один процессор выполнен с возможностью выбора значения поднятия путем вычисления
Figure 00000028

где k - размер пакета, kB,max - максимальное количество информационных битов для набора базовых матриц контроля четности, L - выбранное значение поднятия, и
Figure 00000029
обозначает оператор верхнего целочисленного приближения.
4. Способ обработки данных, содержащий этапы, на которых
обрабатывают пакеты переменных размеров путем выбора одной из набора базовых матриц контроля четности разных размеров и выбора одного из набора значений поднятия, равных разным степеням 2, для генерации поднятой матрицы контроля четности и обработки, по меньшей мере, одного пакета на основании поднятой матрицы контроля четности.
5. Способ по п.4, в котором на этапе обработки пакетов переменных размеров
определяют размер пакета для пакета,
выбирают значение поднятия из набора значений поднятия на основании размера пакета,
выбирают базовую матрицу контроля четности из набора базовых матриц контроля четности на основании размера пакета и выбранного значения поднятия,
генерируют поднятую матрицу контроля четности на основании выбранной базовой матрицы контроля четности и выбранного значения поднятия и
обрабатывают пакет на основании поднятой матрицы контроля четности.
6. Способ по п.5, в котором на этапе выбора значения поднятия вычисляют
Figure 00000030

где k - размер пакета, kB,max - максимальное количество информационных битов для набора базовых матриц контроля четности, L - выбранное значение поднятия, и
Figure 00000029
обозначает оператор верхнего целочисленного приближения.
7. Способ по п.5, в котором на этапе выбора базовой матрицы контроля четности вычисляют
Figure 00000031
,
где k - размер пакета, L - выбранное значение поднятия, kB - количество информационных битов для выбранной базовой матрицы контроля четности, и
Figure 00000029

обозначает оператор верхнего целочисленного приближения.
8. Способ по п.4, в котором на этапе генерации поднятой матрицы контроля четности
генерируют поднятую матрицу контроля четности на основании дополнительно множества значений циклического сдвига для множества ненулевых элементов выбранной базовой матрицы контроля четности.
9. Способ по п.4, дополнительно содержащий этап, на котором
сохраняют множество значений циклического сдвига для множества ненулевых элементов каждой базовой матрицы контроля четности в наборе базовых матриц контроля четности.
10. Устройство для обработки данных, содержащее
средство для обработки пакетов переменных размеров путем выбора одного из набора базовых матриц контроля четности разных размеров и выбора одного из набора значений поднятия, равных разным степеням 2, для генерации поднятой матрицы контроля четности и обработки на основании поднятой матрицы контроля четности.
11. Машиночитаемый носитель, на котором сохранена программа, которая при выполнении, по меньшей мере, одним компьютером побуждает, по меньшей мере, один компьютер выполнять способ обработки данных, причем машиночитаемый носитель содержит
код, побуждающий, по меньшей мере, один компьютер обрабатывать пакеты переменных размеров путем выбора одной из набора базовых матриц контроля четности разных размеров и выбора одного из набора значений поднятия, равных разным степеням 2, для генерации поднятой матрицы контроля четности и обработке на основании поднятой матрицы контроля четности.
12. Устройство для обработки данных, содержащее
по меньшей мере, один процессор, выполненный с возможностью определения первого набора значений циклического сдвига для первой матрицы контроля четности с первым размером поднятия на основании второго набора значений циклического сдвига для второй матрицы контроля четности со вторым размером поднятия, причем первый и второй размеры поднятия являются разными степенями 2, генерации первой матрицы контроля четности на основании первого набора значений циклического сдвига и обработки пакета на основании первой матрицы контроля четности, и
память, соединенную с, по меньшей мере, одним процессором.
13. Способ обработки данных, содержащий этапы, на которых определяют первый набор значений циклического сдвига для первой матрицы контроля четности с первым размером поднятия на основании второго набора значений циклического сдвига для второй матрицы контроля четности со вторым размером поднятия, причем первый и второй размеры поднятия являются разными степенями 2,
генерируют первую матрицу контроля четности на основании первого набора значений циклического сдвига, и
обрабатывают пакет на основании первой матрицы контроля четности.
14. Устройство для обработки данных, содержащее
по меньшей мере, один процессор, выполненный с возможностью получения поднятой матрицы контроля четности путем замены каждого ненулевого элемента базовой матрицы контроля четности матрицей перестановки L×L с конкретным значением циклического сдвига, где L равно степени 2, использования значений циклического сдвига s и s+L/m для двух ненулевых элементов в столбце базовой матрицы контроля четности, имеющем, по меньшей мере, три ненулевых элемента, где s - произвольное значение, и m равно степени 2, и обработки пакета на основании поднятой матрицы контроля четности, и
память, соединенную с, по меньшей мере, одним процессором.
15. Способ обработки данных, содержащий этапы, на которых
получают поднятую матрицу контроля четности путем замены каждого ненулевого элемента базовой матрицы контроля четности матрицей перестановки L×L с конкретным значением циклического сдвига, где L равно степени 2,
используют значения циклического сдвига s и s+L/m для двух ненулевых элементов в столбце базовой матрицы контроля четности, имеющем, по меньшей мере, три ненулевых элемента, где s - произвольное значение, и m равно степени 2, и
обрабатывают пакет на основании поднятой матрицы контроля четности.
RU2009131711/08A 2007-01-24 2008-01-24 Кодирование и декодирование ldpc пакетов переменных размеров RU2443053C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US88649607P 2007-01-24 2007-01-24
US60/886,496 2007-01-24

Publications (2)

Publication Number Publication Date
RU2009131711A RU2009131711A (ru) 2011-02-27
RU2443053C2 true RU2443053C2 (ru) 2012-02-20

Family

ID=39642439

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2009131711/08A RU2443053C2 (ru) 2007-01-24 2008-01-24 Кодирование и декодирование ldpc пакетов переменных размеров

Country Status (13)

Country Link
US (2) US8433984B2 (ru)
EP (2) EP2106635A2 (ru)
JP (3) JP5231453B2 (ru)
KR (5) KR101364160B1 (ru)
CN (2) CN102904583B (ru)
AU (1) AU2008207799B2 (ru)
BR (1) BRPI0806757A2 (ru)
CA (1) CA2674719A1 (ru)
IL (1) IL199605A0 (ru)
MX (1) MX2009007946A (ru)
RU (1) RU2443053C2 (ru)
TW (2) TW201334425A (ru)
WO (1) WO2008092040A2 (ru)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2575399C1 (ru) * 2014-08-20 2016-02-20 Федеральное государственное унитарное предпритие Ордена Трудового Красного Знамени научно-исследовательский институт радио (ФГУП НИИР) Способ декодирования ldpc-кодов и устройство его реализующее
RU2628145C2 (ru) * 2013-05-07 2017-08-15 Хуавей Текнолоджиз Ко., Лтд. Способ кодирования и декодирования и устройство и система
RU2654132C2 (ru) * 2013-02-08 2018-05-16 Сони Корпорейшн Устройство обработки данных и способ обработки данных
RU2656830C2 (ru) * 2013-06-12 2018-06-06 Сони Корпорейшн Устройство обработки данных и способ обработки данных
RU2667772C1 (ru) * 2017-05-05 2018-09-24 Хуавэй Текнолоджиз Ко., Лтд. Способ и устройство обработки информации и устройство связи
RU2716044C1 (ru) * 2016-07-20 2020-03-05 Хуавей Текнолоджиз Ко., Лтд. Способы и системы кодирования и декодирования ldpc кодов
RU2730444C1 (ru) * 2017-06-25 2020-08-21 ЭлДжи ЭЛЕКТРОНИКС ИНК. Способ для выполнения кодирования на основе матрицы контроля по четности ldpc-кода в системе беспроводной связи и терминал с его использованием
RU2740154C1 (ru) * 2017-06-15 2021-01-12 Хуавей Текнолоджиз Ко., Лтд. Способ обработки информации и устройство связи
RU2740151C1 (ru) * 2017-05-05 2021-01-12 Хуавей Текнолоджиз Ко., Лтд. Способ обработки информации и устройство связи
US11277153B2 (en) 2017-06-27 2022-03-15 Huawei Technologies Co., Ltd. Method and apparatus for low density parity check channel coding in wireless communication system

Families Citing this family (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9419749B2 (en) 2009-08-19 2016-08-16 Qualcomm Incorporated Methods and apparatus employing FEC codes with permanent inactivation of symbols for encoding and decoding processes
CN102904583B (zh) 2007-01-24 2017-06-23 高通股份有限公司 对可变大小分组进行ldpc编码和译码
US8370711B2 (en) * 2008-06-23 2013-02-05 Ramot At Tel Aviv University Ltd. Interruption criteria for block decoding
US8392814B2 (en) * 2008-10-07 2013-03-05 Qualcomm Incorporated Method and apparatus for high speed structured multi rate low density parity check codes
US8612823B2 (en) * 2008-10-17 2013-12-17 Intel Corporation Encoding of LDPC codes using sub-matrices of a low density parity check matrix
CN101741396B (zh) * 2008-11-19 2013-03-13 华为技术有限公司 可变码长ldpc码编码或译码的方法与装置及编码器和译码器
JP4898858B2 (ja) 2009-03-02 2012-03-21 パナソニック株式会社 符号化器、復号化器及び符号化方法
TWI427936B (zh) * 2009-05-29 2014-02-21 Sony Corp 接收設備，接收方法，程式，及接收系統
US8495450B2 (en) * 2009-08-24 2013-07-23 Samsung Electronics Co., Ltd. System and method for structured LDPC code family with fixed code length and no puncturing
US8560911B2 (en) * 2009-09-14 2013-10-15 Samsung Electronics Co., Ltd. System and method for structured LDPC code family
KR101644656B1 (ko) * 2009-11-02 2016-08-10 삼성전자주식회사 선형 블록 부호를 사용하는 통신 시스템에서 패리티 검사 행렬을 생성하는 방법과 이를 이용한 채널 부호화/복호화 장치 및 방법
KR101670511B1 (ko) * 2010-05-07 2016-10-28 삼성전자주식회사 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 채널 부호/복호 방법 및 장치
US8971261B2 (en) 2010-06-02 2015-03-03 Samsung Electronics Co., Ltd. Method and system for transmitting channel state information in wireless communication systems
US8732565B2 (en) 2010-06-14 2014-05-20 Samsung Electronics Co., Ltd. Method and apparatus for parallel processing in a gigabit LDPC decoder
US9634693B2 (en) * 2010-08-12 2017-04-25 Samsung Electronics Co., Ltd Apparatus and method for decoding LDPC codes in a communications system
JP5500379B2 (ja) * 2010-09-03 2014-05-21 ソニー株式会社 データ処理装置、及びデータ処理方法
US8644282B2 (en) * 2010-09-16 2014-02-04 Qualcomm Incorporated System and method for transmitting a low density parity check signal
US8739001B2 (en) * 2011-04-23 2014-05-27 Analogies Sa LDPC encoding and decoding techniques
EP2525497A1 (en) 2011-05-18 2012-11-21 Panasonic Corporation Bit-interleaved coding and modulation (BICM) with quasi-cyclic LDPC codes
CN102801431B (zh) * 2011-05-25 2015-02-04 华为技术有限公司 一种编码装置及方法
KR20120137198A (ko) 2011-06-11 2012-12-20 삼성전자주식회사 통신 시스템에서 패킷 송수신 장치 및 방법
JP5391253B2 (ja) * 2011-10-26 2014-01-15 パナソニック株式会社 送信装置及び送信方法
KR101922990B1 (ko) 2011-11-11 2018-11-28 삼성전자주식회사 멀티미디어 통신 시스템에서 준순환 저밀도 패리티 검사 부호 송/수신 장치 및 방법
JP5665725B2 (ja) * 2011-12-13 2015-02-04 株式会社東芝 符号化装置及びこれを用いた半導体メモリシステム
KR101221062B1 (ko) * 2011-12-14 2013-01-11 단국대학교 산학협력단 가변 ｕｓｃ 부호를 이용한 부호화 및 복호화 방법
KR101685010B1 (ko) 2012-06-01 2016-12-13 한국전자통신연구원 지상파 클라우드 방송을 위한 ldpc 부호
US9178653B2 (en) * 2013-01-16 2015-11-03 Broadcom Corporation Very short size LDPC coding for physical and/or control channel signaling
US9154261B2 (en) * 2013-01-16 2015-10-06 Broadcom Corporation Low density parity check (LDPC) coding in communication systems
KR102142142B1 (ko) * 2013-02-13 2020-08-06 퀄컴 인코포레이티드 높은 레이트, 높은 병렬성, 및 낮은 에러 플로어를 위해 준순환 구조들 및 펑처링을 사용하는 ldpc 설계
RU2658791C2 (ru) * 2013-05-02 2018-06-22 Сони Корпорейшн Устройство обработки данных и способ обработки данных
CN107888199B (zh) * 2013-05-16 2021-11-09 韩国电子通信研究院 基于低密度奇偶校验编码/解码输入信息的方法和编码器
EP2833553B1 (en) * 2013-07-30 2021-03-31 Alcatel Lucent LDPC decoder
EP2858249A1 (en) 2013-10-07 2015-04-08 Electronics and Telecommunications Research Institute Low density parity check encoder
US9430375B2 (en) 2013-12-30 2016-08-30 International Business Machines Corporation Techniques for storing data in bandwidth optimized or coding rate optimized code words based on data access frequency
JP2015156530A (ja) 2014-02-19 2015-08-27 ソニー株式会社 データ処理装置、及び、データ処理方法
KR102260775B1 (ko) * 2014-05-22 2021-06-07 한국전자통신연구원 길이가 16200이며, 부호율이 10/15인 ldpc 부호어 및 256-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
CA2864630C (en) 2014-08-14 2017-05-30 Electronics And Telecommunications Research Institute Low density parity check encoder having length of 64800 and code rate of 4/15, and low density parity check encoding method using the same
CA2963911C (en) 2014-08-14 2019-11-05 Electronics And Telecommunications Research Institute Low density parity check encoder having length of 16200 and code rate of 2/15, and low density parity check encoding method using the same
CA2959613C (en) 2014-08-14 2019-05-14 Electronics And Telecommunications Research Institute Low density parity check encoder having length of 16200 and code rate of 5/15, and low density parity check encoding method using the same
CA2864635C (en) 2014-08-14 2017-06-27 Sung-Ik Park Low density parity check encoder having length of 16200 and code rate of 3/15, and low density parity check encoding method using the same
CA2959616C (en) 2014-08-14 2021-05-25 Electronics And Telecommunications Research Institute Low density parity check encoder having length of 16200 and code rate of 4/15, and low density parity check encoding method using the same
US9496896B2 (en) 2014-08-14 2016-11-15 Electronics And Telecommunications Research Institute Low density parity check encoder having length of 64800 and code rate of 5/15, and low density parity check encoding method using the same
CA2864650C (en) 2014-08-14 2017-05-30 Sung-Ik Park Low density parity check encoder having length of 64800 and code rate of 2/15, and low density parity check encoding method using the same
US9525432B2 (en) 2014-08-14 2016-12-20 Electronics And Telecommunications Research Institute Low density parity check encoder having length of 64800 and code rate of 3/15, and low density parity check encoding method using the same
KR102270310B1 (ko) * 2014-08-26 2021-06-30 한국전자통신연구원 Ldpc 부호화기 및 이를 이용한 ldpc 부호화 방법
US9602243B2 (en) 2014-08-26 2017-03-21 Electronics And Telecommunications Research Institute Low density parity check encoder, and low density parity check encoding method using the same
US9432052B2 (en) * 2014-09-18 2016-08-30 Broadcom Corporation Puncture-aware low density parity check (LDPC) decoding
US20160218750A1 (en) * 2015-01-23 2016-07-28 Empire Technology Development Llc Parity check code encoder
JP5848472B2 (ja) * 2015-02-24 2016-01-27 パナソニック株式会社 受信装置及び受信方法
US9667276B1 (en) * 2015-08-06 2017-05-30 Xilinx, Inc. Efficient low error-floor LDPC codes
US10382069B2 (en) * 2015-08-11 2019-08-13 Apple Inc. Data encoding by efficient inversion of a parity-check sub-matrix
US10784901B2 (en) 2015-11-12 2020-09-22 Qualcomm Incorporated Puncturing for structured low density parity check (LDPC) codes
JP6005830B2 (ja) * 2015-11-26 2016-10-12 パナソニック株式会社 受信装置及び受信方法
WO2017111853A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Hybrid scheduling and latch-based pipelines for low-density parity-check decoding
KR20170083432A (ko) 2016-01-08 2017-07-18 삼성전자주식회사 레이트 호환 가능 저밀도 패리티 검사 코드를 지원하는 통신 시스템에서 신호를 송신 및 수신하는 장치 및 방법
US11043966B2 (en) * 2016-05-11 2021-06-22 Qualcomm Incorporated Methods and apparatus for efficiently generating multiple lifted low-density parity-check (LDPC) codes
US10164659B2 (en) 2016-05-12 2018-12-25 Mediatek Inc. QC-LDPC coding methods and apparatus
US10454499B2 (en) 2016-05-12 2019-10-22 Qualcomm Incorporated Enhanced puncturing and low-density parity-check (LDPC) code structure
WO2017193558A1 (zh) 2016-05-13 2017-11-16 中兴通讯股份有限公司 结构化ldpc码的数据处理方法及装置
CN107370489B (zh) 2016-05-13 2020-07-28 中兴通讯股份有限公司 结构化ldpc码的数据处理方法及装置
US9917675B2 (en) 2016-06-01 2018-03-13 Qualcomm Incorporated Enhanced polar code constructions by strategic placement of CRC bits
US10313057B2 (en) 2016-06-01 2019-06-04 Qualcomm Incorporated Error detection in wireless communications using sectional redundancy check information
US10291354B2 (en) * 2016-06-14 2019-05-14 Qualcomm Incorporated High performance, flexible, and compact low-density parity-check (LDPC) code
CA3026317C (en) 2016-07-27 2023-09-26 Qualcomm Incorporated Design of hybrid automatic repeat request (harq) feedback bits for polar codes
EP4075671A1 (en) 2016-08-10 2022-10-19 IDAC Holdings, Inc. Protograph based low-density parity check (ldpc) codes in combination with harq
WO2018030909A1 (en) * 2016-08-11 2018-02-15 Huawei Technologies Co., Ltd. Construction of qc-ldpc codes for a hybrid automatic repeat request (harq) scheme
KR102126404B1 (ko) 2016-08-12 2020-06-24 텔레호낙티에볼라게트 엘엠 에릭슨(피유비엘) Ldpc 코드들에 대한 레이트 매칭 방법들
WO2018029616A1 (en) * 2016-08-12 2018-02-15 Telefonaktiebolaget Lm Ericsson (Publ) Determining elements of base matrices for quasi-cyclic ldpc codes having variable code lengths
CN109792253A (zh) * 2016-09-30 2019-05-21 Lg电子株式会社 Qc ldpc码速率匹配方法和用于该方法的装置
US10778371B2 (en) * 2016-11-02 2020-09-15 Qualcomm Incorporated Deeply-pipelined high-throughput LDPC decoder architecture
WO2018084735A1 (en) * 2016-11-03 2018-05-11 Huawei Technologies Co., Ltd. Efficiently decodable qc-ldpc code
CN110024295B (zh) 2016-11-14 2021-02-12 华为技术有限公司 可变长度准循环低密度奇偶校验qc-ldpc码的编、解码方法和装置
KR20180071917A (ko) * 2016-12-20 2018-06-28 삼성전자주식회사 통신 또는 방송 시스템에서 채널 부호화/복호화 방법 및 장치
EP4312393A3 (en) * 2016-12-20 2024-04-03 Samsung Electronics Co., Ltd. Apparatus and method for channel encoding/decoding in communication or broadcasting system
WO2018117651A1 (en) 2016-12-20 2018-06-28 Samsung Electronics Co., Ltd. Apparatus and method for channel encoding/decoding in communication or broadcasting system
TWI602188B (zh) * 2017-01-03 2017-10-11 慧榮科技股份有限公司 用來於記憶裝置中進行資料管理之方法以及記憶裝置及其控制器
US20210167800A1 (en) * 2017-01-06 2021-06-03 Lg Electronics Inc. Method for selecting ldpc base code in multiple ldpc codes and apparatus therefor
US10581457B2 (en) 2017-01-09 2020-03-03 Mediatek Inc. Shift coefficient and lifting factor design for NR LDPC code
US10630319B2 (en) 2017-01-24 2020-04-21 Mediatek Inc. Structure of interleaver with LDPC code
US10432227B2 (en) 2017-01-24 2019-10-01 Mediatek Inc. Location of interleaver with LDPC code
US10340949B2 (en) * 2017-02-06 2019-07-02 Qualcomm Incorporated Multiple low density parity check (LDPC) base graph design
CN110249536B (zh) 2017-03-03 2021-07-20 华为技术有限公司 高码率的长ldpc码
CA3094841C (en) 2017-03-24 2023-05-02 Zte Corporation Processing method and device for quasi-cyclic low density parity check coding
US10735138B2 (en) 2017-05-02 2020-08-04 Futurewei Technologies, Inc. Multi-label offset lifting method
US10567116B2 (en) 2017-05-12 2020-02-18 Mediatek Inc. Wireless communication using codebooks from a QC-LDPC code for shorter processing latency and improved decoder throughput efficiency
US10484011B2 (en) 2017-05-12 2019-11-19 Mediatek Inc. Shift-coefficient table design of QC-LDPC code for larger code block sizes in mobile communications
US10484013B2 (en) 2017-05-12 2019-11-19 Mediatek Inc. Shift-coefficient table design of QC-LDPC code for smaller code block sizes in mobile communications
WO2018218466A1 (zh) 2017-05-28 2018-12-06 华为技术有限公司 信息处理的方法和通信装置
CN108988869B (zh) * 2017-05-31 2021-07-30 大唐移动通信设备有限公司 一种确定校验矩阵的方法及装置、计算机存储介质
CN108988871A (zh) * 2017-05-31 2018-12-11 电信科学技术研究院 一种编码方法及装置、计算机存储介质
CN110870207B (zh) * 2017-06-03 2022-05-10 华为技术有限公司 信息处理的方法和通信装置
US10312939B2 (en) 2017-06-10 2019-06-04 Qualcomm Incorporated Communication techniques involving pairwise orthogonality of adjacent rows in LPDC code
CN109120275B (zh) * 2017-06-26 2021-02-05 电信科学技术研究院 一种编码方法及装置、计算机存储介质
CN109120374B (zh) 2017-06-26 2022-11-18 中兴通讯股份有限公司 准循环低密度奇偶校验编码设计方法及装置
CN110291721B (zh) * 2017-06-27 2023-09-26 联发科技股份有限公司 在移动通信中用于小码块尺寸的qc-ldpc码的移位系数表设计方法
CN109150196A (zh) 2017-06-27 2019-01-04 华为技术有限公司 信息处理的方法、装置和通信设备
TWI690169B (zh) * 2017-06-28 2020-04-01 聯發科技股份有限公司 在移動通信中用於大碼塊尺寸的qc-ldpc碼的移位係數表設計方法
SG11201911638SA (en) 2017-07-07 2020-02-27 Qualcomm Inc Communication techniques applying low-density parity-check code base graph selection
US11258536B2 (en) 2017-08-10 2022-02-22 Samsung Electronics Co., Ltd. Method and apparatus for encoding/decoding channel in communication or broadcasting system
CN109391367B (zh) * 2017-08-11 2022-12-30 华为技术有限公司 通信方法和装置
KR101991447B1 (ko) * 2018-09-10 2019-06-20 국방과학연구소 블록 간섭 및 블록 페이딩에 강인한 고부호율 프로토그래프 기반 ldpc 부호 설계 기법
WO2020145516A1 (ko) * 2019-01-07 2020-07-16 엘지전자 주식회사 무선 통신 시스템에서 저밀도 패리티 체크 행렬을 이용한 채널 코딩을 수행하는 방법 및 장치
US11791938B2 (en) 2019-09-26 2023-10-17 Nvidia Corporation Parity check decoding
CN112583420B (zh) * 2019-09-30 2024-01-09 上海华为技术有限公司 一种数据处理方法和译码器
US10778248B1 (en) * 2020-01-30 2020-09-15 TenaFe, Inc. Low-density parity-check decoding with de-saturation
CN112511173A (zh) * 2020-12-23 2021-03-16 中兴通讯股份有限公司 低密度奇偶校验编码、译码方法、编码、译码设备及介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2007042C1 (ru) * 1991-02-22 1994-01-30 Морозов Андрей Константинович Система для кодирования и декодирования с исправлением ошибок
US6567465B2 (en) * 2001-05-21 2003-05-20 Pc Tel Inc. DSL modem utilizing low density parity check codes
EP1656737A1 (en) * 2003-08-08 2006-05-17 Intel Corporation Method and apparatus for varying lengths of low density parity check codewords

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6633859B1 (en) * 1999-08-17 2003-10-14 Authoria, Inc. Knowledge system with distinct presentation and model structure
US6633856B2 (en) 2001-06-15 2003-10-14 Flarion Technologies, Inc. Methods and apparatus for decoding LDPC codes
US6961888B2 (en) * 2002-08-20 2005-11-01 Flarion Technologies, Inc. Methods and apparatus for encoding LDPC codes
US7702986B2 (en) * 2002-11-18 2010-04-20 Qualcomm Incorporated Rate-compatible LDPC codes
US6957375B2 (en) * 2003-02-26 2005-10-18 Flarion Technologies, Inc. Method and apparatus for performing low-density parity-check (LDPC) code operations using a multi-level permutation
CN1781254B (zh) * 2003-02-26 2012-03-14 高通股份有限公司 使用多级置换来执行低密度奇偶校验码操作的方法和设备
JP4224777B2 (ja) * 2003-05-13 2009-02-18 ソニー株式会社 復号方法および復号装置、並びにプログラム
KR100809619B1 (ko) * 2003-08-26 2008-03-05 삼성전자주식회사 이동 통신 시스템에서 블록 저밀도 패러티 검사 부호부호화/복호 장치 및 방법
KR100955952B1 (ko) * 2003-10-13 2010-05-19 삼성전자주식회사 무선 통신 시스템에서 리프팅 저밀도 패러티 검사 부호를이용한 시공간 부호화 방법 및 장치
KR100922956B1 (ko) * 2003-10-14 2009-10-22 삼성전자주식회사 저밀도 패리티 검사 코드의 부호화 방법
US7395495B2 (en) * 2004-01-12 2008-07-01 Intel Corporation Method and apparatus for decoding forward error correction codes
KR100678176B1 (ko) * 2004-04-28 2007-02-28 삼성전자주식회사 가변 블록 길이를 가지는 블록 저밀도 패리티 검사 부호부호화/복호 장치 및 방법
KR20050118056A (ko) * 2004-05-12 2005-12-15 삼성전자주식회사 다양한 부호율을 갖는 Ｂｌｏｃｋ ＬＤＰＣ 부호를 이용한이동 통신 시스템에서의 채널부호화 복호화 방법 및 장치
US7526717B2 (en) * 2004-06-16 2009-04-28 Samsung Electronics Co., Ltd. Apparatus and method for coding and decoding semi-systematic block low density parity check codes
US7581157B2 (en) * 2004-06-24 2009-08-25 Lg Electronics Inc. Method and apparatus of encoding and decoding data using low density parity check code in a wireless communication system
US7346832B2 (en) * 2004-07-21 2008-03-18 Qualcomm Incorporated LDPC encoding methods and apparatus
US7395490B2 (en) * 2004-07-21 2008-07-01 Qualcomm Incorporated LDPC decoding methods and apparatus
WO2006019217A1 (en) 2004-08-16 2006-02-23 Samsung Electronics Co., Ltd. Apparatus and method for coding/decoding block low density parity check code with variable block length
WO2006039801A1 (en) 2004-10-12 2006-04-20 Nortel Networks Limited System and method for low density parity check encoding of data
KR100809616B1 (ko) * 2005-10-19 2008-03-05 삼성전자주식회사 가변 블록 길이를 가지는 블록 저밀도 패리티 검사 부호부호화/복호 장치 및 방법
KR100975558B1 (ko) * 2006-05-03 2010-08-13 삼성전자주식회사 통신 시스템에서 신호 송수신 장치 및 방법
US8464120B2 (en) * 2006-10-18 2013-06-11 Panasonic Corporation Method and system for data transmission in a multiple input multiple output (MIMO) system including unbalanced lifting of a parity check matrix prior to encoding input data streams
US7934146B2 (en) * 2006-10-18 2011-04-26 Nokia Corporation Method, apparatus and computer program product providing for data block encoding and decoding
CN102904583B (zh) * 2007-01-24 2017-06-23 高通股份有限公司 对可变大小分组进行ldpc编码和译码

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2007042C1 (ru) * 1991-02-22 1994-01-30 Морозов Андрей Константинович Система для кодирования и декодирования с исправлением ошибок
US6567465B2 (en) * 2001-05-21 2003-05-20 Pc Tel Inc. DSL modem utilizing low density parity check codes
EP1656737A1 (en) * 2003-08-08 2006-05-17 Intel Corporation Method and apparatus for varying lengths of low density parity check codewords

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2654132C2 (ru) * 2013-02-08 2018-05-16 Сони Корпорейшн Устройство обработки данных и способ обработки данных
US10014880B2 (en) 2013-05-07 2018-07-03 Huawei Technologies Co., Ltd. Coding and decoding method and device, and system
RU2628145C2 (ru) * 2013-05-07 2017-08-15 Хуавей Текнолоджиз Ко., Лтд. Способ кодирования и декодирования и устройство и система
US10476526B2 (en) 2013-05-07 2019-11-12 Huawei Technologies Co., Ltd. Coding and decoding method and device, and system
RU2656830C2 (ru) * 2013-06-12 2018-06-06 Сони Корпорейшн Устройство обработки данных и способ обработки данных
US11082065B2 (en) 2013-06-12 2021-08-03 Saturn Licensing Llc Data processing apparatus and data processing method using low density parity check encoding for decreasing signal-to-noise power ratio
RU2575399C1 (ru) * 2014-08-20 2016-02-20 Федеральное государственное унитарное предпритие Ордена Трудового Красного Знамени научно-исследовательский институт радио (ФГУП НИИР) Способ декодирования ldpc-кодов и устройство его реализующее
RU2716044C1 (ru) * 2016-07-20 2020-03-05 Хуавей Текнолоджиз Ко., Лтд. Способы и системы кодирования и декодирования ldpc кодов
US10868567B2 (en) 2016-07-20 2020-12-15 Huawei Technologies Co., Ltd. Methods and systems for encoding and decoding for LDPC codes
RU2667772C1 (ru) * 2017-05-05 2018-09-24 Хуавэй Текнолоджиз Ко., Лтд. Способ и устройство обработки информации и устройство связи
US11374591B2 (en) 2017-05-05 2022-06-28 Huawei Technologies Co., Ltd. Apparatus and method for channel coding in communication system
US11777521B2 (en) 2017-05-05 2023-10-03 Huawei Technologies Co., Ltd. Apparatus and method for channel coding in communication system
RU2740151C1 (ru) * 2017-05-05 2021-01-12 Хуавей Текнолоджиз Ко., Лтд. Способ обработки информации и устройство связи
US10924134B2 (en) 2017-05-05 2021-02-16 Huawei Technologies Co., Ltd. Apparatus and method for channel coding in communication system
RU2740154C1 (ru) * 2017-06-15 2021-01-12 Хуавей Текнолоджиз Ко., Лтд. Способ обработки информации и устройство связи
US11296726B2 (en) 2017-06-15 2022-04-05 Huawei Technologies Co., Ltd. Method and apparatus for low density parity check channel coding in wireless communication system
US11611356B2 (en) 2017-06-15 2023-03-21 Huawei Technologies Co., Ltd. Method and apparatus for low density parity check channel coding in wireless communication system
US11996863B2 (en) 2017-06-15 2024-05-28 Huawei Technologies Co., Ltd. Method and apparatus for low density parity check channel coding in wireless communication system
US11190210B2 (en) 2017-06-25 2021-11-30 Lg Electronics Inc. Method for encoding based on parity check matrix of LDPC code in wireless communication system and terminal using this
RU2730444C1 (ru) * 2017-06-25 2020-08-21 ЭлДжи ЭЛЕКТРОНИКС ИНК. Способ для выполнения кодирования на основе матрицы контроля по четности ldpc-кода в системе беспроводной связи и терминал с его использованием
US11277153B2 (en) 2017-06-27 2022-03-15 Huawei Technologies Co., Ltd. Method and apparatus for low density parity check channel coding in wireless communication system
US11671116B2 (en) 2017-06-27 2023-06-06 Huawei Technologies Co., Ltd. Method and apparatus for low density parity check channel coding in wireless communication system
RU2791717C1 (ru) * 2022-12-14 2023-03-13 Акционерное общество "Научно-производственная фирма "Микран" Способ кодирования канала в системе связи, использующей LDPC-код

Also Published As

Publication number Publication date
JP5231453B2 (ja) 2013-07-10
TW201334425A (zh) 2013-08-16
CN101601187A (zh) 2009-12-09
KR101364160B1 (ko) 2014-02-17
KR101339120B1 (ko) 2013-12-09
WO2008092040A2 (en) 2008-07-31
KR20130026525A (ko) 2013-03-13
CN102904583A (zh) 2013-01-30
KR20120076382A (ko) 2012-07-09
MX2009007946A (es) 2009-08-18
TW200838159A (en) 2008-09-16
JP5551209B2 (ja) 2014-07-16
AU2008207799A1 (en) 2008-07-31
WO2008092040A3 (en) 2008-12-31
US20120166914A1 (en) 2012-06-28
KR20130081324A (ko) 2013-07-16
CA2674719A1 (en) 2008-07-31
AU2008207799B2 (en) 2010-12-02
KR101280477B1 (ko) 2013-07-01
RU2009131711A (ru) 2011-02-27
US8433984B2 (en) 2013-04-30
KR20130023375A (ko) 2013-03-07
KR20090113869A (ko) 2009-11-02
IL199605A0 (en) 2010-03-28
JP2012231473A (ja) 2012-11-22
KR101312468B1 (ko) 2013-09-27
JP2012231474A (ja) 2012-11-22
EP2568612A1 (en) 2013-03-13
EP2106635A2 (en) 2009-10-07
CN101601187B (zh) 2014-08-20
JP2010517444A (ja) 2010-05-20
CN102904583B (zh) 2017-06-23
US8578249B2 (en) 2013-11-05
US20080178065A1 (en) 2008-07-24
JP5559246B2 (ja) 2014-07-23
BRPI0806757A2 (pt) 2011-09-13

Similar Documents

Publication Publication Date Title
RU2443053C2 (ru) Кодирование и декодирование ldpc пакетов переменных размеров
JP7361017B2 (ja) データ符号化方法及び装置、記憶媒体、並びにプロセッサ
JP6871396B2 (ja) 情報を処理するための方法および装置、通信デバイス、ならびに通信システム
US10666392B2 (en) Apparatus and methods for rate matching in polar coding
KR20050062942A (ko) 이동 통신 시스템에서 불균일 오류 확률을 갖는 부호화에따른 데이터 송수신 방법 및 장치
CN111386664B (zh) 极化编码方法及装置
WO2018126788A1 (zh) 准循环低密度奇偶校验编码方法、装置和存储介质
KR20170060562A (ko) 통신 또는 방송 시스템에서 채널 부호화/복호화 방법 및 장치
KR20190000768A (ko) 통신 또는 방송 시스템에서 채널 부호화/복호화 방법 및 장치
KR20170060574A (ko) 통신 또는 방송 시스템에서 채널 부호화/복호화 방법 및 장치
KR20180071923A (ko) 통신 또는 방송 시스템에서 채널 부호화/복호화 방법 및 장치
KR20170060600A (ko) 통신 또는 방송 시스템에서 채널 부호화/복호화 방법 및 장치