RU2716044C1 - Способы и системы кодирования и декодирования ldpc кодов - Google Patents

Способы и системы кодирования и декодирования ldpc кодов Download PDF

Info

Publication number
RU2716044C1
RU2716044C1 RU2019104698A RU2019104698A RU2716044C1 RU 2716044 C1 RU2716044 C1 RU 2716044C1 RU 2019104698 A RU2019104698 A RU 2019104698A RU 2019104698 A RU2019104698 A RU 2019104698A RU 2716044 C1 RU2716044 C1 RU 2716044C1
Authority
RU
Russia
Prior art keywords
matrix
parity check
submatrices
rows
ldpc
Prior art date
Application number
RU2019104698A
Other languages
English (en)
Inventor
Гвидо МОНТОРСИ
Серджио БЕНЕДЕТТО
Янь Синь
Вей ЛИНЬ
Минь ЯНЬ
Original Assignee
Хуавей Текнолоджиз Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Хуавей Текнолоджиз Ко., Лтд. filed Critical Хуавей Текнолоджиз Ко., Лтд.
Application granted granted Critical
Publication of RU2716044C1 publication Critical patent/RU2716044C1/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H03M13/1168—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices wherein the sub-matrices have column and row weights greater than one, e.g. multi-diagonal sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/1177—Regular LDPC codes with parity-check matrices wherein all rows and columns have the same row weight and column weight, respectively
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H03M13/1185—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/615—Use of computational or mathematical techniques
    • H03M13/616—Matrix operations, especially for generator matrices or check matrices, e.g. column or row permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6362—Error control coding in combination with rate matching by puncturing
    • H03M13/6368—Error control coding in combination with rate matching by puncturing using rate compatible puncturing or complementary puncturing
    • H03M13/6393—Rate compatible low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6502—Reduction of hardware complexity or efficient processing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6522—Intended application, e.g. transmission or communication standard
    • H03M13/6527—IEEE 802.11 [WLAN]

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Algebra (AREA)
  • Computing Systems (AREA)
  • Error Detection And Correction (AREA)

Abstract

Группа изобретений относится к технологиям мобильного радиоинтерфейса и может быть использована для кодирования и декодирования кодов с низкой плотностью проверок на четность (LDPC). Техническим результатом является создание новой матрицы для кодирования и декодирования кодового слова. Способ содержащий этапы, на которых: принимают векторстроки исходного слова 1 x K и генерируют векторкодового слова 1 x N, где G является K x N порождающей матрицей, и G получают из матрицы Hпроверки на четность, Hимеет коэффициент Z поднятия, и Hсодержит множество подматриц, причем каждая подматрица имеет размер Z x Z, при этом по меньшей мере одна подматрица имеет mдиагонали «1», где mявляется целым числом > = 2, причем K = 588, а новая матрица Hсодержит 84 строки x 672 столбца. 3 н. и 10 з.п. ф-лы, 34 ил.

Description

Область техники, к которой относится изобретение
Настоящее изобретение относится к технологиям мобильного радиоинтерфейса, в частности к способам и системам кодирования и декодирования кодов с низкой плотностью проверок на четность (LDPC).
Уровень техники
Для кодирования исходных слов для генерирования кодовых слов в передатчике используют LDPC кодер. Для декодирования принятых кодовых слов в приемнике используют LDPC декодер. В стандарте IEEE 802.11ad были приняты LDPC коды различной скорости.
В IEEE 802.11REVmc было предложено несколько LDPC кодов со скоростью 7/8. Однако предложенные LDPC коды либо не были оптимизированы по отношению к частоте ошибок, либо имеют длину кодового слова, отличную от длины LDPC кодов в IEEE 802.11ad стандарте. Различия в длине кодового слова могут влиять на реализацию процессов составления блоков и распаковки блоков в передатчике и приемнике соответственно.
Раскрытие сущность изобретения
Согласно одному варианту осуществления настоящего изобретения предоставлен способ кодирования исходного слова. Способ содержит прием вектора
Figure 00000001
строки 1 x K исходного слова; и генерирование вектора
Figure 00000002
кодового слова 1 x N, в котором G является K x N порождающей матрицей, и где G получают из матрицы Hn проверки на четность, и Hn имеет коэффициент Z поднятия, и в котором Hn содержит множество подматриц, каждая подматрица имеет размер Z x Z, и в которой, по меньшей мере, одна подматрица имеет m1 диагонали «1», и в котором m1 является целым числом > = 2.
Согласно одному варианту осуществления настоящего изобретения,
Figure 00000003
, где
Figure 00000004
представляет собой двоичную матрицу и
Figure 00000005
представляет собой матрицу идентификации порядка n-k, где «T» обозначает транспонирование матрицы; и в котором матрица
Figure 00000006
проверки на четность.
Согласно одному варианту осуществления настоящего изобретения, Hn генерируют посредством разделения первой M х N матрицы H проверки на четность коэффициентом Z поднятия, в котором M = I x Z, N = J x Z, и в котором I и J являются целыми числами, I > 2 и J > 0, на квадратные подматрицы, в котором разделенная матрица H проверки на четность содержит подматрицы (M/Z) строк x (N/Z) столбцов; выбором m1 строк из M/Z строк подматриц разделенной матрицы H проверки на четность; и добавлением m1 строк подматриц первой разделенной матрицы H проверки на четность в виде строки подматриц матрицы Hn, и m1 представляет собой целое число > = 2. В одном варианте осуществления M-(m1xZ) + Z = N-K. В одном варианте осуществления Z = 42, N = 672. В другом варианте осуществления K = 588, и новая матрица Hn содержит 84 строк x 672 столбцов.
Согласно одному варианту осуществления настоящего изобретения, оставшиеся m2 строки подматриц разделенной матрицы H проверки на четность добавляют в качестве второй новой строки подматриц новой матрицы Hn, и m2 является целым числом > = 1. В одном варианте осуществления m2 = < ((M/Z)-m1).
Согласно одному варианту осуществления настоящего изобретения, способ дополнительно включает в себя добавление m2 строк из оставшихся (M/Z-m1) строк подматриц первой разделенной матрицы H проверки на четность в качестве второй строки подматрицы новой матрицы Hn; добавление m3 строк из оставшихся (M/Z-m1-m2) строк подматриц первой разделенной матрицы H проверки на четность в качестве третьей строки подматриц новой матрицы Hn; и добавление m4 строк из оставшихся (M/Z-m1-m2-m3) строк подматриц первой разделенной матрицы H проверки на четность в качестве четвертой строки подматрицы новой матрицы Hn, в котором N = 1344, Z = 42, m1, m2, m3 и m4 являются целыми числами, m1 + m2 + m3 + m4 = < M/Z, m1> 1 m2> = 1, m3> = 1 и m4> = 1.
Согласно одному варианту осуществления настоящего изобретения первая матрица H проверки на четность представляет собой LDPC матрицу с кодовой скоростью 13/16, определенную в 802.11 ad стандарте, в которой первая матрица H = 126 строк х 672 столбцов и Z = 42, и в котором вторую матрицу Hn генерируют с параметрами m1 = 2, Z = 42.
Согласно одному варианту осуществления настоящего изобретения первая матрица H проверки на четность является матрицей кода с низкой плотностью проверок на четность (LDPC) кодовой скорости 13/16, в которой первая матрица H = 252 строк х 1344 столбцов и Z = 84 и, в котором вторую матрицу Hn генерируют с параметрами m1 = 2, Z = 84.
Согласно одному варианту осуществления настоящего изобретения вторая матрица Hn представляет собой
Figure 00000007
Согласно одному варианту осуществления настоящего изобретения вторая матрица Hn представляет собой
Figure 00000008
В соответствии с одним вариантом осуществления настоящего изобретения первая матрица H проверки на четность представляет собой LDPC матрицу с кодовой скоростью 3/4, определенную в 802.11 ad стандарте, в которой первая матрица H = 168 строк х 672 столбцов и Z = 42, и, в котором вторую матрицу Hn генерируют с параметрами m1 = 2 и m2 = 2, Z = 42.
Согласно одному варианту осуществления настоящего изобретения первая матрица H проверки на четность представляет собой LDPC матрицу с кодовой скоростью 3/4, в которой первая матрица H = 336 строк х 1344 столбцов и Z = 84, и в которой вторую матрицу Hn генерируют с параметрами m1 = 2 и m2 = 2, Z = 84.
Согласно одному варианту осуществления настоящего изобретения вторая матрица Hn представляет собой
Figure 00000009
Согласно одному варианту осуществления настоящего изобретения вторая матрица Hn представляет собой
Figure 00000010
Согласно одному варианту осуществления настоящего изобретения Hn=[H1H2], и в котором матрица H1 = (n-k) x (k) с коэффициентом Z поднятия, в котором H1 содержит множество подматриц, причем каждая подматрица имеет размер Z x Z, и в котором H2 представляет собой матрицу полного ранга (n-k) x (n-k), столбцы которой имеют вес 2, за исключением последнего столбца.
В соответствии с одним вариантом осуществления настоящего изобретения H1 представляет собой
Figure 00000011
и H2 представляет собой
Figure 00000012
Согласно одному варианту осуществления настоящего изобретения, предложен способ декодирования демодулированного сигнала. Способ содержит: прием демодулированного сигнала, причем сигнал имеет вектор S строки; и декодирование вектора S строки 1 × N матрицей Hn проверки четности, которую используют в процессе кодирования; и генерирование вектора
Figure 00000013
1 x N для восстановления вектора
Figure 00000001
строки исходного слова 1 x K, в котором Hn содержит множество подматриц, Hn имеет коэффициент Z поднятия, причем каждая подматрица имеет размер Z x Z, и в котором, по меньшей мере, одна подматрица имеет m1 диагонали, и в котором m1 является целым числом > = 2.
В соответствии с одним вариантом осуществления настоящего изобретения, предложена система для выполнения описанных выше способов.
В соответствии с одним вариантом осуществления настоящего изобретения предложена система для реализации описанных выше способов. В одном варианте осуществления система представляет собой станцию. В одном варианте осуществления система является точкой доступа. В одном варианте осуществления система представляет собой блок приемопередатчика беспроводной связи.
Краткое описание чертежей
Далее приведено иллюстративное описание со ссылкой на сопровождающие чертежи, которые показывают примерные варианты осуществления настоящего изобретения и, на которых:
фиг. 1А представляет собой блок-схему, иллюстрирующую пример системы связи в соответствии с одной реализацией настоящего изобретения;
фиг. 1B представляет собой блок-схему, иллюстрирующую пример системы обработки в соответствии с одной реализацией настоящего изобретения;
фиг. 2А представляет собой блок-схему, иллюстрирующую пример реализации передатчика по настоящему изобретению;
фиг. 2B представляет собой блок-схему алгоритма, иллюстрирующую примерные этапы в способе обработки информационного битового потока настоящего изобретения;
фиг. 3 представляет собой блок-схему, иллюстрирующую пример реализации LDCP кодера по настоящему изобретению;
фиг. 4A представляет собой схему, иллюстрирующую пример формата кадра с одной несущей 802.11ad стандарта;
фиг. 4В представляет собой схему, иллюстрирующую пример структуры блоков данных формата кадра с одной несущей 802.11ad стандарта;
фиг. 5A-5D показывают матрицы LDPC проверки на четность, указанные в IEEE802.11ad, с длиной 672 кодового слова, и фиг. 5E показывает подматрицы циклической перестановки, полученные из 4 × 4 единичной матрицы;
фиг. 6A-6D показывают матрицы LPDC проверки на четность, предложенные в IEEE802.11ay стандарте, с длиной 1344 кодового слова;
фиг. 7A-7C иллюстрируют схемы, показывающие алгоритм формирования блока с одной несущей с разными схемами модуляции в 802.11ad и в 802.11REVmc;
фиг. 8 представляет собой блок-схему алгоритма, иллюстрирующую примерные этапы процесса генерирования матрицы Hn проверки на четность для LDPC кодирования в соответствии с одним вариантом осуществления настоящего изобретения;
фиг. 9А и 9В представляют собой схемы, иллюстрирующие примерные LDPC матрицы Hn проверки на четность кодовой скорости 7/8, основанные на скорости 13/16 LDPC в 802.11 согласно настоящему изобретению;
фиг. 10А и 10В представляют собой схемы, иллюстрирующие примерные LDPC матрицы Hn проверки на четность кодовой скорости 7/8, основанные на скорости 3/4 LDPC в 802.11 согласно настоящему изобретению;
фиг. 11 является схемой, иллюстрирующей пример подматрицы LDPC матрицы Hn проверки на четность согласно настоящему изобретению;
фиг. 12 является схемой, иллюстрирующей пример LDPC матриц Hn проверки на четность, сгенерированных согласно одному варианту осуществления настоящего изобретения;
фиг. 13A-13C являются схемами, иллюстрирующими производительность различных LDPC кодов с использованием разных способов модуляции;
фиг. 14A-14C являются схемами, иллюстрирующими производительность различных LDPC кодов с использованием разных способов модуляции;
фиг. 15A представляет собой блок-схему, представляющую собой пример реализации приемника по настоящему изобретению;
фиг. 15B представляет собой блок-схему алгоритма, представляющую собой примерные этапы в процессе декодирования принятого сигнала согласно одному варианту осуществления настоящего изобретения;
фиг. 16 представляет собой блок-схему, представляющую собой примерную реализацию LDCP декодера по настоящему изобретению; и
фиг. 17 показывает схему, иллюстрирующую пример процесса LDPC декодирования.
Одинаковые ссылочные позиции используют на всех чертежах для обозначения аналогичных элементов и признаков. Хотя аспекты изобретения будут описаны в связи с проиллюстрированными вариантами осуществления, следует понимать, что настоящее изобретения не предназначено для ограничения такими вариантами осуществления.
Осуществление изобретения
Настоящее изобретение раскрывает способы, устройства и системы для кодирования исходных слов и декодирования кодовых слов в сети беспроводной связи. Несмотря на то, что приведенное ниже описание, главным образом, относится к сетям 802.11ad, настоящее изобретение также может быть применено к другим системам, основанным на блочном кодировании.
Фиг. 1A иллюстрирует сеть 100 связи, содержащую множество станций (STAs) 102 и точку доступа (AP) 104. Каждая из STA 102 и AP 104 может включать в себя передатчик, приемник, кодер и/или декодер, как описано в настоящем документе. Сеть 100 может работать в соответствии с одним или несколькими стандартами, или технологиями связи или данных, включающие в себя, но не ограничиваясь, IEEE 802.11 сети, телекоммуникационные сети пятого поколения (5G) или четвертого поколения (4G), стандарт «Долгосрочное развитие» (LTE), Проект партнерства третьего поколения. (3GPP), Универсальная система мобильной связи (UMTS) и другие сети беспроводной или мобильной связи. STA 102 обычно может быть любым устройством, способным обеспечивать беспроводную связь или использовать 802.11 протокол. STA 102 может быть ноутбуком, настольным РС, PDA, точкой доступа или телефоном Wi-Fi, блоком беспроводной передачи/приема (WTRU), мобильной станцией (MS), мобильным терминалом, смартфоном, сотовым телефоном или другими компьютерами с поддержкой беспроводной связи. или мобильным устройством. В некоторых вариантах осуществления STA 102 содержит машину, которая выполнена с возможностью отправлять, принимать или отправлять и принимать данные в сети 100 связи, но которая выполняет основные функции, отличные от связи. В одном варианте осуществления машина включает в себя приспособление или устройство со средством для передачи и/или приема данных через сеть 100 связи, но таким приспособление или устройством обычно не управляет пользователь для основной цели связи. AP 104 может содержать базовую станцию (BS), усовершенствованный узел B (eNB), беспроводной маршрутизатор или другой сетевой интерфейс, который функционирует как точка беспроводной передачи и/или приема для STA 102 в сети 100. AP 104 подключена к транзитной сети 110, которая обеспечивает обмен данными между AP 104 и другими удаленными сетями, узлами, APs и устройствами (не показаны). AP 104 может поддерживать связь с каждой STA 102 путем установления каналов связи восходящей линии связи и нисходящей линии связи с каждой STA 102, как показано стрелками на фиг. 1A. Связь в сети 100 может быть незапланированной, запланированной AP 104 или объектом планирования или управления (не показан) в сети 100, или комбинацией запланированных и незапланированных связей.
Фиг. 1B иллюстрирует примерную систему 150 обработки, которая может использоваться для реализации способов и систем, описанных в настоящем документе, таких как STA 102 или AP 104. Система 150 обработки может быть базовой станцией, беспроводным маршрутизатором, мобильным устройством, например, или любой подходящей системой обработки. Могут быть использованы другие системы обработки, подходящие для реализации настоящего изобретения, которые могут включать в себя компоненты, отличные от тех, которые описаны ниже. Хотя на фиг. 1В показан один экземпляр каждого компонента, в системе 150 обработки может быть несколько экземпляров каждого компонента.
Система 150 обработки может включать в себя одно или несколько устройств 152 обработки, таких как процессор, микропроцессор, специализированная интегральная схема (ASIC), программируемая пользователем вентильная матрица (FPGA), выделенная логическая схема или их комбинации. Система 150 обработки также может включать в себя один или несколько интерфейсов 154 ввода/вывода (I/O), которые могут обеспечивать взаимодействие с одним или несколькими соответствующими устройствами ввода и/или вывода (не показаны). Одно или несколько устройств ввода и/или устройств вывода могут быть использованы в качестве компонента системы 150 обработки или могут быть внешними по отношению к системе 150 обработки. Система 150 обработки может включать в себя один или несколько сетевых интерфейсов 158 для проводной или беспроводной связи с сетью, такой как, но не ограничиваясь этим, интрасеть, интернет, P2P сеть, WAN, LAN, WLAN и/или сеть сотовой или мобильной связи, такая как 5G, 4G, LTE или другая сеть, как отмечено выше. Сетевой интерфейс (ы) 208 может включать в себя проводные линии связи (например, кабель Ethernet) и/или беспроводные линии связи (например, одну или несколько радиочастотных линий) для внутрисетевой и/или межсетевой связи. Сетевой интерфейс (ы) 158 может, например, обеспечивать беспроводную связь через один или несколько передатчиков, или передающих антенн, один или нескольких приемников или приемных антенн, а также различные аппаратные и программные средства обработки сигналов. В этом примере показана одиночная антенна 160, которая может служить как передающей, так и приемной антенной. Однако в других примерах могут быть использованы отдельные антенны для передачи и приема. Сетевой интерфейс(ы) 158 может быть выполнен с возможностью отправлять и принимать данные в транзитную сеть 110 или в другие пользовательские устройства, точки доступа, точки приема, точки передачи, сетевые узлы, шлюзы или реле (не показаны) в сети 100.
Система 150 обработки также может включать в себя один или несколько блоков 170 хранения, которые могут включать в себя блок запоминающего устройства, такой как твердотельный накопитель, накопитель на жестких дисках, накопитель на магнитном диске и/или накопитель на оптических дисках. Система 150 обработки может включать в себя одну или несколько память 172, которые могут включать в себя энергозависимую или энергонезависимую память (например, флэш-память, оперативное запоминающее устройство (RAM) и/или постоянное запоминающее устройство (ROM)). Энергонезависимая память (и) 172 может хранить инструкции для выполнения устройством (устройствами) 152 обработки, например, для осуществления настоящего изобретения. Память (памяти) 172 может включать в себя другие программные инструкции, например, для реализации операционной системы и других приложений/функций. В некоторых примерах один или несколько наборов данных и/или модулей могут быть предоставлены внешней памятью (например, внешним накопителем в проводной или беспроводной связи с системой 150 обработки) или могут быть предоставлены энергонезависимыми машиночитаемыми носителями информации. Примеры энергонезависимых считываемых компьютером носителей информации включают в себя RAM, ROM, стираемое программируемое ROM (EPROM), электрически стираемое программируемое ROM (EEPROM), флэш-память, CD-ROM или другое портативное запоминающее устройство.
Система 150 обработки может включать в себя кодер 162 для кодирования исходных слов в кодовые слова и/или модулятор 164 для модуляции кодовых слов в символы. Кодер 162 может выполнять кодирование исходных слов для генерирования кодовых слов в битах. Модулятор 164 может затем выполнять модуляцию кодовых слов (например, с помощью схем модуляции, таких как BPSK, QPSK, 16QAM или 64QAM). В некоторых примерах инструкции, закодированные в памяти 172, могут конфигурировать устройство 152 обработки для выполнения функций кодера 162 и/или модулятора 164, так что кодер 162 и/или модулятор 164 не могут быть отдельными модулями системы обработки. 150. В некоторых примерах кодер 162 и модулятор 164 могут быть воплощены в модуле передатчика в системе 150 обработки. В некоторых примерах передающая антенна 160, кодер 162 и модулятор 164 могут быть воплощены как компонент передатчика, внешний по отношению к системе 150 обработки и может просто передавать исходные слова из системы 150 обработки.
Система 150 обработки может включать в себя демодулятор 180 и декодер 190 для обработки принятого сигнала. Демодулятор 180 может выполнять демодуляцию принятого модулированного сигнала (например, сигнала BPSK, QPSK, 16QAM или 64QAM). Затем декодер 190 может выполнить соответствующее декодирование демодулированного сигнала, чтобы восстановить исходный сигнал, содержащийся в принятом сигнале. В некоторых примерах инструкции, закодированные в памяти 172, могут конфигурировать устройство 152 обработки для выполнения функций демодулятора 180 и/или декодера 190 так, что демодулятор 180 и/или декодер 190 могут не быть отдельными модулями системы 150 обработки. В некоторых примерах демодулятор 180 и декодер 190 могут быть воплощены в модуле приемника в системе 150 обработки. В некоторых примерах приемная антенна 160, демодулятор 180 и декодер 190 могут быть воплощены как компонент приемника, внешний по отношению к системе 150 обработки и может просто передавать сигнал, декодированный из принятого сигнала, в систему 150 обработки.
Может быть использована шина 192, обеспечивающая связь между компонентами системы 150 обработки, включающую в себя устройство (устройства) 152 обработки, интерфейс (ы) 154 ввода/вывода, сетевой интерфейс (ы) 158, кодер 162, модулятор 164, блок (блоки) 170 хранения, память (памяти) 172, демодулятор 180 и декодер 190. Шина 192 может быть любой подходящей шинной архитектурой, включающей в себя, например, шину памяти, периферийную шину или видео шину.
Связь между STA 102 и AP 104 в сети 100 может быть реализована посредством кодирования исходных слов, которые должны быть переданы, с использованием способов кодирования кодов с низкой плотностью проверок на четность (LDPC) и/или путем декодирования кодовых слов, принятых с использованием способов декодирования LDPC кода. После того, как исходные слова кодируют с помощью способов LDPC кодирования, когда кодированные кодовые слова передают в сигнале из AP 104 в STA 102 или из STA 102 в AP 104, информация кодирования LDPC передаваемого сигнала может содержаться в переданном кадре. После того, как переданный сигнал будет принят STA 102 или AP 104 с информацией кодирования LDPC принятого сигнала, STA 102 или AP 104 может затем выбрать соответствующие способы декодирования LDPC для декодирования принятого сигнала.
Передатчик и кодер
Фиг. 2A представляет собой примерную реализацию передатчика STA 102 или AP 104. Передатчик может включать в себя модуль 202 сегментирования исходных слов, LDPC кодер 204, модулятор 206 отображения бит на символ и модуль 208 составления блока.
Фиг. 2B иллюстрирует примерные этапы обработки входного информационного битового потока передатчиком.
Модуль 202 сегментирования исходных слов может использоваться для сегментирования входных информационных битовых потоков на исходные слова с соответствующими размерами (этап 222). Например, с помощью модуля 202 сегментирования исходных слов входные информационные битовые потоки могут быть сегментированы на исходные слова с размерами 336 бит (для 1/2 скорости кодирования в 802.11ad), 420 битов (для 5/8 скорости кодирования в 802.11ad) 504 бит (для скорости кодирования 3/4 в 802.11ad), 546 бит (для скорости кодирования 13/16 в 802.11ad) и 588 бит (для скорости кодирования 7/8 с размером кодового слова 672 бита). Исходное слово K битов может рассматриваться как вектор строки 1×K или одномерная двоичная 1×K матрица. Например, 588-битное исходное слово может рассматриваться как вектор 1×588 строк или одномерная двоичная 1х588 матрица.
Исходные слова затем могут быть закодированы в кодовые слова с помощью LDPC кодера 204 (этап 224). Фиг. 3 представляет собой примерную реализацию LDPC кодера 204. В варианте осуществления LDPC кодер 204 может включать в себя генератор 302 LDPC матрицы, модуль 304 порождающей матрицы, интерфейс 306 ввода исходного слова и генератор 308 кодовых слов.
Генератор 302 LDPC матрицы проверки на четность может генерировать LDPC матрицу H проверки на четность, которая является двоичной (N-K) x N матрицей, например, N=672, K=588. LDPC коды функционально определяют матрицей разреженной проверки на четность. (N, k) LDPC код является линейным двоичным блочным кодом C с k-мерным подпространством, равным {0, 1}n. Использование гауссовского исключения и переупорядочения столбцов может привести к эквивалентной матрице проверки на четность в систематической форме
Figure 00000014
, где
Figure 00000015
является двоичной матрицей и
Figure 00000016
является единичной матрицей порядка n-k.
На основании LDPC матрицы проверки на четность, сгенерированной LDPC генератором 302 матрицы, модуль 304 порождающей матрицы может генерировать порождающую матрицу G. Порождающая матрица G в систематической форме, которая соответствует H, может быть
Figure 00000017
, где «T» обозначает транспортирование матрицы. Порождающая матрица G является двоичной KxN матрицей. Пространство строк G ортогонально H так, что GHT = 0. Следовательно, в LDPC кодировании после того, как H была сформирована, G также может быть определен соответствующим образом. Также матрица H удовлетворяет
Figure 00000018
, где
Figure 00000013
является кодовым словом из N битов. Модуль 304 порождающей матрицы затем направляет сгенерированную двоичную (K×N) порождающую матрицу G в генератор 308 кодовых слов.
Интерфейс 306 ввода исходного слова принимает исходные слова из модуля 202 сегментирования исходных слов. Как обсуждалось ранее, принятое исходное слово может рассматриваться как вектор
Figure 00000019
строки. Интерфейс 306 ввода исходного слова затем направляет принятые исходные слова в генератор 308 кодовых слов. С исходным словом
Figure 00000020
и двоичной порождающей матрицей G (KxN), путем умножения исходного слова на порождающую матрицу G,
Figure 00000021
, генератор 308 кодовых слов генерирует кодовые слова из N битов
Figure 00000022
.
В одном варианте осуществления порождающая матрица G может быть предварительно сохранена в LDPC кодере 204. После того, как исходные слова
Figure 00000019
были приняты генератором 308 кодовых слов, генератор 308 кодовых слов может генерировать кодовые слова
Figure 00000021
,
Figure 00000022
не генерируя LDPC матрицу H или порождающую матрицу G.
Ссылаясь на фиг. 2, кодированные кодовые слова
Figure 00000023
затем могут быть модулированы в символы на модуляторе 206 сопоставления битов на символы (этап 226). Подходящими способами модуляции могут быть, но не ограничиваются ими, BPSK, QPSK, 16QAM или 64QAM. Модуляции BPSK, QPSK и 16QAM определены в 802.11ad. Модуляция 64QAM принята в стандарте 802.11REVmc. В модуляции BPSK двоичные биты просто отображаются как биполярные {-1, 1} символы. В модуляции QPSK, 16QAM и 64QAM входные кодированные битовые потоки (кодовые слова
Figure 00000023
в битах) группируют в наборы из 2, 4 и 6 битов соответственно. Каждый набор битов отображается на символ в соответствующих созвездиях. Например, для BPSK, QPSK, 16QAM и 64QAM символ представляет 1 бит, 2 бита, 4 бита и 6 битов соответственно. Множество символов может быть сгруппировано как модулированные кодовые слова. Например, модулированные кодовые слова могут включать в себя 336 символов (для SC QPSK блока в 802.11 ad), 168 символов (для SC 16QAM блока в 802.11ad), 112 символов (для SC 64QAM блока в 802.11ad).
Модулированные кодовые слова могут быть дополнительно собраны в блоки данных (BLKs) с соответствующим размером в модуле 208 составления блока (этап 228). В варианте осуществления собранные блоки данных могут содержать 448 символов, как указано в 802.11ad стандарте.
Следовательно, передатчик на фиг. 2 может быть использован для генерирования блоков данных, требуемых в 802.11ad стандарте.
Фиг. 4A иллюстрирует пример структуры кадра с одной несущей (SC) 802.11ad стандарта. Кадр включает в себя короткое поле подстройки (STF), поле оценки канала (CE), PHY заголовок, SC блоки данных (BLKs) и возможные подполя автоматической регулировки усиления (AGC) и TRN-R/T для подстройки формирования луча. SC кадр 802.11ad стандарта может включать в себя множество BLKs, как показано на фиг. 4А и 4В.
Фиг. 4B иллюстрирует пример конструкции SC блоков данных (BLKs) в соответствии с 802.11ad стандартом. На фиг. 4B каждый BLK состоит из 448 символов. Для разделения соседних блоков данных между каждыми двумя смежными BLKs применяют 64-битный защитный интервал (GI).
LDPC коды с длиной 672 кодового слова в 802.11ad
Поскольку LDPC кодированные кодовые слова генерируют посредством операций исходных слов и порождающей матрицы G, и при получении порождающей матрицы G из LDPC матрицы H проверки на четность, LDPC матрица H проверки на четность осуществляет кодирование исходных слов в кодовые слова. Структура LDPC матрицы H проверки на четность может повысить производительность кода. Матрица H проверки на четность может быть дополнительно разбита на квадратные подматрицы размера Z х Z. Z является коэффициентом поднятия. Подматрицы являются, либо единичной матрицей циклической перестановки, либо нулевыми подматрицами со всеми нулевыми записями.
Местоположение с индексом i обозначает подматрицу Pi, циклической перестановки полученную из Z х Z единичной матрицы P0 путем циклического сдвига столбцов вправо на i элементов.
Фиг. 5А-5D иллюстрируют матрицы проверки на четность четырех LDPC кодов, указанных в 802.11ad, со скоростями 1/2, 5/8, 3/4 и 13/16. В 802.11ad каждый LDPC код имеет общую длину кодового слова 672 бита. Кодовая скорость K/N обозначает, что исходное слово из K битов кодируют в кодовое слово из N битов. Что касается стандарта 802.11ad, то длина N кодового слова составляет 672 бита. Следовательно, для кодовых скоростей 1/2, 5/8, 3/4 и 13/16 размеры соответствующего исходного слова составляют 336 бит, 420 бит, 504 бит и 546 бит соответственно.
Фиг. 5E иллюстрирует пример подматриц P1 и P3 циклической перестановки, полученных из Z х Z единичной матрицы P0. На фиг. 5E Z=4. P1 получают путем смещения столбцов P0 вправо на один элемент, и P3 получают путем смещения столбцов P0 вправо на три элемента.
На фиг. 5А подматрица со значением «0» представляет P0, которая является 42x42 единичной подматрицей, и первую подматрицу со значением «40» на фиг. 5А получают путем сдвига столбцов P0 вправо на 40 элементов. Аналогично, любые ненулевые значения i подматрицы Pi на фиг. 5B-5D также могут быть получены из соответствующей единичной матрицы P0.
На фиг. 5А показана LDPC матрица H = 336 строк х 672 столбца с Z = 42 проверки на четность с кодовой скоростью 1/2. На фиг. 5В показана LDPC матрица H = 252 строк х 672 столбца с Z = 42 проверки на четность с кодовой скоростью 5/8. На фиг. 5C показана LDPC матрица H = 168 строк x 672 столбца с Z = 42 проверки на четность с кодовой скоростью 3/4. На фиг. 5D показана LDPC матрица H = 126 строк x 672 столбца с Z = 42 проверки на четность с кодовой скоростью 13/16. На фиг. 5А-5D пустые записи представляют Z x Z подматрицы со всеми нулевыми записями.
LDPC коды с длиной 1344 кодового слова в 802.11ay
Фиг. 6А-6D иллюстрируют четыре LDPC кода, предложенные в 802.11ay со скоростями 13/16, 3/4, 5/8 и 1/2. Кодовая скорость K/N обозначает, что исходное слово из K битов кодируют в кодовое слово из N битов. Что касается стандарта 802.11ay, то длина N кодового слова составляет 1344 бита. Следовательно, для кодовых скоростей 13/16, 3/4, 5/8 и 1/2 размеры соответствующего исходного слова составляют 1092, 1008, 840 и 672 бита соответственно.
LDPC коды, показанные на фиг. 6А-6D, генерируют двухэтапным поднятием. В примере на фиг. 6А LDPC код 606 кодовой скорости 13/16 с длиной 1344 кодового слова генерируют из поднятой матрицы 602 и базовой матрицы 604 скорости 13/16 в 802.11ad с коэффициентом поднятия Z = 42, как показано н фиг. 5D. Другими словами, базовая матрица 604 имеет размер 126 строк × 672 столбца, Z = 42 или 3 строки × 16 столбцов подматриц.
Как показано на фиг. 6А, поднятая матрица 602 имеет те же строки и столбцы подматриц, что и базовая матрица 604 скорости 13/16 стандарта 802.11ad.
Поднятая матрица 602 предложена в IEEE 802.11ay стандарте для обеспечения второго поднятия. Каждая запись в поднятой матрице 602 имеет одно из трех возможных значений «1», «0» и «-1». Если подматрица базовой матрицы 604 равна нулю, что обозначено как «-1», то соответствующая запись в поднятой матрице 604 также обозначена как «-1». Например, запись в строке 1, столбец 16 поднятой матрицы 604 соответствует подматрице в строке 1, столбце 16 базовой матрицы 602. Как запись поднятой матрицы 604, так и подматрицы базовой матрицы 602 имеют значение "-1".
Для генерации LDPC кода 606 13/16 с длиной 1344 кодового слова применяют поднятую матрицу 602 к LDPC базовой матрице 604 13/16 с длиной 672 кодового слова. В частности, для подматрицы, имеющей значение «V» базовой матрицы 604, если запись соответствующей поднятой матрицы 602 имеет значение «1», применение поднятой матрицы 602 к базовой матрице 604 генерирует 4 подматрицы следующим образом:
-1 V
V -1
Для подматрицы, имеющей значение «V» базовой матрицы 604, если запись соответствующей поднятой матрицы 602 имеет значение «0», применение поднятой матрицы 602 к базовой матрице 604 генерирует 4 подматрицы в виде следующим образом:
V -1
-1 V
На фиг. 6А в примере подматрицы в строке 1 столбец 1 базовой матрицы 604, которое имеет значение «29», в качестве соответствующей записи в строке 1 столбца 1 поднятой матрицы 602 имеет значение «1», применение записи поднятой матрицы 602 к соответствующей подматрице базовой матрицы 604, генерирует 4 подматрицы следующим образом
-1 29
29 -1
Кроме того, в примере подматрицы в строке 3, столбец 9 базовой матрицы 604, который имеет значение «4», в качестве соответствующей записи в строке 3, столбец 9 поднятой матрицы 602 имеет значение «0», применение записи поднятой матрицы 602 к соответствующей подматрице базовой матрицы 604, генерирует 4 подматрицы следующим образом:
4 -1
-1 4
Для подматриц со значением «-1» в базовой матрице 604 соответствующие записи поднятой матрице 602 также имеют значение «-1». Применение одной записи со значением «-1» в поднятой матрице 602 к соответствующей подматрице в базовой матрице 604 генерирует четыре нулевые подматрицы.
Аналогично, с теми же правилами, описанными выше в отношении LDPC кода скорости 13/16 с длиной 1344 кодового слова, применение соответствующей поднятой матрицы 602, как показано на фиг. 6B-6D, со скоростями 3/4, 5/8 и 1/2 базовой матрицы 604 с длиной 672 кодового слова стандарта 802.11ad генерирует кодовые скорости 3/4, 5/8 и 1/2 LDPC с длиной 1344 кодового слова.
Кроме того, LDPC коды с длиной 1344 кодового слова также могут быть сгенерированы путем увеличения коэффициента Z поднятия. В частности, для построения кодов с размером 672x2 = 1344 подматрицы, структура базовой матрицы и сдвиги позиции столбца остаются прежними, но коэффициент поднятия увеличивается с Z = 42 до Z = 84. Например, базовая матрица 3/4 с длиной 672 кодового слова стандарта 802.11ad содержит 168 строк x 672 столбца, Z = 42, как показано на фиг. 5C. Другими словами, базовая матрица 3/4 содержит 4 строки x 16 столбцов подматриц, и каждая подматрица имеет размер Z x Z (42 x 42). Когда коэффициент Z поднятия увеличивают с 42 до 84, то 3/4 базовой матрицы, содержащей 4 строки x 16 столбцов подматриц, станут 336 строками x 1344 столбцами.
Предлагаемые коды
Стандарт 802.11ad не определяет LDPC коды с кодовой скоростью 7/8. LDPC код со скоростью 7/8 с длиной 624 кодового слова введен в стандарте 802.11 REVmc. LDPC код скорости 7/8 стандарта 802.11 REVmc генерируют путем выкалывания первых 48 битов четности из кодовых слов скорости 13/16 на основании существующего LDPC кода скорости 13/16, указанного в 802.11ad. В реализации передатчик не передает проколотые биты, и приемник выставляет равную вероятность для 1/0 проколотых битов. Размеры исходного слова и кодового слова кодовой скорости 7/8 составляют 546 бит и 624 бит соответственно.
LDPC код со скоростью 7/8 с длиной 1248 кодового слова введен в стандарте 802.11ay. LDPC код скорости 7/8 стандарта 802.11ay генерируют путем выкалывания первых 96 битов четности из LDPC код скорости 13/16 с длиной 1344 кодового слова. В реализации передатчик не передает проколотые биты, и приемник выдает равную вероятность за 1/0 для проколотых битов. Размеры исходного слова и кодового слова кодовой скорости 7/8 составляют 1092 бит и 1248 бит соответственно.
Поскольку LDPC коды 7/8, представленные в стандартах 802.11 REVmc и 802.11ay, не были оптимизированы, их пропускная способность может потребовать дополнительного улучшения.
Дополнительно, размеры LDPC кодовых слов были изменены со стандартных 672 битов в 802.11ad на 624 битов в 802.11 REVmc и с 1344 битов для скоростей 1/2, 5/8, 3/4 и 13/16 до 1248 бит для скорости 7/8 в 802.11ay. Однако, поскольку модулированные кодовые слова все еще должны быть собраны в блоки данных с размером блока 448 символов в 802.11ad или 896 символов в 802.11ay, процесс составления блоков данных, в котором собирают модулированные кодовые слова в блоки данных, должен быть соответственно изменен. Эти изменения в операции сборки блоков данных требуют дополнительных процессов для реализации кодирования и декодирования для LDPC кода 7/8, представленного в 802.11 REVmc, или LDPC кода, предложенного в 802.11ay.
Например, на фиг. 7А показаны примеры операции QPSK SC сборки блоков данных в 802.11ad и 802.11REVmc. В 802.11ad с QPSK одно 672-битное кодовое слово после модуляции становится одним кодовым словом с 336 символами. Каждые три SC блока данных составлены из четырех кодовых слов 336 символов, и каждый блок данных 448 символов составлен из двух кодовых слов 336 символов, а именно, 448 = 336 + 112 или 448 = 224 + 224. Однако в 802.11REVmc, поскольку первые 48 битов четности были исключены из LDPC кода со скоростью 13/16, каждое из кодированных кодовых слов содержит 624 бита, и в QPSK одно 624-битное кодовое слово после модуляции становится одним кодовым словом из 312 символов. В результате процесс составления блоков данных становится более сложным: каждые 39 блоков данных состоят из 56 кодовых слов, и каждый блок данных состоит из двух или трех кодовых слов, например, 448 = 312 + 136 или 448 = 176 + 272 или 448 = 40 + 312 + 96 или 448 = 216 + 232 и т.д.
На фиг. 7B показаны примеры SC 16QAM составления блоков данных в 802.11ad и 802.11REVmc. В 802.11ad с 16QAM одно 672-битное кодовое слово после модуляции становится одним кодовым словом с 168 символами. Каждые три SC блока данных состоят из семи 168 символов кодовых слов, и каждый блок данных из 448 символов составлен из трех или четырех 168 символов кодовых слов, а именно, 448 = 168 + 168 + 112 или 448 = 56 + 168 + 168 + 56. Однако в 802.11REVmc, каждое из кодированных кодовых слов содержит 624 бита, и в 16QAM одно 624-битное кодовое слово после модуляции становится одним 156 символьным кодовым словом. В результате, процесс составления блоков данных становится более сложным: каждые 39 блоков данных составляются из 112 кодовых слов, и каждый блок данных состоит из трех или четырех кодовых слов, например, 448 = 156 + 156 + 136, 448 = 20 + 156 + 156 + 116, т. д.
Аналогично, на фиг. 7C показаны примеры процесса составления SC 64QAM блоков данных в 802.11ad и 802.11REVmc. В 802.11ad с 64QAM одно кодовое слово 672 бита после модуляции становится одним кодовым словом 112 символов. Каждый блок данных 448 символов состоит из четырех кодовых слов 112 символов, а именно, 448 = 112 + 112 + 112 + 112. Однако в 802.11REVmc, одно 624-битное кодовое слово после модуляции становится одним кодовым словом с 104 символами. В результате, процесс составления блоков данных становится более сложным: каждые 13 блоков данных составляются из 56 кодовых слов, а каждый блок данных состоит из пяти или шести кодовых слов.
Кроме того, поскольку LDPC код скорости 7/8, введенный в 802.11 REVmc, имеет длину кодового слова (624 бита), отличную от LDPC кодовых слов 672 бита, указанных в 802.11ad, это различие делает его более сложным при кодировании исходных слов в передатчике и при декодировании кодовых слов в приемнике.
Новые коды
В одном варианте осуществления настоящего изобретения вектор
Figure 00000001
строки исходного слова 1 × K может быть закодирован в LDPC кодере 204 в вектор
Figure 00000002
кодового слова 1 × N. G представляет собой K x N порождающую матрицу. G может быть получена из (N-K) x N матрицы
Figure 00000024
проверки на четность с фактором Z поднятия.
Figure 00000015
является двоичной матрицей и
Figure 00000016
является единичной матрицей N-K порядка. Hn содержит множество подматриц, и каждая подматрица имеет размер Z x Z. По меньшей мере, одна подматрица в Hn содержит m1 диагонали «1», и m1 является целым числом > = 2.
Затем G может быть получена из H, а именно,
Figure 00000003
. «Т» обозначает транспонирование
Figure 00000015
матрицы.
В одном варианте осуществления настоящего изобретения может быть сгенерирована LPDC матрица Hn проверки на четность со скоростью K/N в LDPC генераторе 302 матрицы из матрицы H проверки на четность M x N с коэффициентом Z поднятия, где M = I x Z, N = J x Z, I и J являются целыми числами > = 2. Как показано на фиг. 8, матрица H проверки на четность M x N может быть дополнительно разделена на квадратные подматрицы размера Z x Z (этап 802). Разделенная матрица H проверки на четность содержит подматрицы (M/Z) строк х (N/Z) столбцов. Другими словами, разделенная матрица H проверки на четность содержит M/Z проверочных вершин и N/Z символьных вершин. LPDC код скорости K/N может быть получен путем генерирования новой матрицы Hn проверки на четность коэффициентом Z поднятия из разделенной матрицы H проверки на четность. В частности, LDPC генератор 302 матрицы может выбирать m1 строки из M/Z строк подматриц разделенной матрицы H проверки на четность (этап 804), где m1> = 2, и добавлять m1 строк подматриц разделенной матрицы H проверки на четность в виде одной новой строки подматриц новой матрицы Hn (этап 806). Каждая из оставшихся строк ((M/Z)-m1) подматриц разделенной матрицы H проверки на четность становится одной строкой новой матрицы Hn. В этом случае, новая матрица Hn проверки на четность содержит подматрицы ((M/Z)-m1 + 1) строк x (N/Z) столбцов. Другими словами, новая матрица Hn проверки на четность содержит (((M/Z)-m1 + 1) x Z) = N-K.
В одном варианте осуществления LDPC генератор 302 матрицы может добавлять m2 строк из оставшихся строк ((M/Z)-m1) подматриц разделенной матрицы H проверки на четность в качестве второй новой строки подматриц новой матрицы Hn (этап 808), где m1 и m2 являются целыми числами, m1 + m2 = <M/Z, m1> 1 и m2> = 1. В одном варианте осуществления m2 + m2 = M/Z, и, следовательно, в этом варианте осуществления новая матрица Hn содержит подматрицы из 2 строк х (N/Z) столбцов.
В одном варианте осуществления N = 672, Z = 42, LDPC матрица Hn проверки на четность может быть сгенерирована из LDPC матрицы H проверки на четность из M строк х 672 столбцов, Z = 42. Матрица H проверки на четность M x 672 может быть дополнительно разбита на квадратные матрицы размером 42 x 42. Разделенная матрица H проверки на четность содержит подматрицы (M/42) строк х (672/42) столбцов. Другими словами, разделенная матрица H проверки на четность содержит M проверочных вершин и 672 символьных вершин. В одном варианте осуществления LPDC код со скоростью 7/8 может быть получен на основании новой матрицы Hn с Z = 42 из разделенной матрицы H проверки на четность. В частности, LDPC генератор 302 матрицы добавляет m1 строк подматриц разделенной матрицы H проверки на четность в качестве первой строки подматрицы новой матрицы Hn. В одном варианте осуществления LDPC генератор 302 матрицы добавляет m2 строк из оставшихся строк ((M/Z)-m1) подматриц разделенной матрицы H проверки на четность в качестве второй строки подматрицы новой матрицы Hn, где m2 > = 1 и m2 + m2 = <M/42 В одном варианте осуществления m2 + m2 = M/42 и, следовательно, в этом варианте осуществления новая матрица Hn содержит подматрицы из 2 строк х (672/42) столбцов.
В одном варианте осуществления N = 1344, Z = 84, LDPC матрица Hn проверки на четность может быть сгенерирована на основании LDPC матрицы H проверки на четность из M строк х 1344 столбцов, Z = 84. Матрица H проверки на четность M x 1344 может быть дополнительно разделена на квадратные матрицы размером 84 x 84. Разделенная матрица H проверки на четность содержит подматрицы (M/84) строк х (1344/84) столбцов. Другими словами, разделенная матрица H проверки на четность содержит M проверочных вершин и 1344 символьных вершин. В одном варианте осуществления LPDC код со скоростью 7/8 может быть получен на основании новой матрицы Hn с Z = 84 из разделенной матрицы H проверки на четность. В частности, во-первых, LDPC генератор 302 матриц добавляет m1 ряд подматриц разделенной матрицы Н проверки на четность в качестве первой строки подматрицы новой матрицы Hn. Во-вторых, LDPC генератор 302 матрицы добавляет m2 строк подматриц разделенной матрицы H контроля на четность в качестве второй строки подматриц новой матрицы Hn. M1 и m2 являются целыми числами, m1 + m2 = <M/84, m1> 1 и m2> = 1. В одном варианте осуществления m1 + m2 = M/84 и, следовательно, в этом варианте осуществления новая матрица Hn содержит подматрицы 2 строки x 16 столбцов с Z = 84.
В одном варианте осуществления N = 1344, Z = 42, может быть сгенерирована LDPC матрица Hn проверки на четность на основании LDPC матрицы H проверки на четность из M строк х 1344 столбцов, Z = 42. Матрица H проверки на четность M x 1344 может быть дополнительно разбита на квадратные матрицы размером 42х42. Разделенная матрица H проверки на четность содержит подматрицы (M/42) строк х (1344/42) столбцов. Другими словами, разделенная матрица H проверки на четность содержит M проверочных вершин и 1344 символьных вершин. В одном варианте осуществления LPDC код со скоростью 7/8 может быть получен на основании новой матрицы Hn с Z = 42 из разделенной матрицы H проверки на четность. В частности, во-первых, сначала LDPC генератор 302 матрицы добавляет m1 ряд подматриц разделенной матрицы H проверки на четность в качестве первой строки подматрицы новой матрицы Hn. Во-вторых, LDPC генератор 302 матрицы добавляет m2 строк подматриц разделенной матрицы H проверки на четность в качестве второй строки подматриц новой матрицы Hn. В-третьих, LDPC генератор 302 матрицы добавляет m3 строки подматриц разделенной матрицы H проверки на четность в качестве третьей строки подматрицы новой матрицы Hn. Наконец, LDPC генератор 302 матрицы суммирует m4 строки из оставшихся строк подматриц разделенной матрицы H проверки на четность в качестве четвертой строки подматрицы новой матрицы Hn. m1, m2, m3 и m4 являются целыми числами, m1 + m2 + m3 + m4 = <M/42, m1> 1 m2> = 1, m3> = 1 и m4> = 1. В одном варианте осуществления m1 + m2 + m3 + m4 = M/42 и, следовательно, новая матрица Hn содержит подматрицы 4 строки x 32 столбца.
В одном варианте осуществления в LDPC матрице Н проверки на четность M = 126, N = 672, Z = 42, и новая матрица Hn содержит 84 строки x 672 столбца.
В одном варианте осуществления в LDPC матрице H проверки на четность M = 168, N = 672, Z = 42, и новая матрица Hn содержит 84 строки x 672 столбца.
В одном варианте осуществления LDPC матрице H проверки на четность M = 252, N = 672, Z = 42, и новая матрица Hn содержит 84 строки x 672 столбца.
В одном варианте осуществления в LDPC матрице H проверки на четность M = 336, N = 672, Z = 42 и новая матрица Hn содержит 84 строки x 672 столбца.
В одном варианте осуществления в LDPC матрице H проверки на четность M = 252, N = 1344, Z = 42, и новая матрица Hn содержит 168 строк x 1344 столбца.
В одном варианте осуществления в LDPC матрице H проверки на четность M = 336, N = 1344, Z = 42, и новая матрица Hn содержит 168 строк × 1344 столбца.
В одном варианте осуществления в LDPC матрице H проверки на четность M = 504, N = 1344, Z = 42, и новая матрица Hn содержит 168 строк × 1344 столбца.
В одном варианте осуществления в LDPC матрице H проверки на четность M = 672, N = 1344, Z = 42 и новая матрица Hn содержит 168 строк × 1344 столбца.
Путем добавления строк m1, m2, m3 или m4 из строк M/Z подматриц разделенной матрицы H проверки на четность для генерирования новой строки, по меньшей мере, одна из подматриц новой строки содержит m1, m2 m3 или m4 диагонали «1», как показано в примере на фиг. 11, который будет обсуждаться ниже.
В одном варианте осуществления LDPC матрица Hn проверки на четность со скоростью 7/8 может быть сгенерирована из LDPC кода скорости 13/16, указанного в 802.11ad H, содержащей 126 строк x 672 столбца, Z = 42 или LDPC матрицы Hn проверки на четность скорости 13/16, содержащую 252 строки x 1344 столбца, Z = 84.
Как показано на фиг. 5D, LDPC матрица Hn проверки на четность скорости 13/16 содержит 126 строк x 672 столбца с Z = 42. Другими словами, LDPC матрица Hn проверки на четность скорости 13/16 содержит 3 (= 126/42) строки x 16 (= 672/42) столбцов разделенных подматриц, и каждая подматрица имеет размер 42 x 42. В варианте осуществления, LDPC код со скоростью 7/8 может быть получен путем выбора первой строки со второй строкой разделенных подматриц LDPC матрица Hn проверки на четность со скоростью 13/16 в 802.11ad и добавления первой строки со второй строкой разделенных подматриц как первая строка новой LDPC матрицы Hn проверки на четность. Оставшаяся третья строка выбирается в качестве второй строки новой LDPC матрицы Hn проверки на четность. Новая LDPC матрица Hn проверки на четность содержит 2 подматрицы строк x 16 столбцов размером 42 x 42, как показано на фиг. 9A.
Аналогично, LDPC матрица H проверки на четность скорости 13/16 с длиной 1344 кодового слова содержит 3 (= 252/84) строки x 16 (= 1344/84) столбцов разделенных подматриц, Z = 84, и каждая подматрица имеет размер 84 х 84. В одном варианте осуществления LDPC код скорости 7/8 может быть получен путем выбора первой строки со второй строкой разделенных подматриц LDPC матрицы Н проверки на четность скорости 13/16 длины 1344 кодового слова, и суммирования первой строки со второй строкой разделенных подматриц в качестве первой строки новой LDPC матрицы Hn проверки на четность. Оставшаяся третья строка выбирается в качестве второй строки новой LDPC матрицы Hn проверки на четность.
В другом варианте осуществления LDPC матрица Hn проверки на четность со скоростью 7/8 может быть сгенерирована посредством выбора второй строки разделенных подматриц LDPC матрицы H проверки на четность со скоростью 13/16 в 802.11ad в качестве первой строки новой LDPC матрицы Hn проверки на четность, и затем путем выбора первой строки и третьей строки разделенных подматриц LDPC матрицы H проверки на четность скорости 13/16 и суммированием первой строки с третьей строкой разделенных подматриц в качестве второй строки новой LDPC матрицы Hn проверки на четность. Опять же новая LDPC матрица Hn проверки на четность содержит 2 строки x 16 столбцов подматриц размером 42 x 42, как показано на фиг. 10B.
Аналогично, LDPC матрица Hn проверки на четность скорости 7/8 может быть сгенерирована путем выбора второй строки разделенных подматриц LDPC матрицы H проверки на четность со скоростью 13/16 с длиной 1344 кодового слова, Z = 84, в качестве первой строки новой LDPC матрицы Hn проверки на четность, и затем путем выбора первой строки и третьей строки разделенных подматриц со скоростью 13/16 LDPC матрицы H проверки на четность с длиной 1344 кодового слова и сложения первой строки с третьей строкой разделения подматрицы как вторая строка новой LDPC матрицы Hn проверки на четность. Опять же новая LDPC матрица Hn проверки на четность содержит 2 строки x 16 столбцов подматриц размером 84 x 84.
Как правило, LDPC матрица Hn проверки на четность со скоростью 7/8 может быть сгенерирована из LDPC кода скорости 13/16, определенного в 802.11ad, с H, содержащей 126 строк x 672 столбца, Z = 42 или LDPC матрицы Н проверки на четность скорости 13/16, содержащей 252 строки x 1344 столбца, Z = 84. Во-первых, LDPC генератор 302 матриц может выбрать и добавить любые две строки разделенных подматриц LDPC матрицы Н проверки на четность 13/16 для генерирования одной строки новой LDPC матрицы Hn проверки на четность скорости 7/8. Во-вторых, LDPC генератор 302 матриц может выбрать оставшуюся одну строку разделенных подматриц LDPC матрицы Н проверки на четность 13/16 в качестве другой строки новой LDPC матрицы Hn проверки на четность скорости 7/8.
В одном варианте осуществления LDPC матрица Hn проверки на четность со скоростью 7/8 может быть сгенерирована из LDPC матрицы H проверки на четность со скоростью 3/4, содержащей 168 строк x 672 столбцов с Z = 42 или LDPC матрицы H проверки на четность со скоростью 3/4, содержащей 336 строк х 1344 столбов, Z = 84.
Как показано на фиг. 5C, LDPC матрица H проверки на четность со скоростью 3/4 содержит 168 строк × 672 столбца с Z = 42. Другими словами, LDPC матрица H проверки на четность со скоростью 3/4 содержит 4 (= 168/42) строки x 16 (= 672/42) столбцов разделенных подматриц, и каждая подматрица имеет размер 42 x 42. Аналогично, LDPC матрица H проверки на четность со скоростью 3/4, содержащая 336 строк x 1344 столбца, Z = 84 также состоит из 4 строк x 16 столбцов разделенных подматриц, и каждая подматрица имеет размер 84 x 84.
В одном варианте осуществления LDPC матрица Hn проверки на четность со скоростью 7/8 с длиной 672 или 1344 кодового слова может быть сгенерирована путем выбора первой строки и третьей строки разделенных подматриц LDPC матрицы H проверки на четность 3/4 и сложением первой строки с третьей строкой разделенных подматриц в качестве первой строки новой LDPC матрицы Hn проверки на четность. Оставшаяся вторая строка и четвертая строка разделенных подматриц могут быть затем выбраны и добавлены в качестве второй строки новой LDPC матрицы Hn проверки на четность. На фиг. 10A показана новая LDPC матрица Hn проверки на четность со скоростью 7/8, которая содержит подматрицы из 2 строк x 16 столбцов, каждый из которых имеет размер Z x Z, где Z = 42 x 42.
В другом варианте осуществления LDPC матрица Hn проверки на четность со скоростью 7/8, с длиной 672 или 1344 кодового слова, может быть сгенерирована посредством первого выбора второй строки и третьей строки разделенных подматриц LDPC матрицы H проверки на четность скорости 3/4 и сложением выбранной второй строки и третьей строки разделенных подматриц в качестве первой строки новой LDPC матрицы Hn проверки на четность. Оставшаяся первая строка и четвертая строка разделенных подматриц могут затем быть выбраны и добавлены в качестве второй строки новой LDPC матрицы Hn проверки на четность. На фиг. 10В показана новая LDPC матрица Hn проверки на четность, содержащая подматрицы из 2 строк x 16 столбцов, каждый из которых имеет размер Z x Z, где Z = 42.
Как правило, LDPC матрица Hn проверки на четность со скоростью 7/8 с длиной 672 или 1344 кодового слова может быть сгенерирована из LDPC матрицы H проверки на четность со скоростью 13/16 путем выбора и сложения любых двух строк разделенных подматрицы LDPC матрицы H проверки на четность 13/16 скорости в качестве первой строки новой LDPC матрицы Hn проверки на четность 7/8 и использования оставшейся одной строки в качестве второй строки новой LDPC матрицы Hn проверки на четность скорости 7/8. Если длина кодового слова равна 672, Z = 42; если длина кодового слова равна 1344, Z = 84.
Кроме того, LDPC матрица Hn проверки на четность со скоростью 7/8 с длиной 672 или 1344 кодового слова может быть сгенерирована из LDPC матрицы H проверки на четность со скоростью 3/4 путем выбора и сложения любых двух или более строк разделенных подматриц LDPC матрицы H проверки на четность 3/4 в качестве первой строки новой LDPC матрицы Hn проверки на четность скорости 7/8, и путем добавления оставшейся одной или нескольких строк в качестве второй строки новой LDPC матрицы Hn проверки на четность со скоростью 7/8. Если длина кодового слова равна 672, Z = 42; если длина кодового слова равна 1344, Z = 84.
Аналогично, LDPC матрица Hn проверки на четность со скоростью 7/8 с длиной 672 или 1344 кодового слова может быть сгенерирована из LDPC матрицы H проверки на четность со скоростью 1/2 или 5/8 путем добавления любых двух или большее количество строк разделенных подматриц LDPC матрицы H проверки на четность со скоростью 1/2 или 5/8 в качестве первой строки новой LDPC матрицы Hn проверки на четность со скоростью 7/8, и затем добавлением оставшихся строк в качестве второй строки новой LDPC матрицы Hn проверки на четность 7/8. Если длина кодового слова равна 672, Z = 42, если длина кодового слова равна 1344, Z = 84.
Длина кодового слова = 1344, Z = 42
В одном варианте осуществления LDPC код со скоростью 7/8 с длиной 1344 кодового слова может быть сгенерирован из LDPC матрицы H проверки на четность со скоростью 13/16, содержащей 336 строк × 1344 столбца, Z = 42. Как показано на фиг. 6A, сгенерированная матрица 606 H имеет подматрицы 6 строк x 32 столбца, каждая подматрица имеет размер 42 x 42. В одном варианте осуществления можно добавить любые три строки подматриц сгенерированной 1344 кодовой матрицы 606 на фиг. 6A, как одну строку новой LDPC матрицы Hn проверки на четность со скоростью 7/8, и оставшиеся три строки становятся тремя строчками LDPC матрицы Hn проверки на четность со скоростью 7/8 с длиной 1344 кодового слова. В этом случае, LDPC матрица Hn проверки на четность 7/8 с длиной 1344 кодового слова имеет подматрицы из 4 строк по 32 столбца, Z = 42.
В другом варианте осуществления любые две строки подматриц могут быть выбраны из шести строк сгенерированной матрицы 606 H с длиной 1344 кодового слова на фиг. 6A. Затем две выбранные строки могут быть добавлены в качестве одной строки новой LDPC матрицы Hn проверки на четность со скоростью 7/8. Еще две строки могут быть выбраны из оставшихся четырех строк подматриц матрицы 606 H и добавлены в качестве еще одной строки новой LDPC матрицы Hn проверки на четность со скоростью 7/8. Оставшиеся две строки матрицы 606 H становятся оставшимися двумя строками LDPC матрицы Hn проверки на четность со скоростью 7/8 с длиной 1344 кодового слова. В этом случае, LDPC матрица Hn проверки на четность со скоростью 7/8 с длиной 1344 кодового слова имеет подматрицы 4 строки x 32 столбцы, Z = 42.
В одном варианте осуществления выбранные строки получены из разных строк базовой матрицы 604 проверки на четность.
В одном варианте осуществления LDPC матрица Hn проверки на четность скорости K/N и/или соответствующая ей порождающая матрица G, например, LDPC матрица Hn проверки на четность скорости 7/8 и/или соответствующая ей порождающая матрица G, могут быть предварительно заданы, хранится в памяти передатчика для кодирования исходного слова или в памяти приемника для декодирования демодулированного кодового слова.
В примерах на фиг. 9A-9B и 10A-10B в результате добавления двух строк разделенных подматриц со скоростью 13/16 или 3/4 LDPC матрицы H проверки на четность в LDPC матрицах скорости 7/8, ранее сгенерированных, может использоваться матрица перестановок с двойным циклическим сдвигом может в некоторых подматрицах. На фиг. 9A-9B и 10A-10B «-» обозначает нулевые подматрицы со всеми нулевыми элементами. Матрица перестановок с двойным циклическим сдвигом представлена в случае, если две объединяющие подматрицы не являются нулевыми подматрицами со всеми нулевыми элементами.
Например, подматрица на фиг. 9A, обозначенная как «37 + 29» в матрице Hn проверки на четность кода 7/8, полученного путем сложения первой строки со второй строкой LDPC матрицы H проверки на четность скорости 13/16 в 802.11ad или сложения второй строки с третьей строкой LDPC матрицы H проверки на четность скорости 3/4 в 802.11ad в качестве первой строки новой LDPC матрицы Hn проверки четности. Как показано на фиг. 11 подматрица, обозначенная «37 + 29», показывает две диагонали «1». Первая диагональ «1» из столбцов 0-36 и затем из столбцов 37-41, и вторая диагональ «1» из столбцов 0-28 и затем из столбцов 29-41.
Когда добавляют две строки, распределение степени переменной узла кода остается неизменным, в то время как степень узлов проверки удваивается, а именно, в каждой строке два «1». Например, на фиг. 11 в строке «10» есть две «1»: одна в столбце 5, другая в столбце 40.
Как описано выше, в примере длины 672 кодового слова, когда LDPC генератор 302 матрицы генерирует новую LPDC кодовую матрицу Hn скорости K/N из разделенной матрицы H проверки на четность, LDPC генератор 302 матрицы может сначала добавить m1 строки подматриц разделенной матрицы H проверки на четность в виде одной строки подматриц новой матрицы Hn (этап 806) и, возможно, m2 строк, выбранных из оставшихся подматриц разделенной матрицы H проверки на четность, также могут быть добавлены в качестве второй строки подматриц новой матрицы Hn (этап 808), где m1 и m2 являются целыми числами, m1 + m2 = <M/Z, m1> 1 и m2> = 1. В примере длины 1344 кодового слова строки m3 и m4 также могут быть выбраны из оставшихся подматриц разделенной матрицы H проверки на четность, а также могут быть добавлены в качестве третьей или четвертой строки новой матрицы Hn. В этом случае, m1 + m2 + m3 + m4 = <M / Z, m1> 1, m2> = 1, m3> = 1 и m4> = 1.
Путем добавления m1, m2, m3 и/или m4 строк из строк M/Z подматриц разделенной матрицы H проверки на четность для генерирования новой строки подматриц, по меньшей мере, одна из подматриц новой строки содержит m1, m2, m3 или m4 диагонали «1», если хотя бы одна подматрица генерируется всеми ненулевыми содержит m1 , m2, m3 или m4 подматрицами. Когда добавляют m1, m2, m3 или m4 строки, распределение степени переменной для кода остается неизменным, в то время как степень проверочных узлов равна содержит m1, m2, m3 или m4, а именно, содержит m1, m2, m3 или m4 «1» в каждом ряду.
Сочленение
LDPC коды могут быть ограничены структурой расширенного нерегулярного кода повторения накопления (eIRA), характеризующейся матрицей проверки на четность (n-k, n), полученной путем сочленения двух матриц H = [H1H2], где H1 представляет собой (n-k) x (k) систематическую часть, представляющая собой блочно-структурированную матрицу, составляющие подматрицы которой являются нулевые или циклически сдвинутые единичные матрицы Z x Z, и H2 является матрицей полного ранга (n-k) x (n-k), столбец которой имеет вес 2 за исключением последнего, как показано на фиг. 12.
Чтобы увеличить наибольшую степень переменного узла, факт, который может улучшить характеристики минимального уровня ошибки, алгоритм формирования позволяет, когда необходимо, составлять подматрицы с двумя или более диагоналями с различными циклическими сдвигами. Например, на фиг. 12 подматрица со значением «9 + 24 + 31» содержит три диагонали.
На фиг. 12 первая строка 1202 является индексом подматрицы и не является частью H1. Вторая и третья строки 1204 являются подматрицами H1 и используют для генерирования LDPC матрицы H.
В одном варианте осуществления, чтобы сгенерировать LDPC матрицу H скорости 7/8 с параметрами K = 588, N = 672 и Z = 42, матрица H1 1201 кода имеет только 2 строки 1204 подматриц размера 42 x. 42. В примере на фиг. 12 степень переменного узла может составлять до 4, например, первый столбец (9 + 24 + 31) +41. H2 является матрицей полного ранга 84x84 с Z = 42.
Как показано на фиг. 12, H1 содержит подматрицы из 2 строк × 14 столбцов с Z = 42. H2 является матрицей полного ранга 84x84, размер которой эквивалентен подматрицам из 2 строк по 2 столбца с Z = 42. Следовательно, размер H = [H1H2] эквивалентен подматрицам из 2 строк по 16 столбцов, Z = 42.
В одном варианте осуществления, чтобы сгенерировать LDPC матрицу H со скоростью 7/8 с параметрами K = 1176, N = 1344 и Z = 84, матрица H1 1201 кода имеет только 2 строки 1204 подматриц размера 84 x. 84. H2 является матрицей полного ранга 168x168.
Как показано на фиг. 12, H1 содержит подматрицы из 2 строк × 14 столбцов с Z = 84. H2 является матрицей полного ранга 168x168, размер которой эквивалентен подматрицам из 2 строк и 2 столбцов с Z = 84. Следовательно, размер H = [H1H2] эквивалентен подматрицам из 2 строк по 16 столбцов, Z = 84.
Пропускная способность
Примеры на фиг. 13A-13C показывают пропускную способность скорости 7/8 для N = 672 кодов Hn, Z = 42, сгенерированных путем прокалывания кода 13/16; добавление строк 1 и 2 кода 13/16 стандарта 802.11ad; добавление строк 1 и 3, строк 2 и 4 кода 3/4 и оптимизированного кода путем сопряжения H1 и H2. Кодовые слова на фиг. 13A, 13B и 13C модулируют с помощью QPSK, 16QAM и 64QAM соответственно.
Как показано на фиг. 13A, 13B и 13C, с данным значением отношения сигнал/шум (SNR), LDPC матрица Hn проверки на четность скорости 7/8, генерируемая путем добавления строк 1 и 3 и строк 2 и 4 из 3/4 кода и оптимизированный код путем сопряжения H1 и H2 обычно получают более низкую частоту кадровых ошибок (FER). В качестве альтернативы, LDPC матрица Hn проверки на четность скорости 7/8, генерируемая путем добавления строк 1 и 3, а также строк 2 и 4 кода 3/4 и оптимизированного кода путем сопряжения H1 и H2, требует более низких значений SNR для достижения заданной FER.
Что касается кода 7/8, сгенерированного путем добавления строк 1 и 2 кода 13/16, для данного SNR, LDPC матрица Hn проверки на четность скорости 7/8, сгенерированная путем добавления строк 1 и 2, обычно имеет немного выше FER. Однако, поскольку длина кодового слова этого кода равна 672, что совпадает с длиной других кодов, указанных в 802.11ad, реализация способа составления блоков и разбивки блоков этой LDPC матрицы Hn проверки на четность со скоростью 7/8 является неизменной, в то время как реализация способа составления блоков и разбивки блоков кода 7/8, проколотого из кода 13/16 стандарта 802.11ad, требует дополнительной модификации на передатчике и приемнике.
Примеры на фиг. 14A-14C показывают производительности скорости 7/8 для N = 1344 кодов Hn, Z = 42, сгенерированных путем прокалывания кода 13/16 (n = 1248, K = 1092) и путем добавления строк 1 и 3, а также строки 2 и 4 кода 3/4. Кодовые слова на фиг. 14А, 14В и 14С модулируют с помощью QPSK, 16QAM и 64QAM соответственно. Как показано на фиг. 14А, 14В и 14С, с заданным отношением шума к сигналу (SNR) LDPC матрица Hn проверки на четность со скоростью 7/8, генерируемая строками 1 и 3, и строки 2 и 4 кода 3/4 обычно имеют низкий уровень частоты кадровых ошибок (FER).
Декодер и способ декодирования
LDPC кодированный сигнал может быть принят в приемнике STA 102 или AP 104. Как проиллюстрировано в примере на фиг. 15A, приемник включает в себя модуль 1502 выравнивания и распаковки, демодулятор 1504, LLR калькулятор 1506 и LDPC декодер 1508. Возможно, LLR калькулятор 1506 может быть компонентом демодулятора 1504. Как показано на фиг. 15B, с принятым LDPC кодированным сигналом модуль 1502 выравнивания и распаковки сначала выравнивает принятый сигнал 1501 для снижения межсимвольных помех, вызванных каналом, по которому передают принятый сигнал, и затем распаковывают выровненный сигнал для восстановления символов кодовых слов (этап 1522). Демодулятор 1504 демодулирует распакованные символы кодовых слов в кодовые слова в битах (этап 1524), например, посредством BPSK, QPSK, 16QAM или 64QAM. LLR калькулятор 1504 может использоваться для генерирования логарифмического отношения правдоподобия значения битов распакованных символов кодового слова (этап 1526). Логарифмическое отношение правдоподобия может быть использовано в качестве входных данных LDPC декодера 1508. Затем LDPC декодер 1508 может использовать LDPC матрицу Нn, которую используют при кодировании исходных слов, для декодирования демодулированного сигнала, причем сигнал имеет вектор S строки 1 × N (этап 1528). LDPC декодер 1508 генерирует вектор
Figure 00000013
строки 1 × N, чтобы восстановить вектор
Figure 00000001
строки исходного слова 1 × K. Чтобы быть действительным кодовым словом
Figure 00000013
,
Figure 00000018
. Для декодирования LDPC кодированного сигнала используют различные алгоритмы, например, алгоритм передачи сообщений. На фиг. 16 показан пример LDPC декодера, использующего алгоритм передачи сообщений для декодирования LDPC кодированных исходных слов. Для реализации LDPC декодирования также может использоваться другой алгоритм декодирования. В случае использования алгоритма передачи сообщений, LDPC декодер 1508 может включать в себя контроллер 1602, модуль 1604 проверочной вершины и модуль 1606 символьной вершины.
Как описано выше, LDPC информация кодирования передаваемого сигнала может содержаться в передаваемом кадре, например, информация о LPDC коде скорости K/N Нn = (N-K) x N LDPC матрицы, используемой для кодирования исходных слов. В одном варианте осуществления настоящего изобретения LDРC код скорости K/N Hn = (N-K) x N может использоваться в LDPC декодере 1508 с коэффициентом Z поднятия. Как описано в процессе кодирования, Hn содержит множество подматриц, и каждая подматрица имеет размер Z x Z. По меньшей мере, одна подматрица в Hn содержит m1 диагонали «1», где m1 является целым числом > = 2. В процессе кодирования были описаны способы генерирования матрицы проверки на четность.
Кодовые слова в битах могут быть декодированы с помощью Hn, например, с использованием алгоритма передачи сообщений (MPA) со LLR значениями. Как показано в примере на фиг. 17, LDPC декодирование с использованием MPA является алгоритмом итеративного декодирования, который использует структуру графа Таннера, который является графическим представлением LPDC матрицы Hn проверки на четность. В LDPC декодере 1508 каждая проверочная вершина 1702 определяет значение стертого бита на основании LLR значения, если он является единственным стертым битом в своем уравнении проверки на четность. Сообщения, передаваемые по ребрам 1706 графа Таннера. Для каждой итерации алгоритма каждая символьная вершина 1704 отправляет сообщение («внешняя информация») каждой проверочной вершине 1702, к которой подключена символьная вершина 1704. Каждая проверочная вершина 1702 отправляет сообщение («внешняя информация») символьным вершинам 1704, к которым подключена проверочная вершина 1702. «Внешний» в данном контексте означает, что информация, которой уже обладают проверочные вершины 1702 или символьные вершины 1704, не передается на данную вершину. Апостериорная вероятность для каждого бита кодового слова вычисляют на основании принятого сигнала в LLR калькуляторе 1506 и ограничений четности, определенных в Hn, а именно, чтобы быть действительным кодовым словом
Figure 00000013
,
Figure 00000018
.
При декодировании, поскольку, по меньшей мере, одна подматрица в Hn содержит m1 диагонали «1», где m1> = 2, наличие наложенных уровней в матрице Hn проверки на четность оказывает незначительное влияние на реализацию LDPC декодера 1508, который, как можно предположить, имеет многоуровневую архитектуру.
Во многоуровневой архитектуре LDPC декодера 1508 процессоры Z параллельных проверочных вершин последовательно обрабатывают сообщения ребер относительно подматрицы Z строк матрицы проверки на четность. В одном примере, Z = 42 и ребра равны 16. Структура циклического сдвига упрощает архитектуру декодера, которая позволяет обеспечивать работу параллельных процессоров простой многорегистровой схемой циклического сдвига. По завершении процесса обработки уровня, процессоры проверки на четность повторно инициализируют и обрабатывают следующий уровень.
Когда на m1 строки накладывают проверочную вершину на четность, по меньшей мере, одна подматрица в Hn содержит m1 диагонали «1», где m1 представляет собой целое число > = 2. Процессоры не инициализируют после окончания первого уровня, а продолжают обработку следующих 16 ребер наложенной строки-подматрицы. Данный процесс будут повторять m1 раз. Таким образом, сложность декодирования остается такой же, как и у исходного кода, и существующая аппаратная архитектура может быть использована повторно.
Настоящее изобретение предоставляет некоторые примерные алгоритмы и вычисления для реализации примеров раскрытых способов и систем. Однако настоящее изобретение не ограничено каким-либо конкретным алгоритмом или вычислением. Хотя настоящее изобретение описывает способы и процессы с этапами в определенном порядке, один или несколько этапов способов и процессов могут быть опущены или изменены в зависимости от ситуации. Один или несколько этапов могут быть выполнены в порядке, отличном от того, в котором они описаны, в зависимости от ситуации.
Посредством описаний вариантов осуществления настоящее изобретение может быть реализовано с использованием только аппаратного обеспечения, или с использованием программного обеспечения и необходимой универсальной аппаратной платформы, или с помощью комбинации аппаратного и программного обеспечения. Исходя из такого понимания, техническое решение по настоящему изобретению может быть воплощено в форме программного продукта. Программный продукт может храниться на энергонезависимом или постоянном носителе данных, который может быть компактным диском только для чтения (CD-ROM), флэш-накопителем USB или жестким диском. Программный продукт включает в себя ряд инструкций, которые позволяют компьютерному устройству (персональному компьютеру, серверу или сетевому устройству) выполнять способы, предусмотренные в вариантах осуществления настоящего изобретения.
Хотя настоящее изобретение и его преимущества были подробно описаны, следует понимать, что могут быть сделаны различные изменения, замены и модификации, не отступая от изобретения, как определено в прилагаемой формуле изобретения.
Кроме того, объем настоящего изобретения не ограничен конкретными вариантами осуществления процесса, машины, изготовления, состава вещества, средства, способов и этапов, описанных в настоящем документе. Специалист в данной области техники легко поймет из описания настоящего изобретения, что процессы, машины, производство, составы веществ, средства, способы или этапы, существующие в настоящее время, или которые будут разработаны позднее, выполняют, по существу, ту же функцию или достигают, по существу, тот же результат, что и соответствующие варианты осуществления, описанные в данном документе, которые могут быть использованы в соответствии с настоящим изобретением. Соответственно, прилагаемая формула изобретения включает в себя такие процессы, машины, производство, составы веществ, средства, способы или этапы.

Claims (35)

1. Способ кодирования исходного слова, содержащий этапы, на которых:
принимают вектор
Figure 00000025
строки исходного слова 1 x K; и
генерируют вектор
Figure 00000026
кодового слова 1 x N, где G является K x N порождающей матрицей, и G получают из матрицы Hn проверки на четность,
Hn имеет коэффициент Z поднятия, и
Hn содержит множество подматриц, причем каждая подматрица имеет размер Z x Z, при этом по меньшей мере одна подматрица имеет m1 диагонали «1», где m1 является целым числом > = 2, причем
K = 588, а новая матрица Hn содержит 84 строки x 672 столбца.
2. Способ по п. 1, в котором Hn сгенерирована посредством
разбиения первой матрицы H проверки на четность M х N коэффициентом Z поднятия, где M = I x Z, N = J x Z, а I и J являются целыми числами, I> 2 и J> 0, на квадратные подматрицы, причем разделенная матрица Н проверки на четность содержит подматрицы (M/Z) строк x (N/Z) столбцов;
выбора m1 строк из M/Z строк подматриц разделенной матрицы H проверки на четность; и
добавления m1 строк подматриц первой разделенной матрицы H проверки на четность в виде строки подматриц матрицы Hn, где m1 представляет собой целое число > = 2.
3. Способ по п. 1, дополнительно содержащий этап, на котором добавляют строки m2 из оставшихся строк подматриц разделенной матрицы H проверки на четность в качестве второй новой строки подматриц новой матрицы Hn, где m2 представляет собой целое число > = 1.
4. Способ по п. 1, в котором N = 672, Z = 42.
5. Способ по п. 1, в котором первая матрица H проверки на четность является матрицей кода с низкой LDPC кодовой скорости 3/4, определенной в стандарте 802.11 ad, при этом первая матрица H = 168 строк х 672 столбца и Z = 42, а вторую матрицу Hn генерируют с параметрами m1 = 2 и m2 = 2, Z = 42.
6. Способ по п. 1, в котором вторая матрица Hn представляет собой
Figure 00000027
7. Способ декодирования кодового слова, содержащий этапы, на которых:
принимают демодулированный сигнал, имеющий вектор S строки 1 x N; и
декодируют вектор S строки 1 x N матрицей Hn проверки на четность, используемой в процессе кодирования; и
генерируют вектор
Figure 00000028
1 x N для восстановления вектора
Figure 00000025
строки исходного слова 1 x K, где
Figure 00000029
, а
Hn содержит множество подматриц, причем Hn имеет коэффициент Z поднятия, каждая подматрица имеет размер Z x Z, и по меньшей мере одна подматрица имеет m1 диагонали «1», где m1 является целым числом > = 2, причем
K = 588, и новая матрица Hn содержит 84 строки x 672 столбца.
8. Способ по п. 7, в котором Hn генерируют посредством
разбиения первой матрицы H проверки на четность M х N коэффициентом Z поднятия, при этом M = I x Z, N = J x Z, где I и J являются целыми числами, I> 2 и J> 0, на квадратные подматрицы, причем разделенная матрица Н проверки на четность содержит подматрицы (M/Z) строк x (N/Z) столбцов;
выбора m1 строк из M/Z строк подматриц разделенной матрицы H проверки на четность; и
добавления m1 строк подматриц первой разделенной матрицы H проверки на четность в виде строки подматриц матрицы Hn, где m1 представляет собой целое число > = 2.
9. Способ по п. 7, дополнительно содержащий этап, на котором добавляют строки m2 из оставшихся строк подматриц разделенной матрицы H проверки на четность в качестве второй новой строки подматриц новой матрицы Hn, и m2 является целым числом > = 1.
10. Способ по п. 7, в котором N = 672, Z = 42.
11. Способ по п. 7, в котором первая матрица H проверки на четность представляет собой матрицу кода с низкой LDPC кодовой скорости 3/4, указанную в стандарте 802.11 ad, в котором первая матрица H = 168 строк х 672 столбцов и Z = 42, и в котором вторую матрицу Hn генерируют с параметрами m1 = 2 и m2 = 2, Z = 42.
12. Способ по п. 7, в котором вторая матрица Hn представляет собой
Figure 00000027
13. Система кодирования и декодирования кодового слова, содержащая:
процессор и
память, причем
память хранит команды, вызывающие, при исполнении процессором, выполнение системой способа по любому из пп. 1-12.
RU2019104698A 2016-07-20 2016-07-20 Способы и системы кодирования и декодирования ldpc кодов RU2716044C1 (ru)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2016/090775 WO2018014272A1 (en) 2016-07-20 2016-07-20 Methods and systems for encoding and decoding for ldpc codes

Publications (1)

Publication Number Publication Date
RU2716044C1 true RU2716044C1 (ru) 2020-03-05

Family

ID=60992754

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2019104698A RU2716044C1 (ru) 2016-07-20 2016-07-20 Способы и системы кодирования и декодирования ldpc кодов

Country Status (7)

Country Link
US (1) US10868567B2 (ru)
EP (1) EP3479486B1 (ru)
JP (1) JP6798004B2 (ru)
KR (1) KR102227250B1 (ru)
CN (1) CN109417392B (ru)
RU (1) RU2716044C1 (ru)
WO (1) WO2018014272A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2791717C1 (ru) * 2022-12-14 2023-03-13 Акционерное общество "Научно-производственная фирма "Микран" Способ кодирования канала в системе связи, использующей LDPC-код

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110383726A (zh) * 2017-03-09 2019-10-25 华为技术有限公司 用于长ldpc码的mcs
US11211951B2 (en) * 2017-03-30 2021-12-28 Lg Electronics Inc. Method for encoding based on parity check matrix of LDPC code in wireless communication system and terminal using this
CN110583023B (zh) * 2017-05-04 2022-03-01 三星电子株式会社 在通信或广播系统中用于信道编码和解码的方法和设备
MX2019009819A (es) 2017-06-25 2019-12-02 Lg Electronics Inc Metodo para realizar la codificacion sobre la base de la matriz de verificacion de paridad del codigo ldpc en el sistema de comunicacion inalambrico y terminal que usa el mismo.
US11539455B2 (en) 2017-06-26 2022-12-27 Intel Corporation Apparatus, system and method of communicating a physical layer protocol data unit (PPDU)
US11258536B2 (en) * 2017-08-10 2022-02-22 Samsung Electronics Co., Ltd. Method and apparatus for encoding/decoding channel in communication or broadcasting system
WO2019079011A1 (en) * 2017-10-18 2019-04-25 Intel IP Corporation APPARATUS, SYSTEM AND METHOD FOR COMMUNICATING PHYSICAL LAYER PROTOCOL DATA UNIT (PPDU)
WO2020030257A1 (en) * 2018-08-08 2020-02-13 Huawei Technologies Co., Ltd. Transmitter device and receiver device for efficient transmission of information messages
CN109639392B (zh) * 2018-11-09 2020-03-27 清华大学 广播信道传输的空间耦合ldpc码的构造方法及系统
CN110096384B (zh) * 2019-04-23 2021-06-25 西安电子科技大学 高可靠航天数据及中间变量的保护方法
EP3963723A4 (en) * 2019-09-10 2022-07-20 Samsung Electronics Co., Ltd. METHOD AND APPARATUS FOR DECODED DATA IN A COMMUNICATION OR BROADCASTING SYSTEM
CN111431543B (zh) * 2020-05-13 2023-08-01 东南大学 可变码长可变码率qc-ldpc译码方法及装置
KR20230107872A (ko) * 2020-10-15 2023-07-18 삼성전자주식회사 통신 또는 방송 시스템에서 데이터 복호화 방법 및 장치
CN113114271A (zh) * 2021-03-11 2021-07-13 苏州华兴源创科技股份有限公司 低密度奇偶校验编码装置和方法
CN114095125B (zh) * 2021-11-09 2024-07-05 湖南省时空基准科技有限公司 一种窄带数据广播的信道编码方法及设备
CN115031314B (zh) * 2022-06-01 2023-08-04 深圳市瑞尔时代科技有限公司 用于无人值守机房的节能控制系统

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006062351A1 (en) * 2004-12-08 2006-06-15 Electronics And Telecommunications Research Institute Ldpc encoder and decoder and ldpc encoding and decoding methods
RU2348103C2 (ru) * 2004-08-10 2009-02-27 Самсунг Электроникс Ко., Лтд. Устройство и способ кодирования и декодирования блочного кода разреженного контроля четности
US20090199068A1 (en) * 2004-06-24 2009-08-06 Min Seok Oh Method and apparatus of encoding and decoding data using low density parity check code in a wireless communication system
RU2443053C2 (ru) * 2007-01-24 2012-02-20 Квэлкомм Инкорпорейтед Кодирование и декодирование ldpc пакетов переменных размеров
US20120290892A1 (en) * 2011-05-11 2012-11-15 Samsung Electronics Co., Ltd. High throughput ldpc decoder
US20150067440A1 (en) * 2013-08-27 2015-03-05 Imagination Technologies Limited Decoder for low-density parity-check codes

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7162684B2 (en) * 2003-01-27 2007-01-09 Texas Instruments Incorporated Efficient encoder for low-density-parity-check codes
US7346832B2 (en) * 2004-07-21 2008-03-18 Qualcomm Incorporated LDPC encoding methods and apparatus
US7395490B2 (en) * 2004-07-21 2008-07-01 Qualcomm Incorporated LDPC decoding methods and apparatus
WO2006016751A2 (en) * 2004-08-09 2006-02-16 Lg Electronics Inc. Method of encoding and decoding using low density parity check matrix
KR100641052B1 (ko) * 2004-12-08 2006-11-02 한국전자통신연구원 Ｌｄｐｃ 부호기 및 복호기, 및 ｌｄｐｃ 부호화 방법 및복호화 방법
US8010870B2 (en) 2005-04-25 2011-08-30 Sony Corporation Coding apparatus and coding method
KR100929079B1 (ko) 2005-10-31 2009-11-30 삼성전자주식회사 저밀도 패리티 검사 부호를 사용하는 통신 시스템의 복호 장치 및 방법
US8392787B2 (en) * 2008-10-31 2013-03-05 Broadcom Corporation Selective merge and partial reuse LDPC (Low Density Parity Check) code construction for limited number of layers Belief Propagation (BP) decoding
CN101488761B (zh) * 2009-02-27 2011-01-19 北京交通大学 一种无短环无低码重码的ldpc码构造方法
JP4929342B2 (ja) 2009-12-15 2012-05-09 インターナショナル・ビジネス・マシーンズ・コーポレーション ノイズ分散による入力対数尤度比のスケーリングに基づくｓｕｍ−ｐｒｏｄｕｃｔ復号法（ビリーフプロパゲーション法）の計算手法
US9634693B2 (en) * 2010-08-12 2017-04-25 Samsung Electronics Co., Ltd Apparatus and method for decoding LDPC codes in a communications system
US9100052B2 (en) * 2013-02-01 2015-08-04 Samsung Electronics Co., Ltd. QC-LDPC convolutional codes enabling low power trellis-based decoders
KR20150005853A (ko) * 2013-07-05 2015-01-15 삼성전자주식회사 송신 장치 및 그의 신호 처리 방법
CN104779961B (zh) * 2014-01-09 2019-02-26 上海数字电视国家工程研究中心有限公司 一种ldpc结构、码字及对应的编码器、解码器和编码方法
US9276610B2 (en) * 2014-01-27 2016-03-01 Tensorcom, Inc. Method and apparatus of a fully-pipelined layered LDPC decoder
US9692451B2 (en) * 2014-09-30 2017-06-27 Avago Technologies General Ip (Singapore) Pte. Ltd Non-binary low density parity check (NB-LDPC) codes for communication systems

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090199068A1 (en) * 2004-06-24 2009-08-06 Min Seok Oh Method and apparatus of encoding and decoding data using low density parity check code in a wireless communication system
RU2348103C2 (ru) * 2004-08-10 2009-02-27 Самсунг Электроникс Ко., Лтд. Устройство и способ кодирования и декодирования блочного кода разреженного контроля четности
WO2006062351A1 (en) * 2004-12-08 2006-06-15 Electronics And Telecommunications Research Institute Ldpc encoder and decoder and ldpc encoding and decoding methods
RU2443053C2 (ru) * 2007-01-24 2012-02-20 Квэлкомм Инкорпорейтед Кодирование и декодирование ldpc пакетов переменных размеров
US20120290892A1 (en) * 2011-05-11 2012-11-15 Samsung Electronics Co., Ltd. High throughput ldpc decoder
US20150067440A1 (en) * 2013-08-27 2015-03-05 Imagination Technologies Limited Decoder for low-density parity-check codes

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2791717C1 (ru) * 2022-12-14 2023-03-13 Акционерное общество "Научно-производственная фирма "Микран" Способ кодирования канала в системе связи, использующей LDPC-код
RU2811085C1 (ru) * 2023-04-04 2024-01-11 Федеральное государственное бюджетное образовательное учреждение высшего образования "Воронежский государственный технический университет" Способ декодирования данных на основе LDPC кода

Also Published As

Publication number Publication date
CN109417392A (zh) 2019-03-01
KR102227250B1 (ko) 2021-03-12
JP6798004B2 (ja) 2020-12-09
EP3479486A1 (en) 2019-05-08
KR20190028788A (ko) 2019-03-19
CN109417392B (zh) 2021-10-15
WO2018014272A1 (en) 2018-01-25
US20190222229A1 (en) 2019-07-18
JP2019522435A (ja) 2019-08-08
EP3479486B1 (en) 2023-05-31
EP3479486A4 (en) 2019-07-10
US10868567B2 (en) 2020-12-15

Similar Documents

Publication Publication Date Title
RU2716044C1 (ru) Способы и системы кодирования и декодирования ldpc кодов
US11671115B2 (en) High-rate long LDPC codes
US20200083904A1 (en) Apparatus and method for channel encoding/decoding in communication or broadcasting system
US11664928B2 (en) Multi-label offset lifting method
US11646818B2 (en) Method and apparatus for encoding/decoding channel in communication or broadcasting system
EP3661084A1 (en) Method and apparatus for encoding/decoding channel in communication or broadcasting system
US11451244B2 (en) Device and method for encoding and decoding using polar code in wireless communication system
US20230421177A1 (en) Apparatus and method for channel encoding/decoding in communication or broadcasting system
KR20170075627A (ko) 통신 또는 방송 시스템에서 채널 부호화/복호화 방법 및 장치
JP7030932B2 (ja) Ｌｄｐｃ符号の符号化および復号化のための方法およびシステム
CN117978328A (zh) 在通信或广播系统中进行信道编码和解码的方法和装置