TWI690166B - 在移動通信中用於小碼塊尺寸的qc-ldpc碼的移位係數表設計方法 - Google Patents

Abstract

裝置的處理器經由裝置的收發器與至少一個其他裝置建立無線通訊鏈路。所述處理器通過如下經由所述無線通訊鏈路與所述其他裝置無線通訊：從複數個移位係數表中選擇第一移位係數表；使用基本矩陣和第一移位係數表的至少一部分，產生QC-LDPC碼；從嵌入到所述QC-LDPC碼中的複數個碼本中選擇碼本；存儲所選擇的碼本到與所述處理器相關的記憶體中；使用所選擇的碼本對資料進行編碼，以產生所述資料的複數個調製符號；控制所述收發器複用，轉換，濾波，放大所述調製符號和通過所述裝置的一個或者複數個天線輻射所述調製符號作為電磁波，以便經由無線通訊鏈路發送所述資料的調製符號到所述其他裝置。

Description

在移動通信中用於小碼塊尺寸的QC-LDPC碼的移位係數表設計方法

本發明整體關於移動通信，尤其涉及在移動通信中用於較小碼塊尺寸的准迴圈低密度奇偶校驗(quasi-cyclic low-density parity-check，QC-LDPC)碼的移位係數表設計。

除非本文另有說明，否則本部分中描述的方法不是下面列出的請求項的先前技術，並且不能由於包含在本部分中而作為先前技術。

第三代合作夥伴計畫(3GPP)已經批准了加速第五代(5^th-generation，5G)新無線電(New Radio，NR)規範的開發的計畫，因此可以預期基於標準的5G NR無線通訊服務可以在不久的將來推出。3GPP還同意QC-LDPC將用於5G NR資料通道。然而，尚未定義關於如何可以實現基於QC-LDPC的編碼(例如，編碼和解碼)的細節。

以下概述僅是說明性的，並不旨在以任何方式進行限制。也就是說，提供以下概述以介紹本文描述的新穎和非顯而易見的技術的概念，要點，益處和優點。下面在詳細描述中進一步描述選擇的實施方式。因此，以下概述並非旨在標識所要求保護的主題的必要特徵，也不旨在用於確定所要求保護的主題的範圍。

在一個方面，無線通訊的方法可以涉及裝置的處理器經由該裝置的收發器與至少一個其他裝置建立無線通訊鏈路。該方法也可以涉及處理器通過如下方式經由該無線通訊鏈路與其他裝置進行無線通訊：(a)從複數個移位係數表中選擇第一移位係數表；(b)使用第一移位係數表的至少一部分和基本矩陣產生QC-LDPC碼；(c)從嵌入在QC-LDPC碼中的複數個碼本中選擇碼本；(d)存儲所選擇的碼本至與所述處理器相關的記憶體；(e)使用所選擇的碼本對資料編碼以產生所述資料的複數個調製符號；以及(f)控制收發器對調製符號進行複用，轉換，濾波，放大和通過裝置的一個或者複數個天線輻射所述調製符號作為電磁波，以便經由無線通訊鏈路發射所述資料的調製符號到所述其他裝置。在從所述複數個移位係數表中選擇第一移位係數表時，該方法可以涉及處理器根據與資料的碼塊尺寸和資料的碼率中的任一個或者兩個相關的一個或者複數個規則，選擇用於相對較小碼塊尺寸的所述第一移位係數表。

值得注意的是，儘管下面在5G NR無線通訊的環 境中提供了對所提出的方案和各種示例的描述，但是根據實施所適用的其他協定，標準和規範，所提出的概念，方案及其任何變形/衍生物可以在通信中實施。因此，所提出的方案的範圍不限於本文提供的描述。

100:基本矩陣

I1:資訊矩陣的第一部分

I2:資訊矩陣的第二部分

I3:資訊矩陣的第三部分

200:流程

210，220，230，240，250:塊

300:准列正交層設計

400:混合正交層設計

500:QC-LDPC

600:核心矩陣

700:核心基本矩陣

800:核心基本矩陣

900:移位係數設計

1000:通信系統

1005:第一裝置

1050:第二裝置

1036,1086:天線

1030，1080:收發器

1032，1082:發送器

1034，1084:接收器

1010，1060:處理器

1012，1062:編碼器

1014，1064:解碼器

1016，1066:記憶體

1020，1070:記憶體

1022，1072:指令

1024，1074:資料

1040:通信鏈路

1100:過程

1110，1120，1130，1140:塊

1200:過程

1210，1220，1230:塊

1300:過程

1310，1320，1330:塊

1400:過程

1410，1420，1430，1412，1414:塊

1500:移位係數表

1600:移位係數表

1700:移位係數表

1800:移位係數表

1900:移位係數表

2000:移位係數表

2100:移位係數表

2200:移位係數表

2300:過程

2310，2320，2330，2340:塊

2400:過程

2410，2420:塊

24202，24204，24206，24208，24210，24212:子塊

包含附圖以提供對本申請的進一步理解，並且附圖被併入並構成本申請的一部分。附圖示出了本申請的實施方式，並且與說明書一起用於解釋本申請的原理。可以理解的是，附圖不一定按比例繪製，一些部件與實際實施中的尺寸不成比例的示出以清楚地說明本申請的概念。

第1圖是基於本申請實施方式的示例性多碼本嵌入的LDPC碼設計的示意圖；第2圖是基於本申請實施方式的與多碼本嵌入的LDPC碼相關的示例邏輯流程的示意圖；第3圖是基於本申請實施方式的示例性准列(quasi-row)正交層設計的示意圖；第4圖是基於本申請實施方式的示例性混合(hybrid)正交性層設計的示意圖；第5圖是基於本申請實施方式的支援極低碼率的示例性QC-LDPC碼的示意圖；第6圖是基於本申請實施方式的示例性核心(kernel)矩陣設計的示意圖；第7圖是基於本申請實施方式的核心基本矩陣的示例性概 念的示意圖；第8圖是基於本申請另一實施方式的核心基本矩陣的示例性概念的示意圖；第9圖是基於本申請實施方式的示例性移位係數設計的示意圖；第10圖是基於本申請實施方式的示例性通信系統的框圖；第11圖是基於本申請實施方式的示例性過程的流程圖；第12圖是基於本申請另一實施方式的示例性過程的流程圖；第13圖是基於本申請另一實施方式的示例性過程的流程圖；第14圖是基於本申請另一實施方式的示例性過程的流程圖；第15A圖和第15B圖中每一個是基於本申請實施方式的部分示例性移位係數表的示意圖；第16A圖和第16B圖中每一個是基於本申請實施方式的部分示例性移位係數表的示意圖；第17A圖和第17B圖中每一個是基於本申請實施方式的部分示例性移位係數表的示意圖；第18A圖和第18B圖中每一個是基於本申請實施方式的部分示例性移位係數表的示意圖；第19A圖和第19B圖中每一個是基於本申請實施方式的部分示例性移位係數表的示意圖； 第20A圖和第20B圖中每一個是基於本申請實施方式的部分示例性移位係數表的示意圖；第21A圖和第21B圖中每一個是基於本申請實施方式的部分示例性移位係數表的示意圖；第22A圖和第22B圖中每一個是基於本申請實施方式的部分示例性移位係數表的示意圖；第23圖是基於本申請實施方式的關於選擇移位係數表的示例性邏輯流程的示意圖；第24圖是基於本申請另一實施方式的示例性過程的流程圖。

本文公開了所要求保護的主題的詳細實施例和實施方式。然而，應該理解的是，所公開的實施例和實施方式僅僅是對要求保護的主題的說明，其可以以各種形式體現。然而，本公開可以以許多不同的形式實施，並且不應該被解釋為限於這裡闡述的示例性實施例和實施方式。而是，提供這些示例性實施例和實現方式，使得本公開的描述是徹底和完整的，並且將向所屬領域具有通常知識者充分傳達本公開的範圍。在以下描述中，可以省略公知特徵和技術的細節以避免不必要地模糊所呈現的實施例和實施方式。

概述

所提出的概念和方案總體涉及以下領域：多碼本嵌入的LDPC碼設計，混合正交LDPC層設計，極低碼率(CR)的QC-LDPC支持，核心(kernel)矩陣設計和移位係數設計。混 合正交LDPC層設計的領域包括准列(quasi-row)正交層設計和混合正交層設計的新概念和方案。下面參考第1圖至第9圖提供對所提出的概念和方案的描述。

第1圖示出了根據本發明實施方式的示例性多碼本嵌入式LDPC碼設計。參考第1圖，根據本發明的QC-LDPC碼的基本奇偶校驗矩陣(在本文中可互換地稱為“基本矩陣”)100可以具有嵌入其中的複數個碼本。

如第1圖所示，基本矩陣100可以包括：複數個奇偶位元的奇偶矩陣和複數個資訊位元的資訊矩陣。換句話說，基本矩陣100可以由奇偶矩陣和資訊矩陣定義，其中奇偶矩陣具有相對較少的非零/非空位元(每個在第1圖中由“1”表示)和大部分零/空位元(每個在第1圖中用“0”表示)。奇偶矩陣還可以在碼位元上定義一組線性約束。因此，嵌入在基本矩陣100的QC-LDPC碼中的複數個碼本中的每個碼本可以包括奇偶矩陣和相應尺寸的資訊矩陣的相應部分，使得複數個碼本的尺寸彼此不同。因此，無論尺寸如何，每個碼本可以構成基本矩陣的至少一部分。在第1圖所示的例子中，碼本可以由如下表示：碼本=(I1或者I2或者I3)+P

標記“I1”表示資訊矩陣的第一部分，標記“I2”表示資訊矩陣的第二部分，標記“I3”表示資訊矩陣的第三部分，標記“P”表示奇偶矩陣。這裡，I1的尺寸(例如，就位元的數目和/或記憶體的尺寸而言)大於I2的尺寸，I2的尺寸大於I3的尺寸。

所以，所得到的碼本的尺寸可以依據與奇偶矩陣 一起形成碼本的部分資訊矩陣的尺寸而變化。值得注意的是，雖然第1圖所示實施例描述了由於I1+P,I2+P和I3+P的組合而形成的不同尺寸的三個碼本，但是根據本發明各種實施方式，不同尺寸的碼本的數目並不限於三個(可能少於三個或者多於三個)。

在一些實施方式中，複數個碼本中的每一個碼本可以對應複數個混合自動重傳請求(automatic repeat request，HARQ)線程(thread)中的相應HARQ線程，其中複數個HARQ線程彼此不同。例如，第一碼本可以對應第一HARQ線程，該第一碼本的取值範圍為0.33~0.89。第二碼本可以對應第二HARQ線程，該第二碼本的取值範圍為0.2~0.66。第三碼本可以對應第三HARQ線程，第三碼本具有少於400的小碼塊尺寸。所以，在兩個通信設備之間的基於HARQ的通信中，複數個HARQ線程中的每一個HARQ線程可以與複數個碼本的相應碼本相關或者以其他方式相關聯。所以，可以識別出在基於HARQ的通信中當前所使用的HARQ線程。相應的，可以選擇出複數個碼本中的一個碼本，該複數個碼本中的一個碼本對應識別出的HARQ線程，以用於對資料進行編碼，以用於發送。

在一些實施方式中，複數個碼本中的每個碼本對應在存儲該碼本中所使用的一個或者複數個寄存器，一個或者複數個緩衝器，一個或者複數個緩存(Cache)，和/或一個或者複數個記憶體單元中相應的存儲(memory)尺寸(Kb)。例如，第一碼本可以對應第一存儲尺寸Kb=16。第二碼本可以對應第二存儲尺寸Kb=12。第三碼本可以對應第三存儲尺寸Kb=5。 在根據本發明提出的方案中，如果對應大存儲(memory)尺寸的大碼本(例如，由於將被編碼的資料的碼塊尺寸相對較大，或者由於初始碼率相對較高)對於編碼不是必須的，可以選擇對應於小存儲尺寸的小碼本，以用於編碼。所以，可以避免使用大於所需的存儲空間(由於大於所需的碼本正被選擇出)，所以縮短編碼的處理延遲。

在一些實施方式中，所有碼本可以共用一個基本矩陣，採用不同填零(zero-padding)尺寸。在一些實施方式中，不同碼本可以對應不同的移位係數設計或者共用一個移位係數設計。

在一些實施方式中，根據用於傳輸資料的初始碼率，資料的碼塊尺寸，或者兩者，選擇將使用複數個碼本中的哪個碼本。在一些實施方式中，如果對應大量編碼處理延遲的大碼本對於編碼不是必須的，為了在通信設備中縮短編碼的處理延遲，選擇碼本以使得選擇出需要少量編碼處理延遲的小碼本來編碼。

第2圖示出基於本發明實施方式的與多碼本嵌入式LDPC碼設計相關的示例邏輯流程200。邏輯流程200可以在編碼器或者處理器中實施，或者被編碼器或者處理器實施，以實現本發明所提出的概念和/或方案的各種特徵和/或方面。更具體的，邏輯流程200可以涉及在從複數個嵌入在QC-LDPC碼的基本矩陣的一些碼本中選擇碼本所使用的一個或者複數個規則，使得如果對應大量的編碼處理延遲的大碼本對於編碼不是必須的，選擇需要少量編碼處理延遲的小碼本來編碼。邏 輯流程200可以包括由塊210,220,230,240和250中的一個或複數個表示的一個或複數個操作，動作或功能。雖然被示為離散塊，但是依賴於想要的實施方式，邏輯流程200的各種塊可以被劃分為附加塊，被合併成更少塊，或者刪除。邏輯流程200可以被如下描述的第一裝置1005和第二裝置1050中的每一個實施。僅出於說明性目的而不限於範圍，下面邏輯流程200的描述在第二裝置1050的環境中提供。邏輯流程200可以開始於210。

在210，邏輯流程200可以涉及第二裝置1050確定將被編碼的資料的碼塊尺寸是否小於閾值碼塊尺寸。在確定資料的碼塊尺寸小於閾值碼塊尺寸的情況下，邏輯流程200可以從210執行到220。在確定資料的碼塊尺寸不小於閾值碼塊尺寸的情況下，邏輯流程200可以從210執行到230。

在220，邏輯流程200可以涉及第二裝置1050選擇複數個碼本中的第一碼本，例如，可以使用小尺寸資訊矩陣+奇偶矩陣作為基本矩陣。

在230，邏輯流程200可以涉及第二裝置1050確定用於傳輸資料的初始碼率是否比閾值碼率大。在確定初始碼率不大於閾值碼率的情況下，邏輯流程200可以從230執行到240。在確定初始碼率大於閾值碼率的情況下，邏輯流程200可以從230執行到250。

在240，邏輯流程200可以涉及第二裝置1050選擇複數個碼本中的第二碼本，例如，可以使用中等尺寸資訊矩陣+奇偶矩陣作為基本矩陣。

在250，邏輯流程200可以涉及第二裝置1050選擇複數個碼本中的第三碼本，例如，可以使用大尺寸資訊矩陣+奇偶矩陣作為基本矩陣。

在此處，第三碼本的尺寸比第二碼本的尺寸大。另外，第二碼本的尺寸比第一碼本的尺寸大。所以，如果對應大存儲尺寸的大碼本(例如，碼塊尺寸大於閾值碼塊尺寸或者初始碼率大於閾值碼率)對於編碼不是必須的，邏輯流程200將選擇對應於小存儲尺寸的小碼本，由此最小化用於存儲所選碼本的存儲量或者存儲尺寸。也就是說，邏輯流程200可以幫忙縮短編碼的處理延遲。

第3圖示出基於本發明實施方式的示例性准列(quasi-row)正交層設計300。正交性(Orthogonality)有利於LDPC解碼器的輸送量(throughput)效率。在LDPC碼中，幾個列(row)可以被分組到一起，以形成一層，並且在該層中的每一行(column)的度數可以是1或者0(即，正交性)。在此情形下，該層被稱為純列正交層(pure row orthogonal layer)。

參閱第3圖，在准列正交層設計300中，幾個列可以被分組在一起以形成准列(quasi-row)正交層，例如第3圖所示的層1，層2，層3和層4。在這個例子中，除了一個或者複數個打孔行(punctured column)之外，在層1，層2，層3和層4中每一個層中的每一行(column)可以是度數1或者0(即，正交性)。在第3圖的(A)部分所示的例子中，兩個最左側行(column)是打孔行。在層1，層2，層3和層4的每 一個層中其他行(column)中的每一個是度數1或者0(即，具有一個或者0個非零/非空(non-null)位元，用“1”表示，並且其他位元是零/空，用“0”表示)。有利的是，准列正交層設計300提供正交性，幫助改善解碼器輸送量中的效率。

而且，在准列正交層設計300，在准列正交層中的打孔行中沒有環(cycle)。在第3圖的(B)部分所示的例子中，根據本發明，由於在兩個打孔行(column)中存在環，相應的層不被認為是准列正交層。

第4圖是基於本發明實施方式示出的示例性混合正交層設計400。在混合正交層設計400中，QC-LDPC碼可以包括不同度數正交性的複數個部分(portions)。在第4圖所示例子中，較暗色塊代表位元1，較淺色塊代表位元0。例如，複數個部分中的第一部分可以是低度數正交並且可以對應高碼率。相似的，複數個部分的第二部分可以是中等度數正交，並且可以對應中等碼率。相似的，複數個部分的第三部分可以是高度數正交，並且可以對應低碼率。

在第4圖所示例子中，不同正交度數的複數個部分包括如下：(1)非列(non-row)正交部分，其包括複數個行和複數個列，該複數個行和複數個列形成對應相對較高碼率的至少一個非列(non-row)正交層；(2)准列正交部分，其包括複數個行和複數個列，該複數個行和複數個列形成對應中等碼率的至少一個准列正交層；(3)純列(pure-row)正交部分，其包括複數個行和複數個列，該複數個行和複數個列形成對應相對較低碼率的至少一個純列正交層。此處，非列(non-row)正交部分 中的複數個行(column)中的每一個行是度數為2或者更高的行。此外，准列正交部分的複數個行中的一個或者複數個行包括度數為2或者更高的打孔行。而且，准列正交部分的複數個行中的剩餘行可以包括度數為1或者0的非打孔行。而且，純列正交部分的複數個行中的每一個行包括度數為1或者0的行。

第5圖示出基於本發明實施方式的支援極低碼率的示例QC-LDPC碼500。參考第5圖，QC-LDPC碼500可以包括複數個奇偶位元的奇偶矩陣和複數個資訊位元的資訊矩陣。通過資訊矩陣和奇偶矩陣的列可以包括每一列位元度數為2的一個或者複數個列(row)的位元。而且，度數為2的一個或者複數個列(row)位元中度數為2的複數個位元中的每一個位元可以是之前使用的奇偶位元或者之前傳輸的資訊位元。而且，對於極低碼率，一個或者複數個之前的傳輸可以被重傳。相應的，擴展列(row)可以具有權重2。檢查節點分裂以用於具有大權重的列(row)。

第6圖示出根據本發明一實施方式的示例核心矩陣設計600。請參考第6圖，在核心矩陣設計600中，QC-LDPC碼可以包含一基本矩陣，該基本矩陣的一部分形成對應於至少一閾值的碼率的核心矩陣。例如，在第6圖所示的示例中，該核心矩陣支持碼率0.89。

第7圖示出根據本發明一實施方式的核心基本矩陣的示例概念700。請參考第7圖，該核心矩陣可以包含複數個位元的複數個列和複數個行，其中有兩個或更多個行(column)為打孔行，該複數個打孔行具有特定的位元樣式(例 如，一個或複數個位元0)。在一些實施方式中，複數個打孔行中的特定的位元樣式可以包含複數個位元0所形成的等腰(isosceles)直角三角形，該三角形的直角對應於該複數個打孔行的左上角處的位元0。

核心矩陣可以包括奇偶矩陣，該奇偶矩陣包括複數個行和複數個列的複數個位元。該核心矩陣也可以包括資訊矩陣，該資訊矩陣包括複數個行和複數個列的複數個位元。奇偶矩陣可以包括具有Wi-Fi樣式的矩陣(例如，類似Wi-Fi的奇偶矩陣)。而且，資訊矩陣的多於一個列(row)可以包括具有高密度的位元1而沒有或者具有一個位元0的複數個列(row)。該複數個列的底部列的位元可以包括第一數量的位元1。第一數量可以等於打孔行的數量或者比打孔行(column)的數量大1。

在第7圖的部分(A)所示出的例子中，最初幾列(row)(例如3個列)由類似Wi-Fi的奇偶矩陣組成，並且資訊矩陣具有超高密度的位元1。特別的，在資訊矩陣中的每一個列所包括的位元，如果不是全部為位元1，則大部分為位元1，不具有位元0或者具有1個位元0。在任意次數之列置換(permutation)及/或行置換(例如，至少一列置換、至少一行置換、或其組合)後，打孔行包括特定樣式的一個或複數個位元0。底部列(row)可以具有3或者4個邊緣塊，一個邊緣塊(edge block)可以對應於奇偶(parity)變量節點(Variable Node,VN)塊。兩個邊緣塊可以對應於兩個打孔行(例如，VN0和VN1)。在存在四個邊緣塊的情形下，第四個邊緣塊可以被加入以增加最 短距離。

在第7圖的部分(B)所示的例子中，顯示了打孔行的一示例樣式。對於尺寸為m x n(m列乘n行)的基本矩陣，並假設p行(column)被打孔，使用複數個位元0的等腰直角三角形來構建一m x p矩陣，該三角形的直角對應於該複數個打孔行的一左上角處的位元0。該打孔行中的其它位元可以被隨機選擇為0或1。由於可能執行行置換和/或列置換，因此，特定樣式的實際位置有可能與該打孔行的左上角不同。

第8圖是基於本發明另一實施方式示出核心基本矩陣的示例概念800。在概念800，核心基本矩陣包括Wi-Fi樣式(或者類似Wi-Fi的奇偶矩陣)，打孔行(column)，和資訊矩陣的剩餘部分。資訊矩陣的剩餘部分可以被設計具有多個度數分佈(degree distributions)中的一個。例如，核心矩陣可以包括5列(row)位元和20行(column)位元。20行位元的變數節點(VN)度數可以包括如下中一個：[2,2,2,2,2,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3],[2,2,2,2,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3],[2,2,2,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3]，和[2,2,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3]。5列(row)位元的檢驗節點(CN)度數可以包括如下中一個：[13,10,14,17,2],[13,10,13,17,2],[13,10,13,18,3],[13,11,13,18,2],[13,10,14,18,2],[13,10,13,19,2],[14,10,13,18,1],[13,11,13,18,1],[13,10,14,18,1],[13,11,13,19,1],[13,10,13,18,2]，和[13,10,13,18,1]。

第9圖是基於本發明實施方式示出移位係數設計 900。對每一個提升因子(lifting factor)，存在相應移位值的表。不同提升因子中的表可以被巢套設計(nested design)。在移位係數設計900中，提升因子的有效集合可以被定義，以用於在LDPC編碼中使用。在第9圖所示出的例子中，提升因子的有效集合包括：如下不同值的提升因子：Z=16,Z=24,Z=32,Z=48,Z=64,Z=96,Z=128,Z=192,Z=256和Z=384。在移位係數設計900中，提升因子的有效集合可以被優化來獲得提升因子的優化集合。在優化集合中的提升因子的數目是小於在有效集合中的提升因子的數目的。優化集合中提升因子的移位係數表可以被使用為在有效集合中最接近且大於或等於該優化集合提升因子之提升因子的移位係數表。例如，被設計用於提升因子Z=32的移位值的表可以被提升因子Z=48共用。相似的，被設計用於提升因子Z=128的移位值的表可以被提升因子Z=192共用。

為了說明目的而不是限制，在基於本發明的LDPC碼本中，使用

，j

{0,1,2,3,4,5}，提升因子的優化集合(Z)可以被定義為4組。使用

，j

{0,1,2,3,4,5}，提升因子的有效集合可以被定義為8組。相應的移位值可以由4個移位係數表代表，該4個移位係數表代表可以對應到移位係數{288,352,416,480}。對於有效集合φ中的任何提升因子Z=a x 2 ^j ，相應的移位係數可以通過p _z m,n

獲得，其中，p ^m,n 是

的移位係數表中第(m,n)個元素的移位係數，其中

是{9,11,13,15}中的 最大值且

小於或者等於有效集合φ中的a，並且

。而且，f(Z)為擾動(perturbation)，是Z的函數，並可使用一表來表示。

提升因子的使用允許使用相對小的基本矩陣集合(set)和相對小的提升因子集合，編碼各種尺寸的封包。例如，基本矩陣尺寸m x n可以被用於編碼多達k=n-m資訊位元的封包，以獲得n個碼位元的編碼封包或者碼字。使用提升因子Z，基本矩陣可以被擴展(lift)，以產生擴展的維度為Z．m x Z．n的奇偶校驗矩陣。擴展的奇偶校驗矩陣然後可以被利用來編碼多達Z．k資訊位元的封包，以獲得Z．n碼位元的碼字。而且，使用提升因子也可以允許有效的平行編碼和解碼，由此改善性能，以及減少用於小尺寸的LDPC碼的描述複雜性。

用於較小碼塊尺寸的移位係數表設計

為了說明目的，第15A圖-第22B圖示出用於相對較小的碼塊尺寸的複數個示例性移位係數表。

第15A圖-第15B圖中的每一個是基於本發明實施方式的示例性移位係數表1500的一部分的示意圖。特別的，移位係數表1500由第15A)圖中的(A)部分和第15B圖中的(B)部分組成。而且，移位係數表1500可以對應具有原始(primitive)元素2(a=2)和提升因子256的基礎圖表2(BG2)。

第16A圖-第16B圖中的每一個是基於本發明實施方式的示例性移位係數表1600的一部分的示意圖。特別的，移位係數表1600由第16A圖中的(A)部分和第16B圖中的(B)部分組成。而且，移位係數表1600可以對應具有原始元 素9(a=9)和提升因子144的BG2。

第17A圖-第17B圖中的每一個是基於本發明實施方式的示例性移位係數表1700的一部分的示意圖。特別的，移位係數表1700由第17A圖中的(A)部分和第17B圖中的(B)部分組成。而且，移位係數表1700可以對應具有原始元素5(a=5)和提升因子160的BG2。

第18A圖-第18B圖中的每一個是基於本發明實施方式的示例性移位係數表1800的一部分的示意圖。特別的，移位係數表1800由第18A圖中的(A)部分和第18B圖中的(B)部分組成。而且，移位係數表1800可以對應具有原始元素11(a=11)和提升因子176的BG2。

第19A圖-第19B圖中的每一個是基於本發明實施方式的示例性移位係數表1900的一部分的示意圖。特別的，移位係數表1900由第19A圖中的(A)部分和第19B圖中的(B)部分組成。而且，移位係數表1900可以對應具有原始元素3(a=3)和提升因子192的BG2。

第20A圖-第20B圖中的每一個是基於本發明實施方式的示例性移位係數表2000的一部分的示意圖。特別的，移位係數表2000由第20A圖中的(A)部分和第20B圖中的(B)部分組成。而且，移位係數表2000可以對應具有原始元素13(a=13)和提升因子208的BG2。

第21A圖-第21B圖中的每一個是基於本發明實施方式的示例性移位係數表2100的一部分的示意圖。特別的，移位係數表2100由第21A圖中的(A)部分和第21B圖中的 (B)部分組成。而且，移位係數表2100可以對應具有原始元素7(a=7)和提升因子224的BG2。

第22A圖-第22B圖中的每一個是基於本發明實施方式的示例性移位係數表2200的一部分的示意圖。特別的，移位係數表2200由第22A圖中的(A)部分和第22B圖中的(B)部分組成。而且，移位係數表2200可以對應具有原始元素15(a=15)和提升因子240的BG2。

第23圖示出基於本發明實施方式的與選擇移位係數表相關的示例性邏輯流程2300。邏輯流程2300可以在編碼器或者處理器中實施，或者被編碼器或者處理器實施，以實現本發明所提出的概念和方案中各種特徵和/或方面。特別的，邏輯流程2300可以涉及從一些移位係數表中選擇移位係數表所使用的一個或者複數個規則，使得選擇出適用於相對小碼塊尺寸的資料的移位係數表。邏輯流程2300可以包括由塊2310,2320,2330，和2340中的一個或複數個表示的一個或複數個操作，動作或功能。雖然被示為離散塊，但是依賴於想要的實施方式，邏輯流程2300的各種塊可以被劃分為附加塊，被合併成更少塊，或者刪除。邏輯流程2300可以被如下描述的第一裝置1005和第二裝置1050中的每一個實施。僅出於說明性目的而不限於範圍，邏輯流程2300的描述被以在第一裝置1005的環境中提供。邏輯流程2300可以開始於2310。

在2310，邏輯流程2300可以涉及第一裝置1005的處理器確定將被編碼的資料的碼塊尺寸是否小於或者等於閾值碼塊尺寸。在確定資料的碼塊尺寸小於或者等於閾值碼塊 尺寸的情況下，邏輯流程2300可以從2310執行到2320。在處理器1010確定資料的碼塊尺寸大於閾值碼塊尺寸的情況下，邏輯流程2300可以從2310執行到2330。

在2320，邏輯流程2300可以涉及處理器1010確定將被編碼的資料的碼率是否小於或者等於閾值碼率。在處理器1010確定資料的碼率小於或者等於閾值碼率的情況下，邏輯流程2300可以從2320執行到2340。否則，在處理器1010確定出資料的碼率被確定大於閾值碼率，邏輯流程2300可以從2320執行到2330。

在2330，邏輯流程2300可以涉及處理器1010選擇或者以其他方式使用對應基本圖表1(BG1)的移位係數表。

在2340，邏輯流程2300可以涉及處理器1010選擇或者以其他方式使用對應基本圖表2(BG2)的移位係數表。

在基於本發明提出的方案中，不管選擇哪個移位係數表，所選擇的移位係數表的部分或者全部(整體)可以在編碼中使用。而且，所選擇或者以其他方式使用的移位係數表中的值對一個或者複數個提升因子的取模(mod)結果與第15A圖-第22B圖所示出的任何移位係數表中的取模結果相同，無論是部分還是從整體上。

說明性實施方式

第10圖示出基於本發明實施方式的示例性通信系統1000。通信系統可以包括第一裝置1005和第二裝置1050，第一裝置1005和第二裝置1050可以經由通信鏈路彼此通信。通信鏈路1040在一些實施方式中可以是無線鏈路。可替換的， 通信鏈路1040在一些其他實施方式中可以是有線鏈路。在5G NR通信的環境中，通信鏈路1040是無線通訊鏈路，例如，多用戶多輸入多輸出(multi-user multiple-input-and-multiple-output，MU-MIMO)通信鏈路。第一裝置1005和第二裝置1050中的每一個可以執行作為通信設備的各種功能，以實施關於QC-LDPC編碼的此處所描述的概念，方案，技術，過程和方法，包括關於第1圖-第9圖的部分或者全部以及如下描述的過程1100，1200,1300,1400和2400的那些描述。更具體的，第一裝置1005和第二裝置1050中的每一個可以實施所提出的關於多碼本嵌入式LDPC碼設計，混合正交LDPC層設計，極低碼率的QC-LDPC支持，基本矩陣設計，核心矩陣設計以及移位係數設計的概念以及方案的各個方面。

第一裝置1005和第二裝置1050中的每一個可以是電子設備的一部分，該電子設備可以是通信設備，計算設備，可擕式或移動設備或可穿戴設備。例如，第一裝置1005可以在Wi-Fi接入點，智慧手機，智能手錶，智慧手環，智慧項鍊，個人數位助理或諸如平板電腦，膝上型電腦，筆記型電腦，臺式電腦或伺服器之類的計算設備中實現。同樣地，第二裝置1050可以在Wi-Fi移動用戶端或站點，智慧手機，智慧手錶，智慧手環，智慧項鍊，個人數位助理或諸如平板電腦，膝上型電腦，臺式電腦或伺服器之類的計算設備中實現。或者，第一裝置1005和第二裝置1050中的每一個可以以一個或複數個積體電路(IC)晶片的形式實施，例如但不限於，一個或複數個 單核處理器，一個或複數個多核處理器，或一個或複數個複雜指令集計算(complex-instruction-set-computing，CISC)處理器。

第一裝置1005和第二裝置1050中的每一個可以分別包括第10圖中所示出的那些元件中至少一部分。例如，第一裝置1005可以至少包括處理器1010，第二裝置1050可以至少包括處理器1060。此外，第一裝置可以包括記憶體1020，收發器1030和一個或者複數個天線(由天線1036表示)，收發器1030被配置為無線的發送和接收資料(例如遵循一個或者複數個3GPP標準，協定，規範，和/或任何可應用的無線協議和標準，例如5G NR)。記憶體1020和收發器1030中的每一個可以通信的或者可操作的與處理器1010耦接。相似的，第二裝置1050也可以包括記憶體1070，收發器1080和一個或者複數個天線(由天線1086表示)，收發器1080被配置為無線的發送和接收資料(例如遵循一個或者複數個3GPP標準，協定，規範，和/或任何可應用的無線協議和標準，例如5G NR)。記憶體1070和收發器1080中的每一個可通信的或者可操作的耦接到處理器1060。第一裝置1005和第二裝置1050中的每一個可以進一步包括其他元件(例如，功率系統，顯示裝置和使用者接口設備)其與本發明提出的方案不相關，所以為了簡單和簡潔，沒有在第10圖中示出也沒有描述。

收發器1030可以被配置為以單頻帶或者複數個頻帶的方式無線通訊。收發器1030可以包括能夠無線發送資料的發送器1032和能夠無線接收資料的接收器1034。在一些實 施方式中，收發器1030能夠發送/調製(經由發送器1032)和接收/解調(經由接收器1034)作為通過天線1036輻射的正交頻分複用(orthogonal frequency-division multiplexed，OFDM)符號的資料符號。同樣的，收發器1080可以被配置為以單個頻帶或者複數個頻帶無線通訊。收發器1080可以包括能夠無線發送資料的發送器1082和能夠無線接收資料的接收器1084。在一些實施方式中，收發器1080能夠發送/調製(經由發送器1082)和接收/解調(經由接收器1084)作為通過天線1086輻射的OFDM符號的資料符號。

記憶體1020和記憶體1070中的每一個可以是被配置為在其中存儲一組或多組代碼，程式和/或指令和/或資料的存儲裝置。在第10圖所示的示例中，記憶體1020在其中存儲一組或多組處理器可執行指令1022和資料1024，並且記憶體1070在其中存儲一組或多組處理器可執行指令1072和資料1074。記憶體1020和記憶體1070中的每一個可以通過任何合適的技術實施，並且可以包括易失性記憶體和/或非易失性記憶體。例如，記憶體1020和記憶體1070中的每一個可以包括一種類型的隨機存取記憶體(RAM)，例如動態RAM(DRAM)，靜態RAM(SRAM)，晶閘管RAM(T-RAM)和/或零電容器RAM(Z-RAM)。可替代地或另外地，記憶體520可以包括一種唯讀記憶體(ROM)，例如掩模ROM，可程式設計ROM(PROM)，可擦除可程式設計ROM(EPROM)和/或可擦除可程式設計ROM(erasable programmable ROM，EEPROM)。可選地或另外地，記憶體1020和記憶體1070中的每一個可以 包括一種類型的非易失性隨機存取記憶體(non-volatile random-access memory，NVRAM)，例如快閃記憶體，固態記憶體，鐵電RAM(ferroelectric RAM，FeRAM)，磁阻RAM(magnetoresistive RAM，MRAM)和/或相變(phase-change)記憶體。

在一個方面，處理器1010和處理器1060中的每一個可以以一個或複數個單核處理器，一個或複數個多核處理器或一個或複數個CISC處理器的形式實施。也就是說，根據本發明，即使這裡使用單數術語“處理器”來指代處理器1010和處理器1060中的每一個，根據本發明，處理器1010和處理器1060中的每一個在一些實施中可以包括複數個處理器而在其他實施中可以包括單個處理器。在另一方面，處理器1010和處理器1060中的每一個可以以具有電子元件的硬體(以及可選地，固件)的形式實現，所述電子元件包括例如但不限於一個或複數個電晶體，一個或複數個二極體，一個或複數個電容器，一個或複數個電阻器，一個或複數個電感器，一個或複數個憶阻器(memristor)和/或一個或複數個變容二極體(varactor)，根據本發明其被配置和佈置成以實現特定的目的。換句話說，在至少一些實施方式中，處理器1010和處理器1060中的每一個是專用目的處理器，其被特別設計，安排和配置以執行特定任務，根據本發明的各種實施方式，該特定任務包括用於移動通信中較小碼塊尺寸的QC-LDPC碼的移位係數表設計。

根據本發明的各種實施方式，作為專用機器的處 理器1010可以包括非通用且專門設計的硬體電路，其被設計，佈置和配置以在移動通信中執行與用於較小碼塊尺寸的QC-LDPC碼的移位係數表設計有關的特定任務。在一個方面，根據本發明的各種實施方式，處理器1010可以執行存儲在記憶體1020中的一組或多組代碼，程式和/或指令1022以執行各種操作以在移動通信中提供(render)用於較小碼塊尺寸的QC-LDPC碼的移位係數表設計。在另一方面，根據本發明的各種實施方式，處理器1010可以包括編碼器1012和解碼器1014，編碼器1012和解碼器1014一起執行特定任務和功能，來提供(render)QC-LDPC碼。例如，根據本發明的各種概念和方案，編碼器1012可被配置為編碼資料。相似的，根據本發明的各種概念和方案，解碼器1014可被配置為解碼資料。

在一些實施中，處理器1010還可以包括記憶體1016，其可以包括一個或複數個寄存器(register)，一個或複數個緩衝器和/或一個或複數個快取記憶體(cache)。在一些實現中，處理器1010可以利用記憶體1016來存儲QC-LDPC碼的基本矩陣，所選擇的碼本，提升因子和/或一個或複數個移位係數矩陣。例如，處理器1010可以生成基本矩陣並將其存儲在記憶體1020中，並且在從嵌入在基本矩陣中的複數個碼本中選擇碼本時，處理器1010可以將所選擇的碼本存儲在記憶體1016中。因此，根據邏輯流程200的一個或複數個規則，通過從嵌入在基本矩陣中的複數個碼本中選擇碼本，可以縮短編碼的處理延遲。因此，通過根據本發明實施各種方案(例如，通過從嵌入在QC-LDPC碼中的複數個碼本中選擇碼本來編碼 資料，以用於發送)，不僅改善了處理器1010的功能(例如，處理延遲更短)而且也改進了資料編碼的底層(underlying)技術(例如，處理延遲更短和改進解碼器輸送量效率)。

根據本發明各種實施方式，作為專用機器的處理器1060可以包括非通用且專門設計的硬體電路，其被設計，佈置和配置以執行與QC-LDPC編碼有關的特定任務。在一個方面，根據本發明的各種實施方式，處理器1060可以執行存儲在記憶體1070中的一組或多組代碼，程式和/或指令1072以執行與QC-LDPC編碼有關的各種操作。在另一方面，根據本發明的各種實施方式，處理器1060可以包括編碼器1062和解碼器1064，其執行特定任務和功能，來提供(render)QC-LDPC編碼。例如，根據本發明的各種概念和方案，編碼器1062可被配置為編碼資料。相似的，根據本發明的各種概念和方案，解碼器1064可被配置為解碼資料。

在一些實施中，處理器1060還可以包括記憶體1066，其可以包括一個或複數個寄存器，一個或複數個緩衝器和/或一個或複數個快取記憶體。在一些實施方案中，處理器1060可利用記憶體1066來存儲QC-LDPC碼的基本矩陣，所選的碼本，提升因子和/或移位係數矩陣。例如，處理器1060可以生成基本矩陣並將其存儲在記憶體1070中，並且在從嵌入在基本矩陣中的複數個碼本中選擇碼本時，處理器1060可以將所選擇的碼本存儲在記憶體1066中。因此，通過根據邏輯流程200的一個或複數個規則從嵌入在基本矩陣中的複數個碼本中選擇碼本，可以縮短編碼的處理延遲。

編碼器1012和編碼器1062中的每一個可以被配置具有複數個電子元件，複數個電子元件作為編碼鏈操作以執行與編碼有關的一些操作。例如，在編碼器1012和編碼器1062中的每一個中的編碼鏈可以執行如下：位元重新排序(bit reordering)，音調交織(tone interleaving)，混合冗餘版本(redundancy version，RV)設計，自我調整HARQ緩衝，和碼塊分組。解碼器1014和解碼器1064中的每一個可以被配置為支援碼本的各種碼率。解碼器1014和解碼器1064中的每一個所支持的碼本的最低碼率可以依賴於相應的提升因子的尺寸。在所提出的方案中，可以設置對數似然比(log-likelihood ratio，LLR)記憶體的尺寸的上限。提升因子可以被存儲在LLR記憶體中，LLR記憶體的尺寸可以定義或者以其他方式限定提升因子的尺寸能有多大。相應的，通過設置LLR記憶體尺寸的上限，可以設置從基本矩陣中產生的擴展(lifted)的奇偶校驗(parity check)矩陣的最大尺寸，由此設置需要存儲擴展的奇偶校驗矩陣的記憶體尺寸的上限。在第一裝置1005中，可以通過使用一個或者複數個寄存器，一個或者複數個緩衝器，一個或者複數個快取記憶體，和/或在處理器1010中的一個或者複數個記憶體單元(例如記憶體1016)或者在記憶體1020中的一個或者複數個記憶體單元來實現LLR記憶體。在第二裝置1050中，通過使用一個或者複數個寄存器，一個或者複數個緩衝器，一個或者複數個快取記憶體，和/或在處理器1060中的一個或者複數個記憶體單元(例如記憶體1066)或者在記憶體1070中的一個或者複數個記憶體單元來實現LLR記憶 體。

在操作中，對於發送側的前向連結(forward link)，編碼器1012可以從資料來源接收資料包，通過對資料執行編碼，交織和符號映射來處理資料，並且提供編碼的資料的調製符號。發送器1032可以將調製符號與導頻符號複用，執行空間處理，並提供一個或者複數個輸出符號流。發送器1032(其可以包括一個或者複數個發送器)可以通過執行數位至類比轉換，濾波，放大和上轉換來調節(condition)一個或者複數個輸出符號流，以產生一個或者複數個前向鏈路信號，通過天線1036的一個或者複數個天線該一個或者複數個前向鏈路信號作為電磁波被輻射出去。在接收(RX)側，接收器1084(其可以包括一個或者複數個接收器)可以經由天線1086的一個或者複數個天線，接收作為電磁波的一個或者複數個前向鏈路信號。接收器1084也可以通過執行濾波，放大，下轉換和類比到數位轉換來處理接收的信號，以獲得複數個採樣。接收器1084也可以處理複數個採樣以獲得接收的符號，並且在接收的符號上執行多輸入多輸出(MIMO)檢測，以提供檢測到的符號。解碼器1064可以通過執行符號解映射，解交織和解碼來處理檢測到的符號，以提供解碼的資料給資料池(sink)。

相似的，在反向(reverse)鏈路上，編碼器1062可以從資料來源接收資料包，並且通過編碼，交織和符號映射來處理資料，以提供編碼的資料的調製符號。發送器1082可以將調製符號與導頻符號進行複用，執行空間處理，以及提供一個或者複數個輸出符號流。發送器1082(其可以包括一個或 者複數個發送器)可以通過執行數位至類比轉換，濾波，放大和上轉換來調節(condition)一個或者複數個輸出符號流，以產生一個或者複數個反向鏈路信號，該一個或者複數個反向鏈路信號作為電磁波通過天線1086的一個或者複數個天線輻射出去。在接收(RX)側，接收器1034(其可以包括一個或者複數個接收器)可以經由天線1036的一個或者複數個天線，接收作為電磁波的一個或者複數個反向鏈路信號。接收器1034可以通過執行濾波，放大，下轉換和類比至數位轉換來處理接收的信號，以獲得複數個採樣。接收器1034也可以處理複數個採樣以獲得接收的符號，並且在接收的符號上執行MIMO檢測，以提供檢測到的符號。解碼器1014可以通過執行符號解映射，解交織和解碼來處理檢測到的符號，以恢復第二裝置1050發出的資料。

處理器1010可以被配置控制或者以其他方式指導第一裝置1005的操作。處理器1060可以被配置控制或者以其他方式指導第二裝置1050的操作。根據本申請的方案和概念，處理器1010能夠確定將要發送和/或接收的封包的尺寸，以及，相應的，分別控制由編碼器1012的編碼和由解碼器1014的解碼。同樣的，根據本申請的方案和概念，處理器1060能夠確定將要發送和/或接收的封包的尺寸，以及，相應的，分別控制由編碼器1062的編碼和由解碼器1064的解碼。例如，處理器1010和處理器1060中的每一個可以被配置從嵌入到QC-LDPC碼的基本矩陣中的複數個碼本中選擇碼本，以用於編碼，使得如果對應于大量編碼處理延遲的大碼本對編碼來說 不是必須的，選擇出需要少量編碼處理延遲的小碼本，以用於編碼。

第一裝置1005和第二裝置1050中的每一個可以被配置來執行如下描述的過程1100,1200,1300,1400和2400中的每一個。所以，為了避免冗餘和為了簡潔，第一裝置1005和第二裝置1050的操作，以及處理器1010和處理器1060的操作在如下過程1100,1200,1300,1400和2400的環境中描述。值得注意的是，雖然在第一裝置1005的環境中提供如下描述，如下描述也適用於第二裝置1050。

關於在移動通信中用於小碼塊尺寸的QC-LDPC碼的移位係數表設計，第一裝置1005的處理器1010可以經由裝置1005的收發器1030與第二裝置1050建立無線通訊鏈路。處理器1010可以經由收發器1030過有無線通訊鏈路與第二裝置1050無線通訊。在與第二裝置1050的無線通訊中，處理器1010可以執行複數個操作。例如，處理器1010可以執行如下：(1)從複數個移位係數表中選擇第一移位係數表；(2)使用第一移位係數表的至少一部分和基本矩陣產生QC-LDPC碼；(3)從嵌入到QC-LDPC碼的複數個碼本中選擇碼本；(4)存儲所選擇的碼本到與處理器相關的記憶體；(5)使用選擇的碼本編碼資料，以產生資料的複數個調製符號；以及(6)控制收發器1030來複用，轉換，濾波，放大調製符號，併通過第一裝置的一個或者複數個天線1036輻射調製符號作為電磁波，以經由無線通訊鏈路向第二裝置1050發送資料的調製符號。

在一些實施方式中，第一移位係數表可以包括基本的移位係數表，該基本的移位係數表以如下樣式被佈置為4列(row)14行(column)：

在一些實施方式中，第一移位係數表可以包括如第15A圖和第15B圖所示出的移位係數表。

在一些實施方式中，在從複數個移位係數表中選擇第一移位係數表時，處理器1010可以根據與資料的碼塊尺寸和碼率中任一者或者兩者相關的一個或者複數個規則，選擇第一移位係數表，以用於相對較小的碼塊尺寸。

在一些實施方式中，在使用第一移位係數表至少一部分和基本矩陣來產生QC-LDPC碼時，處理器1010可以使用第一移位係數表的全部(full portion)和基本矩陣，產生 QC-LDPC碼。

在一些實施方式中，在使用第一移位係數表至少一部分和基本矩陣來產生QC-LDPC碼時，處理器1010可以使用第一移位係數表的一部分(partial portion)和基本矩陣，產生QC-LDPC碼。

在一些實施方式中，在從複數個移位係數表中選擇第一移位係數表時，處理器1010可以選擇第二移位係數表，該第二移位係數表中的值對一個或者複數個提升因子的取模(modulo)結果與至少該第一移位係數表中的取模結果相同。

在一些實施方式中，在使用第一移位係數表至少一部分和基本矩陣來產生QC-LDPC碼時，處理器1010可以使用第二移位係數表的全部(full portion)和基本矩陣，產生QC-LDPC碼。

在一些實施方式中，在使用第一移位係數表至少一部分和基本矩陣來產生QC-LDPC碼時，處理器1010可以使用第二移位係數表的一部分(partial portion)和基本矩陣，產生QC-LDPC碼。

在一些實施方式中，在在從複數個移位係數表中選擇第一移位係數表時，處理器1010可以執行複數個操作(例如，關於邏輯流程2300)。例如，處理器1010可以確定碼塊尺寸是否小於或者等於閾值碼塊尺寸。此外，處理器1010可以確定碼率是否小於或者等於閾值碼率。而且，回應於確定出碼塊尺寸大於閾值碼塊尺寸或者回應於確定出碼率大於閾值碼率，處理器1010可以選擇對應於基本圖表1(BG1)的第一移位 係數表。可替換的，回應於確定出碼塊尺寸小於或者等於閾值碼塊尺寸和回應於確定出碼率小於或者等於閾值碼率，處理器1010可以選擇對應於基本圖表2(BG2)的第一移位係數表。

在一些實施方式中，第一移位係數表可以包括對應於具有原始元素2(a=2)和提升因子256的BG2的移位係數表。可替換的，第一移位係數表可以包括對應於具有原始元素9(a=9)和提升因子144的BG2的移位係數表。可替換的，第一移位係數表可以包括對應於具有原始元素5(a=5)和提升因子160的BG2的移位係數表。可替換的，第一移位係數表可以包括對應於具有原始元素11(a=11)和提升因子176的BG2的移位係數表。可替換的，第一移位係數表可以包括對應於具有原始元素3(a=3)和提升因子192的BG2的移位係數表。可替換的，第一移位係數表可以包括對應於具有原始元素13(a=13)和提升因子208的BG2的移位係數表。可替換的，第一移位係數表可以包括對應於具有原始元素7(a=7)和提升因子224的BG2的移位係數表。可替換的，第一移位係數表可以包括對應於具有原始元素15(a=15)和提升因子240的BG2的移位係數表。

在一些實施方式中，複數個碼本中的每一個碼本可以對應複數個混合自動重傳請求HARQ線程中各自的HARQ線程，複數個HARQ線程彼此不同。

在一些實施方式中，在從複數個碼本中選擇碼本時，處理器1010可以執行複數個操作。例如，處理器1010可以確定資料的碼塊尺寸是否小於閾值碼塊尺寸。此外，回應於 資料的碼塊尺寸小於閾值碼塊尺寸，處理器1010可以選擇複數個碼本中的第三碼本。而且，回應於資料的碼塊尺寸不小於閾值碼塊尺寸，處理器1010可以確定用於傳輸資料的初始碼率是否大於閾值碼率。而且，回應於初始碼率不大於閾值碼率，處理器1010可以選擇複數個碼本中的第二碼本。而且，回應於初始碼率大於閾值碼率，處理器1010可以選擇複數個碼本中的第一碼本。第一碼本的尺寸可以大於第二碼本的尺寸，並且第二碼本的尺寸可以大於第三碼本的尺寸。

在一些實施方式中，在從複數個碼本中選擇碼本時，處理器1010可以執行一些操作。例如，處理器1010可以確定資料的碼塊尺寸。此外，處理器1010可以通過如下方式選擇碼本：(1)回應於確定出的碼塊尺寸大於第一閾值碼塊尺寸，選擇複數個碼本中的第一碼本；(2)回應於確定出的碼塊尺寸大於第二閾值碼塊尺寸，選擇複數個碼本中的第二碼本；(3)回應於確定出的碼塊尺寸大於第三閾值碼塊尺寸，選擇複數個碼本中的第三碼本。第一閾值碼塊尺寸可以大於第二閾值碼塊尺寸。第二閾值碼塊尺寸可以大於第三閾值碼塊尺寸。第一碼本的尺寸可以大於第二碼本的尺寸，並且第二碼本的尺寸可以大於第三碼本的尺寸。

說明性過程

第11圖示出基於本申請實施方式的示例性過程1100。過程1100可以表示實施所提出的概念和方案的方面，所提出的概念和方案可以例如關於第1圖-第10圖中部分或者全部的描述。特別的，過程1100可以表示與QC-LDPC編碼有 關的所提出的概念和方案的方面。過程1100可以包括塊1110,1120,1130和1140中的一個或者多個所示出的一個或者複數個操作，動作或者功能。雖然被示為離散塊，但是依賴於想要的實施方式，過程1100的各種塊可以被劃分為附加塊，被合併成更少塊，或者刪除。而且，過程1100的塊/子塊可以以第11圖示出的順序執行，或者以不同的順序執行。過程1100可以被通信系統1000及其任何變形實施。例如，過程1100可以在第一裝置1005和/或第二裝置1050中實施，或者被第一裝置1005和/或第二裝置1050實施。僅出於說明性目的而不限於範圍，如下在第一裝置1005的環境中描述過程1100。過程1100可以開始於塊1110。

在1110，過程1100可以涉及第一裝置1005的處理器1010產生QC-LDPC碼，所述QC-LDPC碼具有嵌入到其中的複數個碼本。過程1100從1110執行到1120。

在1120，過程1100可以涉及處理器1010從複數個碼本中選擇碼本。處理器1010可以從1120執行到1130。

在1130，過程1100可以涉及處理器1010使用選擇的碼本編碼資料。過程1100從1130執行到1140。

在1140，過程1100可以涉及處理器1010經由收發器1030發送編碼的資料(例如，到第二裝置1050)。

在一些實施方式中，複數個碼本中的每一個碼本可以對應複數個HARQ線程中各自的HARQ線程，該複數個HARQ線程彼此不同。例如，過程1100可以涉及處理器1010使用HARQ與第二裝置1050的處理器1060通信。在從複數個 碼本中選擇碼本時，過程1100可以涉及處理器1010執行：(1)將複數個HARQ線程中的每一個HARQ線程關聯或者以其他方式關聯到複數個碼本中的相應碼本；(2)識別當前用於與第二裝置1050通信的HARQ線程；以及(3)選擇複數個碼本中的一個碼本，該複數個碼本中的一個碼本與識別出的HARQ線程對應。可以在編碼將發送到第二裝置1050的資料中使用選擇的碼本。

在一些實施方式中，在產生具有嵌入到其中的複數個碼本的QC-LDPC碼時，過程1100可以涉及處理器1010產生由基本矩陣和一個或者複數個移位係數矩陣組成的QC-LDPC碼。基本矩陣可以包括複數個奇偶位元的奇偶矩陣和複數個資訊位元的資訊矩陣。複數個碼本中的每個碼本可以包括奇偶矩陣和相應尺寸的資訊矩陣的相應部分，使得複數個碼本的尺寸彼此不同。

在一些實施方式中，複數個碼本中的每個碼本可以對應移位係數矩陣的複數個設計中的相應設計。

在一些實施方式中，在產生具有嵌入到其中的複數個碼本的QC-LDPC碼時，過程1100可以涉及處理器1010產生用於第一集合提升因子中的每一個提升因子的相應移位值表。而且，過程1100可以涉及處理器1010優化第一集合提升因子，以產生第二集合提升因子。第一集合提升因子的數量可以大於第二集合提升因子的數量。第一提升因子可以共用第二提升因子的相應移位值表，其中第一提升因子在第一集合中但不在第二集合中，第二提升因子在第一集合和第二集合兩者 中。第二提升因子的值可以小於第一提升因子的值，並且第二提升因子比第一集合中其他提升因子更接近第一提升因子。

在一些實施方式中，在從複數個碼本中選擇碼本時，過程1100可以涉及處理器1010根據用於傳輸資料的初始碼率和/或資料的碼塊尺寸，從複數個碼本中選擇碼本。

在一些實施方式中，在從複數個碼本中選擇碼本時，過程1100可以涉及處理器1010執行一些操作(例如，與邏輯流程200中涉及的那些相似)。例如，過程1100可以涉及處理器1010確定資料的碼塊尺寸是否小於閾值碼塊尺寸。回應於資料的碼塊尺寸小於閾值碼塊尺寸，過程1100可以涉及處理器1010選擇複數個碼本中的第三碼本。回應於資料的碼塊尺寸不小於閾值碼塊尺寸，過程1100可以涉及處理器1010確定用於傳輸資料的初始碼率是否大於閾值碼率。回應於初始碼率不大於閾值碼率，過程1100可以涉及處理器1010選擇複數個碼本中的第二碼本。回應於初始碼率大於閾值碼率，過程1100可以涉及處理器1010選擇複數個碼本中的第一碼本。第一碼本的尺寸可以大於第二碼本的尺寸。第二碼本的尺寸可以大於第三碼本的尺寸。

可替換的或者附加的，在從複數個碼本中選擇碼本時，過程1100可以涉及處理器1010執行一些其他操作。例如，過程1100可以涉及處理器1010確定資料的碼塊尺寸。基於確定的結果，回應於確定出碼塊尺寸大於第一閾值碼塊尺寸，過程1100可以涉及處理器1010選擇複數個碼本中的第一碼本。而且，回應於確定出碼塊尺寸大於第二閾值碼塊尺寸，過程 1100可以涉及處理器1010選擇複數個碼本中的第二碼本。而且，回應於確定出碼塊尺寸大於第三閾值碼塊尺寸，過程1100可以涉及處理器1010選擇複數個碼本中的第三碼本。第一閾值碼塊尺寸可以大於第二閾值碼塊尺寸。第二閾值碼塊尺寸可以大於第三閾值碼塊尺寸。第一碼本的尺寸可以大於第二碼本的尺寸。第二碼本的尺寸可以大於第三碼本的尺寸。

第12圖示出基於本發明實施方式的示例性過程1200。過程1200可以表示實施所提出的概念和方案的方面，所提出的概念和方案可以例如關於第1圖-第10圖中部分或者全部的描述。而且，過程1200可以表示與混合正交(hybrid orthogonal)LDPC層設計和極低碼率的QC-LDPC支持有關的所提出的概念和方案的方面。過程1200可以包括塊1210,1220和1230中的一個塊或者複數個塊所示出的一個或者複數個操作，動作和功能。雖然被示為離散塊，但是依賴於想要的實施方式，過程1200的各種塊可以被劃分為附加塊，被合併成更少塊，或者刪除。而且，過程1200的塊/子塊可以以第12圖示出的順序執行，或者以不同的順序執行。過程1200可以被通信系統1000及其任何變形實施。例如，過程1200可以在第一裝置1005和/或第二裝置1050中實施，或者被第一裝置1005和/或第二裝置1050實施。僅出於說明性目的而不限於範圍，如下在第一裝置1005的環境中描述過程1200。過程1200可以開始於塊1210。

在1210，過程1200可以是涉及第一裝置1005的處理器1010產生QC-LDPC碼，該QC-LDPC碼至少包括准列 (quasi-row)正交層。過程1200可以從1210執行到1220。

在1220，過程1200可以涉及處理器1010使用QC-LDPC碼編碼資料。過程1200可以從1220執行到1230。

在1230，過程1200可以涉及處理器1010經由收發器1030發送編碼的資料(到第二裝置1050)。

在一些實施方式中，至少一個准列正交層可以包括複數個行和複數個列的位元。至少一個准列正交層的複數個行(column)中的一個或者複數個行可以包括度數為2或者更多的至少一個打孔行。至少一個准列正交層的複數個行中的剩餘行可以包括度數為1或者0的非打孔行。

在一些實施方式中，在打孔行中可能沒有環(cycle)。

在一些實施方式中，QC-LDPC碼可以包括具有不同度數正交性的複數個部分的混合正交性設計。低度數正交性的複數個部分中第一部分可以對應高碼率，並且高度數正交性的複數個部分中第二部分可以對應低碼率。

在一些實施方式中，不同度數正交性的複數個部分包括以下情況：(1)一非列正交部分，包括複數個列與複數個行，該複數個列與該複數個行形成至少一非列正交層；(2)一準列正交部分，包括複數個列與複數個行，該複數個列與該複數個行形成至少一準列正交層；以及(3)一純列正交層，包括複數個列與複數個行，該複數個列與該複數個行形成至少一純列正交層。在此，非列正交部分的複數個行可以包括至少一個度數為2或者更多的打孔行和度數為1或者0的非打孔行。准列正 交部分的複數個行的一個或者複數個行可以包括至少一個度數為2或者更高的打孔行。准列正交部分的複數個行的剩餘行可以包括度數為1或者0的非打孔行。純列正交部分的複數個行的每一個行可以包括度數為1或者0的行。

在一些實施方式中，QC-LDPC碼可以包括複數個奇偶位元的奇偶矩陣，和複數個資訊位元的資訊矩陣。通過資訊矩陣和奇偶矩陣的一個或者複數個列(row)可以包括每列位元度數為2的一個或複數個列。

在一些實施方式中，度數為2的一個或者複數個列的度數為2的複數個位元中的每一個位元可以包括之前使用的奇偶位元或者之前發送的資訊位元。

第13圖示出基於本申請實施方式的示例性過程1300。過程1300可以表示實施所提出的概念和方案的方面，例如關於第1圖-第10圖中的一些或者全部的描述的概念和方案。更具體的，過程1300可以表示關於核心矩陣設計的所提出的概念和方案的方面。過程1300可以包括塊1310,1320和1330中的一個塊或者複數個塊所示出的一個或者複數個操作，動作和功能。雖然被示為離散塊，但是依賴於想要的實施方式，過程1300的各種塊可以被劃分為附加塊，被合併成更少塊，或者刪除。而且，過程1300的塊/子塊可以以第13圖所示出的順序執行，或者以不同的順序執行。過程1300可以被通信系統1000及其任何變形實施。例如，過程1300可以在第一裝置1005和/或第二裝置1050中實施，或者被第一裝置1005和/或第二裝置1050實施。僅出於說明性目的而不限於範圍，如 下在第一裝置1005的環境中描述過程1300。過程1300可以開始於塊1310。

在1310，過程1300可以涉及第一裝置1005的處理器1010產生QC-LDPC碼，該QC-LDPC碼包括基本矩陣，該基本矩陣的一部分形成對應於至少一閾值的碼率的核心矩陣。過程1300可以從1310執行到1320。

在1320，過程1300可以涉及處理器1010使用QC-LDPC碼編碼資料。過程1300可以從1320執行到1330。

在1330，過程1300可以涉及處理器1010經由收發器1030發送編碼的資料(例如，到第二裝置1050)。

在一些實施方式中，碼率可以是0.89。

在一些實施方式中，核心矩陣可以包括複數個行和複數個列的位元，該複數個行中兩個行或者更多行可以包括具有特定位元樣式的打孔行。

在一些實施方式中，在經過任意次數的行置換(permutation)和/或列置換(例如，至少一次行置換，至少一次列置換，或二者之任意組合)之後，在複數個打孔行中特定位元樣式可以包括：在複數個打孔行中的一個或者複數個位元0。在行置換和/或列置換之後，包括一個或者複數個位元0的特定樣式的兩個例子在第7圖部分(A)示出。在一些實施方式中，在打孔行中的特定位元樣式可以包括位元0的等腰直角三角形，三角形的直角對應于打孔行中的左上角處的位元0。這種等腰直角三角形的位元0的例子示出在第7圖的部分(B)。

在一些實施方式中，核心矩陣可以包括複數個行和複數個列的位元的奇偶矩陣。核心矩陣也可以包括複數個行和複數個列的位元的資訊矩陣。奇偶矩陣可以包括具有Wi-Fi樣式的矩陣。除了核心矩陣的打孔行之外，資訊矩陣的多於一列(row)可以包括具有高密度位元1而沒有或只有一個位元0的列(row)。高密度位元的列(row)可以對應Wi-Fi樣式的列(row)。

在一些實施方式中，複數個列的底部列的位元可以包括第一數目的位元1。第一數目可以是等於打孔行的數目，或者比打孔行的數目大0，1,2或者3(例如，大一些)。在一些實施方式中，在底部列中第一數目的位元1的一部分可以對應打孔行和核心矩陣的最右側行(column)，其中該核心矩陣的最右側行(column)在Wi-Fi樣式的右側的邊上。

在一些實施方式中，核心矩陣可以包括5列位元和20行位元。20行位元的變數節點的度數可以包括如下中一個：[2,2,2,2,2,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3],[2,2,2,2,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3],[2,2,2,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3]，和[2,2,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3,3]。5列位元的校驗節點的度數可以包括如下中一個：[13,10,14,17,2],[13,10,13,17,2],[13,10,13,18,3],[13,11,13,18,2],[13,10,14,18,2],[13,10,13,19,2],[14,10,13,18,1],[13,11,13,18,1],[13,10,14,18,1],[13,11,13,19,1],[13,10,13,18,2]，和[13,10,13,18,1]。

第14圖示出基於本發明實施方式的示例性過程 1400。過程1400可以表示實施所提出的概念和方案的方面，所提出的概念和方案可以例如關於第9圖的描述。更具體的，過程1400可以表示與移位係數設計有關的所提出的概念和方案的方面。過程1400可以包括塊1410,1420和1430中的一個塊或者複數個塊以及子塊1412和1414所示出的一個或者複數個操作，動作或者功能。雖然被示為離散塊，但是依賴於想要的實施方式，過程1400的各種塊可以被劃分為附加塊，被合併成更少塊，或者刪除。而且，過程1400的塊/子塊可以以第14圖所示出的順序執行，或者以不同的順序執行。過程1400可以被通信系統1000及其任何變形實施。例如，過程1400可以在第一裝置1005和/或第二裝置1050中實施，或者被第一裝置1005和/或第二裝置1050實施。僅出於說明性目的而不限於範圍，如下在第一裝置1005的環境中描述過程1400。過程1400可以開始於塊1410。

在1410，過程1400可以是涉及第一裝置1005的處理器1010產生QC-LDPC碼。過程1400可以從1410執行到1420。

在1420，過程1400可以涉及處理器1010使用QC-LDPC碼編碼資料。過程1400可以從1420執行到1430。

在1430，過程1400可以涉及處理器1010經由收發器1030發送編碼的資料(例如，到第二裝置1050)。

在產生QC-LDPC碼時，過程1400可以涉及處理器1010執行由子塊1412-1414表示的複數個操作。

在1412中，過程1400可以涉及處理器1010為第 一集合提升因子中每一個提升因子產生相應的移位值表。過程1400可以從1412執行到1414。

在1414中，過程1400可以涉及處理器1010優化第一集合提升因子，以產生第二集合提升因子。

第一集合的提升因子的數目可以大於第二集合的提升因子的數目。第一提升因子可以共用第二提升因子的相應移位值表，其中第一提升因子是位於第一集合中而不位於第二集合中，第二提升因子位於第一集合和第二集合中。第二提升因子的值可以比第一提升因子的值小，並且比第一集合中的其他提升因子更接近第一提升因子。

第24圖示出基於本發明實施方式的無線通訊的示例性過程2400。過程2400可以表示實施所提出的概念和方案的方面，所提出的概念和方案可以例如關於第1圖-第10圖和第15(A)圖-第23圖的部分或者全部的描述。更具體的，過程2400可以表示與用於移動通信中小碼塊尺寸的QC-LDPC碼的移位係數表設計有關的所提出的概念和方案的方面。過程2400可以包括塊2410和2420和子塊24202,24204,24206,24208,24210和24212中的一個或者複數個所示出的一個或者複數個操作，動作和功能。雖然被示為離散塊，但是依賴於想要的實施方式，過程2400的各種塊可以被劃分為附加塊，被合併成更少塊，或者刪除。而且，過程2400的塊/子塊可以以第24圖所示出的順序執行，或者以不同的順序執行。過程2400可以被通信系統1000及其任何變形實施。例如，過程2400可以在第一裝置1005和/或第二裝置1050中 實施，或者被第一裝置1005和/或第二裝置1050實施。僅出於說明性目的而不限於範圍，如下在第一裝置1005的環境中描述過程1400，但是同樣也可以應用到裝置1050。過程2400可以開始於塊2410。

在2410，過程2400可以涉及第一裝置1005的處理器1010經由裝置1005的收發器1030，與至少一個其他裝置(例如，第二裝置1050)建立無線通訊鏈路。過程2400可以從2410執行到2420。

在2420，過程2400可以涉及處理器1010經由收發器1030通過無線通訊鏈路與其他裝置無線通訊。在與其他裝置的無線通訊中，過程2400可以涉及處理器1010執行24202,24204,24206,24208,24210和24212表示的複數個操作。

在24202，過程2400可以涉及處理器1010從複數個移位係數表中選擇第一移位係數表。過程2400可以從24202執行到24204。

在24204，過程2400可以涉及處理器1010使用第一移位係數表的至少一部分和基本矩陣，產生QC-LDPC碼。過程2400可以從24204執行到24206。

在24206，過程2400可以涉及處理器1010從嵌入到QC-LDPC碼的複數個碼本中選擇碼本。過程2400可以從24206執行到24208。

在24208，過程2400可以涉及處理器1010存儲選擇的碼本到與處理器相關的記憶體。過程2400可以從24208執行到24210。

在24210，過程2400可以涉及處理器1010使用選擇的碼本編碼資料，以產生資料的複數個調製符號。過程2400可以從24210執行到24212。

在24212，過程2400可以涉及處理器1010控制收發器1030複用，轉換，濾波，放大調製符號，和通過第一裝置1005的一個或者複數個天線程1036輻射調製符號作為電磁波，以經由無線通訊鏈路發送資料的調製符號到其他裝置。

在一些實施方式中，第一移位係數表可以包括以如下形式佈置為4列和14行的基本移位係數表：

在一些實施方式中，第一移位係數表可以包括如第15A圖-第15B圖所示出的移位係數表。

在一些實施方式中，在從複數個移位係數表中選擇第一移位係數表時，過程2400可以涉及處理器1010根據一個或者複數個規則，選擇用於相對較小的碼塊尺寸的第一移位係數表，其中該一個或者複數個規則與資料的碼塊尺寸和資料的碼率中任一者或者兩者相關。

在一些實施方式中，在使用第一移位係數表的至少一部分和基本矩陣產生QC-LDPC碼時，過程2400可以涉及處理器1010使用第一移位係數表的全部(full portion)和基本矩陣產生QC-LDPC碼。

在一些實施方式中，在使用第一移位係數表的至少一部分和基本矩陣產生QC-LDPC碼時，過程2400可以涉及處理器1010使用第一移位係數表的一部分(partial portion)和基本矩陣產生QC-LDPC碼。

在一些實施方式中，在從複數個移位係數表中選擇第一移位係數表時，過程2400可以涉及處理器1010選擇第二移位係數表，該第二移位係數表中的值對一個或者複數個提升因子的取模結果與至少第一移位係數表中的取模結果相同。

在一些實施方式中，在使用第一移位係數表的至少一部分和基本矩陣產生QC-LDPC碼時，過程2400可以涉及處理器1010使用第二移位係數表的(full portion)全部和基本矩陣產生QC-LDPC碼。

在一些實施方式中，在使用第一移位係數表的至少一部分和基本矩陣產生QC-LDPC碼時，過程2400可以涉及處理器1010使用第二移位係數表的一部分(partial portion)和基本矩陣產生QC-LDPC碼。

在一些實施方式中，在從複數個移位係數表中選擇第一移位係數表時，處理器2400可以涉及處理器1010執行複數個操作。例如，處理器2400可以涉及處理器1010確定碼 塊尺寸是否小於或者等於閾值碼塊尺寸。此外，過程2400可以涉及處理器1010確定碼率是否小於或者等於閾值碼率。而且，過程2400可以涉及處理器1010回應於確定碼塊尺寸大於閾值碼塊尺寸或者回應於確定碼率大於閾值碼率，選擇對應於基礎圖表BG1的第一移位係數表。或者，過程2400可以涉及處理器1010回應於確定碼塊尺寸小於或者等於閾值碼塊尺寸或者回應於確定碼率小於或者等於閾值碼率，選擇對應於基礎圖表BG2的第一移位係數表。

在一些實施方式中，第一移位係數表可以包括對應於具有原始元素2(a=2)和提升因子256的BG2的移位係數表。或者，第一移位係數表可以包括對應於具有原始元素9(a=9)和提升因子144的BG2的移位係數表。或者，第一移位係數表可以包括對應於具有原始元素5(a=5)和提升因子160的BG2的移位係數表。或者，第一移位係數表可以包括對應於具有原始元素11(a=11)和提升因子176的BG2的移位係數表。或者，第一移位係數表可以包括對應於具有原始元素3(a=3)和提升因子192的BG2的移位係數表。或者，第一移位係數表可以包括對應於具有原始元素13(a=13)和提升因子208的BG2的移位係數表。或者，第一移位係數表可以包括對應於具有原始元素7(a=7)和提升因子224的BG2的移位係數表。或者，第一移位係數表可以包括對應於具有原始元素15(a=15)和提升因子240的BG2的移位係數表。

在一些實施方式中，複數個碼本中的每一個碼本可以對應於複數個HARQ線程中的相應的HARQ線程，其中 複數個HARQ線程彼此不同。

在一些實施方式中，在從複數個碼本中選擇碼本時，過程2400可以涉及處理器1010執行複數個操作。例如，過程2400可以涉及處理器1010執行複數個操作。例如，過程2400可以涉及處理器1010確定資料的碼塊尺寸是否小於閾值碼塊尺寸。另外，過程2400可以涉及處理器1010回應於資料的碼塊尺寸小於閾值碼塊尺寸，選擇複數個碼本中的第三碼本。而且，回應於資料的碼塊尺寸不小於閾值碼塊尺寸，過程2400可以涉及處理器1010確定用於傳輸資料的初始碼率是否大於閾值碼率。而且，回應於初始碼率不大於閾值碼率，過程2400可以涉及處理器1010選擇複數個碼本中的第二碼本。而且，回應於初始碼率大於閾值碼率，過程2400可以涉及處理器1010選擇複數個碼本中的第一碼本。第一碼本的尺寸可以大於第二碼本的尺寸，並且第二碼本的尺寸可以大於第三碼本的尺寸。

在一些實施方式中，在從複數個碼本中選擇碼本時，過程2400可以涉及處理器1010執行複數個操作。例如，過程2400可以涉及處理器1010確定資料的碼塊尺寸。此外，過程2400可以涉及處理器1010通過如下選擇碼本：(1)回應於確定碼塊尺寸大於第一閾值碼塊尺寸，選擇複數個碼本中的第一碼本；(2)回應於確定碼塊尺寸大於第二閾值碼塊尺寸，選擇複數個碼本中的第二碼本；(3)回應於確定碼塊尺寸大於第三閾值碼塊尺寸，選擇複數個碼本中的第三碼本。第一閾值碼塊尺寸可以大於第二閾值碼塊尺寸。第二閾值碼塊尺寸可以 大於第三閾值碼塊尺寸。第一碼本的尺寸可以大於第二碼本的尺寸，並且第二碼本的尺寸可以大於第三碼本的尺寸。

附加說明

本文描述的主題有時示出包含在其他不同元件內或與其他不同元件連接的不同元件。需要理解的是，這樣描繪的架構僅僅是示例，並且實際上可以實施許多其他架構，以實現相同的功能。在概念意義上，實現相同功能的任何組件佈置有效地“關聯”，以使得實現期望的功能。因此，這裡組合以實現特定功能的任何兩個元件可以被視為彼此“關聯”，使得實現期望的功能，而不管架構或中間組件。同樣地，如此關聯的任何兩個元件也可以被視為彼此“可操作地連接”或“可操作地耦接”以實現期望的功能，並且能夠如此關聯的任何兩個元件也可以被視為“可操作地可耦接的”，以實現所需的功能。可操作可耦接的具體示例包括但不限於物理上可配對和/或物理上相互作用的元件和/或可無線交互和/或無線交互的元件和/或邏輯上相互作用和/或邏輯上可交互的元件。

此外，關於本文中任何複數和/或單數術語的使用，所屬領域具有通常知識者可以根據上下文和/或申請從複數轉換為單數和/或從單數轉換為複數。為清楚起見，這裡可以明確地闡述各種單數/複數排列(permutation)。

此外，所屬領域具有通常知識者將理解，一般來說，本文所使用的術語，特別是所附申請專利範圍中所使用的術語，例如所附申請專利範圍的主體，通常旨在作為“開放”術語，例如，術語“包括”應被解讀成“包括但不限於”，術 語“具有”應被解讀成“至少具有”，術語“包含”應被解讀成“包含但不限於”，等等。所屬領域具有通常知識者應進一步理解如果意圖要求一定數目的申請專利範圍記載，這個意圖應該在申請專利範圍中明確記載，如果沒有這個記載就沒有這個意圖。例如，作為對理解的幫助，以下所附申請專利範圍可以包含介紹性詞語的使用“至少一個”和“一個或複數個”以引進申請專利範圍的記載。然而，這些詞語的使用不應被解釋為由不定冠詞“a”或者“an”引入的申請專利範圍記載限定了任何包括此被引入的申請專利範圍記載的任何特定申請專利範圍的實施僅僅包括一個這樣的記載，甚至當相同的申請專利範圍包括介紹性詞語“一個或者複數個”或者“至少一個”，以及非限定冠詞例如“a”或者“an”，例如“a”和/或者“an”，應當被解讀出意味著“至少一個”或者“一個或者複數個”；同樣適用於用於引入申請專利範圍記載的限定性冠詞的使用。此外，即使明確地敘述了所引入的申請專利範圍記載的具體數量，所屬領域具有通常知識者將認識到，這種記載應被解釋為至少表示所記載的數量，例如，只有“兩個記載”而沒有其他修飾語，指至少兩個記載，或兩個或複數個記載。此外，在使用類似於“A，B和C”中的至少一個等等的慣例的情況下，通常這種構造意圖在所屬領域具有通常知識者將理解慣例的意義上，例如“具有A，B和C中的至少一個的系統”將包括但不限於僅具有A，僅具有B，僅具有C，A和B一起的，A和C一起的，B和C一起的系統，和/或A，B和C一起的系統等。在使用類似於“A，B或C”中的至少一個等等 的慣例的那些情況下，通常這種結構意圖在某種意義上所屬領域具有通常知識者將理解慣例，例如，“具有A，B或C中的至少一個的系統”將包括但不限於僅具有A，僅具有B，僅具有C，A和B在一起的系統，A和C一起的系統，B和C在一起的系統，和/或A，B和C在一起等。所屬領域具有通常知識者將進一步理解，實際上無論在實施方式，申請專利範圍或附圖中，表示兩個或者複數個替換條件的任何分離詞和/或術語都應被理解成考慮包括這些術語之一的可能性，任何一個術語的可能性或兩個術語的可能性。例如，短語“A或B”將被理解為包括“A”或“B”或“A和B”的可能性。

由上可知，可以理解的是，為了說明目的本文已經描述了本申請公開的各種實施方式，並且可以做出各種修改而不脫離本發明申請的範圍和精神。因此，本文所公開的各種實施方式並不意味著是限制性的，真正的範圍和精神由所附專利申請範圍確定。

100:基本矩陣

I1:資訊矩陣的第一部分

I2:資訊矩陣的第二部分

I3:資訊矩陣的第三部分

Claims (18)

1. 一種無線通訊的方法，包括：裝置的處理器經由裝置的收發器與至少一個其他裝置建立無線通訊鏈路；以及所述處理器經由所述無線通訊鏈路通過如下方式與所述其他裝置無線通訊：從複數個移位係數表中選擇第一移位係數表；使用所述第一移位係數表的至少一部分和基本矩陣，產生准迴圈低密度奇偶校驗(QC-LDPC)碼；從嵌入到所述QC-LDPC碼中的複數個碼本中選擇碼本；存儲所選擇的碼本到與所述處理器相關的記憶體；使用所選擇的碼本對資料進行編碼，以產生所述資料的複數個調製符號；以及控制所述收發器複用，轉換，濾波，放大所述調製符號和通過所述裝置的一個或者複數個天線輻射所述調製符號作為電磁波，以便經由所述無線通訊鏈路發送所述資料的調製符號到所述其他裝置，其中，所述從複數個移位係數表中選擇第一移位係數表包括：根據與資料的碼塊尺寸和資料的碼率中的任一個或者兩個相關的一個或者複數個規則，選擇用於相對較小碼塊尺寸的所述第一移位係數表。
2. 如申請專利範圍第1項所述的方法，其中，所述第一移位係數表包括：以如下樣式佈置為4列和14行的基 本移位係數表：

   

   。
3. 如申請專利範圍第1項所述的方法，其中，所述第一移位係數表包括如下：

   

   其中，原始元素係2，提升因子係256。
4. 如申請專利範圍第1項所述的方法，其中，所述 第一移位係數表包括對應於具有原始元素2和提升因子256的基本圖表2的移位係數表；或者，所述第一移位係數表包括對應於具有原始元素9和提升因子144的基本圖表2的移位係數表；或者所述第一移位係數表包括對應於具有原始元素5和提升因子160的基本圖表2的移位係數表；或者所述第一移位係數表包括對應於具有原始元素11和提升因子176的基本圖表2的移位係數表；或者所述第一移位係數表包括對應於具有原始元素3和提升因子192的基本圖表2的移位係數表；或者所述第一移位係數表包括對應於具有原始元素13和提升因子208的基本圖表2的移位係數表；或者所述第一移位係數表包括對應於具有原始元素7和提升因子224的基本圖表2的移位係數表；或者所述第一移位係數表包括對應於具有原始元素15和提升因子240的基本圖表2的移位係數表。
5. 如申請專利範圍第1項所述的方法，其中，所述使用所述第一移位係數表的至少一部分和基本矩陣，產生 QC-LDPC碼包括：使用所述第一移位係數表的全部和所述基本矩陣產生所述QC-LDPC碼；或者，所述使用所述第一移位係數表的至少一部分和基本矩陣，產生QC-LDPC碼包括：使用所述第一移位係數表的一部分和所述基本矩陣產生所述QC-LDPC碼。
6. 如申請專利範圍第1項所述的方法，其中，所述從複數個移位係數表中選擇第一移位係數表包括：選擇第二移位係數表，所述第二移位係數表中的值對一個或者複數個提升因子的取模結果與所述第一移位係數表中的取模結果相同。
7. 如申請專利範圍第6項所述的方法，其中，使用所述第一移位係數表的至少一部分和基本矩陣，產生QC-LDPC碼包括：使用所述第二移位係數表的全部和所述基本矩陣，產生所述QC-LDPC碼；或者使用所述第一移位係數表的至少一部分和基本矩陣，產生QC-LDPC碼包括：使用所述第二移位係數表的一部分和所述基本矩陣，產生所述QC-LDPC碼。
8. 如申請專利範圍第1項所述的方法，其中，從複數個移位係數表中選擇第一移位係數表包括：確定所述碼塊尺寸是否小於或者等於閾值碼塊尺寸；以及確定所述碼率是否小於或者等於閾值碼率。
9. 如申請專利範圍第8項所述的方法，其中，進一步包括：回應於確定所述碼塊尺寸大於閾值碼塊尺寸或者 回應於確定所述碼率大於所述閾值碼率，選擇對應於基本圖表1的第二移位係數表。
10. 如申請專利範圍第8項所述的方法，其中，從複數個移位係數表中選擇第一移位係數表進一步包括：回應於確定所述碼塊尺寸小於或者等於所述閾值碼塊尺寸或者回應於確定所述碼率小於或者等於所述閾值碼率，選擇對應於基本圖表2的所述第一移位係數表。
11. 如申請專利範圍第1項所述的方法，其中，所述複數個碼本中的每一個碼本對應於複數個混合自動重傳請求(HARQ)線程中相應HARQ線程，其中，所述複數個HARQ線程彼此不同。
12. 如申請專利範圍第1項所述的方法，其中，所述第一移位係數表包括A部分和B部分；其中，所述A部分如下：

    

    其中，所述B部分如下：

    

    其中，所述A部分的右側接所述B部分的左側；其中，原始元素為9，提升因子為144。
13. 如申請專利範圍第1項所述的方法，其中，所述第一移位係數表包括A部分和B部分；其中，所述A部分如下：

    

    其中，所述B部分如下：

    

    其中，所述A部分的右側接所述B部分的左側；其中，原始元素為5，提升因子為160。
14. 如申請專利範圍第1項所述的方法，其中，所述第一移位係數表包括A部分和B部分；其中，所述A部分如下：

    

    其中，所述B部分如下：

    

    其中，所述A部分的右側接所述B部分的左側；其中，原始元素為11，提升因子為176。
15. 如申請專利範圍第1項所述的方法，其中，所述第一移位係數表包括A部分和B部分；其中，所述A部分如下：

    

    其中，所述B部分如下：

    

    其中，所述A部分的右側接所述B部分的左側；其中，原始元素為3，提升因子為192。
16. 如申請專利範圍第1項所述的方法，其中，所述第一移位係數表包括A部分和B部分；其中，所述A部分如下：

    

    其中，所述B部分如下：

    

    其中，所述A部分的右側接所述B部分的左側；其中，原始元素為13，提升因子為208。
17. 如申請專利範圍第1項所述的方法，其中，所述第一移位係數表包括A部分和B部分；其中，所述A部分如下：

    

    其中，所述B部分如下：

    

    其中，所述A部分的右側接所述B部分的左側；其中，原始元素為7，提升因子為224。
18. 如申請專利範圍第1項所述的方法，其中，所述第一移位係數表包括A部分和B部分；其中，所述A部分如下：

    

    其中，所述B部分如下：

    

    其中，所述A部分的右側接所述B部分的左側；其中，原始元素為15，提升因子為240。

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