JP2024029096A - Ｌｄｐｃコード化データを処理する方法および装置 - Google Patents

Abstract

【課題】通信システムにおける低密度パリティチェック（ＬＤＰＣ）によってエンコードされたデータを処理する方法及び装置を提供する。【解決手段】方法は、基本パリティチェック行列およびリフトサイズＺに基づいて情報ビット列をエンコードし、エンコードされたビット列を取得することと、エンコードされたビット列に基づいて、マスタビット列を生成することと、レートマッチングルールに従って、マスタビット列の一部を選択し、レートマッチングされたビット列を取得することと、所定のインデックス列に従って、レートマッチングされたビット列をインターリーブし、伝送されるべきビット列を取得することと、伝送されるべきビット列を変調し、正の整数である変調次数に従って、変調されたシンボル列を取得することと、変調されたビット列を第２のノードに伝送することと、を含む。【選択図】図３

Description

本開示は、概して、通信システムに関し、より具体的には、通信システムにおける低密度パリティチェック（ＬＤＰＣ）によってエンコードされたデータを処理する方法および装置に関する。

デジタル通信システムは、典型的には、３つの部分を含む：伝送側、チャネル、および受信側。伝送側は、情報シーケンスをエンコードし、エンコードされたコードワードを取得し、エンコードされたコードワードをインターリーブし、インターリーブされたビットを変調シンボルの中にマッピングし得、次いで、通信チャネル情報に従って、変調シンボルを処理し、伝送し得る。チャネルにおいて、マルチパス、移動、および他の要因が、特定のチャネル応答につながり得、それは、データ伝送を歪ませるであろう。加えて、雑音および干渉が、データ伝送をさらに劣化させるであろう。受信側は、チャネルを通過する変調されたシンボルデータを受信する。受信側では、データは、歪ませられ、特定の処理が、元の情報シーケンスを復元するために必要とされる。

伝送側において適用されるある情報シーケンスエンコーディング方法に基づいて、受信側は、受信されたデータを適宜に処理し、元の情報シーケンスを確実に復元することができる。典型的には、エンコーディング方法は、ある冗長情報を情報シーケンスに追加する前方誤り訂正（ＦＥＣ）に基づく。受信側は、冗長情報を利用して、元の情報シーケンスを確実に復元することができる。

いくつかの一般的ＦＥＣコードは、畳み込みコード、ターボコード、および低密度パリティチェック（ＬＤＰＣ）コードを含む。ＦＥＣエンコーディングプロセスでは、ｋビット情報シーケンスが、ＦＥＣを用いてエンコードされ、ｎビットＦＥＣコーディングコードワードを取得し（冗長ビットは、ｎ－ｋである）、ＦＥＣコーディングレートは、ｋ／ｎである。ＬＤＰＣコードは、線形ブロックコードであり、それは、非常に疎であるパリティチェック行列またはバイナリマップによって定義され得る。そのパリティチェック行列の疎であることに起因して、ＬＤＰＣは、コーデックの低複雑性を達成し、実践的となる。種々の実践および理論によって証明されているように、ＬＤＰＣコードは、加算性白色ガウス雑音（ＡＷＧＮ）チャネルにおいて最も挙動が優れたチャネルコードであり、その性能は、シャノン限界に非常に近い。ＬＤＰＣコードのパリティチェック行列では、各行は、パリティチェックコードである。インデックス位置要素のビット値が、ある行において１と等しい場合、それは、そのビットがパリティチェックコードに関与することを示す。０と等しい場合、この位置におけるビットは、パリティチェックコードに関与しない。

その構造特性に起因して、準循環ＬＤＰＣコードが、ＩＥＥＥ８０２．１１ａｃ、ＩＥＥＥ８０２．１１ａｄ、ＩＥＥＥ８０２．１１ａｊ、ＩＥＥＥ８０２．１６ｅ、ＩＥＥＥ８０２．１１ｎ、マイクロ波通信、光ファイバ通信等の多くの用途において一般的となる。５Ｇ ＮＲ（新しい無線）モバイル通信は、準循環ＬＤＰＣコードをチャネルコーディングスキームとして採用している。

ＬＤＰＣ通信システムでは、ＬＤＰＣコーディングが、ＬＤＰＣコードワードを取得するために実施された後、システムによって配分される伝送リソースがＬＤＰＣコードワード全体を完全に伝送するために十分ではないこともあるので、ＬＤＰＣコードワードのレートマッチングを行うことが必要である。レートマッチングプロセス中、コードワードは、配分される伝送リソースと一致する伝送レートに合致するために、チャネルを経由して送信される前にリサイジングされる。例えば、５Ｇシステムでは、レートマッチングは、ＬＤＰＣコードワードを記憶するキャッシュにおけるビットの一部が、冗長バージョンに従って、伝送のために読み取られることを意味し得る。レートマッチング中、ビット選択が、ＬＤＰＣコードワードを記憶するキャッシュにおける開始ビットから行われ、開始ビットのインデックスが、典型的には、冗長バージョンによって示される。

準循環ＬＤＰＣコーディングの構造化されたコーディング特性および他の要因に起因して、開始ビットの選択および／または冗長バージョンの定義は、レートマッチング後のシステム性能に著しい影響を及ぼすであろう。特に、レートマッチングにおける開始ビット選択のための既存の方法は、データ再伝送性能が不安定であるようにし得る。すなわち、一部の再伝送されるデータは、良好な性能を有するが、他の再伝送されるデータは、不良性能を有する。加えて、高次変調およびフェーディングチャネルのシナリオでは、ＬＤＰＣコード化されたデータを処理するための既存の方法は、システム性能を損なわせ得る。

したがって、既存の文献または既存の技術では、上記の述べられた問題のための効果的ソリューションは存在しない。

本明細書に開示される例示的実施形態は、従来技術に提示される問題のうちの１つ以上のものに関連する問題を解決し、かつ添付図面と関連して検討されるとき、以下の詳細な説明を参照することによって容易に明白となるであろう追加の特徴を提供することを対象とする。種々の実施形態によると、例示的システム、方法、デバイス、およびコンピュータプログラム製品が、本明細書に開示される。しかしながら、これらの実施形態は、限定ではなく、一例として提示されることが理解され、開示される実施形態への種々の修正が本開示の範囲内に留まったまま行われ得ることが、本開示を熟読する当業者に明白となるであろう。

一実施形態では、第１のノードによって実施される方法が、開示される。方法は、基本パリティチェック行列およびリフトサイズＺに基づいて情報ビット列をエンコードし、エンコードされたビット列を取得することと、エンコードされたビット列に基づいて、マスタビット列を生成することであって、マスタビット列は、エンコードされたビット列内のビット２＊Ｚ～２＊Ｚ＋Ｎｃｂ－１から選択されるビット０～Ｎｃｂ－１のＮｃｂ個のビットを含む、ことと、レートマッチングルールに従って、マスタビット列の一部を選択し、レートマッチングされたビット列を取得することと、所定のインデックス列に従って、レートマッチングされたビット列をインターリーブし、伝送されるべきビット列を取得することと、伝送されるべきビット列を第２のノードに伝送することとを含む。

異なる実施形態では、いくつかの実施形態における開示される方法を行うように構成された通信ノードが、開示される。

さらに別の実施形態では、いくつかの実施形態における開示される方法を行うためのコンピュータ実行可能命令を記憶している非一過性コンピュータ読み取り可能な媒体が、開示される。
本発明はさらに、例えば、以下を提供する。
（項目１）
第１のノードによって実施される方法であって、前記方法は、
基本パリティチェック行列およびリフトサイズＺに基づいて情報ビット列をエンコードし、エンコードされたビット列を取得することと、
前記エンコードされたビット列に基づいて、マスタビット列を生成することであって、前記マスタビット列は、ビット０～Ｎｃｂ－１のＮｃｂ個のビットを含み、前記Ｎｃｂ個のビットは、前記エンコードされたビット列内のビット２＊Ｚ～２＊Ｚ＋Ｎｃｂ－１から選択される、ことと、
レートマッチングルールに従って前記マスタビット列の一部を選択し、レートマッチングされたビット列を取得することと、
所定のインデックス列に従って、前記レートマッチングされたビット列をインターリーブし、伝送されるべきビット列を取得することと、
前記伝送されるべきビット列を第２のノードに伝送することと
を含む、方法。
（項目２）
前記マスタビット列の前記一部は、冗長バージョンの組に含まれる冗長バージョンに基づいて選択される、項目１に記載の方法。
（項目３）
前記レートマッチングされたビット列は、前記冗長バージョンの組における前記冗長バージョンのうちの少なくとも１つに対応する以下のスキーム１：前記マスタビット列におけるビット０から開始する部分列を選択することに基づいて取得される、項目２に記載の方法。
（項目４）
前記レートマッチングされたビット列は、前記冗長バージョンの組における前記冗長バージョンのうちの少なくとも１つに対応する以下のスキーム２：前記マスタビット列におけるビット
から開始する部分列を選択することに基づいて取得され、
αは、正の実数であり、βは、正の実数であり、δは、－１０より大きく、かつ１０より小さい整数であり、
は、切り上げにより整数を求めること、切り捨てにより整数を求めること、または四捨五入により整数を求めることを意味する、項目２に記載の方法。
（項目５）
前記レートマッチングされたビット列は、前記冗長バージョンの組における前記冗長バージョンのうちの少なくとも１つに対応する以下のスキーム３：前記マスタビット列におけるビット
から開始する部分列を選択することに基づいて取得される、項目２に記載の方法。
（項目６）
前記レートマッチングされたビット列は、前記冗長バージョンの組における前記冗長バージョンのうちの少なくとも１つに対応する以下のスキーム４：前記マスタビット列におけるビットＮｃｂ－ｘ０から開始する部分列を選択することに基づいて取得され、
ｘ０は、Ｎｃｂ／４より小さい正の整数である、項目２に記載の方法_。
（項目７）
前記レートマッチングされたビット列は、前記冗長バージョンの組における前記冗長バージョンのうちの少なくとも１つに対応する以下のスキーム５：前記マスタビット列におけるビットｘ１から開始する部分列を選択することに基づいて取得され、
ｘ１は、Ｒｍａｘに基づいて決定され、Ｒｍａｘは、０．８より大きく、かつ１より小さい実数である、項目２に記載の方法。
（項目８）
前記レートマッチングされたビット列は、前記冗長バージョンの組における前記冗長バージョンのうちの少なくとも１つに対応する以下のスキーム６：前記マスタビット列をインターリーブし、インターリーブされたマスタビット列を生成し、前記インターリーブされたマスタビット列におけるビットｘ２から開始する部分列を選択することに基づいて取得され、
ｘ２は、Ｎｃｂより小さい非負の整数である、項目２に記載の方法。
（項目９）
前記レートマッチングされたビット列は、前記冗長バージョンの組における前記冗長バージョンのうちの少なくとも１つに対応する以下のスキーム７：前記マスタビット列におけるビットＡ３×Ｚから開始する部分列を選択することに基づいて取得され、
Ａ３は、整数であり、
を満たす、項目２に記載の方法。
（項目１０）
前記冗長バージョンの組は、少なくとも４つの冗長バージョンＲＶ０、ＲＶ１、ＲＶ２、およびＲＶ３を備えている、項目２に記載の方法。
（項目１１）
前記冗長バージョンＲＶ１、ＲＶ２、およびＲＶ３のうちの多くても２つが、以下のスキーム６：前記マスタビット列をインターリーブし、インターリーブされたマスタビット列を生成し、前記インターリーブされたマスタビット列におけるビットｘ２から開始する部分列を選択することに対応し、
ｘ２は、Ｎｃｂより小さい非負の整数である、項目１０に記載の方法。
（項目１２）
前記冗長バージョンＲＶ１、ＲＶ２、およびＲＶ３のうちの２つが、以下のスキーム６：前記マスタビット列をインターリーブし、インターリーブされたマスタビット列を生成し、前記インターリーブされたマスタビット列におけるビットｘ２から開始する部分列を選択することに対応し、
ｘ２は、Ｎｃｂより小さい非負の整数であり、前記２つの冗長バージョンは、ｘ２の２つの異なる値に対応する、項目１０に記載の方法。
（項目１３）
前記冗長バージョンＲＶ１、ＲＶ２、およびＲＶ３のうちの少なくとも１つは、以下のスキーム２：前記マスタビット列におけるビット
から開始する部分列を選択することに対応し、
αは、正の実数であり、βは、正の実数であり、δは、－１０より大きく、かつ１０より小さい整数であり、
は、切り上げにより整数を求めること、切り捨てにより整数を求めること、または四捨五入により整数を求めることを意味する、項目１０に記載の方法。
（項目１４）
前記冗長バージョンＲＶ１、ＲＶ２、およびＲＶ３のうちの少なくとも１つは、以下のスキーム３：前記マスタビット列におけるビット
から開始する部分列を選択することに対応する、項目１０に記載の方法。
（項目１５）
前記冗長バージョンＲＶ０は、以下のスキーム１：前記マスタビット列におけるビット０から開始する部分列を選択することに対応し、
前記冗長バージョンＲＶ１は、以下のスキーム、
スキーム２：前記マスタビット列におけるビット
から開始する部分列を選択することであって、αは、正の実数であり、βは、正の実数であり、δは、－１０より大きく、かつ１０より小さい整数であり、
は、切り上げにより整数を求めること、切り捨てにより整数を求めること、または四捨五入により整数を求めることを意味する、ことと、
スキーム５：前記マスタビット列におけるビットｘ１から開始する部分列を選択することであって、ｘ１は、Ｒｍａｘに基づいて決定され、Ｒｍａｘは、０．８より大きく、かつ１より小さい実数である、ことと、
スキーム７：前記マスタビット列におけるビットＡ３×Ｚから開始する部分列を選択することであって、Ａ３は、整数であり、
を満たす、ことと
のうちの少なくとも１つに対応する、項目１０に記載の方法。
（項目１６）
前記冗長バージョンＲＶ２は、以下のスキーム３：前記マスタビット列におけるビット
から開始する部分列を選択することに対応する、項目１５に記載の方法。
（項目１７）
前記冗長バージョンＲＶ３は、以下のスキーム、
スキーム４：前記マスタビット列におけるビットＮｃｂ－ｘ０から開始する部分列を選択することであって、ｘ０は、Ｎｃｂ／４より小さい正の整数である、ことと、
スキーム６：前記マスタビット列をインターリーブし、インターリーブされたマスタビット列を生成し、前記インターリーブされたマスタビット列におけるビットｘ２から開始する部分列を選択することであって、ｘ２は、Ｎｃｂより小さい非負の整数である、ことと
のうちの少なくとも１つに対応する、項目１６に記載の方法_。
（項目１８）
前記冗長バージョンＲＶ０は、以下のスキーム１：前記マスタビット列におけるビット０から開始する部分列を選択することに対応し、
前記冗長バージョンＲＶ１、ＲＶ２、およびＲＶ３のうちの少なくとも２つは、以下のスキーム：
スキーム４：前記マスタビット列におけるビットＮｃｂ－ｘ０から開始する部分列を選択することであって、ｘ０は、Ｎｃｂ／４より小さい正の整数である、ことと、
スキーム６：前記マスタビット列をインターリーブし、インターリーブされたマスタビット列を生成し、前記インターリーブされたマスタビット列におけるビットｘ２から開始する部分列を選択することであって、ｘ２は、Ｎｃｂより小さい非負の整数である、ことと_、
スキーム７：前記マスタビット列におけるビットＡ３×Ｚから開始する部分列を選択することであって、Ａ３は、整数であり、
を満たす、ことと
のうちの少なくとも２つに対応する、項目１０に記載の方法。
（項目１９）
前記伝送されるべきビット列を伝送することは、
正の整数である変調次数に従って、前記伝送されるべきビット列を変調し、変調されたシンボル列を取得することと、
前記変調されたシンボル列を前記第２のノードに伝送することと
を含む、項目１に記載の方法。
（項目２０）
前記所定のインデックス列は、Ｒ_{ｓｕｂｂｌｏｃｋ}個の行数を有するブロックインターリーバに基づいて決定され、
Ｒ_{ｓｕｂｂｌｏｃｋ}は、前記変調次数の正の整数倍である、項目１９に記載の方法。
（項目２１）
前記伝送されるべきビット列は、所定の列インデックス列に従って前記ブロックインターリーバによって実施される列置換に基づいて取得される、項目２０に記載の方法。
（項目２２）
元の伝送中、前記ブロックインターリーバのデータは、第１の列インデックス順序に従って読み取られ、
再伝送中、前記ブロックインターリーバのデータは、前記第１の列インデックス順序と異なる第２の列インデックス順序に従って読み取られる、項目２０に記載の方法。
（項目２３）
前記第１の列インデックス順序は、昇順列インデックス順序であり、
前記第２の列インデックス順序は、降順列インデックス順序である、項目２２に記載の方法。
（項目２４）
再伝送中、前記ブロックインターリーバの少なくとも１つの列におけるデータは、再伝送のために読み取られる前に循環シフトされる、項目２０に記載の方法。
（項目２５）
項目１－２４のいずれか１項に記載の方法を行うように構成された通信ノード。
（項目２６）
項目１－２４のいずれか１項に記載の方法を行うためのコンピュータ実行可能命令を記憶している非一過性コンピュータ読み取り可能な媒体。

本開示の種々の例示的実施形態は、以下の図を参照して下記に詳細に説明される。図面は、例証目的のためだけに提供され、単に、本開示の例示的実施形態を描写し、読者の本開示の理解を促進する。したがって、図面は、本開示の範疇、範囲、または可用性の限定と見なされるべきではない。例証の明確性および容易性のために、これらの図面は、必ずしも、正確な縮尺で描かれていないことに留意されたい。

図１は、本開示のいくつかの実施形態による、循環バッファを用いたＬＤＰＣコードのための例示的レートマッチングスキームを図示する。

図２は、本開示のいくつかの実施形態による、通信ノードのブロック図を図示する。

図３は、本開示のいくつかの実施形態による、ＬＤＰＣによってエンコードされたデータを伝送するために、通信ノードによって実施される方法のためのフローチャートを図示する。

図４は、本開示のいくつかの実施形態による、ＬＤＰＣによってエンコードされたデータを再伝送するために、通信ノードによって実施される方法のためのフローチャートを図示する。

図５は、本開示のいくつかの実施形態による、ＬＤＰＣによってエンコードされたデータを受信およびデコードするために、通信ノードによって実施される方法のためのフローチャートを図示する。

図６は、本開示のいくつかの実施形態による、ＬＤＰＣコード化ビット上で実施される例示的インターリービングスキームを図示する。

図７は、本開示のいくつかの実施形態による、１６ＱＡＭ（直交振幅変調）のコンステレーションおよびその対応する復調された対数尤度比（ＬＬＲ）を図示する。

図８は、本開示のいくつかの実施形態による、６４ＱＡＭのコンステレーションおよびその対応する復調されたＬＬＲを図示する。

図９は、本開示のいくつかの実施形態による、２５６ＱＡＭのコンステレーションに対応する復調されたＬＬＲを図示する。

図１０は、本開示のいくつかの実施形態による、ＬＤＰＣコード化ビット上で実施される別の例示的インターリービングスキームを図示する。

図１１は、本開示のいくつかの実施形態による、ＬＤＰＣコードのための例示的限定されたバッファレートマッチングスキームを図示する。

図１２は、本開示のいくつかの実施形態による、冗長バージョンＲＶ０、ＲＶ１、ＲＶ２のための例示的開始ビット場所を図示する。

図１３は、本開示のいくつかの実施形態による、冗長バージョンＲＶ３のための例示的開始ビット場所を図示する。

図１４は、本開示のいくつかの実施形態による、冗長バージョンＲＶ０、ＲＶ１、ＲＶ２、ＲＶ３のための例示的開始ビット場所を図示する。

本開示の種々の例示的実施形態は、付随の図を参照して下記に説明され、当業者が、本開示を作製および使用することを可能にする。当業者に明白であろうように、本開示を熟読後、本明細書に説明される例への種々の変更または修正が、本開示の範囲から逸脱することなく、行われることができる。したがって、本開示は、本明細書に説明および図示される例示的実施形態および用途に限定されない。加えて、本明細書に開示される方法におけるステップの具体的順序または階層は、単に、例示的アプローチである。設計選好に基づいて、開示される方法またはプロセスのステップの具体的順序または階層は、本開示の範囲内に留まったまま、再配列されることができる。したがって、当業者は、本明細書に開示される方法および技法が、種々のステップまたは行為をサンプル順序において提示し、本開示が、明示的にそうではないことが述べられない限り、提示される具体的順序または階層に限定されないことを理解するであろう。

レートマッチング後のシステム性能を改良し、再伝送性能安定性を達成するために、本教示は、各冗長バージョン（ＲＶ）に対応する開始ビット場所を選択する方法および装置を開示し、高次変調またはフェーディングチャネル下の準循環ＬＤＰＣコーディングの不良性能の問題を解決するためのビットインターリービング方法を開示する。

準循環ＬＤＰＣコードのパリティチェック行列Ｈは、Ｍ×Ｚ個の行およびＮ×Ｚ個の列の行列であり、それは、Ｍ×Ｎ個のサブ行列から成る。各サブ行列は、サイズＺ×Ｚの基本置換行列の異なる累乗である。すなわち、各サブ行列は、サイズＺ×Ｚの単位行列をいくつかの値によって周期的にシフトするによって取得される。単位行列の循環シフトをより容易に数学的に説明するために、準循環ＬＤＰＣコードのパリティチェック行列が、以下の数式を用いて説明され得る。

ｈｂ_ｉｊ＝＝－１である場合、
は、サイズＺ×Ｚの全ゼロ行列であり、そうでなければ、
は、標準的置換行列Ｐの非負の整数乗であり、標準的置換行列Ｐは、以下のように示される。

この定義によって、Ｚおよび指数ｈｂ_ｉｊは、各ブロック行列を一意に識別することができる。ブロック行列が、全０の行列である場合、「－１」、ヌル、または他の形態によって表され得る。ブロック行列が、単位行列の循環シフトｓによって取得される場合、ｓによって表され得る。全てのｈｂ_ｉｊは、準循環ＬＤＰＣコード化基本行列Ｈｂを形成することができ、ＬＤＰＣコードの基本行列Ｈｂは、以下のように表され得る。

したがって、基本行列Ｈｂは、２つのタイプの要素を含む：全ゼロ正方行列を示す要素；概して、０と（Ｚ－１）との間の整数として表される単位行列に対する循環シフトのサイズを示す要素。基本行列Ｈｂは、基本チェック行列またはシフト値行列もしくは置換値行列と称され得る。Ｈｂにおいて、全ゼロ行列を表す各要素が、「０」要素と置換され、他の要素の各々が、「１」要素によって置換される場合、準循環ＬＤＰＣエンコードテンプレート行列（基本グラフまたはＢＧと呼ばれる）が、取得されることができる。準循環ＬＤＰＣコードの基本行列Ｈｂは、準循環ＬＤＰＣコードの基本グラフおよびシフト値（または係数）の組に従って決定されることができる。基本置換行列または全ゼロ正方行列の寸法Ｚは、シフトサイズ、リフトサイズ、拡大率、またはサブ行列サイズとして定義され得る。

したがって、構造化されたＬＤＰＣコードは、基本チェック行列ＨｂおよびリフトサイズＺによって一意に決定されることができる。例えば、基本行列Ｈｂ（２行および４列）は、以下のように示され、対応するリフトサイズｚは、４と等しい。

対応する基本グラフ（ＢＧ）は、以下である。

パリティチェック行列Ｈは、以下のように、基本行列ＨｂおよびリフトサイズＺから取得される。

準循環ＬＤＰＣコーディングプロセスでは、それは、基本行列ＨｂおよびリフトサイズＺによって決定されたパリティチェック行列に従って直接コード化されることができる。ＬＤＰＣコードの定義に従って、Ｈ×Ｃ＝０が、満たされる。Ｈは、［ＨｓＨｐ］を含み、Ｈｓは、パリティチェック行列のシステム列部分行列であり、Ｈｐは、パリティチェック行列のチェック列部分行列である。Ｃは、［ＣｓＣｐ］を含み得、Ｃｓは、ＬＤＰＣコードのシステムビット列（情報ビット、既知のビット）であり、Ｃｐは、ＬＤＰＣコードのパリティビット列（未知のビット）である。ＬＤＰＣコーディングプロセスは、パリティビット列を計算するプロセスである。さらに、Ｈｓ×Ｃｓ＝Ｈｐ×Ｃｐである。そして、パリティビット列が、Ｃｐ＝Ｈｐ^－１×Ｈｓ×Ｃｓとして計算されることができ、したがって、パリティチェック行列のチェック列部分行列は、正方かつバイナリ可逆的でなければならない。そして、準循環ＬＤＰＣコーディングシーケンスは、［ＣｓＣｐ］として取得されることができる。代替として、準循環ＬＤＰＣコーディングシーケンスは、各Ｚビットブロックの循環シフトに従って計算されることもできる。

本教示は、レートマッチングにおける冗長バージョン（ＲＶ）に基づいて、開始ビットを選択する方法を開示する。異なるＲＶに関して、開始ビット場所は、均一に分配されないこともある。開始ビット場所を選択する１つの可能な目標は、異なるＲＶのために反復ビットを伝送することを回避することであり得る。

本教示はまた、ＬＤＰＣコード化データの再伝送のための方法も開示する。再伝送が必要とされることを示すフィードバック信号を受信後、伝送側は、フィードバック信号に基づいて決定されるＲＶに対応するスキームに基づいて、新しい開始ビット場所を再選択し得る。

加えて、本教示は、レートマッチング後、例えば、ブロックインターリービングに基づいて、ビット列をインターリーブするためのインターリービング方法を開示し、ブロックインターリーバの行数は、変調次数の正の整数倍と等しい。ブロックインターリーバは、所定の列インデックス列に従って、列置換も実施し、情報ビットとパリティビットとをさらに混合し、平均伝送性能を改良し得る。一実施形態では、所定の列インデックス列は、ブロックインターリーバの列数以下の長さを有する。

準循環ＬＤＰＣコード化データを処理するための本明細書に開示される方法は、新しい無線アクセス技術（ＮＲ）通信システム、ＬＴＥモバイル通信システム、第５世代（５Ｇ）モバイル通信システム、または他の無線／有線通信システムに適用されることができる。方法は、ダウンリンク伝送（基地局がデータをモバイルユーザに伝送するため）またはアップリンク伝送（モバイルユーザがデータを基地局に伝送するため）のいずれかに適用され得る。本教示では、モバイルユーザは、モバイルデバイス、アクセス端末、ユーザ端末、サブスクライバステーション、サブスクライバユニット、移動局、遠隔ステーション、遠隔端末、ユーザエージェント、ユーザ機器、ユーザデバイス、またはある他の専門用語を指し得、基地局は、アクセスポイント（ＡＰ）、ノードＢ、無線ネットワークコントローラ（ＲＮＣ）、進化型ノードＢ（ｅＮＢ）、基地局コントローラ（ＢＳＣ）、基本送受信機ステーション（ＢＴＳ）、基地局（ＢＳ）、送受信機機能（ＴＦ）、無線ルータ、無線送受信機、基本サービスユニット、拡張サービスユニット、無線基地局（ＲＢＳ）、またはある他の専門用語を指し得る。本教示に開示される準循環ＬＤＰＣコード化データ処理方法は、新しい無線アクセス技術（新しいＲＡＴ）における以下のシナリオに適用されることができる：高速大容量（ｅＭＢＢ）シナリオ、超高信頼低遅延通信（ＵＲＬＬＣ）シナリオ、または同時多接続（ｍＭＴＣ）シナリオ。

図１は、本開示のいくつかの実施形態による、循環バッファ１１０を用いたＬＤＰＣコードのための例示的レートマッチングスキーム１００を図示する。図１に示されるように、本実施形態では、ＬＤＰＣエンコードビットの第１の２Ｚビットは、循環バッファ１１０内に含まれない。循環バッファ１１０は、マスタビット列としての役割を果たす循環ビット列を含み、そこから、伝送されるべきビット列が伝送のために選択され得る。伝送されるべきビット列は、マスタビット列の部分列であり、現在のＲＶインデックスに対応する位置から開始する。この例では、それらの各々が固定開始ビット位置を循環バッファ内に有する４つのＲＶが存在する。ＲＶ０は、マスタビット列の開始ビット位置０に対応し、他の３つのＲＶ（ＲＶ１、ＲＶ２、およびＲＶ３）の開始ビット位置は、マスタビット列内に均一に分配されている。一実施形態では、ＲＶ０は、自己デコード可能であり、各ＲＶの開始位置は、Ｚの整数倍である。開始ビット位置のより多くのタイプの選択は、本教示に後述されるであろう。

図２は、本開示のいくつかの実施形態による、通信ノード２００のブロック図を図示する。通信ノード２００は、本明細書に説明される種々の方法を実装するように構成され得るデバイスの例である。図２に示されるように、通信ノード２００は、システムクロック２０２と、プロセッサ２０４と、メモリ２０６と、送信機２１２および受信機２１４を備えた送受信機２１０と、電源モジュール２０８と、ＬＤＰＣエンコーダ２２０と、ブロックインターリーバ２２２と、レートマッチャ２２４と、ビットインターリーバ２２６と、変調器２２８と、ＬＤＰＣデコーダ２２９とを含む筐体２４０を含む。

本実施形態では、システムクロック２０２は、通信ノード２００の全ての動作のタイミングを制御するためのタイミング信号をプロセッサ２０４に提供する。プロセッサ２０４は、通信ノード２００の一般的動作を制御し、中央処理ユニット（ＣＰＵ）および／または汎用マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡＳ）、プログラマブル論理デバイス（ＰＬＤ）、コントローラ、状態機械、ゲート論理、個別的なハードウェアコンポーネント、専用ハードウェア有限状態機械、またはデータの計算もしくは他の操作を実施し得る任意の他の好適な回路、デバイス、および／または構造の任意の組み合わせ等の１つ以上の処理回路またはモジュールを含むことができる。

読み取り専用メモリ（ＲＯＭ）およびランダムアクセスメモリ（ＲＡＭ）の両方を含み得る、メモリ２０６は、命令およびデータをプロセッサ２０４に提供することができる。メモリ２０６の一部は、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）も含むことができる。プロセッサ２０４は、典型的には、メモリ２０６内に記憶されるプログラム命令に基づいて、論理および算術演算を実施する。メモリ２０６内に記憶される命令（ソフトウェアとして知られる）は、本明細書に説明される方法を実施するために、プロセッサ２０４によって実行されることができる。プロセッサ２０４とメモリ２０６とは、ソフトウェアを記憶および実行する処理システムを一緒に形成する。本明細書で使用されるように、「ソフトウェア」は、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード等と称されるかどうかにかかわらず、任意のタイプの命令を意味し、それは、１つ以上の所望の機能またはプロセスを実施するように、機械またはデバイスを構成することができる。命令は、コードを含むことができる（例えば、ソースコードフォーマット、バイナリコードフォーマット、実行可能コードフォーマット、または任意の他の好適なフォーマットのコードにおいて）。命令は、１つ以上のプロセッサによって実行されると、処理システムに本明細書に説明される種々の機能を実施させる。

送信機２１２と受信機２１４とを含む送受信機２１０は、通信ノード２００が、データを遠隔デバイス（例えば、ＢＳまたは別のＵＥ）に伝送し、それから受信することを可能にする。アンテナ２５０は、典型的には、筐体２４０に取り付けられ、送受信機２１０に電気的に結合される。種々の実施形態では、通信ノード２００は、複数の送信機、複数の受信機、複数の送受信機、および／または複数のアンテナを含む（図示せず）。送信機２１２は、異なるパケットタイプまたは機能を有するパケットを無線で伝送するように構成されることができ、そのようなパケットは、プロセッサ２０４によって生成される。同様に、受信機２１４は、異なるパケットタイプまたは機能を有する、パケットを受信するように構成され、プロセッサ２０４は、複数の異なるパケットタイプのパケットを処理するように構成される。例えば、プロセッサ２０４は、パケットのタイプを決定し、適宜、パケットおよび／またはパケットのフィールドを処理するように構成されることができる。

２００は、無線ネットワーク内の基地局またはモバイルユーザであり得る。２００は、無線通信における伝送側および／または受信側としての役割を果たすことができる。通信ノード２００が、伝送側としての役割を果たすとき、ＬＤＰＣエンコーダ２２０は、ＬＤＰＣコーディングスキームに基づいて情報ビット列をエンコードし、エンコードされたビット列を取得することができる。ＬＤＰＣエンコーディングは、基本行列ＨｂおよびリフトサイズＺに基づき得る。情報ビット列は、通信ノード２００が伝送することを望む元の情報を搬送する情報ビットを含む。エンコードされたビット列は、元の情報を搬送する情報ビットと誤り訂正のためのパリティビットとの両方を含む。２２０は、コードワードと称され得るエンコードされたビット列をレートマッチングのためのレートマッチャ２２４に送信し得る。

この例における２２４は、通信システムによって配分される伝送リソースと一致する伝送レートに合致するために、レートマッチングを実施し、チャネルを経由した伝送のためのコードワードをリサイジングすることができる。２２４は、エンコードされたビット列に基づいて、マスタビット列を生成することができる。図１で先に示されたように、例示的マスタビット列は、エンコードされたビット列内のいくつかのヘッディングビットを除去し、残りのビットを循環バッファの中に記憶することによって取得され得る。マスタビット列が、エンコードされたビット列に基づいて、他の方法に従って生成され得ることも理解されたい。マスタビット列は、レートマッチングルールまたは伝送レート要件に従って、レートマッチャ２２４がその一部を伝送のために選択するためのマスタまたはマザーＬＤＰＣコードワードとしての役割を果たす。一実施形態では、各伝送のために、レートマッチャ２２４は、マスタビット列の一部を選択し、冗長バージョンの組に含まれる冗長バージョンに基づいて、レートマッチングされたビット列を取得する。２２４は、各レートマッチングされたビット列をインターリービングのためのビットインターリーバ２２６および／またはブロックインターリーバ２２２に送信することができる。

２２６は、ビットレベルインターリービングをレートマッチングされたビット列に対して実施し、特に、高次変調のためのＬＤＰＣコーディング性能を向上させ得る。例えば、ビットインターリーバ２２６は、所定のインデックス列に従って、レートマッチングされたビット列をインターリーブし、伝送されるべきビット列を取得し得る。

一実施形態では、ブロックインターリーバ２２２は、Ｒ_{ｓｕｂｂｌｏｃｋ}個の行数を有する行列に基づいて、ビットインターリーバ２２６のための所定のインデックス列を決定し得る。高次変調に適合させるために、Ｒ_{ｓｕｂｂｌｏｃｋ}は、変調次数の正の整数倍であるように選定される。例えば、Ｒ_{ｓｕｂｂｌｏｃｋ}は、１６ＱＡＭ変調のために、１６、３２、４８、６４等であり得る。

加えて、ブロックインターリーバ２２２は、伝送されるべきビット列が取得される前、列置換を行列に対して実施し得る。列置換は、所定の列インデックス列に従って実施され得る。一実施形態では、所定の列インデックス列は、ブロックインターリーバ２２２の行列の列数以下の長さを有する。２２６またはブロックインターリーバ２２２は、伝送されるべきビット列をインターリービング後、変調および伝送のために変調器２２８に送信し得る。

２２８は、例えば、１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭ等、正の整数である変調次数に従って、伝送されるべきビット列を変調し、変調されたシンボル列を取得することができる。２２８は、次いで、送信機２１２を介して、変調されたシンボル列を受信側としての役割を果たす別の通信ノードに伝送する。

通信ノード２００が、受信側としての役割を果たすとき、変調器２２８は、受信機２１４を介して、変調されたシンボル列を伝送側としての役割を果たす別の通信ノードから受信することができる。一実施形態では、変調器２２８は、変調次数に従って、変調されたシンボル列を復調し、ビット列を取得し、デコーディングのために、ビット列をＬＤＰＣデコーダ２２９に送信し得る。別の実施形態では、通信ノード２００は、変調次数に従って、変調されたシンボル列を復調し、ビット列を取得し、デコーディングのために、ビット列をＬＤＰＣデコーダ２２９に送信するための別個の復調器（図示せず）をさらに含む。

２２９は、ＬＤＰＣコーディングスキームに基づいて、ビット列をデコードし、伝送側によって送信される元の情報ビットを取得することを試み得る。デコーディング中、ＬＤＰＣデコーダ２２９は、例えば、ビット列内のパリティビットに基づいて、変調されたシンボル列の伝送エラーが存在するかどうかを決定することができる。デコーディング結果に従って、ＬＤＰＣデコーダ２２９は、ビット列に関連付けられたフィードバック信号を生成し得る。例えば、フィードバック信号は、確認応答（ＡＣＫ）、否定応答（ＮＡＣＫ）、または断続伝送（ＤＴＸ）を示し得る。２２９は、送信機２１２を介して、フィードバック信号を伝送側に伝送することができる。

通信ノード２００が、伝送側としての役割を果たすとき、レートマッチャ２２４は、受信機２１４を介して、以前に伝送されたビット列に関連付けられたフィードバック信号を受信側から受信し得る。一実施形態では、レートマッチャ２２４は、フィードバック信号に基づいて決定されるＲＶに対応するスキームに基づいて、マスタビット列の一部を再選択し得る。そして、レートマッチャ２２４は、ビットインターリービングのために、レートマッチングされた再選択ビット列をビットインターリーバ２２６に送信することができる。ビットインターリーバ２２６が、例えば、変調次数に従ったブロックインターリーバ２２２のブロックインターリービングおよび列置換に基づいて、ビットインターリービングを実施した後、変調器２２８は、変調および送信機２１２を介した受信側への再伝送を実施することができる。

電源モジュール２０８は、１つ以上のバッテリおよび電力調整器等の電源を含み、調整された電力を図２において上で説明されるモジュールの各々に提供することができる。いくつかの実施形態では、通信ノード２００が、専用外部電源（例えば、壁電気コンセント）に結合される場合、電源モジュール２０８は、変圧器および電力調整器を含むことができる。

上で議論される種々のモジュールは、バスシステム２３０によって一緒に結合される。バスシステム２３０は、データバスと、データバスに加え、例えば、電力バス、制御信号バス、および／またはステータス信号バスとを含むことができる。通信ノード２００のモジュールが、任意の好適な技法および媒体を使用して、互いに動作可能に結合されることができることを理解されたい。

いくつかの別個のモジュールまたはコンポーネントが、図２に図示されるが、当業者は、モジュールのうちの１つ以上のものが、組み合わせられること、または共通して実装されることができることを理解するであろう。例えば、プロセッサ２０４は、プロセッサ２０４に関して上で説明される機能性を実装するだけでなく、ＬＤＰＣエンコーダ２２０に関して上で説明される機能性も実装することができる。逆に言えば、図２に図示されるモジュールの各々は、複数の別個のコンポーネントまたは要素を使用して実装されることができる。

図３は、本開示のいくつかの実施形態による、ＬＤＰＣによってエンコードされたデータを伝送するために、通信ノード、例えば、図２に示されるような通信ノード２００によって実施される方法３００のためのフローチャートを図示する。３０２では、第１のノードと称される通信ノードが、ＬＤＰＣコーディングスキームに基づいて情報ビット列をエンコードし、エンコードされたビット列を取得する。第１のノードは、３０４において、エンコードされたビット列に基づいて、マスタビット列を生成する。第１のノードは、３０６において、レートマッチングルールに従って、マスタビット列の一部を選択し、レートマッチングされたビット列を取得する。３０８では、第１のノードは、所定のインデックス列に従って、レートマッチングされたビット列をインターリーブし、伝送されるべきビット列を取得する。第１のノードは、次いで、３１０において、伝送されるべきビット列を変調し、正の整数である変調次数に従って、変調されたシンボル列を取得する。第１のノードは、３１２において、変調されたシンボル列を第２のノードに伝送する。

図４は、本開示のいくつかの実施形態による、ＬＤＰＣによってエンコードされたデータを再伝送するために、通信ノード、例えば、図２に示されるような通信ノード２００によって実施される方法４００のためのフローチャートを図示する。４０２では、第１のノードが、伝送されるべきビット列に関連付けられたフィードバック信号を第２のノードから受信する。第１のノードは、４０４において、フィードバック信号に基づいて決定された冗長バージョンに対応するスキームに基づいて、マスタビット列の一部を再選択する。第１のノードは、４０６において、所定のインデックス列に従って、再選択された一部をインターリーブし、再伝送されるべきビット列を取得する。第１のノードは、４０８において、再伝送されるべきビット列を第２のノードに伝送する。

図５は、本開示のいくつかの実施形態による、ＬＤＰＣによってエンコードされたデータを受信し、デコードするために、通信ノード、例えば、図２に示されるような通信ノード２００によって実施される方法５００のためのフローチャートを図示する。５０２では、第２のノードと称される通信ノードが、変調されたシンボル列を第１のノードから受信する。第２のノードは、５０４において、変調次数に従って、変調されたシンボル列を復調し、ビット列を取得する。第２のノードは、５０６において、ＬＤＰＣコーディングスキームに基づいて、ビット列をデコードする。第２のノードは、５０８において、デコーディングに基づいて、ビット列に関連付けられたフィードバック信号を生成する。第２のノードは、５１０において、フィードバック信号を第１のノードに伝送する。

本開示の異なる実施形態が、ここで、以降に詳細に説明されるであろう。本開示における実施形態および例の特徴は、矛盾しない任意の様式において、互いに組み合わせられ得ることに留意されたい。

一実施形態では、第１のノードによって実施される方法が、開示される。情報ビット列は、ＬＤＰＣコーディングスキームに基づいてエンコードされ、エンコードされたビット列を取得する。情報ビット列は、基本行列ＨｂおよびリフトサイズＺに基づいてエンコードされる。第１のノードは、次いで、エンコードされたビット列に基づいて、マスタビット列を生成する。マスタビット列は、エンコードされたビット列内のビット２＊Ｚ～２＊Ｚ＋Ｎｃｂ－１から選択されるＮｃｂ個のビット（０からＮｃｂ－１）を含む。第１のノードは、レートマッチングルールに従って、マスタビット列の一部を選択し、レートマッチングされたビット列を取得する。一例では、マスタビット列の一部は、少なくとも（ＲＶ０、ＲＶ１、ＲＶ２、およびＲＶ３）を備えている冗長バージョンの組に含まれる冗長バージョンに基づいて選択される。第１のノードは、所定のインデックス列に従って、レートマッチングされたビット列をインターリーブし、伝送されるべきビット列を取得し、伝送されるべきビット列を第２のノードに伝送する。

一実施形態では、第１のノードは、正の整数である変調次数に従って、伝送されるべきビット列を変調し、変調されたシンボル列を取得し、変調されたシンボル列を第２のノードに伝送する。所定のインデックス列は、Ｒ_{ｓｕｂｂｌｏｃｋ}個の行数を有するブロックインターリーバに基づいて決定され、Ｒ_{ｓｕｂｂｌｏｃｋ}は、変調次数の正の整数倍である。伝送されるべきビット列は、所定の列インデックス列に従ってブロックインターリーバによって実施される列置換に基づいて取得される。

一実施形態では、レートマッチングされたビット列は、それらの各々が冗長バージョンの組における冗長バージョンのうちの少なくとも１つに対応する以下のスキームのうちの少なくとも１つに基づいて取得される：スキーム１：マスタビット列におけるビット０から開始する部分列を選択すること；スキーム２：マスタビット列におけるビット
から開始する部分列を選択することであり、αは、正の実数であり、βは、正の実数であり、δは、－１０より大きく、かつ１０より小さい整数であり、
は、切り上げにより整数を求めること、切り捨てにより整数を求めること、または四捨五入により整数を求めることを意味する；スキーム３：マスタビット列におけるビット
から開始する部分列を選択すること；スキーム４：マスタビット列におけるビットＮｃｂ－ｘ０から開始する部分列を選択することであり、ｘ０は、Ｎｃｂ／４より小さい正の整数である；スキーム５：マスタビット列におけるビットｘ１から開始する部分列を選択することであり、ｘ１は、Ｒｍａｘに基づいて決定され、Ｒｍａｘは、０．８より大きく、かつ１より小さい実数である；スキーム６：マスタビット列をインターリーブし、インターリーブされたマスタビット列を生成し、インターリーブされたマスタビット列におけるビットｘ２から開始する部分列を選択することであり、ｘ２は、Ｎｃｂより小さい非負の整数である；スキーム７：マスタビット列におけるビットＡ３×Ｚから開始する部分列を選択することであり、Ａ３は、整数であり、
を満たす。

一実施形態では、冗長バージョンの組は、少なくとも４つの冗長バージョン（ＲＶ０、ＲＶ１、ＲＶ２、およびＲＶ３）を備え、冗長バージョンＲＶ１、ＲＶ２、およびＲＶ３のうちの多くて２つは、スキーム６に対応する。冗長バージョンＲＶ１、ＲＶ２、およびＲＶ３のうちの２つが、スキーム６に対応するとき、２つの冗長バージョンは、ｘ２の２つの異なる値に対応する。一実施形態では、冗長バージョンＲＶ１、ＲＶ２、およびＲＶ３のうちの少なくとも１つは、スキーム２およびスキーム３のうちの少なくとも１つに対応する。

一実施形態では、冗長バージョンＲＶ０は、スキーム１に対応し、冗長バージョンＲＶ１は、スキーム２、スキーム５、およびスキーム７のうちの少なくとも１つに対応し、冗長バージョンＲＶ２は、スキーム３に対応し、冗長バージョンＲＶ３は、スキーム４およびスキーム６のうちの少なくとも１つに対応する。

一実施形態では、冗長バージョンＲＶ０は、以下のスキーム１：マスタビット列におけるビット０から開始する部分列を選択することに対応し、冗長バージョンＲＶ１、ＲＶ２、およびＲＶ３のうちの少なくとも２つは、以下のスキームのうちの少なくとも２つに対応する：スキーム４：マスタビット列におけるビットＮｃｂ－ｘ０から開始する部分列を選択することであり、ｘ０は、Ｎｃｂ／４より小さい正の整数である；スキーム６：マスタビット列をインターリーブし、インターリーブされたマスタビット列を生成し、インターリーブされたマスタビット列におけるビットｘ２から開始する部分列を選択することであり、ｘ２は、Ｎｃｂより小さい非負の整数である；スキーム７：マスタビット列におけるビットＡ３×Ｚから開始する部分列を選択することであり、Ａ３は、整数であり、
を満たす。いくつかの具体的例では、冗長バージョンＲＶ１が、スキーム７に対応し、冗長バージョンＲＶ２およびＲＶ３のうちの１つが、スキーム６に対応するか、または、冗長バージョンＲＶ１が、スキーム７に対応し、冗長バージョンＲＶ２およびＲＶ３のうちの１つが、スキーム４に対応するか、または、冗長バージョンＲＶ１、ＲＶ２、およびＲＶ３のうちの２つが、それぞれ、スキーム４およびスキーム６に対応する。

伝送側は、２つの状態、すなわち、ＮＡＣＫ状態およびＤＴＸ状態のうちのいずれか１つが発生すると、データを再伝送し得る。ＮＡＣＫ状態は、伝送側が、受信側がデータを受信したことを確信しているが、受信側が、正しくデコードしなかったことを意味する。したがって、伝送側は、ＮＡＣＫ状態のための性能利得を取得するためにより多くのパリティビットを再伝送し得る。

ＤＴＸ状態は、伝送側が、受信側がデータを受信したかどうか確信していないことを意味する。ＤＴＸ状態に関して、受信側が、データを受信しておらず、デコーディングエラーがある場合、伝送側は、ＲＶ０のデータを再伝送することができる。しかし、受信側がデータを受信しているが、デコーディングエラーがある場合、他の冗長バージョンのデータの再伝送が、より多くの性能利得を提供するであろう。したがって、ＤＴＸ状態に関して、冗長バージョンのうちの１つが自己デコード可能特徴を用いて定義されることがより望ましい。自己デコード可能ＲＶは、ＤＴＸ状態の問題を満足の行くように解決することができる。一実施形態では、ＤＴＸ状態に関して、［ＲＶ１、ＲＶ２、ＲＶ３］のうちの少なくとも１つは、自己デコード可能であり、ＲＶ０にない追加のパリティビットを含む。

一実施形態では、第１のノードは、伝送されるべきビット列に関連付けられたＮＡＣＫ信号を第２のノードから受信し、冗長バージョンＲＶ１および冗長バージョンＲＶ２のうちの少なくとも１つに対応するスキームに基づいて、マスタビット列の一部を再選択し、所定のインデックス列に従って、再選択された一部をインターリーブし、再伝送されるべきビット列を取得し、再伝送されるべきビット列を第２のノードに伝送する。冗長バージョンＲＶ１およびＲＶ２は、ここでは、再伝送データのためのより小さい有効コードレートを用いて、より多くのパリティビットを搬送し、再伝送のための性能利得を達成することができる。しかし、冗長バージョンＲＶ１およびＲＶ２は、自己デコード可能でないこともある。

別の実施形態では、第１のノードは、伝送されるべきビット列に関連付けられたＤＴＸ信号を第２のノードから受信し、冗長バージョンＲＶ０および冗長バージョンＲＶ３のうちの少なくとも１つに対応するスキームに基づいて、マスタビット列の一部を再選択し、所定のインデックス列に従って、再選択された一部をインターリーブし、再伝送されるべきビット列を取得し、再伝送されるべきビット列を第２のノードに伝送する。冗長バージョンＲＶ０およびＲＶ３は、ここでは、受信側が以前に伝送されたデータを受信せずに、再伝送されるデータを直接デコードし得るように、自己デコード可能である。

一実施形態では、元の伝送中、ブロックインターリーバのデータは、第１の列インデックス順序に従って読み取られ、再伝送中、ブロックインターリーバのデータは、第１の列インデックス順序と異なる第２の列インデックス順序に従って読み取られる。一例では、第１の列インデックス順序は、昇順列インデックス順序であり、第２の列インデックス順序は、降順列インデックス順序である。

一実施形態では、再伝送中、ブロックインターリーバの少なくとも１つの列におけるデータは、再伝送のために読み取られる前に循環シフトされる。

一実施形態では、情報ビット列は、準循環ＬＤＰＣコードに基づいてエンコードされ、準循環ＬＤＰＣコード内のパリティチェック行列は、２つのタイプの基本グラフを有する：基本グラフ１（ＢＧ１）、基本グラフ２（ＢＧ２）。ＢＧ１は、４６行６８列を含み、ＢＧ２は、４２行５２列を含む。表１は、基本グラフ行列（ＢＧ１およびＢＧ２）内のｉの行インデックスに対応する「１」の位置を示す。すなわち、「１」の位置は、循環置換単位行列によって置換され得る。表１では、第１の列は、ＢＧ１およびＢＧ２の行インデックスｉの指示に対応し、第２の列は、ＢＧ１の列インデックスｊの指示に対応し、ｉおよびｊ［ｉ、ｊ］の組み合わせは、ＢＧ１の「１」の位置を決定し、第３の列は、ＢＧ２の列インデックスｊの指示に対応し、ｉおよびｊ［ｉ、ｊ］の組み合わせは、ＢＧ２の「１」の位置を決定することに留意されたい。表２および表３は、それぞれ、ＢＧ１に対応する８つのシフト値行列（または８つの基本パリティチェック行列）およびＢＧ２に対応する８つのシフト値行列（または８つの基本パリティチェック行列）を図示し、ｉは、行インデックスを示すために使用され、ｊは、列インデックスを示すために使用され、ｉ_ＬＳは、リフトサイズの組に対応するインデックス番号である。表４は、ＢＧ１およびＢＧ２によってサポートされるリフトサイズに対応し、８組のリフトサイズを含み、８組のリフトサイズのインデックス番号は、０～７の順におけるものである。基本グラフ行列は、情報パケットの長さ情報および準循環ＬＤＰＣコードのレート情報に基づいて決定されることができる。例えば、長さ情報が、３８４０以下、準循環ＬＤＰＣコードレートが、２／３以下の場合、ＢＧ２が、選択され、そうでなければ、ＢＧ１が、選択される。表４から、情報パケットの長さ情報および基本グラフ行列のシステム列番号情報に基づいて、準循環ＬＤＰＣコードのリフトサイズＺを決定することができる。例えば、Ｋ／ｋｂ以下のリフトサイズ（Ｚとして）を表４から選択し、リフトサイズＺに従って、リフトサイズの対応する組のインデックスを取得し、そして、シフト値行列が、表２または表３からインデックスに基づいて、決定されることができ、そして、リフト値Ｚに対応する基本行列Ｈｂが、式
に従って取得されることができ、式中、Ｖ_ｉｊは、シフト値行列のｉ番目の行およびｊ番目の列における要素であり、Ｐ_ｉｊは、基本行列Ｈｂのｉ番目の行およびｊ番目の列における要素であり、情報パケットビット列は、準循環ＬＤＰＣコードを使用して、リフトサイズＺおよび基本行列Ｈｂに従って、エンコードされることができる。

表１：基本グラフ１および基本グラフ２

表２：ＢＧ１のためのシフト値（８つの基本パリティチェック行列）

表３：ＢＧ２のためのシフト値（８つの基本パリティチェック行列）

表４：基本グラフ行列のＢＧ１およびＢＧ２によってサポートされる全てのリフトサイズ

一実施形態では、冗長バージョン組｛ＲＶ０、ＲＶ１、ＲＶ２、ＲＶ３｝が存在し、冗長バージョンは、冗長バージョン組の要素である。冗長バージョン組のｉ番目の冗長バージョンＲＶｉに対応する、伝送されるべきビット列の開始ビットインデックスは、Ａｉ×Ｚであり、ｉ＝０、１、２、または３であり、Ｚは、リフトサイズである。一実施形態では、冗長バージョンＲＶ０に対応するビット選択に関して、開始ビットインデックスは、０、すなわち、Ａ０＝０である。

一実施形態では、冗長バージョン組において、冗長バージョンＲＶ１に対応するビット選択に関して、開始ビットインデックスは、Ａ１×Ｚであり、Ａ１は、ｋｂ０－１、ｋｂ０、ｋｂ０＋１、ｋｂ０＋２、Ｋｂ０＋３、ｋｂ０＋４、またはｋｂ０＋５と等しく、ｋｂ０は、基本行列のシステム列の数である。一実施形態では、基本行列の基本グラフ行列は、ＢＧ１であり得、ｋｂ０＝２２であり、基本行列の基本グラフ行列は、ＢＧ２であり得、ｋｂ０＝１０である。

一実施形態では、冗長バージョン組において、冗長バージョンＲＶ１に対応するビット選択に関して、開始ビットインデックスが、Ａ１×Ｚであり、Ａ１が、コードレート閾値Ｒｍａｘによって決定されるように、コードレート閾値Ｒｍａｘが存在する。Ｒｍａｘは、０．４より大きく、かつ１より小さい実数であり得る。一実施形態では、Ａ１は、
と等しく、ｋｂは、基本行列のシステム列の数以下の正の整数であり、αは、０より大きい実数であり、δは、－１０より大きく、かつ１０より小さい整数であり、
は、切り上げにより整数を求めること、切り捨てにより整数を求めること、または四捨五入により整数を求めることを意味する。具体的実施形態では、基本行列の基本グラフ行列は、ＢＧ１であり、コードレート閾値Ｒｍａｘは、８／９以上であり、かつ１より小さい実数であるか、または、基本行列の基本グラフ行列は、ＢＧ２であり、コードレート閾値Ｒｍａｘは、２／３以上、かつ１より小さい実数である。

一実施形態では、冗長バージョン組において、冗長バージョンＲＶ２およびＲＶ３に対応するビット選択に関して、開始ビットインデックスは、それぞれ、Ａ２×ＺおよびＡ３×Ｚであり、Ａ２およびＡ３の具体的値は、Ａ１およびｎｂ０に従って決定され、ｎｂ０は、基本行列の列の総数以下の正の整数である。具体的実施形態では、Ａ２は、
と等しく、Ａ３は、
と等しく、式中、αは、０より大きい実数であり、βは、０より大きい実数であり、δは、－１０より大きく、かつ１０より小さい整数であり、
は、切り上げにより整数を求めること、切り捨てにより整数を求めること、または四捨五入により整数を求めることを意味する。具体的実施形態では、基本行列の基本グラフ行列が、ＢＧ１であるとき、ｎｂ０＝６８であり、基本行列の基本グラフ行列が、ＢＧ２であるとき、ｎｂ０＝５２である。

一実施形態では、冗長バージョン組において、冗長バージョンＲＶ１およびＲＶ２に対応するビット選択に関して、開始ビットインデックスは、それぞれ、Ａ１×ＺおよびＡ２×Ｚであり、Ａ１およびＡ２の具体的値は、ｎｂ０に従って決定され、ｎｂ０は、基本行列の列の総数以下の正の整数である。具体的実施形態では、Ａ１は、
と等しく、Ａ２は、
と等しい。具体的実施形態では、基本行列の基本グラフ行列が、ＢＧ１であるとき、ｎｂ０＝６８であり、基本行列の基本グラフ行列が、ＢＧ２であるとき、ｎｂ０＝５２である。

一実施形態では、冗長バージョンＲＶ３に対応するビット選択に関して、開始ビットインデックスは、Ａ３×Ｚであり、Ａ３は、ｎｂ０－Ｂと等しく、ｎｂ０は、基本行列の列の総数以下の正の整数である、Ｂは、ｎｂ０／４より小さい正の整数である。具体的実施形態では、基本行列の基本グラフ行列が、ＢＧ１であるとき、ｎｂ０＝６８であり、基本行列の基本グラフ行列が、ＢＧ２であるとき、ｎｂ０＝５２である。

一実施形態では、冗長バージョン組において、冗長バージョンＲＶ０、ＲＶ１、ＲＶ２、およびＲＶ３に対応するビット選択に関して、開始ビットインデックスは、それぞれ、Ａ０×Ｚ、Ａ１×Ｚ、Ａ２×Ｚ、およびＡ３×Ｚである。下記に示されるように、ＲＶ０、ＲＶ１、ＲＶ２、およびＲＶ３の組に基づいて、パラメータＡ０、Ａ１、Ａ２、およびＡ３を定義するための表が存在し、表は、サイズ（ｎｂ－２）×Ｚの循環キャッシュに対応する。

循環キャッシュのサイズが、ｎｂ１×Ｚであるとき、冗長バージョン組において、冗長バージョンＲＶ０、ＲＶ１、ＲＶ２、およびＲＶ３に対応するビット選択に関して、開始ビットインデックスは、それぞれ、
、
、
_、および
であり、ｎｂは、基本行列の列の総数と等しい正の整数であり、ｎｂ１は、ｎｂ－２より小さい正の整数である。このように、最大循環キャッシュサイズは、直接定義されることができるが、ビット選択は、スケーリングダウン様式において実施され、限定される循環バッファの各冗長バージョンのために、開始ビットインデックスを決定する。動作は、単純および便宜である。一例では、ｎｂ１は、ｎｂ－２より小さく、循環キャッシュが、限定され、ＬＤＰＣコードワードシーケンスを完全に記憶することができないことを示す。これは、いくつかの低出力または低複雑性デバイスおよびいくつかの高スループットデバイスでも同様に使用され得る。

一実施形態では、第１の伝送のために伝送されるべきシーケンスの冗長バージョンは、ＲＶ０であり、第１の再伝送の冗長バージョンは、コードレートＲに従って決定され、それは、０より大きく、かつ１より小さい実数である。第１の再伝送が、伝送されるべきシーケンスが第１の伝送において正しくデコードされないとき、第１の時間のための情報パケットビット列に対応するデータを再伝送することが必要であることを意味する。第１の再伝送データが、正しくデコードされることができない場合、第２の再伝送を実施することが必要である。依然として、デコーディングエラーが存在する場合、さらに第３の再伝送が、要求される。一実施形態では、コードレートＲは、情報パケットビット列の長さを伝送されるべきビット列の長さによって除算することによって取得される値であるか、または、コードレートＲは、変調コーディングスキームインデックスによって決定される。

一実施形態では、各々が再伝送の冗長バージョン値に対応する複数の事前に設定されたコードレート範囲が存在する。コードレートＲが位置する所定のコードレート範囲に基づいて、再伝送の冗長バージョン値を決定することができる。複数の事前に設定されたコードレート範囲間に、重複はない。一実施形態では、２つの事前に設定されたコードレート範囲、すなわち、０より大きく、かつＲ０より小さいコードレートを含む事前に設定されたコードレート範囲１と、Ｒ０以上であり、かつ１より小さいコードレートを含む事前に設定されたコードレート範囲２とが存在する。事前に設定されたコードレート範囲１は、再伝送の冗長バージョン値ＲＶ２またはＲＶ３に対応し、事前に設定されたコードレート範囲２は、再伝送の冗長バージョン値ＲＶ１に対応する。Ｒ０は、０より大きく、かつ１より小さい実数である。代替として、具体的実施形態では、基本行列の基本グラフ行列が、ＢＧ１であるとき、Ｒ０は、１／２以上であり、かつ３／４以下の実数であり、基本行列の基本グラフ行列が、ＢＧ２であるとき、Ｒ０は、１／３以上であり、かつ１／２以下の実数である。

一実施形態では、３つの事前に設定されたコードレート範囲、すなわち、０より大きく、かつＲ０より小さいコードレートを含む事前に設定されたコードレート範囲１と、Ｒ０以上、Ｒ１より小さいコードレートを含む事前に設定されたコードレート範囲２と、Ｒ１以上、１より小さいコードレートを含む事前に設定されたコードレート範囲３とが存在する。事前に設定されたコードレート範囲１は、再伝送の冗長バージョン値ＲＶ３に対応し、事前に設定されたコードレート範囲２は、再伝送の冗長バージョン値ＲＶ２に対応し、事前に設定されたコードレート範囲３は、再伝送の冗長バージョン値ＲＶ１に対応する。Ｒ０およびＲ１の各々は、０より大きく、かつ１より小さい実数であり、Ｒ０は、Ｒ１より小さい。代替として、具体的実施形態では、基本行列の基本グラフ行列が、ＢＧ１であるとき、Ｒ０は、１／２以下、かつ０より大きい実数であり、Ｒ１は、１／２より大きく、１より小さい実数であり、基本行列の基本グラフ行列が、ＢＧ２であるとき、Ｒ０は、１／３以下、かつ０より大きい実数であり、Ｒ１は、１／３より大きく、かつ１より小さい実数である。

一実施形態では、Ｒ０は、ｋｂ１およびＡ３に基づいて決定され、Ｒ１は、ｋｂ１およびＡ２に基づいて決定され、ｋｂ１は、基本行列のシステム列の数以下の正の整数である。代替として、具体的実施形態では、Ｒ０は、ｋｂ１／Ａ３×αと等しく、Ｒ１は、ｋｂ１／Ａ２×βと等しく、αおよびβの各々は、ゼロより大きい実数である。

一実施形態では、第１の伝送において伝送されるべきビット列の冗長バージョンは、ＲＶ０であり、第１の再伝送の冗長バージョン値は、第１の伝送において伝送されるべきビット列の長さおよびリフトサイズに基づいて決定される。

一実施形態では、複数の事前に設定された整数範囲が存在し、事前に設定された整数範囲の各々は、再伝送の冗長バージョン値に対応する。コードレートｆｕｎｃｔｉｏｎ（Ｎ／Ｚ）が位置する所定のコードレート範囲に基づいて、再伝送の冗長バージョン値を決定することができ、Ｎは、伝送されるべきビット列の長さであり、Ｚは、リフトサイズであり、複数の事前に設定された整数範囲間に、重複はない。一実施形態では、３つの事前に設定された整数範囲、すなわち、０より大きく、かつＣ０より小さい整数を含む事前に設定された整数範囲１と、Ｃ０以上であり、かつＣ１より小さい整数を含む事前に設定された整数範囲２と、Ｃ１以上であり、かつＣより小さい整数を含む事前に設定された整数範囲３とが存在する。事前に設定された整数範囲１は、再伝送の冗長バージョン値ＲＶ１に対応し、事前に設定された整数範囲２は、再伝送の冗長バージョン値ＲＶ２に対応し、事前に設定された整数範囲３は、再伝送の冗長バージョン値ＲＶ３に対応する。Ｃ０、Ｃ１、およびＣは、正の整数であり、Ｃ０は、Ｃ１より小さく、Ｃ０およびＣ１の両方は、Ｃより小さい。一実施形態では、Ｃは、ｎｂ２－２と等しく、ｎｂ２は、列基本行列の総数以下の正の整数である。代替として、具体的実施形態では、基本行列の基本グラフ行列が、ＢＧ１であるとき、Ｃ０は、２７より大きいまたは３７より小さい整数であり、Ｃ１は、４４より大きいまたは５３より小さい整数であり、Ｃは、６６と等しく、基本行列の基本グラフ行列が、ＢＧ２であるとき、Ｃ０は、１９より大きいまたは２９より小さい整数であり、Ｃ１は、３０より大きいまたは４２より小さい整数であり、Ｃは、５０と等しい。さらに、具体的実施形態では、基本行列の基本グラフ行列が、ＢＧ１であるとき、Ｃ０は、３２と等しく、Ｃ１は、４８と等しく、Ｃは、６６と等しく、基本行列の基本グラフ行列が、ＢＧ２であるとき、Ｃ０は、２４と等しく、Ｃ１は、３６と等しく、Ｃは、５０と等しい。

一実施形態では、レートマッチングされたビット列は、所定のインデックス番号列に従ってインターリーブされ、冗長バージョンインデックスに対応する伝送されるべきビット列を取得する。

ビットレベルインターリービングは、ＬＤＰＣコードによって使用され、高コードレート性能を改良し、および／または、バーストエラーに対抗することができる。ＢＧ１のための例示的インターリービングは、図６に示され、１つのＬＤＰＣコードワード６１０が、６６単位に編成され、各単位は、Ｚビットを含む。次いで、これらの単位間のインターリービングが、インターリーブされたコードワード６２０を循環バッファの中に書き込む前に実施される。

一実施形態では、レートマッチングされたビット列のビットインターリービングに関して、インターリービング前のビット列は、ｘ_０，ｘ_１，ｘ_２，・・・，ｘ_Ｎ－１であり、インターリービング後のビット列は、ｙ_０，ｙ_１，ｙ_２，・・・，ｙ_Ｎ－１であり、インターリービング方法は、ｙ_ｋ＝ｘ_π（ｋ）であり、π（０），π（１），π（２），・・・，π（Ｎ－１）は、所定のインデックス番号列である。

一実施形態では、所定のインデックス番号列は、ブロックインターリーバに従って取得され、ブロックインターリーバの行数は、Ｒ_{ｓｕｂｂｌｏｃｋ}である。レートマッチングされたビット列の長さＮおよびＲ_{ｓｕｂｂｌｏｃｋ}に基づいて、ブロックインターリーバの列数がＣ_{ｓｕｂｂｌｏｃｋ}であることを決定することができる。Ｃ_{ｓｕｂｂｌｏｃｋ}は、
を満たす、最小整数である。ブロックインターリーバは、「行入れ列出し」様式である。
であるとき、最後の行において
個のビットを埋めることが必要である。ブロックインターリービングでは、列置換も、実施され、次いで、インターリーブされたビット列は、列の順に読み出される。所定のインデックス番号列は、ブロックインターリービング方法に従って取得され得、インターリーブされたビット列は、式
に従って取得される。

一実施形態では、ブロックインターリーバのＲ_{ｓｕｂｂｌｏｃｋ}の行数は、変調次数の正の整数倍であり、変調次数は、１以上の整数である。変調次数は、コンステレーション変調シンボルによって搬送されるビットの数を指す。例えば、コンステレーションシンボル変調は、ＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭおよび２５６ＱＡＭを含み、その対応する変調次数（各コンステレーションシンボルによって搬送されるビットの数）は、それぞれ、１、２、４、６、および８である。

一実施形態では、ブロックインターリーバは、一続きの所定の列インデックス番号に従って、列置換を実施し、所定の列インデックス列の長さは、ブロックインターリーバの列数以下である。

ＱＡＭ変調では、コンステレーションシンボルは、同相信号および直交信号から成る。２つの信号の直交性に従って、コンステレーションシンボルは、２つのパラレルデータ（ＩおよびＱ）を搬送することができる。例えば、４ＱＡＭは、２ビットを搬送し、ｌ６ＱＡＭは、４ビットを搬送し、６４ＱＡＭは、６ビットを搬送し、２５６ＱＡＭは、８ビットを搬送する等。

１６ＱＡＭおよび６４ＱＡＭの高次変調（すなわち、変調次数≧１６）のコンステレーション略図７１０、８１０が、それぞれ、図７および図８に示される。図７では、１６ＱＡＭのための４ビットを用いて復調されたＬＬＲ７２０の正規化された振幅も、描写される。１６ＱＡＭのためのＬＬＲは、２つのグループ、すなわち、より大きい振幅を伴う第１の２つのＬＬＲと、より小さい振幅を伴う残りの２つのＬＬＲに分割されることができる。同様に、３つの異なる振幅グループが、図８に示されるように、６４ＱＡＭの復調されたＬＬＲ８２０内で観察されることができる。ＬＬＲ振幅の値は、信頼度または信頼性を示す。ＬＬＲ振幅が大きいほど、より信頼性があるＬＬＲである。したがって、高次変調のための復調されたＬＬＲの振幅は、ＡＷＧＮチャネル内でさえ固有の変動を有する。高次変調のこの不等ビット信頼性は、ＬＤＰＣコードのための性能を損ない得る。

１６ＱＡＭ／６４ＱＡＭ／２５６ＱＡＭのための復調されたＬＬＲの不等振幅に起因して、ＬＤＰＣコードのための性能を向上させるために、高次変調のためのビットインターリービングスキームを考慮することが望ましい。２５６ＱＡＭのための例示的インターリービングスキームが、本明細書に開示される。図９に示されるように、２５６ＱＡＭの８つのマッピングされたビット９２０が、４つのグループ、すなわち、第１および第２のビットを含むグループ－１と、第３および第４のビットを含むグループ－２と、第５および第６のビットを含むグループ－３と、第７および第８のビットを含むグループ－４とに分割されることができる。グループ－１のための復調されたＬＬＲは、最高信頼性を伴う最大振幅を有する一方、グループ－２は、第２の最高信頼性を有し、グループ－３は、第３の信頼性を有し、グループ－４は、最小信頼性を有する。

図１０に示されるように、ＬＤＰＣコーディングビット１０１０が、４つのグループに分割される。第１のグループ内のビットは、全ての２５６ＱＡＭコンステレーションシンボルに関して、グループ－１内にマッピングされる。同様に、第２のグループ内のビットは、グループ－２内にマッピングされ、第３のグループ内のビットは、グループ－３内にマッピングされ、第４のグループ内のビットは、グループ－４内にマッピングされる。これは、高次変調の性能を改良するための１つの例示的ビットレベルインターリービング方法である。

限定バッファレートマッチング（ＬＢＲＭ）が、ＮＲ－ＬＤＰＣのためにサポートされ得る。ＬＤＰＣデコーダに関して、コードレートが低いほど、デコーディング待ち時間が長くなる。したがって、異なるＵＥカテゴリに関するＬＤＰＣコーディングのためにＬＢＲＭをサポートすることが望ましい。図１１に示されるように、ＬＢＲＭのサイズをｎｂ’×Ｚ １１１０としてＺの整数倍であるように設定することが好適である。非常に短待ち時間ＵＥまたは非常に低複雑性ＵＥに関して、循環バッファのサイズは、小さく設定されることができる。ｎｂ’の最小値は、ｋｂ＋４であり、ＢＧ１に関して、ｋｂ＝２２であり、ＢＧ２に関して、ｋｂ＝１０である。高信頼性ＵＥに関して、循環バッファのサイズは、ｎｂと等しくあることができ、ＢＧ１に関して、ｎｂ＝６６であり、ＢＧ２に関して、ｎｂ＝５０である。

［ＲＶ０、ＲＶ１、ＲＶ２、ＲＶ３］の２つの定義が、それぞれ、以下の２つの実施形態に開示される。

第１の実施形態では、［ＲＶ０、ＲＶ１、ＲＶ２］に関する開始ビット場所は、図１２に示されるように定義される。ＬＤＰＣコードワード１２１０は、循環バッファ内で自然順序を有する。循環バッファ内のＬＤＰＣコードワードは、Ｎｃｂ個のビット（０からＮｃｂ－１）を含み、マザーＬＤＰＣコードワード内のビット２＊Ｚ～２＊Ｚ＋Ｎｃｂ－１から選択される。ＲＶ０の開始ビット場所は、Ｓｉ＝０として定義され、ＲＶ１の開始ビット場所は、
として定義され、ＲＶ２の開始ビット場所は、
として定義される。ＲＶ０、ＲＶ１、およびＲＶ２の定義のための単純表現は、以下の表現、すなわち、
を有し、ＲＶ０＝０、ＲＶ１＝１、およびＲＶ２＝２である。本実施形態における冗長バージョンＲＶ３に関して、再伝送データは、図１３に示されるように、インターリーブされたＬＤＰＣコードワード１３１０から選択される。循環バッファ内のインターリーブされたＬＤＰＣコードワード１３１０は、インターリーブされたマザーＬＤＰＣコードワード内のビット２＊Ｚ～２＊Ｚ＋Ｎｃｂ－１から選択されるＮｃｂ個のビット（０からＮｃｂ－１）を含む。Ｚ個の列を伴うブロックインターリービングスキームが、インターリーブされたマザーＬＤＰＣコードワードを生成し、ＲＶ３に対応するデータを自己デコード可能にするために使用されることができる。

第２の実施形態では、図１４に示されるように、［ＲＶ０、ＲＶ１、ＲＶ２］に関する開始ビット場所設計は、第１の実施形態におけるものと同一であり、ＲＶ３のための開始ビット場所は、ＬＤＰＣコードワード１４１０の終了近くに設定される。循環バッファでは、ＬＤＰＣコードワード１４１０は、自然順序を有する。一例では、ＲＶ３の開始ビット場所は、ＢＧ１に関して、ＲＶ３＝５６であり、ＢＧ２に関して、ＲＶ３＝４３として定義される。

本開示の種々の実施形態が、上で説明されたが、それらは、限定ではなく、一例としてのみ提示されていることを理解されたい。同様に、種々の略図は、例示的アーキテクチャまたは構成を描写し得、それらは、当業者が、本開示の例示的特徴および機能を理解することを可能にするために提供される。しかしながら、当業者は、本開示が、図示される例示的アーキテクチャまたは構成に制限されず、種々の代替アーキテクチャおよび構成を使用して実装され得ることを理解するであろう。加えて、当業者によって理解されるであろうように、一実施形態の１つ以上の特徴は、本明細書に説明される別の実施形態の１つ以上の特徴と組み合わせられることができる。したがって、本開示の範疇および範囲は、上で説明される例示的実施形態のいずれかによって限定されるべきではない。

「第１」、「第２」等の指定を使用した本明細書における要素の任意の参照が、概して、それらの要素の数量または順序を限定するものではないことも理解されたい。むしろ、これらの記号は、本明細書では、２つ以上の要素もしくは要素のインスタンスを区別する便宜的手段として使用されることができる。したがって、第１および第２の要素の参照は、２つのみの要素が採用され得ることを意味することも、第１の要素がある様式において第２の要素に先行しなければならないことを意味することもない。

加えて、当業者は、情報および信号が、種々の異なる技術および技法のいずれかを使用して表され得ることを理解するであろう。例えば、上記の説明において参照され得る、例えば、データ、命令、コマンド、情報、信号、ビット、およびシンボルは、電圧、電流、電磁波、磁場または粒子、光場または粒子、もしくは任意のそれらの組み合わせによって表され得る。

当業者は、本明細書に開示される側面に関連して説明される種々の例証的論理ブロック、モジュール、プロセッサ、手段、回路、方法、および機能のいずれかが、電子ハードウェア（例えば、デジタル実装、アナログ実装、またはその２つの組み合わせ）、ファームウェア、命令を組み込む種々の形態のプログラムまたは設計コード（本明細書では、便宜上、「ソフトウェア」または「ソフトウェアモジュールと称され得る）、もしくは任意のこれらの組み合わせ技法によって実装され得ることをさらに理解するであろう。

ハードウェア、ファームウェア、およびソフトウェアのこの可換性を明確に図示するために、種々の例証的コンポーネント、ブロック、モジュール、回路、およびステップが、概して、その機能性の観点から、上で説明されている。そのような機能性が、ハードウェア、ファームウェア、またはソフトウェア、もしくはこれらの組み合わせ技法として実装されるかどうかは、特定の用途および全体的システム上に課される設計制約に依存する。当業者は、各特定の用途のために、説明される機能性を種々の方法において実装することができるが、そのような実装決定は、本開示の範囲からの逸脱を生じさせるものではない。種々の実施形態によると、プロセッサ、デバイス、コンポーネント、回路、構造、機械、モジュール等は、本明細書に説明される機能のうちの１つ以上のものを実施するように構成されることができる。本明細書で使用されるように、規定された動作または機能に対する用語「～するように構成される」または「～のために構成される」は、規定された動作または機能を実施するように物理的に構成され、プログラムされ、および／または、配列されるプロセッサ、デバイス、コンポーネント、回路、構造、機械、モジュール等を指す。

さらに、当業者は、本明細書に説明される種々の例証的論理ブロック、モジュール、デバイス、コンポーネント、および回路が、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他のプログラマブル論理デバイス、もしくは任意のそれらの組み合わせを含み得ること、集積回路（ＩＣ）内に実装されること、またはそれによって実施されることができることを理解するであろう。論理ブロック、モジュール、および回路は、アンテナおよび／または送受信機をさらに含み、ネットワーク内またはデバイス内の種々のコンポーネントと通信することができる。汎用プロセッサは、マイクロプロセッサであることができるが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、または状態機械であることができる。プロセッサは、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰおよびマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併せた１つ以上のマイクロプロセッサ、もしくは本明細書に説明される機能を実施するための任意の他の好適な構成として実装されることもできる。

ソフトウェアにおいて実装される場合、機能は、１つ以上の命令またはコードとしてコンピュータ読み取り可能な媒体上に記憶されることができる。したがって、本明細書に開示される方法またはアルゴリズムのステップは、コンピュータ読み取り可能な媒体上に記憶されるソフトウェアとして実装されることができる。コンピュータ読み取り可能な媒体は、コンピュータプログラムまたはコードを１つの場所から別の場所に転送することを可能にされ得る任意の媒体を含むコンピュータ記憶媒体および通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であることができる。一例として、限定ではなく、そのようなコンピュータ読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ－ＲＯＭ、または他の光ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶デバイス、もしくは所望のプログラムコードを命令またはデータ構造の形態で記憶するために使用され得、コンピュータによってアクセスされ得る任意の他の媒体を含むことができる。

本書では、用語「モジュール」は、本明細書で使用されるように、本明細書に説明される関連付けられた機能を実施するためのソフトウェア、ファームウェア、ハードウェア、およびこれらの要素の任意の組み合わせを指す。加えて、議論の目的のために、種々のモジュールは、別々のモジュールとして説明される。しかしながら、当業者に明白であろうように、２つ以上のモジュールは、組み合わせられ、本開示の実施形態による関連付けられた機能を実施する単一モジュールを形成し得る。

加えて、メモリまたは他の記憶装置および通信コンポーネントが、本開示の実施形態において採用され得る。明確目的のために、上記の説明は、異なる機能ユニットおよびプロセッサを参照して、本開示の実施形態を説明していることを理解されたい。しかしながら、異なる機能ユニット、処理論理要素、またはドメイン間の機能性の任意の好適な分散が、本開示から逸脱することなく、使用され得ることが明白であろう。例えば、別個の処理論理要素またはコントローラによって実施されるように図示される機能性は、同一処理論理要素またはコントローラによって実施され得る。故に、具体的機能ユニットの参照は、厳密な論理または物理的構造もしくは編成を示すのではなく、説明される機能性を提供するための好適な手段の参照にすぎない。

本開示に説明される実装への種々の修正が、当業者に容易に明白であり、本明細書に定義された一般的原理は、本開示の範囲から逸脱することなく、他の実装に適用されることができる。したがって、本開示は、示される本明細書の実装に限定されることを意図するものではなく、下記の請求項に列挙されるような本明細書に開示される新規特徴および原理と一致する最広範囲と見なされるべきである。

Claims (5)

1. 第１のノードによって実行される方法であって、前記方法は、
   基本パリティチェック行列およびリフトサイズＺに基づいて、準循環低密度パリティチェック（ＬＤＰＣ）コーディングを使用して、情報ビット列をエンコードすることにより、エンコードされたビット列を取得することであって、
   前記基本パリティチェック行列は、基本グラフ２に従って決定され、
   前記基本グラフ２に関して、前記基本パリティチェック行列は、４２行５２列を含む、ことと、
   前記エンコードされたビット列に基づいて、マスタビット列を生成することであって、前記マスタビット列は、ビット０～Ｎｃｂ－１のＮｃｂ個のビットを含み、前記Ｎｃｂ個のビットは、前記エンコードされたビット列内のビット２＊Ｚ～２＊Ｚ＋Ｎｃｂ－１から選択される、ことと、
   レートマッチングルールに従って前記マスタビット列の一部を選択することにより、レートマッチングされたビット列を取得することと、
   前記レートマッチングされたビット列をインターリーブすることにより、伝送されるべきビット列を取得することと、
   前記伝送されるべきビット列を第２のノードに伝送することと
   を含み、
   前記マスタビット列の一部は、冗長バージョンＲＶ１に基づいて選択され、
   前記レートマッチングされたビット列は、前記冗長バージョンＲＶ１に対応し、前記マスタビット列内のビットＡ１×Ｚから開始する部分列を選択することによって取得され、
   Ａ１は、ｋｂ０＋３に等しく、
   前記基本グラフ２に関して、ｋｂ０は、１０に等しく、かつ、基本行列のシステム列の数量を表す、方法。
2. 前記伝送されるべきビット列を伝送することは、
   正の整数である変調次数に従って、前記伝送されるべきビット列を変調することにより、変調されたシンボル列を取得することと、
   前記変調されたシンボル列を前記第２のノードに伝送することと
   を含む、請求項１に記載の方法。
3. プロセッサおよびメモリを備えている第１の通信ノードであって、前記メモリは、命令を記憶しており、前記命令は、実行されると、
   基本パリティチェック行列およびリフトサイズＺに基づいて、準循環低密度パリティチェック（ＬＤＰＣ）コーディングを使用して、情報ビット列をエンコードすることにより、エンコードされたビット列を取得することであって、
   前記基本パリティチェック行列は、基本グラフ２に従って決定され、
   前記基本グラフ２に関して、前記基本パリティチェック行列は、４２行５２列を含む、ことと、
   前記エンコードされたビット列に基づいて、マスタビット列を生成することであって、前記マスタビット列は、ビット０～Ｎｃｂ－１のＮｃｂ個のビットを含み、前記Ｎｃｂ個のビットは、前記エンコードされたビット列内のビット２＊Ｚ～２＊Ｚ＋Ｎｃｂ－１から選択される、ことと、
   レートマッチングルールに従って前記マスタビット列の一部を選択することにより、レートマッチングされたビット列を取得することと、
   前記レートマッチングされたビット列をインターリーブすることにより、伝送されるべきビット列を取得することと、
   前記伝送されるべきビット列を第２のノードに伝送することと
   を前記プロセッサに行わせ、
   前記マスタビット列の一部は、冗長バージョンＲＶ１に基づいて選択され、
   前記レートマッチングされたビット列は、前記冗長バージョンＲＶ１に対応し、前記マスタビット列内のビットＡ１×Ｚから開始する部分列を選択することによって取得され、
   Ａ１は、ｋｂ０＋３に等しく、
   前記基本グラフ２に関して、ｋｂ０は、１０に等しく、かつ、基本行列のシステム列の数量を表す、第１の通信ノード。
4. プロセッサおよびメモリを備えている第１の通信ノードであって、前記メモリは、命令を記憶しており、前記命令は、実行されると、
   基本パリティチェック行列およびリフトサイズＺに基づいて、準循環低密度パリティチェック（ＬＤＰＣ）コーディングを使用して、情報ビット列をエンコードすることにより、エンコードされたビット列を取得することであって、
   前記基本パリティチェック行列は、２つの基本グラフのうちの１つ、すなわち、基本グラフ１または基本グラフ２のいずれかに従って決定され、
   前記基本グラフ１に関して、前記基本パリティチェック行列は、４６行６８列を含み、
   前記基本グラフ２に関して、前記基本パリティチェック行列は、４２行５２列を含む、ことと、
   前記エンコードされたビット列に基づいて、マスタビット列を生成することであって、前記マスタビット列は、ビット０～Ｎｃｂ－１のＮｃｂ個のビットを含み、前記Ｎｃｂ個のビットは、前記エンコードされたビット列内のビット２＊Ｚ～２＊Ｚ＋Ｎｃｂ－１から選択される、ことと、
   レートマッチングルールに従って前記マスタビット列の一部を選択することにより、レートマッチングされたビット列を取得することと、
   前記レートマッチングされたビット列をインターリーブすることにより、伝送されるべきビット列を取得することと、
   前記伝送されるべきビット列を第２のノードに伝送することと
   を前記プロセッサに行わせ、
   前記マスタビット列の一部は、冗長バージョンＲＶ３に基づいて選択され、
   前記レートマッチングされたビット列は、前記冗長バージョンＲＶ３に対応し、前記マスタビット列におけるビットＡ×Ｚから開始する部分列を選択することによって取得され
   、
   前記グラフ１に関して、Ａは５６に等しく、前記基本グラフ２に関して、Ａは４３に等しい、第１の通信ノード。
5. 第１のノードによって実行される方法であって、前記方法は、
   基本パリティチェック行列およびリフトサイズＺに基づいて、準循環低密度パリティチェック（ＬＤＰＣ）コーディングを使用して、情報ビット列をエンコードすることにより、エンコードされたビット列を取得することであって、
   前記基本パリティチェック行列は、２つの基本グラフのうちの１つ、すなわち、基本グラフ１または基本グラフ２のいずれかに従って決定され、
   前記基本グラフ１に関して、前記基本パリティチェック行列は、４６行６８列を含み、
   前記基本グラフ２に関して、前記基本パリティチェック行列は、４２行５２列を含む、ことと、
   前記エンコードされたビット列に基づいて、マスタビット列を生成することであって、前記マスタビット列は、ビット０～Ｎｃｂ－１のＮｃｂ個のビットを含み、前記Ｎｃｂ個のビットは、前記エンコードされたビット列内のビット２＊Ｚ～２＊Ｚ＋Ｎｃｂ－１から選択される、ことと、
   レートマッチングルールに従って前記マスタビット列の一部を選択することにより、レートマッチングされたビット列を取得することと、
   前記レートマッチングされたビット列をインターリーブすることにより、伝送されるべきビット列を取得することと、
   前記伝送されるべきビット列を第２のノードに伝送することと
   を含み、
   前記マスタビット列の一部は、冗長バージョンＲＶ３に基づいて選択され、
   前記レートマッチングされたビット列は、前記冗長バージョンＲＶ３に対応し、前記マスタビット列におけるビットＡ×Ｚから開始する部分列を選択することによって取得され、
   前記基本グラフ１に関して、Ａは５６に等しく、前記基本グラフ２に関して、Ａは４３に等しい、方法。