KR102450664B1 - Ldpc 코딩된 데이터를 프로세싱하기 위한 방법 및 장치 - Google Patents

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Abstract

통신 시스템에서 저밀도 패리티 체크(LDPC)에 의해 인코딩되는 데이터를 프로세싱하기 위한 방법 및 장치가 본원에서 개시된다. 하나의 실시형태에서, 제1 노드에 의해 수행되는 방법이 개시된다. 방법은 다음의 것을 포함한다: 인코딩된 비트 시퀀스를 획득하기 위해 기본 패리티 체크 매트릭스 및 리프팅 사이즈에 기초하여 정보 비트 시퀀스를 인코딩하는 것; 인코딩된 비트 시퀀스에 기초하여 마스터 비트 시퀀스 - 마스터 비트 시퀀스는 인코딩된 비트 시퀀스에서 비트 2 * Z 내지 2 * Z + Ncb - 1로부터 선택되는 Ncb 비트인 비트 0 내지 Ncb - 1을 포함함 - 를 생성하는 것; 레이트 매칭된 비트 시퀀스를 획득하기 위해 레이트 매칭 규칙에 따라 마스터 비트 시퀀스의 서브세트를 선택하는 것; 송신될 비트 시퀀스를 획득하기 위해 미리 결정된 인덱스 시퀀스에 따라 레이트 매칭된 비트 시퀀스를 인터리빙하는 것; 및 송신될 비트 시퀀스를 제2 노드로 송신하는 것.

Description

LDPC 코딩된 데이터를 프로세싱하기 위한 방법 및 장치
본 개시는 일반적으로 통신 시스템에 관한 것으로, 더욱 상세하게는, 통신 시스템에서 저밀도 패리티 체크(low density parity check; LDPC)에 의해 인코딩되는 데이터를 프로세싱하기 위한 방법 및 장치에 관한 것이다.
디지털 통신 시스템은, 통상적으로 3 개의 부분: 송신단(transmitting end), 채널, 및 수신단(receiving end)을 포함한다. 송신단은 인코딩된 코드워드를 획득하기 위해 정보 시퀀스를 인코딩하고, 인코딩된 코드워드를 인터리빙하고(interleave), 인터리빙된 비트를 변조 심볼로 매핑할 수도 있고, 그 다음, 통신 채널 정보에 따라 변조 심볼을 프로세싱 및 송신할 수도 있다. 채널에서, 다중 경로, 이동 및 다른 요인이 특정한 채널 응답으로 이어질 수 있는데, 이것은 데이터 송신이 왜곡되게 만들 것이다. 또한, 노이즈 및 간섭은 데이터 송신을 더욱 악화시킬 것이다. 수신단은 채널을 통과하는 변조된 심볼 데이터를 수신한다. 수신단에서, 데이터가 왜곡되고 원래의 정보 시퀀스를 복원하기 위해 특정한 프로세싱이 필요로 된다.
송신단에서 적용되는 몇몇 정보 시퀀스 인코딩 방법에 기초하여, 수신단은, 원래의 정보 시퀀스를 신뢰성 있게 복원하기 위해 수신된 데이터를 상응하게 프로세싱할 수 있다. 통상적으로, 인코딩 방법은 몇몇 리던던트 정보(redundant information)를 정보 시퀀스에 추가하는 순방향 에러 정정(forward error correction; FEC)에 기초한다. 원래의 정보 시퀀스를 신뢰성 있게 복원하기 위해 수신단은 리던던트 정보를 활용할 수 있다.
몇몇 일반적인 FEC 코드는 다음의 것을 포함한다: 컨볼루션 코드(convolutional code), 터보 코드(Turbo code), 및 저밀도 패리티 체크(LDPC) 코드를 포함한다. FEC 인코딩 프로세스에서, k 비트의 정보 시퀀스는 FEC로 인코딩되어 n 비트 FEC 코딩된 코드워드(리던던트 비트는 n - k임)를 획득하는데, 여기서 FEC 코딩 레이트는 k/n이다. LDPC 코드는, 매우 성긴 패리티 체크 매트릭스(very sparse parity check matrix) 또는 이진 맵(binary map)에 의해 정의될 수 있는 선형 블록 코드이다. LDPC는, 자신의 패리티 체크 매트릭스의 성김(sparsity)에 기인하여, 코덱의 낮은 복잡성을 달성하고 실용적으로 된다. 다양한 실시 및 이론에 의해 입증되기 때문에, LDPC 코드는 부가 백색 가우스 잡음(Additive White Gaussian Noise; AWGN) 채널에서 가장 잘 거동되는 채널 코드이며, 그것의 성능은 샤논 한계(Shannon limit)에 매우 가깝다. LDPC 코드의 패리티 체크 매트릭스에서, 각각의 행이 패리티 체크 코드이다. 한 행에서 인덱스 위치 엘리먼트의 비트 값이 1과 같은 경우, 그것은, 비트가 패리티 체크 코드에 참여하고 있다는 것을 나타낸다. 그것이 0과 같은 경우, 이 위치에서의 비트는 패리티 체크 코드에 참가하지 않는다.
준 사이클릭(quasi-cyclic) LDPC 코드가, 자신의 구조적 특성에 기인하여, IEEE802.11ac, IEEE802.11ad, IEEE802.11aj, IEEE802.16e, IEEE802.11n, 마이크로파 통신, 광섬유 통신, 및 등등과 같은 많은 애플리케이션에서 인기를 끌게 되었다. 5G NR(new radio; 뉴 라디오) 이동 통신은 준 사이클릭 LDPC 코드를 채널 코딩 스킴(channel coding scheme)으로서 채택하였다.
LDPC 통신 시스템에서, LDPC 코딩이 수행되어 LDPC 코드워드를 획득한 이후, 시스템에 의해 할당되는 송신 리소스가 전체 LDPC 코드워드를 완전히 송신하기에 충분하지 않을 수도 있기 때문에, LDPC 코드워드의 레이트 매칭을 수행하는 것이 필요하다. 레이트 매칭 프로세스 동안, 할당된 송신 리소스와 일치하는 송신 레이트를 매칭시키기 위해, 채널을 통해 전송되기 이전에 코드워드가 리사이징된다. 예를 들면, 5G 시스템에서, 레이트 매칭은, 리던던시 버전(redundancy version)에 따라, LDPC 코드워드를 저장하는 캐시에서의 비트의 일부가 송신을 위해 판독된다는 것을 의미할 수도 있다. 레이트 매칭 동안, LDPC 코드워드를 저장하는 캐시에서의 시작 비트로부터 비트 선택이 이루어지는데, 이 경우, 시작 비트의 인덱스는 통상적으로 리던던시 버전에 의해 나타내어진다.
준 사이클릭 LDPC 코딩의 구조화된 코딩 특성 및 다른 요인에 기인하여, 시작 비트의 선택 및/또는 리던던시 버전의 정의는, 레이트 매칭 이후 시스템 성능에 상당한 영향을 끼칠 것이다. 특히, 레이트 매칭에서 비트 선택을 시작하기 위한 현존하는 방법은 데이터 재송신 성능으로 하여금 불안정하게 할 수 있다. 즉, 몇몇 재송신된 데이터는 양호한 성능을 가지지만; 그러나 다른 재송신된 데이터는 불량한 성능을 갖는다. 또한, 고차 변조 및 페이딩 채널(high order modulation and fading channel)의 시나리오에서, LDPC 코딩된 데이터를 프로세싱하기 위한 현존하는 방법은 시스템 성능에 손상을 줄 수도 있다.
그와 같이, 현존하는 문헌 또는 현존하는 기술에서는 상기 언급된 문제점에 대한 효과적인 솔루션이 없다.
본원에서 개시되는 예시적인 실시형태는, 종래 기술에서 제시되는 문제점 중 하나 이상에 관련되는 이슈를 해결하는 것뿐만 아니라, 첨부의 도면과 연계하여 고려될 때 이하의 상세한 설명을 참조하여 쉽게 명백해질 추가적인 피쳐를 제공하는 것에 관한 것이다. 다양한 실시형태에 따르면, 예시적인 시스템, 방법, 디바이스 및 컴퓨터 프로그램 제품이 본원에서 개시된다. 그러나, 이들 실시형태는 제한이 아닌 예로서 제시되는 것이다는 것이 이해되며, 개시된 실시형태에 대한 다양한 수정이 본 개시의 범위 내에 남아 있는 동안 이루어질 수 있다는 것이 본 개시를 판독하는 기술 분야에서 통상의 기술을 가진 자에게 명백할 것이다.
하나의 실시형태에서, 제1 노드에 의해 수행되는 방법이 개시된다. 방법은 다음의 것을 포함한다: 인코딩된 비트 시퀀스를 획득하기 위해 기본 패리티 체크 매트릭스(base parity check matrix) 및 리프팅 사이즈(lifting size)(Z)에 기초하여 정보 비트 시퀀스를 인코딩하는 것; 인코딩된 비트 시퀀스에 기초하여 마스터 비트 시퀀스(master bit sequence) - 마스터 비트 시퀀스는 인코딩된 비트 시퀀스에서 비트 2 * Z 내지 2 * Z + Ncb - 1로부터 선택되는 Ncb 비트인 비트 0 내지 Ncb - 1을 포함함 - 를 생성하는 것; 레이트 매칭된 비트 시퀀스(rate matched bit sequence)를 획득하기 위해 레이트 매칭 규칙에 따라 마스터 비트 시퀀스의 서브세트를 선택하는 것; 송신될 비트 시퀀스를 획득하기 위해 미리 결정된 인덱스 시퀀스에 따라 레이트 매칭된 비트 시퀀스를 인터리빙하는 것; 및 송신될 비트 시퀀스를 제2 노드로 송신하는 것.
상이한 실시형태에서, 몇몇 실시형태에서의 개시된 방법을 수행하도록 구성되는 통신 노드가 개시된다.
여전히 다른 실시형태에서, 몇몇 실시형태에서의 개시된 방법을 수행하기 위한 컴퓨터 실행 가능 명령어가 저장된 비일시적 컴퓨터 판독 가능 매체가 개시된다.
본 개시의 다양한 예시적인 실시형태가 이하의 도면을 참조하여 하기에서 상세하게 설명된다. 도면은 단지 예시의 목적을 위해 제공되며, 본 개시의 독자의 이해를 용이하게 하기 위해 본 개시의 예시적인 실시형태를 묘사하는 것에 불과하다. 따라서, 도면은 본 개시의 폭, 범위, 또는 적용 가능성을 제한하는 것으로 간주되어서는 안된다. 예시의 명확화 및 용이성을 위해, 이들 도면은 반드시 일정 비율로 묘화되지는 않는다는 것을 유의해야 한다.
도 1은, 본 개시의 몇몇 실시형태에 따른, 순환 버퍼를 갖는 LDPC 코드에 대한 예시적인 레이트 매칭 스킴을 예시한다.
도 2는, 본 개시의 몇몇 실시형태에 따른, 통신 노드의 블록도를 예시한다.
도 3은, 본 개시의 몇몇 실시형태에 따른, LDPC에 의해 인코딩되는 데이터를 송신하기 위한 통신 노드에 의해 수행되는 방법에 대한 플로우차트를 예시한다.
도 4는, 본 개시의 몇몇 실시형태에 따른, LDPC에 의해 인코딩되는 데이터를 재송신하기 위한 통신 노드에 의해 수행되는 방법에 대한 플로우차트를 예시한다.
도 5는, 본 개시의 몇몇 실시형태에 따른, LDPC에 의해 인코딩되는 데이터를 수신 및 디코딩하기 위한 통신 노드에 의해 수행되는 방법에 대한 플로우차트를 예시한다.
도 6은, 본 개시의 몇몇 실시형태에 따른, LDPC 코딩된 비트(LDPC coded bit)에 대해 수행되는 예시적인 인터리빙 스킴을 예시한다.
도 7은, 본 개시의 몇몇 실시형태에 따른, 16 QAM(Quadrature Amplitude Modulation; 직교 진폭 변조)의 컨스털레이션(constellation) 및 그것의 대응하는 복조된 로그 우도 비율(log likelihood ratio; LLR)을 예시한다.
도 8은, 본 개시의 몇몇 실시형태에 따른, 64 QAM의 컨스털레이션 및 그것의 대응하는 복조된 LLR을 예시한다.
도 9는, 본 개시의 몇몇 실시형태에 따른, 256 QAM의 컨스털레이션에 대응하는 복조된 LLR을 예시한다.
도 10은, 본 개시의 몇몇 실시형태에 따른, LDPC 코딩된 비트에 대해 수행되는 다른 예시적인 인터리빙 스킴을 예시한다.
도 11은, 본 개시의 몇몇 실시형태에 따른, LDPC 코드에 대한 예시적인 제한된 버퍼 레이트 매칭 스킴을 예시한다.
도 12는, 본 개시의 몇몇 실시형태에 따른, 리던던시 버전 RV0, RV1, RV2에 대한 예시적인 시작 비트 위치를 예시한다.
도 13은, 본 개시의 몇몇 실시형태에 따른, 리던던시 버전 RV3에 대한 예시적인 시작 비트 위치를 예시한다.
도 14는, 본 개시의 몇몇 실시형태에 따른, 리던던시 버전 RV0, RV1, RV2, RV3에 대한 예시적인 시작 비트 위치를 예시한다.
기술 분야에서 통상의 기술을 가진 자가 본 개시를 만들고 사용하는 것을 가능하게 하기 위해, 본 개시의 다양한 예시적인 실시형태가 첨부하는 도면을 참조하여 하기에서 설명된다. 기술 분야에서 통상의 기술을 가진 자에게 명백한 바와 같이, 본 개시를 판독한 이후, 본 개시의 범위를 벗어나지 않으면서 본원에서 설명되는 예에 대한 다양한 변경 또는 수정이 이루어질 수 있다. 따라서, 본 개시는 본원에서 설명되고 예시되는 예시적인 실시형태 및 애플리케이션으로 제한되지는 않는다. 추가적으로, 본원에서 개시되는 방법에서의 단계의 특정한 순서 또는 계층 구조(hierarchy)는 예시적인 접근법에 불과하다. 설계 선호도에 기초하여, 개시된 방법 또는 프로세스의 단계의 특정한 순서 또는 계층 구조는 본 개시의 범위 내에 남아 있는 동안 재배열될 수 있다. 따라서, 기술 분야에서 통상의 기술을 가진 자는, 본원에서 개시되는 방법 및 기술이 샘플 순서의 다양한 단계 또는 액트(act)를 제시한다는 것, 및 본 개시는, 명시적으로 달리 언급되지 않는 한, 제시되는 특정한 순서 또는 계층 구조로 제한되지 않는다는 것을 이해할 것이다.
레이트 매칭 이후 시스템 성능을 개선하고 재송신 성능 안정성을 달성하기 위해, 본 교시(teaching)는 각각의 리던던시 버전(redundancy version; RV)에 대응하는 시작 비트 위치를 선택하기 위한 방법 및 장치를 개시하고, 고차 변조 또는 페이딩 채널 하에서 준 사이클릭 LDPC 코딩의 불량한 성능의 문제점을 해결하기 위한 비트 인터리빙 방법을 개시한다.
준 사이클릭 LDPC 코드의 패리티 체크 매트릭스(H)는 M×N 개의 서브 매트릭스로 구성되는 M×Z 개의 행 및 N×Z 개의 열의 매트릭스이다. 각각의 서브 매트릭스는 사이즈 Z×Z의 기본 순열 매트릭스(basic permutation matrix)의 상이한 거듭제곱(power)이다. 즉, 각각의 서브 매트릭스는 사이즈 Z×Z의 단위 매트릭스를 다수의 값만큼 순환적으로(cyclically) 시프트하는 것에 의해 획득된다. 단위 매트릭스의 사이클릭 시프트를 수학적으로 더욱 쉽게 설명하기 위해, 준 사이클릭 LDPC 코드의 패리티 체크 매트릭스는 다음의 수학 공식을 사용하여 설명될 수 있다:
Figure 112020037095628-pct00001
.
만약
Figure 112020037095628-pct00002
이면,
Figure 112020037095628-pct00003
는 사이즈 Z×Z의 모두 제로의 매트릭스이고; 그렇지 않으면,
Figure 112020037095628-pct00004
는 표준 순열 매트릭스(P)의 음이 아닌 정수 거듭제곱이며, 표준 순열 매트릭스(P)는 다음과 같이 나타내어진다:
Figure 112020037095628-pct00005
.
이 정의에 의해, Z 및 거듭제곱(
Figure 112020037095628-pct00006
)은 각각의 블록 매트릭스를 고유하게 식별할 수 있다. 블록 매트릭스가 모두 0인 매트릭스인 경우, 그것은 "-1", 널(null), 또는 다른 형태로 표현될 수 있다. 블록 매트릭스가 단위 매트릭스의 사이클릭 시프트에 의해 획득되는 경우, 그것은 s에 의해 표현될 수 있다. 모든
Figure 112020037095628-pct00007
는 준 사이클릭 LDPC 코딩된 기본 매트릭스(Hb)를 형성할 수도 있고, LDPC 코드의 기본 매트릭스(Hb)는 다음과 같이 표현될 수도 있다:
Figure 112020037095628-pct00008
.
따라서, 기본 매트릭스(Hb)는 두 가지 타입의 엘리먼트: 모두 제로의 정방 매트릭스(all-zero square matrix)를 나타내는 엘리먼트; 및 단위 매트릭스에 대한 사이클릭 시프트의 사이즈를 나타내는 엘리먼트를 포함하는데, 이것은 0과 (Z - 1) 사이의 정수로서 일반적으로 표현된다. 기본 매트릭스(Hb)는 기본 체크 매트릭스(basic check matrix) 또는 시프트 값 매트릭스 또는 순열 값 매트릭스로 지칭될 수도 있다. Hb에서, 모두 제로의 매트릭스를 나타내는 각각의 엘리먼트가 "0" 엘리먼트로 대체되는 경우, 그리고 다른 엘리먼트의 각각이 "1" 엘리먼트에 의해 대체되는 경우, 준 사이클릭 LDPC 인코딩된 템플릿 매트릭스(quasi-cyclic LDPC-encoded template matrix)(기본 그래프(base graph) 또는 BG로 칭해짐)가 획득될 수 있다. 준 사이클릭 LDPC 코드의 기본 매트릭스(Hb)는 준 사이클릭 LDPC 코드의 기본 그래프 및 시프트 값(또는 계수)의 세트에 따라 결정될 수 있다. 기본 순열 매트릭스 또는 모두 제로의 정방 매트릭스의 차원(Z)은 시프트 사이즈, 리프팅 사이즈, 확장 인자, 또는 서브 매트릭스 사이즈로서 정의될 수도 있다.
따라서, 구조화된 LDPC 코드는 기본 체크 매트릭스(Hb) 및 리프팅 사이즈(Z)에 의해 고유하게 결정될 수 있다. 예를 들면, 기본 매트릭스(Hb)(2 행 및 4 열)는 다음과 같이 나타내어지는데, 여기서 대응하는 리프트 사이즈(z)는 4와 동일하다.
Figure 112020037095628-pct00009
대응하는 기본 그래프(BG)는 다음과 같다:
Figure 112020037095628-pct00010
패리티 체크 매트릭스(H)는, 다음과 같이, 기본 매트릭스(Hb) 및 리프팅 사이즈(Z)로부터 획득된다:
Figure 112020037095628-pct00011
준 사이클릭 LDPC 코딩 프로세스에서, 그것은 기본 매트릭스(Hb) 및 리프팅 사이즈(Z)에 의해 결정되는 패리티 체크 매트릭스에 따라 직접적으로 코딩될 수 있다. LDPC 코드의 정의에 따르면, H×C = 0이 만족된다. H는 [Hs Hp]를 포함하는데, 여기서 Hs는 패리티 체크 매트릭스의 시스템 열 부분 매트릭스(system column partial matrix)이고, Hp는 패리티 체크 매트릭스의 체크 열 부분 매트릭스(check column partial matrix)이다. C는 [Cs Cp]를 포함할 수도 있는데, 여기서 Cs는 LDPC 코드의 시스템 비트 시퀀스(정보 비트, 공지된 비트)이고, Cp는 LDPC 코드의 패리티 비트 시퀀스(미지의 비트)이다. LDPC 코딩 프로세스는 패리티 비트 시퀀스를 계산하는 프로세스이다. 또한, Hs×Cs = Hp×Cp이다. 그 다음, 패리티 비트 시퀀스는 Cp = Hp-1×Hs×Cs로서 계산될 수 있고, 따라서, 패리티 체크 매트릭스의 체크 열 부분 매트릭스는 정방형이어야 하고 이진 가역적이어야(binary reversible) 한다. 그 다음, 준 사이클릭 LDPC 코딩 시퀀스는 [Cs Cp]로서 획득될 수 있다. 대안적으로, 준 사이클릭 LDPC 코딩 시퀀스는 또한 각각의 Z 비트 블록의 사이클릭 시프트에 따라 계산될 수 있다.
본 교시는 레이트 매칭에서 리던던시 버전(redundancy version; RV)에 기초하여 시작 비트를 선택하기 위한 방법을 개시한다. 상이한 RV의 경우, 시작 비트 위치는 균등하게 분배되지 않을 수도 있다. 시작 비트 위치를 선택하는 것의 한 가지 가능한 목표는 상이한 RV에 대한 반복적인 비트의 송신을 방지하는 것일 수도 있다.
본 교시는 또한 LDPC 코딩된 데이터의 재송신을 위한 방법을 개시한다. 재송신이 필요하다는 것을 나타내는 피드백 신호를 수신한 이후, 송신단은 피드백 신호에 기초하여 결정되는 RV에 대응하는 스킴에 기초하여 새로운 시작 비트 위치를 재선택할 수도 있다.
또한, 본 교시는, 예를 들면, 블록 인터리빙에 기초하여, 레이트 매칭 이후 비트 시퀀스를 인터리빙하기 위한 인터리빙 방법을 개시하는데, 여기서 블록 인터리버(block interleaver)의 행의 수는 변조 차수(modulation order)의 양의 정수배와 동일하다. 블록 인터리버는 또한 미리 결정된 열 인덱스 시퀀스에 따라 열 순열(column permutation)을 수행하여, 정보 비트 및 패리티 비트를 더 혼합하고 평균 송신 성능을 향상시킬 수도 있다. 하나의 실시형태에서, 미리 결정된 열 인덱스 시퀀스는 블록 인터리버의 열의 수보다 더 작거나 또는 동일한 길이를 갖는다.
준 사이클릭 LDPC 코딩된 데이터를 프로세싱하기 위한 본원에서 개시되는 방법은 새로운 무선 액세스 기술(NR) 통신 시스템, LTE 이동 통신 시스템, 5 세대(5G) 이동 통신 시스템, 또는 다른 무선/유선 통신 시스템에 적용될 수 있다. 방법은 (기지국이 데이터를 모바일 유저에게 송신하기 위한) 다운링크 송신 또는 (모바일 유저가 데이터를 기지국으로 송신하기 위한) 업링크 송신에 적용될 수도 있다. 본 교시에서, 모바일 유저는 다음의 것으로 지칭될 수도 있다: 모바일 디바이스, 액세스 단말, 유저 단말, 가입자 스테이션, 가입자 유닛, 이동국(mobile station), 원격국(remote station), 원격 단말, 유저 에이전트, 유저 기기, 유저 디바이스, 또는 어떤 다른 용어; 그리고 기지국은 다음의 것으로 지칭될 수도 있다: 액세스 포인트(access point; AP), 노드 B, 무선 네트워크 컨트롤러(radio network controller; RNC), 진화형 노드 B(evolved Node B; eNB), 기지국 컨트롤러(base station controller; BSC), 기지국 트랜스시버(Base Transceiver Station; BTS), 기지국(Base Station BS), 트랜스시버 기능(Transceiver Function; TF), 라디오 라우터, 라디오 트랜스시버, 기본 서비스 유닛, 확장 서비스 유닛, 라디오 기지국(radio base station; RBS), 또는 어떤 다른 용어. 본 교시에서 개시된 준 사이클릭 LDPC 코딩된 데이터 프로세싱 방법은 새로운 무선 액세스 기술(뉴 RAT)에서 다음의 시나리오에 적용될 수 있다: 향상된 모바일 광대역(Enhanced Mobile Broadband; eMBB) 시나리오, 초신뢰 가능 및 저 레이턴시 통신(Ultra-Reliable 및 Low Latency Communications; URLLC) 시나리오, 또는 대규모 머신 타입 통신(massive machine type communication; mMTC) 시나리오.
도 1은, 본 개시의 몇몇 실시형태에 따른, 순환 버퍼(110)를 갖는 LDPC 코드에 대한 예시적인 레이트 매칭 스킴(100)을 예시한다. 도 1에서 도시되는 바와 같이, 이 실시형태에서, LDPC 인코딩된 비트의 제1 2Z 비트는 순환 버퍼(110)에 포함되지 않는다. 순환 버퍼(110)는 송신될 비트 시퀀스가 송신을 위해 선택될 수도 있는 마스터 비트 시퀀스로서 역할을 하는 순환 비트 시퀀스를 포함한다. 송신될 비트 시퀀스는 마스터 비트 시퀀스의 서브 시퀀스이며 현재의 RV 인덱스에 대응하는 위치로부터 시작된다. 이 예에서는, 네 개의 RV가 있으며, 그 각각은 순환 버퍼에서 고정된 시작 비트 위치를 갖는다. RV0은 마스터 비트 시퀀스의 시작 비트 위치 0에 대응하고; 다른 세 개의 RV(RV1, RV2 및 RV3)의 시작 비트 위치는 마스터 비트 시퀀스에서 균등하게 분배된다. 하나의 실시형태에서, RV0은 자체 디코딩 가능하고(self-decodable), 각각의 RV의 시작 위치는 Z의 정수배이다. 시작 비트 위치의 더 많은 타입의 선택은 본 교시에서 나중에 설명될 것이다.
도 2는, 본 개시의 몇몇 실시형태에 따른, 통신 노드(200)의 블록도를 예시한다. 통신 노드(200)는 본원에서 설명되는 다양한 방법을 구현하도록 구성될 수 있는 디바이스의 예이다. 도 2에서 도시되는 바와 같이, 통신 노드(200)는, 시스템 클록(202), 프로세서(204), 메모리(206), 송신기(212) 및 수신기(214)를 포함하는 트랜스시버(210), 전력 모듈(208), LDPC 인코더(220), 블록 인터리버(222), 레이트 매칭기(rate matcher)(224), 비트 인터리버(226), 변조기(228), 및 LDPC 디코더(229)를 포함하는 하우징(240)을 포함한다.
이 실시형태에서, 시스템 클록(202)은 통신 노드(200)의 모든 동작의 타이밍을 제어하기 위한 타이밍 신호를 프로세서(204)에 제공한다. 프로세서(204)는 통신 노드(200)의 일반적인 동작을 제어하며 하나 이상의 프로세싱 회로 또는 모듈 예컨대 중앙 프로세싱 유닛(central processing unit; CPU) 및/또는 범용 마이크로프로세서, 마이크로컨트롤러, 디지털 신호 프로세서(digital signal processor; DSP), 필드 프로그래머블 게이트 어레이(field programmable gate array; FPGA), 프로그래머블 로직 디바이스(programmable logic device; PLD), 컨트롤러, 상태 머신, 게이트 로직, 이산 하드웨어 컴포넌트, 전용 하드웨어 유한 상태 머신, 또는 데이터의 계산 또는 다른 조작을 수행할 수 있는 임의의 다른 적절한 회로, 디바이스 및/또는 구조체의 임의의 조합을 포함할 수 있다.
리드 온리 메모리(read-only memory; ROM) 및 랜덤 액세스 메모리(random access memory; RAM) 둘 모두를 포함할 수 있는 메모리(206)는 명령어 및 데이터를 프로세서(204)로 제공할 수 있다. 메모리(206)의 일부분은 또한 불휘발성 랜덤 액세스 메모리(non-volatile random access memory; NVRAM)를 포함할 수 있다. 프로세서(204)는 메모리(206) 내에 저장되는 프로그램 명령어에 기초하여 논리적 및 산술적 연산을 통상적으로 수행한다. 메모리(206)에 저장되는 명령어(일명, 소프트웨어)는 본원에서 설명되는 방법을 수행하도록 프로세서(204)에 의해 실행될 수 있다. 프로세서(204) 및 메모리(206)는 함께, 소프트웨어를 저장하고 실행하는 프로세싱 시스템을 형성한다. 본원에서 사용될 때, "소프트웨어"는, 소프트웨어로 칭해지든, 펌웨어로 칭해지든, 미들웨어로 칭해지든, 마이크로코드로 칭해지든, 등등으로 칭해지든 간에, 하나 이상의 소망되는 기능 또는 프로세스를 수행하도록 머신 또는 디바이스를 구성할 수 있는 임의의 타입의 명령어를 의미한다. 명령어는 (예를 들면, 소스 코드 포맷의, 이진 코드 포맷의, 실행 가능 코드 포맷의, 또는 코드의 임의의 다른 적절한 포맷의) 코드를 포함할 수 있다. 명령어는, 하나 이상의 프로세서에 의해 실행될 때, 프로세싱 시스템으로 하여금, 본원에서 설명되는 다양한 기능을 수행하게 한다.
송신기(212) 및 수신기(214)를 포함하는 트랜스시버(210)는,통신 노드(200)가 데이터를 원격 디바이스(예를 들면, BS 또는 다른 UE)로 송신하는 것 및 데이터를 원격 디바이스(예를 들면, BS 또는 다른 UE)로부터 수신하는 것을 허용한다. 안테나(250)는 하우징(240)에 통상적으로 부착되고 트랜스시버(210)에 전기적으로 커플링된다. 다양한 실시형태에서, 통신 노드(200)는 다수의 송신기, 다수의 수신기, 다수의 트랜스시버, 및/또는 다수의 안테나를 포함한다(도시되지는 않음). 송신기(212)는 상이한 패킷 타입 또는 기능을 갖는 패킷을 무선으로 송신하도록 구성될 수 있는데, 그러한 패킷은 프로세서(204)에 의해 생성된다. 유사하게, 수신기(214)는 상이한 패킷 타입 또는 기능을 갖는 패킷을 수신하도록 구성되고, 프로세서(204)는 복수의 상이한 패킷 타입의 패킷을 프로세싱하도록 구성된다. 예를 들면, 프로세서(204)는 패킷의 타입을 결정하도록 그리고 상응하여 패킷 및/또는 패킷의 필드를 프로세싱하도록 구성될 수 있다.
200은 무선 네트워크에서 기지국 또는 모바일 유저일 수도 있다. 200은 무선 통신에서 송신단 및/또는 수신단으로서 역할을 할 수 있다. 통신 노드(200)가 송신단으로서 역할을 하는 경우, 인코딩된 비트 시퀀스를 획득하기 위해 LDPC 인코더(220)는 LDPC 코딩 스킴에 기초하여 정보 비트 시퀀스를 인코딩할 수 있다. LDPC 인코딩은 기본 매트릭스(Hb) 및 리프팅 사이즈(Z)에 기초할 수도 있다. 정보 비트 시퀀스는, 통신 노드(200)가 송신하기를 원하는 원래의 정보를 반송하는(carrying) 정보 비트를 포함한다. 인코딩된 비트 시퀀스는 원래의 정보를 반송하는 정보 비트 및 에러 정정을 위한 패리티 비트 둘 모두를 포함한다. 220은, 레이트 매칭을 위해, 코드워드로 지칭될 수도 있는 인코딩된 비트 시퀀스를 레이트 매칭기(224)에 전송할 수도 있다.
224는, 이 예에서, 통신 시스템에 의해 할당된 송신 리소스와 부합하는 송신 레이트를 매칭시키기 위해, 레이트 매칭을 수행하여 채널을 통한 송신을 위한 코드워드를 리사이징할 수 있다. 224는 인코딩된 비트 시퀀스에 기초하여 마스터 비트 시퀀스를 생성할 수 있다. 도 1에서 앞서 도시된 바와 같이, 예시적인 마스터 비트 시퀀스는, 인코딩된 비트 시퀀스에서 몇몇 헤딩 비트(heading bit)를 제거하고 나머지 비트를 순환 버퍼에 저장하는 것에 의해 획득될 수도 있다. 마스터 비트 시퀀스는 또한 인코딩된 비트 시퀀스에 기초한 다른 방법에 따라 생성될 수도 있다는 것이 이해될 수 있다. 마스터 비트 시퀀스는 레이트 매칭 규칙 또는 송신 레이트 요건에 따라 레이트 매칭기(224)가 송신을 위해 그것의 일부를 선택하기 위한 마스터 또는 마더(mother) LDPC 코드워드로서 역할을 한다. 하나의 실시형태에서, 각각의 송신에 대해, 레이트 매칭기(224)는, 리던던시 버전의 세트에 포함되는 리던던시 버전에 기초하여, 레이트 매칭된 비트 시퀀스를 획득하기 위해 마스터 비트 시퀀스의 서브세트를 선택한다. 224는 인터리빙을 위해 각각의 레이트 매칭된 비트 시퀀스를 비트 인터리버(226) 및/또는 블록 인터리버(222)에 전송할 수 있다.
226은, 특히 고차 변조의 경우에, LDPC 코딩 성능을 향상시키기 위해 레이트 매칭된 비트 시퀀스에 대해 비트 레벨 인터리빙을 수행할 수도 있다. 예를 들면, 비트 인터리버(226)는 송신될 비트 시퀀스를 획득하기 위해 미리 결정된 인덱스 시퀀스에 따라 레이트 매칭된 비트 시퀀스를 인터리빙할 수도 있다.
하나의 실시형태에서, 블록 인터리버(222)는 Rsubblock 개수의 행을 갖는 매트릭스에 기초하여 비트 인터리버(226)에 대한 미리 결정된 인덱스 시퀀스를 결정할 수도 있다. 고차 변조에 적응하기 위해, Rsubblock은 변조 차수의 양의 정수배가 되도록 선택된다. 예를 들면, Rsubblock은, 16 QAM 변조의 경우, 16, 32, 48, 64, 등등일 수도 있다.
또한, 블록 인터리버(222)는, 송신될 비트 시퀀스가 획득되기 이전에, 매트릭스에 대한 열 순열을 수행할 수도 있다. 열 순열은 미리 결정된 열 인덱스 시퀀스에 따라 수행될 수도 있다. 하나의 실시형태에서, 미리 결정된 열 인덱스 시퀀스는, 블록 인터리버(222)의 매트릭스의 열의 수보다 더 작거나 또는 동일한 길이를 갖는다. 226 또는 블록 인터리버(222)는 변조 및 송신을 위해 송신될 비트 시퀀스를 인터리빙 이후 변조기(228)로 전송할 수도 있다.
228은, 양의 정수인 변조 차수, 예를 들면, 16 QAM, 64 QAM, 256 QAM, 등등에 따라 변조된 심볼 시퀀스를 획득하기 위해 송신될 비트 시퀀스를 변조할 수 있다. 그 다음, 228은, 송신기(212)를 통해, 변조된 심볼 시퀀스를, 수신단으로서 역할을 하는 다른 통신 노드로 송신한다.
통신 노드(200)가 수신단으로서 역할을 하는 경우, 변조기(228)는, 수신기(214)를 통해, 송신단으로서 역할을 하는 다른 통신 노드로부터 변조된 심볼 시퀀스를 수신할 수 있다. 하나의 실시형태에서, 변조기(228)는, 비트 시퀀스를 획득하기 위해 변조 차수에 따라 변조된 심볼 시퀀스를 복조하고, 비트 시퀀스를 디코딩을 위해 LDPC 디코더(229)로 전송할 수도 있다. 다른 실시형태에서, 통신 노드(200)는, 비트 시퀀스를 획득하고 디코딩을 위해 비트 시퀀스를 LDPC 디코더(229)로 전송하기 위해, 변조 차수에 따라 변조된 심볼 시퀀스를 복조하기 위한 별개의 복조기(도시되지 않음)를 더 포함한다.
229는, 송신단에 의해 전송되는 원래의 정보 비트를 획득하기 위해 LDPC 코딩 스킴에 기초하여 비트 시퀀스를 디코딩하려고 시도할 수도 있다. 디코딩 동안, LDPC 디코더(229)는, 예를 들면, 비트 시퀀스에서의 패리티 비트에 기초하여, 변조된 심볼 시퀀스의 송신 에러가 있는지의 여부를 결정할 수 있다. 디코딩 결과에 따라, LDPC 디코더(229)는 비트 시퀀스와 관련되는 피드백 신호를 생성할 수도 있다. 예를 들면, 피드백 신호는 확인 응답(acknowledgement; ACK), 부정의 확인 응답(negative acknowledgement; NACK), 또는 불연속 송신(discontinuous transmission; DTX)을 나타낼 수도 있다. 229는, 송신기(212)를 통해, 피드백 신호를 송신단으로 송신할 수 있다.
통신 노드(200)가 송신단으로서 역할을 하는 경우, 레이트 매칭기(224)는, 수신단으로부터, 이전에 송신되는 비트 시퀀스와 관련되는 피드백 신호를, 수신기(214)를, 통해 수신할 수도 있다. 하나의 실시형태에서, 레이트 매칭기(224)는 피드백 신호에 기초하여 결정되는 RV에 대응하는 스킴에 기초하여 마스터 비트 시퀀스의 서브세트를 재선택할 수도 있다. 그 다음, 레이트 매칭기(224)는, 레이트 매칭되는 재선택된 비트 시퀀스를, 비트 인터리빙을 위해, 비트 인터리버(226)에 전송할 수 있다. 비트 인터리버(226)가, 예를 들면, 변조 차수에 따른 블록 인터리버(222)의 블록 인터리빙 및 열 순열에 기초하여, 비트 인터리빙을 수행한 이후, 변조기(228)는 변조 및, 송신기(212)를 통한, 수신단으로의 재송신을 수행할 수 있다.
전력 모듈(208)은, 도 2의 상기 설명된 모듈의 각각에 조절된 전력을 제공하기 위해, 하나 이상의 배터리와 같은 전원(power source), 및 전력 조절기를 포함할 수 있다. 몇몇 실시형태에서, 통신 노드(200)가 전용 외부 전원(예를 들면, 벽 전기 콘센트(wall electrical outlet))에 커플링되면, 전력 모듈(208)은 변압기 및 전력 조절기를 포함할 수 있다.
상기에서 논의되는 다양한 모듈은 버스 시스템(230)에 의해 함께 커플링된다. 버스 시스템(230)은 데이터 버스 및, 예를 들면, 데이터 버스 외에, 전력 버스, 제어 신호 버스, 및/또는 상태 신호 버스를 포함할 수 있다. 통신 노드(200)의 모듈은 임의의 적절한 기술 및 매체를 사용하여 서로 동작 가능하게 커플링될 수 있다는 것이 이해된다.
비록 다수의 별개의 모듈 또는 컴포넌트가 도 2에서 예시되지만, 기술 분야에서 통상의 기술을 가진 자는, 모듈 중 하나 이상이 결합될 수 있거나 또는 공통적으로 구현될 수 있다는 것을 이해할 것이다. 예를 들면, 프로세서(204)는 프로세서(204)와 관련하여 상기에서 설명되는 기능성(functionality)을 구현할 수 있을 뿐만 아니라, LDPC 인코더(220)와 관련하여 상기에서 설명되는 기능성을 또한 구현할 수 있다. 반대로, 도 2에서 예시되는 모듈의 각각은 복수의 별개의 컴포넌트 또는 엘리먼트를 사용하여 구현될 수 있다.
도 3은, 본 개시의 몇몇 실시형태에 따른, LDPC에 의해 인코딩되는 데이터를 송신하기 위해, 통신 노드, 예를 들면, 도 2에서 도시되는 바와 같은 통신 노드(200)에 의해 수행되는 방법(300)에 대한 플로우차트를 예시한다. 302에서, 제1 노드로 지칭되는 통신 노드는, 인코딩된 비트 시퀀스를 획득하기 위해 LDPC 코딩 스킴에 기초하여 정보 비트 시퀀스를 인코딩한다. 제1 노드는, 304에서, 인코딩된 비트 시퀀스에 기초하여 마스터 비트 시퀀스를 생성한다. 제1 노드는, 306에서, 레이트 매칭된 비트 시퀀스를 획득하기 위해 레이트 매칭 규칙에 따라 마스터 비트 시퀀스의 서브세트를 선택한다. 308에서, 제1 노드는, 송신될 비트 시퀀스를 획득하기 위해 미리 결정된 인덱스 시퀀스에 따라 레이트 매칭된 비트 시퀀스를 인터리빙한다. 그 다음, 제1 노드는, 310에서, 양의 정수인 변조 차수에 따라 변조된 심볼 시퀀스를 획득하기 위해 송신될 비트 시퀀스를 변조한다. 제1 노드는, 312에서, 변조된 심볼 시퀀스를 제2 노드로 송신한다.
도 4는, 본 개시의 몇몇 실시형태에 따른, LDPC에 의해 인코딩되는 데이터를 재송신하기 위해, 통신 노드, 예를 들면, 도 2에서 도시되는 바와 같은 통신 노드(200)에 의해 수행되는 방법(400)에 대한 플로우차트를 예시한다. 402에서, 제1 노드는 송신될 비트 시퀀스와 관련되는 피드백 신호를 제2 노드로부터 수신한다. 제1 노드는, 404에서, 피드백 신호에 기초하여 결정되는 리던던시 버전에 대응하는 스킴에 기초하여 마스터 비트 시퀀스의 서브세트를 재선택한다. 제1 노드는, 406에서, 재송신될 비트 시퀀스를 획득하기 위해 미리 결정된 인덱스 시퀀스에 따라 재선택된 서브세트를 인터리빙한다. 제1 노드는, 408에서, 재송신될 비트 시퀀스를 제2 노드로 송신한다.
도 5는, 본 개시의 몇몇 실시형태에 따른, LDPC에 의해 인코딩되는 데이터를 수신 및 디코딩하기 위한, 통신 노드, 예를 들면, 도 2에서 도시되는 바와 같은 통신 노드(200)에 의해 수행되는 방법(500)에 대한 플로우차트를 예시한다. 502에서, 제2 노드로 지칭되는 통신 노드는 제1 노드로부터 변조된 심볼 시퀀스를 수신한다. 제2 노드는, 504에서, 비트 시퀀스를 획득하기 위해 변조 차수에 따라 변조된 심볼 시퀀스를 복조한다. 제2 노드는, 506에서, LDPC 코딩 스킴에 기초하여 비트 시퀀스를 디코딩한다. 제2 노드는, 508에서, 디코딩에 기초하여 비트 시퀀스와 관련되는 피드백 신호를 생성한다. 제2 노드는, 510에서, 피드백 신호를 제1 노드로 송신한다.
이제, 본 개시의 상이한 실시형태가 상세하게 설명될 것이다. 본 개시에서의 실시형태 및 예의 피쳐는 충돌이 없는 임의의 방식으로 서로 조합될 수도 있다는 것을 유의한다.
하나의 실시형태에서, 제1 노드에 의해 수행되는 방법이 개시된다. 인코딩된 비트 시퀀스를 획득하기 위해 정보 비트 시퀀스가 LDPC 코딩 스킴에 기초하여 인코딩된다. 정보 비트 시퀀스는 기본 매트릭스(Hb) 및 리프팅 사이즈(Z)에 기초하여 인코딩된다. 그 다음, 제1 노드는 인코딩된 비트 시퀀스에 기초하여 마스터 비트 시퀀스를 생성한다. 마스터 비트 시퀀스는, 인코딩된 비트 시퀀스에서 비트 2 * Z 내지 2 * Z + Ncb - 1로부터 선택되는 Ncb 비트(0 내지 Ncb - 1)를 포함한다. 제1 노드는, 레이트 매칭된 비트 시퀀스를 획득하기 위해 레이트 매칭 규칙에 따라 마스터 비트 시퀀스의 서브세트를 선택한다. 하나의 예에서, 마스터 비트 시퀀스의 서브세트는 적어도 (RV0, RV1, RV2 및 RV3)를 포함하는 리던던시 버전의 세트에 포함되는 리던던시 버전에 기초하여 선택된다. 제1 노드는, 송신될 비트 시퀀스를 획득하기 위해 미리 결정된 인덱스 시퀀스에 따라 레이트 매칭된 비트 시퀀스를 인터리빙하고; 송신될 비트 시퀀스를 제2 노드로 송신한다.
하나의 실시형태에서, 양의 정수인 변조 차수에 따라 변조된 심볼 시퀀스를 획득하기 위해 제1 노드는 송신될 비트 시퀀스를 변조하고; 변조된 심볼 시퀀스를 제2 노드로 송신한다. 미리 결정된 인덱스 시퀀스는 Rsubblock 개수의 행을 갖는 블록 인터리버에 기초하여 결정되는데, 여기서 Rsubblock은 변조 차수의 양의 정수배이다. 송신될 비트 시퀀스는, 미리 결정된 열 인덱스 시퀀스에 따라 블록 인터리버에 의해 수행되는 열 순열에 기초하여 획득된다.
하나의 실시형태에서, 레이트 매칭된 비트 시퀀스는 다음의 스킴 중 적어도 하나에 기초하여 획득되는데, 다음의 스킴의 각각은 리던던시 버전의 세트 내의 리던던시 버전 중 적어도 하나에 대응한다: 스킴 1: 마스터 비트 시퀀스에서 비트 0으로부터 시작하는 서브 시퀀스를 선택함; 스킴 2: 마스터 비트 시퀀스에서 비트
Figure 112020037095628-pct00012
로부터 시작하는 서브 시퀀스를 선택함, 여기서 α는 양의 실수이고, β는 양의 실수이며, δ는 -10보다 더 크고 10보다 더 작은 정수이고,
Figure 112020037095628-pct00013
은 가장 가까운 상위 정수(upper integer)를 취하는 것, 가장 가까운 하위 정수(lower integer)를 취하는 것, 또는 반올림에 의해 정수를 취하는 것을 의미함; 스킴 3: 마스터 비트 시퀀스에서 비트
Figure 112020037095628-pct00014
로부터 시작하는 서브 시퀀스를 선택함; 스킴 4: 마스터 비트 시퀀스에서 비트 Ncb - x0으로부터 시작하는 서브 시퀀스를 선택함, 여기서 x0은 Ncb/4보다 더 작은 양의 정수임; 스킴 5: 마스터 비트 시퀀스에서 비트 x1부터 시작하는 서브 시퀀스를 선택함, 여기서 x1은 Rmax에 기초하여 결정되며, Rmax는 0.8보다 더 크고 1보다 더 작은 실수임; 스킴 6: 인터리빙된 마스터 비트 시퀀스를 생성하기 위해 마스터 비트 시퀀스를 인터리빙하고 인터리빙된 마스터 비트 시퀀스에서 비트 x2로부터 시작하는 서브 시퀀스를 선택함, 여기서 x2는 Ncb보다 더 작은 음이 아닌 정수임; 및 스킴 7: 마스터 비트 시퀀스에서 비트 A3×Z로부터 시작하는 서브 시퀀스를 선택함, 여기서 A3은 정수이고
Figure 112020037095628-pct00015
를 만족함.
하나의 실시형태에서, 리던던시 버전의 세트는 적어도 네 개의 리던던시 버전 RV0, RV1, RV2 및 RV3을 포함하고 리던던시 버전 RV1, RV2 및 RV3 중 최대 두 개는 스킴 6에 대응한다. 리던던시 버전 RV1, RV2 및 RV3 중 두 개가 스킴 6에 대응하는 경우, 두 개의 리던던시 버전은 x2의 두 개의 상이한 값에 대응한다. 하나의 실시형태에서, 리던던시 버전 RV1, RV2 및 RV3 중 적어도 하나는 스킴 2 및 스킴 3 중 적어도 하나에 대응한다.
하나의 실시형태에서, 리던던시 버전 RV0은 스킴 1에 대응하고; 리던던시 버전 RV1은 스킴 2, 스킴 5, 및 스킴 7 중 적어도 하나에 대응하고; 리던던시 버전 RV2는 스킴 3에 대응하고; 리던던시 버전 RV3은 스킴 4 및 스킴 6 중 적어도 하나에 대응한다.
하나의 실시형태에서, 리던던시 버전 RV0은 다음의 스킴 1: 마스터 비트 시퀀스에서 비트 0으로부터 시작하는 서브 시퀀스를 선택함에 대응하고; 리던던시 버전 RV1, RV2 및 RV3 중 적어도 두 개는 다음의 스킴 중 적어도 두 개에 대응한다: 스킴 4: 마스터 비트 시퀀스에서 비트 Ncb - x0으로부터 시작하는 서브 시퀀스를 선택함, 여기서 x0은 Ncb/4보다 더 작은 양의 정수임, 스킴 6: 인터리빙된 마스터 비트 시퀀스를 생성하기 위해 마스터 비트 시퀀스를 인터리빙하고 인터리빙된 마스터 비트 시퀀스에서 비트 x2로부터 시작하는 서브 시퀀스를 선택함, 여기서 x2는 Ncb보다 더 작은 음이 아닌 정수임, 및 스킴 7: 마스터 비트 시퀀스에서 비트 A3×Z로부터 시작하는 서브 시퀀스를 선택함, 여기서 A3은 정수이고
Figure 112020037095628-pct00016
를 만족함. 몇몇 특정한 예에서, 리던던시 버전 RV1은 스킴 7에 대응하고, 리던던시 버전 RV2 및 RV3 중 하나는 스킴 6에 대응하거나; 또는, 리던던시 버전 RV1은 스킴 7에 대응하고, 리던던시 버전 RV2 및 RV3 중 하나는 스킴 4에 대응하거나; 또는, 리던던시 버전 RV1, RV2 및 RV3 중 두 개가 스킴 4 및 스킴 6에 각각 대응한다.
송신단은 두 상태 중 어느 하나가 발생할 때 데이터를 재송신할 수도 있다: NACK 상태 및 DTX 상태. NACK 상태는, 수신단이 데이터를 수신하였지만 그러나 수신단이 올바르게 디코딩하지 않았다는 것을 송신단이 확신한다는 것을 의미한다. 그러한 만큼, 송신단은 NACK 상태에 대한 성능 이득을 획득하기 위해 더 많은 패리티 비트를 재송신할 수도 있다.
DTX 상태는, 수신단이 데이터를 수신하였는지 또는 수신하지 않았는지의 여부를 송신단이 확신하지 않는다는 것을 의미한다. DTX 상태의 경우, 수신단이 데이터를 수신하지 않았고 디코딩 에러가 있었던 경우, 송신단은 RV0의 데이터를 재송신할 수 있다. 그러나, 수신단이 데이터를 수신하였지만 그러나 디코딩 에러가 있었던 경우, 다른 리던던시 버전의 데이터의 재송신이 더 많은 성능 이득을 제공할 것이다. 따라서, DTX 상태의 경우, 리던던시 버전 중 하나가 자체 디코딩 가능한 피쳐를 가지고 정의되는 것이 더 좋다. 자체 디코딩 가능한 RV가 DTX 상태의 문제점을 만족스럽게 해결할 수 있다. 하나의 실시형태에서, DTX 상태의 경우, [RV1, RV2, RV3] 중 적어도 하나가 자체 디코딩 가능하며 RV0에 있지 않은 추가적인 패리티 비트를 포함한다.
하나의 실시형태에서, 제1 노드는 제2 노드로부터 송신될 비트 시퀀스와 관련되는 NACK 신호를 수신하고; 리던던시 버전 RV1 및 리던던시 버전 RV2 중 적어도 하나에 대응하는 스킴에 기초하여 마스터 비트 시퀀스의 서브세트를 재선택하고; 재송신될 비트 시퀀스를 획득하기 위해 재선택된 서브세트를 미리 결정된 인덱스 시퀀스에 따라 인터리빙하고; 재송신될 비트 시퀀스를 제2 노드로 송신한다. 여기에서, 리던던시 버전 RV1 및 RV2는, 재송신 데이터에 대한 더 적은 유효 코드 레이트를 가지면서, 더 많은 패리티 비트를 반송하여 재송신에 대한 성능 이득을 달성할 수 있다. 그러나, 리던던시 버전 RV1 및 RV2는 자체 디코딩 가능하지 않을 수도 있다.
다른 실시형태에서, 제1 노드는, 송신될 비트 시퀀스와 관련되는 DTX 신호를 제2 노드로부터 수신하고; 리던던시 버전 RV0 및 리던던시 버전 RV3 중 적어도 하나에 대응하는 스킴에 기초하여 마스터 비트 시퀀스의 서브세트를 재선택하고; 재송신될 비트 시퀀스를 획득하기 위해 미리 결정된 인덱스 시퀀스에 따라 재선택된 서브세트를 인터리빙하고; 그리고 재송신될 비트 시퀀스를 제2 노드로 송신한다. 여기서, 리던던시 버전 RV0 및 RV3은 자체 디코딩 가능하며, 그 결과, 수신단은 이전에 송신된 데이터를 수신하지 않고도 재송신된 데이터를 직접적으로 디코딩할 수 있다.
하나의 실시형태에서, 원래의 송신 동안, 블록 인터리버의 데이터는 제1 열 인덱스 순서(column index order)에 따라 판독되고; 재송신 동안, 블록 인터리버의 데이터는, 제1 열 인덱스 순서와는 상이한 제2 열 인덱스 순서에 따라 판독된다. 하나의 예에서, 제1 열 인덱스 순서는 증가하는 열 인덱스 순서이고; 그리고 제2 열 인덱스 순서는 감소하는 열 인덱스 순서이다.
하나의 실시형태에서, 재송신 동안, 블록 인터리버의 적어도 하나의 열에서의 데이터는 재송신을 위해 판독되기 이전에 순환 시프트된다.
하나의 실시형태에서, 정보 비트 시퀀스는 준 사이클릭 LDPC 코드에 기초하여 인코딩되고, 준 사이클릭 LDPC 코드의 패리티 체크 매트릭스는 2 가지 타입의 기본 그래프를 갖는다: 기본 그래프 1(BG1) 및 기본 그래프 2(BG2). BG1은 46 개의 행과 68 개의 열을 포함하고; BG2는 42 개의 행과 52두 개의 열을 포함한다. 테이블 1은, 기본 그래프 매트릭스(BG1 및 BG2)에서, i의 행 인덱스에 대응하는 "1" 위치를 나타낸다. 즉, "1" 위치는 사이클릭 순열 단위 매트릭스(cyclic permutation unit matrix)에 의해 대체될 수 있다. 참고: 테이블 1에서, 제1 열은 BG1 및 BG2의 행 인덱스 i의 표시에 대응하고; 제2 열은 BG1의 열 인덱스 j의 표시에 대응하는데, 여기서 i 및 j의 조합 [i,j]는 BG1의 "1" 위치를 결정하고; 그리고 제3 열은 BG2의 열 인덱스 j의 표시에 대응하는데, 여기서 i 및 j의 조합 [i,j]는 BG2의 "1" 위치를 결정한다. 테이블 2 및 테이블 3은, 각각, BG1에 대응하는 여덟 개의 시프트 값 매트릭스(또는 8 개의 기본 패리티 체크 매트릭스) 및 BG2에 대응하는 여덟 개의 시프트 값 매트릭스(또는 8 개의 기본 패리티 체크 매트릭스)를 예시하는데, 여기서 i는 행 인덱스를 나타내기 위해 사용되고, j는 열 인덱스를 나타내기 위해 사용되며, iLS는 리프팅 사이즈의 세트에 대응하는 인덱스 번호이다. 테이블 4는, 리프팅 사이즈의 여덟 개의 세트를 비롯하여, BG1 및 BG2에 의해 지원되는 리프팅 사이즈에 대응하는데, 여기서 리프팅 사이즈의 여덟 개의 세트의 인덱스 번호는 0 내지 7의 순서이다. 기본 그래프 매트릭스는 정보 패킷의 길이 정보 및 준 사이클릭 LDPC 코드의 레이트 정보에 기초하여 결정될 수 있다. 예를 들면, 길이 정보가 3840보다 더 작거나 또는 동일하고 준 사이클릭 LDPC 코드 레이트가 2/3보다 더 작거나 또는 동일하면, BG2가 선택되고; 그렇지 않으면, BG1이 선택된다. 정보 패킷의 길이 정보 및 기본 그래프 매트릭스의 시스템 열 번호 정보에 기초하여 테이블 4로부터 준 사이클릭 LDPC 코드의 리프팅 사이즈(Z)를 결정할 수 있다. 예를 들면, 테이블 4로부터 K/kb보다 더 크거나 또는 동일한 리프팅 사이즈를 (Z로서) 선택하고; 리프팅 사이즈(Z)에 따라 리프팅 사이즈의 대응하는 세트의 인덱스를 획득하고; 그 다음, 시프트 값 매트릭스는 인덱스에 기초하여 테이블 2 또는 테이블 3으로부터 결정될 수 있고, 그 다음, 리프트 값(Z)에 대응하는 기본 매트릭스(Hb)는 공식
Figure 112020037095628-pct00017
에 따라 획득될 수 있는데, 여기서
Figure 112020037095628-pct00018
는 시프트 값 매트릭스의 i 번째 행 및 j 번째 열에 있는 엘리먼트인데, 여기서
Figure 112020037095628-pct00019
는 기본 매트릭스(Hb)의 i 번째 행 및 j 번째 열에 있는 엘리먼트이고; 정보 패킷 비트 시퀀스는 리프팅 사이즈(Z) 및 기본 매트릭스(Hb)에 따라 준 사이클릭 LDPC 코드를 사용하여 인코딩될 수 있다.
테이블 1: 기본 그래프 1 및 기본 그래프 2
Figure 112020037095628-pct00020
Figure 112020037095628-pct00021
테이블 2: BG1에 대한 시프트 값(8 개의 기본 패리티 체크 매트릭스)
Figure 112020037095628-pct00022
Figure 112020037095628-pct00023
Figure 112020037095628-pct00024
Figure 112020037095628-pct00025
Figure 112020037095628-pct00026
테이블 3: BG2에 대한 시프트 값(8 개의 기본 패리티 체크 매트릭스)
Figure 112020037095628-pct00027
Figure 112020037095628-pct00028
Figure 112020037095628-pct00029
Figure 112020037095628-pct00030
테이블 4: 기본 그래프 매트릭스의 BG1 및 BG2에 의해 지지되는 모든 리프팅 사이즈
Figure 112020037095628-pct00031
하나의 실시형태에서, 리던던시 버전 세트 {RV0, RV1, RV2, RV3}가 있는데, 여기서 리던던시 버전은 리던던시 버전 세트의 원소이다. 리던던시 버전 세트의 i 번째 리던던시 버전 RVi에 대응하는, 송신될 비트 시퀀스의 시작 비트 인덱스는: Ai×Z(i = 0, 1, 2 또는 3)이고, Z는 리프팅 사이즈이다. 하나의 실시형태에서, 리던던시 버전 RV0에 대응하는 비트 선택의 경우, 시작 비트 인덱스는 0, 즉, A0 = 0이다.
하나의 실시형태에서, 리던던트 버전 세트에서, 리던던시 버전 RV1에 대응하는 비트 선택의 경우, 시작 비트 인덱스는 A1×Z인데, 여기서 A1은 kb0 - 1, kb0, kb0 + 1, kb0 + 2, Kb0 + 3, kb0 + 4, 또는 kb0 + 5와 동일한데, 여기서 kb0은 기본 매트릭스의 시스템 열의 수이다. 하나의 실시형태에서, 기본 매트릭스의 기본 그래프 매트릭스는 BG1 및 kb0 = 22일 수도 있고; 기본 매트릭스의 기본 그래프 매트릭스는 BG2 및 kb0 = 10일 수도 있다.
하나의 실시형태에서, 리던던트 버전 세트에서, 리던던시 버전 RV1에 대응하는 비트 선택의 경우, 시작 비트 인덱스가 A1×Z이도록 하는 코드 레이트 임계치(Rmax)가 존재하는데, 여기서 A1은 코드 레이트 임계치(Rmax)에 의해 결정된다. Rmax는 0.4보다 더 크고 1보다 더 작은 실수일 수도 있다. 하나의 실시형태에서, A1은
Figure 112020037095628-pct00032
와 동일한데, 여기서 kb는 기본 매트릭스의 시스템 열의 수보다 더 작거나 또는 동일한 양의 정수이고, α는 0보다 더 큰 실수이고, δ는 -10보다 더 크고 10보다 더 작은 정수이며,
Figure 112020037095628-pct00033
은 가장 가까운 상위 정수를 취하는 것, 또는 가장 가까운 하위 정수를 취하는 것, 또는 반올림에 의해 정수를 취하는 것을 의미한다. 하나의 실시형태에서, 특정한 실시형태에서, 기본 매트릭스의 기본 그래프 매트릭스는 BG1이고, 코드 레이트 임계치(Rmax)는 8/9보다 더 크거나 또는 동일하고 1보다 더 작은 실수이거나; 또는 기본 매트릭스의 기본 그래프 매트릭스가 BG2이고, 코드 레이트 임계치(Rmax)가 2/3보다 더 크거나 또는 동일하고 1보다 더 작은 실수이다.
하나의 실시형태에서, 리던던시 버전 세트에서, 리던던시 버전 RV2 및 RV3에 대응하는 비트 선택의 경우, 시작 비트 인덱스는 각각 A2×Z 및 A3×Z인데, 여기서 A2 및 A3의 특정한 값은 A1 및 nb0에 따라 결정되고, 여기서 nb0은 기본 매트릭스의 열의 총 수보다 더 작거나 또는 동일한 양의 정수이다. 하나의 실시형태에서, 특정한 실시형태에서, A2는
Figure 112020037095628-pct00034
와 동일하고, A3은
Figure 112020037095628-pct00035
와 동일한데, 여기서 α는 0보다 더 큰 실수이고, β는 0보다 더 큰 실수이고, δ는 -10보다 더 크고 10보다 더 작은 정수이고,
Figure 112020037095628-pct00036
은 가장 가까운 상위 정수를 취하는 것, 가장 가까운 하위 정수를 취하는 것, 또는 반올림에 의해 정수를 취하는 것을 의미한다. 특정한 실시형태에서, 기본 매트릭스의 기본 그래프 매트릭스가 BG1인 경우, nb0 = 68이고; 기본 매트릭스의 기본 그래프 매트릭스가 BG2인 경우, nb0 = 52이다.
하나의 실시형태에서, 리던던시 버전 세트에서, 리던던시 버전 RV1 및 RV2에 대응하는 비트 선택의 경우, 시작 비트 인덱스는, 각각, A1×Z 및 A2×Z인데, 여기서 A1 및 A2의 특정한 값은 nb0에 따라 결정되고, 여기서 nb0은 기본 매트릭스의 열의 총 수보다 더 작거나 또는 동일한 양의 정수이다. 하나의 실시형태에서, 특정한 실시형태에서, A1은
Figure 112020037095628-pct00037
와 동일하고, A2는
Figure 112020037095628-pct00038
와 동일하다. 특정한 실시형태에서, 기본 매트릭스의 기본 그래프 매트릭스가 BG1인 경우, nb0 = 68이고; 기본 매트릭스의 기본 그래프 매트릭스가 BG2인 경우, nb0 = 52이다.
하나의 실시형태에서, 리던던시 버전 RV3에 대응하는 비트 선택의 경우, 시작 비트 인덱스는 A3×Z인데, 여기서 A3은 nb0 - B와 동일하고, 여기서 nb0은 기본 매트릭스에서의 열의 총 수보다 더 작거나 또는 동일한 양의 정수이고, B는 nb0/4보다 더 작은 양의 정수이다. 특정한 실시형태에서, 기본 매트릭스의 기본 그래프 매트릭스가 BG1인 경우, nb0 = 68이고; 기본 매트릭스의 기본 그래프 매트릭스가 BG2인 경우, nb0 = 52이다.
하나의 실시형태에서, 리던던시 버전 세트에서, 리던던시 버전 RV0, RV1, RV2 및 RV3에 대응하는 비트 선택의 경우, 시작 비트 인덱스는, 각각, A0×Z, A1×Z, A2×Z 및 A3×Z이다. RV0, RV1, RV2 및 RV3의 세트에 기초하여 파라미터 A0, A1, A2 및 A3을 정의하기 위한 하기에서 나타내어지는 바와 같은 테이블이 존재하는데, 여기서, 테이블은 사이즈 (nb - 2)×Z의 순환 캐시에 대응한다.
Figure 112020037095628-pct00039
순환 캐시의 사이즈가 nb1×Z인 경우, 리던던시 버전 세트에서, 리던던시 버전 RV0, RV1, RV2 및 RV3에 대응하는 비트 선택의 경우, 시작 비트 인덱스는, 각각,
Figure 112020037095628-pct00040
,
Figure 112020037095628-pct00041
,
Figure 112020037095628-pct00042
, 및
Figure 112020037095628-pct00043
인데, 여기서 nb는 기본 매트릭스에서의 열의 총 수와 동일한 양의 정수이고, nb1은 nb - 2보다 더 작은 양의 정수이다. 이러한 방식으로, 최대 사이클릭 캐시 사이즈가 직접적으로 정의될 수 있지만, 비트 선택은, 제한된 순환 버퍼의 각각의 리던던트 버전에 대한 시작 비트 인덱스를 결정하기 위해, 스케일링 다운 방식으로 수행된다. 동작은 간단하고 편리하다. 하나의 예에서, nb1은 nb - 2보다 더 작은데, 사이클릭 캐시가 제한되고 LDPC 코드워드 시퀀스를 완전히 저장할 수 없다는 것을 나타낸다. 이것은 몇몇 저전력 또는 저복잡성 디바이스에서, 그리고 몇몇 고 스루풋 디바이스에서도 또한 사용될 수 있다.
하나의 실시형태에서, 제1 송신을 위해 송신될 시퀀스의 리던던시 버전은 RV0이고, 제1 재송신의 리던던시 버전은, 0보다 더 크고 1보다 더 작은 실수인 코드 레이트(R)에 따라 결정된다. 제1 재송신은, 송신될 시퀀스가 제1 송신에서 정확하게 디코딩되지 않는 경우, 정보 패킷 비트 시퀀스에 대응하는 데이터를 처음으로 재송신할 필요가 있다는 것을 의미한다. 제1 재송신 데이터가 올바르게 디코딩될 수 없는 경우, 제2 재송신을 수행하는 것이 필요하다. 여전히 디코딩 에러가 있는 경우, 심지어 제3 재송신이 필요로 된다. 하나의 실시형태에서, 코드 레이트(R)는 정보 패킷 비트 시퀀스의 길이를 송신될 비트 시퀀스의 길이에 의해 나누는 것에 의해 획득되는 값이거나, 또는 코드 레이트(R)는 변조 코딩 스킴 인덱스에 의해 결정된다.
하나의 실시형태에서, 재송신의 리던던시 버전 값에 각각 대응하는 복수의 미리 설정된 코드 레이트 범위가 존재한다. 코드 레이트(R)가 위치되는 미리 결정된 코드 레이트 범위에 기초하여 재송신의 리던던시 버전 값을 결정할 수 있다. 복수의 미리 설정된 코드 레이트 범위 사이에는 교차점이 없다. 하나의 실시형태에서, 두 개의 미리 설정된 코드 레이트 범위가 있다: 0보다 더 크고 R0보다 더 작은 코드 레이트를 포함하는 미리 설정된 코드 레이트 범위 1, 및 R0보다 더 크거나 또는 동일하고 1보다 더 작은 코드 레이트를 포함하는 미리 설정된 코드 레이트 범위 2. 미리 설정된 코드 레이트 범위 1은 재송신의 리던던시 버전 값 RV2 또는 RV3에 대응하고, 미리 설정된 코드 레이트 범위 2는 재송신의 리던던시 버전 값 RV1에 대응한다. R0은 0보다 더 크고 1보다 더 작은 실수이다. 대안적으로, 특정한 실시형태에서, 기본 매트릭스의 기본 그래프 매트릭스가 BG1인 경우, R0은 1/2보다 더 크거나 또는 동일하고 3/4보다 더 작거나 또는 동일한 실수이고; 기본 매트릭스의 기본 그래프 매트릭스가 BG2인 경우, R0은 1/3보다 더 크거나 또는 동일하고 1/2보다 더 작거나 또는 동일한 실수이다.
하나의 실시형태에서, 세 개의 미리 설정된 코드 레이트 범위가 존재한다: 0보다 더 크고 R0보다 더 작은 코드 레이트를 포함하는 미리 설정된 코드 레이트 범위 1, R0보다 더 크거나 또는 동일하고 R1보다 더 작은 코드 레이트를 포함하는 미리 설정된 코드 레이트 범위 2, 및 R1보다 더 크거나 또는 동일하고 1보다 더 작은 코드 레이트를 포함하는 미리 설정된 코드 레이트 범위 3. 미리 설정된 코드 레이트 범위 1은 재송신의 리던던시 버전 값 RV3에 대응하고; 미리 설정된 코드 레이트 범위 2는 재송신의 리던던시 버전 값 RV2에 대응하고; 미리 설정된 코드 레이트 범위 3은 재송신의 리던던시 버전 값 RV1에 대응한다. R0 및 R1의 각각은 0보다 더 크고 1보다 더 작은 실수이고, R0은 R1보다 더 작다. 대안적으로, 특정한 실시형태에서, 기본 매트릭스의 기본 그래프 매트릭스가 BG1인 경우, R0은 1/2보다 더 작거나 또는 동일하고 0보다 더 큰 실수이고, R1은 1/2보다 더 크고 1보다 더 작은 실수이고; 기본 매트릭스의 기본 그래프 매트릭스가 BG2인 경우, R0은 1/3보다 더 작거나 또는 동일하고 0보다 더 큰 실수이고, R1은 1/3보다 더 크고 1보다 더 작은 실수이다.
하나의 실시형태에서, R0은 kb1 및 A3에 기초하여 결정되고, R1은 kb1 및 A2에 기초하여 결정되는데, 여기서 kb1은 기본 매트릭스의 시스템 열의 수보다 더 작거나 또는 동일한 양의 정수이다. 대안적으로, 특정한 실시형태에서, R0은
Figure 112020037095628-pct00044
와 동일하고, R1은
Figure 112020037095628-pct00045
와 동일하고, α 및 β의 각각은 0보다 더 큰 실수이다.
하나의 실시형태에서, 제1 송신에서 송신될 비트 시퀀스의 리던던시 버전은 RV0이고, 제1 재송신의 리던던시 버전 값은 제1 송신에서 송신될 비트 시퀀스의 길이 및 리프팅 사이즈에 기초하여 결정된다.
하나의 실시형태에서, 복수의 미리 설정된 정수 범위가 있는데, 미리 설정된 정수 범위의 각각은 재송신의 리던던시 버전 값에 대응한다. 코드 레이트가 위치되는 미리 결정된 코드 레이트 범위에 기초하여 재송신의 리던던시 버전 값을 결정할 수 있는데, 여기서 N은 송신될 비트 시퀀스의 길이 이고, Z는 리프팅 사이즈이며, 복수의 미리 설정된 정수 범위 사이에는 교차점이 없다. 하나의 실시형태에서, 세 개의 미리 설정된 정수 범위가 존재한다: 0보다 더 크고 C0보다 더 작은 정수를 포함하는 미리 설정된 정수 범위 1; C0보다 더 크거나 또는 동일하고 C1보다 더 작은 정수를 포함하는 미리 설정된 정수 범위 2; 및 C1보다 더 크거나 또는 동일하고 C보다 더 작은 정수를 포함하는 미리 설정된 정수 범위 3을 포함한다. 미리 설정된 정수 범위 1은 재송신의 리던던시 버전 값 RV1에 대응하고; 미리 설정된 정수 범위 2는 재송신의 리던던시 버전 값 RV2에 대응하고; 미리 설정된 정수 범위 3은 재송신의 리던던시 버전 값 RV3에 대응한다. C0, C1, 및 C는 양의 정수이고, C0은 C1보다 더 작고, C0 및 C1 둘 모두는 C보다 더 작다. 하나의 실시형태에서, C는 nb2 - 2와 동일한데, 여기서 nb2는 기본 매트릭스의 열의 총 수보다 더 작거나 또는 동일한 양의 정수이다. 대안적으로, 특정한 실시형태에서, 기본 매트릭스의 기본 그래프 매트릭스가 BG1인 경우, C0은 27보다 더 크거나 또는 37보다 더 작은 정수이고, C1은 44보다 더 크거나 또는 53보다 더 작은 정수이며, C는 66과 동일하다; 기본 매트릭스의 기본 그래프 매트릭스가 BG2인 경우, C0은 19보다 더 크거나 또는 29보다 더 작은 정수이고, C1은 30보다 더 크거나 또는 42보다 더 작은 정수이며, C는 50과 동일하다. 또한, 특정한 실시형태에서, 기본 매트릭스의 기본 그래프 매트릭스가 BG1인 경우, C0은 32와 동일하고, C1은 48과 동일하고, C는 66과 동일하고; 기본 매트릭스의 기본 그래프 매트릭스가 BG2인 경우, C0은 24와 동일하고, C1은 36과 동일하고, C는 50과 동일하다.
하나의 실시형태에서, 레이트 매칭된 비트 시퀀스는, 리던던시 버전 인덱스에 대응하여 송신될 비트 시퀀스를 획득하기 위해 미리 결정된 인덱스 번호 시퀀스에 따라 인터리빙된다.
비트 레벨 인터리빙은, 높은 코드 레이트 성능을 향상시키도록 및/또는 버스트 에러를 무효로 하도록 LDPC 코드에 의해 사용될 수 있다. BG1에 대한 예시적인 인터리빙이 도 6에서 도시되는데, 여기서 하나의 LDPC 코드워드(610)는 66 개의 단위로 편제되고, 각각의 단위는 Z 비트를 포함한다. 그 다음, 인터리빙된 코드워드(620)를 순환 버퍼에 기록하기 이전에, 이들 단위 사이의 인터리빙이 수행된다.
하나의 실시형태에서, 레이트 매칭된 비트 시퀀스의 비트 인터리빙과 관련하여: 인터리빙 이전의 비트 시퀀스는:
Figure 112020037095628-pct00046
이고, 인터리빙 이후의 비트 시퀀스는:
Figure 112020037095628-pct00047
인데, 여기서 인터리빙 방법은:
Figure 112020037095628-pct00048
이고, 여기서,
Figure 112020037095628-pct00049
는 미리 결정된 인덱스 번호 시퀀스이다.
하나의 실시형태에서, 미리 결정된 인덱스 번호 시퀀스는 블록 인터리버에 따라 획득되는데, 여기서 블록 인터리버의 행의 수는 Rsubblock이다. 레이트 매칭된 비트 시퀀스의 길이(N) 및 Rsubblock에 기초하여, 블록 인터리버의 열의 수가 Csubblock이다는 것을 결정할 수 있다. Csubblock은
Figure 112020037095628-pct00050
을 충족하는 가장 작은 정수이다. 블록 인터리버는 "행 입력 열 출력(row-in column-out)" 방식이다.
Figure 112020037095628-pct00051
인 경우, 마지막 행에서
Figure 112020037095628-pct00052
비트를 채우는 것이 필요하다. 블록 인터리빙에서, 열 순열이 또한 수행되고, 그 다음, 인터리빙된 비트 시퀀스는 열의 순서로 판독된다. 미리 결정된 인덱스 번호 시퀀스는 블록 인터리빙 방법에 따라 획득될 수도 있고, 인터리빙된 비트 시퀀스는 공식
Figure 112020037095628-pct00053
에 따라 획득된다.
하나의 실시형태에서, 블록 인터리버의 행의 수(Rsubblock)는 변조 차수의 양의 정수배이고, 변조 차수는 제로보다 더 큰 정수이다. 변조 차수는 컨스털레이션 변조 심볼에 의해 반송되는 비트 수를 지칭한다. 예를 들면, 컨스털레이션 심볼 변조는: BPSK, QPSK, 16 QAM, 64 QAM 및 256 QAM을 포함하고, 그들의 대응하는 변조 차수(각각의 컨스털레이션 심볼에 의해 반송되는 비트의 수)는, 각각: 1, 2, 4, 6 및 8이다.
하나의 실시형태에서, 블록 인터리버는 또한 미리 결정된 열 인덱스 번호의 시퀀스에 따라 열 순열을 수행하는데, 미리 결정된 열 인덱스 시퀀스의 길이는 블록 인터리버의 열의 수보다 더 작거나 또는 동일하다.
QAM 변조에서, 컨스털레이션 심볼은 동위상 신호 및 직교 신호로 구성된다. 두 신호의 직교성에 따라, 컨스털레이션 심볼은 두 개의 병렬 데이터(I 및 Q)를 반송할 수 있다. 예를 들면, 4 QAM은 2 비트를 반송하고, l6 QAM은 4 비트를 반송하고, 64 QAM은 6 비트를 반송하고, 256 QAM은 8 비트를 반송하고, 및 등등이다.
16 QAM 및 64 QAM의 고차 변조(즉, 변조 차수 ≥ 16)의 컨스털레이션 다이어그램(710, 810)이 도 7 및 도 8에서 각각 도시된다. 도 7에서, 16 QAM에 대한 4 비트를 갖는 복조된 LLR(720)의 정규화된 진폭이 또한 묘사된다. 16 QAM에 대한 LLR은 두 개의 그룹으로 분할될 수 있다: 더 큰 진폭을 갖는 처음 2 개의 LLR 및 더 작은 진폭을 갖는 나머지 2 개의 LLR. 유사하게, 도 8에서 도시되는 바와 같이, 세 개의 상이한 진폭 그룹이 64 QAM의 복조된 LLR(820)에서 관찰될 수 있다. LLR 진폭의 값은 신뢰도 또는 신뢰성을 나타낸다. LLR 진폭이 더 클수록, LLR은 더욱 신뢰 가능하다. 따라서, 고차 변조를 위한 복조된 LLR의 진폭은, 심지어 AWGN 채널에서도 내재하는 변동을 갖는다. 고차 변조의 이러한 동일하지 않은 비트 신뢰성은 LDPC 코드의 성능을 손상시킬 수도 있다.
16 QAM/64 QAM/256 QAM에 대한 복조된 LLR의 동일하지 않은 진폭에 기인하여, LDPC 코드의 성능을 향상시키기 위해서는 고차 변조를 위한 비트 인터리빙 스킴을 고려하는 것이 바람직하다. 256 QAM에 대한 예시적인 인터리빙 스킴이 본원에서 개시된다. 도 9에서 도시되는 바와 같이, 256 QAM의 8 개의 매핑된 비트(920)는 4 개의 그룹으로 분할될 수 있다: 첫 번째 및 두 번째 비트를 포함하는 그룹 1, 세 번째 및 네 번째 비트를 포함하는 그룹 2, 다섯 번째 및 여섯 번째 비트를 포함하는 그룹 3, 및 일곱 번째 및 여덟 번째 비트를 포함하는 그룹 4. 그룹 1에 대한 복조된 LLR은 가장 큰 신뢰성을 갖는 가장 큰 신뢰성을 가지며, 한편, 그룹 2는 두 번째로 가장 높은 신뢰성을 가지며, 그룹 3은 세 번째 신뢰성을 가지며, 그룹 4는 가장 작은 신뢰성을 갖는다.
도 10에서 도시되는 바와 같이, LDPC 코딩된 비트(1010)는 4 개의 그룹으로 분할된다. 제1 그룹 내의 비트는 모두 256 QAM 컨스털레이션 심볼에 대한 그룹 1에서 매핑된다. 마찬가지로, 제2 그룹 내의 비트는 그룹 2에서 매핑되고, 제3 그룹 내의 비트는 그룹 3에서 매핑되며, 제4 그룹 내의 비트는 그룹 4에서 매핑된다. 이것은 고차 변조의 성능을 향상시키기 위한 하나의 예시적인 비트 레벨 인터리빙 방법이다.
NR-LDPC에 대해 제한된 버퍼 레이트 매칭(limited buffer rate matching; LBRM)이 지원될 수도 있다. LDPC 디코더의 경우, 코드 레이트가 더 낮을수록, 디코딩은 더 긴 레이턴시를 갖는다. 따라서, 상이한 UE 카테고리에 대한 LDPC 코딩을 위한 LBRM을 지원하는 것이 바람직하다. LBRM의 사이즈를, 도 11에서 도시되는 바와 같이, nb'× Z(1110)로서, Z의 정수배가 되도록 설정하는 것이 적합하다. 매우 짧은 레이턴시의 UE 또는 매우 낮은 복잡도의 UE의 경우, 순환 버퍼의 사이즈는 작게 설정될 수 있다. nb'의 가장 작은 값은 kb + 4인데, 여기서 BG1의 경우 kb = 22이고, BG2의 경우 kb = 10이다. 높은 신뢰성의 UE의 경우, 순환 버퍼의 사이즈는 nb와 같을 수 있는데, 여기서 BG1의 경우 nb = 66이고, BG2의 경우 nb = 50이다.
[RV0, RV1, RV2, RV3]의 두 가지 정의는, 각각, 다음의 두 실시형태에서 개시된다.
제1 실시형태에서, [RV0, RV1, RV2]에 대한 시작 비트 위치는 도 12에서 도시되는 바와 같이 정의된다. LDPC 코드워드(1210)는 순환 버퍼에서 자연적인 순서를 갖는다. 순환 버퍼의 LDPC 코드워드는, 마더 LDPC 코드워드에서 비트 2 * Z 내지 2 * Z + Ncb - 1로부터 선택되는 Ncb 비트(0 내지 Ncb - 1)를 포함한다. RV0의 시작 비트 위치는 Si = 0으로서 정의되고; RV1의 시작 비트 위치는
Figure 112020037095628-pct00054
로서 정의되고; RV2의 시작 비트 위치는
Figure 112020037095628-pct00055
로서 정의된다. RV0, RV1 및 RV2의 정의에 대한 간단한 표현은 다음의 식:
Figure 112020037095628-pct00056
를 갖는데, 여기서 RV0 = 0이고, RV1 = 1이고 그리고 RV2 = 2이다. 이 실시형태에서의 리던던시 버전 RV3의 경우, 재송신 데이터는, 도 13에서 도시되는 바와 같이, 인터리빙된 LDPC 코드워드(1310)로부터 선택된다. 순환 버퍼에서 인터리빙된 LDPC 코드워드(1310)는, 인터리빙된 마더 LDPC 코드워드에서 비트 2 * Z 내지 2 * Z + Ncb - 1로부터 선택되는 Ncb 비트(0 내지 Ncb - 1)를 포함한다. Z 열을 갖는 블록 인터리빙 스킴은 인터리빙된 마더 LDPC 코드워드를 생성하여 RV3에 대응하는 데이터를 자체 디코딩 가능하게 만들기 위해 사용될 수 있다.
제2 실시형태에서, 도 14에서 도시되는 바와 같이, [RV0, RV1, RV2]에 대한 시작 비트 위치 설계는 제1 실시형태에서의 것과 동일하다; RV3에 대한 시작 비트 위치는 LDPC 코드워드(1410)의 단부 근처에서 설정된다. 순환 버퍼에서, LDPC 코드워드(1410)는 자연적인 순서를 갖는다. 하나의 예에서, RV3의 시작 비트 위치는 BG1의 경우 56xZ과 같고, BG2의 경우 43xZ과 같다.
본 개시의 다양한 실시형태가 상기에서 설명되었지만, 그들은 단지 예로서 제시된 것이며, 제한으로서 제시된 것이 아니다는 것이 이해되어야 한다. 마찬가지로, 다양한 다이어그램은 예시적인 아키텍쳐 또는 구성을 묘사할 수도 있는데, 이들은 기술 분야에서 통상의 기술을 가진 자가 본 개시의 예시적인 피쳐 및 기능을 이해하는 것을 가능하게 하기 위해 제공된다. 그러나, 그러한 사람은, 본 개시가 예시된 예시적인 아키텍쳐 또는 구성으로 제한되는 것이 아니라, 다양한 대안적인 아키텍쳐 및 구성을 사용하여 구현될 수 있다는 것을 이해할 것이다. 추가적으로, 기술 분야에서 통상의 기술을 가진 자에게 이해되는 바와 같이, 하나의 실시형태의 하나 이상의 피쳐는 본원에 설명되는 다른 실시형태의 하나 이상의 피쳐와 결합될 수 있다. 따라서, 본 개시의 폭 및 범위는, 상기 설명된 예시적인 실시형태 중 임의의 것에 의해 제한되지 않아야 한다.
"제1", "제2", 및 등등과 같은 명칭을 사용한 본원의 엘리먼트에 대한 임의의 언급은, 그들 엘리먼트의 양 또는 순서를 일반적으로 제한하지는 않는다는 것이 또한 이해된다. 오히려, 이들 명칭은, 본원에서, 두 개 이상의 엘리먼트 또는 엘리먼트의 인스턴스 사이를 구별하는 편리한 수단으로서 사용될 수 있다. 따라서, 제1 및 제2 엘리먼트에 대한 언급이, 단지 두 개의 엘리먼트만이 활용될 수 있다는 것, 또는 제1 엘리먼트가 어떤 방식으로 제2 엘리먼트보다 반드시 선행해야 한다는 것을 의미하지는 않는다.
추가적으로, 기술 분야에서 통상의 기술을 가진 자는, 정보 및 신호가 여러 가지 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다는 것을 이해할 것이다. 예를 들면, 상기 설명에서 언급될 수도 있는, 예를 들면, 데이터, 명령어, 커맨드, 정보, 신호, 비트 및 기호는, 전압, 전류, 전자기파, 자기장 또는 입자, 광학장(optical field) 또는 입자, 또는 이들의 임의의 조합에 의해 표현될 수 있다.
기술 분야에서 통상의 기술을 가진 자는, 본원에서 개시되는 양태와 관련하여 설명되는 다양한 예시적인 로직 블록, 모듈, 프로세서, 수단, 회로, 방법 및 기능 중 임의의 것이, 전자 하드웨어(예를 들면, 디지털 구현예, 아날로그 구현예, 또는 둘의 조합), 펌웨어, 명령어를 통합하는 다양한 형태의 프로그램 또는 설계 코드(이것은 본원에서, 편의상, "소프트웨어" 또는 "소프트웨어 모듈"로 지칭될 수 있음), 또는 이들 기법의 임의의 조합에 의해 구현될 수 있다는 것을 추가로 인식할 것이다.
하드웨어, 펌웨어 및 소프트웨어의 이러한 상호 교환성을 명확하게 예시하기 위해, 다양한 예시적인 컴포넌트, 블록, 모듈, 회로, 및 단계가, 상기에서, 일반적으로 그들의 기능성의 관점에서 설명되었다. 그러한 기능성이 하드웨어로서 구현되는지, 펌웨어 또는 소프트웨어로서 구현되는지, 또는 이들 기법의 조합으로서 구현되는지의 여부는, 전체 시스템에 부과되는 특정한 애플리케이션 및 설계 제약에 의존한다. 숙련된 기술자는 설명된 기능성을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수 있지만, 그러나 그러한 구현 결정은 본 개시의 범위로부터의 일탈을 야기하지는 않는다. 다양한 실시형태에 따르면, 프로세서, 디바이스, 컴포넌트, 회로, 구조체, 머신, 모듈, 등등은 본원에서 설명되는 기능 중 하나 이상을 수행하도록 구성될 수 있다. 명시된 동작 또는 기능과 관련하여 본원에서 사용되는 바와 같은 용어 "하도록 구성되는" 또는 "하기 위해 구성되는"은, 명시된 동작 또는 기능을 수행하기 위해 물리적으로 구성되는, 프로그래밍되는 및/또는 배열되는 프로세서, 디바이스, 컴포넌트, 회로, 구조체, 머신, 모듈, 등등에 관련된다.
더구나, 기술 분야에서 통상의 기술을 가진 자는, 본원에서 설명되는 다양한 예시적인 로직 블록, 모듈, 디바이스, 컴포넌트, 및 회로가, 범용 프로세서를 포함할 수 있는 집적 회로(integrated circuit; IC), 디지털 신호 프로세서(DSP), 주문형 집적 회로(application specific integrated circuit; ASIC), 필드 프로그래머블 게이트 어레이(FPGA) 또는 다른 프로그래머블 로직 디바이스, 또는 이들의 임의의 조합 내에서 구현될 수 있거나 또는 이들에 의해 수행될 수 있다는 것을 이해할 것이다. 로직 블록, 모듈 및 회로는, 네트워크 내의 또는 디바이스 내의 다양한 컴포넌트와 통신하기 위해 안테나 및/또는 트랜스시버를 더 포함할 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 그러나 대안적으로, 프로세서는 임의의 종래의 프로세서, 컨트롤러, 또는 상태 머신일 수 있다. 프로세서는 또한, 컴퓨팅 디바이스의 조합, 예를 들면, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어와 연계한 하나 이상의 마이크로프로세서, 또는 본원에서 설명되는 기능을 수행하기 위한 임의의 다른 적절한 구성으로서 구현될 수 있다.
소프트웨어로 구현되는 경우, 기능은 컴퓨터 판독 가능 매체 상에서 하나 이상의 명령어 또는 코드로서 저장될 수 있다. 따라서, 본원에서 개시되는 방법 또는 알고리즘의 단계는, 컴퓨터 판독 가능 매체 상에 저장되는 소프트웨어로서 구현될 수 있다. 컴퓨터 판독 가능 매체는, 컴퓨터 프로그램 또는 코드를 한 장소에서 다른 장소로 옮기는 것이 가능하게 될 수 있는 임의의 매체를 포함하는 통신 매체 및 컴퓨터 저장 매체 둘 모두를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 제한이 아닌 예로서, 그러한 컴퓨터 판독 가능 매체는, RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 스토리지, 자기 디스크 스토리지 또는 다른 자기 스토리지 디바이스, 또는 소망되는 프로그램 코드를 명령어 또는 데이터 구조의 형태로 저장하기 위해 사용될 수 있으며 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다.
본 문헌에서, 본원에서 사용되는 바와 같은 용어 "모듈"은, 소프트웨어, 펌웨어, 하드웨어, 및 본원에서 설명되는 관련 기능을 수행하기 위한 이들 엘리먼트의 임의의 조합을 지칭한다. 추가적으로, 논의의 목적을 위해, 다양한 모듈은 이산 모듈로서 설명되지만; 그러나, 기술 분야에서 통상의 기술을 가진 자에게 명백한 바와 같이, 본 개시의 실시형태에 따른 관련 기능을 수행하는 단일의 모듈을 형성하기 위해 두 개 이상의 모듈이 결합될 수도 있다.
추가적으로, 메모리 또는 다른 스토리지뿐만 아니라, 통신 컴포넌트가 본 개시의 실시형태에서 활용될 수도 있다. 명확성 목적을 위해, 상기의 설명은 상이한 기능 유닛 및 프로세서를 참조하여 본 개시의 실시형태를 설명하였다는 것이 인식될 것이다. 그러나, 상이한 기능 유닛, 프로세싱 로직 엘리먼트 또는 도메인 사이의 기능성의 임의의 적절한 분배가 본 개시를 손상시키지 않으면서 사용될 수도 있다는 것이 명백할 것이다. 예를 들면, 별개의 프로세싱 로직 엘리먼트, 또는 컨트롤러에 의해 수행되도록 예시되는 기능성은 동일한 프로세싱 로직 엘리먼트 또는 컨트롤러에 의해 수행될 수도 있다. 그러므로, 특정한 기능적 유닛에 대한 언급은, 엄격한 논리적 또는 물리적 구조 또는 편제(organization)를 나타내기 보다는, 설명된 기능성을 제공하기 위한 적절한 수단에 대한 언급에 불과하다.
본 개시에서 설명되는 구현예에 대한 다양한 수정이 기술 분야에서 통상의 기술을 가진 자에게 명백할 것이며, 본원에서 정의되는 일반적인 원리는 본 개시의 범위를 벗어나지 않으면서 다른 구현예에 적용될 수 있다. 따라서, 본 개시는 본원에서 나타내어지는 구현예로 제한되도록 의도된 것이 아니라, 이하의 청구범위에 기재된 바와 같이, 본원에서 개시되는 신규의 피쳐 및 원리와 부합하는 가장 넓은 범위를 부여받아야 한다.

Claims (26)

  1. 제1 노드에 의해 수행되는 방법으로서,
    인코딩된 비트 시퀀스를 획득하기 위해 기본 패리티 체크 매트릭스(base parity check matrix) 및 리프팅 사이즈(lifting size)(Z)에 기초하여 정보 비트 시퀀스를 인코딩하는 단계;
    상기 인코딩된 비트 시퀀스에 기초하여 마스터 비트 시퀀스(master bit sequence) - 상기 마스터 비트 시퀀스는 상기 인코딩된 비트 시퀀스에서 비트 2 * Z 내지 2 * Z + Ncb - 1로부터 선택되는 Ncb 비트인 비트 0 내지 Ncb - 1을 포함하며, 상기 Ncb는 상기 마스터 비트 시퀀스 내의 총 비트 수를 나타내는 양의 정수임 - 를 생성하는 단계;
    레이트 매칭된 비트 시퀀스(rate matched bit sequence)를 획득하기 위해 레이트 매칭 규칙에 따라 상기 마스터 비트 시퀀스의 서브세트를 선택하는 단계;
    송신될 비트 시퀀스를 획득하기 위해 상기 레이트 매칭된 비트 시퀀스를 인터리빙하는 단계; 및
    상기 송신될 비트 시퀀스를 제2 노드로 송신하는 단계
    를 포함하고,
    상기 마스터 비트 시퀀스의 서브세트는 적어도 네 개의 리던던시 버전(redundancy version): RV0, RV1, RV2 및 RV3 중 하나에 기초하여 선택되고,
    상기 마스터 비트 시퀀스의 서브세트가 리던던시 버전 RV1에 기초하여 선택된 경우, 상기 레이트 매칭된 비트 시퀀스는 상기 마스터 비트 시퀀스에서 비트 13×Z로부터 시작하는 상기 마스터 비트 시퀀스의 서브세트를 선택하는 것에 의해 획득되는 것인, 제1 노드에 의해 수행되는 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 레이트 매칭된 비트 시퀀스는, 상기 리던던시 버전 RV0에 대응하고, 상기 마스터 비트 시퀀스에서 비트 0으로부터 시작하는 상기 마스터 비트 시퀀스의 서브세트를 선택하는 것에 의해 획득되는 것인, 제1 노드에 의해 수행되는 방법.
  4. 제1항에 있어서,
    상기 레이트 매칭된 비트 시퀀스는, 상기 리던던시 버전들의 세트 내의 리던던시 버전들 중 적어도 하나에 대응하고, 상기 마스터 비트 시퀀스에서 비트
    Figure 112022043198586-pct00083
    로부터 시작하는 상기 마스터 비트 시퀀스의 서브세트를 선택하는 것에 의해 획득되되,
    α는 양의 실수이고,
    β는 양의 실수이고,
    δ는 -10보다 크고 10보다 작은 정수이며,
    Figure 112022043198586-pct00084
    은 가장 가까운 상위 정수(upper integer)를 취하는 것, 가장 가까운 하위 정수(lower integer)를 취하는 것, 또는 반올림에 의해 정수를 취하는 것 중 어느 하나를 의미하는 것인, 제1 노드에 의해 수행되는 방법.
  5. 제1항에 있어서,
    상기 레이트 매칭된 비트 시퀀스는, 상기 리던던시 버전들의 세트 내의 리던던시 버전들 중 적어도 하나에 대응하며, 상기 마스터 비트 시퀀스에서 비트
    Figure 112022043198586-pct00085
    로부터 시작하는 상기 마스터 비트 시퀀스의 서브세트를 선택하는 것에 의해 획득되되,
    α는 양의 실수이고,
    β는 양의 실수이고,
    δ는 -10보다 크고 10보다 작은 정수이며,
    Figure 112022043198586-pct00088
    은 가장 가까운 상위 정수(upper integer)를 취하는 것, 가장 가까운 하위 정수(lower integer)를 취하는 것, 또는 반올림에 의해 정수를 취하는 것 중 어느 하나를 의미하는 것인, 제1 노드에 의해 수행되는 방법.
  6. 제1항에 있어서,
    상기 레이트 매칭된 비트 시퀀스는, 상기 리던던시 버전 RV3에 대응하고, 상기 마스터 비트 시퀀스에서 비트 Ncb - x0으로부터 시작하는 상기 마스터 비트 시퀀스의 서브세트를 선택하는 것에 의해 획득되고,
    x0은 Ncb/4보다 작은 양의 정수인 것인, 제1 노드에 의해 수행되는 방법.
  7. 제1항에 있어서,
    상기 레이트 매칭된 비트 시퀀스는, 상기 리던던시 버전들의 세트 내의 리던던시 버전들 중 적어도 하나에 대응하며, 상기 마스터 비트 시퀀스에서 비트 x1로부터 시작하는 상기 마스터 비트 시퀀스의 서브세트를 선택하는 것에 의해 획득되고,
    x1은 Rmax에 기초하여 결정되며,
    Rmax는 0.8보다 크고 1보다 작은 실수인 것인, 제1 노드에 의해 수행되는 방법.
  8. 제1항에 있어서,
    상기 레이트 매칭된 비트 시퀀스는, 상기 리던던시 버전들의 세트 내의 리던던시 버전들 중 적어도 하나에 대응하고, 인터리빙된 마스터 비트 시퀀스를 생성하기 위해 상기 마스터 비트 시퀀스를 인터리빙하는 것과 상기 인터리빙된 마스터 비트 시퀀스에서 비트 x2로부터 시작하는 상기 마스터 비트 시퀀스의 서브세트를 선택하는 것에 의해 획득되고,
    x2는 Ncb보다 작은 음이 아닌 정수인 것인, 제1 노드에 의해 수행되는 방법.
  9. 제1항에 있어서,
    상기 레이트 매칭된 비트 시퀀스는, 상기 리던던시 버전 RV1 또는 RV2에 대응하고, 상기 마스터 비트 시퀀스에서 비트 A3×Z로부터 시작하는 상기 마스터 비트 시퀀스의 서브세트를 선택하는 것에 의해 획득되고,
    A3은 정수이며
    Figure 112022043198586-pct00086
    를 만족시키는 것인, 제1 노드에 의해 수행되는 방법.
  10. 제1항에 있어서,
    상기 송신될 비트 시퀀스를 송신하는 단계는,
    양의 정수인 변조 차수에 따라 변조된 심볼 시퀀스를 획득하기 위해 상기 송신될 비트 시퀀스를 변조하는 단계; 및
    상기 변조된 심볼 시퀀스를 상기 제2 노드로 송신하는 단계
    를 포함한 것인, 제1 노드에 의해 수행되는 방법.
  11. 삭제
  12. 제1 노드에 의해 수행되는 방법으로서,
    인코딩된 비트 시퀀스를 획득하기 위해 기본 패리티 체크 매트릭스(base parity check matrix) 및 리프팅 사이즈(lifting size)(Z)에 기초하여 정보 비트 시퀀스를 인코딩하는 단계;
    상기 인코딩된 비트 시퀀스에 기초하여 마스터 비트 시퀀스(master bit sequence) - 상기 마스터 비트 시퀀스는 상기 인코딩된 비트 시퀀스에서 비트 2 * Z 내지 2 * Z + Ncb - 1로부터 선택되는 Ncb 비트인 비트 0 내지 Ncb - 1을 포함하며, 상기 Ncb는 상기 마스터 비트 시퀀스 내의 총 비트 수를 나타내는 양의 정수임 - 를 생성하는 단계;
    레이트 매칭된 비트 시퀀스(rate matched bit sequence)를 획득하기 위해 레이트 매칭 규칙에 따라 상기 마스터 비트 시퀀스의 서브세트를 선택하는 단계;
    송신될 비트 시퀀스를 획득하기 위해 상기 레이트 매칭된 비트 시퀀스를 인터리빙하는 단계; 및
    상기 송신될 비트 시퀀스를 제2 노드로 송신하는 단계
    를 포함하고,
    상기 레이트 매칭된 비트 시퀀스는, 리던던시 버전 RV3에 대응하고, 상기 마스터 비트 시퀀스에서 비트 A×Z로부터 시작하는 상기 마스터 비트 시퀀스의 서브세트를 선택하는 것에 의해 획득되며,
    상기 기본 패리티 체크 매트릭스는 제1 기본 그래프 및 제2 기본 그래프를 포함하고,
    상기 제1 기본 그래프의 경우 A는 56과 동일하고, 상기 제2 기본 그래프의 경우 A는 43과 동일한 것인, 제1 노드에 의해 수행되는 방법.
  13. 제12항에 있어서,
    상기 제1 기본 그래프의 경우, 상기 제1 기본 그래프는 46 개의 행 및 68 개의 열을 포함하며;
    상기 제2 기본 그래프의 경우, 상기 제2 기본 그래프는 42 개의 행 및 52 개의 열을 포함하는 것인, 제1 노드에 의해 수행되는 방법.
  14. 프로세서 및 메모리를 포함하는 제1 통신 노드로서,
    상기 메모리는 명령어들을 저장하고, 상기 명령어들은, 실행시, 상기 프로세서로 하여금,
    인코딩된 비트 시퀀스를 획득하기 위해 기본 패리티 체크 매트릭스 및 리프팅 사이즈(Z)에 기초하여 정보 비트 시퀀스를 인코딩하게 하고;
    상기 인코딩된 비트 시퀀스에 기초하여 마스터 비트 시퀀스 - 상기 마스터 비트 시퀀스는 상기 인코딩된 비트 시퀀스에서 비트 2 * Z 내지 2 * Z + Ncb - 1로부터 선택되는 Ncb 비트인 비트 0 내지 Ncb - 1을 포함하며, 상기 Ncb는 상기 마스터 비트 시퀀스 내의 총 비트 수를 나타내는 양의 정수임 - 를 생성하게 하고;
    레이트 매칭된 비트 시퀀스를 획득하기 위해 레이트 매칭 규칙에 따라 상기 마스터 비트 시퀀스의 서브세트를 선택하게 하고;
    송신될 비트 시퀀스를 획득하기 위해 상기 레이트 매칭된 비트 시퀀스를 인터리빙하게 하며;
    상기 송신될 비트 시퀀스를 제2 통신 노드로 송신하게 하게 하고,
    상기 마스터 비트 시퀀스의 서브세트는 적어도 네 개의 리던던시 버전(redundancy version): RV0, RV1, RV2 및 RV3 중 하나에 기초하여 선택되고,
    상기 마스터 비트 시퀀스의 서브세트가 리던던시 버전 RV1에 기초하여 선택된 경우, 상기 레이트 매칭된 비트 시퀀스는 상기 마스터 비트 시퀀스에서 비트 13×Z로부터 시작하는 상기 마스터 비트 시퀀스의 서브세트를 선택하는 것에 의해 획득되는 것인, 프로세서 및 메모리를 포함하는 제1 통신 노드.
  15. 삭제
  16. 제14항에 있어서,
    상기 레이트 매칭된 비트 시퀀스는, 상기 리던던시 버전 RV0에 대응하고, 상기 마스터 비트 시퀀스에서 비트 0으로부터 시작하는 상기 마스터 비트 시퀀스의 서브세트를 선택하는 것에 의해 획득되는 것인, 프로세서 및 메모리를 포함하는 제1 통신 노드.
  17. 제14항에 있어서,
    상기 레이트 매칭된 비트 시퀀스는, 상기 리던던시 버전 RV3에 대응하고, 상기 마스터 비트 시퀀스에서 비트 Ncb - x0으로부터 시작하는 상기 마스터 비트 시퀀스의 서브세트를 선택하는 것에 의해 획득되고,
    x0은 Ncb/4보다 작은 양의 정수인 것인, 프로세서 및 메모리를 포함하는 제1 통신 노드.
  18. 제14항에 있어서,
    상기 레이트 매칭된 비트 시퀀스는, 상기 리던던시 버전 RV1 또는 RV2에 대응하고, 상기 마스터 비트 시퀀스에서 비트 A3×Z로부터 시작하는 상기 마스터 비트 시퀀스의 서브세트를 선택하는 것에 의해 획득되고;
    A3은 정수이며,
    Figure 112022043198586-pct00087
    를 만족시키는 것인, 프로세서 및 메모리를 포함하는 제1 통신 노드.
  19. 삭제
  20. 프로세서 및 메모리를 포함하는 제1 통신 노드로서,
    상기 메모리는 명령어들을 저장하고, 상기 명령어들은, 실행시, 상기 프로세서로 하여금,
    인코딩된 비트 시퀀스를 획득하기 위해 기본 패리티 체크 매트릭스 및 리프팅 사이즈(Z)에 기초하여 정보 비트 시퀀스를 인코딩하게 하고;
    상기 인코딩된 비트 시퀀스에 기초하여 마스터 비트 시퀀스 - 상기 마스터 비트 시퀀스는 상기 인코딩된 비트 시퀀스에서 비트 2 * Z 내지 2 * Z + Ncb - 1로부터 선택되는 Ncb 비트인 비트 0 내지 Ncb - 1을 포함하며, 상기 Ncb는 상기 마스터 비트 시퀀스 내의 총 비트 수를 나타내는 양의 정수임 - 를 생성하게 하고;
    레이트 매칭된 비트 시퀀스를 획득하기 위해 레이트 매칭 규칙에 따라 상기 마스터 비트 시퀀스의 서브세트를 선택하게 하고;
    송신될 비트 시퀀스를 획득하기 위해 상기 레이트 매칭된 비트 시퀀스를 인터리빙하게 하며;
    상기 송신될 비트 시퀀스를 제2 통신 노드로 송신하게 하게 하고,
    상기 레이트 매칭된 비트 시퀀스는, 리던던시 버전 RV3에 대응하고, 상기 마스터 비트 시퀀스에서 비트 A×Z로부터 시작하는 상기 마스터 비트 시퀀스의 서브세트를 선택하는 것에 의해 획득되고,
    상기 기본 패리티 체크 매트릭스는 제1 기본 그래프 및 제2 기본 그래프를 포함하고,
    상기 제1 기본 그래프의 경우 A는 56과 동일하고, 상기 제2 기본 그래프의 경우 A는 43과 동일한 것인, 프로세서 및 메모리를 포함하는 제1 통신 노드.
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