JP7464521B2 - Ldpcコード化データを処理する方法および装置 - Google Patents
Ldpcコード化データを処理する方法および装置 Download PDFInfo
- Publication number
- JP7464521B2 JP7464521B2 JP2020514239A JP2020514239A JP7464521B2 JP 7464521 B2 JP7464521 B2 JP 7464521B2 JP 2020514239 A JP2020514239 A JP 2020514239A JP 2020514239 A JP2020514239 A JP 2020514239A JP 7464521 B2 JP7464521 B2 JP 7464521B2
- Authority
- JP
- Japan
- Prior art keywords
- bit sequence
- base
- master
- bits
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 91
- 238000012545 processing Methods 0.000 title description 12
- 239000011159 matrix material Substances 0.000 claims description 122
- 238000004891 communication Methods 0.000 claims description 52
- 230000005540 biological transmission Effects 0.000 description 25
- 230000006870 function Effects 0.000 description 15
- 230000008569 process Effects 0.000 description 11
- 125000004122 cyclic group Chemical group 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000010295 mobile communication Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 108091026890 Coding region Proteins 0.000 description 2
- 230000001174 ascending effect Effects 0.000 description 2
- 238000004590 computer program Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 238000005562 fading Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 241000700159 Rattus Species 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000004422 calculation algorithm Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
- H03M13/255—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with Low Density Parity Check [LDPC] codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1148—Structural properties of the code parity-check or generator matrix
- H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1148—Structural properties of the code parity-check or generator matrix
- H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
- H03M13/2707—Simple row-column interleaver, i.e. pure block interleaving
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/63—Joint error correction and other techniques
- H03M13/6306—Error control coding in combination with Automatic Repeat reQuest [ARQ] and diversity transmission, e.g. coding schemes for the multiple transmission of the same information or the transmission of incremental redundancy
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/63—Joint error correction and other techniques
- H03M13/635—Error control coding in combination with rate matching
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/65—Purpose and implementation aspects
- H03M13/6508—Flexibility, adaptability, parametrability and configurability of the implementation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0041—Arrangements at the transmitter end
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0057—Block codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0067—Rate matching
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0071—Use of interleaving
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
- H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
- H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
- H04L1/1812—Hybrid protocols; Hybrid automatic repeat request [HARQ]
- H04L1/1819—Hybrid protocols; Hybrid automatic repeat request [HARQ] with retransmission of additional or different redundancy
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
- H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
- H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
- H04L1/1867—Arrangements specially adapted for the transmitter end
- H04L1/1893—Physical mapping arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Probability & Statistics with Applications (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
本発明はさらに、例えば、以下を提供する。
(項目1)
第1のノードによって実施される方法であって、前記方法は、
基本パリティチェック行列およびリフトサイズZに基づいて情報ビット列をエンコードし、エンコードされたビット列を取得することと、
前記エンコードされたビット列に基づいて、マスタビット列を生成することであって、前記マスタビット列は、ビット0~Ncb-1のNcb個のビットを含み、前記Ncb個のビットは、前記エンコードされたビット列内のビット2*Z~2*Z+Ncb-1から選択される、ことと、
レートマッチングルールに従って前記マスタビット列の一部を選択し、レートマッチングされたビット列を取得することと、
所定のインデックス列に従って、前記レートマッチングされたビット列をインターリーブし、伝送されるべきビット列を取得することと、
前記伝送されるべきビット列を第2のノードに伝送することと
を含む、方法。
(項目2)
前記マスタビット列の前記一部は、冗長バージョンの組に含まれる冗長バージョンに基づいて選択される、項目1に記載の方法。
(項目3)
前記レートマッチングされたビット列は、前記冗長バージョンの組における前記冗長バージョンのうちの少なくとも1つに対応する以下のスキーム1:前記マスタビット列におけるビット0から開始する部分列を選択することに基づいて取得される、項目2に記載の方法。
(項目4)
前記レートマッチングされたビット列は、前記冗長バージョンの組における前記冗長バージョンのうちの少なくとも1つに対応する以下のスキーム2:前記マスタビット列におけるビット
αは、正の実数であり、βは、正の実数であり、δは、-10より大きく、かつ10より小さい整数であり、
(項目5)
前記レートマッチングされたビット列は、前記冗長バージョンの組における前記冗長バージョンのうちの少なくとも1つに対応する以下のスキーム3:前記マスタビット列におけるビット
(項目6)
前記レートマッチングされたビット列は、前記冗長バージョンの組における前記冗長バージョンのうちの少なくとも1つに対応する以下のスキーム4:前記マスタビット列におけるビットNcb-x0から開始する部分列を選択することに基づいて取得され、
x0は、Ncb/4より小さい正の整数である、項目2に記載の方法 。
(項目7)
前記レートマッチングされたビット列は、前記冗長バージョンの組における前記冗長バージョンのうちの少なくとも1つに対応する以下のスキーム5:前記マスタビット列におけるビットx1から開始する部分列を選択することに基づいて取得され、
x1は、Rmaxに基づいて決定され、Rmaxは、0.8より大きく、かつ1より小さい実数である、項目2に記載の方法。
(項目8)
前記レートマッチングされたビット列は、前記冗長バージョンの組における前記冗長バージョンのうちの少なくとも1つに対応する以下のスキーム6:前記マスタビット列をインターリーブし、インターリーブされたマスタビット列を生成し、前記インターリーブされたマスタビット列におけるビットx2から開始する部分列を選択することに基づいて取得され、
x2は、Ncbより小さい非負の整数である、項目2に記載の方法。
(項目9)
前記レートマッチングされたビット列は、前記冗長バージョンの組における前記冗長バージョンのうちの少なくとも1つに対応する以下のスキーム7:前記マスタビット列におけるビットA3×Zから開始する部分列を選択することに基づいて取得され、
A3は、整数であり、
(項目10)
前記冗長バージョンの組は、少なくとも4つの冗長バージョンRV0、RV1、RV2、およびRV3を備えている、項目2に記載の方法。
(項目11)
前記冗長バージョンRV1、RV2、およびRV3のうちの多くても2つが、以下のスキーム6:前記マスタビット列をインターリーブし、インターリーブされたマスタビット列を生成し、前記インターリーブされたマスタビット列におけるビットx2から開始する部分列を選択することに対応し、
x2は、Ncbより小さい非負の整数である、項目10に記載の方法。
(項目12)
前記冗長バージョンRV1、RV2、およびRV3のうちの2つが、以下のスキーム6:前記マスタビット列をインターリーブし、インターリーブされたマスタビット列を生成し、前記インターリーブされたマスタビット列におけるビットx2から開始する部分列を選択することに対応し、
x2は、Ncbより小さい非負の整数であり、前記2つの冗長バージョンは、x2の2つの異なる値に対応する、項目10に記載の方法。
(項目13)
前記冗長バージョンRV1、RV2、およびRV3のうちの少なくとも1つは、以下のスキーム2:前記マスタビット列におけるビット
αは、正の実数であり、βは、正の実数であり、δは、-10より大きく、かつ10より小さい整数であり、
(項目14)
前記冗長バージョンRV1、RV2、およびRV3のうちの少なくとも1つは、以下のスキーム3:前記マスタビット列におけるビット
(項目15)
前記冗長バージョンRV0は、以下のスキーム1:前記マスタビット列におけるビット0から開始する部分列を選択することに対応し、
前記冗長バージョンRV1は、以下のスキーム、
スキーム2:前記マスタビット列におけるビット
スキーム5:前記マスタビット列におけるビットx1から開始する部分列を選択することであって、x1は、Rmaxに基づいて決定され、Rmaxは、0.8より大きく、かつ1より小さい実数である、ことと、
スキーム7:前記マスタビット列におけるビットA3×Zから開始する部分列を選択することであって、A3は、整数であり、
のうちの少なくとも1つに対応する、項目10に記載の方法。
(項目16)
前記冗長バージョンRV2は、以下のスキーム3:前記マスタビット列におけるビット
(項目17)
前記冗長バージョンRV3は、以下のスキーム、
スキーム4:前記マスタビット列におけるビットNcb-x0から開始する部分列を選択することであって、x0は、Ncb/4より小さい正の整数である、ことと、
スキーム6:前記マスタビット列をインターリーブし、インターリーブされたマスタビット列を生成し、前記インターリーブされたマスタビット列におけるビットx2から開始する部分列を選択することであって、x2は、Ncbより小さい非負の整数である、ことと
のうちの少なくとも1つに対応する、項目16に記載の方法 。
(項目18)
前記冗長バージョンRV0は、以下のスキーム1:前記マスタビット列におけるビット0から開始する部分列を選択することに対応し、
前記冗長バージョンRV1、RV2、およびRV3のうちの少なくとも2つは、以下のスキーム:
スキーム4:前記マスタビット列におけるビットNcb-x0から開始する部分列を選択することであって、x0は、Ncb/4より小さい正の整数である、ことと、
スキーム6:前記マスタビット列をインターリーブし、インターリーブされたマスタビット列を生成し、前記インターリーブされたマスタビット列におけるビットx2から開始する部分列を選択することであって、x2は、Ncbより小さい非負の整数である、ことと 、
スキーム7:前記マスタビット列におけるビットA3×Zから開始する部分列を選択することであって、A3は、整数であり、
のうちの少なくとも2つに対応する、項目10に記載の方法。
(項目19)
前記伝送されるべきビット列を伝送することは、
正の整数である変調次数に従って、前記伝送されるべきビット列を変調し、変調されたシンボル列を取得することと、
前記変調されたシンボル列を前記第2のノードに伝送することと
を含む、項目1に記載の方法。
(項目20)
前記所定のインデックス列は、R subblock 個の行数を有するブロックインターリーバに基づいて決定され、
R subblock は、前記変調次数の正の整数倍である、項目19に記載の方法。
(項目21)
前記伝送されるべきビット列は、所定の列インデックス列に従って前記ブロックインターリーバによって実施される列置換に基づいて取得される、項目20に記載の方法。
(項目22)
元の伝送中、前記ブロックインターリーバのデータは、第1の列インデックス順序に従って読み取られ、
再伝送中、前記ブロックインターリーバのデータは、前記第1の列インデックス順序と異なる第2の列インデックス順序に従って読み取られる、項目20に記載の方法。
(項目23)
前記第1の列インデックス順序は、昇順列インデックス順序であり、
前記第2の列インデックス順序は、降順列インデックス順序である、項目22に記載の方法。
(項目24)
再伝送中、前記ブロックインターリーバの少なくとも1つの列におけるデータは、再伝送のために読み取られる前に循環シフトされる、項目20に記載の方法。
(項目25)
項目1-24のいずれか1項に記載の方法を行うように構成された通信ノード。
(項目26)
項目1-24のいずれか1項に記載の方法を行うためのコンピュータ実行可能命令を記憶している非一過性コンピュータ読み取り可能な媒体。
Claims (13)
- 第1のノードによって実行される方法であって、前記方法は、
基本パリティチェック行列およびリフトサイズZに基づいて、準循環低密度パリティチェック(LDPC)コーディングを使用して、情報ビット列をエンコードすることにより、エンコードされたビット列を取得することであって、
前記基本パリティチェック行列は、2つの基本グラフのうちの1つ、すなわち、基本グラフ1または基本グラフ2のいずれかに従って決定され、
前記基本グラフ1に関して、前記基本パリティチェック行列は、46行68列を含み、
前記基本グラフ2に関して、前記基本パリティチェック行列は、42行52列を含む、ことと、
前記エンコードされたビット列に基づいて、マスタビット列を生成することであって、前記マスタビット列は、ビット0~Ncb-1のNcb個のビットを含み、前記Ncb個のビットは、前記エンコードされたビット列内のビット2*Z~2*Z+Ncb-1から選択される、ことと、
レートマッチングルールに従って前記マスタビット列の一部を選択することにより、レートマッチングされたビット列を取得することと、
前記レートマッチングされたビット列をインターリーブすることにより、伝送されるべきビット列を取得することと、
前記伝送されるべきビット列を第2のノードに伝送することと
を含み、
前記マスタビット列の一部は、少なくとも4つの冗長バージョンRV0、RV1、RV2、RV3のうちの1つに基づいて選択され、
前記マスタビット列の一部が前記冗長バージョンRV1に基づいて選択されるとき、前記レートマッチングされたビット列は、前記マスタビット列内のビットA1×Zから開始する部分列を選択することによって取得され、
A1は、kb0+3に等しく、
前記基本グラフ1に関して、kb0は、22に等しく、かつ、基本行列のシステム列の数量を表し、
前記基本グラフ2に関して、kb0は、10に等しく、かつ、基本行列のシステム列の数量を表す、方法。 - 前記レートマッチングされたビット列は、前記冗長バージョンRV0に対応し、前記マスタビット列におけるビット0から開始する部分列を選択することによって取得される、請求項1に記載の方法。
- 前記レートマッチングされたビット列は、前記冗長バージョンRV3に対応し、前記マスタビット列におけるビットNcb-x0から開始する部分列を選択することによって取得され、
x0は、Ncb/4より小さい正の整数である、請求項1に記載の方法。 - 前記レートマッチングされたビット列は、前記冗長バージョンRV2に対応し、前記マスタビット列におけるビットA3×Zから開始する部分列を選択することによって取得され、
A3は、整数であり、
を満たす、請求項1に記載の方法。 - 前記伝送されるべきビット列を伝送することは、
正の整数である変調次数に従って、前記伝送されるべきビット列を変調することにより、変調されたシンボル列を取得することと、
前記変調されたシンボル列を前記第2のノードに伝送することと
を含む、請求項1に記載の方法。 - 前記レートマッチングされたビット列は、前記冗長バージョンRV3に対応し、前記マスタビット列におけるビットA×Zから開始する部分列を選択することによって取得され、
前記基本グラフ1に関して、Aは56に等しく、前記基本グラフ2に関して、Aは43に等しい、請求項1に記載の方法。 - プロセッサおよびメモリを備えている第1の通信ノードであって、前記メモリは、命令を記憶しており、前記命令は、実行されると、
基本パリティチェック行列およびリフトサイズZに基づいて、準循環低密度パリティチェック(LDPC)コーディングを使用して、情報ビット列をエンコードすることにより、エンコードされたビット列を取得することであって、
前記基本パリティチェック行列は、2つの基本グラフのうちの1つ、すなわち、基本グラフ1または基本グラフ2のいずれかに従って決定され、
前記基本グラフ1に関して、前記基本パリティチェック行列は、46行68列を含み、
前記基本グラフ2に関して、前記基本パリティチェック行列は、42行52列を含む、ことと、
前記エンコードされたビット列に基づいて、マスタビット列を生成することであって、前記マスタビット列は、ビット0~Ncb-1のNcb個のビットを含み、前記Ncb個のビットは、前記エンコードされたビット列内のビット2*Z~2*Z+Ncb-1から選択される、ことと、
レートマッチングルールに従って前記マスタビット列の一部を選択することにより、レートマッチングされたビット列を取得することと、
前記レートマッチングされたビット列をインターリーブすることにより、伝送されるべ
きビット列を取得することと、
前記伝送されるべきビット列を第2のノードに伝送することと
を前記プロセッサに行わせ、
前記マスタビット列の一部は、少なくとも4つの冗長バージョンRV0、RV1、RV2、RV3のうちの1つに基づいて選択され、
前記マスタビット列の一部が前記冗長バージョンRV1に基づいて選択されるとき、前記レートマッチングされたビット列は、前記マスタビット列内のビットA1×Zから開始する部分列を選択することによって取得され、
A1は、kb0+3に等しく、
前記基本グラフ1に関して、kb0は、22に等しく、かつ、基本行列のシステム列の数量を表し、
前記基本グラフ2に関して、kb0は、10に等しく、かつ、基本行列のシステム列の数量を表す、第1の通信ノード。 - 前記レートマッチングされたビット列は、前記冗長バージョンRV0に対応し、前記マスタビット列におけるビット0から開始する部分列を選択することによって取得される、請求項7に記載の第1の通信ノード。
- 前記レートマッチングされたビット列は、前記冗長バージョンRV3に対応し、前記マスタビット列におけるビットNcb-x0から開始する部分列を選択することによって取得され、
x0は、Ncb/4より小さい正の整数である、請求項7に記載の第1の通信ノード。 - 前記レートマッチングされたビット列は、前記冗長バージョンRV2に対応し、前記マスタビット列におけるビットA3×Zから開始する部分列を選択することによって取得され、
A3は、整数であり、
- 前記レートマッチングされたビット列は、前記冗長バージョンRV3に対応し、前記マスタビット列におけるビットA×Zから開始する部分列を選択することによって取得され、
前記基本グラフ1に関して、Aは56に等しく、前記基本グラフ2に関して、Aは43に等しい、請求項7に記載の第1の通信ノード。 - プロセッサおよびメモリを備えている第1の通信ノードであって、前記メモリは、命令を記憶しており、前記命令は、実行されると、
基本パリティチェック行列およびリフトサイズZに基づいて、準循環低密度パリティチェック(LDPC)コーディングを使用して、情報ビット列をエンコードすることにより、エンコードされたビット列を取得することであって、
前記基本パリティチェック行列は、2つの基本グラフのうちの1つ、すなわち、基本グラフ1または基本グラフ2のいずれかに従って決定され、
前記基本グラフ1に関して、前記基本パリティチェック行列は、46行68列を含み、
前記基本グラフ2に関して、前記基本パリティチェック行列は、42行52列を含む、ことと、
前記エンコードされたビット列に基づいて、マスタビット列を生成することであって、
前記マスタビット列は、ビット0~Ncb-1のNcb個のビットを含み、前記Ncb個のビットは、前記エンコードされたビット列内のビット2*Z~2*Z+Ncb-1から選択される、ことと、
レートマッチングルールに従って前記マスタビット列の一部を選択することにより、レートマッチングされたビット列を取得することと、
前記レートマッチングされたビット列をインターリーブすることにより、伝送されるべきビット列を取得することと、
前記伝送されるべきビット列を第2のノードに伝送することと
を前記プロセッサに行わせ、
前記マスタビット列の一部は、少なくとも4つの冗長バージョンRV0、RV1、RV2、RV3のうちの1つに基づいて選択され、
前記レートマッチングされたビット列は、前記冗長バージョンRV3に対応し、前記マスタビット列におけるビットA×Zから開始する部分列を選択することによって取得され、
前記グラフ1に関して、Aは56に等しく、前記基本グラフ2に関して、Aは43に等しい、第1の通信ノード。 - 第1のノードによって実行される方法であって、前記方法は、
基本パリティチェック行列およびリフトサイズZに基づいて、準循環低密度パリティチェック(LDPC)コーディングを使用して、情報ビット列をエンコードすることにより、エンコードされたビット列を取得することであって、
前記基本パリティチェック行列は、2つの基本グラフのうちの1つ、すなわち、基本グラフ1または基本グラフ2のいずれかに従って決定され、
前記基本グラフ1に関して、前記基本パリティチェック行列は、46行68列を含み、
前記基本グラフ2に関して、前記基本パリティチェック行列は、42行52列を含む、ことと、
前記エンコードされたビット列に基づいて、マスタビット列を生成することであって、前記マスタビット列は、ビット0~Ncb-1のNcb個のビットを含み、前記Ncb個のビットは、前記エンコードされたビット列内のビット2*Z~2*Z+Ncb-1から選択される、ことと、
レートマッチングルールに従って前記マスタビット列の一部を選択することにより、レートマッチングされたビット列を取得することと、
前記レートマッチングされたビット列をインターリーブすることにより、伝送されるべきビット列を取得することと、
前記伝送されるべきビット列を第2のノードに伝送することと
を含み、
前記マスタビット列の一部は、少なくとも4つの冗長バージョンRV0、RV1、RV2、RV3のうちの1つに基づいて選択され、
前記レートマッチングされたビット列は、前記冗長バージョンRV3に対応し、前記マスタビット列におけるビットA×Zから開始する部分列を選択することによって取得され、
前記基本グラフ1に関して、Aは56に等しく、前記基本グラフ2に関して、Aは43に等しい、方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2023217949A JP2024029096A (ja) | 2017-09-11 | 2023-12-25 | Ldpcコード化データを処理する方法および装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2017/101278 WO2019047230A1 (en) | 2017-09-11 | 2017-09-11 | METHOD AND APPARATUS FOR PROCESSING LOW DENSITY PARITY CONTROL CODED DATA |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023217949A Division JP2024029096A (ja) | 2017-09-11 | 2023-12-25 | Ldpcコード化データを処理する方法および装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021502718A JP2021502718A (ja) | 2021-01-28 |
JP7464521B2 true JP7464521B2 (ja) | 2024-04-09 |
Family
ID=65634605
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020514239A Active JP7464521B2 (ja) | 2017-09-11 | 2017-09-11 | Ldpcコード化データを処理する方法および装置 |
JP2023217949A Pending JP2024029096A (ja) | 2017-09-11 | 2023-12-25 | Ldpcコード化データを処理する方法および装置 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023217949A Pending JP2024029096A (ja) | 2017-09-11 | 2023-12-25 | Ldpcコード化データを処理する方法および装置 |
Country Status (7)
Country | Link |
---|---|
US (2) | US11233531B2 (ja) |
EP (1) | EP3682546A4 (ja) |
JP (2) | JP7464521B2 (ja) |
KR (1) | KR102450664B1 (ja) |
CN (2) | CN116054843A (ja) |
CA (1) | CA3073980C (ja) |
WO (1) | WO2019047230A1 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111741311B (zh) | 2014-10-31 | 2024-04-02 | 三星电子株式会社 | 用于对运动矢量进行编码/解码的方法和装置 |
JP2019165269A (ja) * | 2016-07-28 | 2019-09-26 | シャープ株式会社 | 基地局装置、端末装置および通信方法 |
CN112994844B (zh) * | 2017-06-23 | 2023-02-14 | 华为技术有限公司 | 一种信道编码方法、数据接收方法及相关设备 |
WO2019090468A1 (en) * | 2017-11-07 | 2019-05-16 | Qualcomm Incorporated | Methods and apparatus for crc concatenated polar encoding |
WO2021214788A1 (en) * | 2020-04-21 | 2021-10-28 | Khitish Chandra Behera | Method and system for efficient low latency rate-matching and bit-interleaving for 5g nr |
EP4226537A1 (en) * | 2020-10-09 | 2023-08-16 | Qualcomm Incorporated | Starting bit determination for pusch repetition with transport block size scaling |
CN112653473B (zh) * | 2020-12-11 | 2021-08-13 | 天津大学 | 一种基于渐进弦边增长的非二进制ldpc码优化方法 |
KR20230037264A (ko) * | 2021-09-09 | 2023-03-16 | 삼성전자주식회사 | 통신 시스템에서 신호 송수신 방법 및 장치 |
WO2023057046A1 (en) * | 2021-10-05 | 2023-04-13 | Nokia Technologies Oy | Reduced complexity ldpc encoding |
CN116318552B (zh) * | 2023-03-15 | 2023-09-22 | 归芯科技(深圳)有限公司 | Turbo码的交织或解交织方法及其器件、通信芯片和装置 |
CN117081607B (zh) * | 2023-08-30 | 2024-03-19 | 白盒子(上海)微电子科技有限公司 | 一种nr ldpc部分校验矩阵编译码指示信息获取方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018144560A1 (en) | 2017-02-03 | 2018-08-09 | Idac Holdings, Inc. | Code block segmentation depending on ldpc base matrix selection |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6029264A (en) * | 1997-04-28 | 2000-02-22 | The Trustees Of Princeton University | System and method for error correcting a received data stream in a concatenated system |
DE60114849T2 (de) * | 2001-11-16 | 2006-04-20 | Matsushita Electric Industrial Co., Ltd., Kadoma | ARQ Sendewiederholung mit Anforderungswiederholungs-Schema das mehrere Redundanz-Versionen verwendet und Empfänger/Sender dafür |
US7139964B2 (en) * | 2002-05-31 | 2006-11-21 | Broadcom Corporation | Variable modulation with LDPC (low density parity check) coding |
US6961888B2 (en) * | 2002-08-20 | 2005-11-01 | Flarion Technologies, Inc. | Methods and apparatus for encoding LDPC codes |
US7346832B2 (en) * | 2004-07-21 | 2008-03-18 | Qualcomm Incorporated | LDPC encoding methods and apparatus |
JP4293172B2 (ja) * | 2005-09-13 | 2009-07-08 | ソニー株式会社 | 復号装置および復号方法 |
CN101005334B (zh) * | 2007-01-12 | 2010-12-29 | 中兴通讯股份有限公司 | 一种低密度奇偶校验码的混合自动请求重传包生成方法 |
CN101277118A (zh) * | 2007-03-28 | 2008-10-01 | 北京三星通信技术研究有限公司 | 基于ldpc码的级联码的编码方法 |
CN101350695B (zh) * | 2007-07-20 | 2012-11-21 | 电子科技大学 | 低密度奇偶校验码译码方法及系统 |
US7865813B2 (en) * | 2007-07-30 | 2011-01-04 | Marvell International Ltd. | Rate matching for a wireless communications systems |
CN101188428B (zh) * | 2007-12-10 | 2012-09-05 | 中兴通讯股份有限公司 | 一种ldpc码的有限长度循环缓存的速率匹配方法 |
CN101489135B (zh) * | 2009-01-22 | 2011-04-27 | 航天恒星科技有限公司 | 一种方便ldpc长码在fpga实现的编码器及编码方法 |
CN101867443B (zh) * | 2009-04-14 | 2015-05-20 | 中兴通讯股份有限公司 | 速率匹配方法和装置 |
KR101733489B1 (ko) * | 2010-01-17 | 2017-05-24 | 엘지전자 주식회사 | 무선 통신 시스템에서 제어 정보의 전송 방법 및 장치 |
US8781006B2 (en) * | 2010-05-21 | 2014-07-15 | Qualcomm Incorporated | Link adaptation in multi-carrier communication systems |
EP2536030A1 (en) * | 2011-06-16 | 2012-12-19 | Panasonic Corporation | Bit permutation patterns for BICM with LDPC codes and QAM constellations |
US10541781B2 (en) | 2016-01-29 | 2020-01-21 | Intel IP Corporation | Rate matching using low-density parity-check codes |
CN107026709B (zh) * | 2016-02-01 | 2021-02-12 | 中兴通讯股份有限公司 | 一种数据包编码处理方法及装置、基站及用户设备 |
US10523386B2 (en) * | 2016-06-24 | 2019-12-31 | Lg Electronics Inc. | Method of processing data block in wireless communication system and apparatus therefor |
ES2787907T3 (es) | 2016-08-12 | 2020-10-19 | Ericsson Telefon Ab L M | Métodos de adaptación de velocidad para códigos LDPC |
US10804933B2 (en) | 2016-09-30 | 2020-10-13 | Lg Electronics Inc. | QC LDPC code rate matching method and device therefor |
CN108400838B (zh) * | 2017-02-06 | 2021-05-18 | 华为技术有限公司 | 数据处理方法及设备 |
WO2018169339A1 (ko) | 2017-03-16 | 2018-09-20 | 엘지전자 주식회사 | 채널 코딩을 수행하는 방법 및 이를 위한 장치 |
WO2018174569A1 (en) * | 2017-03-22 | 2018-09-27 | Samsung Electronics Co., Ltd. | Apparatus and method of transmission using harq in communication or broadcasting system |
US11368169B2 (en) | 2017-03-24 | 2022-06-21 | Zte Corporation | Processing method and device for quasi-cyclic low density parity check coding |
CN109120374B (zh) | 2017-06-26 | 2022-11-18 | 中兴通讯股份有限公司 | 准循环低密度奇偶校验编码设计方法及装置 |
US10735134B2 (en) * | 2017-08-11 | 2020-08-04 | Qualcomm Incorporated | Self-decodable redundancy versions for low-density parity-check codes |
CN114679185A (zh) | 2017-08-11 | 2022-06-28 | 中兴通讯股份有限公司 | 数据编码方法及装置 |
-
2017
- 2017-09-11 JP JP2020514239A patent/JP7464521B2/ja active Active
- 2017-09-11 EP EP17924512.1A patent/EP3682546A4/en active Pending
- 2017-09-11 KR KR1020207010380A patent/KR102450664B1/ko active IP Right Grant
- 2017-09-11 CN CN202310037330.7A patent/CN116054843A/zh active Pending
- 2017-09-11 CN CN201780094816.7A patent/CN111066252B/zh active Active
- 2017-09-11 CA CA3073980A patent/CA3073980C/en active Active
- 2017-09-11 WO PCT/CN2017/101278 patent/WO2019047230A1/en unknown
-
2020
- 2020-02-13 US US16/790,046 patent/US11233531B2/en active Active
-
2021
- 2021-12-31 US US17/566,846 patent/US11728830B2/en active Active
-
2023
- 2023-12-25 JP JP2023217949A patent/JP2024029096A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018144560A1 (en) | 2017-02-03 | 2018-08-09 | Idac Holdings, Inc. | Code block segmentation depending on ldpc base matrix selection |
Non-Patent Citations (3)
Title |
---|
InterDigital Inc.,LDPC Rate Matching Design,3GPP TSG RAN WG1 #90, R1-1714168,2017年08月 |
Qualcomm Incorporated,LDPC Rate Matching,3GPP TSG RAN WG1 #90, R1-1713462,2017年08月 |
Samsung,Rate matching for data channel coding,3GPP TSG RAN WG1 #90, R1-1714590,2017年08月 |
Also Published As
Publication number | Publication date |
---|---|
CA3073980C (en) | 2022-11-01 |
JP2024029096A (ja) | 2024-03-05 |
KR20200054249A (ko) | 2020-05-19 |
CN111066252A (zh) | 2020-04-24 |
CA3073980A1 (en) | 2019-03-14 |
EP3682546A1 (en) | 2020-07-22 |
KR102450664B1 (ko) | 2022-10-04 |
EP3682546A4 (en) | 2020-09-23 |
CN111066252B (zh) | 2023-01-06 |
JP2021502718A (ja) | 2021-01-28 |
US11233531B2 (en) | 2022-01-25 |
WO2019047230A1 (en) | 2019-03-14 |
CN116054843A (zh) | 2023-05-02 |
US11728830B2 (en) | 2023-08-15 |
US20200212937A1 (en) | 2020-07-02 |
US20220158658A1 (en) | 2022-05-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7464521B2 (ja) | Ldpcコード化データを処理する方法および装置 | |
US11677497B2 (en) | Apparatus and method of transmission using HARQ in communication or broadcasting system | |
CN107888198B (zh) | 准循环ldpc编译码方法、装置及ldpc编译码器 | |
JP6915061B2 (ja) | 情報処理方法、装置、通信デバイスおよび通信システム | |
EP3667963A1 (en) | Data encoding method and device, storage medium, and processor | |
US11251813B2 (en) | System and method for processing control information | |
JP2020507990A (ja) | 情報を処理するための方法および装置、通信デバイス、ならびに通信システム | |
KR20180107692A (ko) | 통신 또는 방송 시스템에서 harq 적용시 전송 방법 및 장치 | |
KR102509968B1 (ko) | 통신 또는 방송 시스템에서 harq 적용시 전송 방법 및 장치 | |
US20230253984A1 (en) | Method and apparatus for data decoding in communication or broadcasting system | |
CN117918053A (zh) | 使用根据子块交织器生成的校验块进行无线通信重传的方法和装置 | |
KR20180107701A (ko) | 통신 또는 방송 시스템에서 harq 적용시 전송 방법 및 장치 | |
KR20190017600A (ko) | 통신시스템에서 효율적인 데이터 송수신 방법 및 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200512 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200909 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20211011 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20211015 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220114 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220609 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220907 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20221219 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20230317 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230511 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20230823 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20231225 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20240105 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20240326 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20240328 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7464521 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |