CN111066252B

CN111066252B - 处理ldpc编码数据的方法和装置

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Publication number: CN111066252B
Application number: CN201780094816.7A
Authority: CN
Inventors: 李立广; 徐俊; 许进
Original assignee: ZTE Corp
Current assignee: ZTE Corp
Priority date: 2017-09-11
Filing date: 2017-09-11
Publication date: 2023-01-06
Anticipated expiration: 2037-09-11
Also published as: CA3073980A1; CA3073980C; US11728830B2; CN116054843A; US20200212937A1; US11233531B2; EP3682546A1; KR102450664B1; JP2024029096A; WO2019047230A1; CN111066252A; JP7464521B2; US20220158658A1; JP2021502718A; KR20200054249A; EP3682546A4

Abstract

本文公开了用于在通信系统中处理由低密度奇偶校验(LDPC)编码的数据的方法和装置。在一个实施例中，公开了一种由第一节点执行的方法。该方法包括：基于基本奇偶校验矩阵和提升值Z对信息比特序列进行编码，以获得编码后的比特序列；基于编码后的比特序列生成长度为Ncb个比特的主比特序列，其中主比特序列的第0比特至第Ncb‑1比特为编码后的比特序列中的第2*Z比特至第2*Z+Ncb‑1比特中的Ncb个比特；根据速率匹配规则选择主比特序列的一个子集，获得速率匹配后比特序列；根据预定的索引序列交织速率匹配后比特序列，以获得待传送的比特序列；以及将待传送的比特序列传送到第二节点。

Description

处理LDPC编码数据的方法和装置

技术领域

本公开总体上涉及通信系统，并且更具体地，涉及用于在通信系统中处理由低密度奇偶校验(LDPC)编码的数据的方法和装置。

背景技术

数字通信系统通常包括三个部分：发送端、信道和接收端。发送端可以对信息序列进行编码以获得编码后的码字，对编码后的码字进行交织，并将交织后的比特映射到调制码元，然后可以根据通信信道信息处理并发送调制码元。在信道中，多径、移动和其他因素会导致特定的信道响应，这会使得数据传输失真。此外，噪声和干扰将进一步恶化数据传输。接收端接收穿过信道的调制码元数据。在接收端，数据会失真，并需要特定的处理来恢复原始信息序列。

基于在发送端处应用的一些信息序列编码方法，接收端可以相应地处理接收到的数据，以可靠地恢复原始信息序列。通常，编码方法基于前向纠错(FEC)，前向纠错将一些冗余信息添加到信息序列中。接收端可以利用冗余信息来可靠地恢复原始信息序列。

一些常见的FEC码包括：卷积码、Turbo码和低密度奇偶校验(LDPC)码。在FEC编码过程中，用FEC对k比特信息序列进行编码以获得n比特FEC编码码字(冗余比特是n-k)，其中FEC编码速率是k/n。LDPC码是线性块码，其可以由非常稀疏的奇偶校验矩阵或二进制映射定义。由于LDPC的奇偶校验矩阵的稀疏性，LDPC实现了编解码器的低复杂度并变得实用。多种实践和理论证明，LDPC码是加性高斯白噪声(AWGN)信道中性能最好的信道码，并且其性能非常接近香农极限。在LDPC码的奇偶校验矩阵中，每行都是奇偶校验码。如果一个索引位置元素的比特值在一行中等于1，则表明该比特正在参与奇偶校验码。如果其等于0，则该位置的比特不参与奇偶校验码。

由于其结构特征，准循环LDPC码在许多应用中变得流行，诸如IEEE802.11ac、IEEE802.11ad、IEEE802.11aj、IEEE802.16e、IEEE802.11n、微波通信、光纤通信等。5G NR(新无线电)移动通信已采用准循环LDPC码作为信道编码机制。

在LDPC通信系统中，在执行LDPC编码以获得LDPC码字之后，由于系统分配的传输资源可能不足以完全传输整个LDPC码字，所以有必要执行LDPC码字的速率匹配。在速率匹配过程中，码字在通过信道发送之前被调整大小，以便匹配与分配的传输资源一致的传输速率。例如，在5G系统中，速率匹配可以是指根据冗余版本，将存储LDPC码字的高速缓存中的一部分比特读出以进行传输。在速率匹配期间，从存储LDPC码字的高速缓存中的起始比特进行比特选择，其中起始比特的索引通常由冗余版本指示。

由于准循环LDPC编码的结构化编码特性和其他因素，速率匹配后，起始比特的选择和/或冗余版本的定义将对系统性能产生重大影响。特别地，在速率匹配中用于起始比特选择的现有方法会导致数据重传性能不稳定。也就是说，一些重传的数据具有良好的性能；但是其他重传数据的性能很差。此外，在高阶调制和衰落信道的情况下，用于处理LDPC编码数据的现有方法可能会损害系统性能。

因此，在现有文献或现有技术中没有用于上述问题的有效解决方案。

发明内容

本文公开的示例性实施例旨在解决与现有技术中呈现的一个或多个问题相关的问题，以及提供附加特征，当通过结合附图参考以下详细描述，这些附加特征将变得显而易见。根据各种实施例，本文公开了示例性系统、方法、设备和计算机程序产品。然而，应当理解，这些实施例是通过示例而非限制的方式呈现的，并且对于阅读本公开的本领域普通技术人员来说显而易见的是，在保持在本公开的范围内的同时，可以对所公开的实施例进行各种修改。

在一个实施例中，公开了一种由第一节点执行的方法。该方法包括：基于基本奇偶校验矩阵和提升值Z对信息比特序列进行编码，以获得编码比特序列；基于编码比特序列生成长度为_Ncb比特的主比特序列，索引为0至_Ncb-1，其中主比特序列的第0比特至第_Ncb-1比特为编码比特序列中的第2*Z比特至第2*Z+_Ncb-1比特的_Ncb个比特；根据速率匹配规则选择主比特序列的子集，以获得速率匹配后比特序列；根据预定的索引序列对速率匹配后比特序列进行交织，以获得待传送的比特序列；以及将待传送的比特序列传送到第二节点。

在不同的实施例中，公开了在一些实施例中被配置为执行所公开的方法的通信节点。

在又一个实施例中，公开了一种非暂时性计算机可读介质，其上存储有用于执行一些实施例中所公开的方法的计算机可执行指令。

附图说明

下面参考以下附图详细描述本公开的各种示例性实施例。附图仅仅是为了说明的目的而提供的，并且仅仅描述了本公开的示例性实施例，以便于读者理解本公开。因此，附图不应被认为是对本公开的宽度、范围或适用性的限制。应当注意，为了清楚和便于说明，这些附图不一定按比例绘制。

图1示出了根据本公开的一些实施例的具有循环缓存器的用于LDPC码的示例性速率匹配机制。

图2示出了根据本公开的一些实施例的通信节点的框图。

图3示出了根据本公开的一些实施例的由通信节点执行的用于传送由LDPC编码的数据的方法的流程图。

图4示出了根据本公开的一些实施例的由通信节点执行的用于重传由LDPC编码的数据的方法的流程图。

图5示出了根据本公开的一些实施例的由通信节点执行的用于接收和解码由LDPC编码的数据的方法的流程图。

图6示出了根据本公开的一些实施例，对LDPC编码比特执行的示例性交织机制。

图7示出了根据本公开的一些实施例的16QAM(正交幅度调制)及其相应的解调对数似然比(LLRs)的星座图(constellation)。

图8示出了根据本公开的一些实施例的64个QAM及其相应的解调LLR的星座图。

图9示出了根据本公开的一些实施例的与256QAM的星座图相对应的解调LLR。

图10示出了根据本公开的一些实施例，对LDPC编码比特执行的另一示例性交织机制。

图11示出了根据本公开的一些实施例的用于LDPC码的示例性有限缓存速率匹配机制。

图12示出了根据本公开的一些实施例的冗余版本RV0、RV1、RV2的示例性起始比特位置。

图13示出了根据本公开的一些实施例的冗余版本RV3的示例性起始比特位置。

图14示出了根据本公开的一些实施例的冗余版本RV0、RV1、RV2、RV3的示例性起始比特位置。

具体实施方式

下面参考附图描述本公开的各种示例性实施例，以使本领域普通技术人员能够制作和使用本公开。对于本领域普通技术人员来说显而易见的是，在阅读了本公开之后，在不脱离本公开的范围的情况下，可以对本文描述的示例进行各种改变或修改。因此，本公开不限于本文描述和示出的示例性实施例和应用。此外，本文公开的方法中的步骤的特定顺序或层次仅仅是示例性的方法。基于设计偏好，可以重新安排所公开的方法或过程的步骤的特定顺序或层次，同时保持在本公开的范围内。因此，本领域普通技术人员将理解，本文公开的方法和技术以样本顺序呈现各种步骤或动作，并且除非另有明确说明，否则本公开不限于呈现的特定顺序或层次。

为了提高速率匹配后的系统性能，并实现重传性能的稳定性，本教导公开了用于选择对应于每个冗余版本(RV)的起始比特位置的方法和装置，并且公开了一种比特交织方法，以解决在高阶调制或衰落信道下准循环LDPC编码性能差的问题。

准循环LDPC码的奇偶校验矩阵H是M×Z行和N×Z列的矩阵，它由M×N个子矩阵组成。每个子矩阵是大小为Z×Z的基本置换矩阵的不同幂。也就是说，每个子矩阵是通过将大小为Z×Z的单位矩阵循环移位多个值而获得的。为了更容易地数学描述单位矩阵的循环移位，可以使用以下数学公式来描述准循环LDPC码的奇偶校验矩阵：

如果hb_ij＝＝-1，则

是大小为Z×Z的全零矩阵；否则，

是标准置换矩阵P的非负整数幂，并且标准置换矩阵P如下所示：

根据这个定义，Z和幂hb_ij可以唯一地标识每个块矩阵。如果块矩阵是全0矩阵，则其可以由“-1”、空值或其他形式来表示。如果块矩阵是通过单位矩阵的循环移位s获得的，那么它可以由s表示。所有hb_ij可以形成准循环LDPC编码的基矩阵Hb，并且LDPC码的基矩阵Hb可以被表示如下：

因此，基矩阵Hb包含两种类型的元素：指示全零方阵的元素；以及指示相对于单位矩阵的循环移位大小的元素，所述元素通常表示为0和(Z-1)之间的整数。基矩阵Hb可以被称为基本校验矩阵或移位值矩阵或置换值矩阵。在Hb中，如果表示全零矩阵的每个元素被“0”元素替换，并且如果每个其他元素被“1”元素替换，则可以获得准循环LDPC编码模板矩阵(称为基图或BG)。准循环LDPC码的基矩阵Hb可以根据准循环LDPC码的基图和一组移位值(或系数)来确定。基本置换矩阵或全零方阵的维数Z可以被定义为移位大小、提升值、扩展因子或子矩阵大小。

因此，可以由基本校验矩阵Hb和提升值Z唯一地确定结构化LDPC码。例如，基矩阵Hb(2行和4列)示出如下，其中相应的提升值z等于4。

对应的基图(BG)为：

奇偶校验矩阵H由基矩阵Hb和提升值Z获得，如下：

在准循环LDPC编码过程中，可以根据基矩阵Hb和提升值z确定的奇偶校验矩阵来直接编码。根据LDPC码的定义，满足H×C＝0。H包括[Hs Hp]，其中Hs是奇偶校验矩阵的系统列部分矩阵，并且Hp是奇偶校验矩阵的校验列部分矩阵。C可以包括[Cs Cp]，其中Cs是LDPC码的系统比特序列(信息比特、已知比特)，而Cp是LDPC码的奇偶校验比特序列(未知比特)。LDPC编码过程是计算奇偶校验比特序列的过程。此外，Hs×Cs＝Hp×Cp。然后，奇偶校验比特序列可以被计算为Cp＝Hp^-1×Hs×Cs，因此奇偶校验矩阵的校验列部分矩阵必须是正方形并且是二进制可逆的。然后，准循环LDPC编码序列可以获得为[Cs Cp]。可替换地，也可以根据每个Z比特块的循环移位来计算准循环LDPC编码序列。

本教导公开了一种用于基于速率匹配中的冗余版本(RV)来选择起始比特的方法。对于不同的RV，起始比特位置可能不会均匀分布。选择起始比特位置的一个可能的目标可能是避免传输针对不同RV的重复比特。

本教导还公开了一种用于重传LDPC编码数据的方法。在接收到指示需要重传的反馈信号之后，发送端可以基于与基于该反馈信号确定的RV相对应的机制来重新选择新的起始比特位置。

此外，本教导公开了一种交织方法，例如基于块交织，在速率匹配之后对比特序列进行交织，其中块交织器的行数等于调制阶数的正整数倍。块交织器还可以根据预定的列索引序列执行列置换，以进一步混合信息比特和奇偶校验比特，并提高平均传输性能。在一个实施例中，预定列索引序列的长度小于或等于块交织器的列数。

本文公开的用于处理准循环LDPC编码数据的方法可以应用于新的无线接入技术(NR)通信系统、LTE移动通信系统、第五代(5G)移动通信系统或其他无线/有线通信系统。这些方法可以应用于下行链路传输(用于基站将数据传输至移动用户)或上行链路传输(用于移动用户将数据传输至基站)。在本教导中，移动用户可以指：移动设备、接入终端、用户终端、用户站、用户单元、移动站、远程站、远程终端、用户代理、用户设备、用户装置或一些其他术语；并且基站可以指：接入点(AP)、节点B、无线网络控制器(RNC)、演进型节点B(eNB)、基站控制器(BSC)、基站收发器站(BTS)、基站(BS)、收发器功能(TF)、无线路由器、无线收发器、基本服务单元、扩展服务单元、无线基站(RBS)或一些其他术语。在本教导中公开的准循环LDPC编码数据处理方法可以应用于新无线接入技术(新RAT)中的以下场景：增强移动宽带(eMBB)场景、超可靠和低延迟通信(URLLC)场景或者大规模机器类型通信(mMTC)场景。

图1示出了根据本公开的一些实施例的用于具有循环缓存110的LDPC码的示例性速率匹配机制100。如图1所示，在本实施例中，LDPC编码位的前2*Z比特不包括在循环缓存110中。循环缓存110包含循环比特序列，该循环比特序列可以称为主比特序列，从中可以选择获得待传送的比特序列以用于传输。待传送的比特序列是主比特序列的一个子序列，并且其是从对应于当前RV索引的位置开始。在该示例中，有四个RV，每个RV在循环缓存中具有固定的起始比特位置。RV0对应于主比特序列的起始比特位置0；而其他三个RV(RV1、RV2和RV3)的起始比特位置在主比特序列中均匀分布。在一个实施例中，RV0是可自解码的，并且每个RV的起始位置是z的整数倍。起始比特位置的更多类型的选择将在本教导中稍后描述。

图2示出了根据本公开的一些实施例的通信节点200的框图。通信节点200是可以被配置为实现本文描述的各种方法的设备的示例。如图2所示，通信节点200包括包含系统时钟202的壳体240、处理器204、存储器206、包括发送器212和接收器214的收发器210、功率模块208、LDPC编码器220、块交织器222、速率匹配器224、比特交织器226、调制器228和LDPC解码器229。

在该实施例中，系统时钟202向处理器204提供定时信号，用于控制通信节点200的所有操作的定时。处理器204控制通信节点200的一般操作，并且可以包括一个或多个处理电路或模块，诸如中央处理单元(CPU)和/或以下任意组合：通用微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、控制器、状态机、门逻辑、分立硬件组件、专用硬件有限状态机、或者可以执行数据计算或其他操作的任何其他合适的电路、设备和/或结构。

可以包括只读存储器(ROM)和随机存取存储器(RAM)两者的存储器206可以向处理器204提供指令和数据。存储器206的一部分还可以包括非易失性随机存取存储器(NVRAM)。处理器204通常基于存储在存储器206中的程序指令来执行逻辑和算术运算。存储在存储器206中的指令(也称为软件)可以由处理器204执行以执行本文所述的方法。处理器204和存储器206一起形成存储和执行软件的处理系统。如本文所使用的，“软件”是指任何类型的指令，无论是指软件、固件、中间件、微码等，其可以配置机器或设备来执行一个或多个期望的功能或进程。指令可以包括代码(例如，以源代码格式、二进制代码格式、可执行代码格式或任何其他合适的代码格式)。当由一个或多个处理器执行时，指令使得处理系统执行本文描述的各种功能。

包括发送器212和接收器214的收发器210允许通信节点200向远程设备(例如，BS或另一UE)发送数据和从远程设备(例如，BS或另一UE)接收数据。天线250通常附接到壳体240，并电耦合到收发器210。在各种实施例中，通信节点200包括(未示出)多个发送器、多个接收器、多个收发器和/或多个天线。发送器212可以被配置成无线发送具有不同分组类型或功能的分组，这些分组由处理器204生成。类似地，接收器214被配置成接收具有不同分组类型或功能的分组，并且处理器204被配置成处理多个不同分组类型的分组。例如，处理器204可以被配置成确定分组的类型，并相应地处理分组和/或分组的字段。

200可以是无线网络中的基站或移动用户。200可以用作无线通信中的发送端和/或接收端。当通信节点200用作发送端时，LDPC编码器220可以基于LDPC编码机制对信息比特序列进行编码，以获得编码比特序列。LDPC编码可以基于基矩阵Hb和提升值z。信息比特序列包括携带通信节点200想要传送的原始信息的信息比特。编码比特序列包括携带原始信息的信息比特和用于纠错的奇偶校验比特两者。220可以向速率匹配器224发送编码比特序列(可以称为码字)，以进行速率匹配。

该示例中的224可以执行速率匹配，以调整码字的大小，用于通过信道传输，以便匹配与通信系统分配的传输资源一致的传输速率。224可以基于编码的比特序列生成主比特序列。如先前在图1中所示示例，可以通过移除编码比特序列中的一些首部部分比特并将剩余比特存储到循环缓存中来获得主比特序列。可以理解，主比特序列也可以根据基于编码比特序列的其他方法生成。主比特序列认为是速率匹配器224的主LDPC码字或母LDPC码字，以根据速率匹配规则或传输速率要求选择其中一部分用于传输。在一个实施例中，对于每次传输，速率匹配器224基于包括在一组冗余版本中的一个冗余版本，选择主比特序列的子集来获得速率匹配后比特序列。224可以将每个速率匹配后比特序列发送给比特交织器226和/或块交织器222进行交织。

226可以对速率匹配后比特序列执行比特级交织，以增强LDPC编码性能，尤其是对于高阶调制。例如，比特交织器226可以根据预定的索引序列对速率匹配后比特序列进行交织，以获得待传送的比特序列。

在一个实施例中，块交织器222可以基于具有R_subblock行数的矩阵来确定比特交织器226的预定索引序列。为了适应高阶调制，R_subblock被选择为调制阶数的正整数倍。例如，对于16QAM调制，R_subblock可以是16、32、48、64等。

此外，块交织器222可以在获得待传送的比特序列之前对矩阵执行列置换。列置换可以根据预定的列索引序列来执行。在一个实施例中，预定列索引序列的长度小于或等于块交织器222的矩阵的列数。226或块交织器222可以在交织后将待传送的比特序列发送到调制器228进行调制和传输。

228可以根据为正整数的调制阶数，例如16QAM、64QAM、256QAM等，调制待传送的比特序列，以获得调制后的码元序列。然后，228通过发送器212将调制后的码元序列传输到用作接收端的另一个通信节点。

当通信节点200用作接收端时，调制器228可以经由接收器214从用作发送端的另一通信节点接收调制后的码元序列。在一个实施例中，调制器228可以根据调制阶数来对调制后的码元序列进行解调，以获得比特序列，并将该比特序列发送到LDPC解码器229进行解码。在另一个实施例中，通信节点200还包括单独的解调器(未示出)，用于根据调制阶数对调制后的码元序列进行解调以获得比特序列，并将该比特序列发送到LDPC解码器229进行解码。

229可以尝试基于LDPC编码机制对比特序列进行解码，以获得发送端发送的原始信息比特。在解码期间，LDPC解码器229可以例如基于比特序列中的奇偶校验比特来确定调制后的码元序列是否存在传输误差。根据解码结果，LDPC解码器229可以生成与比特序列相关联的反馈信号。例如，反馈信号可以指示确认(ACK)、否定确认(NACK)或不连续传输(DTX)。229可以通过发送器212向发送端传送反馈信号。

当通信节点200用作发送端时，速率匹配器224可以经由接收器214从接收端接收与先前发送的比特序列相关联的反馈信号。在一个实施例中，速率匹配器224可以基于与基于反馈信号确定的RV相对应的机制来重新选择主比特序列的子集。然后，速率匹配器224可以向比特交织器226发送重新选择的比特序列，即速率匹配后比特序列，用于比特交织。在比特交织器226执行比特交织之后，例如基于根据调制阶数的块交织器222的块交织和列置换，调制器228可以执行调制并经由发送器212重传到接收端。

功率模块208可以包括电源，诸如一个或多个电池，以及功率调节器，以向图2中的每个上述模块提供调节后的功率。在一些实施例中，如果通信节点200耦合到专用外部电源(例如，墙壁电源插座)，则功率模块208可以包括变压器和功率调节器。

上面讨论的各种模块通过总线系统230耦合在一起。总线系统230可以包括数据总线，并且除了数据总线之外，还可以包括例如电源总线、控制信号总线和/或状态信号总线。应当理解，通信节点200的模块可以使用任何合适的技术和介质可操作地彼此耦合。

尽管在图2中示出了多个单独的模块或组件，但是本领域普通技术人员将理解，可以组合或共同地实现一个或多个模块。例如，处理器204不仅可以实现上述关于处理器204的功能，还可以实现上述关于LDPC编码器220的功能。相反，图2所示的每个模块可以使用多个单独的组件或元件来实现。

图3示出了根据本公开的一些实施例的由通信节点(例如，图2所示的通信节点200)执行的用于传输由LDPC编码的数据的方法300的流程图。在302处，被称为第一节点的通信节点基于LDPC编码机制对信息比特序列进行编码，以获得编码比特序列。第一节点在304处基于编码比特序列生成主比特序列。第一节点在306处根据速率匹配规则选择主比特序列的子集，以获得速率匹配后比特序列。在308处，第一节点根据预定的索引序列对速率匹配后比特序列进行交织，以获得待传送的比特序列。然后，第一节点在310处根据为正整数的调制阶数对待传送的比特序列进行调制，以获得调制后的码元序列。第一节点在312处将调制后的码元序列传输到第二节点。

图4示出了根据本公开的一些实施例的由通信节点(例如图2所示的通信节点200)执行的用于重传由LDPC编码的数据的方法400的流程图。在402处，第一节点从第二节点接收与待传送的比特序列相关联的反馈信号。第一节点在404处基于与基于反馈信号确定的冗余版本相对应的机制而重新选择主比特序列的子集。第一节点在406处根据预定的索引序列对重选的子集进行交织，以获得待重传的比特序列。在408处，第一节点将待重传的比特序列传输到第二节点。

图5示出了根据本公开的一些实施例的由通信节点(例如图2所示的通信节点200)执行的用于接收和解码由LDPC编码的数据的方法500的流程图。在502处，被称为第二节点的通信节点从第一节点接收调制后的码元序列。第二节点在504处根据调制阶数对调制后的码元序列进行解调以获得比特序列。第二节点在506处基于LDPC编码机制对比特序列进行解码。第二节点在508处基于解码生成与比特序列相关联的反馈信号。在510处，第二节点将反馈信号传输到第一节点。

现在将在下文中详细描述本公开的不同实施例。注意，本公开中的实施例和示例的特征可以以任何方式彼此组合而没有冲突。

在一个实施例中，公开了一种由第一节点执行的方法。基于LDPC编码机制对信息比特序列进行编码，以获得编码比特序列。基于基矩阵Hb和提升值Z对信息比特序列进行编码。然后，第一节点基于编码的比特序列生成主比特序列。主比特序列包括从编码比特序列中的第2*Z比特至第2*Z+Ncb-1比特中选择的Ncb比特(0至Ncb-1)。第一节点根据速率匹配规则选择主比特序列的一个子序列，以获得速率匹配后比特序列。在一个示例中，基于冗余版本选择主比特序列的子集，该冗余版本包括在至少包括(RV0、RV1、RV2和RV3)的一组冗余版本中。第一节点根据预定的索引序列对速率匹配后比特序列进行交织，以获得待传送的比特序列；并将待传送的比特序列传输到第二节点。

在一个实施例中，第一节点根据为正整数的调制阶数对待传送的比特序列进行调制以获得调制后的码元序列；并将调制后的码元序列传输到第二节点。预定的索引序列是基于具有R_subblock行数的块交织器来确定的，其中R_subblock是调制阶数的正整数倍。基于由块交织器根据预定的列索引序列执行的列置换来获得待传送的比特序列。

在一个实施例中，速率匹配后比特序列基于以下机制中的至少一个获得，每个机制对应于一组冗余版本中的至少一个冗余版本：机制1：从主比特序列中的第0比特开始选择获得子序列；机制2：从主比特序列中的第(function(α×Ncb/(β×3×Z))+δ)×Z比特开始选择获得子序列，其中α是正实数，β是正实数，δ是大于-10且小于10的整数，并且function(·)表示取最接近的上整数、取最接近的下整数或通过四舍五入取整数；机制3：从主比特序列中的第(function(α×Ncb/(β×3×Z))×2+δ)×Z比特开始选择获得子序列；机制4：从主比特序列中的第Ncb-x0比特开始选择获得子序列，其中x0是小于Ncb/4的正整数；机制5：从主比特序列中的第x1比特开始选择获得子序列，其中，x1基于R max确定，并且R max是大于0.8且小于1的实数；机制6：对主比特序列进行交织，以生成交织后的主比特序列，并从交织后的主比特序列中的第x2比特开始选择获得子序列，其中x2是小于Ncb的非负整数；以及机制7：从主比特序列中的第A3×Z比特开始选择获得子序列，其中A3是整数并且满足Ncb/(4×Z)≤A3≤Ncb/(2×Z)。

在一个实施例中，该组冗余版本包括至少四个冗余版本(RV0、RV1、RV2和RV3)，并且冗余版本RV1、RV2和RV3中至多两个对应于机制6。当冗余版本RV1、RV2和RV3中的两个对应于机制6时，所述两个冗余版本对应于的两个不同x2值。在一个实施例中，冗余版本RV1、RV2和RV3中的至少一个对应于机制2和机制3中的至少一个。

在一个实施例中，冗余版本RV0对应于机制1；冗余版本RV1对应于机制2、机制5和机制7中的至少一个；冗余版本RV2对应于机制3；并且冗余版本RV3对应于机制4和机制6中的至少一个。

在一个实施例中，冗余版本RV0对应于以下机制1：从主比特序列中的第0比特开始选择获得子序列；并且冗余版本RV1、RV2和RV3中的至少两个对应于以下机制中的至少两个：机制4：从主比特序列中的第Ncb-x0比特开始选择获得子序列，其中，x0是小于Ncb/4的正整数；机制6：对主比特序列进行交织，以生成交织后的主比特序列，并且从交织后的主比特序列中的第x2比特开始选择获得子序列，其中x2是小于Ncb的非负整数；以及机制7：从主比特序列中的第A3×Z比特开始选择获得子序列，其中A3是整数并且满足Ncb/(4×Z)≤A3≤Ncb/(2×Z)。在一些特定示例中，冗余版本RV1对应于机制7，并且冗余版本RV2和RV3之一对应于机制6；或者，冗余版本RV1对应于机制7，并且冗余版本RV2和RV3之一对应于机制4；或者，冗余版本RV1、RV2和RV3中的两个分别对应于机制4和机制6。

当NACK状态以及DTX状态两种状态之一发生时，发送端可以重传数据。NACK状态是指发送端确信接收端已经接收到数据，但是接收端没有正确解码。这样，发送端可以重传更多奇偶校验比特，以获得NACK状态的性能增益。

DTX状态是指发送端不确信接收端是否已经接收到数据。对于DTX状态，在接收端未接收到数据并且存在解码错误的情况下，发送端可以重传RV0的数据。但是在接收端已经接收到数据但存在解码错误的情况下，重传其他冗余版本的数据将提供更多的性能增益。因此，对于DTX状态，最好用可自解码的特征来定义冗余版本之一。可自解码的RV可以令人满意地解决DTX状态的问题。在一个实施例中，对于DTX状态，[RV1、RV2、RV3]中的至少一个是可自解码的，并且包含不在RV0中的附加奇偶校验比特。

在一个实施例中，第一节点从第二节点接收与待传送的比特序列相关联的NACK信号；基于与冗余版本RV1和冗余版本RV2中的至少一个相对应的机制，重新选择主比特序列的子集；根据预定的索引序列对重选的子集进行交织，以获得待重传的比特序列；并将待重传的比特序列传输到第二节点。这里的冗余版本RV1和RV2可以携带更多奇偶校验比特，并具有更小的重传数据有效编码率，以实现重传的性能增益。但是冗余版本RV1和RV2可能是不可自解码的。

在另一个实施例中，第一节点从第二节点接收与待传送的比特序列相关联的DTX信号；基于与冗余版本RV0和冗余版本RV3中的至少一个相对应的机制，重新选择主比特序列的子集；根据预定的索引序列对重选的子集进行交织，以获得待重传的比特序列；并将待重传的比特序列传输到第二节点。这里的冗余版本RV0和RV3是可自解码的，因此接收端可以直接解码重传的数据而不接收先前传输的数据。

在一个实施例中，在原始传输期间，根据第一列索引顺序而读出块交织器的数据；并且在重传期间，根据不同于第一列索引顺序的第二列索引顺序而读出块交织器的数据。在一个示例中，第一列索引顺序是递增的列索引顺序；而第二列索引顺序是递减的列索引顺序。

在一个实施例中，在重传期间，块交织器的至少一列中的数据在被读出以进行重传之前被循环移位。

在一个实施例中，基于准循环LDPC码对信息比特序列进行编码，并且准循环LDPC码中的奇偶校验矩阵具有两种类型的基图：基图1(BG1)和基图2(BG2)。BG1包括46行和68列；而BG2包括42行和52列。表1显示了在基图矩阵(BG1和BG2)中与i的行索引相对应的“1”位置。也就是说，“1”位置可以被循环置换单元矩阵代替。注意：在表1中，第一列对应于BG1和BG2的行索引i的指示；第二列对应于指示BG1的列索引j，其中i和j[i,j]的组合确定BG1的“1”位置；以及第三列对应于指示BG2的列索引j，其中i和j[i,j]的组合确定BG2的“1”位置。表2和表3分别示出了与BG1相对应的八个移位值矩阵(或8个基本奇偶校验矩阵)与BG2相对应的八个移位值矩阵(或8个基本奇偶校验矩阵)，其中i用于指示行索引，j用于指示列索引，并且i_LS是与提升值集合索引号一一对应。表4对应于BG1和BG2支持的提升值，包括八个提升值集合，其中八个提升值集合的索引号为0到7的顺序。可以基于信息分组的长度信息和准循环LDPC码的速率信息来确定基图矩阵。例如，如果长度信息小于或等于3840，并且准循环LDPC码率小于或等于2/3，则选择BG2；否则，选择BG1。可以基于信息分组的长度信息和基图矩阵的系统列数信息从表4中确定准循环LDPC码的提升值Z。例如，从表4中选择一个大于或等于K/kb的提升值(如Z)；根据所述提升值Z获得相应的一个提升值集合的索引；然后可以基于该索引从表2或表3中确定移位值矩阵，并然后可以根据公式P_i,j＝mod(V_i,j,Z)获得提升值Z对应的基矩阵Hb.，其中V_i,j是移位值矩阵的第i行和第j列的元素，并且P_i,j是基矩阵Hb的第i行和第j列的元素；根据提升值Z和基矩阵Hb，可以使用准循环LDPC码对信息分组比特序列进行编码。

表1：基图1和基图2

表2：BG1的移位值(8个基本奇偶校验矩阵)

表3：BG2的移位值(8个基本奇偶校验矩阵)

表4：基图矩阵的BG1和BG2支持的所有提升值

集合索引(i<sub>LS</sub>)	提升值的集合
		0	{2,4,8,16,32,64,128,256}
1	{3,6,12,24,48,96,192,384}
		2	{5,10,20,40,80,160,320}
3	{7,14,28,56,112,224}
		4	{9,18,36,72,144,288}
5	{11,22,44,88,176,352}
		6	{13,26,52,104,208}
7	{15,30,60,120,240}

在一个实施例中，存在冗余版本集{RV0，RV1，RV2，RV3}，其中冗余版本是一组冗余版本中的一个。与所述一组冗余版本中的第i个冗余版本RVi相对应的待传送比特序列的起始比特索引为：Ai×Z，i＝0、1、2或3，并且Z为提升值。在一个实施例中，对于对应于冗余版本RV0的比特选择，起始比特索引是0，即A0＝0。

在一个实施例中，在冗余版本集中，对于与冗余版本RV1相对应的比特选择，起始比特索引是A1×Z，其中A1等于kb0-1、kb0、kb0+1、kb0+2、kb0+3、kb0+4或kb0+5，其中Kb0是基矩阵的系统列的数量。在一个实施例中，基矩阵的基图矩阵可以是BG1，并且kb0＝22；以及基矩阵的基图矩阵可以是BG2，并且kb0＝10。

在一个实施例中，存在码率阈值Rmax，使得在一组冗余版本中，对于与冗余版本RV1相对应的比特选择，起始比特索引是A1×Z，其中A1由码率阈值Rmax确定。Rmax可以是大于0.4且小于1的实数。在一个实施例中，在一个实施例中，A1等于function(α×kb/Rmax)+2+δ，其中kb是小于或等于基矩阵的系统列数的正整数，α是大于0的实数，δ是大于-10且小于10的整数，function(·)是指取最接近的上整数，取最接近的下整数，或通过四舍五入取整数。在一个实施例中，在特定实施例中，所述基矩阵的基图矩阵是BG1，并且所述码率阈值Rmax是大于或等于8/9且小于1的实数；或者所述基矩阵的基图矩阵是BG2，并且所述码率阈值Rmax是大于或等于2/3且小于1的实数。

在一个实施例中，在冗余版本集中，对于对应于冗余版本RV2和RV3的比特选择，起始比特索引分别是A2×Z和A3×Z，其中A2和A3的具体值根据A1和nb0确定，其中nb0是小于或等于基矩阵的列总数的正整数。在一个实施例中，在特定实施例中，A2等于A1+function(α×(nb0-2)/(β×3))+δ，A3等于A1+function(α×(nb0-2)/(β×3))×2+δ，其中α是大于0的实数，β是大于0的实数，δ是大于-10且小于10的整数，function(·)是指取最接近的上整数，取最接近的下整数，或者通过四舍五入取整数。在特定实施例中，当基矩阵的基图矩阵是BG1时，则nb0＝68，以及当基矩阵的基图矩阵是BG2时，则nb0＝52。

在一个实施例中，在冗余版本集中，对于对应于冗余版本RV1和RV2的比特选择，起始比特索引分别是A1×Z和A2×Z，其中A1和A2的具体值根据nb0确定，其中nb0是小于或等于基矩阵的列总数的正整数。在一个实施例中，在特定实施例中，A1等于function(α×(nb0-2)/(β×3))+δ，A2等于function(α×(nb0-2)/(β×3))×2+δ。在特定实施例中，当基矩阵的基图矩阵是BG1时，则nb0＝68，以及当基矩阵的基图矩阵是BG2时，则nb0＝52。

在一个实施例中，对于对应于冗余版本RV3的比特选择，起始比特索引是A3×Z，其中A3等于nb0-B，其中nb0是小于或等于基矩阵中列总数的正整数，B是小于nb0/4的正整数。在特定实施例中，当基矩阵的基图矩阵是BG1时，则nb0＝68，以及当基矩阵的基图矩阵是BG2时，则nb0＝52。

在一个实施例中，在冗余版本集中，对于与冗余版本RV0、RV1、RV2和RV3相对应的比特选择，起始比特索引分别是A0×Z、A1×Z、A2×Z和A3×Z。有一个表，如下所示，用于基于RV0、RV1、RV2和RV3的集合来定义参数A0、A1、A2和A3，其中该表对应于大小为(nb-2)×Z的循环高速缓存。

RV0	RV1	RV2	RV3
				A0	A1	A2	A3

当循环高速缓存的大小为nb1×Z时，在冗余版本集中，对于与冗余版本RV0、RV1、RV2和RV3相对应的比特选择，起始比特索引分别是function(nb1/(nb-2)×A0)×Z、function(nb1/(nb-2)×A1)×Z、function(nb1/(nb-2)×A2)×Z和function(nb1/(nb-2)×A3)×Z，其中nb是等于基矩阵中列总数的正整数，并且nb1是小于nb-2的正整数。以这种方式，虽然可以直接定义最大循环高速缓存大小，但是比特选择以按比例缩小的方式来执行，以确定有限循环缓存的每个冗余版本的起始比特索引。操作简单方便。在一个示例中，nb1小于nb-2，这表明循环高速缓存是有限的，并且不能完全存储LDPC码字序列。这可以用在一些低功耗或低复杂度的设备中，也可以用在一些高吞吐量的设备中。

在一个实施例中，要为第一次传输而传输的序列的冗余版本是RV0，并且根据码率R来确定第一次重传的冗余版本，所述码率R是大于0且小于1的实数。第一次重传是指当待传送的序列在第一次传输时没有被正确解码时，有必要第一次重传对应于信息分组比特序列的数据。如果第一次重传数据不能被正确解码，则有必要执行第二次重传。如果仍然有解码错误，则甚至需要第三次重传。在一个实施例中，码率R是通过将信息分组比特序列的长度除以待传送的比特序列的长度而获得的值，或者码率R由调制编码机制索引来确定。

在一个实施例中，存在多个预设码率范围，每个预设码率范围对应于重传的冗余版本值。可以基于码率R所在的预定码率范围来确定重传的冗余版本值。多个预设码率范围之间没有交集。在一个实施例中，有两个预设码率范围：预设码率范围1，其包括大于0且小于R0的码率；和预设码率范围2，其包括大于或等于R0且小于1的码率。预设码率范围1对应于重传的冗余版本值RV2或RV3，并且预设码率范围2对应于重传的冗余版本值RV1。R0是大于0且小于1的实数。可替换地，在特定实施例中，当基矩阵的基图矩阵是BG1时，则R0是大于或等于1/2且小于或等于3/4的实数；以及当基矩阵的基图矩阵是BG2时，则R0是大于或等于1/3且小于或等于1/2的实数。

在一个实施例中，存在三个预设码率范围：预设码率范围1，包括大于0且小于R0的码率；预设码率范围2，包括大于或等于R0且小于R1的码率；以及预设码率范围3，包括大于或等于R1且小于1的码率。预设码率范围1对应于重传的冗余版本值RV3；预设码率范围2对应于重传的冗余版本值RV2；以及预设码率范围3对应于重传的冗余版本值RV1。R0和R1中的每个均为大于0且小于1的实数，并且R0小于R1。可替换地，在特定实施例中，当基矩阵的基图矩阵是BG1时，则R0是小于或等于1/2且大于0的实数，R1是大于1/2且小于1的实数；以及当基矩阵的基图矩阵是BG2时，则R0是小于或等于1/3且大于0的实数，R1是大于1/3且小于1的实数

在一个实施例中，基于kb1和A3确定R0，并且基于kb1和A2确定R1，其中kb1是小于或等于基矩阵的系统列数的正整数。可替代地，在特定实施例中，R0等于kb1/A3×α，R1等于kb1/A2×β，并且α和β中的每一个都是大于零的实数。

在一个实施例中，将在第一次传输中传输的比特序列的冗余版本是RV0，并且基于将在第一次传输中传输的比特序列的长度和提升值来确定第一次重传的冗余版本值。

在一个实施例中，存在多个预设整数范围，每个预设整数范围对应于重传的冗余版本值。可以基于码率function(N/Z)所在的预定码率范围来确定重传的冗余版本值，其中，N是待传送的比特序列的长度，Z是提升值，并且在多个预设整数范围之间没有交集。在一个实施例中，有三个预设整数范围：预设整数范围1，包括大于0且小于C0的整数；预设整数范围2，包括大于或等于C0且小于C1的整数；以及预设整数范围3，包括大于或等于C1且小于C的整数。预设整数范围1对应于重传的冗余版本值RV1；预设整数范围2对应于重传的冗余版本值RV2；以及预设整数范围3对应于重传的冗余版本值RV3。C0、C1和C是正整数，并且C0小于C1，C0和C1两者都小于C。在一个实施例中，C等于nb2-2，其中nb2是小于或等于基矩阵的列总数的正整数。可替换地，在特定实施例中，当基矩阵的基图矩阵是BG1时，则C0是大于27或小于37的整数，C1是大于44或小于53的整数，并且C等于66；以及当基矩阵的基图矩阵是BG2时，则C0是大于19或小于29的整数，C1是大于30或小于42的整数，并且C等于50。此外，在特定实施例中，当基矩阵的基图矩阵是BG1时，则C0等于32，C1等于48，C等于66；以及当基矩阵的基图矩阵是BG2时，则C0等于24，C1等于36，C等于50。

在一个实施例中，速率匹配后比特序列根据预定的索引号序列进行交织，获得与冗余版本索引相对应的待传送的比特序列。

LDPC码可以使用比特级交织来改进高码率性能和/或抵消突发错误。图6示出了BG1的示例性交织，其中一个LDPC码字610被组织成66个单元，并且每个单元包含Z比特。然后，在将交织的码字620写入循环缓存之前，在这些单元之间执行交织。

在一个实施例中，关于速率匹配比特序列的比特交织：交织前的比特序列是：x₀,x₁,x₂,...,x_N-1，交织后的比特序列是：y₀,y₁,y₂,...,y_N-1，其中交织方法是：y_k＝x_π(k)，其中π(0),π(1),π(2),...,π(N-1)为预定的索引号序列。

在一个实施例中，根据块交织器获得预定的索引号序列，其中块交织器的行数是R_subblock。基于速率匹配比特序列的长度N和R_subblock，可以确定块交织器的列数为C_subblock。C_subblock是满足N≤(R_subblock×C_subblock)的最小整数。块交织器采用“行入列出”方式。当N＜(R_subblock×C_subblock)时，有必要在最后一行中填充(R_subblock×C_subblock)-N比特。在块交织中，还执行列置换，然后按照列的顺序读出交织的比特序列。可以根据块交织方法获得预定的索引号序列，并且根据公式y_k＝x_π(k)获得交织后的比特序列。

在一个实施例中，块交织器的行数R_subblock是调制阶数的正整数倍，其中调制阶数是大于零的整数。调制阶数是指星座图调制码元携带的比特数。例如，星座图码元调制包括：BPSK、QPSK、16QAM、64QAM和256QAM，它们相应的调制阶数(每个星座图码元携带的比特数)分别为：1、2、4、6和8。

在一个实施例中，块交织器还根据预定列索引号序列执行列置换，预定列索引序列的长度小于或等于块交织器的列数。

在QAM调制中，星座图码元由同相信号和正交信号组成。根据两个信号的正交性，星座图码元可以携带两个并行数据(I和Q)。例如，4QAM携带2比特，16QAM携带4比特，64QAM携带6比特，以及256QAM携带8比特，依此类推。

图7和图8分别示出了16QAM和64QAM的高阶调制(例如，调制阶数≥16)的星座图710、810。在图7中，还描述了针对16QAM的具有4比特的解调LLR 720的归一化振幅。针对16QAM的LLR可分为两组：前2个振幅较大的LLR和剩下2个振幅较小的LLR。类似地，如图8所示，在64QAM的解调LLR 820中可以观察到三个不同的振幅组。LLR振幅值表示置信度或可靠性。LLR振幅越大，LLR越可靠。因此，即使在AWGN信道中，用于高阶调制的解调LLR的振幅也具有固有的变化。高阶调制的这种不相等的比特可靠性可能会损害LDPC码的性能。

由于16QAM/64QAM/256QAM的解调LLR的振幅不相等，因此需要考虑高阶调制的比特交织机制，以提高LDPC码的性能。本文公开了一种用于256QAM的示例性交织机制。如图9所示，256QAM的8个映射比特920可以分成4组：组1包括第1和第2比特，组2包括第3和第4比特，组3包括第5和第6比特，组4包括第7和第8比特。组1的解调LLR具有最高可靠性的最大振幅，而组2具有第二高的可靠性，组3具有第三高的可靠性，组4具有最低可靠性。

如图10所示，LDPC编码比特1010被分成4组。对于所有256个QAM星座图码元，第一组中的比特被映射到组1中。类似地，第二组中的比特映射到组2中，第三组中的比特映射到组3中，并且第四组中的比特映射到组4中。这是一种改进高阶调制性能的示例性比特级交织方法。

NR-LDPC可能支持有限缓冲速率匹配(LBRM)。对于LDPC解码器，码率越低，解码的延迟越长。因此，期望支持用于针对不同UE类别的LDPC编码的LBRM。如图11所示，将LBRM的大小设置为Z的整数倍是合适的，如nb’×Z 1110。对于非常低延迟的UE或非常低复杂度的UE，循环缓存的大小可以设置得很小。nb’的最小值是kb+4，其中对于BG1，kb＝22，并且对于BG2，kb＝10。对于高可靠性UE，循环缓存的大小可以等于nb，其中对于BG1，nb＝66，并且对于BG2，nb＝50。

在以下两个实施例中分别公开了[RV0、RV1、RV2、RV3]的两个定义。

在第一实施例中，如图12所示定义了[RV0、RV1、RV2]的起始比特位置。LDPC码字1210在循环缓存中具有自然顺序。循环缓存中的LDPC码字包括从母LDPC码字中的第2*Z比特至第2*Z+Ncb-1比特获取的Ncb比特(0至Ncb-1)。RV0的起始比特位置定义为S1＝0；RV1的起始比特位置定义为(function(Ncb/(3×Z)))×Z；RV2的起始比特位置被定义为(function(Ncb/(3×Z)))×2×Z。RV0、RV1和RV2定义的简单表示具有以下表达式S_i＝(function(Ncb/(3×Z)))×RV_i×Z：其中，RV0＝0、RV1＝1并且RV2＝2。对于本实施例中的冗余版本RV3，重传数据从交织的LDPC码字1310中选择，如图13所示。循环缓存中的交织LDPC码字1310包括从交织的母LDPC码字中的比特2*Z至2*Z+Ncb-1中选择的Ncb比特(0至Ncb-1)。具有Z列的块交织机制可用于生成交织的母LDPC码字，以使对应于RV3的数据可自解码。

在第二实施例中，如图14所示，[RV0、RV1、RV2]的起始比特位置设计与第一实施例中的相同；并且RV3的起始比特位置被设置在LDPC码字1410的末尾附近。在循环缓存中，LDPC码字1410具有自然顺序。在一个示例中，RV3的起始比特位置被定义为：对于BG1，冗余版本RV3的起始比特位置设置为56×Z，并且对于BG2，冗余版本RV3的起始比特位置设置为43×Z。

尽管上面已经描述了本公开的各种实施例，但是应该理解的是，它们仅以示例的方式而不是限制的方式进行呈现。类似地，各种图可以描绘示例架构或配置，提供这些示例架构或配置以使得本领域普通技术人员能够理解本公开的示例性特征和功能。然而，这类人员将理解的是，本公开不限于所示出的示例架构或配置，而是可以使用多种替代架构和配置来实现本发明。另外，如本领域普通技术人员将理解的是，一个实施例的一个或多个特征可以与本文描述的另一实施例的一个或多个特征进行组合。因此，本公开的广度和范围不应受到任何上述示例性实施例的限制。

还应理解的是，本文使用诸如“第一”、“第二”等的名称对元件进行的任何引用通常不限制那些元件的数量或顺序。相反，这些名称在本文中可被用作在两个或多个元件或元件实例之间进行区分的便利手段。因此，对第一和第二元件的引用并不意味着只能采用两个元件，或者第一元件必须以某种方式位于第二元件之前。

另外，本领域的普通技术人员将理解的是，可以使用多种不同科技和技术中的任何一种来表示信息和信号。例如，可以通过电压、电流、电磁波、磁场或粒子、光场或粒子或它们的任何组合来表示例如可以在上面的描述中所引用的数据、指令、命令、信息、信号、位和符号。

本领域普通技术人员将进一步理解的是，可以由电子硬件(例如，数字实现方式、模拟实现方式或二者的组合)、固件、各种形式的包含指令的设计代码或程序(为方便起见，在本文中可以称为“软件”或“软件模块”)，或这些技术的任意组合，来实现结合本文公开的方面所描述的各种示意性逻辑块、模块、处理器、装置、电路、方法和功能中的任何一个。

为了清楚地说明硬件、固件和软件的这种可互换性，上面总体上根据它们的功能已经描述了各种示意性的组件、块、模块、电路和步骤。这种功能是否被实现为硬件、固件或软件，或是这些技术的组合，取决于特定的应用和对整个系统所施加的设计约束。技术人员可以针对每个特定应用以各种方式来实现所描述的功能，但是这样的实现决策不会引起对本公开的范围的背离。根据各种实施例，处理器、设备、组件、电路、结构、机器、模块等等可以配置用于执行本文描述的一个或多个功能。本文关于特定操作或功能所使用的的术语“配置用于”或“配置成”是指物理上被构造、编程和/或布置成执行该特定操作或功能的处理器、设备、组件、电路、结构、机器、模块等等。

此外，本领域普通技术人员将理解的是，本文描述的各种示意性的逻辑块、模块、设备、组件和电路可以在集成电路(IC)内被实现或由集成电路(IC)来执行，集成电路(IC)可以包括：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑设备，或其任意组合。逻辑块、模块和电路可以进一步包括天线和/或收发器，以与网络内或设备内的各种组件进行通信。通用处理器可以是微处理器，但可替换地，处理器可以是任何常规的处理器、控制器或状态机。处理器还可以被实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、与DSP核结合的一个或多个微处理器或任何其它合适的配置，以执行本文描述的功能。

如果在软件中实现功能，则功能可以作为一个或多个指令或代码被存储在计算机可读介质上。因此，本文公开的方法或算法的步骤可以被实现为存储在计算机可读介质上的软件。计算机可读介质包括计算机存储介质和通信介质两者，通信介质包括能够使计算机程序或代码从一个地方传输到另一地方的任何介质。存储介质可以是计算机能够访问的任何可用介质。通过示例并且非限制性的方式，这种计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其它光盘存储设备、磁盘存储设备或其它磁存储设备，或可以被用于以指令或数据结构形式存储所期望的程序代码并且可以由计算机访问的任何其它介质。

在本文档中，本文所使用的术语“模块”是指用于执行本文所述的相关联功能的软件、固件、硬件以及这些元件的任意组合。另外，出于讨论的目的，各种模块被描述为离散的模块；然而，对于本领域的普通技术人员来说明显的是，可以组合两个或多个模块以形成执行根据本公开实施例的相关联功能的单个模块。

另外，在本公开的实施例中可以采用存储器或其它存储设备以及通信组件。应当理解的是，为了清楚起见，上面的描述已经参考不同的功能单元和处理器描述了本公开的实施例。然而，将显而易见的是，在不背离本公开的情况下，可以使用在不同的功能单元、处理逻辑元件或域之间的任何适当的功能分布。例如，被图示为由单独的处理逻辑元件或控制器执行的功能可以由相同的处理逻辑元件或控制器来执行。因此，对特定功能单元的引用仅是对用于提供所描述的功能的适当装置的引用，而不是指示严格的逻辑或物理结构或组织。

对本公开中描述的实施方式的各种修改对于本领域技术人员来说将是容易显而易见的，并且在不脱离本公开的范围的情况下，本文中定义的一般原理可以被应用于其它实施方式。因此，本公开不旨在限于本文中所示出的实施方式，而是将被赋予与如本文中所公开的新颖特征和原理一致的最宽范围，如下面的权利要求书中所陈述的最宽范围。

Claims

1.一种数据处理方法，所述方法包括：

基于基矩阵和提升值Z对信息比特序列进行低密度奇偶校验LDPC编码，以获得编码后的比特序列；

基于所述编码后的比特序列生成长度为Ncb个比特的主比特序列，其中所述主比特序列的第0比特至第Ncb-1比特为所述编码后的比特序列中的第2*Z比特至第2*Z+Ncb-1比特中的Ncb个比特；

根据速率匹配规则来选择所述主比特序列的子集，以获得速率匹配后比特序列；

对所述速率匹配后比特序列进行交织，以获得待传送的比特序列；以及

传送待传送的比特序列，

其中，所述主比特序列的子集是基于一组冗余版本中的一个冗余版本来选择的，所述一组冗余版本包括至少四个冗余版本RV0、RV1、RV2、RV3；

其中，当所述主比特序列的子集是基于冗余版本RV1选择的时，所述速率匹配后比特序列通过从所述主比特序列中的第13×Z比特开始选择子序列而获得。

2.根据权利要求1所述的方法，其中，所述速率匹配后比特序列对应于所述冗余版本RV0，并且通过从所述主比特序列中的第0比特开始选择子序列而获得。

3.根据权利要求1所述的方法，其中，所述速率匹配后比特序列对应于所述一组冗余版本中的至少一个冗余版本，并且通过从所述主比特序列中的第(function(α×Ncb/(β×3×Z))+δ)×Z比特开始选择子序列而获得，其中α是正实数，β是正实数，δ是大于-10且小于10的整数，并且function(·)是指取最接近的上整数、取最接近的下整数、或者通过四舍五入取整数。

4.根据权利要求1所述的方法，其中，所述速率匹配后比特序列对应于所述一组冗余版本中的至少一个冗余版本，并且通过从所述主比特序列中的第(function(α×Ncb/(β×3×Z))×2+δ)×Z比特开始选择子序列而获得，其中α是正实数，β是正实数，δ是大于-10且小于10的整数，并且function(·)是指取最接近的上整数、取最接近的下整数、或者通过四舍五入取整数。

5.根据权利要求1所述的方法，其中，所述速率匹配后比特序列对应于所述冗余版本RV3，并且通过从所述主比特序列中的第Ncb-x0比特开始选择子序列而获得，其中x0是小于Ncb/4的正整数。

6.根据权利要求1所述的方法，其中，所述速率匹配后比特序列对应于所述一组冗余版本中的至少一个冗余版本，并且通过从所述主比特序列中的第x1比特开始选择子序列而获得，其中，基于Rmax确定x1，并且Rmax是大于0.8且小于1的实数。

7.根据权利要求1所述的方法，其中，所述速率匹配后比特序列对应于所述一组冗余版本中的至少一个冗余版本，并通过以下方式来获得：对所述主比特序列进行交织以生成交织后的主比特序列，并且从所述交织后的主比特序列中的第x2比特开始选择子序列，其中x2是小于Ncb的非负整数。

8.根据权利要求1所述的方法，其中，所述速率匹配后比特序列对应于所述冗余版本RV1或RV2，并通过从所述主比特序列中的第A3×Z比特开始选择子序列而获得，其中A3是整数并且满足Ncb/(4×Z)≤A3≤Ncb/(2×Z)。

9.根据权利要求1所述的方法，其中传送所述待传送的比特序列包括：

根据为正整数的调制阶数，对所述待传送的比特序列进行调制，以获得调制后的码元序列；以及

传送所述调制后的码元序列。

10.一种数据处理方法，所述方法包括：

传送待传送的比特序列，

其中，所述速率匹配后比特序列对应于冗余版本RV3，并且通过从所述主比特序列中的第A×Z比特开始选择子序列而获得，并且

对于基图1，A等于56，对于基图2，A等于43。

11.根据权利要求10所述的方法，其中：

对于所述基图1，所述基矩阵包括46行68列；并且

对于所述基图2，所述基矩阵包括42行52列。

12.一种数据处理装置，包括处理器，所述处理器用于：

对所述速率匹配后比特序列进行交织，以获得待传送的比特序列；并且

传送待传送的比特序列，

13.根据权利要求12所述的装置，其中，所述速率匹配后比特序列对应于所述冗余版本RV0，并且通过从所述主比特序列中的第0比特开始选择子序列而获得。

14.根据权利要求12所述的装置，其中，所述速率匹配后比特序列对应于所述一组冗余版本中的至少一个冗余版本，并且通过从所述主比特序列中的第(function(α×Ncb/(β×3×Z))+δ)×Z比特开始选择子序列而获得，其中α是正实数，β是正实数，δ是大于-10且小于10的整数，并且function(·)是指取最接近的上整数、取最接近的下整数、或者通过四舍五入取整数。

15.根据权利要求12所述的装置，其中，所述速率匹配后比特序列对应于所述一组冗余版本中的至少一个冗余版本，并且通过从所述主比特序列中的第(function(α×Ncb/(β×3×Z))×2+δ)×Z比特开始选择子序列而获得。

16.根据权利要求12所述的装置，其中，所述速率匹配后比特序列对应于所述冗余版本RV3，并且通过从所述主比特序列中的第Ncb-x0比特开始选择子序列而获得，其中x0是小于Ncb/4的正整数。

17.根据权利要求12所述的装置，其中，所述速率匹配后比特序列对应于所述一组冗余版本中的至少一个冗余版本，并且通过从所述主比特序列中的第x1比特开始选择子序列而获得，其中，基于Rmax确定x1，并且Rmax是大于0.8且小于1的实数。

18.根据权利要求12所述的装置，其中，所述速率匹配后比特序列对应于所述一组冗余版本中的至少一个冗余版本，并通过以下方式来获得：对所述主比特序列进行交织以生成交织后的主比特序列，并且从所述交织后的主比特序列中的第x2比特开始选择子序列，其中x2是小于Ncb的非负整数。

19.根据权利要求12所述的装置，其中，所述速率匹配后比特序列对应于所述冗余版本RV1或RV2，并通过从所述主比特序列中的第A3×Z比特开始选择子序列而获得，其中A3是整数并且满足Ncb/(4×Z)≤A3≤Ncb/(2×Z)。

20.根据权利要求12所述的装置，其中传送所述待传送的比特序列包括：

传送所述调制后的码元序列。

21.一种数据处理装置，包括处理器和存储器，所述存储器存储指令，所述指令被执行时使得所述处理器：

传送待传送的比特序列，

对于基图1，A等于56，对于基图2，A等于43。

22.根据权利要求21所述的装置，其中：

对于所述基图1，所述基矩阵包括46行68列；并且

对于所述基图2，所述基矩阵包括42行52列。

23.一种计算机可读介质，其上存储有用于执行根据权利要求1至11中任一项所述的方法的计算机可执行指令。