JP6915061B2 - 情報処理方法、装置、通信デバイスおよび通信システム - Google Patents

情報処理方法、装置、通信デバイスおよび通信システム Download PDF

Info

Publication number
JP6915061B2
JP6915061B2 JP2019529838A JP2019529838A JP6915061B2 JP 6915061 B2 JP6915061 B2 JP 6915061B2 JP 2019529838 A JP2019529838 A JP 2019529838A JP 2019529838 A JP2019529838 A JP 2019529838A JP 6915061 B2 JP6915061 B2 JP 6915061B2
Authority
JP
Japan
Prior art keywords
sequence
bit sequence
communication device
start position
buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019529838A
Other languages
English (en)
Other versions
JP2020502899A (ja
Inventor
▲亮▼ ▲馬▼
▲亮▼ ▲馬▼
▲シン▼ ▲曾▼
▲シン▼ ▲曾▼
晨 ▲鄭▼
晨 ▲鄭▼
▲曉▼健 ▲劉▼
▲曉▼健 ▲劉▼
岳▲軍▼ 魏
岳▲軍▼ 魏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority claimed from PCT/CN2018/079909 external-priority patent/WO2018233334A1/zh
Publication of JP2020502899A publication Critical patent/JP2020502899A/ja
Application granted granted Critical
Publication of JP6915061B2 publication Critical patent/JP6915061B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0067—Rate matching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H03M13/1185—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/615—Use of computational or mathematical techniques
    • H03M13/616—Matrix operations, especially for generator matrices or check matrices, e.g. column or row permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/618—Shortening and extension of codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/6306—Error control coding in combination with Automatic Repeat reQuest [ARQ] and diversity transmission, e.g. coding schemes for the multiple transmission of the same information or the transmission of incremental redundancy
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6362—Error control coding in combination with rate matching by puncturing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0067—Rate matching
    • H04L1/0068—Rate matching by puncturing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
    • H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
    • H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
    • H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
    • H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
    • H04L1/1812—Hybrid protocols; Hybrid automatic repeat request [HARQ]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
    • H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
    • H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
    • H04L1/1812—Hybrid protocols; Hybrid automatic repeat request [HARQ]
    • H04L1/1819—Hybrid protocols; Hybrid automatic repeat request [HARQ] with retransmission of additional or different redundancy
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
    • H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
    • H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
    • H04L1/1867—Arrangements specially adapted for the transmitter end
    • H04L1/1896—ARQ related signaling

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Algebra (AREA)
  • Computing Systems (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Mobile Radio Communication Systems (AREA)

Description

本願は、2017年6月19日に中国特許庁に出願され、“INFORMATION PROCESSING METHOD, APPARATUS, COMMUNICATIONS DEVICE, AND COMMUNICATIONS SYSTEM”と題する、中国特許出願番号201710465748.2、および、2017年8月21日に中国特許庁に出願され、“INFORMATION PROCESSING METHOD, APPARATUS, COMMUNICATIONS DEVICE, AND COMMUNICATIONS SYSTEM”と題する、中国特許出願番号201710719562.5に対して優先権を主張し、その全体が参照によって本明細書に組み込まれる。
本発明の実施形態は通信分野に関し、詳細には、情報処理方法、装置、通信デバイスおよび通信システムに関する。
無線通信システムでは、ハイブリッド自動再送要求（Hybrid Automatic Repeat Request, HARQ）技術は、データリンクの信頼性を高めることができる重要な技術である。
低密度パリティ検査（low density parity check, LDPC）コードは、疎パリティ検査行列を有する線形ブロックコードの一種であり、柔軟な構造および低い復号複雑性によって特徴付けられる。部分並列性の反復復号アルゴリズムの使用により、LDPCコードは従来のTurboコードよりも高いスループットレートを有する。LDPCコードは、通信システムのための次世代エラー訂正コードとして考えられ、チャネル伝送の信頼性および電力利用を高めるために使用されることができ、宇宙通信、光ファイバ通信、パーソナル通信システム、ADSL、磁気記録デバイス等に広く適用されることができる。現在、第5世代移動通信では、LDPCコードはチャネル符号化スキームの一つとして使用されると考えられている。
異なるコード長およびコードレートをサポートするために、通信デバイスは、チャネル符号化後にレートマッチングを実行して、符号化ブロックのコードレートを調整し、送信される必要があるビットシーケンスを取得して、復号コードレートを一致させる。通信デバイスは、レートマッチング中にLDPC符号化ブロックに対してビットパンクチャリングをさらに実行して、コードレートを増加させてよく、または、通信デバイスは、レートマッチング中にLDPC符号化ブロックに対してビット反復を実行して、コードレートを減少させる。
レートマッチング中、送信側の通信デバイスは、送信される必要があるビットシーケンスを選択し、インタリービングおよびマッピング等のプロセスを実行した後に、受信側の通信デバイスにビットシーケンスを送信する。受信側の通信デバイスは、ビットシーケンスのソフト値を格納されたソフト値ビット（ソフトチャネルビット）と結合し、復号を実行して、コードブロックを取得する。
従来技術では、既存のレートマッチング方法を使用するとき、通信デバイスは不十分なHARQ性能を有する。
本発明の実施形態は、HARQ性能を高めるための、情報処理方法、装置、通信デバイスおよび通信システムを提供する。
第1の態様によると、通信システムのための情報処理方法が提供される。方法は、出力ビットシーケンスのためのバッファシーケンスWにおける開始位置k0を取得するステップであって、ここで、バッファシーケンスWはビットシーケンスDまたはビットシーケンスDの一部を含み、ビットシーケンスDの長さはKDビットである、ステップと、開始位置k0に基づいて、バッファシーケンスWから出力ビットシーケンスを決定するステップとを含む。
第2の態様によると、通信システムのための情報処理方法が提供される。方法は、ソフトビットシーケンスのためのバッファシーケンスWにおける開始位置k0を取得するステップであって、ここで、バッファシーケンスWはビットシーケンスDのソフト値シーケンスまたはビットシーケンスDのソフト値シーケンスの一部を含み、ビットシーケンスDのソフト値シーケンスの長さはKDである、ステップと、開始位置k0から開始するバッファシーケンスWとソフトビットシーケンスを結合して格納するステップと含む。
第1の態様または第2の態様の可能な実施では、k0の値はpkであり、pkは
Figure 0006915061
の1つの要素であり、0≦k<kmaxであり、0≦pk<NCBであり、pkは整数であり、kは整数であり、NCBはバッファシーケンスWの長さであり、kmaxは4以上の整数であり、
Figure 0006915061
における隣接値の間には2つ以上の異なる間隔がある。
前述の実施では、ビットシーケンスDのソフト値シーケンスの長さはKDであり、ビットシーケンスDは、低密度パリティ検査（LDPC）行列に基づいて、長さKを有するビットシーケンスCを符号化することによって取得されるビットシーケンスであり、または、ビットシーケンスDは、低密度パリティ検査（LDPC）行列に基づいて、長さKを有するビットシーケンスCを符号化することによって取得されるビットシーケンスをs0ビット短くすることによって取得される。
前述の実施で決定された出力ビットシーケンスに基づいて、反復ビット数が低減され、それによって、復号性能の損失を低減する。
第1の態様または第2の態様の別の可能な実施では、k=0である場合、p0=0またはp0=l0・rであり、ここで、l0は正の整数であり、rはバッファシーケンスWにおける単位ビットセグメントに含まれるビット数であり、rは0よりも大きい整数である。
例えば、kmax=2nであり、nは2以上の整数である。
第1の態様または第2の態様または前述の実施のいずれか1つに基づく別の可能な実施では、kmax=4であり、NCB≧KDかつk>0である場合、pk≧(p0+K)またはpk≧(p0-s0+K)であり、
NCB<KDかつk>0である場合、
Figure 0006915061
または
Figure 0006915061
、または
Figure 0006915061
または
Figure 0006915061
であり、
Figure 0006915061
は切上げを表し、
Figure 0006915061
は切捨てを表す。
任意で、p0<p1<p2<p3である場合、(p1-p0)>(p2-p1)である。
加えて、開始位置を単位ビットセグメントの整数倍にするために、pk=lk・rであり、lkは正の整数である。
任意で、短くされたビット数はs0=n・rであり、nは正の整数である。
可能な設計では、r=zであり、zはLDPC行列のリフティングファクタである。
別の可能な設計では、インタリービング行列の行数がRsubblockである場合、rはRsubblockであってよい。
前述の実施のいずれか1つに基づくさらに別の可能な実施では、開始位置k0は、冗長バージョンrvidxの開始位置番号に基づいて決定される。
可能な設計では、開始位置k0は、冗長バージョンrvidxの開始位置番号のパラメータに基づいて取得されてよい。
例えば、適応再伝送では、冗長バージョンrvidxの開始位置番号はシグナリングから取得されてよい。
別の例では、適応再伝送または非適応再伝送において、冗長バージョンrvidxの開始位置番号は冗長バージョンの開始位置番号のシーケンスおよびiに基づいて取得されてよく、iは伝送回数である。
冗長バージョンの開始位置番号のシーケンスはメモリから読み出され、または、冗長バージョンの開始位置番号のシーケンスは初期伝送のコードレートに基づいて決定され、または、冗長バージョンの開始位置番号のシーケンスは出力ビットシーケンスの長さおよびリフティングファクタzに基づいて決定される。
第3の態様によると、通信装置が提供され、通信装置は、前述の方法の設計における第1の態様の任意の可能な実施を実行するように構成される対応するモジュールを含んでよい。モジュールはソフトウェアおよび/またはハードウェアであってよい。
可能な設計では、第3の態様で提供される通信装置は、出力ビットシーケンスのためのバッファシーケンスWにおける開始位置k0を取得するように構成される取得ユニットと、開始位置k0に基づいて、バッファシーケンスWから出力ビットシーケンスを決定するように構成される決定ユニットとを含む。
装置は、第1の態様の任意の可能な実施で説明される方法を実行するように構成されてよい。詳細については、前述の態様の説明を参照されたい。
可能な設計では、取得ユニットと決定ユニットは1つまたは複数のプロセッサであってよい。
任意で、通信装置は、トランシーバユニットをさらに含み、トランシーバユニットは、信号を入出力するように構成され、例えば、出力ビットシーケンスに対応する信号を出力するように構成される。
トランシーバユニットはトランシーバであってよく、または入出力回路または通信インタフェースであってよい。例えば、通信装置は、端末または基地局またはネットワークデバイスであってよく、通信装置のトランシーバユニットはトランシーバであってよい。通信装置は、代替的に、チップであってよく、通信装置のトランシーバコンポーネントは、チップの入出力回路であってよい。
第4の態様によると、通信装置が提供され、通信装置は、前述の方法の設計における第2の態様の任意の可能な実施を実行するように構成される対応するモジュールを含んでよい。モジュールはソフトウェアおよび/またはハードウェアであってよい。
可能な設計では、第4の態様で提供される通信装置は、ソフトビットシーケンスのためのバッファシーケンスWにおける開始位置k0を取得するように構成される取得ユニットと、開始位置k0から開始するバッファシーケンスWにおいてソフトビットシーケンスを結合して格納するように構成される処理ユニットとを含む。
装置は、第2の態様の任意の可能な実施で説明される方法を実行するように構成されてよい。詳細については、前述の態様の説明を参照されたい。
可能な設計では、取得ユニットと処理ユニットは1つまたは複数のプロセッサであってよい。
任意で、通信装置は、トランシーバユニットをさらに含んでよく、トランシーバユニットは、信号を入出力するように構成され、例えば、ソフトビットシーケンスを含む信号を受信するように構成される。
トランシーバユニットはトランシーバであってよく、または入出力回路または通信インタフェースであってよい。例えば、通信装置は、端末または基地局またはネットワークデバイスであってよく、通信装置のトランシーバユニットはトランシーバであってよい。通信装置は、代替的に、チップであってよく、通信装置のトランシーバコンポーネントは、チップの入出力回路であってよい。
第5の態様によると、通信装置が提供され、通信装置は1つまたは複数のプロセッサを含む。
可能な設計では、1つまたは複数のプロセッサは、第1の態様および第1の態様の任意の実施の機能を実施してよい。任意で、第1の態様および第1の態様の任意の実施の機能を実施することに加えて、プロセッサは別の機能をさらに実施してよい。
可能な設計では、1つまたは複数のプロセッサは、第2の態様および第2の態様の任意の実施の機能を実施してよい。任意で、第2の態様および第2の態様の任意の実施の機能を実施することに加えて、プロセッサは別の機能をさらに実施してよい。
任意で、第5の態様で提供される通信装置は、トランシーバおよびアンテナをさらに含んでよい。
任意で、第3乃至第5の態様で提供される通信装置は、伝送ブロックCRCを生成するように構成されるコンポーネント、コードブロック分割およびCRCチェックのために使用されるコンポーネント、エンコーダ、インタリービングのために使用されるインタリーバ、変調処理のために使用される変調器等をさらに含んでよい。可能な設計では、1つまたは複数のプロセッサはコンポーネントの機能を実施するために使用されてよい。
任意で、第3乃至第5の態様で提供される通信装置は、復調操作のために使用される復調器、デインタリービングのために使用されるデインタリーバ、デコーダ等をさらに含んでよい。可能な設計では、1つまたは複数のプロセッサはコンポーネントの機能を実施するために使用されてよい。
第6の態様によると、本発明の実施形態は通信システムを提供する。システムは、第3乃至第5の態様のいずれか1つに係る通信装置を含む。
さらに別の態様によると、本発明の実施形態はコンピュータ記憶媒体を提供し、ここで、コンピュータ記憶媒体はプログラムを格納し、プログラムが実行されると、コンピュータは前述の態様に係る方法を実行する。
本願の別の態様は、命令を含むコンピュータプログラム製品を提供し、コンピュータプログラム製品がコンピュータ上で実行されると、コンピュータは前述の態様に係る方法を実行する。
本発明の実施形態で提供される、情報処理方法、装置、通信デバイスおよび通信システムに基づくと、HARQ性能が改善されることができる。
図1は、LDPCコードの基本行列およびLDPCコードの基本行列の循環置換行列の概略図である。 図2は、本発明の実施形態に係る、通信システムの構成図である。 図3は、本発明の実施形態に係る、情報処理方法のフローチャートである。 図4-1は、本発明の実施形態に係る、符号化ブロックの概略図である。 図4-2は、可能な開始位置設定方法および再伝送方法の概略図である。 図4-3は、別の可能な開始位置設定方法および再伝送方法の概略図である。 図4-4は、本発明の実施形態に係る、開始位置設定の概略図である。 図5-1は、本発明の実施形態に係る、LDPCコードの基本グラフである。 図5-2は、図5-1に基づく性能シミュレーション図である。 図5-3は、図5-1に基づく性能シミュレーション図である。 図5-4は、図5-1に基づく性能シミュレーション図である。 図6は、本発明の実施形態に係る、情報処理方法のフローチャートである。 図7は、本発明の実施形態に係る、情報処理装置の構成図である。 図8は、本発明の実施形態に係る、LDPCコードの基本グラフである。
理解を容易にするために、本願で使用されるいくつかの名詞が以下に説明される。
本願では、「ネットワーク」および「システム」という名詞は通常交替に使用され、「装置」および「デバイス」という名詞は通常交替に使用され、当業者はこれらの名詞の意味を理解することができる。「通信装置」はチップ（例えば、ベースバンドチップ、デジタル信号処理チップまたは汎用チップ）、端末、基地局または別のネットワークデバイスであってよい。端末は、通信機能を持つデバイスであり、無線通信機能を有する、ハンドヘルドデバイス、車載デバイス、ウェアラブルデバイス、コンピューティングデバイス、無線モデムに接続される別の処理デバイス等を含んでよい。端末は、屋内または屋外の土地を含む土地に配置されてよく、端末は、ハンドヘルド端末または車載端末であってよい。端末は、あるいは、水面（例えば、船上）に配置されてよい。端末は、あるいは、空中（例えば、飛行機、気球および衛星上）に配置されてよい。端末デバイスは、モバイル電話（mobile phone）、タブレッドコンピュータ（Pad）、無線送受信機能付きコンピュータ、バーチャルリアリティ（Virtual Reality, VR）端末デバイス、拡張現実感（Augmented Reality, AR）端末デバイス、産業用制御（industrial control）に関連する無線端末、自動運転（self driving）に関連する無線端末、遠隔医療（remote medical）に関連する無線端末、スマートグリッド（smart grid）に関連する無線端末、輸送安全性（transportation safety）に関連する無線端末、スマートシティ（smart city）に関連する無線端末、スマートホーム（smart home）に関連する無線端末等であってよい。異なるネットワークでは、端末は異なる名前、例えば、ユーザ機器、モバイル局、加入者ユニット、局、セルラ電話、パーソナルデジタルアシスタント、無線モデム、無線通信デバイス、ハンドヘルドデバイス、ラップトップコンピュータ、コードレス電話および無線ローカルループボードを有してよい。説明を容易にするために、端末デバイスは、本願では略して端末と呼ばれる。基地局（base station, BS）はまた、基地局デバイスと呼ばれてもよく、これは、無線アクセスネットワークに配置され、無線通信機能を提供するために使用されるデバイスである。異なる無線アクセスシステムでは、基地局は異なる名前を有してよい。例えば、ユニバーサル移動体通信システム（Universal Mobile Telecommunications System, UMTS）ネットワークでは、基地局はノードB（NodeB）と呼ばれ、LTEネットワークでは、基地局は進化型ノードB（evolved NodeB、eNBまたはeNodeB）と呼ばれ、または、新しい無線（new radio, NR）ネットワークでは、基地局は送信受信ポイント（transmission reception point, TRP）または次世代ノードB（generation nodeB, gNB）と呼ばれる。あるいは、複数の技術が統合される別のネットワーク、または、他の様々な進化型ネットワークでは、基地局は他の名前を有してよい。本発明はこれに限定されない。
本発明の実施形態における技術的解決手段は、本発明の実施形態における添付図面を参照して以下に説明される。
LDPCコードは通常、パリティ検査行列Hを使用することによって表されることができる。LDPCコードのパリティ検査行列Hは、基本グラフ（base graph）およびシフト（shift）値を使用することによって取得されることができる。基本グラフは通常、m*n個の行列要素（entry）を含んでよく、m行n列の行列によって表されることができる。基本グラフ内の各行列要素の値は0か1のいずれかである。値が0である基本グラフ内の要素は、時に、ゼロ要素と呼ばれ、サイズz*zのオールゼロ行列（zero matrix）と置き換えられることができる。値が1である基本グラフ内の要素は、時に、非ゼロ要素と呼ばれ、サイズz*zの循環置換行列（circulant permutation matrix）と置き換えられることができる。すなわち、基本グラフ内の各行列要素は、オールゼロ行列または循環置換行列を表す。本明細書においては、基本グラフおよび行列の行インデックスおよび列インデックスは0から開始して番号付けされているが、これは単に理解を容易にするためのものであることは留意されるべきである。行インデックスおよび列インデックスは、あるいは、1から開始して番号付けされてよく、対応する行インデックスおよび列インデックスは、本明細書に示される行インデックスおよび列インデックスに基づいて1増加することは理解され得る。
基本グラフ内の行iおよび列jにおける要素の値が1であり、かつ、要素のシフト値がPi,jであり、ここで、Pi,jが0以上の整数である場合、値が1である行iおよび列jにおける要素が、Pi,jに対応するz*zの循環置換行列によって置き換えられ得ることを示す。循環置換行列は、サイズz*zの単位行列をPi,j回右に循環シフトすることによって取得されることができる。LDPCコードのパリティ検査行列Hを構築することにおいて、基本グラフ内の値が0である各要素は、サイズz*zのオールゼロ行列によって置き換えられ、基本グラフ内の値が1である各要素は、要素のシフト値に対応するサイズz*zの循環置換行列によって置き換えられる。zは正の整数であり、リフティング（lifting）ファクタと呼ばれてよく、システムによってサポートされているコードブロックサイズおよび情報データサイズに基づいて決定されてよい。パリティ検査行列Hのサイズは(m*z)*(n*z)であることがわかる。
Pi,jはリフティングファクタzに基づいて取得されてよい。値が1である基本グラフ内の要素については、Pi,jは異なるリフティングファクタzに対して異なってよい。実施を簡単にするために、通常、m*nの基本行列（base matrix）がシステムにおいて定義されてよく、基本行列内の各要素の位置は、基本グラフ内の各要素の位置に一対一で対応する。基本グラフ内のゼロ要素は、基本行列内で同じ位置を有し、ゼロ要素は、基本行列において-1で表される。基本グラフ内の行iおよび列jにおける値が1である非ゼロ要素は、基本行列内で同じ位置を有し、非ゼロ要素は、基本行列においてPi,jで表されてよく、Pi,jは0以上の正の整数である。本願の本実施形態では、基本行列は時に、基本グラフのシフト行列と呼ばれる。
図1は、通信システムにおけるLDPCコードの基本行列およびリフティングファクタが4のときの循環置換行列の概略図である。LDPCコードの基本行列はm*n個の要素を有する。図1は、m=13かつn＝38のQC構造におけるLDPCコードの基本行列を示し、LDPCコードのコードレートは(n-m)/n=0.6579である。リフティングファクタz=4である場合、行列内の値が-1である全ての要素は、リフティング後の4*4のゼロ行列であり、他の要素は、リフティング後の4*4の循環置換行列である。循環置換行列は、対応する回数、単位行列Iに対して巡回シフトを実行することによって取得されてよく、シフト回数は、対応する行列要素の値に等しい。図1に示されるように、リフティング後の基本行列内の値が0である要素の対応する循環置換行列は、4*4の単位行列Iであり、リフティング後の値が1である要素の対応する循環置換行列は、1回、単位行列に対して巡回シフトを実行することによって取得される行列である。残りは類推によって推測されることができる。詳細はここでは説明されない。
本発明の実施形態で提供される基本グラフまたは基本行列は例として使用されることは理解され得る。例えば、図1に示される基本行列または図5-1に示される基本グラフは説明のための例として使用されるが、本発明はこれに限定されない。
通信システムでは、通信デバイス（例えば、基地局または端末）間で情報データが伝送される。無線伝送環境は複雑で可変的であり、容易に干渉され、エラーが容易に発生する。情報データを確実に送信するために、送信側の通信デバイスは、情報データに対してCRCチェック、チャネル符号化、レートマッチングおよびインタリービング等の処理を実行し、インタリーブされた符号化ビットを変調シンボルにマッピングし、変調シンボルを受信側の通信デバイスに送信する。変調シンボルを受信した後、受信デバイスは対応して復調、デインタリービング、レートデマッチング、復号、CRCチェックを実行して、変調シンボルを情報データに変換する。これらのプロセスでは、伝送エラーは低減されることができ、データ伝送の信頼性が向上することができる。
図2に示される通信システム200は、音声通信およびデータ通信等の異なるタイプの通信に広く適用されることができる。通信システムは、複数の無線通信デバイスを含んでよい。明確にするために、図2は、通信デバイス20と通信デバイス21のみを示す。通信デバイス20と通信デバイス21との間で制御情報またはデータ情報が情報シーケンスとして送受信される。可能な設計では、通信デバイス20は送信側の通信デバイスとして機能し、トランスポートブロック（transmission block, TB）の形態で情報シーケンスを送信し、各伝送ブロックにCRC付加を実行する。CRC付加を有するトランスポートブロックのサイズが最大コードブロック長を超過する場合、トランスポートブロックは、いくつかのコードブロック（code block, CB）に分割される必要がある。コードブロックCRC付加は各コードブロックに対して実行されてよく、またはコードブロックグループCRC付加は、各コードブロックグループに対して実行されてよく、さらにフィラービットが各コードブロックに挿入されてよい。通信デバイス20は、各コードブロックに対してチャネル符号化を実行して、対応する符号化ブロックを取得する。各符号化ブロックは、情報ビットおよびパリティ検査ビットを含み、情報ビットが1つまたは複数のフィラービットを含む場合、フィラービットは通常「ヌル」（Null）によって表される。
符号化ブロックまたはビット再配置が実行された符号化ブロックは、通信デバイス20の循環バッファに格納され、通信デバイス20は、循環バッファ内の符号化ブロックから複数の出力ビットを順次取得して、出力ビットシーケンスを取得する。出力ビットは符号化ブロック内のフィラービット以外のビットであり、従って、出力ビットシーケンスはいかなるフィラービットも含まない。出力ビットシーケンスは、インタリーブされ、変調シンボルにマッピングされた後に送信される。再伝送において、通信デバイス20は、送信のために循環バッファ内の符号化ブロックから別の出力ビットシーケンスを選択する。出力ビットの順次取得が循環バッファの最後のビットに到達した場合、出力ビット選択は循環バッファの第1のビットから継続する。
受信された変調シンボルを復調およびデインタリーブした後、通信デバイス21は、受信された出力ビットシーケンスのソフト値をソフト情報バッファ（soft buffer）内の対応する位置に格納する。再伝送が発生した場合、通信デバイス21は、全ての再伝送における出力ビットシーケンスのソフト値を結合し、ソフト情報バッファ内の結合されたソフト値を格納する。ここでの結合は、2つの伝送において受信された出力ビットの位置が同じである場合、2つの伝送で受信された出力ビットのソフト値が結合されることを意味する。通信デバイス21のソフト情報バッファ内の各ソフト値の位置は、通信デバイス20の循環バッファ内の符号化ブロックにおける各ビットの位置に一対一で対応する。具体的には、通信デバイス20の循環バッファ内の符号化ブロックにおける出力ビットの位置が第pビットである場合、通信デバイス21のソフト情報バッファ内の出力ビットのソフト値の位置もまた第pビットである。
通信デバイス21は、ソフト情報バッファ内の全てのソフト値を復号して、情報シーケンスのコードブロックを取得する。通信デバイス21は伝送ブロックサイズを取得することができるため、通信デバイス21は、1つの伝送ブロックが分割された後に取得されたコードブロックの数と各コードブロックの長さを決定することができる。コードブロックがCRCパリティビットセグメントを含む場合、通信デバイス21は、CRCパリティビットセグメントを使用することによって、コードブロックをさらにチェックしてよい。通信デバイス21は、全てのコードブロックを1つの伝送ブロックに連結し、伝送ブロックに対してパリティチェックと連結をさらに実行して、最終的に情報シーケンスを取得する。通信デバイス21は通信デバイス20によって実行される情報処理方法の逆のプロセスを実行することがわかる。
通信デバイス20と通信デバイス21との間で情報シーケンスを送受信するプロセスは、単に説明のための例として使用されており、モジュールの分割は単に概略的なものであることは留意されるべきである。いくつかのモジュールは、システム設計の要件に従って任意であってよく、いくつかのモジュールの機能は、実行のために1つのモジュールに結合されてよい。これは限定されない。加えて、モジュールは、1つまたは複数のプロセッサによって実施されてよい。本発明はこれに限定されない。
本発明の実施形態では、「インタリービング」は、ビットシーケンス内の1つまたは複数のビットセグメントの位置が変更され、各ビットセグメントが1つまたは複数のビットを含むことを意味する。
本発明の実施形態では、通信デバイス20は通信システム内のネットワークデバイスであってよく、例えば、基地局であってよく、対応して、通信デバイス21は端末であってよいことは留意されるべきである。あるいは、通信デバイス20は、通信システム内の端末であってよく、対応して、通信デバイス21は、通信システム内のネットワークデバイスであってよく、例えば、基地局であってよい。あるいは、通信デバイス20および通信デバイス21はチップであってよく、前述の処理プロセスにおける各モジュールは、1つまたは複数のプロセッサによって実施されてよい。
図3は、本発明の実施形態に係る情報処理方法の概略フローチャートである。方法は、通信システムに適用されてよく、通信システムは、通信デバイス20および通信デバイス21を含む。方法は、通信デバイス20によって実施されてよく、以下のステップを含む。
301：バッファシーケンスWにおける出力ビットシーケンスの開始位置k0を取得する。
通信デバイス20は長さKを有するビットシーケンスCに対してLDPC符号化を実行する。ビットシーケンスCは、通信デバイス20によって送信される必要がある制御情報またはデータ情報のビットシーケンスであってよく、または、制御情報またはデータ情報のビットシーケンスに対して少なくともコードブロック分割処理を実行することによって取得される。長さKを有するビットシーケンスCは、1つまたは複数の巡回冗長チェックビットおよび/または1つまたは複数のフィラービットを含んでよい。
通信デバイス20は、ビットシーケンスCの長さKに基づいて、符号化のために使用されるLDPC行列を決定する。例えば、通信デバイス20は、Kに基づいてリフティングファクタzを決定して、次いで、zに基づいてコードレートに従って基本行列に対してリフティングを実行して、LDPC行列を取得してよい。符号化ビットシーケンス（coded block）は、ビットシーケンスCがLDPC行列を使用することによって符号化された後に取得される。
短縮が実行されない場合、ビットシーケンスDは符号化ビットシーケンスであってよく、または、短縮（shortening）操作が符号化ビットシーケンスに対して実行される場合、具体的には、ビットシーケンスがs0ビット短くされ、例えば、s0ビットが符号化ビットシーケンスから削除される場合、ビットシーケンスDは、符号化ビットシーケンスがs0ビット短くされた後に取得されるビットシーケンスであってよく、ここで、s0は正の整数である。例えば、s0=n・rであり、nは正の整数であり、rはバッファシーケンスWの単位ビットセグメントに含まれるビット数である。単位ビットセグメントは、バッファシーケンスWにおける開始位置を設定するための粒度を反映する。例えば、開始位置は、リフティングファクタの整数倍に基づいて、バッファシーケンスWにおいて設定されてよく、すなわち、単位ビットセグメントに含まれるビット数rはzに等しい。別の例では、バッファシーケンスWに入る前に、ビットシーケンスDがインタリーブされてよい。インタリーブ行列がCsubblock列を含む場合、インタリーブ行列はRsubblock行を含む。Rsubblockは、KD≦Csubblock・Rsubblockを満たす最小の整数であり、単位ビットセグメントに含まれるビット数rはRsubblockであってよい。換言すると、開始位置は、Rsubblockの整数倍に基づいて設定されてよい。
ビットシーケンスDの長さはKDである。ビットシーケンスDはビットシーケンスC内の複数のビットを含んでよく、1つまたは複数のパリティ検査ビットをさらに含んでよい。ビットシーケンスC内のビットは、時に、ビットシーケンスDにおいて情報ビットまたはシステマティックビット（systematic bit）と呼ばれる。本発明の実施形態では、ビットシーケンスDは、時に、符号化ブロック（coded block）とも呼ばれる。
通信デバイス20は、ビットシーケンスDまたはビットシーケンスDの一部に基づいて、出力ビットシーケンスを決定する。出力ビットシーケンスは、変調等のプロセスを実行した後に送信される。再伝送をサポートするとき、通信デバイスは、ビットシーケンスDまたはビットシーケンスDの一部に基づいて、毎回伝送されるべき出力ビットシーケンスを決定してよい。
可能な設計では、通信デバイス20は、バッファシーケンスWに基づいて出力ビットシーケンスを決定してよい。長さNCBを有するバッファシーケンスWは、ビットシーケンスDまたはビットシーケンスDの一部を含む。
可能な実施では、バッファシーケンスWはビットシーケンスDの全てのビットを含んでよい。例えば、バッファシーケンスWはビットシーケンスDを含んでよい。別の例では、バッファシーケンスWは、あるいは、少なくともインタリーブされた後のビットシーケンスDを含んでよい。別の例では、バッファシーケンスは、少なくともパディングされた後のビットシーケンスDを含んでよい。さらに別の例では、バッファシーケンスは、少なくともインタリーブおよびパディングされた後のビットシーケンスDを含んでよい。
別の可能な実施では、バッファシーケンスWはビットシーケンスDのいくつかのビットを含んでよい。例えば、ビットシーケンスDの長さはバッファシーケンスWの最大長を超過し、従って、バッファシーケンスWは、ビットシーケンスDのいくつかのビットのみを含み得る。同様に、バッファシーケンスWはビットシーケンスのいくつかのビットを含んでよい。別の例では、バッファシーケンスWは、少なくともインタリービング処理が実行されたビットシーケンスDのいくつかのビットを含んでよい。別の例では、バッファシーケンスWは、少なくともパディング処理が実行されたビットシーケンスDのいくつかのビットを含んでよい。さらに別の例では、バッファシーケンスWは、少なくともインタリービング処理およびパディング処理が実行されたビットシーケンスDのいくつかのビットを含んでよい。
バッファシーケンスWは、あるいは、循環バッファと呼ばれてよい。初期伝送または再伝送の間、通信デバイス20は、循環バッファに格納されたビットシーケンスから、初期伝送または再伝送のための出力ビットシーケンスを決定する。説明を容易にするために、第iの伝送は初期伝送または再伝送を表す。i=0は初期伝送を表し、i>0は再伝送を表す。iは整数である。例えば、i=1は第1の再伝送を表し、i=2は第2の再伝送を表す。再伝送回数の上限は、システム内の再伝送の最大回数に依存する。各初期伝送または再伝送のための出力ビットシーケンスは、ビットシーケンスDの冗長バージョン（redundancy version, rv）であってよい。
k0は巡回バッファにおける出力ビットシーケンスのための開始位置を表し、すなわち、出力ビットシーケンスのためのバッファシーケンスWにおける開始位置を表す。第iの伝送については、k0はまた、第iの再伝送のための冗長バージョンの開始位置と呼ばれてよい。異なる再伝送間で区別するために、(i)は対応するパラメータの後に追加されてよく、例えば、異なる再伝送は、k0(i)またはrv(i)によって表される。
k0の値はpkであり、pkは
Figure 0006915061
における1つの要素であり、0≦k<kmaxであり、0≦pk<NCBであり、pkは整数であり、kは整数であり、kmaxは出力ビットシーケンスのためのバッファシーケンスWから選択されることができる開始位置の最大数を表し、kmaxは4以上の整数である。
302：開始位置k0に基づいて、バッファシーケンスWから出力ビットシーケンスを決定する。
通信デバイス20は、ステップ301で取得される開始位置k0に基づいて、バッファシーケンスWから出力ビットシーケンスを決定してよい。
例えば、通信デバイス20は、バッファシーケンスのビットk0から開始する出力ビットシーケンスとしてE個のビットを順次取得する。
別の例では、初期伝送、すなわち、第0の伝送のための出力ビットシーケンスを送信した後、通信デバイス20は、通信デバイス21から否定応答（NACK）を受信し、通信デバイス20は、第1の再伝送のための出力ビットシーケンスの開始位置k0(1)、すなわち、第1の冗長バージョンrv(1)のための開始位置k0(1)を決定する必要がある。従って、通信デバイス20は、出力ビットシーケンスのためのバッファシーケンスWにおける開始位置k0(1)を取得し、出力ビットシーケンスの長さE(1)および開始位置k0(1)に基づいて、第1の再伝送のための出力ビットシーケンスを決定し、すなわち、冗長バージョンrv(1)を決定する。通信デバイス20は、出力ビットシーケンスrv(1)を通信デバイス21に送信する。通信デバイス20が通信デバイス21からNACKを受信した場合、通信デバイス20は、第2の再伝送のための出力ビットシーケンスの開始位置k0(2)、すなわち、第2の冗長バージョンrv(2)のための開始位置k0(2)を決定する必要がある。通信デバイス20は、出力ビットシーケンスの長さE(2)および開始位置k0(2)に基づいて、第2の再伝送のための出力ビットシーケンスを決定し、すなわち、冗長バージョンrv(2)を決定する。残りは類推によって推測されることができる。再伝送の最大回数に到達するか、または再伝送タイマが満了し、または、通信デバイス20が肯定応答（ACK）を通信デバイス21から受信したとき、通信デバイス20は再伝送を終了してよい。確かに、通信デバイス20は、通信デバイス21からのNACKまたはACKを考慮することなく、複数回再伝送を実行してよい。
復号中、受信側の通信デバイス21は、初期伝送で受信されたソフト値ビットを、全ての受信された冗長バージョンのソフト値ビットと結合して、復号を実行する必要がある。LDPC符号化を実行することによって取得される符号化ブロックについては、受信側の通信デバイスの復号性能を改善するために、全ての受信された冗長バージョンの反復ビットまたはスキップビットの数は低減される必要がある。
一般に、LDPCコードの復号性能は様々な要因によって影響を受けることがある。例えば、復号セグメントは情報ビットを含む必要がある。別の例では、情報ビット以外のパリティ検査ビットは、低ビットレート符号語を形成するために、それらが符号化中に生成される順序で選択される必要がある。別の例では、再伝送が生じたとき、復号されるべきビットに対してより高い割合の反復ビットは、より不十分な復号性能をもたらす。
図4-1は、情報ビットおよびパリティ検査ビットを含むLDPC符号化ブロックを示す。パンクチャリングが実行される前に、LDPC符号化ブロックの基本行列は、8/9の最大コードレートをサポートし、1/3の最小コードレートをサポートすると仮定する。パンクチャリングは、パンクチャド列に対応する符号化ビットが送信されないことを示し、その結果、コードレートは通常向上することができる。
図4-2に示されるように、開始位置の4つの値p0、p1、p2およびp3が存在する。初期伝送において、出力ビットシーケンスは、第0の開始位置p0、すなわち冗長バージョン0から取得される。第1の再伝送では、出力ビットシーケンスは、第2の開始位置p2、すなわち冗長バージョン1から取得される。従って、冗長バージョン0および冗長バージョン1は連続しておらず、多数のスキップビットは伝送されない。2つの冗長バージョンを受信した後、受信側の通信デバイスは、2つの冗長バージョンを結合して、復号を実行する。しかしながら、図4-2でスキップされた冗長ビットは、受信側の通信デバイスに伝送されないため、スキップされた冗長ビットは、復号のための符号語を形成するために、冗長バージョン1における冗長ビットの前に選択されることはできない。結果として、復号性能が深刻に損なわれる。
図4-3に示されるように、初期伝送において、出力ビットシーケンスは、第0の開始位置p0、すなわち冗長バージョン0から取得される。第1の再伝送では、出力ビットシーケンスは、第1の開始位置p1、すなわち冗長バージョン1から取得される。冗長バージョン0および冗長バージョン1は連続しているが、初期伝送のコードレートが比較的低い場合、比較的多数の反復ビットがあり、その結果、復号性能はまた損なわれる。
ステップ301では、k0の値はpkであってよく、pkは、
Figure 0006915061
における1つの要素である。換言すると、開始位置のためにkmax個の値がある。kmaxは4以上の整数であってよい。例えば、kmax=2nであり、nは2以上の整数である。
pkの下付き文字kは、冗長バージョンrvidxの開始位置番号であってよい。
Figure 0006915061
は多くの方式で定義されてよい。例えば、セットは、要素
Figure 0006915061
のみを含むセットであってよく、または、別のセットのサブセットであってよい。セット
Figure 0006915061
における要素は、特定のシーケンスで配列されてよく、または、特定のシーケンスで配列されなくてもよい。これは本願では限定されない。
図4-2または図4-3で示される方式と異なる可能な実施では、図4-4に示されるように、kmaxの値
Figure 0006915061
は、不等間隔で設定されてよい。
Figure 0006915061
における隣接値の間には少なくとも2つ以上の異なる間隔がある。
Figure 0006915061
における開始位置の値は下付き文字の昇順で配列されると仮定する。換言すると、p0は最小値であり、
Figure 0006915061
は最大値であり、
Figure 0006915061
である。隣接値の間の間隔Sは、2つの隣接する開始位置の間の差の絶対値|pk-pk-1|であり、0<k<kmaxである。
最小開始位置はp0=0である。または、p0=l0・rであり、l0は正の整数である。例えば、l0は2であってよい。出力ビットシーケンスがp0から開始して決定される場合、2rビットは、最初にスキップされる必要がある。また、r=zである場合、基本行列の最初の2列に対応する符号化情報ビットはスキップされ、2つの列は通常、ビルトインパンクチャビットの列であってよい。バッファシーケンスWが、基本行列の最初の2つの列に対応する符号化情報ビットを含まない場合、p0=0である。本明細書には一例のみが提供されており、本発明はこれに限定されないことは留意されるべきである。
開始位置が等間隔で設定されている場合、絶対値|pk-pk-1|は同じである。換言すると、
Figure 0006915061
における隣接値の間の間隔は同じである。
開始位置が不等間隔で設定されている場合、
Figure 0006915061
における隣接値の間に少なくとも2つ以上の異なる間隔がある。例えば、|pk-pk-1|>|pk-1-pk|にする開始位置pkが存在する。
kmax=4を例としてとると、可能な設計では、NCB≧KDであり、k>0であり、ビットシーケンスDが符号化後に取得されるビットシーケンスである場合、そのとき、pk≧(p0+K)である。この設計では、バッファシーケンスWはビットシーケンスDの全てのビット、またはビットシーケンスDのビルトインパンクチャビットの列に対応する符号化ビット以外のビットを含み、p1とp2の間のビットを含む符号語のコードレートが少なくとも1以下であることが要求され、p0<(p0+K)≦p1<p2<p3であり、その結果、間隔|p1-p0|はK以上である。
別の可能な設計では、NCB≧KDであり、k>0であり、ビットシーケンスDが、符号化後に取得されるビットシーケンスをs0ビット短くすることによって取得される場合、そのとき、pk≧(p0-s0+K)である。この設計では、バッファシーケンスWは、ビットシーケンスDの全てのビットを含み、s0ビットは、前述のように短縮が実行されない場合に設定される開始位置のオフセットとして使用されてよく、p0<(p0-s0+K)≦p1<p2<p3である。
前述の設計では、再伝送が発生した場合、適切な開始位置は、初期伝送のコードレートに基づいて、p1およびp2から選択されることができる。出力ビットシーケンスはこのように決定され、その結果、出力ビットシーケンスが受信側で受信され、結合された後に比較的少ない数の反復ビットが存在する。
図4-4に示されるように、図4-4は、図4-1に示されるLDPC符号化ブロックの開始位置が不等間隔で設定されている例を示す。LDPC符号化ブロックは、1/3の最小コードレートをサポートし、具体的には、情報ビットは全長の1/3を占める。p2は2/3のコードレートのための位置付近、すなわち、シーケンスの中間に配置される。p3は0.5のコードレートのための位置付近に配置される。p1は0.8のコードレートのための位置付近に配置される。例としてK=1056とすると、コードレートが1/3である場合、そのとき、符号化ブロックの最大長は3168ビットであり、ここで、p2=1584、p3=2122、p1=1320およびp0=0である。(p1-p0)>(p2-p1)であり、隣接値の間には3つの間隔があることがわかる。
別の可能な設計では、NCB<KD、かつ、k>0である場合、バッファシーケンスWは、ビットシーケンスDのいくつかのビットを含み、次いで、各pkは、バッファシーケンスWがビットシーケンスD内の全てのビットを含む場合、バッファシーケンスW内の対応する開始位置に対して等比率でスケーリングされ得る。
ビットシーケンスDが符号化後に取得されるビットシーケンスである場合、そのとき、
Figure 0006915061
である。
換言すると、
Figure 0006915061
が満たされ、従って、間隔|p1-p0|は、
Figure 0006915061
以上である。
ビットシーケンスDが、符号化後に取得されるビットシーケンスを、s0ビット短くすることによって取得される場合、そのとき、
Figure 0006915061
であり、その結果、間隔|p1-p0|は、
Figure 0006915061
以上である。
あるいは、ここでは間隔|p1-p0|に対して切捨てが行われてよく、すなわち、
Figure 0006915061
であることは留意されるべきである。
さらに、前述の設計については、(p1-p0)>(p2-p1)であり、
Figure 0006915061
における隣接値の間に少なくとも2つ以上の異なる間隔があることがある。
前述の設計に基づいて、k>0である場合、pkは、前述の要件を満たしながら単位ビットセグメントの整数倍の位置にある必要があり、すなわち、pk=lk・r、lkは正の整数である。例えば、NCB≧KD、かつ、k>0である場合、
Figure 0006915061
である。別の例では、NCB<KD、かつ、k>0である場合、
Figure 0006915061
である。ここでは一例のみが提供され、適切な変換が式に対して実行され得ることは留意されるべきである。例えば、切上げは切捨てに変更され、その結果、pkの位置は、単位ビットセグメントの整数倍である。本発明の本実施形態は、これに限定されない。
Figure 0006915061
における値pkについては、ステップ301におけるk0は様々な方式で取得されてよい。
別の可能な実施では、各伝送における開始位置を取得するシーケンスが定義されてよく、または、各伝送におけるpkの下付き文字kのシーケンスが定義されてよい。このようなシーケンスは、受信側の通信デバイスに指示されてよく、または、送信側および受信側の通信デバイスにおいて事前に格納されてよい。
pkの下付き文字kは、冗長バージョンrvidxの開始位置番号であってよく、第i伝送における冗長バージョンの開始位置番号がrvidx(i)によって表されてよく、開始位置k0(i)は、冗長バージョンrvidx(i mod kmax)の開始位置番号に基づいて決定されてよい。
固定シーケンスで開始位置を取得するための方法が使用されてよい。実施形態では、rvidxシーケンスが定義されてよく、rvidxシーケンス内の値の数はkmaxであってよく、または、再伝送の最大回数Rmaxであってよい。例えば、kmax=8である場合、rvidxシーケンスは、0、3、6、2、5、7、4、1である。この場合、初期伝送では、出力ビットシーケンスは、第p0ビットから開始して決定される。第1の伝送におけるk0(1)はp3であり、出力ビットシーケンスは第p3ビットから開始して決定される。第2の伝送におけるk0(2)はp6であり、出力ビットシーケンスは第p6ビットから開始して決定される。残りは類推によって推測されることができる。第kmaxの伝送においては、出力ビットシーケンスは再び第p0ビットから開始して決定される。すなわち、第i伝送については、k=rvidx(i mod kmax)であり、k0(i)=pkである。別の例では、kmax=4であり、再伝送の最大回数Rmaxは4であり、rvidxシーケンスの値のセットは{0, 2, 3, 1}であり、その結果、初期伝送では、出力ビットシーケンスは第p0ビットから開始して決定され、第1の伝送におけるk0(1)はp2であり、出力ビットシーケンスは第p3ビットから開始して決定される。第2の伝送におけるk0(2)はp3である。第iの伝送については、k=rvidx(i mod Rmax)であり、k0(i)=pkである。
さらに、rvidxシーケンスは、初期伝送のコードレートの値に基づいて決定されてよく、または、各伝送における出力ビットシーケンスの長さEおよびリフティングファクタzに基づいて決定されてよい。非適応再伝送シナリオにおいて、初期伝送と再伝送における出力ビットシーケンスの長さは同じである。例えば、rvidxシーケンスは、
Figure 0006915061
に基づいて決定される。別の例では、1つまたは複数の閾値が設定されてよく、rvidxシーケンスは、
Figure 0006915061
と閾値との間の関係に基づいて決定される。
例えば、kmax=8であり、66*82のLDPC行列が使用され、情報ビットに対応する列数は16である。符号化ブロックについて、rvidxシーケンスと初期伝送のコードレートとの間の対応関係が表1に示される。例えば、R0≧0.8の場合、rvidxシーケンスは{0, 2, 4, 6}である。
Figure 0006915061
別の例では、kmax=8であり、66*82のLDPC行列が使用され、情報ビットに対応する列数は16である。符号化ブロックについて、rvidxシーケンス、出力ビットシーケンスの長さEおよびリフティングファクタzとの間の対応関係が表2に示される。例えば、
Figure 0006915061
の場合、rvidxシーケンスは{0, 3, 6, 2}である。
Figure 0006915061
各伝送における開始位置を取得するシーケンスに関する前述のような実施は、非適応再伝送に適しており、開始位置情報は、伝送前に毎回、受信側の通信デバイスに示される必要はない。
出力ビットシーケンスのための符号化ブロックにおける開始位置k0(i)は、あるいは、送信側の通信デバイスによって示されるrvidxに基づいて取得されてよい。このような方式は適応再伝送に適している。
別の可能な実施では、開始位置k0は、冗長バージョンrvidxの開始位置番号のパラメータf(rvidx)に基づいて取得されてよい。例えば、
Figure 0006915061
であり、p0=l0・rの場合、
Figure 0006915061
であり、または、p0=0の場合、
Figure 0006915061
である。rはリフティングファクタzまたはRsubblockであってよい。例としてkmax=4とすると、rvidx=0, 1, 2, 3であり、従って、f(0)=0、f(1)=1.67、f(2)=2およびf(3)=3である。本明細書では、
Figure 0006915061
に対して切上げが実行されてよく、または、
Figure 0006915061
に対して切捨てが実行されてよいことが留意されるべきである。
図5-1は、46行68列のサイズを有するLDPCコードの基本グラフである。例えば、p0=0であり、
Figure 0006915061
であり、r=zであり、ビルトインパンクチャビットの2列に対応するビットは、循環バッファに格納されない。可能な実施では、NCB=66zとすると、kmax=4であり、rvidx=0の場合、f(0)=0であり、rvidx=1の場合、f(1)=1.67である。開始位置は0および28zであることがわかる。rvidx=2の場合、f(2)=2であり、対応して、開始位置は33zである。rvidx=3の場合、f(3)=3であり、対応して、開始位置は50zである。この場合、{p0, p1, p2, p3}は{0, 28z, 33z, 55z}であってよい。別の可能な実施では、rvidx=1については、f(1)は別の値を有してよい。表3に示されるように、表3は、f(1)の異なる可能な値と、f(1)に対応する開始位置k0の値p1を示す。
Figure 0006915061
表3では、p1の値は、p1とp0との間の間隔を23zと31zとの間（23zと31zを含む）にする。図5-1に示される基本グラフ内の情報ビットに対応する列数は22であるため、Kは符号化後の22z以下であり、p1はp1≧(p0+K)を満たす。
別の可能な実施では、rvidx=2およびrvidx=3については、表4に示されるp2とp3の開始位置の組合せが定義されてよい。
Figure 0006915061
表4に示される上述のケースでは、p2およびp3の間の間隔は、15zおよび18zの間（15zおよび18zを含む）になり、p2およびp0の間の間隔と、p3およびp0の間の間隔もまた、pk≧(p0+K)を満たす。
任意で、開始位置{p0, p1, p2, p3}は、表3におけるp1と表4におけるp2およびp3の組合せに基づいて定義されてよい。p0は0であってよく、または、p0=l0・zであり、l0は正の整数である。開始位置の組合せもまた、(p1-p0)>(p2-p1)を満たす。
例えば、{p0, p1, p2, p3}は、{0, 31z, 33z, 50z}または{0, 23z, 36z, 51z}等であってよく、様々な開始位置の組合せが、表3におけるp1と、表4におけるp2およびp3の組合せに基づいて取得されてよい。ここでは一例のみが提供され、本発明はこれに限定されないことは留意されるべきである。
別の可能な実施では、制限された循環バッファ（limited buffer）により、図5-1に示される基本グラフについては、NCB<66zであり、このシナリオでは、開始位置は、表3または表4における開始位置に対して等比率でスケーリングされてよい。例えば、開始位置が等比率でスケーリングされた後、開始位置は、依然としてzの整数倍であってよく、
Figure 0006915061
である。別の例では、開始位置は、等比率でスケーリングされてよいが、開始位置は、zの整数倍である必要はなく、
Figure 0006915061
である。
Figure 0006915061
は、表3におけるp1、または、表4におけるp2またはp3であってよい。Operation(・)は、切上げ、切捨て、四捨五入、または別の端数処理方法であり得る端数処理操作である。
図5-2から図5-4は、前述の実施形態に係る、図5-1に示される基本グラフに基づいて取得されるLDPCコード符号化の性能シミュレーション曲線である。AWGNチャネルでは、2つの異なる開始位置設定方法がシミュレートされ、異なる開始位置設置方法におけるBLER曲線は、初期伝送の3つの異なるコードレート：0.93、8/9および5/6における第1の再伝送においてテストされる。図中、横軸は現在のチャネルの信号対雑音比のExN0を表し、縦軸はブロックエラーレート（BLER, block error rate）を表す。図中、曲線全体が左側に近いほど、同じ信号対雑音比におけるソリューションのブロックエラーレートが低く、性能がより良好であることを示す。ここで、再伝送と初期伝送におけるビットセグメント長は同じであり、LDPC符号化は全ての符号語に対して実行され、LDPC行列によってサポートされる最小符号化レートは1/3であると想定される。
三角形ラベル付き曲線は等間隔で開始位置を設定するための方法が使用されることを示し、ブロックラベル付き曲線は、本発明の本実施形態で示される不等間隔で開始位置を設定するための方法が使用されることを示す。冗長バージョンrvidxの開始位置番号のパラメータf(rvidx)は、0, 1.67, 2および3である。比較後、全てのケースにおいて、ブロックラベル付き曲線は、三角形ラベル付き曲線の左側に配置され、これは、本発明の本実施形態における不等間隔で開始位置を設定するための方法が、等間隔で開始位置を設定するための方法よりも良好な性能を有することを示す。
図8に示されるように、図8は、42行52列のサイズを有する別のLDPCコードの基本グラフである。行インデックスは、一番左の列にマークされ、列インデックスは一番上の行にマークされる。非ゼロ要素のみが各行および列において示され、各非ゼロ要素は、「1」によって表され、各空白部分はゼロ要素である。例えば、p0=0、
Figure 0006915061
、r=z、および、ビルトインパンクチャビットの2列に対応するビットは、循環バッファ内に格納されない。可能な実施では、NCB=50zであり、kmax=4とすると、rvidx=0の場合、f(0)=0であり、rvidx=1の場合、f(1)=1.10である。開始位置は0および14zであることがわかる。rvidx=2の場合、f(2)=2であり、対応して、開始位置は25zである。rvidx=3の場合、f(3)=3であり、対応して、開始位置は38zである。この場合、{p0, p1, p2, p3}は{0, 14z, 25z, 38z}であってよい。別の可能な実施では、rvidx=1について、f(1)は別の値を有してよい。表5に示されるように、表5はf(1)の異なる可能な値およびf(1)に対応する開始位置k0の値p1を示す。
Figure 0006915061
表5では、p1の値は、p1とp0との間の間隔を14zと23zとの間（14zと23zを含む）にする。図8に示される基本グラフ内の情報ビットに対応する列数は10であるため、Kは符号化後の10z以下であり、p1はp1≧(p0+K)を満たす。
別の可能な実施では、rvidx=2およびrvidx=3については、表6に示されるp2とp3の開始位置の組合せが定義されてよい。
Figure 0006915061
この場合、p2およびp3の間の間隔は、11zおよび14zの間（11zおよび14zを含む）になり、p2およびp0の間の間隔と、p3およびp0の間の間隔もまた、pk≧(p0+K)を満たす。
任意で、開始位置{p0, p1, p2, p3}は、表5におけるp1と表6におけるp2およびp3の組合せに基づいて定義されてよい。p0は0であってよく、または、p0=l0・zであり、l0は正の整数である。開始位置の組合せもまた、(p1-p0)>(p2-p1)を満たす。
例えば、{p0, p1, p2, p3}は、{0, 14z, 25z, 38z}または{0, 18z, 28z, 39z}等であってよく、様々な開始位置の組合せが、表5におけるp1と、表6におけるp2およびp3の組合せに基づいて取得されてよい。ここでは一例のみが提供され、本発明はこれに限定されないことは留意されるべきである。
別の可能な実施では、制限された循環バッファ（limited buffer）により、図8に示される基本グラフについては、NCB<50zであり、このシナリオでは、開始位置は、表5または表6における開始位置に対して等比率でスケーリングされてよい。例えば、開始位置が等比率でスケーリングされた後、開始位置は、依然としてzの整数倍であってよく、
Figure 0006915061
である。別の例では、開始位置は、等比率でスケーリングされてよいが、開始位置は、zの整数倍である必要はなく、
Figure 0006915061
である。
Figure 0006915061
は、表5におけるp1、または、表6におけるp2またはp3であってよい。Operation(・)は、切上げ、切捨て、四捨五入、または他の端数処理方法であり得る端数処理操作である。
可能な実施では、ビットシーケンスのための符号化ブロックにおける開始位置は、2つの隣接冗長バージョンの開始位置間の間隔に基づいて取得されてよい。上で説明される{0, 28z, 33z, 50z}は例として使用され、開始位置は、以下に記載される2つの隣接冗長バージョンの開始位置間の間隔に基づいて決定されてよい：p0= 0であり、2つの隣接冗長バージョンの開始位置間の間隔は、0, 28z, 5z, 17z, 16zである場合、そのとき、k0(1)=p0+28z=28z、k0(2)=k0(1)+5z=33zである等々である。
任意で、情報処理方法が実行された後、通信デバイスは、出力ビットシーケンスをさらに処理してよく、その結果、出力ビットシーケンスは、送受信中に使用される。例えば、通信デバイスは、出力ビットシーケンスをインタリーブし、インタリーブされた出力ビットシーケンスを変調シンボルにマッピングしてよい。処理については、従来技術における対応する処理方法を参照されたく、詳細はここでは説明されない。
図6は、本発明の実施形態に係る、情報処理方法のフローチャートである。方法は、通信システムに適用されてよく、通信システムは、通信デバイス20および通信デバイス21を含む。方法は、通信デバイス21によって実施されてよく、以下のステップを含む。
601：ソフトビットシーケンスのためのバッファシーケンスWにおける開始位置k0を取得する。
602：開始位置k0から開始するバッファシーケンスWにおいてソフトビットシーケンスを結合して格納する。
バッファシーケンスWは、ビットシーケンスDのソフト値シーケンスまたはビットシーケンスDのソフト値シーケンスの一部を含み、ビットシーケンスDのソフト値シーケンスの長さはKDビットであり、ビットシーケンスDは、低密度パリティ検査LDPC行列に基づいて、長さKを有するビットシーケンスCを符号化することによって取得されるビットシーケンスであり、または、ビットシーケンスDは、低密度パリティ検査LDPC行列に基づいて、長さKを有するビットシーケンスCを符号化することによって取得されるビットシーケンスをs0ビット短くすることによって取得される。
k0の値はpkであり、pkは
Figure 0006915061
における1つの要素であり、0≦k<kmaxであり、0≦pk<NCBであり、pkは整数であり、kは整数であり、NCBはバッファシーケンスWの長さであり、kmaxは4以上の整数である。
Figure 0006915061
における隣接値の間には2つ以上の異なる間隔がある。
通信デバイス20は、前述の実施形態において取得された出力ビットシーケンスを、通信デバイス21に送信する。前述の実施形態における出力ビットシーケンスは、レートマッチング後に取得された出力ビットシーケンスであり、通信デバイス20は、レートマッチング後に取得された出力ビットシーケンスに対してインタリービングおよび変調等の処理を実行して、出力ビットシーケンスに対応する送信信号を送信してよいことは理解され得る。出力信号を受信し、出力信号に対して復調およびデインタリービングを実行した後、通信デバイス21は、出力ビットシーケンスに対応するソフトビットシーケンスを取得する。換言すると、出力ビットシーケンスにおける1つのビットは、ソフトビットシーケンスにおける1つのソフト値ビット（soft channel bit）に対応する。通信デバイス21のソフト情報バッファに格納されたソフト値ビットの位置は、通信デバイス20の循環バッファ内の符号化ブロックの位置に一対一で対応する。ソフト情報バッファのサイズおよび循環バッファ内の符号化ブロックのサイズもまた同じであり、NCBであってよい。
例えば、通信デバイス20によって送信された出力ビットは1であり、チャネル伝送後、通信デバイス21は、出力ビットの対応するソフト値ビットが1.45であり、符号化ブロック内の出力ビットの位置が第5ビットである場合、通信デバイス21のソフト情報バッファ内の第5のソフト値ビットは1.45であることを学習する。本明細書では説明のために一例のみが提供されており、本発明の本実施形態はこれに限定されないことは留意されるべきである。通信デバイス20によって取得された出力ビットシーケンスがn個の出力ビットを含む場合、通信デバイス21は、n個の対応するソフト値ビットを取得してよい。通信デバイス21が2つの異なる伝送において同じ位置にあるソフト値ビットを受信した場合、2つの異なる伝送において受信されたソフト値ビットのソフト値は結合される。例えば、第1の伝送において受信されたソフト値ビットが1.45であり、第2の伝送において受信されたソフト値ビットが0.5である場合、1.45を0.5と結合した後に1.95が取得される。本明細書では一例のみが提供され、本発明はこれに限定されないことは留意されるべきである。
開始位置k0およびその取得方式は、前述の実施形態のものと対応する特徴を有することがわかる。特徴については、前述の実施形態の説明を参照されたく、詳細はここでは再び説明されない。通信デバイス20については、バッファシーケンスWは循環バッファ内の符号化ブロックであり、通信デバイス21については、バッファシーケンスWはソフト情報バッファ内のソフト値シーケンスであることは留意されるべきである。通信デバイス20側では、出力ビットシーケンスは、循環バッファ内の符号化ブロックから決定され、通信デバイス21側では、受信されたソフトビットシーケンスはソフト情報バッファ内に格納される。
図7は、通信装置700の概略構成図である。装置700は、前述の方法の実施形態において説明される方法を実施するように構成されてよい。通信装置700は、チップ、基地局、端末または別のネットワークデバイスであってよい。あるいは、通信装置700は、図2における通信デバイス20または通信デバイス21であってよい。
通信装置700は、1つまたは複数のプロセッサ701を含む。プロセッサ701は、汎用プロセッサでも専用プロセッサでもよい。例えば、プロセッサ701は、ベースバンドプロセッサでも中央処理装置でもよい。ベースバンドプロセッサは、通信プロトコルおよび通信データに対して処理を実行するように構成されてよく、中央処理装置は、通信装置（例えば、基地局、端末またはチップ）を制御して、ソフトウェアプログラムを実行し、ソフトウェアプログラムのデータを処理するように構成されてよい。
可能な設計では、通信装置700は、1つまたは複数のプロセッサ701を含み、1つまたは複数のプロセッサ701は、図3に示される実施形態における方法を実施してよい。任意で、図3に示される実施形態における方法を実施することに加えて、プロセッサ701は、他の機能をさらに実施してよい。
通信装置700は、出力ビットシーケンスのためのバッファシーケンスWにおける開始位置k0を取得し、ここで、バッファシーケンスWはビットシーケンスDまたはビットシーケンスDの一部を含み、開始位置k0に基づいて、バッファシーケンスWから出力ビットシーケンスを決定する。
可能な設計では、1つまたは複数のプロセッサ701は、図6に示される実施形態における方法を実施してよい。
通信装置700は、ソフトビットシーケンスのためのバッファシーケンスWにおける開始位置k0を取得し、ここで、バッファシーケンスWはビットシーケンスDのソフト値シーケンスまたはビットシーケンスDのソフト値シーケンスの一部を含み、ビットシーケンスDのソフト値シーケンスの長さはKDであり、
開始位置k0から開始して、記憶のためにバッファシーケンスWとソフトビットシーケンスを結合する。
前述の可能な設計では、ビットシーケンスDの長さはKDビットであり、ビットシーケンスDは、低密度パリティ検査LDPC行列に基づいて、長さKを有するビットシーケンスCを符号化することによって取得されるビットシーケンスであり、または、ビットシーケンスDは、低密度パリティ検査LDPC行列に基づいて、長さKを有するビットシーケンスCを符号化することによって取得されるビットシーケンスをs0ビット短くすることによって取得され、ここで、s0は0よりも大きい整数である。
k0の値はpkであり、pkは
Figure 0006915061
における1つの要素であり、0≦k<kmaxであり、0≦pk<NCBであり、pkは整数であり、kは整数であり、NCBはバッファシーケンスWの長さであり、kmaxは4以上の整数である。
Figure 0006915061
における隣接値の2つ以上の異なる間隔が存在する。
任意の設計では、プロセッサ701はまた、命令703を含んでよく、命令は、プロセッサ上で実行されてよく、その結果、通信装置700は、前述の方法の実施形態で説明される方法を実行する。
別の可能な設計では、通信装置700は回路をさらに含んでよく、回路は、前述の方法の実施形態における機能を実施してよい。任意で、通信装置700は、命令704を格納する1つまたは複数のメモリ702を含んでよい。命令は、プロセッサ上で実行されてよく、その結果、通信装置700は、前述の方法の実施形態において説明される方法を実行する。任意で、メモリはデータをさらに格納してよい。任意で、メモリは、命令および/またはデータを格納してよい。プロセッサおよびメモリは、別々に配置されてよく、または、共に統合されてよい。任意で、1つまたは複数のメモリ702は、開始位置、冗長バージョンに関連するパラメータ等を格納してよい。
別の設計では、1つまたは複数のプロセッサ701は、図2に示されるモジュールの機能、例えば、通信デバイス20または通信デバイス21におけるモジュールの機能を実施するように構成されてよい。
任意で、通信装置700は、トランシーバ705とアンテナ706をさらに含んでよい。プロセッサ701は処理ユニットと呼ばれてよく、通信装置（端末または基地局）を制御するように構成される。トランシーバ705は、トランシーバユニット、トランシーバ、トランシーバ回路等と呼ばれてよく、アンテナ706を使用することによって、通信装置の送受信機能を実施するように構成される。
任意で、通信装置700は、伝送ブロックCRCを生成するように構成されたコンポーネント、コードブロック分割およびCRCチェックのために使用されるコンポーネント、エンコーダ、インタリービングのために使用されるインタリーバ、変調処理のために使用される変調器等をさらに含んでよい。コンポーネントの機能は、1つまたは複数のプロセッサ701を使用することによって実施されてよい。
任意で、通信装置700は、復調操作のために使用される復調器、デインタリービングのために使用されるデインタリーバ、デコーダ等をさらに含んでよい。コンポーネントの機能は、1つまたは複数のプロセッサ701を使用することによって実施されてよい。
当業者は、本発明の実施形態に列挙されている様々な例示的な論理ブロック（illustrative logic block）およびステップ（step）が、電子ハードウェア、コンピュータソフトウェアまたはその組合せを使用することによって実施されてよいことをさらに理解することができる。機能がハードウェアを使用することによって実施されるか、ソフトウェアを使用することによって実施されるかは、特定の用途およびシステム全体の設計要件に依存する。当業者は、各特定の用途のために説明される機能を実施するために様々な方法を使用してよいが、実施は、本発明の実施形態の範囲を超えると考えられるべきではない。
本発明の実施形態で説明される様々な例示的な論理ユニットおよび回路は、汎用プロセッサ、デジタル信号プロセッサ、特定用途向け集積回路（ASIC）、フィールドプログラマブルゲートアレイ（FPGA）または別のプログラマブル論理装置、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、またはこれらの任意の組合せの設計を使用することによって、説明された機能を実施し、操作することができる。汎用プロセッサはマイクロプロセッサであってよい。任意で、汎用プロセッサはまた、任意の従来のプロセッサ、コントローラ、マイクロコントローラまたは状態マシンであってよい。プロセッサはまた、デジタル信号プロセッサとマイクロプロセッサ、複数のマイクロプロセッサ、デジタル信号プロセッサコアを有する1つまたは複数のマイクロプロセッサまたは任意の他の同様の構成等の、コンピューティング装置の組合せによって実施されてよい。
本発明の実施形態で説明された方法またはアルゴリズムのステップは、ハードウェア、プロセッサによって実行される命令、またはこれらの組合せに直接埋め込まれてよい。メモリは、RAMメモリ、フラッシュメモリ、ROMメモリ、RPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブル磁気ディスク、CD-ROMまたは従来技術における任意の他の形態の記憶媒体であってよい。例えば、メモリは、プロセッサがメモリから情報を読み出し、メモリに情報を書き込むことができるように、プロセッサに接続されてよい。あるいは、メモリは、プロセッサにさらに統合されてよい。プロセッサおよびメモリは、ASIC内に配置されてよく、ASICはUE内で配置されてよい。任意で、プロセッサおよびメモリは、UEの異なる部分に配置されてよい。
前述の実施形態の説明に基づいて、当業者は、本発明がハードウェア、ファームウェアまたはその組合せによって実施されることができることを明確に理解し得る。本発明がソフトウェアプログラムを使用することによって実施される場合、本発明は、コンピュータプログラム製品の形態で完全にまたは部分的に実施されてよく、コンピュータプログラム製品は、1つまたは複数のコンピュータ命令（プログラムまたはコードとも呼ばれる）を含む。コンピュータ命令がロードされてコンピュータ上で実行されると、本発明の実施形態に係る手順または機能は、全てまたは部分的に生成される。本発明がソフトウェアプログラムによって実施されると、前述の機能は、コンピュータ可読媒体に記憶されてよく、または、コンピュータ可読媒体内の1つまたは複数の命令またはコードとして伝送されてよい。コンピュータは、汎用コンピュータ、専用コンピュータ、コンピュータネットワークまたは他のプログラマブル装置であってよい。コンピュータ命令は、コンピュータ可読記憶媒体に記憶されてよく、または、1つのコンピュータ可読記憶媒体から別のコンピュータ可読記憶媒体に伝送されてよい。コンピュータ可読媒体は、コンピュータ記憶媒体および通信媒体を含み、ここで、通信媒体は、コンピュータプログラムが、1つの場所から別の場所に伝送されることを可能にする任意の媒体を含む。記憶媒体は、コンピュータにアクセス可能な任意の利用可能な媒体であってよい。以下では、例を提供するが、限定を課すものではない：コンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROM、または、別の光ディスクストレージまたはディスク記憶媒体、または、別の磁気記憶デバイス、または命令またはデータ構造の形態で予期されるプログラムコードを搬送または格納することができ、コンピュータによってアクセスされることができる任意の他の媒体を含んでよい。加えて、任意の接続は、コンピュータ可読媒体として適切に定義されてよい。例えば、ソフトウェアが、同軸ケーブル、光ファイバ/ケーブル、ツイストペア、デジタル加入者線（DSL）または赤外線、ラジオおよびマイクロ波等の無線技術を使用することによって、ウェブサイト、サーバまたは別のリモートソースから伝送された場合、同軸ケーブル、光ファイバ/ケーブル、ツイストペア、DSLまたは赤外線、ラジオおよびマイクロ波等の無線技術は、それらが属する媒体の固定に含まれる。例えば、本発明によって使用されるディスク（Disk）およびディスク（disc）は、コンパクトディスクCD、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（DVD）、フロッピーディスクおよびブルーレイディスクを含み、ここで、ディスクは一般に磁気的手段によりデータをコピーし、ディスクはレーザー手段によって光学的にデータをコピーする。前述の組合せもまた、コンピュータ可読媒体の保護範囲に含まれるべきである。
要約すると、上で説明されたことは、本発明の技術的解決手段の単なる例示的な実施形態であるが、本発明の保護範囲を限定するようには意図されない。本発明の精神および原理を逸脱することなく行われるいかなる修正、均等置換または改良も、本発明の保護範囲に包含されるべきである。
20 通信デバイス
21 通信デバイス
200 通信システム
701 プロセッサ
702 メモリ
703 命令
704 命令
705 トランシーバ
706 アンテナ

Claims (23)

  1. 通信システムのための情報処理方法であって、前記方法は、
    出力ビットシーケンスのためのバッファシーケンスWにおける開始位置k0を取得するステップであって、前記バッファシーケンスWはビットシーケンスDまたはビットシーケンスDの一部を含み、前記ビットシーケンスDの長さはKDビットであり、前記ビットシーケンスDは、低密度パリティ検査(LDPC)行列に基づいて、長さKを有するビットシーケンスCを符号化することによって取得されるビットシーケンスであり、前記出力ビットシーケンスは前記ビットシーケンスDの冗長バージョンである、ステップと、
    前記開始位置k0に基づいて、前記バッファシーケンスWから前記出力ビットシーケンスを決定するステップとを含み、
    k0の値はpkであり、pkは
    Figure 0006915061
     における1つの要素であり、0≦k<kmaxであり、0≦pk<NCBであり、pkは整数であり、kは整数であり、NCBは前記バッファシーケンスWの長さであり、kmaxは4以上の整数であり、
    Figure 0006915061
     には、2より大きい異なる隣接間隔がある、方法。
  2. p0=0である、請求項1に記載の方法。
  3. p0<p1<p2<p3であり、(p1-p0)>(p2-p1)である、請求項1または2に記載の方法。
  4. kmax=4であり、NCB≧KDであり、k>0であり、pk≧(p0+K)である、請求項1から3のいずれか1項に記載の方法。
  5. kmax=4であり、NCB<KDであり、k>0であり、
    Figure 0006915061
     である、請求項1から3のいずれか1項に記載の方法。
  6. pk=lk・rであり、lkは正の整数であり、k>0であり、rは前記バッファシーケンスW内の単位ビットセグメントに含まれるビット数であり、rは0よりも大きい整数である、請求項1から5のいずれか1項に記載の方法。
  7. r=zであり、zは前記LDPC行列のリフティングファクタである、請求項6に記載の方法。
  8. 開始位置k0を取得する前記ステップは、
    冗長バージョンrvidxの開始位置番号または冗長バージョンrvidxの開始位置番号のパラメータに基づいて、前記開始位置k0を取得するステップを含む、請求項1から7のいずれか1項に記載の方法。
  9. 前記冗長バージョンrvidxの前記開始位置番号はシグナリングを使用することによって取得される、請求項8に記載の方法。
  10. 前記冗長バージョンrvidxの前記開始位置番号は、冗長バージョンの開始位置番号のシーケンスに基づいて取得される、請求項8に記載の方法。
  11. 冗長バージョンの開始位置番号の前記シーケンスはメモリから読み出される、請求項10に記載の方法。
  12. 通信装置であって、前記通信装置は、
    出力ビットシーケンスのためのバッファシーケンスWにおける開始位置k0を取得するように構成される取得ユニットであって、前記バッファシーケンスWはビットシーケンスDまたはビットシーケンスDの一部を含み、前記ビットシーケンスDの長さはKDビットであり、前記ビットシーケンスDは、低密度パリティ検査(LDPC)行列に基づいて、長さKを有するビットシーケンスCを符号化することによって取得されるビットシーケンスであり、前記出力ビットシーケンスは前記ビットシーケンスDの冗長バージョンである、取得ユニットと、
    前記開始位置k0に基づいて、前記バッファシーケンスWから前記出力ビットシーケンスを決定するように構成される決定ユニットとを含み、
    k0の値はpkであり、pkは
    Figure 0006915061
     における1つの要素であり、0≦k<kmaxであり、0≦pk<NCBであり、pkは整数であり、kは整数であり、NCBは前記バッファシーケンスWの長さであり、kmaxは4以上の整数であり、
    Figure 0006915061
     には、2より大きい異なる隣接間隔がある、通信装置。
  13. p0=0である、請求項12に記載の通信装置。
  14. p0<p1<p2<p3である場合、(p1-p0)>(p2-p1)である、請求項12または13に記載の通信装置。
  15. kmax=4であり、NCB≧KDであり、k>0であり、pk≧(p0+K)である、請求項12から14のいずれか1項に記載の通信装置。
  16. kmax=4であり、NCB<KDであり、k>0であり、
    Figure 0006915061
     である、請求項12から14のいずれか1項に記載の通信装置。
  17. pk=lk・rであり、lkは正の整数であり、k>0であり、rは前記バッファシーケンスW内の単位ビットセグメントに含まれるビット数であり、rは0よりも大きい整数である、請求項12から16のいずれか1項に記載の通信装置。
  18. r=zであり、zは前記LDPC行列のリフティングファクタである、請求項17に記載の通信装置。
  19. 前記取得ユニットは、具体的には、
    冗長バージョンrvidxの開始位置番号または冗長バージョンrvidxの開始位置番号のパラメータに基づいて、前記開始位置k0を取得するように構成される、請求項12から18のいずれか1項に記載の通信装置。
  20. 冗長バージョンrvidxの前記開始位置番号はシグナリングを使用することによって取得される、請求項19に記載の通信装置。
  21. 冗長バージョンrvidxの前記開始位置番号は、冗長バージョンの開始位置番号のシーケンスに基づいて取得される、請求項19に記載の通信装置。
  22. 冗長バージョンの開始位置番号の前記シーケンスはメモリから読み出される、請求項21に記載の通信装置。
  23. 請求項1から11のいずれか1項に記載の方法をコンピュータに実行させるプログラム。
JP2019529838A 2017-06-19 2018-03-21 情報処理方法、装置、通信デバイスおよび通信システム Active JP6915061B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
CN201710465748 2017-06-19
CN201710465748.2 2017-06-19
CN201710719562.5A CN109150420B (zh) 2017-06-19 2017-08-21 信息处理的方法、装置、通信设备和通信系统
CN201710719562.5 2017-08-21
PCT/CN2018/079909 WO2018233334A1 (zh) 2017-06-19 2018-03-21 信息处理方法、装置、通信设备和通信系统

Publications (2)

Publication Number Publication Date
JP2020502899A JP2020502899A (ja) 2020-01-23
JP6915061B2 true JP6915061B2 (ja) 2021-08-04

Family

ID=64803302

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019529838A Active JP6915061B2 (ja) 2017-06-19 2018-03-21 情報処理方法、装置、通信デバイスおよび通信システム

Country Status (5)

Country Link
US (2) US10425191B2 (ja)
EP (1) EP3540998B1 (ja)
JP (1) JP6915061B2 (ja)
CN (2) CN109150420B (ja)
BR (1) BR112019009264A2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112187403B (zh) * 2017-02-04 2022-01-14 华为技术有限公司 信息处理的方法、装置、通信设备和通信系统
WO2018174569A1 (en) 2017-03-22 2018-09-27 Samsung Electronics Co., Ltd. Apparatus and method of transmission using harq in communication or broadcasting system
CN109120373B (zh) * 2017-06-23 2021-02-12 华为技术有限公司 一种信道编码方法、数据接收方法及相关设备
US10887791B2 (en) * 2017-07-28 2021-01-05 Qualcomm Incorporated Techniques and apparatuses for low density parity check base graph determination and indication
CN114679185A (zh) 2017-08-11 2022-06-28 中兴通讯股份有限公司 数据编码方法及装置
US10958383B2 (en) * 2017-12-06 2021-03-23 Qualcomm Incorporated Time based redundancy version determination for grant-free signaling
WO2020039069A1 (en) * 2018-08-24 2020-02-27 Telefonaktiebolaget Lm Ericsson (Publ) Enhancements to limited buffer rate-matching
US10824927B1 (en) * 2018-09-21 2020-11-03 Enernet Global, LLC Systems, methods and computer readable medium for management of data buffers using functional paradigm
CN112737736B (zh) * 2021-04-02 2021-07-09 苏州华兴源创科技股份有限公司 信道编码中的数据处理方法、计算机设备及存储介质
US11764911B2 (en) * 2021-04-05 2023-09-19 Nokia Technologies Oy Method of shifting redundancy version for the transmission of a transport block over multiple slots
CN115276896A (zh) * 2021-04-30 2022-11-01 华为技术有限公司 一种数据处理方法、装置和系统
CN114050892B (zh) * 2021-11-11 2023-12-05 杭州红岭通信息科技有限公司 一种降低上行harq合并缓存空间大小的方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6405338B1 (en) * 1998-02-11 2002-06-11 Lucent Technologies Inc. Unequal error protection for perceptual audio coders
US6658381B1 (en) * 1999-10-15 2003-12-02 Telefonaktiebolaget Lm Ericsson (Publ) Methods and systems for robust frame type detection in systems employing variable bit rates
WO2001047124A2 (en) * 1999-12-20 2001-06-28 Research In Motion Limited Hybrid automatic repeat request system and method
JP4224370B2 (ja) * 2003-09-25 2009-02-12 パナソニック株式会社 入力制御装置及び入力制御方法
US7631246B2 (en) 2006-01-09 2009-12-08 Broadcom Corporation LDPC (low density parity check) code size adjustment by shortening and puncturing
US7831895B2 (en) * 2006-07-25 2010-11-09 Communications Coding Corporation Universal error control coding system for digital communication and data storage systems
CN101005334B (zh) * 2007-01-12 2010-12-29 中兴通讯股份有限公司 一种低密度奇偶校验码的混合自动请求重传包生成方法
JPWO2008090885A1 (ja) * 2007-01-23 2010-05-20 パナソニック株式会社 無線通信装置およびテンポラリービット挿入方法
CN101325474B (zh) * 2007-06-12 2012-05-09 中兴通讯股份有限公司 Ldpc码的混合自动请求重传的信道编码及调制映射方法
CN100568744C (zh) * 2007-06-18 2009-12-09 中兴通讯股份有限公司 一种卷积码速率匹配的方法和装置
US7890834B2 (en) * 2007-06-20 2011-02-15 Motorola Mobility, Inc. Apparatus comprising a circular buffer and method for assigning redundancy versions to a circular buffer
JP5354979B2 (ja) * 2007-07-12 2013-11-27 パナソニック株式会社 低密度パリティ検査畳み込み符号（ｌｄｐｃ−ｃｃ）符号化器及びｌｄｐｃ−ｃｃ復号器
JP5315250B2 (ja) * 2007-10-01 2013-10-16 パナソニック株式会社 無線通信装置およびサーキュラバッファ制御方法
CN101453463B (zh) * 2007-11-28 2013-02-27 中兴通讯股份有限公司 一种移动多媒体广播系统的数据包封装、发送和接收方法
CN101188428B (zh) * 2007-12-10 2012-09-05 中兴通讯股份有限公司 一种ldpc码的有限长度循环缓存的速率匹配方法
US7924763B2 (en) * 2007-12-11 2011-04-12 Motorola Mobility, Inc. Method and appratus for rate matching within a communication system
CN101227259B (zh) 2008-01-11 2013-06-05 中兴通讯股份有限公司 一种有限长度循环缓存速率匹配的数据读取方法
US8780930B2 (en) * 2008-08-21 2014-07-15 Telefonaktiebolaget L M Ericsson (Publ) System and method for removing PDCCH detection errors in a telecommunications network
US8316286B2 (en) * 2008-09-04 2012-11-20 Futurewei Technologies, Inc. System and method for rate matching to enhance system throughput based on packet size
JP4898858B2 (ja) * 2009-03-02 2012-03-21 パナソニック株式会社 符号化器、復号化器及び符号化方法
CN101867443B (zh) * 2009-04-14 2015-05-20 中兴通讯股份有限公司 速率匹配方法和装置
US8532220B2 (en) * 2010-02-25 2013-09-10 International Business Machines Corporation Methods and apparatus for secure distribution and storage of data using N channels
US8539304B1 (en) * 2010-04-27 2013-09-17 Marvell International Ltd. Parallel encoder for low-density parity-check (LDPC) codes
US20120272113A1 (en) * 2011-04-19 2012-10-25 Cambridge Silicon Radio Limited Error detection and correction in transmitted digital signals
CN103312442B (zh) 2012-03-15 2017-11-17 中兴通讯股份有限公司 基于有限长度循环缓存速率匹配的数据发送方法及装置
GB2506159A (en) * 2012-09-24 2014-03-26 Ibm 2 Stage RLL coding, standard coding with global/interleave constraints, then sliding window substitution with sequences having different constraints
KR102113785B1 (ko) * 2013-09-12 2020-05-21 삼성전자주식회사 송신 장치, 수신 장치 및 그 제어방법
CN116260556A (zh) * 2017-02-03 2023-06-13 Idac控股公司 依赖于ldpc基础矩阵选择的码块分段
CN112187403B (zh) * 2017-02-04 2022-01-14 华为技术有限公司 信息处理的方法、装置、通信设备和通信系统

Also Published As

Publication number Publication date
CN109150420B (zh) 2022-02-25
US11070316B2 (en) 2021-07-20
CN110266448B (zh) 2020-11-10
EP3540998A1 (en) 2019-09-18
US20190132082A1 (en) 2019-05-02
EP3540998B1 (en) 2021-11-03
JP2020502899A (ja) 2020-01-23
CN109150420A (zh) 2019-01-04
US10425191B2 (en) 2019-09-24
US20190393985A1 (en) 2019-12-26
BR112019009264A2 (pt) 2020-01-28
CN110266448A (zh) 2019-09-20
EP3540998A4 (en) 2020-01-08

Similar Documents

Publication Publication Date Title
JP6915061B2 (ja) 情報処理方法、装置、通信デバイスおよび通信システム
KR102343666B1 (ko) 통신 시스템에서의 리던던시 버전 설계 솔루션
JP6871396B2 (ja) 情報を処理するための方法および装置、通信デバイス、ならびに通信システム
US20210242881A1 (en) Apparatus and method for channel coding in communication system
JP7464521B2 (ja) Ｌｄｐｃコード化データを処理する方法および装置
JP6886515B2 (ja) データ伝送方法、送信デバイス、受信デバイス、及び通信システム
WO2018103638A1 (zh) 数据传输的方法、发送设备、接收设备和通信系统
WO2018233334A1 (zh) 信息处理方法、装置、通信设备和通信系统

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190624

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190624

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200923

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201217

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210621

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210714

R150 Certificate of patent or registration of utility model

Ref document number: 6915061

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150