CN100568744C - 一种卷积码速率匹配的方法和装置 - Google Patents

Abstract

本发明公开了一种卷积码速率匹配的方法及装置，在使用卷积码的通信系统中进行速率匹配，首先，卷积编码器将输入信息比特编码后输出，根据码率将编码输出的信息比特按照不同的编码多项式分离成若干子块；由交织器对每个不同的子块执行不同的子块交织，交织时的子块交织参数M为固定值；将交织以后的子块等间隔的混插在一起产生比特组Q；再从比特组Q中一个特定的位置开始连续取出Nc个比特作为速率匹配的输出比特，如果在这个过程中到达了Q的末端则卷回到Q的开始端，Nc是输出比特长度。本发明将现有速率匹配算法中的M设置为和码长无关的固定值，能够有效降低卷积码速率匹配的实现复杂度。

Description

一种卷积码速率匹配的方法和装置

技术领域

本发明涉及数字通信系统，特别是涉及数字通信系统的信道编码时卷积码速率匹配的方法及装置。

背景技术

如图1所示，数字通信系统的发射端通常包括信源、信源编码器、信道编码器和调制器等部分，接收端通常包括解调器、信道译码器、信源译码器和信宿等，发射端通过信道将信号发送至接收端。所述信道编码器用于给信息比特按照一定的规则引入冗余信息，以便接收端的信道译码器能够在一定程度上纠正信息在信道上传输时所发生的误码。

信道编码器在进行编码时，通常将信息比特分成一定长度的编码块进行编码，通常编码块越大纠错性能越好，但是代价是编译码复杂度的增加和译码延迟时间的增加。所以在设计信道编码器时必须对最大编码块的大小做一个限制。通常信源编码器的输出数据块(在后文中称为突发，在无线通信协议栈中通常是从高层送入物理层的数据块)比较大，在进入信道编码器时必须按照最大编码块大小划分。突发的大小通常满足一定的粒度要求，系统所分配突发的大小通常是物理资源块承载信息比特长度的整数倍。

在编码块分割的时候，将让每个编码块的信息长度都是物理资源块承载信息比特长度的整数倍，最后每个编码块将映射到整数个完整的物理资源块中。但是突发的大小通常不是最大编码块大小的整数倍。这时，我们通常对将突发分割成编码块设置一定的规则，使得分割产生的最小编码块不至于太小，因为过小的编码块性能比较差，将严重影响整个突发的性能。

在通常的数字通信系统中，当设计编码调制方案的时候，通常设置不同阶数的调制方式(如QPSK、16QAM和64QAM等)和不同的码(如卷积码、Turbo码等)，每种码通常有不同的码率(Rate，如1/2、2/3、3/4和5/6等)。系统调度的时候，按照信道质量和业务需求对每个突发安排一种特定的编码调制方式。为了取得更好的链路适配的效果，每种码在变换码率的时候最好能做到比较小的粒度。如果就用间距较大的几个码率，如1/2、2/3、3/4和5/6等，那么其链路适配的粒度是比较粗糙的。

卷积码和Turbo码是数字通信系统中常用的两种纠错码，这两种纠错码经常在一个数字通信系统中同时被选用。卷积码比较简单，性能比Turbo码要差，但是Turbo码的性能优势通常在码长比较长时才能更好的体现出来，所以系统通常在短码长(几十到几百个信息比特)使用卷积码，在中长码长(几百到几千个信息比特)时使用Turbo码。所述码长是指信息比特长度K。

对于数字通信系统中常用的卷积码和Turbo码来说，其码率提高是通过对低码率的母码进行删余(Puncture)来得到更高码率的编码，我们也将这种方法归纳为速率匹配(Rate Matching，或RM)。速率匹配的目的是提高或降低信道编码器输出母码的码率使得速率匹配器输出的比特数能和系统所分配的物理资源块所能承载的比特数相符合。所述速率匹配器是现有技术中的标准模块，通常位于信道编码器的后面，属于信道编码链的一部分。

数字通信系统中常用的卷积码为约束长度7的咬尾(Tail-biting)卷积码或者约束长度9的归零(Zero Termination)卷积码，码率常为1/2或1/3，其中1/2码率的码由两个生成多项式定义，1/3码率的码由三个生成多项式定义，因为都是非系统码，没有系统位，1/2码率的码编码完以后有两个奇偶校验的比特流，1/3码率的码编码完以后有三个奇偶校验的比特流。约束长度是卷积码的一个独立属性，和信息长度无关。

图1所示通信网络原理图中所述的信道编码器，是一个广义的信道编码器，可能还包括信道编码处理相关的一些具体模块。在具体对信道编码处理时，本发明中以下所述的编码器是狭义的编码器，仅指对信道或信息进行编码的装置。现有技术中，信道编码时通常采用卷积码循环缓冲速率匹配算法来进行编码速率匹配。

循环缓冲速率匹配算法是一种很灵活的速率匹配算法，通常可用于卷积码的速率匹配。但是在循环缓冲速率匹配算法中，进行子块交织的交织参数M的取值与最终速率匹配的性能和实现复杂度都有关系。M取值影响子块交织的均匀度，通常M取值越大，子块交织就越均匀，速率匹配以后卷积码性能就越好。当用硬件电路高速并行实现上述子块交织器的时候，一个取值为M的子块交织器通常需要2^M块存储器(RAM)，所以M越大实现复杂度也越高。在系统中存在各种包长的时候，设计硬件电路时必须按照所有包长对应最大的M值来设计电路资源，在系统实际运行的时候按照实际包长对应的M值来配置电路。这样不但增加了电路复杂度，并且当M值比较大的时候是非常消耗硬件资源的。

若能固定M值，则可以大大简化电路设计和资源消耗。通过进一步研究发现，当M的取值大于一定门限时，M的取值对速率匹配后卷积码的性能影响不大，所以使用固定M值是可行的。

本发明对信道编码器的速率匹配的方法进行了改进。

发明内容

本发明所要解决的技术问题在于，为使用卷积码的通信系统提供了一种高效的速率匹配的方法及装置，解决现有速率匹配方法及装置因与码长关联而实现复杂度高的问题，简单高效地实现卷积码速率匹配。

本发明提供一种卷积码速率匹配的方法，在使用卷积码的通信系统中进行速率匹配，包括如下步骤：

(a)卷积编码器将输入信息比特编码后输出，根据码率将编码输出的信息比特按照不同的编码多项式分离成若干子块；

(b)交织器采用BRO交织算法对每个不同的子块执行不同的子块交织；

(c)将交织以后的子块等间隔的混插在一起产生比特组Q；

(d)从比特组Q中一个特定的位置开始连续取出Nc个比特作为速率匹配的输出比特，如果在这个过程中到达了Q的末端则卷回到Q的开始端，Nc是输出比特长度。

所述步骤(b)中交织器采用BRO交织算法对每个不同的子块执行不同的子块交织时，子块交织参数M为固定值。优选地，所述M取值固定为5。所述M取值还可以固定为4、或5、或6、或7、或8中的任一个。

所述步骤(a)进一步可分为：

卷积编码器将输入信息比特[A(1)，A(2)，...，A(K)]编码后输出[B(1)，B(2)，...，B(N*K)]，将[B(1)，B(2)，...，B(N*K)]按照不同的编码多项式分离成多个子块，对于1/N码率的卷积码有N个子块P1，P2，...，PN，其中Pi＝[Pi(1)，Pi(2)，...，Pi(K)]，i＝1，...，N，其中，K为输入信息比特长度，Nc是输出比特长度，母码码率为1/N，N为大于1的整数。

所述步骤(b)进一步可分为：

对每个不同的子块执行不同的子块交织，对于1/N码率的卷积码而言对子块P1，P2，...，PN分别进行子块交织产生交织后的子块P1’，P2’，...，PN’，其中Pi’＝[Pi’(1)，Pi’(2)，...，Pi’(K)]，i＝1，...，N，进行BRO交织时，要被交织的子块比特按照从0到L-1(L为子块包长)的顺序写入一个数组里面，然后将第i(i＝0，...，L-1)个交织后的比特按照交织地址AD_i从数组里面读出，

其中，交织地址AD_i按照以下步骤产生：

(b.a)获得子块交织参数M和J，其中M为固定值，

为上取整函数；

(b.b)将变量i和j初始为0；

(b.c)求出试探性的输出地址：

其中，BRO_M(y)表示对M比特变量y进行位反序操作，其中

为下取整函数，Δ为和子块有关的常数，通常每个子块取不同的值；

(b.d)如果T_j＜L，那么AD_i＝T_j，然后将i和j都增加1；如果不满足T_j＜L则丢弃T_j，然后只将j增加1；

(b.e)重复步骤(b.c)和(b.d)直到所有L个交织地址都被求出来。

所述步骤(c)进一步可分为：

将交织以后的子块等间隔的混插在一起产生比特组Q，对于1/N码率的卷积码即产生Q＝[P1’(1)，P2’(1)，...，PN’(1)，P1’(2)，P2’(2)，...，PN’(2)，...，P1’(K)，P2’(K)，...，PN’(K)]。

所述步骤(d)进一步可分为：

从所述比特组Q中一个特定的位置开始连续取出Nc个比特[C(1)，C(2)，...，C(Nc)]作为速率匹配的输出比特，如果在这个过程中到达了Q的末端则卷回到Q的开始端。

基于上述卷积码速率匹配方法，本发明还提供一种卷积码速率匹配的装置，包括卷积编码器、若干交织器、等间隔比特混插器、输出比特截取器，所述卷积编码器通过若干交织器与等间隔比特混插器相连，等间隔比特混插器与输出比特截取器相连，其中：

所述卷积编码器，用于将输入信息比特编码后输出，根据码率将编码输出的信息比特按照不同的编码多项式分离成若干子块，送入交织器；

所述交织器，采用BRO交织算法对每个不同的子块执行不同的子块交织，交织时的子块交织参数M为固定值；

所述等间隔比特混插器，将接收的交织以后的子块等间隔的混插在一起产生比特组Q，送至输出比特截取器；

所述输出比特截取器，从Q中一个特定的位置开始连续取出Nc个比特作为速率匹配的输出比特，如果在这个过程中到达了Q的末端则卷回到Q的开始端，Nc是输出比特长度。

所述M取值固定为4、或5、或6、或7、或8中的任一个值。优选地，所述M取值固定为5。

本发明的主要改进在于将现有速率匹配算法中的M设置为和码长无关的固定值。对于卷积码常用的从几十到几百比特包长(信息位长度)，使用固定的M是对卷积码循环缓冲速率匹配性能和复杂度很好的一个折衷，特别地能够有效降低卷积码速率匹配的实现复杂度。

附图说明

图1是数字通信系统结构示意图；

图2是卷积码循环缓冲速率匹配的结构；

图3是本发明卷积码循环缓冲速率匹配装置的结构图。

具体实施方式

为便于深刻理解本发明的技术内容，下面结合附图和具体实施方法对本发明作进一步详细说明。

本发明的主要改进在于将现有速率匹配算法中的M设置为和码长无关的固定值，一个比较好的优选值是5，同时，M也可以固定为4、5、6、7和8中的任一个，但与码长无关。不同M取值代表不同的性能和实现复杂度的折衷，当在一个通信系统或标准中用到该速率匹配器的时候，M是一个已经指定的固定值。

下面以1/3码率卷积码为母码进行速率匹配的过程为例进行说明，如图2所示。其他码率的卷积码结构相似，使用该算法可以灵活的生成各种码率的卷积码。

假设K为输入信息比特长度，Nc是输出比特长度，母码码率为1/N，卷积码循环缓冲速率匹配算法，包括以下步骤：

(A)卷积编码器将输入信息比特[A(1)，A(2)，...，A(K)]编码后输出[B(1)，B(2)，...，B(N*K)]，将[B(1)，B(2)，...，B(N*K)]按照不同的编码多项式分离成多个子块(Subblock)，对于1/N码率的卷积码有N个子块P1，P2，...，PN，其中Pi＝[Pi(1)，Pi(2)，...，Pi(K)]，i＝1，...，N。

对于本实施例而言，N＝3，则有3个子块P0、P1和P2。

(B)对每个不同的子块执行不同的子块交织，对于1/N码率的卷积码而言对子块P1，P2，...，PN分别进行子块交织产生交织后的子块P1’，P2’，...，PN’，其中Pi’＝[Pi’(1)，Pi’(2)，...，Pi’(K)]，i＝1，...，N。

对于本实施例而言，对子块P0、P1和P2分别进行子块交织产生子块P0’、P1’和P2’。

上述步骤(B)所说的子块交织采用BRO(Bit-Reversal Operaion)交织算法，包括如下步骤：

要被交织的子块比特按照从0到L-1(L为子块包长，在本实施例中L＝K)的顺序写入一个数组里面，然后将第i(i＝0，...，L-1)个交织后的比特按照交织地址AD_i从数组里面读出。交织地址AD_i按照以下步骤产生：

(b.a)获得子块交织参数M和J，在本实施例中M固定为4、5、6、7和8中的一个，优选的可以取M＝5，

其中

为上取整函数；

(b.b)将变量i和j初始为0；

(b.c)求出试探性的输出地址：

其中BRO_M(y)表示对M比特变量y进行位反序操作，其中

为下取整函数，Δ为和子块有关的常数，通常每个子块取不同的值。在本实施例中，对于P0，Δ＝0；对于P1，

对于P2，

其中

为上取整函数；

(b.d)如果T_j＜L，那么AD_i＝T_j，然后将i和j都增加1；如果不满足T_j＜L则丢弃T_j，然后只将j增加1；

(b.e)重复步骤(b.c)和(b.d)直到所有L个交织地址都被求出来。

(C)将交织以后的子块等间隔的混插在一起产生比特组Q，对于1/N码率的卷积码即产生Q＝[P1’(1)，P2’(1)，...，PN’(1)，P1’(2)，P2’(2)，...，PN’(2)，...，P1’(K)，P2’(K)，...，PN’(K)]。

对于本实施例而言Q＝[P1’(1)，P2’(1)，P3’(1)，P1’(2)，P2’(2)，P3’(2)，...，P1’(K)，P2’(K)，P3’(K)]。

(D)从比特组Q中一个特定的位置开始连续取出Nc个比特[C(1)，C(2)，...，C(Nc)]作为速率匹配的输出比特，如果在这个过程中到达了Q的末端则卷回到Q的开始端。

上述步骤(D)中，如果到达末端自动返回开始端，对于截取开始位置的选择，在非H-ARQ(Hybrid-Automatic Repeat Request)和H-ARQ ChaseCombination条件下，起始位置通常选择在Q的起始位置；在H-ARQ IR(Incremental Redundancy)条件下，截取开始位置的选择通常使得每次传输的从Q上截取的比特保持正交，如图2所示，其中每次重传的比特称为一个冗余版本。

这样就完成了循环缓冲速率匹配的过程。

基于上述的一种卷积码速率匹配的方法，如图3所示，显示了一种实现卷积码速率匹配的装置，该卷积码速率匹配的装置包括：

卷积编码器、若干交织器、等间隔比特混插器、输出比特截取器，所述卷积编码器通过若干交织器与等间隔比特混插器相连，等间隔比特混插器与输出比特截取器相连，设定K为输入信息比特长度，Nc是输出比特长度，母码码率为1/N，其中：

所述卷积编码器，用于将输入信息比特[A(1)，A(2)，...，A(K)]编码后输出[B(1)，B(2)，...，B(N*K)]，将[B(1)，B(2)，...，B(N*K)]按照不同的编码多项式分离成多个子块(Subblock)，对于1/N码率的卷积码有N个子块P1，P2，...，PN，其中Pi＝[Pi(1)，Pi(2)，...，Pi(K)]，i＝1，...，N，并将编码分离的若干子块送入交织器中。

所述若干交织器，对每个不同的子块执行不同的子块交织，对于1/N码率的卷积码而言对子块P1，P2，...，PN分别进行子块交织产生交织后的子块P1’，P2’，...，PN’，其中Pi’＝[Pi’(1)，Pi’(2)，...，Pi’(K)]，i＝1，...，N；

交织器对每个子块使用BRO交织算法，要被交织的子块比特按照从0到L-1(L为子块包长)的顺序写入一个数组里面，然后将第i(i＝0，...，L-1)个交织后的比特按照交织地址AD_i从数组里面读出。交织地址AD_i按照以下步骤产生：

(b.a)获得子块交织参数M和J，其中M为固定值，特别地，M可以固定为4、5、6、7和8中的一个，优选地该M固定取值可以为5，

(b.b)将变量i和j初始为0；

(b.c)求出试探性的输出地址：

其中BRO_M(y)表示对M比特变量y进行位反序操作，其中

为下取整函数，Δ为和子块有关的常数，通常每个子块取不同的值；

(b.d)如果T_j＜L，那么AD_i＝T_j，然后将i和j都增加1；如果不满足T_j＜L则丢弃T_j，然后只将j增加1；

(b.e)重复步骤(b.c)和(b.d)直到所有L个交织地址都被求出来。

所述等间隔比特混插器，将交织以后的子块等间隔的混插在一起产生比特组Q，对于1/N码率的卷积码即产生Q＝[P1’(1)，P2’(1)，...，PN’(1)，P1’(2)，P2’(2)，...，PN’(2)，...，P1’(K)，P2’(K)，...，PN’(K)]。

所述输出比特截取器，从比特组Q中一个特定的位置开始连续取出Nc个比特[C(1)，C(2)，...，C(Nc)]作为速率匹配的输出比特，如果在这个过程中到达了Q的末端则卷回到Q的开始端。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1、一种卷积码速率匹配的方法，在使用卷积码的通信系统中进行速率匹配，包括如下步骤：

(a)卷积编码器将输入信息比特编码后输出，根据码率将编码输出的信息比特按照不同的编码多项式分离成若干子块；

(b)交织器采用BRO交织算法对每个不同的子块执行不同的子块交织；

(c)将交织以后的子块等间隔的混插在一起产生比特组Q；

(d)从比特组Q中一个特定的位置开始连续取出Nc个比特作为速率匹配的输出比特，如果在这个过程中到达了Q的末端则卷回到Q的开始端，Nc是输出比特长度。

2、如权利要求1所述的卷积码速率匹配方法，其特征在于，所述步骤(b)中交织器采用BRO交织算法对每个不同的子块执行不同的子块交织时，子块交织参数M为固定值。

3、如权利要求1所述的卷积码速率匹配方法，其特征在于，所述步骤(a)进一步可分为：

卷积编码器将输入信息比特[A(1)，A(2)，...，A(K)]编码后输出[B(1)，B(2)，...，B(N*K)]，将[B(1)，B(2)，...，B(N*K)]按照不同的编码多项式分离成多个子块，对于1/N码率的卷积码有N个子块P1，P2，...，PN，其中Pi＝[Pi(1)，Pi(2)，...，Pi(K)]，i＝1，...，N，其中，K为输入信息比特长度，Nc是输出比特长度，母码码率为1/N，N为大于1的整数。

4、如权利要求3所述的卷积码速率匹配方法，其特征在于，所述步骤(b)进一步可分为：

对每个不同的子块执行不同的子块交织，对于1/N码率的卷积码而言对子块P1，P2，...，PN分别进行子块交织产生交织后的子块P1’，P2’，...，PN’，其中Pi’＝[Pi’(1)，Pi’(2)，...，Pi’(K)]，i＝1，...，N，进行BRO交织时，要被交织的子块比特按照从0到L-1(L为子块包长)的顺序写入一个数组里面，然后将第i(i＝0，...，L-1)个交织后的比特按照交织地址AD_i从数组里面读出，其中，交织地址AD_i按照以下步骤产生：

(b.a)获得子块交织参数M和J，其中M为固定值，

为上取整函数；

(b.b)将变量i和j初始为0；

(b.c)求出试探性的输出地址：

其中，BRO_M(y)表示对M比特变量y进行位反序操作，其中为下取整函数，Δ为和子块有关的常数，通常每个子块取不同的值；

(b.d)如果T_j＜L，那么AD_i＝T_j，然后将i和j都增加1；如果不满足T_j＜L则丢弃T_j，然后只将j增加1；

(b.e)重复步骤(b.c)和(b.d)直到所有L个交织地址都被求出来。

5、如权利要求4所述的卷积码速率匹配方法，其特征在于，所述步骤(c)进一步可分为：

将交织以后的子块等间隔的混插在一起产生比特组Q，对于1/N码率的卷积码即产生Q＝[P1’(1)，P2’(1)，...，PN’(1)，P1’(2)，P2’(2)，...，PN’(2)，...，P1’(K)，P2’(K)，...，PN’(K)]。

6、如权利要求5所述的卷积码速率匹配方法，其特征在于，所述步骤(d)进一步可分为：

从所述比特组Q中一个特定的位置开始连续取出Nc个比特[C(1)，C(2)，...，C(Nc)]作为速率匹配的输出比特，如果在这个过程中到达了Q的末端则卷回到Q的开始端。

7、如权利要求2或4所述的卷积码速率匹配方法，其特征在于，所述M取值固定为5。

8、如权利要求2或4所述的卷积码速率匹配方法，其特征在于，所述M取值固定为4、或5、或6、或7、或8中的任一个。

9、基于权利要求1的一种卷积码速率匹配的装置，包括卷积编码器、若干交织器、等间隔比特混插器、输出比特截取器，所述卷积编码器通过若干交织器与等间隔比特混插器相连，等间隔比特混插器与输出比特截取器相连，其特征在于：

所述卷积编码器，用于将输入信息比特编码后输出，根据码率将编码输出的信息比特按照不同的编码多项式分离成若干子块，送入交织器；

所述交织器，采用BRO交织算法对每个不同的子块执行不同的子块交织，交织时的子块交织参数M为固定值；

所述等间隔比特混插器，将接收的交织以后的子块等间隔的混插在一起产生比特组Q，送至输出比特截取器；

所述输出比特截取器，从Q中一个特定的位置开始连续取出Nc个比特作为速率匹配的输出比特，如果在这个过程中到达了Q的末端则卷回到Q的开始端，Nc是输出比特长度。

10、如权利要求9所述的卷积码速率匹配的装置，其特征在于，所述M取值固定为4、或5、或6、或7、或8中的任一个值。

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