CN117081607B

CN117081607B - 一种nr ldpc部分校验矩阵编译码指示信息获取方法

Info

Publication number: CN117081607B
Application number: CN202311105558.1A
Authority: CN
Inventors: 冀旺旺
Original assignee: White Box Shanghai Microelectronics Technology Co ltd
Current assignee: White Box Shanghai Microelectronics Technology Co ltd
Priority date: 2023-08-30
Filing date: 2023-08-30
Publication date: 2024-03-19
Anticipated expiration: 2043-08-30
Also published as: CN117081607A

Abstract

本发明涉及一种NR LDPC部分校验矩阵编译码指示信息获取方法，包括：接收编译码及速率匹配相关参数；根据基础矩阵BG的类型确定进入速率匹配循环缓存中的信息比特及核心校验比特的长度；根据进入速率匹配循环缓存中的信息比特、填充比特以及核心校验比特的相对位置关系，确定从速率匹配起始位置k0开始到速率匹配缓存大小Ncb的过程中，扩展校验比特的起始位置exp_start，以及所包含的信息比特及核心校验比特长度syscore；基于扩展校验比特的起始位置exp_start、所包含的信息比特及核心校验比特长度syscore，确定编译码需要传输的扩展校验比特的行指示。本发明减少了高码率时硬件资源的消耗及时延的损耗。

Description

一种NR LDPC部分校验矩阵编译码指示信息获取方法

技术领域

本发明涉及无线通信技术领域，特别是涉及一种NR LDPC部分校验矩阵编译码指示信息获取方法。

背景技术

信道编码技术对于无线通信系统的性能有重要影响。NR系统中下行及上行业务信道均采用准循环低密度奇偶校验编码(Quasi-Cyslic Low-Density Parity-Check Codes，QC-LDPC)作为信道编码方式。在NR系统eMBB场景下，业务数据的高吞吐率是硬性指标，而高速信道编译码的实现对提高吞吐率有重要意义。

NR标准3GPP TS 38.212中规定了NR系统业务信道比特级处理流程，其中信道编码使用QC-LDPC编码，其中包括两个基础矩阵BG1及BG2，并提供了51个提升因子Zc，使其结合基础矩阵能够实现不同码块长度的编译码。其中，基础矩阵BG1为46行68列的基础矩阵，编码完成后前2*Zc信息比特打孔，剩下66Zc编码后数据进入后级速率匹配模块，即QC-LDPC编码效率为1/3，基础矩阵BG2为42行52列的基础矩阵，编码完后成前2*Zc信息比特打孔，剩下50Zc编码后数据进入后级速率匹配模块，即QC-LDPC编码效率为1/5。速率匹配模块包含两个作用，首先根据调度资源所能承载的比特长度，对编码后数据进行比特选择的操作，使编码后数据能够匹配物理资源；随后为了应对无线信道环境中的衰落现象，需要进行比特交织的操作。

在速率匹配模块的比特选择过程中，首先确定循环缓存的大小为Ncb，随后将20Zc的信息比特数据、校验比特数据依次输入循环缓存，随后基于HARQ冗余版本RV确定待发送数据的起始位置k0，最后从k0开始，取速率匹配长度E的比特信息输出，其中对于填充比特需要跳过，如图1所示。当E>＝Ncb时，整个循环缓存中的数据均会输出，并经过空口发送给接收端，但当E<Ncb时，循环缓存中部分数据将会被打孔，即接收端对于这些位置的软比特信息置为0处理，基于以上比特选择的原理，可在编码前计算出哪些位置需要传输，哪些校验比特需要传输，而编码的时候，信息比特已知，校验比特可根据QC-LDPC结构进行对应需要传输比特的编码，而无需空口传输的校验比特则可不进行编码，从而提高编码器的效率，译码侧同理。

目前，业界内对于NR QC-LDPC编译码有如下两种做法：(1)基于38.212协议定义的BG1、BG2两个基础校验矩阵，对输入的信息比特进行完整的QC-LDPC编码操作，随后进入速率匹配模块进行比特选择及交织；而在译码侧，则首先解速率匹配及Harq合并，随后利用基础校验矩阵进行完整的QC-LDPC译码；(2)基于38.212协议定义的BG1、BG2两个基础校验矩阵，根据速率匹配相关参数，对基础校验矩阵进行裁剪，输出参与QC-LDPC编译码的行及列的指示，指导QC-LDPC编译码的部分编译码操纵。

其中，业界内的两种实现方式，(1)为全矩阵QC-LDPC编译码，该方案完整输出编译码结果，但在速率匹配比特选择模块可能会将已经计算得到的部分校验比特数据打孔掉，因此对于这些数据，属于浪费资源计算，但实际没有传输；(2)为部分QC-LDPC编译码实现方案，该方案根据编译码参数以及速率匹配参数，提前计算出需要速率匹配输出结果中有效的传输比特信息，随后指示QC-LDPC编译码模块，类似于对基础校验矩阵进行了裁剪，从目前已有方案来看，部分矩阵编译码方案有两个不足，首先对校验矩阵的裁剪指示包括行列的指示，根据NR QC-LDPC校验矩阵的特点，可直接通过行指示就完成对应的指示，其次，目前已有部分矩阵编译码方案计算行列指示的过程复杂且难以理解，对于硬件实现来说，逻辑复杂度较高。

发明内容

本发明所要解决的技术问题是提供一种NR LDPC部分校验矩阵编译码指示信息获取方法，减少了高码率时硬件资源的消耗及时延的损耗。

本发明解决其技术问题所采用的技术方案是：提供一种NR LDPC部分校验矩阵编译码指示信息获取方法，包括以下步骤：

接收编译码及速率匹配相关参数；所述编译码及速率匹配相关参数包括提升因子Zc、基础矩阵BG的类型、信息比特净荷长度Kd、填充比特长度F、速率匹配缓存大小Ncb、速率匹配起始位置k0、以及速率匹配长度Er；

根据基础矩阵BG的类型确定进入速率匹配循环缓存中的信息比特及核心校验比特的长度；

根据进入速率匹配循环缓存中的信息比特、填充比特以及核心校验比特的相对位置关系，确定从速率匹配起始位置k0开始到速率匹配缓存大小Ncb的过程中，扩展校验比特的起始位置exp_start，以及所包含的信息比特及核心校验比特长度syscore；

根据速率匹配长度Er、速率匹配缓存大小Ncb、以及扩展校验比特的起始位置exp_start、所包含的信息比特及核心校验比特长度syscore，确定编译码需要传输的扩展校验比特的行指示。

所述根据基础矩阵BG的类型确定进入速率匹配循环缓存中的信息比特及核心校验比特的长度，具体为：

如果基础矩阵BG的类型为BG1时，进入速率匹配循环缓存中的信息比特长度Nsys＝20Zc，信息比特加核心校验比特长度Nsyscore＝24Zc；

如果基础矩阵BG的类型为BG2时，进入速率匹配循环缓存中的信息比特长度Nsys＝8Zc，信息比特加核心校验比特长度Nsyscore＝12Zc；

其中，进入速率匹配循环缓存中的信息比特长度Nsys及信息比特加核心校验比特长度Nsyscore中均包含填充比特长度F。

所述根据进入速率匹配循环缓存中的信息比特、填充比特以及核心校验比特的相对位置关系，确定从速率匹配起始位置k0开始到速率匹配缓存大小Ncb的过程中，扩展校验比特的起始位置exp_start，以及所包含的信息比特及核心校验比特长度syscore，具体为：

当速率匹配起始位置k0小于信息比特净荷长度Kd时，所述扩展校验比特的起始位置exp_start为进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore，所包含的信息比特及核心校验比特长度syscore为进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore减去速率匹配起始位置k0再减去填充比特长度F；

当速率匹配起始位置k0大于信息比特净荷长度Kd，且小于或等于进入速率匹配循环缓存中的信息比特长度Nsys时，所述扩展校验比特的起始位置exp_start为进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore，所包含的信息比特及核心校验比特长度syscore为进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore减去进入速率匹配循环缓存中的信息比特长度Nsys；

当速率匹配起始位置k0大于进入速率匹配循环缓存中的信息比特长度Nsys，且小于或等于进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore时，所述扩展校验比特的起始位置exp_start为进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore，所包含的信息比特及核心校验比特长度syscore为进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore减去速率匹配起始位置k0；

当速率匹配起始位置k0大于进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore时，所述扩展校验比特的起始位置exp_start为速率匹配起始位置k0，所包含的信息比特及核心校验比特长度syscore为0。

所述根据速率匹配长度Er、速率匹配缓存大小Ncb、以及扩展校验比特的起始位置exp_start、所包含的信息比特及核心校验比特长度syscore，确定编译码需要传输的扩展校验比特的行指示，具体为：

当速率匹配长度Er减去进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore小于或等于所述扩展校验比特的起始位置exp_start到速率匹配缓存大小Ncb的长度时，参与编译码的扩展校验比特行指示的开始位置Start＝(exp_start-Nsyscore)/Zc，参与编译码的扩展校验比特行指示的结束位置End＝Start+ceil((Er-syscore)/Zc)；

当速率匹配长度Er减去进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore大于所述扩展校验比特的起始位置exp_start到速率匹配缓存大小Ncb的长度时，扩展校验比特首先从所述扩展校验比特的起始位置exp_start开始，直到速率匹配缓存大小Ncb结束，随后会继续从循环缓存的起始位置继续取数据，但如果只取用了部分信息比特及核心校验比特，没有再取到扩展校验比特时，则参与编译码的扩展校验比特行指示的开始位置Start＝(exp_start-Nsyscore)/Zc，参与编译码的扩展校验比特行指示的结束位置End＝Start+ceil((Ncb-exp_start)/Zc)；当从循环缓存起始位置取数据，将信息比特及核心校验比特全部取出，并继续取用扩展校验比特，但未超过第一次取数据时扩展校验比特的起始位置exp_start时，参与编译码的第一次扩展校验比特行指示的开始位置Start1＝(exp_start-Nsyscore)/Zc，参与编译码的第一次扩展校验比特行指示的结束位置End1＝Start1+ceil((Ncb-exp_start)/Zc)，参与编译码的第二次扩展校验比特行指示的开始位置Start2＝0，参与编译码的第二次扩展校验比特行指示的结束位置End2＝Start2+ceil((Er-(Ncb-exp_start+syscore+Nsyscore-F))/Zc)；

当速率匹配长度Er大于速率匹配缓存大小Ncb减去填充比特长度F时，扩展校验比特全部都需要参与编译码，参与编译码的扩展校验比特行指示的开始位置Start＝0，参与编译码的扩展校验比特行指示的结束位置End＝Start+ceil((Ncb-Nsyscore)/Zc)；

其中，ceil()表示向上取整。

所述的NR LDPC部分校验矩阵编译码指示信息获取方法还包括根据所述编译码需要传输的扩展校验比特的行指示对42bit的行指示信息row_i进行赋值的步骤。

有益效果

由于采用了上述的技术方案，本发明与现有技术相比，具有以下的优点和积极效果：本发明基于QC-LDPC码编译码参数、速率匹配参数计算得到需要参与QC-LDPC编译码的指示信息，计算过程简化、实现逻辑简单且便于实现，即可选择在软件进行计算传递给硬件，也可在硬件直接完成计算，从而减少了高码率时硬件资源的消耗及时延的损耗，能够达到终端或基站节能的效果；本发明还基于NR系统QC-LDPC基础矩阵的特征，通过42bit的bitmap可指示哪些行需要参与编译码，减少了接口的资源，显著提高编译码器的处理速度，提高吞吐量。

附图说明

图1是现有技术中速率匹配比特选择过程示意图；

图2是本发明实施方式中部分校验矩阵编译码示意图；

图3是本发明实施方式中NR QC-LDPC基础矩阵结构框图。

具体实施方式

下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。

本发明的实施方式涉及一种NR LDPC部分校验矩阵编译码指示信息获取方法，该方法基于QC-LDPC码编译码参数、速率匹配参数计算得到需要参与QC-LDPC编译码的指示信息，计算过程简化、实现逻辑简单且便于实现，即可选择在软件进行计算传递给硬件，也可在硬件直接完成计算，该方法减少了高码率时硬件资源的消耗及时延的损耗，能够达到终端或基站节能的效果。

图2是中部分校验矩阵编译码的结构方框图，其中，部分校验矩阵编译码行指示计算模块表示参与部分校验矩阵编译码行指示信息的计算模块，输入参数包括基础矩阵的类型、提升因子Zc、填充比特长度F、速率匹配长度Er、循环缓存大小Ncb、HARQ冗余版本等参数，输出42bit的bitmap，当对应位置为1表示对应行+4需要参与编译码，否则不参与编译码；部分校验矩阵编译码模块为基于指示信息进行编译码模块，对于编码模块来说，需要计算对应行的校验比特，对于译码模块来说，对应行的软比特校验信息参与译码，本实施方式对于编译码过程不做介绍，只针对指示信息如何使用进行说明；HARQ行指示信息缓存合并模块，该模块主要用于部分校验矩阵译码模块，对于重传的RV冗余版本，行指示信息row_i需要与同一个HARQ内之前RV冗余版本的指示信息harq_row_i合并，对于新传来说，harq_row_i为全零。

为了便于介绍本实施方式的内容，首先对如下内容进行说明，如图3所示为NR QC-LDPC编译码基础矩阵，其中，A为4行AD_len列的矩阵，B为4行4列的双对角矩阵，C为M-4行，AD_len列的矩阵，D为M-4行，4列的矩阵，O为0矩阵，I为单位阵，QC-LDPC编码将基于该结构进行校验比特的计算；其中QC-LDPC编码器输出为66Zc(以BG1为例)，其中包含20Zc的信息比特，4Zc的核心校验比特以及42Zc的扩展校验比特，根据编码原理，扩展校验比特的计算需要基于核心校验比特与信息比特进行，因此在编码过程中，核心校验比特首先需要计算得到，随后进行扩展校验比特的计算，因此，在部分校验矩阵编码过程中，只需要哪些扩展校验比特需要计算即可，基于BG1及BG2基础矩阵的大小，定义42bit的bitmap用于指示哪些行需要参与编码，即对应于C、D矩阵哪些行需要参与计算编码，其中对于BG2，只使用42bit的前38bit即可，译码侧同理。

本实施方式的NR LDPC部分校验矩阵编译码指示信息获取方法具体包括以下步骤：

步骤1，接收编译码及速率匹配相关参数。其中，所述编译码及速率匹配相关参数包括提升因子Zc、基础矩阵BG的类型、信息比特净荷长度Kd(不包含填充比特长度)、填充比特长度F、速率匹配缓存大小Ncb、速率匹配起始位置k0、以及速率匹配长度Er。根据协议定义，速率匹配长度Er可能有两种，本实施方式的计算按照较大的Er进行计算。

步骤2，根据基础矩阵BG的类型确定进入速率匹配循环缓存中的信息比特及核心校验比特的长度。

本步骤中，如果基础矩阵BG的类型为BG1时，进入速率匹配循环缓存中的信息比特长度Nsys＝20Zc，信息比特加核心校验比特长度Nsyscore＝24Zc；如果基础矩阵BG的类型为BG2时，进入速率匹配循环缓存中的信息比特长度Nsys＝8Zc，信息比特加核心校验比特长度Nsyscore＝12Zc；其中，进入速率匹配循环缓存中的信息比特长度Nsys及信息比特加核心校验比特长度Nsyscore中均包含填充比特长度F。

步骤3，根据进入速率匹配循环缓存中的信息比特、填充比特以及核心校验比特的相对位置关系，确定从速率匹配起始位置k0开始到速率匹配缓存大小Ncb的过程中，扩展校验比特的起始位置exp_start，以及所包含的信息比特及核心校验比特长度syscore。具体地说，有以下几种情况：

情况一：当k0<＝Kd时，则exp_start＝Nsyscore，syscore＝Nsyscore-k0-F，即当速率匹配起始位置k0小于信息比特净荷长度Kd，此时，扩展校验比特的起始位置exp_start为进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore，所包含的信息比特及核心校验比特长度syscore为进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore减去速率匹配起始位置k0再减去填充比特长度F。

情况二：当Kd<k0<＝Nsys时，则exp_start＝Nsyscore，syscore＝Nsyscore-Nsys，即当速率匹配起始位置k0大于信息比特净荷长度Kd，且小于或等于进入速率匹配循环缓存中的信息比特长度Nsys时，所述扩展校验比特的起始位置exp_start为进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore，所包含的信息比特及核心校验比特长度syscore为进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore减去进入速率匹配循环缓存中的信息比特长度Nsys。

情况三：当Nsys<k0<＝Nsyscore时，则exp_start＝Nsyscore，syscore＝Nsyscore-k0，即当速率匹配起始位置k0大于进入速率匹配循环缓存中的信息比特长度Nsys，且小于或等于进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore时，所述扩展校验比特的起始位置exp_start为进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore，所包含的信息比特及核心校验比特长度syscore为进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore减去速率匹配起始位置k0。

情况四：当k0>Nsyscore时，则exp_start＝k0，syscore＝0，即当速率匹配起始位置k0大于进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore时，所述扩展校验比特的起始位置exp_start为速率匹配起始位置k0，所包含的信息比特及核心校验比特长度syscore为0。

步骤4，根据速率匹配长度Er、速率匹配缓存大小Ncb、以及扩展校验比特的起始位置exp_start、所包含的信息比特及核心校验比特长度syscore，确定编译码需要传输的扩展校验比特的行指示。具体分为以上三种情况：

(一)、当速率匹配长度Er减去进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore小于或等于所述扩展校验比特的起始位置exp_start到速率匹配缓存大小Ncb的长度时，参与编译码的扩展校验比特行指示的开始位置Start＝(exp_start-Nsyscore)/Zc，参与编译码的扩展校验比特行指示的结束位置End＝Start+ceil((Er-syscore)/Zc)；其中，ceil()表示向上取整。

(二)、当速率匹配长度Er减去进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore大于所述扩展校验比特的起始位置exp_start到速率匹配缓存大小Ncb的长度时，扩展校验比特首先从所述扩展校验比特的起始位置exp_start开始，直到速率匹配缓存大小Ncb结束，随后会继续从循环缓存的起始位置继续取数据，此时分为两种情况：

(1)只取用了部分信息比特及核心校验比特，没有再取到扩展校验比特时，则参与编译码的扩展校验比特行指示的开始位置Start＝(exp_start-Nsyscore)/Zc，参与编译码的扩展校验比特行指示的结束位置End＝Start+ceil((Ncb-exp_start)/Zc)；

(2)当从循环缓存起始位置取数据，将信息比特及核心校验比特全部取出，并继续取用扩展校验比特，但未超过第一次取数据时扩展校验比特的起始位置exp_start时，参与编译码的第一次扩展校验比特行指示的开始位置Start1＝(exp_start-Nsyscore)/Zc，参与编译码的第一次扩展校验比特行指示的结束位置End1＝Start1+ceil((Ncb-exp_start)/Zc)，参与编译码的第二次扩展校验比特行指示的开始位置Start2＝0，参与编译码的第二次扩展校验比特行指示的结束位置End2＝Start2+ceil((Er-(Ncb-exp_start+syscore+Nsyscore-F))/Zc)。

(三)、当速率匹配长度Er大于速率匹配缓存大小Ncb减去填充比特长度F时，扩展校验比特全部都需要参与编译码，参与编译码的扩展校验比特行指示的开始位置Start＝0，参与编译码的扩展校验比特行指示的结束位置End＝Start+ceil((Ncb-Nsyscore)/Zc)。

步骤5，根据Start，end，start1,end1对42bit的行指示信息row_i进行赋值。编码过程中，将该row_i输入到部分矩阵编码模块，译码过程中，将该row_i输入到Harq行指示缓存合并模块。

译码过程中，如果当前HARQ RV＝0，即为新传的时候，row_i＝row_i||pre_row_i，其中pre_row_i为全零，并将输出的pre_row_i＝row_i；后续的其他重传RV，row_i均需要与pre_row_i取逻辑或操作。将row_i进行遍历，根据0、1进行对应行列的编译码操作。

下面通过三个实施例进一步介绍本发明。

实施例1：

1)本实施例以HARQ冗余版本rv＝0，其他编译码及速率匹配相关参数如下：提升因子Zc＝384，基础矩阵BG1，信息比特净荷长度Kd＝7816，填充比特长度F＝632，速率匹配缓存大小Ncb＝25344，速率匹配起始位置k0＝0，速率匹配长度Er＝12000；

2)将编译码及速率匹配相关参数输入部分校验矩阵编译码行指示计算模块，即输入参数需要包括如下：提升因子Zc，基础矩阵BG类型，信息比特净荷长度Kd(不包含填充比特长度)，填充比特长度F，速率匹配缓存大小Ncb，速率匹配起始位置k0，速率匹配长度Er；

3)根据基础矩阵类型确定进入速率匹配循环缓存中信息比特及核心校验比特长度：基础矩阵是BG1，则进入循环缓存中的信息比特长度为Nsys＝20Zc＝7680，信息比特加核心校验比特长度为Nsyscore＝24Zc＝9216，其中Nsys及Nsyscore中均包含填充比特长度F；

4)根据速率匹配长度与信息比特、填充比特以及核心校验比特的相对位置关系，确定从k0开始到Ncb的过程中，扩展校验比特的起始位置exp_start，以及所包含的信息比特及核心校验比特长度syscore，syscore中不包含填充比特，由于k0＝0，k0<Kd，因此可以得到：exp_start＝Nsyscore＝9216，syscore＝Nsyscore-k0-F＝9216-0-632＝8584；

5)根据速率匹配长度、循环缓存的大小以及exp_start、syscore，确定编译码需要传输的扩展校验比特的行指示，由于速率匹配长度减去信息比特及核心校验比特后的长度小于等于扩展校验比特开始位置到Ncb的长度，因此扩展校验比特起始及结束位置如下：Start＝(exp_start-Nsyscore)/Zc＝0，End＝Start+ceil((Er-syscore)/Zc)＝9；

6)根据Start，End，对42bit的行指示信息row_i进行赋值，即row_i的0～8赋值为1，其余为0。编码过程中，将该row_i输入到部分矩阵编码模块，即进入8)，译码过程中，将该row_i输入到Harq行指示缓存合并模块，即进入7)；

7)译码过程中，当前HARQ RV＝0，即为新传，row_i＝row_i||pre_row_i，其中pre_row_i为全零，并将输出的pre_row_i＝row_i；

8)将row_i输入到部分矩阵编码模块或部分矩阵译码模块，遍历row_i确定参与编译码的行。

实施例2：

1)本实施例以HARQ冗余版本rv＝2，其他编译码及速率匹配相关参数如下：提升因子Zc＝384，基础矩阵BG1，信息比特净荷长度Kd＝7816，填充比特长度F＝632，速率匹配缓存大小Ncb＝25344，速率匹配起始位置k0＝12672，速率匹配长度Er＝12000；

3)根据基础矩阵类型确定进入速率匹配循环缓存中信息比特及核心校验比特长度：基础矩阵是BG1，则进入循环缓存中的信息比特长度为Nsys＝20Zc＝7680，信息比特加核心校验比特长度为Nsyscore＝24Zc＝9216，其中Nsys及Nsyscore中均包含填充比特长度F；；

4)根据速率匹配长度与信息比特、填充比特以及核心校验比特的相对位置关系，确定从k0开始到Ncb的过程中，扩展校验比特的起始位置exp_start，以及所包含的信息比特及核心校验比特长度syscore，syscore中不包含填充比特，由于k0＝12672，k0>Nsyscore，因此可以得到：exp_start＝k0＝12672，syscore＝0；

5)根据速率匹配长度、循环缓存的大小以及exp_start、syscore，确定编译码需要传输的扩展校验比特的行指示，由于速率匹配长度减去信息比特及核心校验比特后的长度小于等于扩展校验比特开始位置到Ncb的长度，因此扩展校验比特起始及结束位置如下：Start＝(exp_start-Nsyscore)/Zc＝9，End＝Start+ceil((Er-syscore)/Zc)＝41；

6)根据Start，End，对42bit的行指示信息row_i进行赋值，即row_i的9～40赋值为1，其余为0。编码过程中，将该row_i输入到部分矩阵编码模块，即进入8)，译码过程中，将该row_i输入到Harq行指示缓存合并模块，即进入7)。

7)译码过程中，当前HARQ RV＝2，即为重传，row_i＝row_i||pre_row_i，其中pre_row_i为0～8为1，9～41为0，两个做或运算后，输出row_i为0～40为1，41为0，随后pre_row_i＝row_i，输出row_i；

实施例3：

1)本实施例以HARQ冗余版本rv＝3，其他编译码及速率匹配相关参数如下：提升因子Zc＝384，基础矩阵BG1，信息比特净荷长度Kd＝7816，填充比特长度F＝632，速率匹配缓存大小Ncb＝25344，速率匹配起始位置k0＝21504，速率匹配长度Er＝12000；

4)根据速率匹配长度与信息比特、填充比特以及核心校验比特的相对位置关系，确定从k0开始到Ncb的过程中，扩展校验比特的起始位置exp_start，以及所包含的信息比特及核心校验比特长度syscore，syscore中不包含填充比特，由于k0＝21504，k0>Nsyscore，因此可以得到：exp_start＝k0＝21504，syscore＝0；

5)根据速率匹配长度、循环缓存的大小以及exp_start、syscore，确定编译码需要传输的扩展校验比特的行指示，由于速率匹配长度减去信息比特及核心校验比特后的长度大于扩展校验比特开始位置到Ncb的长度，扩展校验比特首先从exp_start开始，直到Ncb结束，随后会继续从循环缓存的起始位置继续取数据，但如果只取用了部分信息比特及核心校验比特，但没有再取到扩展校验比特，则参与编码的扩展校验比特起始及结束位置如下：Start＝(exp_start-Nsyscore)/Zc＝32，End＝Start+ceil((Ncb-exp_start)/Zc)＝42；

6)根据Start，End，对42bit的行指示信息row_i进行赋值，即row_i的32～41赋值为1，其余为0。编码过程中，将该row_i输入到部分矩阵编码模块，即进入8)，译码过程中，将该row_i输入到Harq行指示缓存合并模块，即进入7)；

7)译码过程中，当前HARQ RV＝3，即为重传，row_i＝row_i||pre_row_i，其中pre_row_i为0～40为1，41为0，两个做或运算后，输出row_i为0～41均为1，随后pre_row_i＝row_i，输出row_i；

不难发现，本发明基于QC-LDPC码编译码参数、速率匹配参数计算得到需要参与QC-LDPC编译码的指示信息，计算过程简化、实现逻辑简单且便于实现，即可选择在软件进行计算传递给硬件，也可在硬件直接完成计算，从而减少了高码率时硬件资源的消耗及时延的损耗，能够达到终端或基站节能的效果；本发明还基于NR系统QC-LDPC基础矩阵的特征，通过42bit的bitmap可指示哪些行需要参与编译码，减少了接口的资源，显著提高编译码器的处理速度，提高吞吐量。

Claims

1.一种NR LDPC部分校验矩阵编译码指示信息获取方法，其特征在于，包括以下步骤：

根据速率匹配长度Er、速率匹配缓存大小Ncb、以及扩展校验比特的起始位置exp_start、所包含的信息比特及核心校验比特长度syscore，确定编译码需要传输的扩展校验比特的行指示，具体为：

当速率匹配长度Er减去进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore小于或等于所述扩展校验比特的起始位置exp_start到速率匹配缓存大小Ncb的长度时，参与编译码的扩展校验比特行指示的开始位置Start＝(exp_start-Nsyscore)/Zc，参与编译码的扩展校验比特行指示的结束位置

End＝Start+ceil((Er-syscore)/Zc)；

当速率匹配长度Er减去进入速率匹配循环缓存中的信息比特加核心校验比特长度Nsyscore大于所述扩展校验比特的起始位置exp_start到速率匹配缓存大小Ncb的长度时，扩展校验比特首先从所述扩展校验比特的起始位置exp_start开始，直到速率匹配缓存大小Ncb结束，随后会继续从循环缓存的起始位置继续取数据，但如果只取用了部分信息比特及核心校验比特，没有再取到扩展校验比特时，则参与编译码的扩展校验比特行指示的开始位置Start＝(exp_start-Nsyscore)/Zc，参与编译码的扩展校验比特行指示的结束位置End＝Start+ceil((Ncb-exp_start)/Zc)；当从循环缓存起始位置取数据，将信息比特及核心校验比特全部取出，并继续取用扩展校验比特，但未超过第一次取数据时扩展校验比特的起始位置exp_start时，参与编译码的第一次扩展校验比特行指示的开始位置Start1＝(exp_start-Nsyscore)/Zc，参与编译码的第一次扩展校验比特行指示的结束位置End1＝Start1+ceil((Ncb-exp_start)/Zc)，参与编译码的第二次扩展校验比特行指示的开始位置Start2＝0，参与编译码的第二次扩展校验比特行指示的结束位置

End2＝Start2+ceil((Er-(Ncb-exp_start+syscore+Nsyscore-F))/Zc)；

其中，ceil()表示向上取整。

2.根据权利要求1所述的NR LDPC部分校验矩阵编译码指示信息获取方法，其特征在于，所述根据基础矩阵BG的类型确定进入速率匹配循环缓存中的信息比特及核心校验比特的长度，具体为：

3.根据权利要求1所述的NR LDPC部分校验矩阵编译码指示信息获取方法，其特征在于，所述根据进入速率匹配循环缓存中的信息比特、填充比特以及核心校验比特的相对位置关系，确定从速率匹配起始位置k0开始到速率匹配缓存大小Ncb的过程中，扩展校验比特的起始位置exp_start，以及所包含的信息比特及核心校验比特长度syscore，具体为：

4.根据权利要求1所述的NR LDPC部分校验矩阵编译码指示信息获取方法，其特征在于，

还包括根据所述编译码需要传输的扩展校验比特的行指示对42bit的行指示信息row_i进行赋值的步骤。