CN101373977B - 并行最大后验概率译码交织去交织的装置和方法 - Google Patents

Abstract

本发明公开了一种并行最大后验概率译码交织去交织的装置，该装置还包括：交织去交织地址生成器，用于生成交织地址、去交织地址，并将生成的交织、去交织地址发送到交织去交织控制器；交织去交织控制器，用于根据数据子块信息和译码器分配情况对存储器进行分配，并将交织去交织地址生成器传来的交织地址、去交织地址写入相应的存储器；至少一组分离的交织地址存储器和去交织地址存储器，分别用于存储交织地址和去交织地址；其中，交织去交织地址生成器连接交织去交织控制器，交织地址存储器连接对应的去交织地址存储器，各交织地址存储器和去交织地址存储器均连接交织去交织控制器。本发明的装置及方法通用性强，同时能够节约系统资源。

Description

并行最大后验概率译码交织去交织的装置和方法 

技术领域

本发明涉及数字通讯领域，尤其涉及应用于并行最大后验概率(MAP，Maximum a Posteriori)译码的交织去交织的装置和方法。 

背景技术

Turbo码由于其纠错性能的优异性被广泛用于数字通讯系统，它是将卷积码和随机交织器结合在一起，实现了随机编码的思想。Turbo码纠错性能的好坏直接决定于交织的程度。 

目前常用的卷积码编码器如图1所示，其由两个并行的分量码卷积编码器和一个交织器组成。两个分量码编码器通过交织器并行级联，分量码编码器分别包含三个寄存器，S1、S2和S3，两个分量码编码器输出端包括两位信息位和四位校验位，输出的母码为1/3码率，并可以通过设定规则删除校验位得到其他码率的Turbo码。 

常用的译码器如图2所示，则有两个与分量码对应的软入软出(SISO，SoftInput Soft Output)译码单元，分别对两组分量码各进行一次迭代，上一次迭代的输出外信息作为下一次迭代的先验信息输入。为了达到要求的性能，一般会进行多次迭代。 

译码过程中用到的交织去交织器，如图3所示，在硬件电路中通常用读随机存储记忆体(RAM，Random Access Memory)的形式来实现。将交织地址顺序写入RAM，该RAM就称为交织地址存储RAM；以交织地址为RAM的写地址，将1、2、3、4…写入RAM中，该RAM就称为去交织地址存储RAM。顺序读交织地址存储RAM，读出来的是交织地址，顺序读去交织地址存储RAM，读出来的去交织地址。根据需要使用交织去交织地址完成交织去交织操 作。 

文献“Intergrated Circuits for Channel Coding in 3G Cellular Mobile WirelessSystems，IEEE Communications Magazine，Auguet 2003”，对于卷积码，在计算状态时，建议的递推长度是约束长度的5倍，这是由需要达到的纠错性能决定的。文献“A block-wise MAP decoder using a probability ratio for branch metrics[A]50^th Vehicular Technology Conference，1999.Amsterdam，The Netherlands”指出，译码的初始状态不一定从序列起点开始。 

根据上述思想，目前有一种分块译码处理方式：将接收到的数据按照约束长度和输入数据长度分成n个子块，每个子块长度为Lf，并采用n个并行译码处理器同时译码。为了保证译码的正确性，需要有一个5倍及其以上约束长度的递推作为预处理，然后才开始子块译码。这里的子块并不是简单的将总长度平均为n块，而是两个子块之间会有一些重叠。 

传统的分块并行译码处理器是将所有长度的数据块都分为N个相同长度的子块，即将每个完整的数据块分成N个大小一样的子块，N是固定的，各子块大小是相同的；完整数据块大小变化的时候，子块大小也会变化，但是各子块保持大小相同，这种情况对应图4，因为子块是由一个完整的数据块划分出来的，所以复用同一个交织/去交织模块。 

Turbo码并行译码器在输入数据块很小的时候，由于译码时有额外的训练递推过程，使得由此增加的额外开销较大，此时不分块译码，而进行多独立数据块并行译码，译码速度会有较大的提升。而传统的分块并行译码处理器由于交织去交织器的限制，并不适用于多独立数据块并行译码，使得在处理小数据块的时候译码速度很低。 

传统的多独立数据块并行译码器的每一个译码处理器有一个独立的交织去交织模块，译码速度快，如图5所示，对于每个数据块的译码处理器需配备一个独立的交织去交织模块，耗用系统资源很多。 

发明内容

有鉴于此，本发明的主要目的在于提供一种对不同大小的数据块的并行最大后验概率译码交织去交织的装置。 

本发明的另一目的在于提供一种节约系统资源的并行最大后验概率译码交织去交织方法。 

为达到上述目的，本发明的技术方案是这样实现的： 

一种并行最大后验概率译码交织去交织的装置，该装置还包括： 

交织去交织地址生成器，用于生成交织地址、去交织地址，并将生成的交织、去交织地址发送到交织去交织控制器； 

交织去交织控制器，用于根据数据子块信息和译码处理器分配情况对存储器进行分配，分配每个数据子块对应的交织地址存储器和去交织地址存储器，并根据存储器的分配情况将交织去交织地址生成器传来的交织地址、去交织地址写入相应的存储器； 

至少两组分离的交织地址存储器和去交织地址存储器，分别用于存储交织地址和去交织地址； 

其中，交织去交织地址生成器连接交织去交织控制器，交织地址存储器连接对应的去交织地址存储器，各交织地址存储器和去交织地址存储器均连接交织去交织控制器。 

所述交织去交织控制器包括： 

存储器分配模块，用于译码处理器对应的交织去交织地址存储器的分配， 

存储器写入控制器，用于对交织地址存储器写入交织地址、对去交织地址存储器写入去交织地址。 

所述交织地址存储器与去交织地址存储器一一对应。 

一种并行最大后验概率译码交织去交织的方法，该方法包括以下步骤： 

A、设定数据块分块信息、分块后的每个数据子块对应的译码处理器的位置信息； 

B、根据编码方式计算每个数据子块的交织地址、去交织地址； 

C、根据步骤A的设定，分配每个数据子块对应的交织地址存储器和去交织地址存储器，交织地址存储器和去交织地址存储器至少两组； 

D、根据存储器的分配情况将交织去交织地址分别写入交织地址存储器、去交织地址存储器。 

所述数据子块包括：多个独立的数据块、一个数据块划分的多个数据块、一个数据块划分的多个数据块与独立数据块的混合。 

步骤A中每个数据子块对应的译码处理器为： 

译码处理器全部空闲或者空闲数目多于数据子块的个数，所有数据子块全部分配到译码处理器；或者， 

空闲的译码处理器数目少于数据子块个数，部分数据子块分配到译码处理器，其余数据子块等待下一轮译码处理器空闲再分配。 

本发明采用以上技术方案，具有以下优点： 

1)本发明适用于分块并行MAP译码、多独立数据块并行译码、分块和独立数据块混合译码等各种并行方式的MAP译码器，具有很强的通用性。 

2)本发明的交织去交织模块中的地址存储器采用交织地址存储器与去交织地址存储器一一对应的方式，而各个地址存储器是相互分开的，接受交织去交织控制器的分配，从而整个装置中共用一个交织去交织模块，节约了系统资源。 

附图说明

图1是802.16协议中Turbo码编码器示意图； 

图2是SISO译码器示意图； 

图3是常用交织去交织器的示意图； 

图4是传统的分块并行译码器交织去交织模块示意图； 

图5是多独立数据块并行译码器交织去交织模块示意图； 

图6是本发明的交织去交织模块以及并行译码器示意图； 

图7是本发明的交织去交织控制器示意图； 

图8是本发明方法的流程图。 

具体实施方式

本发明的基本思想是：多个译码处理器共享使用一个交织去交织器，交织去交织器拥有一个共享的交织去交织地址生成器和多组独立的交织去交织地址存储器，每一个译码处理器对应一组交织去交织地址存储器。该交织去交织器具有很强的通用行，可用于各种并行方式的MAP译码器，并有效地降低了交织去交织操作的系统资源消耗。 

如图6所示，本发明的交织去交织装置包括：交织去交织地址生成器，用于生成交织地址、去交织地址，并将生成的交织、去交织地址发送到交织去交织控制器；交织去交织控制器，用于根据数据子块信息和译码器分配情况对存储器进行分配，并将交织去交织地址生成器传来的交织地址、去交织地址写入相应的存储器；至少一组分离的交织地址存储器和去交织地址存储器，交织地址存储器存储交织地址，去交织地址存储器存储去交织地址，二者一一对应；其中，交织去交织地址生成器连接交织去交织控制器，二者均连接数据块分块模块，各组交织地址存储器和去交织地址存储器均连接交织去交织控制器，译码处理器分别连接对应的交织地址存储器、去交织地址存储器，同时各译码处理器均连接数据块分块模块和数据块合并模块。 

交织去交织控制器的结构如图7所示，其包括存储器分配模块，用于译码处理器对应的交织去交织地址存储器的分配；存储器写入控制器，用于对交织去交织地址存储器写入交织去交织地址。 

分块译码方法的主要过程是：将数据块分块后，给各个数据子块分配译码处理器，根据交织地址存储器、去交织地址存储器忙闲状态，分配交织地址存储器、去交织地址存储器，然后译码处理器将对应的数字子块分块译码，将各个子块译码结果合并成数据块，根据设定的译码标准，判断是否需要再次迭代，如果需要，则再次将该数据块译码，如果不需要，则将数据块输出，完成译码。其中，数据块分块后，交织去交织的分配、计算过程是关系到译码的质量的重要步骤，本发明针对并行译码的交织去交织过程做了改进，该方法包括以下步 骤： 

步骤801：设定数据块分块信息、分块后的每个数据子块对应的译码处理器的位置信息。 

数据块分块模块将数据块分块信息、分块后的每个数据子块(对于不需要分块的小数据块，将其视为一个数据子块)对应的译码处理器的位置信息传送给交织去交织控制器，同时将数据块分块信息传送给交织去交织地址生成器，译码处理器的分配有两种情况： 

1)译码处理器全部空闲或者空闲数目多于数据子块的个数，所有数据子块全部分配到译码处理器； 

2)空闲的译码处理器数目少于数据子块个数，部分数据子块分配到译码处理器，其余数据子块等待下一轮译码处理器空闲再分配。 

例如：当前数据子块有10个，而译码处理器只有6个空闲，那么首先给6个数据子块分配对应的译码处理器，其余4个数据子块等待下一轮有译码处理器空闲时再分配。 

步骤802：根据编码方式计算每个数据子块的交织地址、去交织地址。 

交织去交织地址生成器根据编码方式计算交织去交织地址，并传送到交织去交织控制器的存储器写入控制器； 

每一种编码方式的交织去交织地址计算方式都不同。例如，在802.16d协议中，是这样计算的：N是数据块长度，i是交织地址，P1、P2、P3、P4是参数，数据块长度不同，P1、P2、P3、P4的值也不同。 

for j＝0，1……N-1； 

switch j mod 4: 

case0:i＝(P0*j+1)mod N； 

case1:i＝(P0*j+1+N/2+P1)mod N； 

case2:i＝(P0*j+1+P2)mod N； 

case3:i＝(P0*j+1+N/2+P3)mod N。 

步骤803：根据步骤801的设定，分配每个数据子块对应的交织地址存储 器和去交织地址存储器。 

交织去交织控制器的存储器分配模块根据得到的数据块分块信息和各数据子块对应的译码处理器位置信息，分配每个数据子块对应的交织地址存储器和去交织地址存储器。 

交织地址存储器与去交织地址存储器一一对应，一个交织地址存储器与一个去交织地址存储器可以看成一组，译码处理器的数量与交织地址存储器、去交织地址存储器的组数相等，如果步骤801中译码处理器不能全部分配，则对应的交织地址存储器、去交织地址存储器也不能全部分配。 

即如果步骤801中分配了6个译码处理器，则此处分配的交织地址存储器、去交织地址存储器也是6个，其余数据子块等待下一轮分配。 

步骤804：将交织去交织地址分别写入交织地址存储器、去交织地址存储器。 

根据交织地址存储器、去交织地址存储器的分配情况，交织去交织控制器的存储器写入控制器将交织去交织地址分别写入交织地址存储器、去交织地址存储器。 

这样，不同大小的数据子块可以根据需要分配译码处理器，交织地址存储器、去交织地址存储器，即使是单独的数据块，也可以按照以上方法分配，而不受译码处理器、交织去交织控制器的限制。各译码处理器处理结果汇总到数据块合并模块，对于划分为子块的数据块将合并为一块，而独立的数据块，则直接输出到迭代停止判定模块。本发明所述方法适用于分块并行、多独立数据块并行、分块和独立数据块混合多种形式的译码。 

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。 

Claims (6)

1.一种并行最大后验概率译码交织去交织的装置，其特征在于，该装置还包括：

交织去交织地址生成器，用于生成交织地址、去交织地址，并将生成的交织、去交织地址发送到交织去交织控制器；

交织去交织控制器，用于根据数据子块信息和译码处理器分配情况对存储器进行分配，分配每个数据子块对应的交织地址存储器和去交织地址存储器，并根据存储器的分配情况将交织去交织地址生成器传来的交织地址、去交织地址写入相应的存储器；

至少两组分离的交织地址存储器和去交织地址存储器，分别用于存储交织地址和去交织地址；

其中，交织去交织地址生成器连接交织去交织控制器，交织地址存储器连接对应的去交织地址存储器，各交织地址存储器和去交织地址存储器均连接交织去交织控制器。

2.根据权利要求1所述的并行最大后验概率译码交织去交织的装置，其特征在于，所述交织去交织控制器包括：

存储器分配模块，用于译码处理器对应的交织去交织地址存储器的分配，

存储器写入控制器，用于对交织地址存储器写入交织地址、对去交织地址存储器写入去交织地址。

3.根据权利要求1所述的并行最大后验概率译码交织去交织的装置，其特征在于，所述交织地址存储器与去交织地址存储器一一对应。

4.一种并行最大后验概率译码交织去交织的方法，其特征在于，该方法包括以下步骤：

A、设定数据块分块信息、分块后的每个数据子块对应的译码处理器的位置信息；

B、根据编码方式计算每个数据子块的交织地址、去交织地址；

C、根据步骤A的设定，分配每个数据子块对应的交织地址存储器和去交织地址存储器，交织地址存储器和去交织地址存储器至少两组；

D、根据存储器的分配情况将交织去交织地址分别写入交织地址存储器、去交织地址存储器。

5.根据权利要求4所述的并行最大后验概率译码交织去交织的方法，其特征在于，所述数据子块包括：多个独立的数据块、一个数据块划分的多个数据块、一个数据块划分的多个数据块与独立数据块的混合。

6.根据权利要求4或5所述的并行最大后验概率译码交织去交织的方法，其特征在于，步骤A中每个数据子块对应的译码处理器为：

译码处理器全部空闲或者空闲数目多于数据子块的个数，所有数据子块全部分配到译码处理器；或者，

空闲的译码处理器数目少于数据子块个数，部分数据子块分配到译码处理器，其余数据子块等待下一轮译码处理器空闲再分配。

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