CN103746710B - 一种译码器和译码方法 - Google Patents

Abstract

本发明实施例提供一种译码器和译码方法，涉及信息处理领域，提供了一种译码机制，提高了译码器的吞吐率，充分利用了译码器的处理空间，节省了总线控制资源。具体方法为：获取至少一个码块后，根据至少一个码块中每个码块的特征参数对每个码块进行预处理，获取每个码块的译码顺序，按照译码顺序将每个码块分别输入到至少两个译码内核中的与译码顺序对应的译码内核中，按照译码顺序，译码内核将接收到的码块分别进行译码，并且按照译码顺序输出译码后的数据。本发明实施例用于Turbo码的译码。

Description

一种译码器和译码方法

技术领域

本发明涉及信息处理领域，尤其涉及一种译码器和译码方法。

背景技术

Turbo码，是一种将两个简单分量码通过伪随机交织器并行级联来构造具有伪随机特性的长码，并通过在两个SISO（Soft Input Soft Output，软输入/软输出）译码器之间进行多次迭代实现伪随机译码的编码方式。目前，Turbo码作为3G/4G数据信道的主要编码方案，随着无线通信数据量的剧增，对Turbo译码器的处理能力需求也翻倍式提高，Turbo译码时将码块划分为n个子块，分别同时对各子块进行SISO处理，即使用并行度为n的Turbo译码算法来进一步提高处理能力。

随着LTE（Long Term Evolution，长期演进）技术规格的不断提高，Turbo译码器需要进一步提高并行度以提升长度为4000k～6144k的长码块的吞吐率，然而，长度小于1024k的短码块在高并行度时会产生交织冲突，所以，Turbo译码器译码并行度的配置受到码长的约束，造成了Turbo译码器吞吐率的下降和SISO处理时处理资源的闲置。

在现有技术中，采用例化N个并行度低的Turbo译码器（可以理解为在总线上并行连接N个Turbo译码器）来解决Turbo译码器译码并行度的配置受到码长的约束的问题，在处理短码块时，N个Turbo译码器同时工作，可以使吞吐率得到N倍的提升；在处理长码块时，N个Turbo译码器同时工作，可以等效为1个并行度为（NP，P为每个译码器的并行度）的Turbo译码器。

但是，采用上述例化N个并行度低的Turbo译码器时，会造成Turbo译码器的存储器增大，由于需要多个Turbo译码器同时连接总线，所以将会增加总线接口数量，引起总线资源膨胀，不但会造成控制的不便并且会提高调度工作量，同时在总线上大量的数据并行输入输出也会引起总线数据的阻塞，吞吐率低。

发明内容

本发明的实施例提供一种译码器和译码方法，提供一种译码机制，能够节省总线的接口资源和降低调度工作量，并提高了译码器的吞吐率。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面，提供一种译码器，该译码器包括：

至少两个译码内核；

控制单元，用于在获取至少一个码块后，根据所述至少一个码块中每个码块的特征参数对所述每个码块进行预处理，获取所述每个码块的译码顺序；

所述控制单元，还用于将所述每个码块按照所述译码顺序分别输入到所述至少两个译码内核中的与所述译码顺序对应的译码内核中；

所述至少两个译码内核用于按照所述译码顺序，将接收到的所述每个码块分别进行译码，并且按照所述译码顺序输出译码后的数据。

结合第一方面，在第一种可能的实现方式中，所述控制单元包括：

识别单元，用于识别所述至少一个码块，并获取所述至少一个码块中每个码块的特征参数，所述特征参数包括码块长度、码块的迭代次数；

路由单元，用于根据所述每个码块的特征参数以及当前的所有的译码内核状态确定所述每个码块的所述译码顺序；

所述路由单元，还用于将所述每个码块按照所述译码顺序分别输入到第一缓存；

所述第一缓存，用于将所述每个码块按照所述译码顺序分别输入到所述至少两个译码内核。

结合第一方面，在第二种可能的实现方式中，所述译码内核包括：

至少两个输入缓存、至少两个输出缓存，所述输入缓存和所述输出缓存数量相同；

所述至少两个输入缓存，用于按照所述译码顺序，将接收到的所述每个码块分别传输至译码逻辑单元；

所述译码逻辑单元，用于将接收到所述每个码块进行译码，并将译码后的数据存储至一个所述输出缓存中；

所述至少两个输出缓存，用于按照所述译码顺序，将存储的译码后的数据分别输出。

结合第一方面的第一种可能的实现方式，在第三种可能的实现方式中，

循环缓存，用于按照所述译码顺序存储所述每个码块，并将所述每个码块按照所述译码顺序分别输入到缓存处理模块；

所述缓存处理模块，用于存储所述每个码块，并将所述每个码块按照所述译码顺序分别输入到所述至少两个译码内核；其中，若所有码块中存在至少两个连续的短码块，且所述至少两个连续的短码块的总长度小于一个译码内核能够处理的长度，则将所述至少两个连续的短码块一同输入到同一个译码内核中。

结合第一方面的第二种可能的实现方式，在第四种可能的实现方式中行，

所述至少两个输入缓存、所述至少两个输出缓存为乒乓结构的缓存；

所述译码逻辑单元为软输入软输出译码逻辑单元。

结合第一方面的第四种可能的实现方式，在第五种可能的实现方式中，所述识别单元为交织地址生成器，所述路由单元包括：冲突检测器、优先级路由器、伪随机码生成器和缓存控制器，所述缓存处理模块为对数似然比存储模块。

第二方面，提供一种译码方法，该方法包括：

获取至少一个码块后，根据所述至少一个码块中每个码块的特征参数对所述每个码块进行预处理，获取所述每个码块的译码顺序；

按照所述译码顺序将所述每个码块分别输入到至少两个译码内核中的与所述译码顺序对应的译码内核中；

按照所述译码顺序，将接收到的所述每个码块分别进行译码，并且按照所述译码顺序输出译码后的数据。

结合第二方面，在第一种可能的实现方式中，所述获取所述每个码块的译码顺序包括：

识别所述至少一个码块，并获取所述至少一个码块中每个码块的特征参数，所述特征参数包括码块长度、码块的迭代次数；

根据所述每个码块的特征参数以及当前的所有的译码内核状态确定所述每个码块的所述译码顺序。

结合第二方面的第一种可能的实现方式，所述方法还包括：

若所有码块中存在至少两个连续的短码块，且所述至少两个连续的短码块的总长度小于一个译码内核能够处理的长度，则将所述至少两个连续的短码块一同输入到同一个译码内核中。

本发明实施例提供一种译码器和译码方法，获取至少一个码块后，根据至少一个码块中每个码块的特征参数对每个码块进行预处理，获取每个码块的译码顺序，按照译码顺序将每个码块分别输入到至少两个译码内核中的与译码顺序对应的译码内核中，按照译码顺序，译码内核将接收到的每个码块分别进行译码，并且按照译码顺序输出译码后的数据。从而提供一种译码机制，能够节省总线的接口资源和降低调度工作量，并提高了译码器的吞吐率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种译码方法的流程示意图；

图2为本发明实施例提供的一种译码器的结构示意图；

图3为本发明实施例提供的一种译码方法的流程示意图；

图4为本发明实施例提供的一种译码器的结构示意图；

图5为本发明实施例提供的一种译码方法的处理时序示意图；

图6为本发明实施例提供的一种译码方法的流程示意图；

图7为本发明实施例提供的一种译码方法的流程示意图；

图8为本发明实施例提供的一种译码器的结构示意图；

图9为本发明实施例提供的一种译码器的结构示意图；

图10为本发明实施例提供的一种译码器的结构示意图；

图11为本发明实施例提供的一种译码器的结构示意图；

图12为本发明实施例提供的一种译码器的结构示意图;

图13为本发明实施例提供的一种译码器的结构示意图;

图14为本发明实施例提供的一种译码器的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种译码方法，如图1所示，该方法包括：

101、获取至少一个码块后，根据至少一个码块中每个码块的特征参数对每个码块进行预处理，获取每个码块的译码顺序。

102、按照译码顺序将每个码块分别输入到至少两个译码内核中的与译码顺序对应的译码内核中。

103、至少两个译码内核用于按照译码顺序，将接收到的每个码块分别进行译码，并且按照译码顺序输出译码后的数据。

本发明实施例提供一种译码方法，获取至少一个码块后，根据至少一个码块中每个码块的特征参数对每个码块进行预处理，获取每个码块的译码顺序，按照译码顺序将每个码块分别输入到至少两个译码内核，按照译码顺序，译码内核将接收到的每个码块分别进行译码，并且按照译码顺序输出译码后的数据。从而提供一种译码机制，能够节省总线的接口资源和降低调度工作量，并提高了译码器的吞吐率。

为了使本领域技术人员能够更清楚地理解本发明实施例提供的技术方案，下面通过具体的实施例，对本发明实施例提供的一种译码方法进行详细说明，为了方便说明，如图2所示，本发明实施例所采用的Turbo译码器中例化了2套4并Turbo译码内核，其中每个译码内核中包括一个译码逻辑单元，该译码逻辑单元可以为SISO译码单元，每个译码内核还包括两个输入缓存和两个输出缓存，其中两个输入缓存和输出缓存为乒乓结构的缓存，用于控制数据的输入和输出。上述译码器中还包括一个控制模块，用于从总线换取码块数据，并对获取的码块数据进行预处理，并控制预处理后码块进入两个译码内核。具体的，如图3所示，该方法包括：

201、获取至少一个码块。

示例性的，通过图2的所提供Turbo译码器从总线中可以批量获取多个码块，为了方便说明，以图2的Turbo译码器为例，该Turbo译码器每次可以从总线获取4个码块，假设获取的该四个码块的编号分别为i、i+1、i+2和i+3，其中，i为正整数，i的起始值为1（即表示码块i、i+1、i+2和i+3可以为所有码块中任意的连续4个码块）。

而后，可以采取如图4所示的控制模块来实现码块的预处理，示例性的，如图4所示控制模块包括识别单元（比如交织地址生成器）、冲突检测模块、优先路由器以及第一缓存，具体的上述预处理可以包括：

202、根据每个码块的特征参数对每个码块进行预判。可以理解为对获取的码块进行识别。

具体的，识别单元对码块进行预判，获取该码块的长度和码块的迭代次数。

203、根据每个码块的特征参数以及当前的所有的译码内核状态确定每个预处理后的码块的译码顺序。

示例性的，当前的所有的译码内核状态可以为译码内核的缓存是否饱和、译码逻辑单元的处理空间是否饱和。

具体的，优先路由器首先根据当前的所有的译码内核状态，以及之前获取的每一个码块的码块的长度和码块的迭代次数进行计算，根据设置在优先路由器中的策略对获取的4个码块的进行排序，从而获取该码块的译码顺序，

示例性的，若至少一个译码内核的缓存存在空闲、或者译码逻辑单元的的处理空间存在闲置，则表示此时可以继续输入码块进行译码，则为码块i、i+1、i+2和i+3进行排序，假设排列后的译码顺序为i+1，i，i+3，i+2，即码块i+1，i，i+3，i+2的译码任务分别为任务1、任务2、任务3、任务4，则对这4个码块按照该译码顺序进行后续步骤。

204、根据译码顺序将对应的码块存储至第一缓存。

示例性的，如图11所示，第一缓存包括循环缓存（可以理解为一种按顺序输入，并按照输入顺序输出的缓存，故输入顺序和输出顺序与译码顺序都相同），故将码块i+1，i，i+3，i+2依次存储至循环缓存中。

205、按照译码顺序将第一缓存中每个码块分别输入到至少两个译码内核。

具体的，首先，从第一缓存取出码块i+1，并输入至译码核心A中的乒乓缓存1中，乒乓缓存1将码块i+1输入至译码逻辑单元1中进行译码，而后从第一缓存取出码块i，并输入至译码核心B中的乒乓缓存3中，乒乓缓存3将码块i输入至译码逻辑单元2中进行译码，而后，从第一缓存取出码块i+3，并输入至译码核心A中的乒乓缓存2中，乒乓缓存2将码块i+3输入至译码逻辑单元1中进行译码，而后从第一缓存取出码块i+2，并输入至译码核心B中的乒乓缓存4中，乒乓缓存4将码块i+2输入至译码逻辑单元2中进行译码。

206、按照译码顺序输出译码后的数据。

具体的，码块的输入输出时序可以如图5所示，按照205中的译码顺序，假设码块i+1第一个完成译码，码块i第二个完成译码，码块i+2第三个完成译码，码块i+3最后一个完成译码，但是需要按照码块的输入顺序进行输出，即依次将码块i+1，i，i+3，i+2译码后的数据输出。

优选的，如图6所示，若连续的两个码块都为短码块（相对于一个译码逻辑单元而言，即连续的两个码块的总长度没有超过译码逻辑单元的能够处理的最大码块长度）的话，则可以在204之后执行207及后续步骤。

207、按照译码顺序将第一缓存中每个码块分别输入到至少两个译码内核,其中至少两个连续的短码块一同输入到一个译码内核中。

示例性的，假设码块i+1和i对应的码块为两个连续的短码块，则将码块i+1和i同时输入到译码内核A中的乒乓缓存1中，乒乓缓存1将码块i+1和i一起输入到译码逻辑单元1中进行同时译码，后续的步骤与205中的步骤相同，且输出顺序的与输入对应，即按照码块i+1、i的数据第一个输出，再一次输出码块i+2、i+3的数据。

另外，由于并行度为n的Turbo译码算法时，译码器的吞吐率公式为：

其中，F表示译码器芯片的工作主频；P表示并行度，即SISO单元的个数，v表示处理时基数；I表示迭代次数；η表示SISO处理的处理效率。

采用本发明实施例所提供的译码方法，在并行度相同的情况下，相比现有技术，能有效减少总线接口数量，从而可以节省总线的接口资源和降低调度工作量，进而能够提高译码器的译码效率，根据上述公式可知，译码效率越高，译码器的吞吐率越高，由此可见，采用本发明实施例所提供的译码方法能够提高译码器的吞吐率。

可选的，如图7所示，在201之间，还可以执行208。

208、对传输码块的信道进行冲突检测。

具体的，冲突检测模块对传输码块的信道进行冲突检测，若传输码块的信道没有饱和或者阻塞，则正常传输码字；若传输码块的信道饱和或者阻塞，则停止传输，至该传输通道正常后继续传输码块。

本发明实施例由于采取了2套4并Turbo译码器，使得只使用一个总线控控制接口就实现了对2个译码器的控制，从而降低了总线控制接口的数量，节省了总线控制资源。另外，需要强调的是，本发明实施例所采取的例化了2套4并Turbo译码器仅仅是示例性的，也可以采取N套M并Turbo译码器，此处不用加以限定，其中，N和M都为正整数。

本发明实施例提供一种译码方法，获取至少一个码块后，根据至少一个码块中每个码块的特征参数对每个码块进行预处理，获取每个码块的译码顺序，按照译码顺序将每个码块分别输入到至少两个译码内核中的与译码顺序对应的译码内核中，按照译码顺序，译码内核将接收到的每个码块分别进行译码，并且按照译码顺序输出译码后的数据。从而提供一种译码机制，能够节省总线的接口资源和降低调度工作量，并提高了译码器的吞吐率。

本发明实施例提供一种译码器1，如图8所示，该译码器1包括：

控制单元11，用于在获取至少一个码块后，根据至少一个码块中每个码块的特征参数对每个码块进行预处理，获取每个码块的译码顺序；

控制单元11还用于将每个码块按照译码顺序分别输入到至少两个译码内核中的与译码顺序对应的译码内核中，该至少两个译码内核即如图8所示的译码内核12和译码内核13；

译码内核12和译码内核13用于按照译码顺序，将接收到的码块分别进行译码，并且按照译码顺序输出译码后的数据。

可选的，如图9所示，控制单元11包括：

识别单元111，用于识别至少一个码块，并获取至少一个码块中每个码块的特征参数，特征参数包括码块长度、码块的迭代次数；

路由单元112，用于根据每个码块的特征参数以及当前的所有的译码内核状态确定每个码块的译码顺序；

路由单元112还用于将每个码块按照译码顺序分别输入到第一缓存113；

第一缓存113，用于将每个码块按照译码顺序分别输入到译码内核12和译码内核13。

可选的，如图10所示，译码内核12、译码内核13分别包括：

至少两个输入缓存，即输入缓存121、输入缓存122和输入缓存131、输入缓存132；至少两个输出缓存，即输出缓存123、输出缓存124和输出缓存133、输出缓存134，输入缓存和输出缓存数量相同；

输入缓存121、输入缓存122和输入缓存131、输入缓存132，用于按照译码顺序，将接收到的码块分别传输至译码逻辑单元；

译码逻辑单元125和译码逻辑单元135，用于将接收到的码块进行译码，并将译码后的数据存储至一个输出缓存中；

输出缓存123、输出缓存124和输出缓存133、输出缓存134，用于按照译码顺序，将存储的译码后的数据分别输出。

可选的，如图11所示，第一缓存113包括：

循环缓存1131，用于按照译码顺序存储接收到的每个码块，并将接收到的每个码块按照译码顺序分别输入到缓存处理模块；

缓存处理模块1132，用于存储接收到的每个码块，并将接收到的每个码块按照译码顺序分别输入到译码内核12和译码内核13；其中，若所有码块中存在至少两个连续的短码块，且至少两个连续的短码块的总长度小于一个译码内核能够处理的长度，则将至少两个连续的短码块一同输入到同一个译码内核中。

可选的，输入缓存121、输入缓存122和输入缓存131、输入缓存132、输出缓存123、输出缓存124和输出缓存133、输出缓存134为乒乓结构的缓存；

译码逻辑单元125和译码逻辑单元135为软输入软输出译码逻辑单元。

可选的，识别单元111可以为交织地址生成器，缓存处理模块1132为LLR（LogLikelihood Ratio，对数似然比）存储模块，如图12所示，路由单元112包括：冲突检测器1121、优先级路由器1122。

综上，本发明实施例所提供的译码器可以如图13所示。另外，如图14所示，实施例所提供的译码器中的译码核心不限于两个，还可以有N个。

本发明实施例提供一种译码器，该获译码器获取至少一个码块后，根据至少一个码块中每个码块的特征参数对每个码块进行预处理，获取每个码块的译码顺序，按照译码顺序将每个码块分别输入到至少两个译码内核中的与译码顺序对应的译码内核中，按照译码顺序，译码内核将接收到的每个码块分别进行译码，并且按照译码顺序输出译码后的数据。从而提供一种译码机制，能够节省总线的接口资源和降低调度工作量，并提高了译码器的吞吐率。

在本申请所提供的几个实施例中，应该理解到，所揭露的方法和电子设备，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理包括，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本发明各个实施例所述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（Read-Only Memory，简称ROM）、随机存取存储器（Random Access Memory，简称RAM）、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种译码器，其特征在于，所述译码器包括：

至少两个译码内核；

控制单元，用于在获取至少一个码块后，根据所述至少一个码块中每个码块的特征参数对所述每个码块进行预处理，获取所述每个码块的译码顺序；

所述控制单元，还用于将所述每个码块按照所述译码顺序分别输入到所述至少两个译码内核中的与所述译码顺序对应的译码内核中；

所述至少两个译码内核用于按照所述译码顺序，将接收到的所述每个码块分别进行译码，并且按照所述译码顺序输出译码后的数据。

2.根据权利要求1所述的译码器，其特征在于，所述控制单元包括：

识别单元，用于识别所述至少一个码块，并获取所述至少一个码块中每个码块的特征参数，所述特征参数包括码块长度、码块的迭代次数；

路由单元，用于根据所述每个码块的特征参数以及当前的所有的译码内核状态确定所述每个码块的所述译码顺序；

所述路由单元，还用于将所述每个码块按照所述译码顺序分别输入到第一缓存；

所述第一缓存，用于将所述每个码块按照所述译码顺序分别输入到所述至少两个译码内核。

3.根据权利要求1所述的译码器，其特征在于，所述译码内核包括：

至少两个输入缓存、至少两个输出缓存，所述输入缓存和所述输出缓存数量相同；

所述至少两个输入缓存，用于按照所述译码顺序，将接收到的所述每个码块分别传输至译码逻辑单元；

所述译码逻辑单元，用于将接收到所述每个码块进行译码，并将译码后的数据存储至一个所述输出缓存中；

所述至少两个输出缓存，用于按照所述译码顺序，将存储的译码后的数据分别输出。

4.根据权利要求2所述的译码器，其特征在于，所述第一缓存包括：

循环缓存，用于按照所述译码顺序存储所述每个码块，并将所述每个码块按照所述译码顺序分别输入到缓存处理模块；

所述缓存处理模块，用于存储所述每个码块，并将所述每个码块按照所述译码顺序分别输入到所述至少两个译码内核；其中，若所有码块中存在至少两个连续的短码块，且所述至少两个连续的短码块的总长度小于一个译码内核能够处理的长度，则将所述至少两个连续的短码块一同输入到同一个译码内核中。

5.根据权利要求3所述的译码器，其特征在于，所述至少两个输入缓存、所述至少两个输出缓存为乒乓结构的缓存；

所述译码逻辑单元为软输入软输出译码逻辑单元。

6.根据权利要求4所述的译码器，其特征在于，所述识别单元为交织地址生成器，所述路由单元包括：冲突检测器、优先级路由器、伪随机码生成器和缓存控制器，所述缓存处理模块为对数似然比存储模块。

7.一种译码方法，其特征在于，所述方法包括：

获取至少一个码块后，根据所述至少一个码块中每个码块的特征参数对所述每个码块进行预处理，获取所述每个码块的译码顺序；

按照所述译码顺序将所述每个码块分别输入到至少两个译码内核中的与所述译码顺序对应的译码内核中；

按照所述译码顺序，将接收到的所述每个码块分别进行译码，并且按照所述译码顺序输出译码后的数据。

8.根据权利要求7所述的方法，其特征在于，所述获取所述每个码块的译码顺序包括：

识别所述至少一个码块，并获取所述至少一个码块中每个码块的特征参数，所述特征参数包括码块长度、码块的迭代次数；

根据所述每个码块的特征参数以及当前的所有的译码内核状态确定所述每个码块的所述译码顺序。

9.根据权利要求8所述的方法，其特征在于，所述方法还包括：

若所有码块中存在至少两个连续的短码块，且所述至少两个连续的短码块的总长度小于一个译码内核能够处理的长度，则将所述至少两个连续的短码块一同输入到同一个译码内核中。