CN1790919A - 一种涡轮码译码器 - Google Patents

Abstract

本发明公开了一种Turbo码译码器，包括：主控模块，用于接收译码器外部所提供的控制参数，并向RAM读写控制模块提供该控制参数；定时器模块，用于产生迭代计算所需要的定时信号和状态机，并向内核计算模块发送该定时信号和状态机；交织器模块，用于在收到交织器模块启动信号后产生交织地址，并向RAM读写控制模块提供交织地址；RAM读写控制模块，根据主控模块提供的控制参数、交织器模块提供的交织器地址向内核计算模块提供计算输入，并读写内核计算模块的计算输出和产生交织器模块启动信号；内核计算模块，用于根据定时信号与状态机和计算输入迭代计算出译码结果。本发明所提出的Turbo码译码器没有反馈，逻辑清晰，时序规则，极大地降低了硬件规模。

Description

一种涡轮码译码器

技术领域

本发明涉及信道编码领域，特别是一种涡轮(Turbo)码译码器。

背景技术

在无线通信系统中，由于传输介质的不均匀性和不稳定性，传输的信号会受到时间扩散、衰落等干扰影响，造成接收的比特有随机性的差错。为了防止信道噪声的干扰影响，需要采用一定的方式来提高信道的传送可靠性和有效性。可以通过增加冗余度的方法来降低误码率。在移动通信系统和卫星通信系统中，纠错码得到了广泛的应用。

具有优异性能的Turbo码是一种纠错能力很强的码，已经成为信道编码领域研究的焦点之一。尽管Turbo码的译码复杂度大于传统的卷积码，但在无线信道低信噪比情况下Turbo码的性能非常优异，因此普遍使用Turbo码作为高速数据业务的编码方式。当前宽带码分多址(WCDMA)系统、码分多址2000(CDMA-2000)系统和时分同步码分多址(TD-SCDMA)系统中，对于高速数据业务的传输均已采用Turbo码。另外，美国国家航空航天局也已经将Turbo码作为今后航天飞机、宇宙飞船和空间站与地球接收站之间通信的标准信道编码技术。

目前有两大类的Turbo码译码算法，一类是基于维特比(Viterbi)算法的改进，属于次最佳算法，其中包括软输出维特比算法(SOVA)和串行列表输出维特比算法(SLVA)，另一类是BCJR算法处理后验概率分布的最大后验算法(MAP)，以及在对数域的Max-log-MAP算法和log-MAP等算法。在Turbo码译码器中，BCJR算法是目前最常用的MAP算法。

在MAP算法中，译码器输出的软判决信息为对数似然比，如公式(1)：

$L_i=\ln \frac{[x_i=1|y]}{P[x_i=0|y]}...\left(1\right)$

在计算信息比特的后验概率之前，先计算已知有噪信道中的观测y时每个有效的状态转移的后验概率P[s_i→s_i+1|y]。由条件概率公式：

$P[s_i\→s_{i+1}|y]=\frac{P[s_i\→s_{i+1},y]}{P\left[Y\right]}...\left(2\right)$

由Markov过程的性质，公式(2)的分子部分可以分解为：

P[s₁→s_i+1，y]＝α(s_i)γ(s_i→s_i+1)β(s_i+1)                    (3)

其中，

α(s_i)＝P[s_i，(y₀，...，y_i-1)]                                (4)

γ(s_i→s_i+1)＝P[s_i+1，y_i|s_i]                                  (5)

β(s_i+1＝P[(y_i+1，...，y_N-1)|s_i+1]                            (6)

γ(s_i→s_i+1)是与状态转移(s_i→s_i+1)相对应的分支转移度量，它可表示为：

γ(s_i→s_i+1)

＝P[s_i+1|s_i]P[y_i|s_i→s_i+1]                                    (7)

＝P[x_i]P[y_i|c_i]

公式(7)的第一项P[x_i]可以由前一级迭代得到的先验信息z_i计算得到：

$P\left[x_i\right]=\left\{\begin{array}{c}\frac{e^{z_i}}{1+e^{z_i}},\mathrm{for},x_i=1\\ \frac{1}{1+e^{z_i}},\mathrm{for},x_i=0\end{array}\right....\left(8\right)$

公式(7)的第二项P[y_i|c_i]为调制方式和信道模型的函数，在BPSK或QPSK调制信号慢衰落信道下

$P\left[y_i\right|c_i]=\frac{1}{\sqrt{2\mathrm{\π}{\mathrm{\σ}}^2}}\exp \{\frac{1}{2{\mathrm{\σ}}^2}\left|\right|y_i-a({2c}_i-1)\left|\right|\}...\left(9\right)$

其中，α为信号的衰落幅度，c_i是与状态转移(s_i-1→s_i)相对应的编码器输出符号，对于码率为1/2的分量码编码器

c_i∈{(00)′，(01)′，(10)′，(11)′}                          (10)

概率α(s_i)可以由如下的前向递推得到：

$\mathrm{\α}\left(s_i\right)=\underset{s_{i-1}\∈I}{\mathrm{\Σ}}\mathrm{\α}\left(s_{i-1}\right)\mathrm{\γ}(s_{i-1}\→s_i)$ 其中i＝0，1，...，N-1                (11)

式中，I为与状态s_i相连的状态s_i-1的集合。由于Turbo码的分量码编码器的初始状态为全0，所以公式(11)的初始条件为

$\mathrm{\α}\left(s_0\right)=\left\{\begin{array}{c}1,s_0=0\\ 0,s_0\≠0\end{array}\right....\left(12\right)$

类似的，β(s_i)可以由如下的反向递推得到：

$\mathrm{\β}\left(s_{i-1}\right)=\underset{s_{i-1}\∈I}{\mathrm{\Σ}}\mathrm{\β}\left(s_{i-1}\right)\mathrm{\γ}(s_{i-1}\→s_i),i=N,N-1...1---\left(13\right)$

由于第三代移动通信系统中Turbo码的两个分量码译码器都附加了伪比特使译码器最终回到全0状态，所以公式(13)的初始条件为

$\mathrm{\β}\left(s_N\right)=\left\{\begin{array}{c}1,s_N=0\\ 0,s_N\≠0\end{array}\right....\left(14\right)$

一旦得到了状态转移的后验概率P[s_i→s_i+1|y]，由全概率公式可得信息比特的概率为：

$P[x_i=1|y]=\underset{s_1}{\mathrm{\Σ}}P[s_i\→s_{i+1}\left|y\right]...\left(15\right)$

$P[x_i=0|y]=\underset{s_0}{\mathrm{\Σ}}P[s_i\→s_{i+1}\left|y\right]...\left(16\right)$

其中，S₁＝{s_i→s_i+1：x_i＝1)为信息比特x_i为1所对应的状态转移的集合，S₀＝{s_i→s_i+1：x_i＝0)为信息比特x_i为0所对应的状态转移的集合。

由公式(1)、(2)、(3)、(15)、(16)，对数似然比为：

$L_k=\ln \frac{\underset{s_1}{\mathrm{\Σ}}\mathrm{\α}\left(s_i\right)\mathrm{\γ}(s_i\→s_{i+1})\mathrm{\β}\left(s_{i+1}\right)}{\underset{s_0}{\mathrm{\Σ}}\mathrm{\α}\left(s_i\right)\mathrm{\γ}(s_i\→s_{i+1})\mathrm{\β}\left(s_{i+1}\right)}...\left(17\right)$

由于需要进行大量的乘法运算和指数运算，MAP算法非常不适用于硬件实现。Erfanian和Pasupathy最早提出了MAP算法在对数域的简化算法LOG-MAP算法。通过转换到对数域运算，不需要指数运算，同时乘法变成了加法，而加法变成了MAX^*运算。

定义MAX^*运算如公式(18)：

MAX^*(X，Y)＝log(e^X+e^Y)

          =MAX(X，Y)+log(1+e^-|X-Y|)                       (18)

则公式(17)可以改写为：

$L_i=\log \frac{P(x_i=1|y)}{P(x_i=0|y)}$

$=\underset{\underset{x_i=1}{(s_{i-1},s_i)}}{\mathrm{MAX}}(A_{i-1}\left(s_{i-1}\right)+G_{i-1}(s_{i-1},s_i)+B_i\left(s_i\right))$

$\underset{\underset{x_i=0}{(s_{i-1},s_i)}}{-\mathrm{MAX}}*(A_{i-1}\left(s_{i-1}\right)+G_{i-1}(s_{i-1},s_i)+B_i\left(s_i\right))...\left(19\right)$

其中，A、G、B分别对应α、γ、β的对数值，一般，A称为前向累积路径度量，B称为后向累积路径度量，G称为分支转移度量。

由公式(7)、(8)、(9)可得：

G_i-1(s_i-1，s_i)＝ln P[x_i]+ln P[y_i|c_i]

$=z_i\·x(s_{i-1},s_i)-\frac{1}{{2\mathrm{\σ}}^2}\left|\right|y_i-a({2c}_i(s_{i-1},s_i)-1)\left|\right|+C_i...\left(20\right)$

其中，x(s_i+1，s_i)∈{0，1}为与状态转移(s_i-1→s_i)相对应的译码器输入，C_i是与状态转移(s_i-1→s_i)无关的常数，在计算时可被省略。

对公式(11)、(12)、(13)、(14)两边取对数，得

$A_i\left(s_i\right)=\underset{s_{i-1}}{\mathrm{MAX}}*(A_{i-1}\left(s_{i-1}\right)+G_{i-1}(s_{i-1},s_i))i=1,...N-1---\left(21\right)$

$A_0\left(s_0\right)=\left\{\begin{array}{cc}0& s_0=0\\ -\∞& s_0\≠0\end{array}\right....\left(22\right)$

$B_{i-1}\left(s_{i-1}\right)=\underset{s_i}{\mathrm{MAX}}*(B_i\left(s_i\right)+G_{i-1}(s_{i-1},s_i))i=N,N-1...,2---\left(23\right)$

$B_N\left(S_N\right)=\left\{\begin{array}{cc}0& s_N=0\\ -\∞& s_N\≠0\end{array}\right....\left(24\right)$

由此，得到LOG-MAP算法的计算过程包括以下步骤：

第一步：前向递推。由公式(22)初始化A₀，由公式(21)递推计算A_i，i＝1，...，N-1。

第二步：反向递推。由公式(24)初始化BN，由公式(23)计算B_i，i＝N-1，...，0

第三步：由公式(19)计算得到对数似然比L_i。

在Turbo码LOG-MAP译码算法中，公式(19)中G称为分支转移度量，其计算式为公式(20)。经推导出可得到一种简化计算方法

G_i(s_i，s_i+1)＝λ_i[c(s_i，s_i+1)]，其中s_i＝0，1，...，2^v-1，s_i+1＝0，1，...，2^v-1

对于第三代移动通信系统中采用的Turbo码，有：

λ_i(00)＝0，

${\mathrm{\λ}}_i\left(01\right)=\frac{2a}{{\mathrm{\σ}}^2}{y}_{i,0}+z,$

${\mathrm{\λ}}_i\left(10\right)=\frac{2a}{{\mathrm{\σ}}^2}{y}_{i,1},$

${\mathrm{\λ}}_i\left(11\right)=(\frac{2a}{{\mathrm{\σ}}^2}{y}_{i,0}+z+\frac{2a}{{\mathrm{\σ}}^2}{y}_{i,1}),---\left(25\right)$

上式中，λ_i(00)、λ_i(01)、λ_i(10)和λ_i(11)中的标号分别是用二进制进行表示。如果是十进制表示，分别为λ_i(0)、λ_i(1)、λ_i(2)、λ_i(3)。

目前现有的Turbo码译码器包括N个分量译码器和N-1个交织器，通过N个分量译码器和N-1个交织器的迭代处理来完成整个译码过程。其中，N个分量译码器中的每个分量译码器都按照相应编码器进行编码的顺序产生数据块中每一个数据的软判信息，N-1个交织器中的每一个交织器都交织来自上一个分量译码器的软判信息，并把被置换软信息块提供给后续分量译码器。因为不同的分量译码器之间有反馈路径，所以造成逻辑复杂和Turbo码译码器硬件规模较大，因此Turbo码译码器硬件的运算速度也受到很大的限制。

发明内容

有鉴于此，本发明的主要目的是提出一种Turbo码译码器，以降低Turbo码译码器的硬件规模。

为达到上述目的，本发明的技术方案是这样实现的：

一种Turbo码译码器，该译码器包括：

主控模块，用于接收译码器外部所提供的译码参数，并向RAM读写控制模块提供该译码参数；

定时器模块，用于产生迭代计算所需要的定时信号和状态机信号，并向内核计算模块发送该定时信号和状态机信号；

交织器模块，用于在收到交织器模块启动信号后产生交织地址，并向RAM读写控制模块提供交织地址；

RAM读写控制模块，产生交织器模块启动信号，并根据主控模块提供的译码参数、交织器模块提供的交织器地址向内核计算模块提供计算输入和读写内核计算模块的计算输出；

内核计算模块，用于根据定时信号与状态机信号和计算输入迭代计算出译码结果。

所述内核计算模块为MAP算法计算模块或Max-log-MAP算法计算模块或log-MAP算法计算模块。

所述RAM读写控制模块进一步连接RAM0、RAM1和RAM2，其中：

RAM0，用于存储反向迭代的累积路径度量β；

RAM1，用于存储变量待译码的系统向量X、分量编码器1输出的校验向量Y、分量编码器2输出的校验向量Y’、上一次迭代的输出的外信息L；

RAM2，存储迭代译码输出的硬判决Z。

所述RAM1包括顺序排列的四部分，其中第一部分存储X向量、第二部分存储Y向量、第三部分存储Y’向量，第四部分存储L向量；

所述第一部分存储X向量为：在第一部分顺序存储译码块的X向量和译码块的网格终止比特X、X’；

所述第二部分存储Y向量为：在第一部分顺序存储译码块的Y向量和译码块的网格终止比特Y；

所述第三部分存储Y’向量为：在第三部分顺序存储译码块的Y’向量和译码块的网格终止比特Y’；

所述第四部分存储L向量为：在第四部分存储译码块的L向量。

所述RAM读写控制模块包括：

Ram_control_adder模块，用于根据从Ram1中读出的X、Y、L计算分支转移度量λ1、λ2和λ3；

Ram_control_ram0模块，用于将Ram0中保存的累积路径度量β发送到内核计算模块，并将内核计算模块计算出的累积路径度量β返回到Ram0；

Ram_control_ram1模块，用于将Ram1读出的X、Y、L送到Ram_control_adder，并将内核计算模块计算出的L发送到Ram1；

Ram_control_ram3模块，用于将内核计算模块计算出的Z发送到Ram3。

所述RAM读写控制模块向内核计算模块提供计算输入，并读写内核计算模块的计算输出为：RAM读写控制模块以复帧为单位向内核计算模块提供计算输入，并读写内核计算模块的计算输出和产生交织器模块启动信号。

所述复帧由4个译码帧frame组成，每个译码帧由N+10个周期cycle组成，其中N表示译码块长度，每个周期包括4个时隙slot，一个slot与一个时钟周期clock cycle对应，其中，第0译码帧为垂直后向迭代，第1译码帧为垂直前向迭代，第2译码帧为水平后向迭代，第3译码帧为水平前向迭代；

对垂直后向迭代：

对于RAM1：从cycle3至cycle5，在每个cycle中的第0slot读Y1，第1slot读X1；从cycle6开始，在每个cycle中的第0slot读Y1，第1slot读X1，第2slot读LL1，第3slot根据读出的Y1，X，LL1计算出λ1、λ2、λ3，并在第3slot末将其锁存输出；第0、1、2、N+5、N+6、N+7、N+8cycle不做操作；

对RAM0：从cycle4开始，在每个cycle中的第0slot写第0到第15比特位，第1slot写第16到第31比特位，第2slot写第32到第47比特位，第3slot写第48到第63比特位；其中，第0、1、2、3、N+7、N+8slot不做操作；

对垂直前向迭代：

对RAM1：

从cycle1开始，在每个cycle中的第0slot读Y1，第1slot读X1，第2slot读LL1，第3slot根据读出的Y1、X、LL1计算出λ1、λ2、λ3，并在第3slot末将其锁存输出；其中第0、(N+1)～(N+8)cycle不读数据；

对RAM0：

从cycle1开始，在每个cycle中的第0slot写第0到第15比特位，第1slot写第16到第31比特位，第2slot写第32到第47比特位，第3slot写第48到第63比特位；其中：第0、(N+1)～(N+8)cycle不做操作；

对水平后向迭代：

对RAM1：

从cycle1至cycle3，在每个cycle中的第0slot读Y0，第1slot读X0，第2slot空操作，第3slot根据读出的Y0，X0计算出λ1、λ2、λ3，并在第3slot末将其锁存输出，

从cycle4开始，在每个cycle中的第0slot读Y0，第1slot读X0，第2slot读LL0，第3slot根据读出的Y0，X0，LL0计算出λ1、λ2、λ3，并在第3slot末将其锁存输出；其中：第0、(N+3)～(N+8)cycle不做操作；

对RAM0：

从cycle2开始，在每个cycle中的第0slot写第0到第15比特位，第1slot写第16到第31比特位，第2slot写第32到第47比特位，第3slot写第48到第63比特位；其中：第0、1、(N+5)～(N+8)cycle不做操作；

对水平前向迭代：

对RAM1：

从cycle1开始，在每个cycle中的第0slot读Y0，第1slot读X0，第2slot读LL0，第3slot根据读出的Y0，X0，LL0计算出λ1、λ2、λ3，并在第3slot末将其锁存输出；其中第0、(N+1)～(N+8)cycle不读数据；

对RAM0：

从cycle1开始，在每个cycle中的第0slot写第0到第15比特位，第1slot写第16到第31比特位，第2slot写第32到第47比特位，第3slot写第48到第63比特位；其中第0、(N+1)～(N+8)cycle不做操作。

所述的主控模块进一步接收译码器启动信号，并启动译码器。

从以上的技术方案可以看出，本发明所提出的Turbo码译码器包括主控模块、定时器模块、交织器模块、RAM读写控制模块和内核计算模块。主控模块负责总体控制和对外接口，RAM读写控制模块负责译码迭代定时和存取控制，内核计算模块负责迭代计算。本发明通过各种模块的功能整合和复用使得不同分量码的译码之间不存在显式的反馈路径，本发明中交织器模块可以完成译码所需的交织/解交织及顺/逆序输出功能，内核计算模块也可以完成正/逆向迭代计算，从而不存在反馈路径，因此本发明所提出的Turbo译码器逻辑清晰，时序规则紧凑，极大地降低了Turbo码译码器的硬件规模。

附图说明

图1为本发明一实施例的Turbo码译码器的结构图。

图2为本发明一实施例的定时器模块的时序图。

图3为本发明一实施例的RAM读写控制模块的结构示意图。

图4为本发明一实施例的RAM读写控制模块在第0译码帧的时序图。

图5为本发明一实施例的RAM读写控制模块在第1译码帧的时序图。

图6为本发明一实施例的RAM读写控制模块在第2译码帧的时序图。

图7为本发明一实施例的RAM读写控制模块在第3译码帧的时序图。

具体实施方式

为使本发明的目的、技术方案和优点表达得更加清楚明白，下面结合附图及具体实施例对本发明再作进一步详细的说明。

图1为本发明的Turbo码译码器(下面简称译码器)的结构图。如图1所示，该译码器包括主控模块101、定时器模块102、交织器模块103、RAM读写控制模块104和内核计算模块105。主控模块101用于接收译码器外部所提供的译码参数，并向RAM读写控制模块104提供该译码参数；定时器模块102用于产生迭代计算所需要的定时信号和状态机信号，并向内核计算模块105发送该定时信号和状态机信号；交织器模块103用于在收到交织器模块启动信号后产生交织地址，并向RAM读写控制模块104提供交织地址；RAM读写控制模块104用于产生交织器模块启动信号，并根据主控模块101提供的译码参数、交织器模块103提供的交织器地址向内核计算模块105提供计算输入和读写内核计算模块105的计算输出；内核计算模块105用于根据定时模块102提供的定时信号与状态机信号和RAM读写控制模块104提供的输入迭代计算出译码结果。

主控模块101是译码器的控制部分，它接收译码器外部所提供的控制参数，这些控制参数至少包括译码参数，而译码参数包括译码块长度、迭代次数、待译码数据存放地址。优选地，控制参数包括译码参数和启动译码器信号。主控模块101将这些译码参数锁存在主控模块中，并向RAM读写控制模块104提供该译码参数。主控模块101根据译码参数和译码器内部的状态控制译码器的工作，并在译码结束时产生译码结束信号和向译码器外部上报译码结果。主控模块101和外部接口模块106、定时器模块102、交织器模块103、RAM读写控制模块104连接。主控模块101的操作归结为启动译码器事件和在本次迭代结束时进行译码器未来工作仲裁操作。

当译码器收到外部接口模块106所提供的启动译码器信号后，主控模块101首先初始化译码器，其中包括初始化主控模块101的迭代计数器和主控模块中用于存放待译码数据的RAM读写首地址寄存器组，然后主控模块101启动定时器模块102，至此完成启动译码器的事件。

启动译码器后，当主控模块101收到定时器模块102发出的本次迭代结束信号时，主控模块101开始进行译码器未来工作仲裁操作。首先主控模块101控制迭代计数器进位；然后根据迭代计数器是否等于给定的迭代次数来判断是否本块译码结束，如果是则产生块译码结束信号，否则进行下一次迭代。

定时器模块102、交织器模块103和RAM读写控制模块104组成迭代子系统。主控模块101直接控制该迭代子系统，迭代子系统负责一次迭代当中的所有逻辑控制。主控模块101在启动迭代子系统之前，首先将迭代计算所需要的控制参数锁存到自身相应的寄存器中，这些控制参数包括译码器长度、迭代次数和待译码数据地址。主控模块101通过产生定时器模块启动信号启动迭代子系统。

主控模块101启动迭代控制子系统后，定时器模块102产生一次迭代所需要的迭代定时信号，并给出迭代计算所需的各计数器的计数值，即状态机信号。迭代定时信号和计数器的计数值将作为迭代子系统工作的定时之用。RAM读写控制模块104在迭代定时信号及计数器的计数值的驱动下，根据主控模块101提供的译码参数，向内核计算模块105提供计算输入及读写内核计算模块105的计算输出，同时根据时序需要产生包括交织器模块103的控制信号，其中这些控制信号包括启动交织器模块103的信号和方向信号。

交织器模块103在RAM读写控制模块104给出启动信号后，根据主控模块101提供的参数和RAM读写控制模块104给出的方向信号的指示，正序或逆序产生交织地址，供RAM读写控制模块104使用。本次迭代计算完成时，定时器模块102产生本次迭代结束信号，并将该信号上报主控模块101。

启动信号在各时钟信号有效前有效，为1个时钟宽度的负脉冲信号，启动信号后第2个时钟周期开始，各时钟信号有效。在启动信号有效时，主控模块的各个参数已有效。

下面分别对迭代子系统的中的定时器模块102、交织器模块103和RAM读写控制模块104进行说明，并且对内核计算模块105也进行说明。

定时器模块102用于产生迭代计算所需要的各种定时信号及必要的状态机信号。由于译码器外部送给译码器的只有一个时钟信号，因此译码器本身必须具备定时器模块101。当译码器外部向译码器发出译码器启动信号后，译码器的主控模块101就启动定时器模块102，以后的迭代计算工作都是以定时器模块产生的迭代定时信号作为时序基准。图2为本发明一实施例的迭代定时器模块的时序图。

在迭代定时信号及状态机的驱动下，RAM读写控制模块104用于根据主控模块101提供的控制参数，向内核计算模块105提供计算输入及读写内核计算模块105的计算输出，同时根据时序需要产生交织器模块103所需的控制信号。RAM读写模块104还分别连接RAM0、RAM1和RAM2，其中RAM0用于存储反向迭代的累积路径度量β；RAM1用于存储变量待译码的系统向量X、分量编码器1输出的校验向量Y、分量编码器2输出的校验向量Y’、上一次迭代的输出的外信息L；RAM2用于存储迭代译码输出的硬判决Z，Z即译码结果。

译码器对一帧数据的译码由若干次迭代完成，迭代次数多少可以由外部设定。每次迭代称为译码器的一个复帧(multi-frame)，每个译码器的复帧由4个译码帧(frame)组成，每个译码帧由N+10个周期(cycle)组成，其中N表示译码块长度，每个周期包括4个时隙(slot)，一个时隙与一个时钟周期对应。各时间单位的标号均从“0”开始。

内核计算模块105是计算译码算法的内核模块。内核计算模块105可以为实现MAP算法的模块，或者是实现Max-log-MAP算法的模块、或者是实现log-MAP等算法的模块。优选地，内核计算模块105是实现log-MAP算法的模块。

内核计算模块105用于根据输入的待译码数据进行迭代计算，并计算出译码结果。待译码数据为信道观测的对数似然比(LLR)，用8比特定点有符号数表示。待译码数据可存放在译码器外部的RAM1，并通过译码器与RAM1的接口而输入译码器。在RAM1中存储的待译码数据的存储空间包括4部分。第一部分存储待译码的系统向量X向量，第二部分存储分量编码器1输出的校验向量Y向量，第三部分存储Y’向量，第四部分存储上一次迭代的输出的外信息L向量。

表1为RAM1中待译码数据的存储空间表，如表1所示，待译码数据的存储空间分为四部分，其中第一部分存储X向量、第二部分存储Y向量、第三部分存储Y’向量，第四部分存储L向量。待译码数据的存储空间分配如下：

X向量
	Y向量
Y’向量
	L向量

表1待译码数据存储空间表

待译码数据的存储空间的第一部分用于存储X向量。表2为第一部分中X向量存储的空间表。如表2所示，X向量的存储空间为：

译码块的X向量
	译码块的网格终止比特X、X’

表2X向量存储空间表

待译码数据的存储空间的第二部分用于存储Y向量。表3为第二部分中Y向量存储空间表，如表3所示，Y向量的存储空间为：

译码块的Y向量
	译码块的网格终止比特Y

表3Y向量存储空间表

待译码数据的存储空间的第三部分用于存储Y’向量。表4为第三部分中Y’向量存储空间表。如表4所示，Y’向量的存储空间为：

译码块的Y’向量
	译码块的网格终止比特Y’

表4Y’向量存储空间表

待译码数据的存储空间的第四部分用于存储Y’向量。表5为第三部分中L向量存储空间表。如表5所示，L向量的存储空间为：

译码块的L向量

表5L向量存储空间表

其中，X向量网格终止比特的排列顺序为：

X(N+1)

X(N+2)

X(N+3)

X’(N+1)

X’(N+2)

X’(N+3)

Y向量网格终止比特的排列顺序为：

Y(N+1)

Y(N+2)

Y(N+3)

Y’向量网格终止比特的排列顺序为：

Y’(N+1)

Y’(N+2)

Y’(N+3)

图3所示为本发明一实施例的RAM读写控制模块的结构示意图。如图3所示，该RAM读写控制模块包括ram_control_adder子模块301、ram_control_ram0子模块302和ram_control_ram1子模块303。ram_control_adder子模块301用于根据从ram1中读出的X、Y、L计算分支转移度量λ1、λ2和λ3，并将λ1、λ2和λ3送至内核计算模块105进行计算；ram_control_ram0子模块303用于将ram0中保存的β发送到内核计算模块105，并将内核计算模块105计算出来的β发送到ram0；ram_control_ram1子模块302用于将ram1中读出的X、Y、L发送到ram_control_adder301子模块，以用于计算λ1、λ2和λ3，并将内核计算模块105中计算出来的L发送到ram1。ram_control_ram2子模块304用于将内核计算模块105计算出来的Z每32位一次送到ram2。

RAM读写控制模块104的工作以复帧(multi-frame)为单位，在定时器模块102提供的各种定时信号的驱动下完成工作。不同复帧中，RAM读写控制模块104所完成的工作完全相同。即：RAM读写控制模块不关心复帧号，不关心当前是第几次迭代。

图4为RAM读写控制模块在第0译码帧的时序图。对第0译码帧即为垂直后向迭代。其中Int_gen表示交织器模块，Ram_read_write_logic表示RAM读写控制模块，Kernel表示内核计算模块。如图4所示：

对RAM1：

从cycle3至cycle5，在每个cycle中的第0slot读Y1，第1slot读X1；

从cycle6开始，在每个cycle中的第0slot读Y1，第1slot读X1，第2slot读LL1，第3slot根据读出的Y1，X，LL1计算出λ(包括λ1，λ2，λ3)，并在第3slot末将其锁存输出；第0、1、2、N+5、N+6、N+7、N+8cycle不做操作。

地址说明：

对于X1，前三个地址分别为N+2，N+1，N，其余依次为交织器生成器给出的Int(N-1)～Int(1)；

对于Y1，其读地址为(N+2)～1；

对于LL1，前三位不读，LL1以零值记，其余依次为交织器生成器给出的Int(N-1)～Int(1)；

交织地址从交织器模块103读到。

对RAM0：

从cycle4开始，在每个cycle中的第0slot写第0到第15比特位，即β(15～0)，第1slot写β(31～16)，第2slot写β(47～32)，第3slot写β(63～48)；其中，第0、1、2、3、N+7、N+8slot不做操作；

地址说明：

对于β，其写地址依次为(N+3)～1；由于每一个β要用ram0的4个存储单元，因而实际映射到ram中的写地址为：(4N+12)～4。

图5为RAM读写控制模块在第1译码帧的时序图。第1译码帧是垂直前向迭代。如图5所示：

对RAM1：

从cycle1开始，在每个cycle中的第0slot读Y1，第1slot读X1，第2slot读LL1，第3slot根据读出的Y1，X，LL1计算出λ(包括λ1，λ2，λ3)，并在第3slot末将其锁存输出；其中：第0、(N+1)～(N+8)cycle不读数据；

地址说明：

对于X1，读地址为交织器生成器给出的Int(0)～Int(N-1)；

对于Y1，读地址为0～(N-1)；

对于LL1，读地址为交织器生成器给出的Int(0)～Int(N-1)；

从cycle6开始，在每个cycle中的第3slot写LL0；

其中：第0～5、N+6、N+7、N+8cycle不做操作；

对于LL0，写地址为交织器生成器给出的Int(0)～Int(N-1)，相当于对LL1的读地址延后5拍；

对RAM0：

从cycle1开始，在每个cycle中的第0slot读β(15～0)，第1slot读β(31～16)，第2slot读β(47～32)，第3slot读β(63～48)；

其中：第0、(N+1)～(N+8)cycle不做操作

地址说明：

对于β，其读地址依次为1～N；实际映射到ram0中的读地址为4～4N。

图6为RAM读写控制模块在第2译码帧的时序图。第2译码帧是水平后向迭代。如图6所示：

对RAM1：

从cycle1至cycle3，在每个cycle中的第0slot读Y0，第1slot读X0，第2slot空操作，第3slot根据读出的Y0，X0计算出λ(包括λ1，λ2，λ3)，并在第3slot末将其锁存输出；

从cycle4开始，在每个cycle中的第0slot读Y0，第1slot读X0，第2slot读LL0，第3slot根据读出的Y0，X0，LL0计算出λ(包括λ1，λ2，λ3)，并在第3slot末将其锁存输出；

其中：第0、(N+3)～(N+8)cycle不做操作；

地址说明：

对于X0，其读地址为(N+2)～1；

对于Y0，其读地址为(N+2)～1；

对于LL0，前三位(cycle1至cycle3)不读，LL0以零值记，其余读地址为(N-1)～1；

对RAM0：

从cycle2开始，在每个slot中的第0cycle写β(15～0)，第1cycle写β(31～16)，第2cycle写β(47～32)，第3cycle写β(63～48)；其中：第0、1、(N+5)～(N+8)cycle不做操作；

地址说明：

对于β，其写地址依次为(N+3)～1；映射到ram0中的写地址为4(N+3)～4。

图7为RAM读写控制模块在第3译码帧的时序图。第3译码帧是水平前向迭代。其中，pipeline_1到pipeline_4分别表示流水时延。如图7所示：

对RAM1：

从cycle1开始，在每个cycle中的第0slot读Y0，第1slot读X0，第2slot读LL0，第3slot根据读出的Y0，X0，LL0计算出λ(包括λ1，λ2，λ3)，并在第3slot末将其锁存输出；

其中：第0、(N+1)～(N+8)cycle不读数据；

地址说明：

对于X0，读地址为0～(N-1)；

对于Y0，读地址为0～(N-1)；

对于LL0，读地址为0～(N-1)；

从cycle6开始，在每个cycle中的第3slot写LL1；

其中：第0～5、N+6、N+7、N+8cycle不做操作；

对于LL1，写地址为0～(N-1)，相当于对LL0的读地址延后5拍。

对RAM0：

从cycle1开始，在每个cycle中的第0slot读β(15～0)，第1slot读β(31～16)，第2slot读β(47～32)，第3slot读β(63～48)；

其中：第0、(N+1)～(N+8)cycle不做操作；

地址说明：

对于β，其读地址依次为1～N，映射到ram0中的地址为4～4N。

对RAM3：

从cycle(6)至cycle(N+5)，每个cycle都会收到kernel送来的一个Z，每收到16个Z，向ram3中写入一次；其中：第0～5，(N+6)～(N+8)cycle不做操作；

地址说明：

对于Z，其写地址依次为0～(N-1)/4。

在一个复帧结束时，RAM读写控制模块将需要上报的参数稳定在相应的信号线上。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1、一种Turbo码译码器，其特征在于，该译码器包括：

主控模块，用于接收译码器外部所提供的译码参数，并向RAM读写控制模块提供该译码参数；

定时器模块，用于产生迭代计算所需要的定时信号和状态机信号，并向内核计算模块发送该定时信号和状态机信号；

交织器模块，用于在收到交织器模块启动信号后产生交织地址，并向RAM读写控制模块提供交织地址；

RAM读写控制模块，产生交织器模块启动信号，并根据主控模块提供的译码参数、交织器模块提供的交织器地址向内核计算模块提供计算输入和读写内核计算模块的计算输出；

内核计算模块，用于根据定时信号与状态机信号和计算输入迭代计算出译码结果。

2、根据权利要求1所述的Turbo码译码器，其特征在于，所述内核计算模块为MAP算法计算模块或Max-log-MAP算法计算模块或log-MAP算法计算模块。

3、根据权利要求1所述的Turbo码译码器，其特征在于，所述RAM读写控制模块进一步连接RAM0、RAM1和RAM2，其中：

RAM0，用于存储反向迭代的累积路径度量β；

RAM1，用于存储变量待译码的系统向量X、分量编码器1输出的校验向量Y、分量编码器2输出的校验向量Y’、上一次迭代的输出的外信息L；

RAM2，存储迭代译码输出的硬判决Z。

4、根据权利要求3所述的Turbo码译码器，其特征在于，所述RAM1包括顺序排列的四部分，其中第一部分存储X向量、第二部分存储Y向量、第三部分存储Y’向量，第四部分存储L向量；

所述第一部分存储X向量为：在第一部分顺序存储译码块的X向量和译码块的网格终止比特X、X’；

所述第二部分存储Y向量为：在第一部分顺序存储译码块的Y向量和译码块的网格终止比特Y；

所述第三部分存储Y，向量为：在第三部分顺序存储译码块的Y’向量和译码块的网格终止比特Y’；

所述第四部分存储L向量为：在第四部分存储译码块的L向量。

5、根据权利要求3所述的Turbo码译码器，其特征在于，所述RAM读写控制模块包括：

Ram_control_adder模块，用于根据从Ram1中读出的X、Y、L计算分支转移度量λ1、λ2和λ3；

Ram_control_ram0模块，用于将Ram0中保存的累积路径度量β发送到内核计算模块，并将内核计算模块计算出的累积路径度量β返回到Ram0；

Ram_control_ram1模块，用于将Ram1读出的X、Y、L送到Ram_control_adder，并将内核计算模块计算出的L发送到Ram1；

Ram_control_ram3模块，用于将内核计算模块计算出的Z发送到Ram3。

6、根据权利要求5所述的Turbo码译码器，其特征在于，所述RAM读写控制模块向内核计算模块提供计算输入，并读写内核计算模块的计算输出为：RAM读写控制模块以复帧为单位向内核计算模块提供计算输入，并读写内核计算模块的计算输出和产生交织器模块启动信号。

7、根据权利要求6所述的Turbo码译码器，其特征在于，所述复帧由4个译码帧frame组成，每个译码帧由N+10个周期cycle组成，其中N表示译码块长度，每个周期包括4个时隙slot，一个slot与一个时钟周期clock cycle对应，其中，第0译码帧为垂直后向迭代，第1译码帧为垂直前向迭代，第2译码帧为水平后向迭代，第3译码帧为水平前向迭代；

对垂直后向迭代：

对于RAM1：从cycle3至cycle5，在每个cycle中的第0slot读Y1，第1slot读X1；从cycle6开始，在每个cycle中的第0slot读Y1，第1slot读X1，第2slot读LL1，第3slot根据读出的Y1，X，LL1计算出λ1、λ2、λ3，并在第3slot末将其锁存输出；第0、1、2、N+5、N+6、N+7、N+8cycle不做操作；

对RAM0：从cycle4开始，在每个cycle中的第0slot写第0到第15比特位，第1slot写第16到第31比特位，第2slot写第32到第47比特位，第3slot写第48到第63比特位；其中，第0、1、2、3、N+7、N+8slot不做操作；

对垂直前向迭代：

对RAM1：

从cycle1开始，在每个cycle中的第0slot读Y1，第1slot读X1，第2slot读LL1，第3slot根据读出的Y1、X、LL1计算出λ1、λ2、λ3，并在第3slot末将其锁存输出；其中第0、(N+1)～(N+8)cycle不读数据；

对RAM0：

从cycle1开始，在每个cycle中的第0slot写第0到第15比特位，第1slot写第16到第31比特位，第2slot写第32到第47比特位，第3slot写第48到第63比特位；其中：第0、(N+1)～(N+8)cycle不做操作；

对水平后向迭代：

对RAM1：

从cycle1至cycle3，在每个cycle中的第0slot读Y0，第1slot读X0，第2slot空操作，第3slot根据读出的Y0，X0计算出λ1、λ2、λ3，并在第3slot末将其锁存输出，

从cycle4开始，在每个cycle中的第0slot读Y0，第1slot读X0，第2slot读LL0，第3slot根据读出的Y0，X0，LL0计算出λ1、λ2、λ3，并在第3slot末将其锁存输出；其中：第0、(N+3)～(N+8)cycle不做操作；

对RAM0：

从cycle2开始，在每个cycle中的第0slot写第0到第15比特位，第1slot写第16到第31比特位，第2slot写第32到第47比特位，第3slot写第48到第63比特位；其中：第0、1、(N+5)～(N+8)cycle不做操作；

对水平前向迭代：

对RAM1：

从cycle1开始，在每个cycle中的第0slot读Y0，第1slot读X0，第2slot读LL0，第3slot根据读出的Y0，X0，LL0计算出λ1、λ2、λ3，并在第3slot末将其锁存输出；其中第0、(N+1)～(N+8)cycle不读数据；

对RAM0：

从cycle1开始，在每个cycle中的第0slot写第0到第15比特位，第1slot写第16到第31比特位，第2slot写第32到第47比特位，第3slot写第48到第63比特位；其中第0、(N+1)～(N+8)cycle不做操作。

8、根据权利要求1所述的Turbo码译码器，其特征在于，所述的主控模块进一步接收译码器启动信号，并启动译码器。

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