CN1173480C - 维特比解码器和传输设备 - Google Patents

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Abstract

提供一种维特比解码器，维特比解码器以与支路量度在解码处理中被计算的相同的时间序列次序执行一个ACS操作，并把传输信息恢复为残存阵列。还提供一种传输设备，把传输顺序传输到包括上述维特比解码器的接收设备，该传输顺序包括一个位序列，该位序列是通过把传输信息分割成具有规定字长度的片并在经过遵照维特比解码器的编码后逆转时间序列的次序而获得的。在使用这种维特比解码器和传输设备的系统中，与设备的标准化、设计、维护和操作有关的灵活性增加，并且能够降低运行成本、增加可靠性，同时不降低性能和服务质量。

Description

维特比解码器和传输设备
本发明涉及用于根据维特比算法来解码理想树码的维特比解码器，以及涉及用于编码理想传输信息并把该信息传输到具有这种维特比解码器的接收设备上的传输设备。
树码如卷积码，通过这样的码，使得编码增益以稳定方式保持很高，而比率并没有设置很高，其优点在于根据维特比算法的软决策系统被应用到无线电传输系统中的接收端，在无线电传输系统中要求高传输率和高传输品质，而与传输带宽的加宽限制无关。
因此，在使用这种卷积码的移动通信系统和卫星通信系统中，维特比解码器在很多情况下被用于要求价格低、体积小而且低能耗的终端和其他设备中。
图8示出了具有维特比解码器的典型的接收部件结构。
如图8中所示，表示被调制的传输信息的基带信号被输入到去交织部件111的第一输入端。与基带信号同步的时钟信号(下文称作“写时钟信号”)和在未图示的接收部件本地产生的时钟信号(下文称作“读时钟信号”)分别被提供到去交织部件111的第二和第三输入端。去交织部件111的输出端被连接到支路量度获取部件112的输入端上。支路量度获取部件112的第四输出端被连接到ACS-操作部件113的相应输入端上。ACS-操作部件113的第一至第四输出被连接到路径存储器114的写端口上。最大似然判定部件115的相应输入/输出端被连接到路径存储器114的读端口上。在最大似然判定部件115的输出端获得作为最大似然判定结果的传输信息。
去交织部件111由双端口RAM116、计数器117W和计数器117R组成，双端口RAM116的写输入端被输入一个基带信号(如上述)，双端口RAM116的读输出端被直接连接到支路量度获取部件112的输入端，计数器117W的计数输出端被连接到双端口RAM116的写地址输入端，计数器117W的计数输入端被输入一个写时钟信号，计数器117R的计数输出端被连接到双端口RAM116的读地址输入端，计数器117R的计数输入端被输入一个读时钟信号。
支路量度获取部件112由支路量度计算单元(BMCU)12000、12001、12010和12011组成，这些支路量度计算单元的输入端并联连接到去交织部件111(双端口RAM116)的输出端。
ACS-操作部件113由加法器(123001，123002)、(123011，123012)、(123101，123102)、和(123111 123112)、比较器(CPM)1241、比较器1242、比较器1243、和比较器1244、选择器1251、选择器1252、选择器1253、和选择器1254以及触发器(FF)1261、触发器1262、触发器1263、和触发器1264组成，这些加法器被布置到第一级上并且其一个输入端被连接到相应的支路量度计算单元12000、12001、12010和12011的输出端上，比较器1241的第一和第二输入端被连接到相应加法器123001，123112的输出端，比较器1242的第一和第二输入端端被连接到相应加法器123111，123002的输出端，比较器1243的第一和第二输入端被连接到相应加法器123101，123012的输出端，比较器1244的第一和第二输入端被连接到相应加法器123011，123102的输出端，选择器1251的第一至第三输入端被连接到加法器123001，123112的输出端和比较器1241的输出端而选择器1251的一个输出端被连接到路径存储器114的写端口的相应输入端，选择器1252的第一至第三输入端被连接到加法器123111，123002的输出端和比较器1242的输出端而选择器1252的一个输出端被连接到路径存储器114的写端口的相应输入端，选择器1253的第一至第三输入端被连接到加法器123101，123012的输出端和比较器1243的输出端而选择器1253的一个输出端被连接到路径存储器114的写端口的相应输入端，选择器1254的第一至第三输入端被连接到加法器123011，123102的输出端和比较器1244的输出端而选择器1252的一个输出端被连接到路径存储器114的写端口的相应输入端，触发器1261布置在选择器1251的另一个输出端和加法器123001与123111的另一个输入端之间，触发器1262布置在选择器1252的另一个输出端和加法器123101与123011的另一个输入端之间，触发器1263布置在选择器1253的另一个输出端和加法器123112与123002的另一个输入端之间，触发器1264布置在选择器1254的另一个输出端和加法器123012与123102的另一个输入端之间。
最大似然判定部件115由计数器131、移位寄存器128、跟踪存储器129以及地址控制器130组成，计数器131的输出端被连接到路径存储器114的第一读端口的地址输入端，移位寄存器128的输出端被连接到路径存储器114的第二读端口的地址输入端而其输入端被连接到路径存储器114的读输出端，跟踪存储器129的输入端被连接到路径存储器114的输出端并且其被布置到末级，地址控制器130的输出端被连接到跟踪存储器129的地址输入端。
在具有上述结构的一般例子中，基带信号由用于解调所接收波的解调器(未示)产生，该波通过无线电传输信道从传输端接收，该基带信号被作为码组阵列产生，该码组阵列已经在传输端上经过“交织处理”(见图9(a))从而在时间轴上分布，防止可能在无线电传输信道上产生的突发错误所致的传输品质的恶化。
在去交织部件111中，计数器117W通过周期性地计数与基带信号同步的写时钟来产生写地址。计数器117R通过周期性地计数读时钟(上面提到)来产生读地址。
作为基带信号给出的一个码组阵列(上面提到)以图9(b)中的标号(1)所示的写地址更新次序(即，沿行的方向)被顺序写入双端口RAM116的存储区。
以上述方式已被写入双端口RAM116的存储区的码组以按图9(b)中的标号(2)所示的读地址更新次序(即，沿列的方向)被顺序地读取。
代表从双端口RAM116读取的一个码字阵列的一个位串将被简称为“接收顺序”并且在时间点t的接收信号用(ItQt)表示。虽然接收信号(ItQt)可以由软决策的多个值表示，但是为了简化起见，在此假设每个It和Qt由一个二进制值表示，即“0”或“1”。
在支路量度获取部件112中，支路量度计算单元12000、12001、12010和12011根据下面的公式来计算支路量度(汉明距离)λ00(t)、λ01(t)、λ10(t)和λ11(t)，支路量度分别代表时间点t的接收信号(ItQt)和由“0”和“1”组成的“00”、“01”、“10”和“11”之间的差别，“0”和“1”是预先假定(已经从传输端被传输)的信号(支路信号)，该公式为：
λ00(t)＝(It0)+(Qt0)
λ01(t)＝(It0)+(Qt1)
λ10(t)＝(Itr1)+(Qt0)
λ11(t)＝(It1)+(Qt1)
其中符号“”表示一个“异或”操作的操作器。
在ACS操作部件113中，加法器123001，123111、123101，123011、123112、123002、和123012和123102将支路量度获取部件112在tj时间点产生的支路量度加到支路量度上，该支路量度是支路量度到时间点ti的一个累加值，时间点ti在先并接近于t＝0至tj。而且，比较器1241至1244对上述加法结果的规定组合进行幅值比较(大或小)。选择器1251至1254选择较小的量度作为有效路径量度，触发器1261至1264存储那些路径量度作为到时间点ti的路径量度值
上述选择过程的历史被记载到路径存储器114中。
参考图10(a)和10(b)来详细描述由ACS操作部件113执行的操作。
在此假定在传输端提供的卷积编码器执行编码率R为1/2、束长度为3的编码，其具体结构如图12(编码器136)中所示。
在图10(a)和10(b)中，状态S00-S01代表存储在移位寄存器1361中的值“00”至“11”，该移位寄存器1361设置在传输端，即，在图12中的编码器136内。
也就是说，将要成为传输端中卷积编码对象的传输数据信号“0”和“1”被顺序地输入到移位寄存器1361中，然后经过规定的“异或”操作，从而该信号被转换成在时间点t的组合传输信号(ItQt)。传输信号在经过如调制这样的进一步处理后被传输到接收端。
应该注意移位寄存器1361的操作，按照输入数据存储的这些值顺序地变化，例如，从初始值“00”开始并采用下面所列值，这种变化过程的结果是其最终将采用“00”至“11”的四种组合之一。
-“10”(数据“1”是输入，从而“1”被最新存储到移位寄存器1361中并清除了第一初始值“0”。)
-“11”(数据“1”还是输入，从而“1”被最新存储到移位寄存器1361中并清除了第二初始值“0”。)
因此，设置在传输端中的移位寄存器1361能有四种状态S00-S11。
图10(a)是一个格子图，示出了接收端中传输端状态S00-S01之间的估算转换过程.ACS操作部件113根据该格子图来执行路径量度操作。
每个状态之后仅立即出现两个状态(参见图10a中箭头)的原因在于存储在移位寄存器1361中的数据一个一个地被输入数据替代。
在图10(a)中，与实线或虚线箭头关联的编号“00”至“01”表示当传输端的移位寄存器1361的状态沿箭头的方向转换时在接收端将要接收的信号，并与预先假定的信号(上述支路信号)相对应。
在ACS操作部件113中，触发器1261至1264存储相应状态S00-S01的支路量度。
例如，当从相应的支路量度计算单元12000和12011接收时间点t＝3的路径量度λ00(3)和λ11(3)时，加法器123001将时间点t＝2的状态S00的路径量度(存储在触发器1261中的值)加到支路量度λ00(3)上。加法器123112将时间点t＝2的状态S01的路径量度(存储在触发器1263中的值)加到支路量度λ11(3)上。
比较器1241比较两个相加结果，选择器1251选择较小的一个相加结果。触发器1261保持所选择的加法结果作为t＝3的路径量度。
路径存储器114保持一个在先状态作为最佳在先状态(这种情况下，“00”或“01”作为S的下标)，该状态表示在对应于地址“00”的存储区内选择的状态(t＝2处的S00或S11)，地址“00”表示在时间点t＝3的状态S00。
类似地，时间点t＝4的状态S00的在先状态被保持在对应于时间点t＝4的地址“00”的存储区中。如此，在每个时间点，对应于各状态的在先状态编号被保持。
也就是说，从t＝0的状态S00到t＝3的状态S01的全部路线的路径量度操作被执行。当从两个不同的状态(这里为S00或S01)到两个相同状态(这里为S00)进行转换时，选择具有较小路径量度的路线作为更可能路线。选择结果被作为相应于t＝3的状态S00的路径量度保持在触发器1261中，并将被用于后来的路径量度操作中。
也就是说，在上述过程中由于通过略去不必要的路径量度来有效地执行操作，所以只有一个状态转换路线被选择作为到达每个时间点的每个状态的路线。
在最大似然判定部件115中，对于每个码组(上述)进行初始化的移位寄存器128顺序地获取路径存储器114输出的解码结果，并将其提供到路径存储器114中作为读地址。
每次一个接续时间点t出现，计数器131对于每个码组循环进行减小计数值的过程。
在由选择器1251-1254选择的并被写到对应于每个时间点各状态S00-S11的存储区的在先状态编号中，路径存储器114输出一个在先状态标号，此状态标号对应于从计数器131提供到第一读端口的地址所表示的时间点，并且对应于从移位寄存器128提供到第二读端口的地址(“00”至“11”之一)所对应的一个状态(S00-S11之一)。
不仅这样的在先状态编号被提供到移位寄存器128，而且其MSB作为解码结果被顺序地存储到跟踪存储器129中。
地址控制器130产生表示一个存储区阵列的地址，该存储区阵列与写入上述解码结果的跟踪存储器129的存储区阵列次序相反。
跟踪存储器129通过顺序读取预先存储到上述地址表示的存储区中的解码结果来恢复传输信息。
也就是说，作为基带信号提供的一个码组阵列在去交织部件111中经过与传输端执行的交织过程相反的去交织过程，同时在支路量度获取部件112、ACS操作部件113、路径存储器114和最大似然判定部件115的协作下，根据维特比算法，也进行有效的追溯过程(见图10(b))和最大似然判定过程。
因此，在需要提供高传输率和高传输质量的无线电传输系统中，能减少硬件尺寸和能量损耗，并且甚至在传输带宽不是足够宽时也能以稳定的方式获得理想的编码增益。
图11示出了另一个具有维特比解码器的示范性接收部件的结构。
图11的接收部件与图8中的不同之处在于：支路量度获取部件112A替代支路量度获得取部件112，ACS操作部件113A替代ACS操作部件113。
支路量度获取部分112A的结构与图8所示的支路量度获取部件112的不同之处在于：前者新设有选择器12111、12112、12121、和12122、在先状态计数器1221和1222、解码器1321、解码器1322、转换器13311和13312以及转换器13321和13322；其中每个选择器12111、12112、12121、和12122具有直接连接到支路量度计算单元12000、12001、12010和12011的所有输出端的四个输入端，以及具有连接到ACS操作部件113A的相应输入端的输出端；每个先状态计数器1221和1222具有直接连接到ACS操作部件113A的读地址输入端的两位输出端；解码器1321被放置在先状态计数器1221的输出端和选择器12111、12112的选择输入端之间；解码器1322被放置在先状态计数器1222的输出端和选择器12121、12122的选择输入端之间；转换器13311和13312分别被放置在解码器1321的两个输入端和选择器12112的相应选择输入端之间；以及转换器13321和13322分别被放置在解码器1322的两个输入端和选择器12121的相应选择输入端之间。
ACS操作部件113A的结构与图8所示的ACS操作部件113的不同之处在于：其中一个输入端被连接到相应选择器12111、12112、12121和12122的输出端的加法器12311、12312、12321、和12322代替加法器(123001，123002)、(123011，123012)、(123101，123102)、和(123111，123112)；没有比较器1243和1244、选择器1253和1254以及触发器(FF)1261至1264；加法器12311的输出端被连接到比较器1241和选择器1251的一个输入端；加法器12321的输出端被连接到比较器1241和选择器1251的其他输入端；加法器12312的输出端被连接到比较器1242和选择器1252的一个输入端；加法器12322的输出端被连接到比较器1242和选择器1252的其他输入端；路径量度存储器126A代替图8中所示位于相应选择器1251和1252的一个输出端和加法器12311，12312、12321和12322的另一个输入端之间的触发器1261至1264；状态计数器1341设置为其输出端被连接到路径量度存储器126A的第一写地址输入端和路径存储器114的第一写端口的地址输入端；以及状态计数器1342设置为其输出端被连接到支路量度存储器126A的第二写地址输入端和路径存储器114的第二写端口的地址输入端。
解码器1321由设置在末级的异或门13511和与异或门13511一起被设置在末级的异或门13512组成，异或门13511的第一和第二输入端分别被连接到在先状态计数器1221的第一和第二输出端，而其第三输入端为恒逻辑值“0”，异或门13512的第一输入端被连接到在先状态计数器1221的第二输入端，而其第二输入端为恒逻辑值“0”。
解码器1322由设置在末级的异或门13521和与异或门13521一起被设置在末级的异或门13522组成，异或门13521的第一和第二输入端分别被连接到在先状态计数器1222的第一和第二输出端，而其第三输入端为恒逻辑值“1”，异或门13522的第一输入端被连接到在先状态计数器1222的第二输入端，而其第二输入端为恒逻辑值“1”。
在具有上述结构的常规例子中，设在支路量度获取部件112A中的在先状态计数器1221重复交替地以规定的比率输出对应于在一个时间点的先状态S00、S10、S01和S11中的相应状态S00和S01(如“00”、“10”、“00”、…)的两位在先状态编号，该时间点先于ACS操作部件113A尝试计算路径量度时的一时间点。
在先状态计数器1222重复交替地以相同的比率输出对应于在上述四个状态S00、S10、S01和S11中相应状态S00和S11(如“01”、“11”、“01”、…)的两位在先状态编号。
预先设置上述比率为支路量度计算单元12000、12001、12010和12011计算支路量度时比率的两倍。
解码器1321和1322以及转换器13311、13312、13321和13322分别产生对应于四种状态的支路编号，这四种状态被按时间序列的顺序从在先状态计数器1221和1222提供，接收的次序的值随后被分别赋以“0”和“1”。
为简化起见，假定这样的支路编号符合编码率R为1/2、约束长度K为3的卷积编码。
选择器12111、12112、12121、和12122向加法器12311，12312、12321和12322提供对应于格子图上这些支路的支路量度，这些支路量度由支路量度计算单元12000、12010、12001和12011计算的支路量度中的一个编码序列表示。
在ACS操作部件113A中，从在先状态计数器1221和1222更新在先状态编号时的一个时间点开始，状态计数器1341和1342输出代表格子图上一个时间的每个误差的各状态，该时间近似等于从加法器12311，12312、12321和12322的输入端经过比较器1241和1242、选择器1251、1252以及路径量度存储器126A到加法器12311，12312、12321和12322的输入端的一个闭环的传播延迟时间(操作所需时间)。
加法器12311，12312、12321和12322将路径量度加到支路量度，在对应于由在先状态计数器1221和1222提供到路径量度存储器126A的一个地址的在先状态中的支路量度获取部件112A提供该支路量度。比较器1241和1242比较这些相加的结果，在路径量度存储器126A的存储区存储二者之中较小的一个作为每个状态的路径量度，路径量度存储器126A由状态计数器1341和1342提供的一个地址来表示，以及，在每一时间点，把这种选择过程存储在路径存储器114中。
也就是说，在图8中所示的维特比解码器中，需要许多加法器、比较器等以同时获得四种状态的路径量度和选择历史。然而，在如图11所示的维特比解码器中，由于路径量度操作和与相应状态相关的其他操作被以时间分割的方式与先状态计数器1221和1222和状态计数器1341和1342的操作同步执行，所以相同元件被多种处理过程共享，从而简化结构。
顺便地，在上述每个常规例子中，由于从路径存储器114获得的解码结果是作为上述追溯过程的结果给出的，所以其是一个位串，与从传输端到传输信道的传输次序相反的次序布置。
因此，为了执行这样一个位串的序列再次逆转的处理过程，最大似然判定部件115设有跟踪存储器129和地址控制器130，这是增加硬件尺寸的一个因素。
这种过程不仅需要访问跟踪存储器129的访问时间，而且需要一个对应于与传播延迟时间一致的时间点之间的差异的时间，和ACS操作部件113或113A和最大似然判定部件115的响应时间，以及何时在跟踪存储器129的单个存储区上可靠地执行写和读。
但是，这样的一个时间对应于传输系统中固有出现的传输延迟时间部分。因此，请求的传输速率越高，就越需要使用高速设备以形成支路量度获取部件112或112A、ACS操作部件113或113A、路径存储器114以及最大似然判定部件115。
另外，一般地，这样的高速装置比低速装置消耗更多的能量。因此，特别是在装置如便携式通信端装置中由于与高密度安装和散热设计相关的局限性，要实现理想地降低重量、体积和价格以及理想的连续工作时间是困难的，除非改变其特定规格或降低性能。
本发明的一个目的是提供一种维特比解码器和一种传输装置，使其能够简化硬件结构而不降低传输质量。
本发明的另一目的是恢复传输信息而不颠倒时间序列，只要在编码期间的开始和结束点编码状态被可靠地设为一个已知初始状态，如全零状态。
本发明的又一目的是提高解码效率并且增强结构的灵活性。
本发明的又一目的是简化硬件结构。
本发明的再一目的是使本发明能用于接收端，而与位于传输信道另一侧的传输端的功能分配无关。
本发明的又一目的是，在与在传输端执行的交织处理相符的去交织处理的硬件执行另一处理的情况下，使本发明能用于接收端，同时结构并不复杂。
本发明的又一目的是实现具有小尺寸硬件的接收端。
本发明的又一目的是提高构成应用本发明的传输系统的设备的标准化、设计、维护和操作的灵活性，以及在性能或服务质量不降低的情况下，降低运行成本和增强可靠性。
通过维特比解码器实现上述目的，在该维特比解码器中通过适应反转格子图顺序地计算路径量度，该反转格子图是通过颠倒格子图的时间序列的次序获得的，所述格子图按时间序列的次序指示包括用于解码的解码器的状态，并且其中，根据计算的路径量度通过ACS操作来执行解码。
在上述的维特比解码器中，只要将编码器状态可靠地设置为一个已知的初始状态，如在编码期间始点和终点都为全零状态，那么，甚至在码组被提供作为通过以上述方式颠倒包括在码字中的位串的时间序列的次序来获得的码字的情况下，每个码组也被正常解码。传输信息被恢复为没有反转的时间序列次序的残存阵列。
通过维特比解码器实现上述目的，维特比解码器具有根据普通格子图对时间序列执行相反操作的编码器，以及其中，与作为编码器获得的一个编码序列给出的状态(路径)相对应的路径量度被顺序地计算。
在上述维特比解码器中，不仅解码效率被提高，而且增加了结构的灵活性。
上述目的通过一个维特比解码器实现，在该维特比解码器中，上述编码序列作为适应于用于编码序列的编码系统的值被预先存储，并被用于代替编码器提供的编码序列。
在上述维特比解码器中，ACS操作能够在能响应的部件范围内被逐次执行，结构能够比ACS操作被并行执行的情况下更简单。
上述目的通过维特比解码器实现，在该维特比解码器中，被作为接收次序给出的每一个码组的位串的时间序列的次序的逆转在路径量度的计算之前被恢复。
在上述维特比解码器中，路径量度能够被计算，甚至在涉及支路量度计算的码字没有被直接通过传输信道提供的情况下。
上述目的通过维特比解码器实现，在该维特比解码器中，每一个码组的位串的时间序列的次序的逆转处理与去交织处理一起执行，去交织处理与传输端执行的交织处理一致。
在上述维特比解码器中，通过使用在接收端执行与交织处理一致的去交织处理的另外一部分，即使当交织处理在传输系统接收端被执行时，结构也被简化。
上述目的通过一种传输设备实现，传输设备传输到与上述维特比解码器结合的接收设备，传输信息包括一个位序列，位序列是通过把传输信息分割成具有预定字长度的多片、并通过在经过与维特比解码器一致的编码处理之后把时间序列的次序逆转而获得的。
由于与在上述维特比解码器中执行的反转处理等效的处理在上述传输设备中被执行，接收端能够与维特比解码器结合成一体而不增加硬件尺寸。
上述目的通过一种传输设备实现，传输设备与交织处理一起执行时间序列次序的反转处理。
通过上述传输设备，能够以低成本实现与结合了上述维特比解码器的接收端一致的传输系统，同时没有使硬件结构更加复杂。
通过下面结合附图的信息描述，本发明的其他目的和特性将变得明显。
在附图中：
图1是方框图，示出了本发明的维特比解码器原理；
图2是方框图，示出了本发明传输设备的原理；
图3示出了本发明的第一实施例；
图4示出了第一实施例的去交织部件的一个操作；
图5示出了第一实施例的一个操作；
图6示出了本发明的第二实施例；
图7示出了本发明的第三实施例；
图8示出了结合了维特比解码器的普通接收部件的结构；
图9示出了交织处理和去交织处理的过程；
图10示出了普通例子的一个操作；
图11示出了结合了维特比解码器的另一个普通接收部件的结构；
图12示出了一个编码器的结构。
首先，根据本发明的维特比解码器的原理将结合图1被描述。
图1是方框图，示出了本发明的维特比解码器原理。
图1所示的维特比解码器包括作为本发明的主要元件的支路量度计算部分11、一个ACS-操作部分12、以虚线示出并且被提供在下文所述的下位概念的发明中的存储部分21、一个本地编码部分31、和一个预处理部分41。
根据本发明的第一维特比解码器的原理如下所述。
支路量度计算部分11设有单独的码组，该码组由树编码传输信息产生作为码字，每一个码字的包括在码组内的位串时间序列的次序被逆转，并且，按照每一个码字被提供的时间序列的次序，支路量度计算部分11计算对应于形成在时间点tj的每一个状态Sj和在时间点tj之前的时间点ti的一个状态Si之间的所有支路的支路量度，在传输信息的树编码中使用的编码器可以达到状态Sj，同样也可以达到状态Si。ACS-操作部分12对支路量度进行一个ACS操作，该支路量度是支路量度计算部分11按支路量度被计算的时间序列的次序计算的，从而把传输信息恢复成一个残存阵列。
具有上述结构的第一维特比解码器的操作如下述。
支路量度计算部分11设有单独的码组，该码组由树编码传输信息产生作为码字，每一个码字的包括在码组内的位串时间序列的次序被逆转。此外，按照其中包含每一个码字的时间序列的次序，支路量度计算部分11计算对应于形成在时间点tj的每一个状态Sj和在时间点tj之前的时间点ti的一个状态Si之间的所有支路的支路量度，在传输信息的树编码中使用的编码器可以达到状态Sj，同样也可以达到状态Si。ACS-操作部分12对支路量度进行一个ACS操作，该支路量度是支路量度计算部分11按支路量度被计算的次序计算的，从而把传输信息恢复成一个残存阵列。
支路量度计算部分11和ACS-操作部分12能够逆转格子图，该格子图是通过逆转表示编码序列的格子图的时间序列的次序获得的，编码序列可以由上述编码器产生，并且，根据维特比算法，支路量度计算部分11和ACS-操作部分12协作执行解码处理。
因此，只要将编码器状态可靠地设置为一个已知的初始状态，如在编码期间始点和终点都为全零状态，那么，甚至在码组被提供作为通过以上述方式颠倒包括在码字中的位串的时间序列的次序来获得的码字的情况下，每个码组也被正常解码。传输信息被恢复为没有反转的时间序列次序的残存阵列。
根据本发明的第二维特比解码器的原理如下。
状态被以与时间序列的次序相反的次序存储在存储部分21中，编码器可以按传输信息的树编码处理中的时间序列的次序达到这些状态。支路量度计算部分11计算适用于按与时间序列的次序相反的次序存储在存储部分21中的相应状态的支路的支路量度。
具有上述结构的第二维特比解码器的操作如下。
状态被以与时间序列的次序相反的次序存储在存储部分21中，编码器可以按传输信息的树编码处理中的时间序列的次序达到这些状态。支路量度计算部分11计算适用于按与时间序列的次序相反的次序存储在存储部分21中的相应状态的支路的支路量度。
只要相反的格子图能够被预先定义，其支路量度将要被计算的支路通过时序电路在存储部分21能够响应的范围内以高速获得，无须执行任何操作。由于，即使当将被应用的编码形式已经改变或大量的编码形式存在时，适用于编码形式的支路被存储在存储部分21内，不仅提高了编码效率，而且提供了结构的灵活性。
根据本发明的第三维特比解码器的原理如下。
以与时间序列的次序相反的次序，本地编码部分31模拟编码器在树编码传输信息中按时间序列次序到达的状态。支路量度计算部分11计算适合于各模拟状态的支路的支路量度。
具有上述结构的第三维特比解码器的操作如下。
以树编码传输信息时的时间序列的次序，本地编码部分31按与时间序列的次序相反的次序模拟编码器到达的状态。支路量度计算部分11计算适合于各模拟状态的支路的支路量度。
其支路量度将要被计算的支路在本地编码部分31下给出，本地编码部分31以串行方式进行响应，这些响应是可逆的，从而响应被实际使用的编码器的时间序列。
因此，ACS-操作部分12能够在本地编码部分31范围内以串行方式执行ACS操作，并且支路量度计算部分11能够响应，从而ACS-操作部分12的结构能够比在这种ACS操作被并行执行情况下简单。
根据本发明的第四维特比解码器的原理如下。
通过对被作为接收顺序提供的码组执行反向处理，预处理部分41产生码字，从而按时间序列的次序逆转被包括在每一个码组内的一个位串的次序，并把产生的码字提供到支路量度计算部分11。
具有上述结构的第四维特比解码器的操作如下。
通过对被作为接收顺序提供的码组执行反向处理，预处理部分41产生码字，从而按时间序列的次序逆转被包括在每一个码组内的一个位串的次序，并把产生的码字提供到支路量度计算部分11。
甚至在被涉及用于支路量度的计算的码字没有被直接通过传输信道提供的情况下，支路量度计算部分11能够计算支路量度。因此，与位于通信信道另一侧的传输端一起，根据本发明的维特比解码器能够被用于接收端，而与功能分配的形式无关。
根据本发明的第五维特比解码器的原理如下。
除了反向处理，预处理部分41对作为接收顺序提供码组执行去交织处理，该去交织处理与协同编码器在传输端被执行交织处理一致。
具有上述结构的第五维特比解码器的操作如下。
除了反向处理，预处理部分41对作为接收顺序提供码组执行去交织处理，该去交织处理与协同编码器在传输端被执行交织处理一致。
上述去交织处理和反向处理通常根据地址序列被同步执行，该地址序列被存储到用于接收顺序(码组)的写入或读取的存储器，并指示将要进行写入和读取或者写入或读取的存储区域。
通过使用执行与接收端交织处理一致的去交织处理的另一个部分，甚至在其中交织处理在传输端被执行的传输系统中，能够应用根据本发明的维特比解码器而没有使其结构更加复杂。
图2是一个方框图，示出了根据本发明的传输设备的原理。
图2所示传输设备包括分割处理区51、编码区52或61、和顺序逆转区53或62。
根据本发明的第一传输设备原理如下。
分割处理区51分割传输信息，从而产生一个代表传输信息的信息块阵列。编码区52通过树编码信息块的每一个阵列产生一个码字阵列。通过以时间序列的次序逆转包括在每一个码字阵列内的位串的次序，顺序逆转区53产生一个传输顺序并传输所产生的传输顺序。
具有上述结构的第一传输设备的操作如下。
分割处理区51分割传输信息，从而产生一个代表传输信息的信息块阵列。编码区52通过树编码信息块的每一个阵列产生一个码字阵列。通过以时间序列的次序逆转包括在每一个码字阵列内的位串的次序，顺序逆转区53产生一个传输顺序并传输所产生的传输顺序。
由于顺序逆转区53执行与预处理部分41将执行的反向处理等效的处理，接收端能够与本发明的维特比解码器合并成一体，而不增大接收端的硬件尺寸。
根据本发明的第二传输设备原理如下。
分割处理区51分割传输信息，从而产生一个代表传输信息的信息块阵列。编码区61通过树编码信息块的每一个阵列产生一个码字阵列。通过以时间序列的次序执行交织处理并逆转包括在每一个码字阵列内的位串的次序，顺序逆转区62产生一个传输顺序，并传输产生的传输顺序。
具有上述结构的第二传输设备的操作如下。
分割处理区51分割传输信息，从而产生一个代表传输信息的信息块阵列。编码区61通过树编码信息块的每一个阵列产生一个码字阵列。通过以时间序列的次序执行交织处理并逆转包括在每一个码字阵列内的位串的次序，顺序逆转区62产生一个传输顺序，并传输产生的传输顺序。
随便提及，顺序逆转区62执行的反向处理和交织处理分别等效并可逆于在上述维特比解码器中由预处理部分41执行的反向处理和交织处理。此外，上述反向处理和交织处理通常根据地址顺序被执行，地址顺序被存储到读写存储器，或来自传输顺序(码组)，并指示将要进行写和读或其中之一的存储器的存储区。
因此，能够以低成本实现与装备有根据本发明的上述维特比解码器的接收端一致的传输系统，同时不会使硬件结构更加复杂。
下面将参考附图详细描述本发明的实施例。
图3示出了本发明的第一实施例。
图3中的元件与图8中对应元件结构相同的被赋以相同的标号，其描述将被省略。
第一实施例与图8的普通例子结构不同之处在于，用去交织部分71代替去交织部分111，ACS-操作部分72代替ACS-操作部分113，最大似然判定部分73代替最大似然判定部分115。
去交织部分71与去交织部分111的区别在于用一个计数器74代替计数器117R。
在ACS-操作部分72中，就象在图8普通例子的情况下，配置在第一级的加法器(123001，123002)、(123011，123012)、(123101，123102)、和(123111，123112)的输入端被连接到设置在分支量度获得部分112内的支路量度计算单元12000、12001、12010和12011的输出端。
然而，在该实施例中，为了清楚地相互关联加法器(123001，123002)、(123011，123012)、(123101，123102)、和(123111，123112)与“反向格子图”(后述)，它们被按照加法器123001、123111、123112、123002、123011、123102、123101、123012的次序排列。
ACS-操部分72与ACS-操作部分113的不同之处在加法器123112的输出端而不是加法器123111的输出端被连接到比较器1241和选择器1251的一个输入端；加法器123011的输出端而不是加法器123101的输出端被连接到比较器1242和选择器1252的一个输入端；加法器123102的输出端而不是加法器123011的输出端被连接到比较器1242和选择器1252的其他输入端；加法器123111的输出端而不是加法器123112的输出端被连接到比较器1243和选择器1253的一个输入端；加法器123101的输出端而不是加法器123012的输出端被连接到比较器1244和选择器1254的一个输入端；加法器123012的输出端而不是加法器123102的输出端被连接到比较器1244和选择器1254的其他输入端；触发器1262的输出端被连接到加法器123112和123002的其他输入端而不是加法器123101和加法器123011的其他输入端；触发器1263的输出端被连接到加法器123011和123101的其他输入端而不是加法器123112和加法器123002的其他输入端。
最大似然判定部分73与最大似然判定部分115的不同之处在于没有设置跟踪存储器129和地址控制器130，传输信息被直接送到路径存储器114的输出端。
请注意上述分支量度获得部分112对应于图1中的分支量度计算部分11，并且上述ACS-操作部分72和最大似然判定部分73对应于图1中的ACS-操作部分12。
下面将描述第一实施例的操作。
在去交织部分71中，计数器117W以与图8的普通例子相同的方式产生写地址，并把产生的写地址提供到双端口RAM116。
因此，如图4中的符号(1)所示，作为基带信号提供的一个码组阵列按与普通例子中相同的次序(图9(b)中符号(1)所示)被顺序地写入到双端口RAM116。
但是，计数器74执行与图8所示计数器117R执行的计数次序相反的计数，并把计数结果的计数值作为读地址提供到双端口RAM116。
因此，在去交织部分71(双端口RAM116)(图4中的符号(2)所示)的输出端获得一个按时间序列的次序排列的码组阵列(下文称为“反向码组”)，该时间序列的次序与在图8所示去交织部分111的输出端获得的码组的时间序列的次序相反。
以与普通例子中相同的方式，根据这种反向码组，支路量度获得部分112计算支路量度。
在ACS-操作部分72中，以加法器123001、123111、123112、123002、123011、123101、123102、123012和比较器1241-1244的输入端和选择器1251-1254之间的连接方式，形成与反向格子图一致的回路，如图5(a)所示，该反向格子图与图10(a)所示格子图次序(相对于时间t)相反。
因此，一个选择历史(如先前状态号)按与普通例子中相反的时间序列的次序被存储在路径存储器114中。
在最大似然判定部分73中，根据计数器131和移位寄存器128按与普通例子中相反的时间序列次序给出的地址，通过读取存储在路径存储器114中选择历史(如先前状态号)，执行追溯。因此在路径存储器114的输出端以常规次序获得传输信息。
也就是说，用于去交织处理的双端口RAM116的读地址更新次序被设置为与普通例子相反，并且根据维特比算法，追溯被可靠执行，该维特比算法与ACS-操作部分72一起适于上述反向格子图，ACS-操作部分72的结构与ACS-操作部分113的结构没有太大区别。
因此，最大似然判定部分73没有设置普通例子的跟踪存储器129和地址控制器130，并因此，解码被更加有效地执行而没有任何延迟，否则在跟踪存储器129中会产生延迟。
图6示出了本发明的第二实施例。
与图3或11中对应元件在功能和结构上相同的图6中的元件被赋以与前者相同的标号，并且其描述被省略。
第二实施例与图11的普通例子在结构上的不同之处在于，由支路量度获得部分91代替支路量度获得部分112A，由ACS-操作部分92代替ACS-操作部分113A，由图3所示的去交织部分71和最大似然判定部分73代替去交织部分111和最大似然判定部分115。
支路量度获得部分91与图11所示的支路量度获得部分112A在结构上不同之处在于，由编码器931和932代替编码器1321和1322，由先前状态计数器941和942代替先前状态计数器1221和1222。
ACS-操作部分92与图11所示的ACS-操作部分113A在于由状态计数器951和952代替状态计数器1341和1342。
编码器931和编码器1321彼此结构不同之处在于，异或门13511和13512的两个输出端被连接到选择器12111的选择输入端和具有反向结合的反相器13311和13312的输入端。
编码器932和编码器1322彼此结构不同之处在于，异或门13521和13522的两个输出端被连接到选择器12111的选择输入端和具有反向结合的反相器13311和13312的输入端。
下面将描述第二实施例的操作。
如上所述，由于编码器931和932的输出端被连接到选择器12111和12122和具有反向结合(逐位)的反相器13311、13312、13321和13322，编码器931和932输出与图5(a)所示反向格子图一致的编码序列(以下称为“反向编码阵列”)，并被依次反转到图11所示普通编码器1321和1322产生的编码序列的次序。
先前状态计数器941和942重复输出与反向格子图一致的状态号阵列(“00”、“01”、“01”、…)和(“10”、“11”、“10”、…)。
类似地，状态计数器951和952重复输出与反向格子图一致的计数值阵列(“00”、“10”、“00”、…)和(“01”、“11”、“01”、…)。
在支路量度获得部分91和ACS-操作部分92的元件之间，除编码器931和932、先前状态计数器941和942、和状态计数器951和952以与图11的普通例子中相同的方式彼此协作，根据反向编码阵列(上述)以分时的方式被共用，并执行上述处理。
因此，支路量度获得部分91和ACS-操作部分92被形成为比图3的实施例中更小比例的硬件，并能够执行与图3所示分支量度获得部分112和ACS-操作部分72执行的上述处理等同的处理。
虽然在该实施例中反向编码阵列(上述)由编码器932和932产生，这种反向编码阵列可以由对应于图1所示存储装置21的一个ROM或作出等同于编码器932和932的时间序列响应的一个响应的任何其他种类的电路产生。
在上述每一个实施例中，在跟踪存储器129和地址控制器130之间在协作下在普通例子中被执行的处理与去交织处理一起由设置在第一级的去交织部分71执行。
但是，本发明被应用到在传输端不执行交织处理的传输系统中，用于获得反向码组而不执行去交织处理的上述装置可以被设置在传输端而不是接收端。
图7示出了本发明的第三实施例。
如图7所示，传输信息被连续地提供到分割处理部分101的输入端，分割处理部分101的输出端经编码部分102被连接到反向部分103的输入端。反向部分103的输出端被连接到一个传输信道，该传输信道形成在根据本实施例的传输设备和根据第一或第二实施例使用上述维特比解码器的接收设备之间。
第三实施例的操作将在下面被描述。
通过把以上述方式连续提供的传输信息分割成具有规定字长度的片，并增加TA位(为简明起见，这里假定所有这些位具有一个逻辑值“0”)，分割处理部分101产生一个信息块阵列，上述TA位具有与根据维特比算法的解码一致的字长度。
编码部分102把信息块阵列的每一个信息块转换成能够根据上述维特比算法被解码的卷积码阵列。
反向部分103执行对卷积码阵列的分布处理(卷积交织)并执行输出数据的次序的逆转处理。
例如，在反向部分103中，读地址按“23”、“17”、“11”、“5”、…、“12”、“6”、“0”的次序被输出，该次序被逆转到卷积例子(见图9(a))中读地址的次序，并产生反向信息块，反向信息块被传输到传输信道。
或者，在第二实施例中，通过基于逐块方式对卷积码阵列(上述)执行逆转位串时间序列的次序的处理，该位串是作为没有执行交织的卷积码给出的，反向部分103产生反向信息块，并把产生的反向信息块传输到传输信道。
也就是说，在该实施例中，在传输之前把去交织部分71将要执行读取的次序设置成与计数器74提供的读地址一致的反向次序的逆转处理在接收设备(例如，根据图3或6的实施例设有接收系统)中被执行，该接收设备设置在传输信道的另一侧。
因此，在该实施例中，放置在传输信道的另一侧的该接收设备设有图8所示的去交织部分111，替代了图3或6所示的去交织部分71，并获得有效的解码。
另一方面，在该实施例中，由于应当被设置在图1中的接收端的预处理装置41被设置在传输端，从而能够减小接收端的硬件尺寸。
在接收端为便携式终端设备的情况下，根据第三实施例的结构在降低价格和尺寸以及增加终端设备可靠性方面是非常有用的。
在上述每一个实施例中，本发明被应用于使用卷积码的传输系统中，其中编码率R为1/2，约束长度K为3。然而，只要作为公知信息给予每一个码组以格子图，以及能够根据维特比算法的解码，本发明可被应用于通过编码比率R和约束长度K的任意组合产生的卷积码。例如，本发明同样能够被应用于使用任何树码的传输系统，所说树码如
-格码，其中信息块长度K随时间点t变化；和
-随时间变化的格码，其中码组作为时间点t的一个函数产生。
此外，在上述每一个实施例中，本发明被应用于终端设备，该终端设备被应用于宽带CDMA系统或PDC系统的移动通信系统。但是，本发明不仅能够被应用于这种移动通信系统和无线电传输系统，而且能够应用于任何传输系统，如有线传输系统，只要该系统使用根据维特比算法能够被解码的码。
本发明不局限于上述实施例，在不脱离本发明的精神和范围的情况下修改实施例是可能的。任何改进可以在部分或所有构成部件中进行。

Claims (9)

1.一种维特比解码器，包括：
支路量度计算装置，被提供有单独的码组，所述单独码组被作为码字通过树编码传输信息产生，每一个码字具有包括在码组内的位串的时间序列的逆转次序，用于计算对应于所有支路的支路量度，所述所有支路在从用于树编码的编码器处于状态Sj的时间点tj，至在所述时间点tj之前的该编码器处于状态Si的一个时间点tj之间形成，所述支路度量的计算按照每个码字被提供的时间序列完成；以及
ACS操作装置，用于对由所述支路度量计算装置所计算的支路量度进行一个ACS操作，对每个码组计算从该编码器所在的最终状态到前一个状态的路径的路径度量；以及
最大似然判定装置，用于根据由所述ACS操作装置计算的路径的路径度量恢复所述传输信息，作为一个残存阵列。
2.根据权利要求1的维特比解码器，进一步包括：
存储装置，用于按与时间序列的次序相反的次序预先存储所述编码器在对所述传输信息进行树编码处理期间所在的状态，其中
支路量度计算装置计算分别适用于按所述与时间序列的次序相反的次序存储在所述存储装置中的状态的支路的所述支路量度。
3.根据权利要求1的维特比解码器，进一步包括：
本地编码装置，用于以与时间序列的次序相反的次序模拟在树编码操作期间编码器可以达到的状态，其中
支路量度计算装置计算分别适合于所述本地编码装置模拟的状态的支路的所述支路量度。
4.根据权利要求1的维特比解码器，进一步包括预处理装置，
用于通过对作为接收序列提供的码组执行反向处理而产生所述码字，该反向处理逆转包括在每一个所述码组内的位串的时间序列的次序，以及
用于把所述码字提供到所述支路量度计算装置。
5.根据权利要求2的维特比解码器，进一步包括预处理装置，
用于通过对作为接收序列提供的码组执行反向处理，该反向处理逆转包括在每一个所述码组内的位串的时间序列的次序，从而产生所述码字，以及
用于把所述码字提供到所述支路量度计算装置。
6.根据权利要求3的维特比解码器，进一步包括预处理装置，
用于通过时作为接收序列提供的码组执行反向处理，该反向处理逆转包括在每一个所述码组内的位串的时间序列的次序，从而产生所述码字，以及
用于把所述码字提供到所述支路量度计算装置。
7.根据权利要求1的维特比解码器，其中进一步包括预处理装置，
用于通过对作为接收序列提供的码组执行反向处理而产生所述码字，该反向处理逆转包括在每一个所述码组内的位串的时间序列的次序，
用于把所述码字提供到所述支路量度计算装置，以及
用于与所述反向处理一起，所述码组执行去交织处理，该去交织处理与在包括所述编码器的传输端执行的交织处理一致。
8.根据权利要求2的维特比解码器，其中进一步包括预处理装置，
用于通过对作为接收序列提供的码组执行反向处理而产生所述码字，该反向处理逆转包括在每一个所述码组内的位串的时间序列的次序，
用于把所述码字提供到所述支路量度计算装置，以及
用于与所述反向处理一起对所述码组执行去交织处理，该去交织处理与在包括所述编码器的传输端执行的交织处理一致。
9.根据权利要求3的维特比解码器，其中进一步包括预处理装置，
用于通过时作为接收序列提供的码组执行反向处理而产生所述码字，该反向处理逆转包括在每一个所述码组内的位串的时间序列的次序，
用于把所述码字提供到所述支路量度计算装置，以及
用于与所述反向处理一起，对所述码组执行去交织处理，该去交织处理与在包括所述编码器的传输端执行的交织处理一致。
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