KR20010014661A - 비터비 복호기 및 송신 장치 - Google Patents

비터비 복호기 및 송신 장치 Download PDF

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Abstract

본 발명에 따른 비터비 복호기는 복호화의 과정에서 브렌치 매트릭이 산출된 시계열의 순서대로 ACS 연산을 실시하고, 살아남은 패스의 열로서 전송 정보를 복원하는 비터비 복호기이다.
또한, 본 발명에 따른 송신 장치는 상기 비터비 복호기가 배치된 수신 장치 앞에, 소정의 단어 길이로 분할되며 또한 시계열에 대하여 역순서로 재배열된 비트열로 이루어지는 전송 정보를 그 비터비 복호기에 적응한 부호화 처리를 실시하여 송출하는 점에 특징이 있는 송신 장치이다.
이들 비터비 복호기 및 송신 장치가 적용된 전송계에서는 기기의 표준화, 설계, 보수 및 운용에 관계되는 유연성이 높아지며 또한 성능이나 서비스 품질이 저하하지 않고, 운전 비용의 저감과 신뢰성의 향상이 도모된다.

Description

비터비 복호기 및 송신 장치{VITERBI DECODER AND TRANSMITTING EQUIPMENT}
본 발명은 비터비 알고리즘에 기초하여 원하는 트리 코드를 복호화하는 비터비 복호기와, 그 비터비 복호기가 탑재된 수신 장치 앞에 원하는 전송 정보를 부호화하여 송신하는 송신 장치에 관한 것이다.
컨볼루션 부호 그 외의 트리 코드는 전송 대역의 광대역화에 제약이 있음에도 불구하고 높은 전송 속도 및 전송 품질이 요구되는 무선 전송계에 있어서도 비터비 알고리즘에 기초하는 연판정 방식이 수신단에 적용됨으로써 부호화율이 높게 설정되지 않고 부호화 이득이 안정적으로 높게 유지되는 부호이다.
따라서, 이러한 컨볼루션 부호가 적용된 이동 통신 시스템이나 위성 통신 시스템에서는 저렴화 및 소형화에 더불어, 저소비 전력화가 엄격하게 요구되는 단말 그 외의 기기에 비터비 복호기가 많이 탑재되어 있다.
도 8은 비터비 복호기가 탑재된 수신부의 구성예를 나타내는 도면이다.
도면에서 디인터리브부(111)의 제1 입력에는 복조된 전송 정보를 나타내는 기저 대역 신호가 입력되며, 그 디인터리브부(111)의 제2 및 제3 입력에는 각각 이 기저 대역 신호에 동기한 클럭 신호(이하, 「기록 클럭」이라고 한다.)와, 도시하지 않은 수신부에서 국부적으로 생성된 클럭 신호(이하, 「판독 클럭」이라고 한다.)가 부여된다. 디인터리브부(111)의 출력은 브렌치 매트릭 연산부(112)의 입력에 접속되며, 그 브렌치 매트릭 연산부(112)가 갖는 4개의 출력은 각각 ACS 연산부(113)가 대응하는 입력에 접속된다. ACS 연산부(113)의 제1 내지 제4 출력은 패스 메모리(114)의 기록 포트에 접속된다. 패스 메모리(114)의 판독 포트에는 최대 가능성 판정부(115)가 대응하는 입출력이 접속되며, 그 최대 가능성 판정부(115)의 출력에는 최대 가능성 판정의 결과인 전송 정보가 얻어진다.
디인터리브부(111)는 기록 입력에 상술한 기저 대역 신호가 부여되며 또한 판독 출력이 브렌치 매트릭 연산부(112)의 입력에 직결된 듀얼 포트 RAM(116)과, 계수 출력이 그 듀얼 포트 RAM(116)의 기록 어드레스 입력에 접속되며 또한 계수 입력에 기록 클럭이 제공된 카운터(117W)와, 계수 출력이 듀얼 포트 RAM(116)의 판독 어드레스 입력에 접속되고 또한 계수 입력에 판독 클럭이 제공된 카운터(117R)로 구성된다.
브렌치 매트릭 연산부(112)는 입력이 디인터리브부(111 ; 듀얼 포트 RAM(116))의 출력에 병렬로 접속된 브렌치 매트릭 연산기(1200, 1201, 12010, 12011)로 구성된다.
ACS 연산부(113)는 초단에 배치되며 또한 한쪽 입력에 상술한 브렌치 매트릭 연산기(1200, 1201, 12010, 12011)의 출력이 각각 접속된 가산기((1231, 1232), (12311, 12312), (123101, 123102), (123111, 123112))와, 제1 및 제2 입력이 가산기(1231, 123112)의 출력에 각각 접속된 비교기(CMP ; 1241)와, 제1 및 제2 입력이 가산기(123111, 1232)의 출력에 각각 접속된 비교기(CMP ; 1242)와, 제1 및 제2 입력이 가산기(123101, 12312)의 출력에 각각 접속된 비교기(CMP ; 1243)와, 제1 및 제2 입력이 가산기(12311, 123102)의 출력에 각각 접속된 비교기(CMP ; 1244)와, 제1 내지 제3 입력이 가산기(1231, 123112)의 출력과 비교기(1241)의 출력과 각각 접속되며 또한 한쪽 출력이 패스 메모리(114)의 기록 포트가 대응하는 입력에 접속된 셀렉터(1251)와, 제1 내지 제3 입력이 가산기(123111, 1232)의 출력과 비교기(1242)의 출력과 각각 접속되며 또한 한쪽 출력이 패스 메모리(114)의 기록 포트가 대응하는 입력에 접속된 셀렉터(1252)와, 제1 내지 제3 입력이 가산기(123101, 12312)의 출력과 비교기(1243)의 출력에 접속되며 또한 한쪽 출력이 패스 메모리(114)의 기록 포트가 대응하는 입력에 접속된 셀렉터(1253)와, 제1 내지 제3 입력 포트가 가산기(12311, 123102)의 출력과 비교기(1244)의 출력과 접속되며 또한 한쪽 출력이 패스 메모리(114)의 기록 포트가 대응하는 입력에 접속된 셀렉터(1254)와, 셀렉터(1251)의 다른쪽의 출력과 가산기(1231, 123111)의 다른쪽 입력 간에 배치된 플립플롭(FF ; 1261)과, 셀렉터(1252)의 다른쪽 출력과 가산기(123101, 12311)의 다른쪽 입력 간에 배치된 플립플롭(FF ; 1262)과, 셀렉터(1253)의 다른쪽의 출력과 가산기(123112, 1232)의 다른쪽의 입력 간에 배치된 플립플롭(FF ; 1263)과, 셀렉터(1254)의 다른쪽 출력과 가산기(12312, 123102)의 다른쪽 입력 간에 배치된 플립플롭(FF ; 1264)으로 구성된다.
최대 가능성 판정부(115)는 출력이 패스 메모리(114)의 제1 판독 포트의 어드레스 입력에 접속된 카운터(131)와, 출력이 패스 메모리(114)의 제2 판독 포트의 어드레스 입력에 접속됨과 함께, 입력이 패스 메모리(114)의 판독 출력에 접속된 시프트 레지스터(128)와, 그 패스 메모리(114)의 출력에 입력이 접속되며 또한 최종단에 배치된 트레이스 메모리(129)와, 그 트레이스 메모리(129)의 어드레스 입력에 출력이 접속된 어드레스 컨트롤러(130)로 구성된다.
이러한 구성의 종래예에서는, 기저 대역 신호는 송신단에서부터 무선 전송로를 통하여 수신된 수신파를 복조하는 복조기(도시되지 않는다.)에 의해서 생성되며 또한 무선 전송로에서 생길 수 있는 버스트 오류에 의한 전송 품질의 저하를 억압하기 위하여, 그 송신단에서 시간축 상에서의 분산을 도모하는 「인터리브 처리」(도 9a)가 실시된 부호 블록의 열로서 제공된다.
디인터리브부(111)에서는 카운터(117W)는 이 기저 대역 신호에 동기한 기록 클럭을 사이클릭에 계수함으로써 기록 어드레스를 생성한다. 카운터(117R)는 이미 상술한 판독 클럭을 사이클릭에 계수함으로써 판독 어드레스를 생성한다.
듀얼 포트 RAM(116)의 기억 영역 중 도 9b-1에 도시한 바와 같이, 기록 어드레스가 갱신되는 순으로(행방향으로) 배치된 기억 영역에는 기저 대역 신호로서 부여되는 이미 상술한 부호 블록의 열이 순차 기록된다.
듀얼 포트 RAM(116)의 기억 영역에 이와 같이 하여 기록된 개개의 부호 블록은 그 듀얼 포트 RAM(116)의 기억 영역 중 도 9b-2에 도시한 바와 같이, 판독 어드레스가 갱신되는 순으로(열 방향으로) 배치된 기억 영역으로부터 순차판독된다.
또, 듀얼 포트 RAM(116)로부터 판독된 부호어의 열을 나타내는 비트열에 대해서는 단순하게 「수신계열」이라고 칭하고, 시점 t에서의 수신 신호를 (ItQt)로 표기하는 것으로 한다. 다만, 수신 신호(ItQt)는 연판정에 의해 다중치로 부여되어도 좋지만, 여기서는 간단하게 하기 위해서 It, Qt는 각각 「0」, 「1」의 2치로 나타낸다고 가정한다.
브렌치 매트릭 연산부(112)에서는 브렌치 매트릭 연산기(1200, 1201, 12010, 12011)는, 시점 t에서의 수신 신호(ItQt)와, 송신단이 송신한 것과 미리 추정되는 신호(브렌치 신호)인 「0」, 「1」의 조합에 관계되는 「00」, 「01」, 「10」, 「11」과의 차분을 나타내는 브렌치 매트릭(허밍 거리) λ0(t) ∼ λ11(t)을 각각 아래 식에 기초하여 산출한다.
λ0(t) = {(It 0)+(Qt 0)} ㆍㆍㆍ브렌치 메트릭 연산기(1200)가 산출
λ1(t) = {(It 0)+(Qt 1)} ㆍㆍㆍ브렌치 메트릭 연산기(1201)가 산출
λ10(t) = {(It 1)+(Qt 0)} ㆍㆍㆍ브렌치 메트릭 연산기(12010)가 산출
λ11(t) = {(It 1)+(Qt 1)} ㆍㆍㆍ브렌치 메트릭 연산기(12011)가 산출
여기에, 상기 식에서 연산자로서 이용되며 또한 「○」글자 내에 문자 「＋」가 첨부되게 되는 기호는 배타적 논리합 연산을 의미한다.
ACS 연산부(113)에서는 가산기(1231, 123111, 123101, 12311, 123112, 1232, 12312, 123102)는 브렌치 매트릭 연산부(112)가 제공하는 시점 tj에서의 브렌치 매트릭과, t=0 ∼ tj에 선행하는 가장 가까운 시점 ti까지의 브렌치 매트릭의 적산치인 패스 매트릭과의 가산을 행한다. 또한, 비교기(1241∼ 1244)는 소정의 조합으로 이들의 가산의 결과의 대소 비교를 행한다. 셀렉터(1251∼ 1254)는 매트릭이 작은 것을 유효한 패스 매트릭으로 하여 선택하고 또한 플립플롭(1261∼ 1264)은 이들 패스 매트릭을 시점 ti까지의 패스 매트릭치로서 기억한다.
또한, 이 선택 이력은 패스 메모리(114)에 기록된다.
이하, ACS 연산부(113)가 행하는 연산을 구체적으로 도 10을 이용하여 설명한다.
또, 여기서는 송신단에 설치된 컨볼루션 부호기에 대해서는 부호화율 R이 「1/2」이며 또한 구속 길이 K가 「3」인 것으로 하고, 그 구체적인 구성은 도 12에 부호기(136)로 나타낸다.
도 10에서 상태 S0∼ S11은 송신단에 설치되며 또한 도 12에 도시하는 부호기(136)에 구비된 시프트 레지스터(1361)에 기억된 값 「00」 ∼ 「11」을 나타낸다.
즉, 송신단에서 컨볼루션 부호화의 대상이 되는 송신 데이터인 「0」, 「1」 신호는 순차 시프트 레지스터(1361)에 입력되며 또한 소정의 배타적 논리합의 연산이 실시됨으로써, 시점 t에 대하여 (ItQt)가 조합으로 이루어지는 송신 신호로 변환되며 또한 변조 등의 처리가 실시되면서 수신단에 송신된다.
여기서, 시프트 레지스터의 동작에 주목하면 입력 데이터에 따라서 기억되는 값은 예를 들면 초기치 「00」으로부터 이하에 열기하는 값으로 순차 변화하고, 이러한 과정을 거쳐서 「00」∼「11」의 4가지를 취할 수 있게 된다.
· 「10」(데이터 「1」이 입력됨으로써 시프트 레지스터에는 새롭게 「1」이 기억됨과 함께 제1 초기 데이터 「0」이 소거된다.),
· 「11」(또한 데이터 「1」이 입력됨으로써 시프트 레지스터에는 새롭게 「1」이 기억되며 또한 제2 초기 데이터의 「0」이 소거된다.)
따라서, 송신단에 구비된 시프트 레지스터는 상태 S0∼ S11의 4가지를 취할 수 있다.
도 10은 수신측에서 송신단의 상태(S0∼ S11)의 천이를 추정해가는 과정을 나타낸 일반적으로 격자 구조선도이다.
ACS 연산부(103)는 이 격자 구조선도에 기초하여 패스 매트릭의 연산을 행한다.
또, 각 상태에 후속할 수 있는 새로운 상태가 2가지로 한정되고 있는(도 10a에서의 화살표 참조) 이유는 전술한 시프트 레지스터에 기억되는 데이터가 입력된 데이터에 따라서 1개씩 교체하기 때문이다.
또한, 도면에서 실선 및 점선으로 나타낸 화살표 상에 붙인 「00」 ∼ 「11」은 송신단의 시프트 레지스터의 상태가 화살표의 방향에 천이할 때 수신단으로 수신되어야 할 신호이며 또한 전술한 미리 추정되는 신호(브렌치 신호)에 대응한다.
ACS 연산부(113)에서는 플립플롭(1261∼ 1264)은 각각 상태 S0∼ S11에 대하여 패스 매트릭을 기억한다.
또한, 가산기(1231)는 예를 들면 시점 t=3에서의 브렌치 매트릭λ0(3), λ11(3)이 브렌치 매트릭 연산기(1200, 12011)로부터 제공되면, 시점 t=2에서의 상태 S0에 대한 패스 매트릭(플립플롭(1261)에 기억되어 있는 값)과 브렌치 매트릭 λ0(3)을 가산한다. 가산기(123112)는 시점 t=2에서의 상태 S1에 대한 패스 매트릭(플립플롭(1263)에 기억되고 있는 값)과 브렌치 매트릭λ11(3)을 가산한다.
비교기(1241)는 양쪽의 가산 결과를 비교하고 또한 셀렉터(1251)는 이들의 가산 결과 중 작은 한 쪽을 선택한다. 플립플롭(1261)은 이와 같이 하여 선택된 한쪽의 가산 결과를 t=3에서의 패스 매트릭으로서 기억한다.
패스 메모리(114)는 상기한 선택된 상태(t=2에서의 S0또는 S1)를 나타내는 전 상태(여기서는, S의 첨자인 「00」, 「01」로 한다.)를 시점 t=3에서의 상태 S0을 나타내는 어드레스 「00」에 대응한 기억 영역에 최적인 전 상태로서 기억한다.
또, 이후 t=4에서의 상태 S0의 전 상태에 대해서도 마찬가지로 시점 t=4에서의 어드레스 「00」에 대응하여 나타내는 기억 영역에 기억되며 각 시점마다 각 상태에 대응하는 전 상태 번호가 기억된다.
즉, t=0에서의 상태 S0내지 t=3에서의 상태 S0에 이르는 모든 루트에 대하여 패스 매트릭의 연산이 행해지며 또한 다른 2개의 상태(이 경우 S0, S1)로부터 동일한 상태(이 경우 S0)에 이르는 경우에는 패스 매트릭이 작은 루트가 확실할 것 같은 루트로서 선택되며, 그 결과가 플립플롭(1261)에 t=3에서의 S0에 대응한 패스 매트릭으로서 기억됨과 함께, 이후의 패스 매트릭의 연산에 적용된다.
즉, 상술한 처리의 과정에서는 불필요한 패스 매트릭의 연산이 생략됨으로써 효율적으로 연산이 행해지므로, 각 시점의 각 상태에 이르는 상태 천이 루트는 각각 한 가지씩 선택된다.
최대 가능성 판정부(115)에서는 시프트 레지스터(128)는 이미 상술한 부호 블록마다 초기화되며, 패스 메모리(114)의 출력인 복호 결과를 순차 취득하여 패스 메모리(114)로 판독 어드레스로서 제공한다.
또한, 카운터(131)는 후속하는 시점 t가 도래할 때마다 계수치를 디크리먼트하는 처리를 부호 블록마다 사이클릭으로 행한다.
패스 메모리(114)는 셀렉터(1251∼ 1254)에 의해서 선택되며 또한 각 상태 S0∼ S11에 대응한 기억 영역에 각 시점마다 기록된 전 상태 번호 중 카운터(131)에 의해서 제1 판독 포트에 주어지는 어드레스로 나타내는 시점에 대응하고, 또한 시프트 레지스터(128)에 의해서 제2 판독 포트에 제공되는 어드레스(「00」∼「11」)에 대응하는 상태 S0∼ S11에 대응하는 전 상태 번호를 출력한다.
그 전 상태 번호는 시프트 레지스터(128)에 주어짐과 함께, 이 전 상태 번호의 상위 1 비트는 복호 결과로서 트레이스 메모리(129)에 순차 저장된다.
어드레스 컨트롤러(130)는 트레이스 메모리(129)에 대하여 상술한 복호 결과가 기록되는 기억 영역의 순서와 역순의 기억 영역의 열을 나타내는 어드레스를 생성한다.
트레이스 메모리(129)는, 이 어드레스에서 나타낸 기억 영역에 선행하여 저장된 복호 결과를 순차 판독함으로써 전송 정보를 복원한다.
즉, 기저 대역 신호로서 주어진 부호 블록의 열에는 송신단에서 행해진 인터리브 처리와 반대의 디인터리브 처리가 디인터리브부(111)에 의해서 실시되며 또한 브렌치 매트릭 연산부(112), ACS 연산부(113), 패스 메모리(114) 및 최대 가능성 판정부(115)의 연계 하에서 비터비 알고리즘에 기초하는 효율적인 트레이스백 처리(도 10b) 및 최대 가능성 판정 처리가 실시된다.
따라서, 높은 전송 속도 및 전송 품질이 요구되는 무선 전송계에서는 전송 대역이 반드시 충분하게 넓지 않아도 하드웨어의 규모나 소비 전력이 작게 억제되며 또한 원하는 부호화 이득이 안정적으로 얻어진다.
도 11은 비터비 복호기가 탑재된 수신부의 다른 구성예를 나타내는 도면이다.
본 도면에 도시하는 수신부와 도 8에 도시하는 수신부와의 구성의 상위점은 브렌치 매트릭 연산부(112) 대신에 브렌치 매트릭 연산부(112A)가 구비되며, ACS 연산부(113) 대신에 ACS 연산부(113A)가 구비된 점에 있다.
또한, 브렌치 매트릭 연산부(112A)와 도 8에 도시하는 브렌치 매트릭 연산부(112)와의 구성의 상위점은 브렌치 매트릭 연산기(1200, 12010, 1201, 12011)의 모든 출력에 직결된 4개의 입력을 개별로 구비하고 또한 출력이 ACS 연산부(113A)가 대응하는 입력에 개별로 접속된 셀렉터(12111, 12112, 12121, 12122)와, ACS 연산부(113A)의 판독 어드레스 입력에 직결된 2 비트의 출력을 개별로 구비하는 전 상태 카운터(1221, 1222)와, 전 상태 카운터(1221)의 출력과 셀렉터(12111, 12112)의 선택 입력 간에 배치된 부호기(1321)와, 전 상태 카운터(1222)의 출력과 셀렉터(12121, 12122)의 선택 입력 간에 배치된 부호기(1322)와, 부호기(1321)가 가지는 2개의 출력과 셀렉터(12112)가 대응하는 선택 입력 간에 개별로 배치되는 인버터(13311, 13312)와, 부호기(1322)가 가지는 2개의 출력과 셀렉터(12121)가 대응하는 선택 입력 간에 개별로 배치된 인버터(13321, 13322)가 구비된 점에 있다.
또한, ACS 연산부(113A)와 도 8에 도시하는 ACS 연산부(113)와의 구성의 상위점은 상술한 셀렉터(12111, 12112, 12121, 12122)의 출력에 한쪽의 입력이 각각 접속된 가산기(12311, 12312, 12321, 12322)가 가산기(1231, 1232), (12311, 12312), (123101, 123102), (123111, 123112) 대신에 구비되며, 비교기(1243, 1244), 셀렉터(1253, 1254) 및 플립플롭(1261∼ 1264)이 구비되지 않고, 비교기(1241) 및 셀렉터(1251)의 한쪽 입력에는 가산기(12311)의 출력이 접속되며, 비교기(1241) 및 셀렉터(1251)의 다른쪽 입력에는 가산기(12321)의 출력이 접속되며, 비교기(1242) 및 셀렉터(1252)의 한쪽 입력에는 가산기(12312)의 출력이 접속되며, 비교기(1242) 및 셀렉터(1252)의 다른쪽 입력에는 가산기(12322)의 출력이 접속되며, 셀렉터(1251, 1252)의 한쪽 출력과 가산기(12311, 12312, 12321, 12322)의 다른쪽 입력 간에는 도 8에 도시하는 플립플롭(1261∼ 1264) 대신에 패스 매트릭 메모리(126A)가 배치되며, 그 패스 매트릭 메모리(126A)의 제1 기록 어드레스 입력과 패스 메모리(114)의 제1 기록 포트의 어드레스 입력과 출력이 접속된 상태 카운터(1341)가 구비되며, 패스 매트릭 메모리(126A)의 제2 기록 어드레스 입력과 패스 메모리(114)의 제2 기록 포트의 어드레스 입력에 접속된 상태 카운터(1342)가 구비된 점에 있다.
부호기(1321)는 최종단으로서 배치되며 또한 제1 및 제2 입력이 각각 전 상태 카운터(1221)의 제1 출력 및 제2 출력에 접속됨과 함께, 제3 입력에 일정한 논리치「0」이 부여된 배타적 논리합 게이트(13511)와, 이 배타적 논리합 게이트(13511)와 함께 최종단으로서 배치되며, 제2 입력이 전 상태 카운터(1221)의 제2 입력에 접속되며 또한 제2 입력에 일정한 논리치 「0」이 부여된 배타적 논리합 게이트(13512)로 구성된다.
부호기(1322)는 최종단으로서 배치되며 또한 제1 및 제2 입력이 각각 전 상태 카운터(1222)의 제1 출력 및 제2 출력에 접속됨과 함께, 제3 입력에 일정한 논리치「1」이 부여된 배타적 논리합 게이트(13521)와, 이 배타적 논리합 게이트(13521)와 함께 최종단으로서 배치되며, 제2 입력이 전 상태 카운터(1222)의 제2 입력에 접속되고 또한 제2 입력에 일정한 논리치「1」이 부여된 배타적 논리합 게이트(13522)로 구성된다.
이러한 구성의 종래예에서는 브렌치 매트릭 연산부(112A)에 구비된 전 상태 카운터(1221)는 ACS 연산부(113A)가 패스 매트릭을 구하고자 하는 시점에 선행하는 시점의 상태인 전 상태 S0, S10, S1, S11중 상태 S0, S10에 각각 대응하는 2 비트의 전 상태 번호를 소정의 속도로 「00」, 「10」, 「00」, …와 교대로 반복하여 출력한다.
또한, 전 상태 카운터(1222)는 상술한 4개의 상태 S0, S10, S1, S11중 상태 S1, S11에 각각 대응하는 2 비트의 전 상태 번호를 동일 속도로 「01」, 「11」, 「01」, …와 교대로 반복하여 출력한다.
또, 상술한 속도는 브렌치 매트릭 연산기(1200, 12010, 1201, 12011)가 각각 브렌치 매트릭을 산출하는 속도의 2배의 속도에 미리 설정된다.
부호기(1321, 1322) 및 인버터(13311, 13312, 13321, 13322)는 각각 전 상태 카운터(1221, 1222)에 의해서 시계열 순서로 교대로 주어지는 4가지의 상태와, 후속하여 부여된 수신 계열의 값이「0」과 「1」인 경우에 각각 대응하는 브렌치 번호를 생성한다.
또, 이러한 브렌치 번호에 대해서는 간단하게 하기 위하여 부호화율 R이 「1/2」이며 또한 구속 길이 K가「3」인 컨볼루션 부호에 적응한다고 가정한다.
셀렉터(12111, 12112, 12121, 12122)는 브렌치 매트릭 연산기(1200, 12010, 1201, 12011)에 의해서 산출된 브렌치 매트릭 중 이러한 부호 계열로 나타내는 브렌치에 격자 구조선도 상에 대응하는 브렌치 매트릭을 가산기(12311, 12312, 12321, 12322)에 순차 제공한다.
ACS 연산부(113A)에서는 상태 카운터(1341, 1342)는 전 상태 카운터(1221, 1222)가 전 상태 번호를 갱신한 시점에 대하여, 가산기(12311, 12312, 12321, 12322)의 입력단으로부터 비교기(1241, 1242), 셀렉터(1251, 1252) 및 패스 매트릭 메모리(126A)를 통하여 이들 가산기(12311, 12312, 12321, 12322)의 입력단에 이르는 폐루프의 전파 지연 시간(연산 소요 시간)에 거의 같은 시간이 경과할 때마다, 격자 구조선도 상의 각 상태 S0∼ S11을 나타내는 상태 번호를 출력한다.
또한, 가산기(12311, 12312, 12321, 12322)는 전 상태 카운터(1221, 1222)에 의해서 패스 매트릭 메모리(126A)에 부여된 어드레스에 대응하는 전 상태로 패스 매트릭과 브렌치 매트릭 연산부(112A)가 제공하는 브렌치 매트릭을 가산한다. 비교기(1241, 1242)는 이들 가산의 결과를 비교하고, 양자 내, 작은 한쪽을 상태 카운터(1341, 1342)로부터 주어지는 어드레스로 나타내는 패스 매트릭 메모리(126A)의 기억 영역에 각 상태의 패스 매트릭으로서 기억시키고 또한 각 시점마다 그 선택 이력을 패스 메모리(114)에 기억시킨다.
즉, 도 8에 도시하는 비터비 복호기에서는 상술한 4개의 상태에 대하여 패스 매트릭 및 선택 이력을 동시에 얻기 위하여 가산기, 비교기 등이 다수 필요하지만, 도 11에 도시하는 비터비 복호기에서는 각 상태에 관계되는 패스 매트릭 등의 연산이 전 상태 카운터(1221, 1222) 및 상태 카운터(1341, 1342)에 동기하여 시분할로 행해지므로 동일 부재가 공용되며 또한 구성의 간략화가 도모된다.
그런데, 상술한 각 종래예에서는 패스 메모리(114)에 의해서 얻어지는 복호 결과는 이미 상술한 트레이스백의 결과로서 얻어지기 위해서, 송신단에서부터 전송로에 송출된 순서에 대하여 역순으로 비트열로 하여 얻어진다.
따라서, 최대 가능성 판정부(115)에는 이러한 비트열의 순서를 또한 역순으로 하는 처리를 행하기 위해서, 트레이스 메모리(129)와 어드레스 컨트롤러(130)가 구비되며, 이들의 트레이스 메모리(129)와 어드레스 컨트롤러(130)는 하드웨어의 규모가 커지는 요인이 되고 있었다.
또한, 이러한 처리에는, 그 트레이스 메모리(129)에 고유의 액세스 시간 뿐만아니라, ACS 연산부(113, 113A) 및 최대 가능성 판정부(115)에 고유의 전파 지연 시간이나 응답 시간에 적응하고 또한 트레이스 메모리(129)의 개개의 기억 영역에 대하여 확실하게 기록과 판독이 행해져야 할 시점의 차에 상당하는 시간을 요한다.
그러나, 이러한 시간은 전송계에서 본래적으로 생기는 전송 지연 시간의 일부에 해당한다.
따라서, 브렌치 매트릭 연산부(112, 112A), ACS 연산부(113, 113A), 패스 메모리(114) 및 최대 가능성 판정부(115)는 높은 전송 속도가 구해질수록 고속의 디바이스로 구성되어야만 하였다.
또한, 이러한 고속의 디바이스는 일반적으로, 저속 디바이스에 비하여 큰 전력을 소비한다.
따라서, 특히, 휴대형 통신 단말 장치와 같은 기기에 대해서는 고밀도 실장과 열설계와 관계되는 제약이 있기 때문에, 원하는 경량화, 소형화, 저렴화 및 연속 운전 시간은 어떠한 사양의 변경이나 성능의 저하가 허용되지 않으면 실현이 곤란하였다.
본 발명은 전송 품질이 저하하지 않고 하드웨어의 구성의 간략화가 달성되는 비터비 복호기 및 송신 장치를 제공하는 것을 목적으로 한다.
또한,본 발명의 목적은 부호기의 상태가 부호화의 개시와 완료와의 각 시점에서 모두 전 영 상태 그 외의 기지의 초기 상태에 확실하게 설정되는한, 전송 정보가 시계열과의 대응 관계가 반전하지 않고 복원되는 점에 있다.
또한, 본 발명의 목적은 복호화의 효율에 더불어, 구성의 유연성이 높아지는 점에 있다.
또한, 본 발명의 목적은 하드웨어의 구성의 간략화가 도모된다.
또한, 본 발명의 목적은 전송로를 통하여 대향하는 송신단과의 기능 분담 중 어떤 것이든 상관없이 수신단에 대한 본 발명의 적용이 가능해지는 점에 있다.
또한, 본 발명의 목적은 송신단에서 행해지는 인터리브 처리에 적응한 디인터리브 처리를 행하는 하드웨어의 공용 하에서 구성이 복잡화하지 않고 수신단에 대하여 본 발명의 적용이 가능해지는 점에 있다.
또한, 본 발명의 목적은 수신단이 소규모의 하드웨어에서 실현되는 점에 있다.
또한, 본 발명의 목적은 발명이 적용된 전송계를 구성하는 기기의 표준화, 설계, 보수 및 운용에 관계되는 유연성이 높아지며 또한 성능이나 서비스 품질이 저하하지 않고 운전 비용의 저감 및 신뢰성의 향상이 도모되는 점에 있다.
상술한 목적은 부호화에 공급된 부호기가 시계열의 순서대로 취할 수 있는 상태를 나타내는 격자 구조선도가 그 시계열의 역순에 대응되게 되는 역격자 구조선도에 적응하고, 순차 패스 매트릭이 산출되며, 그 패스 매트릭에 따라서 ACS 연산을 행함으로써 복호화를 행하는 점에 특징이 있는 비터비 복호기에 의해서 달성된다.
이러한 비터비 복호기에서는 개개의 부호 블록은 부호기의 상태가 부호화의 개시와 완료와의 각 시점에서 모두 전 영 상태 그 외의 기지의 초기 상태에 확실하게 설정되는한, 이미 상술한 바와 같이 포함되는 비트열의 시계열로 대한 순서가 반대로 설정된 부호어로서 주어지는 경우로서도 정상적으로 복호화 처리가 행해짐과 함께, 이 복호화의 대칭이 되는 전송 정보는 상술한 살아남은 패스의 열로서 시계열에 대한 대응 관계가 반전되지 않고 복원된다.
또한, 상술한 목적은 통상의 격자 구조선도에 기초하여 시계열 상에 반대 동작을 하는 부호기를 구비하고, 그 부호기에 의해서 얻어지는 부호계열로서 주어지는 상태(패스)에 대응한 패스 매트릭을 순차 요구하는 점에 특징이 있는 비터비 복호기에 의해서 달성된다.
이러한 비터비 복호기에서는 복호화의 효율에 더불어, 구성의 유연성이 높아진다.
또한, 상술한 목적은 상기한 부호 계열이 적용된 부호화 방식에 적응한 값으로서 미리 저장되며, 이들 부호 계열이 부호기에 의해서 주어지는 부호 계열 대신에 적용되는 점에 특징이 있는 비터비 복호기에 의해서 달성된다.
이러한 비터비 복호기에서는 구성 요소의 응답성의 범위에서 직렬로 ACS 연산을 행할 수 있으며, 그 ACS 연산이 병렬로 행해지는 경우에 비하여 구성의 간략화가 도모된다.
또한, 상술한 목적은 수신 계열로서 주어지는 부호 블록의 시계열에 대한 순서의 반전을 패스 매트릭의 산출에 선행하여 보상하는 점에 특징이 있는 비터비 복호기에 의해서 달성된다.
이러한 비터비 복호기에서는 브렌치 매트릭이 참조되어야 할 부호어가 전송로를 통하여 직접 부여되지 않은 경우에도 그 브렌치 매트릭을 산출할 수 있다.
또한, 상술한 목적은 부호 블록의 시계열에 대한 순서의 반전을 보상하는 처리가, 송신단에서 행해진 인터리브 처리에 적응하는 디인터리브 처리와 함께 일괄하여 행해지는 점에 특징이 있는 비터비 복호기에 의해서 달성된다.
이러한 비터비 복호기에서는, 송신단에서 인터리브 처리가 행해지는 전송계에도, 수신단에서는 그 인터리브 처리에 적응한 디인터리브 처리에 공급되는 수단이 공용됨으로써 구성의 간략화가 도모된다.
또한, 상술한 목적은 상기한 비터비 복호기가 배치된 수신 장치 앞에 소정의 단어 길이로 분할되며, 또한 시계열에 대하여 역순서로 재배열된 비트열로 이루어지는 전송 정보를 그 비터비 복호기에 적응한 부호화 처리를 실시하여 송출하는 점에 특징이 있는 송신 장치에 의해서 달성된다.
이러한 송신 장치에서는, 이미 상술한 비터비 복호기에서 행해져야 할 반전 처리에 등가인 처리가 행해지므로, 수신단에는 하드웨어의 규모가 증가하지 않고 그 비터비 복호기의 탑재가 가능해진다.
또한, 상술한 목적은 시계열에 대하여 역순서로 재배열하는 처리가 인터리브 처리와 함께 일괄하여 송신 장치에 의해서 행해진다.
이러한 송신 장치에 따르면, 하드웨어의 구성이 복잡화하지 않고, 상술한 비터비 복호기가 탑재된 수신단에 적응하는 송신계가 염가로 실현된다.
또, 본 발명의 한층 더 목적 및 특징에 대해서는 첨부된 도면에 기초하여 기술된 이하의 상세한 설명에 명확하게 나타내는 그대로이다.
도 1은 본 발명에 따른 비터비 복호기의 원리 블록도.
도 2는 본 발명에 따른 송신 장치의 원리 블록도.
도 3은 본 발명의 제1 실시예를 나타낸 도면.
도 4는 본 실시예에서의 디인터리브 처리부의 동작을 설명하는 도면.
도 5는 본 실시예의 동작을 설명하는 도면.
도 6은 본 발명의 제2 실시예를 나타낸 도면.
도 7은 본 발명의 제3 실시예를 나타낸 도면.
도 8은 비터비 복호기가 탑재된 수신부의 구성예를 나타낸 도면.
도 9는 인터리브 처리와 디인터리브 처리와의 과정을 나타낸 도면.
도 10은 종래예의 동작을 설명하는 도면.
도 11은 비터비 복호기가 탑재된 수신부의 다른 구성예를 나타내는 도면.
도 12는 복호기의 구성예를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
11 : 브렌치 매트릭 산출수단
12 : ACS 연산수단
21 : 기억 수단
31 : 국부 부호화 수단
41 : 전치 처리수단
51 : 분할 처리수단
52, 61 : 부호화 수단
53, 62 : 순서반전 처리수단
71, 111 : 디인터리브부
72, 113 : ACS 연산부
91, 112 : 브렌치 매트릭 연산부
73, 115 : 최대 가능성 판정부
우선, 도 1을 참조하여 본 발명에 따른 비터비 복호기의 원리를 설명한다.
도 1은 본 발명에 따른 비터비 복호기의 원리 블록도이다.
도 1에 도시하는 비터비 복호기는 브렌치 매트릭 산출 수단(11), ACS 연산 수단(12), 기억 수단(21), 국부 부호화 수단(31) 및 전치 처리 수단(41)으로부터 구성된다.
본 발명에 따른 비터비 복호기의 제1 원리는 이하와 같다.
브렌치 매트릭 산출 수단(11)은 전송 정보가 트리 코딩됨으로써 생성된 개개의 부호 블록이 그 부호 블록에 포함되는 비트열의 시계열에 대한 순서가 반대로 설정된 부호어로서 부여되며, 이 부호어가 주어지는 시계열 순서로, 그 트리 코딩에 공급된 부호기가 시점 tj로 취할 수 있는 개개의 상태 Sj로부터 이 시점 tj에 선행하는 시점 ti에서 취할 수 있는 상태 Si에 이르는 모든 브렌치에 대응한 브렌치 매트릭을 산출한다. ACS 연산 수단(12)은 브렌치 매트릭 산출 수단(11)에 의해서 산출된 브렌치 매트릭에 그 브렌치 매트릭이 산출되는 시계열의 순으로 ACS 연산을 실시하고, 살아남은 패스의 열로서 전송 정보를 복원한다.
이러한 구성의 비터비 복호기의 동작은 하기 그대로이다.
브렌치 매트릭 산출 수단(11)에는 전송 정보가 트리 코딩됨으로써 생성된 개개의 부호 블록이 그 부호 블록에 포함되는 비트열의 시계열에 대한 순서가 반대로 설정된 부호어로서 부여된다.
또한, 브렌치 매트릭 산출 수단(11)은 이 부호어가 부여되는 시계열의 순서로, 그 트리 코딩에 공급된 부호기가 시점 tj로 취할 수 있는 개개의 상태 Sj로부터 이 시점 tj에 선행하는 시점 ti로 취할 수 있는 상태 Si에 이르는 모든 브렌치에 대응한 브렌치 매트릭을 산출한다. ACS 연산 수단(12)은 이와 같이 하여 브렌치 매트릭이 산출되는 시계열의 순서로 이들의 브렌치 매트릭에 ACS 연산을 실시하고 살아남은 패스의 열을 얻는다.
즉, 브렌치 매트릭 산출 수단(11) 및 ACS 연산 수단(12)은 상술한 부호기에 의해서 생성될 수 있는 부호계열을 나타내는 격자 구조선도가 시계열에 대하여 반전함으로써 얻어지는 역격자 구조선도에 적응하고 또한 비터비 알고리즘에 기초하는 복호화 처리를 연계하여 행한다.
따라서, 개개의 부호 블록에 대해서는 부호기의 상태가 부호화의 개시와 완료와의 각 시점에서 모두 전 영 상태 그 외의 기지의 초기 상태로 확실하게 설정되는한, 이미 상술한 그대로 포함되는 비트열의 시계열에 대한 순서가 반대로 설정된 부호어로서 부여되는 경우에도 정상적으로 복호화 처리가 행해짐과 함께, 이 복호화의 대상이 되는 전송 정보는 상술한 살아남은 패스의 열로서 시계열에 대한 대응 관계가 반전하지 않고 복원된다.
본 발명에 따른 비터비 복호기의 제2 원리는 하기 그대로이다.
기억 수단(21)에는 전송 정보의 트리 코딩의 과정에서 부호기가 취할 수 있는 상태가 시계열의 역순서로 미리 저장된다. 브렌치 매트릭 산출 수단(11)은 기억 수단(21)에 시계열의 역순서로 저장된 상태에 개별로 적응한 브렌치에 대하여 브렌치 매트릭을 산출한다.
이러한 구성의 비터비 복호기의 동작은 하기 그대로이다.
기억 수단(21)에는 전송 정보의 트리 코딩의 과정에서 부호기를 취할 수 있는 상태가 시계열의 역순서로 미리 저장된다. 브렌치 매트릭 산출 수단(11)은 이와 같이 기억 수단(21)에 시계열의 역순서로 저장된 상태에 개별로 적응한 브렌치에 대하여 브렌치 매트릭을 산출한다.
즉, 역격자 구조선도가 미리 정의되는한, 브렌치 매트릭이 산출되어야 할 브렌치는 시켄셜 회로에 의해서 어떤 연산도 행해지지 않고 기억 수단(21)의 응답성의 범위에서 고속으로 얻어지며, 그 기억 수단(21)에는 적용되어야 할 부호화의 형태가 변화하고 혹은 복수인 경우에도 그 부호화의 형태에 적응한 브렌치가 저장될 수 있으므로 복호화의 효율에 더불어 구성의 유연성이 높아진다.
본 발명에 따른 비터비 복호기의 제3 원리는 하기 그대로이다.
국부 부호화 수단(31)은 트리 코딩의 과정에서 부호기가 시계열의 순서로 취하는 상태를 그 시계열의 역순서로 모의한다. 브렌치 매트릭 산출 수단(11)은 국부 복호화 수단(31)에 의해 모의된 상태에 개별로 적응한 브렌치에 대하여 브렌치 매트릭을 산출한다.
이러한 구성의 비터비 복호기의 동작은 하기 그대로이다.
국부 부호화 수단(31)은 트리 코딩의 과정에서 부호기가 시계열의 순서로 취하는 상태를 그 시계열의 역순서로 모의한다. 브렌치 매트릭 산출 수단(11)은 이와 같이 모의된 상태에 개별로 적응한 브렌치에 대하여 브렌치 매트릭을 산출한다.
즉, 브렌치 매트릭이 산출되어야 할 브렌치는 실제로 적용된 부호기의 시계열에 대한 응답에 대하여 가역적인 응답을 직렬로 행하는 국부 부호화 수단(31)의 주도 하에서 부여된다.
따라서, ACS 연산 수단(12)은 국부 부호화 수단(31) 및 브렌치 매트릭 산출 수단(11)의 응답성의 범위에서 직렬로 ACS 연산을 행할 수 있으며, 그 ACS 연산이 병렬로 행해지는 경우에 비하여 ACS 연산 수단(12)의 구성의 간략화가 가능해진다.
본 발명에 따른 비터비 복호기의 제4 원리는 하기 그대로이다.
전치 처리 수단(41)은 수신 계열로서 주어진 부호 블록에 그 부호 블록에 포함되는 비트열의 시계열에 대한 순서를 반대로 설정하는 반전 처리를 실시하여 부호어를 생성하고 그 부호어를 브렌치 매트릭 산출 수단(11)에 제공된다.
이러한 구성의 비터비 복호기의 동작은 하기 그대로이다.
전치 처리 수단(41)은 수신계열로서 주어진 부호 블록에 그 부호 블록에 포함되는 비트열의 시계열에 대한 순서를 반대로 설정하는 반전 처리를 실시하여 부호어를 생성하고, 그 부호어를 브렌치 매트릭 산출 수단(11)에 제공한다.
즉, 브렌치 매트릭 산출 수단(11)은 브렌치 매트릭이 참조되야 할 부호어가 전송로를 통하여 직접 제공되지 못한 경우에도 그 브렌치 매트릭을 산출할 수 있으므로, 이 전송로를 통하여 대향하는 송신단과의 기능 분산의 형태 어떤 것이든 상관없이 수신단에 대하여 본 발명에 따른 비터비 복호기의 적용이 가능해진다.
본 발명에 따른 비터비 복호기의 제5 원리는 하기 그대로이다.
전치 처리 수단(41)은 수신 계열로서 제공된 부호 블록에, 반전 처리에 더불어, 부호기가 탑재된 송신단으로 행해진 인터리브 처리에 적응하는 디인터리브 처리를 실시한다.
이러한 구성의 비터비 복호기의 동작은 하기 그대로이다.
전치 처리 수단(41)은 수신 계열로서 제공된 부호 블록에 부호기가 탑재된 송신단에 행해진 인터리브 처리에 적응하는 디인터리브 처리에 더불어, 반전 처리를 실시한다.
이들의 디인터리브 처리 및 반전 처리는 일반적으로 수신계열(부호 블록)의 기록과 판독에 공급되는 메모리에 대하여 주어지며, 그 기록과 판독과의 양쪽 혹은 어느 한쪽 대상이 되야 할 기억 영역을 나타내는 어드레스의 순열에 따라서 일괄하여 달성된다.
따라서, 송신단에서 인터리브 처리가 행해지는 전송계여도 수신단에서는 그 인터리브 처리에 적응한 디인터리브 처리에 공급되는 수단이 공용됨으로써, 구성이 복잡화하지 않고 본 발명에 따른 비터비 복호기의 적용이 가능해진다.
도 2는 본 발명에 따른 송신 장치의 원리 블록도이다.
도 2에 도시하는 송신 장치는 분산 처리 수단(51), 부호화 수단(52, 61) 및 순서 반전 처리 수단(53, 62)으로부터 구성된다.
본 발명에 따른 송신 장치의 제1 원리는 이하와 같다.
분할 처리 수단(51)은 전송 정보를 분할하고, 그 전송 정보를 나타내는 정보 블록의 열을 생성한다. 부호화 수단(52)은 분할 처리 수단(51)에 의해서 생성된 정보 블록의 열을 개별로 트리 코딩하고 부호어의 열을 생성한다. 순서 반전 처리 수단(53)은 부호화 수단(52)에 의해서 생성된 부호어의 열에 대하여, 개개의 부호어에 포함되는 비트열의 시계열에 대한 순서를 반대로 설정함으로써 송신 계열을 생성하고 그 송신 계열을 송신한다.
이러한 구성의 송신 장치의 동작은 하기 그대로이다.
분할 처리 수단(51)은 전송 정보를 분할함으로써, 그 전송 정보를 나타내는 정보 블록의 열을 생성하고 또한 부호화 수단(52)은 이들의 정보 블록의 열을 개별로 트리 코딩함으로써 부호어의 열을 생성한다. 순서 반전 처리 수단(53)은 이와 같이 하여 생성된 부호어에 개별로 포함되는 비트열의 시계열에 대한 순서를 반대로 설정함으로써 송신 계열을 생성하고 그 송신 계열을 송신한다.
즉, 순서 반전 처리 수단(53)은 본 발명에 따른 비터비 복호기에서 전치 처리 수단(41)에 의해서 행해져야 할 반전 처리에 등가인 처리를 행하므로 수신단에는 그 수신단의 하드웨어의 규모가 증가하지 않고 본 발명에 따른 비터비 복호기의 탑재가 가능해진다.
본 발명에 따른 송신 장치의 제2 원리는 하기 그대로이다.
분할 처리 수단(51)은 전송 정보를 분할하고, 그 전송 정보를 나타내는 정보 블록의 열을 생성한다. 부호화 수단(61)은 분할 처리 수단(51)에 의해서 생성된 정보 블록의 열을 개별로 트리 코딩하고 부호어의 열을 생성한다. 순서 반전 처리 수단(62)은 부호화 수단(61)에 의해서 생성된 부호어의 열에 대하여 개개의 부호어에 포함되는 비트열의 시계열에 대한 순서를 반대로 설정하는 반전 처리에 더불어, 인터리브 처리를 실시함으로써 송신 계열을 생성하고 그 송신 계열을 송신한다.
이러한 구성의 송신 장치의 동작은 하기 그대로이다.
분할 처리 수단(51)은 전송 정보를 분할함으로써, 그 전송 정보를 나타내는 정보 블록의 열을 생성하고 또한 부호화 수단(61)은 이들의 정보 블록의 열을 개별로 트리 코딩함으로써 부호어의 열을 생성한다. 순서 반전 처리 수단(62)은 이와 같이 하여 생성된 부호어에 개별로 포함되는 비트열의 시계열에 대한 순서를 반대로 설정하는 반전 처리에 더불어, 인터리브 처리를 실시함으로써 송신 계열을 생성하고 그 송신 계열을 송신한다.
그런데, 순서 반전 처리 수단(62)에 의해서 행해지는 반전 처리와 인터리브 처리란, 상술한 비터비 복호기에서 전치 처리 수단(41)에 의해서 행해져야 할 반전 처리와 디인터리브 처리에 대하여, 각각 등가인 처리와 가역적인 처리에 상당한다.
또한, 이들의 반전 처리 및 인터리브 처리는 일반적으로, 송신 계열(부호 블록)의 기록과 판독에 공급되는 메모리에 대하여 부여되며, 그 메모리의 기록과 판독의 양쪽 혹은 어느 한쪽의 대상이 되어야 할 기억 영역을 나타내는 어드레스의 순열에 따라서 일괄하여 행해진다.
따라서, 하드웨어의 구성이 복잡화하지 않고, 본 발명에 따른 비터비 복호기가 탑재된 수신단에 적응하는 송신계가 염가로 실현된다.
이하, 도면에 기초하여 본 발명의 실시예에 대하여 상세하게 설명한다.
도 3은 본 발명의 제1 실시예를 나타내는 도면이다.
도면에서, 도 8에 도시하는 것으로 구성이 같은 것에 대해서는 동일 부호를 부여하여 나타내고 여기서는 그 설명을 생략한다.
본 실시예와 도 8에 도시하는 종래예와의 구성의 상위점은 디인터리브부(111) 대신에 디인터리브부(71)가 구비되며, ACS 연산부(113) 대신에 ACS 연산부(72)가 구비되며, 최대 가능성 판정부(115) 대신에 최대 가능성 판정부(73)가 구비된 점에 있다.
디인터리브부(71)와 디인터리브부(111)와의 상위점은 카운터(117R) 대신에 카운터(74)가 구비된 점에 있다.
또한, ACS 연산부(72)에서는 초단에 배치된 가산기(1231, 1232), (12311, 12312), (123101, 123102), (123111, 123112)의 한쪽 입력은 도 8에 도시하는 종래예와 마찬가지로 하여 각각 브렌치 매트릭 연산부(112)에 구비된 브렌치 매트릭 연산기(1200, 1201, 12010, 12011)의 출력에 접속된다.
그러나, 이들의 가산기(1231, 1232), (12311, 12312), (123101, 123102), (123111, 123112)에 대해서는 본 실시예에서는 후술하는 「역격자 구조선도」라는 명확한 대응을 도모하기 위하여, 가산기(1231, 123111, 123112, 1232, 12311, 123101, 123102, 12312)의 순서로 열거하여 나타내는 것으로 한다.
ACS 연산부(72)와 ACS 연산부(113)와의 상위점은 비교기(1241) 및 셀렉터(1251) 중 한쪽 입력에 가산기(123111)의 출력 대신에 가산기(123112)의 출력이 접속되며, 비교기(1242) 및 셀렉터(1252) 중 한쪽의 입력에 가산기(123101)의 출력에 대신하는 가산기(12311)의 출력이 접속되며 비교기(1242) 및 셀렉터(1252)의 다른쪽의 입력에 가산기(12311)의 출력에 대신하는 가산기(123102)의 출력이 접속되며, 비교기(1243) 및 셀렉터(1253) 중 한쪽 입력에 가산기(123112)의 출력에 대신하는 가산기(123111)의 출력이 접속되며, 비교기(1244) 및 셀렉터(1254) 중 한쪽의 입력에 가산기(12312)의 출력에 대신하는 가산기(123101)의 출력이 접속되며, 비교기(1244) 및 셀렉터(1254)의 다른쪽의 입력에 가산기(123102)의 출력에 대신하는 가산기(12312)의 출력이 접속되며, 플립플롭(1262)의 출력이 가산기(123101, 12311)의 다른쪽의 입력에 대신하는 가산기(123112, 1232)의 다른쪽 입력에 접속되며, 플립플롭(1263)의 출력이 가산기(123112, 1232) 다른쪽의 입력에 대신하는 가산기(12311, 123101)의 다른쪽의 입력에 접속된 점에 있다.
최대 가능성 판정부(73)와 최대 가능성 판정부(115)와의 상위점은 트레이스 메모리(129) 및 어드레스 컨트롤러(130)가 구비되지 않으며 또한 패스 메모리(114)의 출력에 직접 전송 정보가 얻어지는 점에 있다.
디인터리브부(71)에서는 카운터(117W)는 도 8에 도시하는 종래예와 마찬가지로 하여 기록 어드레스를 생성하고 그 기록 어드레스를 듀얼 포트 RAM(116)에 제공한다.
따라서, 듀얼 포트 RAM(116)에는 도 4(1)에 도시한 바와 같이, 기저 대역 신호로서 주어진 부호 블록의 열이 종래 열과 동일 순서(도 9(1))로 순차 기록된다.
그러나, 카운터(74)는 도 8에 도시하는 카운터(117R)에 의해서 행해지는 계수와는 반대 방향의 계수를 행하고, 그 계수의 결과인 계수치를 판독 어드레스로서 듀얼 포트 RAM(116)에 제공한다.
따라서, 디인터리브부(71 ; 듀얼 포트 RAM(116))의 출력에는 도 8에 도시하는 디인터리브부(111)의 출력에 얻어지는 부호 블록의 열과는 시계열에 대한 순서가 반대인 부호 블록의 열(이하, 「역회전 부호 블록」이라고 한다.)이 얻어진다(도 4-2).
또한, 브렌치 매트릭 연산부(112)에서는 그 역회전 부호 블록에 따라서 종래 예와 마찬가지로 하여 브렌치 매트릭을 구한다.
ACS 연산부(72)에서는 가산기(1231, 123111, 123112, 1232, 12311, 123101, 123102, 12312)와, 비교기(1241∼ 1244) 및 셀렉터(1251∼ 1254)의 각 입력 간의 결선에 따라서 도 5a에 도시한 바와 같이, 도 10a에 도시하는 격자 구조선도가 시각 t에 대하여 역의 순서대로 배치되어 이루어지는 「역격자 구조선도」에 적응한 회로가 형성된다.
따라서, 패스 메모리(114)에는 시계열에 대하여 종래와는 반대의 순서로 선택 이력(전 상태 번호 등)이 기억된다.
최대 가능성 판정부(73)에서는 시계열에 대하여 종래와는 반대의 순서로 패스 메모리(114)에 기억된 선택 이력(전 상태 번호 등)을 카운터(131), 시프트 레지스터(128)에 의해서 지정되는 어드레스에 따라서 판독함으로써, 트레이스백을 행하므로, 패스 메모리(114)의 출력에는 전송 정보가 정규 순서로 얻어진다.
즉, 디인터리브 처리에 공급되는 듀얼 포트 RAM(116)의 판독 어드레스가 갱신되는 순서가 반대로 설정되며 또한 구성이 브렌치 매트릭 연산부(112)와는 대폭적으로 다르지 않은 ACS 연산부(72)와의 연계 하에서 상술한 역격자 구조선도에 적응한 비터비 알고리즘에 기초하는 트레이스백(도 5b)이 확실하게 행해진다.
따라서, 최대 가능성 판정부(73)는 종래예에 비하여 트레이스 메모리(129) 및 어드레스 컨트롤러(130)가 구비되지 않고 구성되며, 그 트레이스 메모리(129)에서 생길 수 있는 지연을 따르지 않고 효율적으로 복호 처리가 행해진다.
도 6은 본 발명의 제2 실시예를 나타낸 도면이다.
도면에서 도 3 및 도 11에 나타내는 것과 기능 및 구성이 동일한 것에 대해서는 동일 부호를 부여하여 나타내고 여기서는 그 설명을 생략한다.
본 실시예와 도 11에 도시하는 종래 예와의 구성의 상위점은 브렌치 매트릭 연산부(112A) 대신에 브렌치 매트릭 연산부(91)가 구비되며 또한 ACS 연산부(113A) 대신에 ACS 연산부(92)가 구비되며 도 3에 도시하는 디인터리브부(71)와 최대 가능성 판정부(73)가 각각 디인터리브부(111)와 최대 가능성 판정부(115) 대신에 구비된 점에 있다.
브렌치 매트릭 연산부(91)와 도 11에 도시하는 브렌치 매트릭 연산부(112A)와의 구성의 상위점은 부호기(1321, 1322) 대신에 부호기(931, 932)가 구비되며 전 상태 카운터(1221, 1222) 대신에 전 상태 카운터(941, 942)가 구비된 점에 있다.
ACS 연산부(92)와 도 11에 도시하는 ACS 연산부(113A)와의 구성의 상위점은 상태 카운터(1341, 1342) 대신에 상태 카운터(951, 952)가 구비된 점에 있다.
부호기(931)와 부호기(1321)와의 구성의 상위점은 배타적 논리합 게이트(13511, 13512)가 구비하는 2개의 출력이 셀렉터(12111)의 선택 입력 및 인버터(13311, 13312)의 입력에 반대의 조합으로 접속된 점에 있다.
또한, 부호기(932)와 부호기(1322)와의 구성의 상위점은 배타적 논리합 게이트(13521, 13522)가 가지는 2개의 출력이 셀렉터(12121)의 선택 입력 및 인버터(13321, 13322)의 입력에 반대의 조합으로 접속된 점에 있다.
이하, 본 실시예의 동작을 설명한다.
부호기(931, 932)는 상술한 바와 같이, 출력이 셀렉터(12111, 12122) 및 인버터(13311, 13312, 13321, 13322)에 대하여 비트 단위에 반대로 접속되기 때문에 도 5a에 도시하는 역격자 구조선도에 적응하고 또한 도 11에 도시하는 컨볼루션 부호기(1321, 1322)에 의해서 각각 생성되는 부호 계열을 시계열에 대하여 역의 순서로 나타내는 부호 계열(이하, 「역순 부호열」이라고 한다.)을 출력한다.
또한, 전 상태 카운터(941, 942)는 이 역격자 구조선도에 적합한 상태 번호의 열((「00」, 「01」, 「01」, …), (「10」, 「11」, 「10」, …))을 반복하여 출력한다.
또한, 상태 카운터(951, 952)는 마찬가지로 역격자 구조선도에 적응한 계수치의 열((「00」, 「10」, 「00」, …), (「01」, 「11」, 「01」, …))을 반복하여 출력한다.
브렌치 매트릭 연산부(91) 및 ACS 연산부(92)의 구성 요소 중 이들의 부호기(931, 932), 전 상태 카운터(941, 942) 및 상태 카운터(951, 952) 이외의 각 부는 각각 도 11에 도시하는 종래 예와 마찬가지로 하여 연계하고 또한 상술한 역순 부호 열에 따라서 시분할 방식에 의해 공용됨과 함께 이미 상술한 처리 (2)를 행한다.
따라서, 브렌치 매트릭 연산부(91) 및 ACS 연산부(92)는 도 3에 도시하는 실시예에 비하여, 소규모의 하드웨어로 구성되며 또한 동일 도면에 도시하는 브렌치 매트릭 연산부(112) 및 ACS 연산부(72)에 의해서 이미 상술한 바와 같이 행해지는 처리와 등가인 처리를 행할 수 있다.
또, 본 실시예에서는 부호기(931, 932)에 의해서 상술한 역순 부호 열이 생성되어 있지만, 이러한 역순 부호 열은 이들 부호기(931, 932)가 시계열의 순서대로 행하는 응답과 등가인 응답을 행하고 또한 도 1에 도시하는 기억 수단(21)에 상당하는 ROM 그 외의 어떠한 회로에 의해서 생성되어도 좋다.
또한, 상술한 각 실시예에서는 종래예에서 트레이스 메모리(129) 및 어드레스 컨트롤러(130)의 연계 하에서 행해지고 있는 처리는, 초단에 배치된 디인터리브부(71)에 의해서 디인터리브 처리와 함께 일괄하여 행해지고 있다.
그러나, 송신단에서 어떤 인터리브 처리가 행해지지 않은 전송계에 본 발명이 적용되는 경우에는 디인터리브 처리를 행하지 않고 이미 상술의 역회전 부호 블록을 얻는 수단은 그 송신단에 배치되며 또한 수신단에는 구비되지 않아도 좋다.
도 7은 본 발명의 제3 실시예를 나타낸 도면이다.
도면에서 분할 처리부(101)의 입력에는 직렬로 전송 정보가 제공되며, 그 분할 처리부(101)의 출력은 부호화부(102)를 통하여 시계열순 반전 처리부(103)의 입력에 접속된다. 시계열순 반전 처리부(103)의 출력은 이미 상술한 제1 및 제2 실시예에 관계되는 비터비 복호기가 적용된 수신 장치 간에 형성된 전송로에 접속된다.
이하, 본 실시예의 동작을 설명한다.
분할 처리부(101)는 상술한 바와 같이 직렬로 주어지는 전송 정보를 소정의 단어 길이로 분할하고 또한 비터비 알고리즘에 기초하는 복호화에 적응한 단어 길이의 TA 비트(여기서는, 간단하게 하기 위하여 어느 한쪽 논리치가 「0」이라고 가정한다. )를 부가함으로써 정보 블록의 열을 생성한다.
부호화부(102)는 이러한 정보 블록의 열에 포함되는 개개의 정보 블록을 상술한 비터비 알고리즘에 기초하는 복호화가 가능한 컨볼루션 부호의 열로 변환한다.
시계열순 반전 처리부(103)는 그 컨볼루션 부호의 열에 종래의 인터리브에 의해 「분산」처리를 실시함과 함께, 출력 데이터의 순서를 반대(반전)로 하는 처리를 행한다.
즉, 도 9a의 인터리브 처리에서는 판독 어드레스가 종래예와 반대인 순열 「23」, 「17」, 「11」, 「5」, …, 「12」, 「6」, 「0」으로서 출력되며 또한 「역순 정보 블록」이 생성됨과 함께, 그 역순 정보 블록이 전송로에 송출된다.
또한, 상술한 제2 실시예에서는 시계열순 반전 처리부(103)는 인터리브를 행하지 않고서 상술한 컨볼루션 부호의 열에, 블록마다 그 컨볼루션 부호로서 부여되는 비트열의 순을 시계열에 대하여 반대로 하는 처리를 실시함으로써 「역순 정보 블록」을 생성하고 그 역순 정보 블록을 전송로에 송출한다.
즉, 본 실시예에서는 전송로를 통하여 대향하는 수신 장치(예를 들면, 도 3 혹은 도 6에 도시하는 실시예에 관계되는 수신계가 구비된다.)에서 카운터(74)가 제공하는 판독 어드레스에 따라서 디인터리브부(71)가 행해야 할 판독의 순서를 반대로 설정하는 반전 처리가 송신으로 선행하여 행해진다.
따라서, 본 실시예에 따르면, 전송로를 통하여 대향하는 수신 장치에서는 도 3 혹은 도 6에 도시하는 디인터리브부(71) 대신에 도 8에 도시하는 디인터리브부(111)가 구비되며 또한 효율적인 복호화가 달성된다.
한편, 상술한 제2 실시예에서는 수신단에 배치되어야 할 전치 처리 수단(41)이 송신단에 배치됨으로써, 수신단의 하드웨어의 사이즈의 축소화를 도모할 수 있다.
또한, 이러한 구성은 수신단이 휴대형의 단말 장치에 상당하는 경우에는 본 발명은 그 단말 장치의 저렴화, 소형화 및 고신뢰화를 달성하는 발명으로서 매우 유용하다.
또한, 상술한 각 실시예에서는 부호화율 R이 「1/2」이며 또한 구속 길이 K가 「3」인 컨볼루션 부호가 적용된 전송계에 본 발명이 적용되고 있지만, 부호 블록마다 격자 구조선도가 기지의 정보로서 제공되며 또한 비터비 알고리즘에 기초하는 복호화가 가능하면, 본 발명은 어떠한 부호화율 R 및 구속 길이 K에 기초하여 생성된 컨볼루션 부호에도 적용 가능하며 또한 예를 들면,
· 정보 블록의 길이 k가 시점 t에 대하여 변화하는 격자 구조 부호,
· 시점 t의 함수로서 부호 블록이 생성되는 시변 격자 구조 부호,
그 외의 어떠한 트리 코드가 적용된 전송계에도 마찬가지로 하여 적용 가능하다.
또한, 상술한 각 실시예에서는 와이드밴드 CDMA 방식이나 PDC 방식의 이동 통신 시스템에 수용되는 단말 장치에 본 발명이 적용되고 있다.
그러나, 본 발명은 이러한 이동 통신 시스템이나 무선 전송계에 한하지 않고 비터비 알고리즘에 기초하여 복호화가 가능한 부호가 적용되면, 유선 전송계 그 외의 어떠한 전송계에도 적용 가능하다.
또한, 본 발명은 상술한 실시예에 한정되는 것은 아니고 본 발명의 범위에서 다양한 형태에 의한 실시예가 가능하며 또한 구성 장치의 일부 혹은 모두에 어떠한 개량이 실시되어도 좋다.
본 발명에 따른 비터비 복호기 및 송신 장치에서는 전송 품질이 저하되지 않고 하드웨어 구성의 간략화가 이루어진다.
또한, 본 발명에 따른 복호기 및 송신 장치가 적용된 전송계를 구성하는 기기에서는 표준화, 설계, 보수 및 운용에 관계되는 유연성이 높아지며, 이외에도 성능이나 서비스 품질이 저하되지 않고 운전 비용의 저감 및 신뢰성의 향상을 도모할 수 있다.

Claims (11)

  1. 전송 정보가 트리 코딩됨으로써 생성된 개개의 부호 블록이 상기 부호 블록에 포함되는 비트열의 순서가 시계열 상으로 반대로 설정된 부호어로서 부여되며, 상기 부호어가 부여된 시계열의 순으로, 상기 트리 코딩에 공급된 부호기가 시점 tj에서 취하며 얻어지는 개개의 상태 Sj에서부터 상기 시점 tj에 선행하는 시점 ti에서 취하며 얻어지는 상태 Si에 이르는 모든 브렌치에 대응한 브렌치 매트릭을 산출하는 브렌치 매트릭 산출 수단과,
    상기 브렌치 매트릭 산출 수단에 의해서 산출되는 브렌치 매트릭에 상기 브렌치 매트릭이 산출된 순서로 ACS 연산을 실시하고, 살아남은 패스의 열로서 상기 전송 정보를 복원하는 ACS 연산 수단
    을 구비한 것을 특징으로 하는 비터비 복호기.
  2. 제1항에 있어서,
    상기 전송 정보의 트리 코딩의 과정으로 상기 부호기가 시계열의 순서대로 취하며 얻어지는 상태가 그 시계열의 역순서대로 미리 저장된 기억 수단을 구비하고,
    상기 브렌치 매트릭 산출 수단은,
    상기 기억 수단에 상기 시계열의 역순서대로 저장된 상태에 개별로 적응한 브렌치에 대하여 상기 브렌치 매트릭을 산출하는 것을 특징으로 하는 비터비 복호기.
  3. 제1항에 있어서,
    상기 트리 코딩의 과정에서 상기 부호기가 시계열의 순서대로 취하는 상태를 그 시계열의 역순서로 모의하는 국부 부호화 수단을 구비하고,
    상기 브렌치 매트릭 산출 수단은,
    상기 국부 복호화 수단에 의해서 모의된 상태에 개별로 적응한 브렌치에 대하여 상기 브렌치 매트릭을 산출하는 것을 특징으로 하는 비터비 복호기.
  4. 제1항에 있어서,
    수신계열로서 부여된 부호 블록에 그 부호 블록에 시계열의 순서대로 포함되는 비트열의 순서를 반대로 설정하는 반전 처리를 실시하여 상기 부호어를 생성하고, 그 부호어를 상기 브렌치 매트릭 산출 수단에 제공하는 전치 처리 수단을 구비한 것을 특징으로 하는 비터비 복호기.
  5. 제2항에 있어서,
    수신계열로서 부여된 부호 블록에 그 부호 블록에 시계열의 순서대로 포함되는 비트열의 순서를 반대로 설정하는 반전 처리를 실시하여 상기 부호어를 생성하고, 그 부호어를 상기 브렌치 매트릭 산출 수단에 제공하는 전치 처리 수단을 구비한 것을 특징으로 하는 비터비 복호기.
  6. 제3항에 있어서,
    수신계열로서 부여된 부호 블록에 그 부호 블록에 시계열의 순서대로 포함되는 비트열의 순서를 반대로 설정하는 반전 처리를 실시하여 상기 부호어를 생성하고, 그 부호어를 상기 브렌치 매트릭 산출 수단에 제공하는 전치 처리 수단을 구비한 것을 특징으로 하는 비터비 복호기.
  7. 제4항에 있어서,
    상기 전치 처리 수단은,
    상기 수신계열로서 부여된 부호 블록에, 상기 반전 처리에 더불어, 상기 부호기가 탑재된 송신단으로 행해진 인터리브 처리에 적응하는 디인터리브 처리를 실시하는 것을 특징으로 하는 비터비 복호기.
  8. 제5항에 있어서,
    상기 전치 처리 수단은,
    상기 수신계열로서 부여된 부호 블록에, 상기 반전 처리에 더불어, 상기 부호기가 탑재된 송신단으로 행해진 인터리브 처리에 적응하는 디인터리브 처리를 실시하는 것을 특징으로 하는 비터비 복호기.
  9. 제6항에 있어서,
    상기 전치 처리 수단은,
    상기 수신계열로서 부여된 부호 블록에, 상기 반전 처리에 더불어, 상기 부호기가 탑재된 송신단으로 행해진 인터리브 처리에 적응하는 디인터리브 처리를 실시하는 것을 특징으로 하는 비터비 복호기.
  10. 전송 정보를 분할하고, 상기 전송 정보를 나타내는 정보 블록의 열을 생성하는 분할 처리 수단과,
    상기 분할 처리 수단에 의해서 생성된 정보 블록의 열을 개별로 트리 코딩하고 부호어의 열을 생성하는 부호화 수단과,
    상기 부호화 수단에 의해서 생성된 부호어의 열에 대하여, 개개의 부호어에 시계열의 순서대로 포함되는 비트열의 순서를 반대로 설정함으로써 송신 계열을 생성하고, 그 송신 계열을 송신하는 순서 반전 처리 수단
    을 구비한 것을 특징으로 하는 송신 장치.
  11. 전송 정보를 분할하고, 상기 전송 정보를 나타내는 정보 블록의 열을 생성하는 분할 처리 수단과,
    상기 분할 처리 수단에 의해서 생성된 정보 블록의 열을 개별로 트리 코딩하고 부호어의 열을 생성하는 부호화 수단과,
    상기 부호화 수단에 의해서 생성된 부호어의 열에 대하여 개개의 부호어에 시계열의 순서대로 포함되는 비트열의 순서를 반대로 설정하는 반전 처리에 더불어, 인터리브 처리를 실시함으로써 송신 계열을 생성하고, 그 송신 계열을 송신하는 순서 반전 처리 수단
    을 구비한 것을 특징으로 하는 송신 장치.
KR1020000016484A 1999-07-15 2000-03-30 비터비 복호기 및 송신 장치 KR100540728B1 (ko)

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